(57)【要約】【課題】データプログラムの所要時間および／または電流消耗を減少させる不揮発性半導体メモリ装置のプログラム駆動方法を提供する。【解決手段】選択されたビットラインの電圧レベルによって、選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、偶数ビットラインと奇数ビットラインのなかで選択されなかった他の一つのビットラインを接地電圧にディスチャージするビットラインディスチャージ段階と、スレショルド電圧が制御される選択されたメモリセルにプログラムされたデータを確認するために、選択されたメモリセルのデータを読み出す確認読み出し段階とを備え、メモリプログラム区間と確認読み出し区間との間に、プログラムしようとするメモリセルが連結されるビットラインのディスチャージ過程が省略される。よって、本発明によれば、プログラム速度が著しく改善することができ、電流の消耗が著しく減少する。【選択図】図４ａ
2006209949.tif 000002
【特許請求の範囲】
【請求項１】
互いに対をなし、互いに排他的に選択される偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されるいずれか一つのビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインを接地電圧にディスチャージするビットラインディスチャージ段階と、
前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階と、
を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除されることを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項２】
前記確認読み出し段階は、前記選択されたビットラインを所定のプレチャージ電圧に制御するビットラインプレチャージ段階を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記ビットラインプレチャージ段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除されることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項３】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項４】
前記スレショルド電圧制御段階の実行前に、前記選択されたメモリセルにプログラムしようとするプログラムデータに対応する電圧に、前記選択されたビットラインをセットアップし、前記選択されなかったビットラインをプログラム禁止状態にセットアップするビットラインセットアップ段階をさらに備えることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項５】
互いに対をなし、互いに排他的に選択される偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されたいずれか一つのビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階と、
を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記選択されたビットラインを接地電圧にディスチャージするための動作が排除されることを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項６】
前記確認読み出し段階は、前記選択されたビットラインを所定のプレチャージ電圧に制御するビットラインプレチャージ段階を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記ビットラインプレチャージ段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除されることを特徴とする、請求項５に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項７】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項５に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項８】
前記スレショルド電圧制御段階の実行前に、前記選択されたメモリセルにプログラムしようとするプログラムデータに対応する電圧に、前記選択されたビットラインをセットアップし、前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインをプログラム禁止状態にセットアップするビットラインセットアップ段階をさらに備えることを特徴とする、請求項５に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項９】
互いに対をなし、互いに排他的に選択される偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記偶数ビットラインと前記奇数ビットラインのなかで選択されたいずれか一つのビットラインに連結される選択されたメモリセルにデータに対応する電圧レベルに前記選択されたビットラインを制御するビットライン読み出し段階と、
前記選択されたメモリセルにデータをプログラムするために、前記ビットライン読み出し段階で制御された前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
を備え、
前記ビットライン読み出し段階で前記選択されたビットラインが制御された後から前記スレショルド電圧の制御が行われる前には、前記選択されたビットラインを接地電圧にディスチャージするための動作が排除されることを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１０】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項９に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１１】
所定のビットライン、および前記ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記ビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階と、
を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記ビットラインを接地電圧にディスチャージするための動作が排除されることを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１２】
前記確認読み出し段階は、前記ビットラインを所定のプレチャージ電圧に制御するビットラインプレチャージ段階を備え、
前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記ビットラインプレチャージ段階の実行前には、前記ビットラインを前記接地電圧にディスチャージするための動作が排除されることを特徴とする、請求項１１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１３】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１４】
前記スレショルド電圧制御段階の実行前に、前記選択されたメモリセルにプログラムしようとするプログラムデータに対応する電圧にセットアップするビットラインセットアップ段階をさらに備えることを特徴とする、請求項１１に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１５】
所定のビットライン、および前記ビットラインに電気的に連結される複数のメモリセルを有する不揮発性半導体メモリ装置のプログラム駆動方法において、
前記ビットラインに連結される選択されたメモリセルに、データに対応する電圧レベルに前記ビットラインを制御するビットライン読み出し段階と、
前記選択されたメモリセルにデータをプログラムするために、前記ビットライン読み出し段階で制御される前記ビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、
を備え、
前記ビットライン読み出し段階で、前記ビットラインが制御された後から前記スレショルド電圧の制御が行われる前には、前記ビットラインを接地電圧にディスチャージするための動作が排除されることを特徴とする、不揮発性半導体メモリ装置のプログラム駆動方法。
【請求項１６】
前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１５に記載の不揮発性半導体メモリ装置のプログラム駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置のプログラム駆動方法に係り、特に不揮発性半導体メモリ装置のプログラム駆動方法に関するものである。
【背景技術】
【０００２】
一般に、不揮発性半導体メモリ装置におけるデータプログラムは、プログラムするために選択されたメモリセル（以下、‘選択されたメモリセル’という）のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）の制御によって行われる。すなわち、前記‘選択されたメモリセル’のワードライン（ＷＬ）に所定のプログラム電圧が印加され、ビットライン（ＢＬ）はプログラムしようとするデータ（以下、‘プログラムデータ’という）による電圧によって制御されることにより、前記‘選択されたメモリセル’に対するデータプログラムが実行される。この際、前記‘選択されたメモリセル’のスレショルド電圧の制御は前記ビットライン（ＢＬ）の電圧レベルに依存することになる。
【０００３】
図１は従来の不揮発性半導体メモリ装置のプログラム駆動方法を説明するための図である。従来の不揮発性半導体メモリ装置のプログラム駆動方法によれば、‘メモリプログラム区間（Ｐ１０）’、‘確認読み出し区間（Ｐ２０）’が実行される。前記‘メモリプログラム区間（Ｐ１０）’では、ビットライン（ＢＬ）の電圧を用いて‘選択されたメモリセル’のスレショルド電圧を増加させる動作が行われる。この際、前記‘選択されたメモリセル’が連結されるビットライン（ＢＬ）は接地電圧（ＶＳＳ）（すなわち、プログラム可能状態）に制御され、‘選択されたメモリセル’が連結されないビットライン（ＢＬ）は電源電圧（ＶＤＤ）（プログラム禁止状態）に制御される。そして、前記‘確認読み出し区間（Ｐ２０）’では、前記‘メモリプログラム区間（Ｐ１０）’が実行された前記‘選択されたメモリセル’のプログラムが不良（ｆａｉｌ）であるか否かを確認するための動作が行われる。この際、前記‘選択されたメモリセル’のデータがビットライン（ＢＬ）に反映される。そして、前記‘確認読み出し区間（Ｐ２０）’で、前記‘選択されたメモリセル’のプログラムが不良（ｆａｉｌ）と確認されれば、さらに前記‘選択されたメモリセル’をプログラムするための‘メモリプログラム区間（Ｐ１０’）’へ進行される。
【０００４】
そして、図１の従来の不揮発性半導体メモリ装置のプログラム駆動方法によれば、前記‘メモリプログラム区間（Ｐ１０）’と前記‘確認読み出し区間（Ｐ２０）’との間にはビットラインディスチャージ区間（Ｐ３１）が存在する。また、前記‘確認読み出し区間（Ｐ２０）’と前記‘メモリプログラム区間（Ｐ１０）’にもビットラインディスチャージ区間（Ｐ３２）が存在する。前記ディスチャージ過程（Ｐ３１、Ｐ３２）で、前記ビットライン（ＢＬ）は全て接地電圧（ＶＳＳ）に制御される。参考として、図１のスレショルド電圧制御過程（Ｔ１２、Ｔ１２’）では、スレショルド電圧を制御するために、‘選択されたメモリセル’のワードライン（ＷＬ）にプログラム電圧（ＶＰＧＭ）が印加される。そして、ビットライン読み出し過程（Ｔ２２）では、‘選択されたメモリセル’のデータによって、ビットライン（ＢＬ）がデベロープされる。
【０００５】
ところが、図１の従来の不揮発性半導体メモリ装置のプログラム駆動方法によれば、すべてのビットライン（ＢＬ）がディスチャージされる前記ディスチャージ区間（Ｐ３１、Ｐ３２）へ進行された後、さらにビットライン（ＢＬ）をプレチャージするビットラインプレチャージ過程（Ｔ２１）、あるいはビットライン（ＢＬ）をさらにセットアップするビットラインセットアップ過程（Ｔ１１’）が実行される。
【０００６】
したがって、図１の従来の不揮発性半導体メモリ装置のプログラム駆動方法では、前記ビットラインディスチャージ区間（Ｐ３１、Ｐ３２）によって、データプログラムの所要時間および／または無駄な電流消耗を増加させる要因として作用するという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明はこのような従来技術の問題点を解決するためになされたもので、データプログラムの所要時間および／または電流消耗を減少させる不揮発性半導体メモリ装置のプログラム駆動方法を提供することにその目的がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一面によれば、不揮発性半導体メモリ装置のプログラム駆動方法が提供される。本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置は、互いに対をなす偶数ビットラインおよび奇数ビットライン、および前記偶数ビットラインおよび前記奇数ビットラインに電気的に連結される複数のメモリセルを有する。そして、前記偶数ビットラインと前記奇数ビットラインは排他的に選択される。本発明の一面による前記不揮発性半導体メモリ装置のプログラム駆動方法は、前記偶数ビットラインと前記奇数ビットラインのなかで選択されたいずれか一つのビットラインに連結される選択されたメモリセルにデータをプログラムするために、前記選択されたビットラインの電圧レベルによって、前記選択されたメモリセルのスレショルド電圧を制御するスレショルド電圧制御段階と、前記偶数ビットラインと前記奇数ビットラインのなかで選択されなかった他の一つのビットラインを接地電圧にディスチャージするビットラインディスチャージ段階と、前記スレショルド電圧が制御される前記選択されたメモリセルにプログラムされたデータを確認するために、前記選択されたメモリセルのデータを読み出す確認読み出し段階とを備える。そして、前記選択されたメモリセルのスレショルド電圧の制御が行われた後から前記確認読み出し段階の実行前には、前記選択されたビットラインを前記接地電圧にディスチャージするための動作が排除される。
【発明の効果】
【０００９】
前記のような本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、メモリプログラム区間と確認読み出し区間との間に、プログラムしようとするメモリセルが連結されるビットラインのディスチャージ過程が省略される。したがって、本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、プログラム速度が著しく改善でき、電流の消耗が著しく減少する。
【発明を実施するための最良の形態】
【００１０】
本発明と本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施形態を添付図面および添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示そうとすることを留意しなければならない。
【００１１】
以下、添付図面に基づいて本発明の好適な実施形態を説明することにより、本発明を詳しく説明する。
【００１２】
図２は本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置の例を示す図である。図２を参照すれば、前記不揮発性半導体メモリ装置は、メモリアレイ１００およびローデコーダ２００を含む。
【００１３】
前記メモリセルアレイ１００は、対応する偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）にそれぞれ連結される偶数セルストリング（ＳＴｅ）と奇数セルストリング（ＳＴｏ）を含む。本発明のプログラム駆動方法において、前記偶数ビットライン（ＢＬｅ）と前記奇数ビットライン（ＢＬｏ）は互いに一対を成し、排他的に選択された。すなわち、前記偶数ビットライン（ＢＬｅ）と前記奇数ビットライン（ＢＬｏ）が同時に選択された場合は排除される。この際、選択されなかったビットライン（ＢＬｅ、ＢＬｏ）は、選択されたビットライン（ＢＬｅ、ＢＬｏ）のセンシングが行われる間に、シールディングライン（ｓｈｉｅｌｄｉｎｇ  ｌｉｎｅ）としての役目をする。
【００１４】
そして、各セルストリング（ＳＴｅ、ＳＴｏ）は、図２に示すように、対応する偶数ビットライン（ＢＬｅ）または奇数ビットライン（ＢＬｏ）に連結されるストリング選択トランジスタ（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅｌｉｎｅ、ＣＳＬ）に連結されるグラウンド選択トランジスタ（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、および前記ストリング選択トランジスタ（ＳＳＴ）と前記グラウンド選択トランジスタ（ＧＳＴ）との間に直列に連結されるメモリセル（ＭＣ）から構成される。したがって、図２に示す不揮発性半導体メモリ装置はＮＡＮＤ型で具現されることが分かる。
【００１５】
前記ストリング選択トランジスタ（ＳＳＴ）はストリング選択信号（ＳＳＬ）によってゲートされ、前記グラウンド選択トランジスタ（ＧＳＴ）はグラウンド選択信号（ＧＳＬ）によってゲートされる。そして、前記メモリセル（ＭＣ）の制御ゲートにはワードライン信号（ＷＬ１〜ＷＬｎ）が印加される。
【００１６】
ここで、前記ストリング選択信号（ＳＳＬ）、前記グラウンド選択信号（ＧＳＬ）および前記ワードライン信号（ＷＬ１〜ＷＬｎ）は前記ローデコーダ２００から提供される。前記ローデコーダ２００の具現は当業者には明らかであるので、本明細書では、それについての具体的な説明は省略する。
【００１７】
前記メモリセル（ＭＣ）は、図３に示すように、ソース／ドレイン（Ｓ／Ｄ）、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ、ＦＧ）および制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ、ＣＧ）を有するフローティングゲートトランジスタで具現される。前記メモリセル（ＭＣ）は、周知のように、チャンネルホットエレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ、以下、‘ＣＨＥ’という）またはファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下、‘Ｆ−Ｎ’という）トンネリング現象を用いて、プログラムが実行される。この際、前記メモリセル（ＭＣ）は、それぞれの偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）の電圧レベルに対応してプログラムされる。
【００１８】
また、図２を参照すれば、前記不揮発性半導体メモリ装置は、ビットライン選択バイアス部３００およびページバッファ４００を含む。
【００１９】
前記ビットライン選択バイアス部３００は前記偶数ビットライン（ＢＬｅ）および前記奇数ビットライン（ＢＬｏ）のいずれか一つを選択して、前記ページバッファ４００と連結する。そして、前記ビットライン選択バイアス部３００は、前記偶数ビットライン（ＢＬｅ）および前記奇数ビットライン（ＢＬｏ）の電圧レベルを制御する。
【００２０】
第１ＮＭＯＳトランジスタ３０１は、所定の偶数制御信号（ＶＣＯＮｅ）に応答して、前記偶数ビットライン（ＢＬｅ）を所定の仮想パワー電圧（ＶＰＷＲ）に制御する。前記仮想パワー電圧（ＶＰＷＲ）は、前記不揮発性半導体メモリ装置の駆動によって適切な電圧レベルに制御される。第２ＮＭＯＳトランジスタ３０３は、所定の奇数制御信号（ＶＣＯＮｏ）に応答して、前記奇数ビットライン（ＢＬｏ）を前記仮想パワー電圧（ＶＰＷＲ）に制御する。
【００２１】
そして、第３ＮＭＯＳトランジスタ３０５は、所定の偶数選択信号（ＢＬＳＬＴｅ）に応答して、前記偶数ビットライン（ＢＬｅ）を前記ページバッファ４００と連結する。第４ＮＭＯＳトランジスタ３０７は、所定の奇数選択信号（ＢＬＳＬＴｏ）に応答して、前記奇数ビットライン（ＢＬｏ）を前記ページバッファ４００と連結する。
【００２２】
前記ページバッファ４００は、データ入力時、それぞれのデータ線（ＤＬ）に提供されるデータをラッチし、前記ラッチされたデータを用いて、前記偶数ビットライン（ＢＬｅ）または前記奇数ビットライン（ＢＬｏ）を制御する。また、前記ページバッファ４００は、データ出力時、前記偶数ビットライン（ＢＬｅ）または前記奇数ビットライン（ＢＬｏ）の電圧レベルに対応するデータをラッチし、前記ラッチされたデータを用いて、前記データ線（ＤＬ）を制御する。このような前記ページバッファ４００の構成および作用は当業者には自明であるので、本明細書では、それについての具体的な説明は省略する。
【００２３】
一方、前記ページバッファ４００は多様な方法によって具現することができる。この際、前記ページバッファ４００の具現方法によって、本発明の技術的思想が限定されない。
【００２４】
図４ａは本発明の一実施形態による不揮発性半導体メモリ装置のプログラム駆動方法を示すタイミング図で、メモリプログラムが実行されてから確認読み出しが行われる場合を示す図である。
【００２５】
本明細書で、説明の便宜上、‘選択されたメモリセル（ＭＣｓｅｌ）’は偶数ビットライン（ＢＬｅ）と連結される一番目のメモリセルであると仮定する。
【００２６】
図４ａを参照すれば、本発明の不揮発性半導体メモリ装置のデータプログラム動作では、‘メモリプログラム区間（Ｐ１１０）’および‘確認読み出し区間（Ｐ１２０）’が進行される。前記‘メモリプログラム区間（Ｐ１１０）’では、偶数ビットライン（ＢＬｅ）の電圧を用いて‘選択されたメモリセル（ＭＣｓｅｌ）’のスレショルド電圧を増加させる動作が実行され、‘ビットラインセットアップ過程（Ｔ１１１）’と‘スレショルド電圧制御過程（Ｔ１１２）’が含まれる。
【００２７】
前記‘ビットラインセットアップ過程（Ｔ１１１）’で、前記偶数制御信号（ＶＣＯＮｅ）が接地電圧（ＶＳＳ）となり、前記偶数選択信号（ＢＬＳＬＴｅ）が読み出し電圧（ＶＲＥＡＤ）となれば（ここで、前記読み出し電圧（ＶＲＥＡＤ）は電源電圧（ＶＤＤ）よりスレショルド電圧以上高い電圧である）、前記偶数ビットライン（ＢＬｅ）は前記‘選択されたメモリセル（ＭＣｓｅｌ）’のプログラムデータに対応する電圧にセットアップされる。プログラムデータが‘０’であれば、前記偶数ビットライン（ＢＬｅ）は接地電圧（ＶＳＳ）側に、すなわちプログラム可能状態にセットアップされる。そして、プログラムデータが‘１’であれば、前記偶数ビットライン（ＢＬｅ）は電源電圧（ＶＤＤ）側に、すなわちプログラム禁止状態にセットアップされる。
【００２８】
一方、前記‘ビットラインセットアップ過程（Ｔ１１１）’で、前記仮想パワー電圧（ＶＰＷＲ）は電源電圧（ＶＤＤ）であり、前記奇数制御信号（ＶＣＯＮｏ）は前記読み出し電圧（ＶＲＥＡＤ）または電源電圧（ＶＤＤ）であり、前記奇数選択信号（ＢＬＳＬＴｏ）は接地電圧（ＶＳＳ）である。したがって、前記奇数ビットライン（ＢＬｏ）は電源電圧（ＶＤＤ）、すなわちプログラム禁止状態に制御される。
【００２９】
前記‘スレショルド電圧制御過程（Ｔ１１２）’では、前記選択されたメモリセル（ＭＣｓｅｌ）をプログラムするために、前記選択されたメモリセル（ＭＣｓｅｌ）のスレショルド電圧を増加させる動作が行われる。すなわち、前記スレショルド電圧制御過程（Ｔ１１２）で、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のワードライン（ＷＬ１）は所定のプログラム電圧（ＶＰＧＭ）に制御され、選択されなかったメモリセル（ＭＣ）のワードライン（ＷＬ＜ｎ：２＞）はパス電圧（ＶＰＡＳＳ）に制御され、前記ストリング選択信号（ＳＳＬ）は電源電圧（ＶＤＤ）に制御される。
【００３０】
ここで、前記プログラム電圧（ＶＰＧＭ）は、対応するメモリセル、すなわち選択されたメモリセル（ＭＣｓｅｌ）のチャンネルを形成させ、また偶数ビットライン（ＢＬｅ）の電圧レベルによってスレショルド電圧を増加させることができる電圧であって、およそ１５〜２０Ｖの電圧である。言い換えれば、前記偶数ビットライン（ＢＬｅ）が接地電圧（ＶＳＳ）側に制御されている場合には、ワードライン（ＷＬ１）に前記プログラム電圧（ＶＰＧＭ）が印加される前記選択されたメモリセル（ＭＣｓｅｌ）のスレショルド電圧は増加されることができる。しかし、前記偶数ビットライン（ＢＬｅ）が前記電源電圧（ＶＤＤ）側に制御されている場合には、前記選択されたメモリセル（ＭＣｓｅｌ）のワードライン（ＷＬ１）に前記プログラム電圧（ＶＰＧＭ）が印加されても、スレショルド電圧はほとんど変化されない。
【００３１】
そして、前記パス電圧（ＶＰＡＳＳ）は対応するメモリセル（ＭＣ）のチャンネルを形成させるが、前記メモリセル（ＭＣ）のスレショルド電圧の変化はきたすことができない電圧であって、およそ８Ｖである。
【００３２】
ついで、前記‘確認読み出し区間（Ｐ１２０）’が実行される。前記‘確認読み出し区間（Ｐ１２０）’では、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のプログラムが不良であるか否かを確認するために、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のデータを読み出す動作が実行され、望ましくは、‘ビットラインプレチャージ過程（Ｔ１２１）’と‘ビットライン読み出し過程（Ｔ１２２）’が含まれる。
【００３３】
前記‘ビットラインプレチャージ過程（Ｔ１２１）’では、前記偶数ビットライン（ＢＬｅ）が所定のプレチャージ電圧（ＶＰＲＥ）にプレチャージされる。前記プレチャージ電圧（ＶＰＲＥ）は前記選択されたメモリセル（ＭＣｓｅｌ）のデータを確認し易い電圧レベルで、本実施形態では、前記プレチャージ電圧（ＶＰＲＥ）は前記電源電圧（ＶＤＤ）と同一電圧レベルであると仮定する。しかし、場合によって、前記プレチャージ電圧（ＶＰＲＥ）は前記電源電圧（ＶＤＤ）の１／２くらいの電圧レベルに具現されることもできる。
【００３４】
そして、前記‘ビットライン読み出し過程（Ｔ１２２）’では、前記偶数ビットライン（ＢＬｅ）が前記選択されたメモリセル（ＭＣｓｅｌ）のデータに対応する電圧レベルにデベロープされる。
【００３５】
図４ａに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法では、図１の場合とは異なり、前記偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）をディスチャージする過程が排除される。すなわち、前記‘メモリプログラム区間（Ｐ１１０）’の‘スレショルド電圧制御過程（Ｐ１１０）’が進行された後、前記偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）をディスチャージする過程が省略されたまま、前記‘確認読み出し区間（Ｐ１２０）’の前記‘ビットラインプレチャージ過程（Ｔ１２１）’が進行される。
【００３６】
ついで、図４ａの前記偶数ビットライン（ＢＬｅ）の電圧レベルの変化を説明する。‘選択されたメモリセル（ＭＣｓｅｌ）’にプログラムしようとするデータが‘０’であれば、前記偶数ビットライン（ＢＬｅ）は前記‘スレショルド電圧制御過程（Ｔ１１２）’で既に接地電圧（ＶＳＳ）に制御されている。すなわち、前記ビットライン（ＢＬｅ）は、前記‘スレショルド電圧制御過程（Ｔ１１２）’でディスチャージされたものと同一効果を有することになる。したがって、前記‘メモリプログラム区間（Ｐ１１０）’の‘スレショルド電圧制御過程（Ｔ１１２）’が実行された後、前記偶数ビットライン（ＢＬｅ）のディスチャージの実行が排除されても、前記‘確認読み出し区間（Ｐ１２０）’から前記‘選択されたメモリセル（ＭＣｓｅｌ）’のプログラム不良の確認が可能である。
【００３７】
‘選択されたメモリセル（ＭＣｓｅｌ）’がプログラム禁止（ｉｎｈｉｂｉｔ）状態の場合、すなわち‘選択されたメモリセル（ＭＣｓｅｌ）’がプログラム防止されたセルであるか、あるいはプログラムが既に完了したセルである場合には、プログラム後の確認読み出しによるプログラム不良はこれ以上重要でない。そして、ページバッファ４００（図２参照）は、確認読み出し時に電源電圧（ＶＤＤ）側のビットライン（ＢＬ）に応答してラッチデータがフロップ（ｆｌｏｐ）される一方向ラッチ（ｏｎｅ−ｗａｙ  ｌａｔｃｈ）の構造を持つ。よって、‘選択されたメモリセル（ＭＣｓｅｌ）’がプログラム禁止（ｉｎｈｉｂｉｔ）状態の場合、ビットライン（ＢＬ）の電圧レベルが下降しても、ページバッファのラッチデータのフロップは発生しない。
【００３８】
前記のように、図４ａに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法においては、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のスレショルド電圧の制御が発生した後から前記‘確認読み出し区間（Ｐ１２０）’の‘ビットラインプレチャージ過程（Ｔ１２１）’まで、前記偶数ビットライン（ＢＬｅ）を接地電圧（ＶＳＳ）にディスチャージするための動作は省略される。したがって、図４ａに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、プログラム動作速度が著しく改善できる。また、図４ａに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法では、前記偶数ビットライン（ＢＬｅ）は直ちにプレチャージ電圧（ＶＰＲＥ）に制御される。すなわち、前記偶数ビットライン（ＢＬｅ）がプログラムしようとするメモリセルと連結される場合には、前記偶数ビットライン（ＢＬｅ）は接地電圧（ＶＳＳ）である。そして、前記偶数ビットライン（ＢＬｅ）に連結されるすべてのメモリセルがプログラム防止されたセルであるか、あるいはプログラムが既に完了したセルである場合には、偶数ビットライン（ＢＬｅ）は電源電圧（ＶＤＤ）である。この際、電源電圧（ＶＤＤ）である前記偶数ビットライン（ＢＬｅ）は電源電圧（ＶＤＤ）から直ちにプレチャージ電圧（ＶＰＲＥ）に制御される。したがって、前記偶数ビットライン（ＢＬｅ）が電源電圧（ＶＤＤ）から接地電圧（ＶＳＳ）にディスチャージされてからプレチャージ電圧（ＶＰＲＥ）に制御される従来の場合に比べ、本発明の電流消耗は著しく減少する。
【００３９】
図４ｂは、本発明の一実施形態による不揮発性半導体メモリ装置のプログラム駆動方法を示すタイミング図で、確認読み出しが実行されてからメモリセルプログラムが行われる場合を示す図である。
【００４０】
図４ｂを参照すれば、本発明の不揮発性半導体メモリ装置のデータプログラム動作では、‘確認読み出し区間（Ｐ１２０）’の‘ビットライン読み出し過程（Ｔ１２２）’と‘メモリセルプログラム区間（Ｐ１１０）’の‘ビットラインセットアップ過程（Ｔ１１１’）’および‘スレショルド電圧制御過程（Ｔ１１２’）’が行われる。そして、前記‘ビットライン読み出し過程（Ｔ１２２）’では、前記偶数ビットライン（ＢＬｅ）が前記選択されたメモリセル（ＭＣｓｅｌ）のデータに対応する電圧レベルにデベロープされることは前述したものと同様である。‘選択されたメモリセル’に対するプログラムがパス（ｐａｓｓ）の場合、前記偶数ビットライン（ＢＬｅ）は電源電圧（ＶＤＤ）側の電圧レベルに制御される。そして、‘選択されたメモリセル’に対するプログラムが不良（ｆａｉｌ）の場合、前記偶数ビットライン（ＢＬｅ）は接地電圧（ＶＳＳ）側の電圧レベルに制御される。
【００４１】
前記‘確認読み出し区間（Ｐ１２０）’で前記‘選択されたメモリセル（ＭＣｓｅｌ）’に対するプログラムが不良と確認される場合には、前記‘ビットラインセットアップ過程（Ｔ１１１’）’と’スレショルド電圧制御過程（Ｔ１１２’）が行われる。
【００４２】
前記‘ビットラインセットアップ過程（Ｔ１１１’）’では、プログラム禁止状態の偶数ビットライン（ＢＬｅ）が電源電圧（ＶＤＤ）に制御される。
【００４３】
前記‘スレショルド電圧制御過程（Ｔ１１２’）’で、前記‘選択されたメモリセル（ＭＣｓｅｌ）’をプログラムするために、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のスレショルド電圧を増加させる動作が行われることは、図４ａの前記‘スレショルド電圧制御過程（Ｔ１１２）’と同様である。この際、前記‘スレショルド電圧制御過程（Ｔ１１２’）’は、以前のスレショルド電圧制御過程（Ｔ１１２）に対し、プログラム電圧が次第に上昇するＩＳＰＰ方式で進行されることが望ましい。
【００４４】
図４ｂに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法では、図１の場合とは異なり、前記‘ビットライン読み出し過程（Ｔ１２２）’で前記偶数ビットライン（ＢＬｅ）の制御が実行された後から前記‘スレショルド電圧制御過程（Ｔ１１２）’のスレショルド電圧の制御が発生する前には、前記偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）をディスチャージする過程が排除される。すなわち、前記確認読み出し区間（Ｐ１２０）の前記‘ビットライン読み出し過程（Ｔ１２２）’が実行された後、前記偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）をディスチャージする過程が省略されたまま、前記メモリセルプログラム区間（Ｐ１１０’）の前記‘スレショルド電圧制御過程（Ｔ１１２’）’が実行される。
【００４５】
図４ｂでの前記偶数ビットライン（ＢＬｅ）の電圧レベルの変化を説明する。‘選択されたメモリセル（ＭＣｓｅｌ）’に対するプログラムが不良の場合、前記偶数ビットライン（ＢＬｅ）は前記‘ビットライン読み出し過程（Ｔ１２２）’で既に接地電圧（ＶＳＳ）に制御される。‘選択されたメモリセル（ＭＣｓｅｌ）’に対するプログラムがパスの場合であれば、前記偶数ビットライン（ＢＬｅ）は前記‘ビットライン読み出し過程（Ｔ１２２）’で電源電圧（ＶＤＤ）に制御される。
【００４６】
すなわち、前記ビットライン（ＢＬｅ）は、前記‘ビットライン読み出し過程（Ｔ１２２）’でディスチャージされた後、図４ａの‘ビットラインセットアップ過程（Ｔ１１１）’が実行されたことと同一効果を有することになる。ただし、前記偶数ビットライン（ＢＬｅ）がプログラム禁止状態の場合には、接地電圧（ＶＳＳ）に制御される。
【００４７】
したがって、前記‘ビットラインセットアップ過程（Ｔ１１１’）’では、プログラム禁止状態の偶数ビットライン（ＢＬｅ）が電源電圧（ＶＤＤ）に制御される。この際、プログラムが進行されて不良またはパスと確認された偶数ビットライン（ＢＬｅ）に対する制御は要求されない。
【００４８】
したがって、図４ｂの本発明の不揮発性半導体メモリ装置のプログラム駆動方法と同様に、前記確認読み出し区間（Ｐ１２０）の前記‘ビットライン読み出し過程（Ｔ１２２）’が進行された後、前記偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）のディスチャージが排除されても、前記メモリセルプログラム区間（Ｐ１１０’）の前記‘ビットラインセットアップ過程（Ｔ１１１’）’および前記‘スレショルド電圧制御過程（Ｔ１１２’）’で、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のスレショルド電圧が増加する。
【００４９】
前記のように、図４ｂに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法では、前記確認読み出し区間（Ｐ１２０）の前記‘ビットライン読み出し過程（Ｔ１２２）’と前記メモリセルプログラム区間（Ｐ１１０’）の前記‘スレショルド電圧制御過程（Ｔ１１２’）’との間に、前記偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）のディスチャージ過程が省略される。よって、図４ｂに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、プログラム速度が著しく改善できる。また、図４ａに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法では、パスと確認された偶数ビットライン（ＢＬｅ）が接地電圧（ＶＳＳ）にディスチャージされてからセットアップされる従来の場合に比べ、電流の消耗が著しく減少する。
【００５０】
図４ａおよび図４ｂに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法をまとめると、前記確認読み出し区間（Ｐ１２０）と前記メモリセルプログラム区間（Ｐ１１０、Ｐ１１０’）との間に、偶数ビットライン（ＢＬｅ）のディスチャージ過程が省略される。したがって、図４ａおよび図４ｂに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法によれば、プログラム速度が著しく改善することができ、また電流の消耗が著しく減少する。
【００５１】
一方、図４ａに示す本発明の不揮発性半導体メモリ装置のプログラム駆動方法と同様に、前記スレショルド電圧制御過程（Ｔ１１２）と前記‘確認読み出し区間（Ｐ１２０）’の‘ビットラインプレチャージ過程（Ｔ１２１）’との間に、前記奇数ビットライン（ＢＬｏ）を接地電圧（ＶＳＳ）にディスチャージするための動作が省略される場合は、前記‘ビットライン読み出し過程（Ｔ１２２）’でノイズ（ｎｏｉｓｅ）が発生する可能性がある。
【００５２】
すなわち、前記‘ビットライン読み出し過程（Ｔ１２２）’で、前記共通ソースライン（ＣＳＬ）は接地電圧（ＶＳＳ）である。この際、前記‘選択されたメモリセル（ＭＣｓｅｌ）’のワードライン（ＷＬ１）によってゲートされる奇数ビットライン（ＢＬｏ）のメモリセル（ＭＣ）が消去状態（すなわち、オンセル（ｏｎ−ｃｅｌｌ））であれば、前記電源電圧（ＶＤＤ）に制御される前記奇数ビットライン（ＢＬｏ）の電荷が前記共通ソースライン（ＣＳＬ）に伝送される。この場合、前記共通ソースライン（ＣＳＬ）でノイズが発生する可能性がある。
【００５３】
このような図４ａのノイズを防止するために提案したものが図５のプログラム駆動方法である。図５は本発明の他の一実施形態による不揮発性半導体メモリ装置のプログラム駆動方法を示す図である。
【００５４】
図５のプログラム駆動方法は図４ａのプログラム駆動方法とほぼ同一であるが、ただ前記‘スレショルド電圧制御過程（Ｔ１１２）’と前記‘確認読み出し区間（Ｐ１２０）’の‘ビットラインプレチャージ過程（Ｔ１２１）’との間に、ビットラインディスチャージ区間（Ｐ１３０）が存在するという点で違いがあるだけである。
【００５５】
前記ビットラインディスチャージ区間（Ｐ１３０）では、前記奇数ビットライン（ＢＬｏ）が前記接地電圧（ＶＳＳ）にディスチャージされる。前記ビットラインディスチャージ区間（Ｐ１３０）の実行によって、図４ａのような前記共通ソースライン（ＣＳＬ）のノイズの発生を防止することができる。
【００５６】
しかし、前記ビットラインディスチャージ区間（Ｐ１３０）で、前記偶数ビットライン（ＢＬｅ）に対する接地電圧（ＶＳＳ）へのディスチャージは依然として排除されている。このような点で、図５の前記ビットラインディスチャージ区間（Ｐ１３０）は、すべてのビットライン（ＢＬ）に対して接地電圧（ＶＳＳ）へのディスチャージを行う図１のビットラインディスチャージ区間（Ｐ３１）と違いがある。
【００５７】
このように、前記偶数ビットライン（ＢＬｅ）に対する接地電圧（ＶＳＳ）へのディスチャージが依然として排除されることにより、図５の本発明の不揮発性半導体メモリ装置のプログラム駆動方法は、従来のプログラム駆動方法に比べて、電流の消耗を著しく減少させるという利点を有する。
【００５８】
図６は本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置の他の例を示す図である。図６の不揮発性半導体メモリ装置は、図２の不揮発性半導体メモリ装置とほぼ同一である。ただし、図６の不揮発性半導体メモリ装置は、偶数ビットライン（ＢＬｅ）のグラウンド選択トランジスタ（ＧＳＴｅ）と奇数ビットライン（ＢＬｏ）のグラウンド選択トランジスタ（ＧＳＴｏ）が互いに別個のグラウンド選択信号（ＧＳＬｅ、ＧＳＬｏ）によってゲートされるという点で、図２の不揮発性半導体メモリ装置と異なる。
【００５９】
図６に示す不揮発性半導体メモリ装置では、図４ａに示す本発明のプログラム駆動方法が適用される場合にも、前記共通ソースライン（ＣＳＬ）のノイズの発生を防止することができる。言い換えれば、図６に示す不揮発性半導体メモリ装置では、前記奇数ビットライン（ＢＬｏ）を接地電圧（ＶＳＳ）にディスチャージするための動作が省略される場合にも、奇数ビットライン（ＢＬｏ）のグラウンド選択トランジスタ（ＧＳＴｏ）をターンオフ（ｔｕｒｎ−ｏｆｆ）状態に維持すれば、前記共通ソースライン（ＣＳＬ）のノイズの発生を防止することができる。
【００６０】
図７は本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置のさらに他の例を示す図である。図７のように、一つのページバッファ４００に一つのビットライン（ＢＬ）が連結される構造を有する場合には、図２の前記共通ソースライン（ＣＳＬ）のノイズは発生しない。
【００６１】
本発明は添付図面に示す一実施形態に基づいて説明したが、これは例示的なものに過ぎなく、本発明の技術分野の通常の知識を持った者であれば、これから多様な変形および均等な他の実施形態が可能であることが理解できる。
【００６２】
例えば、本明細書では、‘選択されたメモリセル’が偶数ビットラインに連結される場合を示して説明した。しかし、‘選択されたメモリセル’が奇数ビットラインに連結される場合には、前記偶数ビットラインと前記奇数ビットラインの役目と作用が取り替えられるだけであり、本発明の技術的思想の具現には何らの障害がないことは当業者には自明な事実である。
【００６３】
したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００６４】
本発明は、メモリプログラム区間と確認読み出し区間との間に、プログラムしようとする選択されたメモリセルが連結されるビットラインのディスチャージ過程を省略して、プログラム速度および消耗電流を改善するもので、不揮発性半導体メモリ装置に利用することができる。
【図面の簡単な説明】
【００６５】
【図１】従来の不揮発性半導体メモリ装置のプログラム駆動方法を説明するための図である。
【図２】本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置の例を示す図である。
【図３】図２のメモリセルのプログラムを説明するためのもので、メモリ構造を示す断面図である。
【図４ａ】本発明の一実施形態による不揮発性半導体メモリ装置のプログラム駆動方法を示すタイミング図で、メモリプログラムが実行されてから確認読み出しが行われる場合を示す図である。
【図４ｂ】本発明の一実施形態による不揮発性半導体メモリ装置のプログラム駆動方法を示すタイミング図で、確認読み出しが実行されてからメモリセルプログラムが行われる場合を示す図である。
【図５】本発明の他の一実施形態による不揮発性半導体メモリ装置のプログラム駆動方法を示す図である。
【図６】本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置の他の例を示す図である。
【図７】本発明のプログラム駆動方法が適用される不揮発性半導体メモリ装置のさらに他の例を示す図である。
【符号の説明】
【００６６】
ＢＬｅ    偶数ビットライン
ＢＬｏ    奇数ビットライン
Ｐ１０、Ｐ１０’、Ｐ１１０、Ｐ１１０’    メモリプログラム区間
Ｐ２０、Ｐ１２０、    確認読み出し区間
Ｐ３１、Ｐ３２、Ｐ１３０    ビットラインディスチャージ区間
Ｔ１１、Ｔ１１’、Ｔ１１１    ビットラインセットアップ過程
Ｔ１２、Ｔ１２’、Ｔ１１２、Ｔ１１２’    スレショルド電圧制御過程
Ｔ２１、Ｔ１２１    ビットラインプレチャージ過程
Ｔ２２、Ｔ１２２    ビットライン読み出し過程
ＶＦ    確認読み出し電圧
ＶＰＡＳＳ    パス電圧
ＶＰＧＭ    プログラム電圧
【図１】
2006209949.tif 000003
【図２】
2006209949.tif 000004
【図３】
2006209949.tif 000005
【図４ａ】
2006209949.tif 000006
【図４ｂ】
2006209949.tif 000007
【図５】
2006209949.tif 000008
【図６】
2006209949.tif 000009
【図７】
2006209949.tif 000010