(57)【要約】 【課題】  素子分離領域等から受けるストレスによりＭＯＳトランジスタに生ずる特性変動を使い分けることで回路に要求される所望の性能を実現する。【解決手段】  半導体集積回路にはＭＯＳトランジスタが形成される素子活性領域のゲート長方向の寸法を考慮してＭＯＳトランジスタのレイアウト構造が決定されている。素子分離領域等から受けるストレスを考慮したとき、それによる電流駆動能力の低下を抑制すべき回路にはドレイン・ソース間電流の低下が抑制されるようにゲート長方向の素子分離領域間の距離を選べばよい。また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。【選択図】        図３
2006190727.tif 000002
【特許請求の範囲】
【請求項１】
ゲート長方向の素子分離領域間の距離が相違する複数種類の第１の素子活性領域の各々に形成されたｐチャンネル型ＭＯＳトランジスタと、
ゲート長方向の素子分離領域間の距離が相違する複数種類の第２の素子活性領域の各々に形成されたｎチャンネル型ＭＯＳトランジスタと、を有し、
ゲート幅が等しいｐチャンネル型ＭＯＳトランジスタの間ではゲート長方向の素子分離領域間の距離が小さいものほど活性領域に対するストレスの影響によるドレイン・ソース間電流の低下が抑制され、
ゲート幅が等しいｎチャンネル型ＭＯＳトランジスタの間ではゲート長方向の素子分離領域間の距離が大きいものほど活性領域に対するストレスの影響によるドレイン・ソース間電流の低下が抑制される半導体集積回路。
【請求項２】
前記複数種類のｐチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が相違され、ドレイン側の素子分離領域からゲートまでの距離が等しくされる請求項１記載の半導体集積回路。
【請求項３】
前記複数種類のｐチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が短いほど大きなドレイン・ソース間電流を流すことが可能である請求項２記載の半導体集積回路。
【請求項４】
前記複数種類のｎチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が相違され、ドレイン側の素子分離領域からゲートまでの距離が等しくされる請求項１記載の半導体集積回路。
【請求項５】
前記複数種類のｎチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が長いほど大きなドレイン・ソース間電流を流すことが可能である請求項４記載の半導体集積回路。
【請求項６】
ゲート長方向の素子分離領域の間に複数個のｐチャンネル型ＭＯＳトランジスタが並列された複数種類の第１の素子活性領域を有し、
各々の第１の素子活性領域に並列された隣同士の前記ｐチャンネル型ＭＯＳトランジスタはソース又はドレインを共有し、
種類の異なる第１の素子活性領域に各々形成され隣同士でドレインを共有する各々のｐチャンネル型ＭＯＳトランジスタは、ドレインを挟むゲート間の距離が等しくされ、種類の異なる第１の素子活性領域に各々形成され隣同士でソースを共有する各々のｐチャンネル型ＭＯＳトランジスタは、ドレイン側の素子分離領域からゲートまでの距離が等しくされる半導体集積回路。
【請求項７】
ゲート長方向の素子分離領域の間に複数個のｎチャンネル型ＭＯＳトランジスタが並列された複数種類の第２の素子活性領域を有し、
各々の第２の素子活性領域に並列された隣同士の前記ｎチャンネル型ＭＯＳトランジスタはソース又はドレインを共有し、
種類の異なる第２の素子活性領域に各々形成され隣同士でドレインを共有する各々のｎチャンネル型ＭＯＳトランジスタは、ドレインを挟むゲート間の距離が等しくされ、種類の異なる第２の素子活性領域に各々形成され隣同士でソースを共有する各々のｎチャンネル型ＭＯＳトランジスタは、ドレイン側の素子分離領域からゲートまでの距離が等しくされる半導体集積回路。
【請求項８】
複数個のＣＭＯＳインバータの直列回路を有し、
前記直列回路を構成する複数個のｐチャンネル型ＭＯＳトランジスタはゲート長方向の素子分離領域の間の第１の素子活性領域を共有して並列され、前記第１の素子活性領域に沿って並列された隣同士の前記ｐチャンネル型ＭＯＳトランジスタはソース又はドレインを共有し、
前記直列回路を構成する複数個のｎチャンネル型ＭＯＳトランジスタはゲート長方向の素子分離領域の間の第２の素子活性領域を共有して並列され、前記第２の素子活性領域に沿って並列された隣同士の前記ｎチャンネル型ＭＯＳトランジスタはソース又はドレインを共有する半導体集積回路。
【請求項９】
前記第１の素子活性領域と第２の素子活性領域とはゲート長方向の素子分離領域の間の長さが相互に等しい請求項８記載の半導体集積回路。
【請求項１０】
複数個のＣＭＯＳインバータの直列回路を有し、
前記直列回路を構成する複数個のｐチャンネル型ＭＯＳトランジスタは各々に固有の第１の素子活性領域に形成されて並列され、
前記直列回路を構成する複数個のｎチャンネル型ＭＯＳトランジスタはゲート長方向の素子分離領域の間の第２の素子活性領域を共有して並列され、前記第２の素子活性領域に沿って並列された隣同士の前記ｎチャンネル型ＭＯＳトランジスタはソース又はドレインを共有する半導体集積回路。
【請求項１１】
前記ｐチャンネル型ＭＯＳトランジスタのゲート長方向の前記第１の素子活性領域の長さは、前記ｎチャンネル型ＭＯＳトランジスタのゲート長方向の前記第２の素子活性領域の長よりも短い請求項１０記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型の電界効果トランジスタ（単にＭＯＳトランジスタと記す）を有する半導体集積回路に関し、特に、デバイスの応力ひずみ状態による特性変動を考慮したレイアウト構造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＯＳデバイスでは厚いフィールド酸化膜が素子間の分離の役割を果たし、ＬＯＣＯＳ型、そしてＳＴＩ（Shallow Trench Isolation）型へと進展している。最少加工寸法が０．１４μｍのような微細化が進んだＣＭＯＳプロセスでは素子分離にＳＴＩ構造が採用されている。このようなプロセスで製造されたＣＭＯＳデバイスにおいてＭＯＳトランジスタの閾値電圧や電流駆動能力などにばらつきが生じる現象が確認されている。この現象に対しては、ＳＴＩ構造の溝内部に埋め込まれる酸化シリコン(ＳｉＯ２）膜と基板との熱膨張係数の差に起因して溝の角部に発生する応力によってチャンネル形成領域に生ずる歪が一因であると考えられている。素子の微細化が進むほど上記熱膨張係数の差に起因するチャンネル形成領域の応力ひずみ状態が大きくなって、その現象は顕著になると考えられる。この現象について、以下の非特許文献１及び非特許文献２では、酸化シリコン膜と基板との熱膨張係数の差によるチャネル領域での電子やホールの移動度の変化、および不純物プロファイルの変化（閾値電圧Ｖｔｈの変化）が報告されている。特許文献１にはＳＴＩのような素子分離領域の分離幅を調整することによって上記ストレスを低減することについて記載がある。
【０００３】
尚、上記の応力現象にて生じるＭＯＳデバイス特性を便宜上ＳＴＩストレス特性と呼ぶこととする。ＳＴＩストレス特性と呼んだとしても、その原因はＳＴＩに起因するだけではなく、例えばＳＯＩ（Silicon On Insulator）のようにデバイス底面側からも素子分離を行う技術ではデバイス底面側からの応力も原因となる。前記ＳＴＩストレス特性は、バークレーの提供するＭＯＳモデルパラメータ（ＢＳＩＭ４）にも反映されることとなっており、ゲート長方向の活性領域（Active Region）の幅がパラメータＬＯＤ（Length gate Oxide Definition)として定義されている。
【０００４】
【特許文献１】特開２００２−３６８０８０号公報
【非特許文献１】R.A.Bianchi, G.Bouche and O.Roux-dit-Buisson, "Accurate Modeling of Trench Isolation Induced  Mechanical Stress Effection MOSFET Electrical Performance," IEDM 2002, pp. 117-120.
【非特許文献２】Terence B. Hook, Serge Biesemanns and, James Slinkman,"TheDependence of Channel Length on Channel Width in Narrow-Channel CMOS Device for 0.35-0.13um Technologies" IEEE Electron Device Lett. vol.21,no.2,Feb.,2000, pp. 85-87.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、デバイス構造的に上記ＳＴＩ等によるストレスを低減するという従来の方向性ではなく、回路に必要な電流駆動能力若しくは回路の論理閾値電圧といった回路性能を実現するために前記ＳＴＩストレス特性を利用することについて検討した。素子活性領域が素子分離領域から受ける主なストレスは圧縮方向のストレスであり、そのようなストレスに対して電子の移動度は減少方向に変化され、逆に正孔の移動度は増加方向に変化される。このような特徴に着目すれば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路のような導電型の異なるデバイスが混在される回路において、ＭＯＳトランジスタの導電型に応じたり、ＭＯＳトランジスタに必要な電流駆動能力に応じて、ＭＯＳトランジスタが受けるＳＴＩ等によるストレスに差異をつけるようにすればよいことを本発明者は見出した。
【０００６】
本発明の代表的な一つの目的は、素子分離領域等から受けるストレスによりＭＯＳトランジスタに生ずる特性変動を使い分けることで回路に要求される所望の性能を実現した半導体集積回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕半導体集積回路にはＭＯＳトランジスタが形成される素子活性領域のゲート長方向の寸法を考慮してＭＯＳトランジスタのレイアウト構造が決定されている。即ち、半導体集積回路は、ゲート長方向の素子分離領域間の距離が相違する複数種類の第１の素子活性領域の各々に形成されたｐチャンネル型ＭＯＳトランジスタと、ゲート長方向の素子分離領域間の距離が相違する複数種類の第２の素子活性領域の各々に形成されたｎチャンネル型ＭＯＳトランジスタとを有する。ゲート幅が等しいｐチャンネル型ＭＯＳトランジスタの間ではゲート長方向の素子分離領域間の距離が小さいものほど活性領域に対するストレスの影響によるドレイン・ソース間電流の低下が抑制され、ゲート幅が等しいｎチャンネル型ＭＯＳトランジスタの間ではゲート長方向の素子分離領域間の距離が大きいものほど活性領域に対するストレスの影響によるドレイン・ソース間電流の低下が抑制される。素子活性領域が素子分離領域から受ける主なストレスは圧縮方向のストレスであり、そのようなストレスに対して電子の移動度は減少方向に変化され、逆に正孔の移動度は増加方向に変化される。ゲート長方向の素子分離領域間の距離を大きくすれば、ストレスの影響を緩和若しくは無視できるようになる。
【００１０】
上記より、素子分離領域等から受けるストレスを考慮したとき、それによる電流駆動能力の低下を抑制すべき回路にはドレイン・ソース間電流の低下が抑制されるようにゲート長方向の素子分離領域間の距離を選べばよい。また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。このように、素子分離領域等から受けるストレスによりＭＯＳトランジスタに生ずる特性変動が使い分けられていることによって回路に要求される所望の性能の実現が図られている。
【００１１】
本発明の代表的な一つの形態として、前記複数種類のｐチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が相違され、ドレイン側の素子分離領域からゲートまでの距離が等しくされる。これにより、前記複数のｐチャンネル型ＭＯＳトランジスタは、素子分離領域間の距離の相違によってドレインの寄生容量に差異を生じないから、負荷の負所望な変動を抑制することができる。このとき、前記複数種類のｐチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が短いほど大きなドレイン・ソース間電流を流すことが可能である。
【００１２】
本発明の代表的な別の一つの形態として、前記複数種類のｎチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が相違され、ドレイン側の素子分離領域からゲートまでの距離が等しくされる。このとき、前記複数種類のｎチャンネル型ＭＯＳトランジスタは、ソース側の素子分離領域からゲートまでの距離が長いほど大きなドレイン・ソース間電流を流すことが可能である。
【００１３】
〔２〕半導体集積回路はＭＯＳトランジスタのソース又はドレインとされる拡散層の共有化によってゲート長方向の素子活性領域を長くすること、換言すれば、素子分離領域の設置間隔を大きくすることによって、ストレスの影響を緩和若しくは無視できるようになる。そのような共有化は、ゲート分割、隣接ＭＯＳトランジスタでのソースの共用化である。即ち、半導体集積回路は、ゲート長方向の素子分離領域の間に複数個のｐチャンネル型ＭＯＳトランジスタが並列された複数種類の第１の素子活性領域を有し、各々の第１の素子活性領域に並列された隣同士の前記ｐチャンネル型ＭＯＳトランジスタはソース又はドレインを共有し、種類の異なる第１の素子活性領域に各々形成され隣同士でドレインを共有する各々のｐチャンネル型ＭＯＳトランジスタは、ドレインを挟むゲート間の距離が等しくされ、種類の異なる第１の素子活性領域に各々形成され隣同士でソースを共有する各々のｐチャンネル型ＭＯＳトランジスタは、ドレイン側の素子分離領域からゲートまでの距離が等しくされる。
【００１４】
ｎチャンネル型ＭＯＳトランジスタに着目する場合、半導体集積回路は、ゲート長方向の素子分離領域の間に複数個のｎチャンネル型ＭＯＳトランジスタが並列された複数種類の第２の素子活性領域を有し、各々の第２の素子活性領域に並列された隣同士の前記ｎチャンネル型ＭＯＳトランジスタはソース又はドレインを共有し、種類の異なる第２の素子活性領域に各々形成され隣同士でドレインを共有する各々のｎチャンネル型ＭＯＳトランジスタは、ドレインを挟むゲート間の距離が等しくされ、種類の異なる第２の素子活性領域に各々形成され隣同士でソースを共有する各々のｎチャンネル型ＭＯＳトランジスタは、ドレイン側の素子分離領域からゲートまでの距離が等しくされる。
【００１５】
〔３〕ＭＯＳトランジスタのソース又はドレインとされる拡散層の共有化による回路の具体例として、複数個のＣＭＯＳインバータの直列回路に着目する。即ち、半導体集積回路は、複数個のＣＭＯＳインバータの直列回路を有し、前記直列回路を構成する複数個のｐチャンネル型ＭＯＳトランジスタはゲート長方向の素子分離領域の間の第１の素子活性領域を共有して並列され、前記第１の素子活性領域に沿って並列された隣同士の前記ｐチャンネル型ＭＯＳトランジスタはソース又はドレインを共有し、前記直列回路を構成する複数個のｎチャンネル型ＭＯＳトランジスタはゲート長方向の素子分離領域の間の第２の素子活性領域を共有して並列され、前記第２の素子活性領域に沿って並列された隣同士の前記ｎチャンネル型ＭＯＳトランジスタはソース又はドレインを共有する。
【００１６】
上記より、複数個のＣＭＯＳインバータの直列回路を構成するｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタの各々がソース又はドレインとされる拡散層の共有化によって、素子分離領域などからのストレスの影響を無視できるようになる。したがって、複数個のＣＭＯＳインバータの直列回路が遅延回路であれば、遅延時間はストレスの影響を受けない。また、複数個のＣＭＯＳインバータの直列回路における論理閾値電圧は前記ストレスの影響を受けない。
【００１７】
本発明の代表的な一つの形態として、前記第１の素子活性領域と第２の素子活性領域とはゲート長方向の素子分離領域の間の長さが相互に等しくされる。
【００１８】
〔４〕ＭＯＳトランジスタのソース又はドレインとされる拡散層の共有化による回路の別の具体例として、ドライバとして利用される複数個のＣＭＯＳインバータの直列回路を有に着目する。即ち、半導体集積回路は、複数個のＣＭＯＳインバータの直列回路を有し、前記直列回路を構成する複数個のｐチャンネル型ＭＯＳトランジスタは各々に固有の第１の素子活性領域に形成されて並列され、前記直列回路を構成する複数個のｎチャンネル型ＭＯＳトランジスタはゲート長方向の素子分離領域の間の第２の素子活性領域を共有して並列され、前記第２の素子活性領域に沿って並列された隣同士の前記ｎチャンネル型ＭＯＳトランジスタはソース又はドレインを共有する。
【００１９】
上記より、ｐチャンネル型ＭＯＳトランジスタは個々に別々の素子活性領域に形成されてゲート長方向の素子分離領域の間の距離が小さくされ、ｎチャンネル型ＭＯＳトランジスタはソース又はドレインの共有化によってゲート長方向の素子分離領域の間の距離が大きくされ、全体としてＣＭＯＳインバータによる電流駆動能力が大きくされる。
【００２０】
本発明の代表的な一つの形態として、前記ｐチャンネル型ＭＯＳトランジスタのゲート長方向の前記第１の素子活性領域の長さは、前記ｎチャンネル型ＭＯＳトランジスタのゲート長方向の前記第２の素子活性領域の長よりも短い。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち，素子分離領域等から受けるストレスによりＭＯＳトランジスタに生ずる特性変動を使い分けることで回路に要求される所望の性能を実現した半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２３】
図１には本発明に適用されるｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）のレイアウト構成とドレイン・ソース間電流（Ｉｄｓ）特性の代表的な一実施の形態が例示される。図２には本発明に適用されるｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）のレイアウト構成とドレイン・ソース間電流（Ｉｄｓ）特性の代表的な一実施の形態が例示される。図３にはＬＯＤサイズに対するＩｄｓの変動状態が示される。
【００２４】
ここでは例えば図４に示されるような縦断面構造のＭＯＳトランジスタを想定する。同図に示されるＭＯＳトランジスタは基板１に形成される。ここでは基板１は例えば単結晶シリコンのような半導体基板(ＳＵＢ)とされる。２は素子分離領域の一例をなすＳＴＩであり、３はＳＴＩ２で囲まれた半導体領域が素子活性領域(ＡＲ)とされる。４はソース（Ｓ）、５はドレイン（Ｄ）であり、ソース４とドレイン５の間のチャンネル形成領域６の上に、ゲート酸化膜７を介してゲート（Ｇ）８が形成される。素子活性領域３と素子分離領域２との熱膨張係数の相違によって素子分離領域２から素子活性領域３に圧縮方向のストレスが作用される。このストレスがＭＯＳトランジスタのチャンネルに作用することにより、電子の移動度を減少方向に変化させ、逆に正孔の移動度を増加方向に変化させる。要するに、ｐチャンネル型ＭＯＳトランジスタの場合にはそのようなストレスはＩｄｓを増やす方向に作用する。ｎチャンネル型ＭＯＳトランジスタの場合にはそのようなストレスはＩｄｓを減らす方向に作用する。
【００２５】
そのようなストレスによる影響はゲート長方向の素子分離領域の間の距離によって変化されることが明らかにされている。そのような距離をパラメータＬＯＤ（Length gate Oxide Definition）で表すことができる。ＬＯＤの定義は図５のようにされる。要するに、ゲート長方向におけるソース拡散層の長さ、ドレイン拡散層の長さ、及びゲート長の総和として考えればよい。Ａのように１個の素子活性領域に１個のＭＯＳトランジスタが形成される場合も、Ｂのように１個の素子活性領域に２個のＭＯＳトランジスタがドレインＤを共有する場合も同じである。
【００２６】
縦断面構造は図６のように基板１にＳＯＩの基板構造を採用するものであってもよい。ＳＯＩ構造の場合にはＳＯＩ基板からの圧縮方向のストレスも受けることが想定され、そのストレスによる影響は図４の場合よりも大きくなると考えられる。
【００２７】
図１を説明する。ＬＯＤの長さ（単位はμｍ）をパラメータとしてＩｄｓ性能が示される。Ｉｄｓ性能は回路シミュレーション結果とされる。ｎチャンネル型ＭＯＳトランジスタの場合にはＬＯＤが小さくされるほど電流特性Ｉｄｓが悪化する。素子分離領域からのストレスが大きくなるに従ってチャンネルにおける電子の移動度が小さくなるからである。図３に示されるようにＬＯＤが２μｍ以上の場合にはＩｄｓ特性に変動はない。ＭＯＳトランジスタサイズに関してはＩｄｓ特性が良好なほどトランジスタサイズは大きくなる。矢印ＣＳＤＭの向きがトランジスタサイズデメリットの向きとなる。ＭＯＳトランジスタのレイアウト形態は４種類示される。
【００２８】
第１のレイアウト形態ＴＹＰ１はソースＳとドレインＤの拡散層の大きさが等しくされる。ＬＯＤ＝０．５μｍのときが最小加工寸法となる。
【００２９】
第２のレイアウト形態ＴＹＰ２はＬＯＤの大きさに拘らずドレインＤの拡散層の大きさを一定とする。ここでは最小加工寸法とする（Ｄ→ｍｉｎ）。ＬＯＤの大きさに応じてソースＳの拡散層の大きさを変えている。第２のレイアウト形態ＴＰ２は第1のレイアウト形態ＴＰ１に比べてＬＯＤの大きさに拘らずドレイン容量が小さくなり、ＣＭＯＳインバータ等に利用するとき負所望な出力負荷となる寄生容量が大きくなることを抑制でき、また、ＬＯＤのサイズに応じて負所望な出力負荷となる寄生容量が相違しないようにすることが可能になる。
【００３０】
第３のレイアウト形態ＴＹＰ３はゲート分割を行った場合を示し（Ｄ→ｄｉｖ）、分割された左右のｎチャンネル型ＭＯＳトランジスタはドレインＤを共有する。第３のレイアウト形態ＴＹＰ３においてもドレイン拡散層の大きさはＬＯＤの大きさに拘らず一定とする。このとき、ゲートの間隔は最小加工寸法とする。
【００３１】
第４のレイアウト形態ＴＹＰ４は隣接するＭＯＳトランジスタの間でソースＳを共有（Ｓ→ｃｏｍ）するときのレイアウトとされる。第４のレイアウト形態ＴＹＰ４においてもドレイン拡散層の大きさはＬＯＤの大きさに拘らず一定とする。したがってソースＳの拡散層の大きさはＬＯＤの大きさに応じて変化されなければならないが、ゲート間隔に関する最小加工寸法との関係よりＬＯＤ＝０．９μｍ以下のパターンの形成はここでは不可能とされる。
【００３２】
図２を説明する。ＬＯＤの長さ（単位はμｍ）をパラメータとしてＩｄｓ性能が示される。Ｉｄｓ性能は回路シミュレーション結果とされる。ＬＯＤが大きくされるほど電流特性Ｉｄｓが悪化する。ｐチャンネル型ＭＯＳトランジスタの場合には素子分離領域からのストレスが大きくなるに従ってチャンネルにおける正孔の移動度が大きくなるからである。図３に示されるようにＬＯＤが０．８μｍ以上の場合にはＩｄｓ特性はない。ＭＯＳトランジスタサイズに関してはＩｄｓ特性が悪くなるほどトランジスタサイズは大きくなる。矢印ＣＳＤＭの向きがトランジスタサイズデメリットの向きとなる。ＭＯＳトランジスタのレイアウト形態は４種類示される。
【００３３】
第１のレイアウト形態ＴＹＰ１はソースＳとドレインＤの拡散層の大きさが等しくされる。ＬＯＤ＝０．５μｍのときが最小加工寸法となる。
【００３４】
第２のレイアウト形態ＴＹＰ２はＬＯＤの大きさに拘らずドレインＤの拡散層の大きさを一定とする。ここでは最小加工寸法とする（Ｄ→ｍｉｎ）。ＬＯＤの大きさに応じてソースＳの拡散層の大きさを変えている。第２のレイアウト形態ＴＰ２は第1のレイアウト形態ＴＰ１に比べてＬＯＤの大きさに拘らずドレイン容量が小さくなり、ＣＭＯＳインバータ等に利用するとき負所望な出力負荷となる寄生容量が大きくなることを抑制でき、また、ＬＯＤのサイズに応じて負所望な出力負荷となる寄生容量が相違しないようにすることが可能になる。
【００３５】
第３のレイアウト形態ＴＹＰ３はゲート分割を行った場合を示し（Ｄ→ｄｉｖ）、分割された左右のｐチャンネル型ＭＯＳトランジスタはドレインＤを共有する。特に図示はしないが第３のレイアウト形態ＴＹＰ３においてもドレイン拡散層の大きさはＬＯＤの大きさに拘らず一定とする。このとき、ゲートの間隔は最小加工寸法とする。
【００３６】
第４のレイアウト形態ＴＹＰ４は隣接するＭＯＳトランジスタの間でソースＳを共有（Ｓ→ｃｏｍ）するときのレイアウトとされる。特に図示はしないが第４のレイアウト形態ＴＹＰ４においてもドレイン拡散層の大きさはＬＯＤの大きさに拘らず一定とする。したがってソースＳの拡散層の大きさはＬＯＤの大きさに応じて変化されなければならないが、ゲート間隔に関する最小加工寸法との関係よりＬＯＤ＝０．９μｍ以下のパターンの形成はここでは不可能とされる。
【００３７】
図７には複数個のＣＭＯＳインバータ２５の直列回路に対してＳＴＩからのストレスの影響を緩和するレイアウト構成が例示される。図７を説明する前に比較例に係るレイアウトを図８に基づいて説明する。図８ではＣＭＯＳインバータ１５のｐチャンネル型ＭＯＳトランジスタ１０及びｎチャンネル型ＭＯＳトランジスタ１１は各々に固有の素子活性領域１２、１３に形成される。例えばｎチャンネル型ＭＯＳトランジスタは図１のＬＯＤ＝０．９μｍで形成され、ｐチャンネル型ＭＯＳトランジスタは図２のＬＯＤ＝０．９μｍで形成される。その場合、ｐチャンネル型ＭＯＳトランジスタ１０のＩｄｓが１００％で、ｎチャンネル型ＭＯＳトランジスタ１１のＩｄｓは９２．５％に低減する。
【００３８】
図７では、図１、図２の第３形態ＴＹＰ３を適用し、８個のｐチャンネル型ＭＯＳトランジスタ２０を１個のｎ型の素子活性領域２２に形成し、８個のｎチャンネル型ＭＯＳトランジスタ２１を１個のｐ型の素子活性領域２３に形成している。ｐチャンネル型ＭＯＳトランジスタ２０が形成される素子活性領域２２のＬＯＤは０．９μｍ以上とされ、ｎチャンネル型ＭＯＳトランジスタ２１が形成される素子活性領域２３のＬＯＤは２．１μｍ以上とされ、ｐチャンネル型ＭＯＳトランジスタ２０とｎチャンネル型ＭＯＳトランジスタ２１のＩｄｓは夫々１００％となり、実質的にストレスの影響を無視することができるようになる。したがって、各ＣＭＯＳインバータ２５の論理閾値電圧はＳＴＩからのストレスの影響を受けて変化したりせず、また、ＣＭＯＳインバータ２５の直列回路による信号伝播遅延時間はＳＴＩからのストレスの影響を受けて変化したりしない。図７の回路は例えば遅延回路として利用される。遅延回路で重要なのは各遅延段のドライバビリティーであり、図７のようにｐチャンネル型ＭＯＳトランジスタ２０とｎチャンネル型ＭＯＳトランジスタ２１の双方共にＳＴＩからのストレスの影響を受けて電流特性が変動しない構成は遅延回路にうってつけである。出力回路についても出力インピーダンスという点で図７の構成は最適である。
【００３９】
図９にはＳＴＩからのストレスの影響を使い分けてドライバの駆動能力を上げるレイアウト構成が例示される。図９を説明する前に比較例に係るレイアウトを図１０に基づいて説明する。図１０では出力段のＣＭＯＳインバータ３０と前段のＣＭＯＳインバータ３１が直列される。ＣＭＯＳインバータ３０はｐチャンネル型ＭＯＳトランジスタ３２及びｎチャンネル型ＭＯＳトランジスタ３３から成る。ＣＭＯＳインバータ３１はｐチャンネル型ＭＯＳトランジスタ３４及びｎチャンネル型ＭＯＳトランジスタ３５から成る。ＣＭＯＳインバータ３０は必要な駆動能力を確保するためにｐチャンネル型ＭＯＳトランジスタ３２及びｎチャンネル型ＭＯＳトランジスタ３３には大きなゲート幅が設定されている。ＣＭＯＳインバータ３０とＣＭＯＳインバータ３１はソース拡散層が共有される。ｐチャンネル型ＭＯＳトランジスタの素子活性領域とｎチャンネル型ＭＯＳトランジスタの素子活性領域は互いに同じ大きさになっている。
【００４０】
図９の構成は図１０の構成に対して駆動能力を向上させたレイアウトとされる。図９では出力段のＣＭＯＳインバータ４０と前段のＣＭＯＳインバータ４１が直列される。ＣＭＯＳインバータ４０はｐチャンネル型ＭＯＳトランジスタ４２及びｎチャンネル型ＭＯＳトランジスタ４３から成る。ＣＭＯＳインバータ４１はｐチャンネル型ＭＯＳトランジスタ４４及びｎチャンネル型ＭＯＳトランジスタ４５から成る。ｐチャンネル型ＭＯＳトランジスタ４２、４４については電流Ｉｄｓを大きくするために素子活性領域４７，４８をトランジスタ毎に分離している。ゲート幅は変更していない。ｎチャンネル型ＭＯＳトランジスタ４３，４５についてはストレスの影響を無視し得るように、隣接ＭＯＳトランジスタ間でのソース、ドレインの共有化によって素子活性領域４９のＬＯＤを大きくしている。要するに、ｎチャンネル型ＭＯＳトランジスタ４３、４５に対してはストレスによるＩｄｓの減少方向への変動を抑制することを考慮しており、ｐチャンネル型ＭＯＳトランジスタ４２，４４に対してはストレスの影響を活用してＩｄｓを増大させている。尚、図９の構成は図１０の構成に対して素子活性領域４９のＬＯＤが大きくなった分だけゲート長方向のセルサイズが大きくなっているが、ゲート幅方向のサイズは小さくなる。
【００４１】
図１１には上記ＭＯＳトランジスタを適用した半導体集積回路の一例としてＳＲＡＭが示される。同図に示されるＳＲＡＭ５０は、多数のスタティック型のメモリセルがマトリクス配置されたメモリセルアレイ（ＭＣＡ）５１を有する。メモリセルの選択端子は行毎にワード線に接続され、メモリセルのデータ入出力端子は列毎にビット遷移接続される。選択されるべきワード線は行アドレス信号ＸＡＤＲで指示される。アドレスデコーダ（ＸＤＥＣ）５２は行アドレス信号ＸＡＤＲをデコードし、ワードドライバ（ＸＤＲ）５３はデコード結果に従って選択されるべきワード線を選択レベルに駆動する。ビット線は列選択スイッチ回路（ＹＳＷ）５４で選択されたものがデータ入出力回路(ＤＩＯ)５５に導通される。列選択スイッチ回路５４による選択動作は列アドレス信号ＹＡＤＲをデコードする列デコーダ（ＹＤＥＣ）５６によるデコード結果にしたがって行われる。データ入出力回路５５には選択されたメモリセルからの読み出しデータをセンスするセンスアンプ、センスアンプで増幅されたデータを外部に出力するデータ出力バッファ、及び外部から書き込みデータを入力するデータ入力バッファ等を有する。制御回路（ＣＮＴ）５７はアクセス制御信号ＣＴＲＬを入力し、データ入出力回路５５によるデータ入出力動作、デコーダ５２，５６の活性化などの内部制御信号を生成する。ＳＲＡＭ５０を構成する回路には、以上説明した素子分離領域から受けるストレスによってＭＯＳトランジスタが受けるＩｄｓの特性変動を所望とする回路特性に応じて使い分けるという構成が採用される。例えばスピード性能を律束するクロックドライバ、データ出力バッファ及びワードドライバには図９の構成を採用し、デコーダの論理段にはＣＭＯＳ回路の論理閾値電圧の変動を抑制するために図７のような構成を採用することができる。
【００４２】
図１２には上記ＳＲＡＭを構成する各回路ブロックの幾何学的な配置を例示する。ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は前記メモリセルアレイ５１を構成する。ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。ここでは外部接続端子の配列にセンタパッド方式を採用しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路もチップの中央に位置している。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。Ｆｕｓｅはヒューズ回路であり、メモリアレー欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧等を発生する。前記メインワードドライバＭＷＤはＸＤＲ５３に対応される。ＲＥＧ／ＰＤＥＣはＸＤＥＣ５２に対応される。前記入力回路ＣＫ／ＡＤＲ／ＣＮＴＬ、入出力回路Ｉ／Ｏ、同期化回路ＤＬＬＣ、テスト回路ＪＴＡＧ／ＴＡＰ、内部電源電圧発生回路ＶＧ、ヒューズ回路Ｆｕｓｅ、及び参照電圧等の発生回路ＶＲＥＦは前記ＣＮＴ５７に含まれる。データ入出力回路ＤＩ／ＤＱは前記ＤＩＯ５５に対応される。
【００４３】
図７で説明した遅延回路は、クロックの同期化回路ＤＬＬＣに適用できる。また、図９で説明した上記ドライバ回路は、メインワードドライバＭＷＤに適用できる。
【００４４】
以上説明した半導体集積回路によれば以下の作用効果を得ることができる。（１）ＭＯＳトランジスタのソース・ドレインが形成される拡散層のゲート長方向の長さ、若しくは素子分離領域に挟まれた素子活性領域のゲート長方向の長さを、必要なＩｄｓ特性に応じて短くしたり、長くしたりするレイアウト構成を採用する。要するに、素子分離領域等から受けるストレスによりＭＯＳトランジスタに生ずる特性変動を使い分ける。これにより、Ｉｄｓ特性の観点より、回路に要求される所望の性能を実現した半導体集積回路の実現が可能になる。（２）特に、ＭＯＳトランジスタのドレイン側の拡散層幅、即ち、ゲート長方向のドレイン側の素子分離領域からゲートまでの距離をソース側の素子分離領域からゲートまでの距離よりも短くするレイアウト構成を使用することによって、活性領域の長さの相違にかかわらずドレインの寄生容量を一定にすることができ、ＣＭＯＳ回路の出力インピーダンス、若しくは出力駆動能力の変動を抑えるのに適する。（３）隣接配置されるＭＯＳトランジスタのソース・ドレイン拡散層を共有化することで素子分離領域の設置数を減らすことができ、素子分離領域からのストレスを回避することが容易になる。（４）半導体集積回路の要素回路の要求性能により、ｐチャンネル型ＭＯＳトランジスタに対してはゲート長方向の素子活性領域の長さを小さくし、ｎチャンネル型ＭＯＳトランジスタに対しては隣接トランジスタ間でのソース・ドレイン拡散層の共有化を行ってゲート長方向の素子活性領域の長さを大きくすることにより、ストレス特性を活用するレイアウト構成が実現できる。
【００４５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４６】
例えば、ＭＯＳトランジスタのストレス特性を使い分ける要素回路は上記説明に限定されず適宜の回路に適用可能である。半導体集積回路はＳＲＡＭに限定されず、ＤＲＡＭ、マスクＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどその他のメモリ、マイクロプロセッサや画像処理用のアクセラレータなどのデータ処理用の半導体集積回路などに広く適用することができる。更に半導体集積回路は単結晶シリコン基板を用いるものに限定されず、ＳＯＩ基板などを用いるものにも適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明に適用されるｎチャンネル型ＭＯＳトランジスタのレイアウト構成とドレイン・ソース間電流（Ｉｄｓ）特性の代表的な一実施の形態を例示する説明図である。
【図２】本発明に適用されるｐチャンネル型ＭＯＳトランジスタのレイアウト構成とドレイン・ソース間電流（Ｉｄｓ）特性の代表的な一実施の形態を例示する説明図である。
【図３】ＬＯＤサイズに対するＩｄｓの変動状態を例示する説明図である。
【図４】単結晶シリコン基板を用いたＭＯＳトランジスタの縦断面構造を例示する断面図である。
【図５】ＬＯＤの定義を示す説明図である。
【図６】ＳＯＩ基板を用いたＭＯＳトランジスタの縦断面構造を例示する断面図である。
【図７】複数個のＣＭＯＳインバータの直列回路に対してＳＴＩからのストレスの影響を緩和するレイアウト構成を例示する平面図である。
【図８】図７に対する比較例に係るレイアウトを示す平面図である。
【図９】ＳＴＩからのストレスの影響を使い分けてドライバの駆動能力を上げるレイアウト構成の別の例を示す平面図である。
【図１０】図９の比較例に係るレイアウトを示す平面図である。
【図１１】要素回路に図７や図９のＭＯＳトランジスタを適用した半導体集積回路の一例としてＳＲＡＭを示すブロック図である。
【図１２】図１１のＳＲＡＭを構成する各回路ブロックの幾何学的な配置を例示する平面図である。
【符号の説明】
【００４８】
１  基板（ＳＵＢ，ＳＯＩ）
２  素子分離領域（ＳＴＩ）
３  素子活性領域（ＡＲ）
４  ソース（Ｓ）
５  ドレイン（Ｄ）
６  チャネル形成領域（ＣＨ）
７  ゲート酸化膜
８  ゲート（Ｇ）
１５  ＣＭＯＳインバータ
２０  ｐチャンネル型ＭＯＳトランジスタ
２１  ｎチャンネル型ＭＯＳトランジスタ
２２  ｎ型の素子活性領域
２３  ｐ型の素子活性領域
４０  ＣＭＯＳインバータ
４２，４４  ｐチャンネル型ＭＯＳトランジスタ
４３，４５  ｎチャンネル型ＭＯＳトランジスタ
４７，４８  ｎ型の素子活性領域
４９  ｐ型の素子活性領域
５０  ＳＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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