(57)【要約】【課題】  温度変化によってメモリセルのしきい値電圧の分布が広がるのを抑制でき、データ保持特性を向上できる不揮発性半導体記憶装置及びそのデータ読み出し方法を提供する。【解決手段】  不揮発性半導体記憶装置は、モリセルアレイ２１、読み出し回路２２，２３，２３，２５，２６，２７、書き込み回路２２，２３，２３，２５，２６，２７、読み出し電圧発生回路２９、記憶回路３４及び切り換え回路３５を備えている。読み出し電圧発生回路は、読み出し電圧を生成して上記読み出し回路に供給する。上記記憶回路は、メモリセルアレイ中のメモリセルの温度特性を変化させるための情報を記憶する。上記切り換え回路は、上記記憶回路に記憶された情報に基づいて、上記読み出し電圧発生回路で生成される読み出し電圧の温度依存性を切り換える。【選択図】    図１
2006196078.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルアレイ中のメモリセルからデータを読み出す読み出し手段と、
前記メモリセルアレイ中のメモリセルにデータを書き込む書き込み手段と、
読み出し電圧を生成して前記読み出し手段に供給する読み出し電圧発生手段と、
前記メモリセルアレイ中のメモリセルの温度特性を変化させるための情報を記憶する記憶手段と、
前記記憶手段に記憶された情報に基づいて、前記読み出し電圧発生手段で生成される読み出し電圧の温度依存性を切り換える切り換え手段と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記記憶手段は、前記メモリセルアレイ中のメモリセルのセンスポイントからの距離に応じた情報を更に記憶し、
前記切り換え手段は、前記メモリセルアレイ中のメモリセルの温度特性を変化させるための情報と、読み出しの対象となるメモリセルのセンスポイントからの距離に応じた情報とに基づいて、前記読み出し電圧発生手段から出力される読み出し電圧の温度依存性を切り換えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記記憶手段は、前記メモリセルアレイ中のメモリセルを温度依存性の異なる複数のグループに分け、アクセスされたメモリセルがどのグループに属するかを識別する情報を更に記憶し、
前記切り換え手段は、前記メモリセルアレイ中のメモリセルの温度特性を変化させるための情報と、読み出しの対象となるメモリセルが前記複数のグループのうちどのグループに属するかを識別する情報とに基づいて、前記読み出し電圧発生手段から出力される読み出し電圧の温度依存性を切り換えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記記憶手段は、ウェーハ中における当該不揮発性半導体記憶装置のチップが形成された位置の情報を更に記憶し、
前記切り換え手段は、前記メモリセルアレイ中のメモリセルの温度特性を変化させるための情報と、ウェーハ中における当該不揮発性半導体記憶装置のチップが形成された位置の情報とに基づいて、前記読み出し電圧発生手段から出力される読み出し電圧の温度依存性を切り換えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルアレイ中のメモリセルの温度特性を変化させるための情報を記憶するステップと、
読み出しの対象となるメモリセルをアクセスするステップと、
読み出しの対象となるメモリセルがアクセスされた時に、前記記憶した温度特性を変化させるための情報に基づいて読み出し電圧の温度依存性を設定するステップと、
設定した温度依存性の読み出し電圧を前記読み出しの対象となるメモリセルに印加してデータを読み出すステップと
を具備することを特徴とする不揮発性半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置及びそのデータ読み出し方法に関するもので、メモリセル電流の温度依存性を補償する技術に係るものである。
【背景技術】
【０００２】
半導体集積回路装置の微細化が進むに従って、配線幅や配線層厚の縮小により配線抵抗が大きくなる。例えば半導体記憶装置では、配線の微細化によってビット線の抵抗値が大きくなっている。通常、ビット線には、メモリセルから読み出したデータを検知・増幅するためのセンスアンプが接続されている。データの読み出しにおいて、所定の読み出し時間ｔｂｌ中にΔＶｂｌだけビット線の電位を振幅させる必要があるものとし、ビット線容量をＣｂｌとすると、センスアンプ近傍（つまり、ビット線の抵抗値が小さい場所）ではメモリセルの電流は「Ｃｂｌ×ΔＶｂｌ／ｔｂｌ」である。これに対し、センスアンプから最も遠いビット線の末端ではビット線の抵抗値が大きくなるため、より大きなメモリセル電流が必要になる。
【０００３】
このため、ビット線におけるセンスアンプからの距離（センスポイントからの距離）に応じてメモリセル電流が変わることになる。このようにセンスポイントからの距離によってメモリセル電流が変化すると、メモリセルの温度特性が変わり、温度変化によってしきい値電圧がばらつくことになる。しきい値電圧がばらつくと、分布が広がるためデータ保持特性を悪化させることになる（例えば特許文献１及び特許文献２参照）。
【０００４】
また、今後更に微細化が進むと、ウェーハにおける中央部と周辺部などのように半導体記憶装置のチップが形成されるウェーハ内の位置や、単一のチップ内においても配線が密な領域と疎な領域などの周辺部のパターンの相違によって、露光装置の光学系の歪みや収差、周囲の環境差によるエッチング進行速度の相違などによりメモリセルの温度特性が変化し、しきい値電圧がばらつくことも予想される。
【０００５】
よって、このようなチップ間あるいはチップ内のメモリセルの位置の相違によってもしきい値電圧の分布が広がり、データ保持特性が悪化する要因となる恐れがある。
【特許文献１】特開２００３−２１７２８７
【特許文献２】特開２０００−０１１６７１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、温度変化によってメモリセルのしきい値電圧の分布が広がるのを抑制でき、データ保持特性を向上できる不揮発性半導体記憶装置及びそのデータ読み出し方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によると、メモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルアレイ中のメモリセルからデータを読み出す読み出し手段と、前記メモリセルアレイ中のメモリセルにデータを書き込む書き込み手段と、読み出し電圧を生成して前記読み出し手段に供給する読み出し電圧発生手段と、前記メモリセルアレイ中のメモリセルの温度特性を変化させるための情報を記憶する記憶手段と、前記記憶手段に記憶された情報に基づいて、前記読み出し電圧発生手段で生成される読み出し電圧の温度依存性を切り換える切り換え手段とを具備する不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明の一態様によると、メモリセルアレイ中のメモリセルの温度特性を変化させるための情報を記憶するステップと、読み出しの対象となるメモリセルをアクセスするステップと、読み出しの対象となるメモリセルがアクセスされた時に、前記記憶した温度特性を変化させるための情報に基づいて読み出し電圧の温度依存性を設定するステップと、設定した温度依存性の読み出し電圧を前記読み出しの対象となるメモリセルに印加してデータを読み出すステップとを具備する不揮発性半導体記憶装置のデータ読み出し方法が提供される。
【発明の効果】
【０００９】
本発明によれば、温度変化によってメモリセルのしきい値電圧の分布が広がるのを抑制でき、データ保持特性を向上できる不揮発性半導体記憶装置及びそのデータ読み出し方法が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。
【００１２】
このＮＡＮＤセル型ＥＥＰＲＯＭは、メモリセルアレイ２１、データ回路２２、ロウデコーダ２３、カラムデコーダ２４、アドレスバッファ２５、Ｉ／Ｏセンスアンプ２６、データ入出力バッファ２７、基板電位制御回路２８、読み出し電圧発生回路２９、Ｖread昇圧回路３０、Ｖpgm昇圧回路３１、Ｖpass昇圧回路３２、制御ゲートドライバ（ＣＧドライバ）３３、記憶回路３４及び切り換え回路３５などを備えている。
【００１３】
上記メモリセルアレイ２１には、メモリセルがマトリックス状に配置されている。上記データ回路２２は、書き込みデータ及び読み出しデータを一時記憶する。ロウデコーダ２３は、上記アドレスバッファ２５から供給されたロウアドレス信号をデコードして上記メモリセルアレイ２１中に設けられたワード線の選択を行う。上記カラムデコーダ２４は、上記アドレスバッファ２５から供給されたカラムアドレス信号をデコードして上記メモリセルアレイ２１中に設けられたビット線の選択を行う。上記アドレスバッファ２５には、アドレス信号Ａｄｄが入力される。上記Ｉ／Ｏセンスアンプ２６は、上記メモリセルアレイ２１中のメモリセルから読み出され、上記データ回路２２に一時記憶されたデータを検知・増幅、あるいは上記メモリセルアレイ２１中のメモリセルに書き込むデータを上記データ回路２２に供給する。上記データ入出力バッファ２７は、入力された書き込みデータＤＩＮをＩ／Ｏセンスアンプ２６に供給、あるいはＩ／Ｏセンスアンプ２６で検知・増幅された読み出しデータＤＯＵＴを出力する。上記基板電位制御回路２８は、上記メモリセルアレイ２１の基板電位を制御する。
【００１４】
また、上記読み出し電圧発生回路２９は、リード（読み出し）時に選択ワード線に印加する読み出し電圧を生成する。上記Ｖread昇圧回路３０は、リード時に非選択ワード線に印加する電圧Ｖreadを生成する。上記Ｖpgm昇圧回路３１は、ライト（書き込み）時に選択ワード線に印加する電圧Ｖpgmを生成する。上記Ｖpass昇圧回路３２は、ライト時に非選択ワード線に印加する電圧Ｖpassを生成する。上記制御ゲートドライバ（ＣＧドライバ）３３には、上記読み出し電圧発生回路２９、上記Ｖread昇圧回路３０、上記Ｖpgm昇圧回路３１及び上記Ｖpass昇圧回路３２の出力電圧がそれぞれ供給される。この制御ゲートドライバ３３は、読み出し電圧、電圧Ｖread、電圧Ｖpgm及び電圧Ｖpassを、ロウデコーダ２３を介してメモリセルアレイ２１中のワード線に選択的に転送するスイッチ回路として働く。なお、図示しないが、消去電圧を発生する昇圧回路も設けられている。
【００１５】
上記記憶回路３４は、例えばフューズ素子で構成され、レーザブローや電流を流して選択的に溶断することにより予め情報が書き込まれている。あるいは、外部から供給される信号やコマンドで情報の書き換えが可能なＲＯＭフューズで構成しても良く、上記メモリセルアレイ２１中の一部の記憶領域を利用することもできる。このようにして記憶回路３４には、メモリセルアレイ２１中のメモリセルの温度特性を変化させる（補償する）ための情報が記憶される。また、この記憶回路３４には、メモリセルアレイ２１中のメモリセルのセンスポイントからの距離（ビット線の配線長または配線抵抗）に対応する情報、例えばカラムアドレスが記憶されている。上記切り換え回路３５は、上記記憶回路３４に記憶された情報に基づいて上記読み出し電圧発生回路２９を制御し、この読み出し電圧発生回路２９で生成される読み出し電圧の温度依存性を切り換える。
【００１６】
図２は、上記図１に示したＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ２１の等価回路を示している。
【００１７】
制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８、選択ゲート線ＳＧ１，ＳＧ２及びソース線ＳＬはそれぞれ行方向に配置され、ビット線ＢＬ１，ＢＬ２，…，ＢＬｍは列方向に配置されている。メモリセル（メモリセルトランジスタ）Ｍ１，Ｍ２，…，Ｍ８の制御ゲートは、制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８にそれぞれ接続され、第１，第２の選択トランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧ１，ＳＧ２にそれぞれ接続される。上記メモリセルＭ１，Ｍ２，…，Ｍ８と第１，第２の選択トランジスタＳ１，Ｓ２の電流通路は上記ビット線ＢＬ（ＢＬ１，ＢＬ２，…，ＢＬｍ）とソース線ＳＬ間に直列接続されている。上記ソース線ＳＬは、例えば６４本のビット線ＢＬ毎に１箇所、コンタクトを介してアルミニウム（Ａｌ）やポリシリコン等の基準電位（Ｖｓ）配線に接続されている。この基準電位配線は周辺回路に接続される。
【００１８】
通常、１本の制御ゲート線ＣＧｎ（ｎ＝１，２，…，８）につながるメモリセルＭｎの集合を１ページと呼び、破線で囲んで示すようにドレイン側及びソース側に設けられた１組の選択トランジスタＳ１，Ｓ２によって挟まれたページの集合を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００１９】
図３（ａ），（ｂ）はそれぞれ、ＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ中の１つのＮＡＮＤセル部分を抽出して示すパターン平面図とその等価回路図である。図４（ａ），（ｂ）はそれぞれ、上記図３（ａ）に示したパターンのＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
【００２０】
メモリセルアレイは、ｐ型半導体基板（例えばシリコン基板）中に形成されたセルｎ型ウェル領域内のセルｐ型ウェル領域中に形成される。素子分離酸化膜１２で囲まれたセルｐ型ウェル領域（ｐ型シリコン基板でも良い）１１には、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。
【００２１】
このＮＡＮＤセルは、電荷蓄積層としての例えば浮遊ゲートと、制御ゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線ＢＬに接続したものである。
【００２２】
１つのＮＡＮＤセルに着目して説明すると、この例では８個のメモリセルＭ１，Ｍ２，…，Ｍ８が直列接続されて１つのＮＡＮＤセルを構成している。各メモリセルＭ１，Ｍ２，…，Ｍ８はそれぞれ、セルｐ型ウェル領域１１上にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，１４３，…，１４８）が形成され、この浮遊ゲート１４上に絶縁膜１５を介して制御ゲート１６（１６１，１６２，１６３，…，１６８）が積層して形成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９１，１９２，１９３，…，１９９）は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
【００２３】
上記ＮＡＮＤセルのドレイン側、ソース側には各々、第１，第２の選択トランジスタＳ１，Ｓ２が設けられている。これら選択トランジスタＳ１，Ｓ２は、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート１４９，１６９及び第２の選択ゲート１４１０，１６１０を備えている。上記選択ゲート１４９と１６９は図示しない領域で電気的に接続され、選択ゲート１４１０と１６１０も図示しない領域で電気的に接続され、それぞれ選択トランジスタＳ１，Ｓ２のゲート電極として働く。
【００２４】
素子が形成された基板上は、ＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲート１６１，１６２，…，１６８は、行方向に連続的に配置されて同一ＮＡＮＤブロック内で共用され、制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として働く。これら制御ゲート線は、ワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続的に配置され、選択ゲート線ＳＧ１，ＳＧ２として働く。
【００２５】
図５は、上記ＮＡＮＤセルにおける各メモリセルＭ１，Ｍ２，…，Ｍ８のしきい値電圧の分布を示しており、“０”が書き込み状態、“１”が消去状態である。
【００２６】
上記のような構成において、データのリード時には、ビット線ＢＬを電源電圧Ｖccにプリチャージした後フローティングにし、選択されたメモリセルに接続されている制御ゲート線を０Ｖ、それ以外のメモリセルに接続されている制御ゲート線及び選択ゲート線をＶread昇圧回路３０から出力される電圧Ｖread（例えば３．５Ｖ）、ソース線ＳＬを０Ｖにする。そして、選択されたメモリセルに電流が流れるか否かをビット線電位の変化により検出してデータを読み出す。すなわち、メモリセルに書き込まれたデータが“０”（メモリセルのしきい値電圧Ｖth＞０）ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つ。これに対し、“１”（メモリセルのしきい値電圧Ｖth＜０）ならばメモリセルはオンして、ビット線はプリチャージ電位からΔＶだけ下がる。これらのビット線電位の変化をセンスアンプで検出することによって、メモリセルからデータを読み出す。
【００２７】
また、データのライト時には、ビット線ＢＬには書き込むべきデータに応じて０Ｖ（“０”書き込み）または電源電圧Ｖcc（“１”書き込み）を印加する。ＮＡＮＤセルをビット線ＢＬに接続する選択トランジスタＳ１に接続された選択ゲート線ＳＧ１はＶcc、ソース線ＳＬに接続する選択トランジスタＳ２に接続された選択ゲート線ＳＧ２は０Ｖである。この時“０”書き込みのメモリセルのチャネルには０Ｖが伝達される。“１”書き込みでは選択トランジスタＳ１がオフするので、“１”書き込みするメモリセルのチャネルはＶcc−Ｖthsg（Ｖthsgは選択トランジスタのしきい値電圧）になりフローティングになる。あるいは、書き込みを行うメモリセルよりもビット線に近い側に配置されたメモリセルのしきい値電圧が正電圧Ｖthcellを持つ場合には、メモリセルのチャネルはＶcc−Ｖthcellになる。
【００２８】
その後、選択されたメモリセルに接続されている制御ゲート線には昇圧された書き込み電位Ｖpgm（＝２０Ｖ程度）を印加し、他の非選択メモリセルに接続された制御ゲート線には中間電位Ｖpass（＝１０Ｖ程度）を印加する。その結果、データ“０”の時は、チャネルの電位が０Ｖなので選択メモリセルの浮遊ゲートと基板間に高電圧が掛かり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが“１”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位になり、電子の注入が行われない。
【００２９】
上記ＮＡＮＤセル型ＥＥＰＲＯＭのライト動作では、書き込みパルスの印加後に書き込みが十分に行われたかを調べるベリファイリードを行う。ベリファイリードで書き込み不十分と判定されたメモリセルにのみ再書き込みを行う。ベリファイリード動作では選択された制御ゲート線が０Ｖではなく、図５に示した電位Ｖvfy（例えば０．５Ｖ）にする以外は上記リード動作と同様である。制御ゲート線を０Ｖよりも高い電位Ｖvfyにしているのは、メモリセルを十分高いしきい値電圧まで書き込むことにより、リード動作の動作余裕（動作マージン）を確保するためである。
【００３０】
一方、データ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲート線を０Ｖとし、セルｐ型ウェル領域及びセルｎ型ウェル領域に昇圧された電位Ｖera（２０Ｖ程度）を印加する。消去を行わないブロックの制御ゲート線はフローティング状態からセルｐ型ウェル領域との間の容量結合で電位Ｖeraに昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がセルｐ型ウェル領域に放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは制御ゲート線、セルｐ型ウェル領域共に昇圧電位Ｖeraなので消去は行われない。
【００３１】
上述したリード動作あるいはベリファイリード動作において、本実施形態では、読み出しの対象となるメモリセルがアクセスされた時に、記憶回路３４に記憶されている温度特性を変化させるためのデータと、読み出しの対象となるメモリセルのセンスポイントからの距離に応じた情報（例えばカラムアドレス）とに基づいて、切り換え回路３５で上記読み出し電圧発生回路２９から出力される読み出し電圧の温度依存性を設定する。そして、この設定した温度依存性を持った読み出し電圧を上記読み出しの対象となるメモリセルに接続された制御ゲート線（ワード線）に印加してデータを読み出す。
【００３２】
このように、読み出し電圧発生回路２９から出力される読み出し電圧の温度依存性（選択したメモリセルの制御ゲートに印加する電圧）をメモリセルアレイ２１中のメモリセルのセンスポイントからの距離に応じて変化させることにより、メモリセルに流れる電流が温度によって変化するのを補償できる。
【００３３】
これによって、しきい値電圧が最も高いメモリセルを低減してメモリセルのしきい値電圧の分布を狭くでき、この結果、データ保持特性を向上できる。
【００３４】
上記ビット線ＢＬの抵抗値（シート抵抗値）は、図６に示すように、デザインルール（ビット線の幅）が９０ｎｍ，７０ｎｍ，５５ｎｍと狭くなるに従って急激に増大することが予想されている。例えば銅（Ｃｕ）配線では銅の浸みだしを防ぐためにＳｉＮやＳｉＣＮなどのバリア膜が設けられており、アルミ（Ａｌ）配線の場合にはＴｉやＴｉＮなどのバリア膜を設ける必要がある。これらのバリア膜に所期の機能をさせるためには所定の膜厚が必要になるため、バリア膜の薄膜化には物理的な限界があり、配線本体の幅を狭くできてもバリア膜の膜厚を薄くできない。また、高集積化するためにビット線をダマシン構造で形成すると、配線の幅の縮小に伴って溝のアスペクトが大きくなり、製造が難しくなるためビット線を薄く形成しなければならない。
【００３５】
上述したような理由からビット線の幅とシート抵抗値はリニアな関係にならず、図６に示すようにビット線幅の縮小に伴ってシート抵抗が大幅に増大することになる。
【００３６】
この結果、ビット線がアルミ配線の場合にはデザインルールが９０ｎｍ以下になるとセンスポイントからの距離よってメモリセル電流が大きく変化し、銅配線の場合にはデザインルールが７０ｎｍ以下になるとセンスポイントからの距離よってメモリセル電流が大きく変化する。
【００３７】
よって、アルミ配線の場合にはデザインルールが９０ｎｍ以下、銅配線の場合にはデザインルールが７０ｎｍ以下の不揮発性半導体記憶装置において、読み出し電圧の温度依存性をメモリセルアレイ２１中のメモリセルのセンスポイントからの距離に応じて変化させることにより、メモリセルに流れる電流が温度によって変化し、しきい値電圧の分布がばらつくのを効果的に補償できる。
【００３８】
［記憶回路の変形例１］
なお、上述した説明では、カラムアドレスに応じて書き込みベリファイリード中のワード線電圧の温度特性を変える場合を例にとって説明した。しかしながら、上記記憶回路３４に、メモリセルアレイ２１中のメモリセルの温度特性を変化させるための情報と、メモリセルアレイ２１中のプレーンやブロックアドレスを記憶し、上記切り換え回路３５でこれらの情報に基づいて、上記読み出し電圧発生回路２９から出力される読み出し電圧の温度依存性を切り換えるようにしても良い。
【００３９】
このように、メモリセルアレイ２１中のプレーンやブロックアドレスを記憶し、その周囲の環境との関係を考慮することにより、単一のチップ内において、例えば配線が密な領域と疎な領域などの周辺部のパターンの相違によって発生するメモリセルの温度特性の変化を補償できる。
【００４０】
もちろん、上記プレーンやブロックアドレスに加えてカラムアドレスも記憶し、センスポイントからの距離を配慮すれば、メモリセルに流れる電流が温度によって変化するのをより効果的に補償できる。
【００４１】
［記憶回路の変形例２］
また、上記記憶回路３４に、メモリセルアレイ２１中のメモリセルの温度特性を変化させるための情報と、上記メモリセルアレイ２１中のメモリセルを温度依存性の異なる複数のグループに分け、アクセスされたメモリセルがどのグループに属するかを識別する情報とを記憶し、上記切り換え回路３５でこれらの情報に基づいて、上記読み出し電圧発生回路２９から出力される読み出し電圧の温度依存性を切り換えるようにしても良い。
【００４２】
これによって、単一のチップ内において、温度依存性の異なる任意のグループ毎にメモリセルの温度特性の変化を補償できる。
【００４３】
［記憶回路の変形例３］
更に、上記記憶回路３４に、メモリセルアレイ２１中のメモリセルの温度特性を変化させるための情報と、ウェーハ中における当該不揮発性半導体記憶装置のチップが形成された位置の情報とを記憶し、上記切り換え回路３５でこれらの情報に基づいて、上記読み出し電圧発生回路２９から出力される読み出し電圧の温度依存性を切り換えることもできる。
【００４４】
これによって、例えばウェーハにおける中央部と周辺部などのようにウェーハ内のチップが形成される位置によって、露光装置の光学系の歪みや収差、周囲の環境差によるエッチング進行速度の相違などに起因して発生するメモリセルの温度特性の変化も補償できる。
【００４５】
［記憶回路の変形例４］
上述した第１の実施形態、変形例１乃至変形例３を選択的に組み合わせ、種々の情報に基づいてメモリセルの温度特性の変化をきめ細かく補償することもできる。
【００４６】
［読み出し電圧発生回路］
図７は、上記図１に示したＮＡＮＤセル型ＥＥＰＲＯＭにおける読み出し電圧発生回路２９について説明するための概念図である。
【００４７】
読み出し電圧発生回路２９は、温度に依存しない一定の電流を生成する電流源１，２、温度に比例する電流を生成する電流源３，４、Ｐチャネル型ＭＯＳトランジスタＰＡ１，ＰＡ２、Ｎチャネル型ＭＯＳトランジスタＮＡ１，ＮＡ２及び抵抗Ｒoutを含んで構成されている。この読み出し電圧発生回路２９は、記憶回路３４に記憶された情報に基づいて上記切り換え回路３５で生成されたイネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４で出力電圧Ｖoutの温度依存性が設定される。
【００４８】
電源Ｖccと出力端子５間には、上記電流源１とＭＯＳトランジスタＰＡ１が直列接続され、このＭＯＳトランジスタＰＡ１のゲートにはイネーブル信号ＥＮ１ｂが供給される。上記出力端子５と接地点ＧＮＤ間には、上記ＭＯＳトランジスタＮＡ１と電流源２とが直列接続され、このＭＯＳトランジスタＮＡ１のゲートにはイネーブル信号ＥＮ２が供給される。また、上記電源Ｖccと出力端子５間には、上記電流源３とＭＯＳトランジスタＰＡ２が直列接続され、このＭＯＳトランジスタＰＡ２のゲートにはイネーブル信号ＥＮ３ｂが供給される。上記出力端子５と接地点ＧＮＤ間には、上記ＭＯＳトランジスタＮＡ２と電流源４とが直列接続され、このＭＯＳトランジスタＮＡ２のゲートにはイネーブル信号ＥＮ４が供給される。そして、上記出力端子５と接地点ＧＮＤ間に、電流／電圧変換器として働く抵抗Ｒoutが接続されている。ここでは電流／電圧変換器として抵抗を用いているが、例えばＭＯＳトランジスタを用いても良い。
【００４９】
なお、上記電流源１に流れる温度に依存しない電流をＩ１、上記電流源２に流れる温度に依存しない電流をＩ２、上記電流源３に流れる温度に比例する電流をＩ３、上記電流源４に流れる温度に比例する電流をＩ４とし、上記抵抗Ｒoutに流れる電流をＩoutと定義する。
【００５０】
次に、上記のような構成の読み出し電圧発生回路２９の動作を説明する。
【００５１】
（１）正の温度特性を与える場合
イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４をロウ（“Ｌ”）レベルにする。これによって、ＭＯＳトランジスタＰＡ１，ＰＡ２がオン状態となり、ＭＯＳトランジスタＮＡ１，ＮＡ２がオフ状態となるので、抵抗Ｒoutを流れる電流Ｉoutは次式のようになる。
【００５２】
Ｉout＝Ｉ１＋Ｉ３
その結果、出力電圧Ｖoutは
Ｖout＝Ｒout×Ｉout＝Ｒout×（Ｉ１＋Ｉ３）
となる。つまり、出力電圧は電圧値Ｒout×Ｉ１に対して温度に比例する電圧となる。
【００５３】
あるいはイネーブル信号ＥＮ３ｂ，ＥＮ４を“Ｌ”レベル、イネーブル信号ＥＮ１ｂ，ＥＮ２をハイ（“Ｈ”）レベルにしても良い。この場合、抵抗Ｒoutを流れる電流Ｉoutは次式のようになる。
【００５４】
Ｉout＝Ｉ３−Ｉ２
その結果、出力電圧Ｖoutは
Ｖout＝Ｒout×Ｉout＝Ｒout×（Ｉ３−Ｉ２）
となる。この場合も出力電圧は所望の電圧値に対して温度に比例して増加する電圧となる。
【００５５】
（２）負の温度特性を与える場合
イネーブル信号ＥＮ１ｂ，ＥＮ２を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ，ＥＮ４を“Ｈ”レベルにする。これによって、ＭＯＳトランジスタＰＡ１，ＮＡ２がオン状態となり、ＭＯＳトランジスタＮＡ１，ＰＡ２がオフ状態となるので、抵抗Ｒoutを流れる電流Ｉoutは次式のようになる。
【００５６】
Ｉout＝Ｉ１−Ｉ４
その結果、出力電圧Ｖoutは
Ｖout＝Ｒout×Ｉout＝Ｒout×（Ｉ１−Ｉ４）
となる。つまり、出力電圧は電圧値Ｒout×Ｉ１に対して温度に比例して減少する電圧となる。
【００５７】
（３）温度依存性を無くす場合
イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ４を“Ｌ”レベル、イネーブル信号ＥＮ３ｂを“Ｈ”レベルにする。これによって、ＭＯＳトランジスタＰＡ１がオン状態となり、ＭＯＳトランジスタＮＡ１，ＮＡ２，ＰＡ２がオフ状態となるので、抵抗Ｒoutを流れる電流Ｉoutは次式のようになる。
【００５８】
Ｉout＝Ｉ１
その結果、出力電圧Ｖoutは
Ｖout＝Ｒout×Ｉout＝Ｒout×Ｉ１
となる。つまり、出力電圧は温度に依存しなくなる。
【００５９】
このような正の温度特性を与える電圧、負の温度特性を与える電圧、温度依存性が無い電圧をアクセスされたメモリセルのセンスポイントからの距離、アクセスされたメモリセルが温度依存性の異なる複数のグループのうちどのグループに属するか、ウェーハ中における当該不揮発性半導体記憶装置のチップが形成された位置などに応じて、メモリセルの温度依存性を変化させる（例えば補償する）ように選択的に与える。
【００６０】
［読み出し電圧発生回路の具体例］
次に、上述した読み出し電圧発生回路２９の具体的な回路例を示してより詳しく説明する。図８（ａ）は、温度に比例した電流発生回路である。この回路は、オペアンプＯＰ１、Ｐチャネル型ＭＯＳトランジスタＴＰ１〜ＴＰ３、Ｎチャネル型ＭＯＳトランジスタＴＮ１、抵抗Ｒ２及びダイオードＤ３，Ｄ４等を含んで構成されている。オペアンプＯＰ１の反転入力端（−）には電位Ｖａが印加され、非反転入力端（＋）には電位Ｖｂが印加される。上記オペアンプＯＰ１の出力端には、ＭＯＳトランジスタＴＰ１〜ＴＰ３のゲートが接続されている。上記ＭＯＳトランジスタＴＰ１，ＴＰ２のソースは電源Ｖccに接続され、ＭＯＳトランジスタＴＰ１のドレインにはダイオードＤ３のアノードが、ＭＯＳトランジスタＴＰ２のソースには抵抗Ｒ２の一端が接続されている。上記ダイオードＤ３のカソードは接地点ＧＮＤに接続され、アノード側の電位Ｖａが上記オペアンプＯＰ１の反転入力端（−）に供給される。また、上記抵抗Ｒ２の他端にはＮ個のダイオードＤ４のアノードが接続され、これらダイオードＤ４のカソードは接地点ＧＮＤに接続されている。上記抵抗Ｒ２の一端側の電位Ｖｂは、上記オペアンプＯＰ１の非反転入力端（＋）に供給される。
【００６１】
上記ＭＯＳトランジスタＴＰ３のソースは電源Ｖccに接続され、ドレインはＭＯＳトランジスタＴＮ１のドレインとゲートに接続される。上記ＭＯＳトランジスタＴＮ１のソースは、接地点ＧＮＤに接続されている。そして、上記オペアンプＯＰ１の出力端の電位がＶ１、上記ＭＯＳトランジスタＴＰ３，ＴＮ１のドレイン共通接続点の電位がＶ２として出力される。
【００６２】
上記のような構成において、電位ＶａとＶｂが同電位になるように電位Ｖ１がオペアンプＯＰ１により制御される。この時、抵抗Ｒ２に流れる電流Ｉ１０は
Ｉ１０＝（ＶＴ／Ｒ２）×ｌｎＮ…（１）
である。ここで、ＶＴ＝ｋＴ／ｑ（ｋはボルツマン定数、ｑは電子の電荷量、Ｔは絶対温度）である。（１）式から明らかなように電流Ｉ１０は絶対温度Ｔに比例する。また、この電流Ｉ１０は電源電圧ＶccやＭＯＳトランジスタのしきい値電圧等に依存しない安定した電流である。
【００６３】
一方、図８（ｂ）は温度に依存しない定電流発生回路である。この回路は、オペアンプＯＰ２、Ｐチャネル型ＭＯＳトランジスタＴＰ４，ＴＰ５、Ｎチャネル型ＭＯＳトランジスタＴＮ２及び抵抗Ｒ３等を含んで構成されている。オペアンプＯＰ２の反転入力端（−）には基準電位Ｖrefが印加され、出力端にはＭＯＳトランジスタＴＰ４，ＴＰ５のゲートが接続されている。上記ＭＯＳトランジスタＴＰ４のソースは電源Ｖccに接続され、ドレインにはオペアンプＯＰ２の非反転入力端（＋）及び抵抗Ｒ３の一端が接続される。この抵抗Ｒ３の他端には、接地点ＧＮＤが接続されている。
【００６４】
また、上記ＭＯＳトランジスタＴＰ５のソースは電源Ｖccに接続され、ドレインはＭＯＳトランジスタＴＮ２のドレインとゲートに接続される。上記ＭＯＳトランジスタＴＮ２のソースは、接地点ＧＮＤに接続されている。そして、上記オペアンプＯＰ２の出力端の電位がＶ３、上記ＭＯＳトランジスタＴＰ５，ＴＮ２のドレイン共通接続点の電位がＶ４として出力される。
【００６５】
上記基準電位Ｖrefは、温度、電源電圧Ｖcc、ＭＯＳトランジスタのしきい値電圧等に依存しない電圧であり、例えば図９に示すようなバンドギャップリファレンス（Band Gap Reference）回路から生成される。この回路は、Banba et al., VLSI Symposium 98 Digest of Technical Papers P.228-229に記載されているもので、詳細についてはこの文献を参照されたい。図８（ｂ）に示す回路における抵抗Ｒ３に流れる電流Ｉ２０は
Ｉ２０＝Ｖref／Ｒ３
である。Ｖrefが温度に依存しないので、Ｉ２０は温度、電源電圧、トランジスタのしきい値電圧等に依存しない定電流になる。
【００６６】
図１０は、温度に比例する電流と温度に依存しない電流の和・差を演算する回路である。電流源１中のＰチャネル型ＭＯＳトランジスタＷｐ１１〜Ｗｐ１６のゲート電位は、温度に依存しない定電流源（図８（ｂ））から発生する電位Ｖ３である。その結果、電流源１は温度に依存しない電流Ｉ１を供給する。電流Ｉ１の大きさは、電流源１内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ１ｂ１のみを“Ｌ”レベル、他のイネーブル信号ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ６を“Ｈ”レベルにすると、
Ｉ１＝（Ｗｐ１１／Ｗｐ２）×Ｉ２０
＝（Ｗｐ１１／Ｗｐ２）×（Ｖref／Ｒ３）
となる。また、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３を“Ｌ”レベル、他のイネーブル信号ＥＮ１ｂ４，ＥＮ１ｂ５，ＥＮ１ｂ６を“Ｈ”レベルにすると、
Ｉ１＝［（Ｗｐ１１＋Ｗｐ１２＋Ｗｐ１３）／Ｗｐ２］×Ｉ２０
＝［（Ｗｐ１１＋Ｗｐ１２＋Ｗｐ１３）／Ｗｐ２］×（Ｖref／Ｒ３）
となる。このように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、温度に依存しない任意の値の電流を供給することができる。
【００６７】
同様に、電流源２のＮチャネル型ＭＯＳトランジスタＷｎ２１〜Ｗｎ２６のゲートには上記図８（ｂ）に示した回路から発生された電位Ｖ４が入力され、温度に依存しない電流Ｉ２を接地点ＧＮＤに放電する。電流Ｉ２の大きさは電流源２内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ２１のみを“Ｈ”レベル、他のイネーブル信号ＥＮ２２，ＥＮ２３，…，ＥＮ２６を“Ｌ”レベルにすると、
Ｉ２＝（Ｗｎ２１／Ｗｎ２）×Ｉ２０
＝（Ｗｎ２１／Ｗｎ２）×（Ｖref／Ｒ３）
となる。また、イネーブル信号ＥＮ２２，ＥＮ２３を“Ｈ”レベル、他のイネーブル信号ＥＮ２１，ＥＮ２４，ＥＮ２５，ＥＮ２６を“Ｌ”レベルにすると、
Ｉ２＝［（Ｗｎ２２＋Ｗｎ２３）／Ｗｎ２］×Ｉ２０
＝［（Ｗｎ２２＋Ｗｎ２３）／Ｗｎ２］×（Ｖref／Ｒ３）
となる。このように、イネーブル信号ＥＮ２１，ＥＮ２２，…，ＥＮ２５、イネーブル信号ＥＮ２６の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、温度に依存しない任意の値の電流を供給することができる。
【００６８】
一方、電流源３のＰチャネル型ＭＯＳトランジスタＷｐ３１〜Ｗｐ３５のゲート電位は温度に比例する電流発生回路（図８（ａ））から発生された電位Ｖ１であるので、電流源３は温度に比例する電流Ｉ３を供給する。電流Ｉ３の大きさは電流源３内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ３ｂ１のみを“Ｌ”レベル、他のイネーブル信号ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすると、
Ｉ３＝（Ｗｐ３１／Ｗｐ１）×Ｉ１０
＝（Ｗｐ３１／Ｗｐ１）×（ＶＴ／Ｒ２）×ｌｎＮ
となる。また、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２を“Ｌ”レベル、他のイネーブル信号ＥＮ３ｂ３，ＥＮ３ｂ４，ＥＮ３ｂ５を“Ｈ”レベルにすると、
Ｉ３＝［（ＷＰ３１＋Ｗｐ３２）／Ｗｐ１］×Ｉ１０
＝［（ＷＰ３１＋Ｗｐ３２）／Ｗｐ１］×（ＶＴ／Ｒ２）×ｌｎＮ
となる。このようにイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、温度に比例する任意の値の電流を供給することができる。
【００６９】
同様に、電流源４のＮチャネル型ＭＯＳトランジスタＷｎ４１〜Ｗｎ４５のゲートには図８（ａ）に示した回路から発生された電位Ｖ２が入力され、温度に比例する電流Ｉ４を放電する。電流Ｉ４の大きさは電流源４内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ４１のみを“Ｈ”レベル、他のイネーブル信号ＥＮ４２，ＥＮ４３，…，ＥＮ４５を“Ｌ”レベルにすると、
Ｉ４＝（Ｗｎ４１／Ｗｎ１）×Ｉ１０
＝（Ｗｎ４１／Ｗｎ１）×（ＶＴ／Ｒ２）×ｌｎＮ
となる。また、イネーブル信号ＥＮ４１，ＥＮ４２を“Ｈ”レベル、他のイネーブル信号ＥＮ４３，ＥＮ４４，ＥＮ４５を“Ｌ”レベルにすると、
Ｉ４＝［（Ｗｎ４１＋Ｗｎ４２）／Ｗｎ１］×Ｉ１０
＝［（Ｗｎ４１＋Ｗｎ４２）／Ｗｎ１］×（ＶＴ／Ｒ２）×ｌｎＮ
となる。このようにイネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、温度に比例する任意の値の電流を供給することができる。
【００７０】
次に、図８（ａ），（ｂ）、図９及び図１０に示した回路の動作を説明する。
【００７１】
（１）正の温度特性を与える場合
図１０に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６、及びイネーブル信号ＥＮ４１，ＥＮ４２，ＥＮ４３，…，ＥＮ４５をそれぞれ“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，４内の全てのＭＯＳトランジスタをオフにする。また、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ６、及びイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５をそれぞれ“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源１，３内の全てのＭＯＳトランジスタをオンすることにより、抵抗Ｒoutputを流れる電流Ｉoutputは次式のようになる。
【００７２】
Ｉoutput＝Ｉ１＋Ｉ３
その結果、出力電圧Ｖoutputは
Ｖoutput＝Ｒoutput×Ｉoutput＝（Ｉ１＋Ｉ３）×Ｒoutput
となる。つまり、出力電圧Ｖoutputは電圧値Ｒoutput×Ｉ１に対して温度に比例する電圧となる。Ｖoutは抵抗素子の比（例えばＲout／Ｒ２）の関数である。従って、プロセスばらつきや温度変動により抵抗素子の抵抗値が変わっても出力電圧Ｖoutputは変動しない。
【００７３】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、電流Ｉ１の値を様々に変えることができ、また、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、電流Ｉ３の値を様々に変えることができる。その結果、様々な正の温度特性、様々な大きさを持つ電圧Ｖoutputを生成することができる。
【００７４】
あるいは、図１０でイネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ６を“Ｈ”レベル、イネーブル信号ＥＮ４１，４２，４３，…，４５を“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源１，４内の全てのＭＯＳトランジスタをオフにしても良い。電流源２，３内のＭＯＳトランジスタをオンすることにより、抵抗Ｒoutputを流れる電流Ｉoutputは次式のようになる。
【００７５】
Ｉoutput＝Ｉ３−Ｉ２
その結果、出力電圧Ｖoutputは
Ｖoutput＝Ｒoutput×Ｉoutput＝Ｒoutput×（Ｉ３−Ｉ２）
となる。この場合もＩ２，Ｉ３の値は電流源２，３内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより様々な値を取ることができるので、様々な値の様々な正の温度特性を持つ電圧Ｖoutputを生成することができる。
【００７６】
（２）負の温度特性を与える場合
図１０に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，３内の全てのＭＯＳトランジスタをオフにする。電流源１，４内のＭＯＳトランジスタをオンすることにより、抵抗Ｒoutputを流れる電流Ｉoutputは次式のようになる。
【００７７】
Ｉoutput＝Ｉ１−Ｉ４
その結果、出力電圧Ｖoutputは
Ｖoutput＝Ｒoutput×Ｉoutput＝Ｒoutput×（Ｉ１−Ｉ４）
となる。つまり、出力電圧Ｖoutputは電圧値Ｒoutput×Ｉ１に対して温度に比例して減少する電圧となる。
【００７８】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、電流Ｉ１の値を様々に変えることができ、また、イネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、電流Ｉ４の値を様々に変えることができる。その結果、様々な値の様々な負の温度特性を持つ電圧Ｖoutputを生成することができる。
【００７９】
（３）温度特性を無くす場合
図１０に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６、イネーブル信号ＥＮ４１，ＥＮ４２，ＥＮ４３，…，ＥＮ４５を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，３，４内の全てのＭＯＳトランジスタをオフにする。電流源１内のＭＯＳトランジスタをオンすることにより、抵抗Ｒoutputを流れる電流Ｉoutputは次式のようになる。
【００８０】
Ｉoutput＝Ｉ１
その結果、出力電圧Ｖoutputは
Ｖoutput＝Ｒoutput×Ｉoutput＝Ｒoutput×Ｉ１
となる。つまり、出力電圧Ｖoutputは温度に依存しなくなる。
【００８１】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り換えることにより、電流Ｉ１の値を様々に変えることができる。その結果、様々な値の温度に依存しない電圧Ｖoutputを生成することができる。
【００８２】
上記図８（ａ），（ｂ）に示した定電流発生回路で発生される電流は、電源電圧ＶccやＭＯＳトランジスタのしきい値電圧に依存しないので、図１０に示した回路によって生成される出力電圧Ｖoutputは、電源電圧ＶccやＭＯＳトランジスタのしきい値電圧に依存しない安定した電圧となる。
【００８３】
図１１（ａ），（ｂ）はそれぞれ、上記図８（ａ），（ｂ）に示した電流発生回路の他の構成例について説明するための回路図である。
【００８４】
ＡＣＴＩＶＥはオペアンプ活性化信号であり、動作中Ｖｄｄ（電源電圧またはチップ内電源電圧）レベルになる。Ｖrefはバンドギャップリファレンス回路により生成された温度に依存しない一定電圧（１Ｖ）である。この図１１（ａ）の回路は温度に依存しない一定電流Ｉconを生成し、図１１（ｂ）の回路は温度に比例して減少する電流Ｉvarを生成する。図１１（ａ），（ｂ）において、電位ＶＡは基準電位Ｖrefとなるように制御されるので、
Ｉcon＝Ｖref／ＲＡ
となり、電流Ｉconは温度に依存しない一定電流となる。また、ダイオードＤ５に流れる電流は一定である。この場合、電位ＶＣは温度に比例して減少する。つまり、
ＶＣ＝Ｂ１−Ｂ２×Ｔ
となる。但し、Ｂ１，Ｂ２は定数である。電位ＶＤは電位ＶＣと一定になるように制御されるので、
Ｉvar＝ＶＤ／ＲＤ＝ＶＣ／ＲＤ＝Ｃ１−Ｃ２×Ｔ
となる。但し、Ｃ１，Ｃ２は定数である。従って、ＩconとＩvarの加算・減算を行うことにより、温度に比例して減少・増加し、任意の絶対値を持つ電流を生成することができる。
【００８５】
なお、上記図１１（ａ），（ｂ）に示した回路において、Ｐチャネル型ＭＯＳトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤのチャネル幅／チャネル長比をそれぞれ８／１、Ｎチャネル型ＭＯＳトランジスタＱＥのチャネル幅／チャネル長比を１０／１、抵抗ＲＡの抵抗値を４０ＫΩ、抵抗ＲＣの抵抗値を１０ＫΩ、及び抵抗ＲＤの抵抗値を４０ＫΩとしたとき、電流Ｉconは２５μＡ程度となる。
【００８６】
また、図１１（ａ）で抵抗ＲＣを除いても良い。抵抗ＲＣは、Ｐチャネル型ＭＯＳトランジスタＱＣが飽和領域で動作するようにＶＣの電圧を高めるために挿入されている。
【００８７】
図１２（ａ），（ｂ）乃至図１４（ａ），（ｂ）はそれぞれ、上記図１１（ａ），（ｂ）に示した回路で生成した電流Ｉconと電流Ｉvarの加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するための回路図である。図１２（ａ），（ｂ）乃至図１４（ａ），（ｂ）において、Ｖcg10は図１６の“１０”状態を読み出す際のワード線電圧、Ｖcg00は“００”状態を読み出す際のワード線電圧、Ｖcg01は“０１”状態を読み出す際のワード線電圧である。図１６は、１つのメモリセルに２ビット（４値）のデータを記憶する場合のしきい値電圧の分布で、“１１”が消去状態、“１０”、“００”、“０１”が書き込み状態である。
【００８８】
図１２（ａ），（ｂ）に示す如く、Ｐチャネル型ＭＯＳトランジスタＴＨ，ＴＥのチャネル幅／チャネル長比をそれぞれ１６／２、ロード抵抗ＲＬの抵抗値を９１ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉe3は、Ｉvarに比例する電流Ｉe1とＩconに比例する電流Ｉe2の和（Ｉe3＝Ｉe1＋Ｉe2）になる。なお、ワード線電圧Ｖcg01を出力するＤＣ−ＤＣコンバータ（図１２（ｂ））内の抵抗ＲＭの抵抗値は３．３ＫΩ、抵抗ＲＮの抵抗値は６．７ＫΩとしている。
【００８９】
図１３（ａ），（ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタＴＨのチャネル幅／チャネル長比を２４／２、Ｐチャネル型ＭＯＳトランジスタＴＥのチャネル幅／チャネル長比を１６／２、ロード抵抗ＲＬの抵抗値を７３ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉf3は、Ｉvarに比例する電流Ｉf1とＩconに比例する電流Ｉf2の和（Ｉf3＝Ｉf1＋Ｉf2）になる。ここで、ワード線電圧Ｖcg00はＶcg00refになる。
【００９０】
また、図１４（ａ），（ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタＴＨのチャネル幅／チャネル長比を８０／２、Ｎチャネル型ＭＯＳトランジスタＴＢのチャネル幅／チャネル長比を３０／６、ロード抵抗ＲＬの抵抗値を７７．５ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉg3は、Ｉvarに比例する電流Ｉg1とＩconに比例する電流Ｉg2の差（Ｉg3＝Ｉg1−Ｉg2）になる。ここで、ワード線電圧Ｖcg10を出力するＤＣ−ＤＣコンバータ（図１４（ｂ））の抵抗ＲＭの抵抗値は７．０５ＫΩ、抵抗ＲＮの抵抗値は２．９５ＫΩである。
【００９１】
上記図１２（ａ），（ｂ）乃至図１４（ａ），（ｂ）に示した回路では、電流加算・減算回路の出力電圧Ｖcg01ref，Ｖcg00ref，Ｖcg10refに対して、ＤＣ−ＤＣ変換を行って電位Ｖcg01，Ｖcg00，Ｖcg10を生成する。これらの電位Ｖcg01，Ｖcg00，Ｖcg10がメモリセルのワード線に印加される。
【００９２】
上記各電位Ｖcg01ref，Ｖcg00ref，Ｖcg10ref，Ｖcg01，Ｖcg00，Ｖcg10の出力電圧・温度特性をそれぞれまとめて図１５に示す。この図１５から明らかなように、電位Ｖcg01，Ｖcg00，Ｖcg10の全てが同じ温度依存性を示す。メモリセルのしきい値電圧の温度依存性は、“１０”、“００”、“０１”で同一であるので、この電圧発生回路により、“１０”、“００”、“０１”全ての状態のメモリセルのしきい値電圧の温度依存性を補償することができる。また、ここでは、電位Ｖcg01ref，Ｖcg00ref，Ｖcg10refの値が図１５から明らかなように、０．７Ｖから１．０１Ｖの狭い範囲内にある。つまり、図１２（ａ）乃至図１４（ａ）に示した回路において、ゲートに電位ＶＨ，ＶＥ，ＶＢが入力されるＭＯＳトランジスタＴＨ，ＴＥ，ＴＢは常に飽和領域になるので、安定な動作を得ることができる。
【００９３】
図１７は、上記図８（ａ）に示した温度に比例する電流発生回路の別の構成例である。また、図１８（ａ），（ｂ）はそれぞれ、図８（ａ），（ｂ）、図９、図１７などに示した回路におけるオペアンプＯＰに好適な回路構成を示している。
【００９４】
図１７に示す回路は、上記図８（ａ）に示した回路におけるダイオードＤ３のアノードと接地点ＧＮＤ間に抵抗Ｒａ２，Ｒａ１を直列接続し、これら抵抗Ｒａ２とＲａ１との接続点の電位Ｖａ’をオペアンプＯＰ１の反転入力端（−）に供給すると共に、ＭＯＳトランジスタＴＰ２のドレインと接地点ＧＮＤ間に抵抗Ｒｂ２，Ｒｂ１を直列接続し、これら抵抗Ｒｂ２とＲｂ１との接続点の電位Ｖｂ’をオペアンプＯＰ１の非反転入力端（＋）に供給するようにしたものである。すなわち、オペアンプＯＰ１の入力電位を、抵抗分割により下げたものである。
【００９５】
上記オペアンプＯＰ１は、図１８（ａ），（ｂ）に示す如く、Ｐチャネル型ＭＯＳトランジスタＴＯ１，ＴＯ２とＮチャネル型ＭＯＳトランジスタＴＯ３〜ＴＯ５で構成されており、差動増幅器として働く。入力電位Ｖａ’，Ｖｂ’はＭＯＳトランジスタＴＯ３，ＴＯ４のゲートに供給され、ＭＯＳトランジスタＴＯ２，ＴＯ４のドレイン共通接続点から差動増幅信号（電位Ｖ１）が出力される。
【００９６】
図１７において、付加した各抵抗の抵抗値の比をＲａ２／Ｒａ１＝Ｒｂ２／Ｒｂ１とすると、ＶＡ’＝ＶＢ’の時にＶＡ＝ＶＢとなる。この場合、オペアンプＯＰ１の入力電位を下げることができるので、オペアンプＯＰ１が例えば図１８（ａ），（ｂ）に示すような回路構成の場合には、感度を向上することができる。
【００９７】
図１９は、上記で説明した電圧発生回路の変形例について説明するためのもので、図１０に示した回路の出力電圧Ｖoutputを増幅して出力するためのアンプ回路を示している。図７、図１１（ａ），（ｂ）乃至図１４（ａ），（ｂ）で示した回路構成の場合は、Ｖcg01，Ｖcg00，Ｖcg10が図１９及び図２０のＶoutputに入力する。この回路は、オペアンプＯＰ３とＰチャネル型ＭＯＳトランジスタＴＲで構成されている。上記オペアンプＯＰ３の反転入力端（−）には出力電圧Ｖoutputが供給され、出力端にはＭＯＳトランジスタＴＲのゲートが接続されている。ＭＯＳトランジスタＴＲのソースは電源Ｖccに接続され、ドレインはオペアンプＯＰ３の非反転入力端（＋）に接続されている。そして、ＭＯＳトランジスタＴＲのドレインからＶoutputと同じ出力電圧Ｖout１を出力するようになっている。
【００９８】
このようにアンプ回路を設けることにより、電流供給能力を高くできる。
【００９９】
また、電源電圧Ｖccよりも高い出力電圧Ｖoutputが必要な場合には、図２０に示すようにオペアンプＯＰ３の出力を昇圧すれば良い。すなわち、オペアンプＯＰ３の出力信号ＶＸＸＦＬＡＧを昇圧制御回路２０２に供給し、この昇圧制御回路２０２の出力を昇圧回路２０１に供給して制御する。この昇圧回路２０１の出力端子と接地点ＧＮＤ間に抵抗Ｒｓ１とＲｓ２を直列接続し、これらの抵抗の接続点をオペアンプＯＰ３の非反転入力端（＋）に接続している。そして、上記昇圧回路２０１の出力端子から電源電圧Ｖccよりも高い出力電圧Ｖoutputを得るようになっている。
【０１００】
上記昇圧回路２０１は、例えば図２１に示すように、電源電圧Ｖccが印加される電源端子と出力端子間に直列接続されたＮチャネル型ＭＯＳトランジスタＱ７１〜Ｑ７５と、上記ＭＯＳトランジスタの各接続点に各々の一方の電極が接続されたポンピング用のキャパシタＣ１１〜Ｃ１４で構成されている。奇数番目のキャパシタＣ１１，Ｃ１３の他方の電極にはクロック信号φが与えられ、偶数番目のキャパシタＣ１２，Ｃ１４の他方の電極には上記クロック信号φと相補のクロック信号φｂが与えられる。これにより、各キャパシタの電荷蓄積と一方向への電荷転送が繰り返されて、電源電圧Ｖccよりも高い昇圧された出力電圧Ｖoutsが得られる。
【０１０１】
また、上記昇圧制御回路２０２は、上記相補のクロック信号φ，φｂを発生するもので、例えば図２２に示すように、ナンドゲートＧ１、インバータＩＮＶ１０〜ＩＮＶ１４及びキャパシタＣ１〜Ｃ５によるリングオシレータで構成されている。ナンドゲートＧ１の第１の入力端子には、発振イネーブル信号ＯＳＣＥが入力され、この発振イネーブル信号ＯＳＣＥが“Ｈ”レベルの時に発振するようになっている。上記ナンドゲートＧ１の第２の入力端子には、図２０に示したオペアンプＯＰ３の出力信号ＶＸＸＦＬＡＧがインバータＩＮＶ１０を介して供給される。この信号ＶＸＸＦＬＡＧは、通常は“Ｌ”レベルであり、昇圧動作をオン／オフするための制御信号として用いられる。上記ナンドゲートＧ１の第３の入力端子には、インバータＩＮＶ１４の出力信号が帰還される。
【０１０２】
上記図２０に示した回路は、出力電圧Ｖoutsが、
Ｖouts＝［（Ｒｓ１＋Ｒｓ２）／Ｒｓ２］×Ｖoutput
に達するまでは信号ＶＸＸＦＬＡＧが“Ｌ”レベルであり、昇圧回路２０１は昇圧動作を続ける。そして、昇圧回路が上記電圧に達すると信号ＶＸＸＦＬＡＧが“Ｈ”レベルになり、昇圧動作が停止する。
【０１０３】
このようにして、出力電圧Ｖoutsは、上式で示した電圧となる。前述したように、出力電圧Ｖoutputは様々な温度依存性を示すように設定できるので、この電圧を昇圧して生成した出力電圧Ｖoutsも同様に様々な温度依存性を示すようにできる。
【０１０４】
なお、上記電圧発生回路は様々に変形が可能である。例えば、図２３に示すように、図１０に示した回路における電流源４を設けず、電流源１，２，３を設ければ先に説明したように、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。また、上記（１）で説明したように、電流源１と電流源３のみ、あるいは電流源３と電流源２のみを備えても、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。
【０１０５】
また、図２４に示すように電流源１，４を設ければ上記で説明したように、様々な電圧値を持ち、様々な負の温度特性を示す電圧発生回路になる。
【０１０６】
更に、図２５に示すように電流源１のみを設ければ上記で説明したように、様々な電圧値を持ち、温度に依存しない電圧発生回路になる。
【０１０７】
なお、上記のように図１０に示した回路において、出力電圧Ｖoutputの絶対値は各電流源内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎に抵抗素子のばらつきで出力電圧Ｖoutputが変動する場合には、例えば記憶回路３４に記憶した情報や外部から入力される信号あるいはコマンドに基づいてイネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６及びイネーブル信号ＥＮ２１，ＥＮ２２，…，ＥＮ２５，ＥＮ２６等の“Ｈ”レベル／“Ｌ”レベルを切り換え、出力電圧Ｖoutputの値を調整しても良い。
【０１０８】
また、出力電圧Ｖoutputの温度依存性も各電流源内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎にメモリセルのリード時の電流（セル電流）が変わるために、出力電圧Ｖoutputの温度特性をチップ毎に調整する必要がある場合には、例えば記憶回路３４中に記憶した情報や外部から入力される信号あるいはコマンドに基づいてイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５及びイネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り換え、出力電圧Ｖoutputの温度依存性を調整しても良い。
【０１０９】
更に、図１９及び図２０に示したような構成を図２３乃至図２５に示したような回路の出力端に設けても良いのは勿論である。
【０１１０】
このような構成によれば、電圧発生回路は、イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４に応じて、３つの特性、すなわち正の温度特性、負の温度特性及び温度依存性がない特性を切り換えることができ、これらの特性を必要に応じて選択的に用いることができる。
【０１１１】
上記正の温度特性、負の温度特性及び温度依存性がない特性の組み合わせは、基本的にはメモリセルの温度依存性を補償するように決定し、記憶回路３４にその情報を記憶しておく。
【０１１２】
なお、正の温度特性、負の温度特性及び温度依存性がない特性は上述した説明に限らず種々の構成が適用可能である。例えば図７に示した回路における電流源１，２，３，４の出力電流Ｉ１，Ｉ２，Ｉ３，Ｉ４を変化させれば良い。よって、図８（ａ），（ｂ）に示した回路におけるＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のディメンジョン（チャネル長／チャネル幅比、特にチャネル幅）を可変にするだけでなく、例えば抵抗Ｒ２，Ｒ３を可変抵抗で構成しても良い。もちろん、ＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にし、且つ抵抗Ｒ２，Ｒ３を可変抵抗で構成することもできる。
【０１１３】
上記可変抵抗は、例えば図２６に示すように、抵抗値の異なる抵抗Ｒ４，Ｒ５，Ｒ６，…とスイッチとして働くＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，…で構成できる。図２６では抵抗Ｒ４，Ｒ５，Ｒ６，…の抵抗値が１Ω，２Ω，３Ω，…に設定されており、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，…を制御信号ＣＳ１，ＣＳ２，ＣＳ３，…でオン／オフ制御することにより、各抵抗Ｒ４，Ｒ５，Ｒ６，…を選択的に並列接続して抵抗値を変化させるようにしている。
【０１１４】
また、上記図９に示したようなバンドギャップリファレンス回路で用いられている抵抗Ｒ１〜Ｒ４の抵抗値を変えて、温度依存性をなくするためのバランスを崩すことにより温度特性を変えることもできる。
【０１１５】
［第２の実施形態］
図２７は、メモリセルトランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性である。センス動作を行うドレイン電流Ｉｄの値により、温度特性は異なる。リード時にどのようなドレイン電流Ｉｄでセンスするかは読み出し時間とアレイノイズから決まる。
【０１１６】
具体的には下記（１）〜（３）に示すように温度特性を制御する。
【０１１７】
（１）Ｖｇに正の温度特性を与える場合
メモリセルからデータを読み出すのに必要なドレイン電流Ｉｄは、ビット線容量をＣＢ、ビット線をセル電流で放電する時間をＴＢＬ、読み出すのに必要なビット線の振幅をΔＶとすると、
Ｉｄ＝ＣＢＬ×ΔＶ／ＴＢＬ
と表される。従って、読み出し時間を短縮する場合（ＴＢＬが小さい場合）には、センスするドレイン電流Ｉｄが大きくなる。図２７で領域Ａ１がセンスするドレイン電流Ｉｄが大きい場合である。領域Ａ１では同じゲート電圧Ｖｇでは低温の方が高温よりも電流値が大きい。本例では温度によらず一定のドレイン電流Ｉｄ１になるように、選択メモリセルの制御ゲート電圧をリード・ベリファイリードで低温時（Ｖｇｂ）よりも高温時（Ｖｇａ）が高くなるように制御する。
【０１１８】
（２）Ｖｇに負の温度特性を与える場合
読み出し時間を長く設定すると、ＴＢＬが大きいので読み出すのに必要なドレイン電流Ｉｄは小さくなり、図２７の領域Ａ３になる。読み出し時間を長くすることによりメモリセルアレイ２１内のアレイノイズが小さくなり、しきい値電圧の分布の幅を狭めることができる。領域Ａ３では同じゲート電圧Ｖｇでは高温の方が低温よりも電流値が大きい。本例では温度によらず一定の電流Ｉｄ３になるように、選択メモリセルの制御ゲート電圧Ｖｇをリード・ベリファイリードで低温時（Ｖｇｄ）よりも高温時（Ｖｇｅ）が低くなるように制御する。
【０１１９】
（３）Ｖｇの温度依存性を無くす場合
図２７の領域Ａ２、つまりセンスする電流がＩｄ２の場合には、制御ゲート電圧Ｖｇｃに対して電流値は温度によらない。この場合には、選択メモリセルの制御ゲート電圧をリード・ベリファイリードで温度によらず一定にする。
【０１２０】
上述したように、温度特性を正・負両方共に様々に調整できる電圧発生回路を用い、この電圧発生回路によってリード・ベリファイリード時の制御ゲート電圧を生成することにより、様々な読み出し時間に対して常にメモリセル電流の温度による変化を無くすことができる。また、読み出し電流の温度依存性を無くすことにより、しきい値電圧の分布幅を狭めることができる。
【０１２１】
［第３の実施形態］
本発明の一態様に係る不揮発性半導体記憶装置は、図２８に示すようなしきい値電圧の分布を有する多値メモリにおいてより有効である。図２８は４値のメモリセルを例にとって示すしきい値電圧の分布である。多値メモリでも動作は２値メモリとほぼ同様である。例えば読み出しでは“１１”であるか、あるいは“１０”、“０１”、“００”であるかを読み出す場合には選択した制御ゲートに電圧Ｖｒｄ１（例えば０．０５Ｖあるいは０Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。“１１”、“１０”であるか、あるいは“０１”、“００”であるかを読み出す場合には、選択した制御ゲートに電圧Ｖｒｄ２（例えば０．７Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。“１１”、“１０”、“０１”であるか、あるいは“００”であるかを読み出す場合には、選択した制御ゲートに電圧Ｖｒｄ３（例えば１．４５Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。
【０１２２】
また、“１０”ベリファイリードでは、選択した制御ゲートをＶvfy１（例えば０．１５Ｖ）にする。“０１”ベリファイリードでは選択した制御ゲートをＶvfy２（例えば０．９Ｖ）にする。“００”ベリファイリードでは選択した制御ゲートをＶvfy３（例えば１．７５Ｖに）にする。
【０１２３】
本例では図７中で温度に依存する電流Ｉ３あるいはＩ４を一定にしたままで、温度に依存しない電流Ｉ１あるいはＩ２を変化させることにより、温度に対して同様に変化する様々な電圧を生成することができる。つまり、電流Ｉ１あるいはＩ２を変化させることにより、図７に示した回路により、同じ温度依存性を持つ電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖvfy１，Ｖvfy２，Ｖvfy３を発生することができる。あるいは、電流Ｉ３，Ｉ４を調整することにより電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖvfy１，Ｖvfy２，Ｖvfy３の温度依存性を同様に調整することができる。
【０１２４】
ＮＡＮＤセル型ＥＥＰＲＯＭでは、リード・ベリファイリード時に、選択されたメモリセルに直列接続されている非選択のメモリセルが接続されている制御ゲート線及び選択ゲート線には、図５及び図２７のような書き込みしきい値よりも高い電圧Ｖreadを印加する。この電圧Ｖreadも電圧Ｖｒｄ１，Ｖvfy１等と同様に図７に示した回路により温度依存性を持たせても良い。これにより、リード・ベリファイリード時に選択トランジスタ及び非選択メモリセルの抵抗の温度依存性を無くすことができるので、高精度な読み出しで且つ狭いしきい値電圧の分布幅を得ることができる。
【０１２５】
上記のような構成によれば、正の温度特性、負の温度特性及び温度依存性がない特性等を必要に応じて選択的に用いることができる。
【０１２６】
なお、上記定電流発生回路は様々な変形が可能である。例えば、図８（ａ），（ｂ）に示した回路におけるＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にしても良い。この場合、図８（ａ）の電流Ｉ１０やＩ２０を変えることができるので、図１０内の電流源の電流を変えることができ、図１０の出力電圧Ｖoutputの値、温度依存性を様々に変えることができる。記憶回路３４に記憶した情報や外部から入力される信号あるいはコマンドによって図８（ａ），（ｂ）のＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にしても良いのは勿論である。記憶回路３４に記憶した情報や外部から入力される信号あるいはコマンドによって図１０の電流源のトランジスタのチャネル幅の総和を可変にしても良い。
【０１２７】
また、電圧検知型のセンスアンプを用いる場合を例にとって説明したが、電圧検知型に限らず他のセンス方式にも適用できるのは勿論である。例えば電流検知型のセンスアンプにも同様に適用でき、シート抵抗の増大が顕著化する７０ｎｍ世代や５５ｎｍ世代の銅（Ｃｕ）配線の不揮発性半導体記憶装置に電流検知型のセンスアンプを用いると顕著な効果が得られる。
【０１２８】
更に、上述した実施形態ではＮＡＮＤセル型のＥＥＰＲＯＭを例にとって説明したが、本発明はＮＯＲ型、ＡＮＤ型（A.Zozoe : ISSCC, Digest of Technical Papers, 1995）、ＤＩＮＯＲ型（S.Kobayashi : ISSCC, Digest of Technical Papers, 1995）、Virtual Ground Array型（Lee, et al : Symposium on VLSI Circuits, Digest of Technical Papers, 1994）等のいかなるフラッシュメモリでも適用可能であり、更にはフラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などでも良い。つまり、フラッシュメモリ以外の上記デバイスにおいても、リード・ベリファイリード時のワード線電圧に温度特性を持たせることにより、高精度な読み出しと狭いしきい値電圧の分布を得ることができる。
【０１２９】
更にまた、半導体記憶装置のみならず、メモリ回路とロジック回路の混載チップやＳＯＣ（システムオンチップ）等にも応用できる。
【０１３０】
以上第１乃至第３の実施形態とその変形例を用いて本発明の説明を行ったが、本発明は上記各実施形態や変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態とその変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１３１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図。
【図２】図１に示したＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図。
【図３】ＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ中の１つのＮＡＮＤセル部分を抽出して示すもので、（ａ）図はパターン平面図、（ｂ）図はその等価回路図。
【図４】図３（ａ）に示したパターンの断面構成図であり、（ａ）図はＡ−Ａ’線に沿った断面図、（ｂ）図はＢ−Ｂ’線に沿った断面図。
【図５】ＮＡＮＤセルのしきい値電圧の分布について説明するための図。
【図６】ビット線の抵抗値（シート抵抗）とデザインルール（ビット線の幅）との関係について説明するための図。
【図７】図１に示したＮＡＮＤセル型ＥＥＰＲＯＭにおける読み出し電圧発生回路について説明するための概念図。
【図８】図７に示した回路の具体的な構成例を示すもので、（ａ）図は温度に比例した電流発生回路、（ｂ）図は温度に依存しない定電流発生回路を示す図。
【図９】基準電位を生成するバンドギャップリファレンス回路を示す図。
【図１０】温度に比例する電流と温度に依存しない電流の和・差を演算する回路を示す図。
【図１１】図８（ａ），（ｂ）に示した電流発生回路の他の構成例について説明するためのもので、（ａ）図は温度に依存しない一定電流を生成する回路、（ｂ）図は温度に比例して減少する電流を生成する回路。
【図１２】図１１（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図１３】図１１（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図１４】図１１（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図１５】図１２（ａ），（ｂ）乃至図１４（ａ），（ｂ）に示した回路で生成した各電位の出力電圧・温度特性をそれぞれまとめて示す図。
【図１６】４値のメモリセルのしきい値電圧の分布と、図１２（ａ），（ｂ）乃至図１４（ａ），（ｂ）に示した回路で生成した各電位との関係を説明するための図。
【図１７】図８（ａ）に示した温度に比例する電流発生回路の別の構成例を示す回路図。
【図１８】図８（ａ），（ｂ）、図９及び図１７に示した回路におけるオペアンプに好適な回路構成を示すもので、（ａ）図は第１の例、（ｂ）図は第２の例を示す回路図。
【図１９】図７、図１０乃至図１４に示した回路の変形例について説明するための回路図。
【図２０】図６、図１０乃至図１４に示した回路の他の変形例について説明するための回路図。
【図２１】図２０に示した回路における昇圧回路の構成例を示す回路図。
【図２２】図２０に示した回路における昇圧制御回路の構成例を示す回路図。
【図２３】図１０に示した電圧発生回路の変形例を示す回路図。
【図２４】図１０に示した電圧発生回路の他の変形例を示す回路図。
【図２５】図１０に示した電圧発生回路の更に他の変形例を示す回路図。
【図２６】可変抵抗の構成例を示す回路図。
【図２７】メモリセルトランジスタのドレイン電流−ゲート電圧特性を示す図。
【図２８】４値のメモリセルのしきい値電圧の分布を示す図。
【符号の説明】
【０１３２】
２１…メモリセルアレイ、２２…データ回路、２３…ロウデコーダ、２４…カラムデコーダ、２５…アドレスバッファ、２６…Ｉ／Ｏセンスアンプ、２７…データ入出力バッファ、２８…基板電位制御回路、２９…読み出し電圧発生回路、３０…Ｖread昇圧回路、３１…Ｖpgm昇圧回路、３２…Ｖpass昇圧回路、３３…制御ゲートドライバ（ＣＧドライバ）、３４…記憶回路、３５…切り換え回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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