(57)【要約】【課題】緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。【解決手段】シリコンとは異なる格子定数を有する化合物層２とシリコン層１と有する基板表面に、絶縁膜を介してゲート電極３を形成する工程と、前記ゲート電極３の側壁にサイドウォール１６を形成する工程と、前記化合物層２の側壁を露出する工程と、前記化合物の側壁にシリコン膜１を格子整合して形成する工程とを有することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。【選択図】図１
2006202951.tif 000002
【特許請求の範囲】
【請求項１】
シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板表面に、絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記化合物層の側壁を露出する工程と、
前記化合物の側壁にシリコン膜を格子整合して形成する工程とを有する
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項２】
請求項１に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記化合物層が、緩和シリコンゲルマニウム層からなる
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項３】
請求項２に記載のＭＯＳ型電界効果トランジスタの製造方法において、
ゲート長方向に対する、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きい
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項４】
請求項２または３に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記ゲート電極に自己整合するように、前記緩和シリコンゲルマニウム層の側壁に前記シリコン膜を形成する
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項５】
請求項４に記載のＭＯＳ型電界効果トランジスタの製造方法において、
前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面を、前記ゲート電極のサイドウォールに自己整合するように形成する
ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【請求項６】
シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板と、
前記基板上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁を覆うサイドウォールと、
前記化合物層の側壁に格子整合して形成されたシリコン膜とを有する
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項７】
請求項６に記載のＭＯＳ型電界効果トランジスタにおいて、
前記化合物層が、緩和シリコンゲルマニウム層からなる
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項８】
請求項７に記載のＭＯＳ型電界効果トランジスタにおいて、
チャネル方向に対し、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きい
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項９】
請求項７または８に記載のＭＯＳ型電界効果トランジスタにおいて、
前記シリコン膜に、寄生抵抗領域を有する
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項１０】
請求項９に記載のＭＯＳ型電界効果トランジスタにおいて、
前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記サイドウォールの外壁端に沿っている
ことを特徴とするＭＯＳ型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、格子定数の異なる２種類の半導体層が積層してなるヘテロ接合構造の一方の半導体層に歪みが印加されるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳ型電界効果トランジスタは、構造の微細化を進めることにより性能の向上が図られてきた。ところが、近年、情報処理やデータ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、より性能の向上したＭＯＳ型電界効果トランジスタが求められるようになってきた。これに対し、従来からのスケーリング則に従ったＭＯＳ型電界効果トランジスタの微細化は、限界に近づきつつあった。
【０００３】
そこで、高速化の方法の一つとして、歪みをチャネルに導入することで、チャネル材料の物性を変えて移動度を向上させる技術が開示されている。
例えば、特許文献１、２では、緩和シリコンゲウマニウム（ＳｉＧｅ）層上にシリコン（Ｓｉ）を積層し、大きな歪みを加えることで、電子移動度を大きく向上させｎＭＯＳ型電界効果トランジスタの特性を大きく向上させている。
また、特許文献３では、同一Ｓｉ基板上に、圧縮歪み状態の第１のＳｉＧｅ層の一部に形成されたｐＭＯＳＦＥＴと、第２のＳｉＧｅ層上の引っ張り歪み状態のＳｉ層に形成されたｎＭＯＳＦＥＴとを作製し、高速・高性能な集積化トランジスタを実現している。
【０００４】
【特許文献１】特開平９−３２１３０７号公報
【特許文献２】特開２００１−３３２７４５号公報
【特許文献３】特開平１０−９２９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、電子又は正孔の移動度を向上し、駆動電流を大幅に増大させるためには、緩和ＳｉＧｅ層のＧｅ組成を、例えば３０％以上と大きくする必要がある。そうすると、同時に転位密度も増加し、リーク電流が増加し、素子の消費電力が大きくなってしまう。一方、Ｇｅ組成を低くすると、転位密度は減少し、リーク電流は小さくなるが、Ｓｉチャネル層の歪み量は小さくなり、移動度の向上は小さくなるという問題があった。
【０００６】
上記問題点に鑑み、本発明は、緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することを課題とする。
また、このＭＯＳ型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は以下のことを特徴とする。
１．本発明のＭＯＳ型電界効果トランジスタの製造方法は、シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板表面に、絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記化合物層の側壁を露出する工程と、前記化合物の側壁にシリコン膜を格子整合して形成する工程とを有することを特徴とする。
２．前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とする。
３．ゲート長方向に対する、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きいことを特徴とする。
４．前記ゲート電極に自己整合するように、前記緩和シリコンゲルマニウム層の側壁に前記シリコン膜を形成することを特徴とする。
５．前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面を、前記ゲート電極のサイドウォールに自己整合するように形成することを特徴とする。
【０００８】
６．本発明のＭＯＳ型電界効果トランジスタは、シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板と、前記基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁を覆うサイドウォールと、前記化合物層の側壁に格子整合して形成されたシリコン膜とを有することを特徴とする。
７．前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とする。
８．チャネル方向に対し、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きいことを特徴とする。
９．前記シリコン膜に、寄生抵抗領域を有することを特徴とする。
１０．前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記サイドウォールの外壁端に沿っていることを特徴とする。
【発明の効果】
【０００９】
本発明のＭＯＳ型電界効果トランジスタの製造方法により、緩和ＳｉＧｅ層のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来構造よりも大きな引張り歪みを与えることにより、ｎＭＯＳ、ｐＭＯＳの電子、正孔の移動度を大きく向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果トランジスタの製造方法を提供することができる。
また、このＭＯＳ型電界効果トランジスタの製造方法を用いることにより、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるＭＯＳ型電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【００１１】
本発明の実施形態に係るＭＯＳ型電界効果トランジスタの原理を図１から図３を用いて説明する。
図１は、本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。図２は、本発明に係るＭＯＳ型電界効果トランジスタの原理説明図である。図３は、本発明に係るＭＯＳ型電界効果トランジスタの断面構造設計図である。
図１に示すように、格子定数の異なる２種類の半導体層として、数μｍの緩和ＳｉＧｅ層２にＳｉ層１をヘテロ接合により積層して、エッチングプロセスにより緩和ＳｉＧｅ層２の側壁を露出させ、その側壁にＳｉ１をエピタキシャルに埋め込み成長させ、緩和ＳｉＧｅ層２の縦方向の格子定数を小さくすることで、緩和ＳｉＧｅ層２のＧｅ組成を増大させることなく、緩和ＳｉＧｅ層２の横方向の格子定数を大きくできる。
Ｇｅの組成％は、実用的なレベルである２０％程度としている。３０％以上と大きくすると、転位密度が増加してリーク電流が増加し、半導体素子の消費電力が大きくなる。一方、Ｇｅ組成％を小さくすると、転位密度が減少してリーク電流は小さくなるが、Ｓｉチャネル層の歪み量は小さくなり、移動度の向上は小さくなる。
【００１２】
また、図２に示すように、緩和ＳｉＧｅ層２の側壁にＳｉ層１を埋め込むことで、Ｓｉチャネル近傍で、ＳｉＧｅ層２以上に格子定数が大きくなり、ＳｉＧｅ層２の上層のＳｉの歪みを大きくできる。
さらに、図３に示すように、ゲート長方向に対する、即ち、チャネル方向に対して、緩和ＳｉＧｅ層２の幅ＬＳｉＧｅを埋め込みＳｉ層１の幅ＬＳＤより小さくすることで、容易に、緩和ＳｉＧｅ層２の縦方向の格子定数を小さく、横方向の格子定数を大きくすることができる。
以上により、緩和ＳｉＧｅ層２のＧｅ組成を増大させることなく、歪みＳｉチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができ、ｎＭＯＳ、ｐＭＯＳの電子移動度、正孔移動度を大きく向上させることができる。
【００１３】
本発明に係るＭＯＳ型電界効果トランジスタの構造は、チャネル方向に対して、どの位置で緩和ＳｉＧｅ層の側壁にＳｉを再成長させるかという点で、次の６種類がある。
図４、図５、図６は、本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。
図４（ａ）は、ＳｉＧｅ／Ｓｉの再成長界面がゲート電極側の側面に自己整合的に形成されている構造を示す図である。エッチングを施して露出したＳｉＧｅ層２の側壁にＳｉ層１を再成長させた再成長界面が、ゲート電極３側の側面に自己整合的に形成されることで、ゲート電極３下のチャネル領域のみに大きな歪みが印加される。さらに、寄生抵抗領域はＳｉより形成されるので、従来のＭＯＳ型、ＣＭＯＳ型電界効果トランジスタの製造工程で用いる不純物導入技術、例えば、イオン打ち込み法を用いて作製できる。
図４（ｂ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極側の側面より内側に形成されている構造を示す図である。ゲート電極３側の側面より内側に形成されることで、チャネル領域に大きな歪みが印加され、ポケット、エクステンションｐｎ接合がＳｉＧｅ／Ｓｉヘテロ接合界面と交わらないように構成でき、高移動度、かつ、低接合リークのＭＯＳ型電界効果トランジスタを作製できる。
【００１４】
図５（ｃ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極のサイドウォールの外壁端部直下に自己整合的に形成されている構造を示す図である。ゲート電極３のサイドウォール１６の外壁端部直下に自己整合的に形成されることで、チャネル領域、及び、寄生抵抗領域に大きな歪みが印加され、高移動度、低寄生抵抗のトランジスタを作製できる。
図５（ｄ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極の側壁直下とサイドウォールの外側端部直下との間に形成される構造を示す図である。ゲート電極３の側壁直下とサイドウォール１６の外壁端部直下との間に形成されることで、ポケット、エクステンションｐｎ接合がＳｉ／ＳｉＧｅヘテロ接合界面と交わらないように構成でき、高移動度、低寄生抵抗、かつ、接合リーク電流が小さいＭＯＳ型電界効果トランジスタを作製できる。
【００１５】
図６（ｅ）は、ＳｉＧｅ／Ｓｉの再成長界面が基板表面から内部に向うにしたがって、ゲート電極の外側に延びている構造を示す図である。再成長界面が基板表面から内部に向かうに従って、再成長界面がゲート電極３の外側へ延びる構造である。この構造では、ポケット、エクステンションｐｎ接合がＳｉ／ＳｉＧｅヘテロ接合界面と交わらないように形成されることで、接合リーク電流が小さいＭＯＳ型電界効果トランジスタを作製できる。
図６（ｆ）は、ＳｉＧｅ／Ｓｉの再成長界面が基板表面から内部に向うにしたがって、ゲート電極の内側に延びている構造を示す図である。再成長界面が基板表面から内部に向かうに従って、再成長界面がゲート電極３の内側へ延びる構造である。この構造では、チャネルＳｉ層直下でＳｉＧｅの横方向の歪みが最大になるように構成され、Ｓｉチャネル層の歪みが大きくなっていて、特に高移動度のＭＯＳ型電界効果トランジスタが作製できる。
【実施例】
【００１６】
以下、実施例により本発明を更に説明するが、本発明はこれに限定されるものではない。
【００１７】
（実施例１）
図７、図８は、実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図７（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図７（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。図７（ｃ）は、ＣＶＤ法にてＳｉを埋め戻した状態を示す図である。図８（ｄ）は、エクステンション注入を行った後、サイドウォールを形成し、ソース／ドレイン領域に注入を行った状態を示す図である。図８（ｅ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。図８（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【００１８】
図７に示すように、ＳｉＧｅの緩和バッファ２を有する歪みシリコン基板に、素子分離工程終了後、ＳｉＯＮのゲート絶縁膜７及びポリシリコンのゲート電極３を形成する。次に、ゲート電極３をマスクしてソース／ドレイン領域をエッチングし、その後、ＣＶＤ法でＳｉを埋め戻す。以上により、緩和ＳｉＧｅ層２の縦方向の格子定数を小さくすることで、緩和ＳｉＧｅ層２のＧｅ組成を増大させることなく、緩和ＳｉＧｅ層２の横方向の格子定数を大きくでき、歪みＳｉチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができる。
【００１９】
次に、図８に示すように、パンチスルーストップ及びエクステンション１７注入を行った後、サイドウォール１６を形成し、ソース／ドレイン領域に注入を行う。例えば、ｐ型であれば、ボロン（Ｂ）、ｎ型であれば、ヒ素（Ａｓ）、リン（Ｐ）等がある。活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。さらに、その上にコンタクトエッチングストップ膜１０として、例えば引っ張り応力（テンサイルストレス）を持つＳｉＮ膜を形成し、次に、層間絶縁膜１２を形成し、コンタクトホールをあけ、電極を形成する。
以上により、緩和ＳｉＧｅ層２のＧｅ組成を増大することなく、チャネルＳｉに大きな歪みを印加でき、低リーク電流、高移動度及び高駆動電流のＭＯＳ型電界効果トランジスタを作製できる。
【００２０】
（実施例２）
図９、図１０は、実施例２に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図９（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図９（ｂ）は、ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。図９（ｃ）は、ＣＶＤ法にてＳｉを埋め戻した状態を示す図である。図１０（ｄ）は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。図１０（ｅ）は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。図１０（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【００２１】
図９に示すように、ＳｉＧｅの緩和バッファを有する歪みシリコン基板に、素子分離工程終了後、ＳｉＯＮのゲート絶縁膜７及びポリシリコンのゲート電極３を形成する。次に、ゲート電極３にサイドウォール１６を形成し、このサイドウォール１６をマスクして自己整合的にソース／ドレイン領域をエッチングし、その後、ＣＶＤ法でＳｉを埋め戻す。
以上により、緩和ＳｉＧｅ層２の縦方向の格子定数を小さくすることで、緩和ＳｉＧｅ層２のＧｅ組成を増大させることなく、緩和ＳｉＧｅ層２の横方向の格子定数を大きくでき、歪みＳｉチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができる。
また、実施例１で作成したＭＯＳ型電界効果トランジスタでは、ゲート絶縁膜７が薄い場合には、ゲート電極３とソース／ドレイン部のＣＶＤ法で埋め戻されたシリコン層とが接触し、歩留まりが低下する問題があるが、本実施例のように、この間にサイドウォール１６を挿入することにより、歩留まりを大幅に向上できるという利点がある。
【００２２】
次に、図１０に示すように、一度サイドウォール１６を除去し、パンチスルーストップ及びエクステンション注入を行った後、サイドウォール１６を形成し、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その上にコンタクトエッチングストップ膜１０として、例えば引っ張り応力（テンサイルストレス）をもつＳｉＮ膜を形成し、さらに、層間絶縁膜１２を形成してコンタクトホールをあけ、電極１３を形成する。
以上により、緩和ＳｉＧｅのＧｅ組成を増大することなく、チャネルＳｉ及びエクステンション領域１７に大きな歪みを印加でき、低リーク電流、高移動度、高駆動電流及び低寄生抵抗のＭＯＳ型電界効果トランジスタを作製できる。
【００２３】
（実施例３）
図１１、図１２は、実施例３に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図１１（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図１１（ｂ）は、ゲート電極、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。図１１（ｃ）は、エッチングした部分をＳｉで埋め戻した状態を示す図である。図１２（ｄ）は、ソース／ドレイン領域に注入を行った状態を示す図である。図１２（ｅ）は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。図１２（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図１１に示すように、ＳｉＧｅの緩和バッファを有する歪みシリコン基板に、素子分離工程終了後、ＳｉＯＮのゲート絶縁膜７及びポリシリコンのゲート電極３を形成する。次に、パンチスルーストップ及びエクステンション注入を行った後、サイドウォール１６を形成し、このサイドウォール１６をマスクして自己整合的にソース／ドレイン領域をエッチングし、その後、ＣＶＤ法でＳｉを埋め戻す。
以上により、緩和ＳｉＧｅ層２の縦方向の格子定数を小さくすることで、緩和ＳｉＧｅ層２のＧｅ組成を増大させることなく、緩和ＳｉＧｅ層２の横方向の格子定数を大きくでき、歪みＳｉチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができる。
【００２４】
また、実施例１で作成したＭＯＳ型電界効果トランジスタでは、ゲート絶縁膜７が薄い場合には、ゲート電極３１とソース／ドレイン部のＣＶＤ法で埋め戻されたシリコン層１とが接触し、歩留まりが低下する問題があるが、本実施例のように、この間にサイドウォール１６を挿入することにより、歩留まりを大幅に向上できるという利点がある。
次に、図１２に示すように、ソース／ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド１１として、例えばＮｉＳｉを形成する。その上にコンタクトエッチングストップ膜１０として、例えば引っ張り応力（テンサイルストレス）をもつＳｉＮ膜を形成し、さらに、層間絶縁膜１２を形成してコンタクトホールをあけ、電極１３を形成する。
以上により、緩和ＳｉＧｅのＧｅ組成を増大することなく、チャネルＳｉ及びエクステンション領域１７に大きな歪みを印加でき、低リーク電流、高移動度、高駆動電流及び低寄生抵抗のＭＯＳ型電界効果トランジスタを作製できる。
【００２５】
（実施例４）
図１３は、実施例４に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図１３（ｂ）は、ゲート電極、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。図１３（ｂ’）は、歪みＳｉ層及び緩和ＳｉＧｅ層を絶縁膜及びサイドウォールに対して選択的に、横方向にエッチングした状態を示す図である。図１３（ｃ）は、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させた状態を示す図である。
実施例４は、実施例１ないし３をさらに発展させたものである。まず、ソース／ドレインとボディとの間の接合リーク電流を低減するために、ゲート電極３にサイドウォール１６を形成した状態で、ソース／ドレイン領域をエッチングする。その後、ポケット、エクステンションｐｎ接合部がＳｉとＳｉＧｅとのヘテロ接合界面と交差せず、接合リーク電流が低減されるように、歪みＳｉ／緩和ＳｉＧｅ層を絶縁膜及びサイドウォール１６に対して選択的に、横方向にエッチングし、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させる。
以上により、ソース／ドレインとボディとの間の接合リーク電流を低減することができ、歩留まりの向上を達成できる。
【００２６】
（実施例５）
図１４は、実施例５に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図１４（ｂ）は、Ｓｉ／ＳｉＧｅ界面が、基板表面から内部に向かうに従って、ゲート電極の内側に延びるようにエッチングをした状態を示す図である。図１４（ｃ）は、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させた状態を示す図である。
実施例５は、実施例１ないし３をさらに発展させたものである。まず、ソース／ドレインとボディとの間の接合リーク電流を低減するために、ゲート電極３にサイドウォール１６を形成した状態で、ソース／ドレイン領域をエッチングする。このとき、基板表面から内部に向かって、Ｓｉ／ＳｉＧｅ界面が内側に延びるような形状にする。これにより、歪みＳｉ／緩和ＳｉＧｅ界面での横方向歪みが大きくなる。その後、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させることで、高移動度のＭＯＳ型電界効果トランジスタを作製できる。
【００２７】
（実施例６）
図１５は、実施例６に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。図１５（ｂ）は、ゲート電極、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。図１５（ｂ’）は、緩和ＳｉＧｅ層を歪みＳｉ層に対して選択的にエッチングした状態を示す図である。図１５（ｃ）は、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させた状態を示す図である。
実施例６は、実施例１ないし３をさらに発展させたものである。まず、ソース／ドレインとボディとの間の接合リーク電流を低減するために、ゲート電極３にサイドウォール１６を形成した状態で、ソース／ドレイン領域をエッチングする。その後、歪みＳｉ／緩和ＳｉＧｅ界面での横方向歪みが最大となるアスペクトレシオになるように、緩和ＳｉＧｅ層２を歪みＳｉ層１に対して選択的にエッチングした。その後、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させることで、移動度がさらに高くなるように素子構造をチューニングできる。
【００２８】
以上が本発明の実施形態による説明であるが、発明として、例えば、下記のような特徴を抽出することができるので、ここで列挙しておく。
（付記１）シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板表面に、絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記化合物層の側壁を露出する工程と、前記化合物の側壁にシリコン膜を格子整合して形成する工程とを有することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記２）付記１に記載のＭＯＳ型電界効果トランジスタの製造方法において、前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記３）付記２に記載のＭＯＳ型電界効果トランジスタの製造方法において、ゲート長方向に対する、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きい  ことを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【００２９】
（付記４）付記２または３に記載のＭＯＳ型電界効果トランジスタの製造方法において、  前記ゲート電極に自己整合するように、前記緩和シリコンゲルマニウム層の側壁に前記シリコン膜を形成することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記５）付記４に記載のＭＯＳ型電界効果トランジスタの製造方法において、前記シリコンゲルマニウム層と前記シリコン膜との接合界面を、ゲート長方向に対し、前記ゲート電極の側壁より内側に形成することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記６）付記４に記載のＭＯＳ型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面を、前記ゲート電極のサイドウォールに自己整合するように形成することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【００３０】
（付記７）付記６に記載のＭＯＳ型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、ゲート長方向に対し、前記ゲート電極の側壁直下と前記サイドウォールの外壁端部直下との間に有することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記８）付記４ないし７のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の外側に延びていることを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記９）付記４ないし７のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びていることを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
（付記１０）付記４ないし９のいずれかに記載のＭＯＳ型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層を前記シリコン層に対して選択的にエッチングすることにより、ゲート長方向に対する、前記緩和シリコンゲルマニウム層の幅を制御することを特徴とするＭＯＳ型電界効果トランジスタの製造方法。
【００３１】
（付記１１）シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板と、  前記基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁を覆うサイドウォールと、前記化合物層の側壁に格子整合して形成されたシリコン膜とを有することを特徴とするＭＯＳ型電界効果トランジスタ。
（付記１２）付記１１に記載のＭＯＳ型電界効果トランジスタにおいて、前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とするＭＯＳ型電界効果トランジスタ。
（付記１３）付記１２に記載のＭＯＳ型電界効果トランジスタにおいて、チャネル方向に対し、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きいことを特徴とするＭＯＳ型電界効果トランジスタ。
【００３２】
（付記１４）付記１２または１３に記載のＭＯＳ型電界効果トランジスタにおいて、前記シリコン膜に、寄生抵抗領域を有することを特徴とするＭＯＳ型電界効果トランジスタ。
（付記１５）付記１４に記載のＭＯＳ型電界効果トランジスタにおいて、前記シリコンゲルマニウム層と前記シリコン膜との接合界面を、ゲート長方向に対して、前記ゲート電極の側壁直下より内側に有することを特徴とするＭＯＳ型電界効果トランジスタ。
（付記１６）付記１５に記載のＭＯＳ型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記サイドウォールの外壁端に沿っていることを特徴とするＭＯＳ型電界効果トランジスタ。
【００３３】
（付記１７）付記１６に記載のＭＯＳ型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、ゲート長方向において、前記ゲート電極の側壁直下と前記サイドウォールの外壁端直下との間に有することを特徴とするＭＯＳ型電界効果トランジスタ。
（付記１８）付記１４ないし１７のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の外側に延びていることを特徴とするＭＯＳ型電界効果トランジスタ。
（付記１９）付記１４ないし１７のいずれかに記載のＭＯＳ型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びていることを特徴とするＭＯＳ型電界効果トランジスタ。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。
【図２】本発明に係るＭＯＳ型電界効果トランジスタの原理説明図である。
【図３】本発明に係るＭＯＳ型電界効果トランジスタの断面構造設計図である。
【図４】本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。（ａ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極側の側壁に自己整合的に形成されている構造を示す図である。（ｂ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極側の側壁より内側に形成されている構造を示す図である。
【図５】本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。（ｃ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極のサイドウォール外壁端部直下に自己整合的に形成されている構造を示す図である。（ｄ）は、ＳｉＧｅ／Ｓｉの再成長界面が、ゲート電極側の側面とサイドウォール外壁端部直下との間に形成される構造を示す図である。
【図６】本発明に係るＭＯＳ型電界効果トランジスタの構造を示す図である。（ｅ）は、ＳｉＧｅ／Ｓｉの再成長界面が基板表面から内部に向うにしたがって、ゲート電極の外側に延びている構造を示す図である。（ｆ）は、ＳｉＧｅ／Ｓｉの再成長界面が基板表面から内部に向うにしたがって、ゲート電極の内側に延びている構造を示す図である。
【図７】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、ＣＶＤ法にてＳｉを埋め戻した状態を示す図である。
【図８】実施例１に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、エクステンション注入を行った後、サイドウォールを形成し、ソース／ドレイン領域に注入を行った状態を示す図である。（ｅ）は、コンタクトエッチングストップ膜を形成した状態を示す図である。（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【図９】実施例２に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ゲート、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、ＣＶＤ法にてＳｉを埋め戻した状態を示す図である。
【図１０】実施例２に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。（ｅ）は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【図１１】実施例３に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ａ）は、Ｓｉ／ＳｉＧｅ積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。（ｂ）は、ゲート電極、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。（ｃ）は、エッチングした部分をＳｉで埋め戻した状態を示す図である。
【図１２】実施例３に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｄ）は、ソース／ドレイン領域に注入を行った状態を示す図である。（ｅ）は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。（ｆ）は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
【図１３】実施例４に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｂ）は、ゲート電極、サイドウォールをマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。（ｂ’）は、歪みＳｉ層及び緩和ＳｉＧｅ層を絶縁膜及びサイドウォールに対して選択的に、横方向にエッチングした状態を示す図である。（ｃ）は、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させた状態を示す図である。
【図１４】実施例５に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｂ）は、Ｓｉ／ＳｉＧｅ界面が基板表面から内部に向かうに従って、ゲート電極の内側に延びるようにエッチングをした状態を示す図である。（ｃ）は、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させた状態を示す図である。
【図１５】実施例６に係るＭＯＳ型電界効果トランジスタの製造プロセスを示す図である。（ｂ）は、ゲート電極３、サイドウォール１６をマスクにソース／ドレイン領域にエッチングを施した状態を示す図である。（ｂ’）は、緩和ＳｉＧｅ層を歪みＳｉ層に対して選択的にエッチングした状態を示す図である。（ｃ）は、ソース／ドレイン領域にＳｉをＣＶＤ法で再成長させた状態を示す図である。
【符号の説明】
【００３５】
１  Ｓｉ
２  ＳｉＧｅ層
３  ゲート電極
４  寄生抵抗領域
７  ゲート絶縁膜
１０  コンタクトエッチングストップ膜（ＳｉＮ）
１１  シリサイド
１２  層間絶縁膜
１３  電極
１６  サイドウォール
１７  エクステンション
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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