(57)【要約】【課題】黒レベルの微弱な信号電流も充分書き込み可能な画素回路を提供する。【解決手段】信号線ＳＬに流れる信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに通しその時ゲートに発生する信号電圧Ｖｃｓ１を画素回路２の内部に配された内部画素容量Ｃｓ１にサンプリングする。又信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆを駆動トランジスタＴｒｄに通しその時ゲートに発生する基準電圧Ｖｃｓ１´を画素回路２の外部に配された外部画素容量Ｃｓ´にサンプリングする。更に信号電圧Ｖｃｓ１と基準電圧Ｖｃｓ１´をサンプリングした内部画素容量Ｃｓ１と外部画素容量Ｃｓ１´を相互に接続して差分を求め且つ求めた差分を制御電圧Ｖｃｓ１´´として内部画素容量Ｃｓ１に保持する。駆動トランジスタＴｒは制御電圧Ｖｃｓ１´´をゲートに受けて駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。【選択図】図８
2006208745.tif 000002
【特許請求の範囲】
【請求項１】
信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、
発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量を備えるとともに該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路であって、
前記制御部は該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手段と、
該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を該内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手段と、
該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手段とを含み、
前記駆動トランジスタは該内部画素容量に保持された該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする画素回路。
【請求項２】
前記第１及び第２サンプリング手段が各々サンプリングする信号電圧及び基準電圧は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されていることを特徴とする請求項１記載の画素回路。
【請求項３】
前記制御部は、該駆動トランジスタの閾電圧を検出してこれを追加の画素容量に保持し、且つ該保持された閾電圧を該内部画素容量に保持された該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルすることを特徴とする請求項１記載の画素回路。
【請求項４】
前記制御部は、互いに容量値の等しい内部画素容量及び外部画素容量を用いることを特徴とする請求項１記載の画素回路。
【請求項５】
画素アレイ部とドライバー部とスキャナ部とからなり、
前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、
前記ドライバー部は、各信号線に信号電流を流し、
前記スキャナ部は、各走査線に制御信号を供給し、
各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量を備えるとともに該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、
前記画素内制御部は、該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手段と、
該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手段と、
該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手段とを含み、
前記駆動トランジスタは該内部画素容量に保持された該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする表示装置。
【請求項６】
前記第１及び第２サンプリング手段が各々サンプリングする信号電圧及び基準電圧は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されていることを特徴とする請求項５記載の表示装置。
【請求項７】
前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを別の画素容量に保持し、且つ該保持された閾電圧を該内部画素容量に保持された該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルすることを特徴とする請求項５記載の表示装置。
【請求項８】
前記画素内制御部は、互いに容量値の等しい内部画素容量及び外部画素容量を用いることを特徴とする請求項５記載の表示装置。
【請求項９】
信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量を備えるとともに該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路の駆動方法であって、
該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手順と、
該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を該内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手順と、
該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手順と、
該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする画素回路の駆動方法。
【請求項１０】
画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は各信号線に信号電流を流し、前記スキャナ部は各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量とからなり、該制御信号に応じ該信号電流に基づいて該駆動トランジスタの駆動電流を制御する表示装置の駆動方法であって、
該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手順と、
該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を該内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手順と、
該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手順と、
該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動する画素回路及びその駆動方法に関する。またこの画素回路をマトリクス状（行列状）に配列した表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度または反射強度を制御する事によって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。また、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行われている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６公報
【特許文献２】特開２００３−２７１０９５公報
【特許文献３】特開２００４−１３３２４０公報
【特許文献４】特開２００４−０２９７９１公報
【特許文献５】特開２００４−０９３６８２公報
【０００４】
図１５は、従来のアクティブマトリクス方式の有機ＥＬディスプレイを示す模式的なブロック図である。図示するように、この表示装置は、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、これに代えて白黒表示の単色画素を用いる事もある。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは電流ドライバー３によって駆動され、信号電流が流れるようになっている。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳお及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５は各画素に含まれる発光素子の発光期間を制御するものである。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正スキャナ７は全体としてスキャナ部を構成しており、１水平期間毎に画素の行を順次走査する。
【０００５】
図１６は、図１５に示した画素回路の構成例を示す回路図である。図示するように、画素回路２は４個のトランジスタＴｒ１，Ｔｒ４，Ｔｒ５，Ｔｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。４個のトランジスタはいずれも薄膜トランジスタである。この内、トランジスタＴｒ１，Ｔｒ４及びＴｒ５は制御用のスイッチングトランジスタであり、いずれもＮチャネル型を用いている。これに対し、トランジスタＴｒｄは発光素子ＥＬを駆動する為の駆動トランジスタであり、Ｐチャネル型を用いている。また発光素子ＥＬはアノード及びカソードを備えた二端子型の自発光素子であり、例えば有機ＥＬ素子を用いる事ができる。
【０００６】
駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続している。ドレインＤは発光素子ＥＬのアノード側に位置する。発光素子ＥＬのカソード側は接地されている。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓの一端に接続している。画素容量Ｃｓの他端は電源Ｖｃｃに接続している。
【０００７】
スイッチングトランジスタＴｒ１のソース／ドレインは信号線ＳＬと駆動トランジスタＴｒｄのゲートＧとの間に接続されている。スイッチングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。スイッチングトランジスタＴｒ４のソース／ドレインは駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されている。このトランジスタＴｒ４のゲートは走査線ＡＺに接続している。スイッチングトランジスタＴｒ５のソース／ドレインは駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続されている。このトランジスタＴｒ５のゲートは走査線ＤＳに接続されている。
【０００８】
駆動トランジスタＴｒｄは飽和領域で動作し、その特性は以下の数式１で表される。
【数１】
2006208745.tif 000003
【０００９】
数式１において、Ｖｇｓはゲート電圧であり、駆動トランジスタＴｒｄのソースＳとゲートＧとの間の電圧を表している。Ｉｄｓはドレイン電流であり、駆動トランジスタＴｒｄのソースＳとドレインＤとの間を流れて発光素子ＥＬに供給される。Ｖｔｈは駆動トランジスタＴｒｄの閾電圧を表している。μは同じく駆動トランジスタＴｒｄのキャリア移動度を表している。またｋは定数であり、Ｃｏｘ・Ｗ／Ｌで与えられる。ここでＣｏｘは駆動トランジスタＴｒｄのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。定数ｋはサイズファクタと呼ばれる場合がある。駆動トランジスタＴｒｄは飽和領域で動作する時、上記数式１から明らかなように、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを越えた時点からドレイン電流Ｉｄｓが流れ始める。ドレイン電流Ｉｄｓの大きさはゲート電圧Ｖｇｓの２乗に比例して増大する。なお、本明細書では、駆動トランジスタの閾電圧Ｖｔｈは、駆動トランジスタの閾値電圧の絶対値をとったものとする。ちなみに、Ｐチャネル型のトランジスタではしきい値電圧は負の値を持つので、その値をそのまま上記数式１に入れてしまうと正しくないことになる。その為、本明細書では絶対値をとり、Ｖｔｈは正の値にて取り扱うことにする。
【００１０】
駆動トランジスタＴｒｄは例えば多結晶シリコン薄膜を活性層とするＴＦＴである。多結晶シリコン薄膜としては、レーザーアニールで結晶化された低温ポリシリコンが多用されている。一般に、低温ポリシリコンＴＦＴはデバイス毎に閾電圧Ｖｔｈやキャリア移動度μがばらつく傾向にある。換言すると、個々の画素回路２毎に駆動トランジスタＴｒｄのＶｔｈやμが異なっている。
【００１１】
画素回路２は大別してサンプリング動作と発光動作を行う。始めのサンプリング動作ではトランジスタＴｒ５をオフする一方トランジスタＴｒ１及びＴｒ４をオンする。この状態で信号線ＳＬを電流ドライバー３で駆動すると、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ４，Ｔｒ１を通って信号線ＳＬに流れる。この時の駆動トランジスタＴｒｄの動作特性は以下の数式２で表される。
【数２】
2006208745.tif 000004
上記数式２は数式１のドレイン電流Ｉｄｓを信号電流Ｉｓｉｇで置き換えたものとなっている。
【００１２】
信号電流Ｉｓｉｇが流れたとき駆動トランジスタＴｒｄのゲートＧとソースＳとの間に現れるゲート電圧Ｖｇｓは、数式２をＶｇｓで解くことによって、以下の数式３の様に表される。
【数３】
2006208745.tif 000005
【００１３】
数式３で表されるゲート電圧Ｖｇｓは画素容量Ｃｓに保持される。この様にして、サンプリング動作では電流ドライバー３によって供給される信号電流Ｉｓｉｇのレベルに応じたゲート電圧Ｖｇｓが画素容量Ｃｓに書き込まれる。簡略的に言うと、信号電流Ｉｓｉｇが駆動トランジスタＴｒｄのゲートに書き込まれた事になる。
【００１４】
続いて発光動作では、トランジスタＴｒ１及びＴｒ４がオフする一方、Ｔｒ５がオンになる。これにより、駆動トランジスタＴｒｄから駆動電流Ｉｄｓが発光素子ＥＬに流れ、所定の輝度で発光する事になる。このとき駆動トランジスタＴｒｄに流れる駆動電流Ｉｄｓは以下の数式４で表される。
【数４】
2006208745.tif 000006
【００１５】
数式３で求めたＶｇｓを数式４のＶｇｓに代入して整理すると、結局移動度μ及び閾電圧Ｖｔｈの項がキャンセルされ、Ｉｄｓ＝Ｉｓｉｇとなる。したがって駆動トランジスタＴｒｄの移動度μや閾電圧Ｖｔｈが画素毎にばらついていても、上述の信号電流書き込み動作を行うことで全てキャンセルされ、画面のユニフォーミティを維持する事ができる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図１６に示した従来の画素回路は駆動トランジスタの移動度μや閾電圧Ｖｔｈのばらつきに関わらず、信号電流Ｉｓｉｇと同じ駆動電流Ｉｄｓを発光素子ＥＬに供給する事ができるという利点がある。電流ドライバー３は信号電流Ｉｓｉｇのレベルを階調制御する事で、発光素子ＥＬの輝度を黒レベルから中間のグレーレベルを通って白レベルまで変化させる事ができる。黒レベルのとき信号電流Ｉｓｉｇは微弱となって０に近づく一方、白レベルでは大きな電流値となる。しかしながら、信号線ＳＬの寄生容量は数十ｐＦと比較的大きく、図１６に示した従来の構成では、電流値の微弱な黒レベルの信号電流Ｉｓｉｇはサンプリング動作に割り当てられた１水平映像期間（１Ｈ）内で充分に書き込む事ができないという課題があった。
【００１７】
図１７は、この問題を模式的に表したものである。画素アレイ１は画面を構成しており、黒の背景に白のウインドウを表示させた場合である。白いウインドウの下方にグレーの部分が現れている。本来、このグレーの部分は背景に属し、黒色でなければならない。しかしながら、図１６に示した従来の画素回路構成では、白いウインドウの下方に位置する画素に黒レベルの信号電流を書き込むことができず、図示のような黒浮きや縦クロストークなどが発生する為、解決すべき課題となっている。
【課題を解決するための手段】
【００１８】
上述した従来の技術の課題に鑑み、本発明は黒レベルの信号電流も充分書き込み可能な画素回路及び表示装置とこれらの駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量を備えるとともに該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路であって、前記制御部は該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を該内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手段と、該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手段とを含み、前記駆動トランジスタは該内部画素容量に保持された該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする。
【００１９】
具体的に、前記第１及び第２サンプリング手段が各々サンプリングする信号電圧及び基準電圧は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。好ましくは、前記制御部は、該駆動トランジスタの閾電圧を検出してこれを追加の画素容量に保持し、且つ該保持された閾電圧を該内部画素容量に保持された該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。又前記制御部は、互いに容量値の等しい内部画素容量及び外部画素容量を用いる。
【００２０】
本発明は又、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は、各信号線に信号電流を流し、前記スキャナ部は、各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量を備えるとともに該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、前記画素内制御部は、該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手段と、該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手段とを含み、前記駆動トランジスタは該内部画素容量に保持された該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする。
【００２１】
具体的に、前記第１及び第２サンプリング手段が各々サンプリングする信号電圧及び基準電圧は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。好ましくは、前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを別の画素容量に保持し、且つ該保持された閾電圧を該内部画素容量に保持された該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。又好ましくは前記画素内制御部は、互いに容量値の等しい内部画素容量及び外部画素容量を用いる。
【００２２】
本発明は更に、信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量を備えるとともに該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路の駆動方法であって、該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手順と、該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を該内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手順と、該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手順と、該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする。
【００２３】
加えて本発明は、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は各信号線に信号電流を流し、前記スキャナ部は各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、画素容量とからなり、該制御信号に応じ該信号電流に基づいて該駆動トランジスタの駆動電流を制御する表示装置の駆動方法であって、該信号線に流れる信号電流を該駆動トランジスタに通しその時ゲートに発生する信号電圧を当該画素回路の内部に配された内部画素容量又は当該画素回路とは別の画素回路に配された外部画素容量の一方にサンプリングする第１サンプリング手順と、該信号電流に前後して該信号線に流れる所定の基準電流を該駆動トランジスタに通しその時ゲートに発生する基準電圧を該内部画素容量又は外部画素容量の他方にサンプリングする第２サンプリング手順と、該信号電圧と基準電圧をサンプリングした該内部画素容量と外部画素容量を相互に接続して差分を求め且つ求めた差分を制御電圧として該内部画素容量に保持する差分手順と、該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする。
【発明の効果】
【００２４】
本発明にかかる表示装置は、電流ドライバー側から信号電流ばかりでなく基準電流も供給している。画素回路は前後して信号電流及び基準電流を一対の容量にサンプリングし、さらに容量キャンセル操作で両者の差分を求めて駆動トランジスタのゲート制御電圧としている。これにより、駆動トランジスタは基準電流に対する信号電流の差分に応じて発光素子を駆動する事ができる。その際、黒レベルの発光輝度では差分が０に近くなり、信号電流が基準電流と略同じになる。この様な状態でも、信号電流及び基準電流の絶対値は信号線の寄生容量に対して充分高く設定する事ができる。したがって、黒レベルの電流でも各画素に充分高速で書き込むことができ、従来問題となっていた黒浮きや縦クロストークを防ぐ事ができる。表示すべき輝度階調に依存することなく、信号電流及び基準電流のレベルを高く設定できるので、黒表示の電流であっても１水平期間内に充分画素に書き込むことができ、輝度が充分沈んだ黒色を表現でき、高いコントラスト特性を得ることが可能である。また、駆動トランジスタの閾電圧や移動度に依存することなく、信号電流と基準電流の差分を求めて発光素子に対する駆動電流を制御する為、駆動トランジスタの特性ばらつきに影響を受けることなく、高いユニフォーミティの画像を表示する事ができる。特に、移動度や閾電圧が大きくばらつく低温ポリシリコンＴＦＴを用いた画素回路で、本発明の効果が大きい。
【００２５】
特に本発明では、信号電流及び基準電流を一対の容量にサンプリングする際、当該画素回路の内部に配された内部画素容量と当該画素回路とは別の画素回路に配された外部画素容量を用いている。これにより、各画素回路あたりの容量素子の個数を削減する事ができる。換言すると、１つの画素回路に含まれる画素容量を他の画素回路が利用する事で、容量素子数の削減を果たしている。当然、上述した別の画素回路が信号電流及び基準電流のサンプリングを行う際には、外部画素容量として使われた容量素子が今度は内部画素容量になる。
【発明を実施するための最良の形態】
【００２６】
以下図面を参照して本発明を詳細に説明する。発明の実施形態の説明に進む前に、本発明の背景を明らかにする為、本発明の元になった参考例にかかる画素回路を説明する。図１は、この参考例を示す回路図である。図示するように、画素回路２は列状の信号線ＳＬと行状の走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。信号線ＳＬには図示しない電流ドライバーから信号電流Ｉｓｉｇと基準電流Ｉｒｅｆが前後して流される。走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳにはそれぞれ対応するスキャナから制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳを供給する。本明細書では表記を簡略化する為、走査線とこれに対応する制御信号は同じ参照符号を用いてある。なお、図１に示した画素回路は、例えば図１５に示した様な表示装置の画素アレイ組み込む事ができる。この場合、走査線ＷＳ１，ＷＳ２，ＷＳ３にはライトスキャナ４からそれぞれ対応する制御信号ＷＳ１，ＷＳ２，ＷＳ３が供給される。また走査線ＡＺには補正用スキャナ７から制御信号ＡＺが供給される。さらに走査線ＤＳにはドライブスキャナ５から制御信号ＤＳが供給される。
【００２７】
画素回路２は、８個のスイッチングトランジスタＴｒ１ないしＴｒ８と、１個の駆動トランジスタＴｒｄと、３個の画素容量Ｃｓ１ないしＣｓ３と、発光素子ＥＬとで構成されている。スイッチングトランジスタＴｒ１ないしＴｒ８は全てＮチャネル型の薄膜トランジスタである。駆動トランジスタＴｒｄはＰチャネル型の薄膜トランジスタである。発光素子ＥＬはアノード及びカソードを備えた二端子型（ダイオード型）の発光素子であり、例えば有機ＥＬ素子を用いる事ができる。なお、上記実施例ではトランジスタＴｒ１〜Ｔｒ８は全てＮチャネル型としているが、これらは全てＰチャネル型もしくはＮチャネル型とＰチャネル型が混在していても構わない。
【００２８】
駆動トランジスタＴｒｄはそのソースＳが電源Ｖｃｃに接続されており、ドレインＤがスイッチングトランジスタＴｒ１を介して発光素子ＥＬのアノード側に接続され、そのゲートＧは画素容量Ｃｓ３の一端に接続されている。駆動トランジスタＴｒｄと発光素子ＥＬの間に介在するスイッチングトランジスタＴｒ１のゲートには、走査線ＤＳから制御信号ＤＳが印加される。駆動トランジスタＴｒｄのゲートＧとドレインＤとの間にスイッチングトランジスタＴｒ２が接続されている。このトランジスタＴｒ２のゲートは走査線ＡＺに接続されている。
【００２９】
スイッチングトランジスタＴｒ３のソース／ドレインは信号線ＳＬと画素容量Ｃｓ３の他端との間に接続されている。このトランジスタＴｒ３のゲートは走査線ＷＳ１に接続している。スイッチングトランジスタＴｒ５は画素容量Ｃｓ３の他端と画素容量Ｃｓ１の一端との間に接続されている。このスイッチングトランジスタＴｒ５のゲートはトランジスタＴｒ３と同じく走査線ＷＳ１に接続されている。画素容量Ｃｓ１の他端は電源Ｖｃｃに接続されている。スイッチングトランジスタＴｒ４は電源Ｖｃｃと画素容量Ｃｓ２の一端との間に接続されている。このスイッチングトランジスタＴｒ４のゲートは走査線ＷＳ２に接続している。画素容量Ｃｓ２の他端は画素容量Ｃｓ３の他端に接続している。スイッチングトランジスタＴｒ６は画素容量Ｃｓ１の一端と画素容量Ｃｓ２の一端との間に接続されている。このトランジスタＴｒ６のゲートは走査線ＷＳ３に接続している。またトランジスタＴｒ７は画素容量Ｃｓ１の他端と画素容量Ｃｓ２の他端との間に接続されている。このスイッチングトランジスタＴｒ７のゲートは、Ｔｒ６と同じく走査線ＷＳ３に接続されている。最後にスイッチングトランジスタＴｒ８は駆動トランジスタＴｒｄのドレインＤと画素容量Ｃｓ３の他端との間に接続されている。このトランジスタＴｒ８のゲートは、スイッチングトランジスタＴｒ３及びＴｒ５と同じく走査線ＷＳ１に接続されている。
【００３０】
図２は、図１に示した画素回路２の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、制御信号ＤＳ，ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３の波形変化を表している。同時に信号電流Ｉｓｉｇの波形変化も表してある。この信号電流Ｉｓｉｇは１水平期間（１Ｈ）毎に信号レベルが変化する。また各水平期間内で前半に信号電流Ｉｓｉｇが流れた後後半は所定の基準電流Ｉｒｅｆに切り替わる。基準電流Ｉｒｅｆは固定されているのに対し、信号電流Ｉｓｉｇは映像信号に応じて変化する。本表示装置は１フィールドで１画面を画素アレイに書き込む。図２のタイミングチャートでは、１フィールドがタイミングＴ１から始まるように記載されている。
【００３１】
当該フィールドが開始するタイミングＴ１の前の期間Ｔ０で、制御信号ＤＳがハイレベルにある一方残りの制御信号ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３はローレベルにある。制御信号ＤＳがハイレベルなのでスイッチングトランジスタＴｒ１がオンしており、発光素子ＥＬは駆動トランジスタＴｒｄによって駆動されており、発光状態にある。
【００３２】
タイミングＴ１で当該フィールドが開始すると、制御信号ＡＺ及びＷＳ３がローレベルからハイレベルに切り替わる。これにより駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出する準備状態に入る。続いてタイミングＴ２で制御信号ＤＳがハイレベルからローレベルに切り替わり、発光素子ＥＬが発光状態から非発光状態になると共に、駆動トランジスタＴｒｄの閾電圧Ｖｔｈの検出が行われる。続いてタイミングＴ３で制御信号ＡＺ及びＷＳ３がローレベルになり、検出された閾電圧が保持固定される。この保持固定されたＶｔｈは後の発光段階で駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。そこで、タイミングＴ２〜タイミングＴ３までの期間Ｔ２−Ｔ３をＶｔｈ補正期間と呼ぶ場合がある。
【００３３】
タイミングＴ４に進むと制御信号ＷＳ１及びＷＳ２がハイレベルに切り替わる。この時信号線ＳＬには信号電流Ｉｓｉｇが流れている。この信号電流Ｉｓｉｇがサンプリングされて画素回路２に書き込まれる。続いてタイミングＴ５で制御信号ＷＳ２がローレベルに切り替わるとＩｓｉｇの書き込みが終了する。タイミングＴ４〜タイミングＴ５までＩｓｉｇがサンプリングされる期間をＩｓｉｇ書き込み期間と呼ぶ場合がある。
【００３４】
続いてタイミングＴ５のあと信号線ＳＬに流れる電流が信号電流ＩｓｉｇからＩｒｅｆに切り替わると、この基準電流Ｉｒｅｆのサンプリングが行われる。タイミングＴ６で制御信号ＷＳ１がローレベルに戻ると、Ｉｒｅｆの書き込みが終了する。タイミングＴ５〜タイミングＴ６までの期間Ｔ５−Ｔ６はＩｒｅｆ書き込み期間と呼ばれる。
【００３５】
以上の説明から明らかなように、タイミングＴ４〜Ｔ６まで制御信号ＷＳ１がハイレベルの間に、Ｉｓｉｇ書き込みとＩｒｅｆ書き込みが順次行われる。制御信号ＷＳ１がハイレベルの期間Ｔ４−Ｔ６は丁度１水平期間（１Ｈ）となっている。当該画素回路２に割り当てられた１水平期間１Ｈで順次Ｉｓｉｇ及びＩｒｅｆをサンプリングする事ができる。
【００３６】
この後タイミングＴ７で制御信号ＷＳ３が立ち上がり、タイミングＴ８で同じく制御信号ＷＳ３が立ち下がる。この制御信号ＷＳ３がハイレベルにある期間Ｔ７−Ｔ８でＩｓｉｇとＩｒｅｆの差分が求められる。この差分は画素容量Ｃｓ１とＣｓ２のキャンセル動作によって行われる。そこでこの期間Ｔ７−Ｔ８を容量キャンセル期間と呼ぶ場合がある。
【００３７】
タイミングＴ９になると、制御信号ＤＳがハイレベルに変ると共に制御信号ＷＳ２もハイレベルになる。これにより、画素容量Ｃｓ２とＣｓ３が結合されると共に、駆動電流Ｉｄｓが駆動トランジスタＴｒｄから発光素子ＥＬに供給され、発光動作が行われる。
【００３８】
図３は、図２に示したＶｔｈ補正期間Ｔ２−Ｔ３で行われるＶｔｈキャンセル動作を示す模式図である。この期間Ｔ２−Ｔ３で、スイッチングトランジスタＴｒ１、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ８がオフしている一方、Ｔｒ２，Ｔｒ６及びＴｒ７がオンしている。この結果画素容量Ｃｓ３の一端は駆動トランジスタＴｒｄのゲートに接続する一方、他端はトランジスタＴｒ７を介して電源Ｖｃｃに接続している。電源Ｖｃｃから発光素子ＥＬに向かって電流が流れている状態でスイッチＴｒ１をオフすると、電流路が遮断される為トランジスタＴｒ２を介して画素容量Ｃｓ３を充電していく。この充電に伴い駆動トランジスタＴｒｄのゲート電位は上昇していく。丁度ゲート電位が駆動トランジスタＴｒｄのＶｔｈとなったところで駆動トランジスタＴｒｄがカットオフする。この時点で検出された駆動トランジスタＴｒｄのＶｔｈが画素容量Ｃｓ３の両端に保持される。この後トランジスタＴｒ２がオフして、画素容量Ｃｓ３に保持されたＶｔｈが固定される。この様にして保持固定されたＶｔｈは後の発光動作で駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。
【００３９】
図４は、図２のタイミングチャートに示した期間Ｔ４−Ｔ５で行われるＩｓｉｇ書き込み動作を示す模式図である。この期間では、信号線に信号電流Ｉｓｉｇが流れている。また、トランジスタＴｒ１，Ｔｒ２，Ｔｒ６，Ｔｒ７がオフしている一方、トランジスタＴｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ８がオンしている。この結果、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ，スイッチングトランジスタＴｒ８，スイッチングトランジスタＴｒ３を通って信号線側に流れる。換言すると、Ｉｓｉｇがドレイン電流として駆動トランジスタＴｒｄを流れた事になる。よって、数式１で示したトランジスタの基本特性に従い、ドレイン電流Ｉｓｉｇは以下の数式５で表される。
【数５】
2006208745.tif 000007
上記数式５において、Ｖｇｓは駆動トランジスタＴｒｄのゲートソース間に現れるゲート電圧を表し、Ｖｔｈは同じく駆動トランジスタＴｒｄの閾電圧を表し、ｋは同じく駆動トランジスタＴｒｄのサイズファクタを表し、μは同じく移動度を表している。
【００４０】
ここで数式５をＶｇｓについて整理すると、以下の数式６が得られる。
【数６】
2006208745.tif 000008
【００４１】
ここで図４を参照すると駆動トランジスタＴｒｄのソースとゲートとの間には画素容量Ｃｓ２とＣｓ３が直列接続されている。ここで画素容量Ｃｓ２の両端に保持された電圧をＶｃｓ２とし画素容量Ｃｓ３に保持された電圧をＶｃｓ３とすると、ゲート電圧Ｖｇｓ＝Ｖｃｓ２＋Ｖｃｓ３で与えられる。ここで先のＶｔｈキャンセル動作により、Ｖｃｓ３はＶｔｈに設定されている。したがってＶｇｓ＝Ｖｃｓ２＋Ｖｔｈとなる。この式のＶｇｓに数式６で与えられたＶｇｓを代入してまとめると、画素容量Ｃｓ２に保持された電圧Ｖｃｓ２が以下の数式７により与えられる
【数７】
2006208745.tif 000009
【００４２】
上記数式７から明らかなように、画素容量Ｃｓ２に保持された電圧Ｖｃｓ２は信号電流Ｉｓｉｇの平方根に比例している。換言すると、期間Ｔ４−Ｔ５のＩｓｉｇ書き込み動作により、画素容量Ｃｓ２に信号電流Ｉｓｉｇに対応した電圧Ｖｃｓ２がサンプリング保持された事になる。
【００４３】
図５は、図２に示した期間Ｔ５−Ｔ６で行われるＩｒｅｆ書き込み動作を示す模式図である。図４に示したＩｓｉｇ書き込み動作から本図のＩｒｅｆの書き込み動作に進むと、制御線ＷＳ２がローレベルになる結果、トランジスタＴｒ４がオフする。その他のスイッチングトランジスタの状態はそのまま維持されている。したがって、図４と図５を比較すれば明らかなように、画素容量Ｃｓ２が画素容量Ｃｓ１に切り替わった関係となっている。より具体的には、図４のＩｓｉｇ書き込み動作では、駆動トランジスタＴｒｄのソース／ゲート間には画素容量Ｃｓ２及びＣｓ３が直列に接続されていたのに対し、本図のＩｒｅｆ書き込み動作では駆動トランジスタＴｒｄのソースとゲートとの間に画素容量Ｃｓ１と画素容量Ｃｓ３が直列に接続されている。すなわち、回路動作としては単にＣｓ２がＣｓ１に入れ代わっているに過ぎない。このとき信号線には先のＩｓｉｇに代わってＩｒｅｆが流れている。より具体的には、基準電流Ｉｒｅｆは電源Ｖｃｃから駆動トランジスタＴｒｄを通り、さらにスイッチングトランジスタＴｒ８及びＴｒ３を介して信号線側に流れる。このとき駆動トランジスタＴｒｄのソースとゲートとの間に生じるゲート電圧Ｖｇｓの一部が画素容量Ｃｓ１に保持される。この電圧をＶｃｓ１とすると、数式７の場合と全く同様にして、以下の数式８のように表される。
【数８】
2006208745.tif 000010
【００４４】
ここで数式７と数式８を比較すれば明らかなように、式の左辺がＶｃｓ２からＶｃｓ１に置き換わる一方、式の右辺はＩｓｉｇからＩｒｅｆに置き換わっている。数式８から明らかなように、画素容量Ｃｓ１に保持された電圧Ｖｃｓ１は基準電流Ｉｒｅｆの平方根に対応している。換言すると、このＩｒｅｆ書き込み動作で、画素容量Ｃｓ１に基準電流Ｉｒｅｆに対応した電圧がサンプリングされた事になる。
【００４５】
図６は、図２に示したタイミングチャートの期間Ｔ７−Ｔ８で行われる容量キャンセル動作を示す模式図である。この動作ではスッチングトランジスタＴｒ３，Ｔｒ５及びＴｒ８がオフする一方、Ｔｒ６及びＴｒ７がオンする。これにより、画素容量Ｃｓ１のマイナス側端子と画素容量Ｃｓ２のプラス側端子が接続され、且つ画素容量Ｃｓ１のプラス側端子と画素容量Ｃｓ２のマイナス側端子が接続される。これにより画素容量Ｃｓ１とＣｓ２の容量キャンセルがＶｃｓ１とＶｃｓ２との間で行われる。つまり、画素容量Ｃｓ１に保持された電圧Ｖｃｓ１と画素容量Ｃｓ２に保持された電圧Ｖｃｓ２の差分が得られ且つこの差分が画素容量Ｃｓ２の両端に保持される。ここで画素容量Ｃｓ１とＣｓ２の容量が等しい場合、容量キャンセル後の画素容量Ｃｓ２に保持された電位Ｖｃｓ２´は以下の数式９で与えられる。
【数９】
2006208745.tif 000011
【００４６】
上記数式９から明らかなように、Ｖｃｓ２´は信号電流Ｉｓｉｇと基準電流Ｉｒｅｆとの差分に応じた値となっている。正確には、Ｉｓｉｇの平方根とＩｒｅｆの平方根との差に応じた電圧が画素容量Ｃｓ２にＶｃｓ２´として保持される事になる。
【００４７】
図７は、図２に示したタイミングＴ９以降に行われる発光期間における容量結合及び発光動作を示す模式図である。タイミングＴ９に至ると、制御信号ＤＳとＷＳ２がハイレベルになる一方、他の制御信号は全てローレベルである。したがってスイッチングトランジスタＴｒ４及びＴｒ１がオン状態になる一方、残りのスイッチングトランジスタＴｒ３，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ２，Ｔｒ８はオフ状態である。Ｔｒ４がオンになる為、駆動トランジスタＴｒｄのソースとゲートとの間で画素容量Ｃｓ２とＣｓ３が結合される。このとき駆動トランジスタＴｒｄのゲート容量Ｃｇが充分小さいので、画素容量Ｃｓ２とＣｓ３はお互いの電荷を保持した状態で結合される。つまり、発光時における駆動トランジスタＴｒｄのゲート電圧ＶｇｓはＶｇｓ＝Ｖｃｓ３＋Ｖｃｓ２´＝Ｖｔｈ＋Ｖｃｓ２´となる。
【００４８】
この様にして得られたＶｇｓを先の数式１で示したトランジスタの基本特性式に入れると、以下の数式１０に示すような駆動電流Ｉｄｓが得られる。
【数１０】
2006208745.tif 000012
【００４９】
上記数式１０の一段目で、ＶｇｓにＶｔｈ＋Ｖｃｓ２´を代入している。これにより、Ｖｔｈがキャンセルされ、駆動電流ＩｄｓはＶｃｓ２´の２乗に比例した形となる。さらに数式１０の二段目に示すようにＶｃｓ２´に数式９を代入する。このあと分母に現れる移動度μと係数部の移動度μがキャンセルされ、最終的に数式１０の三段目で表す形となる。この式から明らかなように、ＩｓｉｇとＩｒｅｆの電流差分値により駆動電流（発光電流）Ｉｄｓが決定され、駆動トランジスタのＶｔｈや移動度μのばらつきによらないユニフォーミティの高い画質を得る事ができる。さらに本発明の画素回路では黒表示時Ｉｓｉｇ＝Ｉｒｅｆに設定する。数式１０から明らかなように、Ｉｓｉｇ＝ＩｒｅｆにするとＩｄｓ＝０となり、発光電流はなくなる。この結果完全な黒表示となる。一方黒表示でもＩｒｅｆの絶対値は充分に高いレベルに設定する事ができ、１水平期間（１Ｈ）内で充分に黒信号を書き込む事ができる事になる。これにより、黒浮きや縦クロストークなどの発生を抑制でき、完全に沈んだ黒を表現でき高いコントラスト特性を得る事ができる。
【００５０】
以上説明したように、図１に示した本発明の第１実施形態にかかる画素回路は、信号電流Ｉｓｉｇが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉｄｓを供給する駆動トランジスタＴｒｄと、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいて駆動トランジスタＴｒｄの駆動電流Ｉｄｓを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ３，Ｔｒ４，Ｔｒ８と画素容量Ｃｓ２とで構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに流しその時ゲートＧに発生する信号電圧Ｖｃｓ２を第１の容量Ｃｓ２にサンプリングする。第２サンプリング手段はトランジスタＴｒ３，Ｔｒ５，Ｔｒ８と画素容量Ｃｓ１とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆを駆動トランジスタＴｒｄに通しその時ゲートＧに発生する基準電圧Ｖｃｓ１を第２の容量Ｃｓ１にサンプリングする。差分手段はトランジスタＴｒ６，Ｔｒ７と一対の画素容量Ｃｓ１，Ｃｓ２で構成されており、信号電圧Ｖｃｓ２をサンプリングした第１の容量Ｃｓ２と基準電圧Ｖｃｓ１をサンプリングした第２の容量Ｃｓ１とを相互に接続して差分Ｖｃｓ２´を求め、且つ求めた差分Ｖｃｓ２´を制御電圧として第１または第２の容量の片方であるＣｓ２に保持する。駆動トランジスタＴｒｄは、第１または第２の容量の片方であるＣｓ２に保持された制御電圧Ｖｃｓ２´をゲートＧに受けてソース（Ｓ）・ドレイン（Ｄ）間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。
【００５１】
第１及び第２サンプリング手段が各々サンプリングする信号電圧Ｖｃｓ２及び基準電圧Ｖｃｓ１は、両者の相対的な差分Ｖｃｓ２´が小さいとき発光素子ＥＬの発光量が小さくなり且つ差分Ｖｃｓ２´が大きいとき発光量が多くなる一方、両者の相対的な差分Ｖｃｓ２´が小さい時でも信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆの絶対的なレベルはサンプリングを可能とするように大きく設定されている。
【００５２】
上述した画素回路２内の制御部は、第１及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段はトランジスタＴｒ１，Ｔｒ２，Ｔｒ７と画素容量Ｃｓ３とで構成されており、前述した差分Ｖｃｓ２´を求める前に駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出してこれを第３の容量Ｃｓ３に保持し、その後保持された閾電圧Ｖｔｈを第１または第２の容量の片方であるＣｓ２に保持された制御電圧Ｖｃｓ２´に加える。これにより、閾電圧Ｖｔｈの影響を駆動電流Ｉｄｓからキャンセルする事ができる。
【００５３】
上述した参考例にかかる画素回路は、信号電流及び基準電流をサンプリングする為、一対の画素容量Ｃｓ１，Ｃｓ２を用いている。さらに駆動トランジスタの閾電圧を検出し且つこれを保持する為追加の画素容量Ｃｓ３を備えている。したがって、参考例にかかる画素回路は都合３個の画素容量Ｃｓ１，Ｃｓ２，Ｃｓ３を用いている。しかしながら、画素容量は画素内での面積占有率が高い為、レイアウト上様々な制約が生じる。そこで本発明は、上述した参考例を改善して１個の画素あたりに必要な画素容量の個数を削減する事を目的とする。この目的を達成する為、以下に詳述する構成を得た。
【００５４】
図８は、本発明にかかる画素回路の実施形態を示す模式的な回路図である。理解を容易にする為、当該段の画素回路２と次段画素回路２´を並べて表している。なお、理解を容易にする為、図１に示した参考例と対応する部分には対応する参照番号を用いている。当該段の画素回路２は、列状の信号線ＳＬと行状の走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。信号線ＳＬには図示しない電流ドライバーから信号電流Ｉｓｉｇと基準電流Ｉｒｅｆが前後して流される。走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳにはそれぞれ対応するスキャナから制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳを供給する。かかる画素回路を例えば図１５に示した表示装置の画素アレイに適用した場合、制御信号ＷＳ１，ＷＳ２，ＷＳ３はライトスキャナ４から供給され、制御信号ＡＺは補正用スキャナ７から供給され、制御信号ＤＳはドライブスキャナ５から供給される事になる。
【００５５】
次段の画素回路２´も当該段の画素回路２と同様の構成となっている。隣り合う画素回路２，２´は信号線ＳＬと並列に配した一対の接続線ＣＬ１，ＣＬ２によって相互に接続されている。なお、画素回路２´を構成する素子は、画素回路２を構成する対応素子から区別する為、参照番号に記号´を付けて、詳細な説明の重複を避ける事にする。
【００５６】
画素回路２は大きく出力部２Ｔと入力部２Ｎに分かれている。出力部２Ｔは発光素子側に位置する一方、入力部２Ｎは信号線ＳＬ側に位置する。
【００５７】
出力部２Ｔは、駆動トランジスタＴｒｄと、スイッチングトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ６と、画素容量Ｃｓ２と、発光素子ＥＬとで構成されている。駆動トランジスタＴｒｄはＰチャネル型であり、スイッチングトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ６は全てＮチャネル型である。但し本発明はこれに限られるものではなく、Ｐチャネル型とＮチャネル型のトランジスタを適宜混在させる事ができる。駆動トランジスタＴｒｄは、そのゲートＧが画素容量Ｃｓ２の一端に接続している。ソースＳは電源Ｖｃｃに接続している。ドレインＤはスイッチングトランジスタＴｒ１を介して発光素子ＥＬに接続している。発光素子ＥＬはアノード及びカソードを備えたダイオード型の有機ＥＬ素子である。アノードは駆動トランジスタＴｒｄのドレインＤ側に接続する一方、カソード側はカソード電位Ｖｃａｔｈｏｄｅに接地している。スイッチングトランジスタＴｒ１のゲートは走査線ＤＳに接続されている。スイッチングトランジスタＴｒ２は駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に介在している。トランジスタＴｒ２のゲートは走査線ＡＺに接続している。スイッチングトランジスタＴｒ３は駆動トランジスタＴｒｄのソースＳと画素容量Ｃｓ２の他端との間に介在している。スイッチングトランジスタＴｒ３のゲートは走査線ＡＺに接続している。残るスイッチングトランジスタＴｒ６は、駆動トランジスタＴｒｄのドレインＤと画素容量Ｃｓ２の他端との間に介在している。トランジスタＴｒ６のゲートは走査線ＷＳ１に接続している。画素容量Ｃｓ２の他端は入力部２Ｎ側に接続している。次段の画素回路２の出力部２Ｔ´も、当該段の画素回路２の出力部２Ｔと同じ構成である。
【００５８】
一方入力部２Ｎは、６個のスイッチングトランジスタＴｒ４，Ｔｒ５，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０と１個の画素容量Ｃｓ１とで構成されている。スイッチングトランジスタＴｒ１０は信号線ＳＬと画素容量Ｃｓ２の他端との間に接続されている。スイッチングトランジスタＴｒ１０のゲートは走査線ＷＳ１に接続している。スイッチングトランジスタＴｒ５と画素容量Ｃｓ１とスイッチングトランジスタＴｒ４は、電源Ｖｃｃと画素容量Ｃｓ２の他端との間で直列に接続されている。スイッチングトランジスタＴｒ５のゲートは走査線ＷＳ２に接続されている。同様にスイッチングトランジスタＴｒ４のゲートも走査線ＷＳ２に接続されている。画素容量Ｃｓ１の一端は接続線ＣＬ１に接続し、他端は接続線ＣＬ２に結線されている。スイッチングトランジスタＴｒ８は当該段と次段を結ぶ接続線ＣＬ１に挿入されている。スイッチングトランジスタＴｒ７は同じく当該段と次段を結ぶ接続線ＣＬ２に挿入されている。これらのスイッチングトランジスタＴｒ８，Ｔｒ７のゲートは走査線ＷＳ３に接続している。残るスイッチングトランジスタＴｒ９はスイッチングトランジスタＴｒ１０とＴｒ８の間に接続されている。トランジスタＴｒ９のゲートは走査線ＷＳ１に接続している。次段の画素回路２´の入力部も同様な構成となっている。
【００５９】
図９は、図８に示した画素回路２の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、制御信号ＤＳ，ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３の波形変化を表している。同時に信号電流Ｉｓｉｇの波形変化も表してある。この信号電流Ｉｓｉｇは１水平期間（１Ｈ）毎に信号レベルが変化する。また各水平期間内で先に信号電流Ｉｓｉｇが流れた後残りは所定の基準電流Ｉｒｅｆに切り替わる。基準電流Ｉｒｅｆは固定されているのに対し、信号電流Ｉｓｉｇは映像信号に応じて変化する。本表示装置は１フィールドで１画面を画素アレイに書き込む。図９のタイミングチャートでは、１フィールドがタイミングＴ１から始まるように記載されている。タイミングチャートに示した制御信号ＤＳ，ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３は、図８に示した画素回路２に割り当てられたものである。説明の都合上、これら当該段に割り当てられた制御信号と並列して、次段の画素回路２´に供給される制御信号ＷＳ２´も表してある。
【００６０】
当該フィールドが開始するタイミングＴ１の前の期間Ｔ０で、制御信号ＤＳ及びＷＳ２，ＷＳ２´がハイレベルにある一方残りの制御信号ＡＺ，ＷＳ１，ＷＳ３はローレベルにある。制御信号ＤＳがハイレベルなのでスイッチングトランジスタＴｒ１がオンしており、発光素子ＥＬは駆動トランジスタＴｒｄによって駆動されており、発光状態にある。また制御信号ＷＳ２もハイレベルである為、画素容量Ｃｓ１とＣｓ２は電源Ｖｃｃと駆動トランジスタＴｒｄのゲートＧとの間で直列接続された状態になる。
【００６１】
タイミングＴ１で当該フィールドが開始すると、制御信号ＡＺがローレベルからハイレベルに切り替わる。これにより駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出する準備状態に入る。続いてタイミングＴ２で制御信号ＤＳ及びＷＳ２がハイレベルからローレベルに切り替わり、発光素子ＥＬが発光状態から非発光状態になると共に、画素容量Ｃｓ１がＣｓ２から切り離され、駆動トランジスタＴｒｄの閾電圧Ｖｔｈの検出が行われる。検出された閾電圧Ｖｔｈは画素容量Ｃｓ２に保持される。続いてタイミングＴ３で制御信号ＡＺがローレベルになり、検出された閾電圧Ｖｔｈが画素容量Ｃｓ２に保持固定される。この保持固定されたＶｔｈは後の発光段階で駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。そこで、タイミングＴ２からタイミングＴ３までの期間Ｔ２‐Ｔ３をＶｔｈ補正期間と呼ぶ場合がある。
【００６２】
タイミングＴ４に進むと制御信号ＷＳ１及びＷＳ２がハイレベルに切り替わる。このとき信号線ＳＬには信号電流Ｉｓｉｇが流れている。この信号電流Ｉｓｉｇがサンプリングされて画素容量Ｃｓ１に書き込まれる。続いてタイミングＴ５で制御信号ＷＳ２がローレベルに切り替わるとＩｓｉｇの書き込みが終了する。タイミングＴ４からタイミングＴ５までＩｓｉｇが画素容量Ｃｓ１にサンプリングされる期間をＩｓｉｇ書き込み期間Ｔ４‐Ｔ５と呼ぶ場合がある。
【００６３】
続いてタイミングＴ５の後信号線ＳＬに流れる電流が信号電流ＩｓｉｇからＩｒｅｆに切り替わると、これに合わせて制御信号ＷＳ２´がハイレベルになり、基準電流Ｉｒｅｆのサンプリングが行われる。制御信号ＷＳ２´がハイレベルになると次段の画素容量Ｃｓ１´が一対の接続線ＣＬ１，ＣＬ２に接続される為、基準電流Ｉｒｅｆは次段の画素容量Ｃｓ１´に書き込まれる事になる。ここで当該段の画素容量Ｃｓ１と次段の画素容量Ｃｓ１´を区別する為、前者を内部画素容量Ｃｓ１と呼び後者を外部画素容量Ｃｓ１´と呼ぶ場合がある。タイミングＴ６で制御信号ＷＳ２´がローレベルに戻ると、Ｉｒｅｆの書き込みが終了する。タイミングＴ５を過ぎてタイミングＴ６までの期間をＩｒｅｆ書き込み期間と呼ぶ場合がある。
【００６４】
続いてタイミングＴ７で制御信号ＷＳ３が立ち上がり、タイミングＴ８で同じく制御信号ＷＳ３が立ち下がる。この制御信号ＷＳ３がハイレベルにある期間Ｔ７‐Ｔ８で内部画素容量Ｃｓ１と外部画素容量Ｃｓ１´が逆極性で接続され、サンプリングされたＩｓｉｇとＩｒｅｆの差分が求められる。この差分は内部画素容量Ｃｓ１と外部画素容量Ｃｓ１´のキャンセル動作によって行われる。そこでこの期間Ｔ７‐Ｔ８を容量キャンセル期間と呼ぶ場合がある。以上の説明から明らかな様に、タイミングＴ４〜Ｔ８まで制御信号ＷＳ１，ＷＳ２，ＷＳ３が次々にハイレベルとなる間にＩｓｉｇ及びＩｒｅｆの書き込みと容量キャンセルが行われる。この期間Ｔ４‐Ｔ８は丁度１水平期間（１Ｈ）となっている。当該画素回路２に割り当てられた１水平期間１Ｈで順次Ｉｓｉｇのサンプリング、Ｉｒｅｆのサンプリング及び両者の差分を求める動作が行われる事になる。なお、内部画素容量Ｃｓ１と外部画素容量Ｃｓ１´の容量キャンセルによって求められた差分は、内部画素容量Ｃｓ１に保持される。
【００６５】
タイミングＴ９になると、制御信号ＤＳがハイレベルに変わると共に制御信号ＷＳ２もハイレベルになる。これにより、入力部２Ｎ側の画素容量Ｃｓ１と出力部２Ｔ側の画素容量Ｃｓ２が結合されると共に、駆動電流Ｉｄｓが駆動トランジスタＴｒｄから発光素子ＥＬに供給され、発光動作が行われる。
【００６６】
図１０は、図９に示したＶｔｈ補正期間Ｔ２‐Ｔ３で行われるＶｔｈキャンセル動作を示す模式図である。この期間Ｔ２‐Ｔ３で、スイッチングトランジスタＴｒ２，Ｔｒ３はオンしている一方、残りのスイッチングトランジスタは全てオフしている。この結果画素容量Ｃｓ２の一端は駆動トランジスタＴｒｄのゲートに接続する一方、他端はトランジスタＴｒ３を介して電源Ｖｃｃに接続する。また駆動トランジスタＴｒｄのドレインとゲートはスイッチングトランジスタＴｒ２で直結される。ここで電源Ｖｃｃから発光素子ＥＬに向かって電流が流れている状態でスイッチトランジスタＴｒ１がオフになるので、電流路が遮断される為トランジスタＴｒ２を介して画素容量Ｃｓ２を充電していく。この充電に伴い駆動トランジスタＴｒｄのゲート電位は上昇していく。丁度ゲート電位が駆動トランジスタＴｒｄのＶｔｈとなった所で駆動トランジスタＴｒｄがカットオフする。この時点で検出された駆動トランジスタＴｒｄのＶｔｈが画素容量Ｃｓ２の両端に保持される。この後トランジスタＴｒ２及びＴｒ３がオフして、画素容量Ｃｓ２に保持されたＶｔｈが固定される。この様にして保持固定されたＶｔｈは後の発光動作で駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。
【００６７】
図１１は、図９のタイミングチャートに示した期間Ｔ４‐Ｔ５で行われるＩｓｉｇ書き込み動作を示す模式図である。この期間では、信号線に信号電流Ｉｓｉｇが流れている。またスイッチングトランジスタＴｒ４，Ｔｒ５，Ｔｒ６，Ｔｒ９，Ｔｒ１０がオンしている一方、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ７，Ｔｒ８がオフしている。この結果、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ，スイッチングトランジスタＴｒ６，Ｔｒ１０を通って信号線側に流れる。換言すると、Ｉｓｉｇがドレイン電流として駆動トランジスタＴｒｄを流れた事になる。この時、スイッチングトランジスタＴｒ４、Ｔｒ５がオンしている為画素容量Ｃｓ１が電源Ｖｃｃと画素容量Ｃｓ２の他端との間に接続されている。したがって、信号線に流れる信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに通した時、ゲートに発生する信号電圧が画素容量Ｃｓ１に保持される。この信号電圧Ｖｃｓ１は前述した数式７と全く同様にして、以下の数式１１の様に与えられる。
【数１１】
2006208745.tif 000013
上記数式１１から明らかなように、画素容量Ｃｓ１に保持された信号電圧Ｖｃｓ１は信号電流Ｉｓｉｇの平方根に比例している。また、駆動トランジスタＴｒｄの閾電圧Ｖｔｈの効果は画素容量Ｃｓ２に予め保持されたＶｔｈでキャンセルされている。したがって、期間Ｔ４‐Ｔ５のＩｓｉｇ書き込み動作により、画素容量Ｃｓ１に信号電流Ｉｓｉｇに対応した正味の信号電圧Ｖｃｓ１がサンプリング保持された事になる。
【００６８】
図１２は、図９に示した期間Ｔ５‐Ｔ６で行われるＩｒｅｆ書き込み動作を示す模式図である。図１１に示したＩｓｉｇ書き込み動作から本図のＩｒｅｆ書き込み動作に進むと、制御線ＷＳ２がローレベルになる結果、トランジスタＴｒ４，Ｔｒ５がオフする為、画素容量Ｃｓ１が回路から切り離される。一方制御信号ＷＳ２´がハイレベルになる結果、次段の画素容量Ｃｓ１´が一対の接続線ＣＬ１，ＣＬ２を介して当該段の画素回路２に接続される。したがって、図１１と図１２を比較すれば明らかなように、内部画素容量Ｃｓ１が外部画素容量Ｃｓ１´に切り替わった関係となっている。より具体的には、図１１のＩｓｉｇ書き込み動作では、駆動トランジスタＴｒｄのソース／ゲート間には画素容量Ｃｓ１及びＣｓ２が直列に接続されていたのに対し、本図のＩｒｅｆ書き込み動作では駆動トランジスタＴｒｄのソース（電源ラインＶｃｃ）とゲートとの間に画素容量Ｃｓ１´と画素容量Ｃｓ２が直列に接続されている。即ち、回路動作としては単に内部画素容量Ｃｓ１が外部画素容量Ｃｓ１´に入れ替わっているに過ぎない。このとき信号線には先のＩｓｉｇに代わってＩｒｅｆが流れている。より具体的には、基準電流Ｉｒｅｆは電源Ｖｃｃから駆動トランジスタＴｒｄを通り、さらにスイッチングトランジスタＴｒ６及びＴｒ１０を介して信号線側に流れる。この時駆動トランジスタＴｒｄのソースとゲートとの間に生じるゲート電圧Ｖｇｓの一部が画素容量Ｃｓ１´に保持される。この電圧を基準電圧Ｖｃｓ１´とすると、数式１１の場合と全く同様にして、以下の数式１２の様に表される。
【数１２】
2006208745.tif 000014
【００６９】
ここで数式１１と数式１２を比較すれば明らかなように、式の左辺がＶｃｓ１からＶｃｓ１´に置き換わる一方、式の右辺はＩｓｉｇからＩｒｅｆに置き換わっている。数式１２から明らかなように、画素容量Ｃｓ１´に保持された電圧Ｖｃｓ１´は基準電流Ｉｒｅｆの平方根に対応している。換言すると、このＩｒｅｆ書き込み動作で、外部画素容量Ｃｓ１´に基準電流Ｉｒｅｆに対応した基準電圧Ｖｃｓ１´がサンプリングされた事になる。
【００７０】
図１３は、図９に示したタイミングチャートの期間Ｔ７‐Ｔ８で行われる容量キャンセル動作を示す模式図である。この動作ではスイッチングトランジスタＴｒ７，Ｔｒ８がオンする一方、残りのスイッチングトランジスタは全てオフする。これにより、内部画素容量Ｃｓ１の−端子側と外部画素容量Ｃｓ１´の＋側端子が一方の接続線及びトランジスタＴｒ７を介して接続され、且つ内部画素容量Ｃｓ１の＋側端子と外部画素容量Ｃｓ１´の−側端子が他方の接続線及びスイッチングトランジスタＴｒ８を介して接続される。これにより画素容量Ｃｓ１とＣｓ´１の容量キャンセルがＶｃｓ１とＶｃｓ１´との間で行われる。つまり内部画素容量Ｃｓ１に保持された信号電圧Ｖｃｓ１と外部画素容量Ｃｓ１´に保持された基準電圧Ｖｃｓ１´の差分が得られ且つこの差分が制御電圧Ｖｃｓ１´´として内部画素容量Ｃｓ１の両端に保持される。ここで内部画素容量Ｃｓ１と外部画素容量Ｃｓ１´の容量が等しいので、容量キャンセル後の画素容量Ｃｓ１に保持された制御電圧Ｖｃｓ１´´は以下の数式１３で与えられる。
【数１３】
2006208745.tif 000015
【００７１】
上記数式１３から明らかなように、制御電圧Ｖｃｓ１´´は信号電流Ｉｓｉｇと基準電流Ｉｒｅｆとの差分に応じた値となっている。正確には、Ｉｓｉｇの平方根とＩｒｅｆの平方根との差に応じた制御電圧が画素容量Ｃｓ１にＶｃｓ１´´として保持される事になる。
【００７２】
図１４は、図９に示したタイミングＴ９以降に行われる発光期間における容量結合及び発光動作を示す模式図である。タイミングＴ９に至ると、制御信号ＤＳとＷＳ２がハイレベルになる一方、他の制御信号は全てローレベルである。したがってスイッチングトランジスタＴｒ１，Ｔｒ４，Ｔｒ５がオン状態になる一方、残りのスイッチングトランジスタは全てオフ状態である。トランジスタＴｒ４，Ｔｒ５がオンになる為、駆動トランジスタＴｒｄのソース（電源ラインＶｃｃ）とゲートとの間で画素容量Ｃｓ１とＣｓ２が結合される。この時駆動トランジスタＴｒｄのゲート容量Ｃｇが充分小さいので、画素容量Ｃｓ１とＣｓ２はお互いの電荷を保持した状態で結合される。つまり、発光時における駆動トランジスタＴｒｄのゲート電圧Ｖｇｓは画素容量Ｃｓ１に保持された制御電圧Ｖｃｓ１´´と画素容量Ｃｓ２に保持された閾電圧Ｖｔｈの和となり、Ｖｇｓ＝Ｖｃｓ１´´＋Ｖｔｈで与えられる。
【００７３】
この様にして得られたＶｇｓを先の数式１で示したトランジスタの基本特性式に入れると、以下の数式１４に示すような駆動電流Ｉｄｓが得られる。
【数１４】
2006208745.tif 000016
上記数式１４の１段目で、ＶｇｓにＶｃｓ１´´＋Ｖｔｈを代入している。これによりＶｔｈがキャンセルされ、駆動電流ＩｄｓはＶｃｓ１´´の２乗に比例した形となる。さらに数式１４の２段目に示すようにＶｃｓ１´´に数式１３を代入する。このあと分母に現れる移動度μと係数部の移動度μがキャンセルされ、最終的に数式１４の３段目で表す形となる。この式から明らかなように、ＩｓｉｇとＩｒｅｆの電流差分値により駆動電流（発光電流）Ｉｄｓが決定され、駆動トランジスタのＶｔｈや移動度μのばらつきによらないユニフォーミティの高い画質を得る事ができる。さらに本発明の画素回路では黒表示時Ｉｓｉｇ＝Ｉｒｅｆに設定する。数式１４から明らかなように、Ｉｓｉｇ＝ＩｒｅｆにするとＩｄｓ＝０となり、発光電流はなくなる。この結果完全な黒表示となる。一方黒表示でもＩｒｅｆの絶対値は充分に高いレベルに設定する事ができ、１水平期間（１Ｈ）内で充分に黒信号を書き込むことができる。これにより、黒浮きや縦クロストークなどの発生を抑制でき、完全に沈んだ黒の色調を表現でき高いコントラストを得ることが可能である。なお、上記実施形態では、内部画素容量に信号電圧を書き込む一方外部画素容量に基準電圧を書き込んでいるが、本発明はこれに限られるものではなく逆にしても良い。また、上記実施形態では外部画素容量として次段の画素容量を利用しているが、本発明はこれに限られるものではなく別の段に属する画素回路の画素容量であれば良い。この様に、別の段の画素回路の画素容量を利用する事で、画素１個あたりに必要な容量素子の個数を削減する事ができる。
【００７４】
以上説明したように、本発明にかかる画素回路は、信号電流Ｉｓｉｇが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉｄｓを供給する駆動トランジスタＴｒｄと、画素容量Ｃｓ１を備えると共に制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいて駆動トランジスタＴｒｄの駆動電流Ｉｄｓを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段はスイッチングトランジスタＴｒ６，Ｔｒ５，Ｔｒ４，Ｔｒ９，Ｔｒ１０で構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに通しその時ゲートに発生する信号電圧Ｖｃｓ１を当該画素回路２の内部に配された内部画素容量Ｃｓ１または当該画素回路２とは別の画素回路２´に配された外部画素容量Ｃｓ１´の一方にサンプリングする。上述の実施形態では、サンプリングされた信号電圧Ｖｃｓ１は内部画素容量Ｃｓ１に保持されている。第２サンプリング手段はスイッチングトランジスタＴｒ６，Ｔｒ９，Ｔｒ１０で構成されており、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆを駆動トランジスタＴｒｄに通しその時ゲートに発生する基準電圧Ｖｃｓ１´を内部画素容量Ｃｓ１または外部画素容量Ｃｓ´の他方にサンプリングする。上述の実施形態では、基準電圧Ｖｃｓ１´は外部画素容量Ｃｓ１´にサンプリングされる。なお、上述の実施形態ではＩｓｉｇ，Ｉｒｅｆの順にサンプリングを行ったが、本発明はこれに限られるものではなくＩｒｅｆ，Ｉｓｉｇの順にサンプリングを行うことも可能である。差分手段はトランジスタＴｒ７，Ｔｒ８からなり、信号電圧Ｖｃｓ１と基準電圧Ｖｃｓ１´をサンプリングした内部画素容量Ｃｓ１とＣｓ１´を相互に接続して差分を求め且つ求めた差分を制御電圧Ｖｃｓ１´´として内部画素容量Ｃｓ１に保持する、駆動トランジスタＴｒは内部画素容量Ｃｓ１に保持された制御電圧Ｖｃｓ１´´をゲートに受けてソース・ドレイン間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。画素回路２の制御部はさらにスイッチングトランジスタＴｒ２，Ｔｒ３からなる補正手段を備えており、駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出してこれを追加の画素容量Ｃｓ２に保持し、且つ保持された閾電圧Ｖｔｈを内部画素容量Ｃｓ１に保持された制御電圧Ｖｃｓ１´´に加える。これにより、閾電圧Ｖｔｈの影響を駆動電流Ｉｄｓからキャンセルする事ができる。
【図面の簡単な説明】
【００７５】
【図１】参考例にかかる画素回路を示す回路図である。
【図２】図１に示した画素回路の動作説明に供するタイミングチャートである。
【図３】同じく動作説明に供する模式図である。
【図４】同じく動作説明に供する模式図である。
【図５】同じく動作説明に供する模式図である。
【図６】同じく動作説明に供する模式図である。
【図７】同じく動作説明に供する模式図である。
【図８】本発明にかかる画素回路の実施形態を示す回路図である。
【図９】図８に示した画素回路の動作説明に供するタイミングチャートである。
【図１０】同じく動作説明に供する模式図である。
【図１１】同じく動作説明に供する模式図である。
【図１２】同じく動作説明に供する模式図である。
【図１３】同じく動作説明に供する模式図である。
【図１４】同じく動作説明に供する模式図である。
【図１５】従来の表示装置の一例を示す全体ブロック図である。
【図１６】図１５に示した従来の表示装置に含まれる画素回路の構成を示す回路図である。
【図１７】図１５に示した従来の表示装置の画面の一例を示す模式図である。
【符号の説明】
【００７６】
１・・・画素アレイ、２・・・画素回路、３・・・電流ドライバー、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、Ｔｒｄ・・・駆動トランジスタ、Ｔｒ１・・・スイッチングトランジスタ、Ｔｒ２・・・スイッチングトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒ５・・・スイッチングトランジスタ、Ｔｒ６・・・スイッチングトランジスタ、Ｔｒ７・・・スイッチングトランジスタ、Ｔｒ８・・・スイッチングトランジスタ、Ｔｒ９・・・スイッチングトランジスタ、Ｔｒ１０・・・スイッチングトランジスタ、ＥＬ・・・発光素子、Ｃｓ１・・・画素容量、Ｃｓ２・・・画素容量、Ｃｓ３・・・画素容量
【図１】
2006208745.tif 000017
【図２】
2006208745.tif 000018
【図３】
2006208745.tif 000019
【図４】
2006208745.tif 000020
【図５】
2006208745.tif 000021
【図６】
2006208745.tif 000022
【図７】
2006208745.tif 000023
【図８】
2006208745.tif 000024
【図９】
2006208745.tif 000025
【図１０】
2006208745.tif 000026
【図１１】
2006208745.tif 000027
【図１２】
2006208745.tif 000028
【図１３】
2006208745.tif 000029
【図１４】
2006208745.tif 000030
【図１５】
2006208745.tif 000031
【図１６】
2006208745.tif 000032
【図１７】
2006208745.tif 000033