(57)【要約】      （修正有）【課題】ＦＩＦＯを用いた非同期伝送を行う伝送制御装置であって、ジッタに起因したＦＩＦＯの残存データ量の変動に即応して残存データ量を速やかに適正値に収束させる伝送制御装置を提供する。【解決手段】ＦＩＦＯ１０は、入力データを書き込みアドレスにより指定されるエリアに記憶し、読み出しアドレスにより指定されるエリアに記憶されたデータを出力する。書き込み制御部３０は、ｍビットからなる入力位相情報を更新し、入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を書き込みアドレスとしてＦＩＦＯ１０に供給する。読み出し制御部４０は、ｍビットからなる出力位相情報を更新し、出力位相情報における上位ｊビットからなるビット列を読み出しアドレスとしてＦＩＦＯ１０に供給する。ＰＬＬ８０は、読み出し要求信号ＲＲに応じて変化する出力位相情報に位相同期して入力位相情報が更新されるように入力位相情報の更新速度を制御する。【選択図】図１
2006261812.tif 000002
【特許請求の範囲】
【請求項１】
入力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを出力する記憶手段と、
ｍビット（ｍは複数）からなる入力位相情報を更新するとともに、前記入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、
ｍビット（ｍは複数）からなる出力位相情報を更新するとともに、前記出力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、
前記入力位相情報または出力位相情報の一方に位相同期して前記入力位相情報または出力位相情報の他方が更新されるように前記入力位相情報または出力位相情報の他方の更新速度を制御する位相同期化手段と
を具備することを特徴とする伝送制御装置。
【請求項２】
前記位相同期化手段は、
前記記憶手段におけるデータの書き込みまたは読み出しを要求する信号の発生を許可する許可信号を周波数制御情報に応じた時間密度で生成する可変周波数発振手段と、
前記入力位相情報および出力位相情報の差分が適性値となるように、前記周波数制御情報を修正する周波数制御手段と
を具備することを特徴とする請求項１に記載の伝送制御装置。
【請求項３】
補間手段と、伝送制御手段とを具備し、
前記補間手段は、
第１のサンプリング周波数のデータを順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、
前記補間演算用入力データ保持手段に保持された補間演算用入力データ列を用いた補間演算により第２のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、
前記伝送制御手段は、
前記補間手段から出力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを出力する記憶手段と、
ｍビット（ｍは複数）からなる入力位相情報を更新するとともに、前記入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、
読み出し要求信号に応じて、ｍビット（ｍは複数）からなる出力位相情報を更新するとともに、前記出力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、
前記出力位相情報に位相同期して前記入力位相情報が更新されるように前記入力位相情報の更新速度を制御する位相同期化手段と
を具備することを特徴とするサンプリング周波数変換装置。
【請求項４】
補間手段と、伝送制御手段とを具備し、
前記補間手段は、
前記伝送制御手段を介して出力される第１のサンプリング周波数のデータを順次取り込んで、補間演算用入力データ列として保持する補間演算用入力データ保持手段と、
前記補間演算用入力データ保持手段に保持された補間演算用入力データ列を用いた補間演算により第２のサンプリング周波数のデータを生成して出力する補間演算手段とを具備し、
前記伝送制御手段は、
入力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを前記補間手段に出力する記憶手段と、
書き込み要求信号に応じて、ｍビット（ｍは複数）からなる入力位相情報を更新するとともに、前記入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、
ｍビット（ｍは複数）からなる出力位相情報を更新するとともに、前記出力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、
前記入力位相情報に位相同期して前記出力位相情報が更新されるように前記出力位相情報の更新速度を制御する位相同期化手段と
を具備することを特徴とするサンプリング周波数変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジッタ吸収機能を有する伝送制御装置およびこの伝送制御装置を用いたサンプリング周波数変換装置に関する。
【背景技術】
【０００２】
デジタルオーディオ等の分野では、各々独立したクロックに同期して動作する２つの機器間でデータの授受が行われることが多い。そのような場合、前段の機器では同機器のクロックに同期してデータ出力が行われ、後段の機器では同機器のクロックに同期してデータ入力が行われるが、両機器のクロックはジッタを有しているのが一般的である。そこで、両機器間にジッタ吸収のためのＦＩＦＯ（First-In First-Out；先入れ先出し方式のバッファ）が介挿され、データ伝送はこのＦＩＦＯを介して行われることが多い。また、このようなＦＩＦＯの使用に加えて、クロックのジッタに起因してＦＩＦＯがオーバフローあるいはアンダフローを起こさぬようＦＩＦＯ内の読み出し未了の残存データ量を監視し、残存データ量が適正値よりも増加した場合には、例えばＦＩＦＯにおけるデータ出力速度を増加させ、データ残量が適正値よりも低下した場合には、例えばＦＩＦＯにおけるデータ出力速度を低下させるＰＬＬ（Phase Locked Loop）制御が行われる場合もある。また、デジタルオーディオ等の分野では、様々なサンプリング周波数に対応した機器が提供されているため、サンプリング周波数の異なる機器同士が接続される場合も多い。そのような場合、例えば前段の機器から出力されるサンプルデータのサンプリング周波数を後段の機器のサンプリング周波数に合わせるサンプリング周波数変換装置が用いられる。特許文献１は、上述したＦＩＦＯおよびＰＬＬ制御をサンプリング周波数変換装置に適用した技術を開示している。
【特許文献１】特開平１１−５５０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した従来の技術において、ジッタに起因したＦＩＦＯの残存データ量の変動を速やかに適正値に収束させるためには、ＰＬＬ制御に用いるＦＩＦＯの残存データ量の分解能を高くし、残存データ量の微妙な変化に即応して、ＦＩＦＯにおけるデータ出力速度等を微調整することが求められる。しかし、残存データ量の分解能は、ＦＩＦＯの段数に依存し、これを高めるためにはＦＩＦＯの段数を多くする必要がある。このため、従来の伝送制御装置は、ジッタへの応答性を高めて、ＦＩＦＯの残存データ量を速やかに適正値に収束させるために、大きな段数のＦＩＦＯを用いていた。しかし、このような段数の大きなＦＩＦＯを用いることは、伝送制御装置の回路規模を大きくしてしまうという問題があった。
【０００４】
この発明は上述した事情に鑑みてなされたものであり、回路の大規模化を招くことなく、ジッタに起因したＦＩＦＯの残存データ量の変動に即応して残存データ量を速やかに適正値に収束させることができる伝送制御装置およびこれを用いたサンプリング周波数変換装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
この発明は、入力されるデータを書き込みアドレスにより指定されるエリアに記憶するとともに、読み出しアドレスにより指定されるエリアに記憶されたデータを出力する記憶手段と、ｍビット（ｍは複数）からなる入力位相情報を更新するとともに、前記入力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記書き込みアドレスとして前記記憶手段に供給する書き込み制御手段と、ｍビット（ｍは複数）からなる出力位相情報を更新するとともに、前記出力位相情報における上位ｊビット（ｊ＜ｍ）からなるビット列を前記読み出しアドレスとして前記記憶手段に供給する読み出し制御手段と、前記入力位相情報または出力位相情報の一方に位相同期して前記入力位相情報または出力位相情報の他方が更新されるように前記入力位相情報または出力位相情報の他方の更新速度を制御する位相同期化手段とを具備することを特徴とする伝送制御装置を特徴とする伝送制御装置を提供する。
また、この発明は、かかる伝送制御装置を用いたサンプリング周波数変換装置を提供する。
かかる発明によれば、残存データ量を適正値に収束させる位相同期のための動作は、記憶手段に供給される書き込みアドレスおよび読み出しアドレスよりもビット数が多く、分解能の高い入力位相情報および出力位相情報に基づいて行われる。従って、記憶手段の大規模化を招くことなく、入力位相情報または出力位相情報の一方に他方を位相同期させる動作を高い分解能で行うことができ、ジッタに起因した残存データ量の変動に即応し、残存データ量を速やかに適正値に戻すことが可能となる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して、本発明の最良な実施の形態について説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。このサンプリング周波数変換装置は、大別すると、伝送制御装置１００Ａと、補間部２００Ａと、インタフェース３００Ａにより構成されている。
【０００７】
補間部２００Ａは、図２に示すように、ｎ段のシフトレジスタ２０１と、補間係数発生部２０２と、畳み込み演算部２０３とを有している。ここで、シフトレジスタ２０１は、補間部２００Ａの前段部から第1のサンプリング周波数のデータを順次取り込み、取り込んだ過去n個分のデータ列を補間演算用入力データ列として保持する。
【０００８】
補間係数発生部２０２には、伝送制御装置１００Ａから補間比Δｔが供給される。この補間比Δｔは、補間部２００Ａにおいて生成すべきデータのサンプリング点の位相を示している。さらに詳述すると、本実施形態において、補間部２００Ａは、図３に例示するように、シフトレジスタ２０１に保持された補間演算用入力データ列Ｄ０〜Ｄｎ−１におけるデータＤｍ＋１とデータＤｍとの間に存在するデータＰｋを補間演算により求めるものであり、補間比Δｔは、時間軸上においてデータＤｍ＋１のサンプリング点とデータＤｍのサンプリング点との間のどの位置に補間演算により求めるべきデータＰｋのサンプリング点があるかを示している。補間係数発生部２０２は、例えば各種の補間比Δｔに対応した補間係数列を記憶したＲＯＭであり、伝送制御装置１００Ａから与えられる補間比Δｔに対応した補間係数列ａ０〜ａｎ−１を出力する。
【０００９】
畳み込み演算部２０３は、伝送制御装置１００Ａからメインクロックφに同期したデータ入力許可信号ＩＥが与えられるのに応じて、シフトレジスタ２０１に保持された補間演算用入力データ列Ｄ０〜Ｄｎ−１に補間係数発生部２０２から出力された補間係数列ａ０〜ａｎ−１を畳み込み、第2のサンプリング周波数のデータＰｋを出力する。ここで、メインクロックφは、第１のサンプリング周波数の４倍の周波数を有するクロックであるが、伝送制御装置１００Ａは、このメインクロックφに同期したデータ入力許可信号ＩＥを第２のサンプリング周波数に相当する時間密度で補間部２００Ａに供給する。なお、このような時間密度でデータ入力許可信号ＩＥを発生するための構成については後述する。
【００１０】
補間演算により求めるべきデータのサンプリング点は、第２のサンプリング周波数に対応した速度で時間軸上を移動する。この結果、図３に例示するように、現在、補間演算により求めたデータＰｋの次に求めるべきデータＰｋ−１の位相がシフトレジスタ２０１に記憶されたデータＤｍの位相よりも進むことが起こりうる。この場合には、データＰｋの補間演算後、次のデータＰｋ−１の補間演算に備えて、新たなデータＤ−１が前段の装置からシフトレジスタ２０１に取り込まれ、シフトレジスタ２０１内の最も古いデータＤｎ−１は廃棄される。補間演算により求めるデータの位相を逐次進める操作は、現状の補間比Δｔに対し、第１のサンプリング周波数と第２のサンプリング周波数との比に基づいて決定される周波数制御情報ｙを加える、という操作の繰り返しにより行われる。この操作は、伝送制御装置１００Ａにより行われるものであるが、詳細は後述する。
【００１１】
図１における伝送制御装置１００Ａは、以上説明した補間部２００Ａから第２のサンプリング周波数のデータ列を受け取って保存し、これをインタフェース３００Ａからの読み出し要求信号ＲＲに同期したタイミングで出力する装置である。インタフェース３００Ａは、外部機器からのデータ要求信号ＬＲＣＫに応じて、読み出し要求ＲＲを伝送制御装置１００Ａに出力し、これに応じて伝送制御装置１００Ａから出力されるデータをシリアルなビット列ＳＤＯとして出力する装置である。
【００１２】
次に、伝送制御装置１００Ａの構成について説明する。
ＦＩＦＯ１０は、ＲＡＭ（Random Access Memory）などにより構成される先入れ先出し形式のバッファであり、本実施形態のものは所定ビット数の入力データを最大４個記憶することができる。ＦＩＦＯ１０は、補間部２００Ａから供給されるデータＰｋを順次保存し、古いものから順にインタフェース３００Ａに出力する。書き込み制御部３０は、メインクロックφがＡＮＤゲート１０１を通過して書き込み要求信号ＷＲとして与えられたときｍビットからなる入力位相情報の最下位ビットにビット“１”を加算する全加算処理を行う。本実施形態において、ｍは４である。また、書き込み制御部３０は、書き込み要求信号ＷＲが与えられたときに、入力位相情報の上位ｊビットにより表される入力位相情報の整数部が増加したとき、この上位ｊビットからなるビット列を書き込みアドレスとし、書き込み要求信号ＷＥとともにＦＩＦＯ１０に供給する。本実施形態において、ｊは２である。ＦＩＦＯ１０に供給される入力データＰｋは、書き込み要求信号ＷＥにより、ＦＩＦＯ１０内の書き込みアドレスによって指定されるエリアに書き込まれる。読み出し制御部４０は、インタフェース３００Ａからの読み出し要求信号ＲＲに応じて、ｍビットからなる出力位相情報の整数部を「１」だけインクリメントして出力するとともに、その時点における出力位相情報の整数部を読み出しアドレスとし、読み出し要求信号ＲＥとともにＦＩＦＯ１０に供給する。ここで、読み出しアドレスは、ＦＩＦＯ１０内に残存している読み出し未了の入力データのうち最も古いものを指定している。この読み出しアドレスにより指定された入力データは、読み出し要求信号ＲＥによりＦＩＦＯ１０から読み出され、インタフェース３００Ａに供給される。
【００１３】
位相差検出部５０は、ＡＮＤゲート１０２を介してメインクロックφが与えられたとき、書き込み制御部３０が発生しているｍビットの入力位相情報と読み出し制御部４０が発生しているｍビットの出力位相情報との差分である位相差を検出する回路である。この位相差の整数部は、現時点においてＦＩＦＯ１０に残存する読み出し未了の入力データの個数である残存データ量を表している。
【００１４】
位相差検出部５０から出力される位相差ΔＳは、このようにＦＩＦＯ１０内のデータの残存データ量を示すと同時に、ＦＩＦＯ１０における入力データと出力データの位相差を示している。そして、上述した読み出し制御部４０と、書き込み制御部３０と、位相差検出部５０と、周波数制御部６０と、可変周波数発振部７０は、この位相差を適正値に収束させるＰＬＬ８０を構成している。
【００１５】
周波数制御部６０は、修正量発生部６１、全加算器６２、ラッチ回路６３およびリミタ６４から構成されている。修正量発生部６１は、位相差ΔＳを適正値に戻すために周波数制御情報ｙに加算する修正量ΔＴを発生する手段である。この修正量ΔＴの発生方法には、各種考えられるが、例えば次のものがある。
【００１６】
＜＜第１の方法＞＞
この方法では、位相差ΔＳが適正値よりも大きい場合には、ＦＩＦＯにおけるデータ入力速度を低下させるべく両者の差分に応じた絶対値を有する正の修正量を発生し、位相差ΔＳが適正値よりも小さい場合には、ＦＩＦＯにおけるデータ入力速度を上昇させるべく両者の差分に応じた絶対値を有する負の修正量を発生する。この方法は、簡易な回路により実現可能であるという利点がある。
【００１７】
＜＜第２の方法＞＞
この方法では、原則として、第１の方法のように、位相差ΔＳから適正値を差し引いた値に応じた修正量ΔＴを発生するが、例外として、以下の４つの場合には修正量ΔＴとして「０」を発生する。
ａ．位相差ΔＳが適正値を越えており、増加中である場合
ｂ．位相差ΔＳが適正値を下回っており、減少中である場合
ｃ．位相差ΔＳが増加状態から減少状態に転じた場合
ｄ．位相差ΔＳが減少状態から増加状態に転じた場合
この方法は、不要に位相差ΔＳが適正値に向かおうとしているときにはデータ入力速度の修正が行われないため、必要以上にデータ入力速度の修正が行われて残存データ量が変動するのを防止することができるという利点がある。
【００１８】
＜＜第３の方法＞＞
この方法では、次のように修正量ΔＴを発生する。
ａ．位相差ΔＳが増加中であり、かつ、適正値を越えている場合または位相差ΔＳが上限値である場合には、位相差ΔＳと適正値との差分に応じた正の修正量ΔＴを発生して、ＦＩＦＯ１０におけるデータ入力速度を低下させる。
ｂ．位相差ΔＳが減少中であり、かつ、適正値を下回っている場合または位相差ΔＳが下限値である場合には、位相差ΔＳと適正値との差分に応じた負の修正量ΔＴを発生して、データ入力速度を上昇させる。
ｃ．上記ａおよびｂ以外の場合には、修正量ΔＴとして「０」を出力する。
この方法は、位相差ΔＳが適正値から外れて発散しようとしている場合または完全に発散している場合に限り、データ入力速度の修正を行うので、不要な期間にデータ入力速度の修正を行うことがなく、位相差ΔＳを速やかに適正値に収束させ、残存データ量の変動を低く抑えることができるという利点がある。
【００１９】
全加算器６２およびラッチ回路６３は、以上のようにして発生される修正量ΔＴに基づいて周波数制御情報ｙを修正する手段を構成している。まず、全加算器６２は、ラッチ回路６３に保持された現在の周波数制御情報ｙと変換部６１から供給される修正量ΔＴとに基づき、下記式（１）に示す演算を行う。全加算器６２の出力データである新たな周波数制御情報ｙは、ＡＮＤゲート１０３を介してメインクロックφがラッチ回路６３に与えられるとき、ラッチ回路６３によりラッチされ、リミタ６４によって、ある上限値以下に制限され、可変周波数発振部７０に供給される。
ｙ←ｙ＋ΔＴ・・・・・（１）
ラッチ回路６３は、初期設定が可能な構成となっている。このサンプリング周波数変換装置が動作を開始するとき、ラッチ回路６３には、周波数制御情報の初期値ｙとして次式で示される値が設定される。
ｙ＝定数×（ｆ１／（４・ｆ２））    ・・・・・（２）
ここで、ｆ１はサンプリング周波数変換前の第１のサンプリング周波数、ｆ２はサンプリング周波数変換後の第２のサンプリング周波数である。
【００２０】
可変周波数発振部７０は、全加算器７１と、ラッチ回路７２と、ＡＮＤゲート７３と、ダウンカウンタ７４と、イネーブル信号発生回路７５と、ラッチ回路７６とにより構成されている。全加算器７１は、周波数制御部６０から出力される周波数制御情報ｙとラッチ回路７２の出力データの小数部である補間比Δｔとを加算して出力する。この周波数制御情報ｙと補間比Δｔとの加算により、上述した「補間演算により求めるデータの位相を逐次進める操作」が行われる。ラッチ回路７２は、ＡＮＤゲート７３を介してメインクロックφが与えられたとき、全加算器７１の出力データをラッチして出力する。ダウンカウンタ７４には、このラッチ回路７２の出力データの整数部から「１」を減じた値がプリセットデータとして与えられる。ダウンカウンタ７４は、後述するイネーブル信号ＥＮがアサートされているとき、メインクロックφに同期して、このプリセットデータをカウント値として取り込み、以後、メインクロックφによるダウンカウントを行う。イネーブル信号発生回路７５は、例えばラッチ回路により構成されており、ダウンカウンタ７４のカウント値が「０」になったとき、メインクロックφに同期してイネーブル信号ＥＮをアサートする。なお、イネーブル信号発生回路７５は、上述したラッチ回路６３の初期設定が行われるときに同時に初期設定され、この初期設定の際にはダウンカウンタ７４のカウント値の如何に拘わらずイネーブル信号ＥＮをアサートするように構成されている。ラッチ回路７６は、データ入力許可信号ＩＥが与えられることにより、ラッチ回路７２の出力データの小数部をラッチして補間比Δｔとして補間部２００Ａに出力する。
【００２１】
イネーブル信号ＥＮがアサートされているとき、ＡＮＤゲート１０１は、メインクロックφを書き込み要求信号ＷＲとして書き込み制御部３０に出力する。また、ＡＮＤゲート７３、１０２および１０３は、イネーブル信号ＥＮがアサートされているときに、ラッチ回路７２、位相差検出部５０およびラッチ回路６３にメインクロックφを供給する。ＡＮＤゲート７３を介してラッチ回路７２にメインクロックφが与えられたとき、ラッチ回路７２に格納されるデータの整数部が２以上増加する場合がある。これは、図３を参照して説明したように、この次に補間部２００Ａにおいて求めるべきデータの位相が、現在、シフトレジスタ２０１に保持されているデータＤｍの位相よりも進んでいないことを意味する。従って、その場合にはダウンカウンタ７４により数クロックのダウンカウントが行われ、補間部２００Ａでは補間演算に必要な新たなデータを前段の装置からシフトレジスタ２０１に取り込む動作が行われる。
【００２２】
カウンタ１１０は、４進のカウンタであり、イネーブル信号ＥＮが４回アサートされる度に、信号“１”を出力する。ＡＮＤゲート１１１は、この信号“１”がカウンタ１１０から出力されているとき、メインクロックφをデータ入力許可信号ＩＥとして補間部２００Ａおよびラッチ回路７６に出力する。このようにカウンタ１１０およびＡＮＤゲート１１１により、イネーブル信号ＥＮの周波数を１／４にして、データ入力許可信号ＩＥを発生しているのは、次の理由による。すなわち、位相差ΔＳを適正値に収束させるためのＰＬＬ制御は第１のサンプリング周波数の４倍の周波数のメインクロックφに同期して行われ、イネーブル信号ＥＮもこのメインクロックφに同期して発生されるところ、補間部２００ＡからＦＩＦＯ１０へのデータの供給は、第１のサンプリング周波数に対応した速度で行われる必要があるからである。
以上が伝送制御装置１００Ａの構成の詳細である。
【００２３】
次に本実施形態の動作を説明する。
このサンプリング周波数変換装置の動作が開始されるとき、初期設定動作が行われる。この初期設定動作では、伝送制御装置１００Ａ内のラッチ回路６３に前掲式（２）により与えられる周波数制御情報の初期値ｙが書き込まれる。また、初期設定動作では、イネーブル信号発生回路７５によってイネーブル信号ＥＮがアサートされる。このため、ラッチ回路６３に書き込まれた周波数制御情報ｙは、リミタ６４および全加算器７１を介してラッチ回路７２に書き込まれ、このラッチ回路７２に書き込まれた周波数制御情報ｙの整数部は、ダウンカウンタ７４にプリセットされる。その後、ダウンカウンタ７４では、メインクロックφに基づくダウンカウントが行われる。そして、ダウンカウンタ７４のカウント値が「０」になると、イネーブル信号発生回路７５によってイネーブル信号ＥＮがアサートされる。この結果、メインクロックφがＡＮＤゲート７３を介してラッチ回路７２に供給され、その時点における全加算器７１の出力データ、すなわち、周波数制御部６０から出力される周波数制御情報とラッチ回路７２の出力データの小数部との加算結果がラッチ回路７２に書き込まれる。そして、ラッチ回路７２の出力データの整数部はダウンカウンタ７４にプリセットされる。このような動作が繰り返される結果、周波数制御情報に応じた平均的な時間密度でイネーブル信号ＥＮが発生される。
【００２４】
メインクロックφは、イネーブル信号ＥＮが発生される度に、ＡＮＤゲート１０１を通過し、書き込み要求信号ＷＲとして書き込み制御部３０に各々与えられる。また、メインクロックφは、イネーブル信号ＥＮが発生される度に、ＡＮＤゲート１０２〜１０３を通過し、位相差検出部５０およびラッチ回路６３に与えられる。さらにイネーブル信号ＥＮの４回のアサートに対して１回の割合でメインクロックφに同期したデータ入力許可信号ＩＥがＡＮＤゲート１１１から補間部２００Ａおよびラッチ回路７６出力される。このデータ許可信号ＩＥが出力されることにより、ラッチ回路７２に保持されたデータがラッチ回路７６に補間比Δｔとしてラッチされ、補間部２００Ａに送られる。補間部２００Ａでは、データ入力許可信号ＩＥに応じて、その時点における補間比Δｔに対応した補正係数列とシフトレジスタ２０１に保持されたデータ列を用いた補間演算により、第２のサンプリング周波数のデータＰｋが生成され、ＦＩＦＯ１０に供給される。
【００２５】
書き込み制御部３０は、書き込み要求信号ＷＲが与えられたとき、ｍビットからなる入力位相情報の最下位ビットにビット“１”を加算する全加算処理を行う。また、書き込み制御部３０は、この全加算処理により入力位相情報の上位ｊビットにより表される数値が増加した場合には、この上位ｊビットを書き込みアドレスとし、書き込み要求信号ＷＥとともにＦＩＦＯ１０に供給する。この結果、補間部２００ＡからのデータＰｋがＦＩＦＯ１０における書き込みアドレスにより指定されるエリアに書き込まれる。
【００２６】
一方、インタフェース３００Ａは、外部機器からクロックＬＲＣＫが供給されるのに応じて、読み出し要求信号ＲＲを出力する。読み出し制御部４０は、この読み出し要求信号ＲＲに応じて、出力位相情報の上位ｊビットである整数部を「１」だけインクリメントし、この出力位相情報の整数部、すなわち、ＦＩＦＯ１０に記憶された最も古いデータを指定する読み出しアドレスを読み出し要求信号ＲＥとともにＦＩＦＯ１０に供給する。この結果、最も古いデータがＦＩＦＯ１０から読み出され、インタフェース３００Ａに供給される。
【００２７】
位相差検出部５０は、イネーブル信号ＥＮがアサートされ、ＡＮＤゲート１０２を介してメインクロックφが与えられたとき、その時点における入力位相情報と出力位相情報との差分である位相差ΔＳを求める。この位相差ΔＳを求める動作は、イネーブル信号ＥＮがアサートされる度に行われる。そして、修正量発生部６１により、この位相差ΔＳに応じた修正量ΔＴが発生される。
【００２８】
このようにして出力される修正量ΔＴとラッチ回路６３に記憶された現在の周波数制御情報ｙとが全加算器６２により加算され、ＡＮＤゲート１０３からのメインクロックφにより、新たな周波数制御情報ｙとしてラッチ回路６３に書き込まれる。この結果、正の修正量ΔＴが出力されているときには周波数制御情報ｙが増加し、負の修正量ΔＴが出力されているときには周波数制御情報ｙが減少し、修正量ΔＴとして「０」が出力されているときには周波数制御情報ｙは現状値を維持する。
【００２９】
周波数制御部６０では、このように修正量ΔＴに基づく周波数制御情報ｙの増減の調整が行われ、可変周波数発振部７０では、このような調整を経た周波数制御情報ｙに基づきイネーブル信号ＥＮが出力される。ここで、周波数制御情報ｙが増加する場合には、ダウンカウンタ７４がプリセットされてからカウント値が「０」になるまでに必要な平均的なメインクロックφの個数が増加し、イネーブル信号ＥＮの平均的な時間密度が減少する。このため、ＦＩＦＯ１０に対するデータの書き込み速度が低下する。逆に、周波数制御情報ｙが減少する場合には、イネーブル信号ＥＮの平均的な時間密度が増加するため、ＦＩＦＯ１０に対するデータの書き込み速度が上昇する。
【００３０】
そして、ＦＩＦＯ１０におけるデータの書き込み速度（すなわち、イネーブル信号ＥＮの周波数）が読み出し速度（すなわち、読み出し要求信号ＲＲの周波数）よりも低い場合には位相差ΔＳが減少し、この減少過程において負の修正量ΔＴが発生されると、周波数制御情報ｙが減少し、データの書き込み速度は上昇することとなる。逆にＦＩＦＯ１０におけるデータの書き込み速度が読み出し速度よりも高い場合には位相差ΔＳが増加し、この増加過程において正の修正量ΔＴが発生されると、周波数制御情報ｙが増加し、データの書き込み速度は低下することとなる。このように位相差ΔＳの増減に応じたＰＬＬ制御が行われる結果、ＦＩＦＯ１０における書き込み速度は読み出し速度に追従し、ＦＩＦＯ１０内の位相差ΔＳは適正値に収束することとなる。
【００３１】
以上説明した本実施形態によれば、入力位相情報および出力位相情報としてＦＩＦＯ１０の書き込みアドレスおよび読み出しアドレスよりもビット数が多く、分解能の高い情報が用いられ、読み出し要求信号ＲＲに応じて増加する出力位相情報に入力位相情報を追従させるＰＬＬ制御が行われる。従って、少ない段数のＦＩＦＯ１０を用いて、読み出し要求信号ＲＲのジッタに起因したＦＩＦＯ１０の残存データ量の変動に即応し、残存データ量を速やかに適正値に収束させることができる。また、本実施形態によれば、入力位相情報および出力位相情報の分解能が高いため、これらの差分である位相差ΔＳも分解能が高くなる。従って、分解能の高い位相差ΔＳに合わせて分解能の高い修正量ΔＴを発生することができ、出力位相情報に入力位相情報を追従させるＰＬＬ制御を正確に行うことができる。しかも、本実施形態によれば、出力位相情報に入力位相情報を追従させるＰＬＬ制御は、ＦＩＦＯ１０のデータ入力速度に対応した第１のサンプリング周波数よりも高速の周波数のメインクロックφに同期して行われる。従って、本実施形態によれば、ＦＩＦＯ１０の残存データ量の時間的変化に高速に応答し、出力位相情報に入力位相情報を追従させるＰＬＬ制御を行うことができる。
【００３２】
＜第２実施形態＞
図４は、この発明の第２実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。本実施形態では、伝送制御装置１００Ｂの前段にインタフェース３００Ｂが、後段に補間部２００Ｂが設けられている。インタフェース３００Ｂは、伝送制御装置１００Ｂに対し、書き込み要求信号ＷＲとともに第1のサンプリング周波数のデータＤｉｎを供給する。補間部２００Ｂは、第１実施形態における補間部２００Ａと同様な構成を有する。この補間部２００Ｂは、内蔵のシフトレジスタにＦＩＦＯ１０から取り込んだ過去一定個数のデータ列を保持し、上記第１実施形態と同様、ラッチ回路７６から供給される補間比Δｔに応じた補間用係数列をこのデータ列に畳み込み、この畳み込み演算の結果である出力データＰｋを、第２のサンプリング周波数を有する出力クロックＣＫｏｕｔに同期したタイミングで出力する。
【００３３】
伝送制御装置１００Ｂの構成は、次の点において第１実施形態に係る伝送制御装置１００Ａと異なる。まず、書き込み制御部３０には、インタフェース３００Ｂから第１のサンプリング周波数と同一周波数の書き込み要求信号ＷＲが直接供給される。また、第１実施形態におけるカウンタ１１０およびＡＮＤゲート１１１に代えて、カウンタ１１２が設けられている。また、書き込み制御部３０および読み出し制御部４０が書き込み制御部３０Ｂおよび読み出し制御部４０Ｂに置き換えられている。他の点は上記第１実施形態と同様である。
【００３４】
伝送制御装置１００Ｂでは、インタフェース３００Ｂから書き込み要求信号ＷＲが書き込み制御部３０Ｂに与えられると、書き込み制御部３０Ｂは、ｍビットからなる入力位相情報の上位ｊビットである整数部を「１」だけインクリメントし、この整数部を書き込みアドレスとし、書き込み要求信号ＷＥとともにＦＩＦＯ１０に供給する。これにより、ＦＩＦＯ１０における書き込みアドレスにより指定されるエリアにインタフェース３００Ｂからのデータが書き込まれる。また、伝送制御装置１００Ｂでは、第２のサンプリング周波数の４倍の周波数のメインクロックφに同期して、位相差ΔＳを安定化するためのＰＬＬ制御が行われ、この制御の過程において、メインクロックφに同期し、かつ、第１のサンプリング周波数に対応した時間密度でイネーブル信号ＥＮがアサートされる。
【００３５】
イネーブル信号発生回路７５から出力されるイネーブル信号ＥＮは、読み出し制御部４０Ｂおよびカウンタ１１２に入力される。読み出し制御部４０Ｂは、イネーブル信号ＥＮが与えられたときｍビットからなる出力位相情報の最下位ビットにビット“１”を加算する全加算処理を行う。また、読み出し制御部４０Ｂは、イネーブル信号ＥＮの発生に伴って、出力位相情報の上位ｊビットにより表される出力位相情報の整数部が増加したとき、この上位ｊビットからなるビット列を読み出しアドレスとして保持する。
【００３６】
カウンタ１１３は、イネーブル信号ＥＮの４回のアサートに対して１回の割合でデータ出力許可信号ＯＥを出力する。このデータ出力許可信号ＯＥが出力されることによりラッチ回路７２の出力データの少数部が補間比Δｔとしてラッチ回路７６にラッチされ、補間部２００Ｂに供給される。補間部２００Ｂは、データ出力許可信号ＯＥが与えられることにより、出力クロックＣＫｏｕｔに同期したタイミングで読み出し許可信号ＰＲＥを出力する。読み出し制御部４０Ｂは、この読み出し許可信号ＰＲＥが与えられることによりその時点において保持している読み出しアドレスを読み出し要求信号ＲＥとともにＦＩＦＯ１０に出力する。これによりＦＩＦＯ１０から最も古いデータが読み出され、補間部２００Ｂに供給される。補間部２００Ｂでは、データ出力許可信号ＯＥが与えられたとき、その時点における補間比Δｔに対応した補正係数列とシフトレジスタに保持されたデータ列とを用いた補間演算が行われ、演算結果である第２のサンプリング周波数のデータが出力クロックＣＫｏｕｔに同期して出力される。
【００３７】
上記第１実施形態では、入力位相情報を出力位相情報に追従させるためのＰＬＬ制御が行われたが、本実施形態では出力位相情報を入力位相情報に追従させるためのＰＬＬ制御が行われる。このＰＬＬ制御は、上記第１実施形態と同様な方法により行われる。従って、本実施形態においても上記第１実施形態と同様な効果が得られる。
【図面の簡単な説明】
【００３８】
【図１】この発明の第１実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。
【図２】同実施形態における補間部の構成例を示すブロック図である。
【図３】同補間部の動作を説明する波形図である。
【図４】この発明の第２実施形態であるサンプリング周波数変換装置の構成を示すブロック図である。
【符号の説明】
【００３９】
１００Ａ，１００Ｂ…伝送制御装置、２００Ａ，２００Ｂ…補間部、２０１…シフトレジスタ、２０２…補間係数発生部、２０１…畳み込み演算部、３００Ａ，３００Ｂ…インタフェース、１０…ＦＩＦＯ、３０，３０Ｂ…書き込み制御部、４０，４０Ｂ…読み出し制御部、５０・・・位相差検出部、６０…周波数制御部、７０…可変周波数発振部、８０…ＰＬＬ（位相同期ループ）。
【図１】
2006261812.tif 000003
【図２】
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【図３】
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【図４】
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