(57)【要約】【課題】  メモリ境界での遅延性故障の検出を実現した半導体集積回路装置及びそのテスト方法を提供する。【解決手段】  論理回路とそれによりメモリアクセスが行われるメモリ回路の故障を検出する第１、第２、第３及び第４ＦＦからなるスキャンチェーンを含んだテスト回路を用いる。上記第と第３ＦＦは、スキャンイン動作により上記メモリ回路用の第１及と第３テスト信号を取り込み、内部クロックに同期して上記第１テスト信号をセレクタを通して上記第３ＦＦに伝え、上記第３テスト信号をメモリ回路に伝え、上記第４ＦＦは、上記メモリ回路の出力信号を取り込む。メモリ回路は、上記テストモードでの書き込み動作のときに同じ信号を上記第４ＦＦに伝えるテスト信号経路を持つ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
論理回路と、
上記論理回路によりメモリアクセスが行われるメモリ回路と、
上記論理回路及びメモリ回路の故障を検出するスキャンチェーンを含むテスト回路とを備え、
上記スキャンチェーンは、第１、第２、第３及び第４フリップフロップ回路を含み、
上記第１フリップフロップ回路及び第３フリップフロップ回路は、第１テストモードでのスキャンイン動作のときに上記メモリ回路用の第１テスト信号及び第３テスト信号をそれぞれ取り込み、
上記第２フリップフロップ回路は、第２テストモードでのスキャンイン動作のときに上記メモリ回路用の第２テスト信号を取り込み、
上記第１テストモードにおいて、上記第１フリップフロップ回路に取り込まれた上記第１テスト信号は、内部クロックに同期して第１セレクタを通して上記第３フリップフロップ回路に取り込まれ、上記第３フリップフロップ回路に取り込まれた上記第３テスト信号は、上記内部クロックに同期して上記メモリ回路にメモリアクセスの入力信号として伝えられ、
上記第２テストモードにおいて、上記第２フリップフロップ回路に取り込まれた第２テスト信号は、上記内部クロックに同期して上記第１セレクタを通して上記第３フリップフロップ回路に取り込まれ、上記第３フリップフロップ回路に保持されていた信号は、上記内部クロックに同期して上記メモリ回路にメモリアクセスの入力信号として伝えられ、
上記第４フリップフロップ回路は、上記第１テストモード及び第２テストモードのときに上記メモリ回路からの出力信号を上記内部クロックに同期して取り込み、
上記メモリ回路は、上記第１テストモードでの上記内部クロックに同期した書き込み動作のときに、上記第３フリップフロップ回路により形成された書き込み信号と同じ信号を上記第４フリップフロップ回路に伝えるテスト信号経路を備えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記テスト信号経路は、上記第１テストモードのときに動作状態にされて、上記メモリセルに書き込まれる信号を出力する動作を行う読み出し系回路であることを特徴とするとする半導体集積回路装置。
【請求項３】
請求項１において、
上記テスト信号経路は、
上記第１テストモードのときに上記第３フリップフロップ回路により形成された書き込み信号を上記メモリ回路のメモリセルアレイでの信号遅延時間と同等の遅延時間を持って上記第４フリップフロップ回路に伝える遅延回路と、
上記遅延回路の出力信号と上記メモリセルアレイからの出力信号とを動作モードに応じて切り替える第２セレクタとを備えることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
ＰＬＬ回路を更に備え、
上記内部クロックは、上記ＰＬＬ回路で形成されたものであることを特徴とする半導体集積回路装置。
【請求項５】
論理回路と、
上記論理回路によりメモリアクセスが行われるメモリ回路と、
上記論理回路及びメモリ回路の故障を検出するスキャンチェーンを含むテスト回路とを備え、
上記スキャンチェーンは、第１、第２、第３及び第４フリップフロップ回路を含み、
上記第１フリップフロップ回路及び第３フリップフロップ回路は、第１テストモードでのスキャンイン動作のときに上記メモリ回路用の第１テスト信号及び第３テスト信号をそれぞれ取り込み、
上記第２フリップフロップ回路は、第２テストモードでのスキャンイン動作のときに上記メモリ回路用の第２テスト信号を取り込み、
上記第１テストモードにおいて、上記第１フリップフロップ回路に取り込まれた上記第１テスト信号は、内部クロックに同期して第１セレクタを通して上記第３フリップフロップ回路に取り込まれ、上記第３フリップフロップ回路に取り込まれた上記第３テスト信号は、上記内部クロックに同期して上記メモリ回路にメモリアクセスの入力信号として伝えられ、
上記第２テストモードにおいて、上記第２フリップフロップ回路に取り込まれた第２テスト信号は、上記内部クロックに同期して上記第１セレクタを通して上記第３フリップフロップ回路に取り込まれ、上記第３フリップフロップ回路に保持されていた信号は、上記内部クロックに同期して上記メモリ回路にメモリアクセスの入力信号として伝えられ、
上記第４フリップフロップ回路は、上記内部クロックに同期して上記第１テストモードのときに第２セレクタを通して上記第３フリップフロップ回路の出力信号を取り込み、上記第２テストモードのときに上記第２セレクタを通して上記メモリセルアレイの出力信号を取り込むことを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
ＰＬＬ回路を更に備え、
上記内部クロックは、上記ＰＬＬ回路で形成されたものであることを特徴とする半導体集積回路装置。
【請求項７】
論理回路と、
上記論理回路によりメモリアクセスが行われるメモリ回路と、
上記論理回路及びメモリ回路の故障を検出するスキャンチェーンを含むテスト回路とを備え、
上記スキャンチェーンは、第１及び第２フリップフロップ回路を含み、
上記第１フリップフロップ回路は、第１テストモードでのスキャンイン動作のときに上記メモリ回路用の第１テスト信号を取り込み、
上記第２フリップフロップ回路は、第２テストモードでのスキャンイン動作のときに上記メモリ回路用の第２テスト信号を取り込み、
上記第１フリップフロップ回路に取り込まれた信号は、上記第１テストモードのときには第１セレクタを通して内部クロックに同期して上記メモリ回路に伝えられ、
上記第２フリップフロップ回路に取り込まれた信号は、上記第２テストモードのときには上記第１セレクタを通して上記内部クロックに同期して上記メモリ回路に伝えられ、
上記メモリ回路は、上記第１テストモードでの読み出し信号を上記第１又は第２フリップフロップ回路に伝えることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記第１フリップフロップ回路は、上記論理回路のテストモードにも用いられることを特徴とする半導体集積回路装置。
【請求項９】
論理回路と、
上記論理回路によりメモリアクセスが行われ、複数ビットの書き込み用ノード及び読み出し信号用ノードを有するメモリ回路と、
上記論理回路及びメモリ回路の故障を検出するスキャンチェーンを含むテスト回路とを備え、
上記スキャンチェーンは、上記メモリ回路の書き込みテストモードのときに上記読み出し用ノードの出力の１つを上記書き込み用ノードの１つに順次に伝え、通常動作のときには上記論理回路からの信号をそれぞれ伝えるセレクタを含み、
上記メモリ回路は、上記内部クロックに同期したテストモードのときに、上記書き込み信号と同じ信号を上記読み出し用ノードに伝える出力動作を備えることを特徴とする半導体集積回路装置。
【請求項１０】
論理回路と、
上記論理回路によりメモリアクセスが行われるメモリ回路と、
上記論理回路及びメモリ回路の故障を検出する第１フリップフロップ回路及び第２フリップフロップ回路を含むスキャンチェーンを有するテスト回路とを備えた半導体集積回路装置のテスト方法であって、
外部から供給されるスキャン用クロックに同期した第１スキャンイン動作により上記第１フリップフロップ回路に対して上記メモリ回路用の第１テスト信号を入力し、かかる第１テスト信号により内部クロックに同期して上記メモリ回路の書き込み及び読み出し動作を行い、読み出し動作の出力信号を上記第１又は第２フリップフロップ回路に伝える第１テスト動作を行い、上記スキャン用クロックに同期した第１スキャンアウト動作により読み出して期待値と比較し、
上記スキャン用クロックに同期した第２スキャンイン動作により上記第２フリップフロップ回路に対して上記メモリ回路用の第２テスト信号を入力し、かかる第２テスト信号により内部クロックに同期して上記メモリ回路の書き込み及び読み出し動作を行い、読み出し動作の出力信号を上記第１又は第２フリップフロップ回路に伝える第２テスト動作を行い、上記スキャン用クロックに同期したスキャンアウト動作により読み出して期待値と比較し、
上記第１テストモード及び第２テストモードの組み合わせにより上記論理回路とメモリ回路との間の遅延性故障を検出してなることを特徴とする半導体集積回路装置のテスト方法。
【請求項１１】
請求項１０において、
上記半導体集積回路装置は、ＰＬＬ回路を内蔵し、
上記内部クロックは、上記内蔵ＰＬＬ回路により形成されたものであることを特徴とする半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置とそのテスト方法に関し、特に論理回路によりメモリアクセスが行われるメモリ回路を備え、上記論理回路とメモリ回路との間の遅延性の故障を検出する技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
組み込み型メモリを搭載するシステムＬＳＩにおいて、ロジック回路とメモリ回路をテストするようなスキャンチェーンを備えた半導体集積回路装置及びその設計方法の例として、特開２００４−２８０９２６公報、特開２００４−０５３３４１公報がある。上記特開２００４−２８０９２６公報では、メモリコア内にバウンダリスキャン回路を付加することにより、メモリのスキャンテストと高速なランダムサイクルのライト動作を実現する。上記特開２００４−０５３３４１公報では、メモリの入力ラッチをスキャンレジスタ化することで面積の増大を少なくしながらメモリのスキャンテストを可能にする。
【特許文献１】特開２００４−２８０９２６公報
【特許文献１】特開２００４−０５３３４１公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明に先立って図１５図に示すように組み込み型メモリを搭載するシステムＬＳＩとして、組み込み型メモリの遅延性故障を検出するメモリＢＩＳＴ回路を搭載することを考えた。メモリＢＩＳＴ回路を実速度動作させたテストを行うことにより、メモリの動作における遅延性故障の検出、及び組み込み型メモリとメモリＢＩＳＴ回路間の遅延性故障の検出が行える。また、組み込み型メモリの周辺回路（ロジック）を含むシステムＬＳＩ全体のテストを行うために、実速度のスキャンテストを実施することで、システムＬＳＩ全体の遅延性故障の検出が行える。図１６に示すように、スキャンテストにおける組み込み型メモリの扱いは、メモリはブラックボックスとし、メモリへ入力される値を観測およびメモリの出力値を制御するためのＦＦ（フリップフロップ回路）０７を設ける場合や、特許文献１や特許文献２のようにメモリ内部のＦＦを利用してシステムＬＳＩのスキャン化と同様にスキャン化を行うことが考えられる。
【０００４】
しかしながら、前記検討された技術では、メモリの境界における遅延性故障は検出できていないことになる。なぜなら、メモリＢＩＳＴでは、メモリＢＩＳＴ回路からメモリの書き込みや読み出しを行っているため、実際のユーザ動作時、つまりはロジック１８からのメモリ書き込みや読み出しのタイミングとは異なる。また、スキャンテストでは、メモリの入出力の観測／制御のためのＦＦ０７があったとしても、そのＦＦは自動レイアウトによってメモリから離れた位置に配置されてしまう。そのため、転送のタイミングとしては緩やかになり、メモリ境界の遅延性故障を検出するという点において有効な手段とはならない。特許文献１や特許文献２のようにメモリ内部をスキャン化した場合においても、メモリの入力における遅延性故障の検出は可能であったとしても、メモリの出力における遅延性の故障の検出は行うことができない。
【０００５】
この発明の目的は、メモリ境界での遅延性故障の検出を実現した半導体集積回路装置及びそのテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。論理回路とそれによりメモリアクセスが行われるメモリ回路の故障を検出する第１、第２、第３及び第４フリップフロップ回路からなるスキャンチェーンを含んだテスト回路を備える。第１テストモードにおいて、内部クロックに同期して上記第１フリップフロップ回路に取り込まれた上記第１テスト信号を第１セレクタを通して上記第３フリップフロップ回路、第３フリップフロップ回路に取り込まれた上記第３テスト信号は、上記内部クロックに同期して上記メモリ回路にメモリアクセスの入力信号として伝える。第２テストモードにおいて、内部クロックに同期して上記第２フリップフロップ回路に取り込まれた第２テスト信号は、上記内部クロックに同期して上記第１セレクタを通して上記第３フリップフロップ回路に、上記第３フリップフロップ回路に保持されていた信号が上記内部クロックに同期して上記メモリ回路にメモリアクセスの入力信号として伝える。上記第４フリップフロップ回路は、上記第１テストモード及び第２テストモードのときに上記メモリ回路からの出力信号を上記内部クロックに同期して取り込む。上記メモリ回路は、上記第１テストモードでの上記内部クロックに同期した書き込み動作のときに、上記第３フリップフロップ回路により形成された書き込み信号と同じ信号を上記第４フリップフロップ回路に伝えるテスト信号経路を備える。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。論理回路とそれによりメモリアクセスが行われるメモリ回路の故障を検出する第１、第２、第３及び第４フリップフロップ回路からなるスキャンチェーンを含んだテスト回路を備える。上記第１及び第２フリップフロップ回路は、第１及び第２テストモードでのスキャンイン動作のときに上記メモリ回路用の第１及び第２テスト信号を取り込み、内部クロックに同期して第１セレクタを通して上記第３フリップフロップ回路にそれぞれ伝える。上記第３フリップフロップ回路は、上記内部クロックに同期して上記メモリ回路をアクセスする入力信号を形成し、上記第４フリップフロップ回路は、上記第１テストモードのときに第２セレクタを通して上記第３フリップフロップ回路の出力信号を上記内部クロックに同期して取り込み、上記第２テストモードときに上記第２セレクタを通して上記メモリセルアレイの出力信号を上記内部クロックに同期して取り込む。
【０００８】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。論理回路とそれによりメモリアクセスが行われるメモリ回路の故障を検出する第１、第２フリップフロップ回路を含むスキャンチェーンを有するテスト回路を備えた半導体集積回路装置のテスト方法である。外部スキャン用クロックに同期して上記第１フリップフロップ回路に対して上記メモリ回路用の第１テスト信号を入力し、内部クロックに同期して上記メモリ回路の書き込み及び読み出し動作を行い、出力信号を上記第１又は第２フリップフロップ回路に伝える第１テスト動作を行い、スキャンアウトして読み出して期待値と比較する。上記スキャン用クロックに同期して上記第２フリップフロップ回路に対して上記メモリ回路用の第２テスト信号を入力し、内部クロックに同期して上記メモリ回路の書き込み及び読み出し動作を行い、出力信号を上記第１又は第２フリップフロップ回路に伝える第２テスト動作を行い、スキャンアウトして読み出して期待値と比較する。上記第１テストモード及び第２テストモードの組み合わせにより上記論理回路とメモリ回路との間の遅延性故障を検出する。
【発明の効果】
【０００９】
メモリの境界での遅延性故障の検出を行うことができる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係る半導体集積回路装置（システムＬＳＩ）の一実施例の要部ブロック図が示されている。この実施例のシステムＬＳＩは、ロジック部１８と組み込み型メモリ１７を含む。メモリ１７はロジック部１８によりメモリアクセスが行われる。ロジック部１８と組み込み型メモリ１７はともにテスト動作を実施するためにスキャン化されている。つまり、ロジック部１８は、内部クロックに同期した論理シーケンスを行うために論理段間に設けられたフリップフロップ回路（以下、単にＦＦという）０１，０４がテストモードのときに縦列形態に接続されてスキャンチェーンを構成するようにされる。また、メモリ１７も、セレクタ０５により上記ロジック部１８とは切り離されてメモリＢＩＳＴ(Built in Self Test)回路１０を構成するスキャンチェーンのＦＦ１３，１４により直接にメモリアクセスが行われるようにされる。
【００１１】
メモリ１７の入力部にもＦＦ２２が設けられ、それもスキャンチェーン化されている。この実施例では、組み込み型メモリ１７は、ライトスルーモード２０を持つようにされる。メモリ内ＦＦ２２は、メモリ入力０２に対応して設けられて入力信号を取り込み、メモリ１７をメモリアクセスするのための入力信号を取り込み保持する。上記ライトスルーモード２０がイネーブル状態であると、上記メモリ内ＦＦ２２の出力値でメモリセルアレイ１９に書き込まれた信号と同じ信号がメモリセルアレイ１９を通過してメモリ出力０３から出力される。このライトスルーモードでは、例えば書き込み動作のために書き込み系回路が動作状態にされると同時に読み出し系回路も動作状態にされる。例えば、ライトアンプとセンスアンプとが共に活性化されて、メモリセルに書き込まれる信号がセンスアンプにより増幅されて出力させられる。
【００１２】
この実施例ではメモリ境界の遅延性故障検出の信号経路は、同図において実線で示されている。このメモリ境界の遅延性故障検出は、外部から供給される比較的遅い速度のスキャン用クロックに同期してテスト用信号が各フリップフロップ回路ＦＦ０１、ＦＦ０４、ＦＦ２２等にスキャンイン（シリアル入力）される。そして、実速度の内部クロックに同期してパラレル出力されてロジック１８及びメモリ１７のテストが行われる。ユーザのＦＦ０１から出力された信号は、メモリ内ＦＦ２２にラッチされる。これにより、ロジック１８の出力段であるＦＦ０１とメモリ１７の入力であるＦＦ２２間の遅延性故障の検出が可能となる。また、メモリ内ＦＦ２２にスキャンインされたテスト信号がメモリアクセスのための入力信号としてメモリ１７に伝えられる。かかるテスト中、メモリ１７はライトスルーモード２０をイネーブル状態にされており、メモリ内ＦＦ２２の出力（書き込み信号）は、メモリセルアレイ１９を通過し、メモリ出力０３を通してユーザのＦＦ０４にラッチされる。これにより、メモリ内ＦＦ２２からメモリ１７の出力を通したロジック部１８の入力段であるＦＦ０４との間の遅延性故障の検出が可能となる。
【００１３】
メモリＢＩＳＴ回路１０でのメモリテスト動作は、前記図１５のテストと同様である。図１において、メモリＢＩＳＴ回路１０でのテスト信号経路は、点線で示されている。つまり、メモリＢＩＳＴ回路１０のＦＦ１３に、外部から供給される比較的遅い速度のスキャン用クロックに同期して第１番目のテスト信号を取り込み、内部クロックに同期してセレクタ０５を通してテスト用入力信号をメモリ内ＦＦ２２に伝える。このとき、メモリ内ＦＦ２２にはダミー信号が入力される。あるいは何も入力されない。したがって、上記第１番目のテスト信号は、上記メモリ内ＦＦ２２にテスト信号を入力するだけのダミーサイクルとされる。次に、第２番目のテスト信号をスキャンインして、それを前記同様に内部クロックに同期して上記メモリ内ＦＦ２２に伝達し、上記ＦＦ２２に保持された第１番目のテスト信号によりメモリのメモリアクセスが行われる。このメモリアクセスにおいて、もしも読み出し動作なら読み出し信号が上記メモリＢＩＳＴのＦＦ１４に伝えられる。
【００１４】
上記メモリＢＩＳＴ回路１０でのメモリテスト動作は、メモリ１７をロジック部より切り離し、スキャンイン動作によりアドレス信号、制御信号及び書き込み信号を任意のパターンで直接的に入力するという、いわゆるメモリテストを行うというものであり、すべてのメモリセルについて正しく書き込みや読み出し動作が行われることのテストであり、多数のテストパターンを必要とするものである。
【００１５】
図２には、図１のスキャンチェーン化されるＦＦの一実施例のブロック図が示されている。ＦＦは、マスターフリップフロップ回路ＭＦＦとスレーブフリップフロップ回路ＳＦＦから構成される。マスターフリップフロップ回路ＭＦＦは、内部クロックｃｌｋがロウレベルのときに第１入力信号を取り込んでスルーして出力している。このとき、スレーブフリップフロップ回路ＳＦＦは、上記第１入力信号の以前に取り込んだ入力信号を保持している。そして、内部クロックｃｌｋがハイレベルに変化すると、上記マスターフリップフロップ回路ＭＦＦは、上記第１入力信号を保持し、スレーブフリップフロップ回路ＳＦＦが上記第１入力信号の取り込んでスルーして出力する。この結果、スレーブフリップフロップ回路ＳＦＦからスキャン出力ＳＯ、又は点線で示すように後段側の論理段又はメモリに上記第１入力信号が伝えられる。
【００１６】
上記内部クロックｃｌｋがロウレベルに変化すると、マスターフリップフロップ回路ＭＦＦは第２入力信号を取り込みスルーしているが、スレーブフリップフロップ回路ＳＦＦは上記取り込んだ第１入力信号を保持している。このようにして、セレクタＭＵＸにより選択された入力信号Ｄｉｎ又はＳＩは、内部クロックｃｌｋがハイレベルに変化するエッジで確定して、そのタイミングで上記入力信号を出力ＳＯ（ＤＱ）から出力させる。したがって、スキャン動作ではクロックｃｌｋの１周期によりＦＦ０１の信号がＦＦ０４に、ＦＦ０４の信号がＦＦ１３等に順次に伝えられる。また、テスト動作ではクロックｃｌｋの１周期内に例えばＦＦ０１の信号がセレクタ０５を通してＦＦ２２に正しく伝えられること、及びＦＦ２２の信号がメモリセルアレイ１９を通してＦＦ０４に正しく伝えられることの検出により上記遅延性故障の有無の検出が可能になる。
【００１７】
上記マスターフリップフロップ回路ＭＦＦの入力部にはセレクタＭＵＸが設けられており、選択信号（スキャンイネーブル信号）ＳＥＮによりスキャン動作では前段のフリップフロップ回路のスキャンアウトＳＯを受けるスキャンインＳＩが選択される。また、通常動作やテスト動作ではロジック部１８等の出力信号を受ける入力端子Ｄｉｎが選択される。これにより、選択信号ＳＥＮにより、テスト入力信号の取り込みやテスト結果を出力するスキャン動作と、上記遅延性故障を検出するテスト動作及び通常動作との切り替えが行われる。
【００１８】
図３には、図１のメモリ内ＦＦの一実施例のブロック図が示されている。この実施例では、メモリの入力信号としては、アドレス信号Ａ０〜Ａｍ、データ信号Ｄ０〜Ｄｎ及び制御信号としてライトイネーブル信号ＷＥＮ、チップイネーブル信号ＣＥＮの他にスキャンイネーブルＳＥＮが設けられる。上記アドレス信号Ａ０〜Ａｍ、データ信号Ｄ０〜Ｄｎ及び制御信号としてライトイネーブル信号ＷＥＮ、チップイネーブル信号ＣＥＮの各入力信号にセレクタＭＵＸを介して前記マスターフリップフロップ回路ＭＦＦ及びスレーブフリップフロップ回路ＳＦＦからなるＦＦに入力される。上記セレクタＭＵＸは、信号ＣＥＮに対応したセレクタＭＵＸについて代表として示したように上記スキャンイネーブルＳＥＮが供給される。ライトモードであってライトスルーモードが指示されたなら、上記ＦＦに取り込まれたデータインＤ０〜Ｄｎは、メモリセルアレイの選択されたメモリセルに書き込まれるとともに、前記のようにセンスアンプ等を通して増幅されてそのままデータアウトＱ０〜Ｑｎから出力される。
【００１９】
特に制限されないが、上記ＦＦは、前記図２に示したような出力信号ＳＯがアンドゲート回路Ｇの一方の入力を介して次段のセレクタＭＵＸに入力されることにより、シリアルに接続されてスキャンチェーン化される。これらのゲート回路Ｇの他方の入力には、ゲート制御信号として上記スキャンイネーブルＳＥＮが共通に供給される。つまり、スキャンイネーブルＳＥＮがハイレベル（論理１）ときに、各ゲートＧがゲートを開いて上記スキャンチェーン接続のための信号伝達が行われる。上記スキャンチェーンのためだけなら、ゲート回路Ｇを省略できる。上記ゲート回路Ｇを設けることにより、通常動作のときにはスキャンイネーブル信号ＳＥＮによりゲート回路Ｇのゲートが閉じられて、その出力がロウレベルに固定される。このため、通常動作時では上記ＦＦの出力信号の変化が常にセレクタＭＵＸの入力まで伝えられることによる消費電力の増加を抑えることができる。したがって、ゲート回路Ｇは、各ＦＦの出力部に隣接して設けられる。
【００２０】
なお、メモリのスキャンインＳＩには前段ＦＦのスキャンアウトが接続され、メモリのスキャンアウトＳＯは後段ＦＦのスキャンインに接続される。このようにしてメモリ回路を含んだスキャンチェーン化が行われる。このようなスキャンチェーンを通してテスト信号のシリアル入力が行われ、上記ＦＦに取り込まれたテスト信号によるテスト結果のシリアル出力が行われる。
【００２１】
図４には、図１のメモリ回路の他の一実施例の構成図が示されている。この実施例では、ユーザの機能でも前記ライトスルーモードを利用できるようにオアゲート回路ＯＲが設けられる。このゲート回路ＯＲを介してテスト信号ＴＳＴとユーザーロジックで形成されたライトスルー信号ＷＴとをメモリのライトスルーモード２０に入力する。これにより、ユーザーロジックからも、前記テスト動作と同様にメモリ入力０２に入力された書き込み信号を前記ＦＦを介してメモリセルアレイ１９に書き込むとともに、それをスルーさせてそのまま出力０３に出力させる動作を行うようにできる。
【００２２】
図５には、図１のメモリ回路の更に他の一実施例の構成図が示されている。この実施例では、テストモード２１を設けて、メモリセルアレイ１９をバイパスし、メモリセルアレイ１９を通過した場合と同じだけの遅延素子２３を通過した信号をセレクタ２４により出力させるものである。つまり、メモリセルアレイ１９の出力と遅延素子２３の出力を切り替えるためのセレクタ２４を設け、セレクト信号としてスキャンテスト時に常に遅延素子２３側が選択されるようなテストモード２１を入力させるものである。
【００２３】
前記の実施例のような構成をとることにより、メモリの入力と出力をともにスキャンテストの対象とすることが出来る。これにより、通常のスキャンテストと同様の手法で、他のロジック部と同時にメモリの境界における遅延性故障の検出が可能である。つまり、回路の微細化や高速化が進められるに伴って半導体集積回路に形成される回路の動作マージンが益々小さくなる傾向にある。したがって、メモリ境界におけるかかる遅延性故障を検出することにより、高い信頼性を持つ半導体集積回路装置を得ることができる。
【００２４】
図６及び図７には、この発明に係るシステムＬＳＩの一実施例の要部ブロック図が示されている。図６と図７とは同じ構成であるが、テスト動作時の信号伝播経路を実線で示し、テスト動作では使用しない信号伝播経路を点線で示している。つまり、図６ではロジック１８に対応したＦＦ０１，ＦＦ０４とＦＦ１１，ＦＦ１２との間の遅延性故障を検出し、図７ではＦＦ１１，ＦＦ１２とメモリ１７との間での遅延性故障を検出するものである。
【００２５】
図６及び図７に示すように、システムＬＳＩとして構成は、前記同様にロジック１８に対応して設けられたＦＦ０１、０４と、メモリ用にメモリＢＩＳＴ回路を構成するＦＦ１３，ＦＦ１４とがチェーン化されている。そして、メモリ１７に対応して入力用ＦＦ１１と出力用ＦＦ１２とが設けられる。上記入力用ＦＦの入力部にはセレクタ０５が設けられ、出力用ＦＦの入力部はセレクタ２５が設けられる。上記セレクタ０５は、ロジック１８に対応したＦＦ０１の出力とメモリＢＩＳＴ回路のＦＦ１３に対応した出力のいずれかを選択する。セレクタ２５は、上記ＦＦ１１の出力０２とメモリセルアレイの出力０３のいずれかを選択する。
【００２６】
図６及び図７においては、実線と点線とで示されているように、ＦＦ１２の出力がＦＦ０４とＦＦ１４のいずれかに選択的に伝えられるように示されているがいずれか１方に固定的に伝えるものでもよい。ただ、発明のテストモードの理解を容易にする上では、同図のように信号伝達経路を切り替えるようにすることが便利であり、同図のように出力信号を切り替えて伝えるなら上記同様なセレクタを設ければよい。上記メモリ１７に対応したＦＦ１１，ＦＦ１２もスキャンチェーン化される。
【００２７】
図６は、メモリ１７との間で信号の入力と出力を行うＦＦ１１，１２とロジック１８に対応したＦＦ０１，ＦＦ０４との間での遅延性故障を検出するための信号伝達経路を示している。つまり、セレクタ０５はＦＦ０１側を選択し、セレクタ２５はＦＦ１１側を選択している。そして、ＦＦ１２の出力はロジック１８に対応したＦＦ０４に伝えられる。この構成により、メモリ１７に対して書き込み動作を行う。この書き込み動作により、ＦＦ０１にスキャンインされたテスト信号は、内部クロックの１サイクルによってＦＦ１１に伝えられる。このＦＦ１にスキャンインされたテスト信号は、内部クロックの１サイクルによってセレクタ２５を通してＦＦ１２に伝えられる。そして、このＦＦ１２にスキャンインされたテスト信号は、内部クロックの１サイクルによってＦＦ０４に伝えられる。このような動作によって、ユーザのＦＦ０１からＦＦ１１への転送の遅延性故障および、ＦＦ１２からユーザのＦＦ０４への転送の遅延性故障が検出可能となる。
【００２８】
図７は、上記ＦＦ１１，１２とメモリ１７との間での遅延性故障を検出するための信号伝達経路を示している。つまり、セレクタ０５はＦＦ１３側を選択し、セレクタ２５はメモリ出力０３を選択している。そして、ＦＦ１２の出力はメモリＢＩＳＴ回路のＦＦ１４に伝えられる。この構成により、メモリＢＩＳＴ回路からメモリ１７に対して内部クロックに同期して書き込みと読み出しを行う。上記書き込み動作はメモリセルアレイに所定の記憶パターンを入力するために行われる。そして、読み出し動作により、上記記憶情報を順次に読み出す。このように実速度クロックによりメモリＢＩＳＴ動作を行うことで、ＦＦ１１から組み込み型メモリ１７の入力０２への転送の遅延性故障および組み込み型メモリ１７の出力０３からＦＦ１２への転送の遅延性故障の検出が可能となる。つまり、実速度の内部クロックの１サイクルによって上記書き込み信号が正しく書き込まれ、それが正しく読み出されることの検出が可能になる。
【００２９】
この実施例の回路構成をとることにより、組み込み型メモリ１７およびスキャンテストの手法に変更を加えずに、実速度のメモリＢＩＳＴとスキャンテストとを実施することで、メモリの境界における遅延性故障の検出が可能になるものである。
【００３０】
図８及び図９には、この発明に係るシステムＬＳＩの他の一実施例の要部ブロック図が示されている。図８と図９とは同じ構成であるが、前記同様にテスト動作時の信号伝播経路を実線で示し、テスト動作では使用しない信号伝播経路を点線で示している。つまり、図８ではメモリ１７とロジック１８に対応したＦＦ０４との間の読み出し系経路の遅延性故障を検出し、図９ではロジック１８に対応したＦＦ０１とメモリ１７との間の書き込み系経路の遅延性故障を検出するものである。
【００３１】
図８及び図９に示すように、システムＬＳＩとして構成は、前記同様にロジック１８に対応して設けられたＦＦ０１、０４と、メモリ用にメモリＢＩＳＴ回路を構成するＦＦ１３，ＦＦ１４とがチェーン化されている。そして、メモリ１７のメモリ入力０２に対応してセレクタ０５が設けられ、メモリ１７のメモリ出力０３に対応してセレクタ０６が設けられる。上記セレクタ０５は、ロジック１８に対応したＦＦ０１の出力とメモリＢＩＳＴ回路のＦＦ１３に対応した出力のいずれかを選択する。セレクタ０６は、メモリ出力０３をロジック１８に対応したＦＦ０４とメモリＢＩＳＴ回路のＦＦ１４のいずれかへの伝達経路を選択する。
【００３２】
図８及び図９においては、出力０３をセレクタ０６によって伝達経路を切り替えているが、ＦＦ０４に固定的に伝える構成としてもよい。ただ、発明のテストモードの理解を容易にする上では、同図のように信号伝達経路を切り替えるようにすることが便利であり、同図のように出力信号を切り替えて伝えるセレクタ０６が設けられる。組み込み型メモリ１７には強制リードモード２６が備わる。強制リードモード２６がイネーブルの状態であると、組み込み型メモリ１７は、常にデータ読み出しの状態となり、書き込みは行われない。ロジック部１８はスキャン化されている。
【００３３】
メモリの境界における遅延性故障の検出には、メモリ１７の読み出し動作と書き込み動作で分けられる。図８は、メモリの読み出し動作時の状態を示す。メモリ１７の読み出し動作における遅延性故障の検出では、最初にメモリＢＩＳＴ回路１０を利用して組み込み型メモリ１７の全アドレスに対して任意のデータを書き込む。次に、組み込み型メモリ１７に接続される強制リードモード２６をイネーブルの状態にして実速度スキャンテストを行う。このときに使用するテストパターンは、最初の動作で組み込み型メモリ１７に書き込んだデータを考慮したパターンとする。以上の動作により、組み込み型メモリ１７の出力０３から出力されたデータはユーザのＦＦ０４に入力されるため、メモリの境界の出力系、つまりは読み出し系経路における遅延性故障を検出することが可能となる。
【００３４】
図９は、メモリの書き込み動作時の状態を示す。最初に実速度のスキャンテストを実施し、組み込み型メモリ１７にデータを書き込んでいく。最終的に組み込み型メモリ１７に書き込まれるデータは予め求めておく。次に、メモリＢＩＳＴ回路１０を利用して、組み込み型メモリ１７からデータを読み出し、予め求めておいたデータと比較する。データの比較には、例えば、ＭＩＳＲ（Multiple-input signature register)を用いて圧縮する方法が考えられる。以上の動作により、実速度でのスキャンテストの際に、ユーザのＦＦ０１から出力されたデータは、組み込み型メモリ１７の入力０２のメモリセルに書き込まれるため、メモリの境界の入力、つまりは書き込み系経路における遅延性故障を検出することが可能となる。この実施例でも組み込み型メモリ１７およびスキャンテストの手法に変更を加えずに、上記遅延性故障を検出することができるから遅延性故障を検出する方法としても有益である。
【００３５】
前記実施例の構成をとることにより、組み込み型メモリ１７およびロジック部１８の設計手法を変更せずに、メモリＢＩＳＴと実速度のスキャンテストを組み合わせることで、メモリの境界における遅延性故障の検出が可能になるものである。
【００３６】
図１０には、この発明に係る半導体集積回路装置に搭載される組み込み型メモリの一実施例の構成図が示されている。この実施例の組み込み型メモリ２８には、テストモード３０が備わる。テストモード３０がイネーブルの状態であると、組み込み型メモリ２８は、マルチビットＦＦとして機能する。この組み込み型メモリ２８を、ロジック部１８と同様にスキャン化する。つまり、スキャン化時には、入力データ３３をスキャンイネーブル３２でセレクトするセレクタ３１を設ける。テストモード３０を常にイネーブルの状態にして、実速度のスキャンテストを行うことつまり、内部クロックの１サイクル毎にデータｄ０が書き込まれたメモリセルの記憶情報が、次のサイクルではデータｄ１としてメモリセルに順次に伝えられるので、０〜ｎサイクルによってメモリ２８における書き込み系経路及び読み出し系経路の遅延性故障の検出が可能となる。かかる構成をとることにより、実速度のスキャンテストを実施することで、メモリの境界における遅延性故障の検出が可能である。
【００３７】
図１１には、この発明に係る半導体集積回路装置に用いられる内部生成クロック制御回路の一実施例の構成図が示されている。この内部生成クロック制御回路は、スキャン動作のときには外部から供給されるシフトクロックＳＣＬＫと、スキャンテスト動作では内蔵ＰＬＬ（クロック生成回路）で形成されたシステムクロック（実速度）ＣＬＫとに対応して選択的に内部クロックｃｌｋを形成する。つまり、スキャン動作では遅く速度のシフトクロックＳＣＬＫに対応してテスト信号をスキャンインし、かかるテスト信号により前記のような遅延性故障検出を含んだ回路試験は、上記高速なシステムクロックＣＬＫに対応してスキャンテスト動作を行う。
【００３８】
上記のような高速なシステムクロックＣＬＫと、それと非同期のシフトクロックＳＣＬＫとの切り替えを行うのが上記内部生成クロック制御回路である。この内部生成クロック制御回路は、スキャンテストモード信号ＳＣＴＭがハイレベル（論理１）のときにゲート回路Ｇ４がゲートを開き、オアゲート回路Ｇ５を通してシフトクロックＳＣＬＫが内部クロックｃｌｋとして伝えられる。これにより、テスト信号を上記シフトクロックＳＣＬＫに同期して入力させることにより、前記スキャンチェーンを通してフリップフロップ回路ＦＦに伝えられる。
【００３９】
上記システムクロックＣＬＫに対応した内部クロックｃｌｋを形成するときには、上記スキャンテストモード信号ＳＣＴＭがロウレベル（論理０）にされて、上記シフトクロックＳＣＬＫの入力が停止される。そして、キャプチャイネーブル（Capture enable) 信号ＣＰＥＮのハイレベルがクロックＣＬＫの逆相で取り込まれ、上記スシテスムクロックと同じ周期の内部生成クロックｃｌｋが２サイクル出力される。つまり、内部生成クロックＣＬＫの逆相が２つ入ると、上記キャプチャイネーブル信号ＣＰＥＮが２つのＦＦを通過し、ゲート回路Ｇ１を制御して内部生成クロックを止める。
【００４０】
図１２には、この発明に係る半導体集積回路装置に用いられるスキャンイネーブル生成回路の一実施例の構成図が示されている。この実施例では、シングルクロック及びダブルクロックでスキャンイネーブルの制御を切り替える構成として高速なシングルクロックを可能とする。上記内部クロックｃｌｋは、フリップフロップ回路ＳＦＦのクロック端子に供給される。このフリップフロップ回路ＳＦＦのデータ入力には、オアゲート回路Ｇ６が設けられる。このオアゲート回路Ｇ６の一方の入力には、チップスキャンイネーブル信号ＣＳＥＮが入力される。また、上記フリップフロップ回路ＳＦＦの出力信号がインバータ回路ＮＶ３を通して上記ゲート回路Ｇ６の他方の入力に帰還される。上記フリップフロップ回路ＳＦＦの出力は、アンドゲート回路Ｇ７に供給される。このアンドゲート回路Ｇ７は、シングルクロックモードとダブルクロックモードの切り替え信号Ｓ／Ｗが供給される。そして、このゲート回路Ｇ７の出力信号と上記チップスキャンイネーブル信号ＣＳＥＮがオアゲート回路Ｇ８を通してスキャンイネーブル信号ＳＥＮとして出力される。
【００４１】
図１３には、図１２のスキャンイネーブル生成回路の動作を説明するための波形図が示されている。シングルクロックモードでは、信号Ｓ／Ｗがハイレベルにされる。そして、図１３（Ａ）に示すように、チップスキャンイネーブル信号ＣＳＥＮがロウレベルにされてもクロックｃｌｋの１番目のパルスが到来するまでフリップフロップ回路ＳＦＦはハイレベル（論理１）を出力している。そのため、ゲート回路Ｇ６及びＧ８を通したスキャンイネーブル信号ＳＥＮはハイレベルのままに維持される。つまり、前記図２のスキャンフリップフロップ回路ＦＦの入力部に設けられたセレクタＭＵＸは、スキャンインＳＩ側を選択している。１番目のクロックｃｌｋが到来すると、上記フリップフロップ回路ＳＦＦの出力がロウレベルに変化し、それに対応して上記スキャンイネーブル信号ＳＥＮがロウレベルにされる。２番目のクロックｃｌｋが到来すると、上記ロウレベル出力がインバータ回路ＮＶ３によって反転されて帰還されるので、上記フリップフロップ回路ＳＦＦの出力が再びハイレベルに変化し、それに対応して上記スキャンイネーブル信号ＳＥＮもハイレベルにされる。
【００４２】
この結果、１番目のクロックｃｌｋに同期して、スキャンチェーンのＦＦによりテスト信号の最終シフト動作が行われて、かかるテスト信号が論理段やメモリ等に伝えられる。論理段やメモリ等を通して伝えられた信号は、２番目のクロックｃｌｋに同期して後段側のＦＦに取り込まれる。この取り込まれた後段側の信号は、上記スキャンイネーブル信号ＳＥＮがハイレベルにさているので、再びシフトクロックＳＣＬＫをロウレベルを供給することによりシリアルに出力される。
【００４３】
シングルクロックモードでは、信号Ｓ／Ｗがロウレベルにされる。この状態では、ゲート回路Ｇ７のゲートとが閉じられて、チップスキャンイネーブル信号ＣＳＥＮがロウレベルによりスキャンイネーブル信号ＳＥＮがロウレベルにされる。チップスキャンイネーブル信号ＣＳＥＮのハイレベルによりスキャンイネーブル信号ＳＥＮもハイレベルにされる。この構成では、前記図１１のキャプチャイネーブル信号ＣＰＥＮに対応して２つのパルスｃｌｋを出力させる。このダブルクロックモードでは、スキャンチェーンのＦＦによりテスト信号の最終シフト動作も行われている。
【００４４】
このダブルクロックモードでは、１回目のクロック印加前にスキャンイネーブルをキャプチャモード側とし、その後クロックを２回印加してテストを行う。スキャンイネーブルはテストサイクル内で切り替える必要がないためタイミングの問題を緩和できる。しかし、ダブルクロックモードでは、キャプチャモード時にクロック印加が２回あるため、テスト時２段の順序回路として扱う。このため、２段の論理段をうちいずれの論理段での故障かを直接認識できないから前記シングルクロックモードに比べ故障検出率が上がりにくくテストパターンが長大となる。
【００４５】
この実施例では、上記シングルクロックモードとダブルクロックモードの両方を備えることにより、シングルクロックモードでの前記遅延性故障検出を行い、それでは出来ないような補助的な故障検出をダブルクロックモードで行うようにすることにより、テストパターンが長大化を防ぎつつ、高い信頼性の遅延性故障検出を可能にするものである。
【００４６】
図１４には、シングルクロックモードでのテスト動作の波形図が示されている。スキンイン動作はシフトクロックＳＣＬＫに同期して低速で半導体集積回路装置の外部からテスト信号が入力される。このスキンイン動作ではチップスキャンイネーブル信号ＣＳＥＮのロウレベルにより最終シフトの１つ前で止められる。そして、キャプチャイネーブル信号ＣＰＥＮをハイレベルにすることにより、システムクロックＣＬＫに対応した高速クロックが２パルス出力される。このパルスｃｌｋに同期して前記のようにスキャンイネーブル信号ＳＥＮが形成されて、上記システムクロックＣＬＫに対応した実速度により遅延性故障の試験が実施される。
【００４７】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。メモリの境界における遅延性故障を検出するためのスキャンテスト動作は、前記シングルクロックモード又はダブルクロックモードのいずれか一方のみで行うものであってもよい。ただし、前記のように論理段での遅延性故障やメモリ単体での遅延性故障も検出しなければならないから、上記シングルクロックモードとダブルクロックモードの両方を備え、シングルクロックモードでの前記遅延性故障検出を行い、それでは出来ないような補助的な故障検出をダブルクロックモードで行うようにすることが便利である。この発明は、組み込み型メモリを搭載するシステムＬＳＩのような半導体集積回路装置と、そのテスト方法として広く利用することができる。
【図面の簡単な説明】
【００４８】
【図１】この発明に係る半導体集積回路装置の一実施例を示す要部ブロック図である。
【図２】図１のスキャンチェーン化されるＦＦの一実施例を示すブロック図である。
【図３】図１のメモリ内ＦＦの一実施例を示すブロック図である。
【図４】図１のメモリ回路の他の一実施例を示す構成図である。
【図５】図１のメモリ回路の更に他の一実施例を示す構成図である。
【図６】この発明に係るシステムＬＳＩの一実施例を示す要部ブロック図である。
【図７】この発明に係るシステムＬＳＩの一実施例を示す要部ブロック図である。
【図８】この発明に係るシステムＬＳＩの他の一実施例を示す要部ブロック図である。
【図９】この発明に係るシステムＬＳＩの他の一実施例を示す要部ブロック図である。
【図１０】この発明に係る半導体集積回路装置に搭載される組み込み型メモリの一実施例を示す構成図である。
【図１１】この発明に係る半導体集積回路装置に用いられる内部生成クロック制御回路の一実施例を示す構成図である。
【図１２】この発明に係る半導体集積回路装置に用いられるスキャンイネーブル生成回路の一実施例を示す構成図である。
【図１３】図１２のスキャンイネーブル生成回路の動作を説明するための波形図である。
【図１４】シングルクロックモードでのテスト動作の波形図である。
【図１５】本願発明に先立って検討された組み込み型メモリを搭載するシステムＬＳＩの構成図である。
【図１６】本願発明に先立って検討された組み込み型メモリを搭載するシステムＬＳＩの構成図である。
【符号の説明】
【００４９】
０１，０４，１３，１４，２２…ＦＦ（フリップフロップ回路）、０５，０６，２４，３１…セレクタ、１７…メモリ、１８…ロジック、１９…メモリセルアレイ、２３…遅延段、ＭＦＦ…マスターフリップフロップ回路、ＳＦＦ…スレーブフリップフロップ回路、Ｇ１〜Ｇ８…ゲート回路、ＮＶ１〜ＮＶ３…インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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