(57)【要約】【課題】面積増大及び制御内容の複雑化を招くことなく、クロックの動作周波数をより高速に設定しても読み出し動作を正常に行える半導体記憶装置を得る。【解決手段】セレクタ回路６は、通常モード時において、バーストアドレスＢＡ＜１：０＞で指示される４種類のアドレスに基づき、４個のページ選択データＰＳＤ（データ幅１ワード）のうちの一のページ選択データＰＳＤを出力し、バイトモード時において、バーストアドレスＢＡ＜１：−１＞で指示される８種類のアドレスに基づき、８個のページ選択データＰＳＤ（データ幅１バイト）のうちの一のページ選択データＰＳＤを出力する。出力バッファ（部）７はページ選択データＰＳＤをバッファリングし、バイト信号ＢＹＴＥの制御下で、ページ選択データＰＳＤに基づく有効ビットが１６ビットあるいは８ビットの外部データＤＯを出力する。【選択図】図１
2006202444.tif 000002
【特許請求の範囲】
【請求項１】
アドレス指定によりＮ（＝ｋ・ｗ（ｋ≧２，ｗ≧１，ｋ，ｗは自然数））ビットの読み出しビット線が選択されるメモリセルアレイと、
読み出し時に、クロックの動作周波数と無関係なセンス時間を要するセンス動作を実行することにより、前記Ｎビットの読み出しビット線からＮビットのセンスデータを得るセンスアンプと、
前記Ｎビットのセンスデータをラッチし、該Ｎビットのセンスデータを複数のページ選択データに分割して順次出力するラッチ・セレクタ回路と、
前記ページ選択データに基づく外部データを出力する出力バッファ部とを備え、
前記ラッチ・セレクタ回路は、
前記クロックの動作周波数が第１の周波数設定時に実行される第１の読み出しモードと、前記クロックの動作周波数が前記第１の周波数のｍ（ｍ≧２，ｍは自然数）倍の第２の周波数設定時に実行される第２の読み出しモードとを有し、前記複数のページ選択データは、ｋ個のバス幅ｗの第１モードページ選択データ及び（ｋ×ｍ）個のバス幅（ｗ／ｍ）の第２モードページ選択データを含み、
前記第１の読み出しモード時において、前記第１の周波数の前記クロックに同期して、前記第１モードページ選択データをｋ回出力することにより、前記Ｎビットのセンスデータを読み出す第１の読み出し動作を実行し、
前記第２の読み出しモード時において、前記第２の周波数の前記クロックに同期して、バス幅（ｗ／ｍ）の第２モードページ選択データを（ｋ×ｍ）回出力することにより、前記Ｎビットのセンスデータを読み出す第２の読み出し動作を実行することを特徴とする、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記ラッチ・セレクタ回路は、
ｋ種類のアドレス指定が可能なビット数のバーストアドレスに基づき前記第１の読み出し動作を実行し、
（ｋ×ｍ）種類のアドレス指定が可能なビット数のバーストアドレスに基づき前記第２の読み出し動作を実行する、
半導体記憶装置。
【請求項３】
請求項１あるいは請求項２記載の半導体記憶装置であって、
前記出力バッファ部は、
前記第２の読み出しモード時は、前記外部データのうち、前記第２モードページ選択データに対応するバス幅（ｗ／ｍ）のみを有効とする、
半導体記憶装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体記憶装置であって、
前記センスアンプによる前記センス動作の開始を指示するセンス動作開始制御信号を出力するセンスアンプ制御部をさらに備え、
前記センスアンプは、活性状態の前記センス動作開始制御信号に応答して、前記センス動作を開始し、
前記センスアンプ制御部は、前記第１の読み出し動作時に前記第１の周波数に設定されたクロックのｋサイクル毎に前記センス動作開始制御信号を活性化させる第１の制御動作と、前記第２の読み出し動作時に前記第２の周波数に設定されたクロックの（ｋ×ｍ）サイクル毎に前記センス動作開始制御信号を活性化させる第２の制御動作を実行する、
半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置であって、
前記センスアンプ制御部は、前記クロックのサイクル数を少なくとも（ｋ×ｍ）ビット分、カウント可能なセンスサイクルカウンタを含み、
前記センスアンプ制御部は、前記センスサイクルカウンタが前記クロックのサイクル数をｋ回カウントする毎に前記第１の制御動作を実行し、前記センスサイクルカウンタが前記クロックのサイクル数を（ｋ×ｍ）カウントする毎に前記第２の制御動作を実行する、
半導体記憶装置。
【請求項６】
第１〜第ｍの半導体記憶装置を備え、前記第１〜第ｍの半導体記憶装置はそれぞれ請求項１ないし請求項５のうちいずれか１項に記載の半導体記憶装置を含み、
前記第１〜第ｍの半導体記憶装置の動作を制御する半導体記憶装置制御部をさらに備え、
前記半導体記憶装置制御部は、前記第１〜第ｍの半導体記憶装置それぞれから１回の前記第２の読み出しモードによって読み出される第１〜第ｍの前記第２モードページ選択データに対応する第１〜第ｍの前記外部データをシステム全体の読み出しデータとする、
半導体記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、連続するデータを高速に読み出すバーストリード機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
携帯電話に代表される携帯型の電子機器においては、近年、画像・音楽等のデータを扱うことが一般的に行われており、また、インターネットやゲーム等で使用するプログラムの数も増大の一途であり、データ及びプログラムのメモリからの転送速度がメモリを有する電子機器等のシステムにおいて重要なパラメータとなっている。
【０００３】
上述した技術背景のもと、データの転送を非同期転送から、連続してデータを高速に読み出す同期バースト転送に移行させることにより、転送レートの改善を図っている。バースト転送を用いた読み出し機能であるバーストリード機能を有するメモリデバイスを開示した文献として例えば特許文献１が挙げられる。この特許文献１においては、バス幅を狭くする高速モードとバス幅を広くする低速モードとのうち、いずれかモードで動作可能なメモリデバイスが開示されている。
【０００４】
【特許文献１】特表２０００−５１９８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１で開示されたメモリデバイスでは、ラッチ数の増大に伴う面積増大、制御内容の複雑化を真無く等の問題点があった。
【０００６】
この発明は上記問題点を解決するためになされたもので、面積増大及び制御内容の複雑化を招くことなく、クロックの動作周波数をより高速に設定しても読み出し動作を正常に行える半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る請求項１記載の半導体記憶装置は、アドレス指定によりＮ（＝ｋ・ｗ（ｋ≧２，ｗ≧１））ビットの読み出しビット線が選択されるメモリセルアレイと、読み出し時に、クロックの動作周波数と無関係なセンス時間を要するセンス動作を実行することにより、前記Ｎビットの読み出しビット線からＮビットのセンスデータを得るセンスアンプと、前記Ｎビットのセンスデータをラッチし、該Ｎビットのセンスデータを複数のページ選択データに分割して順次出力するラッチ・セレクタ回路と、前記ページ選択データに基づく外部データを出力する出力バッファ部とを備え、前記ラッチ・セレクタ回路は、前記クロックの動作周波数が第１の周波数設定時に実行される第１の読み出しモードと、前記クロックの動作周波数が前記第１の周波数のｍ倍の第２の周波数設定時に実行される第２の読み出しモードとを有し、前記複数のページ選択データは、ｋ個のバス幅ｗの第１モードページ選択データ及び（ｋ×ｍ）個のバス幅（ｗ／ｍ）の第２モードページ選択データを含み、前記第１の読み出しモード時において、前記第１の周波数の前記クロックに同期して、前記第１モードページ選択データをｋ回出力することにより、前記Ｎビットのセンスデータを読み出す第１の読み出し動作を実行し、前記第２の読み出しモード時において、前記第２の周波数の前記クロックに同期して、バス幅（ｗ／ｍ）の第２モードページ選択データを（ｋ×ｍ）回出力することにより、前記Ｎビットのセンスデータを読み出す第２の読み出し動作を実行している。
【発明の効果】
【０００８】
この発明における請求項１記載の半導体記憶装置のラッチ・セレクタ回路は、第２の読み出しモード時において、第１の周波数のｍ倍の第２の周波数のクロックに同期して、バス幅（ｗ／ｍ）の第２モードページ選択データを（ｋ×ｍ）回出力することにより、Ｎビットのセンスデータの読み出す第２の読み出し動作を実行しているため、第２の読み出し動作における第２の読み出し期間は、第１の読み出し動作における第１の読み出し期間と同一となる。
【０００９】
すなわち、第１の周波数のｍ倍の第２の周波数のクロックに同期して第２の読み出し動作を実行しても、第２の読み出し期間が第１の読み出し期間より短縮されることはなく、センスアンプのセンス期間も第１の読み出し動作時と同様に確保できるため、高速な動作周波数のクロックに同期して第２の読み出し動作を正常に行うことができる。
【００１０】
加えて、ラッチ・セレクタ回路は、第１及び第２の読み出し時において共通にＮビットのセンスデータをラッチする構成であるため、第２の読み出し動作実行に伴うラッチ用の回路面積の増大はない。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。同図において、内部アドレスＩＡＤ＜７：５＞によってＸ選択信号ＳＸが選択され、内部アドレスＩＡＤ＜４：２＞によりＹ選択信号ＳＹが選択され、６４ビットのセンスデータＳＤが出力される。
【００１２】
メモリセルアレイ１はマトリクス状に配置された複数のメモリセルを有し、Ｘ選択信号ＳＸに基づき、複数のメモリセルのうちより選択されたメモリセルからの記憶データを、総計５１２本のメインビット線ＭＢａそれぞれに読み出す。
【００１３】
Ｙゲート２はＹ選択信号ＳＹに基づき、５１２本のメインビット線ＭＢａのうち６４本を選択してセンスアンプ３に電気的に接続する。
【００１４】
すなわち、内部アドレスＩＡＤ＜７：２＞からなる上位アドレス信号により、メモリセルアレイ１における６４（Ｎ＝６４）ビットの読み出しビット線がセンスアンプ３のセンス動作対象となる。
【００１５】
センスアンプ３は、センス信号ＳＳが“Ｈ”のとき活性状態となり、活性状態時にＹゲート２より選択された６４本のメインビット線ＭＢａに現れる記憶データを検知・増幅するセンスアンプ動作を実行し、６４ビット（所定ビット数）構成のセンスデータＳＤを得る。センスアンプ３によるセンス動作が正常に行えるためには所定のセンス時間ＴＳを要し、このセンス時間ＴＳはクロックの動作周波数とは無関係である。
【００１６】
ラッチ回路５は、センスデータラッチＳＤＬが“Ｈ”のとき活性状態となり、活性状態時にセンスアンプ３により得られた６４ビット構成のセンスデータＳＤをページデータＰＤとしてラッチする。
【００１７】
ページデータＰＤは通常モード時（第１の読み出しモード時）においてバーストアドレスＢＡ＜１：０＞に対応した４個（ｋ＝４）のページ選択データＰＳＤ（第１モードページ選択データ）に分割される。４個のページ選択データＰＳＤはそれぞれデータ幅が１ワード（１６ビット（ｗ＝１６））で構成される。
【００１８】
一方、ページデータＰＤはバイトモード時（第２の読み出しモード時）においてバーストアドレスＢＡ＜１：−１＞に対応した８個（ｋ＝８）のページ選択データＰＳＤ（第２モードページ選択データ）に分割される。８個のページ選択データＰＳＤはそれぞれデータ幅が１バイト（８ビット（ｗ＝８））で構成される。
【００１９】
したがって、ラッチ回路５自体がラッチするビット数自体は通常モード時及びバイトモード時おいて変わらないため、バイトモード時を設けることによるラッチ回路５の回路面積が増加することはない。
【００２０】
セレクタ回路６は、通常モード時において、バーストアドレスＢＡ＜１：０＞で指示される４種類（ｋ＝４）のアドレスに基づき、４個のページ選択データＰＳＤ（データ幅１ワード）のうちの一のページ選択データＰＳＤを出力する。
【００２１】
また、セレクタ回路６は、バイトモード時において、バーストアドレスＢＡ＜１：−１＞で指示される８種類（ｋ＝８）のアドレスに基づき、８個のページ選択データＰＳＤ（データ幅１バイト）のうちの一のページ選択データＰＳＤを出力する。
【００２２】
出力バッファ（部）７はページ選択データＰＳＤをバッファリングし、内部出力イネーブル信号＃ＩＯＥ、バイト信号ＢＹＴＥの制御下で、ページ選択データＰＳＤに基づく有効ビットが１６ビットあるいは８ビットの外部データＤＯを出力する。
【００２３】
Ｘデコーダ８は内部アドレスＩＡＤ＜７：５＞に基づきＸ選択信号ＳＸを出力し、Ｙデコーダ９は内部アドレスＩＡＤ＜４：２＞に基づきＹ選択信号ＳＹを出力する。
【００２４】
図２は内部アドレスＩＡＤ＜７：−１＞を含む内部アドレスを供給する内部アドレス供給部の構成を示すブロック図である。
【００２５】
同図において、ＣＥバッファ１１は外部チップイネーブル信号＃ＥＣＥをバファリングして内部チップイネーブル信号＃ＩＣＥとして出力する。ＯＥバッファ１２は、内部チップイネーブル信号＃ＩＣＥの制御下で外部出力イネーブル信号＃ＥＯＥをバッファリングして内部出力イネーブル信号＃ＩＯＥとして出力する。ＣＬＫバッファ１３は、内部チップイネーブル信号＃ＩＣＥの制御下で外部クロック信号ＥＣＬＫをバッファリングして内部クロック信号ＩＣＬＫとして出力する。ＡＤＶバッファ１４は外部有効アドレス検知信号＃ＥＡＤＶをバファリングして受け内部有効アドレス検知信号＃ＩＡＤＶとして出力する。アドレスバッファ１５は内部チップイネーブル信号＃ＩＣＥの制御下で外部アドレスＥＡＤ＜７：−１＞をバッファリングして外部アドレスＥＡＤ＜７：−１＞をアドレスラッチ回路１０に出力する。
【００２６】
アドレスラッチ回路１０は内部クロック信号ＩＣＬＫ、内部有効アドレス検知信号＃ＩＡＤＶ、外部アドレスＥＡＤ＜７：−１＞、バーストアドレスラッチ信号ＢＡＬ（センス動作開始制御信号）、及びバーストアドレスＢＡ＜７：２＞を受け、外部アドレスラッチ信号ＥＡＬ及び内部アドレスＩＡＤ＜７：−１＞を出力する。
【００２７】
図３はアドレスラッチ回路１０の内部構成を示す回路図である。同図に示すように、外部アドレスＥＡＤ＜７：２＞（のいずれか一の信号）をバッファＧ１が受け、バーストアドレスＢＡ＜７：２＞（のいずれか一の信号）をバッファＧ５が受け、バッファＧ１及びＧ５の出力がインバータＧ２，Ｇ３のループ構成からなるラッチ部７０の入力に接続され、インバータＧ４の入力がラッチ部７０の出力に接続される。そして、インバータＧ４の出力が内部アドレスＩＡＤ＜７：２＞（のいずれか一の信号）となる。バッファＧ１は制御入力に外部アドレスラッチ信号ＥＡＬを受け、外部アドレスラッチ信号ＥＡＬが“Ｈ”のときに活性状態となり、バッファＧ５は制御入力にバーストアドレスラッチ信号ＢＡＬを受け、バーストアドレスラッチ信号ＢＡＬが“Ｈ”のときに活性状態となる。
【００２８】
なお、実際には外部アドレスＥＡＤ＜７：２＞及びバーストアドレスＢＡ＜７：２＞は６ビットであるため、バッファＧ１，Ｇ５、インバータＧ４及びラッチ部７０も外部アドレスＥＡＤ＜７：２＞の各アドレス信号（１ビット分）に対応して総計６つずつ設けられる。本明細書中では、外部アドレスＥＡＤ＜７：２＞等の複数ビットの信号を並列に受ける際に、対応する構成が各ビットにおいて同じ場合、便宜上、１ビット分の構成を代表的に示している場合がある。
【００２９】
外部アドレスＥＡＤ＜１：−１＞（のいずれか一の信号）をバッファＧ６が受け、バッファＧ６の出力がインバータＧ７，Ｇ８のループ構成からなるラッチ部７１の入力に接続され、インバータＧ９の入力がラッチ部７１の出力に接続される。そして、インバータＧ９の出力が内部アドレスＩＡＤ＜１：−１＞となる。バッファＧ６は制御入力に外部アドレスラッチ信号ＥＡＬを受け、外部アドレスラッチ信号ＥＡＬが“Ｈ”のときに活性状態となる。
【００３０】
バッファＧ１０は内部有効アドレス検知信号＃ＩＡＤＶを受け、反転制御入力に内部クロック信号ＩＣＬＫを受け、バッファＧ１０の出力がインバータＧ１１，Ｇ１２のループ構成よりなるラッチ部７２の入力に接続される。
【００３１】
バッファＧ１３の入力はラッチ部７２の出力に接続され、制御入力に内部クロック信号ＩＣＬＫを受け、バッファＧ１３の出力がインバータＧ１４，Ｇ１５のループ構成よりなるラッチ部７３の入力に接続される。
【００３２】
ＮＯＲゲートＧ１９は、一方入力にラッチ部７３の出力を受け、他方入力にラッチ部７３の出力を３段直列接続のインバータＧ１６〜Ｇ１８を介して受ける。このＮＯＲゲートＧ１９の出力が外部アドレスラッチ信号ＥＡＬとなる。したがって、外部アドレスラッチ信号ＥＡＬは、通常は“Ｌ”であり、内部有効アドレス検知信号＃ＩＡＤＶの“Ｌ”立ち下がり時に、内部クロック信号ＩＣＬＫの“Ｈ”立ち上がりに同期して、インバータＧ１６〜Ｇ１８の信号伝搬遅延時間分の“Ｈ”パルスとなる信号となる。
【００３３】
このような構成において、アドレスラッチ回路１０は、内部有効アドレス検知信号＃ＩＡＤＶの“Ｌ”立ち下がりに応答して外部アドレスラッチ信号ＥＡＬの“Ｈ”パルス発生時に、外部アドレスＥＡＤ＜７：２＞及び外部アドレスＥＡＤ＜１：−１＞を内部アドレスＩＡＤ＜７：２＞及び内部アドレスＩＡＤ＜１：−１＞として出力する。
【００３４】
一方、バーストアドレスラッチ信号ＢＡＬの“Ｈ”パルス発生時に、バーストアドレスＢＡ＜７：２＞を内部アドレスＩＡＤ＜７：２＞として出力する。
【００３５】
図４は図１で示したメモリセルアレイ１のセンスアンプ３に対しセンス信号ＳＳを出力するセンス信号出力部の構成を示す回路図である。同図において、ＡＴＤ回路１７（アドレス遷移検出部）は内部チップイネーブル信号＃ＩＣＥ及び内部アドレスＩＡＤ＜７：２＞を受け、内部チップイネーブル信号＃ＩＣＥが“Ｌ”時における内部アドレスＩＡＤ＜７：２＞の遷移を検出すると、“Ｈ”のアドレス遷移検出信号ＡＴＤを出力する。
【００３６】
センス制御回路１６は、アドレス遷移検出信号ＡＴＤの“Ｈ”立ち上がり時間に応答して“Ｈ”に立ち上がり、その後、センス時間ＴＳ経過まで“Ｈ”を維持するセンス信号ＳＳを出力する。このセンス時間ＴＳはセンスアンプ３がメインビット線ＭＢａからセンスデータＳＤを得るために必要な時間に設定されており、外部クロック信号ＥＣＬＫ（内部クロック信号ＩＣＬＫ）等の動作周波数とは無関係に決定する時間である。
【００３７】
図５はラッチ回路５及びセレクタ回路６の一部の詳細を示す回路図である。同図に示すように、ラッチ回路５内のバッファＧ２０はセンスデータＳＤ＜６３：０＞（いずれか一の信号）を受け、制御入力にセンスデータラッチ信号ＳＤＬを受ける。バッファＧ２０の出力はインバータＧ２１，Ｇ２２のループ接続により構成されるラッチ部７４の入力に接続される。
【００３８】
セレクタ回路６内の第１セレクト部６ａにおいて、バッファＧ２３はラッチ回路５の出力を入力し、反転制御入力に選択信号ＳＥＬ＜３：０＞を受ける。バッファＧ２３の出力はインバータＧ２４，Ｇ２５のループ接続により構成されるラッチ部７５の入力に接続される。バッファＧ２３，インバータＧ２４，Ｇ２５は６４個存在し、バッファＧ２３の反転制御入力は選択信号ＳＥＬ＜０＞、ＳＥＬ＜１＞、ＳＥＬ＜２＞及びＳＥＬ＜３＞の４種類により１６個ずつ４グループに分類される。そして、第１セレクト部６ａは、選択信号ＳＥＬ＜３：０＞のうち、活性状態（“Ｌ”）の選択信号ＳＥＬ＜ｉ＞（ｉ＝０〜３のいずれか）を制御入力とするグループから得られる信号を、仮ページ選択データＴＰＳＤ＜１５：０＞として出力する。
【００３９】
図６はセレクタ回路６内の第１選択信号生成部６ｂの詳細を示す回路図である。同図に示すように、バーストアドレスＢＡ＜１＞，ＢＡ＜０＞はインバータＧ２７，Ｇ２８に入力され、インバータＧ２７，Ｇ２８よりバーストアドレスＢＡ＜１＞，ＢＡ＜０＞の反転値がそれぞれ出力される。
【００４０】
ＮＡＮＤゲートＧ３０は、一方入力にバーストアドレスＢＡ＜１＞の反転値を受け、他方入力にバーストアドレスＢＡ＜０＞の反転値を受ける。ＮＡＮＤゲートＧ３１は、一方入力にバーストアドレスＢＡ＜１＞の反転値を受け、他方入力にバーストアドレスＢＡ＜０＞を受ける。ＮＡＮＤゲートＧ３２は一方入力にバーストアドレスＢＡ＜１＞を受け、他方入力にバーストアドレスＢＡ＜０＞の反転値を受ける。ＮＡＮＤゲートＧ３３は一方入力にバーストアドレスＢＡ＜１＞を受け、他方入力にバーストアドレスＢＡ＜０＞を受ける。そして、ＮＡＮＤゲートＧ３０〜Ｇ３３の出力が選択信号ＳＥＬ＜０＞〜ＳＥＬ＜３＞となる。
【００４１】
このような構成の第１選択信号生成部６ｂは、バーストアドレスＢＡ＜１：０＞に基づき、選択信号ＳＥＬ＜０＞〜ＳＥＬ＜３＞のうちいずれか一の信号のみ、仮ページ選択データＴＰＳＤ＜１５：０＞としての選択を指示する“Ｌ”（活性状態）となる。
【００４２】
図７はセレクタ回路６内の第２，第３セレクト部６ｃ，６ｄ及び第２選択信号生成部６ｅの詳細を示す回路図である。同図に示すように、第２セレクト部６ｃはバッファＧ２６及びバッファＧ２９より構成され、バッファＧ２６は入力に仮ページ選択データＴＰＳＤ＜７：０＞（のいずれか一の信号）を受け、反転制御入力に選択信号ＬＡ＜−１＞に受ける。バッファＧ２９は仮ページ選択データＴＰＳＤ＜１５：８＞（のいずれか一の信号）を受け、制御入力に選択信号ＬＡ＜−１＞を受ける。そして、バッファＧ２６あるいはバッファＧ２９からの出力がページ選択データＰＳＤ＜７：０＞として出力される。
【００４３】
第３セレクト部６ｄはバッファＧ３５及びバッファＧ３８より構成され、バッファＧ３５は入力に仮ページ選択データＴＰＳＤ＜７：０＞を受け、反転制御入力に選択信号ＵＡ＜−１＞に受ける。バッファＧ３８は仮ページ選択データＴＰＳＤ＜１５：８＞を受け、制御入力に選択信号ＵＡ＜−１＞を受ける。そして、バッファＧ３５あるいはバッファＧ３８からの出力がページ選択データＴＰＳＤ＜１５：８＞として出力される。
【００４４】
第２選択信号生成部６ｅにおいて、ＮＡＮＤゲートＧ３９は一方入力にバイト信号ＢＹＴＥを受け、他方入力にバーストアドレスＢＡ＜−１＞を受ける。インバータＧ４０の入力はＮＡＮＤゲートＧ３９の出力に接続される。インバータＧ４１は入力にバーストアドレスＢＡ＜−１＞を受け、ＮＡＮＤゲートＧ４２は一方入力にバイト信号ＢＹＴＥを受け、他方入力がインバータＧ４１の出力に接続される。そして、インバータＧ４０の出力が選択信号ＬＡ＜−１＞となり、ＮＡＮＤゲートＧ４２の出力が選択信号ＵＡ＜−１＞となる。
【００４５】
第２選択信号生成部６ｅは、バイト信号ＢＹＴＥが“Ｈ”のバイトモード時は、バーストアドレスＢＡ＜−１＞を選択信号ＬＡ＜−１＞及び選択信号ＵＡ＜−１＞としてそれぞれ出力する。
【００４６】
したがって、第２セレクト部６ｃにおいては、バーストアドレスＢＡ＜−１＞の“Ｈ”／“Ｌ”に応答して、仮ページ選択データＴＰＳＤ＜１５：８＞／ＴＰＳＤ＜７：０＞をページ選択データＰＳＤ＜７：０＞として出力し、同様に、第３セレクト部６ｄにおいては、バーストアドレスＢＡ＜−１＞の“Ｈ”／“Ｌ”に応答して、仮ページ選択データＴＰＳＤ＜１５：８＞／ＴＰＳＤ＜７：０＞をページ選択データＰＳＤ＜１５：８＞として出力する。
【００４７】
一方、第２選択信号生成部６ｅは、バイト信号ＢＹＴＥが“Ｌ”の通常モード時は、選択信号ＬＡ＜−１＞を“Ｌ”固定、選択信号ＵＡ＜−１＞を“Ｈ”固定する。
【００４８】
したがって、第２セレクト部６ｃにおいては、バーストアドレスＢＡ＜−１＞の値に関係なく、仮ページ選択データＴＰＳＤ＜７：０＞をページ選択データＰＳＤ＜７：０＞として出力し、第３セレクト部６ｄにおいては、バーストアドレスＢＡ＜−１＞の値に関係なく、仮ページ選択データＴＰＳＤ＜１５：８＞をページ選択データＰＳＤ＜１５：８＞として出力する。
【００４９】
図８は実施の形態１の半導体記憶装置の構成要素であるバースト制御回路２０の信号入出力状況を示す説明図である。同図に示すように、内部アドレスＩＡＤ＜７：−１＞、外部アドレスラッチ信号ＥＡＬ、内部クロック信号ＩＣＬＫ、レイテンシ信号ＬＴ＜３：０＞、センスサイクル信号ＳＣ＜３：０＞、及びバイト信号ＢＹＴＥを受け、バーストアドレスＢＡ＜７：−１＞、センスデータラッチ信号ＳＤＬ及びバーストアドレスラッチ信号ＢＡＬを出力する。
【００５０】
図９はバースト制御回路２０の主要部の内部構成を示す回路図である。同図に示すように、レイテンシカウンタ２１は、レイテンシ信号ＬＴ＜３：０＞がインバータＧ７１を介して得られる信号を入力Ｉ＜３：０＞に受け、外部アドレスラッチ信号ＥＡＬをリセット入力Ｒに受け、ＮＡＮＤゲートＧ７７の出力信号をクロック入力Ｃに受ける。ＮＡＮＤゲートＧ７７は内部クロック信号ＩＣＬＫがインバータＧ７２を介して得られる信号を一方入力に受け、バースト出力ＢＴＯがインバータＧ７３を介して得られる信号を他方入力に受ける。
【００５１】
レイテンシカウンタ２１は出力Ｏ＜３：０＞から出力信号ＬＯ＜３：０＞を出力し、出力ＺＯ＜３：０＞から反転出力信号ＺＬＯ＜０＞を出力する。４入力ＮＡＮＤゲート３１は出力信号ＬＯ＜３：０＞を入力し、４入力ＮＡＮＤゲート３２は出力信号ＬＯ＜３：１＞及び反転出力信号ＺＬＯ＜０＞を入力する。１ショットパルス発生回路３５は４入力ＮＡＮＤゲート３１の出力信号である信号ＳＢを受ける。
【００５２】
ＲＳフリップフロップ４１は、外部アドレスラッチ信号ＥＡＬがインバータＧ９２を介して得られる信号をセット入力Ｓに受け、１ショットパルス発生回路３５の出力信号である制御信号ＳＣをリセット入力Ｒに受け、データ出力Ｏからバースト出力ＢＴＯを出力する。なお、ＲＳフリップフロップ４１は“Ｌ”アクティブ・“Ｌ”セット構成であり、セット入力Ｓの“Ｌ”立ち下がり時に“Ｌ”にセットされ、リセット入力Ｒの“Ｌ”立ち下がり時に“Ｈ”にリセットされる。
【００５３】
なお、レイテンシ信号ＬＴ＜３：０＞は外部より付与される信号である。すなわち、レイテンシは、ユーザが外部クロック信号ＥＣＬＫの動作周波数を考慮してレイテンシ信号ＬＴ＜３：０＞に基づき任意に設定可能である。
【００５４】
センスサイクルカウンタ２２は、センスサイクル信号ＳＣ＜３：０＞がインバータＧ７４を介して得られる信号を入力Ｉ＜３：０＞に受け、バーストアドレスラッチ信号ＢＡＬを２段直列接続のインバータＧ９３，Ｇ９４を介してリセット入力Ｒに受け、ＮＡＮＤゲートＧ７８の出力信号をクロック入力Ｃに受ける。ＮＡＮＤゲートＧ７８は内部クロック信号ＩＣＬＫがインバータＧ７５を介して得られる信号を一方入力に受け、バースト出力ＢＴＯを他方入力に受ける。なお、センスサイクルカウンタ２２がバーストアドレスラッチ信号ＢＡＬを２段のインバータＧ９３，Ｇ９４を介して受けるのは、センスサイクルカウンタ２２のリセット直前の出力動作を確実に保証すべく、バーストアドレスラッチ信号ＢＡＬの入力を少し遅延させる必要があるからである。
【００５５】
センスサイクルカウンタ２２は出力Ｏ＜３：０＞から出力信号ＳＯ＜３：０＞を出力し、出力ＺＯ＜３：０＞から反転出力信号ＺＳＯ＜０＞を出力する。４入力ＮＡＮＤゲート３３は出力信号ＳＯ＜３：０＞を入力し、４入力ＮＡＮＤゲート３４は出力信号ＳＯ＜３：１＞及び反転出力信号ＺＳＯ＜０＞を入力する。１ショットパルス発生回路３７は４入力ＮＡＮＤゲート３３の出力信号である信号ＳＥを受ける。
【００５６】
ＮＡＮＤゲートＧ４３は４入力ＮＡＮＤゲート３２の出力信号である信号ＳＡを一方入力に受け、４入力ＮＡＮＤゲート３４の出力信号である信号ＳＤを他方入力に受ける。ＮＡＮＤゲートＧ４４は信号ＳＣを一方入力に受け、１ショットパルス発生回路３７の出力信号である信号ＳＦを他方入力に受ける。そして、ＮＡＮＤゲートＧ４３の出力がセンスデータラッチ信号ＳＤＬとなり、ＮＡＮＤゲートＧ４４の出力がバーストアドレスラッチ信号ＢＡＬとなる。
【００５７】
上位アドレスカウンタ２３は、内部アドレスＩＡＤ＜７：２＞を入力Ｉ＜７：２＞に受け、外部アドレスラッチ信号ＥＡＬをリセット入力Ｒに受け、バーストアドレスラッチ信号ＢＡＬをクロック入力Ｃに受ける。そして、上位アドレスカウンタ２３は出力Ｏ＜７：２＞からバーストアドレスＢＡ＜７：２＞を出力する。
【００５８】
下位アドレスカウンタ２４は、内部アドレスＩＡＤ＜１：−１＞を入力Ｉ＜１：−１＞に受け、外部アドレスラッチ信号ＥＡＬをリセット入力Ｒに受け、ＮＡＮＤゲートＧ７９の出力信号をクロック入力Ｃに受ける。ＮＡＮＤゲートＧ７９は内部クロック信号ＩＣＬＫがインバータＧ７６を介して得られる信号を一方入力に受け、バースト出力ＢＴＯを他方入力に受ける。そして、下位アドレスカウンタ２４は出力Ｏ＜１：−１＞からバーストアドレスＢＡ＜１：−１＞を出力する。
【００５９】
上述した、レイテンシカウンタ２１、センスサイクルカウンタ２２は４ビットカウンタとして機能し、上位アドレスカウンタ２３は６ビットカウンタとして機能し、下位アドレスカウンタ２４はバイト信号ＢＹＴＥ用の３ビットあるいは２ビットカウンタとして機能する。
【００６０】
図１０は図９で示した１ショットパルス発生回路３５（３７）の内部構成を示す回路図である。同図に示すように、３段直列接続のインバータＧ６３〜Ｇ６５の初段のインバータＧ６３は入力に信号ＳＢ（ＳＥ）を受ける。ＮＯＲゲートＧ６６は一方入力に信号ＳＢを受け、他方入力にインバータＧ６５の出力を受ける。そして、ＮＯＲゲートＧ６６の出力がインバータＧ６７を介して得られる信号が信号ＳＣ（ＳＥ）となる。
【００６１】
このような構成の１ショットパルス発生回路３５は、通常は“Ｈ”の信号ＳＣを出力し、信号ＳＢが“Ｌ”立ち下がり時に、インバータＧ６３〜Ｇ６５の信号伝搬遅延時間分の“Ｌ”パルスの信号ＳＣを発生する。
【００６２】
図１１はＲＳフリップフロップ４１の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ６８は一方入力にセット入力Ｓ（より得られる信号）を受け、他方入力にＮＡＮＤゲートＧ６９の出力を受ける。ＮＡＮＤゲートＧ６９は一方入力にＮＡＮＤゲートＧ６８の出力を受け、他方入力にリセット入力Ｒ（より得られる信号）を受ける。そして、ＮＡＮＤゲートＧ６８の出力がインバータＧ７０を介して得られる信号がデータ出力Ｏとなる。
【００６３】
このような構成のＲＳフリップフロップ４１は、セット入力Ｓが“Ｌ”のときセット動作を行い、データ出力Ｏとして“Ｌ”を出力し、リセット入力Ｒが“Ｌ”のときリセット動作を行い、データ出力Ｏとして“Ｈ”を出力する。
【００６４】
図１２は、レイテンシカウンタ２１（センスサイクルカウンタ２２）の内部構成を示すブロック図である。レイテンシカウンタ２１（センスサイクルカウンタ２２）は４ビットカウンタであるため、４個の１ビットカウンタ５０〜５３から構成される。１ビットカウンタ５０〜５３はリセット入力Ｒが共通に接続される。
【００６５】
１ビットカウンタ５０〜５３のデータ入力Ｉが入力Ｉ＜０＞〜入力Ｉ＜３＞に相当し、１ビットカウンタ５０のクロック入力Ｃがレイテンシカウンタ２１のクロック入力Ｃに割り当てられる。
【００６６】
１ビットカウンタ５０〜５３のデータ出力Ｏから出力Ｏ＜０＞〜出力Ｏ＜３＞が出力され、データ出力ＺＯから出力ＺＯ＜０＞〜出力ＺＯ＜３＞が出力される。１ビットカウンタ５１〜５３のクロック入力Ｃとして出力ＺＯ＜０＞〜出力ＺＯ＜２＞を受ける。
【００６７】
図１３は、図１２で示した１ビットカウンタ５０（５１〜５３）の内部構成を示す回路図である。同図に示すように、インバータＧ９５はクロック入力Ｃ（より得られる信号）を受け、ＮＡＮＤゲートＧ５３は第１入力にクロック入力Ｃ、第２入力にリセット入力Ｒ（より得られる信号）、第３入力にデータ入力Ｉ（より得られる信号）をそれぞれ受け、ＮＡＮＤゲートＧ５４は第１入力にクロック入力ＣがインバータＧ８０を介して得られる信号、第２入力にリセット入力Ｒ、第３入力にデータ入力Ｉをそれぞれ受け、ＡＮＤゲートＧ８３は第１入力にクロック入力Ｃ、第２入力にリセット入力Ｒ、第３入力にデータ入力ＩがインバータＧ８１を介して得られる信号をそれぞれ受け、ＮＡＮＤゲートＧ８４は第１入力にクロック入力ＣがインバータＧ８０を介して得られる信号、第２入力にリセット入力Ｒ、第３入力にデータ入力ＩがインバータＧ８５を介して得られる信号をそれぞれ受ける。
【００６８】
ＮＡＮＤゲートＧ５５は一方入力にデータ出力ＺＯを受け、他方入力にインバータＧ９５の出力を受け、ＮＡＮＤゲートＧ５６は一方入力にインバータＧ９５の出力を受け、他方入力にデータ出力Ｏを受ける。
【００６９】
ＮＡＮＤゲートＧ５７は第１入力にＮＡＮＤゲートＧ５３の出力を受け、第２入力にＮＡＮＤゲートＧ５５の出力を受け、第３入力にＮＡＮＤゲートＧ５８の出力を受ける。ＮＡＮＤゲートＧ５８は第１入力にＮＡＮＤゲートＧ５７の出力を受け、第２入力にＮＡＮＤゲートＧ５６の出力を受け、第３入力にＮＡＮＤゲートＧ８３の出力を受ける。
【００７０】
ＮＡＮＤゲートＧ５９は一方入力にＮＡＮＤゲートＧ５７の出力を受け、他方入力にクロック入力Ｃを受ける。ＮＡＮＤゲートＧ６０は一方入力にクロック入力Ｃを受け、他方入力にＮＡＮＤゲートＧ５８の出力を受ける。
【００７１】
ＮＡＮＤゲートＧ６１は第１入力にＮＡＮＤゲートＧ５４の出力を受け、第２入力にＮＡＮＤゲートＧ５９の出力を受け、第３入力にＮＡＮＤゲートＧ６２の出力を受ける。ＮＡＮＤゲートＧ６２は第１入力にＮＡＮＤゲートＧ６１の出力を受け、第２入力にＮＡＮＤゲートＧ６０の出力を受け、第３入力にＮＡＮＤゲートＧ８４の出力を受ける。
【００７２】
そして、ＮＡＮＤゲートＧ５７の出力が信号Ｆ、ＮＡＮＤゲートＧ６１の出力がデータ出力Ｏ、ＮＡＮＤゲートＧ６２の出力がデータ出力ＺＯとなる。
【００７３】
図１４は図１３で示した１ビットカウンタ５０の動作を示すタイミング図である。同図に示すように、リセット入力Ｒが“Ｈ”のリセット期間中に、データ入力Ｉによる初期値が取り込まれ、次のサイクルのクロック入力Ｃの“Ｈ”立ち上がりに同期してデータ出力Ｏの値が反転し、以降、クロック入力Ｃに同期して“１”，“０”を繰り返す。
【００７４】
したがって、図９及び図１２で示すレイテンシカウンタ２１は、外部アドレスラッチ信号ＥＡＬが“Ｈ”の期間中に、レイテンシ信号ＬＴ＜３：０＞の反転値を初期値として取り込み、ＮＡＮＤゲートＧ７７の出力に同期して４ビットカウント動作を実行し、そのカウント結果である出力Ｏ＜３：０＞を出力信号ＬＯ＜３：０＞として出力し、出力ＺＯ＜０＞を反転出力信号ＺＬＯ＜０＞として出力する。
【００７５】
また、センスサイクルカウンタ２２もレイテンシカウンタ２１と同様に構成されるため、センスサイクルカウンタ２２は、バーストアドレスラッチ信号ＢＡＬの“Ｈ”期間中（インバータＧ９３，Ｇ９４の信号伝搬遅延有り）に、センスサイクル信号ＳＣ＜３：０＞の反転値を初期値して取り込み、ＮＡＮＤゲートＧ７８の出力に同期して４ビットカウント動作を実行し、そのカウント結果である出力Ｏ＜３：０＞を出力信号ＳＯ＜３：０＞として出力し、出力ＺＯ＜０＞を反転出力信号ＺＳＯ＜０＞として出力する。
【００７６】
図１５はレイテンシカウンタ２１及びセンスサイクルカウンタ２２の動作を示すタイミング図である。
【００７７】
同図に示すように、時刻ｔ１１に外部アドレスラッチ信号ＥＡＬが“Ｈ”に立ち上がると、レイテンシ信号ＬＴ＜３：０＞として“８”(hex)（“１０００”(2)）が入力されている場合、初期値としてそのビット反転値“７”(hex)（“０１１１”(2)）がレイテンシカウンタ２１の初期値として取り込まれる。
【００７８】
また、外部アドレスラッチ信号ＥＡＬの“Ｈ”立ち上がりをトリガとして、バースト出力ＢＴＯが“Ｌ”に設定される。したがって、レイテンシカウンタ２１のクロック入力Ｃには内部クロック信号ＩＣＬＫが入力されるためカウント動作可能となり、センスサイクルカウンタ２２のクロック入力Ｃは“Ｈ”に固定されるためカウント動作不能となる。
【００７９】
以降、出力信号ＬＯ＜３：０＞は“７”(hex)から“Ｅ”(hex)までカウントアップすると、出力信号ＬＯ＜３：１＞が“１１１”(2)、反転出力信号ＺＬＯ＜０＞が“１”(2)となるため、４入力ＮＡＮＤゲート３２の出力信号である信号ＳＡが“Ｌ”に立ち下がる。この信号ＳＡの“Ｌ”立ち上がりをトリガとしてセンスデータラッチ信号ＳＤＬは“Ｈ”に立ち上がる。
【００８０】
そして、時刻ｔ１２に、出力信号ＬＯ＜３：０＞が“Ｆ”(hex)となると、出力信号ＬＯ＜３：０＞を入力する４入力ＮＡＮＤゲート３１の出力信号である信号ＳＢが“Ｌ”に立ち下がる。この信号ＳＢの“Ｌ”立ち下がりをトリガとして、１ショットパルス発生回路３５の信号ＳＣとして“Ｌ”パルスが発生する。
【００８１】
その結果、ＲＳフリップフロップ４１はリセットされ、バースト出力ＢＴＯは“Ｈ”に立ち上がるとともに、ＮＡＮＤゲートＧ４４の出力であるバーストアドレスラッチ信号ＢＡＬが“Ｈ”に立ち上がる。したがって、センスサイクルカウンタ２２のクロック入力Ｃには内部クロック信号ＩＣＬＫが入力されるためカウント動作可能となり、レイテンシカウンタ２１のクロック入力Ｃは“Ｈ”に固定されるためカウント動作不能となる。
【００８２】
時刻ｔ１２にバーストアドレスラッチ信号ＢＡＬが“Ｈ”に立ち上がると、センスサイクル信号ＳＣ＜３：０＞として“８”(hex)（“１０００”(2)）が設定されている場合、初期値としてそのビット反転値“７”(hex)（“０１１１”(2)）がセンスサイクルカウンタ２２の初期値として取り込まれる。
【００８３】
以降、出力信号ＳＯ＜３：０＞は“７”(hex)から“Ｅ”(hex)までカウントアップすると、出力信号ＳＯ＜３：１＞が“１１１”(2)、反転出力信号ＺＳＯ＜０＞が“１”(2)となるため、４入力ＮＡＮＤゲート３４の出力信号である信号ＳＤが“Ｌ”に立ち下がり、この“Ｌ”立ち下がりをトリガとしてセンスデータラッチ信号ＳＤＬが“Ｈ”に立ち上がる。
【００８４】
そして、時刻ｔ１３に、出力信号ＳＯ＜３：０＞が“Ｆ”(hex)となると、出力信号ＳＯ＜３：０＞を入力する４入力ＮＡＮＤゲート３３の出力信号である信号ＳＥが“Ｌ”に立ち下がる。この信号ＳＥの“Ｌ”立ち下がりをトリガとして、１ショットパルス発生回路３７の信号ＳＦとして“Ｌ”パルスが発生する。
【００８５】
その結果、ＮＡＮＤゲートＧ４４の出力であるバーストアドレスラッチ信号ＢＡＬが再び“Ｈ”に立ち上がるとともに、初期値“７”(hex)に再び初期化され、上述したカウント動作が繰り返される。
【００８６】
上位アドレスカウンタ２３もレイテンシカウンタ２１，センスサイクルカウンタ２２と同様に構成（６ビットにされる点のみ異なる）されるため、外部アドレスラッチ信号ＥＡＬの“Ｈ”期間中に内部アドレスＩＡＤ＜７：２＞を初期値として取り込み、バーストアドレスラッチ信号ＢＡＬに同期して６ビットカウント動作を実行し、そのカウント結果である出力Ｏ＜７：２＞をバーストアドレスＢＡ＜７：２＞として出力する。
【００８７】
図１６は上位アドレスカウンタ２３のカウント動作を示すタイミング図である。同図に示すように、時刻ｔ１４時に外部アドレスラッチ信号ＥＡＬの“Ｈ”期間中に、内部アドレスＩＡＤ＜７：２＞が指示する初期値“０”(hex)が取り込まれ、以降、バーストアドレスラッチ信号ＢＡＬの“Ｈ”立ち上がりをトリガとしてバーストアドレスＢＡ＜７：２＞が順次カウントアップされる。
【００８８】
同様にして、時刻ｔ１５時に外部アドレスラッチ信号ＥＡＬの“Ｈ”期間中に、内部アドレスＩＡＤ＜７：２＞が指示する初期値“１Ｅ”(hex)が取り込まれ、以降、バーストアドレスラッチ信号ＢＡＬの“Ｈ”立ち上がりをトリガとしてバーストアドレスＢＡ＜７：２＞が順次カウントアップされる。
【００８９】
図１７は、下位アドレスカウンタ２４の内部構成を示すブロック図である。下位アドレスカウンタ２４は３ビットカウンタであるため、３個の１ビットカウンタ４９〜５１から構成される。
【００９０】
１ビットカウンタ４９〜５１はリセット入力Ｒが共通に接続される。１ビットカウンタ４９〜５１のデータ入力Ｉが入力Ｉ＜−１＞〜入力Ｉ＜１＞に割り当てられる。
【００９１】
１ビットカウンタ４９は、クロック入力ＣにＮＡＮＤゲートＧ８８の出力を受ける。ＮＡＮＤゲートＧ８８は一方入力にＮＡＮＤゲートＧ８７の出力を受け、他方入力にバイト信号ＢＹＴＥを受ける。ＮＡＮＤゲートＧ８７は一方入力に下位アドレスカウンタ２４のクロック入力Ｃを受け、他方入力にバイト信号ＢＹＴＥを受ける。
【００９２】
１ビットカウンタ５０は、クロック入力ＣにＮＡＮＤゲートＧ４７の出力を受ける。ＮＡＮＤゲートＧ４７は一方入力にＮＡＮＤゲートＧ４５の出力を受け、他方入力にＮＡＮＤゲートＧ４６の出力を受ける。ＮＡＮＤゲートＧ４５は一方入力に下位アドレスカウンタ２４のクロック入力Ｃを受け、他方入力にバイト信号ＢＹＴＥがインバータＧ８６を介して得られる信号を受ける。ＮＡＮＤゲートＧ４６は一方入力にバイト信号ＢＹＴＥを受け、他方入力に出力ＺＯ＜−１＞を受ける。
【００９３】
１ビットカウンタ４９〜５１のデータ出力Ｏから出力Ｏ＜−１＞〜出力Ｏ＜１＞が出力され、データ出力ＺＯから出力ＺＯ＜−１＞〜出力ＺＯ＜１＞が出力される。１ビットカウンタ５１はクロック入力Ｃに出力ＺＯ＜０＞を受ける。
【００９４】
このような構成の下位アドレスカウンタ２４は、リセット入力Ｒが“Ｈ”期間中において、内部アドレスＩＡＤ＜１：−１＞が指示する初期値を取り込み、カウント動作は行う。カウント動作の内容は通常モード時（第１の読み出しモード時）とバイトモード時（第２の読み出しモード時）との２種類がある。
【００９５】
下位アドレスカウンタ２４は、バイト信号ＢＹＴＥが“Ｈ”ときのバイトモード時は１ビットカウンタ４９〜５１による３ビットカウンタとして動作し、バイト信号ＢＹＴＥが“Ｌ”のときの通常モード時は１ビットカウンタ５０，５１による２ビットカウンタして動作する。
【００９６】
図１８は下位アドレスカウンタ２４のバイトモード時の動作を示すタイミング図である。同図において、Ｆ＜−１＞〜Ｆ＜１＞及びＯ＜−１＞〜Ｏ＜１＞は、１ビットカウンタ４９〜５１内における信号Ｆ，データ出力Ｏ（図１３参照）を意味する。
【００９７】
同図に示すように、バイト信号ＢＹＴＥが“Ｈ”のときは、ビットカウンタ４９〜５１による３ビットカウンタとして動作する。なぜならば、１ビットカウンタ４９のクロック入力Ｃには下位アドレスカウンタ２４のクロック入力Ｃが取り込まれ、１ビットカウンタ５０のクロック入力Ｃには１ビットカウンタ４９の出力ＺＯ＜−１＞が取りこまれ、１ビットカウンタ５１のクロック入力Ｃには１ビットカウンタ５０の出力ＺＯ＜０＞が取り込まれる構成となるからである。
【００９８】
図１９は下位アドレスカウンタ２４の通常モード時の動作を示すタイミング図である。同図において、Ｆ＜−１＞〜Ｆ＜１＞及びＯ＜−１＞〜Ｏ＜１＞は、１ビットカウンタ４９〜５１内における信号Ｆ，データ出力Ｏ（図１３参照）を意味する。
【００９９】
同図に示すように、バイト信号ＢＹＴＥが“Ｌ”のときは、ビットカウンタ５０，５１による２ビットカウンタとして動作する。なぜならば、１ビットカウンタ４９のクロック入力Ｃは“Ｈ”固定され、１ビットカウンタ５０のクロック入力Ｃには下位アドレスカウンタ２４のクロック入力Ｃが取りこまれ、１ビットカウンタ５１のクロック入力Ｃには１ビットカウンタ５０の出力ＺＯ＜０＞が取り込まれる構成となるからである。
【０１００】
図２０はバースト制御回路２０内のセンスサイクル設定回路を示す回路図である。同図に示すように、センスサイクル設定回路４４において、センスサイクル信号ＳＣ＜１：０＞は“Ｌ”（GND）に固定される。センスサイクル信号ＳＣ＜２＞はバイト信号ＢＹＴＥがインバータＧ８９を介して得られる信号値に設定される。センスサイクル信号ＳＣ＜３＞はバイト信号ＢＹＴＥがインバータＧ９０，Ｇ９１を介して得られる信号値に設定される。
【０１０１】
このような構成のセンスサイクル設定回路４４は、バイト信号ＢＹＴＥが“Ｈ”のバイトモード時は、センスサイクル信号ＳＣ＜３：０＞として“８”(hex)が自動的に設定され、バイト信号ＢＹＴＥが“Ｌ”の通常モード時は、センスサイクル信号ＳＣ＜３：０＞として“４”(hex)が自動的に設定される。
【０１０２】
図２１は出力バッファ７の内部構成例を示す回路図である。同図に示すように、バッファＧ４８はページ選択データＰＳＤ＜１５：８＞（のいずれか一の信号）を受け、反転制御入力に選択オンチップイネーブル信号＃ＵＯＥを受け、外部データＤＯ＜１５：８＞として出力する。
【０１０３】
バッファＧ４９はページ選択データＰＳＤ＜７：０＞（のいずれか一の信号）を受け、反転制御入力に内部出力イネーブル信号＃ＩＯＥを受け、外部データＤＯ＜７：０＞として出力する。
【０１０４】
ＮＡＮＤゲートＧ５２はバイト信号ＢＹＴＥがインバータＧ５０を介して得られる信号を一方入力に受け、内部出力イネーブル信号＃ＩＯＥがインバータＧ５１を介して得られる信号を他方入力に受ける。このＮＡＮＤゲートＧ５２の出力が選択オンチップイネーブル信号＃ＵＯＥとなる。
【０１０５】
このような構成において、出力バッファ７は、バイト信号ＢＹＴＥが“Ｈ”のバイトモード時において、選択オンチップイネーブル信号＃ＵＯＥが“Ｈ”固定されるため、バッファＧ４９のみ、内部出力イネーブル信号＃ＩＯＥの制御下で、ページ選択データＰＳＤ＜７：０＞に基づく外部データＤＯ＜７：０＞のみ外部に出力する８ビット外部出力となる。
【０１０６】
図２１で示した構成例では、バイトモード時は外部データＤＯ＜１５：８＞が無効化されるため、図７で示したページ選択データＰＳＤ＜１５：８＞の選択回路（バッファＧ３５，Ｇ３８）ではなく、単純に仮ページ選択データＴＰＳＤ＜７：０＞をページ選択データＰＳＤ＜７：０＞として出力する構成で十分となる。
【０１０７】
したがって、バイトモード時に必要な外部データＤＯ＜７：０＞以外の無意味な外部データ外部データＤＯ＜１５：８＞が出力されることを確実に回避することができる。
【０１０８】
また、出力バッファ７は、バイト信号ＢＹＴＥが“Ｌ”の通常モード時において、選択オンチップイネーブル信号＃ＵＯＥが内部出力イネーブル信号＃ＩＯＥと等価な信号となるため、バッファＧＧ４８，Ｇ４９が共に、内部出力イネーブル信号＃ＩＯＥ（選択オンチップイネーブル信号＃ＵＯＥ）の制御下で、ページ選択データＰＳＤ＜１５：０＞に基づく外部データＤＯ＜１５：０＞を外部に出力する１６ビット外部出力となる。
【０１０９】
図２２は実施の形態１の半導体記憶装置のバーストリード動作を示すタイミング図である。同図において、バーストデータのレイテンシはレイテンシ信号ＬＴ＜３：０＞によって８クロックサイクルに設定された場合を仮定する。なお、前述したように、外部データのバス幅はバイトモード時は８ビット、通常モード時は１６ビットである。
【０１１０】
時刻ｔ０において、外部有効アドレス検知信号＃ＥＡＤＶ（内部有効アドレス検知信号＃ＩＡＤＶ）の活性期間（“Ｌ”期間）中に外部有効アドレス検知信号＃ＥＡＤＶ（内部有効アドレス検知信号＃ＩＡＤＶ）の“Ｌ”立ち下がりエッジをトリガとして、外部アドレスＥＡＤ＜７：−１＞が内部アドレスＩＡＤ＜７：−１＞として取り込まれる。このとき、アドレス遷移検出信号ＡＴＤも“Ｈ”パルスを発生するため、センス信号ＳＳに“Ｈ”に立ち上がり、以降、センス時間ＴＳにおいて“Ｈ”を維持する。センス信号ＳＳの“Ｈ”期間、センスアンプ３は活性状態となる。
【０１１１】
時刻ｔ０後のセンス時間ＴＳの終盤にセンスアンプ３によるセンス動作が完了し、６４ビットのセンスデータＳＤ（Ｄ３〜Ｄ０（Ｄ３〜Ｄ０はそれぞれ１６ビットのデータを意））が確定する。そして、センス信号ＳＳの“Ｌ”立ち下がりとほぼ同時刻に、レイテンシカウンタ２１によって“Ｅ”(hex)がカウントされることによりセンスデータラッチ信号ＳＤＬが“Ｈ”に立ち上がり、ラッチ回路５のラッチデータＬＤとし取り込まれる。
【０１１２】
そして、時刻ｔ１に、レイテンシカウンタ２１によって“Ｆ”(hex)がカウントされることによりバーストアドレスラッチ信号ＢＡＬが立ち上がると、バーストアドレスＢＡ＜７：２＞がカウントアップされ、アドレス遷移検出信号ＡＴＤとして“Ｈ”パルスが発生する。
【０１１３】
時刻ｔ１直後はバーストアドレスＢＡ＜１：−１＞は“０００”(2)のため、選択信号ＳＥＬ＜０＞に対応するデータＤ０のうち、下位８ビットデータ（０Ｌ）が外部データＤＯ＜７：０＞として出力される。
【０１１４】
そして、時刻ｔ１後に外部クロック信号ＥＣＬＫの“Ｈ”立ち上がり時刻である時刻ｔ２において、下位アドレスカウンタ２４によってバーストアドレスＢＡ＜１：−１＞が“００１”(2)にカウントアップされる。その結果、選択信号ＳＥＬ＜０＞に対応するデータＤ０のうち、上位８ビットデータ（０Ｕ）が外部データＤＯ＜７：０＞として出力される。
【０１１５】
その後、外部クロック信号ＥＣＬＫの“Ｈ”立ち上がり時刻である時刻ｔ３において、下位アドレスカウンタ２４によってバーストアドレスＢＡ＜１：−１＞が“０１０”(2)にカウントアップされる。その結果、選択信号ＳＥＬ＜１＞に対応するデータＤ１のうち、下位８ビットデータ（１Ｌ）が外部データＤＯ＜７：０＞として出力される。
【０１１６】
以降、外部クロック信号ＥＣＬＫの“Ｈ”立ち上がりに同期して、時刻ｔ４〜時刻ｔ８毎に、データＤ１の上位８ビットデータ（１Ｕ）、データＤ２の下位８ビットデータ（２Ｌ）、データＤ２の上位８ビットデータ（２Ｕ）、データＤ３の下位８ビットデータ（３Ｌ）、データＤ３の上位８ビットデータ（３Ｕ）が順次、外部データＤＯ＜７：０＞として出力される。
【０１１７】
そして、時刻ｔ８近傍時に、時刻ｔ１時にバーストアドレスＢＡ＜７：２＞により指定されたメモリセルアレイ１の読み出しデータがセンスアンプ３でセンスされセンスデータＳＤ（Ｄ７〜Ｄ４）が得られ、その後、センスサイクルカウンタ２２によって“Ｅ”(hex)がカウントされることによりセンスデータラッチ信号ＳＤＬが“Ｈ”に立ち上がり、センスデータＳＤがラッチデータＬＤとしてラッチされる。
【０１１８】
その後、時刻ｔ９に、センスサイクルカウンタ２２によって“Ｆ”(hex)がカウントされることによりバーストアドレスラッチ信号ＢＡＬが立ち上がると、バーストアドレスＢＡ＜７：２＞がカウントアップされ、アドレス遷移検出信号ＡＴＤとして“Ｈ”パルスが発生する。
【０１１９】
以降、時刻ｔ１〜ｔ９間と同様にして、ラッチデータＬＤ（Ｄ７〜Ｄ４）が８ビット毎に外部データＤＯ＜７：０＞として出力される。
【０１２０】
このように、実施の形態１の半導体記憶装置では、バイトモード時において、８ビット幅の外部データＤＯ＜７：０＞から８クロックサイクルでバーストリードを行うように構成している。したがって、センスアンプ３によるセンス動作が８クロックサイクル以内で完了すれば、バーストデータを途切れることなく出力することができる。
【０１２１】
図２２の時刻ｔ１以降のバーストリード動作は、バーストアドレスラッチ信号ＢＡＬの“Ｈ”立ち上がりよって、バーストアドレスＢＡ＜７：２＞が更新され、アドレス遷移検出信号ＡＴＤが“Ｈ”に立ち上った結果、センス信号ＳＳが活性状態となる。したがって、バーストアドレスラッチ信号ＢＡＬがセンス動作開始制御信号として機能することにより、センスサイクルカウンタ２２、４入力ＮＡＮＤゲート３３、１ショットパルス発生回路３７，及びＮＡＮＤゲートＧ４４等のバーストアドレスラッチ信号ＢＡＬの生成に寄与する構成はセンスアンプ制御部として機能する。
【０１２２】
これらセンスアンプ制御部は、通常モード時には、センスサイクル信号ＳＣ＜３：０＞が“４”(hex)に設定されるため、バーストアドレスラッチ信号ＢＡＬは４クロックサイクル毎に“Ｈ”となる第１の制御動作を行う。一方、動作周波数が通常モード時の２倍（ｍ＝２）のバイトモード時には図２２で示したように、８クロックサイクル毎にバーストアドレスラッチ信号ＢＡＬを“Ｈ”にする第２の制御動作を行う。したがって、通常モード時及びバイトモード時におけるセンスサイクル期間は精度良く同一期間に設定することができる。
【０１２３】
このように、センスサイクルカウンタ２２等のセンスアンプ制御部により、通常モード時及びバイトモード時おいて、上述した第１及び第２の制御動作を実行することにより、バイトモード時においても通常モード時と同等なセンスアンプのセンス時間を確保することができる。
【０１２４】
したがって、実施の形態１の半導体記憶装置は、センスアンプ３を活性化させる非同期なセンス期間ＴＳは、通常モード時と同程度の期間を確保させながら、同期動作用の動作周波数を倍にすることができるという効果を奏する。
【０１２５】
加えて、通常モード時に加え、バイトモード時を実行させるための構成として追加される制御内容は、基本的にバーストアドレスのビット数を１増加させたのみであるため、バイトモード時の追加に伴う制御内容の複雑化は最小限に抑えることができる。
【０１２６】
また、出力バス幅を８ビットにした際に付加されるアドレスは、本実施の形態のように最下位に位置される必要はなく、元の１６ビットバス幅の場合におけるバーストアドレスＢＡ＜１：０＞の上位であっても、同様に付加できることは勿論である。
【０１２７】
さらに、本実施の形態に具現される発明を応用し、出力バス幅を４ビットにして、付加するアドレスを２ビットに拡張することにより、動作周波数をバイトモード時の倍にし、６４ビットのセンスデータＳＤを４ビット毎に１６クロックサイクルでバーストリードすることもできる。このように、センス動作も１６クロックサイクルで完了することにより、クロック周波数を通常モード時より４倍（ｍ＝４）に高速化した同期読み出し動作が可能となる。
【０１２８】
＜実施の形態２＞
実施の形態１においては、クロック周波数を倍速化可能にしたが、バス幅を従来の１６ビットから８ビットに半減させたため、データのバンド幅としては通常モード時とバイトモード時との間で同一である。そこで、実施の形態１の半導体記憶装置を用いてデータのバンド幅向上を図ったのが実施の形態２である。
【０１２９】
図２３はこの発明の実施の形態２である半導体記憶システムの構成を示す説明図である。同図に示すように、実施の形態１の半導体記憶装置の２つのメモリ６１，６２をメモリコントローラ５５により制御している。メモリコントローラ５５は、メモリ６１，６２用の制御信号として、外部チップイネーブル信号＃ＥＣＥ、外部出力イネーブル信号＃ＥＯＥ、外部有効アドレス検知信号＃ＥＡＤＶ、外部クロック信号ＥＣＬＫ、外部アドレスＥＡＤ＜７：−１＞及びバイト信号ＢＹＴＥをメモリ６１，６２共通に与えている。
【０１３０】
そして、メモリ６１の１６ビット入出力データのうち下位８ビットデータである外部データＤＯ＜７：０＞をシステムの外部データＥＤ＜１５：８＞として授受し、メモリ６２の１６ビット入出力データのうち下位８ビットデータである外部データＤＯ＜７：０＞をシステムの外部データＥＤ＜７：０＞として授受する。
【０１３１】
図２４は実施の形態２の半導体記憶システム用の比較用の一般的な第１の比較用半導体記憶システムの構成を示す説明図である。同図に示すように、第１の比較用半導体記憶システムは、１６ビット入出力データの２つのメモリ８１，８２をメモリコントローラ５６により制御している。メモリコントローラ５６は、メモリ８１，８２用の制御信号として、外部出力イネーブル信号＃ＥＯＥ、外部有効アドレス検知信号＃ＥＡＤＶ、外部クロック信号ＥＣＬＫ、及び外部アドレスＥＡＤ＜７：０＞をメモリ８１，８２共通に与えている。そして、メモリ８１及びメモリ８２それぞれの制御信号として外部チップイネーブル信号＃ＥＣＥ＜１＞及び＃ＥＣＥ＜０＞を与えている。
【０１３２】
そして、メモリ８１及び８２のうち、外部チップイネーブル信号＃ＥＣＥ＜１：０＞によって選択されたメモリの１６ビット外部データＤＯ＜１５：０＞をシステムの外部データＥＤ＜１５：０＞として授受する。
【０１３３】
このような構成の第１の比較用半導体記憶システムは、バーストリード動作は１６ビット毎に行うため、４クロックサイクルでセンスアンプ３のセンス時間ＴＳを確保すべく、常に通常モード時のクロック周波数ｆ０と同じ周波数を採用せざるを得ない。
【０１３４】
このような第１の比較用半導体記憶システムと同容量で、実施の形態２の半導体記憶システムを実現する場合は、メモリ８１，８２それぞれと同容量のメモリ６１，６２を用いて実現すれば良い。
【０１３５】
この場合、実施の形態２の半導体記憶システムは、バイトモード時おいては、８ビット毎に行うことにより、８クロックサイクルでセンスアンプ３のセンス時間ＴＳを確保すれば良いため、通常モード時のクロック周波数の倍の周波数ｆ１（＝２・ｆ０）でバーストリード動作が可能となり、システム全体としては、第１の比較用半導体記憶システムと同様に１６ビットデータの入出力機能を発揮することができる。
【０１３６】
したがって、実施の形態２の半導体記憶装置は、第１の比較用半導体記憶システムと比較した場合、システム全体の記憶容量及び入出力ビット数は同一に保ちながら、動作周波数を２倍にできる分、バンド幅を２倍にしたシステムを得ることができる。
【０１３７】
図２５は実施の形態２の半導体記憶システム用の比較用の一般的な第２の比較用半導体記憶システムの構成を示す説明図である。同図に示すように、第２の比較用半導体記憶システムは、１６ビット入出力データの単体メモリ８３をメモリコントローラ５７により制御している。メモリコントローラ５７は、メモリ８３用の制御信号として、外部チップイネーブル信号＃ＥＣＥ、外部出力イネーブル信号＃ＥＯＥ、外部有効アドレス検知信号＃ＥＡＤＶ、外部クロック信号ＥＣＬＫ、及び外部アドレスＥＡＤ＜８：０＞をメモリ８３に与えている。
【０１３８】
そして、メモリ８３において、外部アドレスＥＡＤ＜８：０＞によって選択された１６ビット外部データＤＯ＜１５：０＞をシステムの外部データＥＤ＜１５：０＞として授受する。
【０１３９】
このような構成の第２の比較用半導体記憶システムは、バーストリード動作は１６ビット毎に行うため、４クロックサイクルでセンスアンプ３のセンス時間ＴＳを確保すべく、常に通常モード時のクロック周波数ｆ０を採用せざるを得ない。
【０１４０】
このような第２の比較用半導体記憶システムと同容量で、実施の形態２の半導体記憶システムを実現する場合は、メモリ８３の容量の半分に、メモリ６１，６２の容量をそれぞれ設定すれば良い。
【０１４１】
一方、実施の形態２の半導体記憶システムは、前述したように、通常モード時のクロック周波数の倍の周波数ｆ１でバーストリード動作が可能となり、システム全体としては、第２の比較用半導体記憶システムと同様に１６ビットデータの入出力機能を発揮することができる。
【０１４２】
したがって、実施の形態２の半導体記憶システムは、第２の比較用半導体記憶システムと比較した場合も、システム全体の記憶容量及び入出力ビット数は同一に保ちながら、動作周波数を２倍にできる分、バンド幅を２倍にしたシステムを得ることができる。
【０１４３】
上述したように、実施の形態２の半導体記憶システムにおいて、読み出しデータは２つのメモリ６１，６２の８ビットの外部データＤＯ＜７：０＞の和に対応する外部データＥＤ＜１５：０＞となるため、システムの読み出しデータのビット数は通常モード時と同一なる。したがって、システム全体としてバイトモード時は、実施の形態１の半導体記憶装置に比べ、バンド幅を２倍にすることができる。
【０１４４】
なお、実施の形態１において、クロック周波数を通常モード時より４倍に高速化した同期読み出し動作が可能となる４ビットデータ出力の半導体記憶装置を構成した場合は、４個の実施の形態１の半導体記憶装置を用いて、システムの読み出しデータのビット数を通常モード時と同一にすることにより、システム全体としてバンド幅を４倍にすることができるのは勿論である。
【図面の簡単な説明】
【０１４５】
【図１】この発明の実施の形態１である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。
【図２】内部アドレス供給部の構成を示すブロック図である。
【図３】図２で示したアドレスラッチ回路の内部構成を示す回路図である。
【図４】図１で示したセンスアンプに対しセンス信号を出力するセンス信号出力部の構成を示す回路図である。
【図５】図１で示したラッチ回路及びセレクタ回路の一部の詳細を示す回路図である。
【図６】図１で示したセレクタ回路内の第１選択信号生成部の詳細を示す回路図である。
【図７】図１で示したセレクタ回路内の第２，第３セレクト部及び第２選択信号生成部の詳細を示す回路図である。
【図８】バースト制御回路の信号入出力状況を示す説明図である。
【図９】図８で示したバースト制御回路の主要部の内部構成を示す回路図である。
【図１０】図９で示した１ショットパルス発生回路の内部構成を示す回路図である。
【図１１】図９で示したＲＳフリップフロップの内部構成を示す回路図である。
【図１２】図９で示したレイテンシカウンタ，センスサイクルカウンタの内部構成を示すブロック図である。
【図１３】図１２で示した１ビットカウンタの内部構成を示す回路図である。
【図１４】図１３で示した１ビットカウンタの動作を示すタイミング図である。
【図１５】レイテンシカウンタ及びセンスサイクルカウンタの動作を示すタイミング図である。
【図１６】上位アドレスカウンタのカウント動作を示すタイミング図である。
【図１７】図９で示した下位アドレスカウンタの内部構成を示すブロック図である。
【図１８】下位アドレスカウンタのバイトモード時の動作を示すタイミング図である。
【図１９】下位アドレスカウンタの通常モード時の動作を示すタイミング図である。
【図２０】バースト制御回路内のセンスサイクル設定回路を示す回路図である。
【図２１】出力バッファの内部構成を示す回路図である。
【図２２】実施の形態１の半導体記憶装置のバーストリード動作を示すタイミング図である。
【図２３】この発明の実施の形態２である半導体記憶システムの構成を示す説明図である。
【図２４】実施の形態２の半導体記憶システム用の比較用の第１の比較用半導体記憶システムの構成を示す説明図である。
【図２５】実施の形態２の半導体記憶システム用の比較用の第２の比較用半導体記憶システムの構成を示す説明図である。
【符号の説明】
【０１４６】
１  メモリセルアレイ、２  Ｙゲート、３  センスアンプ、５  ラッチ回路、６  セレクタ回路、７  出力バッファ、８  Ｘデコーダ、９  Ｙデコーダ、１０  アドレスラッチ回路、１６  センス制御回路、１７  ＡＴＤ回路、２０  バースト制御回路、２１  レイテンシカウンタ、２２  センスサイクルカウンタ、２３  上位アドレスカウンタ、２４  下位アドレスカウンタ、５５  メモリコントローラ、６１，６２  メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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