(57)【要約】【課題】  ダミーメモリセル内のリーク電流を排除し、ＳＲＡＭの不良率を低減できる。【解決手段】  本発明によるスタティック半導体記憶装置は、複数のメモリセル１００を含むメモリセルアレイと、メモリセルアレイの周囲に配置される複数のダミーメモリセル２０１とを具備し、ダミーメモリセル２０１は、ダミー負荷回路２１−１とダミードライバトランジスタ２２−１とを含むダミーインバータ対２０−１を備え、ダミー負荷回路２１−１の一端はダミードライバトランジスタ２２−１のドレインに接続され、ダミー負荷回路２１−１の他端とダミードライバトランジスタ２２−１のソースの電位は基板電位ＧＮＤである。【選択図】  図３
2006209837.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルとは別に設けられたダミーメモリセルとを備え、
前記ダミーメモリセルは、１対のダミーインバータを備えるダミーインバータ対を具備し、
前記ダミーインバータ対は、第１の配線と第２の配線との間に接続され、
前記第１の配線と前記第２の配線は同電位である
スタティック半導体記憶装置。
【請求項２】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの周囲に配置される複数のダミーメモリセルとを具備し、
前記複数のメモリセルの各々は、ワード線を備え、
前記複数のダミーメモリセルの各々は、前記ワード線方向に配置される第１の配線と第２の配線とを備え、前記第１及び第２の配線の電位は同電位である
スタティック半導体記憶装置。
【請求項３】
請求項２に記載のスタティック半導体記憶装置において、
前記ダミーメモリセルは、１対のダミーインバータを備えるダミーインバータ対を具備し、
前記ダミーインバータ対は、前記第１の配線と前記第２の配線との間に接続される
スタティック半導体記憶装置。
【請求項４】
請求項１又は３に記載のスタティック半導体記憶装置において、
前記ダミーインバータは、ダミー負荷回路とダミードライバトランジスタとを備え、
前記ダミー負荷回路の一端は、前記ダミードライバトランジスタのドレインに接続され、
前記ダミー負荷回路の他端と前記ダミートランジスタのソースは、ノードを介して前記第１の配線と前記第２の配線に接続される
スタティック半導体記憶装置。
【請求項５】
請求項２から４いずれか１項に記載のスタティック半導体記憶装置において、
前記複数のメモリセルの各々は、ビット線と、前記ワード線方向に配置される、第４の配線と、第５の配線を更に備え、
前記第４の配線は第１の電位を有し、前記第５の配線は第２の電位を有し、
前記複数のダミーメモリセルは、前記ビット線方向に配列する第１のダミーメモリセルを含み、
前記第１のダミーメモリセルは、前記ビット線方向に配置される第３の配線を備え、前記第１の配線は、隣接する前記メモリセルの前記第４の配線と接続され、前記第２の配線は、前記隣接するメモリセルの前記第５の配線と分離され、前記第１の配線は、前記第３の配線を介して第２の配線に接続される
スタティック半導体記憶装置。
【請求項６】
請求項２から５いずれか１項に記載のスタティック半導体記憶装置において、
前記複数のダミーメモリセルは、前記ワード線方向に配列する第２のダミーメモリセルを更に含み、
前記第２のダミーメモリセルの前記第１の配線は、隣接する他の第２のダミーメモリセルの他の第１の配線と接続され、前記第２の配線は、隣接する他の第２のダミーメモリセルの他の第２の配線と接続される
スタティック半導体記憶装置。
【請求項７】
請求項５又は６に記載のスタティック半導体記憶装置において、
前記第１の電位は、接地電位であり、前記第２の電位は、電源電位である
スタティック半導体記憶装置。
【請求項８】
請求項４から７いずれか１項に記載のスタティック半導体記憶装置において、
前記ダミー負荷回路は、ＭＯＳトランジスタであるダミー負荷トランジスタであり、
前記負荷トランジスタと前記ダミー負荷トランジスタのチャネルは異種である
スタティック半導体記憶装置。
【請求項９】
請求項４から７いずれか１項に記載のスタティック半導体記憶装置において、
前記ダミー負荷回路は、ＭＯＳトランジスタであるダミー負荷トランジスタであり、
前記負荷トランジスタと前記ダミー負荷トランジスタのチャネルは同種である
スタティック半導体記憶装置。
【請求項１０】
請求項８又は９に記載のスタティック半導体記憶装置において、
前記ダミー負荷トランジスタのドレインは前記ダミードライバトランジスタのドレインに接続され、前記ダミー負荷トランジスタのソースと前記ダミードライバトランジスタのソースは前記ノードに接続される
スタティック半導体記憶装置。
【請求項１１】
請求項８から１０いずれか１項に記載のスタティック半導体記憶装置において、
前記ダミー負荷トランジスタのドレインは前記ダミードライバトランジスタのドレインに接続され、前記ダミー負荷トランジスタのゲートと前記ダミードライバトランジスタのソースは前記ノードに接続される
スタティック半導体記憶装置。
【請求項１２】
請求項２から１１に記載のスタティック半導体記憶装置において、
前記ダミーメモリセルは、少なくとも１列以上、配列される
スタティック半導体記憶装置。
【請求項１３】
請求項５から１２に記載のスタティック半導体記憶装置において、
前記メモリセルに供給される前記第１の電位及び前記第２の電位を安定化するためのＴａｐ領域を前記ビット線方向に配列する
スタティック半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック半導体記憶装置に関し、特に、デバイス品質や動作マージンの劣化が抑制されるスタティック半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭにおいて、急峻な素子密度の変化によるリソグラフィ後の寸法不一致や、異常形状といったことに起因するメモリセルの不良率を低減させるのため、メモリセルの外周部にメモリとして機能しないダミーメモリセルが配置される。当然ながら、近接効果によってダミーメモリセルは、メモリセルに比べポリシリコンゲートやコンタクトホールの異常形状を多く含む。このため、メモリセルの通常のファンクション動作に影響を与えないように、ダミーメモリセルは回路論理上のメモリセルから分離されるように設計される。
【０００３】
ダミーメモリセルは、レイアウトの連続性を維持するため、メモリセルの構造に対応したレイアウト構造であり、特にダミーメモリセルのウェル、拡散層、ポリシリコンゲート、コンタクトホール、メタル配線、ビアホールの配置や形状はメモリセルと同一、もしくは、近似した形状であるのが望ましい。従って、ダミーメモリセルの回路構成は、メモリセルの回路を構成する素子や配線に対応した構成となる。
【０００４】
（開示例）
特開昭６１−２１４５５９号公報に、回路動作をしないダミーメモリセルをセルの周囲に配置することが開示されている。開示例は、半導体セルが連続的に配置されるＳＲＡＭにおいて、前記半導体セルが連続的に配置された領域とそれ以外の非連続的な領域との境界部に回路動作をしないダミーメモリセルを設けたことを特徴としている（特許文献１参照）。又、特開平７−１７６６３１号公報に、ダミーメモリセルのダミートランジスタをビット線を所定電位に維持するプルアップトランジスタとして構成する技術が開示されている（特許文献２）。更に、特開２００４−０７１１１８号公報に、ダミービット線の電位低下速度が、ビット線の電位低下速度より速くなるＳＲＡＭが開示されている。開示例では、メモリセル用の負荷用のＰチャンネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに置換し、記憶ノードに電源電位を与え、前記ＮチャネルＭＯＳトランジスタのソースに接地電位ＧＮＤを与え、ワード線が「Ｈ」レベルに引き上げられると、ダミービット線から接地電位のラインに電流が流出され、ＳＲＡＭの動作マージンを向上させている（特許文献３）。
【特許文献１】特開昭６１−２１４５５９号公報
【特許文献２】特開平７−１７６６３１号公報
【特許文献３】特開２００４−０７１１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＲＡＭでは、ダミーメモリセル２００に電源ＶＤＤが供給されているため、正常なダミーメモリセルでもセル内に微弱ながらリーク電流が流れる。更に、ダミーメモリセルは、形状異常を許容しているが、その形状異常に起因して予期せぬ電流が流れる電流径路が発生することがある。具体例として、ポリシリコンゲートＰＧの形成不良によるソース−ドレイン間のショート、拡散層ＷＥＬＬの過剰形成によるソース−ドレイン間のショート、メタル配線ＭＬの形成不良による電源ＶＤＤ−基板電位ＧＮＤ間のショート等がある。従来例において、メモリセル１００、ダミーメモリセル２００及びＴａｐセル３００は、電源配線ＶＬ及び接地配線ＧＬを共有し、且つＸ軸方向に隣接するウェル層が同種である。この場合、予期せぬ電流径路が発生し、そこに多くのリーク電流が流れると、電源配線ＶＬや接地配線ＧＬの電位が一時的に変動する。電源配線ＶＬや接地配線ＧＬに接続されるメモリセル１００の動作マージンは、このような電位の変動によって多大な影響を受ける。
【０００６】
更に、従来のＳＲＡＭでは、正常な形状ダミーメモリセル内のトランジスタにも微弱なリーク電流が発生する。近年、ＬＳＩの微細化に伴ない、電源電圧を低電圧化することにより、特に動作電流（ダイナミックな電流）は激減し、低消費電力化がはかられている。しかし、スタンバイ時のリーク電流（スタティックな電流）は、動作電流に比べて減少率は低く、消費電流に占める割合は増大している。低電圧化とゲート長の微細化を更に推し進めると、ＳＲＡＭ内におけるリーク電流の減少はある段階で止まり、逆に増大していく。これは９０ｎｍ世代以降に顕著になるため、各種リーク電流を低減化する対策が提案されている（例えばスタンバイ時に電源電圧を０にするようなシステム構成にする）。同様に形状異常のない（少ない）ダミーメモリセルについても微細化によって消費電流に占めるリーク電流の割合は増加する。又、ダミーメモリセルの数が増えれば増えるだけリーク電流の合計も増大する。このため、ＬＳＩの動作には関係ないダミーメモリセル内で発生するリーク電流が、ＳＲＡＭ内のリーク電流の総量を増大させ、消費電力を増大させる一因となる。
【０００７】
ダミーメモリセルは通常、データの書き込み、読み出しの仕組みを搭載しない。よって、ダミーメモリセルに対して、機能テストやリーク電流を測定していない（あるいは、できない）。ところが、０．１５μｍ世代のＳＲＡＭに至り、このようなダミーセル内のリーク電流によるメモリアレイの動作に対する影響が無視できなくなり、ＳＲＡＭの動作不良、消費電流増大による品質不良や消費電力の増大の原因になることが、発明者らによって明らかにされた。今後、ＬＳＩが微細化するにつれ、従来の構成では、ダミーメモリセル内に発生するリーク電流、すなわち、形状異常による予期せぬリーク電流や、回路構成の微細化に伴なうリーク電流によって、更なる品質問題が発生する懸念がある。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明によるスタティック半導体記憶装置は、複数のメモリセル（１００）を含むメモリセルアレイと、メモリセルアレイの周囲に配置される複数のダミーメモリセル（２０１、２０２、２０３、２１１、２１２、２２１、２２２）とを具備する。複数のメモリセル（１００）の各々は、ワード線（ＷＬ）を備え、複数のダミーメモリセル（２０１、２０２、２０３、２１１、２１２、２２１、２２２）の各々は、ワード線方向（ＷＬ）に配置される第１の配線（ＧＬ１）と第２の配線（ＧＬ３）とを備え、第１及び第２の配線（ＧＬ１及びＧＬ３）の電位は同電位である。
【００１０】
ダミーメモリセル（２０１、２０２、２０３、２１１、２１２、２２１、２２２）は、１対のダミーインバータ（２０−１、２）を備えるダミーインバータ対を具備し、ダミーインバータ対は、第１の配線（ＧＬ１）と第２の配線（ＧＬ３）との間に接続される。
【００１１】
ダミーインバータ（２０−１、２）は、ダミー負荷回路（２１−１、２）とダミードライバトランジスタ（２２−１、２）とを備え、ダミー負荷回路（２１−１、２）の一端は、ダミードライバトランジスタ（２２−１、２）のドレインに接続され、ダミー負荷回路（２１−１、２）の他端とダミートランジスタ（２２−１、２）のソースは、ノードを介して第１の配線（ＧＬ１）と第２の配線（ＧＬ３）に接続される。
【００１２】
複数のメモリセル（１００）の各々は、ビット線（ＢＬ）と、ワード線（ＷＬ）方向に配置される、第４の配線（ＧＬ２）と第５の配線（ＶＬ）とを更に備え、第４の配線（ＧＬ）は第１の電位（ＧＮＤ）、第５の配線（ＶＬ）は第２の電位（ＶＤＤ）である。ビット線（ＢＬ）方向に配列する第１のダミーメモリセル（２０１、２０２、２０３、２２１、２２２）は、ビット線（ＢＬ）方向に配置される第３の配線（ＧＬ３）を備え、第１の配線（ＧＬ１）は、隣接するメモリセルの第４の配線（ＧＬ２）と接続され、第２の配線（ＧＬ３）は、隣接するメモリセルの第５の配線（ＶＬ）と分離され、第１の配線（ＧＬ１）は、第３の配線（ＧＬ２）を介して第２の配線（ＧＬ３）に接続される。
【００１３】
ワード線（ＷＬ）方向に配列する第２のダミーメモリセル（２１１、２１２、２２１、２２２）の第１の配線（ＧＬ１）は、隣接する他の第２のダミーメモリセル（２１１、２１２、２２１、２２２）の他の第１の配線（ＧＬ１）と接続され、第２の配線（ＧＬ３）は、隣接する他の第２のダミーメモリセル（２１１、２１２、２２１、２２２）の他の第２の配線（ＧＬ３）と接続される。
【００１４】
以上のように、ダミーメモリセル（２０１、２０２、２０３、２１１、２１２、２２１、２２２）内におけるダミーインバータ（２０）への電源ＶＤＤの供給が絶たれる。
【発明の効果】
【００１５】
本発明のスタティック半導体記憶装置によれば、ダミーメモリセル内の不所望なリーク電流を排除し、ＳＲＡＭの不良率を低減できる。
【００１６】
又、ＳＲＡＭにおける消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して、本発明によるスタティック半導体記憶装置の実施の形態が説明される。本実施の形態におけるスタティック半導体記憶回路は、マイコンの記憶装置等に用いられるＳＲＡＭを一例に説明される。
【００１８】
図１及び２を参照して、本発明によるＳＲＡＭのメモリセルが説明される。
【００１９】
図１は、本発明に係るメモリセル１００の回路図である。メモリセル１００はインバータ１０Ａとインバータ１０Ｂとを具備し、それぞれの入出力端は相互に反転接続されてアクセストランジスタ１３Ａ、又はアクセストランジスタ１３Ｂを介してビット線ＢＬ、ビットＢ線ＢＢＬ、及びワード線ＷＬに接続される。ビット線ＢＬ、ビットＢ線ＢＢＬには、それぞれＢＩＴ信号、ＢＩＴＢ信号が、入力され、ワード線ＷＬにはＷＯＲＤ信号が入力される。一例として、インバータ１０Ａの負荷トランジスタ１１ＡはＰ型ＭＯＳトランジスタであり、駆動トランジスタ１２ＡはＮ型ＭＯＳトランジスタである。インバータ１０Ｂも同様に負荷トランジスタ１１ＢはＰ型ＭＯＳトランジスタであり、駆動トランジスタ１２ＢはＮ型ＭＯＳトランジスタである。又、負荷トランジスタ１１Ａ及び１１Ｂのそれぞれのソースは電源ＶＤＤに接続され、駆動トランジスタ１２Ａ及び１２Ｂのそれぞれのソースは接地される。
【００２０】
図２は、図１に示される回路を有するメモリセル１００のレイアウトの一例である。図２（ａ）は、下層から、ウェル層ＷＥＬＬ、拡散層Ｄｉｆｆｕｓｉｏｎ、ポリシリコン層Ｐｏｌｙ、コンタクト層Ｃｏｎｔａｃｔの順に構成される素子部のレイアウト図である。図２（ｂ）は、図２（ａ）に示される素子部のＺ軸方向上部に配され、素子部のコンタクト層Ｃｏｎｔａｃｔから第１メタル配線層ＭＥ１、ビア層ＶＩＡ、第２メタル配線層ＭＥ２の順に構成される配線部のレイアウト図である。
【００２１】
図２（ａ）を参照して、メモリセル１００の素子部はＮ型ウェルＮＷと、Ｎ型ウェルＮＷに隣接配置されるＰ型ウェルＰＷとを備えるウェル層ＷＥＬＬと、Ｎ型ウェルＮＷ上にＰ型拡散層ＰＤ、Ｐ型ウェルＰＷ上にＮ型拡散層ＮＤを備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。又、Ｐ型拡散層ＰＤ及びＮ型拡散層ＮＤを横切るようにＹ軸方向に２本のポリシリコンゲートＰＧ１、ＰＧ２が構成される。更に、ワード線ＷＬとしてＰ型ウェルＰＷ及びＮ型拡散層ＮＤを横切り、メモリセル１００の両端に至るようにポリシリコンゲートＰＧ３がＸ軸方向に延設される。
【００２２】
Ｐ型拡散層ＰＤとポリシリコンゲートＰＧはＰ型ＭＯＳトランジスタを形成し、Ｐ型拡散層ＰＤとポリシリコンゲートＰＧ１、Ｐ型拡散層ＰＤとポリシリコンゲートＰＧ２は、それぞれ、負荷トランジスタ１１Ａ、負荷トランジスタ１１Ｂを構成する。Ｎ型拡散層ＮＤとポリシリコンゲートＰＧはＮ型ＭＯＳトランジスタを形成し、Ｎ型拡散層ＮＤとポリシリコンゲートＰＧ１は、駆動トランジスタ１２Ａ及びアクセストランジスタ１３Ａを構成し、Ｎ型拡散層ＮＤとポリシリコンゲートＰＧ２は、駆動トランジスタ１２Ｂ及びアクセストランジスタ１３Ｂを構成する。それぞれのゲート、ソース、ドレインのノードは、コンタクトホールＣＨを介して配線部のメタル配線ＭＬに接続される。
【００２３】
図２（ｂ）を参照して、配線部は、コンタクトホールＣＨを介して素子部に接続されるメタル配線ＭＬを備える第１メタル配線層ＭＥ１と、第１メタル配線層ＭＥ１と第２メタル配線層ＭＥ２とを接続するビアホールＶＨを備えるビア層ＶＩＡと、ビット線ＢＬ又はビットＢ線ＢＢＬとして使用される上部メタル配線ＵＭＬを備える第２メタル配線層ＭＥ２とから形成される。
【００２４】
メタル配線ＭＬ１は、メモリセルの両端に至るようにＸ軸方向に延接され、電源ＶＤＤに接続される電源配線ＶＬである。又、コンタクトホールＣＨを介して負荷トランジスタ１１Ａ及び１１Ｂのソースに接続される。メタル配線ＭＬ２は、メモリセルの両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬを形成する。又、コンタクトホールＣＨを介して駆動トランジスタ１２Ａ及び１２Ｂのソースに接続される。メタル配線ＭＬ３は、コンタクトホールＣＨを介して負荷トランジスタ１１Ａ、駆動トランジスタ１２Ａ、アクセストランジスタ１３Ａの各ドレイン、及び負荷トランジスタ１１Ｂ、駆動トランジスタ１２Ｂの各ゲートに接続される。メタル配線ＭＬ４は、コンタクトホールＣＨを介して負荷トランジスタ１１Ｂ、駆動トランジスタ１２Ｂ、アクセストランジスタ１３Ｂの各ドレイン、及び負荷トランジスタ１１Ａ、駆動トランジスタ１２Ａの各ゲートに接続される。アクセストランジスタ１３Ａ、１３Ｂの各ソースは、コンタクトホールＣＨ、メタル配線ＭＬ、ビアホールＶＨを介してビット線ＢＬ（上部メタル配線ＭＬ１）、ビットＢ線ＢＢＬ（上部メタル配線ＭＬ２）にそれぞれ接続される。
【００２５】
以下に記述されるダミーメモリセル２００から２２２のレイアウトの説明においては、メモリセル１００の構成物に対応する構成物の符号と同様の符号と付番を付し、構成物の配置が対応付けされる（例えばメモリセル１００のメタル配線ＭＬ１に対応するダミーメモリセル２００のメタル配線ＭＬ１−１）。
【００２６】
（第１の実施の形態）
図３から図１１を参照して、本発明によるＳＲＡＭの第１の実施の形態が説明される。
【００２７】
本発明によるＳＲＡＭの第１の実施の形態は、メモリセル１００の負荷トランジスタ１１と同じＰ型ＭＯＳトランジスタをダミー負荷トランジスタとして用いたダミーメモリセル２０１、２１２、２２２を用いる。
【００２８】
図３は、本発明によるＳＲＡＭの第１の実施の形態におけるビット線方向に配列されるダミーメモリセルＡ１の回路図である。第１の実施の形態におけるダミーメモリセル２０１は、メモリセルのインバータ１０に対応するダミーインバータ２０−１と、アクセストランジスタ１３に対応するダミーアクセストランジスタ２３−１とを具備する。ダミーインバータ２０−１Ａと２０−１Ｂのそれぞれの入出力端子は、相互に反転接続され、ダミーアクセストランジスタ２３Ａ−１及び２３Ｂ−１を介してワード線ＷＬに接続される。ダミーアクセストランジスタ２３Ａ−１（２３Ｂ−１）のソースは、ダミービット線ＤＢＬ（ダミービットＢ線ＤＢＢＬ）と切り離されている。又、ワード線ＷＬにはＷＯＲＤ信号が入力される。
【００２９】
ダミーインバータ２０−１は、Ｐ型ＭＯＳトランジスタであるダミー負荷トランジスタ２１−１と、Ｎ型ＭＯＳトランジスタであるダミー駆動トランジスタ２２−１とを備えている。ダミー負荷トランジスタ２１−１とダミー駆動トランジスタ２２−１のそれぞれのソースは、接地されている。
【００３０】
図４は、第１の実施の形態におけるＳＲＡＭのワード線ＷＬ方向に配列するダミーメモリセル２１１の回路図である。ダミーメモリセル２１１の構成は、ダミーメモリセル２０１の構成のワード線に替えてダミーワード線ＤＷＬを備え、ダミービット線ＤＢＬ及びダミービットＢ線ＤＢＢＬに替えてビット線ＢＬ及びビットＢ線ＢＢＬを備える。ビット線ＢＬ及びビットＢ線ＢＢＬにはそれぞれビット信号ＢＩＴ及びビットＢ信号ＢＩＴＢが入力される。ダミーインバータ２０Ａ−１及び２０Ｂ−１の、それぞれの入出力端は相互に反転接続され、ダミーアクセストランジスタ２３Ａ−１及び２３Ｂ−１を介してダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬには、Ｌｏｗレベルの信号が入力され、アクセストランジスタ２３Ａ−１及び２３Ｂ−１は、常にＯＦＦとなる。又、ダミーアクセストランジスタ２３Ａ−１（２３Ｂ−１）のソースは、ビット線ＢＬ（ビットＢ線ＢＢＬ）に接続される。
【００３１】
図５は、ダミーメモリセル２０１のレイアウト図である。図５（ａ）は、素子部のレイアウトである。図５（ｂ）は、図５（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００３２】
ダミーメモリセル２０１の素子部のレイアウトは、メモリセル１００の素子部のレイアウトと同じである。図５（ａ）を参照して、ダミーメモリセル２０１はＮ型ウェルＮＷと、Ｎ型ウェルＮＷに隣接配置されるＰ型ウェルＰＷとを備えるウェル層ＷＥＬＬと、Ｎ型ウェルＮＷ上にＰ型拡散層ＰＤ、Ｐ型ウェルＰＷ上にＮ型拡散層ＮＤを備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。又、Ｐ型拡散層ＰＤ及びＮ型拡散層ＮＤを横切るように２本のポリシリコンゲートＰＧ１、ＰＧ２がＸ軸方向に構成される。更に、ワード線ＷＬとしてＰ型ウェルＰＷ及びＮ型拡散層ＮＤを横切り、メモリセル１００の両端に至るようにポリシリコンゲートＰＧ３がＸ軸方向に延接される。
【００３３】
Ｐ型拡散層ＰＤとポリシリコンゲートＰＧはＰ型ＭＯＳトランジスタを形成し、Ｐ型拡散層ＰＤとポリシリコンゲートＰＧ１、Ｐ型拡散層ＰＤとポリシリコンゲートＰＧ２は、それぞれ、ダミー負荷トランジスタ２１Ａ−１、ダミー負荷トランジスタ２１Ｂ−１を構成する。Ｎ型拡散層ＮＤとポリシリコンゲートＰＧはＮ型ＭＯＳトランジスタを形成し、Ｎ型拡散層ＮＤとポリシリコンゲートＰＧ１は、ダミー駆動トランジスタ２２Ａ−１及びダミーアクセストランジスタ２３Ａ−１を構成し、Ｎ型拡散層ＮＤとポリシリコンゲートＰＧ２は、ダミー駆動トランジスタ２２Ｂ−１及びダミーアクセストランジスタ２３Ｂ−１を構成する。それぞれのゲート、ソース、ドレインのノードは、コンタクトホールＣＨを介して配線部のメタル配線ＭＬに接続される。
【００３４】
図５（ｂ）を参照して、メタル配線ＭＬ１−１は、ワード線方向（Ｘ軸方向）に隣接するＴａｐセルやメモリセル１００の電源配線ＶＬと接続しないよう、ダミーメモリセル２０３の両端に至らないように構成される。メタル配線ＭＬ２−１は、ダミーメモリセルの両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ２を形成する。又、コンタクトホールＣＨを介してダミー駆動トランジスタ２２Ａ−１及び２２Ｂ−１のソースに接続される。メタル配線ＭＬ３は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−１、ダミー駆動トランジスタ２２Ａ−１、ダミーアクセストランジスタ２３Ａ−１の各ドレイン、及びダミー負荷トランジスタ２１Ｂ−１、ダミー駆動トランジスタ２２Ｂ−１の各ゲートに接続される。メタル配線ＭＬ４は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ｂ−１、ダミー駆動トランジスタ２２Ｂ−１、ダミーアクセストランジスタ２３Ｂ−１の各ドレイン、及びダミー負荷トランジスタ２１Ａ−１、ダミー駆動トランジスタ２２Ａ−１の各ゲートに接続される。又、ビアホールＶＨ２は、第１配線層ＭＥ１の接地配線ＧＬ１と、第２配線層ＭＥ２の接地配線ＧＬ２（上部メタル配線ＵＭＬ１−１）とを接続させる。第２配線層ＭＥ２は、Ｙ軸方向に延接されるダミービット線ＤＢＬ（上部メタル配線ＵＭＬ１−１）と基板電位ＧＮＤである接地配線ＧＬ２とを備える。接地配線ＧＬ２（上部メタル配線ＵＭＬ２−１）は、ビアホールＶＨ１を介してメタル配線ＭＬ１−２に接続される。このため、メタル配線ＭＬ１−１は接地配線ＧＬ３として、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−１、２１Ｂ−１のソースを接地（基板電位ＧＮＤ）させる。又、接地配線ＧＬ１により、ビアホールＶＨ２及びコンタクトホールＣＨを介してダミー駆動トランジスタ２２Ａ−１、２２Ｂ−１の各ソースは接地（基板電位ＧＮＤ）される。
【００３５】
図６は、第３の実施の形態におけるダミーメモリセル２１２のレイアウトである。図６（ａ）は、素子部のレイアウト図である。図６（ｂ）は、図６（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００３６】
図６（ａ）を参照して、ダミーメモリセル２１１の素子部のレイアウト構造は、ダミーメモリセル２０１の素子部のレイアウト構造と同じであるが、ポリシリコンＰＧ３は、ダミーワード線ＤＷＬとしてＬｏｗレベル信号が入力される。図６（ｂ）を参照して、メタル配線ＭＬ１−２は、ダミーメモリセル２１１の両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。又、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−１及び２１Ｂ−１のソースに接続される。メタル配線ＭＬ２−２は、メモリセルの両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。又、コンタクトホールＣＨを介してダミー駆動トランジスタ２２Ａ−１及び２２Ｂ−１のソースに接続される。メタル配線ＭＬ３は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−１、ダミー駆動トランジスタ２２Ａ−１、ダミーアクセストランジスタ２３Ａ−１の各ドレイン、及びダミー負荷トランジスタ２１Ｂ−１、ダミー駆動トランジスタ２２Ｂ−１の各ゲートに接続される。メタル配線ＭＬ４は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ｂ−１、ダミー駆動トランジスタ２２Ｂ−１、ダミーアクセストランジスタ２３Ｂ−１の各ドレイン、及びダミー負荷トランジスタ２１Ａ−１、ダミー駆動トランジスタ２２Ａ−１の各ゲートに接続される。ダミーアクセストランジスタ２３Ａ−１、２３Ｂ−１の各ソースは、コンタクトホールＣＨ、メタル配線ＭＬ、ビアホールＶＨを介してビット線ＢＬ（上部メタル配線ＵＭＬ１−２）、ビットＢ線ＢＢＬ（上部メタル配線ＵＭＬ２−２）にそれぞれ接続される。
【００３７】
メモリセルアレイにおいてメモリセル１００の電源電位ＶＤＤや基板電位ＧＮＤを安定化するため、通常、幾つかのメモリセル列おきにＴａｐ領域が配置される。図７は、メモリセル１００とメモリセル１００の間に、ビット線方向に配列されるＴａｐセル３００のレイアウトである。図７（ａ）は、下層から、ウェル層ＷＥＬＬ、拡散層Ｄｉｆｆｕｓｉｏｎ、ポリシリコン層Ｐｏｌｙ、コンタクト層Ｃｏｎｔａｃｔの順に構成される素子部のレイアウト図である。図７（ｂ）は、図７（ａ）に示される素子部のＺ軸方向上部に配され、素子部のコンタクト層Ｃｏｎｔａｃｔ、第１メタル配線層ＭＥ１の順に構成される配線部のレイアウト図である。
【００３８】
図７（ａ）を参照して、Ｔａｐセル３００はＮ型ウェルＮＷと、Ｎ型ウェルＮＷに隣接配置されるＰ型ウェルＰＷとを備えるウェル層ＷＥＬＬと、Ｎ型ウェルＮＷ上にＮ型拡散層ＮＤ、Ｐ型ウェルＰＷ上にＰ型拡散層ＰＤを備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。又、Ｐ型ウェルＰＷ上にワード線ＷＬとしてＰ型ウェルＰＷを横切り、Ｔａｐセル３００の両端に至るようにポリシリコンゲートＰＧがＸ軸方向に延接される。Ｎ型拡散層ＮＤ、Ｐ型拡散層ＰＤ及びポリシリコンゲートＰＧは、コンタクトホールを介して第１メタル配線層ＭＥ１のメタル配線ＭＬに接続される。
【００３９】
図７（ｂ）を参照して、第１メタル配線層ＭＥ１のメタル配線ＭＬ５は、Ｔａｐセル３００の両端に至るようＸ軸方向に延設され、電源配線ＶＬに接続される。又、コンタクトホールＣＨを介してＮ型拡散層ＮＤに接続される。メタル配線ＭＬ６は、Ｔａｐセル３００の両端に至るようＸ軸方向に延設され、接地配線ＧＬに接続される。又、コンタクトホールＣＨを介してＰ型拡散層ＰＤに接続される。メタル配線ＭＬ７はＴａｐセル３００の両端から切り離されて配置し、コンタクトホールＣＨを介してワード線ＷＬであるポリシリコンゲートＰＧに接続される。
【００４０】
図８は、ダミーメモリセル２１１とダミーメモリセル２１１又は２２１との間に配置されるＴａｐ３０１セルのレイアウトである。図８（ａ）は、下層から、ウェル層ＷＥＬＬ、拡散層Ｄｉｆｆｕｓｉｏｎ、ポリシリコン層Ｐｏｌｙ、コンタクト層Ｃｏｎｔａｃｔの順に構成される素子部のレイアウト図である。図８（ｂ）は、図８（ａ）に示される素子部のＺ軸方向上部に配され、素子部のコンタクト層Ｃｏｎｔａｃｔ、第１メタル配線層ＭＥ１の順に構成される配線部のレイアウト図である。
【００４１】
図８（ａ）を参照して、Ｔａｐセル３０１はＮ型ウェルＮＷと、Ｎ型ウェルＮＷに隣接配置されるＰ型ウェルＰＷとを備えるウェル層ＷＥＬＬと、Ｎ型ウェルＮＷ上にＮ型拡散層ＮＤ、Ｐ型ウェルＰＷ上にＰ型拡散層ＰＤを備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。又、Ｐ型ウェルＰＷ上にダミーワード線ＤＷＬとしてＰ型ウェルＰＷを横切り、Ｔａｐセル３０１の両端に至るようにポリシリコンゲートＰＧがＸ軸方向に延接される。Ｎ型拡散層ＮＤ、Ｐ型拡散層ＰＤ及びポリシリコンゲートＰＧは、コンタクトホールを介して第１メタル配線層ＭＥ１のメタル配線ＭＬに接続される。
【００４２】
図８（ｂ）を参照して、第１メタル配線層ＭＥ１のメタル配線ＭＬ８はＴａｐセル３０１の両端に至るようＸ軸方向に延設され、接地配線ＧＬ３に接続される。又、コンタクトホールＣＨを介してＮ型拡散層ＮＤに接続される。メタル配線ＭＬ９は、Ｔａｐセル３０１の両端に至るようＸ軸方向に延設され、接地配線ＧＬ１に接続される。又、コンタクトホールＣＨを介してＰ型拡散層ＰＤに接続される。又、メタル配線ＭＬ８とメタル配線ＭＬ９は相互に接続される。メタル配線ＭＬ１０はＴａｐセル３０１の両端から切り離されて配置され、コンタクトホールＣＨを介してワード線ＷＬであるポリシリコンゲートＰＧに接続される。
【００４３】
図９は、メモリセル１００とダミーメモリセル２２１との間にビット線方向に配列されるＴａｐセル３０２のレイアウトである。図９（ａ）は、素子部のレイアウト図である。図９（ｂ）は、図９（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００４４】
図９（ａ）を参照して、Ｔａｐセル３０２はＮ型ウェルＮＷと、Ｎ型ウェルＮＷに隣接配置されるＰ型ウェルＰＷとを備えるウェル層ＷＥＬＬと、Ｎ型ウェルＮＷ上にＮ型拡散層ＮＤ、Ｐ型ウェルＰＷ上にＰ型拡散層ＰＤを備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。Ｘ軸方向のダミーメモリセルに隣接するウェル層は、Ｐ型ウェルＰＷで構成される。又、Ｐ型ウェルＰＷ上にワード線ＷＬとしてＰ型ウェルＰＷを横切り、Ｔａｐセル３０２の両端に至るようにポリシリコンゲートＰＧがＸ軸方向に延接される。Ｎ型拡散層ＮＤ、Ｐ型拡散層ＰＤ及びポリシリコンゲートＰＧは、コンタクトホールを介して第１メタル配線層ＭＥ１のメタル配線ＭＬに接続される。
【００４５】
図９（ｂ）を参照して、第１メタル配線層ＭＥ１のメタル配線ＭＬ１１は、Ｔａｐセル３０２の両端に至るようＸ軸方向に延設され、電源配線ＶＬに接続される。又、コンタクトホールＣＨを介してＮ型拡散層ＮＤに接続される。メタル配線ＭＬ１２は、Ｔａｐセル３０１の両端に至るようＸ軸方向に延設され、接地配線ＧＬ１に接続される。又、コンタクトホールＣＨを介してＰ型拡散層ＰＤに接続される。メタル配線ＭＬ１３はＴａｐセル３０１の両端から切り離されて配置され、コンタクトホールＣＨを介してワード線ＷＬであるポリシリコンゲートＰＧに接続される。
【００４６】
このような構成により、Ｔａｐ領域はメモリセル１００のウェルに供給する電位を安定化することができる。
【００４７】
図１０は、第１の実施の形態におけるメモリセル１００と、ダミーメモリセル２０１、２１１及び２２１と、Ｔａｐセル３００、３０１及び３０２とを備えるＳＲＡＭの一部（角部）の構成図である。図２、図５、図６から図９に示される各セルのＸＹ座標系第３象限に対応する位置に斜線が描かれ、斜線が図面の下部にあるセルを正方向セル、正方向のセルをＸＹ座標系上下に転置し、Ｙ軸に対し鏡像構造のセルを逆方向セルとする。逆方向セルの符号は、正方向セルの符号に「’」を付して示される。
【００４８】
ＳＲＡＭ内の各セルは、ビット線方向（Ｙ軸方向）に逆方向セルと正方向セルとが交互に隣接され、ワード線方向（Ｘ軸方向）に同方向のセルが隣接されるように配置される。メモリセルアレイの外周部にダミーメモリセル領域が配置される。ダミーメモリセル２０１はダミーメモリセル領域のＹ軸方向に配列され、ダミーメモリセル２１１はダミーメモリセル領域のＸ軸方向に配列される。ダミーメモリセル領域の角部は、ダミーメモリセル２０１の変形であるダミーメモリセル２２１が配置される。本実施の形態におけるダミーセル領域は、一例として、一列のダミーメモリセル２０１、２１１及び２２１が配列されるが、好ましくは、複数列を配列して構成する。ダミーメモリセルを複数列構成することで、レイアウトの近接効果がより効果的に作用する。
【００４９】
ダミーメモリセル２２１の回路構成は、図３を参照して、ダミーメモリセル２０１の構成のワード線ＷＬをダミーワード線ＤＷＬに替えた回路構成である。又、素子部のレイアウトは、図５（ａ）を参照して、ダミーメモリセル２０１の構成のＰＧ３が、ダミーワード線ＤＷＬとしてＬｏｗレベル信号が入力される構成である。更に、配線部は、ダミーメモリセル２０１におけるメタル配線ＭＬ１−１が、ワード線方向（Ｘ軸方向）に隣接するＴａｐセル３０１のメタル配線ＭＬ８に延接されるように構成される。
【００５０】
Ｙ軸方向に配列されたダミーメモリセル２０１列とメモリセル１００列との間にＴａｐセル３０２列が配置される。又、ダミーメモリセル２２１とダミーメモリセル２１１との間にＴａｐセル３０１が配置される。更に、メモリセル１００の数列毎にＴａｐセル３００列が配列され、ダミーメモリセル２１１とダミーメモリセル２１１との間にＴａｐセル３０１が、Ｔａｐセル３００に隣接されて配置される。尚、本実施の形態では、最外周のＸ軸方向に配置されるダミーメモリセル２１１及び２２２と、Ｔａｐセル３０１は正方向セルである。
【００５１】
図１１は、図１０において点線Ａで囲んだセル群のレイアウトである。図１１（ａ）は、素子部のレイアウト図である。図１１（ｂ）は、図１１（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００５２】
図１１（ｂ）を参照して、Ｙ軸方向に配列されるダミーメモリセル２２１、ダミーメモリセル２０１’、ダミーメモリセル２０１…のセル列における配線部が説明される。ダミーメモリセル２２１の上部メタル配線ＵＭＬ２−１と、ダミーメモリセル２０１’の上部メタル配線ＵＭＬ２−１と、ダミーメモリセル２０１の上部メタル配線ＵＭＬ２−１は相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ２を形成する。
【００５３】
次に、Ｘ軸方向に配列されるダミーメモリセル２２１、Ｔａｐセル３０１、ダミーメモリセル２１１…Ｔａｐセル３００のセル列における配線部が説明される。ダミーメモリセル２２１のメタル配線ＭＬ１−１と、Ｔａｐセル３０１のメタル配線ＭＬ８と、ダミーメモリセル２１１のメタル配線ＭＬ１−２とＴａｐセル３００のメタル配線ＭＬ５は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。又、ダミーメモリセル２２１のメタル配線ＭＬ２−１と、Ｔａｐセル３０１のメタル配線ＭＬ９と、ダミーメモリセル２１１のメタル配線ＭＬ２−２とＴａｐセル３００のメタル配線ＭＬ６は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。このようにして、ダミーメモリセル２１１及びダミーメモリセル２２１のダミー負荷トランジスタ２１−１の各ソースは接地される。
【００５４】
次に、Ｘ軸方向に配列されるダミーメモリセル２０１’、Ｔａｐセル３０２’、メモリセル１００’…Ｔａｐセル３００’のセル列における配線部が説明される。ダミーメモリセル２０１’のメタル配線ＭＬ２−１と、Ｔａｐセル３０２’のメタル配線ＭＬ９と、メモリセル１００’のメタル配線ＭＬ２と、Ｔａｐセル３００のメタル配線ＭＬ６は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。又、ダミーメモリセル２０１’のメタル配線ＭＬ１−１とＴａｐセル３０２’のメタル配線ＭＬ８とは切り離され、ダミーメモリセル２０１’のメタル配線ＭＬ１−１は、接地配線ＧＬ２を介して接地されているため、基板電位ＧＮＤの接地配線ＧＬ３を形成する。Ｔａｐセル３０２’のメタル配線ＭＬ８と、メモリセル１００’のメタル配線ＭＬ１と、Ｔａｐセル３００のメタル配線ＭＬ５は、相互に接続されて電源ＶＤＤに接続され、電源電位ＶＤＤの電源配線ＶＬ１を形成する。このようにして、ダミーメモリセル２０１及びダミーメモリセル２０１’のダミー負荷トランジスタ２１−１の各ソースは、電源から切り離されて接地される。
【００５５】
図１１（ａ）を参照して、Ｘ軸方向に配列されるダミーメモリセル２０１’、Ｔａｐセル３０２’、メモリセル１００’…Ｔａｐセル３００’のセル列における素子部が説明される。ダミーメモリセル２０１’のＮ型ウェルＮＷに隣接するＴａｐセル３０２’のウェル層ＷＥＬＬは、Ｐ型ウェルＰＷである。電源電位ＶＤＤの電源配線ＶＬに接続されるＴａｐセル３０２’のＮ型ウェルＮＷと、Ｔａｐセル３０１’に隣接するダミーメモリセル２０１’の基板電位ＧＮＤの接地配線ＧＬ３に接続されるＮ型ウェルＮＷとの間にＰ型ウェルＰＷが配置されるため、Ｔａｐセル３０１’とダミーメモリセル２０１’との間、すなわち電源電位ＶＤＤ〜接地電位ＧＮＤ間にＮＰＮ接合領域が形成される。これにより、電源配線ＶＬからダミーメモリセル２０１’内の素子へ流れる不要な電流を防止することができる。
【００５６】
以上のように、ダミーメモリセル２０１、２１１、２２２のダミー負荷トランジスタ２１−１の各ソースは、電源配線ＶＬから切断され、接地配線ＧＬに接続される。このため、ダミーメモリセル２０１、２１１、２２２においては、電源電位ＶＤＤに起因するリーク電流は発生しない。従って、メモリセル１００と同じＰ型ＭＯＳトランジスタを使用した、すなわち、メモリセル１００と同じレイアウトの素子部を有するダミーメモリセル２０１、２１１、２２２でもリーク電流の発生しないＳＲＡＭを作成することができる。メモリセル１００と同じレイアウトのダミーメモリセルを使用するため、より効果的な近接効果が得られる。従って、メモリセルの動作は安定し、ＳＲＡＭの不良率を低減することができる。
【００５７】
（第２の実施の形態）
図１２から図１５を参照して、本発明によるＳＲＡＭの第２の実施の形態が説明される。
【００５８】
セルサイズの微小化によって、第１の実施の形態におけるダミーセル２０１のＮ型ウェルＮＷに隣接するＴａｐセル３０２のＰ型ウェルＰＷ領域が確保できない場合、第２の実施の形態のＳＲＡＭは、第１の実施の形態におけるＳＲＡＭのＴａｐセル３０２に替えて、Ｔａｐセルのウェル層ＷＥＬＬが全て、Ｐ型ウェルＰＷに変更されたＴａｐ３０３が用いられる。又、第１の実施の形態におけるダミーメモリセル２０１に替えて、ダミーメモリセル２０２が用いられる。
【００５９】
第２の実施の形態におけるダミーメモリセル２０２の回路構成は、図３に示される第３の実施の形態におけるダミーメモリセル２０１と同じである。
【００６０】
図１２は、ダミーメモリセル２０２のレイアウト図である。図１２（ａ）は、素子部のレイアウト図である。図１２（ｂ）は、図１２（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００６１】
図１２（ａ）を参照して、ダミーメモリセル２０２の素子部のレイアウトは、ダミーメモリセル２０１の素子部のレイアウトと同じである。図１２（ｂ）を参照して、ダミーメモリセル２０２のメタル配線ＭＬ１−２は、ダミーメモリセル２１１の両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。又、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−１及び２１Ｂ−１のソースに接続される。メタル配線ＭＬ２−２は、メモリセルの両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。又、コンタクトホールＣＨを介してダミー駆動トランジスタ２２Ａ−２及び２２Ｂ−２のソースに接続される。メタル配線ＭＬ３は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−１、ダミー駆動トランジスタ２２Ａ−１、ダミーアクセストランジスタ２３Ａ−１の各ドレイン、及びダミー負荷トランジスタ２１Ｂ−１、ダミー駆動トランジスタ２２Ｂ−１の各ゲートに接続される。メタル配線ＭＬ４は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ｂ−１、ダミー駆動トランジスタ２２Ｂ−１、ダミーアクセストランジスタ２３Ｂ−１の各ドレイン、及びダミー負荷トランジスタ２１Ａ−１、ダミー駆動トランジスタ２２Ａ−１の各ゲートに接続される。第２配線層ＭＥ２は、Ｙ軸方向に延接されるダミービット線ＤＢＬ（上部メタル配線ＵＭＬ１−３）とダミービットＢ線ＤＢＢＬ（上部メタル配線ＵＭＬ２−３）とを備える。
【００６２】
図１３は、Ｔａｐ３０３セルのレイアウトである。図１３（ａ）は、素子部のレイアウト図である。図１３（ｂ）は、図１３（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００６３】
図１３（ａ）を参照して、Ｔａｐセル３０３はＰ型ウェルＰＷであるウェル層ＷＥＬＬと、Ｐ型拡散層ＰＤ１及びＰＤ２を備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。又、Ｐ型ウェルＰＷ上にワード線ＷＬとしてＰ型ウェルＰＷを横切り、Ｔａｐセル３０１の両端に至るようにポリシリコンゲートＰＧがＸ軸方向に延接される。Ｐ型拡散層ＰＤ１及びＰＤ２、ポリシリコンゲートＰＧは、コンタクトホールを介して第１メタル配線層ＭＥ１のメタル配線ＭＬに接続される。
【００６４】
図１３（ｂ）を参照して、第１メタル配線層ＭＥ１のメタル配線ＭＬ１４は、Ｔａｐセル３０３に隣接するダミーメモリセル２０２のメタル配線ＭＬ１−２（接地配線ＧＬ３）に接続するようにＸ軸方向に延設され、隣接するメモリセル１００のメタル配線ＭＬ１（電源配線ＶＬ）と切り離されるように構成される。又、コンタクトホールＣＨを介してＰ型拡散層ＰＤに接続される。メタル配線ＭＬ１５は、Ｔａｐセル３０３の両端に至るようＸ軸方向に延設され、接地配線ＧＬ１に接続される。又、コンタクトホールＣＨを介してＰ型拡散層ＰＤに接続される。又、メタル配線ＭＬ１４とメタル配線ＭＬ１５は相互に接続される。メタル配線ＭＬ１６はＴａｐセル３０３の両端から切り離されて配置され、コンタクトホールＣＨを介してワード線ＷＬであるポリシリコンゲートＰＧに接続される。
【００６５】
図１４は、第２の実施の形態におけるメモリセル１００と、ダミーメモリセル２０２、２１１及び２２１と、Ｔａｐセル３００、３０１及び３０３とを備えるＳＲＡＭの一部（角部）の構成図である。図２、図５から図８、図１２及び図１３に示される各セルのＸＹ座標系第３象限に対応する位置に斜線が描かれ、斜線が図面の下部にあるセルを正方向セル、正方向のセルをＸＹ座標系上下に転置し、Ｙ軸に対し鏡像構造のセルを逆方向セルとする。逆方向セルの符号は、正方向セルの符号に「’」を付して示される。
【００６６】
ＳＲＡＭ内の各セルは、ビット線方向（Ｙ軸方向）に逆方向セルと正方向セルとが交互に隣接し、ワード線方向（Ｘ軸方向）に同方向のセルが隣接するように配置される。メモリセルアレイの外周部にダミーメモリセル領域が配置される。ダミーメモリセル２０２はダミーメモリセル領域のＹ軸方向に配列され、ダミーメモリセル２１１はダミーメモリセル領域のＸ軸方向に配列される。ダミーメモリセル領域の角部は、ダミーメモリセル２０１の変形であるダミーメモリセル２２１が配置される。
【００６７】
Ｙ軸方向に配列されたダミーメモリセル２０２列とメモリセル１００列との間にＴａｐセル３０３列が配置される。又、ダミーメモリセル２２１とダミーメモリセル２１１との間にＴａｐセル３０１が配置される。又、メモリセル１００の数列毎にＴａｐセル３００列が配列される。尚、ダミーセル２２１との間のＴａｐセルはＴａｐ３０１が配置される。最外周のＸ軸方向に配置されるダミーメモリセル２１１及び２２２と、Ｔａｐセル３０１は正方向セルである。
【００６８】
図１５は、図１４において点線Ｂで囲んだセル群のレイアウトである。図１５（ａ）は、素子部のレイアウト図である。図１５（ｂ）は、図１５（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００６９】
図１５（ｂ）を参照して、Ｘ軸方向に配列されるダミーメモリセル２２１、Ｔａｐセル３０１、ダミーメモリセル２１１…Ｔａｐセル３００のセル列における配線部が説明される。ダミーメモリセル２２１のメタル配線ＭＬ１−１と、Ｔａｐセル３０１のメタル配線ＭＬ８と、ダミーメモリセル２１１のメタル配線ＭＬ１−２と、Ｔａｐセル３００のメタル配線ＭＬ５は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。又、ダミーメモリセル２２１のメタル配線ＭＬ２−１と、Ｔａｐセル３０１のメタル配線ＭＬ９と、ダミーメモリセル２１１のメタル配線ＭＬ２−２と、Ｔａｐセル３００のメタル配線ＭＬ６は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。このようにして、ダミーメモリセル２１１及びダミーメモリセル２２１のダミー負荷トランジスタ２１−１の各ソースは接地される。
【００７０】
次に、Ｘ軸方向に配列されるダミーメモリセル２０２’、Ｔａｐセル３０３’、メモリセル１００’…Ｔａｐセル３００’のセル列における配線部が説明される。ダミーメモリセル２０２’のメタル配線ＭＬ２−２と、Ｔａｐセル３０３’のメタル配線ＭＬ１５と、メモリセル１００’のメタル配線ＭＬ２とＴａｐセル３００’のメタル配線ＭＬ６は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。又、ダミーメモリセル２０２’のメタル配線ＭＬ１−１とＴａｐセル３０３’のメタル配線ＭＬ１４とは相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。Ｔａｐセル３０３’のメタル配線ＭＬ１４と、メモリセル１００’のメタル配線ＭＬ１とは切り離され、メモリセル１００’のメタル配線ＭＬ１とＴａｐセル３００’のメタル配線ＭＬ５とが接続されて電源ＶＤＤに接続され、電源電位ＶＤＤの電源配線ＶＬ１を形成する。このようにして、ダミーメモリセル２０２及びダミーメモリセル２０２’のダミー負荷トランジスタ２１−１の各ソースは、電源から切り離されて接地される。
【００７１】
図１５（ａ）を参照して、Ｘ軸方向に配列されるダミーメモリセル２０２’、Ｔａｐセル３０３’、メモリセル１００’…Ｔａｐセル３００’のセル列における素子部が説明される。メモリセル１００’のＮ型ウェルＮＷに隣接するＴａｐセル３０３’のウェル層ＷＥＬＬは、Ｐ型ウェルＰＷである。このため電源電位ＶＤＤの電源配線ＶＬと基板電位ＧＮＤの接地配線ＧＬ３との間にＮＰ接合領域が形成され、電源配線ＶＬからＴａｐ３０３’を介してダミーメモリセル２０１’内の素子へ流れる不要な電流を防止することができる。
【００７２】
以上のように、ダミーメモリセル２０２、２１１、２２１のダミー負荷トランジスタ２１−１の各ソースは、電源配線ＶＬから切断され、接地配線ＧＬに接続される。このため、ダミーメモリセル２０２、２１１、２２１における電源電位ＶＤＤに起因するリーク電流は発生しない。従って、素子のサイズが小さく、第１の実施の形態で示されるようなダミーメモリ２０１のＮ型ウェルＮＷ領域に隣接するＴａｐセル３０１のＰ型ウェルＰＷ領域を形成できない場合でも、メモリセル１００と同じＰ型ＭＯＳトランジスタを使用して、電源ＶＤＤに起因するダミーセル内のリーク電流が発生しないＳＲＡＭを作成することができる。又、メモリセル１００と同じレイアウトのダミーメモリセルを使用するため、より効果的な近接効果が得られる。
【００７３】
（第３の実施の形態）
図１６から図２１を参照して、本発明によるＳＲＡＭの第３の実施の形態が説明される。第３の実施の形態のＳＲＡＭは、Ｐ型ＭＯＳトランジスタの負荷トランジスタ１１を用いたメモリセル１００と、Ｎ型ＭＯＳトランジスタのダミー負荷トランジスタ２１とを用いる。図１６は、本発明によるＳＲＡＭにおいて、ビット線ＢＬ方向に配列されるダミーメモリセル２０３の、第３の実施の形態における回路図である。第３の実施の形態におけるダミーメモリセル２０３は、メモリセルのインバータ１０に対応するダミーインバータ２０−２と、アクセストランジスタ１３に対応するダミーアクセストランジスタ２３−２とを具備する。ダミーインバータ２０Ａ−２と２０Ａ−２のそれぞれの入出力端子は、相互に反転接続され、ダミーアクセストランジスタ２３Ａ−２及び２３Ｂ−２を介してワード線ＷＬに接続される。
【００７４】
ダミーインバータ２０−２は、Ｎ型ＭＯＳトランジスタであるダミー負荷トランジスタ２１−２と、Ｎ型ＭＯＳトランジスタであるダミー駆動トランジスタ２２−２とを備えている。ダミー負荷トランジスタ２１−２とダミー駆動トランジスタ２２−２のそれぞれのソースは、接地されている。ダミーアクセストランジスタ２３Ａ−２（２３Ｂ−２）のソースは、ダミービット線ＤＢＬ（ダミービットＢ線ＤＢＢＬ）と切り離されている。又、ワード線ＷＬにはＷＯＲＤ信号が入力される。
【００７５】
図１７は、第３の実施の形態におけるＳＲＡＭのワード線ＷＬ方向に配列するダミーメモリセル２１２の回路図である。ダミーメモリセル２１２の構成は、ダミーメモリセル２０３の構成のワード線に替えてダミーワード線ＤＷＬを備え、ダミービット線ＤＢＬ及びダミービットＢ線ＤＢＢＬに替えてビット線ＢＬ及びビットＢ線ＢＢＬを備える。ビット線ＢＬ及びビットＢ線ＢＢＬにはそれぞれビット信号ＢＩＴ及びビットＢ信号ＢＩＴＢが入力される。ダミーインバータ２０Ａ−２及び２０Ｂ−２の、それぞれの入出力端は相互に反転接続され、ダミーアクセストランジスタ２３Ａ−２及び２３Ｂ−２を介してダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬには、Ｌｏｗレベルの信号が入力され、アクセストランジスタ２３Ａ−２及び２３Ｂ−２は、常にＯＦＦとなる。又、ダミーアクセストランジスタ２３Ａ−２（２３Ｂ−２）のソースは、ビット線ＢＬ（ビットＢ線ＢＢＬ）に接続される。
【００７６】
図１８は、ダミーメモリセル２０３のレイアウト図である。図１１（ａ）は、下層から、ウェル層ＷＥＬＬ、拡散層Ｄｉｆｆｕｓｉｏｎ、ポリシリコン層Ｐｏｌｙ、コンタクト層Ｃｏｎｔａｃｔの順に構成される素子部のレイアウト図である。図１８（ｂ）は、図１８（ａ）に示される素子部のＺ軸方向上部に配され、素子部のコンタクト層Ｃｏｎｔａｃｔから第１メタル配線層ＭＥ１、ビア層ＶＩＡ、第２メタル配線層ＭＥ２の順に構成される配線部のレイアウト図である。
【００７７】
図１８（ａ）を参照して、ダミーメモリセル２０３はＰ型ウェルＰＷを備えるウェル層ＷＥＬＬと、Ｎ型拡散層ＮＤ１及びＮＤ２を備える拡散層Ｄｉｆｆｕｓｉｏｎとを具備する。又、Ｎ型拡散層ＮＤ１及びＮＤ２に横切るように２本のポリシリコンゲートＰＧ１、ＰＧ２がＹ軸方向に構成される。更に、ワード線ＷＬとしてＮ型拡散層ＮＤを横切り、ダミーメモリセル２０３の両端に至るようにポリシリコンゲートＰＧ３がＸ軸方向に延接される。
【００７８】
Ｎ型拡散層ＮＤとポリシリコンゲートＰＧはＰ型ＭＯＳトランジスタを形成し、Ｎ型拡散層ＮＤ１とポリシリコンゲートＰＧ１、Ｎ型拡散層ＮＤ１とポリシリコンゲートＰＧ２は、それぞれ、ダミー負荷トランジスタ２１Ａ−２、ダミー負荷トランジスタ２１Ｂ−２を構成する。Ｎ型拡散層ＮＤとポリシリコンゲートＰＧはＮ型ＭＯＳトランジスタを形成し、Ｎ型拡散層ＮＤ２とポリシリコンゲートＰＧ１は、ダミー駆動トランジスタ２２Ａ−２及びダミーアクセストランジスタ２２Ｂ−２を構成し、Ｎ型拡散層ＮＤ２とポリシリコンゲートＰＧ２は、ダミー駆動トランジスタ１２Ｂ及びダミーアクセストランジスタ１３Ｂを構成する。それぞれのゲート、ソース、ドレインのノードは、コンタクトホールＣＨを介して配線部のメタル配線ＭＬに接続される。
【００７９】
図１８（ｂ）を参照して、メタル配線ＭＬ１−１は、ワード線方向（Ｘ軸方向）に隣接するＴａｐセルやメモリセル１００の電源配線ＶＬと接続しないよう、ダミーメモリセル２０３の両端に至らないように構成される。メタル配線ＭＬ２−１は、ダミーメモリセルの両端に至るようにＸ軸方向に延接されて接地される、基板電位ＧＮＤの接地配線ＧＬ１である。又、コンタクトホールＣＨを介してダミー駆動トランジスタ２２Ａ−２及び２２Ｂ−２のソースに接続される。メタル配線ＭＬ３は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−２、ダミー駆動トランジスタ２２Ａ−２、ダミーアクセストランジスタ２３Ａ−２の各ドレイン、及びダミー負荷トランジスタ２１Ｂ−２、ダミー駆動トランジスタ２２Ｂ−２の各ゲートに接続される。メタル配線ＭＬ４は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ｂ−２、ダミー駆動トランジスタ２２Ｂ−２、ダミーアクセストランジスタ２３Ｂ−２の各ドレイン、及びダミー負荷トランジスタ２１Ａ−２、ダミー駆動トランジスタ２２Ａ−２の各ゲートに接続される。又、ビアホールＶＨ２は、第１配線層ＭＥ１の接地配線ＧＬ１と、第２配線層ＭＥ２の接地配線ＧＬ２とを接続させる。第２配線層ＭＥ２は、Ｙ軸方向に延接されるダミービット線ＤＢＬ（上部メタル配線ＵＭＬ１−１）と、基板電位ＧＮＤの接地配線ＧＬ２（上部メタル配線ＵＭＬ２−１）とを備える。接地配線ＧＬ２は、ビアホールＶＨ１を介してメタル配線ＭＬ１−１に接続される。このため、ダミー負荷トランジスタ２１Ａ−２、２１Ｂ−２のソースは、コンタクトホールＣＨを介して、接地配線ＧＬ３であるメタル配線ＭＬ１−１にセル続され、接地される。又、ダミー駆動トランジスタ２２Ａ−２、２２Ｂ−２のソースは、ビアホールＶＨ２及びコンタクトホールＣＨを介して接地配線ＧＬ１に接続され、接地される。
【００８０】
図１９は、第３の実施の形態におけるダミーメモリセル２１２のレイアウト図である。図１９（ａ）は、素子部のレイアウト図である。図１９（ｂ）は、図１９（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウト図である。
【００８１】
図１９（ａ）を参照して、ダミーメモリセル２１２の素子部のレイアウト構造は、ダミーメモリセル２０３の素子部のレイアウト構造と同じであるが、ポリシリコンＰＧ３は、ダミーワード線ＤＷＬとしてＬｏｗレベル信号が入力される。ある。図１９（ｂ）を参照して、メタル配線ＭＬ１−２は、ダミーメモリセル２１２の両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。又、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−２及び２１Ｂ−２のソースに接続される。メタル配線ＭＬ２−２は、メモリセルの両端に至るようにＸ軸方向に延接されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。又、コンタクトホールＣＨを介してダミー駆動トランジスタ２２Ａ−２及び２２Ｂ−２のソースに接続される。メタル配線ＭＬ３は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ−２、ダミー駆動トランジスタ２２Ａ−２、ダミーアクセストランジスタ２３Ａ−２の各ドレイン、及びダミー負荷トランジスタ２１Ｂ−２、ダミー駆動トランジスタ２２Ｂ−２の各ゲートに接続される。メタル配線ＭＬ４は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ｂ−２、ダミー駆動トランジスタ２２Ｂ−２、ダミーアクセストランジスタ２３Ｂ−２の各ドレイン、及びダミー負荷トランジスタ２１Ａ−２、ダミー駆動トランジスタ２２Ａ−２の各ゲートに接続される。ダミーアクセストランジスタ２３Ａ−２、２３Ｂ−２の各ソースは、コンタクトホールＣＨ、メタル配線ＭＬ、ビアホールＶＨを介してビット線ＢＬ（上部メタル配線ＵＭＬ１−２）、ビットＢ線ＢＢＬ（上部メタル配線ＵＭＬ２−２）にそれぞれ接続される。
【００８２】
図２０は、第３の実施の形態におけるメモリセル１００と、ダミーメモリセル２０３、２１２及び２２２と、Ｔａｐセル３００を備えるＳＲＡＭの一部（角部）の構成図である。図２、図７、図１８、図１９に示される各セルのＸＹ座標系第３象限に対応する位置に斜線が描かれ、斜線が図面の下部にあるセルを正方向セル、正方向のセルをＸＹ座標系上下に転置し、Ｙ軸に対し鏡像構造のセルを逆方向セルとする。逆方向セルの符号は、正方向セルの符号に「’」を付して示される。
【００８３】
ＳＲＡＭ内の各セルは、ビット線方向（Ｙ軸方向）に逆方向セルと正方向セルとが交互に隣接し、ワード線方向（Ｘ軸方向）に同方向のセルが隣接するように配置される。メモリセルアレイの外周部にダミーメモリセル領域が配置される。ダミーメモリセル２０３はダミーメモリセル領域のＹ軸方向に配列され、ダミーメモリセル２１２はダミーメモリセル領域のＸ軸方向に配列される。ダミーメモリセル領域の角部は、ダミーメモリセル２０３の変形であるダミーメモリセル２２２が配置される。本実施の形態におけるダミーセル領域は、一例として、一列のダミーメモリセル２０３、２１２及び２２２が配列されるが、好ましくは、複数列を配列して構成する。ダミーメモリセルを複数列構成することで、レイアウトの近接効果がより効果的に作用する。
【００８４】
ダミーメモリセル２２２の回路構成は、図１６を参照して、ダミーメモリセル２０３の構成のワード線ＷＬをダミーワード線ＤＷＬに替えた回路構成である。又、素子部のレイアウトは、図１８（ａ）を参照して、ダミーメモリセル２０３の構成のＰＧ３が、ダミーワード線ＤＷＬとしてＬｏｗレベル信号が入力される構成である。更に、図１８（ｂ）を参照して、ダミーメモリセル２２２の配線部は、ダミーメモリセル２０３におけるメタル配線ＭＬ１−１が、ワード線方向（Ｘ軸方向）に隣接するダミーメモリセル２１２のメタル配線ＭＬ１−２に延接されるように構成される。
【００８５】
Ｙ軸方向に配列されたダミーメモリセル列の外側にＴａｐセル３００列が配置される。又、メモリセル１００列の数列毎にＴａｐセル３００列が配置される。Ｔａｐセル３００列の配置する列間隔（Ｔａｐセル３００に対するメモリセル１００の数）は、全てのメモリセルの性能（周波数特性、電圧特性等）が、十分確保されるように決定される。又、最外周のＸ軸方向に配置されるダミーメモリセル２１２及び２２２と、Ｔａｐセル３００は正方向セルである。
【００８６】
図２１は、図２０において点線Ｃで囲んだセル群のレイアウトの一例である。図２１（ａ）は、下層から、ウェル層ＷＥＬＬ、拡散層Ｄｉｆｆｕｓｉｏｎ、ポリシリコン層Ｐｏｌｙ、コンタクト層Ｃｏｎｔａｃｔの順に構成される素子部のレイアウト図である。図２１（ｂ）は、図２１（ａ）に示される素子部のＺ軸方向上部に配され、素子部のコンタクト層Ｃｏｎｔａｃｔから第１メタル配線層ＭＥ１、ビア層ＶＩＡ、第２メタル配線層ＭＥ２の順に構成される配線部のレイアウト図である。
【００８７】
図２１（ｂ）を参照して、Ｙ軸方向に配列されるダミーメモリセル２２２、ダミーメモリセル２０３’、ダミーメモリセル２０３…のセル列における配線部が説明される。ダミーメモリセル２２２の上部メタル配線ＵＭＬ２−１と、ダミーメモリセル２０３’の上部メタル配線ＵＭＬ２−１と、ダミーメモリセル２０３の上部メタル配線ＵＭＬ２−１は相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ２を形成する。
【００８８】
次に、Ｘ軸方向に配列されるＴａｐセル３００、ダミーメモリセル２２２、ダミーメモリセル２１２…のセル列における配線部が説明される。Ｔａｐセル３００のメタル配線ＭＬ５は電源ＶＤＤに接続され、電源配線ＶＬを形成する。又、ダミーメモリセル２２２のメタル配線ＭＬ１−１と、ダミーメモリセル２１２のメタル配線ＭＬ１−２とは、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。この際、Ｔａｐセル３００のメタル配線ＭＬ５と、ダミーメモリセル２２２のメタル配線ＭＬ１−１とは切り離される。又、Ｔａｐセル３００のメタル配線ＭＬ６と、ダミーメモリセル２２２のメタル配線ＭＬ２−１と、ダミーメモリセル２１１のメタル配線ＭＬ２−２は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。このようにして、ダミーメモリセル２１２及びダミーメモリセル２２２のダミー負荷トランジスタ２１−２の各ソースは接地される。
【００８９】
次に、Ｘ軸方向に配列されるＴａｐセル３００’、ダミーメモリセル２０３’、メモリセル１００’…のセル列における配線部が説明される。Ｔａｐセル３００’のメタル配線ＭＬ６と、ダミーメモリセル２０３’のメタル配線ＭＬ２−１と、メモリセル１００’のメタル配線ＭＬ２は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。Ｔａｐセル３００’のメタル配線ＭＬ５及びメモリセル１００’のメタル配線ＭＬ１は、電源ＶＤＤに接続され、電源電位ＶＤＤの電源配線ＶＬを形成する。又、ダミーメモリセル２０３’のメタル配線ＭＬ１−１は、Ｔａｐセル３００’のメタル配線ＭＬ５及びメモリセル１００’のメタル配線ＭＬ１とから切り離され、接地配線ＧＬ２を介して接地されているため、基板電位ＧＮＤの接地配線ＧＬ３を形成する。このようにして、ダミーメモリセル２０３及びダミーメモリセル２０３’のダミー負荷トランジスタ２１−２の各ソースは、電源ＶＤＤから切り離されて接地される。
【００９０】
図２１（ａ）を参照して、Ｘ軸方向に配列されるＴａｐセル３００’、ダミーメモリセル２０３’、メモリセル１００’…のセル列における素子部が説明される。メモリセル１００’のＮ型ウェルＮＷに隣接するダミーメモリセル２０３’のウェル層ＷＥＬＬは、Ｐ型ウェルＰＷである。又、Ｔａｐセル３００’のＮ型ウェルＮＷに隣接するダミーメモリセル２０３’のウェル層ＷＥＬＬは、Ｐ型ウェルＰＷである。従って、このため電源電位ＶＤＤの電源配線ＶＬと基板電位ＧＮＤの接地配線ＧＬ３との間にＮＰ接合領域が形成され、電源配線ＶＬからメモリセル１００’あるいはＴａｐ３００’を介してダミーメモリセル２０３’内の素子へ流れる不要な電流を防止することができる。
【００９１】
以上のように、ダミーメモリセル２０３、２１２、２２２内のダミー負荷トランジスタ２１−２の各ソースは、電源配線ＶＬから切断され、接地配線ＧＬ３に接続される。更に、ダミー駆動トランジスタ２２−２の各ソースは、接地配線ＧＬ１に接続される。このため、ダミーメモリセル２０３、２１２、２２２内において、電源電位ＶＤＤに起因するリーク電流は発生しない。従って、メモリセルの動作は安定し、ＳＲＡＭの不良率を低減することができる。
【００９２】
（第４の実施の形態）
図２２から図２５を参照して、本発明によるＳＲＡＭの第４の実施の形態が説明される。第４の実施の形態におけるＳＲＡＭは、電源にソースが接続されたダミー負荷トランジスタ２１Ａを有するダミーメモリセル２１０がワード線ＷＬ方向に配列され、第３の実施の形態におけるダミーメモリ２０３がビット線方向に配列される。
【００９３】
図２２は、ワード線ＷＬ方向に配列するダミーメモリセル２１０の回路図である。ダミーメモリセル２１０は、メモリセル１００のインバータ１０に対応するダミーインバータ２０と、アクセストランジスタ１３に対応するダミーアクセストランジスタ２３とを具備する。ダミーインバータ２０Ａと２０Ｂのそれぞれの入出力端子は、相互に反転接続され、ダミーアクセストランジスタ２３Ａ及び２３Ｂを介してダミーワード線ＤＷＬに接続される。又、ダミーインバータ２０Ａの出力端は接地される。更に、ダミーアクセストランジスタ２３Ｂのドレインに接続されるダミーインバータ２０Ａの入力端と、ダミーインバータ２０Ｂの出力端は、ダミー負荷トランジスタ２１Ａのソースに接続される。
【００９４】
ダミーアクセストランジスタ２３Ａ（２３Ｂ）のソースは、ビット線ＢＬ（ビットＢ線ＢＢＬ）と切り離されている。又、ダミーワード線ＤＷＬにはＬｏｗレベルの信号が入力され、アクセストランジスタ２３Ａ及び２３Ｂは、常にＯＦＦとなる。
【００９５】
ダミーインバータ２０は、Ｐ型ＭＯＳトランジスタであるダミー負荷トランジスタ２１と、Ｎ型ＭＯＳトランジスタであるダミー駆動トランジスタ２２とを備えている。ダミー負荷トランジスタ２１とダミー駆動トランジスタ２２のそれぞれのソースは、電源ＶＤＤに接続されている。又、ダミー駆動トランジスタ２２Ａ及び２２Ｂのそれぞれのソースは接地される。
【００９６】
図２３は、図２２に示される回路を有するダミーメモリセル２１０のレイアウトである。図２３（ａ）は、下層から、ウェル層ＷＥＬＬ、拡散層Ｄｉｆｆｕｓｉｏｎ、ポリシリコン層Ｐｏｌｙ、コンタクト層Ｃｏｎｔａｃｔの順に構成される素子部のレイアウト図である。図２３（ｂ）は、図２３（ａ）に示される素子部のＺ軸方向上部に配され、素子部のコンタクト層Ｃｏｎｔaｃｔから第１メタル配線層ＭＥ１、ビア層ＶＩＡ、第２メタル配線層ＭＥ２の順に構成される配線部のレイアウト図である。
【００９７】
図２３（ａ）を参照して、ダミーメモリセル２１０の素子部の構造はメモリセル１００と同じであるが、ポリシリコンＰＧ３は、ダミーワード線ＤＷＬとしてＬｏｗレベル信号が入力される。
【００９８】
図２３（ｂ）を参照して、配線部の層構造は、メモリセル１００の配線部と同じである。第１メタル配線層ＭＥ１において、メタル配線ＭＬ１−０はダミーメモリセルの両端に至るようにＸ軸方向に延接され、電源ＶＤＤに接続される電源配線ＶＬである。又、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ及び２１Ｂのソースに接続される。メタル配線ＭＬ２−０はダミーメモリセルの両端に至るように構成されて接地され、基板電位ＧＮＤの接地配線ＧＬを形成する。又、コンタクトホールＣＨを介してダミー駆動トランジスタ１２Ａ及び１２Ｂのソースに接続される。メタル配線ＭＬ３−０は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ａ、ダミー駆動トランジスタ２２Ａ、ダミーアクセストランジスタ２３Ａの各ドレイン、及びダミー負荷トランジスタ２１Ｂ、ダミー駆動トランジスタ２２Ｂの各ゲートに接続される。メタル配線ＭＬ４−０は、コンタクトホールＣＨを介してダミー負荷トランジスタ２１Ｂ、ダミー駆動トランジスタ２２Ｂ、ダミーアクセストランジスタ２３Ｂの各ドレイン、及びダミー負荷トランジスタ２１Ａ、ダミー駆動トランジスタ２２Ａの各ゲートに接続される。第２メタル配線層には、ビット線ＢＬ及びビットＢ線ＢＢＬがｙ軸方向にセルの両端に至るように延設されている。
【００９９】
更に、ダミーメモリ２１０のメタル配線ＭＬ４−０は、電源配線ＶＬであるメタル配線ＭＬ１−０に接続され、電源ＶＤＤに接続される。又、メタル配線ＭＬ３−０は、接地配線ＧＬであるメタル配線ＭＬ２−０に接続されて接地される。
【０１００】
図２４は、第４の実施の形態におけるメモリセル１００と、ダミーメモリセル２０３、２１０と、Ｔａｐセル３００とを備えるＳＲＡＭの一部（角部）の構成図である。図２、図７、図１８、図２３に示される各セルのＸＹ座標系第３象限に対応する位置に斜線が描かれ、斜線が図面の下部にあるセルを正方向セル、正方向のセルをＸＹ座標系上下に転置し、Ｙ軸に対し鏡像構造のセルを逆方向セルとする。逆方向セルの符号は、正方向セルの符号に「’」を付して示される。
【０１０１】
ＳＲＡＭ内の各セルは、ビット線方向（Ｙ軸方向）に逆方向セルと正方向セルとが交互に隣接し、ワード線方向（Ｘ軸方向）に同方向のセルが隣接するように配置される。メモリセルアレイの外側にダミーメモリセル領域が配置される。ダミーメモリセル２０３はダミーメモリセル領域のＹ軸方向に配列され、ダミーメモリセル２１０はダミーメモリセル領域のＸ軸方向に配列される。ダミーメモリセル領域の角部は、ダミーメモリセル２０３が配置される。
【０１０２】
Ｙ軸方向に配列されたダミーメモリセル２０３列の外側にＴａｐセル３００列が配置される。又、メモリセル１００列の数列毎にＴａｐセル３００列が配置される。Ｔａｐセル３００列の配置する列間隔（Ｔａｐセル３００に対するメモリセル１００の数）は、全てのメモリセルの性能（周波数特性、電圧特性等）が、十分確保されるように決定される。又、最外周のＸ軸方向に配列されるダミーメモリセル２０３及び２１０と、Ｔａｐセル３００は逆方向セルである。
【０１０３】
図２５は、図２４において点線Ｄで囲んだセル群のレイアウトの一例である。図２５（ａ）は素子部のレイアウトである。図２５（ｂ）は、図２５（ａ）に示される素子部のＺ軸方向上部に配される配線部のレイアウトである。
【０１０４】
図２５（ｂ）を参照して、Ｙ軸方向に配列されるダミーメモリセル２０３’…のセル列における配線部が説明される。ダミーメモリセル２０３’の上部メタル配線ＵＭＬ２−１は相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ２を形成する。
【０１０５】
次に、Ｘ軸方向に配列されるＴａｐセル３００’、ダミーメモリセル２０３’、ダミーメモリセル２１０’…のセル列における配線部が説明される。Ｔａｐセル３００’のメタル配線ＭＬ６と、ダミーメモリセル２０３のメタル配線ＭＬ２−１と、ダミーメモリセル２１１のメタル配線ＭＬ２−０は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。Ｔａｐセル３００’のメタル配線ＭＬ５及びダミーメモリセル２１２’のメタル配線ＭＬ１−０は、それぞれ電源ＶＤＤに接続され、電源配線ＶＬを形成する。ダミーメモリセル２０３’のメタル配線ＭＬ１−１は、接地配線ＧＬ２を介して接地され、基板電位ＧＮＤの接地配線ＧＬ３を形成する。この際、ダミーメモリセル２０３’のメタル配線ＭＬ１−１は、Ｔａｐセル３００のメタル配線ＭＬ５と、ダミーメモリセル２１２’のメタル配線とから切り離される。このようにして、ダミーメモリセル２０３’のダミー負荷トランジスタ２１−２の各ソースは接地される。
【０１０６】
次に、Ｘ軸方向に配列されるＴａｐセル３００、ダミーメモリセル２０３、メモリセル１００…のセル列における配線部が説明される。Ｔａｐセル３００のメタル配線ＭＬ５及びメモリセル１００のメタル配線ＭＬ１は、電源ＶＤＤに接続され、電源電位ＶＤＤの電源配線ＶＬを形成する。又、ダミーメモリセル２０３のメタル配線ＭＬ１−１は、Ｔａｐセル３００のメタル配線ＭＬ５及びメモリセル１００のメタル配線ＭＬ１とから切り離され、接地配線ＧＬ２を介して接地されているため、基板電位ＧＮＤの接地配線ＧＬ３を形成する。又、Ｔａｐセル３００のメタル配線ＭＬ６と、ダミーメモリセル２０３のメタル配線ＭＬ２−１と、メモリセル１００のメタル配線ＭＬ２は、相互に接続されて接地され、基板電位ＧＮＤの接地配線ＧＬ１を形成する。このようにして、ダミーメモリセル２０３及びダミーメモリセル２０３’のダミー負荷トランジスタ２１−２の各ソースは、電源ＶＤＤから切り離されて接地される。
【０１０７】
図２５（ａ）を参照して、Ｘ軸方向に配列されるＴａｐセル３００、ダミーメモリセル２０３、メモリセル１００…のセル列における素子部が説明される。メモリセル１００のＮ型ウェルＮＷに隣接するダミーメモリセル２０３’のウェル層ＷＥＬＬは、Ｐ型ウェルＰＷである。又、Ｔａｐセル３００’のＮ型ウェルＮＷに隣接するダミーメモリセル２０３’のウェル層ＷＥＬＬは、Ｐ型ウェルＰＷである。従って、このため電源電位ＶＤＤの電源配線ＶＬと基板電位ＧＮＤの接地配線ＧＬ３との間にＮＰ接合領域が形成され、電源配線ＶＬからメモリセル１００あるいはＴａｐ３００を介してダミーメモリセル２０３内の素子へ流れる不要な電流を防止することができる。
【０１０８】
以上のように、第４の実施の形態におけるＳＲＡＭは、ワード線ＷＬ方向に配列されるダミーメモリセル２１０内のダミー負荷トランジスタ２１のソースは、電源配線ＶＬに接続されている。しかし、ビット線ＢＬ方向に配列されるダミーメモリセル２０３内のダミー負荷トランジスタ２１−１のソースは電源配線ＶＬから切断され、接地配線ＧＬ３に接続される。このため、ダミーメモリセル２１０においては、電源電位ＶＤＤに起因するリーク電流が発生する可能性は残るが、ダミートランジスタ２０３においては、電源電位ＶＤＤに起因するリーク電流は発生しない。従って、ダミーメモリ領域の一部のリーク電流をなくすことができ、従来のＳＲＡＭに比べ、メモリセルの動作は安定し、ＳＲＡＭの不良率を低減することができる。
【０１０９】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態においては、ダミー負荷トランジスタのソースと、ダミー駆動トランジスタのソースを基板電位ＧＮＤに接続し、ダミーメモリセル内のリーク電流の発生をなくしたが、両者をＶＤＤに接続して、同電位にすることでリーク電流の発生しないダミーメモリセルとしても良い。又、ダミー負荷トランジスタの替わりに、ダミー負荷抵抗に替えても構わない。更に、本実施の形態におけるダミー負荷トランジスタのゲートを接地しても構わない。
【図面の簡単な説明】
【０１１０】
【図１】図１は、本発明に係るメモリセルの回路図である。
【図２】図２は、本発明に係るメモリセルのレイアウトである。
【図３】図３は、本発明による第１の実施の形態におけるビット線方向に配列されるダミーメモリセルの回路図である。
【図４】図４は、本発明による第１及び第２の実施の形態におけるワード線方向に配列されるダミーメモリセルの回路図である。
【図５】図５は、本発明による第１の実施の形態におけるビット線方向に配列されるダミーメモリセルのレイアウトである。
【図６】図６は、本発明による第１及び第２の実施の形態におけるワード線方向に配列されるダミーメモリセルのレイアウトである。
【図７】図７は、本発明によるＴａｐセル３００のレイアウトである。
【図８】図８は、本発明によるＴａｐセル３０１のレイアウトである。
【図９】図９は、本発明によるＴａｐセル３０２のレイアウトである。
【図１０】図１０は、本発明によるＳＲＡＭの、第１の実施の形態におけるセルの配列図である。
【図１１】図１１は、本発明によるＳＲＡＭの、第２の実施の形態におけるセルレイアウトである。
【図１２】図１２は、本発明による第２の実施の形態におけるビット線方向に配列されるダミーメモリセルのレイアウトである。
【図１３】図１３は、本発明によるＴａｐセル３０３のレイアウトである。
【図１４】図１４は、本発明によるＳＲＡＭの、第２の実施の形態におけるセルの配列図である。
【図１５】図１５は、本発明によるＳＲＡＭの、第２の実施の形態におけるセルレイアウトである。
【図１６】図１６は、本発明による第３及び第４の実施の形態におけるビット線方向に配列されるダミーメモリセルの回路図である。
【図１７】図１７は、本発明による第３の実施の形態におけるワード線方向に配列されるダミーメモリセルの回路図である。
【図１８】図１８は、本発明による第３及び第４の実施の形態におけるビット線方向に配列されるダミーメモリセルのレイアウトである。
【図１９】図１９は、本発明による第３及び第４の実施の形態におけるワード線方向に配列されるダミーメモリセルのレイアウトである。
【図２０】図２０は、本発明によるＳＲＡＭの、第３の実施の形態におけるセルの配列図である。
【図２１】図２１は、本発明によるＳＲＡＭの、第１の実施の形態におけるセルレイアウトである。
【図２２】図２２は、本発明によるＳＲＡＭの、第４の実施の形態におけるワード線方向に配列されるダミーメモリセルの回路図である。
【図２３】図２３は、本発明によるＳＲＡＭの、第４の実施の形態におけるワード線方向に配列されるダミーメモリセルのレイアウトである。
【図２４】図２４は、本発明によるＳＲＡＭの、第４の実施の形態におけるセルの配列図である。
【図２５】図２５は、本発明によるＳＲＡＭの、第４の実施の形態におけるセルレイアウトである。
【符号の説明】
【０１１１】
１００：    メモリセル
１０Ａ、１０Ｂ：    インバータ
１１Ａ、１１Ｂ：    負荷トランジスタ
１２Ａ、１２Ｂ：    駆動トランジスタ
１３Ａ、１３Ｂ：    アクセストランジスタ
２０１、２０２、２０３、２１０、２１１、２１２、２２１、２２２：    ダミーメモリセル
２０Ａ、２０Ｂ：    ダミーインバータ
２１Ａ、２１Ｂ：    ダミー負荷トランジスタ
２２Ａ、２２Ｂ：    ダミー駆動トランジスタ
２３Ａ、２２Ｂ：    ダミーアクセストランジスタ
ＧＬ１、ＧＬ２、ＧＬ３：    接地配線
ＶＬ：    電源配線
ＢＬ：    ビット線
ＢＢＬ：    ビットＢ線
ＤＢＬ：    ダミービット線
ＤＢＢＬ：    ダミービットＢ線
ＷＬ：    ワード線
３００、３０１、３０２、３０３：    Ｔａｐセル
ＮＷ：    Ｎ型ウェル
ＰＷ：    Ｐ型ウェル
ＮＤ：    Ｎ型拡散層
ＰＤ：    Ｐ型拡散層
ＭＬ：    メタル配線
ＵＭＬ：    上部メタル配線
ＶＨ：    ビアホール
ＣＨ：    コンタクトホール
ＰＧ：    ポリシリコンゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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