(57)【要約】【課題】小型化が可能なメモリを提供することである。【解決手段】マスクＲＯＭ（メモリ）３０は、誘電率ε１を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε１よりも大きい誘電率ε２を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１誘電率を有する第１誘電体を含む第１キャパシタにより構成された第１メモリセルと、
前記第１誘電体の第１誘電率よりも大きい第２誘電率を有する第２誘電体を含む第２キャパシタにより構成された第２メモリセルとを備えた、メモリ。
【請求項２】
前記第１誘電体は、第１誘電体膜と、前記第１誘電体膜よりも誘電率が大きい第２誘電体膜とを含み、
前記第２誘電体は、前記第２誘電体膜と同じ材料からなる第３誘電体膜を含む、請求項１に記載のメモリ。
【請求項３】
前記第２誘電体膜は、前記第１誘電体膜の上に形成されている、請求項２に記載のメモリ。
【請求項４】
前記第２誘電体膜および前記第３誘電体膜は、ＳｒＢｉ２Ｔａ２Ｏ９［ＳＢＴ］、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２［ＢＬＴ］、Ｂｉ４Ｔｉ３Ｏ１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ３［ＢＳＴ］、および、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］からなるグループから選択される少なくとも１つの誘電体を含む、請求項２または３に記載のメモリ。
【請求項５】
前記第１誘電体膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜およびシリコン酸化膜を主成分とする膜からなるグループより選択される少なくとも１つの膜を含む、請求項２〜４のいずれか１項に記載のメモリ。
【請求項６】
互いに交差するようにマトリックス状に配置された複数の第１導電層および複数の第２導電層をさらに備え、
前記第１キャパシタの第１誘電体および前記第２キャパシタの第２誘電体は、前記第１導電層と前記第２導電層とが交差する位置の前記第１導電層と前記第２導電層との間に配置されている、請求項１〜５のいずれか１項に記載のメモリ。
【請求項７】
前記第１メモリセルおよび前記第２メモリセルは、読み出し専用のメモリセルである、請求項１〜６のいずれか１項に記載のメモリ。
【請求項８】
第１電極上に第１誘電体膜を形成する工程と、
前記第１電極上および前記第１誘電体膜上に、前記第１誘電体膜よりも誘電率の大きい第２誘電体膜を形成する工程と、
前記第２誘電体膜上に第２電極を形成する工程とを備えた、メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリおよびメモリの製造方法に関し、特に、キャパシタを有するメモリおよびメモリの製造方法に関する。
【背景技術】
【０００２】
従来、メモリとしては、基本的に読み出し専用であるとともに、電源を切ってもデータを保持可能なＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、任意のアドレスを指定して読み出しおよび書き込みを行うＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とが知られている。また、ＲＯＭの一種として、製造段階でデータを記憶させるマスクＲＯＭが知られている（非特許文献１）。このマスクＲＯＭでは、１つのトランジスタからなるメモリセルがマトリックス状に配置されている。このマスクＲＯＭでのデータの記憶方法としては、たとえば、メモリセルを構成するトランジスタのゲート酸化膜の厚みを大きくすることにより、ゲート電極に電圧を印加しても常にトランジスタがオフ状態になるメモリセルと、ゲート酸化膜の厚みを小さくすることにより、ゲート電極に電圧を印加するとトランジスタがオン状態になるメモリセルとを形成することによって、２種類のデータを記憶させている。
【０００３】
【非特許文献１】堀田厚生著、「入門技術解説  半導体の基礎理論」、初版、株式会社技術評論社、平成１２年１２月２５日、ｐ．２０７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来のマスクＲＯＭのメモリセルを構成するトランジスタは、ゲート電極と、ゲート電極を水平方向に挟むように形成されるソース領域およびドレイン領域とを有するため、トランジスタの微細化には限界がある。その結果、従来では、ＲＯＭの小型化を図るのは困難であるという問題点があった。特に、近年では、マイコンの多機能化に伴い、多くのプログラムをＲＯＭに記憶させる必要があるため、ＲＯＭ領域の面積がマイコンチップ面積の６０％以上になるものも製品化されている。このため、ＲＯＭ領域の小型化の要望は高い。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、小型化が可能なメモリを提供することである。
この発明のもう一つの目的は、小型化が可能なメモリを容易に形成することが可能なメモリの製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
この発明の第１の局面によるメモリは、第１誘電率を有する第１誘電体を含む第１キャパシタにより構成された第１メモリセルと、第１誘電体の第１誘電率よりも大きい第２誘電率を有する第２誘電体を含む第２キャパシタにより構成された第２メモリセルとを備えている。
【０００７】
この発明の第１の局面によるメモリでは、上記のように、第１誘電率を有する第１誘電体を含む第１キャパシタにより構成された第１メモリセルと、第１誘電体の第１誘電率よりも大きい第２誘電率を有する第２誘電体を含む第２キャパシタにより構成された第２メモリセルとを設けることによって、第１メモリセルの第１キャパシタの静電容量を、第２メモリセルの第２キャパシタの静電容量よりも小さくすることができる。これにより、第１メモリセルの第１キャパシタと第２メモリセルの第２キャパシタとに同じ電圧を印加した場合に、第１キャパシタに蓄えられる電荷量と第２キャパシタの電荷量とを異ならせることができるので、第１キャパシタおよび第２キャパシタから異なる電流を出力させることができる。そして、この異なる電流に異なる２種類のデータを対応させれば、異なる２種類のデータを記憶させることが可能なメモリを実現することができる。また、第１メモリセルおよび第２メモリセルを、それぞれ、１つの第１キャパシタおよび１つの第２キャパシタにより構成することによって、垂直方向に配置された上下電極とその間に挟まれる誘電体膜とからなるキャパシタの平面積は、ゲート電極とそのゲート電極を水平方向に挟む一対のソース／ドレインとからなるトランジスタの平面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、メモリセルをより小型化することができる。その結果、メモリの小型化を図ることができる。また、第２誘電体を、第１誘電体の第１誘電率との差の大きい第２誘電率を有するように構成すれば、第２誘電体を含む第２キャパシタの静電容量と第１誘電体を含む第１キャパシタの静電容量との差を大きくすることができるので、データの読み出し時のマージン（許容差）を大きくすることができる。
【０００８】
上記第１の局面によるメモリにおいて、好ましくは、第１誘電体は、第１誘電体膜と、第１誘電体膜よりも誘電率が大きい第２誘電体膜とを含み、第２誘電体は、第２誘電体膜と同じ材料からなる第３誘電体膜を含む。このように構成すれば、第１誘電体が、第２誘電体膜と、第２誘電体膜よりも誘電率の小さい第１誘電体膜との積層構造になるので、第１誘電体の実効的な第１誘電率と、第２誘電体膜と同じ材料からなる第３誘電体膜により構成される第２誘電体の第２誘電率との差を大きくすることができる。これにより、第１メモリセルの第１キャパシタと第２メモリセルの第２キャパシタとの静電容量の差を大きくすることができるので、データの読み出し時のマージン（許容差）を大きくすることができる。
【０００９】
上記第１の局面によるメモリにおいて、好ましくは、第２誘電体膜は、第１誘電体膜の上に形成されている。このように構成すれば、第２誘電体膜を所定の製造条件で形成した場合に、第２誘電体膜を第１誘電体膜の下に形成する場合に比べて、第２誘電体膜の結晶化率が低下する。これにより、第１誘電体膜上に形成された第２誘電体膜の誘電率を、第２誘電体膜と同じ材料からなる第３誘電体膜の誘電率よりも小さくすることができる。このため、第２誘電体膜と第３誘電体膜とが同じ誘電率を有する場合に比べて、第１誘電体膜および第２誘電体膜を含む第１キャパシタの静電容量を、第３誘電体膜を含む第２キャパシタの静電容量に比べてより小さくすることができるので、第１メモリセルの第１キャパシタと第２メモリセルの第２キャパシタとの静電容量の差をより大きくすることができる。その結果、データの読み出し時のマージン（許容差）をより大きくすることができる。
【００１０】
上記第１の局面によるメモリにおいて、好ましくは、第２誘電体膜および第３誘電体膜は、ＳｒＢｉ２Ｔａ２Ｏ９［ＳＢＴ］、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２［ＢＬＴ］、Ｂｉ４Ｔｉ３Ｏ１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ３［ＢＳＴ］、および、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］からなるグループから選択される少なくとも１つの誘電体を含む。このように第２誘電体膜および第３誘電体膜を大きい誘電率を有するＳｒＢｉ２Ｔａ２Ｏ９［ＳＢＴ］、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２［ＢＬＴ］、Ｂｉ４Ｔｉ３Ｏ１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ３［ＢＳＴ］、または、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］により構成することによって、誘電率の小さい第１誘電体膜および誘電率の大きい第２誘電体膜からなる第１キャパシタの静電容量と、誘電率の大きい第３誘電体膜からなる第２キャパシタの静電容量との差をより大きくすることができる。
【００１１】
上記第１の局面によるメモリにおいて、好ましくは、第１誘電体膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜およびシリコン酸化膜を主成分とする膜からなるグループより選択される少なくとも１つの膜を含む。このように第１誘電体膜を小さい誘電率を有するシリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜またはシリコン酸化膜を主成分とする膜により構成することによって、誘電率の小さい第１誘電体膜および誘電率の大きい第２誘電体膜からなる第１キャパシタの静電容量と、誘電率の大きい第３誘電体膜からなる第２キャパシタの静電容量との差をより大きくすることができる。
【００１２】
上記第１の局面によるメモリにおいて、好ましくは、互いに交差するようにマトリックス状に配置された複数の第１導電層および複数の第２導電層をさらに備え、第１キャパシタの第１誘電体および第２キャパシタの第２誘電体は、第１導電層と第２導電層とが交差する位置の第１導電層と第２導電層との間に配置されている。このように構成すれば、容易に、第１導電層と第２導電層との交差する位置に、１つのキャパシタからなるメモリセルがマトリックス状に配置されたメモリを実現することができる。
【００１３】
上記第１の局面によるメモリにおいて、好ましくは、第１メモリセルおよび第２メモリセルは、読み出し専用のメモリセルである。このように構成すれば、メモリの製造段階で記憶すべきデータに対応して第１キャパシタからなる第１メモリセルおよび第２キャパシタからなる第２メモリセルを形成することができるので、本発明のメモリをマスクＲＯＭとして使用することができる。
【００１４】
この発明の第２の局面によるメモリの製造方法は、第１電極上に第１誘電体膜を形成する工程と、第１電極上および第１誘電体膜上に、第１誘電体膜よりも誘電率の大きい第２誘電体膜を形成する工程と、第２誘電体膜上に第２電極を形成する工程とを備えている。
【００１５】
この発明の第２の局面によるメモリの製造方法では、上記のように、第１電極上に第１誘電体膜を形成した後、第１電極上および第１誘電体膜上に第１誘電体膜よりも誘電率の大きい第２誘電体膜を形成することによって、第１電極上に第１誘電体膜および第２誘電体膜が形成された部分の静電容量と、第１電極上に第２誘電体膜のみが形成された部分の静電容量とを異ならせることができる。これにより、第１誘電体膜および第２誘電体膜が形成された部分と、第２誘電体膜のみが形成された部分とに同じ電圧を印加した場合に、第１誘電体膜および第２誘電体膜が形成された部分に蓄えられる電荷量と第２誘電体のみが形成された部分に蓄えられる電荷量とを異ならせることができるので、第１誘電体膜および第２誘電体膜が形成された部分と第２誘電体膜のみが形成された部分とから互いに異なる電流を出力させることができる。そして、この異なる電流に異なる２種類のデータを対応させれば、異なる２種類のデータを記憶させることが可能なメモリを実現することができる。また、異なる２種類のデータを記憶させるメモリセルを、それぞれ、第１誘電体膜と第２誘電体膜とからなる１つのキャパシタおよび第２誘電体膜からなる１つのキャパシタにより構成することによって、垂直方向に配置された上下電極とその間に挟まれる誘電体膜とからなるキャパシタの平面積は、ゲート電極とそのゲート電極を水平方向に挟む一対のソース／ドレインとからなるトランジスタの平面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、メモリセルをより小型化することができる。その結果、小型化が可能なメモリを、容易に、形成することができる。また、上記第２の局面では、第１電極上および第１誘電体膜上に第２誘電体膜を形成することによって、第２誘電体膜を所定の条件下で形成すれば、第１誘電体膜上に形成される第２誘電体膜の部分の結晶化率が、第１電極上に形成される第２誘電体膜の部分の結晶化率に比べて低下するので、第１誘電体膜上に形成された第２誘電体膜の部分の誘電率を、第１電極上に形成された第２誘電体膜の部分の誘電率よりも小さくすることができる。これにより、第１電極上に第１誘電体膜および第２誘電体膜が形成された部分の静電容量を、第１電極上に第２誘電体膜のみが形成された部分の静電容量に比べてより小さくすることができるので、第１誘電体膜および第２誘電体膜が形成された部分と第２誘電体膜のみが形成された部分との静電容量の差をより大きくすることができる。これにより、データの読み出し時のマージン（許容差）を大きくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態によるマスクＲＯＭ（メモリ）のメモリセルアレイを示した平面図である。図２は、図１の１００−１００線に沿った断面図である。図３は、第１実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図４は、図２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図１〜図４を参照して、本発明の第１実施形態によるマスクＲＯＭ３０の構造について説明する。
【００１８】
図２に示すように、本発明の第１実施形態によるマスクＲＯＭ３０では、シリコン基板１上に、絶縁膜２を介して、約１００ｎｍの厚みを有するＰｔからなる下部電極層３が形成されている。この下部電極層３は、図１のＸ方向に延びるとともに、Ｙ方向に所定の間隔を隔てて複数配置されている。また、下部電極層３の所定領域上には、約１２０ｎｍの厚みを有するＳｒＢｉ２Ｔａ２Ｏ９膜（以下、ＳＢＴ膜という）４が形成されている。下部電極層３およびＳＢＴ膜４上には、ＳＢＴ膜４上の所定領域に開口部５ａを有し、約１２０ｎｍの厚みを有するＳｉＮ膜５が形成されている。また、ＳｉＮ膜５の開口部５ａを介してＳＢＴ膜４の上面に接触するように、約１００ｎｍの厚みを有するＰｔからなる上部電極層６が形成されている。また、ＳｉＮ膜５の所定領域上にも、上部電極層６が形成されている。この上部電極層６は、図１のＹ方向に延びるとともに、Ｘ方向に所定の間隔を隔てて複数形成されている。すなわち、この第１実施形態では、図１に示すように、複数の下部電極層３および複数の上部電極層６は、互いに直交するようにマトリックス状に配置されている。
【００１９】
ここで、第１実施形態では、下部電極層３と、上部電極層６と、下部電極層３および上部電極層６の間に配置されたＳｉＮ膜５とによって、第１メモリセル１０を構成する第１キャパシタ１１が形成されている。また、下部電極層３と、上部電極層６と、下部電極層３および上部電極層６の間に配置されたＳＢＴ膜４とによって、第２メモリセル２０を構成する第２キャパシタ２１が形成されている。つまり、第１実施形態では、図１に示すように、マトリックス状に配置された下部電極層３と上部電極層６とが直交する位置に、第１メモリセル１０または第２メモリセル２０が配置されている。なお、第１メモリセル１０および第２メモリセル２０の配置は、記憶されるデータによって決定される。そして、第１実施形態によるマスクＲＯＭ３０では、後述する製造プロセスにより製造段階で第１メモリセル１０および第２メモリセル２０が作り込まれる。なお、ＳｉＮ膜５は、本発明の「第１誘電体」の一例であり、ＳＢＴ膜４は、本発明の「第２誘電体」の一例である。また、下部電極層３は、本発明の「第１導電層」の一例であり、上部電極層６は、本発明の「第２導電層」の一例である。
【００２０】
次に、図３および図４を参照して、第１メモリセル１０を構成する第１キャパシタ１１のＳｉＮ膜５および第２メモリセル２０を構成する第２キャパシタ２１のＳＢＴ膜４の誘電率と、第１キャパシタ１１および第２キャパシタ２１の静電容量とについて説明する。第１メモリセル１０を構成する第１キャパシタ１１のＳｉＮ膜５の誘電率ε１は、ＳｉＮの比誘電率ε１：ＳｉＮ（＝７．４）と、真空の誘電率ε０とを用いて、ε１＝ε１：ＳｉＮ×ε０＝７．４×ε０になる。また、第２メモリセル２０を構成する第２キャパシタ２１のＳＢＴ膜４の誘電率ε２は、ＳＢＴ膜４の比誘電率ε２：ＳＢＴと真空の誘電率ε０とを用いて、ε２＝ε２：ＳＢＴ×ε０＝２００×ε０になる。これにより、ＳＢＴ膜４の誘電率（２００×ε０）の方が、ＳｉＮ膜５の誘電率（７．４×ε０）よりも大きいことがわかる。
【００２１】
また、静電容量Ｃは、以下の式（１）により表される。
Ｃ＝ε×（Ｓ／ｄ）          ・・・・・（１）
（ε：誘電率、Ｓ：キャパシタの電極の表面積、ｄ：誘電体の厚み）
ここで、図３に示すように、ＳｉＮ膜５の厚みｄ１およびＳＢＴ膜４の厚みｄ２は、共に１２０ｎｍであり、同じである。また、第１キャパシタ１１の電極の表面積Ｓ１と第２キャパシタ２１の電極の表面積Ｓ２とも同じであるとする。第１キャパシタ１１の静電容量Ｃ１および第２キャパシタ２１の静電容量Ｃ２は、上記式（１）より、それぞれ、Ｃ１＝ε１×（Ｓ１／ｄ１）およびＣ２＝ε２×（Ｓ２／ｄ２）になる。この場合、Ｓ１＝Ｓ２、ｄ１＝ｄ２であるので、Ｃ１／Ｃ２＝ε１／ε２＝７．４×ε０／２００×ε０＝７．４／２００になる。このように、第１実施形態では、誘電率ε１を有するＳｉＮ膜５を含む第１キャパシタ１１の静電容量Ｃ１は、誘電率ε２を有するＳＢＴ膜４を含む第２キャパシタ２１の静電容量Ｃ２の７．４／２００倍になるので、静電容量Ｃ１と静電容量Ｃ２との差が大きくなる。このような静電容量Ｃ１および静電容量Ｃ２を有する第１キャパシタ１１からなる第１メモリセル１０および第２キャパシタ２１からなる第２メモリセル２０のキャパシタ特性は、図４に示すようになる。
【００２２】
第１実施形態では、上記のように、誘電率ε１（＝７．４×ε０）を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε１より大きい誘電率ε２（＝２００×ε０）を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを設けることによって、第１メモリセル１０の第１キャパシタ１１の静電容量Ｃ１を、第２メモリセル２０の第２キャパシタ２１の静電容量Ｃ２よりも小さくすることができる。これにより、第１メモリセル１０の第１キャパシタ１１と第２メモリセル２０の第２キャパシタ２１とに同じ電圧を印加した場合に、第１キャパシタ１１に蓄えられる電荷量と第２キャパシタ２１に蓄えられる電荷量とを異ならせることができるので、第１キャパシタ１１および第２キャパシタ２１から異なる電流を出力させることができる。たとえば、下部電極層３をフローティング状態にした後、上部電極層６に所定の電圧を印加すれば、第１メモリセル１０と第２メモリセル２０とで、下部電極層３に流れる電流を異ならせることができる。そして、この異なる電流に異なる２種類のデータを対応させれば、異なる２種類のデータを第１メモリセル１０および第２メモリセル２０に記憶させることが可能なマスクＲＯＭ３０を実現することができる。
【００２３】
また、第１実施形態では、第１メモリセル１０および第２メモリセル２０を、それぞれ、１つの第１キャパシタ１１および１つの第２キャパシタ２１により構成することによって、垂直方向に配置された下部電極層３および上部電極層６と、それらの間に配置されたＳｉＮ膜５（ＳＢＴ膜４）とからなる第１キャパシタ１１（第２キャパシタ２１）の表面積は、ゲート電極と、そのゲート電極を水平方向に挟む一対のソース／ドレイン領域とからなるトランジスタの表面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、第１メモリセル１０および第２メモリセル２０をより小型化することができる。その結果、マスクＲＯＭ３０の小型化を図ることができる。
【００２４】
また、第１実施形態では、第２キャパシタ２１を、第１キャパシタ１１を構成するＳｉＮ膜５の誘電率ε１（＝７．４×ε０）との差の大きい誘電率ε２（＝２００×ε０）を有するＳＢＴ膜４により構成しているので、ＳＢＴ膜４を含む第２キャパシタ２１の静電容量Ｃ２とＳｉＮ膜５を含む第１キャパシタ１１の静電容量Ｃ１との差を大きくすることができる。これにより、データの読み出し時のマージン（許容差）を大きくすることができる。
【００２５】
また、第１実施形態では、第１キャパシタ１１のＳｉＮ膜５および第２キャパシタ２１のＳＢＴ膜４を、マトリックス状に配置された下部電極層３と上部電極層６とが直交する位置の下部電極層３と上部電極層６との間に配置することによって、容易に、下部電極層３と上部電極層６との直交する位置に１つの第１キャパシタ１１からなる第１メモリセル１０および１つの第２キャパシタ２１からなる第２メモリセル２０がマトリックス状に配置されたマスクＲＯＭ３０を実現することができる。
【００２６】
次に、図５〜図１１を参照して、第１実施形態のマスクＲＯＭ３０の製造方法について説明する。
【００２７】
まず、図５に示すように、シリコン基板１上に絶縁膜２を形成する。そして、スパッタ法を用いて、絶縁膜２の全面上に約１００ｎｍの厚みを有するＰｔ膜を形成した後、そのＰｔ膜をフォトリソグラフィー技術とエッチング技術とを用いてパターニングする。これにより、図１に示したような所定の間隔を隔ててＸ方向に延びる複数のストライプ状の下部電極層３を形成する。
【００２８】
次に、図６に示すように、ゾルゲル法を用いて、下部電極層３および絶縁膜２上に、約１２０ｎｍの厚みを有するＳＢＴ膜４を形成する。ここで、ＳＢＴ膜４を形成する際には、仮焼成工程として、約２００℃で約５分間の熱処理を行った後、焼成工程として、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により約６００℃で約５分間の熱処理を行う。その後、ＳＢＴ膜４上の第２メモリセル２０が形成される領域にレジスト膜１２を形成する。
【００２９】
次に、図７に示すように、レジスト膜１２をマスクとして、ＳＢＴ膜４をエッチングすることにより、第２メモリセル２０が形成される領域以外のＳＢＴ膜４を除去する。その後、レジスト膜１２を除去する。
【００３０】
次に、図８に示すように、下部電極層３、ＳＢＴ膜４、および、絶縁膜２の全面を覆うように、約１２０ｎｍの厚みを有するＳｉＮ膜５を形成する。この後、第２メモリセル２０が形成される領域以外の領域を覆うようにレジスト膜１３を形成する。
【００３１】
次に、図９に示すように、レジスト膜１３をマスクとして、ＳｉＮ膜５をエッチングすることによって、ＳｉＮ膜５に開口部５ａを形成する。この後、レジスト膜１３を除去する。
【００３２】
次に、図１０に示すように、スパッタ法を用いて、ＳｉＮ膜５およびＳＢＴ膜４を覆うように、約１００ｎｍの厚みを有するＰｔ膜６ａを形成する。そして、Ｐｔ膜６ａの上部電極層６となる領域上に、レジスト膜１４を形成する。そして、レジスト膜１４をマスクとして、Ｐｔ膜６ａをエッチングする。
【００３３】
次に、図１１に示すように、下部電極層３と直交するＹ方向（図１参照）に延びる複数のストライプ状の上部電極層６を形成する。最後に、レジスト膜１４を除去することにより、図２に示したような第１実施形態のマスクＲＯＭ３０が完成される。
【００３４】
なお、上記した第１実施形態の製造プロセスにより、６インチウェハに作製したマスクＲＯＭ３０について、面内の１２点で第１キャパシタ１１および第２キャパシタ２１の静電容量のばらつきを測定した。その結果、第１キャパシタ１１および第２キャパシタ２１の静電容量のばらつきは、１５％程度であった。
【００３５】
（第２実施形態）
図１２は、本発明の第２実施形態によるマスクＲＯＭの断面図である。図１３は、第２実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図１４は、図１２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図１２〜図１４を参照して、本発明の第２実施形態によるマスクＲＯＭ６０の構成について説明する。
【００３６】
図１２に示すように、第２実施形態によるマスクＲＯＭ６０では、シリコン基板３１上に、絶縁膜３２を介して、約１００ｎｍの厚みを有するＰｔからなる下部電極層３３が形成されている。絶縁膜３２および下部電極層３３の全面を覆うように、約１２０ｎｍの厚みを有するＳｒＢｉ２Ｔａ２Ｏ９膜（以下、ＳＢＴ膜という）３４が形成されている。このＳＢＴ膜３４は、第１メモリセル４０が形成される部分に位置するＳＢＴ膜３４ａと、第２メモリセル５０が形成される部分に位置するＳＢＴ膜３４ｂとからなるとともに、ＳＢＴ膜３４ａおよびＳＢＴ膜３４ｂは、同じ誘電率を有する。ＳＢＴ膜３４上の所定領域には、約２０ｎｍの厚みを有するＳｉＮ膜３５が形成されている。また、ＳＢＴ膜３４の上面の所定領域およびＳｉＮ膜３５の上面にそれぞれ接触するように、約１００ｎｍの厚みを有するＰｔからなる上部電極３６が所定の間隔を隔てて形成されている。なお、下部電極層３３および上部電極層３６は、図１に示した第１実施形態と同様、互いに直交するようにマトリックス状に配置されている。
【００３７】
ここで、第２実施形態では、下部電極層３３と、上部電極層３６と、下部電極層３３および上部電極層３６の間に配置されたＳＢＴ膜３４ａおよびＳｉＮ膜３５とによって、第１メモリセル４０を構成する第１キャパシタ４１が形成されている。また、下部電極層３３と、上部電極層３６と、下部電極層３３および上部電極層３６の間に配置されたＳＢＴ膜３４ｂとによって、第２メモリセル５０を構成する第２キャパシタ５１が形成されている。なお、ＳｉＮ膜３５は、本発明の「第１誘電体膜」の一例であり、ＳＢＴ膜３４ａは、本発明の「第２誘電体膜」の一例であり、ＳＢＴ膜３４ｂは、本発明の「第３誘電体膜」の一例である。
【００３８】
次に、図１３および図１４を参照して、第１メモリセル４０を構成する第１キャパシタ４１のＳＢＴ膜３４ａおよびＳｉＮ膜３５からなる２層の誘電体膜の実効的な誘電率ε１および第２メモリセル５０を構成する第２キャパシタ５１のＳＢＴ膜３４ｂの誘電率ε２について説明する。まず、第１メモリセル４０のＳＢＴ膜３４ａとＳｉＮ膜３５とからなる２層の誘電体膜の実効的な誘電率ε１を求めるために、第１キャパシタ４１の静電容量Ｃ１を求める。第１キャパシタ４１の静電容量Ｃ１は、ＳｉＮ膜３５のみからなるキャパシタの静電容量Ｃ１：ＳｉＮと、ＳＢＴ膜３４ａのみからなるキャパシタの静電容量Ｃ１：ＳＢＴとを用いて、以下の式（２）により表される。
１／Ｃ１＝（１／Ｃ１：ＳｉＮ）＋（１／Ｃ１：ＳＢＴ）    
Ｃ１＝（Ｃ１：ＳｉＮ×Ｃ１：ＳＢＴ）／（Ｃ１：ＳｉＮ＋Ｃ１：ＳＢＴ）  ・・・（２）
ここで、図１３に示すように、第１メモリセル４０のＳＢＴ膜３４ａの厚みおよび比誘電率を、それぞれ、ｄ１：ＳＢＴおよびε１：ＳＢＴとし、第１メモリセル４０のＳｉＮ膜３５の厚みおよび比誘電率を、それぞれ、ｄ１：ＳｉＮおよびε１：ＳｉＮとし、第１キャパシタ４１の電極の表面積をＳ１として、静電容量Ｃ１：ＳｉＮおよびＣ１：ＳＢＴを上記式（１）から求める。その結果、Ｃ１：ＳｉＮ＝ε１：ＳｉＮ×ε０×（Ｓ１／ｄ１：ＳｉＮ）、Ｃ１：ＳＢＴ＝ε１：ＳＢＴ×ε０×（Ｓ１／ｄ１：ＳＢＴ）を得る。これらを上記式（２）に代入すると、次の式（３）になる。
Ｃ１＝（ε１：ＳｉＮ×ε０×Ｓ１／ｄ１：ＳｉＮ）×（ε１：ＳＢＴ×ε０×Ｓ１／ｄ１：ＳＢＴ）
／｛（ε１：ＳｉＮ×ε０×Ｓ１／ｄ１：ＳｉＮ）＋（ε１：ＳＢＴ×ε０×Ｓ１／ｄ１：ＳＢＴ）｝
・・・（３）
そして、式（３）の右辺を整理すると、次の式（４）が導かれる。
Ｃ１＝（ε１：ＳｉＮ×ε１：ＳＢＴ×ε０）×Ｓ１
／（ｄ１：ＳｉＮ×ε１：ＳＢＴ＋ｄ１：ＳＢＴ×ε１：ＳｉＮ）        ・・・（４）
となる。ここで、図１３より、第１キャパシタ４１の誘電体膜の厚みをｄ１：ＳｉＮ＋ｄ１：ＳＢＴとし、電極の表面積をＳ１として、第１キャパシタ４１の静電容量Ｃ１を上記式（１）から求める。その結果、Ｃ１＝ε１×Ｓ１／（ｄ１：ＳｉＮ＋ｄ１：ＳＢＴ）を得る。これを上記式（４）の左辺に代入すると、次の式（５）になる。
ε１×Ｓ１／（ｄ１：ＳｉＮ＋ｄ１：ＳＢＴ）
＝（ε１：ＳｉＮ×ε１：ＳＢＴ×ε０）×Ｓ１
／（ｄ１：ＳｉＮ×ε１：ＳＢＴ＋ｄ１：ＳＢＴ×ε１：ＳｉＮ）
・・・（５）
そして、式（５）の両辺を整理して、誘電率ε１を求めると、
ε１＝（ε１：ＳｉＮ×ε１：ＳＢＴ）×（ｄ１：ＳｉＮ＋ｄ１：ＳＢＴ）×ε０
／（ｄ１：ＳｉＮ×ε１：ＳＢＴ＋ｄ１：ＳＢＴ×ε１：ＳｉＮ）      ・・・（６）
となる。ここで、ε１：ＳｉＮ＝７．４、ε１：ＳＢＴ＝２００、ｄ１：ＳｉＮ＝２０ｎｍ、ｄ１：ＳＢＴ＝１２０ｎｍを上記式（６）に代入すると、第１キャパシタ４１の実効的な誘電率ε１は、ε１＝４２×ε０となる。
【００３９】
また、第２キャパシタ５１の誘電率ε２は、ＳＢＴ膜３４ｂの比誘電率ε２：ＳＢＴ（＝２００）と真空の誘電率ε０とより、ε２＝ε２：ＳＢＴ×ε０＝２００×ε０となる。これにより、第２キャパシタ５１の誘電率ε２（＝２００×ε０）の方が、第１キャパシタ４１の誘電率ε１（＝４２×ε０）よりも大きいことがわかる。
【００４０】
また、第２キャパシタ５１の誘電率ε２＝ε２：ＳＢＴ×ε０、ＳＢＴ膜３４ｂの厚みｄ２：ＳＢＴおよび電極の表面積Ｓ２を上記式（１）に代入して、第２キャパシタ５１の静電容量Ｃ２を求めると、次の式（７）になる。
Ｃ２＝ε２：ＳＢＴ×ε０×（Ｓ２／ｄ２：ＳＢＴ）          ・・・（７）
【００４１】
ここで、この第２実施形態では、ＳＢＴ膜３４ａおよびＳＢＴ膜３４ｂは、同じ材質（ＳＢＴ）からなり、かつ、同じＰｔからなる下部電極層３３上に形成されているので、ＳＢＴ膜３４ａの誘電率ε１：ＳＢＴとＳＢＴ膜３４ｂの誘電率ε２：ＳＢＴとは等しく、ε１：ＳＢＴ＝ε２：ＳＢＴの関係になる。また、ＳＢＴ膜３４ａの厚みｄ１：ＳＢＴとＳＢＴ膜３４ｂの厚みｄ２：ＳＢＴとは等しく、ｄ１：ＳＢＴ＝ｄ２：ＳＢＴ＝１２０ｎｍの関係になる。また、第１キャパシタ４１の電極の表面積Ｓ１と第２キャパシタ５１の電極の表面積Ｓ２とを等しいとすると、Ｓ１＝Ｓ２となる。これらの関係を上記（７）に適用すると、次の式（８）が得られる。
Ｃ２＝ε２：ＳＢＴ×ε０×（Ｓ２／ｄ２：ＳＢＴ）
＝ε１：ＳＢＴ×ε０×（Ｓ１／ｄ１：ＳＢＴ）＝Ｃ１：ＳＢＴ      ・・・（８）
上記式（８）より、第２キャパシタ５１の静電容量Ｃ２は、第１キャパシタ４１のＳＢＴ膜３４ａ部分の静電容量Ｃ１：ＳＢＴと等しくなることがわかる。したがって、第２キャパシタ５１の静電容量Ｃ２と第１キャパシタ４１の静電容量Ｃ１との差（Ｃ２−Ｃ１）は、上記式（８）と式（２）とから、以下の式（９）のようになる。
Ｃ２−Ｃ１＝Ｃ１：ＳＢＴ−｛（Ｃ１：ＳｉＮ×Ｃ１：ＳＢＴ）／（Ｃ１：ＳｉＮ＋Ｃ１：ＳＢＴ）｝
＝Ｃ１：ＳＢＴ２／（Ｃ１：ＳｉＮ＋Ｃ１：ＳＢＴ）＞０      ・・・（９）
【００４２】
上記式（９）より、Ｃ２＞Ｃ１となることがわかる。これにより、ＳＢＴ膜３４ａおよびＳｉＮ膜３５を含む第１キャパシタ４１からなる第１メモリセル４０およびＳＢＴ膜３４ｂを含む第２キャパシタ５１からなる第２メモリセル５０のキャパシタ特性は、図１４に示すようになる。
【００４３】
この第２実施形態では、第１キャパシタ４１の誘電体膜をＳＢＴ膜３４ａとＳｉＮ膜３５との２層構造にすることにより、第１キャパシタ４１の誘電率ε１（＝４２×ε０）を、第１キャパシタ４１のＳＢＴ膜３４ａと同じ材料および同じ誘電率からなるＳＢＴ膜３４ｂの１層により構成される第２キャパシタ５１の誘電率ε２（＝２００×ε０）よりも小さくすることができる。これにより、第１メモリセル４０の第１キャパシタ４１の静電容量Ｃ１と、第２メモリセル５０の第２キャパシタ５１の静電容量Ｃ２とを異ならせることができるので、容易に、２種類のデータを記憶可能なマスクＲＯＭ６０を実現することができる。
【００４４】
ここで、上記第２キャパシタ５１の静電容量Ｃ２＝ε２：ＳＢＴ×ε０×（Ｓ２／ｄ２：ＳＢＴ）と、上記式（４）から得られる第１キャパシタ４１の静電容量Ｃ１とを用いて、静電容量の差（Ｃ２−Ｃ１）を求めると、静電容量の差（Ｃ２−Ｃ１）は、以下の式（１０）によっても表される。
Ｃ２−Ｃ１＝（ε２：ＳＢＴ×ε０×Ｓ２／ｄ２：ＳＢＴ）
−（ε１：ＳｉＮ×ε１：ＳＢＴ×ε０×Ｓ１）／（ｄ１：ＳｉＮ×ε１：ＳＢＴ＋ｄ１：ＳＢＴ×ε１：ＳｉＮ）              ・・・（１０）
また、この式（１０）を、上記したε１：ＳＢＴ＝ε２：ＳＢＴ、ｄ１：ＳＢＴ＝ｄ２：ＳＢＴ、および、Ｓ１＝Ｓ２の関係を用いて整理すると、次の式（１１）になる。
Ｃ２−Ｃ１＝（ε１：ＳＢＴ２×ε０×Ｓ１×ｄ１：ＳｉＮ）
／ｄ１：ＳＢＴ×（ε１：ＳＢＴ×ｄ１：ＳｉＮ＋ε１：ＳｉＮ×ｄ１：ＳＢＴ）＞０
・・・（１１）
また、上記式（１１）の右辺の分母分子をε１：ＳＢＴで割って、整理すると、以下の式（１２）が得られる。
Ｃ２−Ｃ１＝（ε１：ＳＢＴ×ε０×Ｓ１×ｄ１：ＳｉＮ）
／ｄ１：ＳＢＴ×｛ｄ１：ＳｉＮ＋（ε１：ＳｉＮ／ε１：ＳＢＴ）×ｄ１：ＳＢＴ｝
・・・（１２）
上記式（１２）から明らかなように、ε１：ＳＢＴが大きければ大きいほど、式（１２）の右辺の分子は大きくなる。その一方、ε１：ＳＢＴが大きければ大きいほど、式（１２）の右辺の分母の（ε１：ＳｉＮ／ε１：ＳＢＴ）は０に近づき、分母は一定値（＝ｄ１：ＳＢＴ×ｄ１：ＳｉＮ）に近づく。すなわち、ε１：ＳＢＴが大きければ大きいほど、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ２−Ｃ１）が大きくなることがわかる。第２実施形態では、第１キャパシタ４１および第２キャパシタ５１が、大きい比誘電率ε１：ＳＢＴ＝ε２：ＳＢＴ（＝２００）を有するＳＢＴ膜３４（３４ａ、３４ｂ）を含んでいるので、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ２−Ｃ１）を大きくすることができる。さらに、上記した式（１１）から明らかなように、ε１：ＳｉＮが小さければ小さいほど、式（１１）の右辺の分母が小さくなるので、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ２−Ｃ１）は大きくなる。第２実施形態では、第１キャパシタ４１が、小さい比誘電率ε１：ＳｉＮ（＝７．４）を有するＳｉＮ膜３５を含んでいるので、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ２−Ｃ１）を大きくすることができる。これにより、データ読み出し時のマージン（許容差）を大きくすることができる。
【００４５】
次に、図１５〜図１９を参照して、第２実施形態のマスクＲＯＭ６０の製造方法について説明する。
【００４６】
まず、第１実施形態の製造方法と同様の工程により、シリコン基板３１上に絶縁膜３２および約１００ｎｍの厚みを有するＰｔからなる下部電極層３３を形成する。その後、図１５に示すように、ゾルゲル法を用いて、絶縁膜３２および下部電極層３３の全面を覆うように、約１２０ｎｍの厚みを有するＳＢＴ膜３４を形成する。ここで、ＳＢＴ膜３４を形成する際には、仮焼成工程として、約２００℃で５分間の熱処理を行った後、焼成工程として、ＲＴＡ法により約６００℃で約５分間の熱処理を行う。このＳＢＴ膜３４は、第１メモリセル４０が形成される部分に位置するＳＢＴ膜３４ａと第２メモリセル５０が形成される部分に位置するＳＢＴ膜３４ｂとを構成する。
【００４７】
次に、図１６に示すように、ＳＢＴ膜３４上の全面を覆うように、約２０ｎｍの厚みを有するＳｉＮ膜３５を形成する。その後、ＳｉＮ膜３５上の第１メモリセル４０が形成される領域にレジスト膜４２を形成する。
【００４８】
次に、図１７に示すように、レジスト膜４２をマスクとして、ＳｉＮ膜３５をエッチングすることにより、第１メモリセル４０が形成される部分に位置するＳＢＴ膜３４ａ上の領域以外のＳｉＮ膜３５を除去する。その後、レジスト膜４２を除去する。
【００４９】
次に、図１８に示すように、ＳＢＴ膜３４およびＳｉＮ膜３５の全面を覆うように、約１００ｎｍの厚みを有するＰｔ膜３６ａを形成する。そして、Ｐｔ膜３６ａの上部電極層３６となる領域上に、レジスト膜４３を形成する。そして、レジスト膜４３をマスクとして、Ｐｔ膜３６ａをエッチングすることによって、図１９に示すように、下部電極層３３と直交するストライプ状の上部電極層３６を形成する。最後に、レジスト膜４３を除去することにより、図１２に示したような第２実施形態のマスクＲＯＭ６０が完成される。
【００５０】
この第２実施形態のマスクＲＯＭ６０の製造方法では、ＳＢＴ膜３４（３４ａ、３４ｂ）のパターニングを行う必要がないので、その分、マスクＲＯＭ６０の製造プロセスを簡略化することができる。また、ＳＢＴ膜３４にパターニングを行う必要がないので、エッチング工程の際に、ＳＢＴ膜３４が受けるエッチングダメージを防ぐことができる。これにより、ＳｉＮ膜５とＳＢＴ膜４との両方がパターニング（エッチング）される上記第１実施形態に比べて、第１キャパシタ４１および第２キャパシタ５１の静電容量のばらつきを低減することができる。
【００５１】
（第３実施形態）
図２０は、本発明の第３実施形態によるマスクＲＯＭの断面図である。図２１は、第３実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図２２は、図２０に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図２０〜図２２を参照して、本発明の第３実施形態によるマスクＲＯＭ９０の構成について説明する。
【００５２】
図２０に示すように、第３実施形態によるマスクＲＯＭ９０では、シリコン基板６１上に、絶縁膜６２を介して、約１００ｎｍの厚みを有するＰｔからなる下部電極層６３が形成されている。下部電極層６３の所定領域上には、約２０ｎｍの厚みを有するＳｉＮ膜６４が形成されている。絶縁膜６２、下部電極層６３、および、ＳｉＮ膜６４の全面を覆うように、ＳｒＢｉ２Ｔａ２Ｏ９膜（以下、ＳＢＴ膜という）６５が形成されている。このＳＢＴ膜６５は、第１メモリセル７０が形成される部分に位置するＳＢＴ膜６５ａと、第２メモリセル８０が形成される部分に位置するＳＢＴ膜６５ｂとからなる。また、ＳＢＴ膜６５上には、約１００ｎｍの厚みを有するＰｔからなるストライプ状の上部電極層６６が形成されている。なお、下部電極層６３および上部電極層６６は、図１に示した第１実施形態と同様、互いに直交するようにマトリックス状に配置されている。
【００５３】
ここで、第３実施形態では、下部電極層６３と、上部電極層６６と、下部電極層６３および上部電極層６６の間に配置されたＳｉＮ膜６４およびＳＢＴ膜６５ａとによって、第１メモリセル７０を構成する第１キャパシタ７１が形成されている。また、下部電極層６３と、上部電極層６６と、下部電極層６３および上部電極層６６の間に配置されたＳＢＴ膜６５ｂとによって、第２メモリセル８０を構成する第２キャパシタ８１が形成されている。
【００５４】
この第３実施形態において、本願発明者は、後述する製造プロセスにおいて、Ｐｔからなる下部電極層６３上に形成されたＳＢＴ膜６５ｂの結晶化率に比べて、ＳｉＮ膜６４上に形成されたＳＢＴ膜６５ａの結晶化率が低下することを見い出した。すなわち、ＳｉＮ膜６４上に形成された第１メモリセル７０のＳＢＴ膜６５ａの比誘電率ε１：ＳＢＴ（＝４５）は、下部電極層６３上に直接形成された第２メモリセル８０のＳＢＴ膜６５ｂの比誘電率ε２：ＳＢＴ（＝２００）に比べて、大きく低下することを見い出した。なお、ＳｉＮ膜６４は、本発明の「第１誘電体膜」の一例であり、ＳＢＴ膜６５ａは、本発明の「第２誘電体膜」の一例であり、ＳＢＴ膜６５ｂは、本発明の「第３誘電体膜」の一例である。
【００５５】
次に、図２１および図２２を参照して、第１メモリセル７０を構成する第１キャパシタ７１のＳＢＴ膜６５ａおよびＳｉＮ膜６４からなる２層の誘電体膜の実効的な誘電率ε１および第２メモリセル８０を構成する第２キャパシタ８１のＳＢＴ膜６５ｂの誘電率ε２について説明する。ここで、第１キャパシタ７１は、第２実施形態の第１キャパシタ４１と同様に、ＳｉＮ膜６４とＳＢＴ膜６５ａとの２層構造からなるので、第２実施形態において求めた上記式（６）から第１キャパシタ７１の実効的な誘電率ε１を求めることができる。したがって、上記式（６）にε１：ＳｉＮ＝７．４、ε１：ＳＢＴ＝４５、ｄ１：ＳｉＮ＝２０ｎｍ、ｄ１：ＳＢＴ＝１２０ｎｍを代入して第１キャパシタ７１の実効的な誘電率ε１を計算すると、ε１＝２６×ε０となる。また、第２キャパシタ８１の誘電率ε２は、ＳＢＴ膜６５ｂの比誘電率ε２：ＳＢＴ（＝２００）と真空の誘電率ε０より、ε２＝ε２：ＳＢＴ×ε０＝２００×ε０である。これにより、第１キャパシタ７１の有する誘電率ε１（＝２６×ε０）は、第２キャパシタ８１の有する誘電率ε２（＝２００×ε０）よりも小さくなることがわかる。また、この第３実施形態の第１キャパシタ７１の実効的な誘電率ε１（＝２６×ε０）は、上記した第２実施形態の第１キャパシタ４１の実効的な誘電率ε１（＝４２×ε０）よりも小さくなることがわかる。
【００５６】
ここで、第３実施形態による第１キャパシタ７１の誘電率ε１、厚みｄ１：ＳｉＮ＋ｄ１：ＳＢＴ、および、電極の表面積Ｓ１を上記式（１）に代入して、第１キャパシタ７１の静電容量Ｃ１を求める。その結果、Ｃ１＝ε１×Ｓ１／（ｄ１：ＳｉＮ＋ｄ１：ＳＢＴ）となる。また、第２キャパシタ８１の誘電率ε２、ＳＢＴ膜６５ｂの厚みｄ２：ＳＢＴ、および、電極の表面積Ｓ２を上記式（１）に代入して、第２キャパシタ８１の静電容量Ｃ２を求める。その結果、Ｃ２＝ε２×Ｓ２／ｄ２：ＳＢＴとなる。これらの静電容量Ｃ１および静電容量Ｃ２を用いると、静電容量の差（Ｃ２−Ｃ１）は、以下の式（１３）のようになる。
Ｃ２−Ｃ１＝（ε２×Ｓ２／ｄ２：ＳＢＴ）−｛ε１×Ｓ１／（ｄ１：ＳｉＮ＋ｄ１：ＳＢＴ）｝
・・・（１３）
また、第１キャパシタ７１および第２キャパシタ８１の電極の表面積の関係Ｓ１＝Ｓ２と、ＳＢＴ膜６５ａおよびＳＢＴ膜６５ｂの厚みの関係ｄ１：ＳＢＴ＝ｄ２：ＳＢＴとを用いて、上記式（１３）を整理すると、次の式（１４）が得られる。
Ｃ２−Ｃ１＝｛ε２×ｄ１：ＳｉＮ＋（ε２−ε１）×ｄ１：ＳＢＴ｝×Ｓ１
／｛ｄ１：ＳＢＴ（ｄ１：ＳｉＮ＋ｄ１：ＳＢＴ）｝        ・・・（１４）
式（１４）中の、ε２（＝２００×ε０）は、ε１（＝２６×ε０）よりも大きいので、Ｃ２−Ｃ１＞０となる。この結果、第１キャパシタ７１の静電容量Ｃ１が、第２キャパシタ８１の静電容量Ｃ２よりも小さくなることがわかる。これにより、ＳｉＮ膜６４およびＳＢＴ膜６５ａを含む第１キャパシタ７１からなる第１メモリセル７０およびＳＢＴ膜６５ｂを含む第２キャパシタ８１からなる第２メモリセル８０のキャパシタ特性は、図２２に示すようになる。
【００５７】
この第３実施形態では、ＳＢＴ膜６５ａをＳｉＮ膜６４上に形成することにより、下部電極層６３上に形成されたＳＢＴ膜６５ｂの結晶化率に比べて、ＳＢＴ膜６５ａの結晶化率が低下するので、第１メモリセル７０のＳＢＴ膜６５ａの比誘電率ε１：ＳＢＴ（＝４５）を第２メモリセル８０のＳＢＴ膜６５ｂの比誘電率ε２：ＳＢＴ（＝２００）よりも小さくすることができる。これにより、ＳＢＴ膜３４ａとＳＢＴ膜３４ｂとが同じ比誘電率（＝２００）を有する第２実施形態に比べて、第１メモリセル７０の第１キャパシタ７１の静電容量Ｃ１を、第２メモリセル８０の第２キャパシタ８１の静電容量Ｃ２よりもより小さくすることができるので、第１メモリセル７０の第１キャパシタ７１と第２メモリセル８０の第２キャパシタ８１との静電容量の差をより大きくすることができる。これにより、第３実施形態では、データの読み出し時のマージン（許容差）を第２実施形態よりも大きくすることができる。
【００５８】
次に、図２３〜図２７を参照して、第３実施形態のマスクＲＯＭ９０の製造方法について説明する。
【００５９】
まず、第１実施形態の製造方法と同様の工程により、シリコン基板６１上に絶縁膜６２および約１００ｎｍの厚みを有するＰｔからなる下部電極層６３を形成する。この図２３に示すように、絶縁膜６２および下部電極層６３の全面を覆うように約２０ｎｍの厚みを有するＳｉＮ膜６４を形成する。この後、ＳｉＮ膜６４上の第１メモリセル７０が形成される領域に、レジスト膜７２を形成する。
【００６０】
次に、図２４に示すように、レジスト膜７２をマスクとして、ＳｉＮ膜６４をエッチングすることにより、第１メモリセル７０が形成される領域以外のＳｉＮ膜６４を除去する。その後、レジスト膜７２を除去する。
【００６１】
次に、図２５に示すように、ゾルゲル法を用いて、ＳｉＮ膜６４、絶縁膜６２、および、下部電極層６３の全面上に約１２０ｎｍの厚みを有するＳＢＴ膜６５を形成する。ここで、ＳＢＴ膜６５を形成する際には、仮焼成工程として、約２００℃で５分間の熱処理を行った後、焼成工程として、ＲＴＡ法により約６００℃で５分間の熱処理を行う。ここで、本願発明者は、Ｐｔからなる下部電極層６３上に形成された後約６００℃で焼成されたＳＢＴ膜６５ｂの結晶化率に比べて、ＳｉＮ膜６４上に形成された後約６００℃で焼成されたＳＢＴ膜６５ａの結晶化率が低下することを見い出した。すなわち、ＳｉＮ膜６４上に形成された第１メモリセル７０のＳＢＴ膜６５ａの比誘電率ε１：ＳＢＴ（＝４５）は、下部電極層６３上に形成された第２メモリセル８０のＳＢＴ膜６５ｂの比誘電率ε２：ＳＢＴ（＝２００）に比べて、大きく低下することを見い出した。
【００６２】
次に、図２６に示すように、ＳＢＴ膜６５上の全面を覆うように約１００ｎｍの厚みを有するＰｔ膜６６ａをスパッタ法により形成した後、Ｐｔ膜６６ａ上の上部電極層６６となる領域にレジスト膜７３を形成する。そして、レジスト膜７３をマスクとして、Ｐｔ膜６６ａをエッチングすることによって、図２７に示すような、上部電極層６６を形成する。最後に、レジスト膜７３を除去して、図２０に示したような第３実施形態のマスクＲＯＭ９０が完成される。なお、上記した第３実施形態の製造プロセスにおいて、下部電極層６３は、本発明の請求項８の「第１電極」の一例であり、上部電極層６６は、本発明の請求項８の「第２電極」の一例であり、ＳｉＮ膜６４は、本発明の請求項８の「第１誘電体膜」の一例であり、ＳＢＴ膜６５は、本発明の請求項８の「第２誘電体膜」の一例である。
【００６３】
この第３実施形態のマスクＲＯＭ９０の製造方法では、上記第２実施形態と同様に、ＳＢＴ膜６５のパターニングを行う必要がないので、その分、マスクＲＯＭ９０の製造プロセスを簡略化することができるとともに、エッチング工程の際にＳＢＴ膜６５が受けるエッチングダメージを防ぐことができる。これにより、第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきを低減することができる。具体的には、第３実施形態の製造プロセスにより６インチウェハに作製したマスクＲＯＭ９０について、面内の１２点で第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきを測定した。その結果、第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきは、５％以下であった。これにより、上記第１実施形態のキャパシタの静電容量の約１５％のばらつきに比べて、低減されていることがわかる。また、ＳｉＮ膜６４をＳＢＴ膜６５よりも先に形成することにより、ＳＢＴ膜３４をＳｉＮ膜３５よりも先に形成する第２実施形態と異なり、ＳｉＮ膜６４のエッチング時に、ＳＢＴ膜６５がエッチングダメージを受けることがない。これにより、第３実施形態では、第２実施形態に比べて、第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきをより抑制することができると考えらる。
【００６４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６５】
たとえば、上記実施形態では、誘電率の高い誘電体膜の材料として、ＳＢＴを用いた例を示したが、本発明はこれに限らず、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２［ＢＬＴ］、Ｂｉ４Ｔｉ３Ｏ１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ３［ＢＳＴ］、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３［ＰＺＴ］およびこれらに準ずる誘電体からなるグループから選択することができる。また、第２実施形態および第３実施形態においては、第１メモリセルおよび第２メモリセルに用いられる誘電率の高い誘電体膜として、同じ材料（ＳＢＴ膜）からなる誘電体膜を用いたが、本発明はこれに限らず、第１メモリセルに適用される誘電率の高い誘電体膜と第２メモリセルに適用される誘電率の高い誘電体膜とを異なる材料により構成してもよい。
【００６６】
また、上記実施形態では、誘電率の低い誘電体膜の材料として、ＳｉＮ膜（シリコン窒化膜）を用いた例を示したが、本発明はこれに限らず、誘電率の低い誘電体膜としては、シリコン窒化膜以外に、シリコン酸化膜、シリコン窒化膜を主成分とする膜、シリコン酸化膜を主成分とする膜およびこれらに準ずる誘電体からなるグループから選択することができる。
【００６７】
また、上記第２および第３実施形態では、ＳＢＴ膜をパターニングしない例を示したが、ＳＢＴ膜をパターニングしてもよい。このように構成することにより、寄生容量の増加を抑制することができる。
【００６８】
また、上記実施形態では、ＳＢＴ膜の焼成工程において、ＲＴＡ法により、約６００℃で熱処理する例を示したが、熱処理の温度は６００℃に限定されるものではない。特に、第３実施形態においては、約３００℃〜約６００℃の範囲における熱処理によって、ＳｉＮ膜上に形成される第１キャパシタのＳＢＴ膜の誘電率ε１：ＳＢＴと下部電極層上に形成される第２キャパシタのＳＢＴ膜の誘電率ε２：ＳＢＴとを、ε１：ＳＢＴ＜ε２：ＳＢＴの関係になるようにすることができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態によるマスクＲＯＭ（メモリ）のメモリセルアレイを示した平面図である。
【図２】図１の１００−１００線に沿った断面図である。
【図３】第１実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。
【図４】図２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。
【図５】図２に示したメモリの製造工程を説明する断面図である。
【図６】図２に示したメモリの製造工程を説明する断面図である。
【図７】図２に示したメモリの製造工程を説明する断面図である。
【図８】図２に示したメモリの製造工程を説明する断面図である。
【図９】図２に示したメモリの製造工程を説明する断面図である。
【図１０】図２に示したメモリの製造工程を説明する断面図である。
【図１１】図２に示したメモリの製造工程を説明する断面図である。
【図１２】本発明の第２実施形態によるマスクＲＯＭの断面図である。
【図１３】第２実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。
【図１４】図１２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。
【図１５】図１２に示したメモリの製造工程を説明する断面図である。
【図１６】図１２に示したメモリの製造工程を説明する断面図である。
【図１７】図１２に示したメモリの製造工程を説明する断面図である。
【図１８】図１２に示したメモリの製造工程を説明する断面図である。
【図１９】図１２に示したメモリの製造工程を説明する断面図である。
【図２０】本発明の第３実施形態によるマスクＲＯＭの断面図である。
【図２１】第３実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。
【図２２】図２０に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。
【図２３】図２０に示したメモリの製造工程を説明する断面図である。
【図２４】図２０に示したメモリの製造工程を説明する断面図である。
【図２５】図２０に示したメモリの製造工程を説明する断面図である。
【図２６】図２０に示したメモリの製造工程を説明する断面図である。
【図２７】図２０に示したメモリの製造工程を説明する断面図である。
【符号の説明】
【００７０】
３、３３、６３  下部電極層
６、３６、６６  上部電極層
１０、４０、７０  第１メモリセル
２０、５０、８０  第２メモリセル
４、３４ａ、３４ｂ、６５ａ、６５ｂ  ＳＢＴ膜
５、３５、６４  ＳｉＮ膜
１１、４１、７１  第１キャパシタ
２１、５１、８１  第２キャパシタ
３０、６０、９０  マスクＲＯＭ（メモリ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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