(57)【要約】  【課題】  マイクロホン等に使用されるＪＦＥＴを備える半導体装置において、ドレイン電流の過渡特性の改善と、ＪＦＥＴのＳ／Ｎの改善の双方を、同時に実現する。  【解決手段】  主たるＪＦＥＴ（１００）のゲート・ソース間に、可変インピーダンス素子としてのＪＦＥＴ（２１０）を接続する。ドレイン電圧印可直後の過渡期には、ＪＦＥＴ（２１０）のチャネルインピーダンスが低く、過渡的なドレイン電流を速やかに吸収することができる。一方、ドレイン電流が定常状態となった後は、ＪＦＥＴ（２１０）のチャネルインピーダンスが高インピーダンス化し、信号成分のリーク（と無駄な放電）が低減され、低ノイズ化が達成される。【選択図】  図２
2006202987.tif 000002
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタと、
この接合型電界効果トランジスタのゲート・ソース間に接続された可変インピーダンス素子とを有する半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記可変インピーダンス素子は、接合型電界効果トランジスタであり、その接合型電界効果トランジスタのゲートが前記接合型電界効果トランジスタのドレインに接続され、また、前記接合型電界効果トランジスタが有する２つの信号端子のうちの一方の端子が前記接合型電界効果トランジスタのゲートに接続され、他方の端子が前記接合型電界効果トランジスタのソースに接続されている半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記可変インピーダンス素子は、ディプリーション型のＭＯＳ型電界効果トランジスタであり、そのディプリーション型のＭＯＳ型電界効果トランジスタのゲートが前記接合型電界効果トランジスタのドレインに接続され、また、前記ディプリーション型のＭＯＳ型電界効果トランジスタが有する２つの信号端子のうちの一方の端子が前記接合型電界効果トランジスタのゲートに接続され、他方の端子が前記接合型電界効果トランジスタのソースに接続されている半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記可変インピーダンス素子は、インピーダンス調整のための制御電圧を、外部から印加することが可能なゲート端子を備えた接合型電界効果トランジスタまたは前記ディプリーション型のＭＯＳ型電界効果トランジスタである半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記接合型電界効果トランジスタのゲート・ソース間には、容量素子が接続される半導体装置。
【請求項６】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記半導体装置はマイクロホンを構成し、前記接合型電界効果トランジスタのゲート・ソース間に、音響電気変換素子として機能するエレクトレットコンデンサが接続される半導体装置。
【請求項７】
請求項６記載の半導体装置と、前記エレクトレットコンデンサと、を同一の筐体内に収納して構成されるエレクトレットコンデンサマイクロホン。
【請求項８】
第１のトランジスタとしての接合型電界効果トランジスタと、第２のトランジスタとしての、可変インピーダンス素子として機能する接合型電界効果トランジスタとを同一基板上に集積した半導体装置の製造方法であって、
前記第１のトランジスタのゲートとして機能する第１導電型の半導体基板（５１，５２）上に、第２導電型の半導体層（５３）を形成する第１の工程と、
前記第２導電型の半導体層（５３）内に第１導電型を示す不純物を導入して、この第２導電型の半導体層（５３）を前記第１および第２の各トランジスタの形成領域に分離するための分離層（５４ａ，５４ｂ，５４ｃ）を形成すると共に、同時に、前記第２のトランジスタのチャネル拡散層（５５）を形成する第２の工程と、
前記第２導電型の半導体層（５３）の前記第１のトランジスタの形成領域に、選択的に第１導電型を示す不純物を導入し、前記接合型電界効果トランジスタのゲートの一部として機能する第１導電型の拡散領域（５７）を形成する第３の工程と、
前記第２導電型の半導体層（５３）の前記第１および第２のトランジスタの形成領域の各々に選択的に第２導電型を示す不純物を導入し、前記第１のトランジスタのソース層（５９）およびドレイン層（６０）を形成すると共に、同時に、前記可変インピーダンスとしての第２のトランジスタのゲート層（６１ａまたは６１ｂ）を形成する第４の工程と、
電極層（６３ａ，６３ｂ，６３ｃ，６３ｄ，６３ｅ，６４）を形成する第５の工程と、
を含むことを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート・ソース間にエレクトレットコンデンサが接続される接合型電界効果トランジスタを備える、マイクロホン用の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
エレクトレットコンデンサマイクロホン（ＥＣＭ）は、音声を電気信号に変換する音響電気変換装置である。ＥＣＭでは、高分子フィルム（テフロン膜等）をエレクトレット化して帯電を持続させ、コンデンサ用電圧を外部から供給することを不要とし、装置の小型化、薄型化を図っている。
【０００３】
エレクトレットコンデンサは、増幅素子ならびにインピーダンス変換素子としての接合型電界効果トランジスタ（ＪＦＥＴ：半導体のＰＮ接合による空乏層、あるいは、金属と半導体の接触によるショットキーバリアを利用してドレイン電流を制御するトランジスタ）のゲート・ソース間に接続される。
【０００４】
図１１は、マイクロホン用のＪＦＥＴの一般的な構成を示す回路図である。
【０００５】
図示されるように、ＪＦＥＴ５００のゲート・ソース間には、電源オン時の過渡的なドレイン電流の早期安定化のために、ポリシリコン等で形成される抵抗素子５０２が接続される。
【０００６】
図１２は、エレクトレットコンデンサマイクロホン（ＥＣＭ）の等価回路を示す回路図である。
【０００７】
図示されるように、ＥＣＭは、エレクトレットコンデンサ３４（音響電気変換素子Ｍと
して機能する）と、ＪＦＥＴ３１と、ＪＦＥＴのソース・ゲート間に接続された抵抗素子３３と、により構成される。そして、このＥＣＭには、電源３８から電源電圧が与えられ、その電源電圧のオン／オフは、スイッチ３７により切り換えられる。なお、抵抗３５と容量３６は、電源のオン／オフ時の急峻な電圧変化を抑制するための時定数回路を構成している。
【０００８】
スイッチ３７が閉じて電源が投入されると、ＪＦＥＴ３１に過渡的なドレイン電流（Ｉｄ）が瞬時的に流れる。
【０００９】
ここで、ＪＦＥＴのゲート・ソース間に接続されている抵抗３３がない場合を想定する。この場合には、その過渡的なドレイン電流（電圧が揺れているために高周波成分を含む）は、エレクトレットコンデンサ（Ｍ）を介してＪＦＥＴ３１のゲートに伝達される。
【００１０】
抵抗３３がない場合には、ＪＦＥＴ３１のゲートはフローティング（浮遊）状態となっていることから、過渡電流成分によるゲートの電位変動を積極的に吸収することができない。
【００１１】
したがって、ドレイン電流（Ｉｄ）が定常状態となってＪＦＥＴ３１のゲート電位が安定するまでに、かなりの時間（例えば、５〜１０秒）が必要となる。このため、マイク組立後の検査においても、測定までにドレイン電流が定常状態になるまでの時間が必要となり、検査工程の効率が低下する等の不都合が生じる。
【００１２】
その対策として、図１２に示されるように、ＪＦＥＴ３１のゲート・ソース間に抵抗３３を接続すると、過渡的なドレイン電流（Ｉｄ）は、図中の太い実線の矢印で示されるような経路を介して吸収される、よって、ドレイン電流の過渡応答は、短期間に収束するようになる。
【００１３】
具体的には、抵抗３３が高抵抗の場合には、過渡応答期間は例えば、２秒ほどである。そして、抵抗３３を低抵抗化することによって、その過渡応答期間を、０．１秒程度にまで短縮することが可能である。
【００１４】
図１２に示されるような、ゲート・ソース間に抵抗を接続したＪＦＥＴを備えるＥＣＭは、特許文献１に記載されている。
【特許文献１】特開昭６１−１６０９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記のとおり、ＪＦＥＴのゲート・ソース間に接続する抵抗の抵抗値を低くすることによって、電源オン時の過渡的なドレイン電流を吸収する（押し流す）効果が高まり、ＪＦＥＴのゲート電位の早期安定化を実現することができ、過渡特性の改善という点では有利となる。
【００１６】
しかし、ＪＦＥＴのゲート・ソース間に接続される抵抗の抵抗値を下げると、今度は、ＥＣＭの通常動作時において、エレクトレットコンデンサの電位変化を伝える信号成分が、その抵抗を介してグランドに逃げる結果となり（つまり、その抵抗が減衰抵抗として機能してしまい）、その結果、ＥＣＭのノイズが増加する（Ｓ／Ｎ比の悪化を招く）という不都合が生じる。
【００１７】
すなわち、ＪＦＥＴのゲート・ソース間に接続される抵抗の抵抗値の低下は、過渡特性の改善には有効であるが、その一方、通常動作時におけるＥＣＭ（に使用されるＪＦＥＴ）のノイズ増大という不利益をもたらすものであり、両者は相反する関係（すなわち、トレードオフの関係）にある。
【００１８】
このことは、ＥＣＭの設計を困難化させる一因となる。
【００１９】
本発明は、前記実情に鑑みてなされたものであり、マイクロホン等に使用されるＪＦＥＴを備える半導体装置において、ドレイン電流の過渡特性の改善と、ＪＦＥＴのＳ／Ｎ比の改善の双方を、同時に実現することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、接合型電界効果トランジスタ（ＪＦＥＴ）と、このＪＦＥＴのゲート・ソース間に接続された可変インピーダンス素子と、を有する。
【００２１】
上記構成によれば、可変インピーダンスのインピーダンス値を、ＪＦＥＴの動作状況に応じて変化させることができ、従来では不可能だった過渡特性とノイズ特性を同時に改善可能な半導体装置が実現される。すなわち、可変インピーダンス素子を、電源投入当初は低インピーダンス化してドレイン電流の過渡特性を改善し、ドレイン電流が安定した後は、その可変インピーダンス素子を高インピーダンス化して、ＪＦＥＴのＳ／Ｎ比の改善を両立させることができる。
【００２２】
また、本発明の半導体装置は、前記可変インピーダンス素子は、ＪＦＥＴであり、そのＪＦＥＴのゲートが前記ＪＦＥＴのドレインに接続され、また、前記ＪＦＥＴが有する２つの信号端子のうちの一方の端子が前記ＪＦＥＴのゲートに接続され、他方の端子が前記ＪＦＥＴのソースに接続されるものを含む。
【００２３】
この構成により、電源がオンした瞬間は、可変インピーダンス素子としてのＪＦＥＴが低インピーダンス化していることから過渡的なドレイン電流を速やかに吸収することができるという効果が得られ、一方、ＪＦＥＴのドレイン電圧が安定化されると、これに伴い、ＪＦＥＴのゲートに電圧が印加され、チャネルが閉じ高インピーダンス化するので、ＪＦＥＴのノイズの抑制という効果が得られる。可変インピーダンス素子のインピーダンス制御が自動的になされるため、外部から制御信号を与える必要がなく、回路構成が簡素化され、したがって、ＥＣＭ等の小型化や薄型化の妨げとならない。
【００２４】
また、本発明の半導体装置は、前記可変インピーダンス素子は、ディプリーション型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）であり、そのディプリーション型のＭＯＳＦＥＴのゲートが前記ＪＦＥＴのドレインに接続され、また、前記ディプリーション型のＭＯＳＦＥＴが有する２つの信号端子のうちの一方の端子が前記ＪＦＥＴのゲートに接続され、他方の端子が前記ＪＦＥＴのソースに接続されるものを含む。
【００２５】
増幅素子ならびにインピーダンス変換素子としての（主たる）ＪＦＥＴと、可変インピーダンス素子としてのＪＦＥＴを一つの半導体基板に集積すると、その構造上、双方のＪＦＥＴ間の厳密な電気的絶縁を確保しにくいという事情がある。ここで、可変インピーダンス素子としてのＪＦＥＴを、ディプリーション型のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタの意味であり、絶縁膜として誘電体膜等の酸化膜以外の膜を使用するものも含まれる）に置換することによって、双方のＦＥＴのゲートの電気的絶縁を容易に確保することができる。また、ＭＯＳＦＥＴの場合、ＪＦＥＴと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗（インピーダンス無限大の抵抗）を実現することができるという利点がある。
【００２６】
また、本発明の半導体装置は、前記可変インピーダンス素子は、インピーダンス調整のための制御電圧を、外部から印加することが可能なゲート端子を備える、ＪＦＥＴまたはディプリーション型のＭＯＳＦＥＴであるものを含む。
【００２７】
可変インピーダンス素子としてのＪＦＥＴまたはＭＯＳＦＥＴに独立したゲート端子を設け、そのゲート電圧を、外部から自由に制御可能とするものである。これにより、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。
【００２８】
また、本発明の半導体装置の他の態様では、前記ＪＦＥＴのゲート・ソース間には、容量素子が接続される。
【００２９】
本発明は、主として、マイクロホン用の半導体装置を想定しているが、必ずしもこれに限定されるものではなく、ゲート・ソース間に容量素子（容量成分）のみが接続されるような構成の回路には適用することができ、この点を明確化したものである。
【００３０】
また、本発明の半導体装置の他の態様では、マイクロホンに使用される半導体装置であり、前記ＪＦＥＴのゲート・ソース間に、音響電気変換素子として機能するエレクトレットコンデンサが接続されるものを含む。
【００３１】
ＥＣＭは、携帯電話等の携帯端末用のマイクロホンとして広く使用されており、近年、その小型化、薄型化、高性能化ならびに低消費電力化が強く求められている。本発明を使用したＥＣＭは、これらの要求を満足させることができる。
【００３２】
また、本発明のエレクトレットコンデンサマイクロホンは、前記半導体装置と、前記エレクトレットコンデンサとを同一の筐体内に収納して構成される。
【００３３】
可変インピーダンス素子として、ＪＦＥＴやディプリーション型のＭＯＳＦＥＴを使用し、本来のＪＦＥＴと共に集積化すると、従来のように、半導体基板上にポリシリコンからなる高抵抗を形成する必要がなく、その分、半導体装置の薄型化が可能である。近年、携帯端末のさらなる小型軽量化に伴い、ＥＣＭの薄型化が厳しく求められている。本発明の半導体装置は、ＥＣＭの薄型化に貢献する。
【００３４】
また、本発明の半導体装置の製造方法は、第１のトランジスタとしての、ＪＦＥＴと、第２のトランジスタとしての、可変インピーダンス素子として機能するＪＦＥＴと、を集積した半導体装置の製造方法であって、前記第１のトランジスタのゲートとして機能する第１導電型の半導体基板（５１，５２）上に、第２導電型の半導体層（５３）を形成する第１の工程と、前記第２導電型の半導体層（５３）内に第１導電型を示す不純物を導入して、この第２導電型の半導体装置（５３）を前記第１および第２の各トランジスタの形成領域に分離するための分離層（５４ａ，５４ｂ，５４ｃ）を形成すると共に、同時に、前記第２のトランジスタのチャネル拡散層（５５）を形成する第２の工程と、前記第２導電型の半導体層（５３）の前記第１のトランジスタの形成領域に、選択的に第１導電型を示す不純物を導入し、前記ＪＦＥＴのゲートの一部として機能する第１導電型の拡散領域（５７）を形成する第３の工程と、前記第２導電型の半導体層（５３）の前記第１および第２のトランジスタの形成領域の各々に選択的に第２導電型を示す不純物を導入し、前記第１のトランジスタのソース層（５９）およびドレイン層（６０）を形成すると共に、同時に、前記可変インピーダンスとしての第２のトランジスタのゲート層（６１ａまたは６１ｂ）を形成する第４の工程と、電極層（６３ａ，６３ｂ，６３ｃ，６３ｄ，６３ｅ，６４）を形成する第５の工程と、を含む。
【００３５】
この製造方法によって、主たるＪＦＥＴと、可変インピーダンス素子としてのＪＦＥＴとを、同一の半導体基板上に効率的に形成することができる。特に、第４の工程において、選択的な不純物導入によって、各ＪＦＥＴのソース層とドレイン層(59,60)および可変インピーダンス素子としてのＪＦＥＴのゲート層(61a,61b)を同時に形成することができ、工程数の削減を図ることができる。また、このとき、可変インピーダンス素子としてのＪＦＥＴのゲート長（Ｌ）およびゲート幅（Ｗ）を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望の特性を実現することができる。
【発明の効果】
【００３６】
本発明によれば、可変インピーダンスのインピーダンス値を、ＪＦＥＴの動作状況に応じて変化させることができ、従来では不可能だった過渡特性とノイズ特性を同時に改善可能な半導体装置が実現される。
【００３７】
すなわち、可変インピーダンス素子を、電源投入当初は低インピーダンス化してドレイン電流の過渡特性を改善し、ドレイン電流が安定した後は、その可変インピーダンス素子を高インピーダンス化して、ＪＦＥＴのＳ／Ｎ比の改善を実現することができる。
【００３８】
また、可変インピーダンス素子をＪＦＥＴやディプリーション型のＭＯＳＦＥＴで構成し、そのＪＦＥＴやディプリーション型のＭＯＳＦＥＴ（デプリーション型ＦＥＴ）のゲートを、主たるＪＦＥＴのドレインに接続する回路構成を採用することによって、可変インピーダンス素子のインピーダンスの適切な制御を自動的に行うことが可能となる。
【００３９】
すなわち、電源がオンした瞬間は、可変インピーダンス素子としてのディプリーション型ＦＥＴが低インピーダンス化していることから過渡的なドレイン電流を速やかに吸収することができるという効果が得られ、一方、ＪＦＥＴのドレイン電圧が安定化されると、これに伴い、ディプリーション型ＦＥＴのゲートに電圧が印加され、チャネルが閉じ高インピーダンス化することから、ＪＦＥＴのノイズの抑制という効果が得られる。可変インピーダンスの自動調整が可能であることから、外部から制御信号を与える必要がなく、回路構成が簡素化され、したがって、ＥＣＭ等の小型化や薄型化の妨げとならない。
【００４０】
また、ディプリーション型のＭＯＳＦＥＴを可変インピーダンス素子として使用することによって、各ＦＥＴのゲート間の電気的絶縁を容易に確保することができる。また、ＭＯＳＦＥＴの場合、ＪＦＥＴと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗（インピーダンス無限大の抵抗）を実現することができるという利点もある。
【００４１】
また、可変インピーダンス素子としてのＪＦＥＴまたはディプリーション型のＭＯＳＦＥＴに独立したゲート端子を設けることによって、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。
【００４２】
また、本発明は、主として、マイクロホン用の半導体装置を想定しているが、必ずしもこれに限定されるものではなく、ゲート・ソース間に容量素子（容量成分）のみが接続されるような構成の回路に、広く適用することができる。
【００４３】
また、ＥＣＭは、携帯電話等の携帯端末用のマイクロホンとして広く使用されており、近年、その小型化、薄型化、高性能化が強く求められている。本発明を使用したＥＣＭは、これらの要求を満足させることができる。
【００４４】
また、可変インピーダンス素子として、ＪＦＥＴやディプリーション型のＭＯＳＦＥＴを使用し、本来のＪＦＥＴと共に集積化すると、従来のように、半導体基板上にポリシリコンからなる高抵抗を形成する必要がなく、その分、半導体装置の薄型化が可能である。
【００４５】
近年、携帯端末のさらなる小型軽量化に伴い、ＥＣＭの薄型化が厳しく求められている。本発明の半導体装置は、ＥＣＭの薄型化に貢献する。
【００４６】
また、本発明の半導体装置の製造方法によって、主たるＪＦＥＴと、可変インピーダンス素子としてのＪＦＥＴとを、同一の半導体基板上に効率的に形成することができる。特に、選択的な不純物導入によって、各ＪＦＥＴのソース層とドレイン層および可変インピーダンス素子としてのＪＦＥＴのゲート層を同時に形成することができ、工程数の削減を図ることができる。
【００４７】
また、このとき、可変インピーダンス素子としてのＪＦＥＴのゲート長（Ｌ）およびゲート幅（Ｗ）を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望の特性を実現することができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施の形態について図面を参照して説明する。
（実施の形態１）
【００４９】
図１は、本発明の半導体装置の基本的な回路構成を示す回路図である。
【００５０】
本発明の半導体装置は、ＥＣＭ（エレクトレットコンデンサマイクロホン）等のマイク用途に好適なものであり、図示されるように、ＪＦＥＴ１００と、このＪＦＥＴ１００のゲート（Ｇ）とソース（Ｓ）の間に接続された可変インピーダンス素子２００と、を備える。
【００５１】
この可変インピーダンス素子２００は、アクティブ素子（例えば、電界効果トランジスタ：ＦＥＴ）で構成される。そのアクティブ素子の特性を利用してインピーダンス値を適応的に変化させ、ドレイン電流の過渡特性の改善と、Ｓ／Ｎ比の改善の双方を実現する。
【００５２】
図１２を用いて説明したように、ＪＦＥＴのゲート・ソース間の抵抗の抵抗値が小さい方が、ドレイン電流の過渡特性の改善に効果がある。したがって、可変インピーダンス素子２００は、電源が投入されてＪＦＥＴ１００がオンする時点では、低インピーダンスとなる。
【００５３】
また、ドレイン電流が安定化した後は、可変インピーダンス素子２００は、高インピーダンスとなり、これによって、信号電流のリークが低減される。
【００５４】
図２は、本発明の半導体装置の具体的な回路構成の一例を示す回路図である。
【００５５】
図２の半導体装置では、可変インピーダンス素子２１０は、ＰチャネルＪＦＥＴ、あるいは、ディプリーション型のＰチャネルＭＯＳＦＥＴ（以下、これらを総称して、ディプリーション型ＦＥＴという）で構成される。
【００５６】
信号増幅ならびにインピーダンス変換を行うＪＦＥＴ（以下、主たるＪＦＥＴという）１００は、ＮチャネルＪＦＥＴである。
【００５７】
ディプリーション型ＦＥＴ２１０のゲートは、主たるＪＦＥＴ１００のドレインに接続されており、ドレインは、主たるＪＦＥＴ１００のゲートに接続されており、また、ソースは、主たるＪＦＥＴ１００のソースに接続されている。
【００５８】
半導体装置に電源が投入される前は、このディプリーション型ＦＥＴ２１０のチャネル抵抗は、低インピーダンス状態（チャネルが形成されている状態）となっている。したがって、電源投入直後に生じる、主たるＪＦＥＴ１００の過渡的なドレイン電流は、速やかに吸収され、ドレイン電流の過渡特性が改善される。
【００５９】
次に、半導体装置に電源が投入されると、主たるＪＦＥＴ１００にドレイン電圧が印可され、ディプリーション型ＦＥＴ２１０のゲート（Ｇ）にも正電圧が印可される。この正電圧の印可によって、ディプリーション型ＦＥＴ２１０のチャネル抵抗は、低インピーダンスから高インピーダンス（チャネルが閉じた状態）へ移行する。この高インピーダンス化によって、正規の信号成分の放電（リーク）が減少するため、半導体装置の低ノイズ化を達成することができる。
【００６０】
このように、図２の回路構成によって、可変インピーダンスを自動的に調整することができる。したがって、外部から制御信号を与える必要がなく、回路構成が簡素化され、ＥＣＭ等の小型化や薄型化の妨げとならない。
【００６１】
なお、ＪＦＥＴは応答特性に優れるという特徴がある。一方、ディプリーション型のＭＯＳＦＥＴを使用する場合には、可変インピーダンス素子としてのＭＯＳＦＥＴのゲートと、主たるＪＦＥＴのゲートとの間の電気的絶縁を容易に確保することができるという利点がある。また、ＭＯＳＦＥＴの場合、ＪＦＥＴと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗（インピーダンス無限大の抵抗）を実現することができる。
【００６２】
図３は、本発明の半導体装置の具体的な回路構成の他の例を示す回路図である。
【００６３】
図３の回路構成では、可変インピーダンス素子として機能するＦＥＴ（ＪＦＥＴまたはＭＯＳＦＥＴ）２２０のゲートを、独立の端子として取り出した構造となっている。
【００６４】
独立したゲート端子を設けることによって、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。
【００６５】
例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。
（実施の形態２）
【００６６】
本実施の形態では、半導体装置の製造方法について説明する。本実施の形態における半導体装置は、異なる導電型の一対のＪＦＥＴのＮチャネルＪＦＥＴ（主たるＦＥＴ）ならびにＰチャネルＪＦＥＴ（可変インピーダンス素子としてのＪＦＥＴ）を集積した、相補型のＪＦＥＴ半導体装置（例えば、図２の回路構成をもつ）である。
【００６７】
図４〜図９は各々、本発明の半導体装置の主要な製造工程を説明するための、半導体デバイスの断面図である。
（第１の工程：図４）
【００６８】
図４に示すように、Ｐ++導電型の半導体基板５１上に、周知のＣＶＤ法を用いたエピタキシャル成長法によって、Ｐ型エピタキシャル層５２を形成し（これによって、主たるＪＦＥＴのゲートとして機能するＰ型の半導体基板が構成される）、続いて、このＰ型半導体基板上に、同様の手法により、Ｎ型チャネル層（Ｎ型エピタキシャル層）５３を形成する。このＮ型チャネル層５３は、イオン注入法を用いて形成しても良い。
（第２の工程：図５）
【００６９】
次に、ホウ素（Ｂ）のイオン注入（あるいは蒸着）と熱処理により、図５に示すように、Ｎ型チャネル層５３を主たるＪＦＥＴの形成領域（５３ａ）とＪＦＥＴの形成領域（５３ｂ）に分離するための分離層（５４ａ，５４ｂ，５４ｃ）を形成すると共に、同時に、ＪＦＥＴのＰ型チャネル拡散層（可変インピーダンスチャネル層：参照符号５５）を形成する。続いて、熱酸化によってＮ型チャネル層５３の表面に酸化膜５６を形成する。
（第３の工程：図６）
【００７０】
次に、図６に示すように、酸化膜５６の所定の領域を開口し、ホウ素（Ｂ）のイオン注入（あるいは蒸着）と熱処理によって、ゲート拡散層５７を形成すると共に、酸化膜５８を形成する。
（第４の工程：図７）
【００７１】
次に、図７に示すように、酸化膜５８の所定の領域を開口し、リン（Ｐ）のイオン注入（あるいは蒸着）と熱処理により、主たるＪＦＥＴのソース拡散層５９とドレイン拡散層６０、および、可変インピーダンス素子としてのＪＦＥＴのゲート層 (６１ａ，６１ｂ）を形成すると共に、酸化膜６２を形成する。
（第５の工程：図８，図９）
【００７２】
次に、図８に示すように、酸化膜６２の所定の領域を開口し、電極６３（６３ａ〜６３ｅ）を形成する。ここで電極材料としてはアルミニュウム等が用いられる。また、Ｐ++導電型の基板５１の裏面の全面に、アルミニュウム等の金属からなる、（主たるＪＦＥＴの）ゲート電極６４が形成される。各電極（６３ａ〜６３ｅ、６４）は、例えば、図２のように結線される。
【００７３】
この方法により、主たるＪＦＥＴと、可変インピーダンス素子としてのＪＦＥＴとを備えた特性のすぐれた半導体装置を、同一の半導体基板上に効率的に形成することができる。
【００７４】
加えて、ポリシリコンの高抵抗を用いる従来プロセスとは異なり、ポリシリコン蒸着、パターニングによる抵抗形成という工程が不要であり、容易に可変インピーダンス素子を形成できる。また、基板上にポリシリコンが積層されない分だけ、半導体装置の薄型化も達成できる。
【００７５】
また、上記の第４の工程において、選択的な不純物導入によって、主たるＪＦＥＴの各ソース層/ドレイン層(５９,６０)および可変インピーダンス素子としてのＪＦＥＴのゲート層(６１ａ，６１ｂ)を同時に形成することができ、工程数の削減を図ることができる。
【００７６】
また、可変インピーダンス素子としてのＪＦＥＴのゲート長（Ｌ）およびゲート幅（Ｗ）を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望のインピーダンス特性を実現することができる。
（実施の形態３）
【００７７】
図１０は、本発明の半導体装置を搭載したエレクトレットコンデンサマイクロホン（ＥＣＭ）の実装構造を説明するための図である。
【００７８】
図１０において、エレクトレットコンデンサ３００は、閉塞板（筐体の一部）３０２の裏面に形成されたエレクトレット膜３０４と、振動膜３０６と、振動リング３０８と、導電ワッシャ３１０と、ゲートリング３１２と、で構成される。
【００７９】
また、半導体装置４００は、図２に示される、２つのＪＦＥＴ（１００，２１０）からなる集積回路を備える。
【００８０】
参照符号３２０は、導電性材料からなる外側筐体の一部である。また、参照符号３３０は、コモン電極である。Ｔ１〜Ｔ３は、プリント配線導体である。
【００８１】
半導体装置４００は、外部からの調整なしで、自動的に可変インピーダンス素子２１０のチャネルインピーダンスを制御することができ、構成が簡単であり、ＥＣＭの小型化に寄与している。
【００８２】
本発明の半導体装置を用いることにより、ＥＣＭの過渡特性の改善と低ノイズ化を同時に達成することができ、ＥＣＭの性能が向上する。
【００８３】
なお、本発明は、主として、マイクロホン用の半導体装置を想定しているが、必ずしもこれに限定されるものではなく、ゲート・ソース間に容量素子（容量成分）のみが接続されるような構成の回路に、広く適用することができる。
【００８４】
以上説明したように、本発明によれば、可変インピーダンスのインピーダンス値を、ＪＦＥＴの動作状況に応じて変化させることができ、従来では不可能だった過渡特性とノイズ特性を同時に改善可能な半導体装置が実現される。
【００８５】
すなわち、可変インピーダンス素子を、電源投入当初は低インピーダンス化してドレイン電流の過渡特性を改善し、ドレイン電流が安定した後は、その可変インピーダンス素子を高インピーダンス化して、ＪＦＥＴのＳ／Ｎ比の改善を実現することができる。
【００８６】
また、可変インピーダンス素子をＪＦＥＴやディプリーション型のＭＯＳＦＥＴで構成し、そのＪＦＥＴやディプリーション型のＭＯＳＦＥＴ（デプリーション型ＦＥＴ）のゲートを、主たるＪＦＥＴのドレインに接続する回路構成を採用することによって、可変インピーダンス素子のインピーダンスの適切な制御を自動的に行うことが可能となる。
【００８７】
すなわち、電源がオンした瞬間は、可変インピーダンス素子としてのディプリーション型ＦＥＴが低インピーダンス化していることから過渡的なドレイン電流を速やかに吸収することができるという効果が得られ、一方、ＪＦＥＴのドレイン電圧が安定化されると、これに伴い、ディプリーション型ＦＥＴに電圧が印加され、チャネルが閉じ高インピーダンス化することから、ＪＦＥＴのノイズの抑制という効果が得られる。可変インピーダンスの自動調整が可能であることから、外部から制御信号を与える必要がなく、回路構成が簡素化され、したがって、ＥＣＭ等の小型化や薄型化の妨げとならない。
【００８８】
また、ディプリーション型のＭＯＳＦＥＴを可変インピーダンス素子として使用することによって、各ＦＥＴのゲート間の電気的絶縁を容易に確保することができる。また、ＭＯＳＦＥＴの場合、ＪＦＥＴと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗（インピーダンス無限大の抵抗）を実現することができるという利点もある。
【００８９】
また、可変インピーダンス素子としてのＪＦＥＴまたはディプリーション型のＭＯＳＦＥＴに独立したゲート端子を設けることによって、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。
【００９０】
また、ＥＣＭは、携帯電話等の携帯端末用のマイクロホンとして広く使用されており、近年、その小型化、薄型化、高性能化が強く求められている。本発明を使用したＥＣＭは、これらの要求を満足させることができる。
【００９１】
また、可変インピーダンス素子として、ＪＦＥＴやディプリーション型のＭＯＳＦＥＴを使用し、本来のＪＦＥＴと共に集積化すると、従来のように、半導体基板上にポリシリコンからなる高抵抗を形成する必要がなく、その分、半導体装置の薄型化が可能である。
【００９２】
近年、携帯端末のさらなる小型軽量化に伴い、ＥＣＭの薄型化が厳しく求められている。本発明の半導体装置は、ＥＣＭの薄型化に貢献する。
【００９３】
また、本発明の半導体装置の製造方法によって、主たるＪＦＥＴと、可変インピーダンス素子としてのディプリーション型ＦＥＴとを、同一の半導体基板上に効率的に形成することができる。特に、選択的な不純物導入によって、主たるＪＦＥＴと可変インピーダンス素子としてのディプリーション型ＦＥＴの各層を同時に形成することができ、工程数の削減を図ることができる。
【００９４】
また、このとき、可変インピーダンス素子としてのディプリーション型ＦＥＴのゲート長（Ｌ）およびゲート幅（Ｗ）を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望の特性を実現することができる。
【産業上の利用可能性】
【００９５】
本発明は、ゲート・ソース間に容量が接続されるＪＦＥＴを備える半導体装置全般に使用することができ、特に、エレクトレットコンデンサマイクロホン等のマイク用半導体装置に有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の半導体装置の基本的な回路構成を示す回路図
【図２】本発明の半導体装置の具体的な回路構成の一例を示す回路図
【図３】本発明の半導体装置の具体的な回路構成の他の例を示す回路図
【図４】本発明の半導体装置の第１の製造工程を説明するための、半導体デバイスの断面図
【図５】本発明の半導体装置の第２の製造工程を説明するための、半導体デバイスの断面図
【図６】本発明の半導体装置の第３の製造工程を説明するための、半導体デバイスの断面図
【図７】本発明の半導体装置の第４の製造工程を説明するための、半導体デバイスの断面図
【図８】本発明の半導体装置の第５の製造工程における表面電極形成工程を説明するための、半導体デバイスの断面図
【図９】本発明の半導体装置の第５の製造工程における裏面電極（主たるＪＦＥＴのゲート電極）形成工程を説明するための、半導体デバイスの断面図
【図１０】本発明の半導体装置を搭載したエレクトレットコンデンサマイクロホン（ＥＣＭ）の実装構造を説明するための図
【図１１】マイクロホン用のＪＦＥＴの一般的な構成を示す回路図
【図１２】エレクトレットコンデンサマイクロホン（ＥＣＭ）の等価回路を示す回路図
【符号の説明】
【００９７】
５１  Ｐ++導電型の基板
５２  Ｐ型エピタキシャル層
５３（５３ａ，５３ｂ）  Ｎ型チャネル層
５４  チャネル分離層
５５  ＪＦＥＴのＰ型チャネル層（可変インピーダンスチャネル層）
５６  酸化膜
５７  ゲート拡散層
５８  酸化膜
５９  主たるＪＦＥＴのソース拡散層
６０  主たるＪＦＥＴのドレイン拡散層
６１（６１ａ，６１ｂ）  可変インピーダンス素子となるＪＦＥＴのゲート層
６２  酸化膜
６３（６３ａ〜６３ｅ）  半導体デバイスの表面に形成された電極
６４  半導体デバイスの裏面に形成されたゲート電極
１００  主たるＪＦＥＴ（例えば、Ｎチャネル型ＪＦＥＴ）
２００  可変インピーダンス素子
２１０，２２０  可変インピーダンス素子としてのＦＥＴ（ＰチャネルＪＦＥＴあるいはディプリーション型ＭＯＳＦＥＴ）
２３０  インピーダンス制御端子としての独立したゲート端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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