(57)【要約】【課題】  キャパシタ誘電体膜が劣化するのを防止することが可能な容量素子、半導体装置、及び容量素子の製造方法を提供すること。【解決手段】  基材１０と、基材１０の上に形成された下地絶縁膜１１と、下地絶縁膜１１の上に下部電極１３、キャパシタ誘電体膜１４、及び上部電極１５を順に形成してなるキャパシタQと、上部電極１５上に形成され、キャパシタQの少なくとも一部を覆う下部保護絶縁膜１６ａと、下部保護絶縁膜１６ａの上に形成され、該下部保護絶縁膜１６ａよりもエネルギバンドギャップが広い上部保護絶縁膜１６ｂと、を有することを特徴とする容量素子による。【選択図】  図３
2006261328.tif 000002
【特許請求の範囲】
【請求項１】
基材の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記上部電極上に形成され、前記キャパシタの少なくとも一部を覆う下部保護絶縁膜と、
前記下部保護絶縁膜の上に形成され、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜と、
を有することを特徴とする容量素子。
【請求項２】
前記上部保護絶縁膜の厚さが、前記下部保護絶縁膜の厚さ以上であることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記下部保護絶縁膜は、BST膜又はPZT膜であることを特徴とする請求項１に記載の容量素子。
【請求項４】
前記上部保護絶縁膜は、アルミナ膜、窒化シリコン膜、及び酸化シリコン膜のいずれかであることを特徴とする請求項１に記載の容量素子。
【請求項５】
前記キャパシタはデカップリングキャパシタであることを特徴とする請求項１に記載の容量素子。
【請求項６】
半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記下地絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記上部電極上に形成され、前記キャパシタの少なくとも一部を覆う下部保護絶縁膜と、
前記下部保護絶縁膜の上に形成され、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜と、
を有することを特徴とする半導体装置。
【請求項７】
前記キャパシタは、FeRAM(Ferroelectric Random Access Memory)の強誘電体キャパシタ、又はDRAM(Dynamic Random Access Memory)の高誘電体キャパシタであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
基材の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してキャパシタを形成する工程と、
前記上部電極の上に、前記キャパシタを覆う下部保護絶縁膜を形成する工程と、
前記下部保護絶縁膜の上に、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜を形成する工程と、
を有することを特徴とする容量素子の製造方法。
【請求項９】
前記下部保護絶縁膜として、BST膜又はPZT膜を形成することを特徴とする請求項８に記載の容量素子の製造方法。
【請求項１０】
前記上部保護絶縁膜として、アルミナ膜、窒化シリコン膜、及び酸化シリコン膜のいずれかを形成することを特徴とする請求項８に記載の容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子、半導体装置、及び容量素子の製造方法に関する。
【背景技術】
【０００２】
高性能サーバ、パソコン、携帯電話等の電子機器には、様々な機能を持った半導体素子が使用されるが、その半導体素子内の回路に同時スイッチングノイズが発生すると、電源ラインの電圧変動や電圧ノイズが引き起こされ、それにより半導体素子の性能を十分に引き出せなくなる恐れがある。このような不都合を回避するため、通常は、積層セラミックスキャパシタ（MLC: Multilayer Ceramic Capacitor）や薄膜キャパシタがデカップリングキャパシタとして半導体素子と共に電子機器に搭載される。これらのキャパシタは、BST(Barium Strontium Titanate)やマグネシウム・ニオブ酸鉛（lead magnesium niobate）等の高誘電体材料をキャパシタ誘電体膜に採用することにより、容量が高められて上記の電圧変動や電圧ノイズを効果的に吸収することが可能となる。
【０００３】
なお、特許文献１では、キャパシタ誘電体膜と上部電極との間に酸素導入層を形成することにより、上部電極の剥離を防止している。
【０００４】
また、特許文献２では、上部電極と保護膜との間にPtやPd等よりなる密着層を形成することにより、保護膜の密着性を高めている。
【特許文献１】国際公開第９８／０１９０４号パンフレット
【特許文献２】特開２００３−４５７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、キャパシタ誘電体膜が劣化するのを防止することが可能な容量素子、半導体装置、及び容量素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、基材の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、前記上部電極上に形成され、前記キャパシタの少なくとも一部を覆う下部保護絶縁膜と、前記下部保護絶縁膜の上に形成され、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜と、を有することを特徴とする容量素子が提供される。
【０００７】
本願発明者が行った実験結果によると、絶縁体の誘電率は、エネルギバンドギャップが狭くなるほど誘電率が増大することが明らかになった。誘電率が大きいと、金属から絶縁体内への電子分布の侵入長が深くなるので、金属と絶縁体との結合の担い手となる電子が絶縁体内に深く入り、これらの間の密着強度が増す。従って、金属と絶縁体との密着強度を高めるには、絶縁体としてエネルギバンドギャップが狭いものを採用すればよい。
【０００８】
この点に鑑み、本発明では、キャパシタを保護する保護絶縁膜を下部保護絶縁膜と上部保護絶縁膜との二層構造にし、下部保護絶縁膜として、エネルギバンドギャップが上部保護絶縁膜のそれよりも狭いものを採用する。
【０００９】
これによれば、上記した理由により、上部電極を構成する金属と下部保護絶縁膜との密着力が向上する。それにより、下部保護絶縁膜の膜剥がれを効果的に防止することが可能となり、キャパシタ誘電体膜を劣化させる水素や水分等を含んだ雰囲気からキャパシタを確実に保護でき、実使用下において、キャパシタ誘電体膜の高誘電体特性や強誘電体特性が十分に維持された高品位な容量素子を提供することが可能となる。
【００１０】
また、下部保護絶縁膜の上に更に上部保護絶縁膜を形成することで、下部保護絶縁膜のバリア性の不足を補うようにしたので、バリア性と密着性の両方を同時に向上させることが可能となる。
【００１１】
更に、バリア性の向上を担う上部保護絶縁膜を下部保護絶縁膜よりも厚く形成することにより、水素や水分に対するバリア性をより一層高めることが可能となる。
【００１２】
また、貴金属で上部電極を構成する場合、エネルギバンドギャップが広い膜を保護絶縁膜としたのでは、他の元素との反応性に乏しい貴金属によって上部電極と保護絶縁膜との密着力が低下する恐れがある。これに対し、本発明では、そのような貴金属で上部電極を構成しても、下部保護絶縁膜のエネルギバンドギャップを狭くして上部電極中の電子を下部保護絶縁膜側に侵入させ易くしたので、貴金属よりなる上部電極と保護絶縁膜との密着力を十分に高めることが可能となる。
【００１３】
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上に形成された下地絶縁膜と、前記下地絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、前記上部電極上に形成され、前記キャパシタの少なくとも一部を覆う下部保護絶縁膜と、前記下部保護絶縁膜の上に形成され、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜と、を有することを特徴とする半導体装置が提供される。
【００１４】
その半導体装置のキャパシタには、例えばFeRAM(Ferroelectric Random Access Memory)の強誘電体キャパシタや、DRAM(Dynamic Random Access Memory)の高誘電体キャパシタがある。
【００１５】
更に、本発明の他の観点によれば、基材の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してキャパシタを形成する工程と、前記上部電極の上に、前記キャパシタを覆う下部保護絶縁膜を形成する工程と、前記下部保護絶縁膜の上に、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜を形成する工程と、を有することを特徴とする容量素子の製造方法が提供される。
【発明の効果】
【００１６】
本発明によれば、キャパシタを保護する保護絶縁膜を下部保護絶縁膜と上部保護絶縁膜との二層構造にし、下部保護絶縁膜のエネルギバンドギャップを上部保護絶縁膜のそれよりも広くしたので、保護絶縁膜とキャパシタ上部電極との密着強度が向上し、保護絶縁膜によってキャパシタを確実に保護できるようになる。
【発明を実施するための最良の形態】
【００１７】
（１）予備的事項の説明
本発明の実施の形態について述べる前に、本発明の予備的事項について説明する。
【００１８】
BGA(Ball Grid Array)タイプの薄膜キャパシタは、その電極が絶縁膜内の導電性プラグを介してはんだバンプと電気的に接続され、様々なデカップリングに使用される。
【００１９】
図１は、一般的に使用されるキャパシタの断面図である。
【００２０】
このキャパシタQ0は、シリコン基板１の表面の熱酸化膜２上に形成され、下部電極３、キャパシタ誘電体膜４、及び上部電極５で構成される。このうち、各電極３、４は、厚さが約８０nmのプラチナや金等の貴金属膜よりなり、キャパシタ誘電体膜４は、厚さが約１００nmのBa0.3Sr0.7TiO3等の高誘電体膜よりなる。
【００２１】
キャパシタQ0は、製造時や実使用下において、水素や水分等を含んだ雰囲気のように、キャパシタ誘電体膜４を劣化させる雰囲気に曝される。そこで、このような雰囲気からキャパシタQ0を保護するため、キャパシタQ0を覆う保護膜６が形成される。
【００２２】
その保護膜６を構成する材料としては、エネルギバンドギャップEgが比較的広い絶縁性材料、例えばアルミナ（Al2O3:Eg=１０eV）、酸化シリコン（SiO2:Eg=９eV）、及び窒化シリコン（Si3N4:Eg=５eV）等が通常使用される。
【００２３】
ところが、このようにエネルギバンドギャップが広い材料は、キャパシタ誘電体膜にとって有害な水素や水分等を含んだ雰囲気に対するバリア性は良好であるものの、上部電極５として使用されるプラチナや金との密着性が悪く、剥がれ７が発生するという不都合を招く。
【００２４】
本願発明者は、保護膜のエネルギバンドギャップの広さと密着性との関連に着目し、以下に説明するような本発明の実施の形態に想到した。
【００２５】
（２）第１実施形態
図２、図３は、本発明の第１実施形態に係る容量素子の製造途中の断面図である。
【００２６】
最初に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
【００２７】
まず、シリコン（半導体）基板等の基材１０の表面を熱酸化して熱酸化膜を厚さ約１０００に形成し、それを下地絶縁膜１１とする。なお、基材１０を構成する材料としては、シリコン単結晶の他に、ゲルマニウム単結晶や、シリコンゲルマニウム（SiGe）もある。更に、ガリウム砒素（GaAs）、インジウム砒素（InAs）、及びインジウムリン（InP）のいずれかで構成されるIII−V族化合物半導体で基材１０を構成してもよい。
【００２８】
更に、下地絶縁膜１１も熱酸化膜に限定されず、酸化シリコン膜、窒化シリコン膜、及び絶縁性金属酸化膜、及びキセロゲルのいずれかの単層膜、又は、これらの膜を任意に組み合わせてなる積層膜を下地絶縁膜１１として形成してよい。また、基材１０が、酸化マグネシウム、アルミナ、ガラス等の絶縁性基材であれば、下地絶縁膜１１が無くても構わない。
【００２９】
次いで、密着膜１２として酸化チタン（TiO2）膜をスパッタ法で厚さ約５０nmに全面に形成する。密着膜１２は、酸化チタン膜に限定されず、金膜、イリジウム膜、ジルコニウム膜、チタン膜、酸化チタン（TiOx）膜、酸化イリジウム（IrOx）膜、酸化プラチナ（PtOx）膜、酸化ジルコニウム（ZrOx）膜、窒化チタン（TiN）膜、窒化アルミニウムチタン（TiAlN）膜、窒化タンタル（TaN）膜、及び窒化タンタルシリコン（TaSiN）膜のいずれかの単層膜、又はこれらの膜を任意に組み合わせてなる積層膜であってもよい。
【００３０】
次に、この密着膜１２の上にスパッタ法によりプラチナ膜を厚さ約８０nmに形成し、それを下部電極１３とする。なお、プラチナに代えて、金、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、銅、酸化プラチナ（PtOx）、酸化イリジウム（IrOx）、及び酸化ルテニウム（RuOx）のいずれかで下部電極１３を構成してもよい。
【００３１】
その後に、アルゴンガスを使用するイオンミリングにより上記の密着膜１２と下部電極１３とをパターニングし、それらの平面形状を矩形状にする。
【００３２】
続いて、図２（ｂ）に示すように、下地絶縁膜１１と下部電極１３のそれぞれの上に、RFマグネトロンスパッタ法によりBa0.3Sr0.7TiO3(BST)等の高誘電体膜を厚さ約１００nmに形成し、それをキャパシタ誘電体膜１４とする。このキャパシタ誘電体膜１４の成膜方法は特に限定されず、スパッタ法の他、ゾル−ゲル法やMOCVD(Metal Organic Chemical Vapor Deposition)法も採用し得る。
【００３３】
更に、キャパシタ誘電体膜１４の材料も特に限定されず、ペロブスカイト型の誘電体材料、パイロクロア（pyrochlore）構造の誘電体材料、ビスマス層状の誘電体材料、及びタングステンブロンズ型誘電体材料のいずれかの材料でキャパシタ誘電体膜１４を構成してよい。
【００３４】
このうち、ペロブスカイト型の誘電体材料の例としては、チタン酸バリウム、チタン酸ストロンチウム、BST(Barium Strontium Titanate)、PZT(Lead Zirconate Titanate)、PLZT(Lead Lanthanum Zirconate Titanate)、チタン酸ビスマス、及びタンタル酸カリウム（potassium tantalum oxide）がある。
【００３５】
また、ビスマス層状の誘電体材料には、SBT（strontium bismuth tantalate）、SBN（strontium bismuth niobate）、SBTN（strontium bismuth tantalate niobate）、PMN(Lead Magnesium Niobate)、及びビスマス層状チタン酸（layered bismuth titanate）がある。
【００３６】
そして、タングステンブロンズ型誘電体材料には、タングステンブロンズ型ニオブ酸（tungsten bronze-type niobate）、タングステンブロンズ型タンタル酸（tungsten bronze-type tantalate）、及びタングステンブロンズ型チタン酸（tungsten bronze-type titanate）がある。
【００３７】
更に、これらの材料に代えて、マグネシウム系材料、銅系材料、及び酸化タンタルのいずれかでキャパシタ誘電体膜１４を構成してもよい。
【００３８】
その後に、キャパシタ誘電体膜１４の上にDCスパッタ法により貴金属膜、例えばプラチナ膜を厚さ約８０nmに形成し、それを上部電極１５とする。なお、上部電極１５として使用し得る貴金属膜としては、プラチナ膜の他に、金膜、銀膜、銅膜、パラジウム膜、イリジウム膜、ルテニウム膜、及びロジウム膜がある。また、レニウム、酸化プラチナ（PtOx）、酸化イリジウム（IrOx）、及び酸化ルテニウム（RuOx）のいずれかで上部電極１５を構成してもよい。
【００３９】
ここまでの工程により、下部電極１３、キャパシタ誘電体膜１４、及び上部電極１５で構成されるキャパシタQの基本構造が完成したことになる。
【００４０】
そのキャパシタQを構成するキャパシタ誘電体膜１４は、水素や水分に曝されると容易に還元されてその強誘電体特性や高誘電体特性が劣化するので、これらの雰囲気からキャパシタQを保護するための保護膜が必要となる。
【００４１】
そこで、次の図２（ｃ）に示す工程では、その保護膜の下部を構成する下部保護絶縁膜１６ａとして、エネルギバンドギャップEgが狭い膜、例えばEgが３．２eVの(Ba0.3Sr0.7)TiO3膜（BST膜）をRFスパッタ法により１nm以上１０００nm以下の厚さ、例えば約２０nmに形成する。この下部保護絶縁膜１６ａのエネルギバンドギャップEgは、特に限定されないが、２．５eV以上５．５eV以下であるのが好ましく、このような絶縁膜としてはBST膜の他にPZT膜もある。
【００４２】
次に、図３に示すように、上記した下部保護絶縁膜１６ａよりもエネルギバンドギャップEgが広い膜、例えばEgが１０eVのアルミナ（Al2O3）膜を、スパッタ法により下部保護絶縁膜１６ａの上に上部保護絶縁膜１６ｂとして形成し、各膜１６ａ、１６ｂを保護絶縁膜１６とする。その上部保護絶縁膜１６ｂの厚さは特に限定されないが、１nm以上１０００nm以下の範囲で下部保護絶縁膜１６ａの厚さ以上、例えば５０nmの厚さに形成するのが好ましい。
【００４３】
また、その上部保護絶縁膜１６ｂのエネルギバンドギャップEgは、下部保護絶縁膜１６ａのそれよりも広ければ特に限定されないが、５．５eVよりも大きく１１eV以下であるのが好ましい。このような値のエネルギバンドギャップEgを有する絶縁膜には、アルミナ膜の他に、窒化シリコン（Si3N4）膜や酸化シリコン（SiO2:Eg=９eV）膜がある。
【００４４】
以上により、本実施形態に係る容量素子の基本構造が完成したことになる。
【００４５】
その容量素子では、水素や水分を含んだ有害な雰囲気からキャパシタQを保護する保護絶縁膜１６を、エネルギバンドギャップEgの狭い下部保護絶縁膜１６ａと、これよりもエネルギバンドギャップEgの広い上部保護絶縁膜１６ｂとの二層構造とした。この構造では、保護絶縁膜１６と上部電極１５との密着力は、下部保護絶縁膜１６ａによって支配されることになる。その密着力の強弱を決定する要因としては様々なものがあると考えられるが、本願発明者は次のように考えている。
【００４６】
図４は、エネルギバンドギャップEgと誘電率εelとの関係を様々な絶縁性材料について調査して得られた図である。図４に示されるように、誘電率εelは、エネルギバンドギャップEgが狭くなるにつれ増大する。例えば、Al2O3やSiO2等のエネルギバンドギャップEgが広い絶縁性材料は、SrTiO3やTiO3等のようにエネルギバンドギャップEgが狭い材料と比較して誘電率εelが低い。これは、Semiconductor Surfaces and Interfaces, edit. W. Monch, Springer-Verlag, Berlin Heidelberg, 1993, pp35で定義されているエネルギバンドギャップの平均値＜Eg＞を用いて、次の式（１）から理解できる：
【００４７】
【数１】
2006261328.tif 000003
【００４８】
式（１）は、エネルギバンドギャップの平均値＜Eg＞が狭くなると誘電率が増大することを示しており、図４に実線で示される曲線になる。絶縁体と半無限大に接触するジェリウム（semi-infinite jellium）を用いる密度汎関数理論（D. Dahl and J. W. Halley, J. Chem. Phys. 77, 1661 (1982)）と、集団的励起の概念を使用する絶縁体の形式化に基づく計算（A. N. Vakilov, M. V. Mamonova, and V. V. Prudnicov, Phys. Solid State 39, 864 (1997)）によれば、非反応性金属（non-reactive metal）と絶縁体との密着強度は、絶縁体の誘電率が増大するにつれて大きくなる。密度汎関数理論によれば、これは、電子分布が金属から絶縁体内に拡大することに起因する。誘電率が大きいと、金属から絶縁体内への電子分布の侵入長が深くなる。そして、このように侵入長が深くなると、金属と絶縁体との結合の担い手となる電子が絶縁体内に深く入り、これらの間の密着強度が増す。その結果、図４に示したように、金属と絶縁体との密着強度は、エネルギバンドギャップEgが減少して又は誘電率が増大することにより強くなる。
【００４９】
また、図４の結果から、TiO2、SrTiO3、SrBi2Ta2O9、PbZrO3、Ta2O5、及びZrO2のいずれかで下部保護絶縁膜１６ａを構成してよいことが理解される。
【００５０】
本願発明者が行った実験によれば、エネルギバンドギャップEgが５．５eV以下の絶縁体は貴金属と良好な密着強度を示したのに対し、エネルギバンドギャップEgが５．５eVよりも大きな絶縁体は貴金属との密着性に不具合が発生した。
【００５１】
このように、本実施形態では、上部保護絶縁膜１６ｂ（図３参照）と、それよりもエネルギバンドギャップが小さな下部保護絶縁膜１６ａで保護絶縁膜１６を構成することにより、保護絶縁膜１６の剥がれが効果的に抑止されるので、水素や水分を含んだ有害な雰囲気にキャパシタ誘電体膜１４が曝されるのを防ぐことができ、製造時や実使用時においてキャパシタQの特性を良好に維持することが可能となる。
【００５２】
特に、本実施形態のように上部電極１５をプラチナ等の貴金属で構成する場合は、エネルギバンドギャップが広い膜を下部保護絶縁膜１６ａとして採用したのでは、他の元素との反応性に乏しい貴金属によって上部電極１３と下部保護絶縁膜１６ａとの密着力が低下する恐れがある。これに対し、本実施形態では、上部保護絶縁膜１６ｂよりもエネルギバンドギャップが狭いBST等の材料で下部保護絶縁膜１６ａを構成したので、上部電極１３中の電子が下部保護絶縁膜１６ａ側に侵入し易くなり、その電子を媒介にして上部電極１３と保護絶縁膜１６との密着力を十分に高めることが可能となる。
【００５３】
更に、下部保護絶縁膜１６ａの上に、エネルギバンドギャップEgが広く、水素や水に対するバリア性の高い上部保護絶縁膜１６ｂを形成したので、有害な雰囲気からキャパシタQを確実に保護することが可能となる。
【００５４】
（３）第２実施形態
図５、図６は、本実施形態に係る容量素子の製造途中の断面図である。
【００５５】
この容量素子は、LSI等の半導体素子と共に配線基板に実装され、LSI中の電源ラインの変動等を吸収するデカップリングキャパシタである。
【００５６】
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【００５７】
まず、シリコン基板等の基材２０の上に、シランを反応ガスとして使用するCVD(Chemical Vapor Deposition)法により、酸化シリコン（SiO2）膜を厚さ約５００nmに形成し、それを下地絶縁膜２１とする。
【００５８】
続いて、下部電極２２として、スパッタ法により下地絶縁膜２１の上にプラチナ膜を厚さ約８０nmに形成する。
【００５９】
更に、RFマグネトロンスパッタ法により、下部電極２２の上にBa0.3Sr0.7TiO3(SBT)等の高誘電体膜を厚さ約８０nmに形成し、それを誘電体膜２３とする。
【００６０】
その後、DCスパッタ法により、誘電体膜２３の上に導電膜２４としてプラチナ膜を厚さ約８０nmに形成する。
【００６１】
次に、図５（ｂ）に示すように、フォトリソグラフィにより導電膜２４をパターニングして島状の第１、第２上部電極２４ａ、２４ｂを形成した後、更にフォトリソグラフィによって誘電体膜２３をパターニングし、各上部電極２４ａ、２４ｂの下に第１、第２キャパシタ誘電体膜２３ａ、２３ｂを形成する。これにより、下部電極２２、第１、第２キャパシタ誘電体膜２３ａ、２３ｂ、及び第１、第２上部電極２４ａ、２４ｂで構成される二つのキャパシタQ1、Q2が基板２０の上に形成されたことになる。
【００６２】
次いで、図５（ｃ）に示すように、水素や水分を含んだ雰囲気から上記のキャパシタQ1、Q2を保護するために、各上部電極２４ａ、２４ｂと下部電極２２のそれぞれの上に、エネルギバンドギャップEgが３．２eVと狭いBST膜を厚さ約２０nmに形成し、それを下部保護絶縁膜２８ａとする。
【００６３】
更に、この下部保護絶縁膜２８ａの上に、該下部保護絶縁膜２８ａよりもエネルギバンドギャップEgが広い膜、例えばアルミナ膜（Eg=１０eV）をスパッタ法により厚さ約５０nmに形成し、それを上部保護絶縁膜２８ｂとする。
【００６４】
これにより、各絶縁膜２８ａ、２８ｂにより二層構造となった保護絶縁膜２８がキャパシタQ1、Q2を覆って形成されたことになる。その保護絶縁膜２８を構成する下部保護絶縁膜２８ａは、第１実施形態で説明したように、上部保護絶縁膜２８ｂよりも狭いエネルギバンドギャップEgにより下部電極２２や上部電極２４ａ、２４ｂとの密着力が高められる。更に、上部保護絶縁膜２８ｂは、エネルギバンドギャップEgが下部保護絶縁膜２８ａよりも広くてバリア性の良好な材料で構成されるので、キャパシタ誘電体膜２３ａ、２３ｂを劣化させる水素や水分を含んだ雰囲気からキャパシタQ1、Q2を確実に保護することが可能となる。
【００６５】
その後に、ポリイミド等の絶縁性樹脂を全面にスピンコートし、それを熱硬化させて、厚さが約１００nmの樹脂膜２５を形成する。そして、フォトリソグラフィによりこの樹脂膜２５と保護絶縁膜２８とをパターニングして、各上部電極２４ａ、２４ｂに至る深さの第１、第２ホール２５ａ、２５ｂを形成すると共に、上部電極２４ａ、２４ｂが形成されていない部分の下部電極２２に至る深さの第３ホール２５ｃを形成する。
【００６６】
そのような第１、第２ホール２５ａ、２５ｂを形成したことにより、第１、第２上部電極２４ａ、２４ｂの上面において保護絶縁膜２８の一部が除去されることになるが、それでも保護絶縁膜２８のバリア性は十分確保される。
【００６７】
続いて、図６に示すように、例えばTi膜、Cu膜、Ni膜をこの順に各ホール２５ａ〜２５ｃに埋め込むことにより、各上部電極２４ａ、２４ｂと電気的に接続される第１、第２導電性プラグ２６ａ、２６ｂを第１、第２ホール２５ａ、２５ｂ内に形成すると共に、下部電極２２と電気的に接続される第３導電性プラグ２６ｃを第３ホール２５ｃ内に形成する。これら第１〜第３導電性プラグ２６ａ〜２６ｃを構成するTi膜は例えばスパッタにより形成され、Cu膜とNi膜は電解めっきによって形成される。
【００６８】
その後に、各導電性プラグ２６ａ〜２６ｃの上面に、外部接続端子として機能する第１〜第３はんだバンプ２７ａ〜２７ｃを搭載し、リフロー雰囲気下においてこれらのはんだバンプ２７ａ〜２７ｃを溶融して各導電性プラグ２６ａ〜２６ｃと電気的かつ機械的に接続する。
【００６９】
以上により、本実施形態に係る容量素子２９の基本構造が完成したことになる。
【００７０】
この容量素子１８の使用用途は特に限定されないが、例えば図７に示すように、LSI等の半導体素子３０と共に配線基板３２に実装し、半導体素子３０におけるスイッチングノイズや電源ラインのふらつきを吸収するデカップリングキャパシタとして各キャパシタＱ１、Ｑ２を使用するのが好適である。
【００７１】
図７の例では、容量素子２９を構成する第１〜第３はんだバンプ２７ａ〜２７ｃを介して容量素子２９と配線基板３２とが電気的かつ機械的に接続される。同様に、半導体素子３０も、はんだバンプ３１を介して配線基板３２に電気的かつ機械的に接続される。そして、容量素子２９、配線基板３２、及び半導体素子３０によって半導体パッケージ３４が構成され、この半導体パッケージ３４の外部接続端子となる導電性ピン３３が配線基板３２に複数立設される。
【００７２】
また、その容量素子２９を、図８に示すMCM(Multi Chip Module)に実装し、上記のキャパシタQ1、Q2を半導体素子３０に対するデカップリングキャパシタとして使用してもよい。図８に示される例では、セラミック基板３５に、信号用導電層３６、電源用導電層３７、及びグランド用導電層３８が形成されている。そして、二つの半導体素子３０がそのセラミック基板３５に実装され、導電性プラグ３９を介して半導体素子３０と各導電層３６〜３８とが電気的に接続される。
【００７３】
更に、半導体素子３０の横のセラミック基板３５には、既述の容量素子２９が実装され、して、電源用導電層３７とグランド用導電層３８のそれぞれ導電性プラグ３９を介して容量素子２９と電気的に接続される。
【００７４】
このような例では、電源用導電層３７とグランド用導電層３８との間の電圧のふらつきが容量素子２９によって吸収され、電源電圧のふらつきに起因する半導体素子３０の誤作動が防止される。
【００７５】
以上説明した本実施形態によれば、図６に示したように、キャパシタQ1、Q2を保護する保護絶縁膜２８として、エネルギバンドギャップEgの狭い下部保護絶縁膜２８ａと、これよりもエネルギバンドギャップEgが広い上部保護絶縁膜２８ｂとの二層構造を採用した。
【００７６】
そのため、エネルギバンドギャップEgが狭い下部保護絶縁膜２８ａで保護絶縁膜２８の密着性を高めつつ、エネルギバンドギャップが広い上部保護絶縁膜２８ｂによりバリア性を十分に確保することができ、密着性とバリア性との両立を図ることが可能となる。
【００７７】
（４）第３実施形態
第１実施形態で説明した二層構造の保護絶縁膜は、情報を書き込むためのキャパシタが形成されるFeRAM(Ferroelectric Random Access Memory)やDRAM(Dynamic Random Access Memory)等の半導体装置に好適に適用し得る。
【００７８】
そこで、本実施形態では、その二層構造の保護絶縁膜をFeRAMに適用する場合について説明する。
【００７９】
図９〜図１３は、本実施形態に係る半導体装置の製造途中の断面図である。以下では、強誘電体キャパシタの直下に導電性プラグが形成されるスタック型のFeRAMを例にしながら説明するが、本発明はこれに限定されず、プレーナ型のFeRAMにも適用することができる。
【００８０】
まず、図９（ａ）に示す断面構造を得るまでの工程について説明する。
【００８１】
最初に、n型又はp型のシリコン基板４１のトランジスタ形成領域の周囲にフォトリソグラフィにより素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコンを埋め込んで素子分離絶縁膜４２を形成する。そのような構造の素子分離絶縁膜４２は、STI(Shallow Trench Isolation)と呼ばれる。なお、LOCOS（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００８２】
続いて、シリコン基板４１のトランジスタ形成領域にp型不純物を導入してpウェル４１ａを形成する。さらに、シリコン基板４１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜４３となるシリコン酸化膜を形成する。
【００８３】
次に、シリコン基板４１の上側全面に非晶質又は多結晶のファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィによりパターニングして、ゲート電極４４ａ、４４ｂを形成する。
【００８４】
なお、１つのpウェル４１ａ上には２つのゲート電極４４ａ、４４ｂが並列に形成され、それらのゲート電極４４ａ、４４ｂはワード線の一部を構成する。
【００８５】
次に、pウェル４１ａのうちゲート電極４４ａ、４４ｂの両側にn型不純物をイオン注入してソース／ドレインとなる第１〜第３n型不純物拡散領域４５ａ〜４５ｃを形成する。
【００８６】
更に、CVD法により絶縁膜、例えば酸化シリコン膜をシリコン基板４１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４４ａ、４４ｂの両側部分に絶縁性のサイドウォールスペーサ４６として残す。
【００８７】
続いて、ゲート電極４４ａ、４４ｂとサイドウォールスペーサ４６をマスクに使用して、第１〜第３n型不純物拡散領域４５ａ〜４５ｃに再びn型不純物をイオン注入することにより、第１〜第３n型不純物拡散領域４５ａ〜４５ｃをLDD(Lightly Doped Drain)構造にする。
【００８８】
なお、１つのトランジスタ形成領域における２つのゲート電極４４ａ、４４ｂの間の第１n型不純物拡散領域４５ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３n型不純物拡散領域４５ｂ、４５ｃはキャパシタの下部電極に電気的に接続される。
【００８９】
以上の工程により、pウェル４１ａにはゲート電極４４ａ、４４ｂとLDD構造のn型不純物拡散層４５ａ〜４５ｃを有する２つのMOSトランジスタＴ1，Ｔ2が形成される。
【００９０】
次に、MOSトランジスタＴ1，Ｔ2を覆うカバー絶縁膜４７として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマCVD法によりシリコン基板４１の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、膜厚１．０μｍ程度の酸化シリコンを第１層間絶縁膜４８としてカバー膜４７の上に形成した後、この第１層間絶縁膜４８の上面を化学機械研磨（CMP: Chemical Mechanical Polishing）法により平坦化する。
【００９１】
次に、図９（ｂ）に示す構造を得るまでの工程について説明する。
【００９２】
まず、フォトリソグラフィによりカバー絶縁膜４７と第１層間絶縁膜４８をパターニングして、第１不純物拡散領域４５ａに到達する深さの第１コンタクトホール４８ａを形成する。その後、第１層間絶縁膜４８上面とコンタクトホール４８ａ内面に、グルー膜として膜厚３０nmのチタン（Ti）膜と膜厚５０ｎｍの窒化チタン（TiN）膜をスパッタ法により順に形成する。さらに、WF6を用いるCVD法によってタングステン（Ｗ）膜をTiN膜上に成長して第１コンタクトホール４８ａ内を完全に埋め込む。
【００９３】
続いて、Ｗ膜、TiN膜及びTi膜をCMP法により研磨して第１層間絶縁膜４８の上面上から除去する。第１のコンタクトホール４８ａ内に残されたタングステン膜、TiN膜及びTi膜は第１導電性プラグ４９として使用される。
【００９４】
その後に、図９（ｃ）に示すように、第１層間絶縁膜４８上と第１導電性プラグ４９上に、膜厚１００nmの窒化シリコン(Si3N4）よりなる酸化防止絶縁膜５０ａと膜厚１００nmの酸化シリコン（SiO2）よりなる下地絶縁膜５０ｂをプラズマCVD法により順に形成する。その酸化シリコン膜はTEOSを用いるプラズマCVD法により成長される。また、酸化防止絶縁膜５０ａは、後のアニール等による熱処理の際にプラグ４９が異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０nm以上にすることが望ましい。
【００９５】
次に、図１０（ａ）に示すように、レジストパターン（不図示）を用いて酸化防止絶縁膜５０ａ、下地絶縁膜５０ｂ及び第１層間絶縁膜４８をエッチングすることにより、第２、第３不純物拡散領域４５ｂ、４５ｃの上に第２、第３コンタクトホール４８ｂ、４８ｃを形成する。
【００９６】
更に、下地絶縁膜５０ｂ上面と第２、第３コンタクトホール４８ｂ、４８ｃ内面に、グルー膜として膜厚３０nmのTi膜と膜厚５０nmのTiN膜をスパッタ法により順に形成する。その後に、CVD法によりW膜をTiN膜上に成長して第２、第３コンタクトホール４８ｂ、４８ｃ内を完全に埋め込む。
【００９７】
続いて、図１０（ｂ）に示すように、上記のW膜、TiN膜及びTi膜をCMP法により研磨して下地絶縁膜５０ｂの上面上から除去する。これにより第２、第３コンタクトホール４８ｂ、４８ｃ内に残されたW膜、TiN膜及びTi膜をそれぞれ第２、第３導電性プラグ５１ａ、５１ｂとする。
【００９８】
次に、図１０（ｃ）に示すように、第２、第３導電性プラグ５１ａ、５１ｂと下地絶縁膜５０ｂのそれぞれの上に、DCスパッタ法によりイリジウム膜を厚さ約１５０nmに形成し、それを第１導電膜５５とする。
【００９９】
なお、第１導電膜５５の成膜方法はスパッタ法に限定されず、MOD法、ゾル−ゲル法、又はCVD法により第１導電膜５５を形成してもよい。
【０１００】
次いで、図１１（ａ）に示すように、例えば基板温度を６２０℃とするMOCVD法により第１導電膜５５上にPZT膜を厚さ１２０nmに形成し、それを強誘電体膜５６とする。そのMOCVD法では、例えば、Pb(thd)2(Pb(C11H19O2)2)をTHF(Tetra Hydro Furan: C4H8O)液中に溶解したものを鉛供給用の有機ソースとして使用し、Zr(DMHD)4(Zr(C9H15O2)4)をTHF液中に溶解したものをジルコニウム供給用の有機ソースとして使用する。更に、チタン供給用の有機ソースとしては、Ti(O-iPr)2(thd)2(Ti(C3H7O)2(C11H19O2)2)をTHF溶液に溶解させたものが使用される。
【０１０１】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１０２】
まず、強誘電体膜５６の上に、第２導電膜５７として例えば膜厚２００nmの二酸化イリジウムをスパッタ法により形成する。
【０１０３】
その後、この第２導電膜５７上に、ハードマスク５８としてTiN膜とSiO2膜を順に形成する。そのハードマスク５８は、フォトリソグラフィにより第２及び第３導電性プラグ５１ａ、５１ｂの上方にキャパシタ平面形状となるようにパターニングされる。
【０１０４】
次に、図１２（ａ）に示すように、ハードマスク５８に覆われない領域の第１導電膜５５、強誘電体膜５６、第２導電膜５７を順次エッチングする。この場合、強誘電体膜５６は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第１、第２導電膜５５、５７は、臭素(Br2）導入雰囲気中でスパッタ反応によりエッチングされる。
【０１０５】
以上により、下地絶縁膜５０ｂの上には、第１導電膜５５よりなる下部電極５５ａと、強誘電体膜５６よりなるキャパシタ強誘電体膜５６ａと、第２導電膜５７よりなる上部電極５７ａとが形成され、これらにより強誘電体キャパシタQが構成される。
【０１０６】
そして、トランジスタ形成領域において、１つの下部電極５５ａは第２導電性プラグ５１ａを介して第２不純物拡散領域４５ｂに電気的に接続され、また、別の下部電極５５ａは第３導電性プラグ５１ｂを介して第３不純物拡散領域４５ｃに電気的に接続される。
【０１０７】
その後に、ハードマスク５８を除去する。
【０１０８】
続いて、エッチングによる強誘電体膜５６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度５５０℃、６０分間の条件で酸素雰囲気中で行われる。
【０１０９】
次に、図１２（ｂ）に示すように、強誘電体キャパシタQを覆う下部保護絶縁膜５９ａとして、エネルギバンドギャップEgが約３．２eVと比較的狭いBST膜を、下地絶縁膜５０ｂと上部電極５７ａのそれぞれの上にスパッタ法により厚さ約２０nmに形成する。
【０１１０】
更に、この下部保護絶縁膜５９ａの上に、該下部保護絶縁膜５９ａよりもエネルギバンドギャップEgが広い絶縁膜、例えばEgが１０eVのアルミナ膜をスパッタ法により厚さ約５０nmに形成し、それを上部保護絶縁膜５９ｂとする
これにより、強誘電体キャパシタQは、下部保護絶縁膜５９ａと上部保護絶縁膜５９ｂとの二層構造を有する保護絶縁膜５９によって覆われ、プロセス中や実使用下において、キャパシタ誘電体膜５６ａを劣化させる水素や水を含んだ雰囲気から保護されることになる。
【０１１１】
その後、TEOSガスを用いるプラズマCVD法により、第２層間絶縁膜６０として膜厚１．０μm程度の酸化シリコン膜を保護絶縁膜５９上に形成する。さらに、第２層間絶縁膜６０の上面をCMP法により平坦化する。この例では、CMP後の第２層間絶縁膜６０の残りの膜厚は、強誘電体キャパシタQの上部電極５７ａ上で３００nm程度とする。
【０１１２】
次に、レジストマスク（不図示）を用いて、図１３（ａ）に示すように、第２層間絶縁膜６０、保護絶縁膜５９、酸化防止絶縁膜５０ａ及び下地絶縁膜５０ｂをエッチングすることにより第１導電性プラグ４９の上にホール６０ａを形成する。
【０１１３】
さらに、ホール６０ａ内と第２層間絶縁膜６０上に、グルー膜として膜厚５０nmのTiN膜をスパッタ法により形成する。さらに、CVD法によりW膜をグルー膜上に成長すると共にホール６０ａ内を完全に埋め込む。
【０１１４】
続いて、W膜及びTiN膜をCMP法により研磨して第２層間絶縁膜６０の上面上から除去する。そして、ホール６０ａ内に残されたW膜及びグルー層を、第４導電性プラグ６１とする。この第４導電性プラグ６１は、第１導電性プラグ４９を介して第１不純物拡散領域４５ａに電気的に接続される。
【０１１５】
次に、図１３（ｂ）に示す構造を形成するまでの工程を説明する。
【０１１６】
まず、第４導電性プラグ６１上と第２層間絶縁膜６０上に、第２の酸化防止膜（不図示）としてSiON膜をCVD法により形成する。さらに、この第２の酸化防止膜、第２層間絶縁膜６０、及び保護絶縁膜５９をフォトリソグラフィによりパターニングして強誘電体キャパシタQの上部電極５７ａ上にコンタクトホール６０ｂを形成する。
【０１１７】
コンタクトホール６０ｂを形成したことで保護絶縁膜５９の一部が上部電極５７ａから除去され、それによりキャパシタ誘電体膜５６ａはダメージを受けることになる。そこで、このダメージからキャパシタ誘電体膜５６ａを回復させるために、強誘電体キャパシタQに対して回復アニールを施す。その回復アニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【０１１８】
その後に、第２層間絶縁膜６０上に形成された酸化防止膜をエッチバックによって除去するとともに、第４導電性プラグ６１の表面を露出させる。
【０１１９】
次に、強誘電体キャパシタQの上部電極５７ａ上のコンタクトホール６０ｂ内と第２層間絶縁膜６０の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール６０ｂを通して上部電極５７ａに接続される一層目金属配線６２ａと第４導電性プラグ６１に接続される導電性パッド６２ｂを形成する。その多層金属膜として、例えば、膜厚６０nmのTi、膜厚３０nmのTiN、膜厚４００nmのAl-Cu、膜厚５nmのTi、及び膜７０nmのTiNを順に形成した構造を採用する。
【０１２０】
この後は、第２層間絶縁膜６０、一層目金属配線６２ａ、及び導電性パッド６２ｂの上に第３層間絶縁膜（不図示）を形成し、第４導電性プラグ６１と電気的に接続される第５導電性プラグをその第３層間絶縁膜のホール内に形成するが、その詳細は省略する。
【０１２１】
以上により、本実施形態に係るFeRAMの基本構造が完成したことになる。
【０１２２】
そのFeRAMによれば、上部保護絶縁膜５９ｂよりもエネルギバンドギャップEgが狭いBSTで下部保護絶縁膜５９ａを構成したので、第１実施形態で説明したように、エネルギバンドギャップEgが広い材料で下部保護絶縁膜５９ａを構成する場合よりも、上部電極５７ａに対する保護絶縁膜５９の密着力が高められる。これにより、保護絶縁膜５９の膜剥がれを効果的に抑止することが可能となり、水素や水分を含んだ有害な雰囲気にキャパシタ誘電体膜５６ａが曝されるのを防ぐことができ、強誘電体キャパシタQの強誘電体特性を良好に保つことが可能となる。
【０１２３】
（５）第４実施形態
本実施形態では、第１実施形態で説明した二層構造の保護絶縁膜をDRAM(Dynamic Random Access Memory)に適用する。
【０１２４】
図１４〜図１６は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１２５】
まず、図１４（ａ）に示すように、シリコン基板８０の表面のうちトランジスタ形成領域の周囲にLOCOS法によりフィールド酸化膜を形成し、それを素子分離絶縁膜８１とする。次いで、トランジスタ形成領域にゲート絶縁膜８２を介してMOSトランジスタ８４、８５のゲート電極８３を形成する。このゲート電極８３は、素子分離絶縁膜８１の上に延在してワード線（WL）を兼ねている。また、ゲート電極８３の両側にはMOSトランジスタ８４、８５のソース，ドレインとなる第１、第２n型不純物拡散領域８６ａ、８６ｂが形成されている。これらの不純物拡散領域のうち、第１n型不純物拡散領域８６ａは、各MOSトランジスタ８４、８５に対して共通であり、その上にはビット線BLが接続される。なお、ゲート電極８３は、二酸化シリコンなどの絶縁膜８７に覆われている。
【０１２６】
このような状態で、図１４（ｂ）に示すように、MOSトランジスタ８４、８５及び素子分離絶縁膜８１を二酸化シリコン等の第１層間絶縁膜８８で覆った後に、MOSトランジスタ８４、８５のビット線BLが接続されない第１n型不純物拡散層８６ｂの上にホール８８ａを形成する。なお、第１層間絶縁膜８８は、後述のキャパシタに対する下地絶縁膜としても機能する。
【０１２７】
その後に、図１４（ｃ）に示すように、ホール８８ａ内にタングステン又はポリシリコよりなる導電性プラグ８９を形成した後に、第１層間絶縁膜８８と導電性プラグ８９の上に、スパッタ法によりチタン（Ti）膜９０と窒化チタン（TiN）膜９１とをこの順に形成する。これらチタン膜９０と窒化チタン膜９１はバリアメタルとして機能する。
【０１２８】
次に、図１４（ｄ）に示すように、窒化チタン膜９１の上にルテニウム（Ru）膜９２ａと酸化ルテニウム（RuO2）膜９２ｂとこの順に形成し、これらを第１導電膜９２とする。その第１導電膜９２の厚さは、例えば約１００nmである。その後に、第１導電膜９２の上に下部電極形状の第１レジストパターン９３を形成する。
【０１２９】
続いて、図１５（ａ）に示すように、第１レジストパターン９３をマスクとして使用しながら、イオンミリングにより第１導電膜９２をエッチングして、ルテニウム膜９２ａと酸化ルテニウム膜９２ｂとで構成される下部電極９２ｃを形成する。このイオンミリングでは、窒化チタン膜９１とチタン膜９０もエッチングされ、これらの膜が下部電極９２ｃの下にのみ残存することになる。
【０１３０】
この後に、第１レジストパターン９３を除去する。
【０１３１】
次に、図１５（ｂ）に示すように、RFマグネトロンスパッタ法により、下部電極９２ｃと第１層間絶縁膜８８の上にBa0.3Sr0.7TiO3(SBT)等の高誘電体膜を厚さ約８０nmに形成し、それを誘電体膜９４とする。
【０１３２】
次いで、図１５（ｃ）に示すように、スパッタ法により誘電体膜９４の上にルテニウム膜を厚さ約８０nmに形成してそれを第２導電膜９５とする。なお、第２導電膜９５はルテニウム膜に限定されず、酸化ルテニウム膜、又はルテニウム膜と酸化ルテニウム膜との積層膜を第２導電膜９５として形成してもよい。
【０１３３】
続いて、図１５（ｄ）に示すように、上部電極形状の第２レジストパターン９６を第２導電膜９５の上に形成し、この第２レジストパターン９６をマスクにしてイオンミリングによって第２導電膜９５と誘電体膜９４とをエッチングする。これにより、下部電極９２ｃよりも広い面積の上部電極９５ａとキャパシタ誘電体膜９４ａが形成され、これらによって構成される高誘電体キャパシタQが得られたことになる。
【０１３４】
この後に、第２レジストパターン９６は除去される。
【０１３５】
次に、図１６（ａ）に示すように、高誘電体キャパシタQを覆う下部保護絶縁膜９９ａとして、エネルギバンドギャップEgが約３．２eVと比較的狭いBST膜を、第１層間絶縁膜８８と上部電極９５ａのそれぞれの上にスパッタ法により厚さ約２０nmに形成する。
【０１３６】
更に、この下部保護絶縁膜９９ａの上に、該下部保護絶縁膜９９ａよりもエネルギバンドギャップEgが１０eVと広いアルミナ膜をスパッタ法により厚さ約５０nmに形成し、それを上部保護絶縁膜９９ｂとする
これにより、高誘電体キャパシタQは、下部保護絶縁膜９９ａと上部保護絶縁膜９９ｂとの二層構造を有する保護絶縁膜９９によって覆われ、プロセス中や実使用下においてキャパシタ誘電体膜９４ａを劣化させる水素や水分を含んだ雰囲気から保護されることになる。
【０１３７】
次いで、図１６（ｂ）に示すように、シランを反応ガスとして用いるプラズマCVD法により、厚さが約２００nmの二酸化シリコン膜を全面に形成し、それを第２層間絶縁膜９７とする。その後に、アルミニウムを主とする金属膜を第２層間絶縁膜９７の上に形成し、それをパターニングすることにより、金属配線９８を形成する。
【０１３８】
ここまでの工程により、本実施形態に係るDRAMの基本構造が完成したことになる。
【０１３９】
上記した本実施形態によれば、高誘電体キャパシタQを保護する保護絶縁膜９９を、エネルギバンドギャップEgが狭い下部保護絶縁膜９９ａと、これよりもエネルギバンドギャップEgが広い上部保護絶縁膜９９ｂとの二層構造とした。
【０１４０】
下部保護絶縁膜９９ａは、その狭いエネルギバンドギャップEgによって下地の上部電極９５ａとの密着力が高められ、保護絶縁膜９９が上部電極９５ａから剥がれ難くする役割を担う。一方、上部保護絶縁膜９９ｂは、下部保護絶縁膜９９ａ単独では不十分となるバリア性を補うように機能し、キャパシタ誘電体膜９４ａにとって有害な水素や水分を含んだ雰囲気から高誘電体キャパシタQを保護するように機能する。これにより、本実施形態では、保護絶縁膜９９の膜剥がれ防止とバリア性の向上とを同時に満たすことができ、プロセス時や実使用下において高誘電体特性が良好に保持されたDRAMを提供することが可能となる。
【０１４１】
以下に、本発明の特徴を付記する。
【０１４２】
（付記１）  基材の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記上部電極上に形成され、前記キャパシタの少なくとも一部を覆う下部保護絶縁膜と、
前記下部保護絶縁膜の上に形成され、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜と、
を有することを特徴とする容量素子。
【０１４３】
（付記２）  前記下部保護絶縁膜のエネルギバンドギャップが２．５eV以上５．５eV以下であり、前記上部保護絶縁膜のエネルギバンドギャップが５．５eVよりも大きく１１eV以下であることを特徴とする付記１に記載の容量素子。
【０１４４】
（付記３）  前記上部保護絶縁膜の厚さが、前記下部保護絶縁膜の厚さ以上であることを特徴とする付記１に記載の容量素子。
【０１４５】
（付記４）前記下部保護絶縁膜と前記上部保護絶縁膜のそれぞれの厚さが１nm以上１０００nm以下であることを特徴とする付記１に記載の容量素子。
【０１４６】
（付記５）  前記下部保護絶縁膜は、BST膜又はPZT膜であることを特徴とする付記１に記載の容量素子。
【０１４７】
（付記６）  前記上部保護絶縁膜は、アルミナ膜、窒化シリコン膜、及び酸化シリコン膜のいずれかであることを特徴とする付記１に記載の容量素子。
【０１４８】
（付記７）  前記上部電極は、貴金属で構成されることを特徴とする付記１に記載の容量素子。
【０１４９】
（付記８）  前記貴金属は、金、銀、銅、プラチナ、パラジウム、イリジウム、ルテニウム、及びロジウムのいずれかであることを特徴とする付記７に記載の容量素子。
【０１５０】
（付記９）  前記上部電極は、レニウム、酸化プラチナ（PtOx）、酸化イリジウム（IrOx）、及び酸化ルテニウム（RuOx）のいずれかで構成されることを特徴とする付記１に記載の容量素子。
【０１５１】
（付記１０）  前記下部電極は、金、プラチナ、パラジウム、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、銅、酸化プラチナ（PtOx）、酸化イリジウム（IrOx）、及び酸化ルテニウム（RuOx）のいずれかで構成されることを特徴とする付記１に記載の容量素子。
【０１５２】
（付記１１）  前記基材の上に下地絶縁膜が形成され、該下地絶縁膜の上に前記下部電極が形成されて、
前記下地絶縁膜は、酸化シリコン膜、窒化シリコン膜、及び絶縁性金属酸化膜、及びキセロゲルのいずれかの単層膜、又は、これらの膜を任意に組み合わせてなる積層膜であることを特徴とする付記１に記載の容量素子。
【０１５３】
（付記１２）  前記下地絶縁膜と前記下部電極との間に密着膜が形成されたことを特徴とする付記１１に記載の容量素子。
【０１５４】
（付記１３）  前記密着膜は、金膜、イリジウム膜、ジルコニウム膜、チタン膜、酸化チタン（TiOx）膜、酸化イリジウム（IrOx）膜、酸化プラチナ（PtOx）膜、酸化ジルコニウム（ZrOx）膜、窒化チタン（TiN）膜、窒化アルミニウムチタン（TiAlN）膜、窒化タンタル（TaN）膜、及び窒化タンタルシリコン（TaSiN）膜のいずれかの単層膜、又はこれらの膜を任意に組み合わせてなる積層膜であることを特徴とする付記１２に記載の容量素子。
【０１５５】
（付記１４）  前記キャパシタ誘電体膜は、ペロブスカイト型の誘電体材料、パイロクロア（pyrochlore）構造の誘電体材料、ビスマス層状の誘電体材料、及びタングステンブロンズ型誘電体材料のいずれかで構成されることを特徴とする付記１に記載の容量素子。
【０１５６】
（付記１５）  前記ペロブスカイト型の誘電体材料は、チタン酸バリウム、チタン酸ストロンチウム、BST(Barium Strontium Titanate)、PZT(Lead Zirconate Titanate)、PLZT(Lead Lanthanum Zirconate Titanate)、チタン酸ビスマス、及びタンタル酸カリウム（potassium tantalum oxide）のいずれかであることを特徴とする付記１４に記載の容量素子。
【０１５７】
（付記１６）  前記ビスマス層状の誘電体材料は、SBT（strontium bismuth tantalate）、SBN（strontium bismuth niobate）、SBTN（strontium bismuth tantalate niobate）、PMN(Lead Magnesium Niobate)、及びビスマス層状チタン酸（layered bismuth titanate）のいずれかであることを特徴とする付記１４に記載の容量素子。
【０１５８】
（付記１７）  前記タングステンブロンズ型誘電体材料は、タングステンブロンズ型ニオブ酸（tungsten bronze-type niobate）、タングステンブロンズ型タンタル酸（tungsten bronze-type tantalate）、及びタングステンブロンズ型チタン酸（tungsten bronze-type titanate）のいずれかであることを特徴とする付記１４に記載の容量素子。
【０１５９】
（付記１８）  前記キャパシタ誘電体膜は、マグネシウム系材料、銅系材料、及び酸化タンタルのいずれかであることを特徴とする付記１に記載の容量素子。
【０１６０】
（付記１９）  前記基材は半導体基板であることを特徴とする付記１に記載の容量素子。
【０１６１】
（付記２０）  前記半導体基板は、シリコン及びゲルマニウムのいずれかで構成される半導体単結晶、又はシリコンゲルマニウム（SiGe）、或いはガリウム砒素（GaAs）、インジウム砒素（InAs）、及びインジウムリン（InP）のいずれかで構成されるIII−Ｖ族化合物半導体よりなることを特徴とする付記１９に記載の容量素子。
【０１６２】
（付記２１）  前記キャパシタはデカップリングキャパシタであることを特徴とする付記１に記載の容量素子。
【０１６３】
（付記２２）  半導体基板と、
前記半導体基板の上に形成された下地絶縁膜と、
前記下地絶縁膜の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してなるキャパシタと、
前記上部電極上に形成され、前記キャパシタの少なくとも一部を覆う下部保護絶縁膜と、
前記下部保護絶縁膜の上に形成され、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜と、
を有することを特徴とする半導体装置。
【０１６４】
（付記２３）  前記キャパシタは、FeRAM(Ferroelectric Random Access Memory)の強誘電体キャパシタ、又はDRAM(Dynamic Random Access Memory)の高誘電体キャパシタであることを特徴とする付記２２に記載の半導体装置。
【０１６５】
（付記２４）  基材の上に下部電極、キャパシタ誘電体膜、及び上部電極を順に形成してキャパシタを形成する工程と、
前記上部電極の上に、前記キャパシタを覆う下部保護絶縁膜を形成する工程と、
前記下部保護絶縁膜の上に、該下部保護絶縁膜よりもエネルギバンドギャップが広い上部保護絶縁膜を形成する工程と、
を有することを特徴とする容量素子の製造方法。
【０１６６】
（付記２５）  前記下部保護絶縁膜として、BST膜又はPZT膜を形成することを特徴とする付記２４に記載の容量素子の製造方法。
【０１６７】
（付記２６）  前記上部保護絶縁膜として、アルミナ膜、窒化シリコン膜、及び酸化シリコン膜のいずれかを形成することを特徴とする付記２４に記載の容量素子の製造方法。
【図面の簡単な説明】
【０１６８】
【図１】図１は、一般的に使用されるキャパシタの断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る容量素子の製造途中の断面図（その１）である。
【図３】図３は、本発明の第１実施形態に係る容量素子の製造途中の断面図（その２）である。
【図４】図４は、エネルギバンドギャップと誘電率との関係を様々な絶縁性材料について調査して得られた図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第２実施形態に係る容量素子の製造途中の断面図（その１）である。
【図６】図６は、本発明の第２実施形態に係る容量素子の製造途中の断面図（その２）である。
【図７】図７は、本発明の第２実施形態において、容量素子をデカップリングキャパシタとして使用した場合の断面図である。
【図８】図８は、本発明の第２実施形態において、容量素子をMCMに実装してデカップリングキャパシタとした場合の断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１４】図１４（ａ）〜（ｄ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１５】図１５（ａ）〜（ｄ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。
【符号の説明】
【０１６９】
１、４１、８０…シリコン基板、２…熱酸化膜、３、１３、２２、５５ａ、９２ｃ…下部電極、４、１４、２３ａ、２３ｂ、５６ａ、９４ａ…キャパシタ誘電体膜、５、１５、５７ａ、９５ａ…上部電極、６…保護膜、７…剥がれ、１０…基材、１１、２１…下地絶縁膜、１２…密着膜、１６ａ、２８ａ、５９ａ、９９ａ…下部保護絶縁膜、１６ｂ、２８ｂ、５９ｂ、９９ｂ…上部保護絶縁膜、１６、２８、５９、９９…保護絶縁膜、２０…基材、２３、９４…誘電体膜、２４ａ、２４ｂ…第１、第２上部電極、２５…樹脂膜、２５ａ〜２５ｃ…第１〜第３ホール、２６ａ〜２６ｃ…第１〜第３導電性プラグ、２７ａ〜２７ｃ…第１〜第３はんだバンプ、２９…容量素子、３０…半導体素子、３１…はんだバンプ、３２…配線基板、３３…導電性ピン、３４…半導体パッケージ、３５…セラミック基板、３６…信号用導電層、３７…電源用導電層、３８…グランド用導電層、３９…導電性プラグ、４１ａ…pウェル、４２、８１…素子分離絶縁膜、４３、８２…ゲート絶縁膜、４４ａ、４４ｂ、８３…ゲート電極、４５ａ〜４５ｃ…第１〜第３n型不純物拡散領域、４６…サイドウォールスペーサ、４７…カバー絶縁膜、４８、８８…第１層間絶縁膜、４８ａ〜４８ｃ…第１〜３コンタクトホール、４９…第１導電性プラグ、５０ａ…酸化防止絶縁膜、５０ｂ…下地絶縁膜、５５…第１導電膜、５６…強誘電体膜、５７…第２導電膜、５８…ハードマスク、６０…第２層間絶縁膜、６１…第４導電性プラグ、６２ａ…一層目金属配線、６２ｂ…導電性パッド、８４、８５…MOSトランジスタ、８６ａ、８６ｂ…第１、第２n型不純物拡散領域、８７…絶縁膜、８８ａ…ホール、８９…導電性プラグ、９０…チタン膜、９１…窒化チタン膜、９２ａ…ルテニウム膜、９２ｂ…酸化ルテニウム膜、９２…第１導電膜、９３…第１レジストパターン、９５…第２導電膜、９６…第２レジストパターン、９７…第２層間絶縁膜、９８…金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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