(57)【要約】【課題】  絶縁膜層に空隙を設けずにトランジスタ間あるいは配線間の分離のための絶縁膜層の低誘電率化を行う。【解決手段】  ゲート絶縁膜（シリコン酸化膜）５以外の素子分離領域４、層間絶縁膜１０及び保護絶縁膜８、９の少なくとも一部をフッ化炭素(CFx、0.3<ｘ<0.6)又は炭化水素(CHy、0.8<y<1.2)で形成する。【選択図】  図１
2006202818.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された素子形成領域と、素子形成領域の周囲に形成された素子分離領域と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜とを有する半導体装置において、
ゲート絶縁膜以外の素子分離領域及び層間絶縁膜の少なくとも一部がフッ化炭素(CFx、0.3<ｘ<0.6)で形成されていることを特徴とする半導体装置。
【請求項２】
前記素子形成領域上には、さらに、ゲート絶縁膜及ゲート電極を覆うように保護絶縁膜が形成されており、この保護絶縁膜の少なくとも一部は前記フッ化炭素(CFx、0.3<ｘ<0.6)で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の比誘電率が３．９以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする請求項１〜３に記載の半導体装置。
【請求項５】
前記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率が3.0以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
基板に形成された素子形成領域と、素子形成領域の周囲に形成された素子分離領域と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜とを有する半導体装置において、
ゲート絶縁膜以外の素子分離領域及び層間絶縁膜の少なくとも一部が炭化水素(CHy、0.8<y<1.2)で形成されていることを特徴とする半導体装置。
【請求項７】
前記素子形成領域上には、さらに、ゲート絶縁膜及ゲート電極を覆うように保護絶縁膜が形成されており、この保護絶縁膜の少なくとも一部は前記炭化水素(CHy、0.8<y<1.2)で形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜の比誘電率が３．９以上であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする請求項６〜８に記載の半導体装置。
【請求項１０】
前記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率が3.0以下であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１１】
基板に形成された素子形成領域と、素子形成領域の周囲に形成された素子分離領域と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜とを有する半導体装置において、
ゲート絶縁膜以外の素子分離領域及び層間絶縁膜の少なくとも一部が炭化水素(CHy1)と一部が置換基で置換された炭化水素(CHy2)で形成されており、y1とy2が0.8<y1,y2<1.2、y1≠y2の関係を満たすことを特徴とする半導体装置。
【請求項１２】
前記素子形成領域上には、さらに、ゲート絶縁膜及ゲート電極を覆うように保護絶縁膜が形成されており、この保護絶縁膜の少なくとも一部は炭化水素(CHy1)と一部が置換基で置換された炭化水素(CHy2)で形成されており、y1とy2が0.8<y1,y2<1.2、y1≠y2の関係を満たすことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート絶縁膜の比誘電率が３．９以上であることを特徴とする請求項１1又は１２に記載の半導体装置。
【請求項１４】
前記ゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜であることを特徴とする請求項１１〜１３に記載の半導体装置。
【請求項１５】
前記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率が3.0以下であることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１６】
前記置換基が窒素を含むことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１７】
前記置換基が硫黄を含むことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１８】
前記置換基が酸素を含むことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１９】
前記置換基がハロゲンを含むことを特徴とする請求項１１又は１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関しする。特に、有機物を絶縁体に用いることにより低誘電率化を図った半導体装置に関する。
【背景技術】
【０００２】
一般的な半導体装置においては、素子を分離するため、あるいは、誘電体として、絶縁体が用いられている。
【０００３】
ここで、図３を参照して、一般的な半導体装置の構成を説明する。
【０００４】
シリコン基板１の素子形成領域には、ソース／ドレイン拡散層２０が形成されている。素子形成領域の周囲には、シリコン酸化膜（ＳｉＯ２膜）１２と絶縁膜（ＳｉＯ２膜）１３とからなる素子分離領域（ＳＴＩ部）が形成されている。素子形成領域上には、ゲート絶縁膜１４を介して形成されたゲート電極１５と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜１８とが形成されている。
【０００５】
ゲート電極１５の側壁には、サイドウォール（Ｓｉ３Ｎ４膜）１６が形成されており、ゲート絶縁膜１４及ゲート電極１５を覆うようにＳｉＯ２膜１７が形成されている。また、シリコン基板１と層間絶縁膜１８との間にもＳｉＯ２膜１７が形成されている。ソース／ドレイン拡散層２０及びゲート電極１５には、金属層（プラグ）１９がそれぞれ接続されている。
【０００６】
従来は、絶縁体はシリコン酸化物（比誘電率：3.9）を基本に構成されていた。
【０００７】
現状、電荷を誘起する機能以外の用途においては、信号遅延を抑制するため低誘電率化が必要であり、シリコン酸化物にフッ素を添加したり、空隙を設けたりして誘電率を下げている。
【０００８】
しかし、LOCOSやSTI（Shallow Trench Isolation）のような素子分離領域を使用してトランジスタを直接分離する場合やトランジスタ間の分離には、シリコン酸化膜（ＳｉＯ２膜）が使用されている(図３参照)が、今後、この部分に対しても低誘電率化を図ることが必要になってくる。
【０００９】
現状では、トランジスタ間の分離に用いられている材料は、シリコン酸化膜（SiO2、ε=3.9）やシリコン窒化膜（Si3N4、ε=7.8）のようなシリコンをベースに構成されている。しかし、これらの比誘電率は、FやCを添加しても3.0程度であり、シリコン特化膜を組み合わせると低誘電率化が難しいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、絶縁膜層に空隙を設けずにトランジスタ間あるいは配線間の分離のための絶縁膜層の低誘電率化を図ることにある。
【課題を解決するための手段】
【００１１】
本発明では、基板に形成された素子形成領域と、素子形成領域の周囲に形成された素子分離領域と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜とを有する半導体装置において、ゲート絶縁膜以外の素子分離領域及び層間絶縁膜の少なくとも一部がフッ化炭素(CFx、0.3<ｘ<0.6)で形成されていることを特徴とする。
【００１２】
前記素子形成領域上には、さらに、ゲート絶縁膜及ゲート電極を覆うように保護絶縁膜が形成されており、この保護絶縁膜の少なくとも一部は前記フッ化炭素(CFx、0.3<ｘ<0.6)で形成されている。ここで、好ましくは、前記ゲート絶縁膜の比誘電率は３．９以上である。
【００１３】
前記ゲート絶縁膜は、例えば、シリコン酸化膜又はシリコン酸窒化膜である。ここで、前記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率は3.0以下である。
【００１４】
また、本発明では、基板に形成された素子形成領域と、素子形成領域の周囲に形成された素子分離領域と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜とを有する半導体装置において、ゲート絶縁膜以外の素子分離領域及び層間絶縁膜の少なくとも一部が炭化水素(CHy、0.8<y<1.2)で形成されていることを特徴とする。
【００１５】
前記素子形成領域上には、さらに、ゲート絶縁膜及ゲート電極を覆うように保護絶縁膜が形成されており、この保護絶縁膜の少なくとも一部は前記炭化水素(CHy、0.8<y<1.2)で形成されている。ここで、好ましくは、前記ゲート絶縁膜の比誘電率は３．９以上である。
【００１６】
前記ゲート絶縁膜は、例えば、シリコン酸化膜又はシリコン酸窒化膜である。ここで、前記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率が3.0以下である。
【００１７】
さらに、本発明では、基板に形成された素子形成領域と、素子形成領域の周囲に形成された素子分離領域と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜とを有する半導体装置において、ゲート絶縁膜以外の素子分離領域及び層間絶縁膜の少なくとも一部が炭化水素(CHy1)と一部が置換基で置換された炭化水素(CHy2)で形成されており、y1とy2が0.8<y1,y2<1.2、y1≠y2の関係を満たすことを特徴とする。
【００１８】
前記素子形成領域上には、さらに、ゲート絶縁膜及ゲート電極を覆うように保護絶縁膜が形成されており、この保護絶縁膜の少なくとも一部は炭化水素(CHy1)と一部が置換基で置換された炭化水素(CHy2)で形成されており、y1とy2が0.8<y1,y2<1.2、y1≠y2の関係を満たす。ここで、好ましくは、前記ゲート絶縁膜の比誘電率は３．９以上である。
【００１９】
前記ゲート絶縁膜は、例えば、シリコン酸化膜又はシリコン酸窒化膜である。ここで、前記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率が3.0以下である。前記置換基は、窒素、硫黄、酸素又はハロゲンを含む。
【発明の効果】
【００２０】
本発明では、絶縁膜を炭化水素またはフッ化炭素で形成することにより、空隙なしで比誘電率を3.0以下にすることができる。
【００２１】
本発明では、水素またはフッ化炭素をCVD法により成膜することにより、絶縁膜の低誘電率化を図り、半導体装置の信号伝播遅延を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
次に、図１及び図２（Ａ）〜（Ｃ）を参照して、本発明の実施の形態について説明する。
【００２３】
まず、図１を参照して、本発明の半導体装置の構成を説明する。
【００２４】
シリコン基板１の素子形成領域には、ソース／ドレイン拡散層７が形成されている。素子形成領域の周囲には、素子分離領域としてのＳＴＩ部絶縁膜４が形成されている。ＳＴＩ部絶縁膜４は炭化水素(CHy、0.8<y<1.2)で形成されたCHy膜である。
【００２５】
素子形成領域上には、ゲート絶縁膜５を介して形成されたゲート電極６と、素子形成領域及び素子分離領域を覆うように形成された層間絶縁膜１０とが形成されている。このとき、ゲート絶縁膜５は、比誘電率３．９以上のＳｉＯ２，ＳｉＯＮ，Ｓｉ３Ｎ４の他、ＨｆＯ２等のｈｉｇｈ−ｋ材料で形成されても良い。層間絶縁膜１０はフッ化炭素(CFx、0.3<ｘ<0.6)で形成されている。
【００２６】
ゲート絶縁膜５及びゲート電極６を覆うようにサイドウォール８とＣＨｙ膜９が形成されている（ここで、サイドウォール8とＣＨｙ膜９とで保護絶縁膜が構成される）。また、シリコン基板１と層間絶縁膜１８との間にもＣＨｙ膜９が形成されている。ソース／ドレイン拡散層７及びゲート電極６には、金属層（プラグ）１１がそれぞれ接続されている。
【００２７】
次に、図２（Ａ）〜（Ｃ）をも参照して、本発明の半導体装置の製造方法について説明する。
【００２８】
まず、シリコン基板１上に熱酸化膜２を30nm形成し、CVD法により窒化膜３を200nm形成する。その後、フォトレジストをマスクとして使用して、窒化膜３、酸化膜２及びシリコン基板１を300nmだけエッチングし、シリコン基板１に素子分離のためのトレンチを形成する(図２(Ａ)参照)。
【００２９】
その後、マイクロ波励起のCVD法により、CHy膜４を500nm形成し、CMP法により、窒化膜３の高さまでエッチング・平坦化を行うう。その後、窒化膜３及び酸化膜２を除去する(図２(Ｂ)参照)。
【００３０】
その後、ゲート絶縁膜５を２nm及びゲート電極（ポリシリコン）６を200nm成膜し、フォトレジストをマスクにゲート電極（ポリシリコン）６をエッチングする。その後、フォトレジストをマスクにｎMOS領域には、Pを5×1014cm-2注入し、ｐMOS領域にはBを5×1014cm-2注入し、ソース/ドレイン拡散層7を形成する。次に、CVD法により、CHy膜を10nm成膜し、異方性エッチングにより、サイドウォール８を形成する。その後、さらに、フォトレジストをマスクにｎMOS領域には、Asを5×1015cm-2注入し、ｐMOS領域にはBを5×1015cm-2注入する。(図２(Ｃ)参照)。
【００３１】
続いて、CHy膜９を10nm成膜し、その上からCVD法により、層間絶縁膜としてCFx10を500nm形成する。
【００３２】
その後、フォト工程を行い、コンタクトホールを開口した後、TiN又はWを成膜してCMPを行うことにより、コンタクトホール中に金属層（メタル層）11を形成する。
【００３３】
このようにして、ゲート絶縁膜５以外の一部またはすべてがフッ化炭素（CFx）あるいは炭化水素(CHy）である半導体装置が形成される（図１参照）。ただし、0.3<ｘ<0.6、0.8<y<1.2である 。
【００３４】
このとき、CHy膜の比誘電率は2.5、CFx膜の比誘電率は、2.2である。また、CHyはアセチレン、CFxはC5F8を用いて成膜する。
【００３５】
このとき、平均的な比誘電率は2.5以下であり、通常のSiO2とSi3N4で構成される層の比誘電率は、4〜5であるのでトランジスタ間の容量での速度遅延は、1/1.8〜1/2となる。
【００３６】
また、合成した比誘電率は、3.0を超えない限りは、上記CHy膜４を形成する前に熱酸化を行って、SiO2膜を形成しておいてもよい。
【００３７】
上記CVDの反応ガスにBr、Clのようなハロゲンが含有しているガス（C2H2Cl2、CH2Cl2、CHClF2）を用いても良く、その場合、膜中にBr（CH3Br、C2H5Br、CH2Br2）、Clのようなハロゲンを含有する。
【００３８】
また、上記CVDの反応ガスにOが含有しているガス（CH3OCH3）を用いても良く、その場合には膜中にOが含有する。
【００３９】
また、上記CVDの反応ガスにNが含有しているガス（(CH3)3N、(CH3)2NH）を用いても良く、その場合、膜中にNが含有する。
【００４０】
上記CVDの反応ガスに硫黄が含有しているガスを用いても良く、その場合、膜中に硫黄が含有する。
【００４１】
また、上記、CFy膜10は、CHy膜8,9と組成の異なるCHy’膜であっても良い。
【００４２】
上述のように、本発明の半導体装置は、ゲート絶縁膜（シリコン酸化膜）以外の素子分離領域、層間絶縁膜及び保護絶縁膜の少なくとも一部がフッ化炭素(CFx、0.3<ｘ<0.6)又は炭化水素(CHy、0.8<y<1.2)で形成されている。
【００４３】
あるいは、本発明の半導体装置は、ゲート絶縁膜（シリコン酸化膜）以外の素子分離領域、層間絶縁膜及び保護絶縁膜の少なくとも一部が炭化水素(CHy1)と一部が置換基で置換された炭化水素(CHy2)で形成されている。ここで、y1とy2が0.8<y1,y2<1.2、y1≠y2の関係を満たす。そして、上記置換基は、窒素、硫黄、酸素又はハロゲンを含む。
【００４４】
このような構成を採用することにより、上記素子分離領域、層間絶縁膜及び保護絶縁膜の比誘電率を3.0以下にすることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体装置（MOSFET）の構成を示す図である。
【図２】本発明の半導体装置の製造方法を示す図である。
【図３】従来の半導体装置（MOSFET）の構成を示す図である。
【符号の説明】
【００４６】
１  シリコン基板
4  STI部絶縁膜(CHy)
5  ゲート絶縁膜
6  ゲート電極
7  ソース/ドレイン拡散層
8  サイドウォール(CHy)
9  CHy層
10層間絶縁膜(CFx)
11  コンタクトホール部の金属層
12  SiO2膜
13  STI部絶縁膜(CVD堆積したSIO2膜)
14  ゲート絶縁膜
15  ゲート電極
16  サイドウォール（Si3N4膜）
17  SiO2膜
18  層間絶縁膜（BPSG）
19  コンタクトホール部の金属層
【図１】
2006202818.tif 000003
【図２】
2006202818.tif 000004
【図３】
2006202818.tif 000005