(57)【要約】     【課題】  書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復できて、書き込み状態、および消去状態の特性劣化を防止することができる半導体不揮発性メモリ装置を提供する。    【解決手段】  この半導体不揮発性メモリ装置によれば、アニール部をなす抵抗体１３が半導体不揮発性メモリＭ１に対してアニール処理を行うことによって、データの書き換えと消去の繰り返しによって生じた第１絶縁膜７中のトラップ準位の増大と絶縁膜界面での界面準位の増加を解消できる。したがって、アニール部をなす抵抗体１３を備えたことで、書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復でき、書き込み状態、および消去状態の特性劣化を防止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電荷保持部とこの電荷保持部に隣接する絶縁部とを有すると共に上記電荷保持部に電荷を保持させることによって情報を記憶する半導体不揮発性メモリと、
上記半導体不揮発性メモリに対してアニール処理を行うアニール部とを備えることを特徴とする半導体不揮発性メモリ装置。
【請求項２】
請求項１に記載の半導体不揮発性メモリ装置において、
上記半導体不揮発性メモリは、
半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されて上記電荷保持部をなす電荷保持層と、
上記電荷保持層上に形成されて上記第１の絶縁膜とで上記絶縁部をなす第２の絶縁膜と、
上記第２の絶縁膜上に形成されたゲート電極と、
上記第１の絶縁膜下に形成されたチャネル領域と、
上記チャネル領域の両端に形成された一対の拡散層領域と、
素子分離領域とを有することを特徴とする半導体不揮発性メモリ装置。
【請求項３】
請求項１に記載の半導体不揮発性メモリ装置において、
上記半導体不揮発性メモリは、
半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の側壁に対向するように形成されて上記電荷保持部をなす電荷保持層と、
上記ゲート電極の側壁と上記電荷保持層との間に形成されて上記絶縁部をなす側壁絶縁膜と、
上記ゲート絶縁膜下に形成されたチャネル領域と、
上記チャネル領域の両端に形成された一対の拡散層領域と、
素子分離領域とを有することを特徴とする半導体不揮発性メモリ装置。
【請求項４】
請求項２または３に記載の半導体不揮発性メモリ装置において、
上記半導体不揮発性メモリを含む半導体不揮発性メモリセルを複数有するメモリセルアレイと、
上記アニール部に電流を供給するアニール電流供給回路と、
上記アニール電流供給回路を制御して上記電流の供給を制御する制御回路とを備えたことを特徴とする半導体不揮発性メモリ装置。
【請求項５】
請求項１に記載の半導体不揮発性メモリ装置において、
上記半導体不揮発性メモリは素子分離領域を有し、
上記アニール部は、
上記素子分離領域の中に埋め込まれた導電性材料で作製された導電部を有することを特徴とする半導体不揮発性メモリ装置。
【請求項６】
請求項１に記載の半導体不揮発性メモリ装置において、
上記半導体不揮発性メモリはゲート電極を有し、
上記アニール部は、
上記ゲート電極と、
上記ゲート電極の両端に形成されたコンタクトとを有することを特徴とする半導体不揮発性メモリ装置。
【請求項７】
請求項５に記載の半導体不揮発性メモリ装置において、
上記導電部をなす上記導電性材料は、ポリシリコンであることを特徴とする半導体不揮発性メモリ装置。
【請求項８】
請求項４に記載の半導体不揮発性メモリ装置において、
上記アニール部は、
上記メモリセルアレイの上に消去ブロックごとに配置されたことを特徴とする半導体不揮発性メモリ装置。
【請求項９】
請求項８に記載の半導体不揮発性メモリ装置において、
上記アニール部は、
ペルチェ素子を有していることを特徴とする半導体不揮発性メモリ装置。
【請求項１０】
請求項５乃至９のいずれか１つに記載の半導体不揮発性メモリ装置が記憶する情報を消去する方法であって、
所定の回数だけ消去とベリファイとを繰り返す第１の消去動作と、
上記第１の消去動作による消去が不完全ある場合に、上記アニール部に電流を流して、アニール処理を行ってから、消去とベリファイとを行うことを特徴とする半導体不揮発性メモリ装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体不揮発性メモリ装置に関し、特に、電荷を電荷保持層に保持して情報を記憶する半導体不揮発性メモリ装置に関し、書き込みと消去の繰り返しによる特性劣化を回復できる半導体不揮発性メモリ装置およびその消去方法に関する。
【背景技術】
【０００２】
近年、携帯情報端末機器などの普及に伴って、電源を切っても情報を記憶し続ける半導体不揮発性メモリが広く使われるようになった。このような半導体不揮発性メモリとして、現在、フラッシュメモリが広く用いられている。フラッシュメモリは、周りを絶縁膜で囲まれたフローティングゲートと呼ばれる電荷保持層に電荷を蓄え情報を記憶するもので、フローティングゲートの材料としては導電性のポリシリコンが主に用いられてきた。
【０００３】
ところが、上記のように電荷保持層に導電性の物質を用いると、その周りの絶縁膜に一カ所でもリークパスが存在すると、ほとんどの電荷が上記リークパスを通じて失われるため、電荷保持能力が低下し易いという問題があった。
【０００４】
上記問題を解決するため、近年、電荷保持層として、内部に電荷トラップを含む絶縁性の材料を用いる、いわゆるＭＯＮＯＳ(メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ)型のメモリが多数提案されている。たとえば、「Ｅxtended Ａbstracts of the １９９９ International Ｃonference on Ｓolid Ｓtate Ｄevices and Ｍaterials，Ｔokyo，１９９９，pp.５２２−５２３」(１９９９年国際固体素子材料会議の増補版要約の５２２〜５２３頁)に示すＭＯＮＯＳ型のメモリは、バーチャルグラウンド方式のセルアレイを用いることにより、１つのセルで２ビットを記憶させることができるようにしたものである。
【０００５】
電荷保持層にシリコン窒化膜などの絶縁性膜を用いると、この電荷保持層に導電性膜を用いた従来のフラッシュメモリに比べて、絶縁膜にピンホールなどがあっても電荷が逃げにくいなどの利点があるため、現在積極的に開発が進められている。
【０００６】
図１１を参照して、上述のように、電荷保持層として絶縁膜を用いた半導体不揮発性メモリについて説明する。半導体基板２０１上に、酸化膜２０７、シリコン窒化膜２０３、酸化膜２０８からなるいわゆるＯＮＯ(Ｏxide/Ｎitride/Ｏxide)膜と呼ばれるゲート絶縁膜が堆積され、その上部にゲート電極２０２が配置されている。また、上記ゲート絶縁膜下には、チャネル領域が配置され、チャネル領域の両側にソース領域２１０とドレイン領域２１１が配置されている。
【０００７】
上記従来の半導体不揮発性メモリの動作を以下に説明する。まず、データの書き込みは、電子をシリコン窒化膜２０３にトラップさせることにより、トランジスタのしきい値を増大させることにより行う。具体的には、例えばゲート電極２０２に８Ｖを印加し、ドレイン２１１に５Ｖを印加し、ソース２１０および基板２０１に０Ｖを印加する。これにより、ドレイン２１１近傍で発生するホットエレクトロンをシリコン窒化膜２０３に注入し、トラップさせる。
【０００８】
一方、データの消去は上記トラップされた電子を、ホールをシリコン窒化膜２０３中に注入することによって中和させ、トランジスタのしきい値を下げることにより行う。具体的には、例えば、ゲート電極２０２に−６Ｖを印加し、ドレイン１１に５Ｖを印加し、基板２０１に０Ｖ印加し、ソース１０をフローティングにする。これにより、ドレイン２１１と基板２０１間にバンド間トンネリングにより発生したホットホールをシリコン窒化膜２０３中に注入する。
【０００９】
しかしながら、従来の半導体不揮発性メモリには以下に説明する問題点があった。一般的に、ホールが酸化膜中に注入されると、酸化膜中のトラップ準位が増加し、また界面準位も増加することが知られている。したがって、消去をホットホール注入により行うと、酸化膜中のトラップ準位が増加し、また、シリコンと酸化膜との間の界面準位も増加してしまう。
【００１０】
酸化膜中のトラップ準位が増加すると、データ書き込み時にシリコン窒化膜だけではなく酸化膜中にも電子がトラップされ、その分だけしきい値が増大する。
【００１１】
よって、同じ時間だけ書き込みを行うと、酸化膜にトラップのある場合の電流電圧特性は図１２(Ａ)に示す曲線３３３のようになり、酸化膜に電子がトラップされない場合の特性である曲線３３４に比べて書き込み量が多くなる。一方、書き込みが完了したか否かを判定するベリファイ回路は、酸化膜中に電子がトラップされている場合でも、しきい値が増大するため書き込み完了と判断してしまう。ところが、酸化膜にトラップされた電子は非常に不安定であり、正常に書き込みされた場合と比較して短時間で基板へ放出される。
【００１２】
すなわち、酸化膜中にトラップ準位が多数存在すると、電荷保持膜であるシリコン窒化膜に十分電荷が保持されていない状態でも書き込みベリファイを通過してしまうため、データの保持特性が非常に悪くなる。
【００１３】
一方、シリコンと酸化膜との間の界面準位が増加すると、サブスレッショルド特性が劣化し、界面における移動度も劣化する。よって、同じ時間だけ消去を行うと、界面準位が多数ある場合の電流電圧特性は、移動度が劣化しているため、図１２(Ａ)の曲線３３５のようになり、界面準位がほとんど無い場合の特性である曲線３３６に比べて電流量が少なくなってしまう。よって、データ読み出し時のドライブ電流が減少してしまうため、読み出しスピードが遅くなってしまうという問題がある。
【００１４】
また、シリコンと酸化膜との間の界面準位が多数存在すると、サブスレッショルド特性が劣化しているので、図１２(Ｂ)の曲線３３５に示す通り、界面準位がほとんど無い場合の特性である曲線３３６に比べてリーク電流が増加してしまうという問題もある。
【非特許文献１】「Ｅxtended Ａbstracts of the １９９９ International Ｃonference on Ｓolid Ｓtate Ｄevices and Ｍaterials，Ｔokyo，１９９９，pp.５２２−５２３」(１９９９年,固体素子材料国際会議の増補版要約の５２２〜５２３頁)
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、この発明の課題は、書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復できて、書き込み状態、および消去状態の特性劣化を防止することができる半導体不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、この発明の半導体不揮発性メモリ装置は、電荷保持部とこの電荷保持部に隣接する絶縁部とを有すると共に上記電荷保持部に電荷を保持させることによって情報を記憶する半導体不揮発性メモリと、
上記半導体不揮発性メモリに対してアニール処理を行うアニール部とを備えることを特徴としている。
【００１７】
この発明の半導体不揮発性メモリ装置によれば、上記アニール部が上記半導体不揮発性メモリに対してアニール処理を行うことによって、データの書き換えと消去の繰り返しによって生じた絶縁部中のトラップ準位の増大と絶縁部界面での界面準位の増加を解消できる。
【００１８】
前述の如く、上記絶縁部中のトラップ準位の増大はデータの保持特性の劣化を招き、絶縁部界面での界面準位の増加は消去時の電流量減少に伴う読み出しスピードの劣化を招くのである。
【００１９】
したがって、この発明によれば、上記アニール部を備えたことで、書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復でき、書き込み状態、および消去状態の特性劣化を防止できる。
【００２０】
ここで、上記アニール処理によって、絶縁部としての絶縁膜中のトラップ準位の増大と絶縁膜界面での界面準位の増加とを解消する点についてより詳しく説明する。
【００２１】
上述の如く、上記絶縁膜の増加したトラップ準位および界面準位は適当な温度、例えば２００℃〜３００℃でアニール処理を行えば減少し、ほぼ劣化前の状態に回復することがわかっている。以下に、界面準位の測定方法として知られるチャージポンピング法の原理と、その方法を用いて測定した半導体不揮発性メモリの絶縁膜界面準位の、劣化前、劣化後、回復後の結果を説明する。
【００２２】
図８に、チャージポンピング法の測定系を示す。今、基板１０１がＰ型であるＮチャネル型の不揮発性メモリの場合を考える。ソース１１０、ドレイン１１１、および基板１０１は０Ｖに固定し、さらに基板１０１には電流計１１５をつなげておく。
【００２３】
ここで、パルスジェネレータ１１４からゲート電極１０２に、図９に示す電圧波形(ａ)の電圧を印加した場合の現象を考える。この電圧波形(ａ)は、図９に示すように、最小値が蓄積電圧以下であり、最大値が反転電圧以上である振り幅を持った方形波連続パルス状の電圧波形である。まず、ゲート電圧が低い蓄積状態では上記界面準位にはホールがトラップされており、ゲート電圧が上昇し反転状態になると、ソース１１０およびドレイン１１１から流れてきた電子と、上記界面準位にトラップされていたホールが再結合すると共に、今度は電子が上記界面準位にトラップされる。次に、ゲート電圧が下がって蓄積状態になると基板１０１からきたホールと上記界面準位にトラップされていた電子が再結合する。したがって、基板１０１に取り付けた電流計１１５には上述の再結合電流が観測でき、その再結合電流は、界面準位密度およびゲート印加パルスの周波数に比例することが分かる。したがって、上記再結合電流(ＣＰ電流と呼ばれる)を測定すれば、界面準位密度が測定できる。
【００２４】
ここで、図９に電圧波形(ｂ)で示すように、パルス電圧の最大値が反転電圧に達しないパルス電圧波形、および、図９に電圧波形(ｃ)で示すように、パルスの最低電圧が蓄積電圧に達しないパルス電圧波形では、再結合が起こらず、再結合電流(ＣＰ電流)は流れない。
【００２５】
ちなみに、図１０には、パルス高さを一定にし、パルスの最小電圧(Ｖbase)を変化させた時の再結合電流(ＣＰ電流)を示す。図１０において、曲線１３０はデータの書き込みと消去の繰り返し前の再結合電流を示し、曲線１３１はデータの書き込みと消去の繰り返し後の再結合電流を示し、曲線１３２は、上記データの書き込みと消去の繰り返しの後に、２５０℃のアニール処理を追加した後の再結合電流を測定した結果を示す。図１０の測定結果から、アニール処理によって絶縁膜の界面準位が回復することが確認できる。
【００２６】
このように、この発明の半導体不揮発性メモリ装置によれば、上記アニール部によるアニール処理によって、上記絶縁部のトラップ準位、および界面準位を減少させることができるので、書き込みと消去とを繰り返して、上記準位が増加してきた場合でも、書き込み状態と消去状態の特性劣化を回復させることができる。
【００２７】
また、一実施形態の半導体不揮発性メモリ装置では、上記半導体不揮発性メモリは、
半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されて上記電荷保持部をなす電荷保持層と、
上記電荷保持層上に形成されて上記第１の絶縁膜とで上記絶縁部をなす第２の絶縁膜と、
上記第２の絶縁膜上に形成されたゲート電極と、
上記第１の絶縁膜下に形成されたチャネル領域と、
上記チャネル領域の両端に形成された一対の拡散層領域と、
素子分離領域とを有する。
【００２８】
この実施形態の半導体不揮発性メモリ装置では、アニール部が半導体不揮発性メモリに対してアニール処理を行うことによって、書き込みと消去の繰り返しにより発生した第１の絶縁膜中のトラップ準位、および第１の絶縁膜の界面準位を減少させる。これにより、上記第１の絶縁膜の上記準位が増加してきた場合でも、上記アニール処理によって、書き込み状態と消去状態の特性劣化を回復させることができる。
【００２９】
また、一実施形態の半導体不揮発性メモリ装置では、上記半導体不揮発性メモリは、
半導体基板上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の側壁に対向するように形成されて上記電荷保持部をなす電荷保持層と、
上記ゲート電極の側壁と上記電荷保持層との間に形成されて上記絶縁部をなす側壁絶縁膜と、
上記ゲート絶縁膜下に形成されたチャネル領域と、
上記チャネル領域の両端に形成された一対の拡散層領域と、
素子分離領域とを有する。
【００３０】
この実施形態の半導体不揮発性メモリ装置では、アニール部が半導体不揮発性メモリに対してアニール処理を行うことによって、書き込みと消去の繰り返しにより発生した側壁絶縁膜中のトラップ準位、および側壁絶縁膜の界面準位を減少させる。これにより、上記側壁絶縁膜の上記準位が増加してきた場合でも、上記アニール処理によって、書き込み状態と消去状態の特性劣化を回復させることができる。
【００３１】
また、一実施形態の半導体不揮発性メモリ装置は、上記半導体不揮発性メモリを含む半導体不揮発性メモリセルを複数有するメモリセルアレイと、
上記アニール部に電流を供給するアニール電流供給回路と、
上記アニール電流供給回路を制御して上記電流の供給を制御する制御回路とを備えた。
【００３２】
この実施形態の半導体不揮発性メモリ装置では、アニール電流供給回路からアニール部に電流を供給すると共に、上記制御回路によって上記電流を制御できる。したがって、この実施形態によれば、メモリセルが多数存在するメモリセルアレイに対しても、効率よくアニール処理を行うことが可能となり、上記アニール処理によって、書き込み状態と消去状態の特性劣化を回復させることができる。
【００３３】
また、一実施形態の半導体不揮発性メモリ装置は、上記半導体不揮発性メモリは素子分離領域を有し、上記アニール部は、上記素子分離領域の中に埋め込まれた導電性材料で作製された導電部を有する。
【００３４】
この実施形態によれば、素子分離領域中に埋め込まれた導電性材料で作製された導電部に電流を流すことによって、劣化した部分(絶縁部)の温度を効率よく上昇させて絶縁部をアニールできる。また、アニール部が、通常は絶縁膜を埋め込む素子分離領域に埋め込まれているので、チップ面積が増加することはない。
【００３５】
また、一実施形態の半導体不揮発性メモリ装置は、上記半導体不揮発性メモリはゲート電極を有し、
上記アニール部は、
上記ゲート電極と、
上記ゲート電極の両端に形成されたコンタクトとを有する。
【００３６】
この実施形態によれば、上記アニール部は、上記ゲート電極の両端に形成されたコンタクトから、ゲート電極の一方の端から他方の端に電流を流すことによって、劣化した部分(絶縁部)の温度を効率よく上昇させることが可能となる。また、アニール部として、ゲート電極を利用しているため、チップ面積が増加することはない。
【００３７】
また、一実施形態の半導体不揮発性メモリ装置は、上記導電部をなす上記導電性材料は、ポリシリコンである。
【００３８】
この実施形態によれば、導電部をなす導電性材料をポリシリコンとすることで、ボイドなどの埋め込み不良などが起こらず、導電部を素子分離領域の中に容易に埋め込むことが可能となる。また、ポリシリコン中の不純物濃度を変化させることにより、ポリシリコンの抵抗率を所望の値に設定できる。このため、上記アニール部が有する導電部に与える電圧と電流を自由に設定でき、回路設計の自由度を増すことができる。
【００３９】
また、一実施形態の半導体不揮発性メモリ装置では、上記アニール部は、上記メモリセルアレイの上に消去ブロックごとに配置されている。
【００４０】
この実施形態の半導体不揮発性メモリ装置では、半導体不揮発性メモリセルを複数備えるメモリセルアレイに対して、アニール部が消去ブロックごとに配置されるので、アニール処理を効率よく行うことが可能となり、書き込み状態と消去状態の特性劣化を回復させることができる。
【００４１】
また、一実施形態の半導体不揮発性メモリ装置では、上記アニール部は、ペルチェ素子を有している。
【００４２】
この実施形態では、アニール部としてペルチェ素子を用いることにより、劣化した部分(絶縁部)のアニール処理を効率良く行うことが可能となる。また、ペルチェ素子の吸熱部分を、ペルチェ素子の放熱部分を取り囲むように配置すれば、劣化した部分(絶縁部)以外の部分の温度を低く保ったまま所望の場所の温度のみを上昇させることが可能となる。
【００４３】
また、一実施形態の半導体不揮発性メモリ装置の消去方法は、上記半導体不揮発性メモリ装置が記憶する情報を消去する方法であって、所定の回数だけ消去とベリファイとを繰り返す第１の消去動作と、上記第１の消去動作による消去が不完全である場合に、上記アニール部に電流を流して、アニール処理を行ってから、消去とベリファイとを行う。
【００４４】
この実施形態の半導体不揮発性メモリ装置の消去方法によれば、書き込みと消去の回数が少なく絶縁部が劣化していない半導体不揮発性メモリに対しては、アニール処理を施すことなく、第１の消去動作のみによる通常の消去動作が行われる。一方、書き込みと消去の回数が多く、絶縁膜が劣化している半導体不揮発性メモリセルに対しては、アニール処理を施し、上記絶縁部の劣化を回復させることができる。
【００４５】
このような消去方法で半導体不揮発性メモリの消去を行うことで、一例として、通常は１０万回程度までしか保障できなかった半導体不揮発性メモリの書き込みと消去の繰り返し特性が１００万回程度まで保障できるようになり、半導体不揮発性メモリの使用用途を大幅に広げることが可能となる。
【発明の効果】
【００４６】
この発明の半導体不揮発性メモリ装置によれば、アニール部が半導体不揮発性メモリに対してアニール処理を行うことによって、データの書き換えと消去の繰り返しによって生じた絶縁部中のトラップ準位の増大と絶縁部(絶縁膜)界面での界面準位の増加を解消できる。したがって、この発明によれば、アニール部を備えたことで、書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復でき、書き込み状態、および消去状態の特性劣化を防止できる。したがって、この発明の半導体不揮発性メモリ装置によれば、寿命回数を格段に延ばすことができ、使用用途を大幅に広げることが可能となる。
【発明を実施するための最良の形態】
【００４７】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４８】
(第１の実施の形態)
図１は、この発明の半導体不揮発性メモリ装置の第１実施形態の素子構造を示す断面図である。この第１実施形態の半導体不揮発性メモリ装置は、半導体不揮発性メモリとしてのＮチャネル型のメモリトランジスタＭを備える。
【００４９】
図１に示すように、この第１実施形態の半導体不揮発性メモリ装置は、Ｐ型の半導体基板１に溝状に加工された素子分離領域１２を備え、上記素子分離領域１２の中に、導電部としての抵抗体１３が埋め込まれている。この抵抗体１３は、導電性のポリシリコンで構成されると共に、絶縁膜９で囲まれている。  上記抵抗体１３および絶縁膜９がアニール部を構成している。
【００５０】
上記半導体基板１上に第１絶縁膜７、電荷保持部としての電荷保持層３、第２絶縁膜８が順に形成され、第２絶縁膜８の上に導電性のゲート電極２が形成されている。
【００５１】
上記第１絶縁膜７は、シリコン酸化膜、またはシリコン酸窒化膜で形成され、その膜厚は１ｎｍから１０ｎｍ程度の範囲に設定することができる。また、電荷保持層３はシリコン窒化膜で形成され、その膜厚は２ｎｍから２０ｎｍ程度の範囲に設定することができる。上記電荷保持層３をなすシリコン窒化膜の内部には安定な電荷トラップが多数存在する。この電荷トラップに電荷を注入し、保持させるとチャネル領域１ｃのしきい値が上昇する結果、情報を記憶させることが可能である。
【００５２】
上記第２絶縁膜８はＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法により形成されたシリコン酸化膜よりなり、その膜厚は、上記シリコン窒化膜からなる電荷保持層３中に保持した電荷がゲート電極２にトンネルせず、かつゲート電極２から電荷保持層３中にホールが注入されない膜厚である２ｎｍから１０ｎｍ程度に設定することができる。導電性のゲート電極２は、たとえばＮ型にドープされたポリシリコンで作製される。
【００５３】
上記第１絶縁膜７下には上記チャネル領域１ｃが存在し、チャネル領域１ｃの両側にはそれぞれ、Ｎ型の高濃度不純物領域よりなる第１拡散層領域１０と、第２拡散層領域１１とが形成されている。上記第１拡散層領域１０、第２拡散層領域１１は、ソースまたはドレインとして機能する。上記第１拡散層領域１０と第２拡散層領域１１とチャネル領域１ｃと第１絶縁膜７と電荷保持層３と第２絶縁膜８とゲート電極２および素子分離領域１２が半導体不揮発性メモリであるメモリトランジスタＭ１を構成している。
【００５４】
この実施形態の半導体不揮発性メモリ装置では、アニール部を構成する上記抵抗体１３に電流を流して発熱させることで、半導体不揮発性メモリＭ１に対してアニール処理することによって、データの書き込みと消去を繰り返すにしたがって増加する第１絶縁膜７のトラップ準位や界面準位を、劣化前の状態程度に回復させることができる。
【００５５】
すなわち、この実施形態によれば、上記アニール部をなす抵抗体１３を備えたことで、書き込みと消去とを繰り返した場合でも、ホットホール注入による第１絶縁膜７のダメージを回復でき、書き込み状態、および消去状態の特性劣化を防止できる。
【００５６】
なお、上記トラップ準位や界面準位を回復させるための別のアニール部として、ゲート電極２の両端にコンタクトを取り、このゲート電極２の一方の端から他方の端に電流を流すことによってゲート電極２を発熱させるアニール部を備えてもよい。このアニール部によれば、アニール部として、ゲート電極２を利用しているので、チップ面積が増加することはない。
【００５７】
次に、上記半導体不揮発性メモリ装置の製造方法を以下に説明する。まず、Ｐ型の半導体基板１を、フォトレジストを用いてパターニングした後、エッチング法により半導体基板１中に溝型の素子分離領域１２を形成する。その後、酸素雰囲気中、９００℃、３０分程度の熱処理を行い、溝型の素子分離領域１２の内側を含めた半導体基板１の全体を酸化し、絶縁膜９となる膜を形成する。
【００５８】
その後、適度な不純物を含むポリシリコンを半導体基板１全面に堆積した後、エッチバックを行うことによって、溝型の素子分離領域１２の部分のみに抵抗体１３となるポリシリコンを埋め込む。次に、必要に応じてイオン注入法により、しきい値調整のための不純物をチャネル領域１ｃに注入する。その後、酸素雰囲気中で、９００℃、３０分程度の熱処理を行い、第１絶縁膜７を形成する。その後、ＣＶＤ法により電荷保持層となるシリコン窒化膜３を形成し、その後ＣＶＤ法により第２絶縁膜８となるシリコン酸化膜を形成する。その後、ＣＶＤ法によりゲート電極２となるポリシリコン膜を形成する。
【００５９】
次に、フォトレジストを用いてパターニングした後、エッチング法によりゲート電極２を形成する。その後、イオン注入により、砒素イオンをエネルギー２０ＫｅＶ程度、注入量３×１０１５ (１/ｃｍ２)程度で、上記ゲート電極２をマスクとして注入し、その後、ＲＴＡ(Ｒapid Ｔhermal Ａnnealing)法により１０００℃、１０秒程度の熱処理を行い、上記注入した不純物を活性化させることによって、第１拡散層領域１０と第２拡散層領域１１を形成する。
【００６０】
その後は、通常用いられる方法で、第１拡散層領域１０、第２拡散層領域１１、ゲート電極２、および素子分離領域１２中のポリシリコンからなる導電部としての抵抗体１３へのコンタクトホール(図示せず)を形成し、さらに、このコンタクトホールへの配線処理が行われる。上記抵抗体１３とコンタクトホールおよび配線がアニール部を構成している。以上により、上記半導体不揮発性メモリ装置が完成する。
【００６１】
上記構成の半導体不揮発性メモリ装置の動作を以下に説明する。ここで、データの書き込み状態とは、シリコン窒化膜からなる電荷保持層３中に電子が保持された状態、つまり、メモリトランジスタＭ１(半導体不揮発性メモリ)のしきい値が高い状態とする。一方、データの消去状態とは、電荷保持層３中に、電子が無い状態、つまり、メモリトランジスタＭ１のしきい値が低い状態のこととする。
【００６２】
また、上記半導体不揮発性メモリであるメモリトランジスタＭ１は、電荷保持層３を、その内部にトラップ準位を含む絶縁膜であるシリコン窒化膜としているので、図１に示すように、第１の拡散層領域１０に近い領域３ａと、第２の拡散層領域１１に近い領域３ｂの２ヶ所にそれぞれ独立にデータを記憶させることができる。つまり、１つのメモリトランジスタＭ１で、２ビットを記憶することが可能である。
【００６３】
まず、電荷保持層３の領域３ａへのデータの書き込みは、次のように行う。すなわち、ドレインとして機能する第１の拡散層領域１０に５Ｖ、ソースとして機能する第２の拡散層領域に０Ｖ、ゲート電極２に約８Ｖ、基板１に０Ｖをそれぞれ印加する。これにより、第１の拡散層領域１０付近のチャネル領域１ｃで発生するホットエレクトロンを、電荷保持層３の領域３ａ中のシリコン窒化膜にトラップさせることにより上記データの書き込みを行う。
【００６４】
一方、上記電荷保持層３の領域３ａに書き込まれたデータの読み込みは、ドレインおよびソースを上記領域３ａへの書き込みの場合と逆にする、いわゆるリバースリードによって行う。つまり、この読み込みでは、第２の拡散層領域１１をドレイン、第１の拡散層領域１０をソースとして機能させ、ゲート電極２に約４Ｖ、第２の拡散層領域１１に約１.５Ｖ、第１の拡散層領域１０および基板１に０Ｖを印加し、ソース-ドレイン間に流れる電流量の大小によって、データの書き込み状態か消去状態かを判別する。つまり、領域３ａ中に電子が所定量以上存在すると、領域３ａ下の部分のチャネル領域１ｃのしきい値が上昇し、ソース−ドレイン間に流れる電流量が少なくなるので、書き込み状態と判別することができる。逆に、領域３ａ中に電子が所定量未満だけ存在すると、領域３ａ下のチャネル領域１ｃのしきい値が下降し、ソース−ドレイン間に流れる電流量が多くなるので、消去状態と判別することができる。
【００６５】
また、書き込んだ領域３ａと逆側の領域３ｂ中に電子が有っても無くても、上記読み出し時の電圧によれば、領域３ｂ下の部分のチャネル領域１ｃはピンチオフしているので、ソース−ドレイン間の電流量は領域３ｂの影響を受けない。したがって、２ビット動作が可能となる。
【００６６】
上記電荷保持層３の領域３ｂへのデータの書き込みと読み出しは、上記領域３ａへの書き込み、読み出しの場合に対して、ソースとドレインを逆にすることによって、上述の領域３ａにおける説明と全く同じ方法によって実現することができる。
【００６７】
次に、電荷保持層３の領域３ａへ書き込まれたデータの消去は、バンド間トンネリングによるホットホールを領域３ａ中に注入することによって行う。具体的には、ゲート電極２に約−６Ｖ、第１の拡散層領域１０に約５Ｖ、基板１に０Ｖをそれぞれ印加すると共に、第２の拡散層領域１１をフローティングにすることによって、第１の拡散層領域１０付近で発生するホットホールを領域３ａに注入し、トラップされている電子を中和することによって行う。
【００６８】
一方、領域３ｂに書き込まれたデータの消去は、ゲート電極２に約−６Ｖ、第２の拡散層領域１１に約５Ｖ、基板１に０Ｖをそれぞれ印加すると共に、第１の拡散層領域１０をフローティングにすることによって、第２の拡散層領域１１付近で発生するホットホールを領域３ｂに注入し、トラップされている電子を中和することによって行う。
【００６９】
以上のような書き込みと消去が繰り返されると、第１絶縁膜７中ではトラップ準位が増加し、シリコン−絶縁膜界面では界面準位が増加するので、第１絶縁膜７は劣化する。
【００７０】
これに対し、この実施の形態の半導体不揮発性メモリ装置では、上記のように劣化した第１絶縁膜７を、素子分離領域１２の中に埋め込まれて周りを絶縁膜９で囲まれたポリシリコンからなる抵抗体１３に電流を流すことによって抵抗体１３の温度を上昇させて、メモリトランジスタＭ１をアニール処理する。このアニール処理によって、上記第１絶縁膜７のトラップ準位、および界面準位を減少させることができるので、書き込みと消去とを繰り返して、上記準位が増加してきた場合でも、書き込み状態と消去状態の特性劣化を回復させることができる。したがって、上記書き込みと消去とで劣化した第１絶縁膜７は回復し、読み出しスピードおよびデータ保持能力の劣化を防ぐことができる。したがって、この実施形態の半導体不揮発性メモリ装置によれば、寿命回数を格段に延ばすことができ、使用用途を大幅に広げることが可能となる。
【００７１】
(第２の実施の形態)
次に、図３に、本発明の第２実施形態として、図１の半導体不揮発性メモリとしてのメモリトランジスタＭ１からなるメモリセルを複数個含んでいるメモリセルアレイ１６を有する半導体不揮発性メモリ装置を示す。
【００７２】
図３のブロック図に示すように、この第２実施形態は、上記メモリセルアレイ１６と、このメモリセルアレイ１６に接続されたＸデコーダ１８,Ｙデコーダ１９およびアニール電流供給回路１７を備える。上記Ｘデコーダ１８,Ｙデコーダ１９およびアニール電流供給回路１７は、制御回路２０によって制御される。また、上記Ｙデコーダ１９はセンスアンプ２２に接続されており、このセンスアンプ２２はパルス回数カウンタ２１,上記制御回路２０および入出力回路２３に接続されている。
【００７３】
上記メモリセルアレイ１６の構成を図５に示す。図５(Ａ)はメモリセルアレイ１６の平面図であり、図５(Ｂ)は図５(Ａ)のＡ−Ａ’線断面図であり、図５(Ｃ)は図５(Ａ)のＢ−Ｂ’線断面図である。
【００７４】
図５(Ｂ)に示すように、メモリセル(メモリトランジスタＭ１)を行列状に複数個並べてメモリセルアレイ１６にした場合、素子分離領域１２およびその中に埋め込まれた導電性のポリシリコン製の抵抗体１３は、ビット線２４と平行に延在している。
【００７５】
図５(Ａ),図５(Ｃ)に示すように、上記複数のメモリセルのゲート電極２は、同一行ごとにワード線２６に接続され、それぞれのワード線２６は上記Ｘ−デコーダ１８に接続されている。また、図５(Ａ),図５(Ｂ)に示すように、上記メモリセルの第１の拡散層領域１０は同一列ごとにコンタクト２７でソース線２５に接続されている。また、図５(Ａ),図５(Ｃ)に示すように、上記メモリセルの第２の拡散層領域１１は同一列ごとにコンタクト２７でビット線２４に接続されている。上記ソース線２５とビット線２４は、それぞれＹデコーダ１９を経由してセンスアンプ２２に接続されている。
【００７６】
このセンスアンプ２２は外部とデータをやり取りするための入出力回路２３が接続されている。また、素子分離領域１２中に埋め込まれた導電性のポリシリコン製の抵抗体１３はアニール電流供給回路１７に接続されている。そして、制御回路２０は、アニール電流供給回路１７、パルス回数カウンタ２１、Ｘデコーダ１８、Ｙデコーダ１９、センスアンプ２２に接続されている。
【００７７】
一般的な半導体不揮発性メモリの制御方法としては、書き込み直後に、書き込みベリファイが行われ、消去直後には消去ベリファイが行われる。書き込みベリファイとは、メモリセルにデータが確実に書き込まれていることを確認する動作であり、具体的にはメモリセルトランジスタＭ１のしきい値が所定の値より高くなっていることを確認する動作である。また、消去ベリファイ動作とは、メモリセルのデータが確実に消去されていることを確認する動作であり、具体的にはメモリセルトランジスタＭ１のしきい値が所定の値より低くなっていることを確認する動作である。  
【００７８】
この実施形態において、書き込みと消去が繰り返された場合の第１絶縁膜７の劣化の程度は、消去ベリファイの際のベリファイ繰り返し回数で判断される。具体的には、消去スピードは第１絶縁膜７の劣化が進行すると共に遅くなるため、あらかじめ設定した消去ベリファイ繰り返し回数を超えても消去ベリファイをパスしなかった場合にその絶縁膜７は劣化したと判断する。
【００７９】
ここで、図６に示す消去時のフローチャートを用いて、消去時の動作シーケンスを説明する。
【００８０】
まず、しきい値が負になるオーバーイレースを防止するために、ステップＳ１〜Ｓ３において消去前書き込みを行う。具体的には、ステップＳ１で、制御回路２０はＸデコーダ１８を通じて所望のワード線２６を８Ｖにし、Ｙデコーダ１９を通じて所望のビット線２４を５Ｖにし、基板１およびソース線２５を０Ｖにすることによって、発生したホットエレクトロンを電荷保持層３に注入し、データを書き込む。
【００８１】
その後、ステップＳ２で、上記書き込みを行ったメモリセルのしきい値電圧の検証を行う。ステップＳ３で、上記検証の結果、上記しきい値電圧が所望のしきい値未満であれば、書き込み不完全としてステップＳ１に戻り、上記メモリセルのしきい値電圧が所望のしきい値以上になるまでステップＳ１からＳ３を繰り返す。ステップＳ３で、上記しきい値電圧が所望のしきい値以上であればＳ４に進み、消去回数をカウントするカウント値Ｎが１にセットされる。
【００８２】
その後、ステップＳ５において、制御回路２０は、Ｘデコーダ１８を経由して所望のワード線２６を−６Ｖにし、Ｙデコーダ１９を通じて所望のビット線２４を５Ｖにし、基板１を０Ｖにし、ソース線２５をフローティングにする。これによって、バンド間トンネリングにより発生したホットホールを電荷保持層３に注入することによって、データを消去する。
【００８３】
次に、ステップＳ６で、上記消去したメモリセルのしきい値の検証が行われる。ステップＳ７で、上記検証されたしきい値が、所定の値以下であればベリファイがＯＫとなり、消去動作が終了する。一方、ステップＳ７で、上記検証されたしきい値が、所定の値よりも高ければ消去不完全としてステップＳ８に進む。ステップＳ８において、消去回数Ｎが所定の数以下か否かを判断する。その結果、消去回数Ｎが所定の数以下であるとステップＳ９に進み、Ｎ消去回数Ｎを１つインクリメントし、ステップＳ５に戻り、消去回数Ｎが所定の数を超えるまで、ステップＳ５〜Ｓ８を繰り返す。このステップＳ５〜Ｓ９が第１の消去動作をなす。
【００８４】
このステップＳ５〜Ｓ８の繰り返しシーケンスにおいて、消去回数Ｎが所定の値を超えても、ステップＳ７でのベリファイがＯＫとならなかった場合、その原因は、書き込みと消去の繰り返しによる第１絶縁膜７の劣化による界面準位の増加と判断して、ステップＳ１０〜Ｓ１３のアニールシーケンスに移る。このステップＳ１０〜Ｓ１３のアニールシーケンスが第２の消去動作をなす。
【００８５】
具体的には、ステップＳ１０において、制御回路２０はアニール電流供給回路１７を制御して、素子分離領域１２中のポリシリコン製の抵抗体１３に電流を流して、抵抗体１３でジュール熱を発生させる。このジュール熱が、書き込みと消去の繰り返しで劣化した第１絶縁膜７をアニールする。
【００８６】
その後、ステップＳ５およびＳ６と同様に、ステップＳ１１で消去パルスを印加し、ステップＳ１２でしきい値の検証を行う。そして、ステップＳ１３において、上記ステップＳ１２で検証したしきい値が上記所定の値以下であれば、ステップＳ１０でのアニールの結果、第１絶縁膜７の界面準位が減少して第１絶縁膜７の劣化が回復したものと判断して、消去を終了する。
【００８７】
一方、ステップＳ１３において、上記ステップＳ１２で検証したしきい値が上記所定の値を超えている場合は、アニール不足として、ステップＳ１０に戻り、所望のしきい値以下になるまでＳ１０〜Ｓ１３を繰り返す。
【００８８】
上述した消去方法によれば、書き込みと消去の繰り返しによって、第１絶縁膜７において増加した界面準位および第１絶縁膜７中のトラップ準位を減少させることができる。その結果、第１絶縁膜７の界面準位の増加を解消できて、移動度が減少することを防止できるので、消去時の読み出し電流の減少を防ぐことができる。これにより、読み出しスピードの低下を防止できる。
【００８９】
また、上記アニールによって第１絶縁膜７中のトラップ準位を減少させるので、データ書き込み時に、保持特性の悪い第１絶縁膜７中への電子トラップを防止して、保持特性の良い電荷保持層３に電子を保持することが可能となる。これにより、書き込み状態の保持特性の劣化を防止できる。
【００９０】
また、本実施形態の半導体記憶装置では、半導体不揮発性メモリセルを複数備えるメモリセルアレイに対して、アニール部を消去ブロックごとに配置させることができるので、アニール処理を効率よく行うことが可能となる。
【００９１】
(第３の実施の形態)
次に、図２の断面図に、この発明の半導体不揮発性メモリ装置の第３実施形態を示す。この第３実施形態は、前述の第２実施形態の半導体不揮発性メモリＭ１に替えて、Ｎチャネル型の半導体不揮発性メモリＭ２を備える点が、前述の第２実施形態と異なる。
【００９２】
この第３実施形態の半導体不揮発性メモリ装置は、Ｐ型の半導体基板３１上に溝状に加工された素子分離領域４２を備え、この素子分離領域４２中に、周りが絶縁膜３９で囲まれた抵抗体４３を備える。この抵抗体５３は、例えば導電性のポリシリコンからなる。
【００９３】
上記半導体基板３１上には、ゲート酸化膜３６を介してゲート電極３２が形成されている。上記ゲート電極３２の側壁３２ａ,３２ｂに隣接して、電荷保持膜３４,３５が配置されている。この電荷保持層としての電荷保持膜３４,３５は、側壁３２ａ,３２ｂに対向する第１対向部３４ａ,３５ａと第１拡散層領域４０,第２拡散層領域４１に対向する第２対向部３４ｂ,３５ｂを有する。
【００９４】
上記電荷保持膜３４は、第１の側壁絶縁膜３７ａと第２の側壁絶縁膜３８ａとで挟まれている。この第１の側壁絶縁膜３７ａは、ゲート電極３２と電荷保持膜３４とで挟まれている。また、上記電荷保持膜３５は、第１の側壁絶縁膜３７ｂと第２の側壁絶縁膜３８ｂとで挟まれている。この第１の側壁絶縁膜３７ｂは、ゲート電極３２と電荷保持膜３５とで挟まれている。
【００９５】
上記ゲート酸化膜３６下にはチャネル領域３１ｃが存在し、チャネル領域３１ｃの両側には、第１の拡散層領域４０と第２の拡散層領域４１が形成されている。この第１,第２の拡散層領域４０,４１は、Ｎ型の高濃度不純物領域よりなり、ソースおよびドレイン領域として機能する。
【００９６】
この第３実施形態が有する半導体不揮発性メモリＭ２が、第１実施形態が有する半導体不揮発性メモリＭ１と大きく異なる点は、電荷保持膜３４,３５がゲート電極３２の側壁３２ａ,３２ｂに対向していることである。電荷保持膜３４,３５がゲート電極３２の側壁３２ａ,３２ｂに対向していることで、過消去によって、しきい値が負になるなどのオーバーイレースを防止できる。
【００９７】
したがって、図２に示す半導体不揮発性メモリＭ２からなるメモリセルを用いてメモリセルアレイ１６を構成した場合、その消去シーケンスにおいてオーバーイレースを防止するための消去前書き込みが不要となる。よって、消去スピードを高めることができる。また、上記メモリＭ２は、図１のメモリＭ１に比べてチャネル領域３１ｃとゲート電極３２との間の距離が短いので、ゲート電極３２の電界がチャネル領域３１ｃに届きやすい。このため、メモリＭ２は、メモリＭ１に比べて、書き込みおよび消去時の印加電圧を下げることができ、低電圧動作が可能となる。
【００９８】
また、このメモリＭ２では、電荷保持膜３４と３５がゲート電極３２によって物理的に分離されているので、２ビット動作を確実に行うことが可能となる。
【００９９】
以下に、図７に示す消去時のフローチャートを参照して、消去時のシーケンスを説明する。この消去時のシーケンスは、図３の制御回路２０によって制御される。
【０１００】
まず、ステップＳ２１では、消去回数をカウントするカウント値Ｎを１にセットする。その後、ステップＳ２２において、制御回路２０は、Ｘデコーダ１８を経由して所望のワード線２６を−６Ｖにし、Ｙデコーダ１９を経由して所望のビット線２４を５Ｖにし、基板１を０Ｖにし、ソース線２５をフローティングにする。これにより、バンド間トンネリングにより発生したホットホールを電荷保持層３４,３５に注入することによって、データを消去する。
【０１０１】
次に、ステップＳ２３で、上記消去したメモリセルのしきい値の検証が行われる。ステップＳ２４で、上記検証の結果、上記しきい値が所定の値以下であればベリファイがＯＫとなり、消去動作が終了する。一方、ステップＳ２４で、上記検証の結果、上記しきい値が所定の値より高ければ消去不完全と判断してステップＳ２５に進む。ステップＳ２５では、消去回数Ｎが所定の数以下か否かを判断する。消去回数Ｎが所定の数以下である場合は、ステップＳ２６に進み、消去回数Ｎを１つインクリメントして、ステップＳ２２に戻り、消去回数Ｎが所定の数を超えるまで、ステップＳ２２〜Ｓ２５を繰り返す。
【０１０２】
このステップＳ２２〜Ｓ２５の繰り返しシーケンス(第１の消去動作)において、消去回数Ｎが所定の回数を超えても、ステップＳ２４でベリファイがＯＫとならなかった場合、その原因は、書き込みと消去の繰り返しによって第１側壁絶縁膜３７ａ,３７ｂが劣化して界面準位が増加したと判断し、第２の消去動作をなすステップＳ２７〜Ｓ３０のアニールシーケンスに移る。
【０１０３】
具体的には、ステップＳ２７において、制御回路２０はアニール電流供給回路１７を通じて、素子分離領域１２中のポリシリコン製の抵抗体４３に電流を流し、この抵抗体４３でジュール熱を発生させる。上記劣化した側壁絶縁膜３７ａ,３７ｂは、抵抗体４３で発生するジュール熱によって、アニールされる。
【０１０４】
その後、ステップＳ２２,Ｓ２３と同様にして、ステップ２８で消去パルスの印加、ステップ２９でしきい値の検証を行う。ステップＳ３０において、ステップＳ２９で検証したしきい値が、所定の値以下であれば、Ｓ２７によるアニールの結果、界面準位が減少し劣化が回復したものと判断し、消去を終了する。ステップＳ３０において、ステップＳ２９で検証したしきい値が、所定の値を超えている場合は、アニール不足と判断して、ステップＳ２７に戻り、メモリセルのしきい値が所定の値以下になるまで、ステップＳ２７〜Ｓ３０を繰り返す。
【０１０５】
上述の消去方法によれば、書き込みと消去の繰り返しによって、側壁絶縁膜３７ａ,３７ｂにおいて増加した界面準位および側壁絶縁膜３７ａ,３７ｂ中のトラップ準位を減少させることができる。その結果、側壁絶縁膜３７ａ,３７ｂの界面準位の増加を解消できて、移動度が減少することを防止できるので、消去時の読み出し電流の減少を防ぐことができる。したがって、読み出しスピードの低下を防ぐことができる。
【０１０６】
また、上記アニールにより絶縁膜３７ａ,３７ｂ中のトラップ準位を減少させるので、データの書き込み時においても、保持特性の悪い絶縁膜３７ａ,３７ｂ中への電子トラップを防止して、保持特性の良い電荷保持層３４,３５に電子を保持することが可能となる。これにより、書き込み状態の保持特性の劣化を防止することができる。
【０１０７】
また、図２のように、この第３実施形態では、電荷保持層３４,３５をゲート電極３２の側壁３２ａ,３２ｂに対向して配置した半導体不揮発性メモリＭ２を備えるので、しきい値が負になるなどのオーバーイレースが起きない。よって、消去前書き込みシーケンスを省略することができ、消去時間を短時間で行うことが可能となる。
【０１０８】
(第４の実施の形態)
次に、図４を参照して、この発明の半導体不揮発性メモリ装置の第４実施形態を説明する。
【０１０９】
この第４実施形態は、前述の第２,第３実施形態の変形例に相当し、素子分離領域１２,４２に埋め込まれた導電性物質からなる抵抗体１３,４３に替えて、メモリセルアレイ１６上に消去ブロックごとにアニール部６０を配置した点が、第２,第３実施形態と異なる点である。その他の構成は、この第４実施形態は第２実施形態および第３実施形態と同じである。
【０１１０】
図４に示すアニール部６０は、一例としてペルチェ素子で構成されていて、このペルチェ素子は放熱部分５８と吸熱部分５９を有する。図４に示すように、放熱部分５８は吸熱部分５９に囲まれている。
【０１１１】
アニール部６０をなす上記ペルチェ素子に電流を流すと、放熱部分５８は発熱する一方、吸熱部分５９は吸熱する。ここで、上記ペルチェ素子の放熱部分５８が吸熱部分５９で囲まれている。このため、メモリセルアレイ１６が有するメモリセルをアニールする場合に、上記放熱部分５８に対向するアニールしたい部分のみを温度上昇させることができて、放熱部分５８に非対向のアニールしたくない部分の温度上昇を回避できる。よって、劣化したメモリセルを含む消去ブロックのみをアニールによって効率的に回復させることが可能となる。
【０１１２】
なお、上記実施形態では、アニール部６０をペルチェ素子で構成したが、ペルチェ素子に替えて、電流を流すと発熱する物質で構成してもよい。
【図面の簡単な説明】
【０１１３】
【図１】この発明の半導体不揮発性メモリ装置の第１実施形態の断面図である。
【図２】この発明の半導体不揮発性メモリ装置の第３実施形態の断面図である。
【図３】この発明の半導体不揮発性メモリ装置の第２実施形態の要部構成を示すブロック図である。
【図４】この発明の半導体不揮発性メモリ装置の第４実施形態におけるメモリセルアレイの平面図である。
【図５】図５(Ａ)はこの発明の第２実施形態の半導体不揮発性メモリ装置のメモリセルアレイの平面図であり、図５(Ｂ)は図５(Ａ)のＡ−Ａ’線断面図であり、図５(Ｃ)は図５(Ａ)のＢ−Ｂ’線断面図である。
【図６】上記第２実施形態における消去動作のフローチャートである。
【図７】上記第３実施形態における消去動作のフローチャートである。
【図８】チャージポンピング法による界面準位測定系を説明する模式図である。
【図９】チャージポンピング法におけるゲート電極への印加パルス電圧の波形図である。
【図１０】チャージポンピング法によって測定した、劣化前、劣化後、回復後のチャージポンピング電流を示す図である。
【図１１】従来の半導体不揮発性メモリの断面図である。
【図１２】図１２(Ａ)は劣化前の電流電圧特性を示す図であり、図１２(Ｂ)は劣化後の電流電圧特性を示す図である。
【符号の説明】
【０１１４】
１、３１  半導体基板
１ｃ、３１ｃ  チャネル領域
２、３２  ゲート電極
３  電荷保持層(シリコン窒化膜)
３ａ、３ｂ  領域
７  第１絶縁膜
８  第２絶縁膜
９  絶縁膜
１０、４０  第１の拡散層領域
１１、４１  第２の拡散層領域
１２、４２  素子分離領域
１３、４３  抵抗体
１６  メモリセルアレイ
１７  アニール電流供給回路
１８  Ｘデコーダ
１９  Ｙデコーダ
２０  制御回路
２１  パルス回数カウンタ
２２  センスアンプ
２３  入出力回路
２４  ビット線
２５  ソース線
２６  ワード線
２７  コンタクト
３４、３５  電荷保持膜
３６  ゲート酸化膜
３７ａ,３７ｂ  第１の側壁絶縁膜
３８ａ,３８ｂ  第２の側壁絶縁膜
５８  ペルチェ素子の放熱部分
５９  ペルチェ素子の吸熱部分
６０  アニール部
１１４  パルスジェネレータ
１１５  電流計
１３０  劣化前の半導体不揮発性メモリのＣＰ電流を示す曲線
１３１  劣化後の半導体不揮発性メモリのＣＰ電流を示す曲線
１３２  アニール後の半導体不揮発性メモリのＣＰ電流を示す曲線
３３３  トラップ準位が多数存在する場合における書き込み後の電流電圧特性曲線
３３４  トラップ準位がほとんど存在しない場合における書き込み後の電流電圧特性曲線
３３５  界面準位が多数存在する場合における消去後の電流電圧特性曲線
３３６  界面準位がほとんど存在しない場合における消去後の電流電圧特性曲線
【図１】
2006196650.tif 000003
【図２】
2006196650.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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