(57)【要約】【課題】  メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した不揮発性半導体記憶装置を提供する。【解決手段】  メモリセルアレイ１５の中からメモリセルを選択するメモリセル選択回路１７と、選択メモリセルの可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路２２ａと、選択メモリセルの内の読み出し対象メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、読み出し対象メモリセルに記憶されている情報の読み出し動作を行う読み出し回路２３ａとを備え、読み出し電圧印加回路２２ａは、印加する読み出し電圧の極性を変更可能に構成され、読み出し回路２３ａは、読み出し対象の可変抵抗素子に印加された読み出し電圧の極性に応じた読み出し電流の電流方向に即して読み出し動作を行う。【選択図】  図８
2006190376.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路と、
前記選択メモリセルの内の読み出し対象の前記メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報の読み出し動作を行う読み出し回路と、を備え、
前記読み出し電圧印加回路は、前記選択メモリセルの前記可変抵抗素子を流れる電流方向の正逆を選択するために、印加する前記読み出し電圧の極性を変更可能に構成されており、
前記読み出し回路は、前記読み出し対象のメモリセルの前記可変抵抗素子に印加された前記読み出し電圧の極性に応じた前記読み出し電流の電流方向に即して前記読み出し動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記読み出し電圧印加回路は、同一メモリセルアレイに対する複数回の前記読み出し動作において、印加する前記読み出し電圧の極性が正逆同数または略同数となるように前記読み出し電圧の極性を決定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記読み出し電圧印加回路は、同一メモリセルアレイに対する前記読み出し動作において、１以上の所定の自然数回の当該読み出し動作毎に、印加する前記読み出し電圧の極性を正逆反転させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記読み出し電圧印加回路は、同一メモリセルアレイに対する前記読み出し動作において、当該読み出し動作毎に、都度または予めランダムに発生させた乱数値に基づいて、印加する前記読み出し電圧の極性を決定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記読み出し電圧印加回路は、同一メモリセルアレイの同一行または同一列の前記メモリセルに対する複数回の前記読み出し動作において、印加する前記読み出し電圧の極性が正逆同数または略同数となるように前記読み出し電圧の極性を決定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記読み出し電圧印加回路は、同一メモリセルアレイの同一行または同一列に対する前記読み出し動作において、１以上の所定の自然数回の当該読み出し動作毎に、印加する前記読み出し電圧の極性を正逆反転させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセル選択回路が、前記メモリセルアレイの中から前記メモリセルを行単位または列単位で選択することを特徴とする請求項１〜６に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成されることを特徴とする請求項１〜７に記載の不揮発性半導体記憶装置
【請求項９】
前記メモリセルが、前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、
前記メモリセル選択回路は、前記メモリセルアレイの中から同一行の前記メモリセルを少なくとも１つ選択すること特徴とする請求項１〜６の何れか１項に記載する不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルが、前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、
前記メモリセル選択回路は、前記メモリセルアレイの中から読み出し対象の前記メモリセルと同一行の１回前の読み出し時における読み出し対象の前記メモリセルを同時に選択し、
前記読み出し電圧印加回路は、印加する前記読み出し電圧の極性が同一行の１回前の読み出し時において印加した前記読み出し電圧の極性と逆極性となるように決定すること特徴とする請求項１に記載する不揮発性半導体記憶装置。
【請求項１１】
前記可変抵抗素子が、ペロブスカイト型金属酸化物であることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、メモリセルアレイの読み出し動作に伴う記憶データの劣化の防止及び抑制技術に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓ  ｓ  Ｍｅｍｏｒｙ) として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
また、これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
【０００４】
上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
【０００５】
当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを１Ｔ／１Ｒ型メモリセルと称し、後者の構成によるメモリセルを１Ｒ型メモリセルと称す。
【０００６】
１Ｔ／１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。
【０００７】
図１は、１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示したものであり、本出願人による特許出願（特願２００３−１６８２２３）に同様のメモリセルアレイ構成を提案している。このメモリセルアレイ構成において、メモリセルアレイ１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子３の上部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の下部電極が接続され、ワード線に選択トランジスタ４のゲート電極が接続し、ソース線に選択トランジスタ４のソース電極が接続している。尚、可変抵抗素子３の下部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【０００８】
このように、メモリセル２を選択トランジスタ４と可変抵抗素子３の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル２の選択トランジスタ４がオン状態となり、更に、ビット線の電位によって選択されたメモリセル２の可変抵抗素子３にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子３の抵抗値を変化可能にする構成となっている。
【０００９】
図２に、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ１を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線８から制御回路１０に入力された、アドレス入力に対応したメモリセルアレイ１内の特定のメモリセルが、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線９を介して行われる。
【００１０】
ワード線デコーダ７は、アドレス線８に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ５は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択し、更に、ソース線デコーダ６は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のソース線を選択する。制御回路１０は、メモリセルアレイ１の書き込み、消去、読み出しの各動作における制御を行う。制御回路１０は、アドレス線８から入力されたアドレス信号、データ線９から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ７、ビット線デコーダ５、ソース線デコーダ６、電圧スイッチ回路１２、メモリセルアレイ１の読み出し、書き込み、及び、消去動作を制御する。図２に示す例では、制御回路１０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００１１】
電圧スイッチ回路１２は、メモリセルアレイ１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔ、Ｖｒｓｔは書き込み及び消去用の電圧、Ｖｒは読み出し電圧である。また、データの読み出しは、メモリセルアレイ１からビット線デコーダ５、読み出し回路１３を介して実行される。読み出し回路１３は、データの状態を判定し、その結果を制御回路１０に転送し、データ線９へ出力する。
【００１２】
次に、１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。図３に示すように、メモリセル１４は、選択トランジスタと可変抵抗素子の直列回路で構成せずに、可変抵抗素子３の単体で構成し、当該１Ｒ型メモリセル１４をマトリクス状に配列してメモリセルアレイ１５を構成しており、例えば、下記の特許文献２に開示されているものと同様である。具体的には、メモリセルアレイ１５は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１４がｍ×ｎ個配置した構成となっている。各メモリセル１４は、ワード線に可変抵抗素子３の上部電極が接続され、ビット線に可変抵抗素子３の下部電極が接続している。尚、ワード線に可変抵抗素子３の下部電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【００１３】
１Ｔ／１Ｒ型メモリセル２で構成されたメモリセルアレイ１（図１及び図２参照）では、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定の電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し電流を流すことができる。一方、１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５では、データの読み出し対象となるメモリセルを選択する際に、読み出し対象メモリセルと共通のワード線、ビット線に接続する選択メモリセルにも、同様のバイアス電圧が印加されるので、読み出し対象メモリセル以外にも読み出し電流が流れる。行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。
【００１４】
図３及び図４に、１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の従来例を示す。選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒｅａｄの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖｒを印加する。読み出し期間Ｔｒｅａｄの間、選択ワード線と全ビット線の間に、読み出し電圧Ｖｒの電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この場合、選択ワード線に接続する選択メモリセルの記憶状態に応じた読み出し電流が各ビット線に流れるため、ビット線側において、所定の選択ビット線を流れる読み出し電流を選択的に読み出すことで、特定の選択メモリセルのデータを読み出すことができる。ここで、ビット線とワード線の関係を入れ換えて、ワード線側で各ワード線を流れる読み出し電流を選択的に読み出すようにしても構わない。
【００１５】
図５に、１Ｒ型メモリセル１４のメモリセルアレイ１５を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線１８から制御回路２０に入力されたアドレス入力に対応したメモリセルアレイ１５内の特定のメモリセルが、ビット線デコーダ１６、及び、ワード線デコーダ１７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線１９を介して行われる。
【００１６】
ワード線デコーダ１７は、アドレス線１８に入力された信号に対応するメモリセルアレイ１５のワード線を選択し、ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５のビット線を選択する。制御回路２０は、メモリセルアレイ１５の書き込み、消去、読み出しの各動作における制御を行う。制御回路２０は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１６、電圧スイッチ回路２２、メモリセルアレイ１５の読み出し、書き込み、及び、消去動作を制御する。図５に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００１７】
電圧スイッチ回路２２は、メモリセルアレイ１５の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１５に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔ、Ｖｒｓｔは書き込み及び消去用の電圧、Ｖｒは読み出し電圧である。また、データの読み出しは、メモリセルアレイ１５からビット線デコーダ１６、読み出し回路２３を介して実行される。読み出し回路２３は、データの状態を判定し、その結果を制御回路２０に転送し、データ線１９へ出力する。
【００１８】
１Ｔ／１Ｒ型メモリセルと１Ｒ型メモリセルを構成する可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等がある。
【００１９】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００２−８３６９号公報
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【００２０】
可変抵抗素子を備えたメモリセルからデータを読み出す際には、可変抵抗素子にバイアス電圧を印加して読み出し電流を流し、その電流の大小より可変抵抗素子の抵抗値を判定してデータを読み出す。従って、メモリセルの構成に関係なく、読み出し動作に伴って、可変抵抗素子には所定のバイアス電圧が印加される。
【００２１】
本願発明者らは、ペロブスカイト型金属酸化物の一種である、ＰＣＭＯ膜（Ｐｒ１−ｘＣａｘＭｎＯ３）を可変抵抗素子として用いた場合に、可変抵抗素子に、絶対値が書き込み電圧以下の読み出し電圧を同じ極性の連続パルスとして印加すると、可変抵抗素子の抵抗値が変化することを見出した。図６に示すように、可変抵抗素子の上部電極に正極性の電圧パルス（パルス幅１００ｎｓ）を印加し続けると、初期状態が高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。また、負極性の電圧パルス(パルス幅１００ｎｓ)を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した。尚、負極性の電圧パルスでは、パルス印加回数が増えるに従って抵抗値が上昇する傾向を示すが、高抵抗状態が更に高抵抗状態となることは、低抵抗状態との差異がより顕著になるため、当該抵抗変化は特性上問題とならない。正極性の電圧パルス印加時の抵抗値の低下が問題となる。
【００２２】
ここで、正極性の電圧パルスとは、下部電極に基準となる接地電圧を与え、上部電極に正の電圧パルス（例えば、１Ｖ）を印加する状態を指す。更に、負極性の電圧パルスとは、上部電極に基準となる接地電圧を与え、下部電極に正の電圧パルス（例えば、１Ｖ）を印加する状態を指す。また、図６に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図６の横軸は、電圧パルスの相対印加回数を対数表示している。
【００２３】
図７は、初期状態に低抵抗状態にあった可変抵抗素子の上部電極に、正の電圧パルスを印加した場合の抵抗変化を調べた結果である。尚、図７に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に０．５Ｖを印加したときの電流値から算出した。また、図７の横軸は、電圧パルスの相対印加回数を対数表示している。図７より、初期状態に高抵抗状態の場合に比べて、抵抗変化は少ないことが分かる。特に、読み出し時に可変抵抗素子に印加される電圧は、通常１Ｖ程度が望ましいが、１Ｖ或いは−１Ｖの電圧パルスでは、抵抗変化は少ない。尚、電圧パルスが正極性の場合に、電圧振幅が２Ｖでは、パルス印加回数が増えるに従って抵抗値が低下する傾向を示すが、低抵抗状態が更に低抵抗状態となることは、高抵抗状態との差異がより顕著になるため、当該抵抗変化は特性上問題とならない。
【００２４】
以上を整理すると、上記の実験結果から、メモリセルに記憶されているデータ、つまり抵抗値が、読み出し動作に伴って印加される電圧パルスの回数に応じて変化するという読み出しディスターブ現象が明らかとなった。特に、読み出し時の抵抗状態が高抵抗状態の可変抵抗素子に正極性の電圧パルスを印加して読み出し動作を行った場合に、当該可変抵抗素子の抵抗値が低下して、高抵抗状態と低抵抗状態間の抵抗差が小さくなり、読み出しマージンが低下する。更には、同じメモリセルに対する読み出し動作が繰り返されることで、最悪ケースとして、記憶データが完全に消失し、読み出し不能に陥る虞がある。
【００２５】
更に、１Ｒ型メモリセルからなるメモリセルアレイでは、読み出し対象メモリセルとワード線またはビット線を共通とする読み出し対象外の選択メモリセルにも、読み出し電圧が印加されることになるので、上記読み出しディスターブ現象がより顕著となって現れることが明らかとなった。
【００２６】
本発明は、上記問題点に鑑みてなされたもので、その目的は、メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した、読み出しマージンの大きな不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明に不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路と、前記選択メモリセルの内の読み出し対象の前記メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報の読み出し動作を行う読み出し回路と、を備え、前記読み出し電圧印加回路は、前記選択メモリセルの前記可変抵抗素子を流れる電流方向の正逆を選択するために、印加する前記読み出し電圧の極性を変更可能に構成されており、前記読み出し回路は、前記読み出し対象のメモリセルの前記可変抵抗素子に印加された前記読み出し電圧の極性に応じた前記読み出し電流の電流方向に即して前記読み出し動作を行うことを特徴とする。
【００２８】
上記特徴の不揮発性半導体記憶装置によれば、読み出し電圧印加回路は、選択メモリセルに対して読み出し電圧の印加と、それとは逆向きに読み出し電流が流れる読み出し電圧の印加の両方を選択的に実行できるので、読み出し電圧が印加され、抵抗値が増加或いは減少した可能性のある選択メモリセルの可変抵抗素子に対して、別の読み出し時において逆向きの読み出し電流が流れるような読み出し電圧を印加することができ、その結果、読み出し電圧印加による抵抗変化を相殺する方向に抵抗を変化させることができ、読み出し電圧の印加回数が増加しても、初期抵抗状態からの累積的な抵抗変化を抑制でき、読み出しマージンの低下を抑制し、更には、記憶データの消失或いは読み出し不能状態に至るまでの読み出し回数を大幅に改善することが可能となる。
【００２９】
例えば、図６に示す可変抵抗素子への電圧パルス印加に伴う抵抗変化の測定した実験結果によれば、初期状態が高抵抗状態において、正極性の電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）だけを連続して印加した場合と、正極性と負極性の電圧パルス（電圧振幅２Ｖ、パルス幅１００ｎｓ）を交互に印加した場合を比較すると、明らかに、正極性と負極性の電圧パルス（前者が読み出し電圧印加で、後者がダミー読み出し電圧印加に相当）の場合の抵抗変化が大幅に抑制されていることが確認でき、上述の効果が裏付けられる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。
【００３１】
本実施形態では、不揮発性半導体記憶装置のメモリセルアレイを構成するメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成されるが、その可変抵抗素子の一例として、ＰＣＭＯ膜の上下にＰｔ電極を配した３層構造のＲＲＡＭ素子を想定して説明する。尚、可変抵抗素子としては、電圧印加（または、電流印加）によって抵抗変化が生じる素子であれば、如何なる可変抵抗素子でも、本発明を適用することが可能である。
【００３２】
本願発明者らは、ペロブスカイト型金属酸化物の一種である、ＰＣＭＯ膜（Ｐｒ１−ｘＣａｘＭｎＯ３）と、その上部と下部にＰｔ電極を設けた可変抵抗素子を形成し、可変抵抗素子に、一定方向に電流を流す同極性の電圧パルスを連続して印加すると、パルスの印加回数が増えるに従って、可変抵抗素子の抵抗が変化することを見出した。尚、当該可変抵抗素子のＰＣＭＯ膜は、５００℃でスパッタリング法を用いて成膜した。
【００３３】
図６に示すように、可変抵抗素子の上部電極に正極性のパルス（パルス幅１００ｎｓ）を印加し続けると、初期状態、即ち、パルス未印加の状態で高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。初期状態の高抵抗状態は、書き込み電圧Ｖｐｐ＝４Ｖ、パルス幅３μｓの書き込み電圧パルスを下部電極に印加して形成した。
【００３４】
書き込み電圧パルスと同極性の負極性のパルス(パルス幅１００ｎｓ）を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した。また、印加する電圧パルスの電圧振幅が大きいほど、即ち、可変抵抗素子を流れる電流が大きいほど、抵抗変化の程度は大きくなること、また、抵抗が増加する方向に変化するか、或いは、抵抗が減少する方向に変化するかは、電流を流す方向、つまり、印加する電圧パルスの極性に依存していることが明らかとなった。
【００３５】
本願発明者らは、可変抵抗素子の抵抗変化の方向が、電圧パルス印加による可変抵抗素子を流れる電流の方向に依存することに着目して、読み出し動作の際に、読み出し時とは異なる方向に電流を流す電圧パルスを印加することによって、抵抗変化を相殺する方法を考案し、異なる方向に電流を流す電圧パルスを、可変抵抗素子に交互に連続して印加することを試みた。図６は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、抵抗変化の様子を調べた典型的な例である。同極性の電圧パルスを連続して印加した場合に比べて、極性が異なる電圧パルスを組み合わせて交互に印加した場合に、抵抗変化が小さくなることが検証された。このことから、可変抵抗素子を含んだメモリセルの記憶データを読み出す際に、通常一方向にしか流さない読み出し電流に加えて、それと逆向きに流す電流も読み出し電流として用いれば、読み出し時の電圧パルス印加による抵抗変化を抑制することが可能であり、読み出し可能回数を増加させることが可能であることが明らかとなった。
【００３６】
次に、以上の可変抵抗素子に対する新知見に基づいて、読み出し動作に伴う可変抵抗素子の抵抗変化を抑制可能な本発明装置について説明する。先ず、メモリセルが可変抵抗素子だけで構成される１Ｒ型メモリセルの場合における本発明装置ついて説明する。
【００３７】
〈第１実施形態〉
図８に、本発明装置の一構成例を示す。尚、図８において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図８に示すように、本発明装置は、１Ｒ型メモリセル（図示せず）をマトリクス状に配列したメモリセルアレイ１５の周辺に、ビット線デコーダ１６、ワード線デコーダ１７、電圧スイッチ回路２２ａ、読み出し回路２３ａ、及び、制御回路２０ａを備えて構成される。基本的には、図５に示す１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図５の従来の不揮発性半導体記憶装置との相違点は、メモリセルアレイ全体に対する読み出し回数が奇数か偶数かを判別する１ビットカウンタからなる、読み出し回数カウンタ３０が追加され、制御回路２０ａと信号のやり取りを行い、読み出し回数カウンタの状態によって、電圧スイッチから供給される、メモリセルアレイに印加する読み出し電圧を変えるところにある。この１ビットカウンタは、初期値が０で、メモリセルアレイに対する読み出しが一回完了するごとに１が足される。１ビットしかないので、読み出しが完了するたびに、０と１が反転していく。つまり、累積読み出し回数が偶数回か奇数回かを保持できる。この値をＣと呼ぶことにする。この値Ｃによって、メモリセルアレイに印加する読み出し電圧を変えるのが、本発明装置の特徴である。
【００３８】
メモリセルアレイ１５の構成は、図３に示す従来の不揮発性半導体記憶装置のメモリセルアレイ１５の構成と同じである。具体的には、メモリセルアレイ１５は列方向に延伸するビット線（列選択線に相当）ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線（行選択線に相当）ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。各メモリセル１４は、ワード線に可変抵抗素子３の上部電極が接続され、ビット線に可変抵抗素子３の下部電極が接続している。尚、ワード線に可変抵抗素子３の下部電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【００３９】
ビット線デコーダ１６とワード線デコーダ１７は、アドレス線１８から制御回路２０ａに入力されたアドレス入力に対応したメモリセルアレイ１５の中から読み出し対象のメモリセルを選択する。ワード線デコーダ１７は、アドレス線１８に入力された信号に対応するメモリセルアレイ１５のワード線を選択し、ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５のビット線を選択する。本実施形態では、ワード線デコーダ１７が、メモリセルアレイ１５の中からメモリセルを行単位で選択するメモリセル選択回路として機能する。制御回路２０ａは、メモリセルアレイ１５の書き込み、消去、読み出しの各動作における制御を行う。制御回路２０ａは、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１６、電圧スイッチ回路２２ａ、メモリセルアレイ１５の読み出し、書き込み、及び、消去動作を制御する。図８に示す例では、制御回路２０ａは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４０】
電圧スイッチ回路２２ａは、メモリセルアレイ１５の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１５に供給する。特に、読み出しモードでは、電圧スイッチ回路２２ａは、ワード線デコーダ１７により選択された１行の選択メモリセルに接続するビット線とワード線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。本実施形態では、ワード線デコーダ１７で選択された１本の選択ワード線に接続するメモリセルが選択メモリセルとして、所定の読み出し電圧が印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書き込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。Ｖｂ＋ＶｒとＶｂ−Ｖｒは読み出し時に使用され、Ｖｂにバイアスされた（全てのワード線・ビット線にＶｂが印加された）メモリセルアレイの内、選択されたワード線にＶｂ−ＶｒまたはＶｂ＋Ｖｒを印加して読み出しを行う。このとき選択メモリセルの可変抵抗素子には、絶対値Ｖｒの電圧が読み出し電圧として印加される。
【００４１】
読み出し回路２３ａは、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ１６で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路２０ａに転送し、データ線１９へ出力する。
【００４２】
本実施形態では、選択されたワード線にＶｂ−Ｖｒが印加された場合とＶｂ＋Ｖｒが印加された場合では、選択メモリセルに流れる読み出し電流の電流方向が反転する。従って、読み出し対象のメモリセルの記憶データが同じであっても、読み出し電流の電流方向が異なると、それを電圧変換した電圧値が異なることになる。そのため、本実施形態では、読み出し電圧の極性に応じて電圧変換した電圧値の判定方法を変化させる必要がある。例えば、電圧変換した電圧値を参照電圧と比較して差動増幅する場合は、読み出し電圧の極性に応じた適正な参照電圧を使用し、差動増幅出力の論理レベルを読み出し電圧の極性に応じて反転させる等の処理が必要となる。
【００４３】
次に、読み出し動作時における具体的な動作を、図９に示すワード線３本、ビット線３本の場合について、図面を参照しながら説明する。
【００４４】
本発明においては、読み出し時にメモリセルに流れる読み出し電流の電流方向が互いに逆向きである２種類の読み出し電流を選択的に用いることを大きな特徴としているが、説明の便宜上、読み出し電流がビット線からメモリセルに流れ込むような読み出しを“＋読み出し”、読み出し電流がメモリセルからビット線に流れ込むような読み出しを“−読み出し”と呼ぶこととし、以降の説明において同様とする。
【００４５】
“＋読み出し”を行うか、“−読み出し”を行うかは、読み出し回数カウンタ３０のカウント値Ｃにより決定する。Ｃ＝０のときに“＋読み出し”、Ｃ＝１のときに“−読み出し”を行うものとする。勿論この逆の設定でも構わないが、上記対応関係を前提として説明する。例えば、最初の読み出し時にワード線ＷＬ２が選択されたとする。このとき、メモリセルアレイは、過去に読み出しがなされていないので、読み出し回数カウンタ３０のカウント値Ｃが０であるので、ワード線ＷＬ２に接続するメモリセルに対して、“＋読み出し”を行う。図９（Ａ）に示すように、ワード線ＷＬ２のみがＶｂ−Ｖｒにバイアスされ、それ以外のワード線とビット線はＶｂにバイアスされ、ビット線からメモリセルへと読み出し電流が流れる。この“＋読み出し”が終了した段階で、読み出し回数カウンタ３０に１が加算され、Ｃ＝１となる。次の読み出しで、再びＷＬ２が選択されたとすると、このときにはＣ＝１となっているので、“−読み出し”が行われる。図９（Ｂ）に示すように、ワード線ＷＬ２のみがＶｂ＋Ｖｒにバイアスされ、それ以外のワード線とビット線がＶｂにバイアスされ、メモリセルからビット線へと読み出し電流が流れる。よって、ワード線ＷＬ２に接続する同一のメモリセルＲ２１〜Ｒ２３に対して、“＋読み出し”と“−読み出し”の両方がなされ、互いに逆方向の電流が同一のメモリセルに夫々流れるため、読み出しディスターブが低減される。図１０に、何回かの読み出しを行った際の、読み出し回数カウンタ３０のカウント値Ｃの変化、読み出し電圧の極性、各ワード線と各ビット線に印加されるバイアス電圧を示す。図１０から分かるように、メモリセルアレイに対し読み出しが行われる度に読み出し回数カウンタ３０のカウント値Ｃが書き換えられ、それに対応して読み出し電圧の極性が変更されている。図１０に示す例では、メモリセルアレイ全体における８回の読み出しで、ワード線ＷＬ１〜ＷＬ３に夫々接続するメモリセルに対して、“＋読み出し”と“−読み出し”が同じ回数ずつなされており、読み出しディスターブが低減される。
【００４６】
しかしながら、図１０に示すようにメモリセルがアクセスされるかどうかは、ランダムアクセスメモリの場合は、全くの偶然に頼らざるを得ない。例えば、図１１に示すような最悪のケースも考えられる。図１１に示す例では、ワード線Ｗ２に接続するメモリセルには“＋読み出し”のみ、ワード線Ｗ３に接続するメモリセルには“−読み出し”のみがなされている。このような読み出しが以後も続くようであれば、読み出しディスターブは全く低減されない。
【００４７】
ただ、図１１に示すようにメモリセルがアクセスされるかどうかも、本発明装置の用いられる用途によっては必然的に起こる可能性もあるが、基本的には偶然である。従って、多数回の読み出しが行われることによって、各メモリセルには、“＋読み出し”と“−読み出し”の両方がなされ、ある程度の読み出しディスターブの低減が可能であると考えられる。
【００４８】
〈第２実施形態〉
上記第１実施形態においては、読み出しディスターブの低減効果を、多数回読み出しによる平均化と偶然に頼っており、用途によっては全く読み出しディスターブ低減効果がない場合も考えられる。この点を改善した本発明装置の第２実施形態について次に説明する。
【００４９】
第２実施形態に係る本発明装置の構成は、図１２に示すように、第１実施形態のものと基本的には同じであるが、第１実施形態における読み出し回数カウンタ３０を、２値乱数発生回路３１に置き換えた構成となっている。この２値乱数発生回路３１においては、“０”か“１”の２値の内のどちらかをランダムに発生し、その値を２値乱数値Ｑとして保持する。２値乱数値Ｑの初期値は０と１の何れでも構わない。メモリセルアレイ１５に対する読み出しが１回終了する毎に、０または１の値が新たにランダムに発生され、２値乱数値Ｑがこの値に書き換えられる。ここでの２値乱数値Ｑが、第１実施形態における読み出し回数カウンタ３０のカウント値Ｃと同じように使われる。即ち、Ｑ＝０のときに“＋読み出し”、Ｑ＝１のときに“−読み出し” を行うものとする。Ｑの値は、読み出しの度にランダムに“０”か“１”にセットされるため、読み出し電流の向きは無作為に決定される。図１３に、第１実施形態同様、ワード線３本、ビット線３本のメモリセルアレイ（図９参照）に対して、１６回まで読み出しさせたときの、２値乱数発生回路３１の２値乱数値Ｑ、読み出し電圧の極性、各ワード線と各ビット線に印加されるバイアス電圧を示す。尚、図１３中の各読み出し回数での選択ワード線（選択メモリセルに接続するワード線）は適当に選んでいる。図１３から分かるように、メモリセルアレイに対し読み出しが行われる度に２値乱数値Ｑがランダムに書き換えられるため、ワード線ＷＬ１〜ＷＬ３の夫々に接続するメモリセルに対して“＋読み出し”と“−読み出し”の回数が略均衡して行われる。ここでは簡単のため１６回までの読み出しまでを説明したが、読み出し回数が増えても同様であり、読み出し回数が増えるほど、“＋読み出し”と“−読み出し”の回数の均衡度合いが増す。結局、“＋読み出し”と“−読み出し”が略同じ回数になるように読み出しがなされるので、メモリセルには正逆両方向の読み出し電流がバランスよく流れるため、読み出しディスターブを確実に低減できる。
【００５０】
〈第３実施形態〉
上記第２実施形態においても、読み出しディスターブの低減は十分に可能であるが、より積極的に同一のメモリセルに対する“＋読み出し”と“−読み出し”の回数を揃えるために、本発明装置の第３実施形態について次に説明する。
【００５１】
第３実施形態に係る本発明装置の構成は、図１４に示すように、第１実施形態のものと基本的には同じであるが、第１実施形態における読み出し回数カウンタ３０を、行別読み出し回数カウンタ３２に置き換え、行単位での読み出し回数のカウントを可能としたものである。第１実施形態においては、メモリセルアレイ全体に対する読み出し回数が偶数か奇数かによって読み出し電流の方向を決定していたのに対し、本第３実施形態においては、同一ワード線に接続するメモリセルに対する読み出し回数に応じて読み出し電圧の極性を決定するものである。同一ワード線に接続するメモリセルへの読み出しｐ回毎に、“＋読み出し”と“−読み出し” を交替する。尚、ｐは１以上の自然数に設定する。これによって、同一メモリセルへの“＋読み出し”回数と“−読み出し”回数の差がｐ回を超えない範囲で読み出しを続けられる。各ワード線に対する読み出しが何回行われたかを行単位でカウントするのが、行別読み出しカウンタ３２である。ワード線毎に読み出し回数をカウントするため、ワード線の本数と同数の読み出し回数カウンタ３２が必要である。行別読み出し回数カウンタ３２は、例えば、図１５に示すような構成にすれば良い。同一のワード線に接続するメモリセルへの読み出し回数が２のｋ乗回毎に“＋読み出し”と“−読み出し”を切り替えるには、（ｋ＋１）ビットのカウンタを用い、その最上位ビット（図１５中のＣ１１〜Ｃｎ１）のビット値によって読み出し電圧の極性を決定すれば良い。
【００５２】
図１６に、第１実施形態及び第２実施形態と同様に、一例として、ワード線３本、ビット線３本のメモリセルアレイ（図９参照）に対して、１４回まで読み出しさせたときの、各ワード線における行別読み出し回数カウンタ３２のカウント値、読み出し電圧の極性、各ワード線と各ビット線に印加されるバイアス電圧を、２の１乗回（ｐ＝２、ｋ＝１）の読み出し毎に読み出し電圧の極性を変える場合を想定して示す。２回の読み出し毎に読み出し電圧の極性を変えるため、２ビットの行別読み出し回数カウンタ３２がワード線３本分必要である。尚、図１６中の各読み出し回数での選択ワード線（選択メモリセルに接続するワード線）は適当に選んでいる。図１６に示すように、同一のワード線が選択されて読み出しが行われる度に、行別読み出し回数カウンタ３２に１が加算され、行別読み出し回数カウンタ３２の最上位ビット（Ｃ１１〜Ｃ３１）のビット値によって読み出し電圧の極性が決定される。ここでは、同一のワード線に接続するメモリセルへの読み出しがｐ回行われる毎に読み出し電圧の極性を変える一般的な方法をｐ＝２の場合を例に示しているが、ｐ＝１とした場合は、“＋読み出し”と“−読み出し”が１回置きになされ、且つ、行別読み出し回数カウンタ３２が１ビットカウンタで済み、回路規模が小さくできるため、ｐ＝１とすることがより好ましい。
【００５３】
〈第４実施形態〉
第１実施形態乃至第３実施形態では、メモリセルが１Ｒ型の場合について説明したが、メモリセルを１Ｔ／１Ｒ型にした場合の実施形態を以下に示す。
【００５４】
図１７に、本発明装置の第４実施形態におけるブロック構成例を示す。基本的には、図２に示す１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図２の従来の不揮発性半導体記憶装置との相違点は、第１実施形態における読み出し回数カウンタ３０と同じものが追加されていることである。この読み出し回数カウンタ３０は、第１実施形態にて示したように、メモリセルアレイ１全体に対する読み出し回数が奇数か偶数かを判別する１ビットカウンタからなり、この１ビットカウンタの読み出し回数カウンタ３０のカウント値Ｃによって、“＋読み出し”と“−読み出し”が切り替わるように、電圧スイッチから各ビット線と各ソース線に供給されるバイアス電圧を切り替え、メモリセルアレイ１に印加する読み出し電圧の極性を変更する。１Ｔ／１Ｒ型のメモリセルを用いた場合においても、読み出し電流が以下に説明するビット線からメモリセルに流れ込むような読み出しを“＋読み出し”、読み出し電流がメモリセルからビット線に流れ込むような読み出しを“−読み出し”と呼ぶこととする。
【００５５】
図１７において、図２に示す従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。第４実施形態では、１Ｔ／１Ｒ型メモリセル（図示せず）をマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ５、ソース線デコーダ６、ワード線デコーダ７、電圧スイッチ回路１２ａ、読み出し回路１３、及び、制御回路１０ａを備えて構成される。アドレス線８から制御回路１０ａに入力された、アドレス入力に対応したメモリセルアレイ１内の特定のメモリセルが、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線９を介して行われる。
【００５６】
また、メモリセルアレイ１の構成も、図１に示す従来の不揮発性半導体記憶装置のメモリセルアレイ１の構成と同じである。具体的には、メモリセルアレイ１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子３の上部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の下部電極が接続され、ワード線に選択トランジスタ４のゲート電極が接続し、ソース線に選択トランジスタ４のソース電極が接続している。尚、可変抵抗素子３の下部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。
【００５７】
ワード線デコーダ７は、アドレス線８に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ５は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択し、更に、ソース線デコーダ６は、アドレス線８に入力されたアドレス信号に対応するメモリセルアレイ１のソース線を選択する。ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７は、アドレス線８から制御回路１０ａに入力されたアドレス入力に対応したメモリセルアレイ１内の少なくとも１つのメモリセルをメモリセル単位で選択するメモリセル選択回路として機能する。
【００５８】
制御回路１０ａは、メモリセルアレイ１の書き込み、消去、読み出しの各動作における制御を行う。制御回路１０ａは、アドレス線８から入力されたアドレス信号、データ線９から入力されたデータ入力（書き込み時）、制御信号線１１から入力された制御入力信号に基づいて、ワード線デコーダ７、ビット線デコーダ５、ソース線デコーダ６、電圧スイッチ回路１２ａ、メモリセルアレイ１の読み出し、書き込み、及び、消去動作を制御する。図１７に示す例では、制御回路１０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００５９】
電圧スイッチ回路１２ａは、メモリセルアレイ１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。特に、読み出しモードでは、電圧スイッチ回路１２ａは、ビット線デコーダ５、ソース線デコーダ６、及び、ワード線デコーダ７を介して、選択されたメモリセルに接続するビット線とワード線とソース線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。ここで、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書き込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。Ｖｂ＋ＶｒとＶｂ−Ｖｒは読み出し時に使用され、Ｖｂにバイアスされた（全てのソース線・ビット線にＶｂが印加された）メモリセルアレイのうち、選択されたビット線にＶｂ−ＶｒまたはＶｂ＋Ｖｒを印加して読み出しを行う。このとき選択メモリセルの可変抵抗素子には、絶対値Ｖｒの電圧が読み出し電圧として印加される。
【００６０】
また、データの読み出しは、メモリセルアレイ１からビット線デコーダ５、読み出し回路１３ａを介して実行される。読み出し回路１３ａは、データの状態を判定し、その結果を制御回路１０ａに転送し、データ線９へ出力する。
【００６１】
本実施形態では、選択されたワード線にＶｂ−Ｖｒが印加された場合とＶｂ＋Ｖｒが印加された場合では、選択メモリセルに流れる読み出し電流の電流方向が反転する。従って、読み出し対象のメモリセルの記憶データが同じであっても、読み出し電流の電流方向が異なると、それを電圧変換した電圧値が異なることになる。そのため、本実施形態では、第１実施形態の場合と同様に、読み出し電圧の極性に応じて電圧変換した電圧値の判定方法を変化させる必要がある。例えば、電圧変換した電圧値を参照電圧と比較して差動増幅する場合は、読み出し電圧の極性に応じた適正な参照電圧を使用し、差動増幅出力の論理レベルを読み出し電圧の極性に応じて反転させる等の処理が必要となる。
【００６２】
次に、読み出し動作時における具体的な動作を説明する。１Ｔ／１Ｒ型メモリセルの場合、選択トランジスタが存在するため、選択トランジスタをオンオフさせるための制御電圧の印加が必要になるが、可変抵抗素子の両端に各別に連絡する各ビット線、各ソース線への電圧印加方法は第１実施形態に準じて行えばよい。但し、本実施形態におけるソース線は、第１実施形態におけるビット線に相当し、本実施形態におけるビット線は、第１実施形態におけるワード線に相当する。
【００６３】
図１８に、メモリセルアレイが、図１９に示すような２行×２列のマトリクス構成で、ワード線２本、ソース線２本、ビット線２本を備えて構成されている場合を想定し、複数回（１２回）の読み出しを行った際の、読み出し回数カウンタ３０のカウント値Ｃの変化、各選択トランジスタのオン／オフ状態、読み出し電圧の極性、各ソース線と各ビット線に印加されるバイアス電圧を示す。図１８から分かるように、メモリセルアレイに対し読み出しが行われる度に読み出し回数カウンタ３０のカウント値Ｃが書き換えられ、それに対応して読み出し電圧の極性が変更されている。尚、図中、各読み出し回数で何れのメモリセルが選択されるかは、説明の簡単のため適当に決めている。図１８に示す例では、４つのメモリセルには、“＋読み出し”或いは“−読み出し”ばかりがなされるもの（Ｒ１１、Ｒ２１）と、“＋読み出し”と“−読み出し”がバランス良くなされるもの（Ｒ１２、Ｒ２２）がある。このような読み出され方がこの先も継続的に行われるようであれば、読み出しディスターブの低減効果が全く生じないメモリセルが存在してしまう。しかしながら、これは説明上意図的にそのように設定してあるからそうなるが、ある程度メモリセルの選択のされ方がランダムであるようであれば、各メモリセルへは“＋読み出し”と“−読み出し”の回数は大体バランスし、読み出しディスターブはある程度低減されると考えられる。尚、図１８に示す例では、２本のソース線ＳＬ１、ＳＬ２の両方に常にバイアス電圧Ｖｂが印加されているが、選択されていない行のソース線は選択トランジスタがオフしているので必ずしもバイアス電圧Ｖｂが印加される必要はない。
【００６４】
〈第５実施形態〉
上記第４実施形態においては、第１実施形態と同様、ディスターブ低減効果をある程度偶然に頼っているという問題がある。これを、第２実施形態と同様の方法で１Ｔ／１Ｒ型メモリセルアレイにおいて改善した本発明装置の第５実施形態について以下に説明する。
【００６５】
第５実施形態に係る本発明装置の構成は、図２０に示すように、第４実施形態のものと基本的には同じであるが、第４実施形態における読み出し回数カウンタ３０を、２値乱数発生回路３１に置き換えた構成となっている。第２実施形態同様、２値乱数発生回路３１は、“０”か“１”の２値の内のどちらかをランダムに発生し、その値を２値乱数値Ｑとして保持する。２値乱数値Ｑの初期値は０と１の何れでも構わない。メモリセルアレイ１に対する読み出しが１回終了する毎に、０または１の値が新たにランダムに発生され、２値乱数値Ｑがこの値に書き換えられる。２値乱数値Ｑが、第４実施形態における読み出し回数カウンタ３０のカウント値Ｃと同じように使われ、Ｑ＝０のときに“＋読み出し”、Ｑ＝１のときに“−読み出し” を行うものとする。Ｑの値は、読み出しの度にランダムに“０”か“１”にセットされるため、読み出し電流の向きは無作為に決定される。図２１に、図１９に示すような２行×２列のマトリクス構成で、ワード線２本、ソース線２本、ビット線２本を備えて構成されている場合を想定し、複数回（１６回）の読み出しを行った際の、２値乱数発生回路３１の２値乱数値Ｑ、選択メモリセルの可変抵抗素子、読み出し電圧の極性、各選択トランジスタのオン／オフ状態、各ソース線と各ビット線に印加されるバイアス電圧を示す。説明の便宜上、２値乱数値Ｑの値、及び、選択メモリセルは適当に決めてある。図２１から分かるように、読み出しの極性がランダムに決定されるため、読み出し回数が増えても、“＋読み出し”と“−読み出し”がバランスよくなされるため、“＋読み出し”、或いは“−読み出し”の一方だけが行われることはなく、読み出しディスターブが確実に低減される。尚、図２１に示す例では、２本のソース線ＳＬ１、ＳＬ２の両方に常にバイアス電圧Ｖｂが印加されているが、選択されていない行のソース線は選択トランジスタがオフしているので必ずしもバイアス電圧Ｖｂが印加される必要はない。
【００６６】
〈第６実施形態〉
上記第５実施形態においても、読み出しディスターブの低減は十分に可能であるが、第３実施形態と同様に、より積極的に同一のメモリセルに対する“＋読み出し”と“−読み出し”の回数を揃えるための本発明装置の第６実施形態について次に説明する。
【００６７】
第６実施形態に係る本発明装置の構成は、図２２に示すように、第４実施形態のものと基本的には同じであるが、第４実施形態における読み出し回数カウンタ３０を、行別読み出し回数カウンタ３２に置き換え、行単位での読み出し回数のカウントを可能としたものである。第３実施形態と同様に、同一ソース線(第３実施形態でのワード線に相当)に接続するメモリセルへの読み出し回数に応じて読み出し電圧の極性を決定するものである。同一ソース線に接続するメモリセルへの読み出しｐ回毎に、“＋読み出し”と“−読み出し” を交替する。尚、ｐは１以上の自然数に設定する。これによって、同一メモリセルへの“＋読み出し”回数と“−読み出し”回数の差がｐ回を超えない範囲で読み出しを続けられる。各ソース線に対して１つの行別読み出しカウンタ３２を設けて、同一のソース線に対しての読み出し回数をカウントする。
【００６８】
１Ｔ／１Ｒ型メモリセルアレイは、１つのメモリセルを選択して読み出しができることが特徴であり、長所であるが、各メモリセルに対して読み出し回数カウンタを設けるとなると、メモリセルと同数の読み出し回数カウンタが必要となり、読み出し回数カウンタがメモリセルアレイより大きくなり、全く実用的でなくなる。従って、読み出し回数カウンタは、行別読み出し回数カウンタとしてソース線毎に設けるのが適当である。しかし、この構成では、従来の１Ｔ／１Ｒ型メモリセルアレイのような１つのメモリセルのみ選択して読み出すというメモリセルの選択方法を変える必要がある。たとえ読み出し対象のメモリセルが１つであったとしても、そのメモリセルとソース線を共有している他のメモリセル全てに読み出し電流を流す必要がある。行別読みだし回数カウンタ３２が、ソース線当たり１つであるため、同一ソース線に接続する全てのメモリセルに対する“＋読み出し”と“−読み出し”の履歴を揃える必要があるためである。
【００６９】
図１に示すようなメモリセルアレイの場合、例えば、可変抵抗素子Ｒ１１に対して読み出しを行う場合、通常はＷＬ１に接続するトランジスタＴＲ１１〜ＴＲ１ｍを全てオンさせて、ビット線ＢＬ１とソース線ＳＬ１の間にのみ読み出し電圧が印加されるようにし、その他のビット線ＢＬ２〜ＢＬｍとソース線ＳＬ１の間には電位差が生じないようにする。しかし、本実施形態においては、ソース線ＳＬ１とビット線ＢＬ１〜ＢＬｍの間全てに読み出し電圧を印加するようにする。これにより、可変抵抗素子Ｒ１１に読み出し電流が流れるのみならず、読み出し対象外のメモリセルの可変抵抗素子Ｒ１２〜Ｒ１ｍにも、電流を流すことができる。つまり、同一ソース線に接続する全てのメモリセルを選択することで、同一ソース線に接続するメモリセルに流れる電流の履歴が揃い、ソース線毎に設けた行別読み出し回数カウンタ３２が有効に機能するようになる。図２３に、図１９に示すような２行×２列のマトリクス構成で、ワード線２本、ソース線２本、ビット線２本を備えて構成されている場合を想定し、複数回（１４回）の読み出しを行った際の、読み出し対象メモリセルの可変抵抗素子、選択トランジスタのオン／オフ状態、各ソース線と各ビット線に印加されるバイアス電圧、ソース線毎の読み出し回数と読み出し電圧の極性、ソース線毎の行別読み出し回数カウンタのカウント値を示す。説明の便宜上、各読み出し回数での読み出し対象メモリセルは適当に決めてある。各行別読み出しカウンタ３２のカウント値の最上位ビット（Ｃ１１、Ｃ２１）が“０”のとき“＋読み出し”、“１”のとき“−読み出し”が行われる。図２３から分かるように、同一のソース線に接続するメモリセルに対して“＋読み出し”と“−読み出し”が２回の読み出し毎に切り替わり、読み出し回数が増えても“＋読み出し”と“−読み出し”がバランスよくなされるため、“＋読み出し”、或いは“−読み出し”の一方だけが行われることはなく、読み出しディスターブが確実に低減される。ここでは、同一のソース線に接続するメモリセルへの読み出しがｐ回行われる毎に読み出し電圧の極性を変える一般的な方法をｐ＝２の場合を例に示しているが、ｐ＝１とした場合、“＋読み出し”と“−読み出し”１回置きになされ、且つ、行別読み出し回数カウンタ３２が１ビットカウンタで済み、回路規模が小さくできるため、ｐ＝１とすることがより好ましい。尚、図２３に示す例では、２本のソース線ＳＬ１、ＳＬ２の両方に常にバイアス電圧Ｖｂが印加されているが、選択されていない行のソース線は選択トランジスタがオフしているので必ずしもバイアス電圧Ｖｂが印加される必要はない。
【００７０】
〈第７実施形態〉
上記第６実施形態においては、読み出しディスターブの低減は確実に可能となるが、１Ｔ／１Ｒ型メモリセルアレイであるにも拘らず、読み出し対象外のメモリセルも選択するため余分な読み出し電流が流れ読み出し時の消費電流が増加する。従って、読み出し時の消費電流の増加を抑制し、且つ、読み出しディスターブの低減も確実に図るための本発明装置の第７実施形態について次に説明する。
【００７１】
第７実施形態に係る本発明装置の構成は、図２４に示すように、第６実施形態のものと基本的には同じであるが、第６実施形態における行別読み出し回数カウンタ３２に加え、各選択行において読み出し対象となったメモリセルに接続するビット線の選択列アドレスを記憶する選択列アドレス記憶回路３３を行単位に備える。そして、行別読み出し回数カウンタ３２は１ビットカウンタで構成し、同一ソース線に接続するメモリセルへの読み出しｐ回毎に、“＋読み出し”と“−読み出し” を交替する。
【００７２】
ビット線デコーダ５は、読み出し対象のビット線を選択するための列アドレスに応じて現読み出し時のビット線を選択するとともに、選択ソース線と同じ行の選択列アドレス記憶回路３３に記憶されている選択列アドレスに基づいて前回の読み出し時に選択した読み出し対象のビット線も再度選択する。この結果、同一行がアクセスされる毎に前回アクセスされたメモリセルも同時に選択され、しかもその可変抵抗素子に対して前回の読み出し時とは逆極性の読み出し電圧が印加されることから、同一ソース線に対する２回の読み出し動作で１回目の読み出し対象のメモリセルに対して“＋読み出し”と“−読み出し”が必ず行われることになり、読み出しディスターブが確実に低減される。
【００７３】
尚、１回目の読み出し対象のメモリセルを２回目も読み出し対象として選択した場合は、選択列アドレス記憶回路３３への記憶を行わず削除することで、次回の読み出し時に、同じメモリセルに３回連続して読み出しするのを回避できる。
【００７４】
本実施形態をシリアル読み出しの用途に適用した場合、例えば、列アドレスが規則的にインクリメントされて連続的に読み出される場合は、選択列アドレス記憶回路３３は必ずしも設ける必要はなく、ビット線デコーダ５が、読み出し対象のビット線を選択する際に、隣接する１つ前のビット線も同時に選択するようにすれば良い。尚、先頭のビット線を選択する場合は、最後のビット線を同時に選択するようにすれば良い。
【００７５】
次に、本発明装置の別実施形態について説明する。
【００７６】
〈１〉上記各実施形態において、メモリセル構造として、１Ｒ型メモリセルと１Ｔ／１Ｒ型メモリセルの２つの場合につき、夫々のメモリセルアレイ構成を例示して説明したが、メモリセル構造は、１Ｒ型メモリセルと１Ｔ／１Ｒ型メモリセル以外であっても、選択メモリセルの可変抵抗素子を流れる電流方向が正負逆転できる構造であれば、如何なる構造であっても構わない。また、１Ｔ／１Ｒ型メモリセルの選択トランジスタは、Ｎ型ＭＯＳＦＥＴに限らず、Ｐ型ＭＯＳＦＥＴであっても構わない。
【００７７】
〈２〉上記第４乃至第７実施形態において、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成として、図２に示すような行方向に延伸するソース線を各行に設ける構成を例示したが、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成は、上記実施形態の構成に限定されるものではない。例えば、列方向にビット線と平行に延伸するソース線であっても構わない。
【００７８】
また、図２に示す構成に対して、ビット線とソース線の関係を反転させても構わない。この場合、読み出し回路１３ａはソース線デコーダ６に接続され、読み出し回数カウンタ３２は、ビット線デコーダ５に接続される。
【００７９】
〈３〉上記第１乃至第３実施形態では、ワード線を１本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ビット線を１本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。この場合、読み出し回路２３ａは、ワード線デコーダ１７側に接続する。
【００８０】
〈４〉上記各実施形態において、図８、図１２、図１４、図１７、図２０、図２２、図２４に示す電圧スイッチ回路２２ａ，１２ａは、書き込み、消去、読み出しの各動作の電圧を１つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧を個別に発生する回路を夫々備えても構わない。更に、読み出し動作時の読み出し電圧印加回路は、各デコーダ内に設けても構わない。
【００８１】
〈５〉上記第３及び第６実施形態において、メモリセルアレイの各行ごとに読み出し回数カウンタを設ける構成としているが、或る纏まったデータサイズで必ずアクセスされるような用途の場合、その纏まったメモリ領域は必ず連続して読み出しがなされるため、その領域毎に読み出し回数カウンタを設けても構わない。つまり、２行以上の行毎に読み出し回数カウンタを設けても良い。
【００８２】
〈６〉上記各実施形態においては、１つのメモリセルアレイからなる構成を想定して説明したが、図２５に示すように、メモリセルアレイ５５を複数のサブアレイブロック５６に分割し、或る纏まったデータサイズで必ずアクセスされるような用途においては、そのデータサイズとサブアレイブロック５６の容量を同じにしておけば、サブアレイブロック５６内は必ず連続して読み出しがなされるため、そのサブアレイブロック領域毎に読み出し回数カウンタ５４を設け、このカウンタの状態によって“＋読み出し”と“−読み出し”を切り替えても、読み出しディスターブの低減が可能である。
【図面の簡単な説明】
【００８３】
【図１】可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図２】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図
【図３】可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図４】１Ｒ型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の従来例を示すタイミング図
【図５】１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図
【図６】初期状態が高抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図
【図７】初期状態が低抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図
【図８】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第１実施形態における回路構成例を示すブロック図
【図９】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置における電流方向の異なる２種類の読み出し電流を択一的に用いる読み出し方法を説明する図
【図１０】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第１実施形態における読み出し電圧の極性や印加状態の一例を示す表
【図１１】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第１実施形態における読み出し電圧の極性や印加状態の他の一例を示す表
【図１２】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第２実施形態における回路構成例を示すブロック図
【図１３】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第２実施形態における読み出し電圧の極性や印加状態の一例を示す表
【図１４】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第３実施形態における回路構成例を示すブロック図
【図１５】本発明に係る不揮発性半導体記憶装置で使用する読み出し回数カウンタの一構成例を示す図
【図１６】１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第３実施形態における読み出し電圧の極性や印加状態の一例を示す表
【図１７】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第４実施形態における回路構成例を示すブロック図
【図１８】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第４実施形態における読み出し電圧の極性や印加状態の一例を示す表
【図１９】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置における電流方向の異なる２種類の読み出し電流を択一的に用いる読み出し方法を説明する図
【図２０】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第５実施形態における回路構成例を示すブロック図
【図２１】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第５実施形態における読み出し電圧の極性や印加状態の一例を示す表
【図２２】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第６実施形態における回路構成例を示すブロック図
【図２３】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第６実施形態における読み出し電圧の極性や印加状態の一例を示す表
【図２４】１Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第７実施形態における回路構成例を示すブロック図
【図２５】メモリセルアレイをサブアレイブロック群に分割した場合の本発明に係る不揮発性半導体記憶装置の別実施形態における回路構成例を示すブロック図
【符号の説明】
【００８４】
１、１５、５５：      メモリセルアレイ
２、１４：            メモリセル
３：                  可変抵抗素子
４：                  選択トランジスタ
５、１６：            ビット線デコーダ
６：                  ソース線デコーダ
７、１７：            ワード線デコーダ
８、１８、５８：      アドレス線
９、１９、５９：      データ線
１０、１０ａ〜１０ｃ、２０、２０ａ〜２０ｃ、５０：  制御回路
１１、２１、５１：    制御信号線
１２、１２ａ、２２、２２ａ、５２：  電圧スイッチ回路
１３、１３ａ、２３、２３ａ、５３：  読み出し回路
３０：                読み出し回数カウンタ
３１：                ２値乱数発生回路
３２：                行別読み出し回数カウンタ
３３：                選択列アドレス記憶回路
５４：                ブロック別読み出し回数カウンタ
５６：                サブアレイブロック
ＢＬ１〜ＢＬｍ：      ビット線（列選択線）
ＷＬ１〜ＷＬｎ：      ワード線（行選択線）
ＳＬ１〜ＳＬｎ：      ソース線
Ｒ１１〜Ｒｎｍ：      可変抵抗素子
ＴＲ１１〜ＴＲｎｍ：  選択トランジスタ
Ｔｒｅａｄ：          読み出し時間
Ｖｃｃ：              電源電圧
Ｖｓｓ：              接地電圧
Ｖｗｒｔ：            書き込み用の電圧
Ｖｒｓｔ：            消去用電圧
Ｖｂ：                メモリセルアレイバイアス電圧
Ｖｒ：                読み出し電圧
Ｖｂ−Ｖｒ：          読み出し用印加電圧
Ｖｂ＋Ｖｒ：          読み出し用印加電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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