(57)【要約】【課題】参照セルに対するデータ値の設定を自動的に行うシーケンスを提案する。【解決手段】本発明の例に関わる半導体メモリは、メモリセルＭＴＪ（Ｍ１）と、レファレンス電位の生成に使用される一対のレファレンスセルＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）と、メモリセルＭＴＪ（Ｍ１）から得られる読み出し電位とレファレンス電位とを比較してメモリセルＭＴＪ（Ｍ１）のデータを判定する第１読み出し回路１６と、一対のレファレンスセルＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態を検出し、一対のレファレンスセルＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態を示す検出信号Ｄｏｕｔ（ｒｅｆ）を出力する第２読み出し回路１７と、検出信号Ｄｏｕｔ（ｒｅｆ）に基づいて、一対のレファレンスセルＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に対する書き込みを制御する制御回路とを備える。【選択図】図２
2006099835.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、レファレンス電位の生成に使用される一対のレファレンスセルと、前記メモリセルから得られる読み出し電位と前記レファレンス電位とを比較して前記メモリセルのデータを判定する第１読み出し回路と、前記一対のレファレンスセルの状態を検出し、前記一対のレファレンスセルの状態を示す検出信号を出力する第２読み出し回路と、前記検出信号に基づいて、前記一対のレファレンスセルに対する書き込みを制御する制御回路とを具備することを特徴とする半導体メモリ。
【請求項２】
メモリセルと、レファレンス電位の生成に使用される一対のレファレンスセルと、読み出し時に、前記メモリセルから得られる読み出し電位と前記レファレンス電位とを比較して前記メモリセルのデータを判定し、テスト時に、前記一対のレファレンスセルの状態を検出し、前記一対のレファレンスセルの状態を示す検出信号を出力する読み出し回路と、前記検出信号に基づいて、前記一対のレファレンスセルに対する書き込みを制御する制御回路とを具備することを特徴とする半導体メモリ。
【請求項３】
前記読み出し回路は、第１及び第２入力端子を持つセンスアンプと、前記第１入力端子と前記一対のレファレンスセルの一方との間に接続されるスイッチ素子と、前記第２入力端子と前記一対のレファレンスセルの他方との間に接続されるスイッチ素子と、前記一対のレファレンスセルの一方と他方との間に接続されるスイッチ素子とを含むことを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記メモリセル及び前記一対のレファレンスセルは、それぞれ、磁気抵抗効果素子から構成され、前記磁気抵抗効果素子は、データを読み出した後でなければ、書き込みによりデータ値を決定することができないトグル書き込み方式に対応した構造を有することを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項５】
前記制御回路は、前記一対のレファレンスセルの状態が目的値になるまで、設定シーケンスに基づいて、前記一対のレファレンスセルに対する書き込みを制御し、
前記設定シーケンスは、前記一対のレファレンスセルの状態を検出する第１、第２及び第３リードステップ、前記一対のレファレンスセルの状態が目的値になったか否かを確認する第１、第２及び第３確認ステップ、並びに、前記一対のレファレンスセルの一方に対して書き込みを行う第１書き込みステップ、他方に対して書き込みを行う第２書き込みステップ及び一方に対して書き込みを行う第３書き込みステップから構成され、前記第１リードステップ、前記第１確認ステップ、前記第１書き込みステップ、前記第２リードステップ、前記第２確認ステップ、前記第２書き込みステップ、前記第３リードステップ、前記第３確認ステップ、前記第３書き込みステップの順に実行され、前記一対のレファレンスセルの状態が前記目的値に達したときは、それ以降のステップを行わないことを特徴とする請求項４に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、トグル書き込み方式を採用したトンネル磁気抵抗(Tunneling Magneto Resistive) 効果を利用する磁気ランダムアクセスメモリ(Magnetic Random Access Memory) に使用される。
【背景技術】
【０００２】
磁気ランダムアクセスメモリを実用化するためには、ＭＴＪ(Magnetic Tunnel Junction)素子間でのＴＭＲ効果のばらつきを抑え、書き込み時におけるディスターブを皆無にすることが必要である。
【０００３】
これを実現する一つの技術として、トグル書き込み方式が注目されている（例えば、特許文献１参照）。この書き込み方式では、弱く交換結合(exchange coupling)させた２つの強磁性層によりフリー層が構成されるＭＴＪ素子を用い、かつ、ＭＴＪ素子の磁化容易軸方向を互いに直交する２本の書き込み線が延びる方向とは異なる方向に設定する。
【０００４】
書き込みは、データ値によらず、常に、２本の書き込み線に一定方向の書き込み電流を流すことにより行う。
【０００５】
トグル書き込み方式では、書き込み対象となるＭＴＪ素子に対して、書き込みを１回行う度に、データ値がその都度、変化する。
【０００６】
従って、この方式では、書き込みを行う前に、予め、書き込み対象となるＭＴＪ素子のデータを読み出し、そのＭＴＪ素子の状態を把握しておくことが必要となる。
【０００７】
つまり、書き込みデータが書き込み対象となるＭＴＪ素子のデータと同じである場合には、書き込みを行う必要はなく、異なる場合にのみ、書き込みを１回だけ行う。
【０００８】
読み出しでは、通常、読み出し対象となるＭＴＪ素子により得られる読み出し電位をレファレンス電位と比較し、データ値を判定する。
【０００９】
このレファレンス電位は、“１”データを記憶するレファレンスセル（ＭＴＪ素子）と“０”データを記憶するレファレンスセル（ＭＴＪ素子）とから生成される。
【００１０】
例えば、これら２つのレファレンスセルを並列接続し、“１”データを記憶するセルにより得られる読み出し電位と“０”データを記憶するセルにより得られる読み出し電位の中間の電位をレファレンス電位とする。
【００１１】
しかし、トグル書き込み方式を採用した磁気ランダムアクセスメモリにおいて、“１”データを記憶するレファレンスセルと“０”データを記憶するレファレンスセルとからレファレンス電位を生成する場合、これらレファレンスセルに対するデータ値の設定方法を検討する必要がある。
【００１２】
なぜなら、トグル書き込み方式を採用した磁気ランダムアクセスメモリのＭＴＪ素子の状態は、書き込み前のＭＴＪ素子の状態に依存し、書き込みだけではＭＴＪ素子の状態を決定することができず、一方、例えば、出荷前のダイソートテスト時においては、レファレンスセルの状態は、セルごとに、まちまちになっているからである。
【００１３】
従って、レファレンスセルに対するデータ値の設定では、例えば、確実に、レファレンスセルビット線対の一方に接続される全てのレファレンスセルを“１”状態とし、他方に接続される全てのレファレンスセルを“０”状態にしなければならない。
【００１４】
ところが、この設定を行うために、多大な時間と手間を費やすようでは、製造コストの増大の原因ともなり、不都合である。
【００１５】
そこで、このような、予め読み出しを行わない限り、書き込みを行ってメモリセル（例えば、ＭＴＪ素子）の状態を決定することができないような半導体メモリに関しては、レファレンスセルに対するデータ値の設定を自動的に行うシーケンスが存在すれば、製造コストの低減に非常に有効となる。
【特許文献１】ＵＳＰ６，５４５，９０６
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の例では、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスを提案する。
【課題を解決するための手段】
【００１７】
本発明の例に関わる半導体メモリは、メモリセルと、レファレンス電位の生成に使用される一対のレファレンスセルと、前記メモリセルから得られる読み出し電位と前記レファレンス電位とを比較して前記メモリセルのデータを判定する第１読み出し回路と、前記一対のレファレンスセルの状態を検出し、前記一対のレファレンスセルの状態を示す検出信号を出力する第２読み出し回路と、前記検出信号に基づいて、前記一対のレファレンスセルに対する書き込みを制御する制御回路とを備える。
【発明の効果】
【００１８】
本発明の例によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２０】
１．  概要  
本発明の例は、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスに関するものであり、主として、レファレンス電位を用いてメモリセルのデータ値を判定する半導体メモリに使用される。
【００２１】
以下の実施の形態では、そのような半導体メモリのうち、予め読み出しを行わない限り、書き込みを行ってメモリセルの状態を決定することができない、という特殊な事情を持つ磁気ランダムアクセスメモリを例に説明することにする。
【００２２】
２．  実施の形態  
最良と思われる３つの実施の形態について説明する。
【００２３】
(1)  第１実施の形態  
[1]   全体図  
図１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【００２４】
メモリセルアレイは、１トランジスタ−１ＭＴＪタイプセルアレイ構造を有している。即ち、１つのメモリセルは、１つの読み出し選択スイッチ（トランジスタ）ＲＳＷと１つのＭＴＪ素子ＭＴＪとから構成される。
【００２５】
メモリセルアレイ上には、Ｘ方向に延びる書き込みワード線ＷＷＬｉ，・・・及び読み出しワード線ＲＷＬｉ，・・・、さらに、Ｙ方向に延びる書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊ，・・・及びレファレンスビット線ＤＢＬ，ｂＤＢＬが配置される。
【００２６】
書き込みワード線ＷＷＬｉ，・・・と書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊ，・・・の交差部には、メモリセルのＭＴＪ素子ＭＴＪ（Ｍ１）が配置される。また、書き込みワード線ＷＷＬｉ，・・・とレファレンスビット線ＤＢＬ，ｂＤＢＬの交差部には、レファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）が配置される。
【００２７】
読み出しワード線ＲＷＬｉ，・・・は、読み出し選択スイッチＲＳＷに接続される。
【００２８】
書き込みワード線ＷＷＬｉ，・・・及び読み出しワード線ＲＷＬｉ，・・・の一端は、書き込み／読み出しワード線ドライバ及びデコーダ１１に接続され、それらの他端は、書き込みワード線シンカー１２に接続される。
【００２９】
書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊ，・・・及びレファレンスビット線ＤＢＬ，ｂＤＢＬの一端は、書き込みビット線ドライバ、デコーダ及びセレクタ１３に接続され、それらの他端は、書き込みビット線シンカー、デコーダ及びセレクタ１４に接続される。
【００３０】
読み出しバイアス電流生成回路１５は、読み出し時に、選択された１本の読み出しワード線に接続されるメモリセル及びレファレンスセルのＭＴＪ素子ＭＴＪ（Ｍ１），ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）にバイアス電流を供給する。
【００３１】
読み出し回路１６は、センスアンプを含み、読み出し時に、レファレンスセルから生成されるレファレンス電位と選択されたメモリセルから生成される読み出し電位に基づいて、その選択されたメモリセルのデータ値を判定する。
【００３２】
ここで、本実施の形態では、チップ内に、通常の読み出し回路１６とは別に、レファレンスセルに対するデータ値の設定のために使用するレファレンスセル読み出し回路１７を新規に設けている。
【００３３】
レファレンスセル読み出し回路１７は、レファレンスセルの状態が所定状態になったときに、出力信号Ｄｏｕｔ（ｒｅｆ）を“Ｈ”にする機能を有する。
【００３４】
例えば、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態（高い抵抗値のアンチパラレル状態）になり、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態（低い抵抗値のパラレル状態）になったとき、レファレンスセル読み出し回路１７は、出力信号Ｄｏｕｔ（ｒｅｆ）を“Ｈ”にし、それ以外では、出力信号Ｄｏｕｔ（ｒｅｆ）を“Ｌ”にする。
【００３５】
制御回路１８は、例えば、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）の全てが“０”状態になり、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）の全てが“１”状態になるまで、後述するシーケンスに従い、レファレンスセルに対するデータ値の設定が確実に行われるように、内部回路１１〜１７を用いた書き込み／読み出し動作を制御する。
【００３６】
[2]   読み出し回路  
図２は、図１における読み出し回路１６，１７の回路例を示している。
【００３７】
データ値の設定前において、レファレンスセルＲＥＦのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態、即ち、アンチパラレル状態か、若しくは、パラレル状態かは、不明となっている。
【００３８】
レファレンスセル読み出し回路１７は、このような初期抵抗値の分からないレファレンスセルＲＥＦの状態を把握するために使用される。本例では、レファレンスセル読み出し回路１７は、レファレンスセルのデータを判断するのではなく、レファレンスセルのデータ値が所定状態になったか否かを検出する検出回路としての機能を有する。
【００３９】
本例では、レファレンスセル読み出し回路１７は、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態のときのみ、出力信号Ｄｏｕｔ（ｒｅｆ）を“Ｈ”にする。
【００４０】
つまり、このレファレンスセル読み出し回路１７は、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）の全てを“０”状態にし、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）の全てを“１”状態に設定するシーケンスを実施するときに使用される。
【００４１】
レファレンスビット線ｂＤＢＬは、スイッチＳＷ１を経由してキャパシタＣに接続され、かつ、スイッチＳＷ１，ＳＷ３を経由してキャパシタＣ’に接続される。
【００４２】
電流源としてのＰチャネルＭＯＳトランジスタＰ１のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２を経由してレファレンスビット線ｂＤＢＬに接続される。トランジスタＰ１のゲートには、バイアス電位Ｖｂｉａｓ１が入力される。
【００４３】
レファレンスビット線ＤＢＬは、スイッチＳＷ１を経由してキャパシタＣに接続される。電流源としてのＰチャネルＭＯＳトランジスタＰ２のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２を経由してレファレンスビット線ＤＢＬに接続される。トランジスタＰ２のゲートには、バイアス電位Ｖｂｉａｓ２が入力される。
【００４４】
センスアンプＳ／Ａ（ｒｅｆ）のプラス側入力端子は、スイッチＳＷ４を経由してレファレンスビット線ｂＤＢＬに接続され、センスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子は、スイッチＳＷ４を経由してレファレンスビット線ＤＢＬに接続される。レファレンスビット線ＤＢＬ，ｂＤＢＬの間には、スイッチＳＷ５が接続される。
【００４５】
スイッチＳＷ１〜ＳＷ５のオン／オフは、後述するシーケンスに基づいて、図１における制御回路１８により制御される。
【００４６】
読み出し回路１６は、通常の読み出し動作時に、メモリセルのＭＴＪ素子ＭＴＪ（Ｍ１）のデータ値を読み出すために使用される。
【００４７】
センスアンプＳ／Ａのプラス側入力端子は、キャパシタＣに接続されると共に、スイッチＳＷ１，ＳＷ５を経由してレファレンスビット線ＤＢＬ，ｂＤＢＬに接続され、センスアンプＳ／Ａのマイナス側入力端子は、キャパシタＣに接続されると共に、スイッチＳＷ６を経由して書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊに接続される。
【００４８】
電流源としてのＰチャネルＭＯＳトランジスタＰ３のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２，ＳＷ６を経由して書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊに接続される。トランジスタＰ３のゲートには、バイアス電位Ｖｂｉａｓ２が入力される。
【００４９】
ここで、本例では、通常の読み出しのためのセンスアンプＳ／Ａとは別に、新規にセンスアンプＳ／Ａ（ｒｅｆ）を設けたが、両者を一つにまとめることもできる。
【００５０】
例えば、図３に示すように、書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊを、スイッチＳＷ６を経由してセンスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子に接続し、通常の読み出し時に、スイッチＳＷ１，ＳＷ２，ＳＷ４１，ＳＷ５，ＳＷ６をオンにし、スイッチＳＷ３，ＳＷ４２をオフにすれば、センスアンプＳ／Ａ（ｒｅｆ）により、メモリセルのＭＴＪ素子ＭＴＪ（Ｍ１）のデータ値を判定することができる。
【００５１】
尚、図２及び図３において、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に同じ量の電流を供給する。
【００５２】
[3]   ＭＴＪ素子  
図４は、ＭＴＪ素子の構造の例を示している。
【００５３】
本例では、ＭＴＪ素子（磁気抵抗効果素子）は、トグル書き込み方式に対応した構造を有する。フリー層（記憶層）２１は、例えば、Ｒｕなどのメタルとこれを挟み込む２つの強磁性層とから構成される積層フェリ構造を有する。２つの強磁性層は、弱く交換結合しており、磁場が与えられていない状態では、両者の磁化方向は、互いに逆向きとなる。
【００５４】
フリー層２１とピン層（固着層）２３との間には、トンネル絶縁層２２が配置される。ピン層２３の磁化方向は、固定されている。フリー層２１のトンネル絶縁層２２側の強磁性層の磁化方向と、ピン層２３の磁化方向との関係により、ＭＴＪ素子の状態（アンチパラレル又はパラレル）が決定される。
【００５５】
[4]   制御回路及び書き込み回路  
次に、制御回路及び書き込み回路の例について説明する。
【００５６】
但し、書き込み回路に関し、ここでは、説明を簡単にするため、通常の書き込み回路については、省略することにする。即ち、以下では、本発明の例に関わるレファレンスセルに対するデータ値の設定を行うために新たに必要とされる書き込み回路の例についてのみ説明する。
【００５７】
図５は、図１における内部回路１１〜１４及び制御回路１８の回路例を示している。
【００５８】
トグル書き込み方式では、ＭＴＪ素子の状態（データ値）は、書き込みを行う度に反転する、という特徴を有するため、書き込み時、互いに直交する２本の書き込み線には、書き込みデータによらず、常に、同じ方向に書き込み電流を流す。
【００５９】
本例では、書き込み時、書き込みワード線ＷＷＬｉには、書き込みワード線ドライバ１１から書き込みワード線シンカー１２に向かう方向に書き込み電流が流れる。
【００６０】
書き込みワード線ドライバ１１は、電流源Ｉ１と、この電流源Ｉ１により発生した書き込み電流を書き込みワード線ＷＷＬｉに導くためのカレントミラー回路（ＰチャネルＭＯＳトランジスタ）Ｐ４，Ｐ５と、トランスファゲート（ＰチャネルＭＯＳトランジスタ）Ｐ６と、デコーダとしてのＮＡＮＤゲート回路ＮＤ３とを有する。
【００６１】
書き込みワード線シンカー１２は、ＮチャネルＭＯＳトランジスタＮ１と、デコーダとしてのＡＮＤゲート回路ＡＤ１とから構成される。
【００６２】
また、書き込み時、レファレンスビット線ＤＢＬ，ｂＤＢＬには、書き込みビット線ドライバ１３から書き込みビット線シンカー１４に向かう方向に書き込み電流が流れる。
【００６３】
書き込みビット線ドライバ１３は、電流源Ｉ２と、この電流源Ｉ２により発生した書き込み電流をレファレンスビット線ＤＢＬ，ｂＤＢＬに導くためのカレントミラー回路（ＰチャネルＭＯＳトランジスタ）Ｐ７，Ｐ８と、トランスファゲート（ＰチャネルＭＯＳトランジスタ）Ｐ９，Ｐ１０とを有する。
【００６４】
書き込みビット線シンカー１４は、ＮチャネルＭＯＳトランジスタＮ２から構成される。
【００６５】
制御回路１８は、本発明の例に関わるレファレンスセルに対するデータ値の設定を実行するために、内部回路１１〜１７の動作を制御する。
【００６６】
本例では、制御回路１８は、コントローラ１９及び遅延タイプフリップフロップ回路(D-F/F)２０を有している。
【００６７】
コントローラ１９は、スタート信号ＳＴＡＲＴ＝“Ｈ”を受けると、書き込み信号ＷＲＩＴＥを“Ｈ”にし、かつ、クロック信号ＣＬＫ及びリセット信号ＲＳＴを所定のタイミングで出力する。スタート信号ＳＴＡＲＴは、レファレンスセルに対する書き込み時に“Ｈ”となる信号である。
【００６８】
遅延タイプフリップフロップ回路２０は、クロック信号ＣＬＫ及びリセット信号ＲＳＴを受け、かつ、所定のタイミングでパルス信号ＰＯＵＴを出力する。
【００６９】
このパルス信号ＰＯＵＴを、ＮＡＮＤゲート回路ＮＤ１，ＮＤ２、ＮＯＲゲート回路ＮＲ１及びインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＩＮＶ４からなるロジック回路で受け、書き込みワード線ＷＷＬｉ及びレファレンスビット線ＤＢＬ，ｂＤＢＬに流れる書き込み電流を制御する。
【００７０】
本例では、ＮＡＮＤゲート回路ＮＤ１，ＮＤ２のうちの一つの出力信号は、“Ｈ”になり、他の一つの出力信号は、“Ｌ”になる。このため、レファレンスビット線ＤＢＬ，ｂＤＢＬのうちの一方にのみ、書き込み電流が流れることになる。
【００７１】
また、この時、ロウアドレス信号ＡＤＤｉにより選択された書き込みワード線ＷＷＬｉには、書き込み電流が流れる。ロウアドレス信号ＡＤＤｉに関しては、選択されたロウのロウアドレス信号ＡＤＤｉの全ビットが“Ｈ”になる。
【００７２】
なお、後述するが、本発明の例に関わるレファレンスセルに対するデータ値の設定のためのシーケンスでは、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）が所定状態になるまで、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に対して、交互に書き込みを行う。
【００７３】
本例の書き込み回路は、このように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に対して、自動的に、交互に書き込みを行う機能を有する。
【００７４】
図６は、図５の回路例の変形例である。  
この例では、書き込みワード線ドライバ１１内のＮＡＮＤゲート回路ＮＤ３に書き込み信号ＷＲＩＴＥを入力させた点、及び、書き込みワード線シンカー１２内のＡＮＤゲート回路ＡＤ１に書き込み信号ＷＲＩＴＥを入力させた点に特徴を有する。
【００７５】
その他の構成については、図５の回路例と同じである。
【００７６】
[5]   レファレンスセルに対するデータ値の設定  
以下、レファレンスセルに対するデータ値の設定シーケンスについて説明する。
【００７７】
本例は、図１のレファレンスビット線ｂＤＢＬに接続されるレファレンスセルの状態を“０”とし、レファレンスビット線ＤＢＬに接続されるレファレンスセルの状態を“１”とするためのシーケンスである。
【００７８】
レファレンスセル読み出し回路としては、図２又は図３に示す回路を用い、その他の内部回路としては、図５又は図６に示す回路を用いる。
【００７９】
ここで、図２又は図３のレファレンスセル読み出し回路に関しては、ＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態、ＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態になったときのみ、センスアンプＳ／Ａ（ｒｅｆ）の出力信号Ｄｏｕｔ（ｒｅｆ）が“Ｈ”となるように、キャパシタＣ，Ｃ’の大きさを、以下のように予め設定しておく。
【００８０】
Rp x C/(C+C’) x I < Rp x I < Ra x C/(C+C’) x I < Ra x I  ・・・(1)
但し、Ｒａ（＝Ｒ＋ΔＲ）は、“０”状態のＭＴＪ素子の抵抗値、Ｒｐ（＝Ｒ）は、“１”状態のＭＴＪ素子の抵抗値、Ｃは、キャパシタＣの容量、Ｃ’は、キャパシタＣ’の容量、Ｉは、ＭＴＪ素子に流れる読み出し電流の値である。
【００８１】
図７は、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスを示している。
【００８２】
ロウアドレスは、Ｎ個あり、レファレンスセルに対するデータ値の設定は、１ロウごとに実施していくものとする。また、データ値の設定は、ロウアドレスｒｏｗ１から始め、ロウアドレスｒｏｗＮで終了するものとする。
【００８３】
まず、最初のロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ１）。
【００８４】
この読み出しでは、図２又は図３のレファレンスセル読み出し回路１７内のスイッチＳＷ１〜ＳＷ５を以下のように制御する。
【００８５】
スイッチＳＷ１，ＳＷ２をオンにし、トランジスタＰ１，Ｐ２にバイアス電位Ｖｂｉａｓ１，Ｖｂｉａｓ２を与え、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）にそれぞれ読み出し電流（バイアス電流）Ｉを流した状態で、キャパシタＣに電荷を蓄積する。
【００８６】
この後、スイッチＳＷ２をオフにし、読み出し電流Ｉを遮断する。
【００８７】
そして、スイッチＳＷ１，ＳＷ３，ＳＷ４をオンにし、センスアンプＳ／Ａ（ｒｅｆ）により、リファレンスビット線対ＤＢＬ，ｂＤＢＬの電位比較を行う。
【００８８】
この電位比較により想定されるセンスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表１に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態に応じて、以下の４通りとなる。
【００８９】
【表１】
2006099835.tif 000003
【００９０】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【００９１】
CASE2:  D1の抵抗値: Rp 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｌ”となる。
【００９２】
CASE3:  D1の抵抗値: Rp 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【００９３】
CASE4:  D1の抵抗値: Ra 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【００９４】
CASE1 のときは、Dout(ref) が“Ｈ”となり、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）は、既に、目的のデータ値に設定されている。そこで、全てのレファレンスセルの設定を終えたか否かを確認し、終えている場合には、設定終了とし、終えていない場合には、ロウアドレスを１つ増やして、再び、データ値の設定を行う（ステップＳＴ２，ＳＴ１０〜ＳＴ１１）。
【００９５】
CASE2,CASE3,CASE4 のときは、Dout(ref) が“Ｌ”となり、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）は、まだ、目的のデータ値に設定されていない。そこで、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ３）。
【００９６】
その結果、表１の括弧内に示すように、CASE2,CASE3,CASE4 におけるＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値は、それぞれ反転する。
【００９７】
そして、再び、ロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ４）。
【００９８】
センスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表２に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態に応じて、以下の３通りとなる。
【００９９】
【表２】
2006099835.tif 000004
【０１００】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０１０１】
CASE2:  D1の抵抗値: Ra 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０１０２】
CASE3:  D1の抵抗値: Rp 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０１０３】
CASE1 のときは、Dout(ref) が“Ｈ”となるため、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）が目的のデータ値に設定されたことが判明する。そこで、全てのレファレンスセルの設定を終えたか否かを確認し、終えている場合には、設定終了とし、終えていない場合には、ロウアドレスを１つ増やして、再び、データ値の設定を行う（ステップＳＴ５，ＳＴ１０〜ＳＴ１１）。
【０１０４】
CASE2,CASE3 のときは、Dout(ref) が“Ｌ”となり、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）は、未だ、目的のデータ値に設定されていない。そこで、今度は、ＭＴＪ素子ＭＴＪ（Ｄ２）に対して、書き込みを１回だけ行う（ステップＳＴ６）。
【０１０５】
その結果、表２の括弧内に示すように、CASE2,CASE3 におけるＭＴＪ素子ＭＴＪ（Ｄ２）のデータ値は、それぞれ反転する。
【０１０６】
そして、再び、ロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ７）。
【０１０７】
センスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表３に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態に応じて、以下の２通りとなる。
【０１０８】
【表３】
2006099835.tif 000005
【０１０９】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０１１０】
CASE2:  D1の抵抗値: Rp 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｌ”となる。
【０１１１】
CASE1 のときは、Dout(ref) が“Ｈ”となるため、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）が目的のデータ値に設定されたことが判明する。そこで、全てのレファレンスセルの設定を終えたか否かを確認し、終えている場合には、設定終了とし、終えていない場合には、ロウアドレスを１つ増やして、再び、データ値の設定を行う（ステップＳＴ８，ＳＴ１０〜ＳＴ１１）。
【０１１２】
CASE2 のときは、Dout(ref) が“Ｌ”となり、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）は、未だ、目的のデータ値に設定されていない。そこで、今度は、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ９）。
【０１１３】
その結果、表３の括弧内に示すように、CASE2 におけるＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値は、反転する。
【０１１４】
ここで、CASE2 に関しては、ＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値が反転した結果、表４に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１）の抵抗値は、Ｒａ、ＭＴＪ素子ＭＴＪ（Ｄ２）Ｄ２の抵抗値は、Ｒｐとなり、目的のデータ値に設定される。
【０１１５】
【表４】
2006099835.tif 000006
【０１１６】
即ち、この段階に達すると、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態にかかわらず、必ず、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータ値は、目的値（MTJ(D1)の抵抗値: Ra 、MTJ(D2)の抵抗値: Rp ）に達することになる。
【０１１７】
従って、この後、全てのレファレンスセルの設定を終えたか否かを確認し、終えている場合には、設定終了とし、終えていない場合には、ロウアドレスを１つ増やして、再び、データ値の設定を行う（ＳＴ１０〜ＳＴ１１）。
【０１１８】
以上、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスによれば、確実、短時間、かつ、自動的に、レファレンスセルに対するデータ値の設定を行うことができる。従って、この設定がダイソートテスト工程に与える負担を少なくすることができ、製造コストの低減に貢献できる。
【０１１９】
ところで、上述の本発明のシーケンスによれば、データ値の設定は、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態に応じて、以下の順で早く終わる。
【０１２０】
・  最も早く設定が終わる場合Ａ  
ＭＴＪ素子ＭＴＪ（Ｄ１）の初期状態が“０”（抵抗値Ｒａ）であり、ＭＴＪ素子ＭＴＪ（Ｄ２）の初期状態が“１”（抵抗値Ｒｐ）であるとき  
この場合、書き込みなしで設定が完了する。
【０１２１】
・  ２番目に早く設定が終わる場合Ｂ  
ＭＴＪ素子ＭＴＪ（Ｄ１）の初期状態が“１”（抵抗値Ｒｐ）であり、ＭＴＪ素子ＭＴＪ（Ｄ２）の初期状態が“１”（抵抗値Ｒｐ）であるとき  
この場合、ＭＴＪ素子ＭＴＪ（Ｄ１）に対する１回の書き込みで設定が完了する。
【０１２２】
・  ３番目に早く設定が終わる場合Ｃ  
ＭＴＪ素子ＭＴＪ（Ｄ１）の初期状態が“１”（抵抗値Ｒｐ）であり、ＭＴＪ素子ＭＴＪ（Ｄ２）の初期状態が“０”（抵抗値Ｒａ）であるとき  
この場合、ＭＴＪ素子ＭＴＪ（Ｄ１）に対する１回の書き込みと、ＭＴＪ素子ＭＴＪ（Ｄ２）に対する１回の書き込みの合計２回の書き込みで設定が完了する。
【０１２３】
・  最も遅く設定が終わる場合Ｄ  
ＭＴＪ素子ＭＴＪ（Ｄ１）の初期状態が“０”（抵抗値Ｒａ）であり、ＭＴＪ素子ＭＴＪ（Ｄ２）の初期状態が“０”（抵抗値Ｒａ）であるとき  
この場合、ＭＴＪ素子ＭＴＪ（Ｄ１）に対する２回の書き込みと、ＭＴＪ素子ＭＴＪ（Ｄ２）に対する１回の書き込みの合計３回の書き込みで設定が完了する。
【０１２４】
もちろん、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態は、ばらばらであるので、いずれかを選択するということはできないが、レファレンスセルに対するデータ値の設定は、Ａ＞Ｂ＞Ｃ＞Ｄの順で、早く終了する。
【０１２５】
[6]   通常の読み出し  
通常の読み出しは、以下のようになる。
【０１２６】
図２の読み出し回路を用いた場合、スイッチＳＷ１，ＳＷ２，ＳＷ５をオンにし、スイッチＳＷ３，ＳＷ４をオフにして、レファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に読み出し電流（バイアス電流）を与える。
【０１２７】
ここで、スイッチＳＷ５をオンにして、２つのレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）をショートさせているため、“０”状態のＭＴＪ素子により得られる読み出し電位と“１”状態のＭＴＪ素子により得られる読み出し電位とのちょうど中間の電位を、読み出し回路１６内のセンスアンプＳ／Ａのプラス側入力端子に与えることができる。
【０１２８】
また、読み出し回路１６では、スイッチＳＷ２，ＳＷ６がオンとなるため、ＭＴＪ素子ＭＴＪ（Ｍ１）に読み出し電流（バイアス電流）が供給される。ＭＴＪ素子ＭＴＪ（Ｍ１）により得られる読み出し電位は、読み出し回路１６内のセンスアンプＳ／Ａのマイナス側入力端子に入力される。
【０１２９】
図３の読み出し回路を用いた場合、スイッチＳＷ１，ＳＷ２，ＳＷ４１，ＳＷ５をオンにし、スイッチＳＷ３，ＳＷ４２をオフにして、レファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に読み出し電流（バイアス電流）を与える。
【０１３０】
ここで、スイッチＳＷ５をオンにして、２つのレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）をショートさせているため、“０”状態のＭＴＪ素子により得られる読み出し電位と“１”状態のＭＴＪ素子により得られる読み出し電位とのちょうど中間の電位を、読み出し回路１７内のセンスアンプＳ／Ａ（ｒｅｆ）のプラス側入力端子に与えることができる。
【０１３１】
また、通常の読み出し時には、スイッチＳＷ２，ＳＷ６がオンとなるため、ＭＴＪ素子ＭＴＪ（Ｍ１）に読み出し電流（バイアス電流）が供給される。ＭＴＪ素子ＭＴＪ（Ｍ１）により得られる読み出し電位は、読み出し回路１７内のセンスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子に入力される。
【０１３２】
[7]   まとめ  
以上、第１実施の形態によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
【０１３３】
このシーケンスは、特に、予め読み出しを行わない限り、書き込みを行ってメモリセルの状態を決定することができない、という特殊な事情を持つトグル書き込み方式を採用する磁気ランダムアクセスメモリに適用することによって、最大の効果を得ることができる。
【０１３４】
(2)  第２実施の形態  
本実施の形態は、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスに関し、レファレンスセルのデータが目的値になったか否かの検出を、ＭＴＪ素子に与えるバイアス電流の調整により行う点に特徴を有する。
【０１３５】
[1]   全体図  
図８は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【０１３６】
全体図としては、図１に示す磁気ランダムアクセスメモリと同じであるため、詳細な説明については、省略する。
【０１３７】
本例では、レファレンスセルに対するデータ値の設定時に、レファレンスセル読み出し回路１７を用いて、ＭＴＪ素子に与える読み出し電流（バイアス電流）の値を調整し、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子が“０”状態、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子が“１”状態になったか否かを検出する。
【０１３８】
[2]   読み出し回路  
図９は、図８における読み出しバイアス電流生成回路１５及び読み出し回路１６，１７の回路例を示している。
【０１３９】
既に説明したように、データ値の設定前において、レファレンスセルＲＥＦのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態、即ち、アンチパラレル状態か、若しくは、パラレル状態かは、不明となっている。
【０１４０】
レファレンスセル読み出し回路１７は、このような初期抵抗値の分からないレファレンスセルＲＥＦの状態を把握するために使用される。本例においても、レファレンスセル読み出し回路１７は、レファレンスセルのデータを判断するのではなく、レファレンスセルのデータ値が所定状態になったか否かを検出する検出回路としての機能を有する。
【０１４１】
例えば、レファレンスセル読み出し回路１７は、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態のときのみ、出力信号Ｄｏｕｔ（ｒｅｆ）を“Ｈ”にする機能を有する。
【０１４２】
レファレンスビット線ｂＤＢＬは、スイッチＳＷ１を経由して、通常の読み出し回路１６内のセンスアンプＳ／Ａのプラス側入力端子に接続される。
【０１４３】
電流源としてのＰチャネルＭＯＳトランジスタＰ１のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２を経由してレファレンスビット線ｂＤＢＬに接続される。トランジスタＰ１は、ＰチャネルＭＯＳトランジスタＰ５と共に、カレントミラー回路を構成している。
【０１４４】
電流源としてのＰチャネルＭＯＳトランジスタＰ２のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２を経由してレファレンスビット線ＤＢＬに接続される。また、電流源としてのＰチャネルＭＯＳトランジスタＰ４のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ３を経由してレファレンスビット線ＤＢＬに接続される。トランジスタＰ２，Ｐ４は、ＰチャネルＭＯＳトランジスタＰ５と共に、カレントミラー回路を構成している。
【０１４５】
ここで、例えば、トランジスタＰ１，Ｐ２，Ｐ４のサイズ（駆動力）は、同じに設定される。この場合、読み出しバイアス電流生成回路１５内の定電流源Ｉｓｒｃｅにより定電流Ｉが生成されるとすると、トランジスタＰ１にはバイアス電流Ｉが流れ、これがＭＴＪ素子ＭＴＪ（Ｄ１）に供給される。
【０１４６】
また、読み出しバイアス電流生成回路１５内の定電流源Ｉｓｒｃｅにより定電流Ｉが生成されるとすると、例えば、トランジスタＰ２，Ｐ４には、それぞれ電流Ｉが流れるため、合計Ｉ’（＝２Ｉ）のバイアス電流がＭＴＪ素子ＭＴＪ（Ｄ２）に供給される。
【０１４７】
センスアンプＳ／Ａ（ｒｅｆ）のプラス側入力端子は、スイッチＳＷ４を経由してレファレンスビット線ｂＤＢＬに接続され、センスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子は、スイッチＳＷ４を経由してレファレンスビット線ＤＢＬに接続される。レファレンスビット線ＤＢＬ，ｂＤＢＬの間には、スイッチＳＷ５が接続される。
【０１４８】
スイッチＳＷ１〜ＳＷ５のオン／オフは、上述の第１実施の形態と同様に、図７に示すシーケンスに基づいて、図８における制御回路１８により制御される。
【０１４９】
読み出し回路１６は、通常の読み出し動作時に、メモリセルのＭＴＪ素子ＭＴＪ（Ｍ１）のデータ値を読み出すために使用される。
【０１５０】
センスアンプＳ／Ａのプラス側入力端子は、スイッチＳＷ１，ＳＷ５を経由してレファレンスビット線ＤＢＬ，ｂＤＢＬに接続され、センスアンプＳ／Ａのマイナス側入力端子は、スイッチＳＷ６を経由して書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊに接続される。
【０１５１】
電流源としてのＰチャネルＭＯＳトランジスタＰ３のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２，ＳＷ６を経由して書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊに接続される。トランジスタＰ３は、ＰチャネルＭＯＳトランジスタＰ５と共に、カレントミラー回路を構成している。
【０１５２】
トランジスタＰ３，Ｐ５のサイズ（駆動力）は、同じに設定されるため、読み出しバイアス電流生成回路１５内の定電流源Ｉｓｒｃｅにより定電流Ｉが生成されるとすると、トランジスタＰ３にはバイアス電流Ｉが流れ、これがＭＴＪ素子ＭＴＪ（Ｍ１）に供給される。
【０１５３】
本例では、通常の読み出しのためのセンスアンプＳ／Ａとは別に、新規にセンスアンプＳ／Ａ（ｒｅｆ）を設けたが、両者を一つにまとめることもできる。
【０１５４】
例えば、図１０に示すように、書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊを、スイッチＳＷ６を経由してセンスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子に接続することもできる。
【０１５５】
この場合、通常の読み出し時には、スイッチＳＷ１，ＳＷ２，ＳＷ４１，ＳＷ５，ＳＷ６をオンにし、スイッチＳＷ３，ＳＷ４２をオフにすれば、センスアンプＳ／Ａ（ｒｅｆ）を用いて、メモリセルのＭＴＪ素子ＭＴＪ（Ｍ１）のデータ値を判定できる。
【０１５６】
[3]   制御回路及び書き込み回路  
制御回路及び書き込み回路については、図５又は図６に示すものをそのまま使用することができる。
【０１５７】
[4]   レファレンスセルに対するデータ値の設定  
以下、レファレンスセルに対するデータ値の設定シーケンスについて説明する。
【０１５８】
本例では、図８のレファレンスビット線ｂＤＢＬに接続されるレファレンスセルの状態を“０”とし、レファレンスビット線ＤＢＬに接続されるレファレンスセルの状態を“１”とするためのシーケンスについて説明する。
【０１５９】
レファレンスセル読み出し回路としては、図９又は図１０に示す回路を用い、その他の内部回路としては、図５又は図６に示す回路を用いる。
【０１６０】
ここで、図９又は図１０のレファレンスセル読み出し回路に関しては、ＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態、ＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態になったときのみ、センスアンプＳ／Ａ（ｒｅｆ）の出力信号Ｄｏｕｔ（ｒｅｆ）が“Ｈ”となるように、トランジスタＰ１，Ｐ２，Ｐ４のサイズ、即ち、バイアス電流Ｉ，Ｉ’の大きさを、以下のように予め設定しておく。
【０１６１】
I x Rp < I’ x Rp < I x Ra < I’ x Ra  ・・・(2)
但し、Ｒａ（＝Ｒ＋ΔＲ）は、“０”状態のＭＴＪ素子の抵抗値、Ｒｐ（＝Ｒ）は、“１”状態のＭＴＪ素子の抵抗値、Ｉは、ＭＴＪ素子ＭＴＪ（Ｄ１）に与えるバイアス電流、Ｉ’（＞Ｉ）は、ＭＴＪ素子ＭＴＪ（Ｄ２）に与えるバイアス電流である。
【０１６２】
レファレンスセルに対するデータ値の設定シーケンスは、第１実施の形態と全く同じであり、図７に示すようになる。
【０１６３】
ロウアドレスは、Ｎ個あり、レファレンスセルに対するデータ値の設定は、１ロウごとに実施していくものとする。また、データ値の設定は、ロウアドレスｒｏｗ１から始め、ロウアドレスｒｏｗＮで終了するものとする。
【０１６４】
まず、最初のロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ１）。
【０１６５】
この読み出しでは、スイッチＳＷ２，ＳＷ３をオンにし、スイッチＳＷ１，ＳＷ４，ＳＷ５，ＳＷ６をオフにし、図９又は図１０のレファレンスセル読み出し回路１７を用いて、ＭＴＪ素子ＭＴＪ（Ｄ１）にバイアス電流Ｉを供給し、ＭＴＪ素子ＭＴＪ（Ｄ２）にバイアス電流Ｉ’を供給する。
【０１６６】
この後、スイッチＳＷ２，ＳＷ３をオフにし、バイアス電流Ｉ，Ｉ’を遮断する。
【０１６７】
そして、スイッチＳＷ４をオンにし、センスアンプＳ／Ａ（ｒｅｆ）により、リファレンスビット線対ＤＢＬ，ｂＤＢＬの電位比較を行う。
【０１６８】
この電位比較により想定されるセンスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表５に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態に応じて、以下の４通りとなる。
【０１６９】
【表５】
2006099835.tif 000007
【０１７０】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０１７１】
CASE2:  D1の抵抗値: Rp 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｌ”となる。
【０１７２】
CASE3:  D1の抵抗値: Rp 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０１７３】
CASE4:  D1の抵抗値: Ra 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０１７４】
第１実施の形態と同様に、CASE1 のときは、Dout(ref) が“Ｈ”となり、CASE2,CASE3,CASE4 のときは、Dout(ref) が“Ｌ”となる。Dout(ref) が“Ｌ”のときは、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ２，ＳＴ３，ＳＴ１０〜ＳＴ１１）。
【０１７５】
その結果、表５の括弧内に示すように、CASE2,CASE3,CASE4 におけるＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値は、それぞれ反転する。
【０１７６】
そして、再び、ロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ４）。
【０１７７】
センスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表６に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態に応じて、以下の３通りとなる。
【０１７８】
【表６】
2006099835.tif 000008
【０１７９】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０１８０】
CASE2:  D1の抵抗値: Ra 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０１８１】
CASE3:  D1の抵抗値: Rp 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０１８２】
第１実施の形態と同様に、CASE1 のときは、Dout(ref) が“Ｈ”となり、CASE2,CASE3 のときは、Dout(ref) が“Ｌ”となる。Dout(ref) が“Ｌ”のときは、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ５，ＳＴ６，ＳＴ１０〜ＳＴ１１）。
【０１８３】
その結果、表６の括弧内に示すように、CASE2,CASE3 におけるＭＴＪ素子ＭＴＪ（Ｄ２）のデータ値は、それぞれ反転する。
【０１８４】
そして、再び、ロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ７）。
【０１８５】
センスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表７に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態に応じて、以下の２通りとなる。
【０１８６】
【表７】
2006099835.tif 000009
【０１８７】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０１８８】
CASE2:  D1の抵抗値: Rp 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｌ”となる。
【０１８９】
第１実施の形態と同様に、CASE1 のときは、Dout(ref) が“Ｈ”となり、CASE2 のときは、Dout(ref) が“Ｌ”となる。Dout(ref) が“Ｌ”のときは、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ８，ＳＴ９〜ＳＴ１１）。
【０１９０】
その結果、表７の括弧内に示すように、CASE2 におけるＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値は、反転する。
【０１９１】
ここで、CASE2 に関しては、ＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値が反転した結果、表８に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１）の抵抗値は、Ｒａ、ＭＴＪ素子ＭＴＪ（Ｄ２）Ｄ２の抵抗値は、Ｒｐとなり、目的のデータ値に設定される。
【０１９２】
【表８】
2006099835.tif 000010
【０１９３】
即ち、この段階に達すると、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態にかかわらず、必ず、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータ値は、目的値（MTJ(D1)の抵抗値: Ra 、MTJ(D2)の抵抗値: Rp ）に達することになる。
【０１９４】
従って、この後、全てのレファレンスセルの設定を終えたか否かを確認し、終えている場合には、設定終了とし、終えていない場合には、ロウアドレスを１つ増やして、再び、データ値の設定を行う（ＳＴ１０〜ＳＴ１１）。
【０１９５】
以上、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスによれば、確実、短時間、かつ、自動的に、レファレンスセルに対するデータ値の設定を行うことができる。従って、この設定がダイソートテスト工程に与える負担を少なくすることができ、製造コストの低減に貢献できる。
【０１９６】
[5]   通常の読み出し  
通常の読み出しは、以下のようになる。
【０１９７】
図９の読み出し回路を用いた場合、スイッチＳＷ１，ＳＷ２，ＳＷ５をオンにし、スイッチＳＷ３，ＳＷ４をオフにして、レファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に読み出し電流（バイアス電流）を与える。
【０１９８】
ここで、スイッチＳＷ５をオンにして、２つのレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）をショートさせているため、“０”状態のＭＴＪ素子により得られる読み出し電位と“１”状態のＭＴＪ素子により得られる読み出し電位とのちょうど中間の電位を、読み出し回路１６内のセンスアンプＳ／Ａのプラス側入力端子に与えることができる。
【０１９９】
また、読み出し回路１６では、スイッチＳＷ２，ＳＷ６がオンとなるため、ＭＴＪ素子ＭＴＪ（Ｍ１）に読み出し電流（バイアス電流）が供給される。ＭＴＪ素子ＭＴＪ（Ｍ１）により得られる読み出し電位は、読み出し回路１６内のセンスアンプＳ／Ａのマイナス側入力端子に入力される。
【０２００】
図１０の読み出し回路を用いた場合、スイッチＳＷ６，ＳＷ２，ＳＷ４１，ＳＷ５をオンにし、スイッチＳＷ３，ＳＷ４２をオフにして、レファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に読み出し電流（バイアス電流）を与える。
【０２０１】
ここで、スイッチＳＷ５をオンにして、２つのレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）をショートさせているため、“０”状態のＭＴＪ素子により得られる読み出し電位と“１”状態のＭＴＪ素子により得られる読み出し電位とのちょうど中間の電位を、読み出し回路１７内のセンスアンプＳ／Ａ（ｒｅｆ）のプラス側入力端子に与えることができる。
【０２０２】
また、通常の読み出し時には、スイッチＳＷ２，ＳＷ６がオンとなるため、ＭＴＪ素子ＭＴＪ（Ｍ１）に読み出し電流（バイアス電流）が供給される。ＭＴＪ素子ＭＴＪ（Ｍ１）により得られる読み出し電位は、読み出し回路１７内のセンスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子に入力される。
【０２０３】
[7]   まとめ  
以上、第２実施の形態によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
【０２０４】
また、キャパシタ（第１実施の形態）ではなく、バイアス電流の調整により、レファレンスセルのデータが目的値になったか否かを検出しているため、電流源の変更のみにより上記シーケンスを実施でき、回路面積の増大を抑えることができる。
【０２０５】
このシーケンスは、特に、予め読み出しを行わない限り、書き込みを行ってメモリセルの状態を決定することができない、という特殊な事情を持つトグル書き込み方式を採用する磁気ランダムアクセスメモリに適用することによって、最大の効果を得ることができる。
【０２０６】
(3)  第３実施の形態  
本実施の形態は、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスに関し、レファレンスセルのデータが目的値になったか否かの検出を、レファレンスセル読み出し回路内のセンスアンプの特性を通常のセンスアンプのそれとは異ならせることにより行う点に特徴を有する。
【０２０７】
[1]   全体図  
図１１は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【０２０８】
全体図としては、図１に示す磁気ランダムアクセスメモリと同じであるため、詳細な説明については、省略する。
【０２０９】
本例では、レファレンスセル読み出し回路１７内のセンスアンプの特性を通常のセンスアンプのそれとは異ならせているため、レファレンスセルに対するデータ値の設定時に、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子が“０”状態、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子が“１”状態になったか否かを検出できる。
【０２１０】
[2]   読み出し回路  
図１２は、図１１における読み出しバイアス電流生成回路１５及び読み出し回路１６，１７の回路例を示している。
【０２１１】
レファレンスセル読み出し回路１７は、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態のときのみ、出力信号Ｄｏｕｔ（ｒｅｆ）を“Ｈ”にする機能を有する。
【０２１２】
レファレンスビット線ｂＤＢＬは、スイッチＳＷ１を経由して、通常の読み出し回路１６内のセンスアンプＳ／Ａのプラス側入力端子に接続される。
【０２１３】
電流源としてのＰチャネルＭＯＳトランジスタＰ１のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２を経由してレファレンスビット線ｂＤＢＬに接続される。トランジスタＰ１は、ＰチャネルＭＯＳトランジスタＰ５と共に、カレントミラー回路を構成している。
【０２１４】
電流源としてのＰチャネルＭＯＳトランジスタＰ２のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２を経由してレファレンスビット線ＤＢＬに接続される。トランジスタＰ２は、ＰチャネルＭＯＳトランジスタＰ５と共に、カレントミラー回路を構成している。
【０２１５】
ここで、トランジスタＰ１，Ｐ２，Ｐ５のサイズ、即ち、駆動力は、同じに設定される。従って、例えば、読み出しバイアス電流生成回路１５内の定電流源Ｉｓｒｃｅにより定電流Ｉが生成されると、トランジスタＰ１，Ｐ２には、それぞれバイアス電流Ｉが流れ、これがＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に供給される。
【０２１６】
センスアンプＳ／Ａ（ｒｅｆ）のプラス側入力端子は、スイッチＳＷ４を経由してレファレンスビット線ｂＤＢＬに接続され、センスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子は、スイッチＳＷ４を経由してレファレンスビット線ＤＢＬに接続される。レファレンスビット線ＤＢＬ，ｂＤＢＬの間には、スイッチＳＷ５が接続される。
【０２１７】
スイッチＳＷ１〜ＳＷ５のオン／オフは、上述の第１実施の形態と同様に、図７に示すシーケンスに基づいて、図１１における制御回路１８により制御される。
【０２１８】
読み出し回路１６は、通常の読み出し動作時に、メモリセルのＭＴＪ素子ＭＴＪ（Ｍ１）のデータ値を読み出すために使用される。
【０２１９】
センスアンプＳ／Ａのプラス側入力端子は、スイッチＳＷ１，ＳＷ５を経由してレファレンスビット線ＤＢＬ，ｂＤＢＬに接続され、センスアンプＳ／Ａのマイナス側入力端子は、スイッチＳＷ６を経由して書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊに接続される。
【０２２０】
電流源としてのＰチャネルＭＯＳトランジスタＰ３のソースは、電源端子Ｖｄｄに接続され、ドレインは、スイッチＳＷ２，ＳＷ６を経由して書き込み／読み出しビット線ＷＢＬｊ／ＲＢＬｊに接続される。トランジスタＰ３は、ＰチャネルＭＯＳトランジスタＰ５と共に、カレントミラー回路を構成している。
【０２２１】
トランジスタＰ３，Ｐ５のサイズ、即ち、駆動力は、同じに設定されるため、読み出しバイアス電流生成回路１５内の定電流源Ｉｓｒｃｅにより定電流Ｉが生成されると、トランジスタＰ３にはバイアス電流Ｉが流れ、これがＭＴＪ素子ＭＴＪ（Ｍ１）に供給される。
【０２２２】
なお、本例では、第１及び第２実施の形態とは異なり、通常読み出し時のセンスアンプの特性とレファレンスセルの状態を確認するためのセンスアンプの特性とを変える必要があるため、両者を一つにまとめることはできない。
【０２２３】
図１３は、読み出し回路１６内のセンスアンプの回路例を示している。図１４は、読み出し回路１７内のセンスアンプの回路例を示している。
【０２２４】
両者の相違点は、マイナス側入力端子に接続されるトランジスタのサイズ（駆動力）が異なる点にある。
【０２２５】
通常の読み出し回路１６では、読み出し対象となるＭＴＪ素子ＭＴＪ（Ｍ１）からの読み出し電位が、レファレンス電位よりも高いか低いかを判断するため、マイナス側入力端子に接続されるトランジスタのサイズとプラス側入力端子に接続されるトランジスタのサイズとは、同じに設定される。
【０２２６】
これに対し、レファレンスセル読み出し回路１７では、レファレンスセルを構成する２つのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）からの読み出し電位が同じになることもあり、このような場合も、その状態をセンスアンプＳ／Ａ（ｒｅｆ）により検出しなければならないため、例えば、マイナス側入力端子に接続されるトランジスタのサイズを、プラス側入力端子に接続されるトランジスタのサイズの２倍に設定する。
【０２２７】
この場合、仮に、センスアンプＳ／Ａ（ｒｅｆ）のマイナス側入力端子に入力される電位ＩＮＰＵＴ（−）とプラス側入力端子に入力される電位ＩＮＰＵＴ（＋）とが同じであると（両者とも、“Ｌ”又は“Ｈ”）、その出力電位Ｖｏｕｔ（ｒｅｆ）は、“Ｌ”になる。
【０２２８】
なお、出力電位Ｖｏｕｔ（ｒｅｆ）は、ＩＮＰＵＴ（−）が“Ｈ”、ＩＮＰＵＴ（＋）が“Ｌ”のときのみ、即ち、レファレンスビット線ｂＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ１）が高抵抗（“０”状態）、レファレンスビット線ＤＢＬに接続されるＭＴＪ素子ＭＴＪ（Ｄ２）が低抵抗（“１”状態）になったときのみ、“Ｈ”となる。
【０２２９】
[3]   制御回路及び書き込み回路  
制御回路及び書き込み回路については、図５又は図６に示すものをそのまま使用することができる。
【０２３０】
[4]   レファレンスセルに対するデータ値の設定  
以下、レファレンスセルに対するデータ値の設定シーケンスについて説明する。
【０２３１】
本例では、図１１のレファレンスビット線ｂＤＢＬに接続されるレファレンスセルの状態を“０”とし、レファレンスビット線ＤＢＬに接続されるレファレンスセルの状態を“１”とするためのシーケンスについて説明する。
【０２３２】
レファレンスセル読み出し回路としては、図１２に示す回路を用い、その他の内部回路としては、図５又は図６に示す回路を用いる。
【０２３３】
ここで、図１２のレファレンスセル読み出し回路に関しては、ＭＴＪ素子ＭＴＪ（Ｄ１）が“０”状態、ＭＴＪ素子ＭＴＪ（Ｄ２）が“１”状態になったときのみ、センスアンプＳ／Ａ（ｒｅｆ）の出力信号Ｄｏｕｔ（ｒｅｆ）が“Ｈ”となるように、センスアンプＳ／Ａ（ｒｅｆ）の特性を、以下のように予め設定しておく。
【０２３４】
Rp x I @ INPUT(+) < Rp x I @ INPUT(-) < Ra x I @ INPUT(+) < Ra x I @ INPUT(-)
・・・(2)
但し、Ｒａ（＝Ｒ＋ΔＲ）は、“０”状態のＭＴＪ素子の抵抗値、Ｒｐ（＝Ｒ）は、“１”状態のＭＴＪ素子の抵抗値、Ｉは、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に与えるバイアス電流である。
【０２３５】
また、＊＊×＊＊＠ＩＮＰＵＴ（＋）とは、＊＊×＊＊がセンスアンプの入力端子ＩＮＰＵＴ（＋）に入力されることを意味し、＊＊×＊＊＠ＩＮＰＵＴ（−）とは、＊＊×＊＊がセンスアンプの入力端子ＩＮＰＵＴ（−）に入力されることを意味する。
【０２３６】
レファレンスセルに対するデータ値の設定シーケンスは、第１実施の形態と全く同じであり、図７に示すようになる。
【０２３７】
ロウアドレスは、Ｎ個あり、レファレンスセルに対するデータ値の設定は、１ロウごとに実施していくものとする。また、データ値の設定は、ロウアドレスｒｏｗ１から始め、ロウアドレスｒｏｗＮで終了するものとする。
【０２３８】
まず、最初のロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ１）。
【０２３９】
この読み出しでは、スイッチＳＷ２をオンにし、スイッチＳＷ１，ＳＷ４，ＳＷ５，ＳＷ６をオフにし、図１２のレファレンスセル読み出し回路１７を用いて、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）にバイアス電流Ｉを供給する。
【０２４０】
この後、スイッチＳＷ２をオフにし、バイアス電流Ｉを遮断する。
【０２４１】
そして、スイッチＳＷ４をオンにし、センスアンプＳ／Ａ（ｒｅｆ）により、リファレンスビット線対ＤＢＬ，ｂＤＢＬの電位比較を行う。
【０２４２】
この電位比較により想定されるセンスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表９に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態に応じて、以下の４通りとなる。
【０２４３】
【表９】
2006099835.tif 000011
【０２４４】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０２４５】
CASE2:  D1の抵抗値: Rp 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｌ”となる。
【０２４６】
CASE3:  D1の抵抗値: Rp 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０２４７】
CASE4:  D1の抵抗値: Ra 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０２４８】
第１実施の形態と同様に、CASE1 のときは、Dout(ref) が“Ｈ”となり、CASE2,CASE3,CASE4 のときは、Dout(ref) が“Ｌ”となる。Dout(ref) が“Ｌ”のときは、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ２，ＳＴ３，ＳＴ１０〜ＳＴ１１）。
【０２４９】
その結果、表９の括弧内に示すように、CASE2,CASE3,CASE4 におけるＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値は、それぞれ反転する。
【０２５０】
そして、再び、ロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ４）。
【０２５１】
センスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表１０に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態に応じて、以下の３通りとなる。
【０２５２】
【表１０】
2006099835.tif 000012
【０２５３】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０２５４】
CASE2:  D1の抵抗値: Ra 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０２５５】
CASE3:  D1の抵抗値: Rp 、D2の抵抗値: Ra のとき  
Dout(ref) は、“Ｌ”となる。
【０２５６】
第１実施の形態と同様に、CASE1 のときは、Dout(ref) が“Ｈ”となり、CASE2,CASE3 のときは、Dout(ref) が“Ｌ”となる。Dout(ref) が“Ｌ”のときは、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ５，ＳＴ６，ＳＴ１０〜ＳＴ１１）。
【０２５７】
その結果、表１０の括弧内に示すように、CASE2,CASE3 におけるＭＴＪ素子ＭＴＪ（Ｄ２）のデータ値は、それぞれ反転する。
【０２５８】
そして、再び、ロウアドレスｒｏｗ１に属するレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータを読み出す（ステップＳＴ７）。
【０２５９】
センスアンプＳ／Ａ（ｒｅｆ）の出力結果は、表１１に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の状態に応じて、以下の２通りとなる。
【０２６０】
【表１１】
2006099835.tif 000013
【０２６１】
CASE1:  D1の抵抗値: Ra 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｈ”となる。
【０２６２】
CASE2:  D1の抵抗値: Rp 、D2の抵抗値: Rp のとき  
Dout(ref) は、“Ｌ”となる。
【０２６３】
第１実施の形態と同様に、CASE1 のときは、Dout(ref) が“Ｈ”となり、CASE2 のときは、Dout(ref) が“Ｌ”となる。Dout(ref) が“Ｌ”のときは、ＭＴＪ素子ＭＴＪ（Ｄ１）に対して、書き込みを１回だけ行う（ステップＳＴ８，ＳＴ９〜ＳＴ１１）。
【０２６４】
その結果、表１１の括弧内に示すように、CASE2 におけるＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値は、反転する。
【０２６５】
ここで、CASE2 に関しては、ＭＴＪ素子ＭＴＪ（Ｄ１）のデータ値が反転した結果、表１２に示すように、ＭＴＪ素子ＭＴＪ（Ｄ１）の抵抗値は、Ｒａ、ＭＴＪ素子ＭＴＪ（Ｄ２）Ｄ２の抵抗値は、Ｒｐとなり、目的のデータ値に設定される。
【０２６６】
【表１２】
2006099835.tif 000014
【０２６７】
即ち、この段階に達すると、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）の初期状態にかかわらず、必ず、ＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）のデータ値は、目的値（MTJ(D1)の抵抗値: Ra 、MTJ(D2)の抵抗値: Rp ）に達することになる。
【０２６８】
従って、この後、全てのレファレンスセルの設定を終えたか否かを確認し、終えている場合には、設定終了とし、終えていない場合には、ロウアドレスを１つ増やして、再び、データ値の設定を行う（ＳＴ１０〜ＳＴ１１）。
【０２６９】
以上、本発明の例に関わるレファレンスセルに対するデータ値の設定シーケンスによれば、確実、短時間、かつ、自動的に、レファレンスセルに対するデータ値の設定を行うことができる。従って、この設定がダイソートテスト工程に与える負担を少なくすることができ、製造コストの低減に貢献できる。
【０２７０】
[5]   通常の読み出し  
通常の読み出しは、以下のようになる。
【０２７１】
図１２の読み出し回路を用いた場合について説明する。  
まず、スイッチＳＷ１，ＳＷ２，ＳＷ５をオンにし、スイッチＳＷ３、ＳＷ４をオフにして、レファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）に読み出し電流（バイアス電流）を与える。
【０２７２】
ここで、スイッチＳＷ５をオンにして、２つのレファレンスセルのＭＴＪ素子ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２）をショートさせているため、“０”状態のＭＴＪ素子により得られる読み出し電位と“１”状態のＭＴＪ素子により得られる読み出し電位とのちょうど中間の電位を、読み出し回路１６内のセンスアンプＳ／Ａのプラス側入力端子に与えることができる。
【０２７３】
また、読み出し回路１６では、スイッチＳＷ２，ＳＷ６がオンとなるため、ＭＴＪ素子ＭＴＪ（Ｍ１）に読み出し電流（バイアス電流）が供給される。ＭＴＪ素子ＭＴＪ（Ｍ１）により得られる読み出し電位は、読み出し回路１６内のセンスアンプＳ／Ａのマイナス側入力端子に入力される。
【０２７４】
[7]   まとめ  
以上、第３実施の形態によれば、読み出し時にレファレンス電位を生成するためのレファレンスセルに対するデータ値の設定を自動的に行うシーケンスの提案により、この設定がダイソートテスト工程に与える負担を少なくし、製造コストの低減を実現できる。
【０２７５】
また、第３実施の形態では、レファレンスセル読み出し回路内のセンスアンプの特性を通常の読み出し回路のセンスアンプの特性と異ならせることで、レファレンスセルのデータが目的値になったか否かを検出しているため、センスアンプを除き、通常の読み出し回路を使用でき、大幅な回路変更を行わなくてもよい。
【０２７６】
このシーケンスは、特に、予め読み出しを行わない限り、書き込みを行ってメモリセルの状態を決定することができない、という特殊な事情を持つトグル書き込み方式を採用する磁気ランダムアクセスメモリに適用することによって、最大の効果を得ることができる。
【０２７７】
３．  その他  
本発明の例は、トグル書き込み方式を採用した磁気ランダムアクセスメモリに適用するのが最も効果的であるが、当然に、その他の方式のものにも適用可能である。また、セルアレイ構造に関しても、実施の形態に示すような１トランジスタ−１ＭＴＪタイプに限られず、その他のセルアレイ構造にも適用できる。さらに、本発明の例は、磁気ランダムアクセスメモリの他、レファレンス電位を用いてメモリセルのデータ値を判定する半導体メモリ全般に適用可能である。
【０２７８】
本発明の例に関わるシーケンスを使用すれば、レファレンスセルを構成するＭＴＪ素子の初期状態にかかわらず、常に、ＭＴＪ素子の状態を所定の状態に設定することができる。この場合、レファレンスセルを構成するＭＴＪ素子の状態を検出するためのレファレンスセル読み出し回路が必要になるが、この読み出し回路のセンスアンプに関しては、通常の読み出し回路のセンスアンプとしても使用できる。
【０２７９】
また、レファレンスセル読み出し回路については、レファレンスセルを構成するＭＴＪ素子の状態の検出を、バイアス電流の調整により行うようにすれば、回路面積の増大を防ぐことができる。また、レファレンスセルを構成するＭＴＪ素子の状態の検出を、センスアンプの特性を変えることで行うようにすれば、レファレンスセル読み出し回路については、通常の読み出し回路をそのまま使用できる。
【０２８０】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２８１】
【図１】第１実施の形態に関わるＭＲＡＭの主要部を示すブロック図。
【図２】読み出し回路の例を示す回路図。
【図３】読み出し回路の例を示す回路図。
【図４】ＭＴＪ素子の構造例を示す図。
【図５】制御回路及び内部回路の例を示す回路図。
【図６】制御回路及び内部回路の例を示す回路図。
【図７】本発明の例に関わるシーケンスを示す図。
【図８】第２実施の形態に関わるＭＲＡＭの主要部を示すブロック図。
【図９】読み出し回路の例を示す回路図。
【図１０】読み出し回路の例を示す回路図。
【図１１】第３実施の形態に関わるＭＲＡＭの主要部を示すブロック図。
【図１２】読み出し回路の例を示す回路図。
【図１３】通常読み出し回路内のセンスアンプの例を示す回路図。
【図１４】レファレンスセル読み出し回路内のセンスアンプの例を示す回路図。
【符号の説明】
【０２８２】
１１：  書き込み／読み出しワード線ドライバ及びデコーダ、  １２：  書き込みワード線シンカー、  １３：  書き込みビット線ドライバ、デコーダ及びセレクタ、  １４：  書き込みビット線シンカー、デコーダ及びセレクタ、  １５：  読み出しバイアス電流生成回路、  １６：  読み出し回路、  １７：  レファレンスセル読み出し回路、  １８：  制御回路、  １９：  コントローラ、  ２０：  遅延タイプフリップフロップ回路、  ２１：  フリー層、  ２２：  トンネル絶縁層、  ２３：  ピン層、  ＭＴＪ（Ｄ１），ＭＴＪ（Ｄ２），ＭＴＪ（Ｍ１）：  ＭＴＪ素子、  ＲＳＷ：  読み出し選択スイッチ、  ＳＷ１〜ＳＷ６，ＤＳＷ：  スイッチ、  Ｓ／Ａ，Ｓ／Ａ（ｒｅｆ）：  センスアンプ、  Ｐ１〜Ｐ１０：  ＰチャネルＭＯＳトランジスタ、  Ｎ１〜Ｎ３：  ＮチャネルＭＯＳトランジスタ、Ｃ，Ｃ’：  キャパシタ、  Ｉ１，Ｉ２，Ｉｓｒｃｅ：  定電流源、  ＡＤ１：  ＡＮＤゲート回路、  ＮＤ１，ＮＤ２，ＮＤ３：  ＮＡＮＤゲート回路、  ＩＮＶ１〜ＩＮＶ４：  インバータ回路、  ＮＲ１：  ＮＯＲ回路。
【図１】
2006099835.tif 000015
【図２】
2006099835.tif 000016
【図３】
2006099835.tif 000017
【図４】
2006099835.tif 000018
【図５】
2006099835.tif 000019
【図６】
2006099835.tif 000020
【図７】
2006099835.tif 000021
【図８】
2006099835.tif 000022
【図９】
2006099835.tif 000023
【図１０】
2006099835.tif 000024
【図１１】
2006099835.tif 000025
【図１２】
2006099835.tif 000026
【図１３】
2006099835.tif 000027
【図１４】
2006099835.tif 000028