(57)【要約】【課題】オペアンプ自体のゲイン並びに低温ポリシリコン製造工程に起因するオペアンプごとのゲインの相違が基準電圧の電圧レベルに及ぼす影響を最小限に抑えることができる補償回路を有する基準電圧駆動回路とその補償方法を提供する。【解決手段】  基準電圧駆動回路におけるオペアンプに結合される基準電圧補償回路であって、基準電圧の電圧レベルを蓄積する第１のキャパシタと、オペアンプに結合され、オペアンプの入力端と出力端の電位差を蓄積する第２のキャパシタと、第１のキャパシタ及び第２のキャパシタに電気的に接続され、電気的導通により、第１のキャパシタの電圧レベルと第２のキャパシタの電圧レベルを加算し、かつ加算した値をオペアンプに入力し、オペアンプから出力される電圧レベルを実質的に基準電圧の電圧レベルと同一にする第１のスイッチとを具備している。【選択図】図４
2006072971.tif 000002
【特許請求の範囲】
【請求項１】
入力端と出力端を有するオペアンプに結合される、基準電圧を補償する補償回路であって、
入力基準電圧の電圧レベルを蓄積する第１のキャパシタと、
前記オペアンプに結合され、前記オペアンプの入力端と出力端の電位差を蓄積する第２のキャパシタと、
前記第１のキャパシタ及び前記第２のキャパシタに電気的に接続され、電気的導通により、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力する第１のスイッチとを具備していることを特徴とする基準電圧を補償する補償回路。
【請求項２】
第２のスイッチをさらに有し、
前記第２のスイッチは前記第１のキャパシタ及び前記オペアンプの入力端に電気的に接続され、前記第１のスイッチをオフにし、前記第２のスイッチをオンにすることにより、前記入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第２のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することを特徴とする請求項１に記載の基準電圧を補償する補償回路。
【請求項３】
前記第２のキャパシタ及び前記オペアンプの入力端に電気的に接続された第３のスイッチと、
前記第２のキャパシタ及び前記オペアンプの出力端に電気的に接続された第４のスイッチと、をさらに有し、
前記第１のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにすることにより、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することを特徴とする請求項１に記載の基準電圧を補償する補償回路。
【請求項４】
前記第１のキャパシタに蓄積した電圧レベルと前記第２のキャパシタに蓄積した電圧レベルを前記オペアンプに入力することにより、前記オペアンプから出力される電圧レベルを実質的に前記入力基準電圧の電圧レベルと同一にすることを特徴とする請求項１に記載の基準電圧を補償する補償回路。
【請求項５】
少なくとも
異なる２つの電圧レベルに直列に接続され、かつその接続点が入力基準電圧を出力する出力ノードとされる２つの抵抗と、
前記出力ノードに電気的に接続され、入力端と出力端を有するオペアンプと、
前記出力ノードに結合され、前記入力基準電圧の電圧レベルを蓄積する第１のキャパシタと、
前記オペアンプに結合され、前記オペアンプの入力端と出力端の電位差を蓄積する第２のキャパシタと、
前記第１のキャパシタ及び前記第２のキャパシタに電気的に接続され、電気的導通により、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを前記オペアンプに入力し、前記オペアンプから出力される電圧レベルを実質的に前記入力基準電圧の電圧レベルと同一にする第１のスイッチとを具備していることを特徴とする基準電圧駆動回路。
【請求項６】
第２のスイッチをさらに有し、
前記第２のスイッチは前記第１のキャパシタ及び前記オペアンプの入力端に電気的に接続され、前記第１のスイッチをオフにし、前記第２のスイッチをオンにすることにより、前記入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第２のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することを特徴とする請求項５に記載の基準電圧駆動回路。
【請求項７】
前記第２のキャパシタ及び前記オペアンプの入力端に電気的に接続された第３のスイッチと、
前記第２のキャパシタ及び前記オペアンプの出力端に電気的に接続された第４のスイッチと、をさらに有し、
前記第１のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにすることにより、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することを特徴とする請求項５に記載の基準電圧駆動回路。
【請求項８】
異なる２つの電圧レベルに直列に接続され、かつその接続点が入力基準電圧を出力する出力ノードとされる２つの抵抗と、前記出力ノードに電気的に接続されたオペアンプとを少なくとも有する基準電圧駆動回路を補償する基準電圧駆動回路の補償方法であって、
前記出力ノードの入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積するステップと、
前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積するステップと、
前記入力基準電圧の電圧レベルと前記電位差を前記オペアンプに入力し、前記オペアンプから出力される電圧レベルを実質的に前記入力基準電圧の電圧レベルと同一にすることを特徴とする基準電圧駆動回路の補償方法。
【請求項９】
前記第１のキャパシタ及び前記第２のキャパシタは第１のスイッチに電気的に接続され、前記第１のキャパシタ及び前記オペアンプの入力端は第２のスイッチに電気的に接続され、前記第１のスイッチをオフにし、前記第２のスイッチをオンにすることにより、前記出力ノードの入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積させ、かつ、前記第２のスイッチをオフにし、前記第１のスイッチをオンにすることにより、前記入力基準電圧の電圧レベルと前記電位差を加算し、かつ加算した値を前記オペアンプに入力することを特徴とする請求項８に記載の基準電圧駆動回路の補償方法。
【請求項１０】
前記第２のキャパシタ及び前記オペアンプの入力端は第３のスイッチに電気的に接続され、前記第２のキャパシタ及び前記オペアンプの出力端は第４のスイッチに電気的に接続され、前記第１のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにすることにより、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積させ、かつ、前記第３のスイッチ及び前記第４のスイッチをオフにすることにより、前記入力基準電圧の電圧レベルと前記電位差を加算し、かつ加算した値を前記オペアンプに入力することを特徴とする請求項８に記載の基準電圧駆動回路の補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置(Liquid Crystal Display, LCD)のグレースケール表示の基準電圧駆動回路(gray scale display reference voltage circuit)とその動作方法に関し、特に補償回路を有し、プロセス誤差に起因して、基準電圧に及ぼす影響を除去する基準電圧駆動回路とその補償方法に関するものである。
【背景技術】
【０００２】
アクティブマトリックス型液晶表示装置(Active Matrix Liquid Crystal Display, AMLCD)は電界で液晶の光透過率を制御することにより、画面表示を行う。図１.Ａに示すように、従来のアクティブマトリックス型液晶表示装置１は液晶表示パネル１０と、駆動システム２０とを有している。液晶表示パネル１０は複数の画素１２０からなる画素アレイ１２を有し、複数の画素１２０のそれぞれは液晶コンデンサ１２２と薄膜トランジスタ１２４を有している。液晶コンデンサ１２２は画素電極と共通電極と液晶層により構成されている。また、画素電極と共通電極の電位差により、液晶層の光透過率が決定される。薄膜トランジスタ１２４は画素電極に接続され、スイッチング素子として、画素電圧が画素電極に印加されるかどうかを制御するものである。
【０００３】
駆動システム２０は制御回路２２と、ソース駆動回路２４と、走査駆動回路２６とを有している。制御回路２２はソース駆動回路２４にディジタル表示データ(digital display data,DD)及び制御信号を供給するとともに、走査駆動回路２６に走査信号を供給する。図１.Ｂに示すように、ソース駆動回路２４はラッチ回路(latch circuit)２４６と、ディジタル・アナログ変換回路(Digital to Analog Converter,DAC)２４２、基準電圧駆動回路(reference voltage driving circuit)２４４とを有している。ここでは、ラッチ回路２４６は制御信号CSが定義するスキャンシーケンス(scanning sequence)によりディジタル表示データDDをラッチし、かつラッチされた表示データをディジタル・アナログ変換回路２４２を介して、ソ−ス駆動電圧Vsに変換し、データ線３２によりをカラムごとに画素アレイ１２における薄膜トランジスタ１２４に入力する。走査駆動回路２６は走査信号SSを走査駆動電圧Vgに変換し、画素アレイ１２に入力し、かつ走査線３４により行ごとに画素アレイ１２における薄膜トランジスタ１２４をオンさせる。
【０００４】
ソ−ス駆動電圧Vsの電圧レベルの大きさはその対応する画素の明るさに影響を与えるので、ディジタル表示データDDを正確に表示信号に変換するために、基準電圧駆動回路２４４により、異なる階調の明るさに対応する基準電圧値を各画素に供給しなければならない。これにより、ソース駆動回路２４はこの基準電圧駆動回路２４４から供給される基準電圧値に基づき、ディジタル表示データDDを正確にソ−ス駆動電圧Vsに変換することができる。逆に、基準電圧駆動回路２４４から供給される基準電圧値は理想的なガンマ曲線に対応することができなければ、画面に正確に表示することができないという問題があった。
【０００５】
図２は図１.Ｂにおける基準電圧駆動回路２４４を示す回路図である。この基準電圧駆動回路２４４は複数の抵抗R0，R1…Rkからなる直列抵抗器により構成されている。この直列抵抗器の一端がGNDに接地され、他端が電源電圧VCCに接続されている。また、隣接の抵抗R0，R1…Rk同士の間にある出力ノードP0，P1…Pkには、画素ごとに異なる階調の明るさに対応する複数の異なる電圧レベルの基準電圧が供給される。そして、出力ノードP0，P1…Pkから供給される基準電圧は不図示のディジタル・アナログ変換回路２４２に供給される。即ち、不図示の各ディジタル・アナログ変換回路２４２はこれらの出力ノードP0，P1…Pkを介して、直列抵抗器に接続されている。よって、不図示の各ディジタル・アナログ変換回路２４２の抵抗値は各出力ノードP0，P1…Pkの基準電圧の電圧レベルに影響を与える。基準電圧に及ぼす影響を最小限に抑えるために、バッファ回路として、出力ノードP0，P1…Pkとディジタル・アナログ変換回路２４２との間に負帰還オペアンプOA0，OA1…OAkが直列に接続されている。
【０００６】
しかしながら、直列抵抗器に接続されたこれらのオペアンプOA0，OA1…OAkに起因して、出力ノードP0，P1…Pkの基準電圧（以下、入力基準電圧と称する）の電圧レベルと、オペアンプOA0，OA1…OAkの出力端から供給される基準電圧（以下、出力基準電圧と称する）の電圧レベルとの間にずれが生じる。例えば、図３に示すように、オペアンプOAiのゲインをｇとし、直列抵抗器から供給される入力基準電圧をVinとする。オペアンプOAiを介して、オペアンプOAiの出力端から供給される出力基準電圧値VoutはVin(g/(1+g))になる。即ち、オペアンプOAiの負帰還に起因して、入力基準電圧の電圧レベルVinに対し、Vin(1/1+g))のずれを生じさせる。
【０００７】
一般に、このようなずれを最小限に抑えるために、図３に示すようなオペアンプのVDDとVSSの電位差を向上することが提案されている。しかしながら、現在では、液晶表示パネルでは低電圧及び低消費電力の方向に開発が進んでいる傾向が次第に強くなっており、前述したVDDとVSSの電位差を向上する対策はこのような開発の傾向とは一致しない。
【０００８】
また、半導体製造技術、特にレーザ結晶化などの低温ポリシリコン製造技術の進展に伴って、ガラス基板上にポリシリコン薄膜トランジスタを形成することが可能となっている。そして、現在、液晶表示パネルの開発目標の一つは駆動システムを液晶表示パネルに集積すること（即ち、System on Glass, SOG）であり、これにより、液晶表示装置の大きさ及び重さが低減される。しかしながら、今までの低温ポリシリコン製造技術では、ガラス基板上に形成したオペアンプの同一性が悪いという問題があった。即ち、図２に示す基準電圧駆動回路をガラス基板上に形成する際に、低温ポリシリコンの製造工程に制限され、各オペアンプOA0，OA1…OAkの入力端と出力端の電位差の同一性を確保することができない場合がある。
【０００９】
よって、前述したように、オペアンプと直列抵抗器を接続する場合に、オペアンプの負帰還に起因して基準電圧の電圧レベルのずれが発生し、かつ、低温ポリシリコンの製造工程に起因してオペアンプごとの同一性が悪くなってしまうという問題を解決することは液晶表示装置の回路設計にとって、重要な課題になる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記従来の問題に鑑みなされたものであり、負帰還オペアンプを接続しても、基準電圧の電圧レベルのずれが生じない補償回路を有する基準電圧駆動回路とその補償方法を提供することを目的とする。
【００１１】
また、本発明は低温ポリシリコン製造工程で、ガラス基板上に形成したオペアンプごとのずれが生じない補償回路を有する基準電圧駆動回路とその補償方法を提供することを他の目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の基準電圧を補償する補償回路は入力端と出力端を有するオペアンプに結合される、基準電圧を補償する補償回路であって、入力基準電圧の電圧レベルを蓄積する第１のキャパシタと、前記オペアンプに結合され、前記オペアンプの入力端と出力端の電位差を蓄積する第２のキャパシタと、前記第１のキャパシタ及び前記第２のキャパシタに電気的に接続され、電気的導通により、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力する第１のスイッチとを具備している。
【００１３】
また、第２のスイッチをさらに有し、前記第２のスイッチは前記第１のキャパシタ及び前記オペアンプの入力端に電気的に接続され、前記第１のスイッチをオフにし、前記第２のスイッチをオンにすることにより、前記入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第２のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することが望ましい。
【００１４】
また、前記第２のキャパシタ及び前記オペアンプの入力端に電気的に接続された第３のスイッチと、前記第２のキャパシタ及び前記オペアンプの出力端に電気的に接続された第４のスイッチと、をさらに有し、前記第１のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにすることにより、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することが望ましい。
【００１５】
また、前記第１のキャパシタに蓄積した電圧レベルと前記第２のキャパシタに蓄積した電圧レベルを前記オペアンプに入力することにより、前記オペアンプから出力される電圧レベルを実質的に前記入力基準電圧の電圧レベルと同一にすることが望ましい。
【００１６】
また、本発明の基準電圧駆動回路は少なくとも、異なる２つの電圧レベルに直列に接続され、かつその接続点が入力基準電圧を出力する出力ノードとされる２つの抵抗と、前記出力ノードに電気的に接続され、入力端と出力端を有するオペアンプと、前記出力ノードに結合され、前記入力基準電圧の電圧レベルを蓄積する第１のキャパシタと、前記オペアンプに結合され、前記オペアンプの入力端と出力端の電位差を蓄積する第２のキャパシタと、前記第１のキャパシタ及び前記第２のキャパシタに電気的に接続され、電気的導通により、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを前記オペアンプに入力し、前記オペアンプから出力される電圧レベルを実質的に前記入力基準電圧の電圧レベルと同一にする第１のスイッチとを具備している。
【００１７】
また、第２のスイッチをさらに有し、前記第２のスイッチは前記第１のキャパシタ及び前記オペアンプの入力端に電気的に接続され、前記第１のスイッチをオフにし、前記第２のスイッチをオンにすることにより、前記入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第２のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することが望ましい。
【００１８】
また、前記第２のキャパシタ及び前記オペアンプの入力端に電気的に接続された第３のスイッチと、前記第２のキャパシタ及び前記オペアンプの出力端に電気的に接続された第４のスイッチと、をさらに有し、前記第１のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにすることにより、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積させ、かつ、前記第１のスイッチをオンにし、前記第３のスイッチ及び前記第４のスイッチをオフにすることにより、前記第１のキャパシタの電圧レベルと前記第２のキャパシタの電圧レベルを加算し、かつ加算した値を前記オペアンプに入力することが望ましい。
【００１９】
また、本発明の基準電圧駆動回路の補償方法は異なる２つの電圧レベルに直列に接続され、かつその接続点が入力基準電圧を出力する出力ノードとされる２つの抵抗と、前記出力ノードに電気的に接続されたオペアンプとを少なくとも有する基準電圧駆動回路を補償する基準電圧駆動回路の補償方法であって、
前記出力ノードの入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積するステップと、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積するステップと、前記入力基準電圧の電圧レベルと前記電位差を前記オペアンプに入力し、前記オペアンプから出力される電圧レベルを実質的に前記入力基準電圧の電圧レベルと同一にする。
【００２０】
また、前記第１のキャパシタ及び前記第２のキャパシタは第１のスイッチに電気的に接続され、前記第１のキャパシタ及び前記オペアンプの入力端は第２のスイッチに電気的に接続され、前記第１のスイッチをオフにし、前記第２のスイッチをオンにすることにより、前記出力ノードの入力基準電圧の電圧レベルを前記第１のキャパシタに蓄積させ、かつ、前記第２のスイッチをオフにし、前記第１のスイッチをオンにすることにより、前記入力基準電圧の電圧レベルと前記電位差を加算し、かつ加算した値を前記オペアンプに入力することが望ましい。
【００２１】
また、前記第２のキャパシタ及び前記オペアンプの入力端は第３のスイッチに電気的に接続され、前記第２のキャパシタ及び前記オペアンプの出力端は第４のスイッチに電気的に接続され、前記第１のスイッチをオフにし、前記第３のスイッチ及び前記第４のスイッチをオンにすることにより、前記オペアンプの入力端と出力端の電位差を前記第２のキャパシタに蓄積させ、かつ、前記第３のスイッチ及び前記第４のスイッチをオフにすることにより、前記入力基準電圧の電圧レベルと前記電位差を加算し、かつ加算した値を前記オペアンプに入力することが望ましい。
【００２２】
これにより、オペアンプの入力端と出力端の電位差をフィードバックすることにより、オペアンプ自体のゲインが出力側の基準電圧の電圧レベルに及ぼす影響を最小限に抑えることができる。また、低温ポリシリコン製造工程に起因するオペアンプごとのゲインの相違に対しても、オペアンプごとに自動的に補償を行うことにより、基準電圧駆動回路が正確な基準電圧値を出力することを確保することができる。
【発明の効果】
【００２３】
本発明に係る補償回路を有する基準電圧駆動回路とその補償方法によれば、負帰還オペアンプを接続しても、入力基準電圧に対して、出力される基準電圧の電圧レベルのずれの発生を防止することができ、低温ポリシリコン製造工程でガラス基板上に形成したオペアンプごとのずれの発生を防止することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の実施の形態では、あくまでも本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではない。
【００２５】
図４は本発明の実施形態に係る基準電圧駆動回路を示す回路図である。この基準電圧駆動回路は複数の抵抗R0，R1…Rkと、複数のオペアンプOA0，OA1…OAkと、複数の基準電圧補償回路３００とを有している。ここでは、複数の抵抗R0，R1…Rkが直列に接続されることにより、直列抵抗器が構成される。
【００２６】
この直列抵抗器の一端はGNDに接地され、他端は電源電圧VCCに接続されている。また、隣接の抵抗R0，R1…Rk同士の間にある出力ノードP0，P1…Pkには、画素ごとに異なる諧調の明るさに対応する複数の異なる電圧レベルの基準電圧が供給される。また、ディジタル・アナログ変換回路による基準電圧駆動回路に及ぼす影響を最小限に抑えるために、各出力ノードPi(i=0〜k)に負帰還オペアンプOAi(i=0〜k)が電気的に接続されている。
【００２７】
各基準電圧補償回路３００は１つのオペアンプOAi(i=0〜k)に接続され、かつ第１のキャパシタC１と、第２のキャパシタC２と、第１のスイッチSW１と、第２のスイッチSW２と、第３のスイッチSW３と、第４のスイッチSW４とを有している。ここでは、第１のキャパシタC１の第１端X１がその対応する出力ノードPi(i=0〜k)に電気的に接続され、第２端X２がGNDに接地されている。これにより、第１のキャパシタC１では出力ノードPi(i=0〜k)から供給される入力電圧、即ち、対応するオペアンプOAi(i=0〜k)の入力端Z１の電圧レベルが蓄積される。そして、第２のキャパシタC２はオペアンプOAi(i=0〜k)に結合されている。第２のキャパシタC２の第１端Y１がオペアンプOAi(i=0〜k)の入力端Z１に電気的に接続され、第２端Y２がオペアンプOAi(i=0〜k)の出力端Z２に電気的に接続されていることにより、第２のキャパシタC２ではオペアンプOAi(i=0〜k)の入力端Z１と出力端Z２の電位差が蓄積される。
【００２８】
また、第１のスイッチSW１の一端は第１のキャパシタC１の第１端X１に電気的に接続され、他端は第２のキャパシタC２の第２端Y２に電気的に接続されている。第３のスイッチSW３の一端は出力ノードPi(i=0〜k)に電気的に接続され、他端はオペアンプOAi(i=0〜k)の入力端Z１及び第２のキャパシタC２の第１端Y１に電気的に接続されている。
【００２９】
また、第２のスイッチSW２の一端は第１のキャパシタC１の第１端X１に電気的に接続され、他端は第３のスイッチSW３及びオペアンプOAi(i=0〜k)の入力端Z１に電気的に接続されている。第４のスイッチSW４の一端は第２のキャパシタC２の第２端Y２及び第１のスイッチSW１に電気的に接続され、他端はオペアンプOAi(i=0〜k)の出力端Z２に電気的に接続されている。
【００３０】
次に、図５.Ａ及び図５.Ｂは本発明に係る基準電圧補償回路３００により、出力ノードPiの入力基準電圧の電圧レベルに対し、補償を行う図である。まず、図５.Ａに示すように、第１のスイッチSW１をオフにし、第２のスイッチSW２及び第３のスイッチSW３をオンにすることにより、入力基準電圧の電圧レベルを第１のキャパシタC１に蓄積するとともに、第４のスイッチSW４をオンにすることにより、オペアンプOAi(i=0〜k)の入力端Z１と出力端Z２の電位差を第２のキャパシタC２に蓄積する。
【００３１】
次に、図５.Ｂに示すように、第３のスイッチSW３をオフにすることにより、オペアンプOAi(i=0〜k)の入力端Z１と出力ノードPi(i=0〜k)との間の接続を切断するとともに、第１のスイッチSW１をオンにし、第２のスイッチSW２及び第４のスイッチSW４をオフにすることにより、第１のキャパシタC１の電圧レベルと第２のキャパシタC２の電圧レベルを加算し、かつ加算した値をオペアンプOAi(i=0〜k)の入力端Z１に入力する。これにより、出力ノードPi(i=0〜k)から供給される入力基準電圧の電圧レベルが置き換えられる。ここでは、図５.Ｂに示すように、オペアンプOAi(i=0〜k)の入力端Z１の電圧レベルは実質的に出力ノードPiの入力基準電圧の電圧レベル（第１のキャパシタC１に蓄積）とオペアンプOAi(i=0〜k)の入力端Z１と出力端Z２の電位差（第２のキャパシタC２に蓄積）を加算したものに相当する。即ち、オペアンプOAiの入力電圧と出力電圧との間に生じたずれが補償される。よって、図５.Ｂに示すように、オペアンプOAiの出力端Z２の出力基準電圧の電圧レベルと出力ノードPiから供給される入力基準電圧の電圧レベルとは実質的に同一となる。
【００３２】
次に、図６.Ａ及び図６.Ｂは本発明に係る基準電圧補償回路３００により、補償を行う前後のオペアンプOAiの出力端Z２の出力信号の波形図である。図６.Ａは基準電圧補償回路３００による補償を行う前に、出力ノードPiから供給される入力基準電圧の電圧レベルREFとオペアンプOAiの出力端Z２の出力基準電圧の電圧レベルOUTとの間にずれが存在することを示す図である。このずれはオペアンプOAi自体のゲイン並びに低温ポリシリコン製造工程の影響に起因するものであると考えられる。また、このずれは図５.Ａに示すように、第２のキャパシタC２に蓄積した、オペアンプOAiの入力端Z１と出力端Z２の電位差に相当するものである。
【００３３】
次に、図６.Ｂに示すように、本発明に係る基準電圧補償回路３００による補償を行った後では、オペアンプOAiの出力端Z２の出力基準電圧の電圧レベルOUT’の波形は前部分aと後部分bにより構成される。ここでは、前部分aと後部分bはそれぞれ図５.Ａの回路図と図５.Ｂの回路図に対応する。前部分aの電圧レベルは図５.Ａで補償されないオペアンプOAiの出力端Z２の出力基準電圧の電圧レベルOUTに相当するものであり、後部分b、つまり、図５.Ｂで補償された出力基準電圧の電圧レベルと出力ノードPiから供給される入力基準電圧の電圧レベルREFとは実質的に同一である。これにより、不図示のソース駆動回路はこの後部分bの電圧レベルにより、ディジタル表示データDDをソ−ス駆動電圧Vsに変換し、画素を駆動させる。
【００３４】
前述したように、本発明に係る基準電圧補償回路とその補償方法はオペアンプOAiの入力端Z１と出力端Z２の電位差をフィードバックすることにより、オペアンプOAi自体のゲインが基準電圧の電圧レベルに及ぼす影響を最小限に抑えることができる。これにより、本発明は低ゲインのオペアンプにも適用することが可能である。よって、低温ポリシリコン製造工程に起因するオペアンプごとのゲインの相違に対しても、本発明に係る基準電圧補償回路とその補償方法によれば、オペアンプごとに自動的に補償を行うことにより、基準電圧駆動回路が正確な基準電圧値を出力することを確保することができる。
【００３５】
以上、本発明に係る補償回路を有する基準電圧駆動回路とその補償方法の実施の形態を詳述したが、本発明は、前記実施の形態に限定されるものではなく、本発明の要旨と特許請求の範囲を逸脱しない範囲で種々の変更が可能であることは言うまでもない。
【図面の簡単な説明】
【００３６】
【図１．Ａ】従来のアクティブマトリックス型液晶表示装置を示すブロック図である。
【図１．Ｂ】従来のソース駆動回路を示すブロック図である。
【図２】従来の基準電圧駆動回路を示す回路図である。
【図３】負帰還オペアンプで、入力電圧信号と出力電圧信号との差を示す図である。
【図４】本発明に係る基準電圧駆動回路を示す回路図である。
【図５．Ａ】本発明に係る基準電圧補償回路により、出力ノードの入力基準電圧の電圧レベルに対し、補償を行う回路図である。
【図５．Ｂ】本発明に係る基準電圧補償回路により、出力ノードの入力基準電圧の電圧レベルに対し、補償を行う回路図である。
【図６．Ａ】本発明に係る基準電圧補償回路により、補償を行う前のオペアンプの出力信号の波形図である。
【図６．Ｂ】本発明に係る基準電圧補償回路により、補償を行った後のオペアンプの出力信号の波形図である。
【符号の説明】
【００３７】
３００  基準電圧補償回路
C１  第１のキャパシタ
C２  第２のキャパシタ
OAi  オペアンプ
Pi  出力ノード
Ｒi  抵抗
SW１  第１のスイッチ
SW２  第２のスイッチ
SW３  第３のスイッチ
SW４  第４のスイッチ
【図１．Ａ】
2006072971.tif 000003
【図１．Ｂ】
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【図２】
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【図３】
2006072971.tif 000006
【図４】
2006072971.tif 000007
【図５．Ａ】
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【図５．Ｂ】
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【図６．Ａ】
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【図６．Ｂ】
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