(57)【要約】      （修正有）【課題】テストパターンである微細配線とそれに繋がる幅広の引き出し配線とを２枚のマスクを用いた２重露光により半導体基板上に形成する方法において、繋ぎ合わせるオーバーラップ領域の面積がランダムに異なっていたため発生していた、配線のオーバーエッチングにより短絡、密着性不良、フォーカスずれ等の諸問題を発生させない半導体装置の製造方法を提供する。【解決手段】  第１のマスクと第２のマスクの両方のデータが存在する繋ぎ合わせ部分となる共通データ領域１０７の最小一方向幅を、ＴＥＧ領域１０１の配線の最小配線幅寸法と同一にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
幅０．１μｍ以下の微細配線とこの微細配線に繋がるそれより幅広の引き出し配線とで構成される複数のテストパターンを半導体基板上に多重露光で形成するための半導体装置製造用マスクにおいて、
前記微細配線を作製する第１のマスクと、前記引き出し配線を作製する第２のマスクとを有し、
前記第１のマスクと前記第２のマスクのいずれにも、前記微細配線と前記引き出し配線のつなぎ合わせ部分となる共通データ領域が存在し、
前記テストパターンの全てに対し、前記共通データ領域の最小一方向幅が一律に規定されていることを特徴とする半導体装置製造用マスク。
【請求項２】
前記共通データ領域の最小一方向幅が前記微細配線の最小配線幅もしくは最小ビア直径と同一であることを特徴とする請求項１に記載の半導体装置製造用マスク。
【請求項３】
前記共通データ領域がＩ／Ｏ領域に配置されていることを特徴とする請求項１または２に記載の半導体装置製造用マスク。
【請求項４】
請求項１から３のいずれかに記載のマスクで製造された半導体装置。
【請求項５】
前記共通データ領域に対応する部分の全ての配線層が電気的に同一電位であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記共通データ領域に対応する配線層がシリコン基板上に直接配置されている請求項５に記載の半導体装置。
【請求項７】
前記共通データ領域に対応する配線層とシリコン基板との間にエッチングストッパー層を有する請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細配線を形成するための半導体装置製造用マスクおよびそのマスクで製造された半導体装置に関する。
【背景技術】
【０００２】
まず、最近のリソグラフィー技術動向について説明する。加速するＬＳＩ微細化を実現するため、ＬＳＩに特徴的なパターンの解像度を向上する超解像露光技術が重要となってきた。斜入射照明、位相シフトマスク、瞳フィルターなどの手段により、周期パターンに対して２光束干渉、孤立パターンに対してベッセルビームまたは多重焦点により解像度を向上する。これらは多重露光などのイメージプロセシングと組み合わせることにより、さらに応用範囲が広がる。また、レジストプロセス的に光学解像限界を超えることもできる。これらの技術を短波長レーザー露光と組み合わせてサブ１００ｎｍ世代のＬＳＩを実現するには、パターン設計、マスク、光学系、レジストプロセスのすべてでナノメートルレベルの精度が必要である（非特許文献１）。
【０００３】
続いて、一般的な半導体装置のプロセス評価マスクについて述べる。図６に一般的なプロセス評価用のマスクの全体図を示す。マスクサイズの横幅８０１と縦幅８０２は露光装置のフィールドサイズで定義される。マスクデータはサブチップ８０３と呼ばれる評価ブロックの集合体で構成されており、このサブチップのサイズは一般的に同一である。理由は、測定用プログラムにおいて、測定針の配置および移動を同一にすることにより、プログラムの共有や測定針の共用ができるからである。つづいて、配線系プロセス評価用のパターンの概要を図７を用いて説明する。配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーションElectro  migration（EM）評価パターン、リーク測定パターンなどが搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。このようなプロセス評価に必要な評価ブロックをＴＥＧ（Test Element Group）領域９０１と呼び、電気測定用針を接触させる電極を電極パッド９０２とよび、このＴＥＧ領域９０１と電極パッド９０２をつなぐ配線を引き出し配線９０３と呼ぶ。
【０００４】
次に、このようなマスクの配線パターンを基板上に形成するプロセスについて説明する。この配線パターンは、２枚のマスクを用いて基板に２度露光で作製される。ここで、図８および９に２枚のマスクを用いた配線の作製プロセスを説明するための断面図を示し、図１０および１１は平面図を示す。
【０００５】
まず、図８（ａ）および図１０（ａ）に示すように、ＣＶＤ法等によりシリコン基板２１０１上にシリコン酸化膜からなる第１層間絶縁膜２１０２を形成する。その後、第１層間絶縁膜２１０２の上に第１のフォトリソグラフィー用レジスト２１０３を形成し、このレジスト２１０３を第１のフォトリソグラフィー法により、幅０．１μｍ以下の微細配線パターン群を含むＴＥＧ領域のみを有するマスク（図１２（ａ）の第１のマスク）にてパターニングする。さらに、図８（ｂ）および図１０（ｂ）に示すようにドライエッチング技術によりレジストパターンを第１層間絶縁膜２１０２に転写した後、レジスト２１０３を除去することにより、所望の位置に幅０．１μｍ以下の第１配線用溝２１０４を形成する（図８（ｃ）および図１０（ｃ））。
【０００６】
続いて、第１配線用溝２１０４を含む第１層間絶縁膜２１０２の上に第２のフォトリソグラフィー用レジスト２１０５を形成し、このレジスト２１０５を第２のフォトリソグラフィー法により、電極パッドやこのパッドと上記ＴＥＧ領域の微細配線を繋ぐ引き出し配線などである幅０．１μｍ以上（０．１μｍを含まない。）のパターンを有するマスク（図１２（ｂ）の第２のマスク）にてパターニングする（図８（ｄ）および図１０（ｄ））。さらにドライエッチング技術によりレジストパターンを第１層間絶縁膜２１０２に転写した後、レジスト２１０５を除去することにより、所望の位置に幅０．１μｍ以上（０．１μｍを含まない。）の第２配線用溝２１０６を形成する（図９（ａ）および図１１（ａ））。
【０００７】
次に、配線用溝２１０４と配線用溝２１０６を含む第１層間絶縁膜２１０２の全面に銅、アルミニウム等の導体膜２１０７を成膜した後（図９（ｂ）および図１１（ｂ））、CMPにより導体膜２１０７の表面を平坦化する。この結果、第１層間絶縁膜２１０２の所望の位置に第１配線２１０８、第２配線２１０９が各々ダマシン配線構造で形成される（図９（ｃ）および図１１（ｃ））。
【０００８】
つづいて、図１２に従来技術に用いるプロセス評価用マスクについて説明する。図１２（ａ）は第１配線用の第１のマスクにおけるサブチップの平面図である。ガラス基板上に形成されたクロム膜３１００上に、ＴＥＧ領域幅３１０１を７μｍとしＴＥＧ領域高さ３１０２を５００μｍとした長方形の領域（以下、ＴＥＧ領域と呼ぶ）が複数形成される。この領域内には、プロセス評価の対象となる０．１μｍ以下の微細配線の束が存在する。
【０００９】
また、図１２（ｂ）は第２配線用の第２のマスクとしてのサブチップの平面図である。この第２のマスクは図８〜１１を用いて説明したように、第１のマスクで、ＴＥＧ領域に含まれる０．１μｍ以下の微細配線パターンを形成した後、この微細配線が占める領域以外の部分に別のパターンを形成するために使用するものである。別のパターンは、図９（ｂ）にて説明したＣＭＰの際、銅などの研磨均一性を向上させるダミー配線４１０４や、第１のマスクで形成された微細配線と電気的に引き出し配線４１０３で接続される電気特性評価用のパッド４１０５などである。これらは、ガラス基板上に形成されたクロム膜４１００上に設けられている。なお、図１２（ｂ）には、第１のマスクの各ＴＥＧ領域に含まれる微細配線パターンと電気的に接続される引き出し配線４１０３およびパッド４１０５の部分を第１のテストパターン接続部４１０１、第２のテストパターン接続部４１０２などと呼んで丸で囲んで示している。
【００１０】
図１３に第１のマスクにおけるＴＥＧ領域の微細配線と第２のマスクにおける引き出し配線とのオーバーラップ領域を拡大した図を示す。符号５１０１は第１のマスクのＴＥＧ領域を示し、符号５１０２は第２のマスクの一部の領域を示している。領域５１０２においては、第２のマスクに作成された引き出し配線５１０３とパッド５１０４の一部が見える状況である。
【００１１】
図１４（ａ）に図１２（ｂ）の第１のテストパターン接続部４１０１における引き出し配線領域の拡大図を、図１４（ｂ）に図１２（ｂ）の第２のテストパターン接続部４１０２における引き出し配線領域の拡大図を示す。
【００１２】
第１のテストパターン接続部４１０１のオーバーラップ領域６１０１（図１４（ａ）中の斜線部）はＸ方向１μｍのＹ方向０．５μｍである。つづいて第２のテストパターン接続部４１０２のオーバーラップ領域６１０２（図１４（ｂ）中の斜線部）はＸ方向２μｍＹ方向２μｍである。なお、ここで、引き出し配線４１０３と繋げられるＴＥＧ領域の微細配線のうちの最小配線幅６１０３は０．１μｍである。
【非特許文献１】超解像露光技術の現状と課題  福田  宏  応用物理  第69巻  p.1060-1066 （2000）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
幅０．１μｍ以下の微細配線からなるＴＥＧ領域と、微細配線に繋がるそれより幅広の引き出し配線とを備えた複数のテストパターンを、２枚のマスクを用いての２回露光で形成する方法において、従来、第１のマスクにおけるＴＥＧ領域の微細配線と第２のマスクの引き出し配線とをつなぎ合せるオーバーラップ領域が定義されていなかった。このため、図１４に示したように各テストパターン接続部において、オーバーラップ領域の面積（つなぎ合わせ面積）が異なる状況がランダムに発生した。
【００１４】
このつなぎ合わせ面積の違いから、大きい共通データ領域のオーバーエッチングが進み、この共通データ領域で接続される配線どうしが２層配線からなる場合は下層のＭ１配線にこの上層のＭ２配線が短絡する。その結果、デバイスパラメータが設計値から外れて回路動作が不能になる場合があった。さらに、オーバーエッチングによって発生した大きなコンタクト領域を配線材料で埋め込まなければ、ここに金属以外の残留物が残り、密着性不良を発生させる原因となった。また、後工程のリソグラフィーに深刻なフォーカスずれを発生させる要因となった。
【００１５】
そこで本発明は、上述した諸問題を発生させない半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために本発明は、幅０．１μｍ以下の微細配線とこの微細配線に繋がるそれより幅広の引き出し配線とで構成される複数のテストパターンを半導体基板上に多重露光で形成するための半導体装置製造用マスクにおいて、前記微細配線を作製する第１のマスクと、前記引き出し配線を作製する第２のマスクとを有し、前記第１のマスクと前記第２のマスクのいずれにも、前記微細配線と前記引き出し配線のつなぎ合わせ部分となる共通データ領域が存在し、前記テストパターンの全てに対し、前記共通データ領域の最小一方向幅が一律に規定されていることを特徴とする。さらに、前記共通データ領域の最小一方向幅が前記微細配線の最小配線幅もしくは最小ビア直径と同一であることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、微細配線の製造に不具合を生じさせないようにすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
（第１の実施形態）
本出願に関する半導体装置のプロセス評価用マスクについて述べる。
【００２０】
図１は本発明の第１の実施形態として、ビアチェーンのプロセス評価用TEGを形成するマスクで作製された半導体装置の平面図を示す。
【００２１】
この図において、テストパターンは、ＴＥＧ領域１０１と、これと電気的接続を行うための引き出し配線１０２とで構成されている。ＴＥＧ領域１０１は２層配線からなり、下層のＭ１配線１０３と上層のＭ２配線１０４が同一直線上に交互に配置され、この上下層の配線どうしをビア１０５で接続する構造である。ここでＭ１配線１０３とＭ２配線１０４の幅はいずれも７０ｎｍの最小配線幅１０６である。
【００２２】
ＴＥＧ領域１０１は第１のマスクで作製され、引き出し配線１０２は第２のマスクで作製される。この２つのマスクの境界領域で、どちらのマスクのデータも両方存在する共通データ領域１０７が存在する。この共通データ領域１０７と接続されるＴＥＧ領域配線１１１はＭ１配線１０３とＭ２配線１０４の両方を持つことを特徴としている。ここで、共通データ領域１０７の最小共通データ領域幅はＴＥＧ領域１０１の最小配線幅（もしくは最小ビア直径）の７０ｎｍである。引き出し配線領域の共通データ領域の最小配線幅１０８は０．１７μｍで設定されている。この理由はＴＥＧ領域配線１１１に対して引き出し配線１０２を位置合わせする際の合わせマージン１０９をＴＥＧ領域配線１１１と直交する方向に５０ｎｍ程度に想定しているためであり、この合わせマージン１０９はＴＥＧ領域配線１１１の両側に確保されている。また、共通データ領域長さ１１０はこの引き出し配線の０．１７μｍ以上が確保されている。理由は引き出し配線領域の最小寸法が０．１７μｍである場合、共通データ領域１０７の長さもマスク加工精度以上である必要性があるためである。
【００２３】
続いて、図２に上記のようなマスクで製造された半導体装置の構造の断面図を示す。シリコン基板２０１にシャロートレンチアイソレーション（ＳＴＩ）２０２で電気的な分離構造が形成されている。この上に絶縁膜２０３が存在する。ここで、ＴＥＧ領域２０４と引き出し配線領域２０５は共通データ領域２０６を持ちながらオーバーラップする。ＴＥＧ領域２０４はＭ１配線２０７とＭ２配線２０８とビア２０９で構成されていて、ビア抵抗を測定できる構造を有している。共通データ領域２０６では、この領域にある全ての層が電気的に同一電位になるように設計され、そのためにＭ１配線２０７とシリコン基板２０１とを電気接続するコンタクト２１０と、Ｍ２配線２０８とＭ１配線２０７とを電気接続するビア２１１とを有する。さらに、コンタクト２１０とその周辺とはＳＴＩ２０２で基板２０１全体およびパッドとパッド間で電流が流れないように電気的に分離されている。
【００２４】
以上説明した実施形態によれば、オーバーラップ面積の一方向寸法を最小配線幅寸法と同一にすることにより、金属埋込み時の膜厚変動を防ぐことができる。さらに、過大なオーバーエッチングを防ぐことが可能となる。
【００２５】
さらに、共通データ領域にある全ての層が電気的に同一電位になっていて、この共通データ領域にある配線部分のみが基板に接続されているため、基板にチャージを逃がすなどの対策を考える場合に有効である。
【００２６】
また、図３に図２の半導体装置の変形例を示す。
【００２７】
図３では、基板３０１の上に第１の絶縁膜３０３と第２の絶縁膜（エッチングストッパー層）３０２が存在する。この上に絶縁膜２０３が存在する。ここで、ＴＥＧ領域３０４と引き出し配線領域３０５は共通データ領域３０６を持ちながらオーバーラップする。ＴＥＧ領域３０４はＭ１配線３０７とＭ２配線３０８とビア３０９で構成されていて、ビア抵抗を測定できる構造を有している。共通データ領域３０６では、この領域にある全ての層が電気的に同一電位になるように設計され、Ｍ１配線３０７を第２の絶縁膜３０２に接続するコンタクト３１０と、Ｍ２配線３０８とＭ１配線３０７とを電気接続するビア３１１とを有する。さらに、コンタクト３１０とその周辺とは第２の絶縁膜３０２で基板３０１全体およびパッドとパッド間で電流が流れないように電気的に分離されている。
【００２８】
この構造では、第２の絶縁膜３０２と第１の絶縁膜３０３とのエッチング選択比を大きくとることにより、基板への接地を防いでいる。この構造は、トランジスタ領域（シリコン基板の表面）までを形成するためのマスクが従来のテストパターンと同一の設計でできるメリットがある。
【００２９】
（第２の実施形態）
次に、一般的なＣＰＵロジック回路における実施形態について述べる。製品ではＩＯブロックとＲＡＭ部、ロジック部とＰＬＬの４つのマクロ機能からなる。図４に概要を示す。
【００３０】
図４において、ＩＯブロック４０１は１μｍ以上の配線幅の配線のみで構成されるエリアである。基本的には細い配線のニーズはまったくない。大電流許容量制限が決まるエリアで、配線幅とビアの最大値はこのエリアで決まる。
【００３１】
ＲＡＭブロック４０２は、一般的に１メガバイト程度を実装している。この領域で使用される配線は、スピードよりも微細化が優先されており、もっとも細い配線のニーズがある。幅広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線が配置されている。
【００３２】
高性能ロジックブロック４０３はドライブ能力を要求するセルで、電源配線が強化されているブロックである。基本的にはゲートアレーのスタンダードセル構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。
【００３３】
ＰＬＬブロック４０４は電源やＧＮＤおよび、容量素子の安定動作が優先されるため、配線密度はゆるいものの、配線幅はＩＯ領域に続いて広いことが一般的である。
【００３４】
本発明を製品に適用する場合、製品外周部におけるデータ共通領域を図５を用いて説明する。微細配線の主役となる信号配線５０５はＩ／Ｏブロック５０２以外で使用される。したがって、第２のマスクと第１のマスクの共通データ領域はＩ／Ｏ領域（Ｉ／Ｏブロック５０２）にて設定することが利用状況から妥当である。ここで、たとえば、ＲＡＭブロック５０１とＩ／Ｏブロック５０２との境界では、ＧＮＤ配線５０３と製品周囲に存在する周回配線５０４との接続が行われる。ここで、共通データ領域５０７はＩ／Ｏブロック５０２に配置することにより、絶縁破壊防止ダイオードとの接続をおこなうと、効果的な電源保護ができる構造となる。この方法はもちろん電源配線５０６のＩ／Ｏ領域で実施する場合にも適用できる。
【００３５】
本実施形態のようにＩ／Ｏブロックに共通データ領域を配置することにより、実製品でも本発明を有効に実施できることが分かる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態として、ビアチェーンのプロセス評価用TEGを形成するマスクで作製された半導体装置を示す平面図である。
【図２】本発明の製法による半導体装置の断面構造の一例を示す図である。
【図３】本発明の製法による半導体装置の断面構造の別の例を示す図である。
【図４】本発明の第２の実施形態として製品の概要を示す図である。
【図５】本発明を適用した製品の外周部におけるデータ共通領域を示す図である。
【図６】一般的なプロセス評価用のマスクの全体図である。
【図７】配線系プロセス評価用のパターンの概要を示すサブチップの図である。
【図８】本発明の背景技術である半導体装置製造プロセスを説明するための断面模式図である。
【図９】図８の工程以降を示す断面模式図である。
【図１０】本発明の背景技術である半導体装置製造プロセスを説明するための平面図である。
【図１１】図１０の工程以降を示す平面図である。
【図１２】図８〜１１に示した半導体装置製造プロセスに用いた第１のマスクおよび第２のマスクを示す平面図である。
【図１３】第１のマスクにおけるＴＥＧ領域の微細配線と第２のマスクにおける引き出し配線とのオーバーラップ領域を拡大した図である。
【図１４】図１２（ｂ）の第１のテストパターン接続部と第２のテストパターン接続部における引き出し配線領域の拡大図である。
【符号の説明】
【００３７】
１０１、２０４、３０４    ＴＥＧ領域
１０２、２０５、３０５    引き出し配線
１０３、２０７、３０７    Ｍ１配線
１０４、２０８、３０８    Ｍ２配線
１０５、２０９、２１１、３０９、３１１    ビア
１０６    最小配線幅
１０７、２０６、３０６、５０７    第１のマスクと第２のマスクの共通データ領域
１０８    引き出し配線領域の最小配線幅
１０９    合わせマージン
１１０    共通データ領域長さ
１１１    ＴＥＧ領域配線
２０１、３０１    シリコン基板
２０２    シャロートレンチアイソレーション（ＳＴＩ）
２０３    絶縁膜
２１０、３１０    コンタクト
３０２    第２の絶縁膜
３０３    第１の絶縁膜
４０１、５０２    Ｉ／Ｏブロック
４０２、５０１    ＲＡＭブロック
４０３    ロジックブロック
４０４    ＰＬＬブロック
５０３    ＧＮＤ配線
５０４    周回配線
５０５    信号配線
５０６    電源配線
【図１】
2006261422.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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