(57)【要約】【課題】半導体装置の設計効率の向上【解決手段】本発明に係る半導体装置の設計方法は、（Ａ）電源線１とグランド線２をＸ方向に沿って配置するステップと、（Ｂ）電源線１とグランド線２との間に接続されるバイパスコンデンサを含む容量セル１０を配置するステップとを有する。本発明によれば、この容量セル１０は複数種類の要素セル１１〜１９から構成され、上記（Ｂ）ステップにおいて、それら複数種類の要素セル１１〜１９が、Ｘ方向に直交するＹ方向に並べられる。【選択図】      図３
2006202923.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータを用いた半導体装置の設計方法であって、
（Ａ）電源線とグランド線を第１方向に沿って配置するステップと、
（Ｂ）前記電源線と前記グランド線との間に接続されるバイパスコンデンサを含む容量セルを配置するステップと
を具備し、
前記（Ｂ）ステップは、前記容量セルを構成する複数種類の要素セルを、前記第１方向に直交する第２方向に並べるステップを含む
半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法であって、
前記複数種類の要素セルは、前記電源線に接続する第１要素セルを含み、
前記（Ｂ）ステップは、
（ｂ１）前記電源線の前記第２方向の幅に応じて、複数の前記第１要素セルを配置するステップを含む
半導体装置の設計方法。
【請求項３】
請求項２に記載の半導体装置の設計方法であって、
前記（ｂ１）ステップにおいて、前記複数の第１要素セルは、前記第２方向に連続して並べられる
半導体装置の設計方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の設計方法であって、
前記複数種類の要素セルは、前記グランド線に接続する第２要素セルを含み、
前記（Ｂ）ステップは、
（ｂ２）前記グランド線の前記第２方向の幅に応じて、複数の前記第２要素セルを配置するステップを含む
半導体装置の設計方法。
【請求項５】
請求項４に記載の半導体装置の設計方法であって、
前記（ｂ２）ステップにおいて、前記複数の第２要素セルは、前記第２方向に連続して並べられる
半導体装置の設計方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の設計方法であって、
前記複数種類の要素セルは、前記電源線と前記グランド線の間に配置される第３要素セルを含み、
前記（Ｂ）ステップは、
（ｂ３）前記電源線と前記グランド線の間の前記第２方向に沿った距離に応じて、複数の前記第３要素セルを配置するステップを含む
半導体装置の設計方法。
【請求項７】
請求項６に記載の半導体装置の設計方法であって、
前記（ｂ３）ステップにおいて、前記第３要素セルは、前記第２方向に連続して並べられる
半導体装置の設計方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の設計方法であって、
前記複数種類の要素セルの各々の前記第２方向に沿った幅は、基本セルの前記第２方向に沿った幅と同じである
半導体装置の設計方法。
【請求項９】
演算処理装置を有するコンピュータを用いた半導体装置の設計方法であって、
（ａ）複数種類の要素セルを表すデータが格納された記憶装置を提供するステップと、
ここで、前記複数種類の要素セルは、バイパスコンデンサを含む容量セルを構成し、
（ｂ）前記演算処理装置が、レイアウト空間において、電源線とグランド線を第１方向に沿って配置するステップと、
（ｃ）前記演算処理装置が、前記記憶装置から前記データを読み出すステップと、
（ｄ）前記演算処理装置が、前記レイアウト空間において、前記複数種類の要素セルを、前記電源線と前記グランド線との間を接続するように、前記第１方向に直交する第２方向に並べるステップと
を具備する
半導体装置の設計方法。
【請求項１０】
複数種類の要素セルを表すデータが格納された記憶装置と、
前記記憶装置にアクセス可能な演算処理装置と、
前記演算処理装置によって実行される設計プログラムと
を具備し、
前記複数種類の要素セルは、容量セルを構成し、前記容量セルは、第１方向に沿って配置される電源線とグランド線とを電気的に接続するバイパスコンデンサを含み、
前記演算処理装置は、前記設計プログラムの命令に従って、前記記憶装置から前記データを読み出し、前記複数種類の要素セルを、前記第１方向に直交する第２方向に並べる
半導体装置設計システム。
【請求項１１】
コンピュータにより実行される半導体装置の設計プログラムであって、
前記コンピュータは、複数種類の要素セルを表すデータが格納された記憶装置を有し、前記複数種類の要素セルは、バイパスコンデンサを含む容量セルを構成し、
前記設計プログラムは、
（Ａ）レイアウト空間において、電源線とグランド線を第１方向に沿って配置するステップと、
（Ｂ）前記記憶装置から前記データを読み出すステップと、
（Ｃ）前記レイアウト空間において、前記複数種類の要素セルを、前記電源線と前記グランド線との間を接続するように、前記第１方向に直交する第２方向に並べるステップと
を前記コンピュータに実行させる
半導体装置の設計プログラム。
【請求項１２】
互いに平行な第１の線と第２の線との間の領域に形成された論理素子と、
前記第１の線と前記第２の線の間の前記領域よりも大きい第１の電源供給線と、
前記第１の線と前記第２の線の間の前記領域よりも大きい第２の電源供給線と、
前記第１の電源供給線と前記第２の電源供給線とを電気的に接続するバイパスコンデンサと
を具備し、
前記バイパスコンデンサは、前記第１の電源供給線または前記第２の電源供給線に接続されるコンタクトを有し、前記コンタクトは、前記第１の線と前記第２の線との間の前記領域内に前記第１の線及び前記第２の線と重ならないように形成されていることを特徴とする
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を設計するための技術に関する。特に、本発明は、バイパスコンデンサを有する半導体装置を設計するための方法、システム、及びプログラムに関する。
【背景技術】
【０００２】
ＬＳＩの設計を行う際に、設計や確認の時間を短縮し、人為的ミスを除去するには、コンピュータの利用は不可欠である。このようなコンピュータを利用した半導体装置の設計システムは、ＣＡＤ（Computer Aided Design）システムと呼ばれている。セルベースのＬＳＩ設計方法によれば、複数のセルがライブラリとして構築される。設計者は、ＣＡＤを利用し、コンピュータ上に定義されたレイアウト空間に所望のセルを配置することによって、ＬＳＩの設計を行う。これにより、設計ＬＳＩの構成を示すレイアウトデータが得られる。
【０００３】
ライブラリとして用意された複数のセルの中には「容量セル」が含まれる。この容量セルは、電源線とグランド線を電気的に接続するバイパスコンデンサを有している。このような容量セルを配置することによって、ＥＭＩ（Electromagnetic Interference）や電圧降下が抑制された半導体装置を設計することが可能となる。この容量セルの構造や配置に関する従来技術として、例えば、特許文献１、特許文献２、特許文献３に開示された技術が知られている。特許文献１によれば、回路セルがある部分以外の全ての部分は、容量セルにより占められる。
【０００４】
【特許文献１】特開２００１−１８９３８４号公報
【特許文献２】特開２０００−１８３２８６号公報
【特許文献３】特開２００４−５５９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、コンピュータを用いたセルベースの半導体設計技術においては、図１に示されるように、「ＲＯＷ」と呼ばれる“平行線”がレイアウト空間上に定義される。ＲＯＷは、ある方向に沿って形成されている。そして、インバータやＮＡＮＤゲートなどの基本セル（プリミティブセル）１００は、いずれかのＲＯＷに沿って配置される。つまり、ＲＯＷの幅ｈは、基本セルの幅と同じになるように定義されている。
【０００６】
電源線とグランド線のペアは、基本的に１つのＲＯＷに対して配置される。しかしながら、図１に示されるように、ＲＯＷと同じ方向に形成され、且つ、複数のＲＯＷをまたがる電源線１１０やグランド線１２０が必要とされる場合がある。例えば、アナログ素子に対しては、ＲＯＷよりも幅の大きい専用の電源線やグランド線が必要とされる。また、チップの内部領域における電圧降下を防ぐために、内部領域を縦横断する太い電源線やグランド線が必要とされる場合がある。図１において、電源線１１０の幅ＨＶ及びグランド線１２０の幅ＨＧは、ＲＯＷの幅ｈよりも大きい。そのような電源線１１０とグランド線１２０のペアに対して容量セル（バイパスコンデンサ）を配置する場合、次のような問題点が発生する。
【０００７】
つまり、電源線１１０とグランド線１２０に対しては、通常の容量セルを使用することはできないので、配線幅に応じた専用の容量セル１３０を用意する必要がある。そのような容量セル１３０をレイアウトツールを用いてある領域に配置する場合、その領域に対応するＲＯＷの幅を、容量セル１３０の幅に合わせてマニュアルで修正する必要がある。つまり、設計工程の数が増加してしまう。また、修正されたＲＯＷに対しては、もはや基本セルを配置することが不可能になる。
【０００８】
あるいは、自動レイアウト工程によってレイアウトデータが作成された後、そのレイアウトデータに基づいて生成されるマスクデータ（ＧＤＳデータ）に対して修正を加えることが考えられる。つまり、容量セル１３０に対応する構成を、マスクデータ上にマニュアルで配置することが考えられる。この場合もやはり、設計工程の数が増加してしまう。また、マスクデータを修正する場合は、レイアウトデータとマスクデータの対応関係を管理する必要がある。
【０００９】
このように、従来技術によれば、電源ライン（電源線、グランド線）の幅に応じた専用の容量セル１３０を用意し配置する必要があった。これは、半導体装置の設計工程の増加の原因となる。半導体装置の設計効率を向上させることができる技術が望まれる。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明に係る半導体装置の設計方法は、コンピュータ（８０）を用いた設計方法である。この設計方法は、（Ａ）電源線（１）とグランド線（２）を第１方向（Ｘ）に沿って配置するステップと、（Ｂ）電源線（１）とグランド線（２）とを電気的に接続するバイパスコンデンサを含む容量セル（１０）を配置するステップとを有する。本発明によれば、この容量セル（１０）は複数種類の要素セル（１１〜１９）から構成され、上記（Ｂ）ステップにおいて、それら複数種類の要素セル（１１〜１９）が、第１方向（Ｘ）に直交する第２方向（Ｙ）に並べられる。
【００１２】
各要素セル（１１〜１９）の第２方向（Ｙ）に沿った幅は、基本セル（７１）の第２方向に沿った幅、すなわちＲＯＷの幅（ｈ）と同じである。よって、各要素セル（１１〜１９）の配置を、従来の基本セルの配置と同様に実行することが可能である。例えば電源線（１）の第２方向（Ｙ）の幅（ＨＶ）が、ＲＯＷの幅（ｈ）よりも大きい場合であっても、ある要素セル（１８）を繰り返し配置することによって、その電源線の幅（ＨＶ）に対応することが可能となる。電源線の幅（ＨＶ）が変わった場合は、その要素セル（１８）の繰り返し数が調整されればよい。グランド線（２）に関しても同様である。このように、本発明によれば、専用の容量セルを用意する必要がなく、複数種類の要素セル（１１〜１９）の組み合わせによって、あらゆる幅の電源線（１）・グランド線（２）がサポートされる。よって、マニュアルでＲＯＷの幅を広げたり、マスクデータを修正する必要はなくなる。従って、半導体装置の設計効率が向上する。
【発明の効果】
【００１３】
本発明に係る半導体装置の設計技術によれば、電源ライン（電源線、グランド線）の幅に応じて、容量セルを自動レイアウトツールで配置することが可能となる。本発明に係る半導体装置の設計技術は、多様な電源ラインの幅に対応することができる。また、マニュアルでデータを修正するといった新たな工程を追加する必要もなくなる。従って、半導体装置の設計効率の向上が実現される。
【発明を実施するための最良の形態】
【００１４】
添付図面を参照して、本発明による半導体装置の設計方法、設計システム及び設計プログラムを説明する。
【００１５】
図２は、本発明に係る容量セルの配置方法を示す概念図である。コンピュータを用いたセルベースの半導体設計技術において、まず、メモリ上にレイアウト空間が構築される。このレイアウト空間において、ＸＹＺ方向は互いに直交する軸であり、ＸＹ面は基板表面に平行な面に対応し、Ｚ方向は基板表面に垂直な方向であるとする。図２に示されるように、レイアウト空間において、Ｘ方向に沿った「ＲＯＷ」と呼ばれる“平行線”が定義される。ＲＯＷは、インバータやＮＡＮＤといった論理素子を表すセルである「基本セル」を配置するために定義される。つまり、各ＲＯＷのＹ方向に沿った幅ｈ（図中における高さ）は、基本セルのＹ方向に沿った幅と同じになるように設定されている。基本セルは、いずれかのＲＯＷに沿って配置される。
【００１６】
本実施の形態において、このＲＯＷの幅ｈよりも“太い”電源線１及びグランド線２が配置されている。より具体的には、電源線１とグランド線２は、ＲＯＷの同様に、Ｘ方向に沿って配置されている。但し、電源線１のＹ方向の幅ＨＶは、ＲＯＷの幅ｈより大きい。また、グランド線２のＹ方向の幅ＨＧは、ＲＯＷの幅ｈより大きい。また、電源線１とグランド線２の間隔（ピッチ）は、ＨＩであるとする。このように、電源線１及びグランド線２は、複数のＲＯＷをまたがるように配置されている。
【００１７】
また、これら電源線１とグランド線２とを接続する容量セル１０が配置されている。この容量セル１０は、電源線１とグランド線２とを電気的に接続するバイパスコンデンサを含んでいる。バイパスコンデンサは、ＥＭＩや電圧降下を抑制するために用いられる。つまり、ＥＭＩや電圧降下が抑制された半導体装置を設計するために、容量セル１０が配置される。
【００１８】
図３は、その容量セル１０の構造を詳細に示す平面図である。図２及び図３に示されるように、本発明によれば、容量セル１０は、複数種類の要素セル１１〜１９から構成されている。これら要素セル１１〜１９は、矩形の形状を有している。複数種類の要素セル１１〜１９の各々のＹ方向に沿った幅は、ＲＯＷの幅ｈと同じである。すなわち、各要素セルのＹ方向に沿った幅は、基本セルのＹ方向に沿った幅と同じである。従って、各要素セル１１〜１９を、基本セルと同じように配置することが可能である。
【００１９】
また、複数種類の要素セル１１〜１９は、Ｙ方向に並べられている。ここで、図３に示されるように、容量セル１０は、グランド線２に接続する複数の第２要素セル１２と、電源線１に接続する複数の第８要素セル１８を含んでいる。複数の第２要素セル１２は、Ｙ方向に連続して繰り返し配置されている。また、複数の第８要素セル１８も、Ｙ方向に連続して繰り返し配置されている。
【００２０】
言い換えれば、複数のＲＯＷをカバーする容量セル１０が、ＲＯＷ毎に複数の部分に分割されている。その複数の部分の中には、同一のパターンを有し繰り返し現れる部分が存在する。その繰り返し部分のうち、グランド線２に接続される部分を、第２要素セル１２が担い、電源線１に接続される部分を、第８要素セル１８が担う。複数の第２要素セル１２の繰り返し数は、グランド線２の幅ＨＧによって決定される。グランド線２の幅ＨＧが変わる場合は、その繰り返し数だけが調整されればよい。また、複数の第８要素セル１８の繰り返し数は、電源線１の幅ＨＶによって決定される。電源線１の幅ＨＶが変わる場合は、その繰り返し数だけが調整されればよい。つまり、本発明に係る容量セル１０の幅は、可変である。このように、電源線１やグランド線２の幅に応じて、容易に容量セル１０を構成することが可能となる。
【００２１】
以下、図４Ａ〜図４Ｄを参照して、本実施の形態におけるバイパスコンデンサの構造を説明する。
【００２２】
図４Ａは、図３における線Ａ−Ａ’に沿った容量セル１０の構造を示す断面図である。つまり、図４Ａは、第８要素セル１８の断面図を示している。通常のＰチャネルＭＯＳトランジスタと同様に、Ｎウェル３０の上に、ゲート絶縁膜を介してゲート電極３１が形成されている。また、ゲート電極３１の両側のＮウェル３０中に、Ｐ型拡散層３２が形成されている。全面には層間絶縁膜５０が形成され、その層間絶縁膜５０の上には電源線１が形成されている。この電源線１とＮウェル３０は、層間絶縁膜５０を貫通するコンタクト３３を介して接続されている。また、電源線１とＰ型拡散層３２は、層間絶縁膜５０を貫通するコンタクト３４によって接続されている。
【００２３】
図４Ｂは、図３における線Ｂ−Ｂ’に沿った容量セル１０の構造を示す断面図である。つまり、図４Ｂは、第２要素セル１２の断面図を示している。通常のＮチャネルＭＯＳトランジスタと同様に、Ｐウェル４０の上に、ゲート絶縁膜を介してゲート電極４１が形成されている。また、ゲート電極４１の両側のＰウェル４０中に、Ｎ型拡散層４２が形成されている。全面には層間絶縁膜５０が形成され、その層間絶縁膜５０の上にはグランド線２が形成されている。このグランド線２とＰウェル４０は、層間絶縁膜５０を貫通するコンタクト４３を介して接続されている。また、グランド線２とＮ型拡散層４２は、層間絶縁膜５０を貫通するコンタクト４４によって接続されている。
【００２４】
図４Ｃは、図３における線Ｃ−Ｃ’に沿った容量セル１０の構造を示す断面図である。ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの間には、素子分離構造５１が形成されている。図４Ｃに示されるように、ＮチャネルＭＯＳトランジスタのゲート電極４１は、電源線１の下方まで延びており、コンタクト３５を介して電源線１に接続されている。従って、ＮチャネルＭＯＳトランジスタのゲート電極４１には、電源電位ＶＤＤが印加される。一方、図４Ｂに示されたように、Ｐウェル４０及びＮ型拡散層４２には、グランド電位ＧＮＤが印加される。これにより、バイパスコンデンサが形成される。
【００２５】
図４Ｄは、図３における線Ｄ−Ｄ’に沿った容量セル１０の構造を示す断面図である。図４Ｄに示されるように、ＰチャネルＭＯＳトランジスタのゲート電極３１は、グランド線２の下方まで延びており、コンタクト４５を介してグランド線２に接続されている。従って、ＰチャネルＭＯＳトランジスタのゲート電極３１には、グランド電位ＧＮＤが印加される。一方、図４Ａに示されたように、Ｎウェル３０及びＰ型拡散層３２には、電源電位ＶＤＤが印加される。これにより、バイパスコンデンサが形成される。
【００２６】
図４Ｃ及び図４Ｄに示されたように、容量セル１０が、Ｙ方向に沿って幅ｈで区切られる時、同じ構造が繰り返し現れることがわかる。その繰り返し現れる構造には、１種類の要素セルが割り当てられればよい。上述の通り、第２要素セル１２や第８要素セル１８は、繰り返し配置され得る要素セルである。このような要素セルは、以下「リピートセル」と参照される。それ以外の要素セルは、以下「特定セル」と参照される。
【００２７】
第１要素セル１１は、グランド線２の端部に対応する特定セルである。第２要素セル１２は、グランド線２に対応するリピートセルであり、グランド線２の幅ＨＧに応じて、繰り返し配置される。第３要素セル１３は、Ｎ型拡散層４２の端部やコンタクト４５に対応する特定セルである。第５要素セル１５は、Ｎウェル３０とＰウェル４０の境界に対応する特定セルである。第４要素セル１４は、第３要素セル１３と第５要素セル１５をつなぐリピートセルである。本実施の形態において、第４要素セル１４は、１つだけ配置されているが、電源線１とグランド線２との間隔ＨＩに応じて、繰り返し配置されてもよい。
【００２８】
第７要素セル１７は、Ｐ型拡散層３２の端部やコンタクト３５に対応する特定セルである。第６要素セル１６は、第７要素セル１７と第５要素セル１５をつなぐリピートセルである。本実施の形態において、第６要素セル１６は、１つだけ配置されているが、電源線１とグランド線２との間隔ＨＩに応じて、繰り返し配置されてもよい。第８要素セル１８は、電源線１に対応するリピートセルであり、電源線１の幅ＨＶに応じて、繰り返し配置される。第９要素セル１９は、電源線１の端部に対応する特定セルである。
【００２９】
以上に説明されたように、本発明によれば、専用の容量セルを用意する必要はない。容量セル１０は、各々がＲＯＷと同じ幅ｈを有する複数種類の要素セル１１〜１９から構成される。従って、各要素セルを、基本セルと同じように配置することが可能である。電源線１の幅ＨＶが、ＲＯＷの幅ｈよりも大きい場合であっても、第８要素セル１８を繰り返し配置することによって、その電源線の幅ＨＶに対応することが可能である。また、グランド線２の幅ＨＧが、ＲＯＷの幅ｈよりも大きい場合であっても、第２要素セル１２を繰り返し配置することによって、その電源線の幅ＨＧに対応することが可能である。また、その繰り返しの回数を適宜調整することによって、あらゆる幅の電源線１やグランド線２に対応することが可能である。更に、第４要素セル１４や第６要素セル１６を繰り返し配置することによって、様々な間隔ＨＩに対応することが可能である。
【００３０】
本発明によれば、専用の容量セルの代わりに、基本セルと同様に扱うことが可能な複数種類の要素セル１１〜１９が用いられる。よって、従来のように、マニュアルでＲＯＷの幅を広げたり、マスクデータを修正する必要はなくなる。従って、半導体装置の設計効率が向上する。また、レイアウト工程でＲＯＷの幅を無理やり広げる必要がないので、基本セルを配置することができる領域が減少することが防止される。更に、マスクデータを修正する必要がないので、レイアウトデータとマスクデータの対応関係を管理する必要がなくなる。
【００３１】
図５は、本発明に係る容量セル１０が適用される半導体装置の例を示す。この半導体装置６０においては、内部領域を囲むように電源線６１とグランド線６２が配置されている。その内部領域には、論理素子である基本セル７１や、ＲＡＭ等のマクロセル７２が配置されている。マクロセル７２の周囲にも、電源線６１やグランド線６２が配置されている。１つのＲＯＷに対しては、基本的に細い電源配線とグランド配線が形成されている。そして、基本セル７１は、その細い電源配線及びグランド配線を介して、太い電源線６１やグランド線６２のそれぞれに接続されている。図５に示されるように、このような太い電源線６１やグランド線６２は、例えばチップの内部領域における電圧降下を防ぐために、内部領域を縦断・横断するように形成されている。上述の電源線１及びグランド線２は、そのような太い電源線６１及びグランド線６２の一種であり、特に、ＲＯＷと同じＸ方向に沿って形成されている。本発明に係る容量セル１０は、そのような電源線１及びグランド線２に対して適用される。
【００３２】
図６は、この半導体装置６０を設計するためのシステム（ＣＡＤ）を示すブロック図である。この半導体装置設計システム８０は、セルライブラリ７０、演算処理装置８１、メモリ８２、設計プログラム８３、入力装置８４、及び表示装置８５を備えている。セルライブラリ７０には、複数のセルを示すデータがライブラリとして格納されている。その複数のセルには、ＮＡＮＤゲート等の基本セル７１、ＲＡＭ等のマクロセル７２、及び本発明に係る要素セル１１〜１９が含まれている。このセルライブラリ７０は、例えばハードディスク装置により実現される。
【００３３】
メモリ８２は、レイアウトが行われる作業領域として用いられ、それにはレイアウト空間が構築される。演算処理装置８１は、セルライブラリ７０やメモリ８２にアクセス可能である。設計プログラム（自動レイアウトツール）８３は、演算処理装置８１によって実行されるコンピュータプログラムである。入力装置８４としては、キーボードやマウスが例示される。ユーザ（設計者）は、表示装置８５に表示された情報を参照しながら、入力装置８４を用いて様々なコマンドを入力することが可能である。このような、半導体装置設計システム８０によって、半導体装置６０のレイアウトを示すレイアウトデータが作成される。
【００３４】
図７は、この半導体装置設計システム８０による設計方法を示すフローチャートである。演算処理装置８１は、設計プログラム８３の命令に従って、次のような動作を実行する。まず、演算処理装置８１は、メモリ８２上にレイアウト空間を構築する。次に、演算処理装置８１は、マクロセル７２を示すデータをセルライブラリ７０から読み出す。そのマクロセル７２は、図５に示されるように、レイアウト空間上の所定の位置に配置される（ステップＳ１）。次に、レイアウト空間において、電源線とグランド線の配置が行われる（ステップＳ２）。このステップＳ２には、上述の電源線１、６１やグランド線２、６２の配置も含まれる。
【００３５】
次に、レイアウト空間の所定の場所において、電源線６１（１）とグランド線６２（２）をつなぐ容量セルの配置が行われる（ステップＳ３）。このステップＳ３には、本発明にかかる容量セル１０の配置も含まれる。つまり、演算処理装置８１は、要素セル１１〜１９を示すデータを、セルライブラリ７０から読み出す。これら要素セル１１〜１９は、図３に示されたように、レイアウト空間上でＹ方向に沿って並べられる。
【００３６】
図８は、このステップＳ３において、複数の要素セル１１〜１９を「自動的」に配置するためのアルゴリズムの一例を示すフローチャートである。図３を参照して、まず、グランド線２の端部に対応する第１要素セル１１が配置される（ステップＳ１１）。次に、第１要素セル１１の隣りに、すなわち隣りのＲＯＷに、グランド線２に対応する第２要素セル１２が配置される（ステップＳ１２）。次のＲＯＷにおいて、グランド線２の領域がまだ続く場合（ステップＳ１３；Ｎｏ）、ステップＳ１２が再度実行される。一方、次のＲＯＷにおいてグランド線２の領域が終了する場合（ステップＳ１３；Ｙｅｓ）、そのＲＯＷに第３要素セル１３が配置される（ステップＳ１４）。このように、グランド線２の幅ＨＧに応じて、第２要素セル１２が繰り返し配置される。
【００３７】
次に、第３要素セル１３の隣りに、すなわち隣りのＲＯＷに、Ｐウェル４０に対応する第４要素セル１４が配置される（ステップＳ１５）。次のＲＯＷの全てがまだＰウェル４０に対応する場合（ステップＳ１６；Ｎｏ）、ステップＳ１５が再度実行される。一方、次のＲＯＷにおいて、Ｐウェル４０からＮウェル３０に変化する場合（ステップＳ１６；Ｙｅｓ）、そのＲＯＷに第５要素セル１５が配置される（ステップＳ１７）。次に、第５要素セル１５の隣りに、Ｎウェル３０に対応する第６要素セル１６が配置される（ステップＳ１８）。次のＲＯＷにおいて、電源線１の領域がまだ始まらない場合（ステップＳ１９；Ｎｏ）、ステップＳ１８が再度実行される。一方、次のＲＯＷにおいて、電源線１の領域が始まる場合（ステップＳ１９；Ｙｅｓ）、そのＲＯＷに第７要素セル１７が配置される（ステップＳ２０）。このように、電源線１とグランド線２の間隔ＨＩに応じて、第４要素セル１４や第６要素セル１６が繰り返し配置される。
【００３８】
次に、第７要素セル１７の隣りに、すなわち隣りのＲＯＷに、電源線１に対応する第８要素セル１８が配置される（ステップＳ２１）。次のＲＯＷにおいて、電源線１の領域がまだ続く場合（ステップＳ２２；Ｎｏ）、ステップＳ２１が再度実行される。一方、次のＲＯＷにおいて電源線１の領域が終了する場合（ステップＳ２２；Ｙｅｓ）、そのＲＯＷに、電源線１の端部に対応する第９要素セル１９が配置される（ステップＳ２３）。このように、電源線１の幅ＨＶに応じて、第８要素セル１８が繰り返し配置される。
【００３９】
その後、セルライブラリ７０から基本セル７１を示すデータが読み出され、その基本セル７１がレイアウト空間の所定の場所に配置される（ステップＳ４）。その後、詳細な配線が行われる（ステップＳ５）。この工程では、各セル間が必要に応じて接続され、所望の機能が得られる。
【００４０】
このようにして、半導体装置６０のレイアウトを示すレイアウトデータが作成される。このレイアウトデータを作成する段階で、ＲＯＷの幅を修正する必要はない。また、このレイアウトデータからマスクデータが作成される。このマスクデータを修正する必要もない。そして、このマスクデータを用いて、実際に半導体装置が製造される。
【００４１】
製造される半導体装置６０は、以下のような特徴を有する。つまり、要素セル１１〜１９の各々は１つのＲＯＷに収まるように形成されるので、図３に示されるように、コンタクト（３３〜３５、４３〜４５）がＲＯＷの境界に重ならない。ＲＯＷの境界は、基本セル７１に対応する論理素子の境界である。ある論理素子が、Ｘ方向に沿った第１の線と第２の線の間の領域に形成されているとすると、バイパスコンデンサが有するコンタクト（３３〜３５、４３〜４５）は、それら第１の線や第２の線に重ならないように形成されている。
【００４２】
以上に説明されたように、本発明に係る半導体装置の設計技術によれば、電源ライン（電源線１、グランド線２）の幅に応じて、容量セル１０を自動レイアウトツールで配置することが可能となる。本発明に係る半導体装置の設計技術は、多様な電源ラインの幅に対応することができる。また、マニュアルでデータを修正するといった新たな工程を追加する必要もなくなる。従って、半導体装置の設計効率の向上が実現される。
【００４３】
上記の実施の形態では、要素セル１１〜１３、１７〜１９のコンタクトがＲＯＷの境界に入らないものについて説明したが、隣り合う要素セル同士でコンタクトを共有する、すなわち、ＲＯＷに跨るコンタクトを有する要素セルでバイパスコンデンサを構成しても良い。例えば、要素セル１１と１２とで境界のＲＯＷに跨るコンタクトを共有しても良い。この場合も上記実施例と同様に要素セル１２及び１８は、ＲＯＷ単位で同じパターンが繰り返されると共に、少なくともＲＯＷにまたがるコンタクトは、ＲＯＷに依存して繰り返し配置となる。なお、本発明は、実施の形態に制限されるものではなく、発明の技術思想を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４４】
【図１】図１は、従来技術に係る容量セルの配置方法を示す概念図である。
【図２】図２は、本発明に係る容量セルの配置方法を示す概念図である。
【図３】図３は、本発明に係る容量セルの構造を示す平面図である。
【図４Ａ】図４Ａは、図３における線Ａ−Ａ’に沿った容量セルの構造を示す断面図である。
【図４Ｂ】図４Ｂは、図３における線Ｂ−Ｂ’に沿った容量セルの構造を示す断面図である。
【図４Ｃ】図４Ｃは、図３における線Ｃ−Ｃ’に沿った容量セルの構造を示す断面図である。
【図４Ｄ】図４Ｄは、図３における線Ｄ−Ｄ’に沿った容量セルの構造を示す断面図である。
【図５】図５は、本発明に係る容量セルを用いて設計される半導体装置を示す概略図である。
【図６】図６は、本発明に係る半導体装置設計システムの構成を示すブロック図である。
【図７】図７は、本発明に係る半導体装置の設計方法を示すフローチャートである。
【図８】図８は、本発明に係る容量セルの配置方法の一例を示すフローチャートである。
【符号の説明】
【００４５】
１    電源線
２    グランド線
１０    容量セル
１１〜１９  要素セル
３０    Ｎウェル
３１    ゲート電極
３２    拡散層
３３    コンタクト
３４    コンタクト
３５    コンタクト
４０    Ｐウェル
４１    ゲート電極
４２    拡散層
４３    コンタクト
４４    コンタクト
４５    コンタクト
５０    層間絶縁膜
５１    素子分離構造
６０    半導体装置
６１    電源線
６２    グランド線
７０    セルライブラリ
７１    基本セル
７２    マクロセル
８０    半導体装置設計システム
８１    演算処理装置
８２    メモリ
８３    設計プログラム
８４    入力装置
８５    表示装置
【図１】
2006202923.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
2006202923.tif 000007
【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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