(57)【要約】【課題】    リーク電流をより多く抑制できるＭＩＭ容量素子を有する半導体装置とその製造方法を提供する。【解決手段】    半導体装置は、半導体基板と、前記半導体基板に形成された複数の半導体素子と、第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、を有し、前記下部電極、誘電体膜、上部電極がＭＩＭ容量素子を構成する。  【選択図】  図１
2006190889.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数の半導体素子と、
第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、
前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、
前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、
前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、
を有し、前記下部電極、誘電体膜、上部電極がＭＩＭ容量素子を構成する半導体装置。  
【請求項２】
前記上部電極の周縁は、前記誘電体膜の周縁から０．４μｍ以上離れている請求項1記載の半導体装置。
【請求項３】
前記第1の金属層が、下からＴｉ層、ＴｉＮ層、ＡｌまたはＡｌ合金層、Ｔｉ層、ＴｉＮ層の積層で形成され、前記上部電極がＴｉＮ層で形成されている請求項1又は2記載の半導体装置。
【請求項４】
さらに、
前記金属配線の上面、前記上部電極の上面および側面、前記上部電極から露出した前記誘電体膜の上面および側面、前記誘電体膜から露出した前記下部電極の上面を覆う絶縁性の反射防止膜と、
前記反射防止膜を覆う層間絶縁膜と、
を有する請求項1〜3のいずれか1項記載の半導体装置。
【請求項５】
さらに、
前記層間絶縁膜、反射防止膜を貫通して、前記金属配線、上部電極、下部電極に達する複数のビア導電体と、
前記層間絶縁膜上に形成され、前記ビア導電体に接続される複数の上層配線と、
を有する請求項４記載の半導体装置。
【請求項６】
前記複数の半導体素子が、受光素子と検出回路を構成し、前記ＭＩＭ容量素子が受光素子に接続されている請求項１〜５のいずれか1項記載の半導体装置。
【請求項７】
前記複数の半導体素子が、オペアンプを含むアナログ回路を構成し、前記ＭＩＭ容量素子がオペアンプに接続されている請求項１〜５のいずれか1項記載の半導体装置。
【請求項８】
（ａ）半導体基板に複数の半導体素子を形成する工程と、
（ｂ）前記半導体基板上方に、第1の金属層、誘電体膜、第2の金属層を成膜する工程と、
（ｃ）前記第２の金属層をパターニングしてＭＩＭ容量素子の上部電極を残す工程と、
（ｄ）前記誘電体膜をパターニングして前記上部電極より外側に張り出すＭＩＭ容量素子の誘電体膜を残す工程と、
（ｅ）前記第１の金属層をパターニングして、配線と前記誘電体膜より外側に張り出すＭＩＭ容量素子の下部電極を残す工程と、
を含む半導体装置の製造方法。
【請求項９】
さらに、
（ｆ）前記工程（ｄ）と（ｅ）との間に、全面に絶縁性反射防止膜を成膜する工程、
を含む請求項８記載の半導体装置の製造方法。
【請求項１０】
さらに、
（ｇ）前記工程（ｅ）の後、全面に層間絶縁膜を成膜する工程と、
（ｈ）前記層間絶縁膜、反射防止膜を貫通して、前記上部電極、下部電極、配線に達するビア孔を形成する工程と、
（ｉ）前記ビア孔に導電体を埋め込む工程と、
を含む請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に高精度のＭＩＭ容量素子を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
アナログ回路に於いて、高精度で大容量の容量素子が求められている。従来容量素子として、ゲート電極と同様の構造のシリコン基板−ゲート絶縁膜−多結晶シリコン膜の構造や、ゲート電極用多結晶シリコン膜の他にもう１層の多結晶シリコン膜を形成し、多結晶シリコン膜−絶縁膜−多結晶シリコン膜（ＰＩＰ）の構造とした容量素子が用いられてきた。半導体を電極として利用すると、金属より抵抗が高いこと、半導体の導電型と印加電圧の極性により空乏層を生じ、容量が変化することなどの問題があり、高精度の容量素子には向いていない。
【０００３】
半導体の代わりに金属を用いた、金属膜−絶縁膜−金属膜（ＭＩＭ）容量素子は、これらの問題を有さず、高精度の容量素子を提供する。導電性金属窒化膜も金属膜と呼ぶ。ＭＩＭ容量素子においても、電極間のリークが生じると高精度の要求を満たすことができなくなる。
【０００４】
ＭＩＭ容量素子を製造するためのプロセスは、半導体装置の他の構造を製造するプロセスと共通化させることが、工程数の減少による歩留まり向上、コスト削減のために望ましい。アルミニウム配線と同時に下部電極を形成することが行なわれる。この場合、上部電極のパターニングは下部電極、配線のパターニングとは別工程とし、配線上には上部電極用の金属膜は残さないことが望まれる。上部電極と誘電体膜のパターニングは同一工程で行なわれる。このプロセスによって製造されるＭＩＭ容量素子は、特に上部電極と誘電体膜をパターニングした後、ＳｉＯＮ反射防止膜を形成すると、リークし易いことが知られている。
【０００５】
特開２００２−３５３３２８号は、上部電極と誘電体膜をパターニングした後、絶縁膜を堆積し、異方性エッチングによってサイドウォールを形成し、その後反射防止膜を形成する方法を提案している。反射防止膜を誘電体膜から離すことでリーク電流を抑制すると説明されている。
【０００６】
【特許文献１】特開２００２−３５３３２８号公報  同一発明者による特開２００３−３１８２６９号は、、サイドウォールを設けた場合にも、サイドウォールが設けられていない領域において微小なリーク電流が発生するため、リーク電流を完全に防止することはできないと説明している。その解決策として、上部電極と反射防止膜との間にリークガードとして絶縁膜を介在させることを提案している。
【特許文献２】特開２００３−３１８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、リーク電流をより多く抑制できるＭＩＭ容量素子を有する半導体装置とその製造方法を提供することである。
【０００８】
本発明の他の目的は、実験によってリーク電流の抑制を実証した構造のＭＩＭ容量素子を有する半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された複数の半導体素子と、
第1の金属層を用いて、前記半導体基板上方に形成された金属配線と、
前記第1の金属層を用いて、前記半導体基板上方に形成された下部電極と、
前記下部電極上に、前記下部電極周縁から引き下がった形状で形成された誘電体膜と、
前記誘電体膜体膜上に、前記誘電体膜周縁から引き下がった形状で形成された上部電極と、
を有し、前記下部電極、誘電体膜、上部電極がＭＩＭ容量素子を構成する半導体装置
が提供される。
【００１０】
本発明の他の観点によれば、
（ａ）半導体基板に複数の半導体素子を形成する工程と、
（ｂ）前記半導体基板上方に、第1の金属層、誘電体膜、第2の金属層を成膜する工程と、
（ｃ）前記第２の金属層をパターニングしてＭＩＭ容量素子の上部電極を残す工程と、
（ｄ）前記誘電体膜をパターニングして前記上部電極より外側に張り出すＭＩＭ容量素子の誘電体膜を残す工程と、
（ｅ）前記第１の金属層をパターニングして、配線と前記誘電体膜より外側に張り出すＭＩＭ容量素子の下部電極を残す工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１１】
誘電体膜が上部電極から所定距離外側に張り出す構造により、リーク電流を抑制できる。パーティクルの落下、プロセスによるレジストの残渣、エッチングダメージ、反射防止膜を採用した時の予期せざる導電性などにより、所定距離は変化しうるであろうが、発明者の行なった実験に於いては０．４μｍ以上であった。
【発明を実施するための最良の形態】
【００１２】
図１Ａは、本発明者が考察した基本構造を示す。下部電極ＬＥの上に、下部電極ＬＥの周縁から引き下がった形状で誘電体膜ＤＬを形成し、誘電体膜ＤＬの上に、誘電体膜ＤＬの周縁から引き下がった形状で上部電極ＵＥを形成する。
【００１３】
誘電体膜ＤＬを上部電極ＵＥから外側に距離ｄ張り出すことにより、上部電極ＵＥの露出表面と下部電極ＬＥの露出表面との間を離し、導電性を有する異物ＦＭが付着ないし発生したとしても短絡を防ぎ、リーク電流を抑制する。誘電体膜ＤＬをパターニングして、ＭＩＭ下部電極に内包されるべき領域にのみ残し、その外側領域では除去することにより、下部電極（及び配線）のパターニングにおける配線層表面の光学定数を通常の配線層パターニング時の光学定数と合わせることができる。
【００１４】
上部電極周縁からの誘電体膜の張り出し量ｄを種々に変化させた実験サンプルを作成し、リークによる歩留まりを調べた。
【００１５】
図１Ｂは、実験サンプルの構成を示す。シリコン基板１の表面にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成し、レジストマスクを介してｎ型不純物をイオン注入してｎウェルＷｎを形成し、他のレジストマスクを介してｐ型不純物をイオン注入してｐウェルＷｐを形成する。素子分離領域で画定された活性領域にゲート絶縁膜３を熱酸化で形成し、その上に多結晶シリコン膜４を堆積し、ゲート電極形状にエッチングする。
【００１６】
各レジストマスクを介してｎ型不純物、ｐ型不純物をイオン注入し、ウェルと逆導電型のエクステンション５をゲート電極４両側の活性領域内に形成する。絶縁膜を堆積し異方性エッチングしてゲート電極側壁上にサイドウォールスペーサ６を形成する。各レジストマスクを介してｎ型不純物、ｐ型不純物をイオン注入し、ウェルと逆導電型の高濃度ソース／ドレイン領域７を形成する。コバルト膜を堆積し、シリサイド反応を生じさせてシリコン表面上にシリサイド層８を形成する。ｎチャネルＭＯＳ（ｎＭＯＳ），ｐチャネルＭＯＳ（ｐＭＯＳ）トランジスタ構造が形成される。
【００１７】
ｎＭＯＳ，ｐＭＯＳを覆って、窒化シリコンのカバー膜ＣＬ１、酸化シリコンの第1の層間膜ＩＬ１を成膜する。層間膜ＩＬ1,カバー膜ＣＬ１を貫通するコンタクト孔を開口し、導電性（タングステン）プラグＣＰ１を埋め込む。層間膜ＩＬ１上に、下部電極ＬＥおよび配線Ｗ１を形成するための、厚さ６０ｎｍのＴｉ膜上に厚さ１０ｎｍのＴｉＮ膜を積層した下部バリア層ＬＢＬ１、厚さ４００ｎｍのＡｌ（Ｃｕ５％）主配線層ＭＷＬ１、厚さ５ｎｍのＴｉ層上に厚さ７０ｎｍのＴｉＮ層を積層した上部バリア層ＵＢＬ１をこの順に成膜する。上部バリア層ＵＢＬ１の上に、誘電体膜ＤＬを形成するための、厚さ３０ｎｍの酸化シリコン膜を成膜し、その上に上部電極膜ＵＥを形成するための、厚さ１５０ｎｍのＴｉＮ層を成膜する。
【００１８】
上部電極、誘電体膜をそれぞれ別のレジストマスクを用いてひな壇型にエッチングする。ここで、誘電体膜ＤＬが上部電極ＵＥの周縁から張り出す距離ｄを、０μｍ、０．４μｍ、０．７μｍ、１μｍ、１．３μｍと変化させたサンプルを夫々１００チップ作成した。
【００１９】
反射防止膜ＡＲＣとして厚さ３１ｎｍのＳｉＯＮ膜を形成した後、下部電極（ＬＥ）および配線（Ｗ１）をレジストマスクを用いてエッチングする。下部電極（ＬＥ）は誘電体膜ＤＬから外側に張り出す。ＭＩＭ容量素子は、面積１ｍｍ２、周辺長４００ｍｍに設定した。
【００２０】
酸化シリコンの層間膜ＩＬ２を堆積し、コンタクト孔を開口し、導電性（タングステン）プラグＣＰ２を埋め込む。層間膜ＩＬ２上に前述の配線と同一構成の下部バリア層ＬＢＬ２、主配線層ＭＷＬ２、上部バリア層ＵＢＬ２を成膜し、反射防止膜ＡＲＣ２を成膜した後、レジストマスクを用いてパターニングして、導電性プラグＣＰ２に接続された配線Ｗ２，パッドＰＤを形成する。酸化シリコンの層間膜ＩＬ３を成膜した後、カバー膜ＣＬ２として厚さ５００ｎｍの窒化シリコン膜を成膜する。
【００２１】
上部電極（ＵＥ）と下部電極（ＬＥ）の間に直流電源ＶＳから電圧を印加し、電圧計ＶＭで印加電圧を測定し、電流計ＡＭでリーク電流を測定した。４Ｖの印加電圧において、２５ｐＡ（面積当たりとしては０，０２５ｆＡ／μｍ２、周辺長当たりとしては０．０６２５ｆＡ／μｍ）を判定電流とし、判定電流以上のリーク電流が流れる場合を不良と判定した。
【００２２】
図１Ｃは実験結果を示すグラフである。張り出し幅ｄが０μｍ（張り出しなし）では、歩留まりは９１％程度しかなかった。不良品においては、パーティクルの落下、プロセスによるレジストの残渣、エッチングダメージ、反射防止膜の予期せざる導電性などにより、上部電極と下部電極との間に導電性あるリークパスが形成されてしまったと考えられる。
【００２３】
張り出し幅ｄが０．４μｍ以上では歩留まりが１００％であった。誘電体膜を上部電極から外側に張り出すことによりリーク電流を大幅に抑制できることが判明した。０．４μｍ以下の張り出し量のサンプルがないので、張り出し量をどのような値以上にすれば歩留まりが１００％になるかは不明であるが、安全のためには、張り出しの距離は０．４ｎｍ以上とすることが、リーク電流抑制のために好ましいであろう。
【００２４】
以下、実施例による半導体装置とその製造方法を説明する。
【００２５】
図２に示すように、半導体基板1に素子分離領域２、ｎウェルＷｎ，ｐウェルＷｐを形成し。ｎウェルＷｎにｐチャネルＭＯＳトランジスタｐＭＯＳ、ｐウェルＷｐにｎチャネルＭＯＳトランジスタｎＭＯＳを形成する。ｐＭＯＳ，ｎＭＯＳを覆って、窒化シリコンのカバー膜ＣＬ1,酸化シリコンの第１層間膜ＩＬ１を成膜し、化学機械研磨（ＣＭＰ）で平坦化する。層間膜ＩＬ1,カバー膜ＣＬ１を貫通し、トランジスタのソース／ドレイン領域に達する第１導電性（タングステン）プラグＣＰ１を形成する。
【００２６】
なお、ここまでの工程は、図1を参照して説明したサンプルの製造工程と同じである。半導体装置の製造技術で公知の他の工程を用いてもよい。例えば、素子分離領域はＳＴＩに限らず、局所酸化（ＬＯＣＯＳ）で行なってもよい。層間膜等の絶縁膜の材料は適宜変更可能である。単層構造を積層構造とする場合もあろう。導電性プラグであるタングステンプラグは、通常バリア層としてＴｉＮ層を用いるが、他の構成のバリア層を用いてもよい。導電性プラグを多結晶シリコンで形成してもよい。
【００２７】
第１層間膜ＩＬ１上に、第１配線Ｗ１を形成するための、厚さ５０−７０ｎｍのＴｉ膜上に厚さ５−１５ｎｍのＴｉＮ膜を積層した下部バリア層ＬＢＬ１、厚さ３００−５００ｎｍのＡｌ（Ｃｕ５％）主配線層ＭＷＬ１、厚さ３−１０ｎｍのＴｉ層上に厚さ５０−１００ｎｍのＴｉＮ層を積層した上部バリア層ＵＢＬ１を成膜する。上部バリア層ＵＢＬ１の上に、厚さ２０−４０ｎｍの酸化窒化シリコンの反射防止膜ＡＲＣを成膜し、その上にレジストパターンを形成して、積層をエッチングし、第１配線Ｗ１を残す。反射防止膜として、酸化窒化シリコンの代わりに窒化シリコンを用いてもよい。第１配線Ｗ１で接続されたｐＭＯＳとｎＭＯＳとがインバータを構成する。
【００２８】
第１配線Ｗ１を覆って、酸化シリコンの第２層間膜ＩＬ２を成膜し、ＣＭＰで平坦化した後、第１配線と上層の第２配線とを接続する第２導電性プラグＣＰ２を形成する。例えば、ＴｉＮ層をスパッタリングした後、ＷＦ６の還元反応を利用したＣＶＤでブランケットＷ層を成膜する。層間膜ＩＬ２上の不要金属層をＣＭＰで除去し、導電性プラグを残す。
【００２９】
同様の工程で、第２配線Ｗ２，第３導電性プラグＣＰ３、第３層間膜ＩＬ３を形成する。第３層間膜ＩＬ３の上に、ＭＩＭ容量素子の下部電極ＬＥおよび第３配線Ｗ３を形成するための、厚さ５０−７０ｎｍのＴｉ膜上に厚さ５−１５ｎｍのＴｉＮ膜を積層した下部バリア層ＬＢＬ３、厚さ３００−５００ｎｍのＡｌ（Ｃｕ５％）主配線層ＭＷＬ３、厚さ３−１０ｎｍのＴｉ層上に厚さ５０−１００ｎｍのＴｉＮ層を積層した上部バリア層ＵＢＬ３を成膜する。上部バリア層ＵＢＬ１の上に、誘電体膜ＤＬを形成するための、厚さ２０−５０ｎｍの酸化シリコン膜を成膜し、その上に上部電極膜ＵＥを形成するための、厚さ１００−２００ｎｍのＴｉＮ層を成膜する。
【００３０】
図３に示すように、上部電極層の上に、上部電極をパターニングするためのレジストマスクＰＲ１を形成し、上部電極層を異方性エッチングして、上部電極ＵＥを残す。その後、レジストマスクＰＲ１は除去する。
【００３１】
図４に示すように、上部電極ＵＥを内包する形状のレジストマスクＰＲ２を形成し、誘電体膜ＤＬを異方性エッチングする。ここで、誘電体膜ＤＬが上部電極ＵＥの周縁から好ましくは０．４μｍ以上張り出すようにする。その後、レジストマスクＰＲ２は除去する。
【００３２】
図５に示すように、誘電体膜ＤＬをパターニングした基板全面に厚さ２０−４０ｎｍ程度の酸化窒化シリコンの反射防止膜ＡＲＣ３を成膜する。酸化窒化シリコンの代わりに、窒化シリコンを用いてもよい。導電性を付与しないように、Ｓｉの組成が酸素、窒素に比較して高くなり過ぎないようにすることが好ましい。
【００３３】
図６に示すように、下部電極ＬＥ、第３配線Ｗ３の形状を有するレジストマスクＰＲ３を形成し、反射防止膜ＡＲＣ３、上部バリア層ＵＢＬ３、Ａｌ主配線層ＭＷＬ３、上部バリア層ＵＢＬ３を異方性エッチングする。上部電極ＵＥ、誘電体膜ＤＬ、下部電極ＬＥがひな壇型になった容量素子ＭＩＭ、下部電極と同一層構造の配線Ｗ３がパターニングされる。その後、レジストマスクＰＲ３は除去する。
【００３４】
図７に示すように、ＭＩＭ容量素子、第３配線Ｗ３を覆って、第４層間膜ＩＬ４を成膜し、平坦化後、ビア孔をエッチングし、導電性プラグＣＰ４を埋め込む。各工程は、上述の対応するものと同様である。層間膜ＩＬ４の上に、前述の配線と同一構成の下部バリア層ＬＢＬ４、主配線層ＭＷＬ４、上部バリア層ＵＢＬ４を成膜し、反射防止膜ＡＲＣ４を成膜した後、レジストマスクを用いてパターニングして、導電性プラグＣＰ４に接続された配線Ｗ４，パッドＰＤを形成する。酸化シリコンの層間膜ＩＬ５を成膜した後、カバー膜ＣＬ２として厚さ４００−６００ｎｍの窒化シリコン膜を成膜する。
【００３５】
カバー膜ＣＬ２、層間膜ＩＬ５を選択的にエッチングし、パッドＰＤ表面を露出する。このようにして、２層のアルミニウム配線の上方に、一部工程を共用してＭＩＭ素子と第３アルミニウム配線とが形成された半導体装置が形成される。
【００３６】
上述の実施例においては、アルミニウム配線で多層配線を形成した。銅配線を用いることもできる。
【００３７】
図８は、銅配線を用いた半導体装置の構成を示す。半導体基板1に素子分離領域２、ｎウェルＷｎ，ｐウェルＷｐを形成し。ｎウェルＷｎにｐチャネルＭＯＳトランジスタｐＭＯＳ、ｐウェルＷｐにｎチャネルＭＯＳトランジスタｎＭＯＳを形成する。ｐＭＯＳ，ｎＭＯＳを覆って、窒化シリコンのカバー膜ＣＬ1,酸化シリコンの第１層間膜ＩＬ１を形成する。層間膜ＩＬ1,カバー膜ＣＬ１を貫通し、トランジスタのソース／ドレイン領域に達する導電性（タングステン）プラグＣＰ１を形成する。なお、ここまでの工程は、図２を参照して説明した実施例の製造工程と同じである。
【００３８】
第１層間膜ＩＬ１の上に酸化シリコンの第２層間膜ＩＬ２ｘを成膜し、配線用トレンチをエッチングして導電性プラグＣＰ１を露出してから、シングルダマシンの銅配線ＳＤを埋め込む。たとえば、ＴｉＮ等の銅拡散バリア層と銅シード層をスパッタリングしてから、銅層をメッキする。不要部の導電層をＣＭＰで除去し、トレンチ内にシングルダマシンの銅配線ＳＤを残す。銅配線ＳＤを覆って、層間膜ＩＬ２ｘ上に窒化シリコン等の銅拡散防止膜ＤＢ１を成膜する。銅拡散防止膜はエッチストッパの機能も有する。窒化シリコンに代え、炭化シリコンを用いてもよい。
【００３９】
銅拡散防止膜ＤＢ１上に酸化シリコン等の層間膜ＩＬ３ｘを成膜し、配線用トレンチとその底面から下層配線に到達するビア孔をエッチング他により形成する。銅拡散バリア層と銅シード層をスパッタリングし、その上に銅層をメッキする。層間膜ＩＬ３ｘ上の不要金属層をＣＭＰで除去し、トレンチとビア孔内にデュアルダマシンの銅配線ＤＤ１を残す。
【００４０】
同様の工程により、銅拡散防止膜ＤＢ２、層間膜ＩＬ４ｘに埋め込んだデュアルダマシンの銅配線ＤＤ２を作成し、銅拡散防止膜ＤＢ３で覆う。
【００４１】
銅拡散防止膜ＤＢ３上に、酸化シリコン等の層間膜ＩＬ５を成膜し、層間膜ＩＬ５、銅拡散防止膜ＤＢ３を貫通し、下層配線ＤＤ２に達するビア孔を形成し、タングステンなどの導電性プラグＣＰ３を埋め込む。その後は前述の実施例と同様の工程で、下部バリア層ＬＢＬ５、主配線層ＭＷＬ５、上部バリア層ＵＢＬ５を含むアルミニウム配線層、誘電体膜ＤＬ、上部電極用ＴｉＮ層を積層し、上部電極ＵＥと誘電体膜ＤＬのエッチングを行なった後反射防止膜ＡＲＣを成膜する。反射防止膜ＡＲＣとアルミニウム配線層のパターニングを行なって、反射防止膜ＡＲＣ５で覆われた第４配線Ｗ４と，配線と同じ積層で形成された下部電極ＬＥをパターニングする。下から、下部電極ＬＥ、誘電体膜ＤＬ、上部電極ＵＥが積相され、反射防止膜ＡＲＣ５で覆われたたひな壇型のＭＩＭ容量素子が得られる。
【００４２】
その後、基板全面に層間膜ＩＬ７を成膜し、ビア孔を形成して、導電性プラグＣＰ４を埋め込む。さらに下部バリア層ＬＢＬ６、主配線層ＭＷＬ６、上部バリア層ＵＢＬ６、反射防止膜ＡＲＣ６を積層し、パターニングして配線Ｗ５とパッドＰＤを作成する。層間膜ＩＬ８、カバー膜ＣＬ２を成膜して、図示の構成を得る。カバー膜Ｃｌ２、層間膜ＩＬ８を選択的にエッチングしてパッドＰＤ表面を露出する。
【００４３】
なお、第２、第３配線層をデュアルダマシン構造としたが、ビア導電体とトレンチ導電体を別工程で作成するシングルダマシン構造としてもよい。層間膜ないしその一部としてフッ素含有酸化シリコン膜、多孔性酸化シリコン膜、ＳｉＬＫ（登録商標）等の有機絶縁膜の低誘電率絶縁膜で形成してもよい。
【００４４】
以下、高精度ＭＩＭ容量素子の適用例を説明する。
【００４５】
図９Ａ，９Ｂは、ＣＭＯＳイメージセンサにおけるＭＩＭ容量素子の適用形態例を示す。図９Ａに示すように、感光領域ＰＳＡ内に多数の画素ＰＩＸが行列状に配置され、垂直走査回路ＶＳＣ、出力回路を兼ねる水平走査回路ＨＳＣから、水平方向、垂直方向に走査線が配置されている。
【００４６】
図９Ｂに示すように、各画素ＰＩＸは、ホトダイオードと電荷検出回路を含む受光部ＰＳの出力端子にＭＩＭ容量素子ＭＩＭ、増幅回路ＡＭＰが接続され、増幅回路の出力端子が、画素選択トランジスタＰＳＴを介して、出力信号線ＯＳＬに接続される。画素選択トランジスタＰＳＴのゲートには行選択線ＲＳＬが接続される。垂直動作回路ＶＳＣと水平走査回路ＨＳＣの出力により１つの画素が選択され、画素選択トランジスタＰＳＴがオンになると、容量素子ＭＩＭに蓄積された電荷に基づく電圧が、増幅回路ＡＭＰで増幅され、出力信号線ＯＳＬに供給される。画像信号は、容量素子ＭＩＭの蓄積電圧に基づいて形成されるため、容量素子ＭＩＭには高精度が要求される。高精度のＭＩＭ容量素子を用いることにより、均質、高精度の画像信号が得られる。
【００４７】
図１０Ａ，１０Ｂはアナログ回路における積分回路、微分回路への適用形態例を示す。図１０Ａに示すように、積分回路は、オペアンプＯＰＡの入出力間に接続された容量素子ＭＩＭ、入力端子ＩＮとオペアンプＯＰＡの入力間に接続された入力抵抗ＩＲ、オペアンプの出力に接続された出力端子ＯＵＴと接地間に接続された負荷抵抗ＬＲを含む。
【００４８】
図１０Ｂに示すように、微分回路は、入力端子ＩＮとオペアンプＯＰＡの入力間に接続された容量素子ＭＩＭ、オペアンプの入出力間を接続するフィードバック抵抗ＦＢＲ、オペアンプの出力に接続された出力端子ＯＵＴと接地間に接続された負荷抵抗ＬＲを含む。
【００４９】
これらのアナログ回路に於いて、容量素子ＭＩＭは回路の精度を左右する素子である。上述のＭＩＭ容量素子を用いることにより、高精度が確保される。
【００５０】
以上実施例に沿って、本発明を説明したが、本発明はこれらの制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５１】
【図１】本発明者の行なった実験を説明するための、断面図、グラフである。
【図２】実施例による半導体装置の製造方法を説明するための断面図である。
【図３】実施例による半導体装置の製造方法を説明するための断面図である。
【図４】実施例による半導体装置の製造方法を説明するための断面図である。
【図５】実施例による半導体装置の製造方法を説明するための断面図である。
【図６】実施例による半導体装置の製造方法を説明するための断面図である。
【図７】実施例による半導体装置の製造方法を説明するための断面図である。
【図８】変形例を示す断面図である。
【図９】ＭＩＭ容量素子の適用例を示す等価回路図である。
【図１０】ＭＩＭ容量素子の適用例を示す等価回路図である。
【符号の説明】
【００５２】
ＬＥ      下部電極
ＤＬ      誘電体膜
ＵＥ      上部電極
１      シリコン基板
２      素子分離領域（シャロートレンチアイソレーション、ＳＴＩ）
Ｗｎ      ｎウェル
Ｗｐ      ｐウェル
３      ゲート絶縁膜
４      多結晶シリコン膜（ゲート電極）
５      エクステンション
６      サイドウォールスペーサ
７      高濃度ソース／ドレイン領域
８      シリサイド層
ＣＬ      カバー膜
ＩＬ      層間膜
ＣＰ      導電性プラグ
ＬＢＬ      下部バリア層
ＭＷＬ      主配線層
ＵＢＬ      上部バリア層
ＡＲＣ      反射防止膜
ＳＤ      シングルダマシン配線
ＤＤ      デュアルダマシン配線
ＰＳＡ      受光エリア
ＰＳ      受光部
ＰＩＸ      画素
ＶＳＣ      垂直走査回路
ＨＳＣ      水平走査回路
ＲＳＬ      行選択線
ＯＳＬ      出力信号線
ＰＳＴ      画素選択トランジスタ
ＭＩＭ      ＭＩＭ容量素子
ＡＭＰ      増幅回路
ＯＰＡ      オペアンプ
ＩＲ      入力抵抗
ＦＢＲ      フィードバック抵抗
Ｌ      負荷
ＩＮ      入力端子
ＯＵＴ      出力端子
【図１】
2006190889.tif 000003
【図２】
2006190889.tif 000004
【図３】
2006190889.tif 000005
【図４】
2006190889.tif 000006
【図５】
2006190889.tif 000007
【図６】
2006190889.tif 000008
【図７】
2006190889.tif 000009
【図８】
2006190889.tif 000010
【図９】
2006190889.tif 000011
【図１０】
2006190889.tif 000012