(57)【要約】【課題】  内部回路を介さずに、直接、入出力回路の特性を精度よく測定する。【解決手段】  半導体装置２０には、内部回路１、入出力バッファ回路２、入出力バッファ回路３、テストモード選択回路４、マルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、２入力ＯＲ回路ＯＲ２、入出力端子ＰＡＤＩＯ１乃至入出力端子ＰＡＤＩＯＮ、及びテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭが設けられている。内部回路１を介さずに、直接、入出力バッファ回路内の入力バッファ回路及び出力バッファ回路の特性を評価する場合、テストモード選択回路４から出力されたテスト制御信号ＴＭＳ２にもとづいて、バイパスラインＢＬ１が選択され、入出力バッファ回路２内の入力バッファ回路ＢＵＩＮ１の出力側と入出力バッファ回路３内の出力バッファ回路ＢＵＯＵＴ１の入力側がバイパスラインＢＬ１で接続される。【選択図】  図１
2006337298.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入出力端子と、
前記第１の入出力端子と内部回路の間に設けられ、前記第１の入出力端子から入力される信号を信号処理して前記内部回路に出力する第１の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第１の入出力端子に出力する第１の出力バッファ回路とを有する第１の入出力回路と、
前記第２の入出力端子と前記内部回路の間に設けられ、前記第２の入出力端子から入力される信号を信号処理して前記内部回路に出力する第２の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第２の入出力端子に出力する第２の出力バッファ回路とを有する第２の入出力回路と、
テスト制御信号を出力するテストモード選択回路と、
前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記第1の入出力回路と前記内部回路、及び前記第２の入出力回路と前記内部回路を電気的に接続し、テストモード時にはバイパスラインを介して前記第１の入力バッファ回路の出力側と前記第２の出力バッファ回路の入力側、或いは前記第２の入力バッファ回路の出力側と前記第１の出力バッファ回路の入力側を電気的に接続する接続手段と、
を具備することを特徴とする入出力回路の試験装置。
【請求項２】
入力端子と、
出力端子と、
前記入力端子と内部回路の間に設けられ、前記第入力端子から入力される信号を信号処理して内部回路に出力する入力バッファ回路と、
前記出力端子と前記内部回路の間に設けられ、前記内部回路から出力される信号を信号処理して前記出力端子に出力する出力バッファ回路と、
テスト制御信号を出力するテストモード選択回路と、
前記入力バッファ回路と前記出力バッファ回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記入力バッファ回路と前記内部回路、及び前記出力バッファ回路と前記内部回路を電気的に接続し、テストモード時にはバイパスラインを介して前記入力バッファ回路の出力側と前記出力バッファ回路の入力側を電気的に接続する接続手段と、
を具備することを特徴とする入出力回路の試験装置。
【請求項３】
前記接続手段は、前記テストモード時に前記バイパスラインを選択するマルチプレクサ、スイッチ、或いはセレクタを具備することを特徴とする請求項１又は２に記載の入出力回路の試験装置。
【請求項４】
第１及び第２の入出力端子と、
前記第１の入出力端子と内部回路の間に設けられ、前記第１の入出力端子から入力される信号を信号処理して前記内部回路に出力する第１の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第１の入出力端子に出力する第１の出力バッファ回路とを有する第１の入出力回路と、
前記第２の入出力端子と前記内部回路の間に設けられ、前記第２の入出力端子から入力される信号を信号処理して前記内部回路に出力する第２の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第２の入出力端子に出力する第２の出力バッファ回路とを有する第２の入出力回路と、
テスト制御信号を出力するテストモード選択回路と、
前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記第1の入出力回路と前記内部回路、及び前記第２の入出力回路と前記内部回路を電気的に接続し、第１のテストモード時には第１のバイパスラインを介して前記第１の入力バッファ回路の出力側と前記第２の出力バッファ回路の入力側、或いは前記第２の入力バッファ回路の出力側と前記第１の出力バッファ回路の入力側を電気的に接続し、第２のテストモード時には第２のバイパスラインを介して前記第１の入出力端子と前記第２の出力バッファ回路の入力側、或いは前記第２の入出力端子と前記第１の出力バッファ回路の入力側を電気的に接続する接続手段と、
を具備することを特徴とする入出力回路の試験装置。
【請求項５】
第１及び第２の入出力端子と、
前記第１の入出力端子と内部回路の間に設けられ、前記第１の入出力端子から入力される信号を信号処理して前記内部回路に出力する第１の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第１の入出力端子に出力する第１の出力バッファ回路とを有する第１の入出力回路と、
前記第２の入出力端子と前記内部回路の間に設けられ、前記第２の入出力端子から入力される信号を信号処理して前記内部回路に出力する第２の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第２の入出力端子に出力する第２の出力バッファ回路とを有する第２の入出力回路と、
前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記第１の入力バッファ回路の出力信号を第１のデータ信号として入力し、第１のクロック信号にもとづいて前記第１のデータ信号をラッチして出力する第１のフリップフロップと、
前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記第２の入力バッファ回路の出力信号を第２のデータ信号として入力し、第２のクロック信号にもとづいて前記第２のデータ信号をラッチして出力する第２のフリップフロップと、
テスト制御信号を出力するテストモード選択回路と、
前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記第1の入出力回路と前記内部回路、及び前記第２の入出力回路と前記内部回路を電気的に接続し、テストモード時にはバイパスラインを介して前記第１のフリップフロップの出力側と前記第２の出力バッファ回路の入力側、或いは前記第２のフリップフロップの出力側と前記第１の出力バッファ回路の入力側を電気的に接続する接続手段と、
を具備することを特徴とする入出力回路の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力回路の試験装置に係り、特にデジタルＬＳＩやＳｏＣ（System  On  ａ  Chip）などの入出力回路の試験装置に関する。
【背景技術】
【０００２】
従来、デジタルＬＳＩなどの入出力回路の試験装置では、入力バッファ回路の入力端が入力端子に、その出力端が内部回路に接続され、出力バッファ回路の入力端が内部回路に、その出力端が出力端子に接続されている（例えば、特許文献１参照。）。近年、デジタルＬＳＩやＳｏＣなどの高集積度化・高速化の進展とともに、デジタルＬＳＩやＳｏＣなどの入出力端子を含む端子数が増大している。
【０００３】
特許文献１などに記載されている入出力回路の試験装置では、内部回路を介して、入出力回路の特性を評価しているのでデジタルＬＳＩやＳｏＣなどの端子数増大にともない、入出力回路の特性を評価するためのテストパターンが複雑になり、テスト時間が増大する。このため、テスタのメモリ容量が増大するという問題点がある。また、実機ボードが複雑となり、ソフトウエア開発が必要となるという問題点がある。更に、内部回路を動作させて入出力回路の特性を評価しているので、電源やグランドにノイズが発生し、入出力回路の特性を正確に評価するのが困難となる場合がある。
【特許文献１】特開平８−１１４６５３号公報（頁７、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、内部回路を介さずに、直接、入出力回路の特性を精度よく測定することができる入出力回路の試験装置を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の入出力回路の試験装置は、第１及び第２の入出力端子と、前記第１の入出力端子と内部回路の間に設けられ、前記第１の入出力端子から入力される信号を信号処理して前記内部回路に出力する第１の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第１の入出力端子に出力する第１の出力バッファ回路とを有する第１の入出力回路と、前記第２の入出力端子と前記内部回路の間に設けられ、前記第２の入出力端子から入力される信号を信号処理して前記内部回路に出力する第２の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第２の入出力端子に出力する第２の出力バッファ回路とを有する第２の入出力回路と、テスト制御信号を出力するテストモード選択回路と、前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記第1の入出力回路と前記内部回路、及び前記第２の入出力回路と前記内部回路を電気的に接続し、テストモード時にはバイパスラインを介して前記第１の入力バッファ回路の出力側と前記第２の出力バッファ回路の入力側、或いは前記第２の入力バッファ回路の出力側と前記第１の出力バッファ回路の入力側を電気的に接続する接続手段とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の入出力回路の試験装置は、第１及び第２の入出力端子と、前記第１の入出力端子と内部回路の間に設けられ、前記第１の入出力端子から入力される信号を信号処理して前記内部回路に出力する第１の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第１の入出力端子に出力する第１の出力バッファ回路とを有する第１の入出力回路と、前記第２の入出力端子と前記内部回路の間に設けられ、前記第２の入出力端子から入力される信号を信号処理して前記内部回路に出力する第２の入力バッファ回路と前記内部回路から出力される信号を信号処理して前記第２の入出力端子に出力する第２の出力バッファ回路とを有する第２の入出力回路と、前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記第１の入力バッファ回路の出力信号を第１のデータ信号として入力し、第１のクロック信号にもとづいて前記第１のデータ信号をラッチして出力する第１のフリップフロップと、前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記第２の入力バッファ回路の出力信号を第２のデータ信号として入力し、第２のクロック信号にもとづいて前記第２のデータ信号をラッチして出力する第２のフリップフロップと、テスト制御信号を出力するテストモード選択回路と、前記第１の入出力回路と前記第２の入出力回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記第1の入出力回路と前記内部回路、及び前記第２の入出力回路と前記内部回路を電気的に接続し、テストモード時にはバイパスラインを介して前記第１のフリップフロップの出力側と前記第２の出力バッファ回路の入力側、或いは前記第２のフリップフロップの出力側と前記第１の出力バッファ回路の入力側を電気的に接続する接続手段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、内部回路を介さずに、直接、入出力回路の特性を精度よく測定することができる入出力回路の試験装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る入出力回路の試験装置について、図面を参照して説明する。図１は半導体装置の構成を示すブロック図である。本実施例では、デジタルＬＳＩやＳｏＣとしての半導体装置に、内部回路を介さずに、直接、入出力回路の特性評価を行うテスト回路を設けている。
【００１０】
図１に示すように、半導体装置２０には、内部回路１、被試験入出力回路としての入出力バッファ回路２、被試験入出力回路としての入出力バッファ回路３、テストモード選択回路４、マルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、２入力ＯＲ回路ＯＲ２、入出力端子ＰＡＤＩＯ１乃至入出力端子ＰＡＤＩＯＮ、及びテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭが設けられている。テストモード選択回路４、マルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、及び２入力ＯＲ回路ＯＲ２は、テスト回路として設けられている。
【００１１】
ここで、入出力端子、入出力バッファ回路、マルチプレクサ、及び２入力ＯＲ回路は、半導体装置２０内にＮ個設けられている。テスト端子はテストモード選択回路４に接続され、半導体装置２０内にＭ個設けられている。
【００１２】
入出力バッファ回路２は、入出力端子ＰＡＤＩＯ１と内部回路１の間に設けられ、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ１から構成されている。入出力バッファ回路３は、内部回路１と入出力端子ＰＡＤＩＯ２の間に設けられ、入力バッファ回路ＢＵＩＮ２及び出力バッファ回路ＢＵＯＵＴ２から構成されている。
【００１３】
入力バッファ回路ＢＵＩＮ１は、入力側（ノードＮ１）が入出力端子ＰＡＤＩＯ１、出力側（ノードＮ２）が内部回路１にそれぞれ接続されている。そして、通常動作時、入出力端子ＰＡＤＩＯ１を介して外部から入力信号を入力し、例えば、入力信号レベルを内部回路１の動作に適した信号レベルに変換し、変換した信号を内部回路１に出力する。出力バッファ回路ＢＵＯＵＴ１は、スリーステートバッファ回路から構成され、入力側（ノードＮ１１）がマルチプレクサＭＵＸ２、出力側（ノードＮ１２）が入出力端子ＰＡＤＩＯ１（ノードＮ１）、コントロール入力側（ノードＮ１５）が２入力ＯＲ回路ＯＲ２にそれぞれ接続されている。そして、入力バッファ回路ＢＵＩＮ１の非動作時、コントロール入力を“Ｈｉｇｈ”レベルにすることにより動作し、内部回路１から出力された出力信号を入力し、例えば、信号レベルを半導体装置２０の外部で使用される信号レベルに変換し、あわせて出力電流レベルを大きくし、入出力端子ＰＡＤＩＯ１から出力信号として出力する。
【００１４】
同様に、  入力バッファ回路ＢＵＩＮ２は、入力側（ノードＮ５）が入出力端子ＰＡＤＩＯ２、出力側（ノードＮ１０）が内部回路１にそれぞれ接続されている。そして、通常動作時、入出力端子ＰＡＤＩＯ２を介して外部から入力信号を入力し、例えば、入力信号レベルを内部回路１の動作に適した信号レベルに変換し、変換した信号を内部回路１に出力する。出力バッファ回路ＢＵＯＵＴ２は、スリーステートバッファ回路から構成され、入力側（ノードＮ３）がマルチプレクサＭＵＸ１、出力側（ノードＮ４）が入出力端子ＰＡＤＩＯ２（ノードＮ５）、コントロール入力側（ノードＮ８）が２入力ＯＲ回路ＯＲ１にそれぞれ接続されている。そして、入力バッファ回路ＢＵＩＮ２の非動作時、コントロール入力を“Ｈｉｇｈ”レベルにすることにより動作し、内部回路１から出力された出力信号を入力し、例えば、信号レベルを半導体装置２０の外部で使用される信号レベルに変換し、あわせて出力電流レベルを大きくし、入出力端子ＰＡＤＩＯ２から出力信号として出力する。
【００１５】
テストモード選択回路４は、内部回路１を介さずに、直接、入出力バッファ回路２及び入出力バッファ回路３の特性を評価するために必要な信号を外部からテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭを介して入力し、その信号を選択、或いは信号処理してマルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、及び２入力ＯＲ回路ＯＲ２にテスト制御信号を出力する。具体的には、テスト制御信号ＴＭＳ１を２入力ＯＲ回路ＯＲ１、テスト制御信号ＴＭＳ２をマルチプレクサＭＵＸ１、テスト制御信号ＴＭＳ３を２入力ＯＲ回路ＯＲ２、テスト制御信号ＴＭＳ４をマルチプレクサＭＵＸ２にそれぞれ出力する。なお、テストモード選択回路４は、入出力端子ＰＡＤＩＯ３乃至入出力端子ＰＡＤＩＯＮ側に設けられた図示しない入出力バッファ回路、マルチプレクサ、２入力ＯＲ回路にもテスト制御信号を出力する。
【００１６】
内部回路１は、入出力バッファ回路２と入出力バッファ回路３の間に設けられ、入力バッファ回路ＢＵＩＮ１或いは入力バッファ回路ＢＵＩＮ２から出力された信号を入力し、デジタル信号処理などの信号処理を実行し、信号処理された信号を出力バッファ回路ＢＵＯＵＴ１或いは出力バッファ回路ＢＵＯＵＴ２に出力する。
【００１７】
マルチプレクサＭＵＸ１は、内部回路１と入出力バッファ回路ＢＵＯＵＴ２の間に設けられ、テストモード選択回路４から出力されたテスト制御信号ＴＭＳ２を入力し、内部回路１に接続するノードＮ９の信号レベル或いはバイパスラインＢＬ１の信号レベルを選択し、出力バッファ回路ＢＵＯＵＴ２の入力側（ノードＮ３）の信号レベルをその信号と同一レベルにする。なお、入出力バッファ回路のテストモード時、ノードＮ９の信号レベルは“Ｌｏｗ／Ｈｉｇｈ”に設定される。
【００１８】
２入力ＯＲ回路ＯＲ１は、内部回路１と出力バッファ回路ＢＵＯＵＴ２のコントロール入力の間に設けられ、内部回路１に接続するノードＮ６の信号とテストモード選択回路４から出力されたテスト制御信号ＴＭＳ１（ノード７の信号）を入力し、論理動作した信号を出力バッファ回路ＢＵＯＵＴ２のコントロール入力側（ノードＮ８）に出力する。なお、入出力バッファ回路のテストモード時、ノードＮ６の信号レベルは“Ｌｏｗ”に設定される。
【００１９】
同様に、マルチプレクサＭＵＸ２は、出力バッファ回路ＢＵＯＵＴ１と内部回路１の間に設けられ、テストモード選択回路４から出力されたテスト制御信号ＴＭＳ４を入力し、内部回路１に接続するノードＮ１３の信号レベル或いはバイパスラインＢＬ２の信号レベルを選択し、出力バッファ回路ＢＵＯＵＴ１の入力側（ノードＮ１１）の信号レベルをその信号と同一レベルにする。なお、入出力バッファ回路のテストモード時、ノードＮ１３の信号レベルは“Ｌｏｗ／Ｈｉｇｈ”に設定される。
【００２０】
２入力ＯＲ回路ＯＲ２は、出力バッファ回路ＢＵＯＵＴ１のコントロール入力と内部回路１の間に設けられ、内部回路１に接続するノードＮ１４の信号とテストモード選択回路４から出力されたテスト制御信号ＴＭＳ３を入力し、論理動作した信号を出力バッファ回路ＢＵＯＵＴ１のコントロール入力側（ノードＮ１５）に出力する。なお、入出力バッファ回路のテストモード時、ノードＮ１４の信号レベルは“Ｌｏｗ”に設定される。
【００２１】
次に、入出力バッファ回路のＤＣ特性評価方法について図２乃至図４を参照して説明する、図２は半導体装置のテストモード時及び通常動作時を示す図、図３は入出力バッファ回路のテストモードを示す図、図４は入出力バッファ回路の特性評価の動作を示すタイミングチャートである。ここで、テストモードはバイパスラインＢＬ１を活性化させた場合であり、バイパスラインＢＬ２については説明を省略する。
【００２２】
図２に示すように、半導体装置２０の内部回路１、入出力バッファ回路２、及び入出力バッファ回路３が“ＯＮ”する通常動作時、テスト制御信号ＴＭＳ１（ノードＮ７）の信号レベルが“Ｌｏｗ”で、２入力ＯＲ回路ＯＲ１の出力側（ノードＮ８）の信号レベルが“Ｌｏｗ”or“Ｈｉｇｈ”となる。ここで、“Ｈｉｇｈ”の場合、出力バッファ回路ＢＵＯＵＴ２が動作状態、入力バッファ回路ＢＵＩＮ２が非動作状態である。テスト制御信号ＴＭＳ２の信号レベルが“Ｌｏｗ”で、マルチプレクサＭＵＸ１はノードＮ９の信号レベルを選択する。
【００２３】
一方、半導体装置２０の内部回路１が非動作状態のテストモード時、テスト制御信号ＴＭＳ１（ノードＮ７）の信号レベルが“Ｈｉｇｈ”で、２入力ＯＲ回路ＯＲ１の出力側（ノードＮ８）の信号レベルが“Ｈｉｇｈ ”となる。テスト制御信号ＴＭＳ２の信号レベルが“Ｈｉｇｈ”で、マルチプレクサＭＵＸ１はノードＮ２（バイパスラインＢＬ１）の信号レベルを選択（バイパスラインＢＬ１  “ＯＮ”）する。ノードＮ８の信号レベルが“Ｈｉｇｈ”で、出力バッファ回路ＢＵＯＵＴ２はノードＮ３の信号レベルを増幅し、出力側のノードＮ４に出力する。
【００２４】
図３に示すように、出力バッファ回路ＢＵＯＵＴ２が動作し、マルチプレクサＭＵＸ１が入力側のバイパスラインＢＬ１を選択（バイパスラインＢＬ１  “ＯＮ”）することにより、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２は、内部回路１を介さずに、直接、入出力端子ＰＡＤＩＯ１及び入出力端子ＰＡＤＩＯ２と電気的に接続されることになり、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２のＤＣ特性を測定することができる。
【００２５】
図４に示すように、半導体装置２０の通常動作時、バイパスラインＢＬ１は“ＯＦＦ”の状態であり、入力信号が入出力端子ＰＡＤＩＯ１を介して入力バッファ回路ＢＵＩＮ１に入力され、その信号が内部回路１に出力される。そして、内部回路１で演算処理された信号は、出力バッファ回路ＢＵＯＵＴ２に入力され、出力バッファ回路ＢＵＯＵＴ２で増幅された信号が出力端子ＰＡＤＩＯ２を介して出力される。
【００２６】
次に、テストモード時、内部回路１の動作は停止し、バイパスラインＢＬ１は“ＯＮ”状態となり、入出力端子ＰＡＤＩＯ１及び入出力端子ＰＡＤＩＯ２が“Ｌｏｗ”レベルに設定される。続いて、入出力端子ＰＡＤＩＯ１側の電圧を変化させて入力バッファ回路ＢＵＩＮ１の最大値の“Ｌｏｗ”レベル入力電圧ＶＩＬを測定する。
【００２７】
続いて、入出力端子ＰＡＤＩＯ１側を“Ｌｏｗ”レベルに設定し、入出力端子ＰＡＤＩＯ２側に“Ｌｏｗ”レベル出力電圧ＶＯＬを付加して出力バッファ回路ＢＵＯＵＴ２の“Ｌｏｗ”レベルの出力電流ＩＯＬを測定する。なお、入出力端子ＰＡＤＩＯ１側を“Ｌｏｗ”レベルに設定し、入出力端子ＰＡＤＩＯ２と入力バッファ回路ＢＵＩＮ１の低電位側電源間に所定の電流を流すことにより、入力バッファ回路ＢＵＩＮ１の“Ｌｏｗ”レベル出力電圧ＶＯＬを測定することができる。
【００２８】
次に、入出力端子ＰＡＤＩＯ１を“Ｈｉｇｈ”レベル、入出力端子ＰＡＤＩＯ１側の電圧を変化させて入力バッファ回路ＢＵＩＮ１の最小値の“Ｈｉｇｈ”レベル入力電圧ＶＩＨを測定する。
【００２９】
続いて、入出力端子ＰＡＤＩＯ１側を“Ｈｉｇｈ”レベルに設定し、入出力端子ＰＡＤＩＯ２側に“Ｈｉｇｈ”レベル出力電圧ＶＯＨを付加して出力バッファ回路ＢＵＯＵＴ２の“Ｈｉｇｈ”レベルの出力電流ＩＯＨを測定する。
【００３０】
なお、出力バッファ回路ＢＵＯＵＴ２のＤＣ測定は、入力バッファ回路ＢＵＩＮ１を介して同様に、入出力端子ＰＡＤＩＯ１側及び入出力端子ＰＡＤＩＯ２側を変化させることにより測定することができる。
【００３１】
上述したように、本実施例の入出力回路の試験装置では、半導体装置２０内に、マルチプレクサＭＵＸ１、及び２入力ＯＲ回路ＯＲ１が設けられている。２入力ＯＲ回路ＯＲ１は、テストモード選択回路４から出力されたテスト制御信号ＴＭＳ１を入力し、出力バッファ回路ＢＵＯＵＴ２を“ＯＮ”させる。マルチプレクサＭＵＸ１は、テストモード時に、テストモード選択回路４から出力されたテスト制御信号ＴＭＳ２を入力し、バイパスラインＢＬ１を選択し、ノードＮ２、バイパスラインＢＬ１、ノードＮ３、及びノードＮ４を“ＯＮ”（活性化）させる。
【００３２】
このため、内部回路１の非動作時に、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２のＤＣ特性を精度よく測定することができる。また、入力バッファ回路及び出力バッファ回路の測定でのテストパターンが簡略化でき、テスタのメモリ容量の消費を抑制することができる。更に、実機ボードを簡素化でき、ソフトウエアの開発が不要となる。
【００３３】
なお、本実施例では、ＳｏＣやデジタルＬＳＩ用の入出力バッファ回路について説明したが、アナログＩＣ／ＬＳＩ用の入出力バッファ回路等に用いてもよい。また、マルチプレクサの代わりにスイッチ（ＳＰＤＴ  Single  Pole  Double  Throw）を用いてもよい。
【実施例２】
【００３４】
次に、本発明の実施例２に係る入出力回路の試験装置について、図面を参照して説明する。図５は半導体装置の構成を示すブロック図である。本実施例では、テストモード時、出力バッファ回路のＤＣ特性を直接測定できるように、実施例１のマルチプレクサの代わりにスイッチ（ＳＰ３Ｔ  Single  Pole  ３  throw）を設けている。
【００３５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３６】
図５に示すように、半導体装置２０ａには、内部回路１、被試験入出力回路としての入出力バッファ回路２、被試験入出力回路としての入出力バッファ回路３、テストモード選択回路４ａ、スイッチ（ＳＰ３Ｔ）５、スイッチ（ＳＰ３Ｔ）６、２入力ＯＲ回路ＯＲ１、２入力ＯＲ回路ＯＲ２、入出力端子ＰＡＤＩＯ１乃至入出力端子ＰＡＤＩＯＮ、及びテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭが設けられている。ここで、入出力端子、入出力バッファ回路、スイッチ、及び２入力ＯＲ回路は、半導体装置２０内にＮ個設けられている。テスト端子はテストモード選択回路４ａに接続され、半導体装置２０ａ内にＭ個設けられている。
【００３７】
出力バッファ回路ＢＵＯＵＴ１は、スリーステートバッファ回路から構成され、入力側（ノードＮ１１）がスイッチ６、出力側（ノードＮ１２）が入出力端子ＰＡＤＩＯ１（ノードＮ１）、コントロール入力側（ノードＮ１５）が２入力ＯＲ回路ＯＲ２にそれぞれ接続されている。
【００３８】
同様に、出力バッファ回路ＢＵＯＵＴ２は、スリーステートバッファ回路から構成され、入力側（ノードＮ３）がスイッチ５、出力側（ノードＮ４）が入出力端子ＰＡＤＩＯ２（ノードＮ５）、コントロール入力側（ノードＮ８）が２入力ＯＲ回路ＯＲ１にそれぞれ接続されている。
【００３９】
テストモード選択回路４ａは、内部回路１を介さずに、直接、入出力バッファ回路２及び入出力バッファ回路３の特性を評価するために必要な信号を外部からテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭを介して入力し、その信号を選択、或いは信号処理してスイッチ５、スイッチ６、２入力ＯＲ回路ＯＲ１、及び２入力ＯＲ回路ＯＲ２にテスト制御信号を出力する。具体的には、テスト制御信号ＴＭＳ１を２入力ＯＲ回路ＯＲ１、テスト制御信号ＴＭＳ３を２入力ＯＲ回路ＯＲ２、テスト制御信号ＴＭＳ５をスイッチ５、テスト制御信号ＴＭＳ６をスイッチ６にそれぞれ出力する。なお、テストモード選択回路４ａは、入出力端子ＰＡＤＩＯ３乃至入出力端子ＰＡＤＩＯＮ側に設けられた図示しない入出力バッファ回路、スイッチ、２入力ＯＲ回路にもテスト制御信号を出力する。
【００４０】
スイッチ５は、内部回路１と出力バッファ回路ＢＵＯＵＴ２の間に設けられ、テストモード選択回路４ａから出力されたテスト制御信号ＴＭＳ５にもとづいて、内部回路１に接続するノードＮ９、バイパスラインＢＬ１、或いはバイパスラインＢＬ３のいずれかを選択し、ノードＮ３と接続する。バイパスラインＢＬ１は、一端がノードＮ２に接続され、他端がスイッチ５に接続されている。バイパスラインＢＬ３は、一端がノードＮ１に接続され、他端がスイッチ５に接続されている。
【００４１】
同様に、スイッチ６は、出力バッファ回路ＢＵＯＵＴ１と内部回路１の間に設けられ、テストモード選択回路４ａから出力されたテスト制御信号ＴＭＳ６にもとづいて、内部回路１に接続するノードＮ１３、バイパスラインＢＬ２、或いはバイパスラインＢＬ４のいずれかを選択し、ノードＮ１１と接続する。バイパスラインＢＬ２は、一端がスイッチ６に接続され、他端がノードＮ１０に接続されている。バイパスラインＢＬ４は、一端がスイッチ６に接続され、他端がノードＮ５に接続されている。
【００４２】
内部回路１が非動作で、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２のテストモード時には、テスト制御信号ＴＭＳ５によりスイッチ５がバイパスラインＢＬ１を選択し、バイパスラインＢＬ１が“ＯＮ”状態になり、実施例１と同様に入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２のＤＣ特性を評価することができる。
【００４３】
内部回路１が非動作で、入力バッファ回路ＢＵＩＮ２及び出力バッファ回路ＢＵＯＵＴ１のテストモード時には、テスト制御信号ＴＭＳ６によりスイッチ６がバイパスラインＢＬ２を選択し、バイパスラインＢＬ２が“ＯＮ”状態になり、入力バッファ回路ＢＵＩＮ２及び出力バッファ回路ＢＵＯＵＴ１のＤＣ特性を評価することができる。
【００４４】
次に、出力バッファ回路を直接ＤＣ特性評価する方法について図６を参照して説明する。図６は、出力バッファ回路のテストモードを示す図である。ここで、テストモードはバイパスラインＢＬ３を活性化させた場合であり、バイパスラインＢＬ４については説明を省略する。
【００４５】
図６に示すように、出力バッファ回路ＢＵＯＵＴ２が動作し、スイッチ５がテスト制御信号ＴＭＳ５にもとづいて、ノードＮ１に接続されるバイパスラインＢＬ３を選択することにより、出力バッファ回路ＢＵＯＵＴ２は、内部回路１を介さずに、直接、入出力端子ＰＡＤＩＯ１及び入出力端子ＰＡＤＩＯ２と電気的に接続されることになり、出力バッファ回路ＢＵＯＵＴ２のＤＣ特性を直接測定することができる。
【００４６】
上述したように、本実施例の入出力回路の試験装置では、半導体装置２０内に、スイッチ５、及び２入力ＯＲ回路ＯＲ１が設けられている。２入力ＯＲ回路ＯＲ１は、テストモード選択回路４ａから出力されたテスト制御信号ＴＭＳ１を入力し、出力バッファ回路ＢＵＯＵＴ２を“ＯＮ”させる。スイッチ５は、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２のテストモード時に、テストモード選択回路４ａから出力されたテスト制御信号ＴＭＳ５にもとづいて、バイパスラインＢＬ１を選択し、出力バッファ回路ＢＵＯＵＴ２のテストモード時に、テストモード選択回路４ａから出力されたテスト制御信号ＴＭＳ５にもとづいて、バイパスラインＢＬ３を選択する。
【００４７】
このため、内部回路１の非動作時に、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１及び出力バッファ回路ＢＵＯＵＴ２のＤＣ特性を実施例１と同様に精度よく測定することができる。また、スイッチ５がバイパスラインＢＬ３を選択することにより、出力バッファ回路ＢＵＯＵＴ２のＤＣ特性を直接測定することができる。
【実施例３】
【００４８】
次に、本発明の実施例３に係る入出力回路の試験装置について、図面を参照して説明する。図７は半導体装置の構成を示すブロック図である。本実施例では、デジタルＬＳＩやＳｏＣとしての半導体装置に、内部回路を介さずに、入力端子に接続する入力バッファ回路と出力端子に接続する出力バッファ回路のＤＣ特性を評価するためのバイパスラインを設けている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図７に示すように、半導体装置２０ｂには、内部回路１、被試験入力回路としての入力バッファ回路ＢＵＩＮ１ａ、被試験出力回路としての出力バッファ回路ＢＵＯＵＴ１ａ、テストモード選択回路４ｂ、マルチプレクサＭＵＸ３、入力端子ＰＡＤＩ１乃至入力端子ＰＡＤＩＮ、及び出力端子ＰＡＤＯ１乃至出力端子ＰＡＤＯＮが設けられている。ここで、入力端子、出力端子、入力バッファ回路、出力バッファ回路、及びマルチプレクサは、半導体装置２０ｂ内にＮ個設けられている。テスト端子はテストモード選択回路４ｂに接続され、半導体装置２０ｂ内にＭ個設けられている。
【００５１】
入力バッファ回路ＢＵＩＮ１ａは、入力端子ＰＡＤＩ１と内部回路１の間に設けられ、入力側（ノードＮ１）が入力端子ＰＡＤＩ１、出力側（ノードＮ２）が内部回路１にそれぞれ接続されている。そして、通常動作時、入力端子ＰＡＤＩ１を介して外部から入力信号を入力し、例えば、入力信号レベルを内部回路１の動作に適した信号レベルに変換し、変換した信号を内部回路１に出力する。
【００５２】
マルチプレクサＭＵＸ３は、内部回路１と出力バッファ回路ＢＵＯＵＴ１ａの間に設けられ、テストモード選択回路４ｂから出力されたテスト制御信号ＴＭＳ７を入力し、内部回路１に接続するノードＮ１６の信号レベル或いはバイパスラインＢＬ５の信号レベルを選択（バイパスラインＢＬ５  “ＯＮ”）し、出力バッファ回路ＢＵＯＵＴ１ａの入力側（ノードＮ３）の信号レベルをその信号と同一レベルにする。なお、入力バッファ回路及び出力バッファ回路のテストモード時、ノードＮ１６の信号レベルは“Ｌｏｗ”に設定される。
【００５３】
出力バッファ回路ＢＵＯＵＴ１ａは、マルチプレクサＭＵＸ３と出力端子ＰＡＤＯ１の間に設けられ、入力側（ノードＮ３）がマルチプレクサＭＵＸ３、出力側（ノードＮ５）が出力端子ＰＡＤＯ１（ノードＮ５）にそれぞれ接続されている。そして、内部回路１から出力された信号を入力し、例えば、信号レベルを半導体装置２０ｂの外部で使用される信号レベルに変換し、あわせて出力電流レベルを大きくし、出力端子ＰＡＤＯ１から出力信号として出力する。
【００５４】
テストモード選択回路４ｂは、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａの特性を評価するために必要な信号を外部からテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭを介して入力し、その信号を選択、或いは信号処理し、マルチプレクサＭＵＸ３にテスト制御信号ＴＭＳ７を出力する。なお、テストモード選択回路４ｂは、図示しないマルチプレクサＭＵＸ３以外のマルチプレクサにもテスト制御信号を出力する。
【００５５】
次に、入力バッファ回路及び出力バッファ回路をＤＣ特性評価する方法について図８を参照して説明する、図８は、入力バッファ回路及び出力バッファ回路のテストモードを示す図である。
【００５６】
図８に示すように、マルチプレクサＭＵＸ３がテスト制御信号ＴＭＳ７にもとづいて、ノードＮ２に接続されるバイパスラインＢＬ５を選択することにより、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａは、内部回路１を介さずに、直接、入力端子ＰＡＤＩ１及び出力端子ＰＡＤＯ１と電気的に接続されることになり、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのＤＣ特性を直接測定することができる。
【００５７】
上述したように、本実施例の入出力回路の試験装置では、半導体装置２０ｂ内に、マルチプレクサＭＵＸ３が設けられている。マルチプレクサＭＵＸ３は、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのテストモード時に、テストモード選択回路４ｂから出力されたテスト制御信号ＴＭＳ７を入力し、テスト制御信号ＴＭＳ７にもとづいて、バイパスラインＢＬ５を選択する。
【００５８】
このため、内部回路１の非動作時に、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのＤＣ特性を精度よく測定することができる。また、入力バッファ回路及び出力バッファ回路の測定でのテストパターンが簡略化でき、テスタのメモリ容量の消費を抑制することができる。更に、実機ボードを簡素化でき、ソフトウエアの開発が不要となる。
【００５９】
なお、本実施例では、ＳｏＣやデジタルＬＳＩ用の入力バッファ回路及び出力バッファ回路について説明したが、アナログＩＣ／ＬＳＩ用の入力バッファ回路及び出力バッファ回路等に用いてもよい。
【実施例４】
【００６０】
次に、本発明の実施例４に係る入出力回路の試験装置について、図面を参照して説明する。図９は半導体装置の構成を示すブロック図である。本実施例では、テストモード時、出力バッファ回路のＤＣ特性を直接測定できるように、実施例３のマルチプレクサの代わりにスイッチ（ＳＰ３Ｔ）を設けている。
【００６１】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図９に示すように、半導体装置２０ｃには、内部回路１、被試験入力回路としての入力バッファ回路ＢＵＩＮ１ａ、被試験出力回路としての出力バッファ回路ＢＵＯＵＴ１ａ、テストモード選択回路４ｃ、スイッチ（ＳＰ３Ｔ）７、入力端子ＰＡＤＩ１乃至入力端子ＰＡＤＩＮ、及び出力端子ＰＡＤＯ１乃至出力端子ＰＡＤＯＮが設けられている。ここで、入力端子、出力端子、入力バッファ回路、出力バッファ回路、及びスイッチは、半導体装置２０ｂ内にＮ個設けられている。テスト端子はテストモード選択回路４ｃに接続され、半導体装置２０ｃ内にＭ個設けられている。
【００６３】
スイッチ７は、内部回路１と出力バッファ回路ＢＵＯＵＴ１ａの間に設けられ、テストモード選択回路４ｃから出力されたテスト制御信号ＴＭＳ９にもとづいて、内部回路１に接続するノードＮ１６、バイパスラインＢＬ５、或いはバイパスラインＢＬ６のいずれかを選択し、ノードＮ３と接続する。バイパスラインＢＬ５は、一端がノードＮ２に接続され、他端がスイッチ７に接続されている。バイパスラインＢＬ６は、一端がノードＮ１に接続され、他端がスイッチ７に接続されている。
【００６４】
次に、出力バッファ回路を直接ＤＣ特性評価する方法について図１０を参照して説明する、図１０は、出力バッファ回路のテストモードを示す図である。
【００６５】
図１０に示すように、スイッチ７がテスト制御信号ＴＭＳ９にもとづいて、ノードＮ１に接続されるバイパスラインＢＬ６を選択することにより、出力バッファ回路ＢＵＯＵＴ１ａは、内部回路１を介さずに、直接、入力端子ＰＡＤＩ１及び出力端子ＰＡＤＯ１と電気的に接続されることになり、出力バッファ回路ＢＵＯＵＴ１ａのＤＣ特性を直接測定することができる。
【００６６】
上述したように、本実施例の入出力回路の試験装置では、半導体装置２０ｃ内に、スイッチ７が設けられている。スイッチ７は、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのテストモード時に、テストモード選択回路４ｃから出力されたテスト制御信号ＴＭＳ９にもとづいて、バイパスラインＢＬ５を選択し、出力バッファ回路ＢＵＯＵＴ１ａのテストモード時に、テストモード選択回路４ｃから出力されたテスト制御信号ＴＭＳ９にもとづいて、バイパスラインＢＬ６を選択する。
【００６７】
このため、内部回路１の非動作時に、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのＤＣ特性を実施例３と同様に精度よく測定することができる。また、スイッチ７がバイパスラインＢＬ６を選択することにより、出力バッファ回路ＢＵＯＵＴ１ａのＤＣ特性を直接測定することができる。
【実施例５】
【００６８】
次に、本発明の実施例５に係る入出力回路の試験装置について、図面を参照して説明する。図１１は半導体装置の構成を示すブロック図である。本実施例では、テストモード時、入力バッファ回路のＡＣ特性を測定するために、実施例１の入力バッファ回路の出力側にフリップフロップを設けている。
【００６９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７０】
図１１に示すように、半導体装置２０ｄには、内部回路１、被試験入出力回路としての入出力バッファ回路２、被試験入出力回路としての入出力バッファ回路３、テストモード選択回路４ｄ、マルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、２入力ＯＲ回路ＯＲ２、フリップフロップＦ／Ｆ１、フリップフロップＦ／Ｆ２、クロック端子ＰＡＤＣＬＫ１、入出力端子ＰＡＤＩＯ１乃至入出力端子ＰＡＤＩＯＮ、及びテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭが設けられている。ここで、入出力端子、入出力バッファ回路、マルチプレクサ、２入力ＯＲ回路、フリップフロップは、半導体装置２０ｄ内にＮ個設けられている。テスト端子はテストモード選択回路４ｄに接続され、半導体装置２０ｄ内にＭ個設けられている。
【００７１】
マルチプレクサＭＵＸ１は、内部回路１と入出力バッファ回路ＢＵＯＵＴ２の間に設けられ、テストモード選択回路４ｄから出力されたテスト制御信号ＴＭＳ２を入力し、内部回路１に接続するノードＮ９の信号レベル或いはバイパスラインＢＬ７の信号レベルを選択し、出力バッファ回路ＢＵＯＵＴ２の入力側（ノードＮ３）の信号レベルをその信号と同一レベルにする。なお、入出力バッファ回路のテストモード時、ノードＮ９の信号レベルは“Ｌｏｗ／Ｈｉｇｈ”に設定される。
【００７２】
同様に、マルチプレクサＭＵＸ２は、出力バッファ回路ＢＵＯＵＴ１と内部回路１の間に設けられ、テストモード選択回路４ｄから出力されたテスト制御信号ＴＭＳ４を入力し、内部回路１に接続するノードＮ１３の信号レベル或いはバイパスラインＢＬ８の信号レベルを選択し、出力バッファ回路ＢＵＯＵＴ１の入力側（ノードＮ１１）の信号レベルをその信号と同一レベルにする。なお、入出力バッファ回路のテストモード時、ノードＮ１３の信号レベルは“Ｌｏｗ／Ｈｉｇｈ”に設定される。
【００７３】
テストモード選択回路４ｄは、内部回路１を介さずに、直接、被試験入出力回路としての入力バッファ回路ＢＵＩＮ１及び入力バッファ回路ＢＵＩＮ２のＡＣ特性を評価するために必要な信号を外部からテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭテスト端子ＴＰＡＤを介して入力し、その信号を選択してマルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、及び２入力ＯＲ回路ＯＲ２に出力する。ここで、テストモード選択回路４ｄは、テスト端子からの信号を選択しているだけであるが、テスト端子からの信号を信号処理して、マルチプレクサＭＵＸ１、マルチプレクサＭＵＸ２、２入力ＯＲ回路ＯＲ１、２入力ＯＲ回路ＯＲ２、に出力してもよい。
【００７４】
フリップフロップＦ／Ｆ１は、入力バッファ回路ＢＵＩＮ１の出力側（ノードＮ２）とマルチプレクサＭＵＸ１の間に設けられ、入力バッファ回路ＢＵＩＮ１の出力信号をデータ信号として入力し、半導体装置２０ｄ内部で生成されたクロック信号ＣＬＫ１にもとづいて、入力バッファ回路ＢＵＩＮ１の出力信号をラッチし、バイパスラインＢＬ７を介してマルチプレクサＭＵＸ１に出力する。
【００７５】
フリップフロップＦ／Ｆ２は、入力バッファ回路ＢＵＩＮ２の出力側（ノードＮ１０）とマルチプレクサＭＵＸ２の間に設けられ、入力バッファ回路ＢＵＩＮ２の出力信号をデータ信号として入力し、半導体装置２０ｄ内部で生成されたクロック信号ＣＬＫ１にもとづいて、入力バッファ回路ＢＵＩＮ２の出力信号をラッチし、バイパスラインＢＬ８を介してマルチプレクサＭＵＸ２に出力する。なお、クロック信号ＣＬＫ１は、クロック端子ＰＡＤＣＬＫ１から出力され、入力バッファ回路のＡＣ特性時にモニターすることができる。
【００７６】
次に、入力バッファ回路のＡＣ特性評価方法について図１２及び図１３を参照して説明する、図１２は入力バッファ回路のテストモードを示す図、図１３は入力バッファ回路の特性評価の動作を示すタイミングチャートである。ここで、テストモードはバイパスラインＢＬ７を活性化させた場合であり、バイパスラインＢＬ８については説明を省略する。また、入力バッファ回路のＡＣ特性評価時は、内部回路１をオフさせるのが好ましい。
【００７７】
図１２に示すように、出力バッファ回路ＢＵＯＵＴ２が動作し、マルチプレクサＭＵＸ１が入力側のバイパスラインＢＬ７を選択することにより、入力バッファ回路ＢＵＩＮ１は、内部回路１を介さずに、直接、入出力端子ＰＡＤＩＯ１及び入出力端子ＰＡＤＩＯ２と電気的に接続されることになり、入力バッファ回路ＢＵＩＮ１のＡＣ特性を測定することができる。
【００７８】
図１３に示すように、まず、外部から入出力端子ＰＡＤＩＯ１を介して入力された、例えば、信号レベル３．３Ｖ（Ｖｐ−ｐ  ３．３Ｖ）を有する入力信号が入力バッファ回路ＢＵＩＮ１に入力される。次に、入力信号は入力バッファ回路ＢＵＩＮ１で、例えば、内部回路１を動作させるために最適な信号レベル１．５Ｖ（Ｖｐ−ｐ  １．５Ｖ）にレベル変換される。このとき、信号は遅延され、信号の立ち上がり及び立ち下り波形は緩やかになる。続いて、入力バッファ回路ＢＵＩＮ１から出力された出力信号はフリップフロップＦ／Ｆ１にデータ信号として入力され、半導体装置２０ｅ内部で生成され、入力信号よりも、例えば、１桁以上高速のクロック信号ＣＬＫ１にもとづいて、フリップフロップＦ／Ｆ１は入力バッファ回路ＢＵＩＮ１から出力された出力信号をラッチして出力する。次に、出力バッファ回路ＢＵＯＵＴ２は、フリップフロップＦ／Ｆ１から出力された信号を入力し、その信号を増幅して入出力端子ＰＡＤＩＯ２に出力する。
【００７９】
このため、フリップフロップＦ／Ｆ１から出力される信号波形は急峻となり、立ち上がりの信号遅延時間Ｔ１、立ち下りの信号遅延時間Ｔ２を精度よく測定できる。また、信号波形が整形されているので信号レベルを精度よく測定できる。
【００８０】
上述したように、本実施例の入出力回路の試験装置では、半導体装置２０ｄ内に、マルチプレクサＭＵＸ１、及びフリップフロップＦ／Ｆ１が設けられている。マルチプレクサＭＵＸ１は、入力バッファ回路のテストモード時にテスト制御信号ＴＭＳ２にもとづいて、バイパスラインＢＬ７を選択し、入出力端子ＰＡＤＩＯ１及び入出力端子ＰＡＤＩＯ２を電気的に接続する。フリップフロップＦ／Ｆ１は、入力バッファ回路ＢＵＩＮ１から出力された出力信号をデータ信号として入力し、高速のクロック信号ＣＬＫ１にもとづいて、入力バッファ回路ＢＵＩＮ１から出力された出力信号をラッチして出力する。
【００８１】
このため、内部回路１動作時に発生する電源・グランドノイズの影響を受けず、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１のＡＣ特性（立ち上がりの信号遅延時間Ｔ１、立ち下りの信号遅延時間Ｔ２）を精度よく測定することができる。また、入力バッファ回路ＢＵＩＮ１のＡＣ測定でのテストパターンが簡略化でき、テスタのメモリ容量の消費を抑制することができる。更に、実機ボードを簡素化でき、ソフトウエアの開発が不要となる。
【００８２】
なお、本実施例では、信号の切り替えをマルチプレクサで行なっているが、マルチプレクサの代わりにスイッチ（ＳＰＤＴ）を用いてもよい。
【実施例６】
【００８３】
次に、本発明の実施例６に係る入出力回路の試験装置について、図面を参照して説明する。図１４は半導体装置の構成を示すブロック図である。本実施例では、テストモード時、入力端子に接続する入力バッファ回路のＡＣ特性を測定するために、実施例３の入力バッファ回路の出力側にフリップフロップ及びバイパスラインを設け、マルチプレクサの代わりにスイッチ（ＳＰ３Ｔ）を設けている。
【００８４】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８５】
図１４に示すように、半導体装置２０ｅには、内部回路１、被試験入力回路としての入力バッファ回路ＢＵＩＮ１ａ、出力バッファ回路ＢＵＯＵＴ１ａ、テストモード選択回路４ｅ、スイッチ（ＳＰ３Ｔ）８、クロック端子ＰＡＤＣＬＫ２、入力端子ＰＡＤＩ１乃至入力端子ＰＡＤＩＮ、及び出力端子ＰＡＤＯ１乃至出力端子ＰＡＤＯＮが設けられている。ここで、入力端子、出力端子、入力バッファ回路、出力バッファ回路、及びスイッチは、半導体装置２０ｅ内にＮ個設けられている。テスト端子はテストモード選択回路４ｅに接続され、半導体装置２０ｅ内にＭ個設けられている。
【００８６】
フリップフロップＦ／Ｆ３は、入力バッファ回路ＢＵＩＮ１ａの出力側（ノードＮ２）とスイッチ８の間に設けられ、入力バッファ回路ＢＵＩＮ１ａから出力された出力信号をデータ信号として入力し半導体装置２０ｅ内部で生成されたクロック信号ＣＬＫ２にもとづいて、入力バッファ回路ＢＵＩＮ１ａから出力された出力信号をラッチし、バイパスラインＢＬ９を介してマルチプレクサ３に出力する。
【００８７】
スイッチ８は、内部回路１と出力バッファ回路ＢＵＯＵＴ１ａの間に設けられ、テストモード選択回路４ｅから出力されたテスト制御信号ＴＭＳ９にもとづいて、内部回路１に接続するノードＮ１６、バイパスラインＢＬ５、或いはバイパスラインＢＬ９のいずれかを選択し、ノードＮ３と接続する。バイパスラインＢＬ５は、一端がノードＮ２に接続され、他端がスイッチ８に接続されている。バイパスラインＢＬ９は、一端がフリップフロップＦ／Ｆ３を介してノードＮ２に接続され、他端がスイッチ８に接続されている。
【００８８】
テストモード選択回路４ｅは、内部回路１を介さずに、直接、被試験入出力回路としての入力バッファ回路ＢＵＩＮ１ａのＡＣ特性を評価するために必要な信号を外部からテスト端子ＴＰＡＤ１乃至テスト端子ＴＰＡＤＭテスト端子ＴＰＡＤを介して入力し、その信号を選択してスイッチ８に出力する。
【００８９】
次に、入力バッファ回路のＡＣ特性評価方法について図１５を参照して説明する、図１５は入力バッファ回路のテストモードを示す図である。
【００９０】
図１５に示すように、スイッチ８がバイパスラインＢＬ９を選択することにより、入力バッファ回路ＢＵＩＮ１ａは、内部回路１を介さずに、直接、入力端子ＰＡＤＩ１及び出力端子ＰＡＤＯ１と電気的に接続されることになり、入力バッファ回路ＢＵＩＮ１ａのＡＣ特性を測定することができる。
【００９１】
上述したように、本実施例の入出力回路の試験装置では、半導体装置２０ｅ内に、スイッチ８及びフリップフロップＦ／Ｆ３が設けられている。スイッチ８は、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのＤＣテストモード時にテスト制御信号ＴＭＳ９にもとづいて、バイパスラインＢＬ５を選択し、入力バッファ回路ＢＵＩＮ１ａのＡＣテストモード時にテスト制御信号ＴＭＳ９にもとづいて、入力端子ＰＡＤＩ１及び出力端子ＰＡＤＯ１を電気的に接続する。フリップフロップＦ／Ｆ１は、入力バッファ回路のＡＣテストモード時に、入力バッファ回路ＢＵＩＮ１ａから出力された出力信号をデータ信号として入力し、高速のクロック信号ＣＬＫ２にもとづいて、入力バッファ回路ＢＵＩＮ１ａから出力された出力信号をラッチして出力する。そして、出力バッファ回路ＢＵＯＵＴ１ａは、入力バッファ回路のＡＣテストモード時に入力バッファ回路ＢＵＩＮ１ａから出力されたＡＣ出力信号を増幅する。
【００９２】
このため、内部回路１動作時に発生する電源・グランドノイズの影響を受けず、入力バッファ回路ＢＵＩＮ１ａ及び出力バッファ回路ＢＵＯＵＴ１ａのＤＣ特性を精度よく測定でき、更に、内部回路１を介さずに、直接、入力バッファ回路ＢＵＩＮ１ａのＡＣ特性（立ち上がりの信号遅延時間Ｔ１、立ち下りの信号遅延時間Ｔ２）を精度よく測定することができる。
【００９３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９４】
例えば、実施例では、バイパスラインを選択する手段として、マルチプレクサ或いはスイッチを用いているが、セレクタなどを用いてもよい。
【００９５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力端子と、出力端子と、前記入力端子と内部回路の間に設けられ、前記第入力端子から入力される信号を信号処理して内部回路に出力する入力バッファ回路と、前記出力端子と前記内部回路の間に設けられ、前記内部回路から出力される信号を信号処理して前記出力端子に出力する出力バッファ回路と、テスト制御信号を出力するテストモード選択回路と、前記入力バッファ回路と前記出力バッファ回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記入力バッファ回路と前記内部回路、及び前記出力バッファ回路と前記内部回路を電気的に接続し、第１のテストモード時にはバイパスラインを介して前記入力バッファ回路の出力側と前記出力バッファ回路の入力側を電気的に接続し、第２のテストモード時には前記入力端子と前記出力バッファ回路の入力側を接続する接続手段とを具備する入出力回路の試験装置。
【００９６】
（付記２）  入力端子と、出力端子と、前記入力端子と内部回路の間に設けられ、前記第入力端子から入力される信号を信号処理して内部回路に出力する入力バッファ回路と、前記出力端子と前記内部回路の間に設けられ、前記内部回路から出力される信号を信号処理して前記出力端子に出力する出力バッファ回路と、前記入力バッファ回路と前記出力バッファ回路の間に設けられ、前記入力バッファ回路の出力信号をデータ信号として入力し、クロック信号にもとづいて前記データ信号をラッチして出力するフリップフロップと、テスト制御信号を出力するテストモード選択回路と、前記入力バッファ回路と前記出力バッファ回路の間に設けられ、前記テストモード選択回路から出力される前記テスト制御信号にもとづいて、通常動作時には前記入力バッファ回路と前記内部回路、及び前記出力バッファ回路と前記内部回路を電気的に接続し、テストモード時にはバイパスラインを介して前記フリップフロップの出力側と前記出力バッファ回路の入力側を電気的に接続する接続手段とを具備する入出力回路の試験装置。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施例１に係る半導体装置の構成を示すブロック図。
【図２】本発明の実施例１に係る半導体装置のテストモード時及び通常動作時を示す図。
【図３】本発明の実施例１に係る入出力バッファ回路のテストモードを示す図。
【図４】本発明の実施例１に係る入出力バッファ回路の特性評価の動作を示すタイミングチャート。
【図５】本発明の実施例２に係る半導体装置の構成を示すブロック図。
【図６】本発明の実施例２に係る出力バッファ回路のテストモードを示す図。
【図７】本発明の実施例３に係る半導体装置の構成を示すブロック図。
【図８】本発明の実施例３に係る入力バッファ回路及び出力バッファ回路のテストモードを示す図。
【図９】本発明の実施例４に係る半導体装置の構成を示すブロック図。
【図１０】本発明の実施例４に係る出力バッファ回路のテストモードを示す図。
【図１１】本発明の実施例５に係る半導体装置の構成を示すブロック図。
【図１２】本発明の実施例５に係る入力バッファ回路のテストモードを示す図。
【図１３】本発明の実施例５に係る入力バッファ回路の特性評価の動作を示すタイミングチャート。
【図１４】本発明の実施例６に係る半導体装置の構成を示すブロック図。
【図１５】本発明の実施例６に係る入力バッファ回路のテストモードを示す図。
【符号の説明】
【００９８】
１  内部回路
２、３  入出力バッファ回路
４、４ａ、４ｂ、４ｃ、４ｄ、４ｅ  テストモード選択回路
５、６、７、８  スイッチ（ＳＰ３Ｔ）
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ  半導体装置
ＢＬ１〜９  バイパスライン
ＢＵＩＮ１、ＢＵＩＮ１ａ、ＢＵＩＮ２、  入力バッファ回路
ＢＵＯＵＴ１、ＢＵＯＵＴ１ａ、ＢＵＯＵＴ２  出力バッファ回路
ＣＬＫ１、ＣＬＫ２  クロック信号
Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３  フリップフロップ
ＭＵＸ１、ＭＵＸ２、ＭＵＸ３  マルチプレクサ
Ｎ１〜１６  ノード
ＯＲ１、ＯＲ２  ２入力ＯＲ回路
ＰＡＤＣＬＫ１、ＰＡＤＣＬＫ２  クロック端子
ＰＡＤＩ１、ＰＡＤＩＮ  入力端子
ＰＡＤＩＯ１、ＰＡＤＩＯ２、ＰＡＤＩＯＮ−１、ＰＡＤＩＯＮ  入出力端子
ＰＡＤＯ１、ＰＡＤＯＮ  出力端子
ＴＭＳ１〜７、ＴＭＳ９  テスト制御信号
ＴＰＡＤ１〜ＴＰＡＤＭ  テスト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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