(57)【要約】【課題】不要な基本波成分に対する抑圧効果を向上することが可能な周波数逓倍器を提供する。【解決手段】逓倍器コア１は、入力信号Ｖi1，Ｖi2の偶数倍の周波数を有する周波数成分を含む信号を単相で出力する。差動アンプ２はソース端子が互いに接続されたｎＭＯＳトランジスタＭ3，Ｍ4を有しており、ｎＭＯＳトランジスタＭ3のゲート端子には逓倍器コア１の出力信号Ｖd12が入力され、ｎＭＯＳトランジスタＭ4のゲート端子は交流的に接地されている。差動アンプ２は、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子に入力される信号を差動増幅して、ｎＭＯＳトランジスタＭ3，Ｍ4におけるドレイン端子の電位を差動信号として出力する。逓倍器コア１の出力端子と、ｎＭＯＳトランジスタＭ3，Ｍ4のソース端子とは、ＬＣ直列回路４を介して接続されている。【選択図】図１
2006196963.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の偶数倍の周波数を主とする周波数成分を含む信号を単相で出力する逓倍器コアと、
一方の入力端子には前記逓倍器コアの出力信号が入力され、他方の入力端子は交流的に接地される差動入力端子を有し、当該差動入力端子に入力される信号を差動増幅することによって前記逓倍器コアの前記出力信号を増幅して差動出力する差動アンプと、
ＬＣ直列回路と
を備え、
前記差動アンプは、それぞれが第１及び第２の電流端子と制御端子とを有し、前記第２の電流端子同士が互いに接続された第１及び第２のトランジスタを含み、
前記第１のトランジスタの前記制御端子は前記差動入力端子の前記一方の入力端子として機能し、
前記第２のトランジスタの前記制御端子は前記差動入力端子の前記他方の入力端子として機能し、
前記逓倍器コアの出力端子と、前記差動アンプにおける前記第１及び第２のトランジスタの前記第２の電流端子とは、前記ＬＣ直列回路を介して接続されている、周波数逓倍器。
【請求項２】
請求項１に記載の周波数逓倍器であって、
前記逓倍器コアの前記出力端子と、前記差動アンプにおける前記第１及び第２のトランジスタの前記第２の電流端子とは、可変抵抗素子を更に介して接続されている、周波数逓倍器。
【請求項３】
それぞれが第１及び第２の電流端子と制御端子とを有する第１及び第２のトランジスタを含み、入力信号の偶数倍の周波数を主とする周波数成分を含む信号を単相で出力する逓倍器コアと、
一方の入力端子には前記逓倍器コアの出力信号が入力され、他方の入力端子は交流的に接地される差動入力端子を有し、当該差動入力端子に入力される信号を差動増幅することによって前記逓倍器コアの前記出力信号を増幅して差動出力する差動アンプと、
ＬＣ直列回路と
を備え、
前記逓倍器コアにおける前記第１及び第２のトランジスタでは、前記第１の電流端子同士、及び前記第２の電流端子同士は互いに接続されるとともに、前記第１の電流端子が第１の抵抗素子を介して電源電位に接続され、かつ前記第２の電流端子が第２の抵抗素子を介して接地電位に接続され、
前記逓倍器コアは、前記第１及び第２のトランジスタの前記第１の電流端子の電位を出力し、
前記逓倍器コアにおける前記第１及び第２のトランジスタの前記第２の電流端子と、前記差動入力端子における前記一方の入力端子とは、前記ＬＣ直列回路を介して接続されている、周波数逓倍器。
【請求項４】
請求項３に記載の周波数逓倍器であって、
前記逓倍器コアにおける前記第１及び第２のトランジスタの前記第２の電流端子と、前記差動入力端子における前記一方の入力端子とは、可変抵抗素子を更に介して接続されている、周波数逓倍器。
【請求項５】
請求項１及び請求項３のいずれか一つに記載の周波数逓倍器であって、
前記ＬＣ直列回路に含まれる容量素子は可変容量素子である、周波数逓倍器。
【請求項６】
入力信号の偶数倍の周波数を有する周波数成分を含む信号を単相で出力する逓倍器コアと、
前記逓倍器コアの出力信号を２系統に分配して第１及び第２の信号として出力する９０°移相器と、
一方の入力端子には前記第１の信号が入力され、他方の入力端子には第２の信号が入力される差動入力端子を有し、当該差動入力端子に入力される信号を差動増幅して差動出力する差動アンプと
を備え、
前記９０°移相器は、前記逓倍器コアの前記出力信号に含まれる前記周波数成分については逆相で２系統に分配して出力し、前記逓倍器コアの出力信号に含まれる前記周波数成分以外の成分については同相で２系統に分配して出力する、周波数逓倍器。
【請求項７】
請求項１及び請求項６のいずれか一つに記載の周波数逓倍器であって、
前記逓倍器コアと同じレイアウトパターンを有し、前記逓倍器コアと共通の電源電位に接続されるダミー逓倍器コアを更に備え、
前記逓倍器コア及び前記ダミー逓倍器コアのそれぞれは、それぞれが第１及び第２の電流端子を有する第３及び第４のトランジスタを含み、
前記逓倍器コア及び前記ダミー逓倍器コアのそれぞれにおいては、前記第３及び第４のトランジスタの前記第１の電流端子同士が接続されるとともに、前記第３及び第４のトランジスタの前記第１の電流端子が抵抗素子を介して前記電源電位に接続され、
前記逓倍器コア及び前記ダミー逓倍器コアのそれぞれは、前記第３及び第４のトランジスタの前記第１の電流端子の電位を出力し、
前記ダミー逓倍器コアの出力信号は、前記差動入力端子における前記他方の入力端子に入力される、周波数逓倍器。
【請求項８】
請求項３に記載の周波数逓倍器であって、
前記逓倍器コアと同じレイアウトパターンを有し、前記逓倍器コアと共通の前記電源電位に接続されるダミー逓倍器コアを更に備え、
前記ダミー逓倍器コアは、それぞれが第１及び第２の電流端子を有する第３及び第４のトランジスタを含み、
前記ダミー逓倍器コアにおける前記第３及び第４のトランジスタでは、前記第１の電流端子同士、及び前記第２の電流端子同士が互いに接続されるとともに、前記第１の電流端子が第３の抵抗素子を介して前記電源電位に接続され、かつ前記第２の電流端子が第４の抵抗素子を介して接地電位に接続され、
前記ダミー逓倍器コアは、前記第３及び第４のトランジスタの前記第１の電流端子の電位を出力し、
前記ダミー逓倍器コアの出力信号は、前記差動入力端子における前記他方の入力端子に入力される、周波数逓倍器。
【請求項９】
請求項７に記載の周波数逓倍器であって、
前記電源電位が前記逓倍器コアの前記抵抗素子を介して前記差動入力端子の前記一方の入力端子に接続される経路の回路構成と、前記電源電位が前記ダミー逓倍器コアの前記抵抗素子を介して前記差動入力端子の前記他方の入力端子に接続される経路の回路構成とは同一である、周波数逓倍器。
【請求項１０】
請求項８に記載の周波数逓倍器であって、
前記電源電位が前記逓倍器コアの前記第１の抵抗素子を介して前記差動入力端子の前記一方の入力端子に接続される経路の回路構成と、前記電源電位が前記ダミー逓倍器コアの前記第３の抵抗素子を介して前記差動入力端子の前記他方の入力端子に接続される経路の回路構成とは同一である、周波数逓倍器。
【請求項１１】
請求項１乃至請求項１０のいずれか一つに記載の周波数逓倍器であって、
前記差動入力端子における前記一方及び他方の入力端子のそれぞれにバイアス電位を入力するバイアス回路を更に備え、
前記バイアス電位が前記差動入力端子の前記一方の入力端子に接続される経路の回路構成と、前記バイアス電位が前記差動入力端子の前記他方の入力端子に接続される経路の回路構成とは同一である、周波数逓倍器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の偶数倍の周波数を主とする信号を出力する周波数逓倍器に関する。
【背景技術】
【０００２】
周波数逓倍器は、無線機システム等において、ＶＣＯ（電圧制御発振器）から出力されるＲＦ信号をその周波数の数倍、例えば２倍の周波数に変換するために使用される。周波数逓倍器を用いた無線機システムでは、電力増幅器から出力される周波数変換後のＲＦ信号の周波数と、ＶＣＯから出力されるＲＦ信号の周波数とが大きく異なるため、ＲＦ信号の周波数変換を行わない方式と比べて、電力増幅器で増幅されたＲＦ信号によってＶＣＯの発振周波数が変動するというＶＣＯプリングの問題を回避できる利点がある。
【０００３】
一方で、近年の微細化技術の進歩によってＣＭＯＳデバイスの動作周波数が向上し、これにより、ＶＣＯや周波数逓倍器についてのＲＦトランシーバチップ上への集積化が可能となり、数多くの無線用ＬＳＩが発表、製品化されている。このような無線用ＬＳＩにおいては、ＣＭＯＳデバイスの微細化がゲート耐圧の低下を伴うことから、各回路ブロックの低電圧動作化が求められている。例えば、線幅が０．１８μｍのＣＭＯＳデバイスでは、通常、電源電圧１．８Ｖでの動作が要求されるため、それに含まれる各ＲＦ回路は１．８Ｖ以下で動作しなくてはならない。
【０００４】
周波数逓倍器においては、特許文献１にも開示されているように、従来からＧｉｌｂｅｒｔ−Ｃｅｌｌと呼ばれる構成が使用されている。この構成においては、定電流回路も含めると、３つのトランジスタが縦積みで接続されているため、電源電圧が１．８Ｖでは十分な出力振幅を確保できないという問題が生じる。
【０００５】
そこで、非特許文献１では、電源電圧１．８Ｖ以下での低電圧動作が可能な周波数逓倍器が提案されている。非特許文献１の周波数逓倍器では、入力信号の偶数倍の周波数を有する周波数成分を出力することが可能な逓倍器コアとして、ソース同士、及びドレイン同士が互いに接続された２つのＭＯＳトランジスタが使用されている。これにより、トランジスタの縦積みの段数が１段となり、電源電圧が１．８Ｖでの低電圧動作が可能となる。
【０００６】
なお、特許文献２，３にも周波数逓倍器に関する技術が開示されている。
【０００７】
【特許文献１】特開２００３−２２９７２２号公報
【特許文献２】特開平７−１３５４２４号公報
【特許文献３】特開２００３−２８３２５１号公報
【非特許文献１】山本和也、外５名、「無線通信用１．２／２．４ＧＨｚ帯及び２．６Ｇ／５．２ＧＨｚ帯ＣＭＯＳ周波数逓倍器」、電子情報通信学会信学技報、ＥＤ２００３−２１０、ｐｐ２５−３０
【発明の開示】
【発明が解決しようとする課題】
【０００８】
さて、非特許文献１の技術では、逓倍器コアは差動入力を有しており、当該差動入力には、前段に設けられたＶＣＯ等から出力される相補信号が入力される。この相補信号は完全な相補信号ではない場合があり、この場合には逓倍器コアの入力信号には同相成分が含まれ、これにより逓倍器コアの出力信号には入力信号と同じ周波数を有する基本波成分が含まれることがある。また、電源ライン等に入力信号が回り込むことによって、逓倍器コアの電源電位に基本波成分が含まれる場合もあり、この場合にも、逓倍器コアの出力信号には基本波成分が含まれることがある。
【０００９】
非特許文献１の技術では、差動入力を逓倍器コアで一度単相出力に変換し、差動アンプで差動出力に変換しているため、上述のように逓倍器コアの出力信号に不要な基本波成分が含まれた場合には、当該基本波成分を除去することができず、必要な信号成分、例えば入力信号の２倍の周波数を有する周波数成分に対する基本波成分の比（基本波抑圧比）が増加し、基本波成分を十分に抑圧することができないという問題が生じる。
【００１０】
そこで、本発明は上述の問題に鑑みて成されたものであり、不要な基本波成分に対する抑圧効果を向上することが可能な周波数逓倍器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の第１の周波数逓倍器は、入力信号の偶数倍の周波数を主とする周波数成分を含む信号を単相で出力する逓倍器コアと、一方の入力端子には前記逓倍器コアの出力信号が入力され、他方の入力端子は交流的に接地される差動入力端子を有し、当該差動入力端子に入力される信号を差動増幅することによって前記逓倍器コアの前記出力信号を増幅して差動出力する差動アンプと、ＬＣ直列回路とを備え、前記差動アンプは、それぞれが第１及び第２の電流端子と制御端子とを有し、前記第２の電流端子同士が互いに接続された第１及び第２のトランジスタを含み、前記第１のトランジスタの前記制御端子は前記差動入力端子の前記一方の入力端子として機能し、前記第２のトランジスタの前記制御端子は前記差動入力端子の前記他方の入力端子として機能し、前記逓倍器コアの出力端子と、前記差動アンプにおける前記第１及び第２のトランジスタの前記第２の電流端子とは、前記ＬＣ直列回路を介して接続されている。
【００１２】
また、この発明の第２の周波数逓倍器は、それぞれが第１及び第２の電流端子と制御端子とを有する第１及び第２のトランジスタを含み、入力信号の偶数倍の周波数を主とする周波数成分を含む信号を単相で出力する逓倍器コアと、一方の入力端子には前記逓倍器コアの出力信号が入力され、他方の入力端子は交流的に接地される差動入力端子を有し、当該差動入力端子に入力される信号を差動増幅することによって前記逓倍器コアの前記出力信号を増幅して差動出力する差動アンプと、ＬＣ直列回路とを備え、前記逓倍器コアにおける前記第１及び第２のトランジスタでは、前記第１の電流端子同士、及び前記第２の電流端子同士は互いに接続されるとともに、前記第１の電流端子が第１の抵抗素子を介して電源電位に接続され、かつ前記第２の電流端子が第２の抵抗素子を介して接地電位に接続され、前記逓倍器コアは、前記第１及び第２のトランジスタの前記第１の電流端子の電位を出力し、前記逓倍器コアにおける前記第１及び第２のトランジスタの前記第２の電流端子と、前記差動入力端子における前記一方の入力端子とは、前記ＬＣ直列回路を介して接続されている。
【００１３】
また、この発明の第３の周波数逓倍器は、入力信号の偶数倍の周波数を有する周波数成分を含む信号を単相で出力する逓倍器コアと、前記逓倍器コアの出力信号を２系統に分配して第１及び第２の信号として出力する９０°移相器と、一方の入力端子には前記第１の信号が入力され、他方の入力端子には第２の信号が入力される差動入力端子を有し、当該差動入力端子に入力される信号を差動増幅して差動出力する差動アンプとを備え、前記９０°移相器は、前記逓倍器コアの前記出力信号に含まれる前記周波数成分については逆相で２系統に分配して出力し、前記逓倍器コアの出力信号に含まれる前記周波数成分以外の成分については同相で２系統に分配して出力する。
【発明の効果】
【００１４】
この発明の第１の周波数逓倍器によれば、逓倍器コアの出力端子と、差動アンプにおける第１及び第２のトランジスタの第２の電流端子とが、ＬＣ直列回路を介して接続されている。従って、ＬＣ直列回路の共振周波数を逓倍器コアの入力信号の周波数と同じか、その近傍に設定することによって、逓倍器コアの出力信号に入力信号と同じ周波数の不要な基本波成分が含まれている場合には、当該基本波成分を、ＬＣ直列回路を介して第１及び第２のトランジスタの第２の電流端子に入力することができる。その結果、第１のトランジスタの制御端子に入力される基本波成分を、第１及び第２のトランジスタの第２の電流端子に入力される基本波成分でもって打ち消すことができる。これにより、差動アンプの出力信号に現れる不要な基本波成分を抑圧することができる。
【００１５】
また、この発明の第２の周波数逓倍器によれば、逓倍器コアにおける第１及び第２のトランジスタの第２の電流端子と、差動アンプにおける差動入力端子の一方の入力端子とが、ＬＣ直列回路を介して接続されている。逓倍器コアでは、第１及び第２のトランジスタの第１の電流端子に現れる信号とそれらの第２の電流端子に現れる信号とは逆相となることから、ＬＣ直列回路の共振周波数を逓倍器コアの入力信号の周波数と同じか、その近傍に設定することによって、逓倍器コアの出力信号に入力信号と同じ周波数の不要な基本波成分が含まれる場合には、当該基本波成分の逆相の信号を、ＬＣ直列回路を介して差動アンプの一方の入力端子に入力することができる。その結果、差動アンプの一方の入力端子では、逓倍器コアの出力信号に含まれる基本波成分が、ＬＣ直列回路から出力されるそれとは逆相の信号によって打ち消される。これにより、差動アンプの出力信号に現れる不要な基本波成分を抑圧することができる。
【００１６】
また、この発明の第３の周波数逓倍器によれば、逓倍器コアの出力信号に含まれる、入力信号の偶数倍の周波数を有する周波数成分については逆相で２系統に分配して差動アンプに出力し、当該出力信号に含まれるそれ以外の周波数成分については同相で２系統に分配して差動アンプに出力している。従って、逓倍器コアの出力信号に入力信号と同じ周波数の不要な基本波成分が含まれている場合には、差動アンプでは、同相で入力される当該基本波成分を打ち消すことができるとともに、逆相で入力される、入力信号の偶数倍の周波数を有する周波数成分を適切に増幅することができる。よって、差動アンプの出力信号に現れる不要な基本波成分を抑圧することができる。
【発明を実施するための最良の形態】
【００１７】
実施の形態１．
図１は本発明の実施の形態１に係る周波数逓倍器の構成を示す回路図である。本実施の形態１に係る周波数逓倍器は、入力信号の周波数の偶数倍、例えば２倍の周波数を有する信号を出力することが可能である。
【００１８】
図１に示されるように、本実施の形態１に係る周波数逓倍器は、差動入力信号Ｖiの偶数倍の周波数を主とする周波数成分を含む信号を出力する逓倍器コア１と、逓倍器コア１からの出力信号を増幅して差動出力する差動アンプ２と、差動アンプ２にバイアス電位Ｖbsを与えるバイアス回路３と、ＬＣ直列回路４と、容量素子Ｃ1，Ｃ2と、抵抗素子Ｒbとを備えている。
【００１９】
逓倍器コア１は、抵抗素子Ｒ1と、ｎＭＯＳトランジスタＭ1，Ｍ2とを備えている。ｎＭＯＳトランジスタＭ1の一方の電流端子であるドレイン端子と、ｎＭＯＳトランジスタＭ2の一方の電流端子であるドレイン端子は互いに接続されており、両ドレイン端子は抵抗素子Ｒ1を介して電源電位Ｖddに接続されている。また、ｎＭＯＳトランジスタＭ1の他方の電流端子であるソース端子と、ｎＭＯＳトランジスタＭ2の他方の電流端子であるソース端子は互いに接続されており、両ソース端子は接地電位に接続されている。
【００２０】
ｎＭＯＳトランジスタＭ1の制御端子であるゲート端子には、差動入力信号Ｖiの一方の入力信号Ｖi1が入力され、ｎＭＯＳトランジスタＭ2の制御端子であるゲート端子には他方の入力信号Ｖi2が入力される。そして、逓倍器コア１は、ｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子の電位を出力信号Ｖd12として差動アンプ２に出力する。なお、入力信号Ｖi1，Ｖi2はＶＣＯ等から出力される信号であって、互いに逆相となっており、相補信号である。
【００２１】
以上のような構成を成す逓倍器コア１では、図示しないバイアス回路によって、ｎＭＯＳトランジスタＭ1，Ｍ2のそれぞれのゲート端子とソース端子との間がピンチオフ電圧近傍に予めバイアスされるか、あるいはドレイン電流が比較的低電流になるように予めバイアスされている。このような状態で、ｎＭＯＳトランジスタＭ1，Ｍ2のゲート端子に入力信号Ｖi1，Ｖi2がそれぞれ入力されると、当該入力信号Ｖi1，Ｖi2は歪んだ状態でｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子に現れる。ｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子では、歪んだ入力信号Ｖi1，Ｖi2に含まれる基本波成分や奇数次成分は逆相で現れて打ち消され、偶数次成分は同相で現れて出力信号Ｖd12として逓倍器コア１から取り出される。
【００２２】
ここで、基本波成分とは、逓倍器コア１に入力される、歪む前の入力信号Ｖi1，Ｖi2の周波数と同じ周波数を有する周波数成分であって、奇数次成分とは、当該入力信号Ｖi1，Ｖi2の周波数の奇数倍の周波数を有する周波数成分であり、偶数次成分とは、当該入力信号Ｖi1，Ｖi2の周波数の偶数倍の周波数を有する周波数成分である。
【００２３】
このようにして、本実施の形態１に係る逓倍器コア１は、入力信号Ｖi1，Ｖi2の偶数次成分を含む出力信号Ｖd12を後段の差動アンプ２に出力することができる。
【００２４】
なお、逓倍器コア１の出力信号Ｖd12に含まれる偶数次成分においては、入力信号Ｖi1，Ｖi2の２倍の周波数を有する周波数成分（以後、「２倍波成分」と呼ぶ）が最も信号レベルが高く、次数が大きくなるについてその信号レベルは小さくなる。そして、本実施の形態１では、最終的には２倍波成分が差動アンプ２から出力される。
【００２５】
差動アンプ２は、抵抗素子Ｒ2，Ｒ3と、ｎＭＯＳトランジスタＭ3，Ｍ4，Ｍ5とを備えている。ｎＭＯＳトランジスタＭ3，Ｍ4のソース端子は互いに接続されており、両ソース端子は、定電流回路として機能するｎＭＯＳトランジスタＭ5のドレイン端子と接続されている。ｎＭＯＳトランジスタＭ5のソース端子は接地電位と接続されており、そのゲート端子には制御信号ＶCSが入力される。
【００２６】
ｎＭＯＳトランジスタＭ3のゲート端子は、容量素子Ｃ1を介して、逓倍器コア１におけるｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子と接続されている。従って、ｎＭＯＳトランジスタＭ3のゲート端子には、逓倍器コア１の出力信号Ｖd12のうちの交流成分のみが入力される。また、ｎＭＯＳトランジスタＭ3のゲート端子には抵抗素子Ｒbを介してバイアス回路３からのバイアス電位Ｖbsが印加される。
【００２７】
ｎＭＯＳトランジスタＭ4のゲート端子は、容量素子Ｃ2を介して接地電位に接続されている。従って、ｎＭＯＳトランジスタＭ4のゲート端子は交流的に接地されている。また、ｎＭＯＳトランジスタＭ4のゲート端子には、バイアス回路３からのバイアス電位Ｖbsが印加される。
【００２８】
なお、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子同士は抵抗素子Ｒbを介して接続されているが、当該抵抗素子Ｒbの抵抗値は高く設定されているため、逓倍器コア１の出力信号Ｖd12が、ｎＭＯＳトランジスタＭ4のゲート端子に印加されることは無い。
【００２９】
ｎＭＯＳトランジスタＭ3のドレイン端子は抵抗素子Ｒ2を介して電源電位Ｖddが接続され、ｎＭＯＳトランジスタＭ4のドレイン端子は抵抗素子Ｒ3を介して電源電位Ｖddが接続される。そして、差動アンプ２は、ｎＭＯＳトランジスタＭ3のドレイン電位を差動出力信号Ｖoの一方の出力信号Ｖo1として出力し、ｎＭＯＳトランジスタＭ4のドレイン電位を他方の出力信号Ｖo2として出力する。
【００３０】
以上の回路構成を有する差動アンプ２は、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子が差動入力端子として機能し、ｎＭＯＳトランジスタＭ3のゲート電位Ｖc1とｎＭＯＳトランジスタＭ4のゲート電位Ｖc2とを差動増幅する。その結果、逓倍器コア１の出力信号Ｖd12は逆相で増幅されて出力信号Ｖo1として出力されるとともに、当該出力信号Ｖd12は同相で増幅されて出力信号Ｖo2として出力される。従って、出力信号Ｖo1，Ｖo2は互いに逆相であって、相補信号となる。
【００３１】
本実施の形態１に係る差動アンプ２では、入力信号の周波数が高いほど増幅率が低下するため、当該差動アンプ２は、逓倍器コア１からの出力信号Ｖd12に含まれる偶数次成分のうち２倍波成分以外についてはほとんど出力しない。従って、差動アンプ２からは、差動入力信号Ｖiの周波数の２倍の周波数を有する信号だけが取り出されることになる。
【００３２】
バイアス回路３は、抵抗素子Ｒ4，Ｒ5とｎＭＯＳトランジスタＭ6とを備えている。抵抗素子Ｒ4，Ｒ5は互いに直列に接続されており、当該直列に接続された抵抗素子Ｒ4，Ｒ5を介してｎＭＯＳトランジスタＭ6のドレイン端子は電源電位Ｖddに接続されている。ｎＭＯＳトランジスタＭ6のドレイン端子とゲート端子は互いに接続されており、そのソース端子は接地電位に接続されている。そして、バイアス回路３は、抵抗素子Ｒ4と抵抗素子Ｒ5との接続点の電位をバイアス電位Ｖbsとして差動アンプ２に出力する。
【００３３】
ＬＣ直列回路４は、互いに直列接続された容量素子Ｃp1とインダクタ素子Ｌp1とを備えており、その共振周波数は、基本波成分の周波数、言い換えれば逓倍器コア１の入力信号Ｖi1，Ｖi2の周波数と同じか、あるいはその近傍に設定されている。容量素子Ｃp1の一端はｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子と接続されており、その他端はインダクタ素子Ｌp1の一端に接続されている。インダクタ素子Ｌp1の他端はｎＭＯＳトランジスタＭ3，Ｍ4のソース端子に接続されている。
【００３４】
このように、逓倍器コア１の出力端子、つまりｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子と、差動アンプ２におけるｎＭＯＳトランジスタＭ3，Ｍ4のソース端子とは、ＬＣ直列回路４を介して接続されている。
【００３５】
以上のような回路構成を成す本実施の形態１に係る周波数逓倍器では、逓倍器コア１から単相で出力された偶数次成分を含む出力信号Ｖd12は、差動アンプ２で増幅されて差動出力される。差動アンプ２では、入力信号の周波数が高いほど増幅率が低下することから、当該差動アンプ２からは２倍波成分のみが出力される。
【００３６】
このように、本実施の形態１に係る周波数逓倍器では、逓倍器コア１の出力端子であるｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子と、差動アンプ２のｎＭＯＳトランジスタＭ3，Ｍ4のソース端子とが、ＬＣ直列回路４を介して接続されている。従って、本実施の形態１のように、ＬＣ直列回路４の共振周波数を入力信号Ｖi1，Ｖi2の周波数と同じか、その近傍に設定することによって、入力信号Ｖi1，Ｖi2に同相成分が含まれていることに起因して、あるいは電源ライン等に入力信号Ｖi1，Ｖi2が回り込むことに起因して出力信号Ｖd12に基本波成分が含まれる場合には、当該基本波成分を、ＬＣ直列回路４を介してｎＭＯＳトランジスタＭ3，Ｍ4のソース端子に入力することができる。つまり、ｎＭＯＳトランジスタＭ3，Ｍ4のソース電位Ｖs34には基本波成分が含まれることになる。その結果、ｎＭＯＳトランジスタＭ3のゲート端子に入力される基本波成分を、ｎＭＯＳトランジスタＭ3，Ｍ4のソース端子に入力される基本波成分でもって打ち消すことができる。これにより、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を抑圧することができる。
【００３７】
なお、バイアス回路３が出力するバイアス電位Ｖbsは電源電位Ｖddから生成されるため、電源ライン等に入力信号Ｖi1，Ｖi2が回り込んで電源電位Ｖddに基本波成分が含まれる場合には、バイアス電位Ｖbsにも基本波成分が含まれる。そうすると、バイアス電位Ｖbsは差動アンプ２におけるｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子に印加されることから、当該バイアス電位Ｖbsに含まれる基本波成分は、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子に入力される。
【００３８】
本実施の形態１では、図１に示されるように、バイアス電位ＶbsがｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成は配線と抵抗素子Ｒbからなり、バイアス電位ＶbsがｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成は配線のみからなり、両経路の回路構成は相違する。従って、当該両経路のインピーダンスが相違することから、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子のそれぞれには、バイアス電位Ｖbsに含まれる基本波成分が若干位相が異なって入力される。そのため、電源電位Ｖddに含まれる基本波成分のうちバイアス回路３経由で差動アンプ２の差動入力端子に入力される基本波成分は完全に除去できず、この影響で差動アンプ２の出力信号には基本波成分が現れることがある。
【００３９】
また、ＬＣ直列回路４の共振周波数を入力信号Ｖi1，Ｖi2の周波数と同じかあるいはその近傍に設定した場合であっても、必要な２倍波成分も当該ＬＣ直列回路４を若干通過して、ｎＭＯＳトランジスタＭ3，Ｍ4のソース端子に入力される。従って、差動アンプ２での２倍波成分に対する増幅率が低下することがある。
【００４０】
そこで、ＬＣ直列回路４の容量素子Ｃp1を可変容量素子とする。これにより、当該可変容量素子の値を変化させることによってＬＣ直列回路４の共振周波数を調整することができ、ｎＭＯＳトランジスタＭ3，Ｍ4のソース端子に入力される基本波成分と２倍波成分の量を調整することができる。その結果、不要な基本波成分をある程度除去しつつ、２倍波成分の増幅率の低下を抑制することが可能となる。
【００４１】
また、容量素子Ｃp1を可変容量素子とする代わりに、あるいはそれに加えて、逓倍器コア１の出力端子と、差動アンプ２のｎＭＯＳトランジスタＭ3，Ｍ4のソース端子とを、ＬＣ直列回路４だけではなく、ｎＭＯＳトランジスタ等からなる可変抵抗素子を更に介して接続しても良い。この場合には、ＬＣ直列回路４と当該可変抵抗素子とが直列に接続されることになり、当該可変抵抗素子の値を変化させることによって、ｎＭＯＳトランジスタＭ3，Ｍ4のソース端子に入力される基本波成分と２倍波成分の量を調整することができる。その結果、不要な基本波成分をある程度除去しつつ、２倍波成分の増幅率の低下を抑制することが可能となる。
【００４２】
実施の形態２．
図２は本発明の実施の形態２に係る周波数逓倍器の構成を示す回路図である。図２に示されるように、本実施の形態２に係る周波数逓倍器は、上述の逓倍器コア１、差動アンプ２、バイアス回路３及び容量素子Ｃ1，Ｃ2と、ＬＣ直列回路１１と、抵抗素子Ｒb11，Ｒb12とを備えている。なお、本実施の形態２に係る逓倍器コア１では、ｎＭＯＳトランジスタＭ1，Ｍ2のソース端子は抵抗素子Ｒs1を介して接地電位に接続されている。
【００４３】
ＬＣ直列回路１１は、互いに直列接続されたインダクタ素子Ｌp11と容量素子Ｃp11とを備えており、その共振周波数は、入力信号Ｖi1、Ｖi2の周波数と同じか、あるいはその近傍に設定されている。インダクタ素子Ｌp11の一端はｎＭＯＳトランジスタＭ1，Ｍ2のソース端子と接続されており、その他端は容量素子Ｃp11の一端に接続されている。そして、容量素子Ｃp11の他端は抵抗素子Ｒb11の一端に接続されており、抵抗素子Ｒb11の他端はｎＭＯＳトランジスタＭ3のゲート端子に接続されている。
【００４４】
このように、逓倍器コア１におけるｎＭＯＳトランジスタＭ1，Ｍ2のソース端子と、差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子とは、ＬＣ直列回路１１及び抵抗素子Ｒb11を介して接続されている。
【００４５】
実施の形態１と同様に、差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子は、容量素子Ｃ1を介して逓倍器コア１におけるｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子と接続されており、ｎＭＯＳトランジスタＭ4のゲート端子は、容量素子Ｃ2を介して接地電位に接続されている。従って、ＭＯＳトランジスタＭ4のゲート端子は交流的に接地されている。また、ｎＭＯＳトランジスタＭ3のゲート端子には、抵抗素子Ｒb11，Ｒb12を介してバイアス回路３からのバイアス電位Ｖbsが印加され、ｎＭＯＳトランジスタＭ4のゲート端子には、バイアス回路３からのバイアス電位Ｖbsが直接印加される。
【００４６】
なお、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子同士は抵抗素子Ｒb11，Ｒb12を介して接続されているが、抵抗素子Ｒb12の抵抗値は高く設定されているため、逓倍器コア１の出力信号Ｖd12が、ｎＭＯＳトランジスタＭ4のゲート端子に入力されることは無い。
【００４７】
このように、本実施の形態２に係る周波数逓倍器では、逓倍器コア１におけるｎＭＯＳトランジスタＭ1，Ｍ2のソース端子と、差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子とが、ＬＣ直列回路１１を介して接続されている。本実施の形態２に係る逓倍器コア１では、ｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子に現れる信号とそれらのソース端子に現れる信号とは逆相となることから、ＬＣ直列回路１１の共振周波数を入力信号Ｖi1，Ｖi2の周波数と同じか、その近傍に設定することによって、出力信号Ｖd12に含まれる基本波成分の逆相の信号を、当該ＬＣ直列回路１１を介してｎＭＯＳトランジスタＭ3のゲート端子に入力することができる。その結果、ｎＭＯＳトランジスタＭ3のゲート端子では、出力信号Ｖd12に含まれる基本波成分が、ＬＣ直列回路１１から出力されるそれとは逆相の信号によって打ち消される。これにより、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を抑圧することができる。
【００４８】
なお、本実施の形態２に係る周波数逓倍器では、バイアス電位ＶbsがｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成は抵抗素子Ｒb11，Ｒb12及び配線からなり、バイアス電位ＶbsがｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成は配線のみからなり、両経路の回路構成は相違する。従って、上述の実施の形態１に係る周波数逓倍器と同様に、当該両経路のインピーダンスは相違する。従って、電源電位Ｖddに含まれる基本波成分のうちバイアス回路３経由で差動アンプ２の差動入力端子に入力される基本波成分は完全に除去できず、この影響で差動アンプ２の出力信号には基本波成分が現れることがある。
【００４９】
また、本実施の形態２では、逓倍器コア１におけるｎＭＯＳトランジスタＭ1，Ｍ2のソース端子と、差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子とは、ＬＣ直列回路１１だけではなく、抵抗素子Ｒb11をも介して接続されている。この抵抗素子Ｒb11は、基本波成分の逆相の信号についてのｎＭＯＳトランジスタＭ3のゲート端子への注入量を調整するために設けられている。従って、当該調整が不要な場合には、ｎＭＯＳトランジスタＭ1，Ｍ2のソース端子と、差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子とを、ＬＣ直列回路１１だけを介して接続しても良い。
【００５０】
また、本実施の形態２においても、ＬＣ直列回路１１の共振周波数を入力信号Ｖi1，Ｖi2の周波数と同じか、あるいはその近傍に設定した場合であっても、必要な２倍波成分の逆相の信号が当該ＬＣ直列回路１１を若干通過して、ｎＭＯＳトランジスタＭ3のゲート端子に入力される。従って、差動アンプ２での２倍波成分に対する増幅率が低下することがある。
【００５１】
そこで、抵抗素子Ｒb11をｎＭＯＳトランジスタ等からなる可変抵抗素子とする。これにより、当該可変抵抗素子の値を変化させることにより、ｎＭＯＳトランジスタＭ3のゲート端子に入力される、基本波成分及び２倍波成分の逆相の信号の量を調整することができる。その結果、不要な基本波成分をある程度除去しつつ、２倍波成分の増幅率の低下を抑制することができる。
【００５２】
また、抵抗素子Ｒb11を可変抵抗素子とすることに代えて、あるいはそれに加えて、直列回路１１の容量素子Ｃp11を可変容量素子としても良い。この場合には、当該可変容量素子の値を変化させることによって、ＬＣ直列回路１１の共振周波数を調整する。これにより、ｎＭＯＳトランジスタＭ3のゲート端子に入力される、基本波成分及び２倍波成分の逆相の信号の量を調整することができ、不要な基本波成分をある程度除去しつつ、２倍波成分の増幅率の低下を抑制することができる。
【００５３】
実施の形態３．
図３は本発明の実施の形態３に係る周波数逓倍器の構成を示す回路図である。図３に示されるように、本実施の形態３に係る周波数逓倍器は、上述の逓倍器コア１、差動アンプ２、バイアス回路３及び容量素子Ｃ1，Ｃ2と、９０°移相器１５と、抵抗素子Ｒb16，Ｒb17と、容量素子Ｃs12とを備えている。
【００５４】
９０°移相器１５は、インダクタ素子Ｌs15と容量素子Ｃs15とを備え、逓倍器コア１から出力される出力信号Ｖd12を２系統に分配して分配信号Ｖsa，Ｖsbとして出力する。インダクタ素子Ｌs15の一端は、逓倍器コア１におけるｎＭＯＳトランジスタＭ1，Ｍ2のドレイン端子と容量素子Ｃ1の一端とに接続されており、その他端は、容量素子Ｃs15の一端と容量素子Ｃ2の一端とに接続されている。容量素子Ｃs15の他端には接地電位が接続されており、容量素子Ｃ2の他端は差動アンプ２におけるｎＭＯＳトランジスタＭ4のゲート端子に接続されている。また、容量素子Ｃ1の他端はｎＭＯＳトランジスタＭ3のゲート端子に接続されている。
【００５５】
本実施の形態３に係る９０°移相器１５では、インダクタ素子Ｌs15と容量素子Ｃs15とで構成されるＬＣ直列回路の共振周波数が、２倍波成分と同じ周波数、つまり入力信号Ｖi1，Ｖi2の２倍の周波数に設定されている。従って、出力信号Ｖd12に含まれる周波数成分のうち、２倍波成分については逆相で２系統に分配されて分配信号Ｖsa，Ｖsbとして出力され、それ以外の周波数成分については同相で２系統に分配されて分配信号Ｖsa，Ｖsbとして出力される。そして、９０°移相器１５から出力される分配信号Ｖsaは容量素子Ｃ1を介してｎＭＯＳトランジスタＭ3のゲート端子に入力され、分配信号Ｖsbは容量素子Ｃ2を介してｎＭＯＳトランジスタＭ4のゲート端子に入力される。
【００５６】
差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子には、抵抗素子Ｒb16を介してバイアス回路３からのバイアス電位Ｖbsが印加され、ｎＭＯＳトランジスタＭ4のゲート端子には、抵抗素子Ｒb17を介してバイアス回路３からのバイアス電位Ｖbsが印加される。差動アンプ２は、９０°移相器１５から出力される分配信号Ｖsa，Ｖsbを差動増幅して、その増幅結果を出力信号Ｖo1，Ｖo2として出力する。
【００５７】
容量素子Ｃs12は、バイアス電位Ｖbsの変動を防止するために設けられたものである。容量素子Ｃs12の一端は、抵抗素子Ｒb16，Ｒb17の接続点と、抵抗素子Ｒ4，Ｒ5の接続点とに接続されており、その他端は接地されている。
【００５８】
なお、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子同士は抵抗素子Ｒb16，Ｒb17を介して接続されているが、これらの抵抗素子の抵抗値は高く設定されているため、分配信号ＶsaがｎＭＯＳトランジスタＭ4のゲート端子に印加されることは無いし、分配信号ＶsbがｎＭＯＳトランジスタＭ3のゲート端子に印加されることも無い。
【００５９】
このように、本実施の形態３に係る周波数逓倍器では、出力信号Ｖd12に含まれる２倍波成分については逆相で２系統に分配して差動アンプ２に出力し、出力信号Ｖd12に含まれるそれ以外の周波数成分については同相で２系統に分配して差動アンプ２に出力している。従って、逓倍器コア１の出力信号Ｖd12に不要な基本波成分が含まれている場合には、当該基本波成分は差動アンプ２に同相で入力される。よって、差動アンプ２では、同相で入力される基本波成分を打ち消すことができるとともに、逆相で入力される２倍波成分を適切に増幅でき、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を抑圧することができる。
【００６０】
また、本実施の形態３に係る周波数逓倍器では、バイアス電位ＶbsがｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成は、容量素子Ｃs12、抵抗素子Ｒb16及び配線からなり、バイアス電位ＶbsがｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成も容量素子Ｃs12、抵抗素子Ｒb17及び配線からなる。従って、両経路の回路構成は同一であり、当該両経路のインピーダンスを近づけることができる。その結果、バイアス電位Ｖbsに基本波成分が含まれることに起因して、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子に入力される基本波成分の位相差を低減することができる。よって、電源電位Ｖddに含まれる基本波成分のうちバイアス回路３経由で差動アンプ２の差動入力端子に入力される基本波成分を実施の形態１，２に係る周波数逓倍器よりも確実に除去することができ、差動アンプ２の出力信号には現れる基本波成分を更に抑制することができる。
【００６１】
なお、上述の実施の形態１，２においても、本実施の形態３と同様に、バイアス電位ＶbsがｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成と、バイアス電位ＶbsがｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成とを同一にすることによって、バイアス電位Ｖbsに基本波成分が含まれることに起因して差動アンプ２の差動入力端子に入力される基本波成分を更に除去することができ、差動アンプ２の出力信号には現れる基本波成分を更に抑制することができる。
【００６２】
実施の形態４．
図４は本発明の実施の形態４に係る周波数逓倍器の構成を示す回路図である。本実施の形態４に係る周波数逓倍器は、上述の実施の形態３に係る周波数逓倍器において、ダミー逓倍器コア２１を更に備えるものである。
【００６３】
ダミー逓倍器コア２１は、抵抗素子Ｒ6とｎＭＯＳトランジスタＭ7，Ｍ8とを備えており、逓倍器コア１と同一のレイアウトパターンを備えている。従って、ダミー逓倍器コア２１と逓倍器コア１とでは、回路構成が同一であるのはもちろんのこと、それらが有するｎＭＯＳトランジスタの活性領域やゲート電極の形状、あるいは抵抗素子の形状等も同一である。
【００６４】
ダミー逓倍器コア２１では、ｎＭＯＳトランジスタＭ7，Ｍ8のドレイン端子は互いに接続されており、両ドレイン端子は抵抗素子Ｒ6を介して電源電位Ｖddに接続される。また、ｎＭＯＳトランジスタＭ7，Ｍ8のソース端子は互いに接続されており、両ソース端子は接地電位が接続される。そして、ｎＭＯＳトランジスタＭ7，Ｍ8のドレイン端子は、９０°移相器１５におけるインダクタ素子Ｌs15と容量素子Ｃs15との接続点に接続されている。
【００６５】
本実施の形態４に係るダミー逓倍器コア２１では、その入力端子であるｎＭＯＳトランジスタＭ7，Ｍ8のゲート端子には信号は入力されず、当該ゲート端子はオープン状態である。また、ダミー逓倍器コア２１は、ｎＭＯＳトランジスタＭ7，Ｍ8のドレイン電位を出力信号Ｖd78として出力する。そして、ｎＭＯＳトランジスタＭ7，Ｍ8のドレイン端子は、インダクタ素子Ｌs15と容量素子Ｃs15との接続点に接続されていることから、ダミー逓倍器コア２１の出力信号Ｖd78は、９０°移相器１５の分配信号Ｖsbに重畳されて、差動アンプ２におけるｎＭＯＳトランジスタＭ4のゲート端子に入力される。
【００６６】
このように、本実施の形態４に係る周波数逓倍器では、逓倍器コア１と同じレイアウトパターンを有するダミー逓倍器コア２１の出力信号Ｖd78が差動アンプ２におけるｎＭＯＳトランジスタＭ4のゲート端子に入力されるため、電源ライン等に入力信号Ｖi1，Ｖi2が回り込んだ場合には、逓倍器コア１の出力信号Ｖd12に含まれる基本波成分が差動アンプ２におけるｎＭＯＳトランジスタＭ3のゲート端子に入力されるとともに、ダミー逓倍器コア２１の出力信号Ｖd78に含まれる基本波成分がｎＭＯＳトランジスタＭ4のゲート端子に入力される。従って、出力信号Ｖd12に含まれる基本波成分を、出力信号Ｖd78に含まれる基本波成分で打ち消すことができる。その結果、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を更に抑圧することができる。
【００６７】
また、本実施の形態４では、電源電位Ｖddと、ｎＭＯＳトランジスタＭ3のゲート端子とは、抵抗素子Ｒ1及び容量素子Ｃ1を介して接続されており、電源電位Ｖddと、ｎＭＯＳトランジスタＭ4のゲート端子とは、抵抗素子Ｒ6及び容量素子Ｃ2を介して接続されている。つまり、電源電位Ｖddが抵抗素子Ｒ1を介してｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成と、電源電位Ｖddが抵抗素子Ｒ6を介してｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成とは同一である。従って、両経路のインピーダンスを近づけることができる。その結果、電源電位Ｖddから抵抗素子Ｒ1を介してｎＭＯＳトランジスタＭ3のゲート端子に入力される基本波成分と、電源電位Ｖddから抵抗素子Ｒ6を介してｎＭＯＳトランジスタＭ4のゲート端子に入力される基本波成分との位相差を低減できる。よって、出力信号Ｖd12に含まれる基本波成分を、出力信号Ｖd78に含まれる基本波成分で確実に打ち消すことができ、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を確実に抑圧することができる。
【００６８】
実施の形態５．
図５は本発明の実施の形態５に係る周波数逓倍器の構成を示す回路図である。本実施の形態５に係る周波数逓倍器は、上述の実施の形態１に係る周波数逓倍器において、実施の形態４に係るダミー逓倍器コア２１を更に備えるものである。
【００６９】
本実施の形態５に係るダミー逓倍器コア２１では、ｎＭＯＳトランジスタＭ7，Ｍ8のドレイン端子は、差動アンプ２におけるｎＭＯＳトランジスタＭ4のゲート端子と容量素子Ｃ3を介して接続されている。従って、ダミー逓倍器コア２１の出力信号Ｖd78は、ｎＭＯＳトランジスタＭ4のゲート端子に入力される。
【００７０】
このように、本実施の形態５に係る周波数逓倍器では、ダミー逓倍器コア２１の出力信号Ｖd78が、ｎＭＯＳトランジスタＭ4のゲート端子に入力されるため、電源ライン等に入力信号Ｖi1，Ｖi2が回り込んだ場合には、逓倍器コア１の出力信号Ｖd12に含まれる基本波成分がｎＭＯＳトランジスタＭ3のゲート端子に入力されるとともに、ダミー逓倍器コア２１の出力信号Ｖd78に含まれる基本波成分がｎＭＯＳトランジスタＭ4のゲート端子に入力される。従って、出力信号Ｖd12に含まれる基本波成分を、出力信号Ｖd78に含まれる基本波成分で打ち消すことができる。その結果、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を更に抑圧することができる。
【００７１】
また、本実施の形態５においても、電源電位Ｖddが抵抗素子Ｒ1を介してｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成と、電源電位Ｖddが抵抗素子Ｒ6を介してｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成とは同一であるため、両経路のインピーダンスを近づけることができる。そのため、電源電位Ｖddから抵抗素子Ｒ1を介してｎＭＯＳトランジスタＭ3のゲート端子に入力される基本波成分と、電源電位Ｖddから抵抗素子Ｒ6を介してｎＭＯＳトランジスタＭ4のゲート端子に入力される基本波成分との位相差を低減できる。よって、出力信号Ｖd12に含まれる基本波成分を、出力信号Ｖd78に含まれる基本波成分で確実に打ち消すことができ、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を確実に抑圧することができる。
【００７２】
実施の形態６．
図６は本発明の実施の形態６に係る周波数逓倍器の構成を示す回路図である。本実施の形態６に係る周波数逓倍器は、上述の実施の形態２に係る周波数逓倍器において、上述のダミー逓倍器コア２１を更に備えるものである。なお、本実施形態６に係るダミー逓倍器コア２１では、ｎＭＯＳトランジスタＭ7，Ｍ8のソース端子は抵抗素子Ｒs2を介して接地電位に接続されている。また、図６に示される逓倍器コア１及びダミー逓倍器コア２１のレイアウトパターンは同一である。
【００７３】
本実施の形態６に係るダミー逓倍器コア２１では、ｎＭＯＳトランジスタＭ7，Ｍ8のドレイン端子は、差動アンプ２におけるｎＭＯＳトランジスタＭ4のゲート端子と容量素子Ｃ4を介して接続されており、ダミー逓倍器コア２１の出力信号Ｖd78は、ｎＭＯＳトランジスタＭ4のゲート端子に入力される。
【００７４】
このように、本実施の形態６に係る周波数逓倍器では、実施の形態５に係る周波数逓倍器と同様に、ダミー逓倍器コア２１の出力信号Ｖd78が、ｎＭＯＳトランジスタＭ4のゲート端子に入力されるため、電源ライン等に入力信号Ｖi1，Ｖi2が回り込んだ場合には、逓倍器コア１の出力信号Ｖd12に含まれる基本波成分がｎＭＯＳトランジスタＭ3のゲート端子に入力されるとともに、ダミー逓倍器コア２１の出力信号Ｖd78に含まれる基本波成分がｎＭＯＳトランジスタＭ4のゲート端子に入力される。従って、出力信号Ｖd12に含まれる基本波成分を、出力信号Ｖd78に含まれる基本波成分で打ち消すことができる。その結果、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を更に抑圧することができる。
【００７５】
また、本実施の形態６においても、電源電位Ｖddが抵抗素子Ｒ1を介してｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成と、電源電位Ｖddが抵抗素子Ｒ6を介してｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成とは同一であるため、電源電位Ｖddから抵抗素子Ｒ1を介してｎＭＯＳトランジスタＭ3のゲート端子に入力される基本波成分と、電源電位Ｖddから抵抗素子Ｒ6を介してｎＭＯＳトランジスタＭ4のゲート端子に入力される基本波成分との位相差を低減できる。よって、出力信号Ｖd12に含まれる基本波成分を、出力信号Ｖd78に含まれる基本波成分で確実に打ち消すことができ、差動アンプ２の出力信号Ｖo1，Ｖo2に現れる不要な基本波成分を確実に抑圧することができる。
【００７６】
なお、本実施の形態６では、バイアス電位ＶbsがｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成と、バイアス電位ＶbsがｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成とは相違しているが、図７に示されるように抵抗Ｒb13，Ｒb14を追加することによって、両経路の回路構成を同一にしても良い。
【００７７】
図７に示される回路では、ｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子は、互いに直列接続された抵抗素子Ｒb11〜ＲB14を介して接続されており、抵抗素子Ｒb11，Ｒb12の接続点には容量素子Ｃ2の一端が接続されるとともに、バイアス電位Ｖbsが印加される。従って、バイアス電位Ｖbsは、抵抗素子Ｒb13，Ｒb14を介してｎＭＯＳトランジスタＭ4のゲート端子に印加されるとともに、抵抗素子Ｒb11，Ｒb12を介してｎＭＯＳトランジスタＭ3のゲート端子に印加される。その結果、バイアス電位ＶbsがｎＭＯＳトランジスタＭ3のゲート端子に接続される経路の回路構成と、バイアス電位ＶbsがｎＭＯＳトランジスタＭ4のゲート端子に接続される経路の回路構成とが同一となり、バイアス回路３経由でｎＭＯＳトランジスタＭ3，Ｍ4のゲート端子に入力される基本波成分の位相差を低減できる。よって、バイアス電位Ｖbsに基本波成分が含まれることに起因して差動アンプ２の差動入力端子に入力される基本波成分を、図６に示される回路よりも確実に除去することができ、差動アンプ２の出力信号には現れる基本波成分を抑制することができる。
【００７８】
以上の実施の形態１〜６では、トランジスタとしてＭＯＳトランジスタを使用していたが、当該ＭＯＳトランジスタの代わりにバイポーラトランジスタやＧａＡｓＭＥＳＦＥＴを使用しても同様の効果を得ることができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係る周波数逓倍器の構成を示す回路図である。
【図２】本発明の実施の形態２に係る周波数逓倍器の構成を示す回路図である。
【図３】本発明の実施の形態３に係る周波数逓倍器の構成を示す回路図である。
【図４】本発明の実施の形態４に係る周波数逓倍器の構成を示す回路図である。
【図５】本発明の実施の形態５に係る周波数逓倍器の構成を示す回路図である。
【図６】本発明の実施の形態６に係る周波数逓倍器の構成を示す回路図である。
【図７】本発明の実施の形態６に係る周波数逓倍器の変形例の構成を示す回路図である。
【符号の説明】
【００８０】
１  逓倍器コア、２  差動アンプ、３  バイアス回路、４，１１  ＬＣ直列回路、１５  ９０°移相器、２１  ダミー逓倍器コア。
【図１】
2006196963.tif 000003
【図２】
2006196963.tif 000004
【図３】
2006196963.tif 000005
【図４】
2006196963.tif 000006
【図５】
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【図６】
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【図７】
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