(57)【要約】【課題】  安定して動作する半導体記憶装置およびその製造方法を提供する。【解決手段】  ストレージノードＳＮの上面に接し、かつ、ストレージノードＳＮに対応するソース／ドレイン拡散層５２にＳＳコンタクト開口を隔てて対向するようにＤＴキャップ絶縁膜を、素子分離絶縁膜１１の材料であるＳｉＯ２とは異なるＳｉＮで形成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成される第１のトレンチの側壁に形成されたキャパシタ誘電膜と、前記キャパシタ誘電膜を介して前記第１のトレンチを埋め込むように形成されたストレージノードと、前記第１のトレンチを囲むように前記半導体基板内に形成される埋め込みプレートと、でそれぞれ構成される複数のトレンチキャパシタと、
隣り合う２つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に形成される素子分離溝と、
前記素子分離溝を埋め込むように第１の絶縁材料で形成される素子分離用の第１の絶縁膜と、
前記素子形成領域に形成される複数のトランジスタであって、一方向に連続するワード線となるようにゲート絶縁膜を介して前記半導体基板上に形成されるゲート電極と、一方が共有され他方が前記ストレージノードに対応するように前記ゲート電極を挟んで前記半導体基板の表面層に形成されるソース、ドレイン拡散層と、を含むトランジスタと、
前記ストレージノードの上面に接し、かつ、表面ストラップ用のコンタクト開口を隔てて前記他方のソース、ドレイン拡散層に対向するように、前記第１の絶縁材料とは異なる第２の絶縁材料で前記第１のトレンチの上部に形成される第２の絶縁膜と、
前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように形成されて前記ストレージノードと前記他方のソース、ドレイン拡散層とを接続する埋め込みコンタクト層と、
前記一方のソース、ドレイン拡散層に接続されるビット線と、
を備える半導体記憶装置。
【請求項２】
前記第２の絶縁材料は、前記コンタクト開口の形成に際して前記半導体基板および前記第１の絶縁材料とエッチング選択比を取ることができる絶縁材料である、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記キャパシタノードの側壁上部に熱酸化により形成されるカラー絶縁膜をさらに備えることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板に複数の第１のトレンチを形成し、前記第１のトレンチの側壁にキャパシタ誘電膜を形成し、前記キャパシタ誘電膜を介して前記第１のトレンチを埋め込むようにストレージノードを形成し、さらに、前記半導体基板の前記第１のトレンチを囲む領域に埋め込みプレートを形成することにより複数のトレンチキャパシタを形成する工程と、
隣り合う２つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝を埋め込んで素子分離用の第１の絶縁膜を形成する工程と、
前記素子分離絶縁膜のうち前記第１のトレンチの上部の領域を選択的に除去して前記ストレージノードが露出する第１の開口を形成する工程と、
前記第１の開口を前記第１の絶縁膜とは異なる絶縁材料で埋め込んで第２の絶縁膜を形成する工程と、
前記素子形成領域に、各ゲート電極が一方向に連続するワード線となり、ソース、ドレイン拡散層の一方をそれぞれが共有し、かつ、ソース、ドレイン拡散層の他方が前記ストレージノードに対応するように複数のトランジスタを形成する工程と、
ゲート電極保護膜を形成した後に、前記半導体基板および前記第１の絶縁膜の絶縁材料とエッチング選択比を取ることができる絶縁材料でバリア絶縁膜を全面に形成する工程と、
前記バリア絶縁膜をマスクとして、前記ストレージノードの上面と前記他方のソース、ドレイン拡散層とが露出するまで前記第２の絶縁膜を選択的に除去することにより、表面ストラップ用のコンタクト開口を形成する工程と、
前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように埋め込みコンタクト層を形成する工程と、
前記一方のソース、ドレイン拡散層に接続されるビット線を形成する工程と、
を備える半導体記憶装置の製造方法。
【請求項５】
前記第２の絶縁膜は、前記バリア絶縁膜と同一の絶縁材料で形成される、ことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
トレンチキャパシタを有するＤＲＡＭセルアレイを備える半導体記憶装置には、トレンチキャパシタのストレージノードの表面と該ストレージノードに対応するトランジスタ拡散層の表面とをまたがるように設けられた埋め込みコンタクト層によりトランジスタとキャパシタとが接続される表面ストラップ（Surface Strap、以下、単に「ＳＳ」という）構造を有するものがある。
【０００３】
このようなＳＳ構造のトレンチＤＲＡＭにおいて、従来、トレンチキャパシタの上部に埋め込まれる絶縁膜（Trench Top Oxide：以下、単に「ＴＴＯ」という）と素子分離絶縁膜とは、いずれも同一の絶縁材料、例えばシリコン酸化（ＳｉＯ２）膜で形成されていた。このため、トレンチキャパシタのストレージノードを露出させて埋め込みコンタクト層用の開口を設けるためにＴＴＯをエッチバックすると、能動素子形成領域（Active Area：以下、単に「ＡＡ」という）の側壁に接する素子分離絶縁膜も同時にエッチバック除去されてしまい、ＡＡ側壁が露出してしまっていた。この状態で埋め込みコンタクト層を形成するために不純物（例えばＰ）をドープしたポリシリコンを堆積させていたので、このポリシリコンがＡＡ側壁にも接触し、ポリシリコン中の不純物がＡＡ側へ拡散し、その結果、ソース／ドレイン拡散層の不純物濃度プロファイルが変化してしまい、アレイデバイスの動作に悪影響を及ぼすおそれがあった。
【特許文献１】特開２００１−３４５４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、安定して動作する半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、以下の手段により上記課題の解決を図る。
【０００６】
即ち、本発明によれば、
半導体基板と、
前記半導体基板内に形成される第１のトレンチの側壁に形成されたキャパシタ誘電膜と、前記キャパシタ誘電膜を介して前記第１のトレンチを埋め込むように形成されたストレージノードと、前記第１のトレンチを囲むように前記半導体基板内に形成される埋め込みプレートと、でそれぞれ構成される複数のトレンチキャパシタと、
隣り合う２つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に形成される素子分離溝と、
前記素子分離溝を埋め込むように第１の絶縁材料で形成される素子分離用の第１の絶縁膜と、
前記素子形成領域に形成される複数のトランジスタであって、一方向に連続するワード線となるようにゲート絶縁膜を介して前記半導体基板上に形成されるゲート電極と、一方が共有され他方が前記ストレージノードに対応するように前記ゲート電極を挟んで前記半導体基板の表面層に形成されるソース、ドレイン拡散層と、を含むトランジスタと、
前記ストレージノードの上面に接し、かつ、表面ストラップ用のコンタクト開口を隔てて前記他方のソース、ドレイン拡散層に対向するように、前記第１の絶縁材料とは異なる第２の絶縁材料で前記第１のトレンチの上部に形成される第２の絶縁膜と、
前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように形成されて前記ストレージノードと前記他方のソース、ドレイン拡散層とを接続する埋め込みコンタクト層と、
前記一方のソース、ドレイン拡散層に接続されるビット線と、
を備える半導体記憶装置が提供される。
【０００７】
また、本発明によれば、
半導体基板に複数の第１のトレンチを形成し、前記第１のトレンチの側壁にキャパシタ誘電膜を形成し、前記キャパシタ誘電膜を介して前記第１のトレンチを埋め込むようにストレージノードを形成し、さらに、前記半導体基板の前記第１のトレンチを囲む領域に埋め込みプレートを形成することにより複数のトレンチキャパシタを形成する工程と、
隣り合う２つのトレンチキャパシタにまたがる素子形成領域を区画するように前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝を埋め込んで素子分離用の第１の絶縁膜を形成する工程と、
前記素子分離絶縁膜のうち前記第１のトレンチの上部の領域を選択的に除去して前記ストレージノードが露出する第１の開口を形成する工程と、
前記第１の開口を前記第１の絶縁膜とは異なる絶縁材料で埋め込んで第２の絶縁膜を形成する工程と、
前記素子形成領域に、各ゲート電極が一方向に連続するワード線となり、ソース、ドレイン拡散層の一方をそれぞれが共有し、かつ、ソース、ドレイン拡散層の他方が前記ストレージノードに対応するように複数のトランジスタを形成する工程と、
ゲート電極保護膜を形成した後に、前記半導体基板および前記第１の絶縁膜の絶縁材料とエッチング選択比を取ることができる絶縁材料でバリア絶縁膜を全面に形成する工程と、
前記バリア絶縁膜をマスクとして、前記ストレージノードの上面と前記他方のソース、ドレイン拡散層とが露出するまで前記第２の絶縁膜を選択的に除去することにより、表面ストラップ用のコンタクト開口を形成する工程と、
前記ゲート電極に自己整合されて前記コンタクト開口を埋め込むように埋め込みコンタクト層を形成する工程と、
前記一方のソース、ドレイン拡散層に接続されるビット線を形成する工程と、
を備える半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、安定して動作する半導体記憶装置およびその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１０】
（１）第１の実施の形態
図１は本発明の第１の実施によるＤＲＡＭのセルアレイ領域のレイアウトを示し、図２および図３は、それぞれ図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。本実施形態のＤＲＡＭ１の特徴は、トレンチキャパシタＣの上部に窒化シリコン（ＳｉＮ）膜で形成されたＤＴキャップ絶縁膜１３を備え、これによりＴＴＯのエッチバック時にＡＡ側壁の素子分離絶縁膜１１のエッチバックが防止される点にある。以下、ＤＲＡＭ１の概略構成から順に説明する。
【００１１】
図１に示すように、本実施形態のＤＲＡＭ１は、シリコン基板Ｓに配列形成されたトレンチキャパシタＣと、トレンチキャパシタＣに一部重なり、かつ、隣り合う２つのトレンチキャパシタＣにまたがるＡＡに形成されたトランジスタＱとを備える。図２および図３に示すように、シリコン基板Ｓの表面層には、ＡＡを区画するように形成された素子分離溝ＴＲｉが形成され、この素子分離溝ＴＲｉが酸化膜で埋め込まれてＳＴＩ（Shallow Trench Insulator）構造の素子分離絶縁膜１１が形成される。
【００１２】
トレンチキャパシタＣは、シリコン基板Ｓに形成されたトレンチＴＲｃにストレージノードＳＮを埋め込んで形成される。トレンチＴＲｃは、例えば第１のトレンチに対応し、その上部には、ＡＡとの分離のためのカラー絶縁膜２２がシリコン酸化（ＳｉＯ２）膜によって形成されている。
【００１３】
ＡＡには、一方向に連続するワード線ＷＬとなるようにゲート絶縁膜４２を介してシリコン基板Ｓ上に形成されたゲート電極と、このゲート電極を挟むようにシリコン基板Ｓの表面層に形成されたソース／ドレイン拡散層５２，５４とをそれぞれ含む複数のトランジスタＱが形成されている。ゲート電極は、上面にタングステンシリサイド（ＷＳｉ）４６が形成されるゲート電極ポリシリコン４４で構成され、その側面および上面にはゲート電極キャップシリコン窒化膜（ＳｉＮ）４８が形成されている。ゲート電極ポリシリコン４４は、不純物、例えばＰをドープしたポリシリコンで形成される。ソース／ドレイン拡散層５２はトレンチキャパシタＣに対応し、ソース／ドレイン拡散層５４は隣り合う２つのトランジスタＱで共有され、ゲート電極キャップシリコン窒化膜（ＳｉＮ）４８の上層に形成されたビット線ＢＬに接続される。
【００１４】
図１に示すように、ＡＡとトレンチキャパシタＣとは一部重なるように形成される。この重なり領域において、トレンチキャパシタＣのストレージノードＳＮの表面に接するように、かつ、ＳＳコンタクト開口Ｈｓｓを隔ててソース／ドレイン拡散層５２に対向するようにＤＴキャップ絶縁膜１３が形成されている。ＤＴキャップ絶縁膜１３は、素子分離絶縁膜１１とは異なる絶縁材料、本実施形態においては窒化シリコン（ＳｉＮ）膜で形成されている。そして、ＳＳコンタクト開口Ｈｓｓを埋め込んでソース／ドレイン拡散層５２およびストレージノードＳＮの両表面にまたがるように、埋め込みコンタクト層（ＳＳコンタクト層）３８が不純物（例えばＰ）をドープしたポリシリコンで形成されている。
【００１５】
比較例として従来の技術によるＤＲＡＭ１００の図２に対応した断面図を図４に示し、図３に対応した断面図を図５に示す。これらの図に示されるＤＲＡＭ１００では、シリコン酸化（ＳｉＯ２）膜で形成された素子分離絶縁膜１１０がトレンチキャパシタＣの上部にまで単一の組成で延在して形成されていた。このため、トレンチキャパシタＣのストレージノードＳＮを露出させて埋め込みコンタクト層用の開口を設けるためにＴＴＯをエッチバックすると、図５に示すように、ＡＡ側壁の素子分離絶縁膜も同時にエッチバックされてしまい、ＡＡ側壁が露出してしまっていた。この結果、図４および図５の矢印に示すように、埋め込みコンタクト層形成時においてポリシリコン中の不純物がＡＡ側へ拡散し、ソース／ドレイン拡散層５２の不純物濃度プロファイルが変化するというおそれがあった。
【００１６】
本実施形態のＤＲＡＭ１は、トレンチキャパシタＣの上部に、シリコン基板Ｓとシリコン酸化（ＳｉＯ２）膜との間で選択比を取ることができる絶縁膜、例えば窒化シリコン（ＳｉＮ）膜で形成されたＤＴキャップ絶縁膜１３を備えるので、図３に示すように、ＴＴＯのエッチバック時にＡＡ側壁の素子分離絶縁膜１１が除去されることがない。これにより、埋め込みコンタクト層３８の形成により、ポリシリコン中の不純物（例えばＰ）がＡＡ側へ拡散してソース／ドレイン拡散層５２の不純物濃度プロファイルが変化するということが確実に防止される。
【００１７】
図１乃至３に示すＤＲＡＭ１の製造方法を図６乃至図１２を参照しながら説明する。
【００１８】
まず、図６に示すように、既知の技術を用いて、シリコン基板Ｓ内にトレンチキャパシタＣ、カラー酸化膜２２および、ＡＡを画定する素子分離絶縁膜となるシリコン酸化（ＳｉＯ２）膜１０を形成する。
【００１９】
次に、トレンチキャパシタＣを形成した時に使用したマスクを用いてフォトリソグラフィ法およびドライエッチング法により、図７に示すように、シリコン酸化（ＳｉＯ２）膜１０のうちトレンチの上方に位置する部分をストレージノードＳＮの上面が露出するまで選択的に除去する。これによりトレンチＴＲｃの上部に開口が形成される。この開口は、例えば第１の開口に対応する。続いて、図８に示すように、シリコン基板Ｓとシリコン酸化（ＳｉＯ２）膜との間で選択比を取ることができる絶縁膜、本実施形態では窒化シリコン（ＳｉＮ）膜１２を適切な膜厚で堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）によりシリコン基板Ｓが露出するまで窒化シリコン（ＳｉＮ）膜１２を平坦化し、図９に示すように、トレンチＴＲｃの上部にのみ窒化シリコン（ＳｉＮ）膜１３が埋め込まれている状態にする。このＣＭＰによる窒化シリコン（ＳｉＮ）膜１２の研磨工程は、異方性エッチングによる窒化シリコン（ＳｉＮ）膜１２のエッチバック工程に代替することもできる。本実施形態において、トレンチＴＲｃの上部にのみシリコン酸化（ＳｉＯ２）膜とは異なる絶縁膜が埋め込まれていることが重要である。
【００２０】
その後、図１０に示すように、既知の技術を用いてゲートパターンを形成し、ＡＡのソース／ドレイン拡散層５２，５４を形成した後、バリア窒化シリコン（ＳｉＮ）膜６１を堆積する。さらにゲート層間膜（図示せず）を堆積した後、平坦化を行なう。
【００２１】
次に、フォトリソグラフィ法およびドライエッチング法により、バリア窒化シリコン（ＳｉＮ）膜６１をエッチングストッパとして使用しながらＳＳコンタクト開口Ｈｓｓを設ける領域のゲート層間膜を選択的に除去する。次に、異方性エッチングにより、バリア窒化シリコン（ＳｉＮ）膜６１をエッチングし、最後にトレンチＴＲｃ上部の絶縁膜を選択的に除去してストレージノードＳＮの上面を露出させる。本実施形態では、トレンチＴＲｃ上部の絶縁膜として窒化シリコン（ＳｉＮ）膜１３を用いているので、図１１に示すように、バリア窒化シリコン（ＳｉＮ）膜６１のエッチングと同時にトレンチＴＲｃ上部に埋め込んだ窒化シリコン（ＳｉＮ）膜１３もエッチバックにより除去することができる。このエッチングによりバリア窒化シリコン（ＳｉＮ）膜６１は素子分離絶縁膜１１上のバリア窒化シリコン（ＳｉＮ）膜６２として残る。
【００２２】
続いて、埋め込みコンタクト層を形成するために、不純物（例えばＰ）をドープしたポリシリコンを適切な膜厚（例えば約２２０ｎｍ）だけ堆積させた後に平坦化し、図１２に示すように、適切な深さまでエッチバックする。ここまでの工程でＳＳコンタクトが形成される。その後は、従来の技術を用いてＢＰＳＧ膜７２（図２参照）を形成した後に平坦化し、ビット線ＢＬを形成すれば、ＤＲＡＭ１が完成する。
【００２３】
（２）第２の実施の形態
図１３は、本発明の第２の実施の形態によるＤＲＡＭの断面図である。図１３は、セルアレイ領域のレイアウトとの関係では図１のＡ−Ａ線断面図に対応する。
【００２４】
図１３に示すＤＲＡＭ３の特徴は、上述した第１の実施の形態と同様に、ＴＴＯのエッチバック時にＡＡ側壁の素子分離絶縁膜１１のエッチバックを防止するＤＴキャップ絶縁膜１３を備える点に加え、図１のカラー酸化膜２２に代えてカラー酸化膜２４を備える点にある。図１のカラー酸化膜２２がキャパシタトレンチＴＲｃへ酸化膜を堆積させて形成されている点と異なり、本実施形態のＤＲＡＭ３が備えるカラー酸化膜２４は、シリコン基板Ｓの熱酸化により形成される。これにより、将来において素子の微細化がより一層進展してキャパシタトレンチの径が小さくなっても、依然として従来の技術によりストレージノードＳＮを確実に形成することができる。
【００２５】
本実施形態のＤＲＡＭ３の製造方法について図１４乃至図２０を参照しながら説明する。  まず、図１４に示すように、シリコン基板Ｓ上にパッドシリコン酸化（ＳｉＯ２）膜（２ｎｍ）とパッドシリコン窒化膜（ＳｉＮ）（２２０ｎｍ）を堆積させ、フォトリソグラフィ法およびドライエッチング法により、シリコン基板Ｓ上にキャパシタトレンチＴＲｃ１を形成する。次に、図１５に示すように、キャパシタトレンチＴＲｃ１の側面にアモルファスシリコン３４を３０ｎｍの厚さだけ堆積させ、さらにアモルファスシリコン３４を被覆するようにシリコン窒化膜（ＳｉＮ）３６を１５ｎｍの厚さで堆積させる。続いて、図１６に示すように、レジスト８８を塗布した後に適切な深さ、例えば約１．０μｍにまでエッチバックする。さらに、先にキャパシタトレンチＴＲｃ１の側壁へ堆積させて露出しているシリコン窒化膜（ＳｉＮ）３６をウェットエッチングにより除去した後にレジスト８８を除去する。次に、シリコン窒化膜（ＳｉＮ）３６が除去されたことにより露出したキャパシタトレンチＴＲｃ１上部側壁のアモルファスシリコン３４をシリコン基板Ｓの熱酸化により完全に酸化させることにより、図１７に示すように、カラー酸化膜２４を形成する。次に、キャパシタトレンチＴＲｃ１の側壁に残存していたシリコン窒化膜（ＳｉＮ）３６をウェットエッチングにより完全に除去する。次いで、図１８に示すように、カラー酸化膜２４により覆われていない、キャパシタトレンチＴＲｃ１の側壁をＣＤＥ（Chemical Dry Etching）法等によりエッチングすることにより、キャパシタトレンチＴＲｃ１の容積を増大させてキャパシタトレンチＴＲｃ３とする。
【００２６】
その後、既知の技術を用いてキャパシタトレンチＴＲｃ３表面から１．５μｍよりも深いシリコン基板Ｓ中の領域にｎ型の不純物を拡散させることにより、図１９に示すように、埋め込みプレート８０を形成する。続いて、図２０に示すように、キャパシタトレンチＴＲｃ３の側壁にキャパシタ誘電膜８２を２〜３ｎｍの厚さで堆積させ、ストレージノード電極となり且つ対応するソース／ドレイン拡散層５２とストレージノードＳＮとのコンタクトを取るために、ヒ素（Ａｓ）をドープしたアモルファスシリコンを埋め込み、必要な深さにまでエッチバックする。
【００２７】
その後は、上述した第１の実施の形態と同様の工程により、ＡＡおよびセルトランジスタＱを形成し、図１３に示すように、ＳＳコンタクト（埋め込みコンタクト層３８）を形成し、さらに、既知の技術を用いてＤＲＡＭ３を完成させる。
【００２８】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変形して実施することができる。例えば上記第２の実施の形態中、図１８に示した工程では、キャパシタトレンチＴＲｃ１の容積を増大させたが、これは選択的工程であり、製品仕様に応じてこの工程を省略し、従来のキャパシタトレンチＴＲｃ１の容積のままとしても良い。
【図面の簡単な説明】
【００２９】
【図１】本発明にかかる半導体記憶装置の第１の実施の形態の要部を示す上面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】比較例としての従来装置の、図２に対応する断面図である。
【図５】比較例としての従来装置の、図３に対応する断面図である。
【図６】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図７】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図８】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図９】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図１０】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図１１】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図１２】図１に示す半導体記憶装置の製造方法を説明する断面図である。
【図１３】本発明にかかる半導体記憶装置の第２の実施の形態の要部を示す断面図である。
【図１４】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【図１５】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【図１６】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【図１７】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【図１８】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【図１９】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【図２０】図１３に示す半導体記憶装置の製造方法を説明する断面図である。
【符号の説明】
【００３０】
１，３  半導体記憶装置
１１，１１０  素子分離絶縁膜
１３  ＤＴキャップ絶縁膜
２２，２４  カラー酸化膜
３２  マスク材窒化膜
３６  窒化膜
３８  埋め込みコンタクト層
４２  ゲート酸化膜
４４  ゲート電極ポリシリコン
４６  ゲート電極タングステンシリサイド
４８  ゲート電極キャップ窒化膜
５２，５４  Ｓ／Ｄ拡散層
６１，６２  バリア窒化膜
７２  ＢＰＳＧ膜
８０  埋め込みプレート
８２  キャパシタ誘電膜
３４，８４  アモルファスシリコン
８８  レジスト
ＡＡ  能動素子形成領域
ＢＬ  ビット線
ＢＬＣ  ビット線コンタクト
Ｃ  キャパシタ
Ｓ  基板
ＳＮ  ストレージノード
ＴＲｃ１，３  キャパシタトレンチ
Ｑ  トランジスタ
ＷＬ  ワード線
【図１】
2006261193.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006261193.tif 000017
【図１６】
2006261193.tif 000018
【図１７】
2006261193.tif 000019
【図１８】
2006261193.tif 000020
【図１９】
2006261193.tif 000021
【図２０】
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