(57)【要約】      （修正有）【課題】各製造工程段階の評価が正確且つ現実的に適用できる工業製品の製造方法を提供する。【解決手段】工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターン１１２j-2，１１２j-1，１１２j，１１２j+1，１１２j+2を形成する工程と、この実パターンの上に配線変更用絶縁膜を形成する工程と、この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホール１１３j-2，１１３j-1，１１３j，１１３j+1，１１３j+2；を開口する工程と、電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線１１１i，１１１i+1，を形成する工程と、この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含む。【選択図】図１４
2006196796.tif 000002
【特許請求の範囲】
【請求項１】
工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターンを形成する工程と、
該実パターンの上に配線変更用絶縁膜を形成する工程と、
該配線変更用絶縁膜の一部を前記実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホールを開口する工程と、
電位抽出用コンタクトホールを介して前記実パターンに電気的に接続される複数の評価用引出し配線を形成する工程と、
該評価用引出し配線を用いて、前記実パターンのパターン欠陥を電気的に検出する工程
とを含むことを特徴とする工業製品の製造方法。
【請求項２】
前記実パターンは、周期的繰り返しパターンを有し、
前記評価用引出し配線は、前記周期的繰り返しパターンに対して周期的に開口された前記電位抽出用コンタクトホールを介して電気的に接続されることを特徴とする請求項１に記載の工業製品の製造方法。
【請求項３】
前記実パターンは、複数のストライプからなるライン・アンド・スペース・パターンと該複数のストライプにそれぞれ接続され、該複数のストライプの延在方向とは異なる方向に延伸するパターンを含む終端中継配線とを有し、
前記評価用引出し配線は、前記終端中継配線に対して開口された前記電位抽出用コンタクトホールを介して電気的に接続されることを特徴とする請求項１に記載の工業製品の製造方法。
【請求項４】
前記複数の評価用引出し配線は、前記周期的繰り返しパターンの内の偶数番のパターンに接続される第１の評価用引出し配線と、奇数番のパターンに接続される第２の評価用引出し配線とを備えることを特徴とする請求項２に記載の工業製品の製造方法。
【請求項５】
前記実マスクのマスク欠陥を検査する工程を更に有し、
前記検査によりマスク欠陥が発見された場合は、前記電位抽出用コンタクトホールの開口場所は、前記マスク欠陥を有するパターンを回避して選択されることを特徴とする請求項１〜４のいずれか１項に記載の工業製品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は微細化された工業製品の製造方法に係り、特に微細構造に伴う新しい製造プロセスを開発し標準化する場合に好適な、工業製品の製造方法に関する。
【背景技術】
【０００２】
最小加工寸法Ｆが１００〜１５０ｎｍ程度、若しくはこれ以下に微細化された大規模な半導体集積回路の製造においては、高度な水準のマスク加工技術やリソグラフィ技術が必要となっている。特に、微細化が高度になるにつれ、細いライン・アンド・スペース・パターンが大量にあるマスクを完全無欠に作成することは困難である。
【０００３】
マスクレベルの問題に加え、半導体集積回路の微細パターンの製造においては、半導体ウェハ上において、基板材料の特性、製造環境、マスクパターンの不備或いはリソグラフィ装置の操作技術などの原因により配線パターンや素子パターンへの欠陥の発生が重大な問題となっている。
【０００４】
微細な半導体集積回路の製造方法において、半導体ウェハ上で発生するトラブルには、パターンのショートやオープンの欠陥原因となるパターン終端のゆらぎがある。一般的にこのゆらぎは、製造プロセス内で許容誤差として計上され、寸法余裕の根拠となっている。したがって、特に、半導体集積回路の新しい製造プロセスを開発し標準化する場合や、新しい半導体集積回路の回路設計を行う場合には、チップ領域の周辺部等の半導体ウェハの一部に、目的とする半導体集積回路本体の回路パターンとともに、テスト・エレメント・グループ（ＴＥＧ）と呼ばれる評価用のテストパターン（回路）を搭載（内蔵）し、製造プロセス、電気特性、製造条件、回路機能などを評価していた。特に多結晶シリコン膜成長、拡散層形成、金属膜形成などの各工程毎（各プロセス毎）の評価には、プロセス・レベルＴＥＧ（ＰＬ−ＴＥＧ）と呼ばれる工程検査用パターンを用い、この工程検査用パターンの端子間の電気的特性を測定して、その結果により歩留等の評価（推定）を行う手法が採用されていた（特許文献１参照。）。ＰＬ−ＴＥＧは、半導体集積回路の製造方法において、そのプロセス条件が振れた際に、パターンがオープンしたり、ショートしたりすることへの影響を調べるために、工程依存性を検証するマスク（以下において「工程段階評価用マスク」という。）である。工程段階評価用マスクは、工業製品としての半導体集積回路本体の内部構造をなす細線パターンと同等なパターンが密集して配置されて構成され、確率的にパターンのショートや、オープンが、プロセス・レベル毎に見えやすいものとすることを意図している。
【０００５】
半導体記憶装置を例にあげると、チップ領域上の大部分がメモリセルという、データを記憶する素子で占められている。このメモリセルはパターンの微細加工が進めば進むほど同一面積内に大量の素子をいれることができるため、メモリセルのパターンは通常、開発時点での最先端技術が用いられ、ラインパターン及びスペースパターンとも、その時点での加工の限界が用いられている。この関係から工程段階評価用マスクは、通常その世代の最も精緻さが要求される品質で作成されており、又半導体ウェハ上のパターンのオープン性、ショート性を調査する関係から、一切の欠陥がない完全なパターンの専用マスクが要求されていた。
【０００６】
したがって、工程段階評価用マスクは、各製造プロセスにおける加工限界との関係で、マスクの作成難易度が高い。その一方、半導体ウェハ上の転写結果でプロセスのゆらぎを調査する関係から、工程段階評価用マスクの転写に対する要求も厳しく、半導体ウェハ上に対する転写の条件も厳しくなっている。このため、工程段階評価用マスクと、実際のルーチンにおいて工業製品の本体に適用するマスク（以下において「工業製品の実マスク」又は単に「実マスク」という。）との転写性の差異が、半導体ウェハ上のゆらぎを抽出する上で、重要なファクターの１つになっている。
【０００７】
特に、実マスクとは別のパターンを同一マスク基板に造り込む従来の専用ＰＬ−ＴＥＧのパターンは、実マスクのパターンとマスク基板上での被覆率が異なっているため、微細パターンのリソグラフィ工程やドライエッチング工程時のローディング効果等を考慮すると、正確なプロセスのゆらぎは評価できない。このため、専用ＰＬ−ＴＥＧのマスクと実マスクとの相関を、別途求める必要が生じるというような二重の手間が必要になり、評価に不確定性が入り込む原因となる。即ち、従来の専用ＰＬ−ＴＥＧのマスクを実マスクとは別個に用意する手法は、寸法の絶対値が細くなってきている昨今では、現実的な意味が薄れてきており、工程段階評価用マスクと、実マスクの被覆率やパターン密度は、基本的に同一であることが要求される。
【０００８】
更に、超微細化高精度のマスクでは、それぞれのマスクの個体差の影響が大きくなってきており、従来の専用ＰＬ−ＴＥＧのマスクを用いる手法は、限界が見えてきており、専用ＰＬ−ＴＥＧのマスク自体も作りづらくなってきている。
【特許文献１】特開２００３−１３３３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、微細化が進んだ工業製品の通常ルーチンの製造（以下において、「工業製品の通常ルーチンの製造」とは、工業製品の製造に通常用いられる製造方法による製造」を意味する。）に対応した各製造工程段階（プロセルレベル）の評価が正確且つ現実的に適用でき、更に、通常ルーチンに使用している実マスクに欠陥が含まれていても、その欠陥箇所を電気的に分離して、各製造工程段階（プロセルレベル）の評価が正確に実現できる工業製品の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様は、（イ）工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターンを形成する工程と、（ロ）この実パターンの上に配線変更用絶縁膜を形成する工程と、（ハ）この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホールを開口する工程と、（ニ）電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線を形成する工程と、（ホ）この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含むことを特徴とする工業製品の製造方法であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、微細化が進んだ工業製品の通常ルーチンの製造に対応した各製造工程段階（プロセルレベル）の評価が正確且つ現実的に適用でき、更に、通常ルーチンに使用している実マスクに欠陥が含まれていても、その欠陥箇所を電気的に分離して、各製造工程段階（プロセルレベル）の評価が正確に実現できる工業製品の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に示す本発明の実施の形態では、工業製品の信頼性確認するための工程段階評価用パターンを、工業製品本体の実パターンと組み合わせ、ショート／オープン不良を検出可能な電位抽出用パターンとして機能させる技術的思想を、図面を用いて具体的に例示する。更に、通常ルーチンに使用している実マスクに欠陥が含まれていても電位抽出用パターンの作成の際に該当部の影響が出ないように欠陥箇所を電気的に分離することによりマスク上の欠陥があっても使用可能とさせる技術的思想を、図面を用いて具体的に例示する。これらの例示に伴う図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
又、以下に示す実施の形態は、工業製品の実マスクとの転写性の差異を無くすために、実マスクを利用して、従来の専用ＰＬ−ＴＥＧと同等の評価を行うものであるが、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。即ち、本発明の実施の形態に係る工業製品の製造方法を説明するにあたり、代表例として、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の製造方法を例に説明するが、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができるものであり、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の製造方法に限定されるものではなく、種々の工業製品の製造を対象とするものである。
【００１４】
図１は、ＮＡＮＤ型フラッシュメモリの論理的な回路構成を示すブロック図であり、メモリセルアレイ５２０の周辺にはトップ・ページバッファ５２１、ボトム・ページバッファ５２２、レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４等の周辺回路（５２１，５２２，５２３，５２４）が配置された様子を、その一例として示している。
【００１５】
メモリセルアレイ５２０は、図２に示すように、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と、このワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と直交する列方向に配列される複数のデータ転送線（ビット線）ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図１及び図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。トップ・ページバッファ５２１及びボトム・ページバッファ５２２は、データ転送線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４はワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００１６】
データ転送線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・は、最小加工寸法Ｆとして、２〜３Ｆ間隔という非常に稠密な間隔で行方向に並べられ、例えば５３０本程度のデータ転送線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を含む領域を、１つの「メモリセルアレイブロック」として構成している。例えば３２ビットのメモリセルトランジスタが直列に配列されたものを１ＮＡＮＤセルカラムとすると、この１ＮＡＮＤセルカラムは行方向に５３０個並列に配置され、１ＮＡＮＤメモリセルブロックを構成している。ＮＡＮＤセルカラムは、列方向に、例えば２０４８ブロック程度配置される。
【００１７】
図３（ａ）は本発明の実施の形態に係る半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの物理的な配置を示す模式的な平面図である。半導体チップ（チップ領域）６０１の中央部にメモリセルアレイ５２０が配置され、メモリセルアレイ５２０の周辺には図１に示したトップ・ページバッファ５２１、ボトム・ページバッファ５２２、レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４等の周辺回路６０２が配置されている。
【００１８】
図３（ｂ）は本発明の実施の形態に係る半導体記憶装置の製造方法において、各製造プロセスの段階毎に必要に応じて用いられる工程段階評価用パターンの一例を示す。図３（ｂ）では、メモリセルアレイ５２０の周辺に、工程段階評価の際電位抽出を行うためのプローバ（探針）の先端を接続する探針用パッド６１１，６１２，・・・・・，６２０が配置された様子を示す。図３（ｂ）では、図示を省略しているが、探針用パッド６１１，６１２，・・・・・，６２０には、メモリセルアレイ５２０内でパターン同士が近接している箇所を電気的に接続し、は電気的に外部に引き出す工程段階評価用引出し配線が接続される（工程段階評価用引出し配線の詳細は、図１４，１５，２４，２５，３３，３４，４０等を用いて後述する。）。各製造プロセスが終了した段階で、探針用パッド６１１，６１２，・・・・・，６２０を用いて、電位抽出することにより、メモリセルアレイ５２０の内部の微細パターンのショート／オープン不良を検出できる。即ち、従来のＰＬ−ＴＥＧと同様な機能を、工業製品本体の実パターンを利用して実現できる。探針用パッド６１１，６１２，・・・・・，６２０に接続される工程段階評価用引出し配線は、メモリセルアレイ５２０内の特定箇所を半導体チップの外部へ取り出すことができれば良いので、微細な線幅等を必要としないラフなマスクで実現可能である。
【００１９】
図２の列方向（Ａ−Ａ方向）に沿った第１の実施の形態に係る不揮発性半導体記憶装置の断面構造は、図４に示すように、ｐウェル若しくは半導体基板１と、このｐウェル若しくは半導体基板１の表面に選択的に形成された拡散層１８と、これらの拡散層１８をソース／ドレイン領域とし、ワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に接続されたメモリセルトランジスタと、拡散層１８をソース／ドレイン領域とし、選択ゲート配線ＳＧＤk，ＳＧＳk，ＳＧＤk-1に接続された選択ゲートトランジスタと、これらのメモリセルトランジスタ／選択ゲートトランジスタの表面を覆うバリア絶縁膜２２と、それぞれ選択ゲート配線ＳＧＤk，ＳＧＤk-1に接続された一対の選択ゲートトランジスタの間に位置する拡散層（ドレイン領域）１８に接続されたデータ転送線コンタクトＢＣと、それぞれ選択ゲート配線ＳＧＳk，ＳＧＳk+1に接続された一対の選択ゲートトランジスタの間に位置する拡散層（ソース領域）１８に接続されたソース線コンタクトＳＣと、このソース線コンタクトＳＣに接続される第１ソース線ＣＳkと、データ転送線コンタクトＢＣに接続されるデータ転送線引出し部（中継配線）１４と、データ転送線引出し部１４に接続されるビアコンタクト１６と、ビアコンタクト１６に接続されるデータ転送線ＢＬ2j-1と、層間絶縁膜２３を介してデータ転送線ＢＬ2j-1の上に配置された第２ソース線ＳＬ２とを備える。「バリア絶縁膜２２」はデータ転送線コンタクトＢＣ及びソース線コンタクトＳＣ開口時の過剰エッチングを防止するエッチングストッパであり、省略しても良い。層間絶縁膜２３は、データ転送線ＢＬ2j-1とバリア絶縁膜２２の間にも設けられているが、このデータ転送線ＢＬ2j-1とバリア絶縁膜２２の間の層間絶縁膜２３は、複数の絶縁膜からなる複合膜である。それぞれのメモリセルトランジスタ及び選択ゲートトランジスタの間にも、層間絶縁膜２４が挿入されている。第２ソース線ＳＬ２の上には、パッシベーション膜としてシリコン窒化膜（Ｓｉ3Ｎ4膜）８が被覆されている。
【００２０】
図５は、図２のＡ−Ａ方向に直交する方向で、ソース線コンタクトＳＣを通るＢ−Ｂ方向に沿った断面図に対応し、第１ソース線ＣＳkに接続される第１ビアコンタクト１６と、第１ビアコンタクト１６に接続されるソースシャント線ＳＨ１と、ソースシャント線ＳＨ１に接続される第２ビアコンタクト１７と、第２ビアコンタクトに接続される第２ソース線ＳＬ２を示している。
【００２１】
データ転送線コンタクトＢＣ及び第１ビアコンタクト１６は、リン（Ｐ）等の不純物を高濃度にドープした多結晶シリコン、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等、或いはこれらのシリサイドを用いたポリサイド等で埋め込まれ、データ転送線引出し部１４及び第１ソース線ＣＳkは同様にＷ等の高融点金属やこれらのシリサイド等で埋め込まれている。配線層として図４では、データ転送線ＢＬ2j-1方向に７Ｆよりも長いデータ転送線引出し部１４を想定しているが、一例であり、図３３に示すように、２０Ｆよりも長いデータ転送線引出し部１４等、種々の構造と寸法が採用可能である。データ転送線ＢＬ2j-1、第２ソース線ＳＬ２、ソースシャント線ＳＨ１と第２ソース線ＳＬ２とを接続する第２ビアコンタクト１７は、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属で形成されている。
【００２２】
（活性領域形成工程の評価）
先ず、図６〜図１５を用いて、本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法の活性領域（ＡＡ）のパターニングまでの通常ルーチンの工程、及び活性領域（ＡＡ）のパターニングに伴う工程段階評価を説明する。図６〜図８、図１０，図１１及び図１３では、図２に示したデータ転送線ＢＬ2j-1，ＢＬ2j,ＢＬ2j+1，・・・・・方向の断面図は省略し、ワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・方向の断面図のみを示している。なお、以下に述べるＮＡＮＤ型フラッシュメモリの製造方法とこれに伴う工程段階評価方法は、一例であり、この変形例を含めて、これ以外の種々の方法により実現可能であり、同様に、開示したマスクパターンも一例であり、他の種々のマスクパターンを用いることが可能であることは勿論である。
【００２３】
（イ）先ず、所望の不純物をドーピングした半導体基板（Ｓｉ基板）１を被処理基体（母被処理基体）とし、この被処理基体の表面に、ゲート絶縁膜２となる厚さ１０ｎｍのトンネル酸化膜を熱酸化法で形成する。その後、第１導電層３となる厚さ１００ｎｍのリン（Ｐ）ドープの多結晶シリコン層からなる第１導電層３、素子分離加工のためのマスク膜１０１を順次、化学的気相堆積（ＣＶＤ）法で堆積し、新たな被処理基体を構成する。即ち、本発明の「処理基体」は製造工程の進行と共に、随時「新たな処理基体」に変化するものであり、現在対象とする処理プロセスがなされる基体という意味に定義される。その後、次いで、このマスク膜１０１上に、フォトレジスト膜（以下において、単に「レジスト」と略記する。）を全面に塗布し、リソグラフィ技術によりレジストを露光現像する。このレジストをエッチングマスクにして、反応性イオンエッチング（ＲＩＥ）法により、マスク膜１０１、第１導電層（多結晶シリコン層）３、トンネル酸化膜（ゲート絶縁膜）２からなる新たな被処理基体を順次エッチング加工し、更に半導体基板１の露出領域をエッチングする。エッチング後にレジストを除去すれば、図６に示すように、深さ１００ｎｍの素子分離溝４１が平行に延伸するストライプとして形成される。両側を素子分離溝４１で挟まれた半導体基板１からなる凸部が活性領域（ＡＡ）となる。
【００２４】
（ロ）次に、全面に素子分離用のシリコン酸化膜４を堆積して、素子分離溝４１を完全に埋め込む。その後、表面部分のシリコン酸化膜４を化学的機械研磨（ＣＭＰ）法で、マスク膜１０１が露出するまで除去し、図７に示すように表面を平坦化する。この結果、素子分離溝４１にはシリコン酸化膜からなる素子分離絶縁膜５が埋め込まれる。次に、露出したマスク膜１０１を選択的にエッチング除去する。この段階の平面図を図９に示すが、列方向に複数の活性領域１１２j-2，１１２j-1，１１２j，１１２j+1，１１２j+2，・・・・が、平行に周期的なライン・アンド・スペースパターンとして配列されている。ここまでが、通常ルーチンの工程である。図７には図示を省略しているが、図１に示した周辺回路５２１，５２２，５２３，５２４，・・・・・の領域においても、シャロー・トレンチ・アイソレーション（ＳＴＩ）による素子分離絶縁膜５が形成されていることは勿論である。この結果、第１導電層３（浮遊ゲート電極）３はＳＴＩの素子分離絶縁膜５に囲まれた活性領域に自己整合的に形成されたことになる。
【００２５】
（ハ）引き続き、図１０に示すようにＣＶＤ法等によってシリコン酸化膜等からなる配線変更用絶縁膜１３１を５０ｎｍから４００ｎｍ程度、第１導電層（多結晶シリコン層）３の上に形成する。次いで、この配線変更用絶縁膜１３１上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、レジストをエッチングマスクにして配線変更用絶縁膜１３１をＲＩＥ法でエッチングする。エッチング後にレジストを除去し、図１１に示すように配線変更用絶縁膜１３１中に、電位抽出用コンタクトホール１１３j-2，１１３j，・・・・・を第１導電層（多結晶シリコン層）３の一部が選択的に露出するように、開口する。この段階の平面図を図１２に示すが、互いに平行に延伸する活性領域１１２j-2，１１２j-1，１１２j，１１２j+1，１１２j+2，・・・・に対して１つ置きに、電位抽出用コンタクトホール１１３j-2，１１３j-1，１１３j，１１３j+1，１１３j+2，・・・・が開口されている。即ち、図１２の下方に示す行方向では偶数番の活性領域１１２j-2，１１２j，１１２j+2，・・・・に対して電位抽出用コンタクトホール１１３j-2，１１３j，１１３j+2，・・・・が周期的に開口され、図１２の上方に示す行方向では奇数番の活性領域１１２j-1，１１２j+1，・・・・に対して電位抽出用コンタクトホール１１３j-1，１１３j+1，・・・・が周期的に開口されている（但しｊを偶数と仮定する。）。
【００２６】
（ニ）次に、スパッタリング法、真空蒸着法、或いはＡｌ等の金属膜を１００ｎｍから８００ｎｍ程度形成する。次いで、この金属膜上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、更に、レジストをエッチングマスクにして金属膜をＲＩＥ法等でエッチングする。エッチング後にレジストを除去すれば、図１３に示すような評価用引出し配線１１１i+1がパターニングされる。この段階の平面図を図１４に示すが、図１４の下方の行方向に配列された偶数番の電位抽出用コンタクトホール１１３j-2，１１３j，１１３j+2，・・・・に対して評価用引出し配線１１１i+1が接続され、図１４の上方の行方向の奇数番の電位抽出用コンタクトホール１１３j-1，１１３j+1，・・・・に対して評価用引出し配線１１１iが接続されている。図１５は、評価用引出し配線１１１iの更に上方に位置する評価用引出し配線１１１i-1，・・・・・及び評価用引出し配線１１１i+1の更に下方に位置する評価用引出し配線１１１i+2，１１１i+3，１１１i+4，・・・・・を含むより広い範囲の上面図であり、偶数番の評価用引出し配線１１１i，１１１i+2，１１１i+4，・・・・・を集合する探針用パッド１１０も同時に示されている（但しｉを偶数と仮定する。）。この探針用パッド１１０は、図３（ｂ）に示した探針用パッド６１１，６１２，・・・・・，６２０に対応するものであり、図示を省略しているが、奇数番の評価用引出し配線１１１i-1，１１１i+1，１１１i+3，・・・・・を集合する探針用パッドが図１５の紙面の更に右側に位置するのは勿論である。図１５に示した探針用パッド１１０及び図１５の紙面の更に右側に位置する探針用パッドにそれぞれプローバ（探針）の先端を接触して、その間の抵抗を測定すれば、偶数番の活性領域１１２j-2，１１２j，１１２j+2，・・・・と、奇数番の活性領域１１２j-1，１１２j+1，・・・・とが互いに交叉指状（インターディジタル）に対向したトポロジーで、互いに平行に延伸する活性領域１１２j-2，１１２j-1，１１２j，１１２j+1，１１２j+2，・・・・の隣接する指（フィンガー）間の短絡（ショート）不良を検出できる。
【００２７】
以上のように本発明の実施形態によれば、専用の工程段階評価用マスクの作成をすることなく、ルーチンとして適用している実マスクに対し、工業製品の一部をなす実パターンの接続変更用のマスクを２枚余分に作成することで、簡単に短絡（ショート）不良を検出し、工程段階評価をすることができる。
【００２８】
又、図１４及び図１５から明らかなように、実マスクと組み合わせて半導体ウェハ上の特定箇所の電気的情報を半導体チップ外部へ取り出すための評価用引出し配線１１１i-1，１１１i，１１１i+1，１１１i+2，１１１i+3，１１１i+4，・・・・・のパターン等は、最小加工寸法Ｆに比して十分大きな寸法を許容するパターンであるため、マスク自身の作成が容易であるばかりか、リソグラフィ工程やエッチング工程も容易且つ簡単であり、短時間で処理可能である。
【００２９】
図１５に示すように、短絡（ショート）不良は偶数番の活性領域１１２j-2，１１２j，１１２j+2，・・・・と、奇数番の活性領域１１２j-1，１１２j+1，・・・・とを互いに交叉指状（インターディジタル）に対向させ、この間の抵抗を測定すれば良い。オープン不良は、図４２に示すように、接続変更配線１６１−１，１６１−２１，・・・・・，１６１−ｍ；１６２−１，１６２−２１，・・・・・，１６２−ｍ；１６３−１，１６３−２１，・・・・・，１６３−ｍを用いて、互いに平行に延伸する活性領域１１２j-2，１１２j-1，１１２j，１１２j+1，１１２j+2，・・・・をメアンダ線状に直列接続し、その両端の抵抗を測定すれば良い。
【００３０】
図４２では、接続変更配線１６１−１，１６１−２１，・・・・・，１６１−ｍで接続された第１のメアンダ線、接続変更配線１６２−１，１６２−２１，・・・・・，１６２−ｍで接続された第２のメアンダ線、接続変更配線１６３−１，１６３−２１，・・・・・，１６３−ｍで接続された第３のメアンダ線の並列的配置を例示しているが、メアンダ線の本数は３本に限定されない。メアンダ線の本数を増やせば、オープン箇所の特定が容易になる。即ち、メアンダ線の本数が３本の場合は、図４２に示すように、接続変更配線１６１−１が、電位抽出用コンタクトホール１７１ａ，１７１ｂを介して一番左端の活性領域１１２１と左から４番目の活性領域１１２4とを折り返して直列接続し、接続変更配線１６２−１が電位抽出用コンタクトホール１７２ａ，１７２ｂを介して左から２番目の活性領域１１２2と左から５番目の活性領域１１２5とを折り返して直列接続し、接続変更配線１６３−１が電位抽出用コンタクトホール１７３ａ，１７３ｂを介して左から３番目の活性領域１１２3と左から６番目の活性領域１１２6とを折り返して直列接続する、・・・・・のように、２本置きに折り返し直列接続しているが、メアンダ線の本数を４本にするには、３本置きに折り返し直列接続すれば良く、メアンダ線の本数を５本にするには、４本置きに折り返し直列接続すれば良い。なお、図４２に対応する断面構造の図示を省略しているが、基本的にその断面構造は、図１３と同様であり、電位抽出用コンタクトホール１７１ａ，１７１ｂ；１７２ａ，１７２ｂ；１７３ａ，１７４ｂ；・・・・・は、第１導電層（多結晶シリコン層）３の上に設けられた配線変更用絶縁膜１３１中に開口され、第１導電層（多結晶シリコン層）３の一部を選択的に露出している。
【００３１】
第１のメアンダ線の一方の端部は、電位抽出用コンタクトホール１７１iを介して評価用引出し配線１５１iに接続され、他方の端部は、電位抽出用コンタクトホール１７１oを介して評価用引出し配線１５１oに接続される。評価用引出し配線１５１i及び評価用引出し配線１５１oは、それぞれ図示を省略した探針用パッドに接続される。このため、これらの探針用パッドにそれぞれプローバ（探針）の先端を接触して、その間の抵抗を測定すればオープン不良は検出できる。
【００３２】
同様に、第２のメアンダ線の一方の端部は、電位抽出用コンタクトホール１７２iを介して評価用引出し配線１５２iに接続され、他方の端部は、電位抽出用コンタクトホール１７２oを介して評価用引出し配線１５２oに接続される。評価用引出し配線１５２i及び評価用引出し配線１５２oは、それぞれ図示を省略した探針用パッドに接続される。更に、第３のメアンダ線の一方の端部は、電位抽出用コンタクトホール１７３iを介して評価用引出し配線１５３iに接続され、他方の端部は、電位抽出用コンタクトホール１７３oを介して評価用引出し配線１５３oに接続される。評価用引出し配線１５３i及び評価用引出し配線１５３oは、それぞれ図示を省略した探針用パッドに接続される。したがって、対応する探針用パッドにそれぞれプローバ（探針）の先端を接触して、その間の抵抗を測定すればオープン不良は検出できる。
【００３３】
以上のように本発明の実施形態によれば、専用の工程段階評価用マスクの作成をすることなく、ルーチンとして適用している実マスクを使用し、工程段階評価を行いたい工業製品の一部をなす実パターンと対になる、接続変更用のマスクを図４２に示すように、２枚余分に作成することでオープン不良を検出することができる。
【００３４】
近年、微細化が高度になるにつれ、完全良品のマスクを作成することが難しくなりつつある。特に、ＮＡＮＤ型フラッシュメモリでは、図９に示すような１００〜１５０ｎｍ程度、若しくはこれ以下に最小加工寸法Ｆが微細化された細いライン・アンド・スペース・パターンが大量にあるマスクが必要になる。現状の生産品では、このような作成が難しい、細いライン・アンド・スペース・パターンが大量にあるマスクは、マスク内に一定の欠陥を許容して適用していることが多い。
【００３５】
更に、実使用中にマスクが何らかの理由により損傷することがある。例えば、空気中のアンモニア等に起因し、光触媒作用により、隣接するラインをショートする成長性マスク欠陥が生じる場合がある。この成長性マスク欠陥は、洗浄すれば除去可能な場合が多いが、クロム（Ｃｒ）膜や酸化クロム（Ｃｒ2Ｏ3）膜等のマスク材が剥がれる場合があり、その場合は、マスクのものが作り直しになるため、頻繁な洗浄には限界がある。したがって、露光前のマスクの事前チェックが重要となる。しかし、成長性マスク欠陥は随時成長するので、露光前のマスクの事前チェック結果と、半導体ウェハ上への現実に転写した像が同一とならない場合がある。
【００３６】
マスク欠陥を有するマスクを用いて露光すれば、その像が、半導体ウェハ上に転写される。即ち、隣接するラインをショートするマスク欠陥を有するマスクを用いて露光すれば、図１６に示すように、隣接するラインをショートするパターン欠陥１２１が生じる。
【００３７】
本発明の実施の形態では、露光前のマスクの事前チェックにおいて、或いは、半導体ウェハ上に転写されたパターンの任意抽出によるチェックにおいて、パターン欠陥１２１の発生が確認されれば、図１６に示すように、対応する活性領域に対し、電位抽出用コンタクトホールを開口しないようなマスクを用意し、パターン欠陥１２１の影響が及ばないようにできる。
【００３８】
一方、露光前のマスクの事前チェックにおいて、或いは、半導体ウェハ上に転写されたパターンの任意抽出によるチェックにおいて、図４３に示すように、一部の活性領域にパターン欠陥（オープン不良）１２２の発生が確認されれば、対応する活性領域に対し、電位抽出用コンタクトホールを開口しないようなマスクを用意し、パターン欠陥（オープン不良）１２２の影響が及ばないようにできる。即ち、オープン不良１２２の発生した活性領域のストライプに対し、電位抽出用コンタクトホールをはずし、更に、飛び越し配線１６５により、次の周期のメアンダ線に接続するようにすれば、オープン不良１２２の影響を回避できる。図４３のように、１周期分飛び越す場合は、飛び越し配線１６５の長さは、他の接続変更配線１６２−１，１６２−２１，・・・・・，１６２−ｍの長さの約２倍となる。
【００３９】
図４３では１本の活性領域にパターン欠陥（オープン不良）１２２が発生した場合を例示したが、図１６と同様な成長性マスク欠陥によるショート不良が発生すれば、そのショート不良を生じているすべての活性領域のストライプに対し、電位抽出用コンタクトホールをはずし、更に、飛び越し配線１６５により、次の周期のメアンダ線に接続するようにすれば、ショート不良の影響を回避できる。この場合は複数の活性領域のストライプが関与するので、複数本の飛び越し配線が必要になる。又、ショート不良の場合は、２周期分以上飛び越す必要が生じる場合もありうるので、その場合は、飛び越し配線１６５の長さは、接続変更配線１６１−１，１６１−２１，・・・・・，１６１−ｍ；１６２−１，１６２−２１，・・・・・，１６２−ｍ；１６３−１，１６３−２１，・・・・・，１６３−ｍの長さの約３倍以上となる。
【００４０】
このように、本発明の実施形態によれば、実マスクを利用して、マスク上の欠陥にも対応した工程段階評価用パターンを形成することができる。パターン欠陥１２１、１２２は、その程度により、マスク上のパターン自体で致命傷になったりプロセス依存で半導体ウェハ上のパターン不良と組み合わされて致命的な欠陥になる場合が存在する。しかし、本発明の実施形態によれば、生産に適用するマスクでオープン性／ショート性の検査を行えるので、プロセス条件との組み合わせで発生するオープン／ショートもプロセス条件を振る加速試験を行うことにより定期的な検査で、不良の発生を未然に防ぐことができる。
【００４１】
（ワード線形成工程の評価）
前述したＡＡのパターニングまでの工程の後の、ワード線のパターニングまでの通常ルーチンの工程、及びワード線のパターニングに伴う工程段階評価を、図１７〜図２５を用いて説明する。ＡＡのパターニングまでの工程と同様、以下に述べるＮＡＮＤ型フラッシュメモリの製造方法とこれに伴う工程段階評価方法は、一例であり、この変形例を含めて、これ以外の種々の方法により実現可能である。同様に、以下に開示するマスクパターンも一例であり、他の種々のマスクパターンを用いることが可能であることは勿論である。図１７〜図２１のそれぞれにおいて、（ａ）は、図２のデータ転送線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・方向に沿った切断面におけるメモリセルアレイ５２０の一部を示す工程断面図、（ｂ）は図２のＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・方向に沿った切断面におけるメモリセルアレイ５２０の一部を示す工程断面図である。図１７〜図２１のそれぞれにおいて、（ｂ）は隣接する２つのメモリセルカラムの折り返し領域に対応し、それぞれ異なるメモリセルカラムに属する選択トランジスタＱSGk，ＱSGk-1の工程断面図に相当する。
【００４２】
（イ）ＡＡのパターニングに伴う工程段階評価が終了すれば、再び通常ルーチンの工程に戻る。通常ルーチンの工程では、前述の図８に示した断面構造の状態を新たな被処理基体として定義し、この新たな被処理基体に対し、先ず、ＣＶＤ法によって、高誘電材料である酸化アルミニウム（Ａｌ2Ｏ3）膜（アルミナ膜）を導電層間絶縁膜４として、素子分離絶縁膜５の表面と第１導電層３を含む全面に堆積する。なお、導電層間絶縁膜４として用いる「高誘電率の絶縁膜」としては、アルミナ膜以外の種々の絶縁膜が使用可能である。特に、最小加工寸法Ｆが１００ｎｍ以下に微細化された半導体記憶装置では、第１導電層（浮遊ゲート電極）３と第２導電層（制御ゲート電極）７間の結合容量の関係から、ＳｉＯ2膜より比誘電率εrが大きい材料が好ましく、従来のＯＮＯ膜で得られていた比誘電率εr＝５〜５．５と同程度、若しくは更に比誘電率εrが大きい材料が好ましい。例えば、εr＝６であるストロンチウム酸化物（ＳｒＯ）膜、εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜、εr＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εr＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εr＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εr＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εr＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εr＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εr＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが５〜６以上になる組み合わせを選択することが好ましい。実効的な比誘電率εreffが６未満では、従来のＯＮＯ膜と同程度であり、ＯＮＯ膜以上の効果が期待できないが、ＯＮＯ膜を用いる場合を排除する趣旨ではない。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が導電層間絶縁膜４として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。このように、導電層間絶縁膜４として、アルミナ膜以外の種々の絶縁膜が採用可能である。を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００４３】
（ロ）この後、全面にマスク材として第１テトラエチルオルソシリケート（第１ＴＥＯＳ）膜を堆積する。そして、この第１ＴＥＯＳ膜上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、後に選択トランジスタＱSGk，ＱSGk-1ができる領域において、レジストを２００ｎｍ程度の幅で開口し、レジストをエッチングマスクにして第１ＴＥＯＳ膜をＲＩＥ法でエッチングする。その後、レジストを剥離し、第２ＴＥＯＳ膜を６０ｎｍ程度堆積し、ＲＩＥにて第２ＴＥＯＳ膜をエッチングし、図１８（ａ）のように、開口部に側壁を形成する。続いて、第１及び第２ＴＥＯＳ膜をマスクとして、ＲＩＥ又は熱燐酸（Ｈ3ＰＯ4）等の酸化シリコン及びシリコンに対して、大きな選択比を持つエッチャントを用いて、導電層間絶縁膜（Ａｌ2Ｏ3膜）４をエッチングし、選択トランジスタ形成予定領域に図１９（ａ）に示すように、導電層間導通孔４２を開口する。その後、図１９に示すように、第１及び第２ＴＥＯＳ膜を弗酸（ＨＦ）などで除去する。
【００４４】
（ハ）引き続き第２導電層（制御ゲート電極）７となる第２ドープドポリシリコン膜をＣＶＤ法により、導電層間絶縁膜（Ａｌ2Ｏ3膜）４の上部の全面に図２０に示すように堆積し、新たな被処理基体を構成する。通常ルーチンの工程では、この後、周辺回路のトランジスタ部のパターニングの工程が入るが、ここではその説明を省略し、メモリセルアレイ側にのみ着目して説明する。即ち、メモリセルアレイ５２０の第２導電層（制御ゲート電極）７上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、レジストをエッチングマスクにして、メモリセルアレイ５２０の第２ドープドポリシリコン膜７、導電層間絶縁膜（Ａｌ2Ｏ3膜）４、第１ドープドポリシリコン膜３をＲＩＥにてエッチングし、図２１（ａ）に示すように、各メモリセルカラムのメモリセルトランジスタを互いに分離する。図２１（ａ）に示すように、導電層間絶縁膜４の導電層間導通孔４２を介して、選択トランジスタの第２導電層７と第１導電層３とは電気的な導通がなされている。メモリセルトランジスタの分離後、エッチングマスクとして用いたレジストを除去する。この段階の平面図を図２２に示すが、周辺回路にワード配線を接続するための左上がり斜め配線からなる終端中継配線と、左下がり斜め配線からなる終端中継配線とがワード配線の端部にそれぞれ設けられ、微細なライン・アンド・スペース・パターンであるワード配線と周辺回路との接続を容易にする「引き込み部」を構成している。図１及び図２から分かるように、一対の選択ゲート配線ＳＧＤk，ＳＧＤk-1の間に、互いに平行に延伸する３２本のワード線が挟まれている。
【００４５】
（ニ）通常ルーチンの工程がここまで進んだら、工程段階評価のプロセスに移る。即ち、引き続き、図２３に示すようにＣＶＤ法等によってシリコン酸化膜等からなる配線変更用絶縁膜２４１を５０ｎｍから４００ｎｍ程度、第２導電層（多結晶シリコン層）７の上に形成する。次いで、この配線変更用絶縁膜２４１上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、レジストをエッチングマスクにして配線変更用絶縁膜２４１をＲＩＥ法でエッチングする。エッチング後にレジストを除去し、図２４及び図２５の平面図に示すように配線変更用絶縁膜２４１中に、電位抽出用コンタクトホール２１３k-2，２１３k-1，２１３k，２１３k+1，２１３k+2，・・・・，２１３m-2，２１３m-1，２１３m，２１３m+1，２１３m+2，・・・・を第２導電層（多結晶シリコン層）７の一部が選択的に露出するように開口する。図２５に詳細を示すが、偶数番のワード配線２１２k-2，２１２k，２１２k+2，・・・・，２１２m-1，２１２m+1，・・・・のそれぞれの終端中継配線には、電位抽出用コンタクトホール２１３k-2，２１３k，２１３k+2，・・・・，２１３m-1，２１３m+1，・・・・が開口され、奇数番のワード配線２１２k-1，２１２k+1，・・・・，２１２m，２１２m+2，・・・・のそれぞれの終端中継配線には、電位抽出用コンタクトホール２１３k-1，２１３k+1，・・・・，２１３m，２１３m+2，・・・・，２１３m-2が開口され、選択ゲート配線２１２m-2には、電位抽出用コンタクトホール２１３m-2が開口されている。
【００４６】
（ホ）次に、スパッタリング法、真空蒸着法、或いはＡｌ等の金属膜を１００ｎｍから８００ｎｍ程度形成する。次いで、この金属膜上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、更に、レジストをエッチングマスクにして金属膜をＲＩＥ法等でエッチングする。エッチング後にレジストを除去すれば、図２４及び図２５の平面図に示すような評価用引出し配線２２１，２２２，２２３がパターニングされる。評価用引出し配線２２１には、電位抽出用コンタクトホール２１２k-2，２１２k，２１２k+2，・・・・を介して、偶数番のワード配線２１２k-2，２１２k，２１２k+2，・・・・のそれぞれの終端中継配線が接続され、評価用引出し配線２２２には、電位抽出用コンタクトホール２１３k-1，２１３k+1，・・・・，２１３m-2，２１３m，２１３m+2，・・・・を介して、奇数番のワード配線２１２k-1，２１２k+1，・・・・，２１２m，２１２m+2，・・・・のそれぞれの終端中継配線が接続され、評価用引出し配線２２３には、電位抽出用コンタクトホール２１３m-1，２１３m+1，・・・・を介して偶数番のワード配線２１２m-1，２１２m+1，・・・・のそれぞれの終端中継配線と、電位抽出用コンタクトホール２１３m-2，・・・・を介して選択ゲート配線２１２m-2の終端中継配線が接続されている。図２４及び図２５には、評価用引出し配線２２１，２２３・・・・・を集合する探針用パッド２０１も同時に示されている。この探針用パッド２０１は、図３（ｂ）に示した探針用パッド６１１，６１２，・・・・・，６２０に対応するものであり、図示を省略しているが、評価用引出し配線２２２，・・・・・を集合する探針用パッドが図２５の紙面の更に右側に位置するのは勿論である。探針用パッド２０１及び図２５の紙面の更に右側に位置する探針用パッドにそれぞれプローバ（探針）の先端を接触して、その間の抵抗を測定すれば、偶数番のワード配線２１２k-2，２１２k，２１２k+2，・・・・，２１２m-1，２１２m+1，・・・・と、奇数番のワード配線２１２k-1，２１２k+1，・・・・，２１２m，２１２m+2，・・・・とが互いに交叉指状（インターディジタル）に対向したトポロジーで、互いに平行に延伸するワード配線２１２k-2，２１２k-1，２１２k，２
１２k+1，２１２k+2，・・・・，２１２m-1，２１２m，２１２m+1，２１２m+2，・・・・の隣接する指（フィンガー）間の短絡（ショート）不良を検出できる。
【００４７】
以上のように本発明の実施形態によれば、専用の工程段階評価用マスクの作成をすることなく、ルーチンとして適用している実マスクに対し、工業製品の一部をなす実パターンの接続変更用のマスクを２枚余分に作成することで、簡単に短絡（ショート）不良を検出し、工程段階評価をすることができる。
【００４８】
オープン不良は、図４２と同様に、接続変更配線を用いて互いに平行に延伸するワード配線２１２k-2，２１２k-1，２１２k，２１２k+1，２１２k+2，・・・・，２１２m-1，２１２m，２１２m+1，２１２m+2，・・・・・をメアンダ線状に直列接続し、その両端の抵抗を測定すれば良い。
【００４９】
又、露光前のマスクの事前チェックにおいて、或いは、半導体ウェハ上に転写されたパターンの任意抽出によるチェックにおいて、パターン欠陥２３１の発生が確認されれば、図２６に示すように、対応するワード配線に対し、電位抽出用コンタクトホールを開口しないようなマスクを用意し、パターン欠陥２３１の影響が及ばないようにできる。
【００５０】
このように、本発明の実施形態によれば、実マスクを利用して、マスク上の欠陥にも対応した工程段階評価用パターンを形成することができる。パターン欠陥２３１は、その程度により、マスク上のパターン自体で致命傷になったりプロセス依存で半導体ウェハ上のパターン不良と組み合わされて致命的な欠陥になる場合が存在する。しかし、本発明の実施形態によれば、生産に適用するマスクでオープン性／ショート性の検査を行えるので、プロセス条件との組み合わせで発生するオープン／ショートもプロセス条件を振る加速試験を行うことにより定期的な検査で、不良の発生を未然に防ぐことができる。
【００５１】
又、図２４及び図２５等から明らかなように、実マスクと組み合わせて半導体ウェハ上の特定箇所の電気的情報を半導体チップ外部へ取り出すための評価用引出し配線２２１，２２２，２２３，・・・・・のパターン等は、最小加工寸法Ｆに比して十分大きな寸法を許容するパターンであるため、マスク自身の作成が容易であるばかりか、リソグラフィ工程やエッチング工程も容易且つ簡単であり、短時間で処理可能である。
【００５２】
（データ転送線引出し部形成工程の評価）
前述したワード線のパターニングまでの工程の後の、データ転送線引出し部（中継配線）形成までの通常ルーチンの工程、及びデータ転送線引出し部形成に伴う工程段階評価を、図２７〜図３４を用いて説明する。ワード線のパターニングまでの工程と同様、以下に述べるＮＡＮＤ型フラッシュメモリの製造方法とこれに伴う工程段階評価方法は、一例であり、この変形例を含めて、これ以外の種々の方法により実現可能である。同様に、以下に開示するマスクパターンも一例であり、他の種々のマスクパターンを用いることが可能であることは勿論である。
【００５３】
（イ）ワード線のパターニングに伴う工程段階評価が終了すれば、再び通常ルーチンの工程に戻る。通常ルーチンの工程では、前述の図２１に示した断面構造の状態を新たな被処理基体として定義し、この新たな被処理基体に対し、メモリセルトランジスタのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入を行う。更にドーズ量を変えて周辺回路部のトランジスタのソース／ドレイン拡散層のイオン注入、及びコンタクト拡散層のイオン注入等を行う。次に、図２７に示すように、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法により、厚さ１０ｎｍ程度のＳｉＯＦ膜を列方向セル分離絶縁膜（層間絶縁膜）２４として堆積し、セル分離溝で互いに分離したメモリセルトランジスタと選択トランジスタのそれぞれの間を埋め込む。ＨＤＰ法のプラズマ源には、例えば、誘導結合型プラズマ（ＩＣＰ）等が使用可能である。列方向セル分離絶縁膜（層間絶縁膜）２４としては、３．９よりも比誘電率εrの小さい絶縁膜が好ましく、ＳｉＨ2Ｆ2ガスの代わりに、４フッ化珪素（ＳｉＦ4）ガスとモノシラン（ＳｉＨ4）ガス、ジシラン（Ｓｉ2Ｈ6）、ジクロオシラン（ＳｉＨ2Ｃl2）ガス等の混合ガスを使用たＨＤＰ法で、ＳｉＯＦ膜を形成しても良い。或いは、例えば、トリメチルシランを使用するＣＶＤ法を採用し、ＳｉＯＣ膜からなる列方向セル分離絶縁膜（層間絶縁膜）２４を、メモリセルトランジスタと選択トランジスタのそれぞれの間に埋め込んでも良い。又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化シルセスキオキサンポリマー（ＨＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）等を使用する塗布法を採用することが可能である。その後、ＲＩＥ法によるエッチバックを行い、選択トランジスタの間の列方向セル分離絶縁膜（層間絶縁膜）２４を除去する。
【００５４】
（ロ）次に、シリコン窒化膜やシリコン酸窒化膜、又は、酸化アルミニウム膜からなるバリア絶縁膜２２を１０ｎｍから１０００ｎｍの範囲で、メモリセルトランジスタ及び選択トランジスタを含むように、全面に堆積する。バリア絶縁膜２２は、ソース線コンタクトＣＳ，データ転送線コンタクトＣＢ開口に、過剰エッチングを防止するためのエッチングストッパである。層間絶縁膜２３に対してエッチング速度が遅く選択比が取れるバリア絶縁膜２２をエッチング時のストッパ層とし、その後、バリア絶縁膜２２をエッチングで除去することにより、ソース線コンタクトＣＳ及びデータ転送線コンタクトＣＢ開口時の半導体基板１の過剰エッチングを防止できる。又、このバリア絶縁膜２２を堆積する前に、半導体基板１の表面に酸化又は堆積法により１ｎｍから５０ｎｍの範囲のシリコン絶縁膜を作成しても良い。そして、バリア絶縁膜２２の上に、シリコン絶縁膜、シリコン窒化膜やＢＰＳＧ,ＰＳＧなどのシリケードガラス、ＨＳＱやＭＳＱ、フッ素を含まない芳香族炭化水素構造の有機ポリマーなどの絶縁膜からなる層間絶縁膜２３を１０ｎｍ〜１０００ｎｍ程度堆積し、ＣＭＰ等により、その表面を図２７に示すように平坦化し、新たな被処理基体を構成する。
【００５５】
（ハ）次に、リソグラフィ技術によって、新たな被処理基体上にレジストマスクを形成し、これをエッチングマスクとして、層間絶縁膜２３を異方性エッチングし、データ転送線コンタクトＣＢ開口部３２及びソース線コンタクトＣＳ開口部２８を開口する。その後、図２８に示すように、エッチングマスクとしての、レジストを除去する。レジストの除去後にデータ転送線コンタクトＣＢ開口部３２及びソース線コンタクトＣＳ開口部２８のそれぞれの底部のバリア絶縁膜２２をエッチング除去し、データ転送線コンタクトＣＢ開口部３２及びソース線コンタクトＣＳ開口部２８のそれぞれの底部に、半導体基板１の一部を選択的に露出させる。
【００５６】
（ニ）その後、パターニング後、データ転送線コンタクトＣＢ開口部３２及びソース線コンタクトＣＳ開口部２８に、例えばリン（Ｐ）、又は砒素（Ａｓ）等のｎ型不純物を高濃度にドープした多結晶シリコンを、埋め込み材７０として埋め込む。更に、異方性エッチング又はケミカル・ドライ・エッチング（ＣＤＥ）等の等方性エッチングによって図２９に示すように、埋め込み材７０の表面の一部をエッチバックする。
【００５７】
（ホ）次に、図示を省略するが、リソグラフィ技術とＲＩＥによって、層間絶縁膜２３の一部を選択的にエッチングし、基板コンタクトＳＢ開口部を形成する。基板コンタクトＳＢ開口部を形成に用いたレジストを除去後に、新たなレジスト５８を塗布し、リソグラフィ技術とＲＩＥによって、層間絶縁膜２３を選択的にエッチングし、図３０に示すように、埋め込み材７０の上部に、埋め込み溝を形成し、新たな被処理基体とする。埋め込み溝の形成に用いたレジスト５８を除去後、Ｔｉ，Ｔａ，ＴａＮ，ＴｉＮ等のバリアメタル６４を１ｎｍから１００ｎｍの範囲で、例えばスパッタリング法やＣＶＤ法によって、埋め込み溝の内部に堆積する。更に、バリアメタル６４の上に、Ｗ、Ａｌ、Ｃｕ等の金属材料を配線材６９として１０ｎｍから１０００ｎｍの厚さで堆積する。その後、ＣＭＰ法等で図３１に示すように、平坦化し、埋め込み溝の内部に、配線材６９を埋め込み、ソース線及びデータ転送線引出し部をパターニングする。
【００５８】
（ヘ）通常ルーチンの工程がここまで進んだら、工程段階評価のプロセスに移る。即ち、引き続き、図３２に示すようにＣＶＤ法等によってシリコン酸化膜等からなる配線変更用絶縁膜３４１を５０ｎｍから４００ｎｍ程度、配線材６９の上に形成する。図３２に対応する平面図が図３３であり、図３３には、配線材６９からなる平面パターンとして凸型のデータ転送線引出し部（中継配線）３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・が示されている。但し、図３２では、最小加工寸法Ｆとして、データ転送線方向に７Ｆ程度の長さの配線材６９からなるデータ転送線引出し部を示しているが、図３３では、データ転送線方向に２０Ｆ程度のデータ転送線引出し部３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・を示している。平面パターンとして凸型をなす広い部分は、ワード線方向に６Ｆ程度の長さである。データ転送線引出し部３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・の大きさをどの程度とするかは、微細化の程度と対応するプロセスの技術レベルから決定すれば良い。データ転送線引出し部（中継配線）３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・の線幅２Ｆ程度の細いストリップの中央に、図３２の断面図で埋め込み材７０として示したデータ転送線コンタクト３１４p-2，３１４p-1，３１４p，３１４p+1，３１４p+2，・・・・・が接続されている。次いで、この配線変更用絶縁膜３４１上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、レジストをエッチングマスクにして配線変更用絶縁膜３４１をＲＩＥ法でエッチングする。エッチング後にレジストを除去し、図３３の平面図に示すように配線変更用絶縁膜３４１中に、電位抽出用コンタクトホール３１３p-2，３１３p-1，３１３p，３１３p+1，３１３p+2，・・・・・をデータ転送線引出し部３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・の一部が選択的に露出するように開口する。
【００５９】
（ト）次に、スパッタリング法、真空蒸着法、或いはＡｌ等の金属膜を１００ｎｍから８００ｎｍ程度形成する。次いで、この金属膜上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、更に、レジストをエッチングマスクにして金属膜をＲＩＥ法等でエッチングする。エッチング後にレジストを除去すれば、図３３の平面図に二点鎖線で示すような評価用引出し配線３１１n，３１１n+1，・・・・・がパターニングされる。図３４は、評価用引出し配線３１１nの更に上方に位置する評価用引出し配線３１１n-1，・・・・・及び評価用引出し配線３１１n+1の更に下方に位置する評価用引出し配線３１１n+2，３１１n+3，３１１n+4，３１１n+5，・・・・・を含むより広い範囲の上面図であり、奇数番の評価用引出し配線３１１n-1，３１１n+1，３１１n+3，３１１n+5，・・・・・を集合する探針用パッド３１０も同時に示されている（但しｎを偶数と仮定する。）。この探針用パッド３１０は、図３（ｂ）に示した探針用パッド６１１，６１２，・・・・・，６２０に対応するものであり、図示を省略しているが、偶数番の評価用引出し配線３１１n，３１１n+2，３１１n+4，・・・・・を集合する探針用パッドが図３４の紙面の更に右側に位置するのは勿論である。探針用パッド３１０及び図３４の紙面の更に右側に位置する探針用パッドにそれぞれプローバ（探針）の先端を接触して、その間の抵抗を測定すれば、偶数番のデータ転送線引出し部３１２p-2，３１２p，３１２p+2，・・・・・と、奇数番のデータ転送線引出し部３１２p-1，３１２p+1，・・・・・とが互いに交叉指状（インターディジタル）に対向したトポロジーで、互いに隣接するデータ転送線引出し部３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・間の短絡（ショート）不良を検出できる。
【００６０】
以上のように本発明の実施形態によれば、専用の工程段階評価用マスクの作成をすることなく、ルーチンとして適用している実マスクに対し、工業製品の一部をなす実パターンの接続変更用のマスクを２枚余分に作成することで、簡単に短絡（ショート）不良を検出し、工程段階評価をすることができる。
【００６１】
オープン不良は、図４２と同様に、接続変更配線を用いてデータ転送線引出し部３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2，・・・・・をメアンダ線状に直列接続し、その両端の抵抗を測定すれば良い。
【００６２】
又、露光前のマスクの事前チェックにおいて、或いは、半導体ウェハ上に転写されたパターンの任意抽出によるチェックにおいて、パターン欠陥３３１の発生が確認されれば、図３５に示すように、対応するデータ転送線引出し部に対し、電位抽出用コンタクトホールを開口しないようなマスクを用意し、パターン欠陥３３１の影響が及ばないようにできる。
【００６３】
このように、本発明の実施形態によれば、実マスクを利用して、マスク上の欠陥にも対応した工程段階評価用パターンを形成することができる。パターン欠陥３３１は、その程度により、マスク上のパターン自体で致命傷になったりプロセス依存で半導体ウェハ上のパターン不良と組み合わされて致命的な欠陥になる場合が存在する。しかし、本発明の実施形態によれば、生産に適用するマスクでオープン性／ショート性の検査を行えるので、プロセス条件との組み合わせで発生するオープン／ショートもプロセス条件を振る加速試験を行うことにより定期的な検査で、不良の発生を未然に防ぐことができる。
【００６４】
又、図３３及び図３４等から明らかなように、実マスクと組み合わせて半導体ウェハ上の特定箇所の電気的情報を半導体チップ外部へ取り出すための評価用引出し配線３１１n-2，３１１n-1，３１１n，３１１n+1，３１１n+2，３１１n+3，３１１n+4，３１１n+5，・・・・・のパターン等は、最小加工寸法Ｆに比して十分大きな寸法を許容するパターンであるため、マスク自身の作成が容易であるばかりか、リソグラフィ工程やエッチング工程も容易且つ簡単であり、短時間で処理可能である。
【００６５】
（データ転送線形成工程の評価）
前述したデータ転送線引出し部（中継配線）形成後の、データ転送線形成までの通常ルーチンの工程、及びデータ転送線形成に伴う工程段階評価を、図３６〜図４０を用いて説明する。データ転送線引出し部形成までの工程と同様、以下に述べるＮＡＮＤ型フラッシュメモリの製造方法とこれに伴う工程段階評価方法は、一例であり、この変形例を含めて、これ以外の種々の方法により実現可能である。同様に、以下に開示するマスクパターンも一例であり、他の種々のマスクパターンを用いることが可能であることは勿論である。
【００６６】
（イ）データ転送線引出し部（中継配線）形成の工程段階評価が終了すれば、再び通常ルーチンの工程に戻る。通常ルーチンの工程では、前述の図３１の断面構造の状態を新たな被処理基体として定義し、この新たな被処理基体に対し、ノンドープシリコン絶縁膜、ＢＰＳＧ、ＰＳＧ，ＨＳＱ、ＭＳＱやＳｉＬＫ等の絶縁膜からなる層間絶縁膜２３を１０ｎｍ〜１０００ｎｍ程度堆積する。層間絶縁膜２３の上にレジスト５８を塗布し、リソグラフィ技術によってビアコンタクト１６の形成用にレジスト５８をパターニングする。このパターニングされたレジスト５８をエッチングマスクとして、ＲＩＥにより、層間絶縁膜２３を選択的にエッチングし、図３６に示すように、ビアコンタクト開口部３４を開口する。
【００６７】
（ロ）ビアコンタクト開口部３４の開口に用いたレジスト５８除去後、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタル６４を１ｎｍから１００ｎｍの範囲で、例えばスパッタリング法やＣＶＤ法によってビアコンタクト開口部３４内に堆積する。その後に、Ｗ、Ａｌ、Ｃｕ等の金属材料を１０ｎｍから１０００ｎｍの厚さでビアコンタクト開口部３４内に堆積し、ＣＭＰ等でエッチバックし平坦化し、図３７に示すように、ビアコンタクト開口部３４内にビアコンタクト１６を埋め込み、新たな被処理基体とする。
【００６８】
（ハ）その後、例えば、Ａｌ、Ａｌ，Ｃｕ等の金属膜を１０ｎｍ〜１０００ｎｍ程度、層間絶縁膜２３の上全面に堆積する。金属膜の上にレジストを塗布し、リソグラフィ技術によってレジストをパターニングする。このパターニングされたレジストをエッチングマスクとして、ＲＩＥにより、金属膜を選択的にエッチングし、図３８に示すように、短冊状のデータ転送線（ビット線ＢＬ）４１２r-1を形成する。なお、データ転送線４１２r-1をＣｕで形成する場合は、層間絶縁膜２３の表面にダマシン溝を形成し、このダマシン溝にＣｕ配線を埋め込めば良い。図３９の断面図には１本のデータ転送線４１２r-1が示されているが、図４０には、縦方向（列方向）に平行に延伸する複数のストライプ状のデータ転送線４１２r-2，４１２r-1，４１２r，４１２r+1，４１２r+2，・・・・・が示されている。
【００６９】
（ニ）通常ルーチンの工程がここまで進んだら、工程段階評価のプロセスに移る。即ち、引き続き、図３９に示すようにＣＶＤ法等によってシリコン酸化膜等からなる配線変更用絶縁膜４０１を５０ｎｍから４００ｎｍ程度、データ転送線４１２r-1の上に形成する。次いで、この配線変更用絶縁膜４０１上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、レジストをエッチングマスクにして配線変更用絶縁膜４０１をＲＩＥ法でエッチングする。エッチング後にレジストを除去し、図４０の平面図に示すように配線変更用絶縁膜４０１中に、電位抽出用コンタクトホール４１３r-2，４１３r-1，４１３r，４１３r+1，４１３r+2，・・・・・をデータ転送線４１２r-2，４１２r-1，４１２r，４１２r+1，４１２r+2，・・・・・の一部が選択的に露出するように開口する。
【００７０】
（ホ）次に、スパッタリング法、真空蒸着法、或いはＡｌ等の金属膜を１００ｎｍから８００ｎｍ程度形成する。次いで、この金属膜上に、レジスト（図示せず）を塗布し、リソグラフィ技術によりレジストを露光現像し、更に、レジストをエッチングマスクにして金属膜をＲＩＥ法等でエッチングする。エッチング後にレジストを除去すれば、図４０に示すような評価用引出し配線４１１q-2，４１１q-1，４１１q，４１１q+1，・・・・・がパターニングされる。図４０には、奇数番の評価用引出し配線４１１q-1，４１１q+1，・・・・・を集合する探針用パッド４１０も同時に示されている（但しｑを偶数と仮定する。）。この探針用パッド４１０は、図３（ｂ）に示した探針用パッド６１１，６１２，・・・・・，６２０に対応するものであり、図示を省略しているが、偶数番の評価用引出し配線４１１q-2，４１１q，・・・・・を集合する探針用パッドが図４０の紙面の更に右側に位置するのは勿論である。探針用パッド４１０及び図４０の紙面の更に右側に位置する探針用パッドにそれぞれプローバ（探針）の先端を接触して、その間の抵抗を測定すれば、偶数番のデータ転送線４１２r-2，４１２r，４１２r+2，・・・・・と、奇数番のデータ転送線４１２r-1，４１２r+1，・・・・・とが互いに交叉指状（インターディジタル）に対向したトポロジーで、互いに隣接するデータ転送線４１２r-2，４１２r-1，４１２r，４１２r+1，４１２r+2，・・・・・間の短絡（ショート）不良を検出できる。
【００７１】
以上のように本発明の実施形態によれば、専用の工程段階評価用マスクの作成をすることなく、ルーチンとして適用している実マスクに対し、工業製品の一部をなす実パターンの接続変更用のマスクを２枚余分に作成することで、簡単に短絡（ショート）不良を検出し、工程段階評価をすることができる。
【００７２】
オープン不良は、図４２と同様に、接続変更配線を用いてデータ転送線４１２r-2，４１２r-1，４１２r，４１２r+1，４１２r+2，・・・・・をメアンダ線状に直列接続し、その両端の抵抗を測定すれば良い。又、露光前のマスクの事前チェックにおいて、或いは、半導体ウェハ上に転写されたパターンの任意抽出によるチェックにおいて、パターン欠陥４３１の発生が確認されれば、図４１に示すように、対応するデータ転送線に対し、電位抽出用コンタクトホールを開口しないようなマスクを用意し、パターン欠陥４３１の影響が及ばないようにできる。
【００７３】
このように、本発明の実施形態によれば、実マスクを利用して、マスク上の欠陥にも対応した工程段階評価用パターンを形成することができる。パターン欠陥４３１は、その程度により、マスク上のパターン自体で致命傷になったりプロセス依存で半導体ウェハ上のパターン不良と組み合わされて致命的な欠陥になる場合が存在する。しかし、本発明の実施形態によれば、生産に適用するマスクでオープン性／ショート性の検査を行えるので、プロセス条件との組み合わせで発生するオープン／ショートもプロセス条件を振る加速試験を行うことにより定期的な検査で、不良の発生を未然に防ぐことができる。
【００７４】
又、図４０の平面図等から明らかなように、実マスクと組み合わせて半導体ウェハ上の特定箇所の電気的情報を半導体チップ外部へ取り出すための評価用引出し配線４１１q-2，４１１q-1，４１１q，４１１q+1，・・・・・のパターン等は、最小加工寸法Ｆに比して十分大きな寸法を許容するパターンであるため、マスク自身の作成が容易であるばかりか、リソグラフィ工程やエッチング工程も容易且つ簡単であり、短時間で処理可能である。
【００７５】
なお、データ転送線形成に伴う工程段階評価の後、再び通常ルーチンの工程に戻る。図３８に示したデータ転送線４１２r-1の形成工程の後は、通常ルーチンでは、シリコン絶縁膜、シリコン窒化膜、ＢＰＳＧ,ＰＳＧ、ＨＳＱ、ＭＳＱ、或いはフッ素を含まない芳香族炭化水素構造の有機ポリマー等の種々の絶縁膜からなる層間絶縁膜２３を１０ｎｍ〜１０００ｎｍ程度堆積する。そして、リソグラフィ技術によって、第２のビアコンタクト用開口部のパターニングを行う。ビアコンタクト１７用開口部のパターニングに用いたレジストを除去後Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタルを第２のビアコンタクト用開口部の内に堆積した後に、Ｗ、Ａｌ、Ｃｕ等の金属材料を第２のビアコンタクト用開口部の内に埋め込み、ＣＭＰ等で平坦化し、図５に示すようなビアコンタクト１７を形成する。ビアコンタクト１７を形成した後に配線材として、Ａｌ、Ａｌ，Ｃｕを１０〜１０００ｎｍ程度堆積し、リソグラフィ技術とＲＩＥ法により、図４及び図５に示す第二のソース線ＳＬ２を形成する（第二のソース線ＳＬ２は、全面に形成したり、非常に広いパターンとして形成可能であるので、工程段階評価は、一般には不要である。）。なお、ビアコンタクト１７と第二のソース線ＳＬ２の導電性材料を同時に堆積し、同時にパターニングすることでプロセス工程の簡略化をしても良い。この後、例えば、プラズマ堆積法によって形成したシリコン窒化膜８をソース線ＳＬ２上に例えば、０.０５〜２.０μｍ程度堆積する。更にシリコン窒化膜８の上に、シリコン窒化膜やポリイミド膜等の絶縁膜２３をパッシベーション膜として形成すれば、図４及び図５に示すＮＡＮＤ型フラッシュメモリが完成する。
【００７６】
（その他の実施の形態）
上記のように、ＮＡＮＤ型フラッシュメモリの製造方法を例示して、本発明の実施の形態を説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではなく、ＮＡＮＤ型のフラッシュメモリ以外のＡＮＤ型のフラッシュメモリやＤＩＮＯＲ型フラッシュメモリ等にも同様に適用可能であり、更にはＤＲＡＭやＳＲＡＭ等の他の種々の半導体記憶装置等にも、適用可能であり、上記の開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７７】
一般には、半導体記憶装置が最も微細な加工が要求される場合が多いため、上記において、半導体記憶装置を例示したが、半導体記憶装置に限定される必要はなく、ペタフロップス超級の高速論理集積回路やテラヘルツ帯の通信用集積回路等、微細加工が必要な種々の半導体集積回路等の種々の工業製品に、本発明の技術的思想は適用可能である。又、微細パターンを有する工業製品であれば、半導体集積回路以外でも、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子等種々の工業製品の製造方法に適用できることは、上記説明から容易に理解できるであろう。
【００７８】
図１６，図２６，図３５，図４１では、パターン欠陥１２１，２３１，３３１，４３１が発見された場合は、電位抽出用コンタクトホールの開口場所を、パターン欠陥１２１，２３１，３３１，４３１を有するパターンを回避して選択する例を示したが、電位抽出用コンタクトホールの開口場所の選択ではなく、評価用引出し配線を迂回させること等によっても等価な効果が得られることは勿論である。又、実マスクのマスク欠陥を検査する工程により、マスク欠陥が発見された場合に、同様に、電位抽出用コンタクトホールの開口場所を、マスク欠陥を有するパターンを回避して選択するのではなく、評価用引出し配線を迂回させること等によっても等価な効果が得られることは勿論である。
【００７９】
図４２では、接続変更配線１６１−１，１６１−２１，・・・・・，１６１−ｍで接続された第１のメアンダ線、接続変更配線１６２−１，１６２−２１，・・・・・，１６２−ｍで接続された第２のメアンダ線、接続変更配線１６３−１，１６３−２１，・・・・・，１６３−ｍで接続された第３のメアンダ線をそれぞれ形成する例を示したが、ライン・アンド・スペース・パターンの端部を周期的に接続し、本体パターンそのものをメアンダ線として構成しておけば、接続変更配線１６１−１，１６１−２１，・・・・・，１６１−ｍ；１６２−１，１６２−２１，・・・・・，１６２−ｍ；１６３−１，１６３−２１，・・・・・，１６３−ｍ等は不要となる。例えば、後の工程でメアンダ線を形成する接続部のパターンを削除できる場合は、このような本体パターンそのものをメアンダ線として構成する手法も有効である。この場合、先にオープン不良の検査をし、その後、メアンダ線を形成する接続部のパターンを削除してから、ショート不良の検査をする手順になろう。
【００８０】
又、配線変更用絶縁膜をルーチン工程の絶縁膜と共用することも、場合により可能である。例えば、図３２に示した配線変更用絶縁膜３４１は、図３６に示す層間絶縁膜２３と共用にすることも可能である。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態に係る工業製品の製造方法を説明するに好適な例として、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の論理的な回路構成を示すブロック図である。
【図２】図１に示した半導体記憶装置のメモリセルアレイの一部の物理的なレイアウトパターン構成を示す模式的な平面図である。
【図３】図３（ａ）は、図１に対応して、本発明の実施の形態に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の半導体チップ上での物理的な配置を示す模式的な平面図で、図３（ｂ）は、その実施の形態に係る工業製品の製造方法（半導体記憶装置の製造方法）において、各製造プロセスの段階毎に必要に応じて用いられる工程段階評価用パターンの一例を示す平面図である。
【図４】図２のデータ転送線に沿った方向で切断したメモリセルアレイの一部（ＮＡＮＤセルカラム）を示す断面図である。
【図５】図２のワード線に沿った方向で切断したメモリセルアレイの一部を示す断面図である。
【図６】本発明の第１の実施の形態に係る工業製品の製造方法を説明するために、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の製造方法を例に示す、通常ルーチンの工程断面図である。
【図７】通常ルーチンの工程において、図６に示す段階の後の工程を説明する工程断面図である。
【図８】通常ルーチンの工程において、図７に示す段階の後の工程を説明する工程断面図である。
【図９】通常ルーチンの工程で図８に示す段階が終了した後の平面パターンを示す上面図である。
【図１０】通常ルーチンの工程で図８に示す段階が終了した後、図８に示す段階までの工程段階評価をするために、配線変更用絶縁膜を形成した状態を説明する工程断面図である。
【図１１】図８に示す段階までの工程段階評価をするために、図１０に示す配線変更用絶縁膜に電位抽出用コンタクトホールを開口した状態を説明する工程断面図である。
【図１２】図１１に対応する上面図である。
【図１３】図８に示す段階までの工程段階評価をするために、図１１に示した電位抽出用コンタクトホールを介して、活性領域に評価用引出し配線を接続した状態を説明する工程断面図である。
【図１４】図１３に対応する、工程段階評価用パターン（ショート不良検出用パターン）の上面図である。
【図１５】図１４の評価用引出し配線の更に上方に位置する評価用引出し配線、及び更に下方に位置する評価用引出し配線を含むより広い範囲の、工程段階評価用パターン（ショート不良検出用パターン）の上面図である。
【図１６】図８に示す段階までの工程の途中のいずれかで、パターン欠陥（ショート不良）が発生した場合、そのパターン欠陥の影響を受けないように工夫した、工程段階評価用パターン（ショート不良検出用パターン）の一例を示す上面図である。
【図１７】通常ルーチンの工程において、図８に示す段階の後の工程を説明する工程断面図である。
【図１８】通常ルーチンの工程において、図１７に示す段階の後の工程を説明する工程断面図である。
【図１９】通常ルーチンの工程において、図１８に示す段階の後の工程を説明する工程断面図である。
【図２０】通常ルーチンの工程において、図１９に示す段階の後の工程を説明する工程断面図である。
【図２１】通常ルーチンの工程において、図８に示す段階の後の工程を説明する工程断面図である。
【図２２】図２１に対応する上面図である。
【図２３】図２１に示す段階の後、追加マスクを用いた一連の工程により、工程段階評価用パターン（ショート不良検出用パターン）を形成した状態を説明する工程断面図である。
【図２４】図２３に対応する工程段階評価用パターン（ショート不良検出用パターン）の上面図である。
【図２５】図２４の一部を詳細に説明する工程段階評価用パターン（ショート不良検出用パターン）の拡大上面図である。
【図２６】図２１に示す段階までの工程の途中のいずれかで、パターン欠陥が発生した場合、そのパターン欠陥の影響を受けないように工夫した、図２４に対応する工程段階評価用パターンの上面図である。
【図２７】通常ルーチンの工程において、図２１に示す段階の後の工程を説明する工程断面図である。
【図２８】通常ルーチンの工程において、図２７に示す段階の後の工程を説明する工程断面図である。
【図２９】通常ルーチンの工程において、図２８に示す段階の後の工程を説明する工程断面図である。
【図３０】通常ルーチンの工程において、図２９に示す段階の後の工程を説明する工程断面図である。
【図３１】通常ルーチンの工程において、図３０に示す段階の後の工程を説明する工程断面図である。
【図３２】図３１に示す段階の後、追加マスクを用いた一連の工程により、工程段階評価用パターン（ショート不良検出用パターン）を形成した状態を説明する工程断面図である。
【図３３】図３２に対応する、工程段階評価用パターン（ショート不良検出用パターン）の上面図である。
【図３４】図３３の評価用引出し配線の更に上方に位置する評価用引出し配線、及び更に下方に位置する評価用引出し配線を含むより広い範囲の、工程段階評価用パターン（ショート不良検出用パターン）の上面図である。
【図３５】図３１に示す段階までの工程の途中のいずれかで、パターン欠陥が発生した場合、そのパターン欠陥の影響を受けないように工夫した、図３３に対応する工程段階評価用パターンの上面図である。
【図３６】通常ルーチンの工程において、図３１に示す段階の後の工程を説明する工程断面図である。
【図３７】通常ルーチンの工程において、図３６に示す段階の後の工程を説明する工程断面図である。
【図３８】通常ルーチンの工程において、図３７に示す段階の後の工程を説明する工程断面図である。
【図３９】図３８に示す段階の後、追加マスクを用いた一連の工程により、工程段階評価用パターン（ショート不良検出用パターン）を形成した状態を説明する工程断面図である。
【図４０】図３９に対応する、工程段階評価用パターン（ショート不良検出用パターン）の上面図である。
【図４１】図３８に示す段階までの工程の途中のいずれかで、パターン欠陥が発生した場合、そのパターン欠陥の影響を受けないように工夫した、図４０に対応する工程段階評価用パターンの上面図である。
【図４２】図８に示す段階の後、追加マスクを用いた一連の工程により、工程段階評価用パターン（オープン不良検出用パターン）を形成した状態を説明する上面図である。
【図４３】図８に示す段階までの工程の途中のいずれかで、パターン欠陥（オープン不良）が発生した場合、そのパターン欠陥の影響を受けないように工夫した、工程段階評価用パターン（オープン不良検出用パターン）の一例を示す上面図である。
【符号の説明】
【００８３】
１…半導体基板（Ｓｉ基板）
２…トンネル酸化膜（ゲート絶縁膜）
３…第１導電層（第１ドープドポリシリコン膜）
４…導電層間絶縁膜
５…素子分離絶縁膜
７…第２導電層（第２ドープドポリシリコン膜）
８…シリコン窒化膜
１４…データ転送線引出し部
１６…ビアコンタクト（第１ビアコンタクト）
１７…ビアコンタクト（第２ビアコンタクト）
１８…拡散層
２２…バリア絶縁膜
２３、２４…層間絶縁膜
２８…ソース線コンタクトＣＳ開口部
３２…データ転送線コンタクトＣＢ開口部３２
３４…ビアコンタクト開口部
４１…素子分離溝
４２…導電層間導通孔
５８…レジスト
６４…バリアメタル
６９…配線材
７０…埋め込み材
１０１…マスク膜
１１０，２０１，３１０、４１０…探針用パッド
１１１i-1，１１１i，１１１i+1，１１１i+2，１１１i+3，１１１i+4；１５１i，１５１o；１５２i，１５２o；１５３i，１５３o；２２１〜２２３；３１１n-2，３１１n-1，３１１n，３１１n+1，３１１n+2，３１１n+3，３１１n+4，３１１n+5；４１１q-2，４１１q-1，４１１q，４１１q+1…評価用引出し配線
１１２j-2，１１２j-1，１１２j，１１２j+1，１１２j+2…活性領域
１１３j-2，１１３j-1，１１３j，１１３j+1，１１３j+2；１７１i，１７１ａ，１７１ｂ，１７１o；１７２i，１７２ａ，１７２ｂ，１７２o；１７３i，１７３ａ，１７３ｂ，１７３o；２１３k-2，２１３k-1，２１３k，２１３k+1，２１３k+2，２１３m-2，２１３m-1，２１３m，２１３m+1，２１３m+2；３１３p-2，３１３p-1，３１３p，３１３p+1，３１３p+2；４１３r-2，４１３r-1，４１３r，４１３r+1，４１３r+2…電位抽出用コンタクトホール
１２１、２３１、３３１、４３１…パターン欠陥（ショート不良）
１２２…パターン欠陥（オープン不良）
１３１、２４１、３４１，４０１…配線変更用絶縁膜
１６１−１〜１６１−ｍ，１６２−１〜１６２−ｍ，１６３−１〜１６３−ｍ…接続変更配線
２１２k-2，２１２k-1，２１２k，２１２k+1，２１２k+2，２１２m-1，２１２m，２１２m+1，２１２m+2…ワード配線
２１２m-2…選択ゲート配線
３１２p-2，３１２p-1，３１２p，３１２p+1，３１２p+2…データ転送線引出し部
３１４p-2，３１４p-1，３１４p，３１４p+1，３１４p+2…データ転送線コンタクト
４１２r-2，４１２r-1，４１２r，４１２r+1，４１２r+2…データ転送線
５２０…メモリセルアレイ
５２１…周辺回路（トップ・ページバッファ）
５２２…周辺回路（ボトム・ページバッファ）
５２３…周辺回路（レフト・ロウデコーダ／チャージポンプ）
５２４…周辺回路（ライト・ロウデコーダ／チャージポンプ）
６０２…周辺回路
６１１〜６２０…探針用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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