(57)【要約】      （修正有）【課題】配線性悪化を抑えることができる半導体集積回路。【解決手段】中位配線層Ｍ３、下位ヴィアＶｉａ１、及び上位ヴィアＶｉａ３は、平面方向から見て、上位配線層Ｍ４及び下位配線層Ｍ１のそれぞれの配線によって潰れる配線トラック（×印）の範囲内に配される。下位ヴィアＶｉａ１は、４列１行型の矩形状に収まるように配される。上位ヴィアＶｉａ３は、２列２行型の矩形状に収まるように配される。上位ヴィアＶｉａ３よりなるヴィアユニットの平面方向から見たときの中心（＋印）は、下位配線層Ｍ１と上位配線層Ｍ４の交差部に配される。下位ヴィアＶｉａ１よりなるヴィアユニットの平面方向から見たときの中心（＋印）は、上位ヴィアＶｉａ３よりなるヴィアユニットの平面方向から見たときの中心と所定量ずれている。【選択図】            図１
2006202824.tif 000002
【特許請求の範囲】
【請求項１】
互いに電位の異なる第１の電位と第２の電位の１対の配線を有する第１の配線層と、
前記第１の配線層と異なる層に配されるとともに、前記第１の電位と前記第２の電位の１対の配線を有する第２の配線層と、
前記第１の配線層と前記第２の配線層の間に配される１又は複数の中位配線層と、
を備え、
前記第１の配線層の１対の配線は、所定の間隔をおいて平行に配され、
前記第２の配線層の１対の配線は、配線トラックを有効にできる最小の間隔をおいて平行に配され、
前記第１の配線層の配線は、前記第２の配線層の配線と直交し、
前記第１の配線層と前記第２の配線層の同電位の配線同士は、前記中位配線層及びヴィアを介して電気的に接続され、
前記中位配線層は、平面方向から見て、前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配され、
前記中位配線層と前記第１の配線層の配線を接続する第１のヴィアの数は、ｍ個（ｍは１以上の整数）であり、
前記中位配線層と前記第２の配線層の配線を接続する第２のヴィアの数は、ｍ個（ｍは１以上の整数）であり、
前記第１のヴィアは、平面方向から見て、前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まるように配され、
前記第２のヴィアは、平面方向から見て、前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まるように配され、
前記第２のヴィアよりなるヴィアユニットの平面方向から見たときの中心は、前記第１の配線層と前記第２の配線層の交差部に配され、
前記第１のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心は、前記第２のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心よりも、前記第２の配線層の前記第２の電位の配線側に所定量ずれていることを特徴とする半導体集積回路。
【請求項２】
第１の電位側の配線と接続する前記第１のヴィアと、第２の電位側の配線と接続する前記第１のヴィアとは、前記第２の配線層の配線方向と同じ方向の同一軸上に配されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記中位配線層は、前記第２の配線層の１対の配線の一方又は双方に重なるように配されることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記中位配線層は、２層以上よりなり、
前記中位配線層間は、第３のヴィアによって接続され、
前記第３のヴィアは、平面方向から見て前記第１のヴィアと重なる位置に配され、
前記第２の配線層から１段下の前記中位配線層の配線長は、前記第２の配線層から１段下以外の前記中位配線層の配線長以上であることを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路。
【請求項５】
前記中位配線層は、２層以上よりなり、
前記中位配線層間は、第３のヴィアによって接続され、
前記第３のヴィアは、平面方向から見て前記第１のヴィアと重なる位置に配され、
前記第２の配線層から１段下の前記中位配線層の配線幅は、前記第２の配線層から１段下以外の前記中位配線層の配線幅以上であることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項６】
前記第２の配線層の１段下の前記中位配線層は、平面方向から見て、矩形状若しくはＴ字形状又はＬ字形状に形成されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体集積回路。
【請求項７】
互いに電位の異なる第１の電位と第２の電位の１対の配線が所定の間隔をおいて平行に配された第１の配線層と、前記第１の配線層と異なる層に配されるとともに、前記第１の電位と前記第２の電位の１対の配線が配線トラックを有効にできる最小の間隔をおいて平行に配され、かつ、前記第１の配線層の配線と直交する第２の配線層と、を生成する工程と、
前記第２の配線層及び前記第１の配線層の交差部及び配線幅を抽出する工程と、
抽出した交差部及び配線幅に係る情報に基づいて、前記第１の配線層と前記第２の配線層の間に配されるとともに、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配される１又は複数の中位配線層と、前記中位配線層と前記第１の配線層の配線を接続するｍ個（ｍは１以上の整数）の第１のヴィアと、前記中位配線層と前記第２の配線層の配線を接続するｍ個（ｍは１以上の整数）の第２のヴィアと、を生成する工程と、
を含み、
前記第２のヴィアを生成する工程では、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まり、かつ、前記第２のヴィアよりなるヴィアユニットの平面方向から見たときの中心が前記第１の配線層と前記第２の配線層の交差部に配されるように前記第２のヴィアを生成し、
前記第１のヴィアを生成する工程では、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まり、かつ、前記第１のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心が前記第２のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心よりも前記第２の配線層の前記第２の電位の配線側に所定量ずれるよう前記第１のヴィアを生成することを特徴とするレイアウト方法。
【請求項８】
互いに電位の異なる第１の電位と第２の電位の１対の配線が所定の間隔をおいて平行に配された第１の配線層と、前記第１の配線層と異なる層に配されるとともに、前記第１の電位と前記第２の電位の１対の配線が配線トラックを有効にできる最小の間隔をおいて平行に配され、かつ、前記第１の配線層の配線と直交する第２の配線層と、を生成する第１の生成部と、
前記第２の配線層及び前記第１の配線層の交差部及び配線幅を抽出する抽出部と、
抽出した交差部及び配線幅に係る情報に基づいて、前記第１の配線層と前記第２の配線層の間に配されるとともに、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配される１又は複数の中位配線層と、前記中位配線層と前記第１の配線層の配線を接続するｍ個（ｍは１以上の整数）の第１のヴィアと、前記中位配線層と前記第２の配線層の配線を接続するｍ個（ｍは１以上の整数）の第２のヴィアと、を生成する第２の生成部と、
を備え、
前記第２の生成部は、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まり、かつ、前記第２のヴィアよりなるヴィアユニットの平面方向から見たときの中心が前記第１の配線層と前記第２の配線層の交差部に配されるように前記第２のヴィアを生成し、
前記第２の生成部は、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まり、かつ、前記第１のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心が前記第２のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心よりも前記第２の配線層の前記第２の電位の配線側に所定量ずれるよう前記第１のヴィアを生成することを特徴とするレイアウト装置。
【請求項９】
互いに電位の異なる第１の電位と第２の電位の１対の配線が所定の間隔をおいて平行に配された第１の配線層と、前記第１の配線層と異なる層に配されるとともに、前記第１の電位と前記第２の電位の１対の配線が配線トラックを有効にできる最小の間隔をおいて平行に配され、かつ、前記第１の配線層の配線と直交する第２の配線層と、を生成するステップと、
前記第２の配線層及び前記第１の配線層の交差部及び配線幅を抽出するステップと、
抽出した交差部及び配線幅に係る情報に基づいて、前記第１の配線層と前記第２の配線層の間に配されるとともに、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配される１又は複数の中位配線層と、前記中位配線層と前記第１の配線層の配線を接続するｍ個（ｍは１以上の整数）の第１のヴィアと、前記中位配線層と前記第２の配線層の配線を接続するｍ個（ｍは１以上の整数）の第２のヴィアと、を生成するステップと、
をレイアウト装置で実行させ、
前記第２のヴィアを生成するステップでは、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まり、かつ、前記第２のヴィアよりなるヴィアユニットの平面方向から見たときの中心が前記第１の配線層と前記第２の配線層の交差部に配されるように前記第２のヴィアを生成させ、
前記第１のヴィアを生成するステップでは、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まり、かつ、前記第１のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心が前記第２のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心よりも前記第２の配線層の前記第２の電位の配線側に所定量ずれるよう前記第１のヴィアを生成させることを特徴とするレイアウトプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に異なる電位の１対の配線を有する３層以上の配線層がヴィアによって接続された配線構造を有する半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラムに関し、特に、配線性悪化を抑えることができる半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラムに関する。
【背景技術】
【０００２】
ＬＳＩチップ等の半導体集積回路内部において、電圧降下（ＩＲ−Ｄｒｏｐ）による遅延変動が原因の誤動作やエレクトロマイグレーション（ＥＭ）による故障等の防止のため、半導体集積回路内部の電源配線構造を強化する必要がある。電源配線構造の強化は、配線幅、ヴィア数等を調整することにより行われる。
【０００３】
半導体集積回路内部の電源配線構造の強化を図る従来技術として、データパスの設計時に、前記データパスの上層の電源幹線から、前記データパスに接続する電源ヴィアの必要個数をあらかじめ計算して記憶手段に記憶する電源ヴィア必要数計算ステップと、チップレベルでの電源配線時に、前記記憶手段に記憶されている電源ヴィアの必要個数を参照し、前記データパスに接続する電源ヴィアの個数が前記必要個数を満たしているか否かをチェックする電源ヴィアチェックステップと、を含むエレクトロマイグレーション検証方法がある（図１２参照；特許文献１参照）。この方法によれば、チップ設計完了時点でのチップレベルＥＭ検証処理を実施することを不用とし、チップレベルＥＭ検証処理でエラーが出た場合の電源配線への後戻りをなくし、設計期間の短縮、設計効率の向上を図ることができるというものである。
【０００４】
また、従来の一般的な電源配線処理では、半導体集積回路を設計するレイアウト装置（ＣＡＤ装置）を用いて、所定のプログラムに基づいて、以下のような処理が自動的に行われる。図１３のように、電源配線前処理（例えば、チップレベル配置処理）を行い（ステップＣ１）、異なる電位の１対の電源配線（例えば、ＶＤＤ、ＧＮＤ）を有する各配線層（例えば、Ｍ１、Ｍ４）を所定の配線幅（例えば、Ｍ４を配線幅Ａ、Ｍ１を配線幅ａ）で平行に生成し（ステップＣ２〜Ｃ５）、各配線層の配線の交差部を抽出し、ヴィア配線処理（例えば、Ｍ２、Ｍ３、Ｖｉａ１〜３の生成）を行い（ステップＣ６）、電源配線後処理（例えば、電源ヴィアチェック処理、チップレベル配線処理）を行う（ステップＣ７）。ここで、Ｍ１〜Ｍ４に係る配線層（金属配線層）について、下層側から順に、Ｍ１は第１の配線層、Ｍ２は第２の配線層、Ｍ３は第３の配線層、Ｍ４は第４の配線層を表している。また、ヴィア配線処理では、Ｍ１とＭ４の間を接続するために、Ｍ１−Ｍ４の交差部及びその近傍を含む領域において、対応する電位の電源配線ごとに、Ｍ２と、Ｍ３と、Ｍ１とＭ２を接続するＶｉａ１と、Ｍ２とＭ３を接続するＶｉａ２と、Ｍ３とＭ４を接続するＶｉａ３と、を生成する処理が行われる。
【０００５】
従来の一般的な電源配線処理では、Ｍ１−Ｍ４間においてＶｉａ１〜３の配置がそれぞれ４個必要な場合について、図１４〜１７に示すような配線構造が得られる。図１４は、４列１行型のヴィアユニット（複数のヴィアよりなるユニット）の幅（横方向の幅）がＭ４の配線幅以上になった場合の構造例である。図１５は、Ｍ４の配線幅を４列１行型のヴィアユニットの幅まで太くした場合の構造例である。図１６は、Ｍ４に係る１対の電源配線を２組生成し、２列１行型のヴィアユニットを４個生成した場合の構造例である。図１７は、Ｍ１の配線幅を太くして２列２行型のヴィアユニットを生成した場合の構造例である。ここで、従来の電源配線処理におけるヴィア配線処理では、平面方向から見て、Ｖｉａ１よりなる第１のヴィアユニット、Ｖｉａ２よりなる第２のヴィアユニット、及びＶｉａ３よりなる第３のヴィアユニットのそれぞれの中心を一致させ、かつ、当該中心が下位配線層（Ｍ１）と上位配線層（Ｍ４）の交差部の領域内に配されるように、Ｖｉａ１、Ｖｉａ２及びＶｉａ３が生成される。また、図１４〜１７における格子状の線は、配線トラックであり、半導体集積回路の配線構造を設計する際の補助線である。また、中位配線層（Ｍ２、Ｍ３）は上位配線層（Ｍ４）よりも下層に生成されるが、説明の便宜上、図１４〜１７では、Ｍ４よりもＭ２及びＭ３を上層に示している。なお、図１４〜１７において、「＋」印はＶｉａ１、Ｖｉａ２又はＶｉａ３よりなるヴィアユニットの平面方向から見たときの中心を示し、「×」印は下位配線層（Ｍ１）及び上位配線層（Ｍ４）並びにヴィア（Ｖｉａ１〜３）によって潰れる配線トラックを示している。
【０００６】
【特許文献１】特開２００２−２４３１３号公報
【特許文献２】特開平９−２１２６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術において、半導体集積回路内部の電源配線構造を強化した結果、半導体集積回路内部において配線として有効な配線リソース（トラック数）が減少してしまうという問題がある。
【０００８】
また、特許文献１に記載の発明は、電源配線の必要なヴィア数をあらかじめ確保しＥＭ耐性を保証することが可能であるが、配線性を向上させることができないおそれがあるため、チップサイズの増大を招くといった問題がある。
【０００９】
また、図１４〜１７に記載の構造例（Ｍ１−Ｍ４間においてＶｉａ１〜３を４個配置が必要な場合の例）では、以下のような問題がある。図１４に記載の構造例の場合、平面方向から見たときのヴィアユニットの幅が上位配線層（Ｍ４）の配線幅よりも大きいため、ヴィア並びに下位配線層（Ｍ１）及び上位配線層（Ｍ４）によって潰れる配線トラックが増えてしまい、有効配線リソースが減少する。図１５に記載の構造例の場合、Ｍ４の配線幅が太いため、有効配線リソースが減少する。図１６に記載の構造例の場合、ＥＭを悪化させないために必要な配線間の各ヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３）のヴィア数を４個確保しようとすると、Ｍ４に係る配線の本数が増加するため、Ｍ４の有効配線リソースが減少する。図１７に記載の構造例の場合、Ｍ１が太くなり、Ｍ１の有効配線リソースが減少するとともに、Ｍ１のＶＤＤ配線と、Ｍ１のＧＮＤ配線の領域内に形成する配線の処理が困難になり、セルサイズが増大してしまう。
【００１０】
本発明の課題は、配線性悪化を抑えることができる半導体集積回路、レイアウト方法、レイアウト装置及びレイアウトプログラムを提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の視点においては、半導体基板上に異なる電位の１対の配線を有する３層以上の配線層がヴィアによって接続された配線構造を有する半導体集積回路において、互いに電位の異なる第１の電位と第２の電位の１対の配線を有する第１の配線層と、前記第１の配線層と異なる層に配されるとともに、前記第１の電位と前記第２の電位の１対の配線を有する第２の配線層と、前記第１の配線層と前記第２の配線層の間に配される１又は複数の中位配線層と、を備え、前記第１の配線層の１対の配線は、所定の間隔をおいて平行に配され、前記第２の配線層の１対の配線は、配線トラックを有効にできる最小の間隔をおいて平行に配され、前記第１の配線層の配線は、前記第２の配線層の配線と直交し、
前記第１の配線層と前記第２の配線層の同電位の配線同士は、前記中位配線層及びヴィアを介して電気的に接続され、前記中位配線層は、平面方向から見て、前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配され、
前記中位配線層と前記第１の配線層の配線を接続する第１のヴィアの数は、ｍ個（ｍは１以上の整数）であり、前記中位配線層と前記第２の配線層の配線を接続する第２のヴィアの数は、ｍ個（ｍは１以上の整数）であり、前記第１のヴィアは、平面方向から見て、前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まるように配され、前記第２のヴィアは、平面方向から見て、前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まるように配され、前記第２のヴィアよりなるヴィアユニットの平面方向から見たときの中心は、前記第１の配線層と前記第２の配線層の交差部に配され、前記第１のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心は、前記第２のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心よりも、前記第２の配線層の前記第２の電位の配線側に所定量ずれていることを特徴とする。
【００１２】
本発明の第２の視点においては、半導体基板上に異なる電位の１対の配線を有する３層以上の配線層がヴィアによって接続された配線構造を有する半導体集積回路のレイアウト方法において、互いに電位の異なる第１の電位と第２の電位の１対の配線が所定の間隔をおいて平行に配された第１の配線層と、前記第１の配線層と異なる層に配されるとともに、前記第１の電位と前記第２の電位の１対の配線が配線トラックを有効にできる最小の間隔をおいて平行に配され、かつ、前記第１の配線層の配線と直交する第２の配線層と、を生成する工程と、前記第２の配線層及び前記第１の配線層の交差部及び配線幅を抽出する工程と、抽出した交差部及び配線幅に係る情報に基づいて、前記第１の配線層と前記第２の配線層の間に配されるとともに、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配される１又は複数の中位配線層と、前記中位配線層と前記第１の配線層の配線を接続するｍ個（ｍは１以上の整数）の第１のヴィアと、前記中位配線層と前記第２の配線層の配線を接続するｍ個（ｍは１以上の整数）の第２のヴィアと、を生成する工程と、を含み、前記第２のヴィアを生成する工程では、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まり、かつ、前記第２のヴィアよりなるヴィアユニットの平面方向から見たときの中心が前記第１の配線層と前記第２の配線層の交差部に配されるように前記第２のヴィアを生成し、前記第１のヴィアを生成する工程では、平面方向から見て前記第２の配線層及び前記第１の配線層のそれぞれの配線によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まり、かつ、前記第１のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心が前記第２のヴィアよりなるヴィアユニットのうち前記第１の電位用のヴィアユニットの平面方向から見たときの中心よりも前記第２の配線層の前記第２の電位の配線側に所定量ずれるよう前記第１のヴィアを生成することを特徴とする。
【００１３】
なお、前記レイアウト方法は、レイアウト装置（コンピュータ、ＣＡＤ装置）でプログラムを実行することで、その機能が実現される。この場合、該プログラムを記録した記録媒体（磁気ディスク、磁気テープ、光ディスク、あるいは半導体メモリ等）から、該プログラムをコンピュータに読み出して実行することで、本発明を実施することができる。
【発明の効果】
【００１４】
本発明（請求項１−９）によれば、第１の配線層及び第２の配線層の配線、並びにヴィアユニットによって潰れる配線トラックを最小限に抑えることが可能となり、有効配線リソース（配線トラック数）を増加（配線性を向上）させることができる。また、ヴィア数を削減することなく実現可能であるため、ＥＭ耐性を悪化させることなく実現可能である。
【００１５】
また、本発明（請求項１−９）によれば、配線性の向上によって、レイアウトの収束性の向上（ＴＡＴ短縮）、チップサイズの増加の抑制、及びコスト削減を図ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態１について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体集積回路の配線構造を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＡ−Ａ´間、（ｂ）はＢ−Ｂ´間の部分断面図である。なお、図２では、Ｖｉａ３は本来見えない位置にあるが、説明の便宜上、示している。また、図１における格子状の線は、配線トラック（配線グリッド）であり、半導体集積回路の配線構造を設計する際の補助線である。さらに、図１において、「＋」印は上位配線層（Ｍ４）と接続するヴィア（Ｖｉａ３）よりなるヴィアユニットの平面方向から見たときの中心を示し、「×」印は上位配線層（Ｍ４）と接続するヴィア（Ｖｉａ３）以外のヴィア（Ｖｉａ１、Ｖｉａ２）によって潰れる配線トラックを示している。
【００１７】
実施形態１に係る半導体集積回路の配線構造では、下層側から順に、第１の配線層にある配線（Ｍ１）、第２の配線層（Ｍ２）、第３の配線層（Ｍ３）、第４の配線層（Ｍ４）が配されている。各配線層（Ｍ１〜Ｍ４）は、積層方向に所定の間隔をおいて配され、各配線層（Ｍ１〜Ｍ４）の間には、層間絶縁膜（図示せず）が配されることになる。図１及び図２では、Ｍ１が下位配線層、Ｍ４が上位配線層となる。なお、ここでは、便宜上、Ｍ１を下位配線層、Ｍ４を上位配線層としているが、Ｍ１を上位配線層、Ｍ４を下位配線層としてもよい。各配線層（Ｍ１〜Ｍ４）は、互いに異なる電位（ＶＤＤ、ＧＮＤ等）の１対の電源配線を有する。各配線層（Ｍ１〜Ｍ４）に係る１対の電源配線は、所定の間隔をおいて平行に配される。上位配線層（Ｍ４）に係る１対の配線については、配線トラックを有効にできる最小の間隔（最小配線間隔）をおいて平行に配される。なお、各配線層（Ｍ１〜Ｍ４）に係る１対の電源配線の配線幅は、互いに同一であっても異なっていてもよい。各配線層（Ｍ１〜Ｍ４）のＶＤＤ配線（第１の配線）は、ＶＤＤ側のＶｉａ１〜３によって電気的に接続されており、各配線層（Ｍ１〜Ｍ４）のＧＮＤ配線（第２の配線）、及びＧＮＤ側のＶｉａ１〜３と分離している。各配線層（Ｍ１〜Ｍ４）のＧＮＤ配線（第２の配線）は、ＧＮＤ側のＶｉａ１〜３によって電気的に接続されており、各配線層（Ｍ１〜Ｍ４）のＶＤＤ配線（第１の配線）、及びＶＤＤ側のＶｉａ１〜３と分離している。また、上位配線層にある配線（Ｍ４）と下位配線層にある配線（Ｍ１）とは、平面方向から見て、互いに直交している。図示されている中位配線層（Ｍ２、Ｍ３）は、下位配線層（Ｍ１）と上位配線層（Ｍ４）を電気的に接続するため配線層である。上位配線層（Ｍ４）の１段下の中位配線層（Ｍ３）は、平面方向から見て、上位配線層（Ｍ４）によって潰れる配線トラックの範囲内であって、下位配線層（Ｍ１）と上位配線層（Ｍ４）の交差部を含む領域に配される。上位配線層（Ｍ４）の１段下以外の中位配線層（Ｍ２）は、平面方向から見て、上位配線層（Ｍ４）によって潰れる配線トラックの範囲内であって、上位配線層（Ｍ４）の１対の配線の双方又は一方を含む領域に配される。上位配線層（Ｍ４）の１段下の中位配線層（Ｍ３）の配線長は、上位配線層（Ｍ４）の１段下以外の中位配線層（Ｍ２）の配線長以上であることが好ましい。上位配線層（Ｍ４）の１段下の中位配線層（Ｍ３）の配線幅は、上位配線層（Ｍ４）の１段下以外の中位配線層（Ｍ２）の配線幅以上であることが好ましい。また、中位配線層（Ｍ２、Ｍ３）は、平面方向から見て、下位配線層（Ｍ１）の配線方向に沿って配される。なお、中位配線層（Ｍ３）は、図１では、平面方向から見て矩形状に形成されているが、Ｔ字形状（図３（ａ）参照）やＬ字形状（図３（ｂ）参照）に形成されていてもよい。
【００１８】
各電源配線層（Ｍ１〜Ｍ４）の間には、ヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３）が配される。Ｖｉａ１、Ｖｉａ２、Ｖｉａ３は、下位配線層（Ｍ１）及び上位配線層（Ｍ４）によって潰れる配線トラック上の所定の位置（図１の「×」印参照）に（各ヴィアが複数個の場合には所定の間隔をおいて）配される。第１のヴィア（Ｖｉａ１）は、下位配線層（Ｍ１）と中位配線層（Ｍ２）の間に、ＶＤＤ側及びＧＮＤ側のそれぞれにｍ個（ｍは１以上の整数；図１においては４個）ずつ配され、平面方向から見て、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ；図１においては４列１行）の矩形状に収まるように配され、Ｍ１とＭ２とを電気的に接続する。ＶＤＤ配線を接続するＶｉａ１と、ＧＮＤ配線を接続するＶｉａ１と、は、上位配線層（Ｍ４）の配線方向と同じ方向の同一軸上に配される。Ｖｉａ２は、中位配線層（Ｍ２）と中位配線層（Ｍ３）の間に、ＶＤＤ側及びＧＮＤ側のそれぞれにｍ個（ｍは１以上の整数；図１においては４個）配され、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ；図１においては４列１行）の矩形状に収まるように配され、Ｍ２とＭ３とを電気的に接続する。Ｖｉａ２は、平面方向から見て、Ｖｉａ１と重なる位置に配される。Ｖｉａ２（Ｍ２、Ｍ３間に配されるヴィア）よりなるヴィアユニット（図１では４列１行型のヴィアユニット）の平面方向から見たときの中心は、Ｖｉａ１（Ｍ１、Ｍ２間に配されるヴィア）よりなるヴィアユニット（図１では４列１行型のヴィアユニット）の平面方向から見たときの中心と一致し、平面方向から見て、下位配線層にある配線（Ｍ１）と中位配線層（Ｍ２、Ｍ３）とが重なる領域内に配される。Ｖｉａ３は、中位配線層（Ｍ３）と上位配線層（Ｍ４）の間に、ＶＤＤ側及びＧＮＤ側のそれぞれにｍ個（ｍは１以上の整数；図１においては４個）配され、ｎ列ｋ行型（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ；図１においては２列２行）の矩形状に収まるように配され、Ｍ３とＭ４とを電気的に接続する。Ｖｉａ１及びＶｉａ２よりなるヴィアユニットの平面方向から見たときの中心は、Ｖｉａ３よりなるヴィアユニットの平面方向から見たときの中心からずれた位置に配される。つまり、上位配線層（Ｍ４）と接続するヴィア以外のヴィア（Ｖｉａ１又はＶｉａ２）よりなるヴィアユニットの平面方向から見たときの中心は、上位配線層（Ｍ４）と接続するヴィア（Ｖｉａ３）よりなるヴィアユニット（図１では２列２行型のヴィアユニット）の平面方向から見たときの中心からずれた位置に配される。なお、ヴィア（Ｖｉａ１又はＶｉａ２）よりなるヴィアユニットのうちＶＤＤ側のヴィアユニットの平面方向から見たときの中心は、ヴィア（Ｖｉａ３）よりなるヴィアユニットのうちＶＤＤ側のヴィアユニットの平面方向から見たときの中心よりも、上位配線層（Ｍ４）のＧＮＤ配線側にずれている。また、ヴィア（Ｖｉａ１又はＶｉａ２）よりなるヴィアユニットのうちＧＮＤ側のヴィアユニットの平面方向から見たときの中心は、ヴィア（Ｖｉａ３）よりなるヴィアユニットのうちＧＮＤ側のヴィアユニットの平面方向から見たときの中心よりも、上位配線層（Ｍ４）のＶＤＤ配線側にずれている。上位配線���（Ｍ４）と接続するヴィア（Ｖｉａ３）よりなるヴィアユニットの平面方向から見たときの中心は、平面方向から見て少なくとも下位配線層（Ｍ１）と、上位配線層（Ｍ４）の１段下の中位配線層（Ｍ３）と、上位配線層（Ｍ４）と、が重なる領域内に配される。なお、上位配線層（Ｍ４）と接続するヴィア（Ｖｉａ３）よりなるヴィアユニットの平面方向から見たときの中心は、上位配線層（Ｍ４）の１段下以外の中位配線層（Ｍ２）の領域内に配されないこともある（図４、５及び７参照）。また、Ｖｉａ１、Ｖｉａ２、Ｖｉａ３は、ＶＤＤ側及びＧＮＤ側のそれぞれに対応して配される。
【００１９】
実施形態１によれば、電源配線のＥＭ耐性を悪化させることなく、有効な配線リソースが潰れるのを最小限に抑えることができる。つまり、ヴィアの個数を減少させずに、有効配線リソースが確保され、配線性を向上させることができる。
【００２０】
（実施形態２）
本発明の実施形態２について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体集積回路の配線構造を模式的に示した部分平面図である。図５は、本発明の実施形態２に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＣ−Ｃ´間、（ｂ）はＤ−Ｄ´間の部分断面図である。なお、図４における格子状の線は、配線トラック（配線グリッド）であり、半導体集積回路の配線構造を設計する際の補助線である。さらに、図４において、「＋」印は上位配線層（Ｍ４）と接続するヴィア（Ｖｉａ３）よりなるヴィアユニットの平面方向から見たときの中心を示し、「×」印は上位配線層（Ｍ４）と接続するヴィア（Ｖｉａ３）以外のヴィア（Ｖｉａ１、Ｖｉａ２）によって潰れる配線トラックを示している。実施形態２は、Ｖｉａ１〜３が異なる電位ごとにそれぞれ２個（２列１行で２個）の場合の例である。２個以外にも、３、４、５、６…個のように、各配線層間のヴィア（Ｖｉａ１〜３）の個数は適宜設定することができる。実施形態２によれば、実施形態１と同様の作用効果を奏する。
【００２１】
（実施形態３）
本発明の実施形態３について図面を用いて説明する。図６は、本発明の実施形態３に係る半導体集積回路の配線構造を模式的に示した部分平面図である。図７は、本発明の実施形態３に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＥ−Ｅ´間、（ｂ）はＦ−Ｆ´間の部分断面図である。なお、図６における格子状の線は、配線トラック（配線グリッド）であり、半導体集積回路の配線構造を設計する際の補助線である。さらに、図６において、「＋」印は上位配線層（Ｍ５）と接続するヴィア（Ｖｉａ４）よりなるヴィアユニットの平面方向から見たときの中心を示し、「×」印は上位配線層（Ｍ５）と接続するヴィア（Ｖｉａ４）以外のヴィア（Ｖｉａ２、Ｖｉａ３）によって潰れる配線トラックを示している。実施形態３は、Ｖｉａ２〜４が異なる電位ごとにそれぞれ２個（１列２行で２個）の場合の例である。上位配線層（Ｍ５）と接続するヴィア（Ｖｉａ４）よりなるヴィアユニット（１列２行型のヴィアユニット）の平面方向から見たときの中心は、Ｖｉａ２（又はＶｉａ３）よりなるヴィアユニットの平面方向から見たときの中心から縦方向にずれた位置に配される。なお、ヴィア（Ｖｉａ４）よりなるヴィアユニットのうちＶＤＤ側のヴィアユニットの平面方向から見たときの中心は、ヴィア（Ｖｉａ２）よりなるヴィアユニットのうちＶＤＤ側のヴィアユニットの平面方向から見たときの中心よりも、上位配線層（Ｍ５）のＧＮＤ配線側にずれている。また、ヴィア（Ｖｉａ４）よりなるヴィアユニットのうちＧＮＤ側のヴィアユニットの平面方向から見たときの中心は、ヴィア（Ｖｉａ２）よりなるヴィアユニットのうちＧＮＤ側のヴィアユニットの平面方向から見たときの中心よりも、上位配線層（Ｍ５）のＶＤＤ配線側にずれている。ヴィアユニットの平面方向から見たときの中心のずらし方向は、左右、上下、斜め等、適宜設定することができる。実施形態３によれば、実施形態１と同様の作用効果を奏する。
【００２２】
（実施形態４）
本発明の実施形態４について図面を用いて説明する。図８は、本発明の実施形態４に係る半導体集積回路の配線構造を模式的に示した部分平面図である。図９は、本発明の実施形態４に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＧ−Ｇ´間、（ｂ）はＨ−Ｈ´間の部分断面図である。なお、図８における格子状の線は、配線トラック（配線グリッド）であり、半導体集積回路の配線構造を設計する際の補助線である。さらに、図８において、「＋」印は上位配線層（Ｍ６）と接続するヴィア（Ｖｉａ５）よりなるヴィアユニットの平面方向から見たときの中心を示し、「×」印は上位配線層（Ｍ６）と接続するヴィア（Ｖｉａ５）以外のヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３、Ｖｉａ４）によって潰れる配線トラックを示している。実施形態４は、電源配線層が６層（Ｍ１〜Ｍ６）の場合の例である。６層だけでなく電源配線層を３層以上で適宜設定することができる。実施形態４によれば、実施形態１と同様の作用効果を奏する。
【００２３】
（実施形態５）
本発明の実施形態５について図面を用いて説明する。図１０は、本発明の実施形態５に係る半導体集積回路の配線構造を模式的に示した部分平面図であり、（ａ）は上位配線層（Ｍ６）に接続されるヴィア以外のヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３、Ｖｉａ４）の位置が標準位置のもの、（ｂ）は上位配線層（Ｍ６）に接続されるヴィア以外のヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３、Ｖｉａ４）の位置を左側にずらしたもの、（ｃ）は上位配線層（Ｍ６）に接続されるヴィア以外のヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３、Ｖｉａ４）の位置を右側にずらしたものである。なお、図１０では、上位配線層（Ｍ６）に接続されるＶｉａ５は当該Ｖｉａ５よりなるヴィアユニットの平面方向から見たときの中心が「＋」印の位置に固定されたものなので、説明の便宜上、Ｖｉａ５を省略している。また、上位配線層（Ｍ６）の１段下の中位配線層（Ｍ５）を点線で表している。また、図１０における格子状の線は、配線トラック（配線グリッド）であり、半導体集積回路の配線構造を設計する際の補助線である。さらに、図１０において、「×」印は上位配線層（Ｍ６）と接続するヴィア（Ｖｉａ５）以外のヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３、Ｖｉａ４）によって潰れる配線トラックを示している。実施形態５は、上位配線層（Ｍ６）に接続されるヴィア以外のヴィア（Ｖｉａ１〜４）の位置を左右に所定量ずらしたものである。上位配線層（Ｍ６）に接続されるヴィア以外のヴィア（Ｖｉａ１〜４）は、上位配線層（Ｍ６）及び下位配線層（Ｍ１）によって潰れる配線トラックの範囲内に配置されれば、ずれ量（偏心量）を適宜設定することができる。このとき、ＶＤＤ配線と接続するヴィア（Ｖｉａ１〜４）と、ＧＮＤ配線と接続するヴィア（Ｖｉａ１〜４）とは、上位配線層（Ｍ６）の配線方向と同じ方向の同一軸上に配される。これに対応して、上位配線層（Ｍ６）の１段下の中位配線層（Ｍ５）以外の中位配線層（Ｍ２〜Ｍ４）も左右にずれることになる。言い換えると、中位配線層（Ｍ２〜Ｍ４）は、上位配線層（Ｍ６）の１対の配線の一方又は双方に重なるように配される。また、これに対応して上位配線層（Ｍ６）の１段下の中位配線層（Ｍ５）の長さが調整されることになる。実施形態５によれば、実施形態１と同様の作用効果を奏する。
【００２４】
（実施形態６）
本発明の実施形態６について図面を用いて説明する。図１１は、本発明の実施形態６に係る半導体集積回路の配線構造のレイアウト方法を模式的に示したフローチャートである。実施形態６のレイアウト方法では、半導体集積回路を設計するレイアウト装置（ＣＡＤ装置）を用いて、レイアウトプログラムを実行することで、以下のようなステップが自動的に行われる。
【００２５】
まず、電源配線前処理（例えば、チップレベル配置処理）を行う（ステップＡ１）。次に、異なる電位（ＶＤＤ、ＧＮＤ）の１対の電源配線よりなる上位配線層（例えば、Ｍ４）を所定の配線幅（例えば、Ｍ４のＶＤＤを配線幅Ａ、Ｍ４のＧＮＤを配線幅Ｂ）で最小配線間隔（配線トラックを有効にできる最小の間隔）をおいて平行に生成する（ステップＡ２〜Ａ３）。次に、異なる電位（ＶＤＤ、ＧＮＤ）の１対の電源配線よりなる下位配線層にある配線（例えば、Ｍ１）を、平面方向から見て上位配線層にある配線（例えば、Ｍ４）と直交するようにして、所定の配線幅（例えば、Ｍ１のＶＤＤ、ＧＮＤともに配線幅ａ）で所定の間隔をおいて平行に生成する（ステップＡ４〜Ａ５）。次に、Ｍ１−Ｍ４の交差部及び配線幅を抽出し、抽出した交差部及び配線幅に係る情報に基づいてヴィア配線処理を行う（ステップＡ６）。その後、電源配線後処理（例えば、電源ヴィアチェック処理、チップレベル配線処理）を行う（ステップＡ７）。
【００２６】
ここで、ヴィア配線処理では、レイアウト装置に記憶されたヴィア配線データＤ１から、抽出した交差部及び配線幅に係る情報に対応する配線パターンに係る情報を読み出して、以下のような処理が行われる。なお、ヴィア配線データは、Ｍ１−Ｍ４の交差部及び配線幅に係る情報に対応したヴィア（Ｖｉａ１、Ｖｉａ２、Ｖｉａ３）及び中位配線層（Ｍ２、Ｍ３）の配置パターン（例えば、実施形態１〜５に示すような配置パターン）を規定したデータである。
【００２７】
まず、異なる電位の電源配線ごとに、上位配線層（Ｍ４）に接続するｍ個のヴィア（Ｖｉａ３）を生成する（ステップＢ１）。ここで、Ｖｉａ３は、下位配線層（Ｍ１）及び上位配線層（Ｍ４）によって潰れる配線トラックの範囲内に配されるとともに、ｎ列ｋ行型（ｎ、ｋはそれぞれ１以上の整数かつｎ×ｋ≧ｍ）の矩形状に収まり、かつ、当該ヴィア（Ｖｉａ３）よりなるヴィアユニットの平面方向から見たときの中心が下位配線層（Ｍ１）と上位配線層（Ｍ４）の交差部に配されるように生成される。
【００２８】
次に、異なる電位の電源配線ごとに、上位配線層（Ｍ４）以外の配線層（Ｍ１、Ｍ２、Ｍ３）間で配線層（Ｍ１、Ｍ２、Ｍ３）と接続するｍ個のヴィア（Ｖｉａ１、Ｖｉａ２）を生成する（ステップＢ２）。ここで、Ｖｉａ１、Ｖｉａ２は、下位配線層（Ｍ１）及び上位配線層（Ｍ４）によって潰れる配線トラックの範囲内に配されるとともに、ｊ列ｈ行型（ｊ、ｈはそれぞれ１以上の整数かつｊ×ｈ≧ｍ）の矩形状に収まり、かつ、上位配線層（Ｍ４）に接続するヴィア（Ｖｉａ３）よりなるヴィアユニットの平面方向から見たときの中心から、上位配線層（Ｍ４）に接続するヴィア以外のヴィア（Ｖｉａ１、２）よりなるヴィアユニットの平面方向から見たときの中心が所定量（偏心量）ずれるように生成される。
【００２９】
次に、異なる電位の電源配線ごとに、上位配線層（Ｍ４）の１段下の中位配線層（Ｍ３）を生成する（ステップＢ３）。ここで、Ｍ３は、対応する電位に係るヴィア（Ｖｉａ２、Ｖｉａ３）と接続するように、平面方向から見て、下位配線層（Ｍ１）及び上位配線層（Ｍ４）によって潰れる配線トラックの範囲内であって、下位配線層（Ｍ１）と上位配線層（Ｍ４）の交差部を含む領域に生成される。
【００３０】
次に、異なる電位の電源配線ごとに、上位配線層（Ｍ４）の１段下以外の中位配線層（Ｍ２）を生成する（ステップＢ４）。ここで、Ｍ２は、対応する電位に係るヴィア（Ｖｉａ１、Ｖｉａ２）と接続するように、平面方向から見て、下位配線層（Ｍ１）及び上位配線層（Ｍ４）によって潰れる配線トラックの範囲内であって、下位配線層（Ｍ１）と上位配線層（Ｍ４）の交差部の近傍に生成される。なお、ステップＢ１〜Ｂ４は、順序を変えて行ってもよい。
【００３１】
実施形態６によれば、電源配線のＥＭ耐性を悪化させることなく、有効な配線リソースが潰れるのを最小限に抑えることができる半導体集積回路の配線構造を自動的に生成することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態１に係る半導体集積回路の配線構造を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）は（図１の）Ａ−Ａ´間、（ｂ）は（図１の）Ｂ−Ｂ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体集積回路の配線構造の変形例を模式的に示した部分平面図であり、（ａ）はＭ３をＴ字形状としたもの、（ｂ）はＭ３をＬ字形状としたものである。
【図４】本発明の実施形態２に係る半導体集積回路の配線構造を模式的に示した部分平面図である。
【図５】本発明の実施形態２に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＣ−Ｃ´間、（ｂ）はＤ−Ｄ´間の部分断面図である。
【図６】本発明の実施形態３に係る半導体集積回路の配線構造を模式的に示した部分平面図である。
【図７】本発明の実施形態３に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＥ−Ｅ´間、（ｂ）はＦ−Ｆ´間の部分断面図である。
【図８】本発明の実施形態４に係る半導体集積回路の配線構造を模式的に示した部分平面図である。
【図９】本発明の実施形態４に係る半導体集積回路の配線構造を模式的に示した部分断面図であり、（ａ）はＧ−Ｇ´間、（ｂ）はＨ−Ｈ´間の部分断面図である。
【図１０】本発明の実施形態５に係る半導体集積回路の配線構造を模式的に示した部分平面図であり、（ａ）は上位配線層に接続されるヴィア以外のヴィアの位置が標準位置のもの、（ｂ）は上位配線層に接続されるヴィア以外のヴィアの位置を左側にずらしたもの、（ｃ）は上位配線層に接続されるヴィア以外のヴィアの位置を右側にずらしたものである。
【図１１】本発明の実施形態６に係る半導体集積回路の配線構造のレイアウト方法を模式的に示したフローチャートである。
【図１２】従来のエレクトロマイグレーション検証方法の処理を説明するためのフローチャートである。
【図１３】従来の電源配線処理を説明するためのフローチャートである。
【図１４】従来の電源配線処理による４列１行型のヴィアユニットの幅がＭ４の配線幅以上になった場合の構造を模式的に示した部分平面図である。
【図１５】従来の電源配線処理によるＭ４の配線幅を４列１行型のヴィアユニットの幅まで太くした場合の構造を模式的に示した部分平面図である。
【図１６】従来の電源配線処理によるＭ４に係る１対の電源配線を２組生成し、２列１行型のヴィアユニットを４個生成した場合の構造を模式的に示した部分平面図である。
【図１７】従来の電源配線処理によるＭ１の配線幅を太くして２列２行型のヴィアユニットを生成した場合の構造を模式的に示した部分平面図である。
【符号の説明】
【００３３】
Ｍ１  第１の配線層
Ｍ２  第２の配線層
Ｍ３  第３の配線層
Ｍ４  第４の配線層
Ｍ５  第５の配線層
Ｍ６  第６の配線層
Ｖｉａ１  第１のヴィア
Ｖｉａ２  第２のヴィア
Ｖｉａ３  第３のヴィア
Ｖｉａ４  第４のヴィア
Ｖｉａ５  第５のヴィア
Ｄ１  ヴィア配線データ
１０１  ＤＰ設計
１０２  ＤＰ  ＥＭ設計処理
１０３  ＤＰへの電源Ｖｉａ必要数計算処理
１０４  Ｃｈｉｐレベル配置処理
１０５  電源配線処理
１０６  電源Ｖｉａチェック処理
１０７  Ｃｈｉｐレベル配線
１１１  ＤＰライブラリ
１１２  ＥＭライブラリ
【図１】
2006202824.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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