(57)【要約】【課題】  高い耐圧を有し且つ低いオン抵抗を有するノーマリオン型の半導体素子を提供する。【解決手段】  ゲート電極９のドレイン層６側の端部と、チャネル領域７とドレイン層６との間の接合面との間は、距離ｘ（ｘ＞０）がとられている。チャネル領域７は、ゲート電極９の直下の部分がチャネルとして機能し、右側の領域がドレイン層６の拡張領域として機能する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
この半導体層に形成される第２導電型の第１領域と、
前記半導体層に形成され前記半導体層よりも高い不純物濃度を有する第１導電型の第２領域と、
前記第２領域上に形成される第２導電型の第３領域と、
前記第１領域及び前記第３領域と両端において接合し且つ前記第１領域及び前記第３領域より低い不純物濃度を有するように形成され前記第１領域の拡張領域及びチャネル領域として機能する第４領域と、
前記第１領域と前記第４領域との間の接合位置に対して所定の距離を空けるように前記第４領域上に絶縁膜を介して形成される制御電極と
を備えたことを特徴とする半導体素子。
【請求項２】
前記第４領域の不純物総量が０．５×１０１２［ｃｍ-２］以上である請求項１記載の半導体素子。
【請求項３】
前記第４領域の不純物総量の最適値が０．８×１０１２［ｃｍ-２］以上１．５×１０１２［ｃｍ-２］以下であり、前記所定の距離の最適値が８［μｍ］以上である請求項１記載の半導体素子。
【請求項４】
前記半導体層は、半導体基板上に絶縁膜層を介して形成されたＳＯＩ構造ウエハである請求項１記載の半導体素子。
【請求項５】
前記制御電極を覆う位置に配置された、前記第１領域又は前記第３領域に接続された金属電極、若しくはフローティング状態に保たれた金属電極を備えていることを特徴とする請求項１記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、更に詳しくは、ノーマリオン型の半導体素子の構造に関する。
【背景技術】
【０００２】
パワー系のＭＯＳＦＥＴ等の半導体素子には、高い耐圧と低いオン抵抗を有することが要求される。しかし、高耐圧化と低オン抵抗化を同時に達成することは容易ではない。
エンハンスメント型（ノーマリオフ）のＭＯＳＦＥＴでは、高耐圧化と低オン抵抗化を同時に達成する構造が幾つか提案されている（例えば、特許文献１参照）。
しかし、ディプレッション型（ノーマリオン）のＭＯＳＦＥＴに関しては、殆ど類似の提案はされていない。ディプレッション型ＭＯＳＦＥＴにおいても、エンハンスメント型ＭＯＳＦＥＴに関し提案されている高耐圧化のための構造を適用することは可能であるが、必ずしも同一の効果は得られない場合が多い。従って、ディプレッション型ＭＯＳＦＥＴにおいては、エンハンスメント型とは異なる高耐圧化の手法が求められている。
【特許文献１】特開平９−２０５２０１号公報（段落［００１０］欄他）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高い耐圧を有し且つ低いオン抵抗を有するノーマリオン型の半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る半導体装置は、第１導電型の半導体層と、この半導体層に形成される第２導電型の第１領域と、前記半導体層に形成され前記半導体層よりも高い不純物濃度を有する第１導電型の第２領域と、前記第２領域上に形成される第２導電型の第３領域と、前記第１領域及び前記第３領域と両端において接合し且つ前記第１領域及び前記第３領域より低い不純物濃度を有するように形成され前記第１領域の拡張領域及びチャネル領域として機能する第４領域と、前記第１領域と前記第４領域との間の接合位置に対して所定の距離を空けるように前記第４領域上に絶縁膜を介して形成される制御電極とを備えたことを特徴とする。
【発明の効果】
【０００５】
この発明によれば、高い耐圧を有し且つ低いオン抵抗を有するノーマリオン型の半導体素子を提供することが可能となる。
【発明を実施するための最良の形態】
【０００６】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施の形態による半導体素子としてのＭＯＳＦＥＴ１００の断面構造を示す。このＭＯＳＦＥＴ１００は、半導体基板１上にシリコン酸化膜２を形成したＳＯＩ基板の上に形成されている。シリコン酸化膜２の上にｐ−型活性層３が形成され、この活性層３にフォトリソグラフィ法等を用いて、半導体素子としてのＭＯＳＦＥＴを形成するｐ型ベース層４、ｎ＋型ソース層５、ｎ＋型ドレイン層６、及びｎ−型のチャネル領域７が形成されている。チャネル領域７上には、ゲート絶縁膜８を介してゲート電極９が形成されている。また、ソース層５、ドレイン層６上には、それぞれソース電極１０、ドレイン電極１１が形成されている。このようにして、ｎ型のＭＯＳＦＥＴ１００が形成されている。ｎ型とｐ型を置き換えてｐ型のＭＯＳＦＥＴ１００として構成することも可能である。図２に示すように、バルク基板３’上に半導体素子を形成することも可能である。以下では、図１を参照して説明するが、その内容は図２の構成にも同様に適用することができる。
【０００７】
チャネル領域７は、ソース層５とドレイン層６との間の活性層３の表面に、０．５×１０１２［ｃｍ−２］以上のドープ量でｎ型不純物（砒素等）を拡散させることにより形成することができる。ゲート電極９のドレイン層６側の端部と、チャネル領域７とドレイン層６との間の接合面との間は、距離ｘ（ｘ＞０）がとられている。このため、チャネル領域７は、ディプレッション型ＭＯＳＦＥＴのゲート電極９の直下の部分（図１中左側）がチャネルとして機能し、ドレイン層６側の図１中右側の領域がドレイン層６の拡張領域として機能する。なお、この実施の形態では、チャネル領域７とドレイン層６との間の接合面の位置は、不純物濃度の傾斜が所定値以下となる位置として定義されるものとする。
【０００８】
図３に、距離ｘ［μｍ］と、ＭＯＳＦＥＴの耐圧Ｖｄｓｓ［Ｖ］の関係をグラフにより示す。チャネル領域７への不純物ドーズ量Ｑｄによっても異なるが、距離ｘが大きくなる程、耐圧Ｖｄｓｓも大きくなることが分かる。チャネル領域７への不純物ドーズ量Ｑｄに拘わらず、距離ｘが５［μｍ］以上となると、耐圧Ｖｄｓｓとして１００Ｖ前後の値が得られる。距離ｘが大きくなると、耐圧Ｖｄｓｓも増加するが、距離ｘが８［μｍ］以上となると、耐圧Ｖｄｓｓの伸びは飽和する。
図４は、距離ｘが０．６［μｍ］以下の部分を拡大して示したグラフである。不純物ドーズ量Ｑｄの大きさ（０．５×１０１２［ｃｍ-２］以上）に拘わらず、距離ｘを０．３［μｍ］以上とすると、耐圧Ｖｄｓｓが１５Ｖ以上となり、少なくとも低耐圧のＭＯＳＦＥＴにおいては十分な耐圧が得られることが分かる。
【０００９】
図５は、距離ｘと、チャネル領域７への不純物ドーズ量Ｑｄとをパラメータとした場合の耐圧Ｖｄｓｓを、応答曲面法により表記したものである。この図５より、不純物ドーズ量Ｑｄが０．８×１０１２［ｃｍ-２］〜１．５×１０１２［ｃｍ-２］程度で、かつ距離ｘが８［μｍ］以上である場合において、最も高い耐圧Ｖｄｓｓが得られることが分かる。不純物ドーズ量Ｑｄが小さ過ぎても大き過ぎても耐圧Ｖｄｓｓは低下してしまう。これは、不純物ドーズ量Ｑｄが大きすぎると空乏層が広がりにくくなり、その結果ゲート電極９の端部で電界集中が生じてブレークダウンが始まってしまうためである。また、不純物ドーズ量Ｑｄが小さすぎると空乏層が広がり易くなり、その結果ドレイン層６へのパンチスルーによりドレイン層６端部での電界集中が生じてブレークダウンが始まってしまうためである。
【００１０】
また、距離ｘが８［μｍ］以上となると耐圧Ｖｄｓｓの伸びが飽和するのは、次の理由による。すなわち、距離ｘが短い時は、不純物ドーズ量Ｑｄが少ない場合と同様に、空乏層がｎ＋ドレイン層５にパンチスルーしてしまうため、耐圧が低くなる。距離ｘが長くなると、パンチスルーの問題は回避されるが、ゲート電極８端部での電界集中は緩和されず、ゲート電極８端部でのブレークダウンが生じ、これが耐圧の伸びの飽和の原因となるものである。
【００１１】
以上は、耐圧Ｖｄｓｓの向上の観点から見た最適な距離ｘ、不純物ドーズ量Ｑｄの値であるが、次に、オン抵抗値の低下の観点から見た最適な距離ｘ及び不純物ドーズ量Ｑｄの値を、図６及び図７を参照して説明する。
図６は、図１のＭＯＳＦＥＴのしきい値電圧Ｖｔｈと、不純物ドーズ量Ｑｄとの関係を示すグラフである。この図より明らかなように、図１の構造でのしきい値電圧Ｖｔｈ（負の値）の絶対値は、チャネル領域７への不純物ドーズ量Ｑｄの増加に略比例して増加する。
【００１２】
図７は、距離ｘと不純物ドーズ量Ｑｄをパラメータにしたときのオン抵抗値を応答曲面法により表記したグラフである。横軸には、不純物ドーズ量Ｑｄと、これと略比例関係にあるしきい値電圧Ｖｔｈを並記している。図７から明らかなように、不純物ドーズ量Ｑｄを下げると（しきい値電圧Ｖｔｈの絶対値を下げると）、オン抵抗値は上がり、例えば不純物ドーズ量Ｑｄが０．５×１０１２［ｃｍ-２］未満の場合、オン抵抗値は１ｋΩ以上となってしまい、実用上好ましくない。従って、オン抵抗値の低下の観点からは、不純物ドーズ量Ｑｄは０．５×１０１２［ｃｍ―２］以上とすることが必要となる。
以上より、図１のＭＯＳＦＥＴにおいて、チャネル領域７への不純物ドーズ量Ｑｄは ０．５×１０１２［ｃｍ―２］以上とし、距離ｘは、要求される耐圧Ｖｄｓｓに応じて決定することができることが分かる。
【００１３】
図８は、上記のＭＯＳＦＥＴが適用されたフォトカプラの構成例を示す。このフォトカプラは、フォトダイオードアレイ１０１、１０２及び抵抗１０３を備えている。フォトダイオードアレイ１０１は、上記実施の形態のＭＯＳＦＥＴ１００のソース・ドレイン間に接続され、図示しないＬＥＤ等から光を受光した場合にソース・ドレイン間に光起電力を発生させる。フォトダイオードアレイ１０２は、ＭＯＳＦＥＴ１００のゲート・ソース間に接続され、光を受光した場合にゲート・ソース間に光起電力を発生させてＭＯＳＦＥＴ１００をターンオフさせるものである。抵抗１０３は、フォトダイオードアレイ１０２と並列に接続され、ＭＯＳＦＥＴ１００をターンオフした後、フォトダイオードアレイ１０２による光起電力を消費させる機能を有するものである。
【００１４】
このようなフォトカプラにおいて、ＭＯＳＦＥＴ１００に光が入射されたり、素子表面に可動イオンが発生したりした場合において、しきい値電圧などの特性が変動してしまう虞がある。これらの入射光や可動イオンを遮断するため、図９（ａ）、（ｂ）に示すように、ソース電極１０、又はドレイン電極１１を、例えばゲート電極９が覆われる程度にまで延引させることが有効である。延引部分の長さＬｅは、適切な長さに設定する必要がある。長さＬｅが短すぎると遮断効果が小さくなってしまう一方、長すぎると却って延引部分直下での空乏層の伸びを阻害し、延引部分端部での電界集中による耐圧低下を招くためである。
【００１５】
図１０は、光等を遮断するための金属電極１６を別途設けた例である。この金属電極１６は、ソース電極１０、ドレイン電極１１とは層間絶縁膜１７で絶縁され、その他のいずれの電極にも接続されないフローティング電極である。この層間絶縁膜１７の厚さは、必要とされる耐圧を考慮して決定され、例えば１４７Ｖの耐圧を保証する場合には、３μｍ以上が必要である。この構造の場合、金属電極１６の長さＬｅ’を長くしても、耐圧の大幅な低下は起こらないため、図９の構成に比べ有利である。なお、図１０では、金属電極１６がゲート電極９とその周辺の上方向にのみ存在している例を示したが、これに限らず、ゲート電極９、ソース層５、ドレイン層６すべてを覆うように金属電極１６を形成してもよいし、これらのうち一部のみを覆うように金属電極１６を形成してもよい。
【００１６】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態による半導体素子としてのＭＯＳＦＥＴ１００の断面構造を示す。
【図２】本発明の実施の形態の変形例に係るＭＯＳＦＥＴ１００の断面構造を示す。
【図３】図１の距離ｘ［μｍ］と、ＭＯＳＦＥＴの耐圧Ｖｄｓｓ［Ｖ］の関係を示すグラフである。
【図４】図１の距離ｘ［μｍ］と、ＭＯＳＦＥＴの耐圧Ｖｄｓｓ［Ｖ］の関係を示すグラフである。
【図５】距離ｘと、チャネル領域７への不純物ドーズ量Ｑｄとをパラメータとした場合の耐圧Ｖｄｓｓを、応答曲面法により表記したものである。
【図６】図１のＭＯＳＦＥＴのしきい値電圧Ｖｔｈと、チャネル領域７への不純物ドーズ量Ｑｄとの関係を示すグラフである。
【図７】距離ｘと不純物ドーズ量Ｑｄをパラメータにしたときのオン抵抗値を応答曲面法により表記したグラフである。
【図８】ＭＯＳＦＥＴ１００が適用されたフォトカプラの構成例を示す。
【図９】本発明の実施の形態の変形例に係るＭＯＳＦＥＴ１００の断面構造を示す。
【図１０】本発明の実施の形態の変形例に係るＭＯＳＦＥＴ１００の断面構造を示す。
【符号の説明】
【００１８】
１・・・半導体基板、  ２・・・シリコン酸化膜、３・・・ｐ−型活性層、  ４・・・ｐ型ベース層、  ５・・・ｎ＋型ソース層、  ６・・・ｎ＋型ドレイン層、  ７・・・ｎ−型チャネル領域、  ８・・・ゲート絶縁膜、  ９・・・ゲート電極、  １０・・・ソース電極、  １１・・・ドレイン電極、  １６・・・金属電極、  １００・・・ＭＯＳＦＥＴ、  １０１、１０２・・・フォトダイオードアレイ、  １０３・・・抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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