(57)【要約】【課題】高速動作のセンスアンプを提供する。【解決手段】メモリセルに格納されているビット値をセンスするためのＳＯＩセンスアンプは、第１、第２入力電界効果トランジスタ（ＦＥＴ）を含む。第１、第２入力ＦＥＴは、第１、第２のクロス接続されたＣＭＯＳインバータＦＥＴ対と接続される。入力ＦＥＴは、フローティングボディーＦＥＴとして実現される。フローティングボディーＦＥＴは、ゲート容量を減少し、センス動作を高速化する。閾値電圧の差は小さく抑えられているので、履歴効果は、最小に抑えられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
センスアンプであって、
それぞれがゲートを他方の対のＦＥＴ間のノードと接続された第１、第２ＣＭＯＳＦＥＴインバータ対と、
前記センスアンプのセンス動作をイネーブルとするためのセンスアンプイネーブル信号を受信するセンスアンプイネーブルＦＥＴと、
前記第１ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第１センスアンプ入力ＦＥＴと、
前記第２ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第２センスアンプ入力ＦＥＴと、
を具備し、
前記第１、第２センスアンプ入力ＦＥＴはフローティングボディーＦＥＴである、センスアンプ。
【請求項２】
前記第１、第２センスアンプ入力ＦＥＴのノード電圧は、センス動作の間、実質的に同じである、請求項１に記載のセンスアンプ。
【請求項３】
前記第１、第２センスアンプ入力ＦＥＴはＮＭＯＳトランジスタである、請求項１に記載のセンスアンプ。
【請求項４】
センスアンプのセンス動作高速化方法であって、前記センスアンプは、
それぞれがゲートを他方の対のＦＥＴ間のノードと接続された第１、第２ＣＭＯＳＦＥＴインバータ対と、
前記センスアンプのセンス動作をイネーブルとするためのセンスアンプイネーブル信号を受信するセンスアンプイネーブルＦＥＴと、
前記第１ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第１センスアンプ入力ＦＥＴと、
前記第２ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第２センスアンプ入力ＦＥＴと、
を具備し、
前記方法は、前記第１、第２センスアンプ入力ＦＥＴをフローティングボディーＦＥＴとして実現する工程を含む、センスアンプのセンス動作高速化方法。
【請求項５】
前記第１、第２センスアンプ入力ＦＥＴのノード電圧は、センス動作の間、実質的に同じである、請求項４に記載のセンスアンプのセンス動作高速化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く半導体メモリアレイのようなソリッドステートメモリ素子に関し、より詳しくはそのようなアレイのためのメモリセル出力センスアンプ回路に関する。
【背景技術】
【０００２】
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）は、バイポーラトランジスタフリップフロップに類似している双安定ステージの種々の構成、またはセル、において配置されている。多数および少数キャリアの両方が動作に要求される従来のバイポーラ接合トランジスタと異なり、ＩＧＦＥＴは多数キャリアのみが動作に要求されるという点で、ユニポーラトランジスタである。ＩＧＦＥＴ素子の伝導性は、制御電極に印加される信号によって制御され、制御電極が制御される電極から絶縁されているために制御電極と制御される電極との間に電流が流れない。ＩＧＦＥＴメモリセルの消費電力は、バイポーラトランジスタセルより大幅に少ない。
【０００３】
個々のメモリセルは、データ入力および出力線によってアドレス指定される。各メモリセルには、メモリセルに格納されている“０”または“１”ビットの存在を示すための共用の２つの出力ビット線（例えば、ビット線ＢＬと相補ビット線／）が設けられる。“０”および“１”データは、電位差によって表現される。この電位差の大きさは小さく、時間の経過によって各電位差が減少するので、エラーとなりやすい。このため、メモリセルの出力ビット線に接続されたセンスアンプを設けるのが一般的な手法である。センスアンプは、ビット線間の小さな電位差を正確に検知または「センス」して、そのような電位差を、示されるビット値を保持してより正確な読み出しを提供するように増幅するようにされている。
【０００４】
従来のセンスアンプは、クロス接続された電界効果トランジスタ（ＦＥＴ）対を有する。各ＦＥＴ対は、第１の電流搬送電極（ソースまたはドレイン電極）と、互いにクロス接続され且つセンスアンプ回路の各出力端と接続されたゲート電極と、を有する。センスアンプイネーブルＦＥＴは、このＦＥＴのターンオンを許可または禁止する制御信号を受信する。センスされる信号は、ビット線の一方のみに表れる。このビット線は、他方のビット線より高いまたは低い電圧を、センスされた信号に応じて搬送する。次いで、制御信号が、２つのトランジスタをオンさせるために、接続されたＳＡＥＦＥＴに印加されると、高電圧を保持しているビット線と接続されたゲート電極を有するトランジスタが先にオンする。したがって、他方のトランジスタはオフ状態で維持され、メモリセルから読み出された情報を保持する。
【０００５】
しかしながら、このようなセンスアンプの感度は、各電界効果トランジスタの閾値電圧ＶTHに大きく依存する。先にオンするはずのトランジスタの閾値電圧が他方のトランジスタの閾値電圧より大幅に大きくなると、この他方のトランジスタが代わりに先にオンする。これは、誤った読み出し動作を招く。集積度および微細化技術の進展により、ＦＥＴ間の閾値電圧がばらつき或いはずれが、相応して大きくなる。この結果としてのセンスのエラーが起こりやすくなることは、メモリアレイ構造のさらなる最適化の際に大きな懸念事項となる。
【０００６】
ゲート遅延を改善する（減少させる）ために、ＳＯＩ技術がＦＥＴの製造に用いられてきた。その名が示すように、ＳＯＩ技術は、完全に絶縁層上に横たわるシリコン層内に半導体装置を形成することを意味する。ＳＯＩ技術によって、半導体装置の寄生容量を減少させることによって性能特性が改善された。従来技術において知られているように、半導体層の表面上に絶縁層が存在しているので、いわゆる「履歴効果」を回避するために、コンタクトを用いてそのようなＦＥＴが接地される。履歴効果によって、論理「１」を長期に亘って多く受信したＳＯＩＦＥＴは、所定の方向にバイアスされ、閾値電圧ＶTHの不一致のために、論理「０」に反応するのに典型的な或いは求められる時間より長い時間を要することとなる。
【０００７】
図２は、従来例によるセンスアンプの例を示している。クロス接続されたトランジスタ対１０４乃至１０７は、ｐチャネルＦＥＴ（電界効果トランジスタ）１０４、１０５、およびｎチャネルＦＥＴ１０６、１０７を含んでおり、ＣＭＯＳ（相補金属酸化物半導体）インバータ方式に結線されている。ＦＥＴ１０４、１０５は、それぞれ、所定の正電圧Ｖｄｄに接続されたソース端子を有する。
【０００８】
ｎチャネルＦＥＴ１０１、１０２は、センスアンプの入力トランジスタである。ＦＥＴ１０１は、入力端ＩＮにおいて、メモリ記憶セルのビット線から電圧を受け取る。ＦＥＴ１０２は、相補入力端／ＩＮにおいて、メモリ記憶セルの相補ビット線から電圧を受け取る。ｎチャネルＦＥＴ１０３は、ＳＡＥ（センスアンプイネーブル）信号をゲートに供給されるものとして示されている。
【０００９】
当業者によって知られているように、ｐ型ＦＥＴは、ゲート端子がローまたはソースに対して負電位のとき、オンしてソースからドレインへと電流を流す。ゲート電位が正またはソースと同じとき、ｐ型ＦＥＴはオフであり、電流を流さない。一方、ｎ型ＦＥＴは、ゲート端子がハイまたはソースに対して正電位のとき、オンしてソースからドレインへと電流を流す。ゲート電位が負またはソースと同じとき、ｎ型ＦＥＴはオフであり、電流を流さない。
【００１０】
出力端子ＳＡoutは、ＦＥＴ１０５、１０７のドレイン端子、およびＦＥＴ１０４、１０６のゲート端子と接続されている。相補出力端子／ＳＡoutは、ＦＥＴ１０４、１０６のドレイン端子、およびＦＥＴ１０５、１０７のゲート端子と接続されている。入力ＦＥＴ１０１、１０２は、接地されたボディーコンタクト１１０を有する。
【００１１】
動作の際、図２に示されるように、センスアンプ回路は、対応するビット線および相補ビット線から入力端子ＩＮ、／ＩＮに入力された、メモリセルに保存されていた信号の電位差を検知する。イネーブル信号がセンスアンプイネーブル端子ＳＡＥに供給されると、ＦＥＴ１０３がオンし、回路を接地し、ゲートＩＮ、／ＩＮにおいてビット線信号を受信するように接続されたＦＥＴ１０１、１０２を介して電流が流れ始める。論理「０」がメモリセルから読まれる例の場合、ゲートＩＮはＳＡＥがＦＥＴ１０３をオンさせた時点でゲート／ＩＮより低い入力電圧を有する。したがって、ＦＥＴ１０１は、最初、ＦＥＴ１０２より少ない電流を流し、この結果、ＦＥＴ１０６はＦＥＴ１０２が端子ＳＡoutを引き下げるほど、端子／ＳＡoutを引き下げない。
【００１２】
この結果、ノードＳＡoutでの電圧は、ノード／ＳＡoutでの電圧より早く低下する。ＳＡoutでの電圧が低下するに連れ、ＦＥＴ１０６がオフし始め、一層多くの電流がＳＡoutでの電圧を引き下げる。ＦＥＴ１０６がオフすると、ＦＥＴ１０４がオンし、ノード／ＳＡoutをハイレベルへと戻す。したがって、センスアンプは、入力信号ＦＥＴ１０１、１０２の電流制御性能に依存する。先に述べた通り、ＦＥＴのボディーが所定の方向にバイアスされる履歴効果に起因する問題を回避するために、ボディーコンタクト１１０が設けられてＦＥＴ１０１、１０２のボディーが接地される。
【００１３】
しかしながら、ボディーを接続されたＦＥＴのゲート容量は、フローティングボディーのＦＥＴよりはるかに大きい。この大きな容量によって、移行時間が遅くなる結果となる。このため、このような欠点を軽減または無くすためのセンスアンプの構成において従来技術から改善する要求がある。
【００１４】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】米国特許第6,037,808号明細書
【発明の開示】
【課題を解決するための手段】
【００１５】
本発明の１つの視点によるセンスアンプは、それぞれがゲートを他方の対のＦＥＴ間のノードと接続された第１、第２ＣＭＯＳＦＥＴインバータ対と、前記センスアンプのセンス動作をイネーブルとするためのセンスアンプイネーブル信号を受信するセンスアンプイネーブルＦＥＴと、前記第１ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第１センスアンプ入力ＦＥＴと、前記第２ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第２センスアンプ入力ＦＥＴと、を具備し、前記第１、第２センスアンプ入力ＦＥＴはフローティングボディーＦＥＴである。
【００１６】
本発明の他の視点によるセンスアンプのセンス動作高速化方法は、前記センスアンプが、それぞれがゲートを他方の対のＦＥＴ間のノードと接続された第１、第２ＣＭＯＳＦＥＴインバータ対と、前記センスアンプのセンス動作をイネーブルとするためのセンスアンプイネーブル信号を受信するセンスアンプイネーブルＦＥＴと、前記第１ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第１センスアンプ入力ＦＥＴと、前記第２ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第２センスアンプ入力ＦＥＴと、を具備し、前記方法は、前記第１、第２センスアンプ入力ＦＥＴをフローティングボディーＦＥＴとして実現する工程を含む。
【００１７】
種々の実施形態の、上記のもの、および（または）他の視点、特徴、利点の１つまたは全てが、図面を伴った以下の記載に照らして加えて理解される。種々の実施形態は、実施に伴い、種々の視点、特徴、利点の１つまたは全てを含んだり、排除したりする。視点、ある実施形態の特徴、利点の１つまたは全ての記載は、他の実施形態または請求の範囲を限定するものとして解釈されるべきものではない。
【発明を実施するための最良の形態】
【００１８】
本発明は、多くの異なる形態によって具体化され、幾つかの例示的な実施形態が本明細書において開示されるが、本明細書における開示は本発明の原理を例示しており、このような例示は、本明細書において述べられ且つ説明されている実施形態に限定されないものと理解される。
【００１９】
本発明は、以前は、従来技術のようにボディーを固定されたＦＥＴが用いられていたのに対して、センスアンプの入力トランジスタにフローティングボディーのＦＥＴを用いたＳＯＩセンスアンプを提供することによって、背景技術における問題を解決する。
【００２０】
本発明者は、センスアンプＦＥＴのボディーの抵抗が大きいと、ＦＥＴのボディーが接地に固定されて（すなわち、接地されて）いても、ＦＥＴのボディーは、大きな抵抗値のために実質的にフローティングしていることを発見した。この場合、この結果としての大きなゲート容量は、センスアンプの性能を制限する。
【００２１】
本発明によれば、「履歴効果」は、ＦＥＴのボディー電圧によって決定されることが見出された。そして、ボディー電圧は、ＦＥＴのゲート、ソース、ドレインへの入力電圧によって決定される。ゲート、ソース、ドレイン電圧が、２つのＦＥＴの間で同じ場合、これらの２つのＦＥＴのそれぞれにおいて、同じ履歴効果が十分な期間に亘って観察される。電圧が全く同じではなく十分に近い場合であっても、２つのＦＥＴの間の履歴効果の観察される差は、十分に小さい。
【００２２】
したがって、本発明によれば、図１に示すように、センスアンプ入力トランジスタ１０１、１０２は、図２に示すように接地されたボディーコンタクトを有するボディーが固定されたＦＥＴを従来のように用いるのではなく、フローティングボディーＦＥＴとして実現される。この従来技術からの変更は、オフセット電圧の差に重大な影響を与えない。なぜなら、入力ＦＥＴ１０１、１０２のゲート、ソース、ドレインの電圧は、センス動作の間、（全く同じではないとしても）ほぼ同じだからである。この結果、ＦＥＴ１０１、１０２のゲート容量は減少し、ＦＥＴ１０１、１０２の駆動能力は増加し、センス動作を高速化する。
【００２３】
図３は、センスアンプＦＥＴのボディーが接地に固定されている場合、および本発明に従ってセンスアンプＦＥＴのボディーがフローティングにされている場合のセンスアンプ出力信号の波形を示している。
【００２４】
センスアンプＦＥＴのボディーが接地に固定されている場合は、図３において破線により示されている。図示のように、ＦＥＴ１０１、１０２のボディーが固定されている場合、履歴効果は減少しているが、“０”読み出しと“１”読み出しとの間の遷移時間が増加してまっている。一方、センスアンプＦＥＴのボディーがフローティングとされている場合は、図３において、実線により示されている。図示のように、ＦＥＴ１０１、１０２がフローティングしている場合、“０”読み出しと“１”読み出しとの間の遷移時間は減少している。
【００２５】
図４は、ボディーがフローティングのＦＥＴ１０１、１０２の間のボディー電圧の違いを、破線、実線により示している。各ＦＥＴ１０１、１０２のゲート、ソース、ドレインの入力電圧レベルがほぼ同じであるので、ボディー電圧の違い、ひいては閾値電圧は、小さく、センスアンプの性能に大きな影響を与えない。
【００２６】
本発明の説明用の実施形態が本明細書によって記載されたが、本発明は、本明細書に記載された種々の説明用の実施形態に限定されず、当業者によって、本明細書の開示に基づいて、同等の素子、改変、省略、（例えば種々の実施形態の）組み合わせ、付加、変更のいずれかまたは全てを含んだあらゆる実施形態を含むものと理解される。請求の範囲での限定（後に付加される限定を含む）は、請求の範囲にて用いられている文言に基づいて広く解釈されるべきであり、本明細書に記載されている例または本願の審査過程によって限定されるものではない。このような例は、非排他的なものとして構成されている。例えば、本明細書における「好ましい」は、非排他的なものであり、「好ましいが、これに限定はされない」ことを意味する。本明細書の開示および本願の審査過程において、ミーンズプラスファンクション（means plus function）またはステッププラスファンクション（step plus function）による限定は、限定に当たり以下のａ）乃至ｃ）の全ての条件が満たされた場合にのみ特定の請求の範囲での限定のために採用される。すなわち、ａ）「…をするための手段（means for）」または「をするための工程（means for）」と明確に記載されていること、ｂ）対応する機能に明確に触れていること、ｃ）そのような構成をサポートする構造、材料、または作用に触れていること、である。本明細書による開示または審査過程において、「本発明」または「発明」という文言は、本明細書による開示における１つ以上の視点を指すものとして用いられている。本発明または発明という文言は、境界を画するものとして理解されるべきではなく、全ての視点または実施形態を網羅するものとして理解されるべきではなく、本願または請求の範囲の範囲を画するものとして理解されるべきではない。本明細書の開示または審査過程において、「実施形態」という文言は、あらゆる視点、特徴、処理、工程、またはこれらの組み合わせ、またはこれらの一部を記述するものとして用いられている。幾つかの例において、種々の実施形態は、相互に重なり合う特徴を含んでいる。
【００２７】
本発明は、改良されたＳＯＩセンスアンプを提供することによって、背景技術における欠点を解消し、背景技術に対して大きな進歩をもたらす。
【００２８】
また、この発明は以下の実施態様を取りうる。  
（１）センスアンプであって、それぞれがゲートを他方の対のＦＥＴ間のノードと接続された第１、第２ＣＭＯＳＦＥＴインバータ対と、前記センスアンプのセンス動作をイネーブルとするためのセンスアンプイネーブル信号を受信するセンスアンプイネーブルＦＥＴと、前記第１ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第１センスアンプ入力ＦＥＴと、前記第２ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第２センスアンプ入力ＦＥＴと、を具備し、前記第１、第２センスアンプ入力ＦＥＴはフローティングボディーＦＥＴである、センスアンプ。
【００２９】
（２）前記ＣＭＯＳＦＥＴインバータ対のＮＭＯＳトランジスタは、前記ＮＭＯＳトランジスタのボディーを接地に接続するボディーコンタクトを含む、（１）に記載のセンスアンプ。
【００３０】
（３）前記センスアンプはＳＯＩセンスアンプである、（１）に記載のセンスアンプ。
【００３１】
（４）前記第１、第２センスアンプ入力ＦＥＴのノード電圧は、センス動作の間、実質的に同じである、（１）に記載のセンスアンプ。
【００３２】
（５）前記第１、第２センスアンプ入力ＦＥＴのボディー電圧の違いは、センス動作の間、比較的小さい、（４）に記載のセンスアンプ。
【００３３】
（６）前記第１、第２センスアンプ入力ＦＥＴはＮＭＯＳトランジスタである、（１）に記載のセンスアンプ。
【００３４】
（７）センスアンプのセンス動作高速化方法であって、前記センスアンプは、それぞれがゲートを他方の対のＦＥＴ間のノードと接続された第１、第２ＣＭＯＳＦＥＴインバータ対と、前記センスアンプのセンス動作をイネーブルとするためのセンスアンプイネーブル信号を受信するセンスアンプイネーブルＦＥＴと、前記第１ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第１センスアンプ入力ＦＥＴと、前記第２ＣＭＯＳＦＥＴインバータ対と接続された第１電極と、前記センスアンプイネーブルＦＥＴと接続された第２電極と、を有する第２センスアンプ入力ＦＥＴと、を具備し、前記方法は、前記第１、第２センスアンプ入力ＦＥＴをフローティングボディーＦＥＴとして実現する工程を含む、センスアンプのセンス動作高速化方法。
【００３５】
（８）前記ＣＭＯＳインバータ対のＮＭＯＳトランジスタは、前記ＮＭＯＳトランジスタのボディーを接地に接続するボディーコンタクトを含む、（７）に記載のセンスアンプのセンス動作高速化方法。
【００３６】
（９）前記センスアンプはＳＯＩセンスアンプである、（７）に記載のセンスアンプのセンス動作高速化方法。
【００３７】
（１０）前記第１、第２センスアンプ入力ＦＥＴのノード電圧は、センス動作の間、実質的に同じである、（７）に記載のセンスアンプのセンス動作高速化方法。
【００３８】
（１１）前記第１、第２センスアンプ入力ＦＥＴのボディー電圧の違いは、センス動作の間、比較的小さい、（１０）に記載のセンスアンプのセンス動作高速化方法。
【００３９】
（１２）前記第１、第２センスアンプ入力ＦＥＴはＮＭＯＳトランジスタである、（７）に記載のセンスアンプのセンス動作高速化方法。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係るＳＯＩセンスアンプの回路図。
【図２】従来技術によるＳＯＩセンスアンプの回路図。
【図３】ボディーを固定されたＦＥＴおよびボディーがフローティングのＦＥＴについての、ＳＯＩセンスアンプ出力端ＳＡＯＵＴの出力の遷移を示す電流波形図。
【図４】センス動作中のＳＯＩセンスアンプのボディー電圧Ｖbodyの違いを示す電圧波形図。
【図１】
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【図２】
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【図３】
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【図４】
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