(57)【要約】【課題】  増幅器にアダプティブディジタルプリディストーション(ＡＤＰＤ)を用いる際、ループ内時間を測定して、これにあわせて回路を調整する必要がある。そのために回路内の遅れ時間を測定する装置が必要であり、その付加回路の為に機器小型化が難しいという課題があった。【解決手段】  ＡＤＰＤループ内に基準信号発生手段１８を設け、この信号を増幅器のループ内に巡回させる。遅延時間を測定すべき回路の入り口の基準点Ａを信号が通過し始めた時点から、回路の出口の基準点Ｂに信号が至る間、カウント部２１により信号のサイクル数をカウントする。また、時間を正確に計測するため、基準点Ａ，Ｂの信号の位相差を位相判定部２４により計測する。カウント数と位相差に基づいて回路の遅れ時間を演算し、帰還信号の遅れと参照信号の遅延量とを同じになるように調整する遅延時間調整部２２を設ける。【選択図】  図１
2006340181.tif 000002
【特許請求の範囲】
【請求項１】
信号増幅回路の入力信号に、前記信号増幅回路で生じる歪の歪補償処理を歪補償係数を用いて施す補償係数乗算部、
前記入力信号に時間基準となる一定周期のバースト信号を重畳する基準信号発生手段、
前記バースト信号が前記入力信号に重畳されるタイミングと、前記信号増幅回路の出力側から帰還される前記バースト信号のタイミング差及び位相差を測定し、この差に基づいて前記信号増幅回路と前記帰還回路との遅延時間を測定する遅延時間測定手段、
前記入力信号から抽出した信号に前記遅延時間に基づいて遅延を施し参照信号を得る遅延時間調整部、
前記帰還信号に前記遅延時間に基づいて遅延を施し遅延帰還信号を得る遅延量微調整部、
前記参照信号と前記遅延帰還信号とに基づいて、前記歪補償係数を演算する歪補償係数算出部を備えたことを特徴とするアダプティブプリディストーション増幅回路。
【請求項２】
前記タイミング差を前記バースト信号のサイクル数で計測するカウンタ部と、前記位相差を前記バースト信号の位相差にもとづいて演算する位相判定部とを備えたことを特徴とする請求項１に記載のアダプティブプリディストーション増幅回路。
【請求項３】
信号増幅回路の入力信号に、前記信号増幅回路で生じる歪の歪補償処理を歪補償係数を用いて施す補償係数乗算部、
前記入力信号にバースト信号及び前記バースト信号の９０度移送信号を重畳する基準信号発生手段、
前記バースト信号が前記入力信号に重畳されるタイミングと、前記信号増幅回路の出力側から帰還される前記バースト信号のタイミング差及び位相差を測定し、この差に基づいて前記信号増幅回路と前記帰還回路との遅延時間を測定する遅延時間測定手段、
前記入力信号から抽出した信号に前記遅延時間に基づいて遅延を施し参照信号を得る遅延時間調整部、
前記帰還信号に前記遅延時間に基づいて遅延を施し遅延帰還信号を得る遅延量微調整部、
前記参照信号と前記遅延帰還信号とに基づいて、前記歪補償係数を演算する歪補償係数算出部を備えたことを特徴とするアダプティブプリディストーション増幅回路。
【請求項４】
前記タイミング差を前記バースト信号のサイクル数で計測するカウンタ部と、前記位相差を前記バースト信号の位相差を計測するための初期値サンプリング部と、この初期値に基づいて位相を判定する位相判定部とを備えたことを特徴とする請求項３に記載のアダプティブプリディストーション増幅回路。
【請求項５】
前記タイミング差を前記バースト信号のサイクル数で計測するカウンタ部と、前記位相差を前記バースト信号の位相差の平均を計測するためのサンプリング平均化部と、このサンプリング平均に基づいて位相を判定する位相判定部とを備えたことを特徴とする請求項３に記載のアダプティブプリディストーション増幅回路。
【請求項６】
前記信号増幅回路の出力側から帰還される前記バースト信号の到着タイミングを検出するマッチドフィルタを備えたことを特徴とする請求項１、請求項３、請求項５のいずれか一項に記載のアダプティブプリディストーション増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
増幅器（電子回路）の歪補償としてアダプティブプリディストーションを行うものであって、その調整のための増幅器の特性測定をより正確に行うようにしたものに関する。
【背景技術】
【０００２】
増幅器（電子回路）の歪補償方法には、何種類かの方法がある。その一つにアダプティブディジタルプリディストーション型歪補償回路（以下ＡＤＰＤと言う）がある。ＡＤＰＤは基本的には歪のある増幅器に入力する信号に、歪となる信号の逆極性信号をあらかじめ加算しておくものである。更に具体的に言えば、フィードバックループを形成する際、参照信号と呼ばれる誤差のない信号と、帰還信号と呼ばれる主に増幅器の非線形成分の誤差を含んだ信号の差分を抽出することで歪となる信号を得るものであり、そのため、両者の信号同期を取る必要がある。そのためには増幅器の特性をあらかじめ測定しなければならない。
【０００３】
従来、測定器によって信号を同期すべき点Pにて参照信号と帰還信号の電圧レベルを軸として相関グラフを作成し、このグラフが描く特性の厚みが小さくなる様に、すなわち分散が小さくなるように遅延線などを用いてループ内時間の調整をして信号同期を取る方法、或いは、測定器によって同期すべき点を基準として参照信号と帰還信号を時間軸上に描き、この両者を比較して帰還信号の進み、または遅れを把握しながらこの進みまたは遅れがなくなるように遅延線などを用いて信号同期をとる方法を用いていた。
また、特許文献１に示す発明では、ループ内の時間遅れを測定してこれに基づき補償量を自動的に調整するようになっているが、必要な精度が得られないため効果がすくないという課題があった。
ループ内の進み、遅れ時間はＡＤＰＤの構成要素が変わらない限り変化しない。逆にいえば構成要素が変わった時には必ず実施する必要がある。
【特許文献１】特開２００１−１８９６８５「歪補償装置」
【特許文献２】特願平０１-１１８６４７号（特開平０２−２９８８７２号）「位相計測回路」  特許文献２によると、参照信号x(t)と帰還信号の位相を変化させながら相関値を演算して、その最大相関に基づいて遅延時間を決定し、遅延時間調整手段に利用するというものである。クロック時間以内の遅延時間は、またマッチドフィルタを用いることにより遅延時間精度を上げている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
背景技術で説明したループ内時間の測定に測定器を用いる方法では、測定器を用意しておかなければならないので、面倒であるとか、機器小型化が困難になるなど好ましくなく、特別な測定器を用いないで自動的に高精度で、進み／遅れ時間を測定して遅延時間調整手段に応用できるような装置が必要とされているという課題があった。
【課題を解決するための手段】
【０００５】
この発明のアダプティブプリディストーション増幅回路は、信号増幅回路の入力信号に、前記信号増幅回路で生じる歪の歪補償処理を歪補償係数を用いて施す補償係数乗算部、
前記入力信号に時間基準となる一定周期のバースト信号を重畳する基準信号発生手段、
前記バースト信号が前記入力信号に重畳されるタイミングと、前記信号増幅回路の出力側から帰還される前記バースト信号のタイミング差及び位相差を測定し、この差に基づいて前記信号増幅回路と前記帰還回路との遅延時間を測定する遅延時間測定手段、
前記入力信号から抽出した信号に前記遅延時間に基づいて遅延を施し参照信号を得る遅延時間調整部、
前記帰還信号に前記遅延時間に基づいて遅延を施し遅延帰還信号を得る遅延量微調整部、
前記参照信号と前記遅延帰還信号とに基づいて、前記歪補償係数を演算する歪補償係数算出部を備えたものである。
【発明の効果】
【０００６】
この発明によって、ＡＤＰＤのフィードバックループを形成する際に信号を同期すべき点において、自動的に遅延時間差を計測することが高精度でできるようになる。これの結果を用いて遅延時間調整手段を用い、参照信号と、帰還信号の同期を高精度に取ることができる。
また、位相検波器機能を設けることにより、精度の高い遅延時間測定を簡単に実現できる。
【発明を実施するための最良の形態】
【０００７】
実施の形態１．
図１は、遅延時間測定機構及び遅延時間調整機構を有する補償器を備えた増幅器の構成を示したものである。図１では位相検波を用いた遅延時間検出を行っている。なお、理解を助けるため、図２に図１の機能的な構成をブロック図として示す。
図１の構成について説明する。まず、図の左端の入力端子１００から、図の右端の出力端子１０１にいたる前向き経路２０２（説明の都合上の呼称）について説明する。増幅すべき信号は入力端子１００より入力される。入力された信号はアナログ-デジタル変換器（ＡＤＣ）１によりディジタルデータに変換される。ＡＤＣ１の出力は入力信号をＩＱベースバンド信号へ変換するＩＱＤ２に入力される。ＩＱＤ２の出力はＩＱ両成分の信号となって補償係数乗算部３で後述するような歪補償係数を乗算された後、ＩＱベースバンド信号からＩＦ信号へ変換するＩＱＭ４に入力される。ＩＱＭ４の出力は加算部２７を経て基準点Ａとを経由した後、デジタル-アナログ変換器ＤＡＣ５によりアナログ変換される。ＩＦ号からＲＦ信号への信号周波数変換は信号周波数変換部６により行われる。そして信号増幅装置７により増幅され、信号電力の一部を取り出す結合器（ＣＰＬ）８を経由して出力端子１０１に出力される。
【０００８】
次に帰還信号経路２０３について説明する。結合器８で取り出された一部の信号はＲＦ信号からＩＦ信号への信号周波数変換部９でＩＦ信号に変換され、アナログ-デジタル変換を行うＡＤＣ１０でデジタル信号に変換され、図の基準点Ｂに至る。
基準点Ｂの信号は３方向に分岐され、一つはＩＱベースバンド信号へ変換するＩＱＭ１６に入力されてＰＱ成分に分離された後、遅延量を微調整する遅延量微調整部１４を経てＩＱベースバンド信号の差演算部１５に入力される。
次に参照信号経路２０１について説明する。先に説明した前向き経路のＩＱＤ２の出力の一部は遅延時間調整部１１を経て、前述のＩＱベースバンド信号の差演算部１５に入力される。ＩＱベースバンド信号の差演算部１５は入力されたＩＱＤ２からの信号と、ＩＱＭ１６からの信号の２信号の差を演算し、この出力は増幅器の非線形歪を訂正するための歪補償係数を算出する補償係数算出部１２と、補償係数算出部１２によって算出された値を保持するメモリ部１３とを経て、前述の補償係数乗算部３に入力される。
【０００９】
遅延時間を測定するために基準とする信号を用いる必要があるので、これを基準信号発生手段１８により発生する。基準信号はバースト信号である。ここでいうバースト信号とは図８に示すように、例えば所定の時間だけ継続して出力する状態と、所定の時間の無出力状態とを断続して繰り返す信号であり、信号そのものは高周波信号である。信号の先頭が基準点Ａを通過する時刻ｔ１から、信号の先頭が基準点Ｂを通過する時刻ｔ２までの間（即ちｔ１−ｔ２）の信号のサイクル数と位相を比較することで、信号が基準点ＡからＢに至るまでの時間ずれが検出できるものである。図１の基準信号発生手段１８は基準信号部１７から位相基準を与えられる。信号の継続時間は信号の先頭が基準点Ｂに到達したとき、基準点Ａにはなお信号が存在するように設定する。また周波数は回路の帯域幅内であって、かつ、十分な時間分解能を得られるように選択する。
基準点Ａの信号は、信号が到達するタイミングを検知してトリガーを出力する到着検知部１９に入力される。また、基準点Ｂの信号は、信号が到達するタイミングを検知してトリガーを出力する到着検知部２０に入力される。
カウンタ部２１は、到着検知部１９からトリガーを受けてから、到着検知部２０のトリガーを受けるまでの間、信号発生手段１８の発する信号のサイクル数をカウントする。このサイクル数は時間差を求める基準となる。
【００１０】
カウンタ部２１がカウントしたサイクル数だけでは基準信号の周期より正確な時間差は求められない。そこで、基準点Ｂの信号と基準点Ａの信号との位相差を位相判定部２４が演算する。位相判定部２４は公知の位相検波原理により位相差を判定するのでその詳細な説明は省略する。この位相判定結果とカウンタ部２１がカウントしたサイクル数とにもとづき、遅延時間判定部２３は時間差を演算する。そしてこの時間差（遅延時間）に応じてＡＤＰＤ内の遅延時間を制御する遅延時間調整手段２２が位相調整量を遅延量微調整部１４と、遅延時間調整部１１の両方に調整量を指令する。２５は位相を判定するため信号を乗算する乗算部である。位相判定部２４は位相判定を実施する際に判定用テーブル２６を使用する。２７は信号発生手段１８からの信号を出力に向かう伝送路に加える加算部である。
なお図中点線で囲んで２００とした範囲はデジタル回路によって処理されるデジタル領域である。
【００１１】
なお、理解を助けるため、図１の構成の主要部を機能ブロック化したものを図２に示す。
図２の２０１部は、ＩＱＤ２の出力〜遅延時間調整手段１４〜差演算部１５までの参照信号経路である。２０２部はＩＱＤ２の出力〜補償係数乗算部３〜加算部２７〜基準点Ａ〜ＣＰＬ８に至る前向き経路、２０３はＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０〜基準点Ｂ〜遅延量微調整手段１４〜差演算部１５までの帰還信号経路である。
【００１２】
本実施の形態では、デジタル領域２００のデジタル処理にともなう遅延時間はあらかじめ計測した既知の値を使用する。即ち、カウンタ部２１、遅延量調整部１１、遅延量微調整部１４など、時間差計測の枠外にある部分の時間遅れなどはあらかじめ計測した所定の値を一定値として用いる。そして基準点Ａから帰還信号経路２０２を経由して基準点Ｂにいたる経路の遅延時間を、以上に説明した構成により正確に測定し、更に上記一定値で修正して、この結果に基づき、参照信号経路２０１と帰還信号経路２０３間の時間差をゼロとなるように調整するのである。
【００１３】
図１では、信号発生手段１８からバースト信号（ＣＷ）を生成し、加算部２７から注入する。このバースト信号が基準点Ａを通過したとき、到着検知部１９はバースト信号が到着したことを検知して、カウントを開始する。バースト信号が基準点Ａ〜帰還信号経路２０３を通って基準点Ｂに至ったとき、到着検知部２０は、カウンタ部２１のカウントを停止させる。
この結果、カウンタ部２１には、信号発生手段１８が出力したバースト信号が、基準点Ａを通過してから、基準点Ｂに到達するまでの時間の間のバースト信号のサイクル数がカウントされる。実施の形態１は通常実施される位相検波手段の一つを示している。
【００１４】
更に正確にするため、信号発生手段１８の基準信号と、基準点Ｂに到達したバースト信号とを乗算部２５で乗算することで、両信号の位相差（１サイクル以内の時間差）を検出する。
乗算部２５の出力は、基準点Ｂにバースト信号が検出されたタイミングで、位相判定部２４にサンプリングされる。遅延時間判定部２３は、カウンタ部２１で測定したサイクル数と位相判定手段２４から出力された位相差情報とに基づき、基準点Ａから基準点Ｂまでの遅延時間を算出し、この値とデジタル領域２００の前述の既知の内部遅延時間から、遅延時間調整部１１と遅延量微調整部１４の遅延設定量を生成し、遅延時間調整手段２２に出力する。
【００１５】
この結果、遅延時間調整手段２２は、遅延時間判定部２３から出力された遅延設定量に基づきデジタル領域Ａにおけるクロック単位の遅延量を遅延時間調整部１１に設定する。遅延時間設定部１１はシフトレジスタにて構成され、任意のクロック遅延量を生成することができる。
【００１６】
また、遅延時間調整手段２２は、遅延時間判定部２３から出力された遅延設定量に基づ遅延調整部１１では設定できないクロック単位以内の微小遅延量を調整することができる遅延量微調整部１４に設定する。遅延量微調整部１４は、例えばＦＩＲフィルタ等で構成し、設定すべき微小遅延量にあわせて本フィルタのタップ係数を調整することで任意の微小遅延量を生成することができる。
【００１７】
以上により、ＩＱＤ２の出力〜遅延時間調整部１１〜差演算部１５までの参照信号経路２０１の信号遅延時間と、ＩＱＤ２の出力〜補償係数乗算部３〜ＩＱＭ４〜加算部２７〜基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０〜基準点Ｂ〜ＩＱＤ１６〜遅延量微調整部１４〜差演算部１５までの前向き経路２０２と帰還信号経路２０３の合計信号遅延時間とは、同じ値に制御されることになる。
【００１８】
実施の形態２．
図３は、図１の位相検波部分の構成を変えた実施の形態２の場合の構成図である。基準信号のサイクル数をカウントする部分については実施の形態１と同じなので、詳細な説明は省略する。なお、以下の各実施の形態の図において同符号のものは同一、または相当部分を示すので、その詳細な説明は省略する。図３では基準信号としてバースト信号を用いる。基準信号部１７は基準点Ａと基準点Ｂの間での基準信号の位相差を算出するために信号発生手段１８に指令を与える。９０度移相部３０は信号位相０度と９０度とを切り替える。初期値サンプリング部３１は信号発生手段１８が出力したバースト信号が基準点Ｂに初めて到着したときのサンプリング値を保持する。
【００１９】
実施の形態２では、信号発生手段１８から出力されたバースト信号が基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０をとおり、基準点Ｂに到着したときのタイミングで初期値サンプリング部３１が検出した初期サンプリング値により位相判定部２４は位相を判定する。ただし、ただ一つのサンプリング値だけでは位相の１８０度の区別が困難であるから、位相判定部２４は９０度移相部３０を用いて信号発生手段１８から出力される信号の位相を０度と９０度に切り替える機能を持つ。０度の場合と９０度の場合の初期値サンプリング部３１が検出する初期サンプリング値をそれぞれＲａ、Ｒｂとしたとき、位相判定部２４はこの２つの値から判定用テーブル部２６を用いて位相を算出し、遅延時間判定部２３に出力する。遅延時間判定部２３は、カウンタ部２１で測定したサイクル数と位相判定手段２４から出力された位相差情報に基づき、基準点Ａから基準点Ｂまでの遅延時間を算出し、この値とデジタル領域２００の既知の内部遅延時間（実施の形態１で説明）から、遅延時間調整部１１と遅延量微調整部１４の遅延設定量を生成し、遅延時間調整手段２２に出力する。
【００２０】
この結果、遅延時間調整手段２２は、遅延時間調整部１１と遅延量微調整部１４を指定の遅延時間に設定し、ＩＱＤ２の出力〜遅延時間調整部１１〜差演算部１５までの参照信号経路２０１の信号遅延時間と、ＩＱＤ２の出力〜補償係数乗算部３〜ＩＱＭ４〜加算部２７〜基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８までの前向き経路２０２と、更に〜信号周波数変換部９〜ＡＤＣ１０〜基準点Ｂ〜ＩＱＤ１６〜遅延量微調整部１４〜差演算部１５までの帰還信号経路２０３の信号遅延時間合計とは、同じ値に制御されることになる。
実施の形態１と比較して、本実施の形態の場合は、位相量算出を実施するのにサンプリング周期がバースト信号周期と同等で済む点で優れる。
また、実施の形態１は、位相判定部２４にバースト信号の２倍周波数を処理する手段が必要となるが、実施の形態２では不要である点で優れる。
【００２１】
実施の形態３．
図４は、図３の初期値サンプリング部３１に代えて、サンプリング値平均化部３２を配置したものである。即ち、サンプリングの偶発的エラーに基づく誤差を平均化により軽減することで位相検出を正確に行い、遅延時間測定の精度を高めたものである。サンプリング値平均化部３２は基準信号部１７の基準信号をうけ、信号発生手段１８が出力したバースト信号が基準点Ｂに初期サンプリング値が入力されたタイミングでサンプリングを開始し、信号発生手段１８が出力するバースト信号の周期毎に所定個数サンプリングし、その平均値を算出する機能を持つ。
【００２２】
実施の形態２との差異は、実施の形態２では、位相算出時、初期値サンプリング部３１は、信号発生手段１８から出力されたバースト信号が、基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０をとおり、基準点Ｂに初めて到着する初期サンプリング値を用いるのに対し、実施の形態３では、サンプリング値平均化部３２は、信号発生手段１８から出力されたバースト信号が、基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０をとおり、基準点Ｂに初期値が入力されるタイミングからバースト信号の周期毎に複数個サンプリングし、その平均値を位相算出に用いる点である。位相算出の方法そのものは実施の形態２と同様である。
このことにより実施の形態２と比較し、位相算出の値を周期毎に平均化することによりノイズ等の誤差要因を取り除く効果が得られる。
【００２３】
実施の形態４．（遅延時間算出にＰＮパターン信号を用いた構成）
図５は到着検知部１９、到着検知部２０に代えてマッチドフィルタ３３、マッチドフィルタ３４及びタップ設定部３５を配置したものである。
本実施の形態は、実施の形態１、２及び３のバースト信号（ＣＷ）に代えてＰＮパターン信号を用いて信号到着検知部にマッチドフィルタ３３,マッチドフィルタ３４を用いることを特徴としている。
【００２４】
実施の形態４では信号発生手段１８から出力するバースト信号として、基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０〜基準点Ｂまでの線路伝達所要時間より長い時間幅のＰＮパターンを生成し、加算部２７に出力する。また、ＰＮパターンの先頭部をタップ設定部３５に設定する。タップ設定部３５はマッチドフィルタ３３、及びマッチドフィルタ３４のタップ係数をＰＮパターンの先頭部と同じパターンで相関が大きくなるよう設定する。
このＰＮパターン信号が基準点Ａを通過したタイミングで、基準点Ａと予め自己が持つ先頭部ＰＮパターンとの相関値を監視していたマッチドフィルタ３３は先頭部ＰＮパターン信号が到着したことを検知し、カウントを開始する。ＰＮパターン信号が基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０を通り、基準点Ｂを通過したタイミングで、基準点Ａと予め自己が持つ先頭部ＰＮパターンとの相関値を監視していたマッチドフィルタ３４は、ＰＮパターン信号が到着したことを検知しカウントを停止する。
【００２５】
遅延時間判定部２３は、カウンタ部２１で測定したクロック数に基づき、基準点Ａから基準点Ｂまでの遅延時間を算出し、この値とデジタル領域２００の既知の内部遅延時間（実施の形態１で説明）から、遅延時間調整部１１の遅延設定量を生成し、遅延時間調整手段２２に出力する。
この結果、遅延時間調整手段２２は、遅延時間調整部１１を指定の遅延時間に設定し、ＩＱＤ２の出力〜遅延時間調整部１１〜差演算部１５までの参照信号経路２０１の信号遅延時間と、ＩＱＤ２出力〜補償係数乗算部３〜ＩＱＭ４〜加算部２７〜基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０〜基準点Ｂ〜ＩＱＤ１６〜遅延量微調整部１４〜差演算部１５までの経路の信号遅延時間は、同じ値に制御されることになる。
【００２６】
実施の形態２では信号発生手段１８からバースト信号としてCWを発生させ、カウンタ部２１で測定したサイクル数と位相判定手段２４から出力された位相差情報に基づき、基準点Ａから基準点Ｂまでの遅延時間を算出していた。しかし、信号発生手段１８からのバースト信号の出力開始、出力停止時に理想的な（波形歪のない）信号波形が出力されるとは限らない。このため、周波数領域では、バースト信号のスペクトラムは広がりを持つ可能性がある。
例えば基準点Ａ〜ＤＡＣ５〜信号周波数変換部６〜信号増幅装置７〜ＣＰＬ８〜信号周波数変換部９〜ＡＤＣ１０〜基準点Ｂ間の遅延時間測定線路上に帯域制限デバイスがあると、信号発生手段１８の出力するバースト信号のスペクトラムを削り取る可能性がある。この結果、バースト信号波形は歪み、初期値サンプリング部３１が検出する基準点Ｂから取り込まれたサンプリング値に誤差を生じる。
これを避けるため、信号発生手段１８が出力するバースト信号としてＰＮパターンを用いて時間軸上の相関から遅延時間を測定する方法が採られる。
この方式では、実施の形態３と比較して、前述の波形歪に対して耐性がある点で優れる。
【００２７】
実施の形態５．(PNパターンを用いた信号到着検知とCWによる位相検出を組み合わせた構成)
図６では、実施の形態４の図５に加えて、基準信号部１７、位相判定部２４、判定用テーブル部２６、９０度移相部３０及びサンプリング値平均化部３２を配置したものである。
実施の形態４では信号発生手段１８が出力するバースト信号としてＰＮパターンを用いて遅延時間を算出していた。しかし、マッチドフィルタ３４の相関値出力タイミング間はＰＮパターンの１クロックが限度である。よって遅延時間判定部２３の判定する遅延時間は１クロック以内の分解能を持つことができない。
分解能を高める方法として、基準信号部１７の出力基準信号の周期を上げて信号発生手段１８が出力するＰＮパターンの１クロック時間を短くし、マッチドフィルタ３３の動作クロック速度を上げることによってマッチドフィルタ３４の相関値出力タイミングを早くすることが考えられる。しかし、システムによっては１クロック時間を小さくすることができないシステムが存在する可能性かある。たとえばプログラマブルデバイスのクロックの制約等である。
【００２８】
このようなシステムにおいて、１クロック以内の遅延時間検出精度が必要な場合は基準信号部17、位相判定部24、判定用テーブル部２６、９０度移相部３０及びサンプリング値平均化部３２を用いて位相算出機能をもたせて精度の高い遅延時間測定が可能である。
よって、遅延時間判定部２３は信号発生手段１８から出力するバースト信号としてＰＮパターンを用いてクロック数をカウントさせたあと、信号発生手段１８にバースト信号としてＰＮパターンからＣＷに変更させて信号発生手段１８から出力するバースト信号としてＣＷを用いて位相量による遅延時間の高精度判定を行う。この結果、得られた値とデジタル領域２００の既知の内部遅延時間（実施の形態１で説明）から、遅延時間調整部１１と遅延量微調整部１４の遅延設定量を生成し、遅延時間調整手段２２に出力する。よって実施の形態４と比較して遅延測定精度が高く出来る点で優れている。
【００２９】
実施の形態６．（９０度移相器を位相検知側に配置した構成）
図６では９０度移相部３０を信号発生手段１８の出力側に配置していたが、図７では、サンプリング値平均化部２５と基準信号部１７の間に配置している。
実施の形態５の位相検出のために９０度移相部３０を信号発生手段１８の直後に配置していたが、サンプリング値平均化部２５のサンプリングタイミングを変えることでも基準点Ｂにおける９０度移相が可能である。
この方式は実施の形態５と同等の機能を有する。
【産業上の利用可能性】
【００３０】
この発明はアダプティブプリディストーション回路として、ディジタル送受信機、無線通信機に使用することができる。
【図面の簡単な説明】
【００３１】
【図１】この発明の実施の形態１によるプリディストーション回路の構成図である。
【図２】図１の理解を助けるための機能構成図である。
【図３】この発明の実施の形態２によるプリディストーション回路の構成図である。
【図４】この発明の実施の形態３によるプリディストーション回路の構成図である。
【図５】この発明の実施の形態４によるプリディストーション回路の構成図である。
【図６】この発明の実施の形態５によるプリディストーション回路の構成図である。
【図７】この発明の実施の形態６によるプリディストーション回路の構成図である。
【図８】バースト信号の説明図である。
【符号の説明】
【００３２】
１  ＡＤ変換器、  ２  ＩＱＤ，    ３  補償係数乗算部、    ４  ＩＱＭ，
５  ＤＡ変換器、    ６  信号周波数変換部、    ８  結合器（ＣＰＬ）、
１２  補償係数算出部、      １３  メモリ部、    遅延量微調整部１４、
１５  差演算部、    １６  ＩＱＤ、    １７  基準信号部、  １８基準信号発生手段、
１９  到着検知部、    ２０  到着検知部、    ２１  カウンタ部、
２４  位相判定部、      ２７  加算部、  
１００  入力端子、      １０１  出力端子、    ２００  デジタル領域、
２０１  参照信号経路、    ２０２  帰還信号経路、２０３  前向き経路、
Ａ  基準点、  Ｂ  基準点。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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