(57)【要約】【課題】本発明は半導体素子の製造方法に関し、特に半導体基板上に不純物を含むプラグ用ポリシリコン層を形成したあと、素子分離膜とゲートラインを形成して半導体素子の接合特性を向上させることができ、工程を単純化することができる技術を提供する。【解決手段】プラグ用ポリシリコン層と半導体基板を連結するとき発生するコンタクトオープン面積の問題と半導体基板損傷の問題を解決するため、半導体基板上にプラグ用ポリシリコン層を形成したあと素子分離膜とゲートラインを形成する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板の上部に不純物を含むプラグ用ポリシリコン層を形成する段階と、
（ｂ）素子分離領域に予定された部分の前記プラグ用ポリシリコン層と所定の厚さの半導体基板をエッチングしてトレンチを形成する段階と、
（ｃ）前記トレンチを埋め込む素子分離膜を形成する段階と、
（ｄ）全体表面の上部にゲート用エッチング停止膜を形成する段階と、
（ｅ）ゲート予定領域の前記ゲート用エッチング停止膜、前記プラグ用ポリシリコン層及び所定の厚さの前記半導体基板をエッチングしてゲート用トレンチを形成する段階と、
（ｆ）前記ゲート用トレンチを含む全体表面の上部にゲート酸化膜を形成したあと、前記ゲート用トレンチを埋め込むゲート電極層及びハードマスク層を順次形成する段階と、
（ｇ）前記ゲート用エッチング停止膜が露出されるまで全体の表面を平坦化エッチングしてゲートを形成する段階と
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ａ）段階の不純物は燐（Ｐ）又は砒素（Ａｓ）であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記（ａ）段階は、
半導体基板の上部にポリシリコン層を形成する段階と、
前記ポリシリコン層に不純物を注入して前記プラグ用ポリシリコン層を形成する段階と
を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記（ａ）段階は、
Ｓｉソースガスと不純物ソースガスを利用して前記プラグ用ポリシリコン層を形成する段階を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項５】
前記ゲート電極層は、ゲートポリシリコン層及びゲート金属層を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ゲート金属層はタングステン（Ｗ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、前記それぞれの金属シリサイド及びこれらの組合せでなる群から選択されたいずれか一つの物質を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記（ｇ）段階の後、前記ゲートを含む全体表面の上部に第１の絶縁膜を形成する段階と、
ビットラインコンタクト予定領域にビットラインコンタクトプラグを形成する段階と、
前記ビットラインコンタクトプラグを含む全体表面の上部に第２の絶縁膜を形成する段階と、
貯蔵電極コンタクト予定領域に貯蔵電極コンタクトプラグを形成する段階と、
全体表面の上部にキャパシタ用下部電極層を形成してパターニングし、前記貯蔵電極コンタクトプラグの上部にキャパシタ用下部電極層パターンを形成する段階と、
全体表面の上部にキャパシタ用誘電層及びキャパシタ用上部電極層を順次蒸着してキャパシタを形成する段階と
を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特に半導体基板上に不純物を含むプラグ用ポリシリコン層を形成したあと、素子分離膜とゲートラインを形成して半導体素子の接合特性を向上させることができ、工程を単純化することができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
図１〜図４は、従来の技術に係る半導体素子の製造方法を示す断面図等である。
図１に示されているように、半導体基板１０の上部に活性領域を定義する素子分離膜２０を形成する。
【０００３】
図２に示されているように、素子分離膜２０を含む全体表面の上部にゲート酸化膜３０、ゲートポリシリコン層４０、ゲート金属層５０及びハードマスク層６０の積層構造を形成する。
【０００４】
図３に示されているように、ハードマスク層６０の上部に感光膜（図示せず）を塗布し、これを露光及び現像してゲート領域を定義する感光膜パターン（図示せず）を形成する。
【０００５】
次に、前記感光膜パターン（図示せず）をマスクとして前記積層構造をエッチングしてゲート酸化膜パターン３０ａ、ゲートポリシリコン層パターン４０ａ、ゲート金属層パターン５０ａ及びハードマスク層パターン６０ａからなるゲート６５を形成する。
以後、前記感光膜パターン（図示せず）を除去する。
【０００６】
図４に示されているように、ゲート６５をマスクとして半導体基板１０に不純物を注入し、ゲート６５の側壁にゲートスペーサ７０を形成する。
【０００７】
次に、ゲートスペーサ７０を含むゲート等６５の間にポリシリコン層（図示せず）を埋め込み、前記ポリシリコン層（図示せず）を平坦化エッチングしてランディングプラグポリ８０を形成する。
【０００８】
しかし、前述した従来の技術に係る半導体素子の製造方法は、素子分離膜及びゲートラインの形成後ランディングプラグポリを形成する。従って、半導体素子の集積密度の増加に伴いコンタクトホール領域の面積が狭くなり、半導体基板とランディングプラグポリを連結するとき問題が生じる。さらに、ランディングプラグポリの形成のためのコンタクトホールを形成するとき、半導体基板が過度なエッチングにより損傷、又は半導体基板が完全に露出されないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記のような問題点を解決するため、本発明の目的は半導体基板上にプラグ用ポリシリコン層を形成したあと、素子分離膜とゲートラインを形成してランディングプラグポリと半導体基板を連結するとき接合特性を向上させることができ、プラグポリマスクと関連した工程を省略して工程を単純化することができる半導体素子の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明に係る半導体素子の製造方法は、
（ａ）半導体基板の上部に不純物を含むプラグ用ポリシリコン層を形成する段階と、
（ｂ）素子分離領域に予定された部分の前記プラグ用ポリシリコン層と所定の厚さの半導体基板をエッチングしてトレンチを形成する段階と、
（ｃ）前記トレンチを埋め込む素子分離膜を形成する段階と、
（ｄ）全体表面の上部にゲート用エッチング停止膜を形成する段階と、
（ｅ）ゲート予定領域の前記ゲート用エッチング停止膜、前記プラグ用ポリシリコン層及び所定の厚さの前記半導体基板をエッチングしてゲート用トレンチを形成する段階と、
（ｆ）前記ゲート用トレンチを含む全体表面の上部にゲート酸化膜を形成したあと、前記ゲート用トレンチを埋め込むゲート電極層及びハードマスク層を順次形成する段階と、
（ｇ）前記ゲート用エッチング停止膜が露出されるまで全体の表面を平坦化エッチングしてゲートを形成する段階とを含むことを特徴とする。
【発明の効果】
【００１１】
本発明の好ましい実施の形態に係る半導体素子の製造方法は、プラグ用ポリシリコン層と半導体基板を連結するとき発生するコンタクトオープン面積の問題と半導体基板損傷の問題を解決するため、半導体基板上にプラグ用ポリシリコン層を形成したあと素子分離膜とゲートラインを形成することにより、コンタクトプラグの接合特性を向上させることができる。さらに、コンタクトプラグ用マスク工程を省略して半導体素子の製造時の工程を単純化することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図５〜図１３は、本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【００１３】
図５に示されているように、半導体基板１１０の上部にプラグ用ポリシリコン層１８０を形成する。
【００１４】
図６に示されているように、プラグ用ポリシリコン層１８０に不純物注入工程１０５を行なって不純物を含むプラグ用ポリシリコン層１８０−１を形成する。ここで、前記不純物は燐（Ｐ）又は砒素（Ａｓ）であることが好ましい。
以後、後続する工程でソース／ドレイン領域（図示せず）を形成するため不純物を含むプラグ用ポリシリコン層１８０−１に熱処理工程（図示せず）を更に行なうことができる。
【００１５】
一方、プラグ用ポリシリコン層１８０に不純物を注入する工程１０５の代わりにシリコン（Ｓｉ）ソースガスと不純物ソースガスを利用し、不純物を含むプラグ用ポリシリコン層１８０−１を形成することができる。
【００１６】
図７に示されているように、全体表面の上部に感光膜（図示せず）を塗布し、これを露光及び現像して素子分離領域に予定された部分を露出する第１の感光膜パターン１１３を形成する。
【００１７】
次に、第１の感光膜パターン１１３をエッチングマスクとして不純物を含むプラグ用ポリシリコン層１８０−１及び所定の厚さの半導体基板１１０をエッチングしてトレンチ１１５を形成する。
【００１８】
図８に示されているように、第１の感光膜パターン１１３を除去した後トレンチ１１５を埋め込む素子分離用酸化膜（図示せず）を形成する。
【００１９】
次に、プラグ用ポリシリコン層１８０−１が露出されるまで前記素子分離用酸化膜（図示せず）を平坦化エッチングして素子分離膜１２０を形成する。
【００２０】
図９に示されているように、全体表面の上部にゲート用エッチング停止膜１１７を形成する。
以後、ゲート用エッチング停止膜１１７の上部に感光膜（図示せず）を塗布し、これを露光及び現像してゲート予定領域を露出する第２の感光膜パターン１１９を形成する。
【００２１】
図１０に示されているように、第２の感光膜パターン１１９をエッチングマスクとしてゲート用エッチング停止膜１１７、プラグ用ポリシリコン層１８０−１及び所定の厚さの半導体基板１１０をエッチングしてゲート用トレンチ（図示せず）を形成する。
【００２２】
次に、ゲート用トレンチ（図示せず）を含む全体表面の上部にゲート酸化膜１３０を形成した後、前記ゲート用トレンチ（図示せず）を埋め込むゲート電極層１５０及びハードマスク層１６０をゲート酸化膜１３０の上部に順次形成する。
【００２３】
ここで、ゲート電極層１５０はゲートポリシリコン層（図示せず）及びゲート金属層（図示せず）の積層構造を含むことが好ましい。さらに、前記ゲート金属層（図示せず）はタングステン（Ｗ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、前記それぞれの金属シリサイド又はこれらの組合せでなる群から選択されたいずれか一つの物質を含むことが好ましい。
【００２４】
図１１に示されているように、ゲート用エッチング停止膜１１７が露出されるまでハードマスク層１６０、ゲート電極層１５０及びゲート酸化膜１３０を平坦化エッチングし、ゲート酸化膜１３０及びゲート電極層１５０でなるゲート１６５を形成する。
【００２５】
ここで、ソース／ドレイン領域（図示せず）はゲート１６５に隣接したプラグ用ポリシリコン層１８０−１にゲート１６５を形成するとき同時に形成される。
次に、ゲート１６５を含む全体表面の上部に第１の絶縁膜１６３を形成する。
【００２６】
図１２に示されているように、ビットラインコンタクト予定領域の第１の絶縁膜１６３及びゲート用エッチング停止膜１１７をエッチングしてビットラインコンタクトホール（図示せず）を形成する。
【００２７】
次に、前記ビットラインコンタクトホール（図示せず）を埋め込むビットラインコンタクトプラグ用ポリシリコン層（図示せず）を全体表面の上部に形成する。
以後、ビットラインマスク（図示せず）をエッチングマスクとして前記ビットラインコンタクトプラグ用ポリシリコン層（図示せず）をエッチングしてビットラインコンタクトプラグ１６７を形成する。
【００２８】
次に、ビットラインコンタクトプラグ１６７を含む全体表面の上部に第２の絶縁膜１６９を形成する。
以後、貯蔵電極コンタクト予定領域の第２の絶縁膜１６９、第１の絶縁膜１６３及びゲート用エッチング停止膜１１７を順次エッチングして貯蔵電極コンタクトホール（図示せず）を形成する。
【００２９】
次に、貯蔵電極コンタクトホール（図示せず）を埋め込む貯蔵電極コンタクトプラグ用ポリシリコン層（図示せず）を全体表面の上部に形成する。
以後、第２の絶縁膜１６９が露出されるまで全体表面の上部をエッチバックやＣＭＰ方法でエッチングし、貯蔵電極コンタクトプラグ１７３を形成する。
【００３０】
図１３に示されているように、全体表面の上部にキャパシタ用下部電極層（図示せず）を形成し、これをパターニングして貯蔵電極コンタクトプラグ１７３の上部にキャパシタ用下部電極層パターン１８３を形成する。
以後、キャパシタ用下部電極層パターン１８３を含む全体表面の上部にキャパシタ用誘電膜１８５及びキャパシタ用上部電極層１８７を順次積層してキャパシタ（図示せず）を形成する。
以後、半導体素子の製造工程は従来の技術と同一であってもよい。
【図面の簡単な説明】
【００３１】
【図１】従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図２】従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図３】従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図４】従来の技術に係る半導体素子の製造方法を示す断面図等である。
【図５】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図６】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図７】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図８】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図９】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図１０】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図１１】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図１２】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【図１３】本発明の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【符号の説明】
【００３２】
１１０  半導体基板
１１３  第１の感光膜パターン
１１５  トレンチ
１１７  ゲート用エッチング停止膜
１１９  第２の感光膜パターン
１２０  素子分離膜
１３０  ゲート酸化膜
１５０  ゲート電極層
１６０  ハードマスク層
１６３  第１の絶縁膜
１６５  ゲート
１６７  ビットラインコンタクトプラグ
１６９  第２の絶縁膜
１７３  貯蔵電極コンタクトプラグ
１８０、１８０−１  プラグ用ポリシリコン層
１８３  キャパシタ用下部電極層パターン
１８５  キャパシタ用誘電膜
１８７  キャパシタ用上部電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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