(57)【要約】【課題】最小限のＣＰＵ資源で、複数のＰＣＭＣＩＡ規格またはＣＦA規格に準拠したカードまたはモジュールを制御できるインターフェース拡張回路を提供する。【解決手段】ＣＰＵ２００からのアドレス信号を保持するデータラッチ回路１０１と、データラッチ回路１０１からアクセスするスロットを判別するアクセス判定回路１０２と、データラッチ回路１０１からＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したレジスタアクセスの有効アドレスを生成するアドレス変換回路１０３と、アドレス変換回路１０３から生成された有効アドレスを各スロットにアドレスとして出力する手段と、アクセス判定回路１０２で判別されたスロットにＣＰＵ２００からの制御信号を出力する制御信号出力回路１０６と、アクセス判定回路１０２で判別されたスロットからのステータス信号をＣＰＵ２００へ出力するステータス信号出力回路１０７とを有する。【選択図】図１
2006099598.tif 000002
【特許請求の範囲】
【請求項１】
ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御するコントローラを含むＣＰＵと接続され、１スロット分の制御信号で複数のスロットを制御するインターフェース拡張回路であって、
前記ＣＰＵからのアドレス信号を保持する保持手段と、
前記保持手段の状態に基づきアクセスするスロットを判別する判別手段と、
前記保持手段から所定の規格に準拠したレジスタアドレスの有効アドレスを生成するアドレス生成手段と、
前記有効アドレスを各スロットのアドレスとして出力するアドレス出力手段と、
前記判別手段で判別されたスロットに前記ＣＰＵからの制御信号を出力する制御信号出力手段と、
前記判別手段で判別されたスロットから出力されるステータス信号を前記ＣＰＵに出力するステータス信号出力信号と、を備えるインターフェース拡張回路。
【請求項２】
ＣＰＵと接続され、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを周辺回路アクセス用の制御信号で、複数のスロットに装着された前記カードまたはモジュールを制御するインターフェース拡張回路であって、
前記ＣＰＵからのアドレス信号を保持する保持手段と、
前記保持手段の状態に基づきアクセスするスロットを判別する判別手段と、
前記保持手段から所定の規格に準拠したレジスタアドレスの有効アドレスを生成するアドレス生成手段と、
前記有効アドレスを各スロットのアドレスとして出力するアドレス出力手段と、
前記周辺回路アクセス用の制御信号から前記カードまたはモジュールを制御する制御信号を生成する制御信号生成手段と、
前記判別手段で判別されたスロットに前記制御信号生成手段からの制御信号を出力する制御信号出力手段と、
前記判別手段で判別されたスロットから出力されるステータス信号を前記ＣＰＵに出力するステータス信号出力信号と、を備えるインターフェース拡張回路。
【請求項３】
前記アドレス生成手段は、前記カードまたはモジュールの情報テーブルと、前記カードまたはモジュールの状態の設定および監視を行うコンフィギュレーションレジスタにアクセスするための第１のアドレス制御部と、前記カードまたはモジュールとデータの読み書きを行うためのＡＴＡレジスタにアクセスするための第２のアドレス制御部と、前記第１または第２のアドレス制御部のいずれかで前記有効アドレスを生成するかを選択する選択部とを有することを特徴とする請求項１または２記載のインターフェース拡張回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パーソナルコンピュータや携帯情報端末をはじめとする情報処理端末に、着脱可能に装着あるいは情報処理端末に内蔵されて使用されるＰＣカード、及びＰＣカードインターフェースを備えたモジュール等を、情報処理端末で複数使用する場合に利用可能なインターフェース拡張回路に関する。
【背景技術】
【０００２】
パーソナルコンピュータや携帯情報端末をはじめとする情報処理端末に着脱可能に装着されて使用されるＰＣカードには、例えば記憶媒体として利用されるメモリーカード、磁気ディスクなどのハードディスク装置を備えた補助記憶装置、有線通信に利用されるモデムカードやＬＡＮカード、無線通信に利用される無線ＬＡＮカード等がある。これらのＰＣカードを使用することによってパーソナルコンピュータや携帯情報端末は、使用される状況や環境に応じて柔軟に対応できる。例えば、有線ＬＡＮが使用できる環境であれば、ＬＡＮカードを使用し、無線ＬＡＮの環境の場合には、無線ＬＡＮカードを使用した通信ができる。
【０００３】
ＰＣカードは、米国の標準化団体であるＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ  Ｍｅｍｏｒｙ  Ｃａｒｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｓｓｏｃｉａｔｉｏｎ）の統一規格（ＰＣ  Ｃａｒｄ  Ｓｔａｎｄａｒｄ）に基づき、情報処理端末に設けられたＰＣカードインターフェイスのＰＣカードスロットにコネクタを差し込んで使用され、使用しない場合にはＰＣカードスロットから引き抜くことができるようになっている。以下、上記の統一規格をＰＣＭＣＩＡ規格と称す。
【０００４】
また、ＣＦＡ（Ｃｏｍｐａｃｔ  Ｆｌａｓｈ  Ａｓｓｏｃｉａｔｉｏｎ）が提唱するコンパクトフラッシュ（登録商標）（以下、ＣＦカードと略称する）は、小型で携帯性に優れた特徴から、デジタルカメラ、携帯情報端末などの小型の情報処理端末で利用されている。以下、ＣＦＡが規定するＣＦカードに関する規格をＣＦＡ規格と称す。
【０００５】
ＰＣカードは、６８ピンを有するツーピースコネクタが採用され、またＣＦカードは５０ピンのツーピースコネクタが採用されている。
【０００６】
しかし、近年の携帯情報端末の小型化が進むに従って、このカードコネクタの実装面積の大きさが課題となってきている。そこで近年ではＰＣカードあるいはＣＦカードの規格に準拠したモジュール部品が普及してきており、このモジュール部品を情報処理端末に内蔵させることで、より小型な情報処理端末を提供できるようになってきた。
【０００７】
上記のような、ＰＣカードやＣＦカード、モジュール部品が普及してきたことに伴って、情報処理端末に搭載される中央演算処理装置（以下、ＣＰＵと略称する）にもＰＣＭＣＩＡ規格あるいはＣＦＡ規格に準拠したインターフェースコントローラを備えたものが登場してきている。これにより、ＣＰＵはＰＣカードあるいはＣＦカードのインターフェースコントローラを介さずに、直接ＰＣカードスロットあるいはＣＦカードスロットに差し込んだカードまたは、内蔵したモジュール部品を制御することが可能となった。
【０００８】
しかし近年、情報処理端末は、通信やＡＶ等の機能を有しマルチメディア化しており、より小型でより多くの機能が求められている。例えば、無線ＬＡＮによる通信機能と、より多くの情報量を蓄積できるストレージ機能を併せ持った情報処理端末等が求められている。これを満たすには、無線ＬＡＮカードあるいはモジュールとメモリーカードあるいはハードディスク装置を組み合わせることで、実現することができる。
【０００９】
上記の構成を満たすには、従来では、ＣＰＵと各カードあるいはモジュール間にインターフェースコントロールＬＳＩ、すなわち複数のＰＣカードまたはＣＦカードあるいはモジュールを制御できるコントローラが必要であった。
【００１０】
また、複数のカードを１つのスロットに接続するための技術として、ＰＣカードを複数枚接続し、所望の機能１つを選択して、実行できるようにスイッチにて切り替えるものが考案されている（特許文献１参照）。
【特許文献１】特開平８−１８０１４８号公報
【非特許文献１】「ＰＣカード／メモリカードの徹底研究」、ＣＱ出版、２００２年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、複数のＰＣカードまたはＣＦカード、あるいはモジュールを制御できるコントロールＬＳＩを用いる場合、問題となるのがそのコントロールＬＳＩを制御するＣＰＵのアドレス空間の割り当てである。複数のカードやモジュールを制御する際、ＣＰＵは、各カードやモジュールにアドレス空間を割り当てる必要がある。また場合によっては、ＣＰＵから各カードやモジュールを制御する為の切替信号が必要になる場合がある。例えば、ＣＦカードの場合、アドレス信号は１０ビットであるが、この１０ビットはＣＦカードにアクセスする際のレジスタをアドレス指定に用いる為、１０ビット分のアドレス信号では、アドレス空間を割り当てる（アドレスをデコードする）ことはできない。よってコントロールＬＳＩには１０ビット以上のアドレス信号を入力するか、またはＣＰＵからの切替信号を入力するしかない。前述の１０ビット以上のアドレス信号を入力する場合は、各ＣＰＵのアドレス信号のビット数はＣＰＵによって異なり、またアドレス空間の割り当ても各々異なることから、コントロールＬＳＩの汎用性が無くなってしまう。そこで後述のＣＰＵから各カードあるいはモジュールを制御する為の切替信号を用いることで制御が可能となる。ＣＰＵからあらかじめ割り当てたアドレス空間に対応する切替信号をコントロールＬＳＩに出力することで、コントロールＬＳＩは、接続されるＣＰＵに関係なく、その切替信号を用いて各カード、あるいはモジュールを制御することが可能となる。しかし、今日の携帯情報処理端末のマルチメディア化、小型化に伴い、この切替信号を確保することが困難になる場合がある。またＣＰＵがＰＣカードあるいはＣＦカードのコントローラを内蔵していた場合でも、ＣＰＵが内蔵しているコントローラが制御できるＰＣカードあるいはＣＦカードの数は決まっており、そのほとんどは１スロットまたは２スロットである。それ以上の数のカードあるいはモジュールを制御する場合には、上記のコントローラＬＳＩが必要となる。またこの場合でも、アドレス空間の割り当ては必要となる。
【００１２】
この際、ＣＰＵに複数のＰＣカードまたはＣＦカード、あるいはモジュールを制御するためのアドレス空間を割り当てる余裕がない。例えば、ＣＰＵの他の機能でアドレス空間が使用され、新たに割り当てるアドレス空間が無い場合は、ＣＰＵが内蔵するコントローラで制御できるスロット数のみ使用することができ、スロットを拡張する為のコントロールＬＳＩを用いることはできないという問題がある。
【００１３】
また、ＰＣカードを複数枚接続し、所望の機能１つを選択して、実行できるようにスイッチにて切り替えるＰＣカード（特許文献１参照）では、複数枚接続されている機能のうち１つだけを選択し実行するので、複数枚のＰＣカードにわたった機能を連続的に処理を行うリアルタイムな処理を行うことができないといった問題があり、またＰＣカードを複数枚接続する構成では、実装面積が大きくなるという問題があった。
【００１４】
本発明は、前記従来技術の問題を解決するものであり、パーソナルコンピュータや、携帯情報機器などの情報処理端末において、複数のＰＣカードまたはＣＦカード、あるいはモジュールを最小限のＣＰＵ資源で効率よく処理を行えるインターフェース拡張回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、上記目的を達成するため、基本的には以下に記載された技術構成を採用するものである。
【００１６】
本発明に係る第１の発明は、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御するコントローラを含むＣＰＵと接続され、１スロット分の制御信号で複数のスロットを制御するインターフェース拡張回路であって、ＣＰＵからのアドレス信号を保持する保持手段と、保持手段の状態に基づきアクセスするスロットを判別する判別手段と、保持手段から所定の規格に準拠したレジスタアドレスの有効アドレスを生成するアドレス生成手段と、有効アドレスを各スロットのアドレスとして出力するアドレス出力手段と、判別手段で判別されたスロットにＣＰＵからの制御信号を出力する制御信号出力手段と、判別手段で判別されたスロットから出力されるステータス信号をＣＰＵに出力するステータス信号出力信号とを備えるものである。
【００１７】
また第２の発明は、ＣＰＵと接続され、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを周辺回路アクセス用の制御信号で、複数のスロットに装着されたカードまたはモジュールを制御するインターフェース拡張回路であって、ＣＰＵからのアドレス信号を保持する保持手段と、保持手段の状態に基づきアクセスするスロットを判別する判別手段と、保持手段から所定の規格に準拠したレジスタアドレスの有効アドレスを生成するアドレス生成手段と、有効アドレスを各スロットのアドレスとして出力するアドレス出力手段と、周辺回路アクセス用の制御信号からカードまたはモジュールを制御する制御信号を生成する制御信号生成手段と、判別手段で判別されたスロットに制御信号生成手段からの制御信号を出力する制御信号出力手段と、判別手段で判別されたスロットから出力されるステータス信号を前記ＣＰＵに出力するステータス信号出力信号とを備えるものである。
【発明の効果】
【００１８】
本発明によれば、１スロット分または１周辺回路分の制御信号で複数のカードまたはモジュールを制御することができるため、ＣＰＵが有する資源を有効に利用して、カードまたはモジュール用のインターフェースを拡張して使用することができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る第１の発明は、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御するコントローラを含むＣＰＵと接続され、１スロット分の制御信号で複数のスロットを制御するインターフェース拡張回路であって、前記ＣＰＵからのアドレス信号を保持する保持手段と、前記保持手段の状態に基づきアクセスするスロットを判別する判別手段と、前記保持手段から所定の規格に準拠したレジスタアドレスの有効アドレスを生成するアドレス生成手段と、前記有効アドレスを各スロットのアドレスとして出力するアドレス出力手段と、前記判別手段で判別されたスロットに前記ＣＰＵからの制御信号を出力する制御信号出力手段と、前記判別手段で判別されたスロットから出力されるステータス信号を前記ＣＰＵに出力するステータス信号出力信号と、を備えるものである。
【００２０】
上記第１の発明に係わるＰＣカードのインターフェース拡張回路によれば、情報処理端末に搭載されているＣＰＵがＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカード、あるいはモジュールを制御できるコントローラを有する場合、１スロット分の制御信号で複数（最大４スロット）のカード、またはモジュールが制御できるため、ＣＰＵのアドレス空間の割り当てを行わずにＰＣカードまたはＣＦカードあるいはＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したモジュールを拡張して使用することができ、ＣＰＵの資源を有効に使用することができる。
【００２１】
また、第２の発明は、ＣＰＵと接続され、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを周辺回路アクセス用の制御信号で、複数のスロットに装着された前記カードまたはモジュールを制御するインターフェース拡張回路であって、前記ＣＰＵからのアドレス信号を保持する保持手段と、前記保持手段の状態に基づきアクセスするスロットを判別する判別手段と、前記保持手段から所定の規格に準拠したレジスタアドレスの有効アドレスを生成するアドレス生成手段と、前記有効アドレスを各スロットのアドレスとして出力するアドレス出力手段と、前記周辺回路アクセス用の制御信号から前記カードまたはモジュールを制御する制御信号を生成する制御信号生成手段と、前記判別手段で判別されたスロットに前記制御信号生成手段からの制御信号を出力する制御信号出力手段と、前記判別手段で判別されたスロットから出力されるステータス信号を前記ＣＰＵに出力するステータス信号出力信号と、を備えるものである。
【００２２】
上記第２の発明に係わるＰＣカードのインターフェース拡張回路によれば、情報処理端末に搭載されているＣＰＵがＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカード、あるいはモジュールを制御できるコントローラを有しない場合でも、１つ周辺回路の制御信号で複数（最大４スロット）のカード、またはモジュールが制御できるため、ＣＰＵのＩ／Ｏの割り当てを行わずにＰＣカードまたはＣＦカードあるいはＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したモジュールを拡張して使用することができ、ＣＰＵの資源を有効に使用することができる。
【００２３】
また、第３の発明は、上記第１または第２の発明において、前記アドレス生成手段は、前記カードまたはモジュールの情報テーブルと、前記カードまたはモジュールの状態の設定および監視を行うコンフィギュレーションレジスタにアクセスするための第１のアドレス制御部と、前記カードまたはモジュールとデータの読み書きを行うためのＡＴＡレジスタにアクセスするための第２のアドレス制御部と、前記第１または第２のアドレス制御部のいずれかで前記有効アドレスを生成するかを選択する選択部とを有することを特徴とするものである。
【００２４】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２５】
（実施の形態）
本発明に係わるインターフェース拡張回路は、マイクロコンピュータシステムにおけるＣＰＵとＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを繋ぐバスインターフェース回路に、ＣＰＵから出力されるアドレス信号を保持する回路と、保持した値からＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したレジスタアクセスの有効アドレスを生成する回路と、保持した値から該当するスロットを判別する回路と、判別されたスロットへＣＰＵからの制御信号へ出力する回路、そしてＣＰＵから出力される制御信号がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠していない制御信号であれば、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠した制御信号を生成する回路を設けたことを特徴とするものである。
【００２６】
図１は、本発明の実施の形態によるインターフェース拡張回路の構成を示すブロック図である。
【００２７】
図１において、ＣＰＵ２００と複数のスロット（スロット１〜スロット４）の間に本発明のインターフェース拡張回路としてのＰＣカード拡張回路１００が実装される。
【００２８】
ＰＣカード拡張回路１００は、図１に示すように、ＣＰＵ２００との間は、ＣＰＵ２００から出力されるアドレスバス１１１と、ＣＰＵ２００から出力される制御信号１１２と、ＣＰＵ２００へ出力される制御信号１１３とから成る。ＣＰＵ２００からは、データバス２１０が各スロット３００〜６００に接続される。ＰＣカード拡張回路１００は、アドレスバス１１１からのアドレス信号の保持回路となるデータラッチ回路１０１と、どのスロットにアクセスするかを判別するアクセス判定回路１０２と、データラッチ回路１０１の値からＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したレジスタアクセスを行うための有効アドレスを生成するアドレス変換回路１０３と、ＣＰＵ２００から出力された制御信号１１２をアクセス判定回路１０２で判定されたスロットにスロット制御信号１１５，１１６，１１７，１１８として出力する制御信号出力回路１０６と、スロット１（３００）、スロット２（４００）、スロット３（５００）、スロット４（６００）それぞれから出力されるステータス信号１（１１９）、ステータス信号２（１２０）、ステータス信号３（１２１）、ステータス信号４（１２２）から、アクセス判定回路１０２で判定されたスロットのステータス信号のみを選択し、ＣＰＵ２００へ出力するステータス信号出力回路１０７とで構成している。
【００２９】
ところで、ＰＣＭＣＩＡ規格及びＣＦＡ規格に準拠したカード及びモジュールは、その内部のレジスタにアクセスすることで、制御を可能とする。このレジスタにアクセスするのは、（表１）に示した制御信号と、１１ビットのアドレス信号、１６ビットのデータ信号が必要である。またＰＣＭＣＩＡ規格及びＣＦＡ規格に準拠したＰＣカード及びモジュール部品のレジスタ制御はレジスタのアドレス値が規格化され、統一であるという特徴がある。
【００３０】
しかし、ＰＣＭＣＩＡ規格に準拠したカード及びモジュールは２６ビットのアドレス信号を入力するが、ＰＣカードのＡＴＡレジスタの仕様では１０ビットのアドレス信号のみ使用する。これはＣＦ規格に準拠したＰＣカードでも同様である。すなわちＰＣＭＣＩＡ規格及びＣＦ規格に準拠したＰＣカードであれば同一の制御を行って問題がない。
【００３１】
【表１】
2006099598.tif 000003
【００３２】
次に、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードおよびモジュールには、前記カード及びモジュールの情報が格納された情報テーブル（ＣＩＳ：Ｃａｒｄ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ）と、前記カード及びモジュールに対して、各種設定を行うレジスタ（ＣＣＲ：Ｃａｒｄ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）が格納された、アトリビュートメモリ領域と、タスクファイルレジスタを格納できるコモンメモリ領域からなるメモリアドレス空間と、コモンメモリ領域同様、タスクファイルレジスタを格納できるＩ／Ｏアドレス空間がある。
【００３３】
タスクファイルレジスタをコモンメモリ領域に格納するか、Ｉ／Ｏアドレス空間に格納するかは、ＰＣカードのカードモードに依存する。ＰＣカードがメモリカードモードで動作する場合は、タスクファイルレジスタはコモンメモリ領域に格納され、ＰＣカードがＩ／Ｏカードモードで動作する場合は、Ｉ／Ｏアドレス空間に格納される。ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカード及びモジュールを使用する際には、はじめに、アトリビュートメモリ領域の情報テーブル（ＣＩＳ：Ｃａｒｄ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ）にアクセスし、カード及びモジュールの情報を取得し、次に各種設定を行うレジスタ（ＣＣＲ：Ｃａｒｄ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）にて必要な設定を行ってから、タスクファイルレジスタにアクセスして、実際に前記カードまたはモジュールとデータのやり取りを行うといった特徴がある。このＰＣカード拡張回路１００は上記の特徴を利用している。
【００３４】
以下に、本発明に係わるＰＣカード拡張回路とその制御方法の具体例を図面を参照しながら詳細に説明する。
【００３５】
（第１の具体例）
図２は、本発明に係わるＰＣカード拡張回路の第１の具体例における構成を示すブロック図である。この図には、ＣＰＵ２００がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御できるコントローラを内蔵している場合に、このＣＰＵが１つ分の制御信号で複数のスロット（最大４スロット）を制御するために用いられるＰＣカード拡張回路１００において、ＣＰＵ２００から出力されるアドレス信号を保持するデータラッチ回路１０１と、データラッチ回路１０１からアクセスしたいスロットを判別するアクセス判定回路１０２と、データラッチ回路１０１からＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したレジスタアクセスの有効アドレスを生成するアドレス変換回路１０３と、アドレス変換回路１０３から生成された有効アドレスを各スロットのアドレスとして出力するアドレス出力回路１０４と、ＣＰＵ２００からの制御信号１１２がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したものかを判別し、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したものであれば、そのまま出力し、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠しない制御信号であれば、その制御信号から、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠した制御信号を生成し出力する制御信号生成回路１０５と、アクセス判定回路１０２によって判別されたアクセスしたいスロットに制御信号生成回路１０５から出力された制御信号を出力する制御信号出力回路１０６と、各スロットから出力されるステータス信号を入力し、アクセス判定回路１０２により判別されたスロットのステータス信号をＣＰＵ２００へ判別して出力するステータス信号出力回路１０７とで構成したことを特徴とするＰＣカード拡張回路１００が示されている。
【００３６】
また、アドレス変換回路１０３には、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールの情報テーブル（ＣＩＳ：Ｃａｒｄ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ）と、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールの状態の設定および監視を行うコンフィギュレーションレジスタにアクセスするための制御と、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールと実際にデータの読込み、書込みを行うためのＡＴＡレジスタにアクセスするための制御を行い、データラッチ回路１０１で保持せしめたＣＰＵ２００からのアドレス信号でどちらの制御を行うか選択するように構成したことを特徴とするＰＣカード拡張回路が示されている。
【００３７】
以下に、図２に示すＰＣカード拡張回路について更に詳細に説明する。
【００３８】
図２には、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御できるコントローラを内蔵したＣＰＵにおいて、１スロット分の制御信号で４スロット接続された上記カードまたはモジュールを制御するためのＰＣカード拡張回路が示されている。
【００３９】
図２におけるアドレスバス１１１は、ＣＰＵ２００が持つアドレスバスの下位１０ビットが割り当てられる。本発明のＰＣカード拡張回路１００では、このアドレスバス１１１に一定の決まりを持たせる。この一定の決まり（フォーマット）を図４に示す。
【００４０】
図４より、下位２ビットがどのスロットにアクセスするかを示すビット（ＩＤ番号）であり、このビットの割り当ては次のようになる。
アドレス（１）、アドレス（０）    該当スロット
０              ０              スロット１（３００）
０              １              スロット２（４００）
１              ０              スロット３（５００）
１              １              スロット４（６００）
次に、図４より下位３ビット目は、ＣＰＵ２００が各スロットに接続されたカードまたはモジュールの前記アトリビュートメモリ領域または、コモンメモリ領域のどちらにアクセスするのかを示す。即ち、このビットが「０」の場合は、コモンメモリ領域を、また「１」の場合はアトリビュートメモリ領域にアクセスすることを示す。
【００４１】
ここで、上記３ビット目が「０」、のときは、図４の上位８ビットは全て「０」とする。
【００４２】
これは、ＰＣＭＣＩＡ規格及びＣＦＡ規格に準拠したカード、及びモジュールのアトリビュート領域は０００ｈ〜３ＦＦｈ即ち、９ビットのアドレスが必要となり、上記のビットの割り当てでは、有効なアドレスを指定することができない。よってアドレスバス１１１は、アトリビュート領域にアクセスする際、まず初めにどのスロットにアクセスするかという情報と、アトリビュート領域にアクセスするという情報のみを出力し、次に有効なアドレス値を出力しなければならない。よってＣＰＵ２００は、アトリビュート領域にアクセスする際、実際には２度のアクセスを行わなければならないが、このアトリビュート領域へのアクセスは、スロットに接続される上記カードまたはモジュールの初期設定時のみアクセスし、常時アクセスするものではないため、処理速度の低下といった大きな影響はほとんどない。
【００４３】
次に、上記３ビット目が「１」、のときは図４の上位８ビットには、ＰＣカードＡＴＡレジスタのインデックス化されたテーブル番号を示す。
【００４４】
表２にＰＣカードＡＴＡレジスタのインデックス化されたテーブルとテーブルに割当てられた有効アドレスを示す。
【００４５】
【表２】
2006099598.tif 000004
【００４６】
図２のデータラッチ回路１０１は、図４の下位２ビットと下位３ビット目の信号、計３ビットをアクセス判定回路１０２に引き渡す。また、残りの８ビットをアドレス変換回路１０３へ引き渡す。ただし、ＣＰＵ２００がアトリビュートメモリアクセスを行う場合は、図４の下位２ビットと下位３ビット目の信号、計３ビットをアクセス判定回路１０２に引き渡すが、残りの８ビットはアドレス変換に引き渡さず、次の２回目のアクセスで、１１ビットの信号すべてを、アドレス出力回路１０４に引き渡す。
【００４７】
図２のアクセス判定回路１０２は、データラッチ回路１０１から出力された３ビットの信号、すなわちどのスロットにアクセスするかを示す２ビットの信号と、ＣＰＵ２００がアトリビュートメモリアクセスを行うかコモンメモリアクセスを行うかを示す１ビットの信号を入力し、アドレス出力回路１０４、制御信号出力回路１０５、ステータス信号出力回路１０６に対して、出力を許可する出力イネーブル信号と、制御信号出力回路１０５、ステータス信号出力回路１０６にどのスロットに出力するかの情報を引き渡す。
【００４８】
ＣＰＵ２００がアトリビュートメモリアクセスを行う場合、アドレス判定回路１０２は、１回目のアクセスでどのスロットにアクセスするかという情報のみ保持し、アドレス出力回路１０４、制御信号出力回路１０５、ステータス信号出力回路１０６に対して出力イネーブル信号を出力しない。
【００４９】
次に２回目のアクセスで、保持しておいた情報とアドレス出力回路１０４、制御信号出力回路１０５、ステータス信号出力回路１０６に対して、出力イネーブル信号を出力する。
【００５０】
次に、図３のアドレス変換回路１０３では、ＣＰＵ２００がコモンメモリアクセスを行う場合は、データラッチ回路１０１から出力された、ＰＣカードＡＴＡレジスタのインデックス化された情報を、有効アドレスに変換し、アドレス出力回路１０４に引き渡す。ＰＣカードＡＴＡレジスタのインデックス化されたテーブルとテーブルに割当てられた有効アドレスは、（表２）の通りとなる。
【００５１】
一方、ＣＰＵ２００がアトリビュートメモリアクセスを行う場合は、１回目のアクセスでは、何も行わず、２回目のアクセスで出力された有効アドレスをそのままアドレス出力回路１０４へ出力する。
【００５２】
次に、図２のアドレス出力回路１０４は、アクセス判定回路１０２から出力される出力イネーブル信号をもとに、アドレス変換回路１０３で出力された有効アドレスを各スロット、スロット１（３００）、スロット２（４００）、スロット３（５００）、スロット４（６００）に出力する。アクセス判定回路１０２から出力される出力イネーブル信号が「０」のとき、アドレス出力回路１０４は出力を行わず、出力イネーブル信号が「１」のときに、アドレス変換回路１０３から出力される有効アドレスを出力する。
【００５３】
次に、図２の制御信号生成回路１０５はＣＰＵ２００が、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠した制御信号を出力する場合、制御信号生成回路１０５の設定ピンを設定することによりＣＰＵ２００からの制御信号をそのまま制御信号出力回路１０６へ引き渡す。すなわち、ＣＰＵ２００がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠した制御信号を出力する、すなわちＣＰＵ２００がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御できるコントローラを内蔵している場合は、制御信号生成回路１０５の設定ピンを「０」に設定することで、ＣＰＵ２００からの制御信号をそのまま制御信号出力回路１０６へ出力する。
【００５４】
次に、図２の制御信号出力回路１０６は、制御信号生成回路１０５から出力された（表１）に示すＣＰＵ２００から出力される制御信号１１２をアクセス判定回路１０２から出力される出力イネーブル信号と、どのスロットにアクセスするかの情報をもとに、各スロットの制御信号である制御信号１（１１５）、制御信号２（１１６）、制御信号３（１１７）、制御信号４（１１８）のいずれかに、ＣＰＵ２００から出力される制御信号を出力する。アドレス出力回路１０４と同様、アクセス判定回路１０２から出力される出力イネーブル信号が「０」のとき、制御信号出力回路１０５は出力を行わず、出力イネーブル信号が「１」のときに、制御信号出力回路１０６は、該当するスロットに、制御信号を出力する。
【００５５】
次に、図２のステータス出力回１０７は、各スロットから出力されるステータス信号１（１１９）、ステータス信号２（１２０）、ステータス信号３（１２１）、ステータス信号４（１２２）を、アクセス判定回路１０２から出力される出力イネーブル信号と、どのスロットにアクセスするかの情報をもとに、該当するスロットのステータス信号をＣＰＵ２００のステータス信号へ出力する。アドレス出力回路１０４、制御信号出力回路１０５と同様、アクセス判定回路１０２から出力される出力イネーブル信号が「０」のとき、ステータス出力回路１０７は、各スロットからのステータス信号を入力せず、出力イネーブル信号が「１」のときは、各スロットからのステータス信号を入力し、ＣＰＵ２００のステータス信号へ出力する。
【００５６】
このようにして、本発明のＰＣカード拡張回路１００は、前述した処理を実行することで、情報処理端末に搭載されているＣＰＵ２００がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードあるいはモジュールを制御できるコントローラを有する場合、１スロット分の制御信号で複数（最大４スロット）のカード、またはモジュールが制御できるため、ＣＰＵ２００のアドレス空間の割り当てを行わずにＰＣカードまたはＣＦカードあるいはＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したモジュールを拡張して使用することができ、ＣＰＵ２００の資源を有効に使用することができる。
【００５７】
（第２の具体例）
図３は、本発明に係わるＰＣカード拡張回路の第２の具体例による構成を示すブロック図である。
【００５８】
図３には、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードまたはモジュールを制御できるコントローラを内蔵していないＣＰＵ２００において、１つの周辺回路の制御信号１１２で４スロット接続された上記カードまたはモジュールを制御するためのＰＣカード拡張回路１００が示されている。
【００５９】
本発明のＰＣカード拡張回路１００は、ＣＰＵ２００から出力されるアドレスバス１１１と、ＣＰＵ２００から出力される制御信号１１２と、ＣＰＵ２００へ出力される制御信号１１３と、アドレス信号の保持回路となるデータラッチ回路１０１と、どのスロットにアクセスするかを判別するアクセス判定回路１０２と、データラッチ回路１０１の値からＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したレジスタアクセスを行うための有効アドレスを生成するアドレス変換回路１０３と、アドレス変換回路１０３で生成された有効アドレスを出力する、アドレス出力回路１０４と、ＣＰＵ２００から出力された制御信号１１２がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したものかを判別し、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したものであれば、そのまま出力し、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠しない制御信号であれば、その制御信号から、ＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠した制御信号を生成し出力する制御信号生成回路１０５と、アクセス判定回路１０２で判定されたスロットにスロット制御信号１（１１５），制御信号２（１１６），制御信号３（１１７），制御信号４（１１８）として出力する制御信号出力回路１０６と、スロット１（３００）、スロット２（４００）、スロット３（５００）、スロット４（６００）それぞれかから出力されるステータス信号１（１１９），ステータス信号２（１２０）、ステータス信号３（１２１）、ステータス信号４（１２２）を、アクセス判定回路１０２で判定されたスロットの制御信号のみを選択し、ＣＰＵ２００へ出力するステータス信号出力回路１０７を有する。
【００６０】
図３におけるアドレスバス１１１はＣＰＵ２００が持つアドレスバスの下位１０ビットが割り当てられる。本発明のＰＣカード拡張回路１００では、このアドレスバス１１１に一定の決まりを持たせる。この一定の決まり（フォーマット）は、前述の図４の通りとなる。
【００６１】
図４に示す通り、下位２ビットがどのスロットにアクセスするかを示すビットであり、このビットの割り当ては次のようになる。
アドレス（１）、アドレス（０）    該当スロット
０              ０                スロット１（３００）
０              １                スロット２（４００）
１              ０                スロット３（５００）
１              １                スロット４（６００）
次に、図４より下位３ビット目は、ＣＰＵ２００が各スロットに接続されたカードまたはモジュールの前記アトリビュートメモリ領域または、コモンメモリ領域のどちらにアクセスするのかを示す。即ち、このビットが「０」の場合は、コモンメモリ領域を、また「１」の場合はアトリビュートメモリ領域にアクセスすることを示す。
【００６２】
ここで上記３ビット目が「０」、のときは、図３の上位８ビットは全て「０」とする。
【００６３】
これは、ＰＣＭＣＩＡ規格及びＣＦＡ規格に準拠したカード、及びモジュールのアトリビュート領域は０００ｈ〜３ＦＦｈ即ち、９ビットのアドレスが必要となり、上記のビットの割り当てでは、有効なアドレスを指定することができない。よってアドレスバス（１１１）は、アトリビュート領域にアクセスする際、まず初めにどのスロットにアクセスするかという情報と、アトリビュートアトリビュート領域にアクセスするという情報のみを出力し、次に有効なアドレス値を出力しなければならない。よってＣＰＵ２００は、アトリビュート領域にアクセスする際、実際には２度のアクセスを行わなければならないが、このアトリビュート領域へのアクセスは、スロットに接続される上記カードまたはモジュールの初期設定時のみアクセスし、常時アクセスするものではないため、処理速度の低下といった大きな影響はほとんどない。
【００６４】
次に上記３ビット目が「１」、ときは、図４の上位８ビットには、ＰＣカードＡＴＡレジスタのインデックス化されたテーブル番号を示す。ＰＣカードＡＴＡレジスタのインデックス化されたテーブルとテーブルに割当てられた有効アドレスは前記表２の通りとなる。
【００６５】
図３のデータラッチ回路１０１は、図４の下位２ビットと下位３ビット目の信号、計３ビットをアクセス判定回路１０２に引き渡す。また、残りの８ビットをアドレス変換回路１０３へ引き渡す。ただし、ＣＰＵ２００がアトリビュートメモリアクセスを行う場合は、図４の下位２ビットと下位３ビット目の信号、計３ビットをアクセス判定回路１０２に引き渡すが、残りの８ビットはアドレス変換に引き渡さず、次の２回目のアクセスで、１１ビットの信号すべてを、アドレス出力回路１０４に引き渡す。
【００６６】
図３のアクセス判定回路１０２は、データラッチ回路１０１から出力された３ビットの信号、すなわちどのスロットにアクセスするかを示す２ビットの信号と、ＣＰＵ２００がアトリビュートメモリアクセスを行うかコモンメモリアクセスを行うかを示す１ビットの信号を入力し、アドレス出力回路１０４、制御信号出力回路１０６、ステータス信号出力回路１０７に対して、出力を許可する出力イネーブル信号と、制御信号出力回路１０６、ステータス信号出力回路１０７にどのスロットに出力するかの情報を引き渡す。
【００６７】
ＣＰＵ２００がアトリビュートメモリアクセスを行う場合、アドレス判定回路１０２は、１回目のアクセスでどのスロットにアクセスするかという情報のみ保持し、アドレス出力回路１０４、制御信号出力回路１０６、ステータス信号出力回路１０７に対して出力イネーブル信号を出力しない。
【００６８】
次に２回目のアクセスで、前記保持しておいた情報とアドレス出力回路１０４、制御信号出力回路１０６、ステータス信号出力回路１０７に対して、出力イネーブル信号を出力する。
【００６９】
次に、図３のアドレス変換回路１０３では、ＣＰＵ２００がコモンメモリアクセスを行う場合は、データラッチ回路１０１から出力された、ＰＣカードＡＴＡレジスタのインデックス化された情報を、有効アドレスに変換し、アドレス出力回路１０４に引き渡す。ＰＣカードＡＴＡレジスタのインデックス化されたテーブルとテーブルに割当てられた有効アドレスは前述の（表２）の通りとなる。
【００７０】
一方、ＣＰＵ２００がアトリビュートメモリアクセスを行う場合は、１回目のアクセスでは、何も行わず、２回目のアクセスで出力された有効アドレスをそのままアドレス出力回路１０４へ出力する。
【００７１】
次に、図３のアドレス出力回路１０４は、アクセス判定回路１０２から出力される出力イネーブル信号をもとに、アドレス変換回路１０３で出力された有効アドレスを各スロット、スロット１（３００）、スロット２（４００）、スロット３（５００）、スロット４（６００）に出力する。アクセス判定回路１０２から出力される出力イネーブル信号が「０」のとき、アドレス出力回路１０４は出力を行わず、出力イネーブル信号が「１」のときに、アドレス変換回路１０３から出力される有効アドレスを出力する。
【００７２】
次に図３の制御信号生成回路１０５は、ＣＰＵ２００から出力される制御信号からＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠した制御信号を生成する。制御信号生成の設定ピンを「１」に設定することで、ＣＰＵ２００からの制御信号より、ＰＣＭＣＩＡ規格及びＣＦＡ規格に準拠した制御信号を生成し、制御信号出力回路１０６へ出力する。
【００７３】
次に、図３の制御信号出力回路１０６は、制御信号生成回路１０５で生成された制御信号をアクセス判定回路１０２から出力される出力イネーブル信号と、どのスロットにアクセスするかの情報をもとに、各スロットの制御信号である制御信号１（１１５）、制御信号２（１１６）、制御信号３（１１７）、制御信号４（１１８）のいずれかに出力する。アドレス出力回路１０４と同様、アクセス判定回路１０２から出力される出力イネーブル信号が「０」のとき、制御信号出力回路１０６は出力を行わず、出力イネーブル信号が「１」のときに、制御信号出力回路１０６は、該当するスロットに、制御信号を出力する。
【００７４】
次に、図３のステータス出力回路１０７は、各スロットから出力されるステータス信号１（１１９）、ステータス信号２（１２０）、ステータス信号３（１２１）、ステータス信号４（１２２）を、アクセス判定回路１０２から出力される出力イネーブル信号と、どのスロットにアクセスするかの情報をもとに、該当するスロットのステータス信号をＣＰＵ２００のステータス信号へ出力する。アドレス出力回路１０４、制御信号出力回路１０６と同様、アクセス判定回路１０２から出力される出力イネーブル信号が「０」のとき、ステータス出力回路１０７は、各スロットからのステータス信号を入力せず、出力イネーブル信号が「１」のときは、各スロットからのステータス信号を入力し、ＣＰＵ２００のステータス信号へ出力する。
【００７５】
このようにして、本発明のＰＣカード拡張回路１００は、前述した処理を実行することで、情報処理端末に搭載されているＣＰＵ２００がＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカードあるいはモジュールを制御できるコントローラを有しない場合でも、１つ周辺回路の制御信号で複数（最大４スロット）のカードまたはモジュールが制御できるため、ＣＰＵ２００のＩ／Ｏの割り当てを行わずにＰＣカードまたはＣＦカードあるいはＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したモジュールを拡張して使用することができ、ＣＰＵ２００の資源を有効に使用することができる。
【００７６】
なお、上記の第１の具体例及び第２の具体例では、本発明のＰＣカード拡張回路に４個のＰＣＭＣＩＡ規格またはＣＦＡ規格に準拠したカード及びモジュールが接続されていることを前提としたが、前記のカード及びモジュールが２個または３個でも問題なく制御することができる。また本発明のＰＣカード拡張回路は接続するＣＰＵにＰＣＭＣＩＡ規格及びＣＦＡ規格に準拠したカードまたはモジュールを制御できるコントローラを内蔵していない場合でかつ上記カード及びモジュール１個しか接続しないシステムにも対応することができ、今後のスロット拡張にもＣＰＵの資源を新たに使用、または割当てる必要もなく柔軟に対応することが可能となる。
【産業上の利用可能性】
【００７７】
本発明にかかるインターフェース拡張回路は、今後更なる小型化・高性能化が必要とされる携帯端末機器においてだけでなく使用目的が異なるＰＣカード（あるいはモジュール）を複数同時に、カードを挿しかえることなく使用したいといった用途に適用できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態によるＰＣカード拡張回路の構成を示すブロック図
【図２】同ＰＣカード拡張回路の第１の具体例を示すブロック図
【図３】同ＰＣカード拡張回路の第２の具体例を示すブロック図
【図４】同ＰＣカード拡張回路のアドレス入力信号のフォーマットを示す図
【符号の説明】
【００７９】
１００    ＰＣカード拡張回路
１０１    データラッチ回路
１０２    アクセス判定回路
１０３    アドレス変換回路
１０４    アドレス出力回路
１０５    制御信号生成回路
１０６    制御信号出力回路
１０７    ステータス信号出力回路
１１１    アドレスバス
１１２、１１３    制御信号
１１５〜１１８    スロット制御信号
１１９〜１２２    ステータス信号
２００    ＣＰＵ
２１０    データバス
３００、４００、５００、６０００    ＰＣカードスロット
【図１】
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【図２】
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【図３】
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【図４】
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