(57)【要約】【課題】  パターンの寸法制御性を向上させることができる半導体装置の製造方法を提供する。【解決手段】  終端部形成領域５に絶縁膜３３を形成し、絶縁膜３３及びセル形成領域３を覆うマスク材４７を形成する。そして、マスク材４７を覆うレジスト４９を形成する。セル形成領域３のレジスト４９にトレンチゲートパターンに対応するゲート用レジストパターン５３を形成し、終端部形成領域５のレジスト４９にダミーレジストパターン５５を形成する。【選択図】  図８
2006196545.tif 000002
【特許請求の範囲】
【請求項１】
ゲート同士が共通接続されているトレンチゲートパターンが形成されるセル形成領域と前記トレンチゲートパターンを囲む終端部が形成される終端部形成領域とを含む半導体層の前記終端部形成領域を絶縁膜によって覆う工程と、
マスク材によって前記セル形成領域及び前記絶縁膜を覆う工程と、
レジストによって前記マスク材を覆う工程と、
前記セル形成領域上の前記レジストの抜きパターンが前記トレンチゲートパターンに対応するゲート用レジストパターンとなり、かつ前記絶縁膜上の前記レジストの抜きパターンがダミーレジストパターンとなるように、前記レジストをパターニングする工程と、
パターニングされた前記レジストをマスクにして、前記ダミーレジストパターンの下に前記絶縁膜が残るように、前記マスク材を選択的にエッチングしてパターニングする工程と、
パターニングされた前記マスク材をマスクにして前記半導体層を選択的にエッチングして前記セル形成領域に前記ゲート用レジストパターンに対応するトレンチパターンを形成する工程と、
前記トレンチパターンに前記ゲートを埋め込んで前記トレンチゲートパターンを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート用レジストパターンは、ストライプ状レジストパターンとこれを囲む枠状レジストパターンとを含み、前記ダミーレジストパターンは、前記枠状レジストパターンを囲んで形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
所定パターンが形成される所定パターン形成領域及びこれに隣接する隣接領域のうち前記隣接領域を下敷材によって覆う工程と、
前記下敷材と同じ材質のパターニング対象材によって前記所定パターン形成領域及び前記下敷材を覆う工程と、
レジストによって前記パターニング対象材を覆う工程と、
前記所定パターン形成領域上の前記レジストの抜きパターンが前記所定パターンに対応する所定レジストパターンとなり、かつ前記下敷材上の前記レジストの抜きパターンが前記所定レジストパターンを囲む又は前記所定レジストパターンの両側に位置して前記所定レジストパターンの長手方向に延びるダミーレジストパターンとなるように、前記レジストをパターニングする工程と、
パターニングされた前記レジストをマスクにして、前記ダミーレジストパターンの下に前記下敷材が残るように、前記パターニング対象材を選択的にエッチングして前記所定パターンを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項４】
所定パターンが形成される所定パターン形成領域及びこれに隣接する隣接領域のうち前記所定パターン形成領域をパターニング対象材によって覆い、かつ前記隣接領域を前記パターニング対象材よりエッチング速度が遅い耐エッチング材によって覆う工程と、
レジストによって前記パターニング対象材及び前記耐エッチング材を覆う工程と、
前記パターニング対象材上の前記レジストの抜きパターンが前記所定パターンに対応する所定レジストパターンとなり、かつ前記耐エッチング材上の前記レジストの抜きパターンが前記所定レジストパターンを囲む又は前記所定レジストパターンの両側に位置して前記所定レジストパターンの長手方向に延びるダミーレジストパターンとなるように、前記レジストをパターニングする工程と、
パターニングされた前記レジストをマスクにして、前記ダミーレジストパターンの下に前記耐エッチング材が残るように、前記パターニング対象材を選択的にエッチングして前記所定パターンを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記所定パターンが形成された前記パターニング対象材をマスクにしてその下の層を選択的にエッチングすることにより、前記層にトレンチを形成する工程を備える
ことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばトレンチゲート型のパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴに代表される電力用の半導体装置は、オン抵抗が低くかつ高速スイッチングが可能なので、周波数の高い大電流を効率的に制御することができる。よって、パワーＭＯＳＦＥＴは、小型の電力変換素子として、例えばパーソナルコンピュータの電源の部品に広く利用されている。
【０００３】
パワーＭＯＳＦＥＴは、半導体基板上に配置されたエピタキシャル成長層中に形成された多数のセルのゲートを共通接続した構造を有する半導体チップである。したがって、トレンチゲート型のパワーＭＯＳＦＥＴの場合、トレンチパターンに埋め込まれたゲートが共通接続されることになる。トレンチパターンに埋め込まれたゲートをトレンチゲートパターンと称する。トレンチゲートパターンは微細加工技術を利用して形成され、寸法制御が重要である。  
【０００４】
トレンチゲートパターンに限らず、半導体装置の製造工程において、微細加工技術を利用して所定パターンを形成する場合、寸法制御性を向上させることが望まれる。例えば、特許文献１によれば、所定パターンである接続孔を均一性及び再現性よく層間絶縁膜に形成することができ、また特許文献２によれば、絶縁層に設けられる溝パターンの底を所定の位置にすることができる。
【特許文献１】特開２００１−３５１８９６（要約）
【特許文献２】特開２００３−３２４１０２（要約）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、パターンの寸法制御性を向上させることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置の製造方法は、ゲート同士が共通接続されているトレンチゲートパターンが形成されるセル形成領域と前記トレンチゲートパターンを囲む終端部が形成される終端部形成領域とを含む半導体層の前記終端部形成領域を絶縁膜によって覆う工程と、マスク材によって前記セル形成領域及び前記絶縁膜を覆う工程と、レジストによって前記マスク材を覆う工程と、前記セル形成領域上の前記レジストの抜きパターンが前記トレンチゲートパターンに対応するゲート用レジストパターンとなり、かつ前記絶縁膜上の前記レジストの抜きパターンがダミーレジストパターンとなるように、前記レジストをパターニングする工程と、パターニングされた前記レジストをマスクにして、前記ダミーレジストパターンの下に前記絶縁膜が残るように、前記マスク材を選択的にエッチングしてパターニングする工程と、パターニングされた前記マスク材をマスクにして前記半導体層を選択的にエッチングして前記セル形成領域に前記ゲート用レジストパターンに対応するトレンチパターンを形成する工程と、前記トレンチパターンに前記ゲートを埋め込んで前記トレンチゲートパターンを形成する工程と、を備えることを特徴とする。
【０００７】
本発明の他の態様に係る半導体装置の製造方法は、所定パターンが形成される所定パターン形成領域及びこれに隣接する隣接領域のうち前記隣接領域を下敷材によって覆う工程と、前記下敷材と同じ材質のパターニング対象材によって前記所定パターン形成領域及び前記下敷材を覆う工程と、レジストによって前記パターニング対象材を覆う工程と、前記所定パターン形成領域上の前記レジストの抜きパターンが前記所定パターンに対応する所定レジストパターンとなり、かつ前記下敷材上の前記レジストの抜きパターンが前記所定レジストパターンを囲む又は前記所定レジストパターンの両側に位置して前記所定レジストパターンの長手方向に延びるダミーレジストパターンとなるように、前記レジストをパターニングする工程と、パターニングされた前記レジストをマスクにして、前記ダミーレジストパターンの下に前記下敷材が残るように、前記パターニング対象材を選択的にエッチングして前記所定パターンを形成する工程と、を備えることを特徴とする。
【０００８】
本発明のさらに他の態様に係る半導体装置の製造方法は、所定パターンが形成される所定パターン形成領域及びこれに隣接する隣接領域のうち前記所定パターン形成領域をパターニング対象材によって覆い、かつ前記隣接領域を前記パターニング対象材よりエッチング速度が遅い耐エッチング材によって覆う工程と、レジストによって前記パターニング対象材及び前記耐エッチング材を覆う工程と、前記パターニング対象材上の前記レジストの抜きパターンが前記所定パターンに対応する所定レジストパターンとなり、かつ前記耐エッチング材上の前記レジストの抜きパターンが前記所定レジストパターンを囲む又は前記所定レジストパターンの両側に位置して前記所定レジストパターンの長手方向に延びるダミーレジストパターンとなるように、前記レジストをパターニングする工程と、パターニングされた前記レジストをマスクにして、前記ダミーレジストパターンの下に前記耐エッチング材が残るように、前記パターニング対象材を選択的にエッチングして前記所定パターンを形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、パターンの寸法制御性を向上させることができる半導体装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
（半導体装置の構造）
（半導体装置の動作）
（半導体装置の製造方法）
（第１実施形態の主な効果）
効果１：
効果２：
（変形例）
［第２実施形態］
［第３実施形態］
［第４実施形態］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。
【００１１】
［第１実施形態］
第１実施形態に係る半導体装置は、トレンチゲート型のパワーＭＯＳＦＥＴ（Ｕ−ＭＯＳ）である。第１実施形態の主な特徴は、半導体装置の製造工程において、ダミーレジストパターンを形成することにより、トレンチゲートパターンの寸法制御性を向上させることである。
【００１２】
（半導体装置の構造）
図１は、第１実施形態に係る半導体装置１のセル形成領域３と終端部形成領域５との境界を示す部分断面図である。図２は、図１に示す半導体装置１の部分平面図である。但し、図１及び図２において、ソース電極、ドレイン電極等は図示を省略している。まず、セル形成領域３から説明する。セル形成領域３には、多数のＭＯＳＦＥＴセル７が形成されている。詳細に説明すると、半導体基板の一例であるｎ＋型のシリコン基板９の上にエピタキシャル層１１が形成されている。これらにより半導体層１３が構成される。シリコン基板９はドレイン領域として機能する。エピタキシャル層１１は下から順に、ｎ−型のドリフト領域１５、ｐ型のボディ領域１７となっている。ボディ領域１７の上のエピタキシャル層１１には、ｎ＋型のソース領域１９が形成されている。
【００１３】
半導体層１３には、ソース領域１９及びボディ領域１７を貫通して、ドリフト領域１５に至る複数のトレンチ２１が形成されている。これらのトレンチ２１は、平面から見るとストライプ状であり、トレンチパターン２３を構成する要素となる。トレンチ２１の表面には、シリコン酸化膜からなるゲート絶縁膜２５が形成されている。トレンチ２１には、ポリシリコンを含むゲート２７が埋め込まれている。複数のゲート２７は、ストライプ状に配置され、トレンチゲートパターン２９を構成する要素となる。
【００１４】
終端部形成領域５には、以下に説明する構成の終端部３１が形成されている。終端部形成領域５の半導体層１３には、ｐ型のボディ領域１７が形成されておらず、ボディ領域１７の側面４３を境界にして、半導体層１３はセル形成領域３と終端部形成領域５とに分けられる。終端部形成領域５のｎ−型のエピタキシャル層１１上には、フィールド膜と称される絶縁膜（例えばシリコン酸化膜）３３が形成されている。なお、より耐圧を高めたい場合、終端部形成領域５のエピタキシャル層１１に、浮遊電位のｐ型のガードリングが配置される。以上の要素を含む終端部３１により、セル形成領域３に形成される多数のＭＯＳＦＥＴセル７が囲まれている。したがって、トレンチゲートパターン２９は終端部３１により囲まれていることになる。
【００１５】
セル形成領域３及び終端部形成領域５には、絶縁膜３３及びゲート２７を覆うように、層間絶縁膜３５が形成されている。
【００１６】
図３は、半導体装置１の平面全体を示す図である。層間絶縁膜３５は省略している。Ａ１−Ａ２断面が図１に対応する。隣り合うゲート２７の両端同士は、端部接続部３７により接続されている。これにより、ゲート２７同士が共通接続される。端部接続部３７もゲート２７と同様にトレンチ２１に形成されている。
【００１７】
ゲート２７及び端部接続部３７によりトレンチゲートパターン２９が構成される。トレンチゲートパターン２９は、図示しない引出線によりゲート用電極パッド３９と接続されている。ゲート用電極パッド３９上には、メタルパッド４１が配置されている。  
【００１８】
（半導体装置の動作）
半導体装置１の動作について図１を用いて説明する。この動作において、各ＭＯＳＦＥＴセル７のソース領域１９及びボディ領域１７は接地されている。また、ドレイン領域であるシリコン基板９には、所定の正電圧が印加されている。
【００１９】
半導体装置１をオン動作させる場合、所定の正電圧を各ＭＯＳＦＥＴセル７のゲート２７に印加する。これにより、チャネル領域４０には、ｎ型の反転層が形成される。ソース領域１９からの電子は、この反転層を通り、ドリフト領域１５に注入され、ドレイン領域である半導体基板９に達する。よって、電流が半導体基板９からソース領域１９に流れることになる。  
【００２０】
一方、半導体装置１をオフ動作させる場合、各ＭＯＳＦＥＴセル７のゲート２７の電位がソース領域１９の電位以下になるように、ゲート２７に印加する電圧を制御する。これにより、チャネル領域４０のｎ型の反転層が消失し、ソース領域１９からドリフト領域１５への電子の注入が停止する。よって、ドレイン領域である半導体基板９からソース領域１９に電流が流れない。そして、オフ時、ドリフト領域１５とボディ領域１７により形成されるｐｎ接合４２から縦方向にドリフト領域１５に延びる空乏層により、半導体装置１の耐圧が保持される。
【００２１】
（半導体装置の製造方法）
第１実施形態に係る半導体装置１の製造方法について、図１、図２、図４〜図２１を用いて説明する。図４〜図２１のうち、Ａ１−Ａ２断面を示す図は図１と対応し、それ以外は図２と対応する。
【００２２】
図４及び図５に示すように、ｎ−型のエピタキシャル層１１が形成されたｎ＋型のシリコン基板９を準備する。シリコン基板９とエピタキシャル層１１で半導体層１３が構成される。セル形成領域３を露出しかつ終端部形成領域５を覆うシリコン酸化膜からなる絶縁膜３３を熱酸化により形成する。絶縁膜３３の厚みは、例えば０．４〜１．２μｍである。その後、セル形成領域３に位置するｎ−型のエピタキシャル層１１に、ｐ型のボディ領域１７及びｎ＋型のソース領域１９を形成する。また、このとき、セル形成領域３上には熱酸化膜４５が形成される。熱酸化膜４５の厚みは絶縁膜３３より小さく、例えば、０．０３〜０．１μｍである。これらは公知の方法を用いて実現することができる。ボディ領域１７の側面４３がセル形成領域３と終端部形成領域５との境界となる。
【００２３】
次に、図６及び図７に示すように、マスク材４７によって、熱酸化膜４５が形成されたセル形成領域３及び絶縁膜３３が形成された終端部形成領域５を覆う。マスク材４７は、例えば、ＣＶＤ(Chemical Vapor Deposition)により形成されるシリコン酸化膜であり、その厚みは０．３〜０．６μｍである。熱酸化膜４５はマスク材４７のバッファとなる。熱酸化膜４５を形成せずに、マスク材４７を直接形成することもできる。次に、セル形成領域３上及び終端部形成領域５上に形成されたマスク材４７をレジスト４９により覆う。レジスト４９の厚みは、例えば１．２〜１．５μｍである。
【００２４】
図８及び図９に示すように、レジスト４９を選択的に露光し、現像する。レジスト４９が抜かれた部分であるレジスト除去部５１のうち、セル形成領域３上のレジスト除去部５１（言い換えれば、セル形成領域３上のレジスト４９の抜きパターン）が、図２のトレンチゲートパターン２９に対応するゲート用レジストパターン５３となる。また、終端部形成領域５上のレジスト除去部５１（言い換えれば絶縁膜３３上のレジスト４９の抜きパターン）がダミーレジストパターン５５となる。
【００２５】
図２２は、現像後のレジスト４９の全体平面図である。ゲート用レジストパターン５３は、ストライプ状レジストパターン５７及びこれを囲む枠状レジストパターン５９を含む。複数のレジスト除去部５１ａによりストライプ状レジストパターン５７が構成される。一方、レジスト除去部５１ｂ，５１ｃ，５１ｄ，５１ｅにより枠状レジストパターン５９が構成される。枠状レジストパターン５９は、ダミーレジストパターン５５により囲まれている。レジスト除去部５１ａ，５１ｂ，５１ｃは図３のゲート２７と対応し、レジスト除去部５１ｄ，５１ｅは端部接続部３７と対応する。
【００２６】
図１０及び図１１に示すように、現像後のレジスト４９をベーキングして硬化させる。図８及び図９のレジスト４９の露光・現像、そして、図１０及び図１１のレジスト４９のベーキングがレジスト４９のパターニング工程である。
【００２７】
図１２及び図１３に示すように、パターニングされたレジスト４９をマスクにして、例えばＲＩＥ(Reactive Ion Etching)のような異方性エッチングを用いて、マスク材４７を選択的にエッチングして、マスク材４７をパターニングする。これにより、セル形成領域３ではゲート用レジストパターン５３に対応する部分のマスク材４７が除去され、終端部形成領域５ではダミーレジストパターン５５に対応する部分のマスク材４７が除去される。ダミーレジストパターン５５の下には絶縁膜３３が残っている。
【００２８】
さらにエッチングを続けることによりセル形成領域３の熱酸化膜４５を除去して、ソース領域１９を選択的に露出させる。熱酸化膜４５を除去するエッチングにより、終端部形成領域５でも絶縁膜３３がエッチングされるが、絶縁膜３３は熱酸化膜４５より厚いので、絶縁膜３３の上部の一部が削れるだけである。
【００２９】
図１４及び図１５に示すように、レジスト４９を除去する。そして、パターニングされたマスク材４７をマスクにして、例えばＲＩＥのような異方性エッチングにより、セル形成領域３のエピタキシャル層１１を選択的にエッチングする。これにより、ソース領域１９及びボディ領域１７を貫通してドリフト領域１５に到達するトレンチ２１を形成する。トレンチ２１のパターンであるトレンチパターン２３は、ゲート用レジストパターン５３（図２２）に対応する。図２２に示すゲート用レジストパターン５３を構成する枠状レジストパターン５９下のトレンチは、外周トレンチと称される。
【００３０】
なお、終端部形成領域５にもマスク材４７が選択的に除去されている箇所６１がある。この箇所６１の下地は、エピタキシャル層１１よりエッチング速度が遅い絶縁膜３３であり、かつ絶縁膜３３の厚みは大きい。したがって、終端部形成領域５のエピタキシャル層１１にはトレンチが形成されない。
【００３１】
図１６及び図１７に示すように、フッ化アンモニウムを用いてマスク材４７及び熱酸化膜４５を除去する。この除去工程により絶縁膜３３も削れるが、絶縁膜３３は厚みが大きいので絶縁膜３３は残る。
【００３２】
図１８及び図１９に示すように、熱酸化により、トレンチ２１の表面にゲート絶縁膜２５を形成する。そして、トレンチ２１が埋まるように、セル形成領域３及び終端部形成領域５の全面に、例えばＣＶＤによりポリシリコン膜６３を形成する。
【００３３】
図２０及び図２１に示すように、例えばＲＩＥのような異方性エッチングを用いて、図示しない引出線となるポリシリコン膜６３が残るようにパターニングしつつ、トレンチパターン２３において、トレンチ２１に到達するまでポリシリコン膜６３をエッチバックする。これにより、トレンチ２１内に残されたポリシリコン膜６３がゲート２７となる。つまり、トレンチパターン２３にゲート２７を埋め込んでトレンチゲートパターン２９を形成する。
【００３４】
図１及び図２に示すように、セル形成領域３及び終端部形成領域５を覆う層間絶縁膜３５をＣＶＤにより形成する。そして、図示しないがソース電極、ドレイン電極等を形成して、半導体装置１が完成する。
【００３５】
（第１実施形態の主な効果）
効果１：
第１実施形態では、半導体装置の製造工程において、ダミーレジストパターン５５を形成することにより、トレンチゲートパターン２９の深さ方向の寸法を均一にすることができる（つまり、トレンチゲートパターン２９の寸法制御性を向上させることができる）。これについて比較形態と比較して説明する。図２３〜図２６は、比較形態に係る半導体装置の製造方法の工程の一部を示す図である。図２３、図２４は、それぞれ図８、図９と対応する。図２５、図２６は、それぞれ図１０、図１１と対応する。
【００３６】
比較形態ではダミーレジストパターン５５が形成されていない。ゲート用レジストパターン５３を構成するレジスト除去部５１ａの幅Ｗａ、レジスト除去部５１ｂの幅Ｗｂをそれぞれ例えば０．２μｍとする。レジスト除去部５１ｂは、終端部形成領域５の隣、つまり複数のレジスト除去部５１のうち一番外側に位置する。図中のそれ以外のレジスト除去部５１がレジスト除去部５１ａである。
【００３７】
ダミーレジストパターン５５が形成されていないレジスト４９をベーキングして硬化させた状態を図２５及び図２６に示す。レジスト４９をベーキングするとレジスト４９が収縮して、レジスト除去部５１ａ，５１ｂの幅Ｗａ，Ｗｂが大きくなる現象が生じる（いわゆる引き連れ現象）。レジスト除去部５１ａ，５１ｂの上部は、下部に比べて幅の増加量が大きい。これは、レジスト４９の下面がマスク材４７に固定されているのに対して、レジスト４９の上面は固定されていないからである。
【００３８】
レジスト除去部５１ａの幅Ｗａは０．２２μｍに増加し、レジスト除去部５１ｂの幅Ｗｂは０．３７μｍに増加していた。この理由を説明する。レジスト除去部５１ｂの一方側は終端部形成領域５であり、そこにはレジスト除去部がなく、レジスト４９が大面積で残っている。したがって、レジスト除去部５１ｂの一方側ではレジスト４９が収縮する際に発生する応力が大きくなり、レジスト４９の引き連れ量が多くなるのである。
【００３９】
このようなゲート用レジストパターン５３を用いて、マスク材４７をパターニングして、これをマスクにしてトレンチ２１を形成すると、レジスト除去部５１ｂに対応するトレンチ２１は、他のトレンチ２１に比べて深くなる。これは、マスクの開口の幅が大きくなるにしたがってトレンチが深くなるマイクロローディング効果によるものである。
【００４０】
したがって、比較形態の製造方法で作製された半導体装置６５は図２７に示すように、レジスト除去部５１ｂに対応するゲート２７ｂは、他のゲート２７ａに比べて深さ方向の寸法が大きくなる。これにより次の問題が生じる。
【００４１】
半導体装置の動作の欄で説明したように、オフ時、ｐｎ接合４２から縦方向にドリフト領域１５に延びる空乏層により、半導体装置の耐圧が保持される。空乏層内の電位分布は、矢印Ｈで示すように、ｐｎ接合４２からシリコン基板９へ向かうに従い電位が高くなる。ゲート２７ｂは他のゲート２７ａに比べて深さ方向の寸法が大きいので、等電位線の曲率はゲート２７ｂの底部で大きくなる。これにより、ゲート２７ｂの底部に電界が集中し、半導体装置６５の耐圧が低下する。
【００４２】
これに対して、図１及び図２に示す第１実施形態の製造方法で作製された半導体装置１では、複数のゲート２７のうち一番外側、つまり終端部形成領域５の隣に位置するゲート２７ｂの深さ方向の寸法を他のゲート２７ａの深さ方向の寸法と同じ（又は略同じ）にすることができる。このように、第１実施形態によれば、トレンチゲートパターン２９の深さ方向の寸法を均一にできる理由を説明する。
【００４３】
図８及び図９に示すように、ゲート用レジストパターン５３を構成するレジスト除去部５１ａの幅Ｗａ、レジスト除去部５１ｂの幅Ｗｂは、図２３及び図２４の比較形態と同様に０．２μｍとする。なお、このとき、終端部形成領域５上のレジスト除去部５１の幅ｗの大きさは、上記引き連れ現象防止の程度とは関係がないので、幅ｗについては幅Ｗａ，Ｗｂと等しくなくてもよい。また、図２２に示すダミーレジストパターン５５と枠状レジストパターン５９との距離Ｌ１は、ストライプ状レジストパターン５７の隣り合うパターン同士の距離Ｌ２及びストライプ状レジストパターン５７と枠状レジストパターン５９との距離Ｌ２と可及的に近似するように設計されている。
【００４４】
図１０及び図１１に示すように、パターニングされたレジスト４９をベーキングして硬化させる。このとき、第１実施形態では、（１）レジスト除去部５１ｂの隣にダミーレジストパターン５５があり、かつ（２）図２２のダミーレジストパターン５５と枠状レジストパターン５９との距離Ｌ１が、ストライプ状レジストパターン５７の隣り合うパターン同士の距離Ｌ２及びストライプ状レジストパターン５７と枠状レジストパターン５９との距離Ｌ２と近い値に設定されている。このため、レジスト除去部５１ｂの上記引き連れ現象の程度がレジスト除去部５１ａの場合と同等になる。したがって、レジスト４９の硬化後において、レジスト除去部５１ｂの幅Ｗｂは、レジスト除去部５１ａの幅Ｗａと同じになる。なお、ダミーレジストパターン５５のレジスト除去部５１の幅ｗがレジスト除去部５１ａ，５１ｂの幅Ｗａ，Ｗｂより大きくなるのは、レジスト除去部５１ｂと反対側のダミーレジストパターン５５の隣にレジスト４９が大面積で残っているからである。
【００４５】
以上のように、第１実施形態では、レジスト４９の硬化後のレジスト除去部５１ｂの幅Ｗｂはレジスト除去部５１ａの幅Ｗａと同じなので、このようなゲート用レジストパターン５３を用いて、図１２及び図１３に示すマスク材４７をパターニングして、これをマスクにして図１４及び図１５に示すトレンチ２１を形成すると、各トレンチ２１の深さを同じにすることができる。よって、第１実施形態によれば、トレンチゲートパターン２９の深さ方向の寸法を均一にすることができ、その結果、半導体装置１の耐圧を向上させることができる。
【００４６】
なお、ダミーレジストパターン５５は、枠状レジストパターン５９を囲んでいなくてもよい。例えば、ストライプ状レジストパターン５７の長手方向に延びるダミーレジストパターンを、枠状レジストパターン５９のうちストライプ状レジストパターン５７の長手方向に延びる部分（レジスト除去部５１ｂ，５１ｃ）の外側に設けることにより、上記と同様の効果を得ることができる。  
【００４７】
効果２：
第１実施形態では、図１２及び図１３に示すように、ダミーレジストパターン５５の下に絶縁膜（フィールド膜）３３を配置させた状態で、マスク材４７及び熱酸化膜４５のパターニングをしている。このため、セル形成領域３ではレジスト除去部５１においてエピタキシャル層１１が露出しているが、終端部形成領域５ではレジスト除去部５１において絶縁膜３３が露出しており、エピタキシャル層１１が露出していない。
【００４８】
したがって、図１４及び図１５に示すように、マスク材４７をマスクにして、セル形成領域３のエピタキシャル層１１にトレンチ２１を形成する際、絶縁膜３３がエッチングストッパとして機能するため、終端部形成領域５のエピタキシャル層１１にトレンチが形成されるのを防止できる。
【００４９】
ここで、エッチングストッパとして機能している絶縁膜３３は、終端部３１を構成する要素であり、ダミーレジストパターン５５に対するエッチングストッパとして特別に形成されたものではない。よって、第１実施形態によれば、製造工程を増やすことなく、終端部形成領域５のエピタキシャル層１１にトレンチが形成されるのを防止できる。
【００５０】
（変形例）
第１実施形態では、パワー半導体素子として、ＭＯＳＦＥＴセル７がセル形成領域３に形成されている。しかしながら、本発明の実施形態はこれに限定されず、他のパワー半導体素子（例えば、バイポーラトランジスタ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)）をセル形成領域３に形成してもよい。
【００５１】
第１実施形態はゲート絶縁膜がシリコン酸化膜を含むＭＯＳ型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるＭＩＳ(Metal Insulator Semiconductor)型にも適用される。
【００５２】
第１実施形態では、シリコン半導体を用いた半導体装置の製造方法であるが、他の半導体（例えば、シリコンカーバイト、窒化ガリウム）を用いた半導体装置の製造方法も本発明の実施形態にすることができる。
【００５３】
［第２実施形態］
第１実施形態は、トレンチゲートパターン２９の深さ方向の寸法制御についてであるが、半導体装置の製造工程において、微細加工技術を利用して所定パターンを形成する場合も本発明を適用でき、これを第２実施形態で説明する。図２８〜図３３は、第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５４】
図２８に示すように、半導体層７５を準備する。この上が所定パターン形成領域７１及びこれに隣接する隣接領域７３となる。半導体層７５の替わりに絶縁層でもよい。半導体層７５の全面に、例えばＣＶＤによりシリコン酸化膜からなる下敷材７７を形成する。下敷材７７をパターニングして、所定パターン形成領域７１上の下敷材７７を除去する。これにより、隣接領域７３が下敷材７７で覆われた状態で所定パターン形成領域７１が露出される。    
【００５５】
図２９に示すように、例えばＣＶＤによりシリコン酸化膜からなるパターニング対象材７９で所定パターン形成領域７１及び下敷材７７を覆う。パターニング対象材７９は、下敷材７７よりも厚みが小さい。そして、レジスト８１によって、パターニング対象材７９を覆う。
【００５６】
図３０に示すように、レジスト８１を選択的に露光し、現像する。これにより、所定パターン形成領域７１上のレジスト８１の抜きパターンが所定パターンに対応する所定レジストパターン８３となり、かつ下敷材７７上のレジスト８１の抜きパターンがダミーレジストパターン８５となる。
【００５７】
ダミーレジストパターン８５は、所定レジストパターン８３を囲むか又は所定レジストパターン８３の両側に位置して所定レジストパターン８３の長手方向に延びている。これを具体的に説明する。図３４は、ダミーレジストパターン８５の一例の平面図であり、ダミーレジストパターン８５は、所定レジストパターン８３の長手方向に延びて、これの両側に配置されている。図３５は、ダミーレジストパターン８５の他の例の平面図であり、四角形状のダミーレジストパターン８５で所定レジストパターン８３が囲まれている。図３６は、ダミーレジストパターン８５のさらに他の例の平面図であり、リング状のダミーレジストパターン８５で所定レジストパターン８３が囲まれている。
【００５８】
図３１に示すように、現像後のレジスト８１をベーキングして硬化させる。所定レジストパターン８３の両側には、ダミーレジストパターン８５が配置されているので、所定レジストパターン８３の周りのレジスト８１の面積は小さい。したがって、所定レジストパターン８３が受ける引き連れ現象の影響を小さくできる。よって、レジスト８１の硬化後の所定レジストパターン８３の幅は、図３０のレジスト８１の硬化前に比べて僅かしか増えない。なお、図３０のレジスト８１の露光・現像、そして、図３１のレジスト８１のベーキングがレジスト８１のパターニング工程である。
【００５９】
図３２に示すように、パターニングされたレジスト８１をマスクにしてパターニング対象材７９を選択的にエッチングして、所定パターン８６を形成する。所定レジストパターン８３下の半導体層７５は露出している。これに対して、ダミーレジストパターン８５下には、下敷材７７があるので、半導体層７５は露出していない。そして、レジスト８１を除去する。
【００６０】
図３３に示すように、所定パターン８６をマスクにして半導体層７５を選択的にエッチングする。これにより、所定パターン形成領域７１の半導体層７５にトレンチ８７が形成される。隣接領域７３では、パターニング対象材７９下に下敷材７７が位置しているので、下敷材７７がエッチングストッパとなり、トレンチが形成されるのを防止できる。
【００６１】
第２実施形態に係る半導体装置の製造方法によれば、図３１で説明したように、ダミーレジストパターン８５が配置されているので、レジスト８１の硬化後の所定レジストパターン８３の幅は、図３０のレジスト８１の硬化前に比べて僅かしか増えない。したがって、トレンチ８７の寸法制御性が向上する。
【００６２】
［第３実施形態］
第３実施形態では、所定パターン形成領域７１に形成されるパターニング対象材よりエッチング速度が遅い耐エッチング材を隣接領域７３に形成する。図３７〜図４２は、第３実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００６３】
図３７に示すように、半導体層７５の全面に例えばＣＶＤによりシリコン窒化膜からなる耐エッチング材８９を形成し、この上にレジストを形成する。レジストをパターニングし、これをマスクにして、所定パターン形成領域７１上の耐エッチング材８９を選択的に除去する。そして、レジストを剥離した後、例えばＣＶＤによりシリコン酸化膜からなるパターニング対象材９３を所定パターン形成領域７１で露出した半導体層７５及び耐エッチング材８９上に形成する。パターニング対象材９３は、耐エッチング材８９と同じ（又は略同じ）厚みである。
【００６４】
その後、耐エッチング材８９をストッパとしてパターニング対象材９３のＣＭＰを行うことにより、図３８に示すように、パターニング対象材９３によって所定パターン形成領域７１が覆われ、かつパターニング対象材９３よりエッチングの速度が遅い耐エッチング材８９によって隣接領域７３が覆われる。そして、レジスト８１によってパターニング対象材９３及び耐エッチング材８９を覆う。なお、パターニング対象材９３及び耐エッチング材８９の形成順序は、特に限定されない。
【００６５】
その後は第２実施形態と同様であり、すなわち、図３９が図３０と対応し、図４０が図３１と対応し、図４１が図３２と対応し、図４２が図３３と対応する。したがって、第３実施形態に係る半導体装置の製造方法によれば、ダミーレジストパターン８５を形成することにより、第２実施形態と同様にトレンチ８７の寸法制御性を向上させることができる。また、第３実施形態では、隣接領域７３に耐エッチング材８９が形成されているので、隣接領域７３の半導体層７５にトレンチが形成されるのを防止できる。
【００６６】
［第４実施形態］
第４実施形態は、第２及び第３実施形態の所定パターン８６（図３２、図４１）の形成方法を、第１実施形態の層間絶縁膜３５（図１）へのパターンの形成方法に適用したものである。図４３は、第４実施形態に係る半導体装置１のセル形成領域３と終端部形成領域５との境界を示す部分断面図であり、図１と対応する。図４４は、図４３に示す半導体装置１の部分平面図であり、図２と対応する。
【００６７】
第４実施形態では層間絶縁膜３５が所定パターン９５に加工されている。詳しくは、層間絶縁膜３５は、ソース領域１９上にソースコンタクト部９７と対応する孔１０１がソース領域１９に到達するまで形成されたパターンを有する。ソースコンタクト部９７と対応する孔１０１を含む層間絶縁膜３５上には、例えばアルミニウムを材料とするソース電極９９が形成されている。ここでのソースコンタクト部９７は、平面から見るとストライプ状であり、トレンチゲートパターン２９と同じ方向に延びている。図示しない断面で、ソースコンタクト部９７はボディ領域１７上に位置し、そこで、ソース電極９９はボディ領域１７と電気的に接続される。
【００６８】
終端部形成領域５の層間絶縁膜３５には、絶縁膜３３に到達する孔１０１が形成され、そこに導電膜１０３が埋まっている。これは、層間絶縁膜３５のパターニング及びその後のソース電極９９の形成により形成されたものである。
【００６９】
セル形成領域３上が所定パターン形成領域の一例である。終端部形成領域５上が隣接領域の一例である。絶縁膜３３は下敷材の一例である。層間絶縁膜３５はパターニング対象材の一例である。第２及び第３実施形態のいずれの方法を用いても、層間絶縁膜３５をパターニングできるが、第４実施形態では第２実施形態の方法を用いる。以下、図４３〜図５２を用いて詳細に説明する。図４５〜図５２のうち、Ａ１−Ａ２断面を示す図は図４３と対応し、それ以外は図４４と対応する。
【００７０】
図４５及び図４６に示すように、層間絶縁膜３５をレジスト１０５により覆う。次に、図４７及び図４８に示すように、レジスト１０５をパターニングする。詳しくは、セル形成領域３上のレジスト１０５の抜きパターン（レジスト除去部１１１）が所定パターンに対応する所定レジストパターン１０７となり、かつ絶縁膜３３上のレジスト１０５の抜きパターン（レジスト除去部１１１）がダミーレジストパターン１０９となる。図２２に示すダミーレジストパターン５５がゲート用レジストパターン５３を囲むのと同様に、ダミーレジストパターン１０９はストライプ状の所定レジストパターン１０７を囲んでいる。
【００７１】
図４９及び図５０に示すように、レジスト１０５をベーキングして硬化させる。これは図３１の工程と同じである。次に、図５１及び図５２に示すように、パターニングされたレジスト１０５をマスクにして層間絶縁膜３５を選択的にエッチングして、ソースコンタクト部においてソース領域１９を露出させる孔１０１を形成する。すなわち、層間絶縁膜３５を選択的にエッチングして、所定パターン９５を形成する。これは図３２の工程と対応する。なお、終端部形成領域５上にはダミーレジストパターン１０９があるので、その下の層間絶縁膜３５にも孔１０１が不可避的に形成される。下敷材である絶縁膜３３が存在することにより、孔１０１の底は絶縁膜３３内にあり、半導体層１３に到達していない。  
【００７２】
図４３及び図４４に示すように、レジスト１０５を除去した後、層間絶縁膜３５の全面に、例えば、スパッタリングによりアルミニウム膜を形成する。そして、アルミニウム膜をパターニングすることにより、ソース電極９９を形成する。ここで、セル形成領域３において、ソース領域１９を露出させた孔１０１には、アルミニウムが埋め込まれてソースコンタクト部９７が形成され、終端部形成領域５の孔１０１には、アルミニウムからなる導電膜１０３が埋め込まれる。
【００７３】
第４実施形態の主な効果を説明する。図４３及び図４４に示すように、ソースコンタクト部９７のパターンは、トレンチゲートパターン２９と同様にストライプ状である。したがって、ダミーレジストパターン１０９（図４７及び図４８）が存在しないと、上記引き連れ現象により、一番外側のソースコンタクト部９７が埋め込まれる孔１０１の幅が広がる。よって、このソースコンタクト部９７とトレンチ２１との間の距離が小さくなり、一番外側のソースコンタクト部９７において、ソース電極９９とゲート２７ｂとが接触する可能性がある（ゲート不良）。
【００７４】
図５１に示すように、第４実施形態では、ダミーレジストパターン１０９が存在するので、一番外側のソースコンタクト部９７と対応するレジスト除去部１１１ｂが受ける引き連れ現象の影響を小さくできる。よって、このレジスト除去部１１１ｂ下の層間絶縁膜３５内に、他のレジスト除去部１１１ａと同様に所望のサイズのソースコンタクト部９７を形成できる。これにより、図４３に示すように、ソース電極９９とゲート２７ｂが接触することを防止できる。
【図面の簡単な説明】
【００７５】
【図１】第１実施形態に係る半導体装置のセル形成領域と終端部形成領域との境界を示す部分断面図である。
【図２】同部分平面図である。
【図３】第１実施形態に係る半導体装置の平面全体を示す図である。
【図４】第１実施形態に係る半導体装置の製造方法の第１工程を示す部分断面図である。
【図５】同部分平面図である。
【図６】第１実施形態に係る半導体装置の製造方法の第２工程を示す部分断面図である。
【図７】同部分平面図である。
【図８】第１実施形態に係る半導体装置の製造方法の第３工程を示す部分断面図である。
【図９】同部分平面図である。
【図１０】第１実施形態に係る半導体装置の製造方法の第４工程を示す部分断面図である。
【図１１】同部分平面図である。
【図１２】第１実施形態に係る半導体装置の製造方法の第５工程を示す部分断面図である。
【図１３】同部分平面図である。
【図１４】第１実施形態に係る半導体装置の製造方法の第６工程を示す部分断面図である。
【図１５】同部分平面図である。
【図１６】第１実施形態に係る半導体装置の製造方法の第７工程を示す部分断面図である。
【図１７】同部分平面図である。
【図１８】第１実施形態に係る半導体装置の製造方法の第８工程を示す部分断面図である。
【図１９】同部分平面図である。
【図２０】第１実施形態に係る半導体装置の製造方法の第９工程を示す部分断面図である。
【図２１】同部分平面図である。
【図２２】図９のレジストの全体平面図である。
【図２３】比較形態に係る半導体装置の製造方法の第１工程を示す部分断面図である。
【図２４】同部分平面図である。
【図２５】比較形態に係る半導体装置の製造方法の第２工程を示す部分断面図である。
【図２６】同部分平面図である。
【図２７】比較形態に係る半導体装置の製造方法で作製された半導体装置の部分断面図である。
【図２８】第２実施形態に係る半導体装置の製造方法の第１工程を示す部分断面図である。
【図２９】同第２工程を示す部分断面図である。
【図３０】同第３工程を示す部分断面図である。
【図３１】同第４工程を示す部分断面図である。
【図３２】同第５工程を示す部分断面図である。
【図３３】同第６工程を示す部分断面図である。
【図３４】第２実施形態におけるダミーレジストパターンの一例の平面図である。
【図３５】第２実施形態におけるダミーレジストパターンの他の例の平面図である。
【図３６】第２実施形態におけるダミーレジストパターンのさらに他の例の平面図である。
【図３７】第３実施形態に係る半導体装置の製造方法の第１工程を示す部分断面図である。
【図３８】同第２工程を示す部分断面図である。
【図３９】同第３工程を示す部分断面図である。
【図４０】同第４工程を示す部分断面図である。
【図４１】同第５工程を示す部分断面図である。
【図４２】同第６工程を示す部分断面図である。
【図４３】第４実施形態に係る半導体装置のセル形成領域と終端部形成領域との境界を示す部分断面図である。
【図４４】同部分平面図である。
【図４５】第４実施形態に係る半導体装置の製造方法の第１工程を示す部分断面図である。
【図４６】同部分平面図である。
【図４７】第４実施形態に係る半導体装置の製造方法の第２工程を示す部分断面図である。
【図４８】同部分平面図である。
【図４９】第４実施形態に係る半導体装置の製造方法の第３工程を示す部分断面図である。
【図５０】同部分平面図である。
【図５１】第４実施形態に係る半導体装置の製造方法の第４工程を示す部分断面図である。
【図５２】同部分平面図である。
【符号の説明】
【００７６】
１・・・半導体装置、３・・・セル形成領域、５・・・終端部形成領域、１３・・・半導体層、２３・・・トレンチパターン、２７・・・ゲート、２９・・・トレンチゲートパターン、３１・・・終端部、３３・・・絶縁膜、４７・・・マスク材、４９・・・レジスト、５３・・・ゲート用レジストパターン、５５・・・ダミーレジストパターン、５７・・・ストライプ状レジストパターン、５９・・・枠状レジストパターン、７１・・・所定パターン形成領域、７３・・・隣接領域、７５・・・半導体層、７７・・・下敷材、７９・・・パターニング対象材、８１・・・レジスト、８３・・・所定レジストパターン、８５・・・ダミーレジストパターン、８７・・・トレンチ、８９・・・耐エッチング材、９３・・・パターニング対象材、９５・・・所定パターン、１０５・・・レジスト、１０７・・・所定レジストパターン、１０９・・・ダミーレジストパターン
【図１】
2006196545.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006196545.tif 000007
【図６】
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【図７】
2006196545.tif 000009
【図８】
2006196545.tif 000010
【図９】
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【図１０】
2006196545.tif 000012
【図１１】
2006196545.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2006196545.tif 000021
【図２０】
2006196545.tif 000022
【図２１】
2006196545.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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