(57)【要約】      （修正有）【課題】多くの出力信号を合算して総合的な出力を生成する加算回路を小型で消費電力の少ない構造にする。【解決手段】電荷パケットを論理入力信号によってルーティングして、所定の電荷出力ゲートに導くことによって論理演算をおこなう、電荷ルーティング論理回路を構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
電荷供給装置と、電荷供給装置から電荷パケットの供給を受け外部からの制御信号ＡにしたがってＮ系統の電荷出力経路のうちの１系統に選択的に電荷を出力するプライマリー電荷ルーター装置、該プライマリー電荷ルーター装置のＮ系統の電荷出力経路のうちのＬ系統の電荷出力経路から出力される電荷パケットを受け、それぞれ外部から供給される制御信号Ｂｉにしたがって、Ｎｉ系統の電荷出力経路のうちの１系統にそれぞれ選択的に電荷を出力するＬ個のセカンダリー電荷ルーター装置、から構成された電荷ルーティング論理回路。ここで、Ｎ，Ｎｉは２以上の自然数、Ｌは２からＮまでの自然数、とし、またｉは１からＬまでの自然数とする。
【請求項２】
該電荷ルーター装置の出力系統数Ｎ、Ｌ、Ｎ１、Ｎ２がすべて２であって、該プライマリー電荷ルーター装置の制御信号Ａを１ビットのディジタル信号とし、かつ、２個のセカンダリー電荷ルーター装置の制御信号Ｂ１、Ｂ２がともに１ビットのディジタル信号Ｂとし、該２個のセカンダリー電荷ルーター装置のそれぞれ２系統の出力、すなわち合計４系統の出力が（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄＢ）、（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄＢ）であることを特色とする、上記１の電荷ルーティング論理回路。
ただし、Ａ、Ｂはそれぞれ１ビット制御信号Ａ，Ｂに対する１の補数を表す。
【請求項３】
該電荷ルーター装置の電荷ルーティング機能の一部または全部を、静的なポテンシャル勾配の分布形状の制御によって実現する、上記１，２記載の電荷ルーティング論理回路。
【請求項４】
該（Ｎ１＋Ｎ２＋・・・＋Ｎｉ）個の出力経路に出力される電荷のうちＭ個を電荷領域で加算する、上記１，２記載の電荷ルーティング論理回路。
ただし、Ｍは２以上の自然数とする。
【請求項５】
該（Ｎ１＋Ｎ２＋・・・＋Ｎｉ）個の出力経路に出力される電荷のうち該Ｍ個以外の電荷を電荷領域で加算して生成した補完出力を同時に出力する、上記４記載の電荷ルーティング論理回路。
【請求項６】
該４系統の出力のうち、（Ａ  ａｎｄＢ）、（Ａ  ａｎｄ  Ｂ）の出力電荷を電荷領域で加算し排他的論理和出力を生成するよう構成された、上記２記載の電荷ルーティング論理回路。
【請求項７】
該４系統の出力のうち、（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄＢ）の出力電荷を電荷領域で加算し排他的論理和の否定出力を生成するよう構成された、上記２記載の電荷ルーティング論理回路。
【請求項８】
該４系統の出力のうち、（Ａ  ａｎｄＢ）、（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄＢ）の出力電荷を電荷領域で加算し（Ａ  ｎａｎｄ  Ｂ）出力を生成するよう構成された、上記２記載の電荷ルーティング論理回路。
【請求項９】
該４系統の出力のうち、（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄＢ）、（Ａ  ａｎｄ  Ｂ）の出力電荷を電荷領域で加算し（Ａ  ｏｒ  Ｂ）出力を生成するよう構成された、上記２記載の電荷ルーティング論理回路。
【請求項１０】
上記７記載の電荷ルーティング論理回路による排他的論理和の否定回路をＫ個直列に接続して構成し、別途供給される２個のＫビット符号（Ａ０，Ａ１・・・Ａｋ−１）と（Ｂ０，Ｂ１・・・Ｂｋ−１）の一致を検出する、Ｋビット符号の一致検出回路。  ただし、Ｋは２以上の自然数とする。
【請求項１１】
上記１〜１０記載の電荷ルーティング論理回路であって、さらに少なくも１個の電荷バファー装置を備え、時系列をなす入力信号に対応して出力される複数系統の出力電荷パケット出力のうち少なくも１系統を、該電荷バファー装置を用いて経時的に累積加算する機能を備えた相関演算回路。
【請求項１２】
該電荷バファー装置を、別に設置した電荷シフトレジスタ回路を構成するチャンネル上に配置し、シフトレジスタ上の一部のポテンシャル井戸を該電荷バファー装置のポテンシャル井戸と兼用する構造となし、予め指定された回数の論理演算結果を該ポテンシャル井戸に蓄積するたびに所定の方向に演算結果をシフトする構造を備えた、１１記載の相関演算回路。
【請求項１３】
発生電荷量を制御して、ディジタル論理演算結果を変調する、上記１，２記載の電荷ルーティング論理回路。
【請求項１４】
該プライマリー電荷ルーター装置または該セカンダリー電荷ルーター装置の制御信号が、別途供給される電荷信号を電荷電圧変換回路を使って電圧信号に変換したものであることを特色とする、上記１，２記載の電荷ルーティング論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ＣＣＤ  （Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）などの電荷転送素子で構成した電荷ルーティング論理回路に関する。
【背景技術】
【０００２】  ＣＭＯＳデバイスに代表される現在のディジタル情報処理は、ＭＯＳ構造のＦＥＴによる電流制御をその基本としており、回路の微細加工技術の進歩に支えられて、その処理能力は飛躍的に向上してきた。
しかしながら、回路の微細化は総合的には回路面積あたりの発熱量の増大をともなうことから、今後は従来のペースで微細化と高速化を実現していくことが困難になりつつあり、さらには地球温暖化にも影響が及ぶようになる、という見方が大勢をしめるにいたっている。【０００３】  一方、情報処理機器に期待される機能は、例えばバイオインフォマティックスなど新たな市場の成長も加わって、質量ともに今後さらに加速度的な増大が予想され、この計算効率改善へのニーズに応える新たな手法が強く求められている。
一般にＣＭＯＳなどで構成される図１，図２に示すような論理回路では、電圧形式で供給されるディジタル入力に従ったゲート制御によって、同様に電圧形式で表現されたディジタル出力信号を得るものであり、このことが多数の論理素子の相互接続によって成り立つ今日の信頼性の高いディジタル信号処理システムを可能にしているといえる。【０００４】  他方、同じディジタル信号処理でも、ＦＩＲを用いたディジタルフィルター処理のように、大量ではあっても単純な論理演算をおこなった後、結果をすぐに加算するような計算課題も多い。
このような場合、一般的には論理演算結果を一度電圧表現によるディジタル信号で出力し、この出力をディジタル処理によって合算する方式が用いられるが、この方式は考え方のうえで単純明快ではあるものの、回路資源の有効活用という点では非常に多くの無駄を生じる。【０００５】  このような演算課題において、最も顕著な無駄はディジタル処理による出力の合算といわれ、例えばＦＩＲフィルターの場合、使われるタップの総数をＮとするとＮ２オーダーの総数の加算器で構成されたアダーツリーが合算処理に必要となることから、数百タップにも及ぶような多数のタップで回路を構成する場合、事実上、実現困難になるほどに回路のサイズや消費電力が増大すると言われる。
このため、ディジタルフィルターの一部では出力合算部分をアナログ化する試みも一部では進められている。【０００６】  このような手法は、膨大なソースデータの組み合わせの中から、「大体でよいので、可能な限り能率的に全貌を把握したい」という演算ニーズに極めてよくマッチしている。
その一例は、近年急速にニーズの高まっている、ゲノムシーケンスの解析作業に見ることができる。
ゲノムを構成するＤＮＡは、アデニン（Ａ），グアニン（Ｇ），シトシン（Ｃ），チミン（Ｔ）という４種類の塩基でできた非常に長いの連鎖であり、そのデータ配列が特定のタンパク質の合成を制御することが、あらゆる生命活動の基本をなしているといわれている。【０００７】  近年、このような塩基配列の解析が進み、医療分野でも診断や治療に利用されるようになってきたが、膨大なデータベースの中から、特定のシーケンスをもった塩基配列を検出する作業の効率化がひとつの重要な課題になっている。
この場合、大半の無駄になる演算も含めてすべてをディジタル処理するのは極めて非能率で、数少ない有望な箇所がアナログ信号処理を併用によって効率的に特定できれば、詳しい検討の作業を限定的に実行するだけで済むようになり、演算資源を大幅に有効活用できるようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】  従来のアナログ信号処理では、一般的に素子のマッチング精度が全体の処理精度に強い影響を与えるため、必要な処理精度を維持する必要性から、回路の小型化はディジタル回路の場合のように急速には進められないのが現実である。
また、デバイスの小型化と高速化が、アナログスイッチを通して信号が漏洩する「フィードスルー」といった現象を強調する結果を生じてきたことも、アナログ技術に依存したこのような解決手段の実用化の大きな障害となってきた。
このような難点のあるアナログ素子の中にあって、ＣＣＤなどの電荷転送素子は、電荷すなわち電子の個数そのものを信号として扱う、という極めて特異な作動原理をもっていることから、加算などの演算に際して素子マッチングの必要性が少ない、信号のフィードスルーが本質的に発生しない、など、これらの技術的な諸問題の打開に大変有利な性質を備えている。【０００９】  撮像素子の分野で以前より広く使われてきたＣＣＤは、ＭＯＳＦＥＴに大変近い構造をそなえながら、信号を電荷すなわち電子の個数で表現する極めて特殊な原理で作動し、素子の内部では基本的に電流という概念がないのでジュール損失がほぼ無視でき、利用のしかた次第で電力消費を大幅に削減できる、という大きな特色をもっている。
また複数の電荷パケットをひとまとめにする操作、すなわち電荷のビニングによって、特殊な構造を使わずに信号の加算ができ、また信号の転送経路を切り替える操作、すなわちルーティングだけで１ビットの乗算が、フィードスルーに悩まされずに実現できるという別の特色をもっており、極めて効率的なアナログ演算装置を構成することができる。
【課題を解決するための手段】
【００１０】  本発明は上記の如き観点に鑑みてなされたものであって、その主たる発明は、電荷供給装置と、電荷供給装置から電荷パケットの供給を受け外部からの制御信号にしたがってＮ系統の電荷出力経路のうちの１系統に選択的に電荷を出力するプライマリー電荷ルーター装置、プライマリー電荷ルーター装置のＮ系統の電荷出力経路のうちのＬ系統の電荷出力経路から出力される電荷パケットを受けそれぞれ外部から供給される制御信号Ｂｉにしたがって、Ｎｉ系統の電荷出力経路のうちの１系統にそれぞれ選択的に電荷を出力するＬ個のセカンダリー電荷ルーター装置、（ただし、Ｎ，Ｎｉは２以上の自然数、Ｌは２からＮまでの自然数、とし、またｉは１からＬまでの自然数とする。）から構成された電荷ルーティング論理回路を提供しようとするものである。
【発明の効果】  電荷のルーティングは半導体内部のわずかなポテンシャル勾配の差を通じて制御できるので、消費電力の少ない論理ゲートを形成できる。
また、電荷信号が出力信号であるので、多くの出力信号を合算して総合的な出力を生成する加算回路を小型で消費電力の少ない構造にすることが可能になる。
【発明を実施するための最良の形態】
【００１１】  つぎに、本発明の一実施例の作用について図面を参照しながら説明する。
図４は、本発明による論理回路の基本的構造を示している。
同図において、電荷入力経路Ｘから供給された電荷パケットはプライマリー電荷ルーター装置で論理入力ＡにしたがってＡ＝１の場合は電荷出力経路Ａに、またＡ＝０の場合は電荷出力経路Ａに向けてそれぞれ転送される。
ここで、電荷出力経路Ａ，Ａとは、それぞれ制御信号Ａ＝１，Ａ＝０のときに電荷の転送が許可される電荷出力経路を意味している。
出力経路Ａ，Ａにはそれぞれセカンダリー電荷ルーター装置が接続されており、それぞれのセカンダリー電荷ルーター装置では、論理入力Ｂにしたがって、Ｂ＝１の場合は電荷出力経路Ｂに、またＢ＝０の場合は電荷出力経路Ｂに向けてそれぞれ転送される。
一般に電荷のルーティングに必要なポテンシャルのギャップは、数百ｍＶ程度十分であるため、通常のロジック信号が必要とする入力振幅より少ない制御電圧で済むため、消費される電力も少なくて済む。【００１２】  この結果、電荷入力経路Ｘに入力された電荷パケットは、合計４個の電荷出力経路Ｉ，ＩＩ，ＩＩＩ，ＩＶのいずれかに最終的に出力されるが、それぞれの経路は（Ａ  ａｎｄＢ）、（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄ  Ｂ）、（Ａ  ａｎｄＢ）の論理出力に対応しており、例えば、Ａ＝Ｂ＝１のときはＸから入力された電荷パケットは（Ａ  ａｎｄ  Ｂ）に対応する電荷出力経路ＩＩに出力される。
本発明では、入力とする論理信号は電圧信号形式で供給されるが、従来の論理回路とはちがって別途供給された電荷パケットの転送を入力信号でルーティングし、異なる経路にガイドした結果の最終的な存在位置がその出力信号となる。
この形式の論理回路を電荷ルーティング論理（Ｃｈａｒｇｅ  Ｒｏｕｔｉｎｇ  Ｌｏｇｉｃ）と呼び、以下ＣＲＬと略称する。
ＣＣＤなどの電荷転送素子では、基板中の電荷パケットが最も深いポテンシャル井戸にむけて絶えず移動するので、外部のゲートから基板内部のポテンシャルを制御して、意図どおりに電荷パケットを移動させることができる。
「他の実施形態」【００１３】  図４の回路の４個ある電荷出力経路の一部を合流させると、さまざまな論理出力に対応させることができ、図５、図６、図７にそれらの実施態様を示す。
図５は４個の出力経路のうち（Ａ  ａｎｄ  Ｂ）以外の３個の電荷出力経路をひとつの電荷出力経路としてまとめて、（Ａ  ａｎｄ  Ｂ）と（Ａ  ｎａｎｄ  Ｂ）を同時に得る実施態様の構成を示している。
図６は４個の出力経路のうち（Ａ  ａｎｄＢ）すなわち（Ａ  ｎｏｒ  Ｂ）以外の３個の電荷出力経路をひとつの電荷出力経路としてまとめて、（Ａ  ｏｒＢ）と（Ａ  ｎｏｒ  Ｂ）を同時に得る実施態様の構成を示している。
図７は４本の出力電荷経路のうち（Ａ  ａｎｄＢ）と（Ａ  ａｎｄ  Ｂ）をまとめて排他的論理和出力（Ａ  ｘｏｒ  Ｂ）をまた、（Ａ  ａｎｄ  Ｂ）と（ＡａｎｄＢ）をまとめて、排他的論理和の否定出力（Ａ  ｘｎｏｒ  Ｂ）を同時に出力する実施態様の構成を示している。【００１４】  図８は、図７に示した（Ａ  ｘｎｏｒ  Ｂ）回路を２段直列に接続して構成した２ビットコンパレータ回路を示す。
（Ａ  ｘｎｏｒ  Ｂ）は見方を変えれば、一致判別の機能でもあり、Ａ＝Ｂの場合に電荷が出力されるため、この回路を直列にＮ個接続することで、Ｎビット長のディジタルコード同士の一致検出が可能である。  ここでＮは２以上の自然数とする。
図８において、１段目のｘｎｏｒ回路には、下位ビットＡ０，Ｂ０が供給され、一致が検出される。
電荷入力経路Ｘから入力された電荷パケットはＡ０＝Ｂ０の場合にのみ、中央の電荷出力経路Ｙから出力され、そのまま２段目のｘｎｏｒ回路に供給される。
２段目のｘｎｏｒ回路ではＡ１＝Ｂ１の場合のみ、中央の電荷出力経路Ｚから出力される。【００１５】  この結果、電荷出力経路Ｚへの電荷出力によって、（Ａ０，Ａ１）＝（Ｂ０，Ｂ１）であることが判定される。
上記、図８に示す回路は、例えばＡ，Ｔ，Ｇ，Ｃの４種類、すなわち２ビットデータの集合である塩基配列シーケンスの一致判別に有効に利用されうる。
なお、図８の回路は１個のｘｎｏｒ回路を１個の４分岐ルーター回路とみなせば、図９に示すごとく２個のルーターＲ１，Ｒ２を直列に接続したＮ＝４，Ｌ＝１，Ｎ１＝４の構成を持つ１個のＣＲＬ回路と等価であることは、いうまでもない。【００１６】  前述したごとく、ＣＲＬの出力は電荷信号であるので、出力をそのまま電荷バファーの蓄積するだけで精度の良い累積加算が実行でき、これをひとつの回路単位（以下タップ回路と呼ぶ）として並列配置することで図１０に示すような並列相関回路が構成できる。
図において、電荷発生器ＣＧは基準電荷を一定の周期で生成し、ＣＲＬ回路に供給する。
ＣＲＬ回路では、Ｉｎｐｕｔで示す論理入力信号Ａと参照コード発生回路Ｒｅｆから供給される論理入力信号Ｂ（１）〜Ｂ（５）にしたがってＣＧから供給される基準電荷がルーティングされ、双方の論理入力信号が予め設定された条件に合致したＣＲＬ回路だけが、基準電荷をバファーＢＦＲに向けて転送する。
この結果、Ｍ個の基準電荷のうちｍ個がバファーＢＦＲに蓄積されたとすれば、テストされたＭ組のディジタルコードのうち、ｍ組がＣＲＬに対して設定された論理条件に合致したことを表す。【００１７】  たとえば、ＣＲＬとして図８の２ビットコンパレータ回路を使えば、Ａ，Ｂの一致頻度がｍ／Ｍとして観測できる。
図１０ではそれぞれ１個のＣＧ，ＣＲＬ，ＢＦＲで構成された相関回路が５組並列に配置された構造をもっており、それぞれのＢＦＲに蓄積された電荷信号は、例えば処理した基準電荷の個数が一定値に達するなど、予め定めた条件が満たされたタイミングで電荷検出器ＣＳに転送され評価される。
ここで、２種類の論理入力信号Ａ，Ｂ（ｉ）は、１ビットのディジタル信号であってもよいし、また２ビット以上の幅をもったディジタルコードであってもよいのは当然である。【００１８】  図１０の構成では、並列に設置された専用のバファーからの出力電荷を電荷検出回路ＣＳでそれぞれ独立に検出する構成を示しているが、たとえばＢ（ｉ）がＦＩＲフィルターのカーネル関数である場合など、Ｂ（ｉ）が相互に関連のある場合にあっては、図１１に示すように、バファーＢＦＲを相互に連結して１個のシフトレジスタとして構成することもできる。
この構成では、シフト動作によって出力電荷パケットが最終的にシフトレジスタの終端部で集中的に観測できるメリットがあり、電荷検出に際して発生する測定誤差の削減に効果がある。【００１９】  また、ひとつの出力電荷が複数のタップ回路の出力を加算した結果であることから、個々のタップの特性ばらつきに影響されにくく、出力が安定するという利点をもっている。
以上の例では、ＣＲＬの作動に使う電荷パケットに一定の電荷量の基準電荷を用いることを前提としているが、電荷パケットの生成に用いる電荷発生器ＣＧに図１２に示すように、別途供給される重み付け信号Ｉｎｐｕｔ２を用いて、生成される電荷量を変化させることもできる。【００２０】  この形式を用いると、例えばＣＲＬの論理入力Ｉｎｐｕｔ１の信頼度がデータごとにばらつきを持つ場合に、電荷量を増減させることで最終結果への影響度合いを調節する場合などに利用できる。
図１３は、図１２に示す演算回路の１個のタップ回路をｐ基板２層ポリシリコンのＣＭＯＳプロセスで作成する場合のマスクレイアウト例を示しており、タップ回路に含まれるＣＲＬ回路は図８で示したものと同じである。
図中のハッチング部分は、電荷の移動経路をなすチャンネルを表現している。また図中の実線で示す図形は第１層ポリシリコンゲート、破線で示す図形は第２層ポリシリコンゲートをそれぞれあらわしており、黒い正方形は基板へのコンタクト部を表現している。【００２１】  この回路のＣＲＬ回路を用いて図８の演算を実行する操作はさまざまな形式があるが、一例としてセミスタティック動作での動作手順を説明する。
撮像用のＣＣＤの場合、連続して配置されたゲート電極群に位相の異なる転送クロックを供給して基板内部のポテンシャル井戸の位置を順次移動させる方法で電荷転送がおこなわれるが、ゲートへのクロッキングは、電力消費の上では不利であるので、電荷の移動に十分なポテンシャル勾配が確保できる場合は、一部の電極を固定電位とし、少数の電極をルーティングの制御に用いるセミスタティック動作による方法がより能率的である。【００２２】  図１３において、ＣＧで示した部分は電荷発生器を形成する部分で、この例ではＣＣＤを用いた信号処理で一般に用いられているフィルアンドスピル法で電荷パケットを生成するように構成されており、パケットを構成する電荷量はＩｎｐｕｔ２のゲートに加えられた電位で制御できるが、Ｉｎｐｕｔ２を予め一定のレベルに固定すれば、常時同じ電荷量をもった基準電荷のパケットをＣＲＬに供給する図１１の構成としても動作させることができる。
ただし、電荷パケットの生成は、上記のような電気的な方法以外の、例えば、通常の撮像素子と同様にフォトダイオードなどの光電変換素子を用いることも同様に可能である。【００２３】  生成された電荷パケットはゲートＧ１，Ｇ２を介してＣＲＬの最初のゲートであるＸ下のチャンネルに導かれ演算が開始する。
図中のＸ，Ｐ１，Ｙ，Ｐ２，Ｚの５個のゲートと４個のＯＢＧゲートはそれぞれ一定のポテンシャルを維持するように構成され、それぞれの電位ＶＸ，ＶＰ１，ＶＹ，ＶＰ２．ＶＺは以下の関係に設定される。
ＶＸ＜ＶＰ１＜ＶＹ＜ＶＰ２＜ＶＺ・・・・（１）
ＶＰ２＜ＶＯＢＧ・・・・・・・・・（２）【００２４】  これらのゲートの中間に位置し、電荷のルーティングを制御するＡ０，Ａ０，Ｂ０，Ｂ０，Ａ１，Ａ１，Ｂ１，Ｂ１の各ルーティング制御ゲートのポテンシャルは、オン時に、それぞれのゲートに隣接する前後の固定電位ゲートの中間ポテンシャルとなるように設定することで、ゲートＸ下の電荷は連続したポテンシャル勾配にガイドされゲートＺまたはＯＢＧに向け円滑に移動する。
以上の条件では、例えば、Ａ０＝Ｂ０＝Ａ１＝Ｂ１＝１の場合、電荷が図１３中の点線矢印の経路を経て、もっとも深いポテンシャル井戸に相当するゲートＺに向け流れ下ることとなる。【００２５】  またＡ０≠Ｂ０またはＡ１≠Ｂ１の場合は、電荷パケットは４個のＯＢＧゲートのいずれかを経て正電位の拡散部＋Ｖに吸収されるため、最終的にゲートＺには到達しない。
図１４は図１３における点線矢印の電荷移動経路に沿って示した基板内のポテンシャル分布を模式的に示している。【００２６】  Ａ０＝Ｂ０＝Ａ１＝Ｂ１＝１の条件では図に実線で示すポテンシャル分布からわかるように、ＸからＺに至る経路上の各ゲートのポテンシャルＶは単調に増大し、電荷パケットの移動を促進する勾配を形成しているが、逆にＡ０、Ｂ０、Ａ１、Ｂ１のいずれかが０の場合は、該当するゲートにおいて破線で示すようなポテンシャル分布が形成され、点線矢印の経路を経由した電荷の移動は阻止されることとなる。【００２７】  具体的な例で説明すれば、Ｂ０＝０のとき、点線矢印の経路に沿ってゲートＰ１に至った電荷パケットはゲートＢ０の破線で示すポテンシャルにはばまれてゲートＹ下には進めず、そのかわり、Ｂ０＝１によって、より深いポテンシャル井戸が形成されたＢ０ゲートを経由してＯＢＧゲートから拡散部＋Ｖに排出される。
この際、ゲートＢ０とＢ０の電位差は電荷のガイドが確実にできる程度でよいため、ゲートの充放電で消費される電力は、極めて少なくて済む。
以上の説明は、セミスタティック動作に沿ったものであるが、この動作はゲート電圧が十分に高く、確実なポテンシャル勾配が確保できる場合は少ない電力消費で動作できるが、反面、低電圧での作動が要求される場合やゲートの段数が多い場合には、十分な作動速度が得られないなどの問題が伴うので、その場合は、Ｐ１，Ｙ，Ｐ２，Ｚなどの固定電位ゲートのうちのいくつかに対して適切な位相のクロック信号を加えて、通常のＣＣＤ素子と同様のダイナミックな電荷転送をおこなう方法が有効である。【００２８】  なお、上記の説明ではＸ，Ｐ１，Ｐ２，Ｚで示す５個のゲートをポテンシャル勾配の形成に利用しているが、これらはルーティング制御ゲートの面積を最小化して供給電力の削減を図ることを目的に設置されたものである。
したがって、これら５個のゲートは該ポテンシャル勾配の形成に必須の要素ではないので、必要に応じて自由に省略することができる。
以上の操作によってゲートＺに蓄積された電荷はＧ３，Ｇ４，Ｇ５の転送ゲートの動作でバファーＢＦＲに転送され、すでにＢＦＲに蓄積されている電荷に加算されるが、ＢＦＲは全体としてひとつのシフトレジスタＳＲを構成しており、所定個数の電荷パケットに対してＣＲＬでの処理が完了するごとにシフトが実行され、図中の矢印Ｄに沿って移動する。【００２９】  以上のように生成されたＣＲＬ回路による演算結果は撮像素子と同様に電荷の形でシフトレジスターの端末から出力されるため、その検出は従来から多用されているフローティングディフュージョン（ＦＤ）法などの手法を使って電圧信号に容易に変換することができるし、また、日本国特許第２９５５７３３号やアメリカ合衆国特許第５，５７９，００７号で開示された例のように、電荷のままディジタル信号に変換することも可能である。【００３０】  図１５は複数のＣＲＬ回路を使って、複合的な論理回路を構成する場合のべつの実施例を示している。
この例ではＸで示す基準電荷パケットを使用しておこなった論理演算結果を電荷電圧変換回路ＱＶで電圧信号に変換し、この信号を別のＣＲＬ回路のルーティング制御信号Ｃ，Ｃとして利用する場合の構成例を示している。
【図面の簡単な説明】
【００３１】
【図１】ＣＭＯＳ回路で構成した従来技術によるＮＡＮＤ論理回路を示す。
【図２】ＣＭＯＳ回路で構成した従来技術によるＮＯＲ論理回路を示す。
【図３】事象ＡとＢに対応した論理出力Ｉ，ＩＩ，ＩＩＩ，ＩＶの関係を示す図である。
【図４】本発明によるＣＲＬ回路の実施例に関して作動の原理を示す図である。
【図５】本発明のひとつの実施態様を示す図である。
【図６】本発明の別の実施態様を示す図である。
【図７】排他的論理和とその否定出力を出力する構成をもった、本発明のひとつの実施態様を示す。
【図８】本発明による、２ビットのディジタルコンパレータの実施態様を示す。
【図９】２個の４分岐電荷ルーターで構成した、図８の実施例に関する等価回路を示す。
【図１０】本発明による複数のＣＲＬ回路を並列に配置し、論理出力である電荷パケットをそれぞれ独立したバファー装置で積算して出力する並列相関回路の実施態様を示している。
【図１１】図１０に示す複数のバファー装置を相互に接続してシフトレジスタ構造を形成した構成の例を示す。
【図１２】図１１に示す構造に加えて、電荷発生器ＣＧで生成される電荷量を、別のアナログ入力信号Ｉｎｐｕｔ２で制御して変調を与える例を示している。
【図１３】図１２に示す実施例を具体的に半導体基板上に構成するためのマスクレイアウトを示す。
【図１４】図１３において点線矢印で示した電荷移動経路に沿った基板内のポテンシャル分布を模式的に示した図である。
【図１５】複数のＣＲＬ回路を接続して構成した別の実施例を示す。
【符号の説明】
【００３２】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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