(57)【要約】  【課題】  出力制御信号によって出力停止が解除された際に、分周回路において分周不良を起こすことなく、クロック信号の出力を迅速に開始できる半導体集積回路を提供する。  【解決手段】  この半導体集積回路は、振動子が接続されることにより発振動作を行って発振信号を生成する発振回路１０と、発振回路によって生成される発振信号を分周する分周回路３０と、分周回路によって分周された発振信号をバッファして出力する出力回路４０と、少なくとも出力制御信号に従って出力回路を活性化又は非活性化することにより、必要に応じて出力回路からの信号出力を停止させる論理回路７０とを具備する。【選択図】  図１
2006340133.tif 000002
【特許請求の範囲】
【請求項１】
振動子が接続されることにより発振動作を行って発振信号を生成する発振回路と、
前記発振回路によって生成される発振信号を分周する分周回路と、
前記分周回路によって分周された発振信号をバッファして出力する出力回路と、
少なくとも出力制御信号に従って前記出力回路を活性化又は非活性化することにより、必要に応じて前記出力回路からの信号出力を停止させる論理回路と、
を具備する半導体集積回路。
【請求項２】
電源電圧の立ち上がりを検出する電圧検出回路と、
前記電圧検出回路が電源電圧の立ち上がりを検出したときに、第２の制御信号を活性化するパワーオンリセット回路と、
前記発振回路によって生成される発振信号を入力し、第２の制御信号が活性化されているときに、前記分周回路に発振信号を出力する第２の論理回路と、
をさらに具備する、請求項１記載の半導体集積回路。
【請求項３】
前記論理回路が、出力制御信号又は第２の制御信号が非活性化されているときに、前記出力回路を非活性化することにより、前記出力回路からの信号出力を停止させる、請求項２記載の半導体集積回路。
【請求項４】
前記論理回路が、出力制御信号と第２の制御信号との論理積を求め、その結果に基づいて前記出力回路を活性化又は非活性化するＡＮＤ回路を含む、請求項３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子等の振動子を用いて発振動作を行う発振回路や発振信号を分周する分周回路等を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
パソコンやプリンタ、又は、携帯電話等において、ＣＰＵにクロック信号を供給するために、発振動作を行う発振回路や発振信号を分周する分周回路や分周された発振信号をクロック信号として出力する出力回路等を内蔵した半導体集積回路が用いられている。このような半導体集積回路においては、発振回路の後段にＮＡＮＤ回路等のスイッチ手段を設けることにより、出力制御信号に従って分周回路に対する発振信号の供給を止め、クロック信号の出力を停止するようにしていた。
【０００３】
しかしながら、分周回路は浮遊容量によって前のデータを保持しているので、分周回路に対する発振信号の供給を止めてしまうと、出力制御信号によって出力停止が解除された際に、発振信号に含まれている最初の幾つかのパルスについて分周不良が起こる場合がある。また、出力停止が解除された際には、発振回路から出力される発振信号が分周回路及び出力回路を介してクロック信号出力端子へと伝搬するので、クロック信号が出力されるまでには遅延があり、分周不良が起きた場合にクロック信号が安定するまでに時間がかかってしまう。
【０００４】
関連する技術として、下記の特許文献１には、出力バッファが動作することによって生じる電源ラインのノイズが発振部における発振開始の妨害になるという欠点を除去した半導体集積回路が開示されている。この半導体集積回路においては、発振開始検出回路の入力部においてロジックレベルを変えた２つのインバータを用いることにより、発振が安定状態にあるか非安定状態にあるかを正確に判定することができる。このような発振開始検出回路を用いることにより、発振が安定していない初期状態においては分周部及び出力バッファ部の動作を停止し、発振が安定したと判定された後に、分周部及び出力バッファ部を動作させる。しかしながら、初期状態において分周部の動作を停止すると、発振が安定したと判定された後に、分周部が動作を開始してから分周動作が安定するまでに時間がかかってしまう。
【特許文献１】特開平５−４８４４１号公報（第１、２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、上記の点に鑑み、本発明は、出力制御信号によって出力停止が解除された際に、分周回路において分周不良を起こすことなく、クロック信号の出力を迅速に開始できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体集積回路は、振動子が接続されることにより発振動作を行って発振信号を生成する発振回路と、発振回路によって生成される発振信号を分周する分周回路と、分周回路によって分周された発振信号をバッファして出力する出力回路と、少なくとも出力制御信号に従って出力回路を活性化又は非活性化することにより、必要に応じて出力回路からの信号出力を停止させる論理回路とを具備する。
【０００７】
この半導体集積回路は、電源電圧の立ち上がりを検出する電圧検出回路と、電圧検出回路が電源電圧の立ち上がりを検出したときに、第２の制御信号を活性化するパワーオンリセット回路と、発振回路によって生成される発振信号を入力し、第２の制御信号が活性化されているときに、分周回路に発振信号を出力する第２の論理回路とをさらに具備するようにしても良い。
【０００８】
その場合に、論理回路が、出力制御信号又は第２の制御信号が非活性化されているときに、出力回路を非活性化することにより、出力回路からの信号出力を停止させるようにしても良い。具体的には、論理回路が、出力制御信号と第２の制御信号との論理積を求め、その結果に基づいて出力回路を活性化又は非活性化するＡＮＤ回路を含むようにしても良い。
【発明の効果】
【０００９】
本発明によれば、少なくとも出力制御信号に従って出力回路を活性化又は非活性化して、必要に応じて出力回路からの信号出力を停止させることにより、出力制御信号によって出力停止が解除された際に、分周回路において分周不良を起こすことなく、クロック信号の出力を迅速に開始できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路は、振動子が接続されることにより発振動作を行って発振信号を生成する発振回路１０と、発振回路１０によって生成される発振信号を入力し、パワーオン制御信号ＤＯＵＴが活性化されているときに発振信号を出力する論理回路（本実施形態においてはＮＡＮＤ回路を用いている）２０と、発振回路１０からＮＡＮＤ回路２０を介して供給される発振信号を分周する分周回路３０と、分周回路３０によって分周された発振信号をバッファしてクロック信号として出力する出力バッファ４０とを内蔵している。
【００１１】
また、この半導体集積回路は、電源電位ＶＤＤと電源電位ＶＳＳ（本実施形態においては接地電位とする）との間の電源電圧の立ち上がりを検出する電圧検出回路５０と、電圧検出回路５０が電源電圧の立ち上がりを検出したときにパワーオン制御信号ＤＯＵＴを活性化するパワーオンリセット回路６０と、出力制御信号ＯＥに従って出力バッファ４０を活性化又は非活性化することにより、必要に応じてクロック信号の出力を停止させる論理回路（本実施形態においてはＡＮＤ回路を用いている）７０とを内蔵している。なお、発振回路１０と、分周回路３０と、電圧検出回路５０とは、静止電流を測定するためのテストモードを設定するテストモード設定信号ＴＥＳＴによって制御可能となっている。
【００１２】
図２は、図１に示す半導体集積回路に内蔵されている発振回路の構成を示す回路図である。本実施形態においては、振動子として水晶振動子ＸＬが用いられる。なお、水晶振動子の他に、セラミック振動子やＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いても良い。
【００１３】
発振回路１０は、水晶振動子ＸＬの第１の端子から振動子用入力端子ＰＩＮに印加される信号を反転し、反転された信号を振動子用出力端子ＰＯＵＴから水晶振動子ＸＬの第２の端子に供給するインバータ１１と、インバータ１１の出力と振動子用出力端子ＰＯＵＴとの間に接続された直列抵抗Ｒｄと、振動子用出力端子ＰＯＵＴと振動子用入力端子ＰＩＮとの間に接続された帰還抵抗Ｒｆと、振動子用入力端子ＰＩＮと接地電位との間に接続されたコンデンサＣｇと、振動子用出力端子ＰＯＵＴと接地電位との間に接続されたコンデンサＣｄとを含んでいる。振動子用出力端子ＰＯＵＴから出力される信号は、水晶振動子ＸＬ等により所定の位相回転を与えられて振動子用入力端子ＰＩＮに帰還され、これにより発振動作が行われる。なお、直列抵抗Ｒｄと、帰還抵抗Ｒｆと、コンデンサＣｇと、コンデンサＣｄとの内の１つ又は複数を、半導体集積回路の外付け部品としても良い。
【００１４】
図３は、図１に示す半導体集積回路に内蔵されている分周回路の構成を示す回路図である。本実施形態においては、分周回路３０としてフリップフロップが用いられる。分周回路３０は、ＰチャネルＭＯＳトランジスタＱＰ３１〜ＱＰ３８と、ＮチャネルＭＯＳトランジスタＱＮ３１〜ＱＮ３９とによって構成される。
【００１５】
図３に示すように、分周回路３０は、クロック信号入力端子Ｃに印加される発振信号の立ち上がりエッジに同期して、データ入力端子Ｄに印加されるデータを保持すると共に、保持されたデータと逆相の反転データを反転データ出力端子Ｑバーから出力し、保持されたデータと同相のデータをデータ出力端子Ｑから出力する。反転データ出力端子Ｑバーから出力される反転データは、データ入力端子Ｄに帰還され、これにより発振信号が２分周されて、得られた分周信号がデータ出力端子Ｑから出力される。
【００１６】
図４は、図１に示す半導体集積回路に内蔵されている出力バッファの構成を示す回路図である。出力バッファ４０は、ＰチャネルＭＯＳトランジスタＱＰ４１〜ＱＰ５６と、ＮチャネルＭＯＳトランジスタＱＮ４１〜ＱＮ５６とによって構成される。
【００１７】
図４において、トランジスタＱＰ４１及びＱＮ４１は、信号入力端子ＩＮに入力される分周信号を反転する第１のインバータを構成しており、トランジスタＱＰ４２及びＱＮ４２は、制御入力端子ＣＯＮＴに入力される出力制御信号ＯＥＤを反転する第２のインバータを構成しており、トランジスタＱＰ４３及びＱＮ４３は、第２のインバータから出力される反転出力制御信号をさらに反転する第３のインバータを構成している。
【００１８】
また、トランジスタＱＰ４４及びＱＮ４４によって構成される第４のインバータと、出力制御信号に従って第４のインバータを活性化又は非活性化するためのトランジスタＱＮ４５とが直列に接続されている。トランジスタＱＰ４６及びＱＮ４６は、第４のインバータの出力信号を反転する第５のインバータを構成する。出力制御信号に従ってトランジスタＱＰ４６及びＱＮ４６のゲートをハイレベルに固定するために、トランジスタＱＰ４５が設けられている。トランジスタＱＰ４７〜ＱＰ４９及びＱＮ４７〜ＱＮ４９は、第６〜第８のインバータをそれぞれ構成する。
【００１９】
同様に、トランジスタＱＰ５０及びＱＮ５０によって構成される第９のインバータと、出力制御信号に従って第９のインバータを活性化又は非活性化するためのトランジスタＱＰ５１とが直列に接続されている。トランジスタＱＰ５２及びＱＮ５２は、第９のインバータの出力信号を反転する第１０のインバータを構成する。出力制御信号に従ってトランジスタＱＰ５２及びＱＮ５２のゲートをローレベルに固定するために、トランジスタＱＮ５１が設けられている。トランジスタＱＰ５３〜ＱＰ５５及びＱＮ５３〜ＱＮ５５は、第１１〜第１３のインバータをそれぞれ構成する。
【００２０】
出力制御信号がハイレベルであるときには、トランジスタＱＮ４５がオン状態となりトランジスタＱＰ４５がオフ状態となるので、第４のインバータの出力信号が、第５のインバータを構成するトランジスタＱＰ４６及びＱＮ４６のゲートに入力され、第５のインバータの出力信号が、第６〜第８のインバータを介してトランジスタＱＰ５６のゲートに供給される。また、トランジスタＱＰ５１がオン状態となりトランジスタＱＮ５１がオフ状態となるので、第９のインバータの出力信号が、第１０のインバータを構成するトランジスタＱＰ５２及びＱＮ５２のゲートに入力され、第１０のインバータの出力信号が、第１１〜第１３のインバータを介してトランジスタＱＮ５６のゲートに供給される。従って、トランジスタＱＰ５６及びＱＮ５６のドレインから、バッファされた分周信号が出力端子ＯＵＴに出力される。
【００２１】
一方、出力制御信号がローレベルになると、トランジスタＱＮ４５がオフ状態となりトランジスタＱＰ４５がオン状態となるので、第４のインバータが非活性化されると共に、第５のインバータを構成するトランジスタＱＰ４６及びＱＮ４６のゲートがハイレベルに固定される。また、トランジスタＱＰ５１がオフ状態となりトランジスタＱＮ５１がオン状態となるので、第９のインバータが非活性化されると共に、第１０のインバータを構成するトランジスタＱＰ５２及びＱＮ５２のゲートがローレベルに固定される。従って、トランジスタＱＰ５６のゲートがハイレベルに固定され、トランジスタＱＮ５６のゲートがローレベルに固定されて、これらのトランジスタがカットオフするので、出力端子ＯＵＴがハイインピーダンス状態となる。
【００２２】
再び図１を参照すると、従来は、出力制御信号ＯＥがローレベルになったときに、ＮＡＮＤ回路２０の一方の入力をローレベルとすることにより、分周回路３０に対する発振信号の供給を止めていた。しかしながら、分周回路３０は、浮遊容量（又は寄生容量）によってデータを保持しているので、分周回路３０に対する発振信号の供給を止めてしまうと、図５に示すように、出力制御信号ＯＥが再びハイレベルになって発振信号が分周回路３０に供給された際に、発振信号に含まれている最初の幾つかのパルスについて分周不良が起こる場合がある。
【００２３】
また、出力制御信号ＯＥが再びハイレベルになった際には、発振回路１０から出力される発振信号が分周回路３０によって分周されて、分周信号が出力バッファ４０を介してクロック信号出力端子へと伝搬するので、クロック信号が出力されるまでには遅延があり、分周不良が起きた場合にクロック信号が安定するまでに時間がかかってしまう。
【００２４】
そこで、本実施形態においては、出力制御信号ＯＥによって出力停止モードが設定された場合においても、分周回路３０に対する発振信号の供給を止めずに、出力バッファ４０のみを非活性化するようにしている。以下に、本実施形態に係る半導体集積回路の動作について説明する。
【００２５】
電圧検出回路５０が電源電圧の立ち上がりを検出したときには、パワーオンリセット回路６０がパワーオン制御信号ＤＯＵＴをハイレベルに活性化するので、ＮＡＮＤ回路２０は、発振回路１０によって生成される発振信号を分周回路３０に供給する。分周回路３０は、供給された発振信号を分周して分周信号を生成し、これを出力バッファ４０に供給する。
【００２６】
ＡＮＤ回路７０は、パワーオン制御信号ＤＯＵＴと出力制御信号ＯＥとの論理積を求め、その結果を出力制御信号ＯＥＤとして出力する。従って、パワーオン制御信号ＤＯＵＴと出力制御信号ＯＥとの両方がハイレベルであるときに、出力制御信号ＯＥＤがハイレベルになる。出力制御信号ＯＥＤがハイレベルになると、出力バッファ４０が、分周信号をバッファしてクロック信号として出力する。
【００２７】
一方、出力制御信号ＯＥがローレベルになると、出力制御信号ＯＥＤもローレベルになる。出力制御信号ＯＥＤがローレベルになると、出力バッファ４０がハイインピーダンス状態となり、クロック信号の出力が停止する。しかしながら、この状態においても、発振回路１０及び分周回路３０は動作しているので、図６に示すように、出力制御信号ＯＥが再びハイレベルになったときに、分周回路３０において分周不良を起こすことなく、出力バッファ４０は、迅速にクロック信号を出力することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】図１に示す半導体集積回路に内蔵されている発振回路の構成を示す回路図。
【図３】図１に示す半導体集積回路に内蔵されている分周回路の構成を示す回路図。
【図４】図１に示す半導体集積回路に内蔵されている出力バッファを示す回路図。
【図５】従来の半導体集積回路における動作を示すタイミングチャート。
【図６】図１に示す半導体集積回路における動作を示すタイミングチャート。
【符号の説明】
【００２９】
１０  発振回路、  １１  インバータ、  ２０  論理回路（ＮＡＮＤ回路）、  ３０  分周回路、  ４０  出力バッファ、  ５０  電圧検出回路、  ６０  パワーオンリセット回路、  ７０  論理回路（ＡＮＤ回路）、  ＸＬ  水晶振動子、  Ｒｄ  直列抵抗、  Ｒｆ  帰還抵抗、  Ｃｇ、Ｃｄ  コンデンサ、  ＱＰ３１〜ＱＰ３８、ＱＰ４１〜ＱＰ５６  ＰチャネルＭＯＳトランジスタ、  ＱＮ３１〜ＱＮ３９、ＱＮ４１〜ＱＮ５６  ＮチャネルＭＯＳトランジスタ
【図１】
2006340133.tif 000003
【図２】
2006340133.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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