(57)【要約】【課題】  複数の電圧を供給できるとともに、損失が少ないスイッチングコンバータを提供すること。【解決手段】  入力電圧をスイッチングすることにより昇圧または降圧して出力するＳＥＰＩＣ回路またはＺＥＴＡ回路において、コンバータを構成する第１のインダクタ（巻き線５６ａ）および第２のインダクタ（インダクタ５９）のうち、少なくとも一方のインダクタは、当該インダクタと磁気的に結合された他の巻き線（巻き線５６ｂ）を有しており、他の巻き線から出力される電圧を整流して出力する整流回路（キャパシタ５１，ダイオード５３）を有する。【選択図】  図１
2006340432.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧をスイッチングすることにより昇圧または降圧して出力するＳＥＰＩＣ回路またはＺＥＴＡ回路を有するスイッチングコンバータにおいて、
上記ＳＥＰＩＣ回路またはＺＥＴＡ回路にそれぞれ含まれる第１および第２のインダクタのうち、少なくとも一方のインダクタは、当該インダクタと磁気的に結合された少なくとも１つの他の巻き線を有しており、
上記他の巻き線から出力される電圧を整流して出力する整流回路を有している、
ことを特徴とするスイッチングコンバータ。
【請求項２】
前記第１および第２のインダクタは、相互に磁気的に結合されていることを特徴とする請求項１記載のスイッチングコンバータ。
【請求項３】
前記第１および第２のインダクタは、その巻き線の巻き数またはインダクタンス値が略同じであることを特徴とする請求項２項記載のスイッチングコンバータ。
【請求項４】
前記他の巻き線は、少なくとも１つのタップを有していることを特徴とする請求項１〜３のいずれか１項に記載のスイッチングコンバータ。
【請求項５】
前記第１のインダクタの一方の端子には前記入力電圧が印加され、
前記他の巻き線は前記第１のインダクタ側に設けられていることを特徴とする請求項１〜４のいずれか１項に記載のスイッチングコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングコンバータに関する。
【背景技術】
【０００２】
例えば、携帯電話機等の携帯型の電子機器では、リチウム電池等の二次電池を電源として使用しているものが多い。二次電池は、放電の状態に応じて電圧が変動する（例えば、３Ｖのリチウム電池では満充電時の４．２Ｖから放電時の２．７Ｖまで変動する）ため、電池電圧が変動した場合でも一定の電圧を出力する目的で、降圧および昇圧が可能なスイッチングコンバータを用いて電圧を安定化することが行われている。また、二次電池のみならず、一次電池でも同様な問題があるため、スイッチングコンバータを用いて電圧を安定化することが行われている。
【０００３】
このようなスイッチングコンバータとしては、例えば、特許文献１に示すようなＳＥＰＩＣ（Single-Ended Primary Inductance Converter）回路がある。ＳＥＰＩＣ回路は、図２５（Ａ）に示すようにキャパシタ１０，１１、インダクタ１２，１３、制御回路１４、トランジスタ１５、キャパシタ１６、および、ダイオード１７によって構成されており、トランジスタ１５をスイッチングすることにより、入力電圧Ｖｉを昇圧または降圧して出力電圧Ｖｏとして出力する。
【０００４】
また、ＳＥＰＩＣ回路の入出力の関係を逆にしたコンバータとしてＺＥＴＡ回路がある。ＺＥＴＡ回路は、図２５（Ｂ）に示すように、キャパシタ２０，２１、インダクタ２２，２３、制御回路２４、トランジスタ２５、キャパシタ２６、および、ダイオード２７によって構成されており、トランジスタ２５をスイッチングすることにより、入力電圧Ｖｉを昇圧または降圧して出力電圧Ｖｏとして出力する。
【０００５】
ところで、携帯型の電子機器では、装置の各部に異なる複数の電源電圧を供給する必要が生じる場合がある。しかし、図２５に示すようなＳＥＰＩＣ回路およびＺＥＴＡ回路では、出力電圧は１種類であることから、これらの回路を複数設ける必要が生じ、回路規模が増大するため、製造コストが増大し、また、回路面積が増大してしまう。
【０００６】
そこで、複数の出力を可能とするためのフライバック回路が提案されている。フライバック回路は、図２６に示すように、キャパシタ３０，３１，３２、ダイオード３３，３４、制御回路３５、トランジスタ３６、および、巻き線３７ａ，３７ｂ，３７ｃを有するトランス３７によって構成され、トランジスタ３６をスイッチングすることにより、入力電圧Ｖｉを昇圧または降圧して出力電圧Ｖｏ１およびＶｏ２として出力する。
【０００７】
【特許文献１】特開平０８−０６６０１７号公報（要約書、請求項）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図２６に示すフライバック回路では、トランジスタ３６がオンの状態である場合にトランス３７のコアを磁化し、トランジスタ３６がオフの状態である場合にコアに蓄えられた磁気エネルギを巻き線３７ｂ，３７ｃ側に放出する構成となっているため、損失が大きいという問題点がある。このような問題は、携帯用の電子機器では特に顕著となる。
【０００９】
本発明は、上記の事情に基づきなされたもので、その目的とするところは、複数の電圧を供給できるとともに、損失が少ないスイッチングコンバータを提供しよう、とするものである。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明のスイッチングコンバータは、入力電圧をスイッチングすることにより昇圧または降圧して出力するＳＥＰＩＣ回路またはＺＥＴＡ回路を有するスイッチングコンバータにおいて、ＳＥＰＩＣ回路またはＺＥＴＡ回路にそれぞれ含まれる第１および第２のインダクタのうち、少なくとも一方のインダクタは、当該インダクタと磁気的に結合された少なくとも１つの他の巻き線を有しており、他の巻き線から出力される電圧を整流して出力する整流回路を有している。
【００１１】
このため、複数の電圧を供給できるとともに、損失が少ないスイッチングコンバータを提供することができる。
【００１２】
また、他の発明のスイッチングコンバータは、上述の発明に加えて、第１および第２のインダクタは、相互に磁気的に結合されている。このため、スイッチングコンバータの効率を更に向上させることができる。
【００１３】
また、他の発明のスイッチングコンバータは、上述の発明に加えて、第１および第２のインダクタは、その巻き線の巻き数またはインダクタンス値が略同じである。このため、巻き数またはインダクタンス値が異なる場合に比較して、スイッチングコンバータの効率を一層高めることが可能になる。
【００１４】
また、他の発明のスイッチングコンバータは、上述の各発明に加えて、他の巻き線は、少なくとも１つのタップを有している。このため、タップの数に応じて異なる種類の電圧を得ることができる。
【００１５】
また、他の発明のスイッチングコンバータは、上述の各発明に加えて、第１のインダクタの一方の端子には入力電圧が印加され、他の巻き線は第１のインダクタ側に設けられている。このため、他の巻き線を第２のインダクタ側に設けた場合に比較して、出力電圧を安定化させることが可能になる。
【発明の効果】
【００１６】
本発明によれば、複数の電圧を供給できるとともに、損失が少ないスイッチングコンバータを提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施の形態について、図面を参照して説明する。
【００１８】
第１の実施の形態．
【００１９】
図１は、本発明の第１の実施の形態に係るスイッチングコンバータの構成例を示す図である。この図に示すように、第１の実施の形態に係るスイッチングコンバータは、キャパシタ５０〜５２、ダイオード５３，５４、制御回路５５、トランス５６、トランジスタ５７、キャパシタ５８、および、インダクタ５９を主要な構成要素としている。
【００２０】
ここで、キャパシタ５０は、例えば、電解コンデンサによって構成され、入力端子に対して並列に接続され、電源のインピーダンスを低下させる役割を有している。
【００２１】
制御回路５５は、入力電圧Ｖｉに応じて、トランジスタ５７をＰＷＭ（Pulse Width Modulation）制御またはＰＦＭ（Pulse Frequency Modulation）制御によって制御し、出力電圧Ｖｏ１，Ｖｏ２が一定の電圧となるように制御する。
【００２２】
トランス５６は、例えば、フライバックトランスによって構成され、巻き線５６ａ，５６ｂが図示せぬコアに巻回されて構成されており、第１のインダクタとしての巻き線５６ａは、一端が入力端子、制御回路５５、および、キャパシタ５０に接続され、他端がトランジスタ５７のドレイン端子およびキャパシタ５８に接続されている。他の巻き線としての巻き線５６ｂは、一端が接地されており、他端がダイオード５３のアノード端子に接続されている。なお、トランス５６は、トランジスタ５７がオンの状態になった際に巻き線５６ａに流れる電流によって図示せぬコアが磁化され、トランジスタ５７がオフの状態になった際にコアに蓄えられた磁気エネルギが巻き線５６ｂから放出される。
【００２３】
トランジスタ５７は、例えば、ＮチャネルＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）によって構成され、ゲート端子が制御回路５５に接続され、ドレイン端子が巻き線５６ａおよびキャパシタ５８に接続され、ソース端子が接地されている。トランジスタ５７は、制御回路５５の制御に応じてオンまたはオフの状態を繰り返すスイッチング動作を行う。
【００２４】
キャパシタ５８は、一方の端子がトランジスタ５７のドレイン端子および巻き線５６ａに接続されており、他方の端子がダイオード５４のアノード端子およびインダクタ５９に接続されている。なお、キャパシタ５８は、直流電流が入力から出力へ直接流れることを防止する。
【００２５】
第２のインダクタとしてのインダクタ５９は、トランジスタ５７がオンの状態である場合にはキャパシタ５８に蓄えられている電荷が流入し、オフの状態である場合には図示せぬコアに蓄えられた磁気エネルギをダイオード５４を介してキャパシタ５２に放出する。
【００２６】
ダイオード５４は、アノードがキャパシタ５８およびインダクタ５９に接続されており、図示せぬコアに蓄えられている磁気エネルギをキャパシタ５２側へ放出させる機能を有している。
【００２７】
キャパシタ５２は、例えば、電解コンデンサによって構成され、出力端子に並列に接続され、出力インピーダンスを低下させる役割を有している。
【００２８】
整流回路の一部としてのダイオード５３は、アノードが巻き線５６ｂに接続されており、図示せぬコアに蓄えられている磁気エネルギをキャパシタ５１側へ放出させる機能を有している。
【００２９】
整流回路の一部としてのキャパシタ５１は、例えば、電解コンデンサによって構成され、出力端子に並列に接続され、出力インピーダンスを低下させる役割を有している。
【００３０】
つぎに、本発明の第１の実施の形態の動作について説明する。
【００３１】
図１において、トランジスタ５７が周期的にスイッチングしているとする。まず、トランジスタ５７がオンの状態になると、電流Ｉ１は、入力端子側から巻き線５６ａを通って共通ライン側（アース側）に流れる。このとき、トランス５６の図示せぬコアは巻き線５６ａを流れる電流によって磁化される。一方、電流Ｉ２は、電圧源とみなされるキャパシタ５８からインダクタ５９を通って共通ライン側に流れる。
【００３２】
つづいて、トランジスタ５７がオフの状態になると、電流Ｉ１は、キャパシタ５８とダイオード５４を通ってキャパシタ５２と図示せぬ負荷に流れる。電流Ｉ２は、ダイオード５４を通ってキャパシタ５２と図示せぬ負荷に流れる。なお、電流Ｉ１，Ｉ２は、キャパシタ５２のチャージに応じて減少する。そして、電流Ｉｏは、キャパシタ５２から図示せぬ負荷に対して流れる。
【００３３】
一方、トランジスタ５７がオンの状態である場合に巻き線５６ａによってトランス５６の図示せぬコアに蓄えられた磁気エネルギは、トランジスタ５７がオフの状態になるとダイオード５３を介してキャパシタ５１および図示せぬ負荷に向けて電流Ｉ３として流れる。
【００３４】
ここで、キャパシタ５８とキャパシタ５２の電圧が一定であると仮定する。また、トランジスタ５７とダイオード５４における電圧降下は無視できるとする。トランジスタ５７が周期的にスイッチングしている場合、インダクタに印加される電圧と時間の積はゼロになる。したがって、巻き線５６ａに生じる電圧は以下のようになる。
【００３５】
Ｖｉ・Ｄ＝（１−Ｄ）（Ｖｃ＋Ｖｏ１−Ｖｉ）  ・・・（式１）
【００３６】
ここで、Ｄはスイッチング周期におけるオンの時間とオフの時間の比を示すデューティー比である。この式をインダクタ５９についても当てはめると、以下の式を得る。
【００３７】
Ｖｃ・Ｄ＝（１−Ｄ）Ｖｏ１  ・・・（式２）
【００３８】
式１と式２をＶｃについて解くと以下の式を得る。
【００３９】
Ｖｃ＝Ｖｉ  ・・・（式３）
【００４０】
式１および式２に式３を代入すると、ＶｉとＶｏに係る伝達関数を得る。
【００４１】
Ｖｏ１／Ｖｉ＝Ｄ／（１−Ｄ）  ・・・（式４）
【００４２】
したがって、制御回路５５によってＤを制御することにより伝達関数を変化させ、出力電圧Ｖｏ１を制御することができる。なお、出力電流については、以下の伝達関数によって求めることができる。
【００４３】
Ｉｏ／Ｉ１＝（１−Ｄ）／Ｄ  ・・・（式５）
【００４４】
また、ＶｉとＶｏ２については、フライバック回路の伝達関数より、以下の関係が成り立つ。
【００４５】
Ｖｏ２／Ｖｉ＝Ｄ（ＲＬ／２・Ｌａ）１／２  ・・・（式６）
【００４６】
ここで、ＲＬは負荷抵抗であり、Ｌａはトランス５６の巻き線５６ａのインダクタンス値である。したがって、制御回路５５によってＤを制御することにより伝達関数を変化させ、出力電圧Ｖｏ２を制御することができる。
【００４７】
図２は、第１の実施の形態の測定結果を示す図である。図２（Ａ）は、入力電圧Ｖｉを変化させた場合における効率の変化を示す図であり、図２（Ｂ）は、入力電圧Ｖｉが２．５Ｖである場合に出力電力を変化させた場合における効率の変化を示す図であり、図２（Ｃ）は、入力電圧Ｖｉが４．５Ｖである場合に出力電力を変化させた場合における効率の変化を示す図である。ここで、Ｖｉは入力電圧、Ｉｉは入力電流、Ｖｏ１はキャパシタ５２側の出力電圧、Ｖｏ２はキャパシタ５１側の出力電圧、ηは効率、Ｐｏは総合出力電力（Ｐｏ＝Ｐｏ１＋Ｐｏ２）、Ｐｏ１はキャパシタ５２側の出力電力、Ｐｏ２はキャパシタ５１側の出力電力を示している。また、図２（Ｂ）および図２（Ｃ）において、Ｒ１はキャパシタ５２側に接続される負荷抵抗を示しており、Ｒ２はキャパシタ５１側に接続される負荷抵抗を示している。
【００４８】
図３は、図２６に示すフライバック回路を測定した結果を示す図である。図３（Ａ）〜（Ｂ）は前述の場合と同様の測定結果を示している。ここで、Ｖｉは入力電圧、Ｉｉは入力電流、Ｖｏ１はキャパシタ３１側の出力電圧、Ｖｏ２はキャパシタ３２側の出力電圧、ηは効率、Ｐｏは総合出力電力（Ｐｏ＝Ｐｏ１＋Ｐｏ２）、Ｐｏ１はキャパシタ３１側の出力電力、Ｐｏ２はキャパシタ３２側の出力電力を示している。また、図２（Ｂ）および図２（Ｃ）において、Ｒ１はキャパシタ３１側に接続される負荷抵抗を示しており、Ｒ２はキャパシタ３２側に接続される負荷抵抗を示している。
【００４９】
図４は、フライバック回路および本発明の各実施の形態の入力電圧と効率の関係を示す図である。この図において横軸は入力電圧Ｖｉ（Ｖ）を示している。また、縦軸は効率（％）を示している。ここで、折れ線ｂ１０は図２６に示すフライバック回路の効率を示しており、図３（Ａ）をプロットしたものである。図示するように効率は５５％から６５％の間を推移している。一方、折れ線ｂ１１は、本発明の第１の実施の形態に係るスイッチングコンバータの効率を示しており、図２（Ａ）をプロットしたものである。図示するように、効率は８０％弱から７５％弱の間を推移している。これらの比較から、本発明の第１の実施の形態では、図２６に示すフライバック回路に比較して、高い効率を実現することができる。また、本発明の第１の実施の形態では、フライバック回路に比較して入力電圧Ｖｉの変化に対して効率の変化が少ない。
【００５０】
図５は、入力電圧Ｖｉが２．５Ｖである場合に、フライバック回路および本発明の各実施の形態の出力電力と効率の関係を示す図である。この図において横軸は出力電力Ｐｏ（Ｗ）を示している。また、縦軸は効率（％）を示している。ここで、折れ線ｂ２０は図２６に示すフライバック回路の効率を示しており、図３（Ｂ）をプロットしたものである。図示するように効率は出力電力の増加に伴って７０％弱から５５％弱に減衰している。一方、折れ線ｂ２１は、本発明の第１の実施の形態に係るスイッチングコンバータの効率を示しており、図２（Ｂ）をプロットしたものである。図示するように、効率は出力電力の増加に伴って約６５％から約８０％に上昇している。これらの比較から、本発明の第１の実施の形態では、図２６に示すフライバック回路に比較して、出力電力が小さい場合を除いて、高い効率を実現することができる。また、本発明の第１の実施の形態では、フライバック回路に比較して出力電力の変化に対して効率の変化が少ない。
【００５１】
図６は、入力電圧Ｖｉが４．５Ｖである場合に、フライバック回路および本発明の各実施の形態の出力電力と効率の関係を示す図である。この図において横軸は出力電力Ｐｏ（Ｗ）を示している。また、縦軸は効率（％）を示している。ここで、折れ線ｂ３０は図２６に示すフライバック回路の効率を示しており、図３（Ｃ）をプロットしたものである。図示するように効率は出力電力の増加に伴って６０％強から約６５％に増加している。一方、折れ線ｂ３１は、本発明の第１の実施の形態に係るスイッチングコンバータの効率を示しており、図２（Ｃ）をプロットしたものである。図示するように、効率は出力電力の増加に伴って約５５％から約８０％に上昇している。これらの比較から、本発明の第１の実施の形態では、図２６に示すフライバック回路に比較して、出力電力が低い場合を除いて、高い効率を実現することができる。
【００５２】
以上に説明したように、本発明の第１の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路のインダクタを他の巻き線を有するトランスとし、当該他の巻き線から出力を得るようにしたので、簡易な回路で２出力を実現することができる。したがって、回路規模を減らして回路の占有面積を縮減できるとともに、製造コストを低減することができる。また、フライバック回路に比較して、高い効率を実現することができる。さらに、入力電圧Ｖｉの変化に対して安定して高い効率を有するスイッチングコンバータを提供できる。
【００５３】
第２の実施の形態．
【００５４】
図７は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図１と対応する部分には、同一の符号を付してその説明は省略する。この図の例では、図１の場合と比較して、トランス５６がトランス６０に置換されている。その他の構成は、図１の場合と同様である。
【００５５】
ここで、トランス６０は、図示せぬコアを中心として、３つの巻き線６０ａ〜６０ｃが巻回されている。第１のインダクタとしての巻き線６０ａは、一方の端子が制御回路５５およびキャパシタ５０および入力端子に接続され、他方の端子がトランジスタ５７のドレイン端子およびキャパシタ５８に接続されている。他の巻き線としての巻き線６０ｂは、一方の端子が接地され、他方の端子がダイオード５３のアノード端子に接続されている。第２のインダクタとしての巻き線６０ｃは、一方の端子がキャパシタ５８およびダイオード５４のアノード端子に接続され、他方の端子が接地されている。なお、その他の構成は、第１の実施の形態の場合と同様である。
【００５６】
つぎに、本発明の第２の実施の形態の動作を説明する。
【００５７】
本発明の第２の実施の形態の動作は、図１に示す第１の実施の形態の場合と略同様であるが、巻き線６０ｃが、巻き線６０ａ，６０ｂと磁気的に結合されているので、巻き線６０ａ〜６０ｃに流れる電流が相互に影響を与え合う点が異なっている。その他の動作は、第１の実施の形態と同様である。
【００５８】
図８は、本発明の第２の実施の形態を実測した結果を示す図である。図８（Ａ）は、入力電圧Ｖｉを変化させた場合における効率の変化を示す図であり、図８（Ｂ）は、入力電圧Ｖｉが２．５Ｖである場合に出力電力を変化させたときの効率の変化を示す図であり、図８（Ｃ）は、入力電圧Ｖｉが４．５Ｖである場合に出力電力を変化させたときの効率の変化を示す図である。
【００５９】
図４の折れ線ｂ１２は、本発明の第２の実施の形態の入力電圧Ｖｉを変化させた場合の効率の変化を示している。折れ線ｂ１０〜ｂ１２を比較すると、本発明の第２の実施の形態では、フライバック回路よりも効率が向上し、また、第１の実施の形態よりもさらに効率が上昇している。図５の折れ線ｂ２２は、入力電圧Ｖｉが２．５Ｖである場合に、出力電力Ｐｏを変化させたときの本発明の第２の実施の形態の効率の変化を示している。折れ線ｂ２０と折れ線ｂ２２を比較すると、本発明の第２の実施の形態では、全範囲においてフライバック回路よりも効率が向上している。また、折れ線ｂ２１と折れ線ｂ２２を比較すると、第２の実施の形態では、出力電力Ｐｏが高い場合を除いて、第１の実施の形態よりも効率が上昇している。図６の折れ線ｂ３２は、入力電圧Ｖｉが４．５Ｖである場合に、出力電力Ｐｏを変化させたときの本発明の第２の実施の形態の効率の変化を示している。折れ線ｂ３０と折れ線ｂ３２を比較すると、本発明の第２の実施の形態では、全範囲において、フライバック回路よりも効率が向上している。また、折れ線ｂ３１と折れ線ｂ３２を比較すると、全範囲において第１の実施の形態よりも第２の実施の形態の方が効率が上昇している。また、低出力電力時における効率の低下が第１の実施の形態よりも小さくなっている。
【００６０】
以上に説明したように、本発明の第２の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路の２つのインダクタを他の巻き線を有するトランスとし、当該他の巻き線から出力を得るようにしたので、簡易な回路で２出力を実現することができる。また、フライバック回路に比較して、高い効率を実現することができる。また、入力電圧Ｖｉの変化に対して安定して高い効率を有するスイッチングコンバータを提供できる。さらに、第１の実施の形態よりも高い効率を実現することができる。
【００６１】
第３の実施の形態．
【００６２】
図９は、本発明の第３の実施の形態に係るスイッチングコンバータの構成例を示す図である。第３の実施の形態は、第１の実施の形態と比較すると、トランス５６、ダイオード５３、および、キャパシタ５１が除外され、巻き線５６ａが第１のインダクタとしてのインダクタ７０に置換されている。また、インダクタ５９がトランス７１の巻き線７１ａに置換され、整流回路の一部としてのダイオード７２およびキャパシタ７３が新たに追加されている。その他の構成は、図１の場合と同様である。
【００６３】
ここで、トランス７１は、図示せぬコアに巻き線７１ａおよび巻き線７１ｂが巻回されて構成されている。第２のインダクタとしての巻き線７１ａは、一方の端子がキャパシタ５８とダイオード５４のアノード端子に接続され、他方の端子が接地されている。他の巻き線としての巻き線７１ｂは、一方の端子が接地され、他方の端子がダイオード７２のアノードに接続されている。ダイオード７２のカソード端子は、キャパシタ７３に接続されている。
【００６４】
つぎに、本発明の第３の実施の形態の動作について説明する。
【００６５】
第３の実施の形態におけるＳＥＰＩＣ回路の動作は前述の場合と同様である。ここで、トランジスタ５７がオンの状態になると、キャパシタ５８に蓄積されている電荷がトランジスタ５７および巻き線７１ａを介して流れる。その結果、トランス７１の図示せぬコアが磁化される。そして、トランジスタ５７がオフの状態になると、コアに蓄えられた磁気エネルギは、巻き線７１ｂを通じて放出され、ダイオード７２を介してキャパシタ７３に蓄積された後、出力される。したがって、本発明の第３の実施の形態では、Ｖｏ１とＶｏ２の２つの出力を得ることが可能になる。
【００６６】
図１０は、本発明の第３の実施の形態を実測した結果を示す図である。図１０（Ａ）は、入力電圧Ｖｉを変化させた場合における効率の変化を示す図であり、図１０（Ｂ）は、入力電圧Ｖｉが２．５Ｖである場合に出力電力Ｐｏを変化させた場合における効率の変化を示す図であり、図１０（Ｃ）は、入力電圧Ｖｉが４．５Ｖである場合に出力電力Ｐｏを変化させた場合における効率の変化を示す図である。
【００６７】
図４の折れ線ｂ１３は、本発明の第３の実施の形態の入力電圧Ｖｉを変化させた場合の効率の変化を示している。折れ線ｂ１３と折れ線ｂ１０を比較すると、本発明の第３の実施の形態では、全範囲においてフライバック回路よりも効率が上昇している。また、入力電圧Ｖｉの変動に対しても効率が安定している。図５の折れ線ｂ２３は、入力電圧Ｖｉが２．５Ｖである場合に、出力電力Ｐｏを変化させたときの本発明の第３の実施の形態の効率の変化を示している。折れ線ｂ２３と折れ線ｂ２０を比較すると、本発明の第３の実施の形態では、フライバック回路に比較して、出力電力が低い場合を除いて効率が向上している。図６の折れ線ｂ３３は、入力電圧Ｖｉが４．５Ｖである場合に、出力電力を変化させたときの本発明の第３の実施の形態の効率の変化を示している。折れ線ｂ３３と折れ線ｂ３０を比較すると、本発明の第３の実施の形態では、フライバック回路に比較して、出力電力が低い場合を除いて効率が向上している。
【００６８】
以上に説明したように、本発明の第３の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路のインダクタを他の巻き線を有するトランスとし、当該他の巻き線から出力を得るようにしたので、簡易な回路で２出力を実現することができる。また、フライバック回路に比較して、高い効率を実現することができる。また、入力電圧Ｖｉの変化に対して安定して高い効率を有するスイッチングコンバータを提供できる。さらに、第１の実施の形態と比較すると、第３の実施の形態の方が効率においては上回っているが、電圧の安定性については第３の実施の形態の方が下回っている。したがって、電圧の安定性が優先される場合には、第１の実施の形態を選択し、効率が優先される場合には第３の実施の形態を選択することができる。なお、本発明の第３の実施の形態では、トランス７１は制御回路５５の制御対象となっていないことから、電圧を安定化するためには、例えば、キャパシタ７３の出力に対してレギュレータを接続し、電圧を安定化することが望ましい。
【００６９】
第４の実施の形態．
【００７０】
図１１は、本発明の第４の実施の形態に係るスイッチングコンバータの構成例を示す図である。第４の実施の形態は、図９に示す第３の実施の形態と比較すると、トランス７１がトランス８０に置換され、インダクタ７０がトランス８０の巻き線８０ａに置換されている。その他の構成は、図９の場合と同様である。
【００７１】
ここで、第１のインダクタとしての巻き線８０ａは、一方の端子が制御回路５５、キャパシタ５０、および、入力端子に接続され、他方の端子がトランジスタ５７のドレイン端子およびキャパシタ５８に接続されている。第２のインダクタとしての巻き線８０ｂは、一方の端子がキャパシタ５８とダイオード５４のアノード端子に接続されており、他方の端子が接地されている。他の巻き線としての巻き線８０ｃは、一方の端子がダイオード７２のアノード端子に接続されており、他方の端子が接地されている。
【００７２】
つぎに、本発明の第４の実施の形態の動作について説明する。
【００７３】
トランジスタ５７がオンの状態になると、入力端子側から巻き線８０ａに電流が流れ、また、巻き線８０ｂにはキャパシタ５８に蓄積されている電荷がトランジスタ５７を介して流れる。これらの電流は相互に磁束を強め合う方向に流れることから、トランス８０の図示せぬコアは磁化される。そして、トランジスタ５７がオフの状態になると、トランス８０のコアに蓄積された磁気エネルギは、巻き線８０ｃから放出され、ダイオード７２を介してキャパシタ７３に蓄積された後、出力される。したがって、本発明の第４の実施の形態では、Ｖｏ１とＶｏ２の２つの出力を得ることが可能になる。
【００７４】
図１２は、本発明の第４の実施の形態を実測した結果を示す図である。図１２（Ａ）は、入力電圧Ｖｉを変化させた場合における効率の変化を示す図であり、図１２（Ｂ）は、入力電圧Ｖｉが２．５Ｖである場合に出力電力Ｐｏを変化させた場合における効率の変化を示す図であり、図１２（Ｃ）は、入力電圧Ｖｉが４．５Ｖである場合に出力電力Ｐｏを変化させた場合における効率の変化を示す図である。
【００７５】
図４の折れ線ｂ１４は、本発明の第４の実施の形態の入力電圧Ｖｉを変化させた場合の効率の変化を示している。図４の折れ線ｂ１０，ｂ１３，ｂ１４を比較すると、本発明の第４の実施の形態では、フライバック回路よりも効率が向上し、また、第３の実施の形態よりもさらに効率が上昇している。図５の折れ線ｂ２４は、入力電圧Ｖｉが２．５Ｖである場合に、出力電力Ｐｏを変化させたときの本発明の第４の実施の形態の効率の変化を示している。折れ線ｂ２０と折れ線ｂ２４を比較すると、本発明の第４の実施の形態では、全範囲においてフライバック回路よりも効率が向上している。また、折れ線ｂ２３と折れ線ｂ２４を比較すると、第４の実施の形態では、出力電力が高い場合を除いて、第３の実施の形態よりも効率が上昇している。図６の折れ線ｂ３４は、入力電圧Ｖｉが４．５Ｖである場合に、出力電力Ｐｏを変化させたときの本発明の第４の実施の形態の効率の変化を示している。折れ線ｂ３０と折れ線ｂ３４を比較すると、本発明の第４の実施の形態では、全範囲において、フライバック回路よりも効率が向上している。また、折れ線ｂ３３と折れ線ｂ３４を比較すると、全範囲において第３の実施の形態よりも第４の実施の形態の方が効率が上昇している。また、低出力電力時における効率の低下が第３の実施の形態よりも小さくなっている。
【００７６】
以上に説明したように、本発明の第４の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路の２つのインダクタを他の巻き線を有するトランスによって構成し、当該他の巻き線から出力を得るようにしたので、簡易な回路で２つの出力を得ることができる。また、フライバック回路に比較して、高い効率を実現することができる。また、ＳＥＰＩＣ回路を構成する２つのインダクタの双方をトランスの巻き線によって構成するようにしたので、図９に示す第３の実施の形態に比較して効率をさらに向上させることができる。また、入力電圧Ｖｉの変化に対して安定して高い効率を有するスイッチングコンバータを提供できる。なお、本発明の第４の実施の形態では、トランス８０は制御回路５５の制御対象となっていないことから、電圧を安定化するためには、例えば、キャパシタ７３の出力に対してレギュレータを接続し、電圧を安定化することが望ましい。
【００７７】
第５の実施の形態．
【００７８】
つぎに、本発明の第５の実施の形態について説明する。図１３は、本発明の第５の実施の形態の構成例を示す図である。本発明の第５の実施の形態は、図７に示す第２の実施の形態と比較すると、トランス６０がタップを備える巻き線９０ｂを有するトランス９０に置換されている。また、巻き線９０ｂのタップには、ダイオード９２およびキャパシタ９１が接続されている。なお、タップとは、巻き線の端部と端部の間のいずれかの位置に設けられた出力を得るためのタップをいう。
【００７９】
ここで、トランス９０は、３つの巻き線９０ａ〜９０ｃが同一のコアに巻回されて構成されている。第１のインダクタとしての巻き線９０ａの一方の端子は、制御回路５５、キャパシタ５０、および、入力端子に接続されており、他方の端子はトランジスタ５７のドレイン端子とキャパシタ５８に接続されている。他の巻き線としての巻き線９０ｂは、タップを有しており、一方の端子は接地され、他方の端子はダイオード５３のアノード端子に接続され、タップはダイオード９２のアノード端子に接続されている。第２のインダクタとしての巻き線９０ｃは、一方の端子が接地され、他方の端子がキャパシタ５８とダイオード５４のアノード端子に接続されている。
【００８０】
整流回路の一部としてのダイオード９２は、アノード端子が巻き線９０ｂのタップに接続され、カソード端子がキャパシタ９１に接続されている。整流回路の一部としてのキャパシタ９１の一方の端子は、ダイオード９２のカソード端子に接続され、他方の端子が接地されている。
【００８１】
つぎに、以上の実施の形態の動作について説明する。本発明の第５の実施の形態の基本的な動作は、図７に示す第２の実施の形態の場合と同様であるが、第５の実施の形態では巻き線９０ｂにタップが設けてあり、当該タップからの出力電圧がダイオード９２およびキャパシタ９１を介して出力される点が異なっている。すなわち、ダイオード５３のカソード端子からは第２の実施の形態の場合と同様に出力電圧Ｖｏ２が出力され、ダイオード９２のカソード端子からはタップの位置に応じた電圧Ｖｏ３が出力される。具体的には、巻き線９０ｂの全巻き数に対する接地端子からタップまでの巻き数の比に応じた電圧がダイオード９２のカソード端子から出力される。
【００８２】
なお、第５の実施の形態は、第２の実施の形態と略同様であるので、効率については第２の実施の形態と略同じであると考えることができる。
【００８３】
以上に説明したように、本発明の第５の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路の２つのインダクタを、他の巻き線を有するトランスによって構成し、当該他の巻き線に設けられたタップから出力を得るようにしたので、簡易な回路で少なくとも３つの出力を得ることができる。また、フライバック回路に比較して、高い効率を実現することができる。また、回路規模を縮小することにより、回路の占有面積を減らすとともに、製造コストを低減することができる。
【００８４】
第６の実施の形態．
【００８５】
つぎに、本発明の第６の実施の形態について説明する。図１４は、本発明の第６の実施の形態に係るスイッチングコンバータの構成例を示す図である。なお、本発明の第６の実施の形態は、図１１に示す第４の実施の形態と比較すると、トランス８０がタップを備える巻き線１００ｃを有するトランス１００に置換されている。その他の構成は、図１１の場合と同様である。
【００８６】
ここで、トランス１００は、３つの巻き線１００ａ〜１００ｃが同一のコアに巻回されて構成されている。第１のインダクタとしての巻き線１００ａの一方の端子は制御回路５５、キャパシタ５０、および、入力端子に接続されており、他方の端子はトランジスタ５７のドレイン端子とキャパシタ５８に接続されている。第２のインダクタとしての巻き線１００ｂの一方の端子はキャパシタ５８とダイオード５４のアノード端子に接続されており、他方の端子は接地されている。他の巻き線としての巻き線１００ｃはタップを有しており、一方の端子は接地され、他方の端子はダイオード７２のアノード端子に接続され、タップはダイオード１０１のアノード端子に接続されている。
【００８７】
整流回路の一部としてのダイオード１０１は、アノード端子が巻き線１００ｃのタップに接続され、カソード端子がキャパシタ１０２に接続されている。整流回路の一部としてのキャパシタ１０２の一方の端子は、ダイオード１０１のカソード端子に接続され、他方の端子が接地されている。
【００８８】
つぎに、以上の実施の形態の動作について説明する。本発明の第６の実施の形態の基本的な動作は、図１１に示す第４の実施の形態の場合と同様であるが、第６の実施の形態では巻き線１００ｃにタップが設けてあり、当該タップからの出力電圧がダイオード１０１およびキャパシタ１０２を介して出力される構成が異なっている。すなわち、ダイオード７２のカソード端子からは第４の実施の形態の場合と同様に出力電圧Ｖｏ２が出力され、ダイオード１０１のカソード端子からはタップの位置に応じた電圧Ｖｏ３が出力される。具体的には、巻き線１００ｃの全巻き数に対する接地端子からタップまでの巻き数の比に応じた電圧がダイオード１０１のカソード端子から出力される。
【００８９】
なお、第６の実施の形態は、第４の実施の形態と略同様であるので、効率については第４の実施の形態と略同じであると考えることができる。
【００９０】
以上に説明したように、本発明の第６の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路の２つのインダクタを他の巻き線を有するトランスによって構成し、当該他の巻き線に設けられたタップから出力を得るようにしたので、簡易な回路で３つの出力を得ることができる。また、フライバック回路に比較して、高い効率を実現することができる。また、回路規模を縮小することにより、回路の占有面積を減らすとともに、製造コストを低減することができる。
【００９１】
第７の実施の形態．
【００９２】
つぎに、本発明の第７の実施の形態について説明する。図１５は、本発明の第７の実施の形態に係るスイッチングコンバータの構成例を示す図である。なお、本発明の第７の実施の形態は、図１３に示す第５の実施の形態および図１４に示す第６の実施の形態を組み合わせたものであり、タップを備える巻き線１１０ｂ，１１０ｄを有するトランス１１０を有している。
【００９３】
ここで、トランス１１０は、４つの巻き線１１０ａ〜１１０ｄが同一のコアに巻回されて構成されている。第１のインダクタとしての巻き線１１０ａの一方の端子は、制御回路５５、キャパシタ５０、および、入力端子に接続されており、他方の端子はトランジスタ５７のドレイン端子とキャパシタ５８に接続されている。他の巻き線としての巻き線１１０ｂは、タップを有しておりその一方の端子は接地されており、他方の端子はダイオード５３のアノード端子に接続されており、タップはダイオード９２のアノード端子に接続されている。第２のインダクタとしての巻き線１１０ｃの一方の端子はキャパシタ５８とダイオード５４のアノード端子に接続されており、他方の端子は接地されている。他の巻き線としての巻き線１１０ｄはタップを有しており、その一方の端子は接地され、他方の端子はダイオード７２のアノード端子に接続され、タップはダイオード１０１のアノード端子に接続されている。
【００９４】
つぎに、以上の実施の形態の動作について説明する。本発明の第７の実施の形態の基本的な動作は、図１３に示す第５の実施の形態および図１４に示す第６の形態と略同様である。第７の実施の形態では巻き線１１０ｂおよび巻き線１１０ｄにタップが設けてあり、これらのタップから出力電圧Ｖｏ３および出力電圧Ｖｏ５が出力される。ここで、それぞれのタップから出力される電圧は、巻き線１１０ｂまたは巻き線１１０ｄの全巻き数に対する接地端子からタップまでの巻き数の比に応じた電圧が出力される。
【００９５】
なお、第７の実施の形態は、第４の実施の形態と略同様であるので、効率については第４の実施の形態と略同じであると考えることができる。
【００９６】
以上に説明したように、本発明の第７の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路の２つのインダクタを他の巻き線を有するトランスによって構成し、他の巻き線が有するタップから出力を得るようにしたので、簡易な回路で５つの出力を得ることができる。また、フライバック回路に比較して、高い効率を実現することができる。また、回路規模を縮小することにより、回路の占有面積を減らすとともに、製造コストを低減することができる。
【００９７】
第８の実施の形態．
【００９８】
つぎに、本発明の第８の実施の形態について説明する。図１６は、本発明の第８の実施の形態に係るスイッチングコンバータの構成例を示す図である。なお、本発明の第８の実施の形態は、図１５に示す第７の実施の形態のトランス１１０をトランス１２０に置換したものであり、それ以外は図１５と同様である。
【００９９】
ここで、トランス１２０は、４つの巻き線１２０ａ〜１２０ｄが同一のコアに巻回されて構成されている。第１のインダクタとしての巻き線１２０ａの一方の端子は、制御回路５５、キャパシタ５０、および、入力端子に接続されており、他方の端子はトランジスタ５７のドレイン端子とキャパシタ５８に接続されている。他の巻き線としての巻き線１２０ｂは、タップを有しておりその一方の端子は接地されており、他方の端子はダイオード５３のアノード端子に接続されており、タップはダイオード９２のアノード端子に接続されている。第２のインダクタとしての巻き線１２０ｃの一方の端子はキャパシタ５８とダイオード５４のアノード端子と巻き線１２０ｄの一方の端子に接続されており、他方の端子は接地されている。他の巻き線としての巻き線１２０ｄはタップを有しており、その一方の端子は巻き線１２０ｃの一方の端子に接続され、他方の端子はダイオード７２のアノード端子に接続され、タップはダイオード１０１のアノード端子に接続されている。
【０１００】
つぎに、以上の実施の形態の動作について説明する。本発明の第８の実施の形態の基本的な動作は、図１５に示す第７の実施の形態と略同様である。第８の実施の形態では巻き線１２０ｄの一方の端子が接地されずに巻き線１２０ｃの一方の端子（接地されていない端子）に接続されている。この結果、巻き線１２０ｄの一方の端子およびタップから出力される電圧（出力電圧Ｖｏ４，Ｖｏ５）は、巻き線１２０ｃに生じる電圧と、巻き線１２０ｄに生じる電圧を加算した電圧となる。このため、図１５の場合と比較すると、巻き線１２０ｃに生じている電圧だけ高い電圧が出力される。
【０１０１】
なお、第８の実施の形態は、第４の実施の形態と略同様であるので、効率については第４の実施の形態と略同じであると考えることができる。
【０１０２】
以上に説明したように、本発明の第８の実施の形態に係るスイッチングコンバータでは、ＳＥＰＩＣ回路の２つのインダクタを他の巻き線を有するトランスによって構成し、当該他の巻き線に設けられたタップから出力を得るようにしたので、簡易な回路で５つの出力を得ることができる。また、フライバック回路に比較して、高い効率を実現することができる。また、巻き線１２０ｃおよび巻き線１２０ｄを直列に接続することにより、第７の実施の形態に比べて高い電圧を得ることができる。
【０１０３】
第９の実施の形態．
【０１０４】
図１７は、本発明の第９の実施の形態の構成例を示す図である。この図において、図２５（Ｂ）に示すＺＥＴＡ回路と対応する部分には同一の符号を付してその説明を省略する。図１７に示す例では、図２５（Ｂ）に示すＺＥＴＡ回路と比較すると、インダクタ２２，２３が巻き線１３０ａ〜１３０ｄを有するトランス１３０に置換されている。また、トランス１３０の巻き線１３０ｂには、整流回路の一部としてのダイオード１３３およびキャパシタ１３４が接続されており、また、巻き線１３０ｄには、整流回路の一部としてのダイオード１３１およびキャパシタ１３２が接続されている。その他の構成は、図２５の場合と同様である。
【０１０５】
ここで、トランス１３０は、４つの巻き線１３０ａ〜１３０ｄが同一のコアに巻回されて構成されている。第１のインダクタとしての巻き線１３０ａの一方の端子は接地されており、他方の端子はトランジスタ２５のドレイン端子とキャパシタ２６に接続されている。他の巻き線としての巻き線１３０ｂの一方の端子は接地されており、他方の端子はダイオード１３３のアノード端子に接続されている。ダイオード１３３のカソード端子はキャパシタ１３４の一方の端子に接続され、キャパシタ１３４の他方の端子は接地されている。第２のインダクタとしての巻き線１３０ｃの一方の端子はダイオード２７のカソード端子およびキャパシタ２６に接続され、他方の端子はキャパシタ２１に接続されている。他の巻き線としての巻き線１３０ｄの一方の端子は接地されており、他方の端子はダイオード１３１のアノード端子に接続されている。ダイオード１３１のカソード端子はキャパシタ１３２の一方の端子に接続され、キャパシタ１３２の他方の端子は接地されている。
【０１０６】
つぎに、本発明の第９の実施の形態の動作について説明する。
【０１０７】
トランジスタ２５がオンの状態になると、入力端子から電流Ｉ１が流入し、巻き線１３０ａに通じるとともに、キャパシタ２６を介して巻き線１３０ｃに通じる。これらの電流はコアの磁束を強め合う方向で作用するので、トランス１３０のコアが磁化される。トランジスタ２５がオフの状態になると、巻き線１３０ａからダイオード２７に向かう電流Ｉ２が流れる。また、巻き線１３０ｃからは、キャパシタ２１および図示せぬ負荷に向かう電流Ｉ２が流れる。その結果、出力端子からは出力電圧Ｖｏ１が出力される。このとき、巻き線１３０ｂからはコアに蓄積された磁気エネルギが放出されダイオード１３３およびキャパシタ１３４を介して出力電圧Ｖｏ３として出力される。また、巻き線１３０ｄからはコアに蓄積された磁気エネルギが放出されダイオード１３１およびキャパシタ１３２を介して出力電圧Ｖｏ２として出力される。
【０１０８】
なお、ＺＥＴＡ回路は、逆ＳＥＰＩＣ回路とも呼ばれており、ＳＥＰＩＣ回路の動作に近いので、回路の伝達関数は、前述した式（４）および式（５）と同様である。また、フライバック回路の伝達関数も前述した式（６）と同様である。
【０１０９】
なお、ＺＥＴＡ回路の効率は、前述したように、ＳＥＰＩＣ回路のそれと略同等であるので、第９の実施の形態の効率は、例えば、図１５に示す第７の実施の形態の場合と略同じである。
【０１１０】
以上に説明したように、本発明の第９の実施の形態では、ＺＥＴＡ回路を構成するインダクタを他の巻き線を有するトランス１３０とし、当該他の巻き線からの出力を利用するようにしたので、簡易な構成により３つの出力を得ることができる。また、フライバック回路に比較して、高い効率を実現することができる。また、回路規模を縮小することにより、回路の占有面積を減らすとともに、製造コストを低減することができる。
【０１１１】
ところで、第１〜第９の各実施の形態では、ＳＥＰＩＣ回路を構成するインダクタの素子値および結合の態様については詳細には説明していないが、これらについて詳細に説明するとつぎのようになる。すなわち、まず、磁気的結合については、図１，９に示す第１および第３の実施の形態のように、ＳＥＰＩＣ回路を構成する巻き線５６ａと巻き線５９および巻き線７０と巻き線７１ａをそれぞれ相互に磁気的に結合しない場合と、図７，１１，１３〜１７に示す第２、第４〜第９の実施の形態のように巻き線６０ａと巻き線６０ｃ、巻き線８０ａと巻き線８０ｂ、巻き線９０ａと巻き線９０ｃ、巻き線１００ａと巻き線１００ｂ、巻き線１１０ａと巻き線１１０ｃ、巻き線１２０ａと巻き線１２０ｃ、および、巻き線１３０ａと巻き線１３０ｃをそれぞれ磁気的に結合した場合では、ＳＥＰＩＣ回路自体の回路の特性は図１８〜２１に示すようになる。
【０１１２】
図１８は、入力電圧Ｖｉを３Ｖに、ＳＥＰＩＣ回路の出力電圧Ｖｏ１を３．３Ｖに設定した場合の測定結果である。また、図１９は、図１８に示す測定結果をグラフにしたものであり、横軸が出力電流Ｉｏ（Ａ）を、縦軸が効率η（％）を示している。図１８（Ａ）は、例えば、図７に示すように巻き線６０ａ，６０ｃを磁気的に結合するとともに、巻き線６０ａ，６０ｃの巻き数を１５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図１９の折れ線ｂ５１に対応している。図１８（Ｂ）は、例えば、図１に示すように巻き線５６ａ，５９を磁気的に非結合の状態とするとともに、巻き線５６ａ，５９の巻き数を１５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図１９の折れ線ｂ５２に対応している。これらの比較から、巻き線が磁気的に結合されている方が、ＳＥＰＩＣ回路の効率が高くなっており、また、フライバック回路を含む回路全体としての効率も高くなる。
【０１１３】
図１８（Ｃ）は、例えば、図７に示すように巻き線６０ａ，６０ｃを磁気的に結合するとともに、巻き線６０ａ，６０ｃの巻き数を５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図１９の折れ線ｂ５３に対応している。図１８（Ｄ）は、例えば、図１に示すように巻き線５６ａ，５９を磁気的に非結合の状態とするとともに、巻き線５６ａ，５９の巻き数を５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図１９の折れ線ｂ５４に対応している。これらの比較から、巻き線の巻き数が少ない場合であっても、巻き線が磁気的に結合されている方が効率が高くなっている。また、前述の場合と同様に、磁気的に結合されている方がフライバック回路を含む回路全体としての効率も高くなる。さらに、折れ線ｂ５１〜５４の比較から、巻き線の巻き数が多い方が少ない場合に比較して効率が高くなる。
【０１１４】
図２０は、入力電圧Ｖｉを５．５Ｖに、ＳＥＰＩＣ回路の出力電圧Ｖｏ１を３．３Ｖに設定した場合の測定結果である。また、図２１は、図２０に示す測定結果をグラフにしたものであり、横軸が出力電流Ｉｏ（Ａ）を、縦軸が効率η（％）を示している。図２０（Ａ）は、例えば、図７に示すように巻き線６０ａ，６０ｃを磁気的に結合するとともに、巻き線６０ａ，６０ｃの巻き数を１５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図２１の折れ線ｂ６１に対応している。図２０（Ｂ）は、例えば、図１に示すように巻き線５６ａ，５９を磁気的に非結合の状態とするとともに、巻き線５６ａ，５９の巻き数を１５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図２１の折れ線ｂ６２に対応している。これらの比較から、前述の場合と同様に、巻き線が磁気的に結合されている方が、ＳＥＰＩＣ回路の効率が高くなっており、また、フライバック回路を含む回路全体としての効率も高くなる。
【０１１５】
図２０（Ｃ）は、例えば、図７に示すように巻き線６０ａ，６０ｃを磁気的に結合するとともに、巻き線６０ａ，６０ｃの巻き数を５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図２１の折れ線ｂ６３に対応している。図２０（Ｄ）は、例えば、図１に示すように巻き線５６ａ，５９を磁気的に非結合の状態とするとともに、巻き線５６ａ，５９の巻き数を５．５回に設定した場合のＳＥＰＩＣ回路の特性の測定結果であり、これは図２１の折れ線ｂ６４に対応している。これらの比較から、前述の場合と同様に、巻き線の巻き数が少ない場合であっても、巻き線が磁気的に結合されている方が効率が高くなっている。また、磁気的に結合されている方が、フライバック回路を含む回路全体としての効率も高くなる。さらに、折れ線ｂ６１〜６４の比較から、巻き線の巻き数が多い方が効率が高くなる。また、図１９との比較により、入力電圧が高い方が効率は若干高くなる。
【０１１６】
以上をまとめると、ＳＥＰＩＣ回路を構成する２つのインダクタ（第１のインダクタおよび第２のインダクタ）を磁気的に結合した場合、しない場合に比較して回路の効率を高めることができる。また、ＳＥＰＩＣ回路の入力電圧が低い場合と高い場合を比較すると、高い場合の方が効率を若干高めることができる。さらに、２つのインダクタの巻き線の巻き数が少ない場合と多い場合を比較すると多い場合の方が効率を高めることができるが、巻き線が多いと磁気飽和特性により、出力電流が大きい場合に効率が低下する割合が、少ない場合に比較して大きくなる。したがって、例えば、平均的な出力電流の電流値に応じて最適な巻き数およびコアの特性を決定することが回路全体の効率を向上させる上で望ましい。例えば、平均電流値が小さい場合には巻き数を大きくして効率を高め、電流値が大きい場合には巻き数を小さくして損失を少なくすることにより効率を結果的に高めることができる。
【０１１７】
つぎに、ＳＥＰＩＣ回路を構成する２つのインダクタの巻き数比と効率の関係について説明する。図２２は、例えば、図７に示すように、巻き線６０ａ，６０ｃが磁気的に結合されている場合において、ＳＥＰＩＣ回路の入力電圧Ｖｉを３Ｖに、出力電圧Ｖｏを３．３Ｖにしたときに、巻き線６０ａ，６０ｃの巻き数比を図２３に示すように変更したときの効率を示している。図２２の横軸は、図２３の「Ｎｏ．」にそれぞれ対応しており、「１」は、巻き線６０ａの巻き数が９．５回、巻き線６０ｃの巻き数が１３．５回となっており、巻き線６０ａの素子値が３．６０μＨ、巻き線６０ｃの素子値が６．５０μＨとなっている。以下、同様に、「Ｎｏ．２」は巻き線６０ａ，６０ｃの巻き数がそれぞれ１０．５回、１２．５回で、素子値が４．８８μＨ、４．９０μＨであり、「Ｎｏ．３」は巻き数がそれぞれ１１．５回、１１．５回で、素子値が５．４６μＨ、４．７３μＨであり、「Ｎｏ．４」は巻き数がそれぞれ１２．５回、１２．５回で、素子値が６．４７μＨ、５．５１μＨであり、「Ｎｏ．５」は巻き数がそれぞれ１１．５回、１８．５回で、素子値が５．４６μＨ、１１．４５μＨであり、「Ｎｏ．６」は巻き数がそれぞれ１２．５回、１０．５回で、素子値が６．４７μＨ、３．９４μＨであり、「Ｎｏ．７」は巻き数がそれぞれ１３．５回、９．５回で、素子値が７．３７μＨ、３．１７μＨである。また、図２２の縦軸は、効率η（％）を示している。さらに、曲線ｃ１１は、出力電流Ｉｏが０．３Ａの場合の特性を示しており、曲線ｃ１２は、出力電流Ｉｏが０．６Ａの場合の特性を示している。
【０１１８】
図２４は、例えば、図７に示すように、巻き線６０ａ，６０ｃが磁気的に結合されている場合において、ＳＥＰＩＣ回路の入力電圧Ｖｉを５．５Ｖに、出力電圧Ｖｏを３．３Ｖにしたときに、巻き線６０ａ，６０ｃの巻き数比を図２３に示すように変更したときの効率を示している。なお、この図の横軸および縦軸は図２２の場合と同様である。また、曲線ｃ２１は、出力電流Ｉｏが０．３Ａの場合の特性を示しており、曲線ｃ２２は、出力電流Ｉｏが０．６Ａの場合の特性を示している。図２２および図２４に示すように、ＳＥＰＩＣ回路を構成する２つのインダクタは、その巻き数が略等しい場合もしくは素子値であるインダクタンス値が略等しい場合に効率が高くなる。図２２，２４では、Ｎｏ．２、Ｎｏ．３、および、Ｎｏ．４の場合に効率が最も高くなっている。したがって、前述の各実施の形態では、ＳＥＰＩＣ回路を構成する２つのインダクタの素子値または巻き数が略同じになるように設定することにより、回路全体としての効率を高めることができる。
【０１１９】
以上をまとめるとつぎのようになる。すなわち、ＳＥＰＩＣ回路を構成する２つのインダクタに対して新たな巻き線および整流回路を追加することにより、出力電圧の種類を増やすことができる。その場合において、第１のインダクタおよび第２のインダクタのうち、第１のインダクタに巻き線を追加すると、電圧が安定した出力を得ることができる。また、第２のインダクタに巻き線を追加すると、電圧の安定性は低いものの効率が高い出力を得ることができる。
【０１２０】
また、第１のインダクタと第２のインダクタを磁気的に結合することにより、結合しない場合に比較して効率を高めることができる。また、磁気的に結合する場合、第１および第２のインダクタの巻き線の巻き数が略等しくなるか、または、素子値が略等しくなるように設定することにより、回路の効率を一層高めることができる。
【０１２１】
さらに、第１および第２のインダクタの巻き数については、巻き数が多い方が効率が高いが、出力電流の値が増加すると磁気飽和によって損失が増加するので、例えば、出力電流の平均値に応じて最適な巻き数を設定することが望ましい。また、以上では、ＳＥＰＩＣ回路を例に挙げて説明したが、ＺＥＴＡ回路でも同様に、第１の巻き線（例えば、図１７に示す巻き線１３０ａ）および第２の巻き線（例えば、図１７に示す巻き線１３０ｃ）を磁気的に結合することにより、効率を向上させることが可能になる。また、他の巻き線（例えば、図１７に示す巻き線１３０ｂおよび巻き線１３０ｄ）については、第１の巻き線側に設けることにより、出力電圧の安定性を高めることが可能になる。
【０１２２】
なお、以上の各実施の形態は、一例であって、これ以外にも種々の変形実施態様が存在する。例えば、以上の第１〜第８の実施の形態では、ＳＥＰＩＣ回路に基づく実施の形態を説明したが、例えば、ＺＥＴＡ回路に基づいて同様の回路を構成することも可能である。その場合であっても、ＳＥＰＩＣ回路と同様に効率が高い回路を実現することができる。
【０１２３】
また、以上の各実施の形態では、トランジスタ２５，５７として、ＭＯＳ−ＦＥＴを使用するようにしたが、例えば、ＰＮＰ型またはＮＰＮ型のトランジスタを使用したり、他の半導体スイッチを利用したりするようにしてもよい。
【０１２４】
また、図１，７，９，１１，１３〜１７に示す回路は一例であって、本発明がこのような場合にのみ限定されるものではない。
【０１２５】
また、図１３，１４，１５，１６に示す実施の形態では、タップを有するトランスを使用するようにしたが、例えば、他の巻き線を複数設け、そこから出力を得ることも可能であり、また、タップも１つに限らず、複数設けることが可能である。
【産業上の利用可能性】
【０１２６】
本発明のスイッチングコンバータは、例えば、入力された直流電圧を昇圧または降圧するスイッチングコンバータに使用することができる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図２】図１に示すスイッチングレギュレータの効率の測定結果を示す図である。
【図３】図１９に示すフライバック回路の効率の測定結果を示す図である。
【図４】フライバック回路および本発明の第１〜第４の実施の形態の入力電圧と効率の関係を示す図である。
【図５】入力電圧が２．５Ｖである場合に、フライバック回路および本発明の第１〜第４の実施の形態の出力電力と効率の関係を示す図である。
【図６】入力電圧が４．５Ｖである場合に、フライバック回路および本発明の第１〜第４の実施の形態の出力電力と効率の関係を示す図である。
【図７】本発明の第２の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図８】図７に示すスイッチングレギュレータの効率の測定結果を示す図である。
【図９】本発明の第３の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図１０】図９に示すスイッチングレギュレータの効率の測定結果を示す図である。
【図１１】本発明の第４の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図１２】図１１に示すスイッチングレギュレータの効率の測定結果を示す図である。
【図１３】本発明の第５の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図１４】図１３に示すスイッチングレギュレータの効率の測定結果を示す図である。
【図１５】本発明の第６の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図１６】本発明の第７の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図１７】本発明の第８の実施の形態に係るスイッチングレギュレータの構成例を示す図である。
【図１８】本発明の実施の形態においてインダクタを磁気的に結合した場合と結合しない場合における特性の測定結果を示す図である。
【図１９】図１８に示す測定結果を示すグラフである。
【図２０】本発明の実施の形態においてインダクタを磁気的に結合した場合と結合しない場合における特性の測定結果を示す図である。
【図２１】図２０に示す測定結果を示すグラフである。
【図２２】本発明の実施の形態においてインダクタの巻き数比を変えた場合の効率を示すグラフである。
【図２３】図２２に示すグラフの横軸に対応するインダクタの巻き数比と素子値とを示す図である。
【図２４】本発明の実施の形態においてインダクタの巻き数比を変えた場合の効率を示すグラフである。
【図２５】従来のスイッチングレギュレータの構成例を示す図で、（Ａ）はＳＥＰＩＣ回路の構成例で、（Ｂ）はＺＥＴＡ回路の構成例である。
【図２６】従来のスイッチングレギュレータの構成例を示す図で、フライバック回路の構成例である。
【符号の説明】
【０１２８】
５１  キャパシタ（整流回路の一部）
５３  ダイオード（整流回路の一部）
５６ａ  巻き線（第１のインダクタ）
５６ｂ  巻き線（他の巻き線）
５９  巻き線（第２のインダクタ）
６０ａ  巻き線（第１のインダクタ）
６０ｂ  巻き線（他の巻き線）
６０ｃ  巻き線（第２のインダクタ）
７０  インダクタ（第１のインダクタ）
７１ａ  巻き線（第２のインダクタ）
７１ｂ  巻き線（他の巻き線）
７２  ダイオード（整流回路の一部）
７３  キャパシタ（整流回路の一部）
８０ａ  巻き線（第１のインダクタ）
８０ｂ  巻き線（第２のインダクタ）
８０ｃ  巻き線（他の巻き線）
９０ａ  巻き線（第１のインダクタ）
９０ｂ  巻き線（他の巻き線）
９０ｃ  巻き線（第２のインダクタ）
９１  キャパシタ（整流回路の一部）
９２  ダイオード（整流回路の一部）
１００ａ  巻き線（第１のインダクタ）
１００ｂ  巻き線（第２のインダクタ）
１００ｃ  巻き線（他の巻き線）
１０１  ダイオード（整流回路の一部）
１０２  キャパシタ（整流回路の一部）
１１０ａ  巻き線（第１のインダクタ）
１１０ｂ  巻き線（他の巻き線）
１１０ｃ  巻き線（第２のインダクタ）
１１０ｄ  巻き線（他の巻き線）
１２０ａ  巻き線（第１のインダクタ）
１２０ｂ  巻き線（他の巻き線）
１２０ｃ  巻き線（第２のインダクタ）
１２０ｄ  巻き線（他の巻き線）
１３０ａ  巻き線（第１のインダクタ）
１３０ｂ  巻き線（他の巻き線）
１３０ｃ  巻き線（第２のインダクタ）
１３０ｄ  巻き線（他の巻き線）
１３１  ダイオード（整流回路の一部）
１３２  キャパシタ（整流回路の一部）
１３３  ダイオード（整流回路の一部）
１３４  キャパシタ（整流回路の一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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