(57)【要約】【課題】  電力消費を最少化するアドレス駆動回路を提供する。【解決手段】  プラズマディスプレイパネル装置に備わるアドレス駆動回路（２００）におけるスイッチの制御端にディレイ回路（４１０〜４４０）を追加し，上昇ディレイタイムと下降ディレイタイムを異なるように設定することによって，隣接するアドレス電極の電圧がお互い反対方向に同時に変わらないようにする。このようにすれば，電力回収回路を適用しなくてもアドレス駆動回路の電力消耗を最少化することができる。【選択図】    図２Ａ
2006072314.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に伸びている複数の第１電極及び該第１電極と交差する第２方向に伸びている複数の第２電極を含むパネルと；
第１端子がアドレス電圧を供給する第１電源に連結され，第２端子が前記第２電極に連結されて前記第２電極に前記アドレス電圧を印加する第１トランジスタと，第１端子が前記第２電極に連結され，第２端子が非アドレス電圧を供給する第２電源に連結されて前記第２電極に前記非アドレス電圧を供給する第２トランジスタとを各々含む第１選択回路及び第２選択回路を含む複数の選択回路を含み，
前記第１選択回路の前記第１トランジスタと前記第２選択回路の前記第２トランジスタとが導通する時点が異なることを特徴とする，プラズマ表示装置。
【請求項２】
入力信号によって前記第１トランジスタ及び第２トランジスタのオン／オフ動作を制御する制御信号を出力する制御回路をさらに含み，
前記入力信号が印加された後，前記第１選択回路の第１トランジスタが導通するまでのディレイタイムと，前記入力信号が印加された後，前記第２選択回路の第２トランジスタとが導通するまでのディレイタイムとが互いに異なることを特徴とする，請求項１に記載のプラズマ表示装置。
【請求項３】
前記制御回路は，
前記第２トランジスタの制御端に出力端が連結するインバータと；
入力端に前記入力信号が印加され，出力端が前記インバータの入力端と前記第２トランジスタの制御端に共通に連結する第１ディレイ回路を含み，
前記第１ディレイ回路の上昇ディレイタイムと下降ディレイタイムとが互いに異なることを特徴とする，請求項１または２に記載のプラズマ表示装置。
【請求項４】
前記制御回路は，
前記第１ディレイ回路の出力端と前記第１トランジスタの制御端との間に連結される第２ディレイ回路と；
前記インバータの出力端と前記第２トランジスタの制御端との間に連結される第３ディレイ回路とをさらに含み，
前記第２及び第３ディレイ回路の上昇ディレイタイムと下降ディレイタイムとが互いに異なることを特徴とする，請求項３に記載のプラズマ表示装置。
【請求項５】
一つの前記第２電極の電圧が前記アドレス電圧から前記非アドレス電圧に変更され，他の前記第２電極の電圧が前記非アドレス電圧から前記アドレス電圧に変更される場合に，前記一つの第２電極の電圧が前記非アドレス電圧に変更された後に前記他の第２電極の電圧が変更され始めることを特徴とする，請求項１または２に記載のプラズマ表示装置。
【請求項６】
一つの前記第２電極の電圧が前記アドレス電圧から前記非アドレス電圧に変更され，他の前記第２電極の電圧が前記非アドレス電圧から前記アドレス電圧に変更される場合に，前記他の第２電極の電圧が前記アドレス電圧に変更された後，前記一つの第２電極の電圧が変更され始めることを特徴とする，請求項１または２に記載のプラズマ表示装置。
【請求項７】
第１方向に伸びている複数の第１電極及び前記第１電極と交差する第２方向に伸びている複数の第２電極を含むプラズマ表示装置の駆動方法において：
隣接した前記第２電極のうちの一つの第２電極に上昇するアドレスパルスが印加され，他の一つの第２電極に下降するアドレスパルスが印加される時，前記上昇時点と下降時点とが互いに異なることを特徴とする，プラズマ表示装置の駆動方法。
【請求項８】
前記上昇するアドレスパルスを印加するための制御信号が印加された後，前記アドレスパルスが上昇するのにかかる時間と前記下降するアドレスパルスを印加するための制御信号が印加された後，前記アドレスパルスが下降するのにかかる時間とが互いに異なることを特徴とする，請求項７に記載のプラズマ表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマ表示装置，特にプラズマ表示装置のアドレス駆動回路に関する。
【背景技術】
【０００２】
プラズマ表示装置は気体放電によって生成されたプラズマを利用して文字または映像を表示する平面表示装置である。画面の大きさによって数十から数百万個以上の画素がマトリックス形態で配列されている。このようなプラズマ表示装置は印加される駆動電圧波形の形態と放電セルの構造によって直流型と交流形に区分される。
【０００３】
交流型プラズマディスプレイパネルにはその一側面に互いに平行している走査電極及び維持電極が形成され，他の側面にこれら電極と直交する方向にアドレス電極が形成される。そして維持電極は各走査電極に対応して形成され，その一端が互いに共通に連結されている。
【０００４】
一般に交流型プラズマディスプレイパネルの駆動方法は時間的な動作変化で表現すればリセット期間，アドレシング期間，維持期間を含んでなる。
【０００５】
上記リセット期間は，セルにアドレシング動作が円滑に行われるように各セルの状態を初期化させる期間である。
【０００６】
上記アドレシング期間はパネルで点灯されるセルと点灯されないセルを選択するために点灯されるセル（アドレシングされたセル）にアドレス電圧を印加して壁電荷を積む動作を行う期間である。
【０００７】
上記維持期間は維持放電電圧パルスを印加してアドレシングされたセルに実際に画像を表示するための放電を行う期間である。
【０００８】
上記走査電極に順次に走査電圧が印加される時，走査電圧が印加される走査電極に形成される放電セルの中で発光するセルを通過するアドレス電極にはアドレス電圧Ｖａが印加され，発光しないセルを通過するアドレス電極には非アドレス電圧（一般に０Ｖ）が印加されるのが一般的である。
【０００９】
このようなＶａ電圧又は０Ｖ電圧はアドレス駆動ＩＣを通じてアドレス電極にデータを印加する時，各アドレス電極に選択的に印加され，アドレス駆動ＩＣがアドレス電極にデータＶａ，０Ｖを印加する時，各アドレス電極に同時にデータを印加していた。この時，アドレス電極に印加される電圧の状態は（１）０Ｖ或いは（２）Ｖａ電圧を維持したり（（１）又は（２）の電圧を維持），（３）０ＶからＶａ電圧に変化する或いは（４）Ｖａ電圧から０Ｖに変わるなどの（１）〜（４）の４つのうちの一つの状態である。
【００１０】
このうち上記（３）の０ＶからＶａ電圧に変わる，または，上記（４）のＶａ電圧から０Ｖに変わる場合，特に隣接したアドレス電極のうちの一つの電圧が０ＶからＶａ電圧に変わり，他の一つの電圧がＶａ電圧から０Ｖに変わる場合の電力損失は隣接したアドレス電極間に形成されるキャパシタンスによって０Ｖから２Ｖａ電圧に変わるだけの電力消耗が発生し，この値は無視できない程度に大きい。したがって，従来では，かかる電力損失を減らすために電力回収回路を使用していた。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら，隣接したアドレス電極のうちの一つの電圧が０ＶからＶａに変わり，他の一つの電圧がＶａから０Ｖに変わる場合には全てのアドレス電極の電圧を０ＶからＶａに上げて再び０Ｖに下げる，または，Ｖａから０Ｖに下げて再びＶａに上げなければならなかった。したがって，データが変化しなくても良いアドレス電極の電圧をも同時に変えなければならなかった。
【００１２】
本発明は，上記問題点に鑑みてなされたものであり，本発明の目的は，電力消費を最少化することの可能な，新規かつ改良されたアドレス駆動回路及びアドレス駆動方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するため，本発明の第１の観点によれば，プラズマ表示装置は第１方向に伸びている複数の第１電極及び上記第１電極と交差する第２方向に伸びている複数の第２電極を含むパネル及び第１段がアドレス電圧を供給する第１電源に連結され，第２段が上記第２電極に連結されて選択された上記第２電極に上記アドレス電圧を印加する第１トランジスタと，第１段が上記第２電極に連結され，第２段が非アドレス電圧を供給する第２電源に連結されて選択されなかった上記第２電極に上記非アドレス電圧を供給する第２トランジスタを各々含む第１及び第２選択回路を含む複数の選択回路を含み，上記第１選択回路の第１トランジスタと上記第２選択回路の第２トランジスタとが導通される時点が異なる。
【００１４】
この時，入力信号によって上記第１及び第２トランジスタのオンオフ動作を制御する制御信号を出力する制御回路をさらに含み，上記入力信号が印加された後，上記第１選択回路の第１トランジスタが導通されるまでのディレイタイムと上記入力信号が印加された後，上記第２選択回路の第２トランジスタが導通されるまでのディレイタイムとが互いに異なる。
【００１５】
上記制御回路は，上記第２トランジスタの制御端に出力端が連結されるインバータと，入力端に上記入力信号が印加され，出力端が上記インバータの入力端と上記第２トランジスタの制御端に共通に連結される第１ディレイ回路を含み，上記第１ディレイ回路の上昇ディレイタイムと下降ディレイタイムとが互いに異なる。
【００１６】
本発明の特徴によるプラズマ表示装置の駆動方法は第１方向に伸びている複数の第１電極及び上記第１電極と交差する第２方向に伸びている複数の第２電極を含むプラズマ表示装置の駆動方法であって，隣接した上記第２電極のうちの一つの第２電極に上昇するアドレスパルスが印加され，他の一つの第２電極に下降するアドレスパルスが印加される時，上記上昇時点と下降時点とが互いに異なる。
【００１７】
上記課題を解決するために，本発明の別の観点によれば，第１方向に伸びている複数の第１電極及び該第１電極と交差する第２方向に伸びている複数の第２電極を含むパネルと；第１端子がアドレス電圧を供給する第１電源に連結され，第２端子が上記第２電極に連結されて上記第２電極に上記アドレス電圧を印加する第１トランジスタと，第１端子が上記第２電極に連結され，第２端子が非アドレス電圧を供給する第２電源に連結されて上記第２電極に上記非アドレス電圧を供給する第２トランジスタとを各々含む第１選択回路及び第２選択回路を含む複数の選択回路を含み，上記第１選択回路の上記第１トランジスタと上記第２選択回路の上記第２トランジスタが導通する時点とが異なることを特徴としている。
【００１８】
入力信号によって上記第１トランジスタ及び第２トランジスタのオン／オフ動作を制御する制御信号を出力する制御回路をさらに含み，上記入力信号が印加された後，上記第１選択回路の第１トランジスタが導通するまでのディレイタイムと，上記入力信号が印加された後，上記第２選択回路の第２トランジスタが導通するまでのディレイタイムとが互いに異なるように構成してもよい。
【００１９】
上記制御回路は，上記第２トランジスタの制御端に出力端が連結するインバータと；入力端に上記入力信号が印加され，出力端が上記インバータの入力端と上記第２トランジスタの制御端に共通に連結する第１ディレイ回路を含み，上記第１ディレイ回路の上昇ディレイタイムと下降ディレイタイムとが互いに異なるように構成してもよい。
【００２０】
上記制御回路は，上記第１ディレイ回路の出力端と上記第１トランジスタの制御端との間に連結される第２ディレイ回路と；上記インバータの出力端と上記第２トランジスタの制御端との間に連結される第３ディレイ回路とをさらに含み，上記第２及び第３ディレイ回路の上昇ディレイタイムと下降ディレイタイムとが互いに異なるように構成してもよい。
【００２１】
一つの上記第２電極の電圧が上記アドレス電圧から上記非アドレス電圧に変更され，他の上記第２電極の電圧が上記非アドレス電圧から上記アドレス電圧に変更される場合に，上記一つの第２電極の電圧が上記非アドレス電圧に変更された後に上記他の第２電極の電圧が変更され始めるようにしてもよい。
【００２２】
一つの上記第２電極の電圧が上記アドレス電圧から上記非アドレス電圧に変更され，他の上記第２電極の電圧が上記非アドレス電圧から上記アドレス電圧に変更される場合に，上記他の第２電極の電圧が上記アドレス電圧に変更された後，上記一つの第２電極の電圧が変更され始めるようにしてもよい。
【００２３】
また，上記課題を解決するために，本発明の別の観点によれば，第１方向に伸びている複数の第１電極及び上記第１電極と交差する第２方向に伸びている複数の第２電極を含むプラズマ表示装置の駆動方法が提供される。上記駆動方法は，隣接した上記第２電極のうちの一つの第２電極に上昇するアドレスパルスが印加され，他の一つの第２電極に下降するアドレスパルスが印加される時，上記上昇時点と下降時点とが互いに異なることを特徴としている。
【００２４】
上記上昇するアドレスパルスを印加するための制御信号が印加された後，上記アドレスパルスが上昇するのにかかる時間と上記下降するアドレスパルスを印加するための制御信号が印加された後，上記アドレスパルスが下降するのにかかる時間とが互いに異なるようにしてもよい。
【発明の効果】
【００２５】
以上説明したように，本発明によれば，アドレス駆動回路でスイッチの制御端にディレイ回路を追加し，ディレイ回路の上昇ディレイと下降ディレイを異ならせて設定することによって隣接したアドレス電極で電圧が反対方向に同時に変わらないようにすることができる。したがって，電力回収回路を適用しなくてもアドレス駆動回路の電力消耗を最少化することができる。
【発明を実施するための最良の形態】
【００２６】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。なお，以下の説明及び添付図面において，略同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２７】
まず，本発明の実施例によるプラズマ表示装置の概略的な構造について図１を参照して詳しく説明する。なお，図１は本発明の一実施例にかかるプラズマ表示装置の概略的な構成を示す説明図である。
【００２８】
図１に示すように，本発明の一実施例にかかるプラズマ表示装置はプラズマ表示パネル１００，アドレス駆動部（又は，アドレス駆動回路）２００，Ｙ電極駆動部３２０，Ｘ電極駆動部３４０，および制御部４００を含む。
【００２９】
上記プラズマ表示パネル１００は列方向に配列されている複数のアドレス電極Ａ１〜Ａｍ，行方向に交互に配列されている第１維持電極Ｙ１〜Ｙｎ及び第２維持電極Ｘ１〜Ｘｎを含む。
【００３０】
アドレス駆動部２００は制御部４００からアドレス駆動制御信号ＳＡを受信して表示しようとする放電セルを選択するための表示データ信号を各アドレス電極に印加する。
【００３１】
Ｙ電極駆動部３２０及びＸ電極駆動部３４０は制御部４００から各々Ｙ電極駆動信号ＳＹとＸ電極駆動信号ＳＸを受信してＸ電極とＹ電極に印加する。
【００３２】
制御部４００は外部から映像信号を受信して，アドレス駆動制御信号ＳＡ，Ｙ電極駆動信号ＳＹ及びＸ電極駆動信号ＳＸを生成して，アドレス駆動部２００，Ｙ電極駆動部３２０，およびＸ電極駆動部３４０各々に伝達する。
【００３３】
プラズマディスプレイパネルは一つのフレームを複数のサブフィールドに分けて駆動され，各サブフィールドのアドレス期間で複数の放電セルのうち放電する放電セルが選択される。この時，放電セルを選択するためにアドレス期間では，走査電極に順次に走査電圧を印加し，走査電圧が印加されなかった走査電極を正の電圧でバイアスする。そして走査電圧が印加された走査電極によって形成される複数の放電セルの中で選択しようとする放電セルを通過するアドレス電極にアドレシングのための電圧（以下，“アドレス電圧”）を印加し，選択しなかったアドレス電極には非アドレス電圧を印加する。
【００３４】
アドレス電圧と非アドレス電圧は各々正の電圧と接地電圧を使用し，走査電圧は接地電圧または負の電圧を使用し，アドレス電圧が印加されたアドレス電極と走査電圧が印加された走査電極で放電が起こり，当該放電セルが発光セルとして選択される。
【００３５】
以下ではアドレス駆動部２００に含まれたアドレス駆動回路について図面を参照して説明する。
【００３６】
隣接したアドレス電極に同時に各々異なる電圧変化（上昇または下降）が起こる場合，電力消耗を最少化しながら電極間のキャパシタンスを効果的に充放電するためには隣接したアドレス電極の電圧変化が同時に起こらないようにすることが必要である。
【００３７】
つまり，一つのアドレス電極で上昇が起こった後，他のアドレス電極で下降が起こるようにしたり，その反対に一つのアドレス電極で下降が起こった後，他のアドレス電極で上昇が起こるようにしたりすることが必要である。
【００３８】
図２Ａ及び図２Ｂは本発明の一実施例に係るアドレス電極に印加される電圧波形の例を示したもので，図２Ａは上昇ディレイタイムＴＤ１を下降ディレイタイムＴＤ２より長く設定した場合（図２Ａに示すｆ）であり，図２Ｂは下降ディレイタイムＴＤ２を上昇ディレイタイムＴＤ１より長く設定した場合（図２Ｂに示すｆ）である。
【００３９】
図３は図２の波形を印加するための第１の実施の形態に係るアドレス駆動回路の概略的な構成を示した説明図である。
【００４０】
図３に示すように，本発明の一実施例に係るアドレス駆動回路は複数のアドレス選択回路２２０１〜２２０ｍを含む。アドレス選択回路２２０１〜２２０ｍは複数のアドレス電極Ａ１〜Ａｍに各々連結される。また，アドレス選択回路２２０各々には，二つのスイッチＡＨ，スイッチＡＬが駆動用及び接地用として含まれている。
【００４１】
上記スイッチＡＨ，スイッチＡＬとしてはボディーダイオードを有する電界効果トランジスタを使用することができ，かかる例に限定されず，同一または類似な機能をする他のスイッチを使っても良い。
【００４２】
上記駆動スイッチＡＨの第１端子は，アドレス電圧を供給する電源Ｖａに連結され，第２端子はパネルキャパシタＣｐのアドレス電極Ａ１〜Ａｍに連結され，駆動スイッチＡＨがアドレス駆動制御信号ＳＡによって導通されればアドレス電圧Ｖａがアドレス電極Ａ１〜Ａｍに伝達される。
【００４３】
接地スイッチＡＬはアドレス電極Ａ１〜Ａｍと接地端との間に連結され，接地スイッチＡＬがアドレス駆動制御信号ＳＡにより導通されれば接地電圧がアドレス電極Ａ１〜Ａｍに伝達される。そして原則的に駆動スイッチＡＨと接地スイッチＡＬが同時に導通されないので，通常は転換スイッチとして用いることができる。
【００４４】
このように，アドレス電極Ａ１〜Ａｍに各々連結されたアドレス選択回路２２０１〜２２０ｍの両スイッチＡＨ，ＡＬがアドレス駆動制御信号ＳＡによって導通または遮断されてアドレス電極Ａ１〜Ａｍにアドレス電圧Ｖａまたは接地電圧が印加される。つまり，アドレス期間で駆動スイッチＡＨが導通されてアドレス電圧Ｖａが印加されたアドレス電極は選択され，接地スイッチＡＬが導通されて接地電圧が印加されたアドレス電極は選択されない。
【００４５】
図４は，本発明の一実施形態に係るアドレス駆動回路におけるアドレス選択回路の概略的な構成を示すブロック図である。なお，図４に図示するアドレス選択回路２２０（２２０１〜２２０ｍ）は，便宜上一つのアドレス選択回路２２０のみを示す。
【００４６】
図４に示すように，スイッチＡＨとスイッチＡＬの制御端にはディレイ回路（Ｄｅｌａｙ）４１０と，ディレイ回路（Ｄｅｌａｙ）４２０とが各々連結され，スイッチＡＬに連結されるディレイ回路４２０の前段にはインバータ４３０が連結される。また，インバータ４３０とディレイ回路４２０の接続点と信号Ｓａが入力する入力端の間にディレイ回路４４０が連結される。
【００４７】
このような回路で図２Ａに示すような波形を出力するためにはディレイ回路４１０，ディレイ回路４２０，ディレイ回路４３０の上昇ディレイタイムを下降ディレイタイムより長く設定する。
【００４８】
図５Ａは，上記図２Ａに示すような波形を出力する際の図４に示す場合の各ノード（Ｓａ，Ａ〜Ｄ）における出力波形を示した図面である。図５Ａに示すように，各々のディレイ回路の下降ディレイタイムに対する上昇ディレイタイムの比率を１：２に設定した。
【００４９】
図５Ａに示すように，信号Ｓａが入力すればディレイ回路４４０の出力端では上昇エッジが２ほど（図５Ａに示すＴＤＲ内の縦線で表した２メモリ分），下降エッジが１ほど（図５Ａに示すＴＤＦ内の縦線で表した１メモリ分）ディレイされた信号Ａが出力される。この信号Ａがディレイ回路４１０を通過すると，さらに信号Ａから上昇エッジが２ほど下降エッジが１ほどディレイされた信号Ｂに変換される。また，信号Ａはインバータ４３０を通過しながら反転され，ディレイ回路４２０を通過しながら反転された信号は，信号Ａと比べて下降エッジが１ほど（図５Ａに示すＴＤＲ内の縦線で表した１メモリ分）上昇エッジが２ほど（図５Ａに示すＴＤＦ内の縦線で表した２メモリ分）ディレイされた信号Ｃとなる。
【００５０】
しかし，図４に示すスイッチＡＨは信号Ｂがハイレベルである時に導通し，スイッチＡＬは信号Ｃがハイレベルである時に導通し，スイッチＡＨが導通する時にアドレス電極にはＶａ電圧が印加され，スイッチＡＬが導通する時に接地電圧が印加される。
【００５１】
したがって，スイッチＡＨは信号Ｓａが上昇エッジ（ハイレベル）になった時点から，４ほど（図５Ａに示すＴＤＲ内の縦線で表した４メモリ分）ディレイされた時点（図５Ａに示す信号Ｂが上昇エッジ（ハイレベル）になった時点）に導通し，スイッチＡＬは信号Ｓａの下降エッジ（ローレベル）になった時点から，３ほど（図５Ａに示すＴＤＦ内の縦線で表した３メモリ分）ディレイされた時点（図５Ａに示す信号Ｃが上昇エッジ（ハイレベル）になった時点）に導通し，アドレス電極には信号Ｄが入力される。つまり，全体的な上昇ディレイタイムＴＤＲが下降ディレイタイムＴＤＦより長くなる。
【００５２】
一方，図２Ｂに示すような波形を出力するためにはディレイ回路４１０，ディレイ回路４２０，ディレイ回路４３０の下降ディレイタイムを上昇ディレイタイムより長く設定する。
【００５３】
図５Ｂは，上記図２Ａに示すような波形を出力する際の図４に示す場合の各ノード（Ｓａ，Ａ〜Ｄ）における出力波形を示した説明図である。下降ディレイタイムＴＤＦに対する上昇ディレイタイムＴＤＲの比率を２：１に設定した。
【００５４】
図５Ｂに示したように，信号Ｓａが入力すればディレイ回路４４０の出力端では上昇エッジが１ほど（図５Ｂに示すＴＤＲ内の縦線で表した１メモリ分），下降エッジが２ほど（図５Ｂに示すＴＤＦ内の縦線で表した２メモリ分）ディレイした信号Ａが出力される。上記信号Ａがディレイ回路４１０を通過すると，さらに信号Ａから上昇エッジが１ほど（図５Ｂに示すＴＤＲ内の縦線で表した１メモリ分），下降エッジが２ほど（図５Ｂに示すＴＤＦ内の縦線で表した２メモリ分）ディレイした信号Ｂに変換される。また，信号Ａはインバータ４３０を通過しながら反転される。上記反転された信号はディレイ回路４２０を通過しながら，信号Ａと比べて下降エッジが２ほど上昇エッジが１ほどディレイされた信号Ｃとなる。
【００５５】
したがって，スイッチＡＨは信号Ｓａが上昇エッジになった時点から２ほどディレイされた時点で導通し，スイッチＡＬは信号Ｓａが下降エッジになった時点から３ほどディレイされた時点で導通し，アドレス電極には信号Ｄが入力する。
【００５６】
一方，本発明の一実施形態にかかる電力消費効果を以下に説明する。
【００５７】
図３に示したように互いに隣接したアドレス電極Ａ１とアドレス電極Ａ２間に形成されるキャパシタンスをＣ１，アドレス電極Ａ１及びアドレス電極Ａ２と他の電極（Ｘ電極及びＹ電極）間に形成されるキャパシタンスをＣ２（図３のＣｐに相当する）とする時，従来のように隣接したアドレス電極で電圧が反対方向に同時に変わる場合，電力損失は１／２＊Ｃ１＊（２Ｖａ２）＋２＊（１／２＊Ｃ２＊Ｖａ２）＝（２Ｃ１＋Ｃ２）＊Ｖａ２である。
【００５８】
しかし，本発明の一実施形態によればアドレス電極の電圧下降が起こった後にアドレス電極の電圧上昇が起こったり，アドレス電極の電圧上昇が起こった後にアドレス電極の電圧下降が起こったりするので，上記の場合，電力損失は２＊（１／２＊Ｃ１＊Ｖａ２）＋２（１／２＊Ｃ２＊Ｖａ２）＝（Ｃ１＋Ｃ２）＊Ｖａ２になる。したがって，隣接した二つのアドレス電極の電圧が同時に変わる場合に比べて電力損失が減少したことが分かる。
【００５９】
また一方で，本発明の一実施形態では各スイッチＡＨ，スイッチＡＬの制御端と信号Ｓａの入力端に各々３個のディレイ回路（４１０〜４４０）を追加したが，本発明の一実施形態の変形例として各スイッチＡＨ，スイッチＡＬの制御端には３個のディレイ回路（４１０〜４４０）を追加せずに，各ディレイ回路の機能を統合した一つのディレイ回路を信号Ｓａの入力端に連結することもできる。
【００６０】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例を想定し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例によるプラズマ表示装置の構成を示した図面である。
【図２Ａ】本発明の一実施形態に係るアドレス電極に印加される波形を概略的に示す説明図である。
【図２Ｂ】本発明の一実施形態に係るアドレス電極に印加される波形を概略的に示す説明図である。
【図３】本発明の一実施形態に係るアドレス駆動回路の概略的な構成を示すブロック図である。
【図４】本発明の一実施形態に係るアドレス駆動回路におけるアドレス選択回路の内部を概略的な構成を示すブロック図である。
【図５Ａ】図４で下降ディレイタイムに対する上昇ディレイタイムの比率を１：２に設定した場合の各ノードにおける出力波形図である。
【図５Ｂ】図４で下降ディレイタイムに対する上昇ディレイタイムの比率を２：１に設定した場合の各ノードにおける出力波形図である。
【符号の説明】
【００６２】
１００                  プラズマ表示パネル
２００                  アドレス駆動部
２２０１〜２２０ｍ        アドレス選択回路
３２０                  Ｙ電極駆動部
３４０                  Ｘ電極駆動部
４００                  制御部
４１０，４２０，４４０  ディレイ回路
４３０                  インバータ
Ａ１〜Ａｍ                アドレス電極
Ｙ１〜Ｙｎ                第１維持電極
Ｘ１〜Ｘｎ                第２維持電極
ＡＨ                      駆動スイッチ
ＡＬ                      接地スイッチ
Ｃｐ                      パネルキャパシタ
Ｓａ                      アドレス駆動制御信号
ＳＸ                      Ｘ電極駆動信号
ＳＹ                      Ｙ電極駆動信号
ＴＤＦ                    下降ディレイタイム
ＴＤＲ                    上昇ディレイタイム
Ｖａ                        電源
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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