(57)【要約】【課題】  複数のサンプリングパルスの位置及び幅を可変自在とする、サンプルホールドパルス信号生成回路の提供。【解決手段】  複数の出力端子ｏｕｔ１〜ｏｕｔｎから複数のＳ／Ｈパルス信号を出力するパルス信号生成回路であって、マーク又はスペース記録期間開始時点から第１の時間遅れた時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成回路１１Ａと、第１のエッジに第２の時間加算した時点、又は、マーク又はスペース記録期間終了時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成回路１１Ｂと、前記第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジを、前縁及び後縁とするパルス信号を生成する回路１１２と、を含む単位回路１５１１を複数の出力端子ｏｕｔ１〜ｏｕｔｎに対応して備え、複数のＳ／Ｈパルス信号を出力する。【選択図】            図２
2006190384.tif 000002
【特許請求の範囲】
【請求項１】
計時手段と、
前記計時手段による計時結果に基づき、第１の基準時点から、第１の時間経過した時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成手段と、
前記計時手段による計時結果に基づき、前記第１のエッジの時点に第２の時間を加算した時点、又は、前記第１の基準時点に後続する第２の基準時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成手段と、
前記第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジをそれぞれ前縁及び後縁とするパルス信号を生成するパルス生成手段と、
を含む単位回路を、パルス信号を出力する出力端子に対応して備えている、ことを特徴とするパルス信号生成回路。
【請求項２】
複数の前記出力端子を備え、前記単位回路を複数の前記出力端子に対応して複数備え、
複数の前記出力端子からそれぞれ出力される複数のパルス信号が、複数のサンプルホールド回路にサンプルホールドパルス信号として供給される、ことを特徴とする請求項１記載のパルス信号生成回路。
【請求項３】
請求項１記載のパルス信号生成回路を備え、前記パルス信号生成回路は、複数の前記出力端子を有し、前記単位回路を複数の前記出力端子に対応して複数備え、
前記パルス信号生成回路の複数の出力端子から出力されるパルス信号をサンプルホールドパルス信号としてそれぞれ入力する複数のサンプルホールド回路をさらに備えた情報記録／再生装置であって、
前記第１の基準時点と前記第２の基準時点を、選択制御信号に基づき、マーク記録期間開始時点とマーク記録期間終了時点とするか、あるいは、スペース記録期間開始時点とスペース記録期間終了時点とするか切替制御する手段を備えている、ことを特徴とする情報記録／再生装置。
【請求項４】
複数のサンプルホールドパルス信号に関して、
基準時点からのパルス開始位置を規定する情報と、
前記パルス開始位置からのパルス幅を規定する情報、又は、前記サンプルホールドパルス信号に後続する次の基準時点を基準として前記次の基準時点よりも前方に位置するパルス終了位置を規定する情報と、
を、前記複数のサンプルホールドパルス信号のそれぞれについて記憶する記憶部と、
前記記憶部に記憶された情報に基づき、複数のサンプルホールドパルス信号を生成し、生成した複数のサンプルホールドパルス信号を複数の出力端子から複数のサンプルホールド回路の入力端子にそれぞれ供給する回路と、
を備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項５】
前記複数のサンプルホールド回路の入力端子群の一端から他端までの複数のサンプルホールドパルス信号の配列の順序と、前記サンプルホールドパルス生成回路の出力端子群の一端から他端までの複数のサンプルホールドパルス信号の配列の順序とが実質的に同一とされる、ことを特徴とする請求項４記載のサンプルホールドパルス信号生成回路。
【請求項６】
複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路にそれぞれ供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間を加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
前記第１の時間情報と前記第２の時間情報とを加算する加算器と、
前記カウンタのカウント値と、前記第１の時間情報とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記加算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項７】
複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間とを加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
前記第１の期間の長さ情報と前記第２の時間情報を入力し、前記第１の期間の長さ情報から前記第２の時間情報を差し引く減算器と、
前記カウンタのカウント値と、前記第１の時間情報とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記減算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項８】
複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間を加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
前記第１の期間の長さ情報を入力し、前記第１の期間の長さ情報と前記第１の時間情報とを加算する第１の加算器と、
前記第１の加算器の出力と前記第２の時間情報とを加算する第２の加算器と、
前記カウンタのカウント値と、前記第１の加算器の出力とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記第２の加算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項９】
複数の出力端子を備え、前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給するサンプルホールドパルス生成回路であって、
第１の期間の開始時点からカウント動作し、前記第１の期間と第２の期間を加算した期間分カウントするとカウント値をクリアし次の第１の期間の開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
第１の期間の長さ情報を入力し、前記第１の期間の長さ情報と前記第１の時間情報とを加算する第１の加算器と、
前記第１の期間の長さ情報と前記第２の期間の長さ情報とを入力して加算する第２の加算器と、
前記第２の加算器の出力から前記第２の時間情報を減算する減算器と、
前記カウンタのカウント値と、前記第１の加算器の出力とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記減算器の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成することで、サンプルホールドパルス信号を生成出力するパルス生成回路と、
を有する単位回路を、前記複数の出力端子に対応して複数備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項１０】
前記第１の期間が、マーク記録期間であり、
前記第２の期間が、スペース記録期間である、ことを特徴とする請求項６乃至９のいずれか一に記載のサンプルホールドパルス信号生成回路。
【請求項１１】
マーク記録期間開始時点からカウント動作し、マーク記録期間にスペース記録期間を加算した期間分カウントするとカウント値をクリアして次のマーク記録期間開始時点からカウント動作するカウンタと、
第１の時間情報と第２の時間情報を記憶した記憶手段と、
入力されたマーク記録期間の長さ情報と前記第１の時間情報とを加算する第１の加算器と、
入力されたマーク・スペース切替信号に基づき、前記第１の時間情報又は前記第１の加算器の出力を選択する第１の選択回路と、
前記マーク記録期間の長さ情報とスペース記録期間の長さ情報とを加算する第２の加算器と、
前記マーク記録期間の長さ情報と、前記第２の加算器での加算結果とを入力し、入力された前記マーク・スペース切替信号に基づき、一方を出力する第２の選択回路と、
前記第１の選択回路の出力と、前記第２の時間情報とを加算する第３の加算器と、
前記第２の選択回路の出力から前記第２の時間情報を減算する減算器と、
前記第３の加算器の出力と前記減算器の出力とを入力し、入力されたサンプルホールドパルス幅固定可変切替信号に基づき、前記第３の加算器の出力と前記減算器の出力との一方を選択して出力する第３の選択回路と、
前記カウンタのカウント値と前記第１の選択回路の出力とが一致するか否か検出する第１の一致検出回路と、
前記カウンタのカウント値と、前記第３の選択回路の出力とが一致するか否か検出する第２の一致検出回路と、
前記第１の一致検出回路で一致が検出されたことに応答して、パルスの前縁を生成し、前記第２の一致検出回路で一致が検出されたことに応答して、前記パルスの後縁を生成し、出力端子から出力するパルス生成回路と、
を有する単位回路を少なくとも１つ備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項１２】
複数の出力端子を備え、前記単位回路を、前記複数の出力端子に対応して複数備え、
前記複数の出力端子から複数のサンプルホールドパルス信号を複数のサンプルホールド回路に供給し、
前記マーク記録期間の長さ情報とスペース記録期間の長さ情報とを加算する前記第２の加算器を、複数の前記単位回路に対して共通に１つ備えている、ことを特徴とする請求項１１記載のサンプルホールドパルス信号生成回路。
【請求項１３】
前記マーク・スペース切替信号及びサンプルホールドパルス幅固定可変切替信号は、前記単位回路ごとに、個別に供給される、ことを特徴とする請求項１２記載のサンプルホールドパルス信号生成回路。
【請求項１４】
光ディスクからの信号がマーク記録期間またはスペース記録期間に対応するものであるかを判別するためのマーク・スペース切替信号を入力し、前記マーク・スペース切替信号がマーク記録期間を示す場合、マーク記録期間内で可変自在にパルスの開始位置と幅が規定されるサンプルホールドパルス信号を生成し、前記マーク・スペース切替信号がスペース記録期間であることを示す場合、スペース記録期間内で可変自在にパルスの開始位置と幅が規定されるサンプルホールドパルス信号を生成する手段を備えている、ことを特徴とするサンプルホールドパルス信号生成回路。
【請求項１５】
前記サンプルホールドパルス信号の後縁を、マーク記録期間又はスペース記録期間の開始時点、あるいは、マーク記録期間又はスペース記録期間の終了時点から規定するかを切替制御する切替制御信号を入力し、
前記切替制御信号が、サンプルホールドパルス信号の後縁をマーク記録期間又はスペース記録期間の終了時点から規定することを指示している場合、サンプルホールドパルス信号の前縁を、マーク記録期間開始時点又はスペース記録期間開始時点から予め定められた第１の時間離間した位置とし、前記サンプルホールドパルス信号の後縁を、マーク記録期間終了時点又はスペース記録期間終了時点から予め定められた第２の時間だけ減じた位置とする手段を備えている、ことを特徴とする請求項１４記載のサンプルホールドパルス信号生成回路。
【請求項１６】
前記切替制御信号が、サンプルホールドパルス信号の後縁をマーク記録期間又はスペース記録期間の開始時点から規定することを指示している場合、サンプルホールドパルス信号の前縁を、マーク記録期間開始時点又はスペース記録期間開始時点から予め定められた第１の時間離間した位置とし、前記サンプルホールドパルス信号の後縁を、前記マーク記録期間開始時点又はスペース記録期間開始時点から、前記第１の時間に予め定められた第２の時間を加算した時間だけ離間した位置とする手段をさらに備えている、ことを特徴とする請求項１５記載のサンプルホールドパルス信号生成回路。
【請求項１７】
サンプルホールドパルス信号を生成する回路として、請求項２記載のパルス信号生成回路、又は、請求項４乃至１６のいずれか一に記載のサンプルホールドパルス信号生成回路を備え、
請求項２、４乃至１０、１２、１３のいずれか一に記載のサンプルホールド回路を備えている、ことを特徴とする情報記録／再生装置。
【請求項１８】
サンプルホールドパルス信号生成回路として、請求項２記載のパルス信号生成回路、又は、請求項４乃至１６のいずれか一に記載のサンプルホールドパルス信号生成回路を備えた第１の半導体集積回路装置と、
請求項２、４乃至１０、１２、１３のいずれか一に記載のサンプルホールド回路を備えた第２の半導体集積回路装置と、
前記第１の半導体集積回路装置のサンプルホールドパルス信号生成回路の出力端子と、前記第２の半導体集積回路装置のサンプルホールド回路の入力端子とを電気的に接続する配線と、
を含む基板を備えている、ことを特徴とする情報記録／再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールドパルス信号を生成する回路に関し、特に、光ディスク等の情報記録／再生装置に適用して好適とされるサンプルホールドパルス信号生成回路、及び該サンプルホールドパルス信号生成回路を備えた情報記録／再生装置に関する。
【背景技術】
【０００２】
よく知られているように、光ディスクでは、互いに反射率の異なるマーク領域とスペース領域のそれぞれの長さと、それらの組み合わせとによって情報が記録される。すなわち、光ディスクに情報を記録する際には、書き込みデータに対応してマーク領域及びスペース領域がそれぞれ形成されるように記録レーザビームのパワーが制御される。例えばＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ等の書き換え可能な光ディスク（相変化型の光ディスク）では、急熱・急冷により形成されるアモルファス（非晶質）状態によりマーク領域が形成され、徐熱・徐冷により形成される結晶状態によりスペース領域が形成され、マーク領域は、スペース領域よりも反射率が低くなる。データ再生時には、反射してくる光の量の多少によりデータが読み出される。マーク及びスペースの長さは、基準周期（１チャネルビット期間）をＴとして例えば３Ｔから１１Ｔ及び１４Ｔまで１０通りの離散値をとるように符号化される。一例としてＤＶＤ−ＲＡＭにおいては、ＥＳＭ（Eight-to-Sixteen Modulation）変調が行われ、３Ｔ〜１１Ｔ及び１４Ｔの各マークに対して半導体レーザの発光パルスをマルチパルス化して記録波形を生成している。その際、３Ｔマークは単一パルス（先頭パルス）によって記録され、４Ｔは２つのパルス（先頭パルスと終端パルス）、１４Ｔマークは１２個のマルチパルス（先頭パルスと１０個のパルスよりなるパルストレインと終端パルス）によって記録され、パルスの直後には、消去パワーに相当するバイアスパワーよりも低い値に設定された部分を有し、マルチパルスの先頭パルス、終端パルスの幅は１Ｔ程度とされる。
【０００３】
半導体レーザの発光パワーは、ドライバから供給される駆動電流により制御され、光源では駆動電流の一部が熱に変化するため、駆動電流が一定であっても発光パワーが変動する。そこで、記録時に、発光パワーをモニタし、その変動を制御するAPC（Automatic Power Control）が行われる。具体的には、記録用のレーザビームの光ディスクからの反射光（戻り光）を監視して、反射光のレベルに応じて、発光パワーを制御する。
【０００４】
記録時の光ビームのパワーを正確に制御するための構成として、例えば特許文献１（特開平１１−２５０４５９号公報）には、図７に示すような光ディスク装置が開示されている。図７を参照すると、色素型の光ディスク２０１は、スピンドルモータ２０２によって回転駆動され、光ピックアップ２０３は、光ディスク２０１の半径方向に駆動制御され、半導体レーザから出力される記録用の光ビームは、光ディスク２０１の記録面に照射され、光ディスク２０１から反射された反射光は、光ピックアップ２０３で受光され、反射信号Ｓ２として光ピックアップ２０３から出力される。なお、色素型の光ディスク２０１においても、マーク領域は半導体レーザの発光パワーを大として形成され、スペース領域は、発光パワーを再生時と同程度に小として形成され、マーク領域の反射率をスペース領域よりも低くしている。反射信号Ｓ２はＨＦアンプ２０４で増幅されたのち、サンプルホールド回路２０５に供給され、サンプルホールド回路２０５は、サンプリングパルス発生回路２０６から出力されるサンプリングパルスに応じて反射信号Ｓ２’をサンプルホールドする。サンプルホールドされた値Ｓ４は、ウインドウコンパレータよりなる比較回路２０７に、その一方の入力として与えられ、他方の入力には、サンプルホールド値Ｓ４を平均化するローパスフィルタ（ＬＰＦ）２０８の出力Ｓ５が基準レベルとして与えられ、比較回路２０７の出力は、ゲイン調整回路２０９を経て、レーザパワー低下防止用のリミッタ２１０を介して自動レーザパワー制御（ＡＬＰＣ）回路２１１に供給される。ＡＬＰＣ回路２１１は、比較回路２０７の出力に基づいて、記録手段２１２から出力される記録信号Ｓ１を記録するためのレーザパワーをコントロールする。そして、光ディスク２０１の種類に応じてサンプリングパルスＳ３の発生タイミング（位置）やパルス幅が最適値に設定され、ディスクＩＤ識別手段２１３は、光ディスク２０１の記録速度倍率や材質等の種類をディスクＩＤから識別し、この識別結果に基づいてサンプリングパルス幅情報ＲＯＭ２１４及びサンプリングパルス位置情報ＲＯＭ２１５からサンプリングパルスＳ３の発生位置及び幅に関する情報を読み出して、サンプリングパルス発生回路２０６に与える。ＲＯＭ２１４、２１５には、各光ディスク種別毎の最適パルス位置及び幅がテーブルとして記憶されている。これにより、サンプリングパルス発生回路２０６は、光ディスク２０１の種類に適したサンプリングパルスＳ３を発生させることができる。なお、ディスクＩＤ識別手段２１３は光ディスク２０１がＣＤ−Ｒの場合、差動アンプ２０７ａの出力を、ＣＤ−ＲＷの場合、差動アンプ２０７ｂの出力を、それぞれスイッチ２０７ｃで選択する。
【０００５】
近時、光ディスクに記録される記録密度が大幅に高くなってきている（非特許文献１参照）。そして、例えば相変化型光ディスク装置等においては、転送レートの高速化に伴い、マルチパルスの先頭パルス、終端パルスのパルス幅は短くなり（転送レート１００ＭＨｚの場合で、先頭パルス、終端パルスのパルス幅は１０ｎｓ程度）、サンプルホールド回路で記録時の発光値を正確にサンプリングして記録パワーを制御することは難しくなる。
【０００６】
高転送レートにおいても半導体レーザのパワーを正確に制御することのできる相変化型光ディスク記録装置として、例えば特許文献２（特開平１１−２１３４２９号公報）には、パワー制御モードとなると、マルチパルスよりもパルス幅の大きな出力制御パルス（NRZIパルス）を生成し、出力制御パルスにより、半導体レーザに照射パルスを出射させ、サンプルホールド回路は、生成されたパルス幅の大きな出力制御パルス（NRZIパルス）に基づき、半導体レーザの出射光のレーザパワー（ピークパワー）をサンプルホールドし、サンプルホールドされたレーザパワーが所定値となるように制御することで、マルチパルスのパルス幅が例えば１０ｎｓ以下になってもレーザビームのパワーを制御することができるようにした構成が開示されている。
【０００７】
前述したように、光ディスク（媒体）の種類、回転数、製造メーカ毎の製造方法などに応じて、サンプリングパルスを生成する必要がある。前記したように特許文献１では、サンプリングパルスの位置と幅をＲＯＭに格納して対応している。
【０００８】
光ディスクの駆動装置において、複数のサンプルホールド回路を備え、それぞれに入力されるアナログ信号をサンプリングし該サンプリングされた信号に対して信号処理を施すアナログ信号処理ＬＳＩと、アナログ信号処理ＬＳＩの複数のサンプルホールド回路に対してサンプリングパルスを供給するサンプリングパルス生成回路を備えたサンプリングＬＳＩ（デジタルＬＳＩ）とを、基板上に備える構成とした場合、アナログ信号処理ＬＳＩに供給すべき複数のサンプリングパルスの位置及びパルス幅等に関して、それぞれ、異なる値に設定することが必要とされる等、製品等に応じて、各種要求に対応することが必要とされる。
【０００９】
図８は、光ディスクの駆動装置におけるサンプリングパルス生成回路の典型的な構成の一例を示す図である。図８を参照すると、サンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４を生成するサンプルホールドパルス生成回路（「Ｓ／Ｈパルス生成回路」ともいう）５５を備えたサンプリングＬＳＩ１’と、サンプリングＬＳＩ１’から出力されたサンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４をそれぞれ入力する複数のサンプルホールド回路（不図示）を備えた信号処理ＬＳＩ５とが、光ディスクの駆動装置の不図示の印刷配線基板に実装されている。サンプリングＬＳＩ１’のＳ／Ｈパルス生成回路５５は、生成したサンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４を出力端子（出力ピン）５１’〜５４’からそれぞれ出力する。信号処理ＬＳＩ５には、サンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４を入力する入力端子（入力ピン）５１〜５４が設けられており、不図示のサンプルホールド回路は、入力端子５１〜５４よりそれぞれ入力されたサンプルホールドパルスＳ／Ｈ１〜Ｓ／Ｈ４によってオン・オフ制御されるスイッチにより、光ディスク（図７の２０１）からの戻り光を電気信号に変換した信号（図７の反射信号Ｓ２）をサンプルし、サンプルした値をホールドする。
【００１０】
なお、サンプルホールド回路は、例えば図１０（Ａ）に示すように、入力端子ＩＮに一端が接続され、サンプルホールドパルスＳ／Ｈによってオン・オフされるスイッチＳＷと、スイッチＳＷの他端とグランド間に接続された容量Ｃと、容量Ｃの端子電圧を非反転入力端子（＋）に入力し、反転入力端子（−）に出力端子ＯＵＴが帰還入力されたボルテージフォロワ構成のＯＰアンプ（演算増幅器）から構成される。図１０（Ｂ）に示すように、サンプルホールドパルスＳ／ＨがＨＩＧＨレベルのときスイッチＳＷはオンし入力信号電圧が容量Ｃにサンプルされ、サンプルホールドパルスがＬＯＷレベルのときホールド状態とされ（０次ホールド）、出力端子ＯＵＴより、容量Ｃの端子電圧が出力される。
【００１１】
ところで、図８に示した構成例の場合、サンプリングＬＳＩ１’の出力端子（出力ピン）５１’〜５４’は、サンプリングＬＳＩ１’の一辺（信号処理ＬＳＩ５に対向する辺）において５１’〜５４’の順に配設されているが、出力端子５１’〜５４’に対応する信号処理ＬＳＩ５の入力端子（入力ピン）５１〜５４は、この順に配設されていない。すなわち、サンプリングＬＳＩ１’の一辺に対向する一辺に、２本の入力端子５３、５２が配設され、一辺に直交し相対する２辺にそれぞれ入力端子５１、５４が配設されており、出力端子５１’と入力端子５１は配線ｌ５１にて接続され、出力端子５２’と入力端子５２は配線ｌ５２にて接続され、出力端子５３’と入力端子５３は配線ｌ５３にて接続され、出力端子５４’と入力端子５４は配線ｌ５４にて接続されている。
【００１２】
配線ｌ５１は、サンプリングＬＳＩ１’の一辺の端子列の上端側に位置する端子５１’から信号処理ＬＳＩ５の下辺の入力端子５１にまで引き回されており、配線ｌ５４は、サンプリングＬＳＩ１’の一辺の端子列の下端側に位置する端子５４’から信号処理ＬＳＩ５の上辺の入力端子５４にまで引き回されており、それぞれの配線長が長くなる。
【００１３】
そして、配線ｌ５１は、配線ｌ５４、ｌ５３、ｌ５２と交差しており、配線ｌ５２は、配線ｌ５ｌのほか、配線ｌ５４、ｌ５３と交差する。また、配線ｌ５３は、配線ｌ５ｌ、ｌ５２のほか、配線ｌ５４と交差する。したがって、配線ｌ５４は、３本の配線ｌ５ｌ、ｌ５２、ｌ５３の全てと交差している。
【００１４】
図８に模式的に示す例では、入力端子５１〜５４は、出力端子５１’〜５４’に対応した順に配置されていないため、交差なく順番に配置することはできない（交差なく配線しようとする場合、迂回配線等が必要となる）。また、配線ｌ５１〜ｌ５４は、いずれも配線長が長くなる。このように、出力端子と対応する入力端子間の配線長が長くなり、配線が相互に交差するという場合、配線容量に起因する配線遅延や、波形なまりを生じるだけでなく、配線間容量に起因するクロストークノイズ等が発生し、誤動作する場合がある。
【００１５】
【特許文献１】特開平１１−２５０４５９号公報（第１図）
【特許文献２】特開平１１−２１３４２９号公報（第４図〜第６図）
【非特許文献１】日経BP  「解体新書・次世代光ディスク」、第１９頁、２００３年
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記したように、図８に示した構成においては、Ｓ／Ｈパルス生成回路の出力端子と対応する信号処理ＬＳＩのサンプルホールド回路の入力端子間の配線が長くなり、配線同士が交差する場合、配線容量に起因する配線遅延や波形なまりを生じる。このため、サンプルホールド回路において信号のサンプリング位置に誤差を生じ、特性が劣化する。さらに、配線間容量に起因するクロストークが発生し、誤動作するという問題がある。
【００１７】
図９は、従来のＳ／Ｈパルス生成回路の動作を説明するためのタイミング図である。従来のＳ／Ｈパルス生成回路においては、サンプルホールドパルス（「Ｓ／Ｈパルス」ともいう）のタイミング波形として、例えば図９（Ａ）に示すように、記録データに関するマーク記録期間の開始時点及び終了時点を基準として、Ｓ／Ｈパルスのパルス位置と幅が規定されている。例えば、Ｓ／Ｈパルス１のパルス位置及び幅は、マーク記録期間の開始時点からｔ１、Δｔ１とされ、Ｓ／Ｈパルス２のパルス位置及び幅は、スペース記録期間の開始時点からｔ２、Δｔ２とされている。
【００１８】
このように、Ｓ／Ｈパルス１、２の位置が，マークまたはスペースの開始時点を基準として固定されていると、例えば図９（Ｂ）に示すように、マーク記録期間の長さまたはマーク記録期間の長さが、例えば８Ｔ〜１１Ｔのように長くなった場合、Ｓ／Ｈパルス１、２の位置は、マーク長またはスペース長に対して、常に、前方に配置されてしまうことになる。このままでは、マーク長、スペース長の終端側の戻り光等をサンプリングすることはできない。
【００１９】
したがって、本発明の主たる目的は、複数のサンプリングパルスの位置及び幅を可変自在とするサンプルホールドパルス信号生成回路及び該回路を備えた情報記録／再生装置を提供することにある。
【００２０】
本発明の他の目的は、マーク及びスペース領域にわたって任意の時点で、サンプリングパルスを生成可能とするサンプルホールドパルス信号生成回路及び該回路を備えた情報記録／再生装置を提供することにある。
【００２１】
本発明のさらに他の目的は、複数のサンプルホールド回路を含むＬＳＩと間の配線の最適化を可能とするサンプルホールドパルス信号生成回路及び該回路を備えた情報記録／再生装置を提供することにある。
【課題を解決するための手段】
【００２２】
本願で開示される発明は、前記目的を達成するため、概略以下のように構成される。
【００２３】
本発明の１つのアスペクトに係る回路は、複数の出力端子から複数のパルス信号を出力するパルス信号生成回路であって、計時手段と、第１の基準時点から、前記計時手段による計時結果に基づき、第１の時間経過した時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成回路と、前記計時手段による計時結果に基づき、前記第１のエッジの時点に第２の時間を加算した時点、又は、前記第１の基準時点に後続する第２の基準時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成回路と、前記第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジをそれぞれ前縁及び後縁とするパルス信号を生成する回路と、を含む単位回路を、前記複数の出力端子の各々に対応して備えている。
【００２４】
本発明において、前記複数の出力端子から出力される複数のパルス信号が、複数のサンプルホールド回路にサンプルホールドパルスとして供給される。
【００２５】
本発明に係る装置は、前記パルス信号生成回路と、前記パルス信号生成回路からの複数のパルス信号をサンプルホールドパルスとしてそれぞれ入力する複数のサンプルホールド回路を備えた情報記録／再生装置であって、前記第１、第２の基準時点として、マーク記録期間開始時点とマーク記録期間終了時点、及びスペース記録期間開始時点とスペース記録期間終了時点のいずれか一方を選択制御信号に基づき選択する手段を備えている。
【発明の効果】
【００２６】
本発明によれば、サンプルホールドパルス発生回路は、複数の出力端子からパルス開始位置と幅が、可変自在とされる複数のサンプルホールドパルスを生成する構成とされており、サンプルホールドパルス発生回路の複数の出力端子と複数のサンプルホールド回路の入力端子とを最適に配線することを可能としている。本発明によれば、サンプルホールドパルス発生回路の複数の出力端子と複数のサンプルホールド回路の入力端子の配線長の短縮により、配線容量が縮減されるため、Ｓ／Ｈパルスの高速転送を実現可能としており、このため高速転送レートの情報記録／再生装置への対応を容易化している。さらに、本発明によれば、交差配線等を不要とすることで、クロストークノイズ等による誤動作を防止することが出来る。
【００２７】
また、本発明によれば、マーク長またはスペース長が長くなった場合にも、マークまたはスペースの特定箇所に偏ることなく、任意の位置に、Ｓ／Ｈパルスを配置することが出来る。
【発明を実施するための最良の形態】
【００２８】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照してこれを説明する。図１は、本発明の一実施の形態の構成を示す図であり、図８に示した構成に対応している。図１を参照すると、サンプルホールドパルス生成回路（「Ｓ／Ｈパルス生成回路」ともいう）１５を備えたサンプリングＬＳＩ１と、サンプリングＬＳＩ１の出力端子ｏｕｔ１〜ｏｕｔ４から出力されるサンプルホールドパルス（「Ｓ／Ｈパルス」ともいう）Ｓ／Ｈ１〜Ｓ／Ｈ４を入力端子５１〜５４から入力し、入力されたＳ／ＨパルスＳ／Ｈ１〜Ｓ／Ｈ４を用いて、光ディスク装置の光ピックアップからの戻り光データなどをサンプルホールドするサンプルホールド回路を備えた信号処理ＬＳＩ５とを含む。サンプルホールド回路は、図１０（Ａ）に示した構成等が用いられ、Ｓ／Ｈパルスによってサンプルホールド回路のスイッチがオン・オフ制御され、サンプル及びホールド動作を行う。なお、図１には、単に説明のため、サンプリングＬＳＩ１、信号処理ＬＳＩ５は、それぞれ、４本の出力端子と入力端子を有する構成が示されているが、本発明はかかる構成に限定されるものでないことは勿論である。また、特に制限されないが、本実施の形態では、デジタル信号処理装置を構成するサンプリングＬＳＩ１と、アナログ信号処理装置を構成する信号処理ＬＳＩ５は、光ディスク装置の駆動装置を構成する印刷配線基板上に配設されている。
【００２９】
サンプリングＬＳＩ１のサンプルホールドパルス生成回路１５は、複数の出力端子ｏｕｔ１〜ｏｕｔ４から、パルスの開始位置と幅が可変とされるＳ／ＨパルスＳ／Ｈ１〜Ｓ／Ｈ４をそれぞれ出力する。
【００３０】
複数の入力端子５１〜５４においてそれぞれ要求されるＳ／Ｈパルス信号の要求特性（例えばタイミング特性）を満たすように、出力端子ｏｕｔ１〜ｏｕｔ４からそれぞれ出力されるＳ／Ｈパルス信号のパルス開始位置とパルス幅（または終了位置）を、出力端子毎に、個別に可変制御することにより、例えば、入力端子５１〜５４と、対応する出力端子ｏｕｔ１〜ｏｕｔ４とをそれぞれ接続する配線Ｌ１〜Ｌ４に関して、いずれの配線も、最短の長さで配線することができる（迂回配線や交差を不要としている）。図１に示すように、配線Ｌ１〜Ｌ４は、相互に交差することはなく、このため、配線間の配線容量によるクロストークが生じることもない。
【００３１】
なお、信号処理ＬＳＩ５は、サンプリングＬＳＩ１が実装される基板面(表面)に対して反対側の面に実装される場合、端子の並び方は、基板表面に実装された場合と逆順となるが、本実施の形態においては、この場合にも、出力端子ｏｕｔ１〜ｏｕｔ４と、入力端子５１〜５４の並び順は同一であるため、出力端子ｏｕｔ１〜ｏｕｔ４と入力端子５１〜５４は、基板のスルーホール（不図示）を介して接続され、配線Ｌ１〜Ｌ４（基板スルーホールを介する配線）を最小配線長で配線することが出来る。この場合も、配線Ｌ１〜Ｌ４は、相互に交差することがないので、配線間の配線容量によるクロストークを防止することが出来る。
【００３２】
本発明の実施の形態において、サンプルホールドパルス生成回路１５は、好ましくは、計時手段（図２の２）を備え、マーク又はスペース記録期間開始時点から第１の時間が経過した時点にて、第１のエッジを有する第１の信号を生成する第１のエッジ生成回路（図２の１１Ａ）と、第１のエッジに第２の時間加算した時点、又は、マーク又はスペース記録期間終了時点から第２の時間減算した時点にて、第２のエッジを有する第２の信号を生成する第２のエッジ生成回路（図２の１１Ｂ）と、第１及び第２の信号を入力し前記第１のエッジ及び第２のエッジを、前縁及び後縁とするパルス信号を生成する回路（１１２）と、を含む単位回路（図２の１５１１）を、複数の出力端子ｏｕｔ１〜ｏｕｔ４に対応して備え、複数の出力端子ｏｕｔ１〜ｏｕｔ４から複数のＳ／Ｈパルス信号を出力する。
【実施例】
【００３３】
以下では、本発明の一実施例として、図１のサンプルホールドパルス生成回路１５の構成を説明する。図２は、本発明の一実施例をなすサンプルホールドパルス生成回路の構成例を示す図であり、出力端子数をｎ個（ただし、ｎは２以上の所定の整数）としている。
【００３４】
図２を参照すると、サンプルホールドパルス生成回路１５は、ｎ個の単位サンプルホールドパルス生成回路１５１１〜１１５ｎと、カウンタ２と、を有する。カウンタ２は、基準周期Ｔのクロック信号に基づき、マーク長＋スペース長分、カウント動作してオートクリアして次のマーク記録期間開始時点からカウントアップ動作する。例えばマーク長が６Ｔ（ただし、Ｔは１チャネルビット期間）、スペース長が５Ｔの場合、１１Ｔ分カウントし、次のマーク記録期間開始時点からカウントアップ動作する。
【００３５】
単位サンプルホールドパルス生成回路１５１１〜１５１ｎの各々は、立ち上がりエッジ生成回路１１Ａ〜１ｎＡと、立ち下がりエッジ生成回路１１Ｂ〜１ｎＢと、Ｄ型フリップフロップ回路１１２と、を備えている。立ち上がりエッジ生成回路１１Ａ〜１ｎＡは、互いに同一構成とされており、図２では、立ち上がりエッジ生成回路１１Ａ、１２Ａの構成が示されている。ただし、入力されるマーク・スペース切替え信号等は個別に入力される。
【００３６】
立ち上がりエッジ生成回路１１Ａは、立ち上がりエッジの位置情報（周期Ｔを単位とする）を格納した立ち上がりエッジレジスタ１０１１と、立ち上がりエッジレジスタ１０１１に格納された立ち上がりエッジの位置情報と、マークデータＳｍａｒｋ（マーク記録期間の長さを示すデータであり、周期Ｔを単位とする）とを入力して加算し加算結果を出力する加算器１０２と、マーク・スペース切り替え信号Ｓ１１を選択制御信号として入力し、立ち上がりエッジレジスタ１０１１からの立ち上がりエッジの位置情報と加算器１０２の加算結果のいずれか一方を選択して出力するセレクタ１０３と、セレクタ１０３の出力とカウンタ２からのカウント値Ｃとを入力し両者が一致したとき活性状態（例えばＨＩＧＨレベル）の出力信号を出力する一致検出回路１１０とを備えている。なお、模式的に排他的否定論理和（EXCLUSIVE NOR）回路として図示される一致検出回路１１０は、カウンタ２のカウント出力（ｍビット；ただし、ｍは２以上の整数）と、セレクタ１０３の出力（ｍビット）とが互いに一致したとき、活性状態（ＨＩＧＨレベル）の出力信号を出力する回路であり、カウンタ２の出力（ｍビット）のうちの１ビットと、セレクタ１０３の出力（ｍビット）の対応する１ビットを入力する２入力排他的否定論理和（EXCLUSIVE NOR）回路をｍ個備え、ｍ個の２入力排他的否定論理和回路の出力を受け、ｍ個の出力が全てＨＩＧＨレベルのときＨＩＧＨレベルを出力するｍ入力ＡＮＤ回路より構成される。
【００３７】
立ち上がりエッジ生成回路１２Ａ〜１ｎＡは、それぞれに入力されるマーク・スペース切り替え信号が、立ち上がりエッジ生成回路１１Ａに入力されるマーク・スペース切り替え信号Ｓ１１と相違しているだけであり、それぞれの構成は、立ち上がりエッジ生成回路１１Ａと同一である。すなわち、立ち上がりエッジ生成回路１２Ａ〜１ｎＡは、各々のセレクタ１０３が、マーク・スペース切り替え信号Ｓ１２〜Ｓ１ｎを選択制御信号としてそれぞれ入力し、立ち上がりエッジレジスタ１０１２〜１０１ｎからの立ち上がりエッジ情報と加算器１０２の加算結果のいずれか一方を選択して出力する点が立ち上がりエッジ生成回路１１Ａと相違している。
【００３８】
立ち下がりエッジ生成回路１１Ｂは、立ち下がりエッジの位置情報（基準周期Ｔを単位とする）を格納した立ち下がりエッジレジスタ１０６１と、立ち下がりエッジレジスタ１０６１に格納された立ち下がりエッジの位置情報と、セレクタ１０３の出力とを入力して加算し加算結果を出力する加算器１０７と、マークデータＳｍａｒｋとスペースデータＳｓｐ（スペース記録期間の長さを示すデータであり、基準周期Ｔを単位とする）とを加算する加算器１０４と、マーク・スペース切り替え信号Ｓ１１により、マークデータＳｍａｒｋと、加算器１０４の加算結果とのいずれか一方を選択して出力するセレクタ１０５と、セレクタ１０５の出力から立ち下がりエッジの位置情報を減算する減算器１０８と、Ｓ／Ｈパルス幅固定・可変切り替え信号Ｓ３１により、加算器１０７の加算結果と減算器１０８の減算結果とのいずれか一方を選択して出力するセレクタ１０９と、セレクタ１０９の出力とカウンタ２からのカウント値Ｃとを入力し、両者が一致したときに、活性状態（ＨＩＧＨレベル）の出力信号を出力する一致検出回路１１１とを備えている。なお、模式的に排他的否定論理和（EXCLUSIVE NOR）回路として図示される一致検出回路１１１は、カウンタ２のカウント出力（ｍビット；ただし、ｍは２以上の整数）と、セレクタ１０９の出力（ｍビット）とが互いに一致したとき、活性状態（ＨＩＧＨレベル）の出力信号を出力する回路であり、カウンタ２の出力（ｍビット）のうちの１ビットと、セレクタ１０９の出力（ｍビット）の対応する１ビットを入力する２入力排他的否定論理和（EXCLUSIVE NOR）回路をｍ個備え、ｍ個の２入力排他的否定論理和回路の出力を受け、ｍ個の出力が全てＨＩＧＨレベルのときＨＩＧＨレベルを出力するｍ入力ＡＮＤ回路より構成される。
【００３９】
立ち下がりエッジ生成回路１２Ｂ〜１ｎＢの回路構成は、立ち下がりエッジ生成回路１１Ｂと基本的に同一であるが、立ち下がりエッジ生成回路１２Ｂ〜１ｎＢを構成する各セレクタ１０５には、立ち下がりエッジ生成回路１１Ｂの加算器１０４の出力（マークデータＳｍａｒｋ＋スペースデータＳｓｐ）が供給されるため、立ち下がりエッジ生成回路１２Ｂ〜１ｎＢにおいて加算器１０４は省かれている。
【００４０】
単位サンプルホールドパルス生成回路１５１１〜１５１ｎのそれぞれのフリップフロップ１１２において、データ入力端子ＤはＨＩＧＨレベル（電源電位；論理”１”）に固定されており、クロック入力端子ＣＫには、立ち上がりエッジ生成回路１１Ａ〜１ｎＡの一致検出回路１１０の出力が入力され、リセット端子Ｒには、立ち下がりエッジ生成回路１１Ｂ〜１ｎＢの一致検出回路１１１の出力信号が入力されるエッジトリガー型のレジスタよりなる。フリップフロップ１１２は、立ち上がりエッジ生成回路１１Ａの一致検出回路１１０の出力信号の立ち上がりエッジに応答して、データ入力端子Ｄに与えられた信号（ＨＩＧＨレベル）をサンプルして出力端子Ｑから出力し、立ち下がりエッジ生成回路１１Ｂの一致検出回路１１１の出力信号の立ち上がりエッジに応答してリセットされ、出力端子ＱをＬＯＷレベルとする。すなわち、立ち上がりエッジ生成回路１１Ａ〜１ｎＡの出力信号の立ち上がりエッジに応答してセットされ、立ち下がりエッジ生成回路１１Ｂ〜１ｎＢからの出力信号の立ち上がりエッジに応答してリセットされるフリップフロップとして機能する。なお、フリップフロップ１１２は、Ｄ型フリップフロップに限定されるものでなく、任意のＳＲフリップフロップ等で構成してもよいことは勿論である。また、図２に示したフリップフロップ１１２による構成は、一致検出回路１１０による一致検出時、フリップフロップ１１２のデータ出力端子Ｑから出力されるＳ／ＨパルスをＨＩＧＨレベルとし、一致検出回路１１１による一致検出時、フリップフロップ１１２のデータ出力端子Ｑから出力されるＳ／ＨパルスをＬＯＷレベルとする構成とされているが、Ｓ／ＨパルスがＬＯＷアクティブの場合、フリップフロップ１１２の出力Ｑの反転信号（フリップフロップ１１２の図示されないＱＢ端子）がＳ／Ｈパルスとして用いられる。
【００４１】
次に、図２に示した単位サンプルホールドパルス生成回路の動作について、図３と図４のブロック図、並びに図５のタイミング図を参照して説明する。ｎ個の単位サンプルホールドパルス生成回路１５１１〜１５１ｎの動作はそれぞれ同様であるため、以下では、単位サンプルホールドパルス生成回路１５１ｍ（ただし、ｍは１〜ｎの整数）の動作について説明する。
【００４２】
図３（Ａ）は、単位サンプルホールドパルス生成回路１５１ｍにおいて、入力されるマーク・スペース切り替え信号Ｓ１ｍにより、立ち上がりエッジ生成回路１ｍＡのセレクタ１０３が、立ち上がりエッジレジスタ１０１ｍに設定された設定値を選択し、立ち下がりエッジ生成回路１ｍＢのセレクタ１０９が、Ｓ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、加算器１０７の出力信号を選択した場合の回路構成を、ブロック図として示したものである。
【００４３】
カウンタ２のカウント値Ｃと、立ち上がりエッジレジスタ１０１ｍの出力を入力とする一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍから出力するＳ／ＨパルスＡをＬＯＷレベルからＨＩＧＨレベルとする。
【００４４】
カウンタ２のカウント値Ｃと、加算器１０７（立ち上がりエッジレジスタ１０１ｍの出力と立ち下がりエッジレジスタ１０６ｍの出力を加算した値を出力）を入力とする一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、Ｓ／ＨパルスＡをＬＯＷレベルとする。
【００４５】
したがって、単位サンプルホールドパルス生成回路１５１ｍの動作は、図５のＳ／ＨパルスＡに示したように、マーク記録期間開始時点ｔａから、立ち上がりエッジレジスタ１０１ｍに記憶された値（図５では、カウント値換算で３）だけ経過した時点にて、Ｓ／ＨパルスＡがＬＯＷレベルからＨＩＧＨレベルに立ち上がり、該立ち上がり時点から、立ち下がりエッジレジスタ１０６ｍに記憶された設定値（パルス幅に対応）だけ経過した時点（カウント値換算で１）で、Ｓ／ＨパルスＡがＨＩＧＨレベルからＬＯＷレベルに立ち下がる。このように、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（位置情報）にしたがって、Ｓ／ＨパルスＡの立ち上がりエッジのタイミングが設定され、立ち下がりエッジレジスタ１０６ｍに記憶された設定値にしたがって、Ｓ／ＨパルスＡのパルス幅が設定される。立ち上がりエッジレジスタ１０１ｍと立ち下がりエッジレジスタ１０６ｍに記憶された設定値を可変に制御することにより、サンプリングＬＳＩ１および信号処理ＬＳＩ５が動作中においても、マーク内の任意のタイミングで、所望のパルス幅を有するＳ／ＨパルスＡを生成することが出来る。
【００４６】
図３（Ｂ）は、図２の単位サンプルホールドパルス生成回路１５１ｍ（ただし、ｍは１〜ｎの整数）において、入力されるマーク・スペース切り替え信号Ｓ１ｍにより、立ち上がりエッジ生成回路１ｍＡのセレクタ１０３が、立ち上がりエッジレジスタ１０１ｍに設定された設定値を選択し、立ち下がりエッジ生成回路１ｍＢのセレクタ１０５がマークデータ（カウント値換算で６）を選択し、セレクタ１０９がＳ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、減算器１０８の出力信号を選択した場合の構成をブロック図として示したものである。
【００４７】
カウンタ２のカウント値Ｃと、立ち上がりエッジレジスタ１０１ｍの出力を入力する一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍから出力するＳ／ＨパルスＢをＬＯＷレベルからＨＩＧＨレベルとする。
【００４８】
カウンタ２のカウント値Ｃと、減算器１０８（マークデータ（例えば６）から立ち下がりエッジレジスタ１０６ｍの出力（例えば２）を減算した値を出力）を入力する一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、Ｓ／ＨパルスＢをＬＯＷレベルとする。すなわち、単位サンプルホールドパルス生成回路１５１ｍの動作は、図５にＳ／ＨパルスＢとして示したように、マーク記録期間開始時点ｔａから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（図５では、カウント値換算で３）だけ経過した時点で、Ｓ／ＨパルスＢが立ち上がり、マーク記録期間終了時点ｔｂ（図５では、カウント値換算で６）から、立ち下がりエッジレジスタ１０６ｍに記憶された設定値（図５では、カウント値換算で２）を減算した位置（図５のカウント値４の終了時点）において、Ｓ／ＨパルスＢが立ち下がる。
【００４９】
また、図４（Ａ）は、単位サンプルホールドパルス生成回路１５１ｍにおいて、マーク・スペース切り替え信号Ｓ１ｍにより、立ち上がりエッジ生成回路１ｍＡのセレクタ１０３が加算器１０２の出力信号（マークデータ＋立ち上がりエッジの位置）を選択し、立ち下がりエッジ生成回路１ｍＢのセレクタ１０９が、Ｓ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、加算器１０７の出力信号を選択した場合の構成を、ブロック図として示したものである。
【００５０】
カウンタ２のカウント値Ｃと、加算器１０２の出力（マークデータ＋立ち上がりエッジの位置）を入力とする一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍのＳ／ＨパルスＣをＬＯＷレベルからＨＩＧＨレベルとする。
【００５１】
カウンタ２のカウント値Ｃと、加算器１０７（加算器１０２の出力と立ち下がりエッジレジスタ１０６ｍの出力を加算した値を出力）を入力する一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、出力端子ｏｕｔｍのＳ／ＨパルスＣをＬＯＷレベルとする。すなわち、単位サンプルホールドパルス生成回路１５１ｍの動作は、図５にＳ／ＨパルスＣとして示したように、マーク記録期間終了時点（スペース記録期間開始時点）ｔｂから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（図５では、カウント値換算で２）だけ経過した時点（図５のカウント値８）で、Ｓ／ＨパルスＣが立ち上がり、立ち下がりエッジレジスタ１０６ｍに記憶された設定値（図５では、カウント値換算で１）だけ経過した時刻（図５では、カウント値９と１０の境界）でＳ／ＨパルスＣが立ち下がるように動作する。
【００５２】
このように、スペース記録期間開始時点（マーク記録期間終了時点）ｔｂから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値分、Ｓ／ＨパルスＣの立ち上がりエッジのタイミングを設定し、立ち下がりエッジレジスタ１０６ｍに記憶された設定値にしたがってＳ／ＨパルスＣのパルス幅を設定している。立ち上がりエッジレジスタ１０１ｍと立ち下がりエッジレジスタ１０６ｍに記憶された設定値を可変制御することにより、スペース内において、任意の開始タイミング、任意のパルス幅を有するＳ／ＨパルスＣを生成することが出来る。なお、サンプリングＬＳＩ１および信号処理ＬＳＩ５が動作中においても、立ち上がりエッジレジスタ１０１ｍと立ち下がりエッジレジスタ１０６ｍに記憶された設定値を可変させるようにしてもよい。
【００５３】
図４（Ｂ）は、単位サンプルホールドパルス生成回路１５１ｍにおいてマーク・スペース切り替え信号Ｓ１ｍにより、セレクタ１０３が加算器１０２の出力信号を選択し、セレクタ１０５が加算器１０４の出力信号を選択し、セレクタ１０９がＳ／Ｈパルス幅固定・可変切り替え信号Ｓ３ｍにより、減算器１０８の出力信号を選択した場合の構成をブロック図にて示した図である。
【００５４】
カウンタ２のカウント値Ｃと、加算器１０２の出力（マークデータ＋立ち上がりエッジの位置）を入力とする一致検出回路１１０は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１０の出力をクロック入力端子ＣＫに受けるフリップフロップ１１２は、出力端子ｏｕｔｍのＳ／ＨパルスＤを、ＬＯＷレベルからＨＩＧＨレベルとする。
【００５５】
カウンタ２のカウント値Ｃと、減算器１０８（加算器１０４の出力から立ち下がりエッジレジスタ１０６ｍの出力を減算した値を出力）を入力する一致検出回路１１１は、２つの入力の値が一致したとき、ＨＩＧＨレベルの信号を出力し、一致検出回路１１１の出力をリセット端子Ｒに受けるフリップフロップ１１２は、リセットされ、出力端子ｏｕｔｍのＳ／ＨパルスＤをＬＯＷレベルとする。
【００５６】
単位サンプルホールドパルス生成回路１５１ｍの動作は、図５にＳ／ＨパルスＤとして示したように、マーク記録期間終了時点（スペース記録期間開始時点）ｔｂから、立ち上がりエッジレジスタ１０１ｍに記憶された設定値（図５では、カウント値換算で２）だけ経過した時刻（図５では、カウント値８）で、Ｓ／ＨパルスＤが立ち上がり、スペース終了時点ｔｃ（カウント値１１）から立ち下がりエッジレジスタ１０６ｍに記憶された設定値（図５では、カウント値換算で２）減算した位置（図５のカウント値＝９）で、Ｓ／ＨパルスＢが立ち下がるように動作する。
【００５７】
上記したように、各単位サンプルホールドパルス生成回路１５１１〜１５１ｎは、立ち上がりエッジレジスタ１０１ｍに記憶された設定値と立ち下がりエッジレジスタ１０６ｍに記憶された設定値により、Ｓ／ＨパルスＡ〜Ｄの立ち上がりタイミングと立ち下がりタイミングとを、独立して任意に制御することが出来る。これにより、出力端子ｏｕｔ１〜ｏｕｔｎから、マーク内、及びスペース内において任意の位置及び幅のＳ／Ｈパルスを出力することが出来る。
【００５８】
上記の説明において、図２のカウンタ２は、図５に示すように、マーク記録期間開始時点ｔａからカウントアップ動作を行い、次のマーク記録期間開始時点ｔｃでカウント値はオートクリアされ、再度カウントアップ動作を開始する。図５に示した例では、時点ｔａ〜ｔｃ期間のマーク記録期間が６（マークデータＳｍａｒｋ＝６）、スペース記録期間が５（スペースデータＳｓｐ＝５）であり、カウンタ２のカウント最大値は、６＋５＝１１とされる。マーク記録開始時点ｔａから不図示のクロック信号（周期Ｔ）に基づき、カウンタ２は１から順にカウントアップして行き、１１までカウントアップすると、時点ｔｃで再び１にリセットされ、１からカウントアップを実行する。時点ｔｃからは、マーク記録期間（マーク長）が７、スペース記録期間（スペース長）が３であり、カウンタ２のカウント最大値は７＋３＝１０とされ、カウンタ２は１から順に１０までカウントアップすると、１にリセットされる動作を行う。
【００５９】
なお、加算器１０４は立ち下がりエッジ生成回路１１Ｂの構成要素として説明したが、加算器１０４を、立ち下がりエッジ生成回路１１Ｂの前段の回路とし、立ち下がりエッジ生成回路１１Ｂを他の立ち下がりエッジ生成回路１２Ｂ〜１ｎＢと同一の加算器１０４を含まない回路構成としても良い。
【００６０】
図６を参照して、図１のサンプルホールドパルス生成回路１５において、マーク長またはスペース長が長くなった場合のＳ／ＨパルスＢとＳ／ＨパルスＤについて以下に説明する。図６（Ａ）は、マーク長またはスペース長が比較的短い場合のＳ／ＨパルスＢとＳ／ＨパルスＤのそれぞれの信号波形を示し、図６（Ｂ）は、マーク長またはスペース長が比較的長い場合のＳ／ＨパルスＢ’とＳ／ＨパルスＤ’のそれぞれの信号波形を示している。
【００６１】
Ｓ／Ｈパルス幅Ｂ、Ｂ’は、マーク記録開始時点からの時間ｔ１１と、マーク終了時点からの時間ｔ１２，ｔ１２’とによりそれぞれ規定されている。
【００６２】
Ｓ／Ｈパルス幅Ｄ、Ｄ’は、スペース開始時点（マーク終了時点）からの時間ｔ２１と、スペース終了時点からの時間ｔ２２、ｔ２２’とにより規定されている。
【００６３】
従来のＳ／Ｈパルス回路の場合、図９（Ｂ）に示したように、マーク長またはスペース長が長くなると、Ｓ／Ｈパルス１、Ｓ／Ｈパルス２は、マークまたはスペースの前方に固定幅のパルスとして生成される。
【００６４】
これに対して、本実施例によれば、サンプルホールドパルス生成回路１５において、図６（Ｂ）に示すように、マーク長またはスペース長が長くなった場合でも、Ｓ／ＨパルスＢ’、Ｓ／ＨパルスＤ’は、マーク記録期間、スペース記録期間の全期間に亘って、位置及び幅が可変とされるパルスとして生成される。これにより、サンプルホールド回路はマーク領域、スペース領域の任意のタイミングにおける反射信号をサンプリングすることができる。
【００６５】
なお、図５に示す例では、Ｓ／Ｈパルスの立ち上がりと立ち下がりのタイミングは、単に、簡単のため、１Ｔ周期のクロック信号（カウンタ２のカウントアップ動作）のエッジに対応して、設定されているが、Ｓ／Ｈパルスの立ち上がりと立ち下がりのタイミングは、遅延同期ループ（ＤＬＬ）回路等により、１Ｔ以内の分解能で、タイミング制御を行ってもよいことは勿論である。
【００６６】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例のサンプルホールドパルス生成回路の構成の一例を示す図である。
【図３】（Ａ）、（Ｂ）は、本発明の一実施例のサンプルホールドパルス生成回路の動作モードを説明するための図である。
【図４】（Ａ）、（Ｂ）は、本発明の一実施例のサンプルホールドパルス生成回路の動作モードを説明するための図である。
【図５】本発明の一実施例の動作を説明するためのタイミング図である。
【図６】（Ａ）、（Ｂ）は、本発明の一実施例の動作を説明するためのタイミング図である。
【図７】特許文献１の構成を示す図である。
【図８】従来の光ディスク駆動装置の典型的な構成の一例を示す図である。
【図９】（Ａ）、（Ｂ）は、従来のサンプルホールドパルス生成回路の動作を説明するためのタイミング図である。
【図１０】（Ａ）、（Ｂ）は、サンプルホールド回路の構成とＳ／Ｈパルスの波形をそれぞれ示す図である。
【符号の説明】
【００６８】
１，１’  サンプリングＬＳＩ
２  カウンタ
５  信号処理ＬＳＩ
１１Ａ〜１ｎＡ  立ち上がりエッジ生成回路
１１Ｂ〜１ｎＢ  立ち下がりエッジ生成回路
１５  サンプルホールド（Ｓ／Ｈ）パルス生成回路
５１〜５４  入力端子
５１’〜５４’  出力端子
５５  Ｓ／Ｈパルス生成回路
１０２、１０４、１０７  加算器
１０３、１０５、１０９  セレクタ
１０８  減算器
１１０、１１１  一致検出回路
１１２  フリップフロップ
２０１  光ディスク
２０２  スピンドルモータ
２０３  光ピックアップ
２０４  ＨＦアンプ
２０５  サンプルホールド回路
２０６  サンプリングパルス発生回路
２０７  比較回路
２０７ａ，２０７ｂ  差動アンプ（コンパレータ）
２０７ｃ  スイッチ
２０８  ローパスフィルタ
２０９  ゲイン調整回路
２１０  リミッタ
２１１  ＡＬＰＣ
２１２  記録手段
２１３  ディスクＩＤ識別手段
２１４  サンプリングパルス幅情報ＲＯＭ
２１５  サンプリングパルス位置情報ＲＯＭ
１０１１〜１０１ｎ  立ち上がりエッジレジスタ
１０６１〜１０６ｎ  立ち下がりエッジレジスタ
１５１１〜１５１ｎ  単位サンプルホールドパルス生成回路
Ｌ１〜Ｌ４、ｌ１〜ｌ４  配線
ｏｕｔ１〜ｏｕｔ４  出力端子
Ｓ１１〜Ｓ１ｎ  マーク・スペース切替信号
Ｓ３１〜Ｓ３ｎ  サンプルホールドパルス幅固定・可変切替信号
Ｓ／Ｈ１〜Ｓ／Ｈ４  サンプルホールドパルス
Ｓｍａｒｋ  マークデータ
Ｓｓｐ  スペースデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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