(57)【要約】【課題】  簡単な制御回路構成および少ない配線量で、自由度の高い駆動制御を可能とするＣＭＯＳ型撮像素子およびこれを用いた撮像装置を提供する。【解決手段】  本発明の撮像装置は、撮像素子の受光部を複数の領域に分割し、従来のシフトレジスタ構成を多層的に構成することで、比較的小規模な回路で領域毎の制御を可能にし、１フレーム内で撮影条件を部分的に変えて撮影できる撮像装置である。よって、黒つぶれ、および、白飛びを抑制する効果を奏し、広ダイナミックレンジでの撮像が可能である。【選択図】図４
2006157862.tif 000002
【特許請求の範囲】
【請求項１】
複数の領域に区分けされ、各領域に複数の画素を有する受光部と、
前記複数の領域のうち、１つの領域を特定する領域特定手段と、
特定された１つの領域にある複数の画素に電荷蓄積の開始を指示する開始指示手段と、
該１つの領域にある複数の画素に蓄積された電荷の出力を指示する出力指示手段とを有することを特徴とするＭＯＳ型撮像素子。
【請求項２】
前記領域特定手段が、シフトレジスタであることを特徴とする請求項１に記載のＭＯＳ型撮像素子。
【請求項３】
前記領域特定手段が、デコーダであることを特徴とする請求項１に記載のＭＯＳ型撮像素子。
【請求項４】
前記開始指示手段は、前記受光部の有する画素のうち所定の一方向に実質的に直線的に整列する画素列の一つである第１画素列に含まれる画素の電荷蓄積の開始を指示する第１開始指示手段と、
前記第１画素列と隣接し前記第１画素列と平行な第２画素列に含まれる画素の電荷蓄積の開始を指示する第２開始指示手段と、を有し、
前記出力指示手段は、前記第１画素列に含まれる画素に蓄積された電荷の出力を指示する第１出力指示手段と、
前記第２画素列に含まれる画素に蓄積された電荷の出力を指示する第２出力指示手段とを有する、ことを特徴とする請求項１に記載のＭＯＳ型撮像素子。
【請求項５】
前記複数の領域は、Ｐ個（Ｐは２以上の整数）のグループに区分けされ、
前記領域特定手段は、各グループに含まれる１つの領域を特定し、
前記開始指示手段は、各グループにおいて特定された１つの領域にある複数の画素に電荷蓄積の開始を指示し、
前記出力指示手段は、各グループにおいて特定された１つの領域にある複数の画素に蓄積された電荷の出力を指示する、ことを特徴とする請求項１に記載のＭＯＳ型撮像素子。
【請求項６】
請求項１ないし５のいずれか１つに記載のＭＯＳ型撮像素子を用いた撮像装置であって、
所定のタイミングで、前記領域特定手段、前記開始指示手段、および、前記出力指示手段の少なくともいずれか１つを作動させる制御手段と、
前記タイミングを決定するタイミング決定手段とを有し、
前記タイミング決定手段が、前記各領域のタイミングを決定し、該タイミングに基づいて前記撮像素子が撮像を実行することを特徴とする撮像装置。
【請求項７】
前記タイミングが、前記各領域における輝度の平均値に基づいて決定されることを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記タイミングが、前記各領域における合焦状態に基づいて決定されることを特徴とする請求項６に記載の撮像装置。
【請求項９】
前記制御手段は、第１信号を出力し、該第１信号に基づいて、前記開始指示手段が、前記画素に蓄積された電荷を消去すると共に、前記制御手段は、第２信号を出力し、該第２信号に基づいて、前記出力指示手段が、前記消去の後新たに前記画素に蓄積された電荷を出力して撮像する請求項６ないし８のいずれか１つに記載の撮像装置。
【請求項１０】
前記制御手段は、第３信号を出力し、該第３信号に基づいて、前記領域特定手段が前記１つの領域を特定することを特徴とする請求項６ないし９のいずれか１つに記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Metal-Oxide Semiconductor（金属酸化膜半導体））型撮像素子およびこれを用いた撮像装置に関し、特に、従来よりも広ダイナミックレンジで撮影を可能とする、撮像素子の構成および制御に関する。
【背景技術】
【０００２】
現在、ＭＯＳ型撮像素子（ＣＭＯＳ及びＮＭＯＳ型撮像素子を含む。）は、デジタルカメラ、携帯電話等の撮像装置用途において、ＣＣＤ型撮像素子の次の世代を担う撮像素子として注目されている。ＣＣＤ型撮像素子と比べ、ＭＯＳ型撮像素子は、単一電源で駆動可能、低コストで製造可能、かつ、多機能化が可能である。ＭＯＳ型撮像素子は、各画素の受光部ごとに増幅回路（アンプ）を有し、原理上、各画素を独立に制御可能である。ＭＯＳ型撮像素子は、例えば、画素ごとに電荷蓄積時間を制御し、かつ、蓄積された電荷の読み出しの順序を自由に制御することも原理的に可能であり、ＣＣＤ型撮像素子と比べ自由度の高い制御が可能である。
【０００３】
他方、近年においては撮像素子の画素のピッチは、さらに微細化される傾向にある。画素ピッチの微細化により、フォト・ダイオード（またはそれに準じた素子）に十分な光量を供し得る開口率の確保が困難になりつつある。そのため各画素に対する配線や制御回路をできる限り小さくし、高い開口率を達成することも重要な課題なっている。
【０００４】
図１は従来のＭＯＳ型撮像素子の模式図である。各画素１１は、フォト・ダイオードとアンプを備え、行選択レジスタ部１２、列選択レジスタ部１３、および、フォト・ダイオードに蓄積された電荷を消去するリセット制御レジスタ部１４と接続されている。行選択レジスタ部１２、列選択レジスタ部１３、および、リセット制御レジスタ部１４は、シフトレジスタで構成される。ＭＯＳ型撮像素子においては、受光部の周りに、行選択レジスタ部１２、列選択レジスタ部１３、および、リセット制御レジスタ部１４が、それぞれ１つのシフトレジスタ（ＳＲ）で構成される。図示されているように、行選択レジスタ部１２は、同一列に配される画素について配線が共通化されている。列選択レジスタ部１３、リセット制御レジスタ部１４も同様の配線の共通化がなされ、回路構成の単純化を実現している。このように、通常、回路構成はできる限りシンプルに構成され、配線が少なくなるように構成される。
【０００５】
上述のとおり、ＭＯＳ型撮像素子は、原理上非常に自由度の高い撮像が可能な撮像素子であるが、現在のＭＯＳ型撮像素子における各画素の制御は、撮像素子の光に対する感度を良好に保つために回路構成および配線を簡単化しているため、限定的なものにとどまっている。例えば、シフトレジスタ等を用いて列方向および行方向に、画素へのアクセスを一定の順序で切り替えるだけの単純な制御のみが可能な撮像素子にとどまっている。そのため、１フレーム分の画像の撮像に際し、電荷のリセットと電荷の読み出しのタイミングは全画素で同一となり、結果、露光時間は、全画素で同一である。一回の撮影において、全ての画素は、同一の、一律なタイミングで制御される。露光時間である電荷蓄積時間は、一回の撮影（１フレームの撮影）において全画素同一である。よって、光量の不足する画素での黒つぶれや、過剰な光量を受ける画素での白飛びの原因となる。
【０００６】
これに対し、例えば、特許文献１は、画素単位の制御に基づく様々な撮像方法を開示する。画素毎に電荷の消去と電荷の出力を制御することにより電荷蓄積時間を変え、それぞれの読み出しを画素単位で制御することにより、自由度の高い撮影が原理的には可能である。特許文献１においては、制御回路の構成を開示しない。しかし、ＭＯＳ型撮像素子を画素単位で駆動制御する必要があるため、制御回路は複雑化するものと推測される。制御回路の複雑化により、撮像素子受光部における配線が増大すれば、受光部の開口率の低下は不可避である。開口率の低下により、撮像素子の光に対する感度は低下する。現在のところ、複雑な回路構成を有するＣＭＯＳ型撮像素子が、光に対し十分な感度を備えることは困難である。
【特許文献１】特開２００３−３２５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、簡単な制御回路構成および少ない配線量で、自由度の高い駆動制御を可能とするＣＭＯＳ型撮像素子およびこれを用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の好ましい一態様は、複数の領域に区分けされ、各領域に複数の画素を有する受光部と、複数の領域のうち、１つの領域を特定する領域特定手段と、特定された１つの領域にある複数の画素に電荷蓄積の開始を指示する開始指示手段と、１つの領域にある複数の画素に蓄積された電荷の出力を指示する出力指示手段とを有することを特徴とするＭＯＳ型撮像素子である。
【０００９】
本発明による撮像素子の一態様においては、領域特定手段が、シフトレジスタであることが好ましい。
【００１０】
本発明による撮像素子の一態様においては、領域特定手段が、デコーダであることが好ましい。
【００１１】
本発明による撮像素子の一態様においては、開始指示手段は、受光部の有する画素のうち所定の一方向に実質的に直線的に整列する画素列の一つである第１画素列に含まれる画素の電荷蓄積の開始を指示する第１開始指示手段と、第１画素列と隣接し第１画素列と平行な第２画素列に含まれる画素の電荷蓄積の開始を指示する第２開始指示手段と、を有し、出力指示手段は、第１画素列に含まれる画素に蓄積された電荷の出力を指示する第１出力指示手段と、第２画素列に含まれる画素に蓄積された電荷の出力を指示する第２出力指示手段とを有することが好ましい。
【００１２】
本発明による撮像素子の一態様においては、複数の領域は、Ｐ個（Ｐは２以上の整数）のグループに区分けされ、領域特定手段は、各グループに含まれる１つの領域を特定し、開始指示手段は、各グループにおいて特定された１つの領域にある複数の画素に電荷蓄積の開始を指示し、出力指示手段は、各グループにおいて特定された１つの領域にある複数の画素に蓄積された電荷の出力を指示することが好ましい。
【００１３】
本発明の、別の好ましい一態様は、所定のタイミングで、領域特定手段、開始指示手段、および、出力指示手段の少なくともいずれか１つを作動させる制御手段と、タイミングを決定するタイミング決定手段とを有し、タイミング決定手段が、各領域のタイミングを決定し、そのタイミングに基づいて撮像素子が撮像を実行する撮像装置である。
【００１４】
本発明による撮像装置の一態様においては、タイミングが、各領域における輝度の平均値に基づいて決定されることが好ましい。
【００１５】
本発明による撮像装置の一態様においては、タイミングが、各領域における合焦状態に基づいて決定されることが好ましい。
【００１６】
本発明による撮像装置の一態様においては、制御手段は、第１信号を出力し、第１信号に基づいて、開始指示手段が、画素に蓄積された電荷を消去すると共に、制御手段は、第２信号を出力し、第２信号に基づいて、出力指示手段が、消去の後新たに画素に蓄積された電荷を出力して撮像することが好ましい。
【００１７】
本発明による撮像装置の一態様においては、制御手段は、第３信号を出力し、第３信号に基づいて、領域特定手段が１つの領域を特定することが好ましい。
【発明の効果】
【００１８】
本発明に係るＭＯＳ型撮像素子およびこれを用いた撮像装置は、図１に例示したような従来のＭＯＳ型撮像素子とほぼ同等な回路構成および配線量で、従来は生じていた黒つぶれ、および、白飛びを抑制し、よって従来よりも広いダイナミックレンジでの撮像が可能、という格別な効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明のＭＯＳ型撮像素子およびこれを用いた撮像装置の実施形態について図面を参照して説明する。
【００２０】
＜実施の形態１＞
図２は本発明に係るＭＯＳ型撮像素子を用いた撮像装置、デジタルカメラ１００ａの構成を示す図である。以下にデジタルカメラ１００ａの構成を記す。
【００２１】
デジタルカメラ１００ａは、撮像レンズ１０１、ＣＭＯＳ型撮像素子１０２、デジタル信号処理回路１０３、撮像素子制御部１０４、レンズ制御部１０５、メモリ１０６、記録部１０７、および、ＡＤＣ（アナログデジタル変換部）１０８を有する。
【００２２】
これらデジタルカメラ１００ａの構成要素の動作について説明する。被写体から撮像レンズ１０１に入射する光は、レンズ制御部１０５によって制御された撮像レンズ１０１によって集光され、撮像素子１０２の受光部に結像し、光電変換される。光電変換により撮像素子１０２に蓄えられた電荷は、撮像素子制御部１０４の制御下、アナログ信号としてＡＤＣ１０８に送られ、クランプ処理の後、デジタル信号としてデジタル信号処理回路１０３に送られる。デジタル信号処理回路１０３は、ＡＤＣ１０８から送られたデジタル信号をバッファ・メモリであるメモリ１０６に一旦格納する。その後、デジタル信号処理回路１０３は、格納したデジタル信号を読み出し、デジタル信号から輝度信号、および、色差信号等を生成し、これら輝度信号、および、色差信号等に対してノイズ除去処理、ガンマ補正処理、および、アパーチャ処理等を行う。そして、これらの信号をＪＰＥＧ圧縮し、再びメモリ１０６に記録する。メモリ１０６に記録されたＪＥＰＧデータは、必要に応じて、記録部１０７に出力される。本実施形態において記録部１０７は、フラッシュメモリ・カードである。しかし、撮像装置１００ａの記録部１０７は、フラッシュメモリ・カードに限定されず、他の種類のデジタルカメラに用いられる記憶媒体であってもよい。
【００２３】
以上の動作は、他の種類のデジタルカメラでも一般的に行われている処理である。本実施形態のデジタルカメラ１００ａにおいては、さらに以下に記す処理を、電荷の蓄積および出力（読み出し）のタイミングを決定するタイミング決定手段である、デジタル信号処理回路１０３で行い、その処理に基づいて、撮像素子に撮像を実行させる制御手段である、撮像素子制御部１０４が、撮像素子１０２の電荷蓄積開始および終了のタイミングを制御する。以下にその処理および制御の概略を記す。
【００２４】
本実施形態のデジタルカメラは、操作者がシャッター操作を行って実際に撮像する時以外でも、電源が入っている間、随時、撮像素子１０２が受光した光を光電変換して蓄積する電荷量に基づいて所定の時間間隔でＡＤＣ１０８にアナログ信号を送り、ＡＤＣ１０８は、そのアナログ信号をデジタル信号化し、デジタル信号処理回路１０３に送っている。このデジタル信号を用いて以下の処理を行い、実際に操作者がシャッター操作を行った際の、撮像素子１０２の電荷蓄積開始および終了のタイミングを制御する。
【００２５】
デジタル信号処理回路１０３内の矩形領域平均輝度算出部１０９は、撮像素子１０２の受光部を複数の領域に区分し、撮像素子１０２の受光部の、どの領域で受光された光から生成されたデジタル信号であるかを識別し、撮像素子１０２からＡＤＣ１０８を介して送られてくるデジタル信号から、領域ごとに、各領域の輝度信号を基に輝度の平均値を算出する。そして、これら輝度平均値を撮像素子制御部１０４に送る。
【００２６】
撮像素子制御部１０４は、デジタル信号処理回路１０３から送られてきた輝度平均値に基づいて、撮像素子１０２の上述の領域毎に、撮像素子１０２の各領域における電荷蓄積開始および電荷蓄積終了のタイミングを制御、つまり電荷蓄積時間（露光時間）を、制御する。
【００２７】
撮像素子制御部１０４の、撮像素子１０２の電荷蓄積時間の制御について説明する。撮像素子制御部１０４は、例えば、ある領域の輝度平均値が所定値以上である場合、その領域の電荷蓄積時間を短くするように制御し、また別のある領域の輝度平均値が、上記とは別の所定値以下の場合には、電荷蓄積時間を長くするように制御する。そうすることで、光量が豊富な領域における白飛び、および、光量の不足している領域における黒つぶれを防止している。ここでは、デジタル信号処理回路１０３は、輝度に基づいて撮像素子１０２の制御をするよう動作させているが、これに限らず、デジタル信号処理回路１０３は、撮像素子制御部１０４に、レンズの焦点が合っている領域（合焦領域）と、それ以外の領域（非合焦領域）とで撮像素子１０２の電荷蓄積時間を変えるように制御させてもよい。合焦領域、および、非合焦領域の区別、つまり合焦状態の判別は、デジタル信号処理回路１０３内の焦点領域検出部１１０（図１４撮像装置１００ｂ参照。）において行えばよい。また、輝度による制御と焦点による制御を組み合わせて撮像素子制御部１０４に撮像素子１０２の電荷蓄積時間の制御を行わせてもよい。上記の撮像素子１０２の受光部の「領域」は、後文で詳述するように、撮像素子１０２の構成と整合するように決定される。
【００２８】
次に、図３、図４、図５、図６、図７を参照し、ＭＯＳ型撮像素子１０２の構成を説明し、上記撮像素子１０２の受光部の領域ごとの電荷蓄積時間の制御について説明する。
【００２９】
図３は、ＭＯＳ型撮像素子１０２の構成図である。ＭＯＳ型撮像素子１０２は、中央に受光部４１０を有し、受光部４１０に行選択レジスタ部４１１、列選択レジスタ部４１２、および、リセット制御レジスタ部４１３が接続される。中央に大きな矩形で示されている受光部４１０には、長手方向、および、縦方向に所定数の画素１１が配列される。各画素１１には、フォト・ダイオードとアンプが備えられている。ここで、先述の「領域」は、図７（ｂ）に示すように、長手方向にＭ画素、縦方向にＫ画素で構成された矩形の領域となる。受光部４１０は、長手方向にＮ個、縦方向にＬ個、計Ｎ×Ｌ個の領域に区分され、各領域は、Ｍ×Ｋ画素を有する。以降、この領域を、受光部４１０内の「矩形領域」と呼ぶ。図７（ｂ）は、この矩形領域の概要を示す図である。図７（ａ）は、長手方向Ｍ×Ｎ画素、縦方向Ｋ×Ｌ画素、計（Ｍ×Ｎ）×（Ｋ×Ｌ）画素を有する撮像素子１０２の受光部４１０を示す。この受光部４１０において、各矩形領域は、長手方向Ｍ画素、縦方向Ｋ画素で構成され、受光部４１０は、長手方向にＮ個、縦方向にＬ個の矩形領域で隈無く区分される。この、Ｍ、Ｎ、Ｋ、および、Ｌは、以下で説明するように、本実施形態のＭＯＳ型撮像素子１０２の構成より決まる値である。
【００３０】
図４に示すように、本実施形態のＭＯＳ型撮像素子１０２は、行選択レジスタ部４１１、列選択レジスタ部４１２、および、リセット制御レジスタ部４１３を、それぞれ、２つのシフトレジスタ（ＳＲ）４０１および４０２、４０４および４０５、ならびに、４０７および４０８と１つのセレクタ（ＳＥＬ）４０３、４０６、および、４０９で構成している。次に、本実施形態のシフトレジスタ４０１、４０２、４０４、４０５、４０７、および、４０８、ならびに、セレクタ４０３、４０６、および、４０９について説明する。
【００３１】
シフトレジスタ４０１、４０２、４０４、４０５、４０７、および、４０８は、２種に大別することができる。
【００３２】
第１種のシフトレジスタは、画素シフト用シフトレジスタ４０１、４０４、および、４０７である。画素シフト用シフトレジスタ４０１、４０４、および、４０７の出力は、セレクタ４０３、４０６、および、４０９に接続される。
【００３３】
画素シフト用シフトレジスタ４０１即ち出力指示手段は、画素に蓄積された電荷を読み出すための行選択レジスタ部４１１に含まれる。この画素シフト用シフトレジスタ４０１は、矩形領域の行画素数分、つまり、Ｍだけシフトする、Ｍ段のシフトレジスタである。ここで「行」は、長手方向に画素の位置を区別する座標軸を意味するものとする。そのため、このシフトレジスタ４０１は、受光素子全体の行画素数分のシフトレジスタ、つまり、Ｍ×Ｎ段のシフトレジスタと比較して、回路構成を小さくすることができる。画素シフト用シフトレジスタ４０１は、撮像素子制御部１０４から送られるクロックに基づきシフトするシフトレジスタである。
【００３４】
同様に、画素シフト用シフトレジスタ４０４即ち出力指示手段および画素シフト用シフトレジスタ４０７即ち開始指示手段は、Ｋ段のシフトレジスタで、矩形領域の列画素数分、つまりＫだけシフトする。ここで「列」は、縦方向に画素の位置を区別する座標軸を意味するものとする。画素シフト用シフトレジスタ４０４は、画素に蓄積された電荷を読み出すための列選択レジスタ部４１２に含まれる。画素シフト用シフトレジスタ４０７は、画素に蓄積された電荷をリセットするリセット制御レジスタ部４１３に含まれる。これら画素シフト用レジスタ４０４および４０７も、撮像素子制御部１０４から送られるクロックに基づきシフトする。また、これらも、画素シフト用シフトレジスタ４０１と同様、受光素子全体の列画素数分のシフトレジスタ、つまり、Ｋ×Ｌ段のシフトレジスタと比較して、回路構成を小さくすることができる。
【００３５】
第２種のシフトレジスタは、矩形領域シフト用シフトレジスタ４０２、４０５、および、４０８である。矩形領域シフト用シフトレジスタ４０２、４０５、および、４０８の出力は、それぞれセレクタ４０３、４０６、および、４０９に接続される。
【００３６】
矩形領域シフト用シフトレジスタ４０２即ち領域特定手段は、行選択レジスタ部４１１に含まれ、長手方向に矩形領域をカウントするための、Ｎ段のシフトレジスタである。このシフトレジスタ４０２も、受光素子全体の行画素数分のシフトレジスタ、つまり、Ｍ×Ｎ段のシフトレジスタと比較して、回路構成を小さくすることができる。矩形領域シフト用シフトレジスタ４０２は、画素シフト用シフトレジスタ４０１のシフトが一巡以上すると１つシフトする。図６に示すように、矩形領域シフト用シフトレジスタ４０２に送られるクロックの周期は、例えば、画素シフト用シフトレジスタ４０１に送られるクロックの周期のＭ×Ｋ倍の周期とする。矩形領域シフト用レジスタ４０２のクロック周期と、画素シフト用シフトレジスタ４０１のクロック周期の比は、受光部４１０の矩形領域の構成を考慮して適切に設定すればよい。
【００３７】
画素シフト用シフトレジスタ４０１と矩形領域シフト用シフトレジスタ４０２を合わせても、（Ｍ×Ｎ）段を有する単一のシフトレジスタよりも小さく構成することができる。
【００３８】
同様に、矩形領域シフト用シフトレジスタ４０５および４０８即ち領域特定手段は、Ｌ段のシフトレジスタで、列方向の矩形領域数分、つまりＬだけシフトする。矩形領域シフト用シフトレジスタ４０５は、画素に蓄積された電荷を読み出すための列選択レジスタ部４１２に含まれる。矩形領域シフト用シフトレジスタ４０８は、画素に蓄積された電荷をリセットするリセット制御レジスタ部４１３に含まれる。これら矩形領域シフト用レジスタ４０５および４０８も、画素シフト用シフトレジスタ４０４または４０７のシフトが一巡以上すると１つシフトする。矩形領域シフト用シフトレジスタ４０５または４０８に送られるクロックの周期は、例えば、画素シフト用シフトレジスタ４０２に送られるクロックの周期のＮ倍の周期となる。矩形領域シフト用レジスタ４０５または４０８のクロック周期と、矩形領域シフト用シフトレジスタ４０２のクロック周期の比は、受光部４１０の矩形領域の構成を考慮して適切に設定すればよい。また、これらレジスタ４０５および４０８も、矩形領域シフト用シフトレジスタ４０２と同様、受光素子全体の列画素数分のシフトレジスタ、つまり、Ｋ×Ｌ段のシフトレジスタと比較して、回路構成を小さくすることができる。
【００３９】
上記と同様、画素シフト用シフトレジスタ４０４または４０７と矩形領域シフト用シフトレジスタ４０５または４０８を合わせても、（Ｋ×Ｌ）段を有する単一のシフトレジスタよりも小さく構成することができる。
【００４０】
次に、セレクタ（ＳＥＬ）（４０３、４０６、および、４０９）について説明する。
【００４１】
図５および図６に示すように、セレクタ４０３即ち出力指示手段は、矩形領域シフト用シフトレジスタ４０２および画素シフト用レジスタ４０１の出力を入力し、矩形領域シフト用シフトレジスタ４０２の出力に基づいて画素シフト用シフトレジスタ４０１の出力を、受光部４１０のどの画素に対して出力するか、行方向について決定する。
【００４２】
図６に示すように、セレクタ４０３は、Ｍ×Ｎ個の出力を有し、それぞれの出力は、受光部４１０の同一行に含まれる画素（長手方向について同一の位置に配されている画素）と接続される配線につながっている。
【００４３】
図５および図６に示すように、セレクタ４０３は、画素シフト用シフトレジスタ４０１の出力を、受光部４１０の行方向について、どの矩形領域に出力するかを、矩形領域シフト用シフトレジスタ４０２の出力に基づいて決定する。つまり、画素シフト用シフトレジスタ４０１のシフト値が、ｉ（ｉは、１からＭまでの整数。）であり、このときの矩形領域シフト用シフトレジスタ４０２のシフト値が、ｊ（ｊは、１からＮまでの整数。）である場合、セレクタ４０３は、第（Ｍ×（ｊ−１）＋ｉ）の出力、つまり左からに（Ｍ×（ｊ−１）＋ｉ）番目の出力端子に、信号を出力する。例えば、画素シフト用シフトレジスタ４０１のシフト値が、４（４≦Ｍ）であり、このときの矩形領域シフト用シフトレジスタ４０２のシフト値が、９（９≦Ｎ）である場合、セレクタ４０３は、第（Ｍ×８＋４）行に含まれる画素に接続された出力端子に制御信号を出力する。
【００４４】
セレクタ４０３は、このように構成されており、図５に模式的に示すように、１つの矩形領域の画素数分をシフトできる画素シフト用シフトレジスタ４０１の出力を、矩形領域シフト用シフトレジスタ４０２の出力に基づいて切り替える。よって、受光素子１０２の受光部４１０の長手方向について、全ての、画素を行ごとに制御できる。
【００４５】
列選択レジスタ部、リセット制御レジスタ部についても同様に、Ｋ段の画素シフト用シフトレジスタ４０４、４０７とＬ段の矩形領域シフト用シフトレジスタ４０５、４０８と、Ｋ×Ｌ個の出力を有するセレクタ４０６即ち出力指示手段およびセレクタ４０９即ち開始指示手段で構成する。
【００４６】
図６を参照し、行選択レジスタ部４１１の詳細について説明する。
【００４７】
既に述べたように、画素シフト用シフトレジスタ４０１は、Ｍ段のシフトレジスタで構成され、矩形領域シフト用シフトレジスタ４０２は、Ｎ段のシフトレジスタで構成される。それぞれの出力は、セレクタ４０３に入力される。セレクタ４０３は、Ｍ×Ｎ個の出力端子を備え、それら出力端子はそれぞれ、受光部４１０の各行（長手方向に関して同一位置）に配された画素と接続されている。両シフトレジスタ４０１および４０２は、撮像素子制御部１０４と接続されており、撮像素子制御部１０４から出力されるクロック（ＣＬＫ）が入力される。ただし、矩形領域シフト用シフトレジスタ４０２へのクロック信号は、画素シフト用シフトレジスタ４０１へのクロック信号とは周期を変えて、画素シフト用シフトレジスタ４０１のシフトが一巡以上するごとに、例えばＫ巡するごとに、入力されるように構成される。
【００４８】
列選択レジスタ部４１２、および、リセット制御レジスタ部４１３は、行選択レジスタ部４１１と、各シフトレジスタのシフト段数が異なるが、基本的な構成は同じであるので説明を省略する。以上のように構成することで、シフトレジスタ４０２、４０５、４０８は、矩形領域を選択するための領域特定手段として機能する。また、シフトレジスタ４０７、および、セレクタ４０９は、新たに撮像を開始する開始指示手段として機能し、シフトレジスタ４０１、４０４、および、セレクタ４０３、４０６は、蓄積した電荷を出力させる出力指示手段として機能する。
【００４９】
画素シフト用シフトレジスタ４０１、矩形領域シフト用シフトレジスタ４０２、および、セレクタ４０３を用いて、受光部４１０に含まれる画素に対して各行ごとに、制御信号を送る機構について具体的に説明する。
【００５０】
例えば、最初は、撮像素子制御部１０４から画素シフト用シフトレジスタ４０１にクロック信号即ち第２信号が入力されると、１段目からハイ、他からはローが出力される。撮像素子制御部１０４からのクロック信号が入力されるごとに、画素シフト用シフトレジスタ４０１は、ハイを出力する段を１段ずつシフトし、セレクタ４０３は、制御信号を出力する出力端子を順に１つずつ右へずらして制御信号を出力する。画素シフト用シフトレジスタ４０１のシフトが一巡以上すると、例えばＫ巡すると（クロック信号がＭＫ回出力されると、）矩形領域シフト用シフトレジスタ４０２にもクロックが送られ、矩形領域シフト用シフトレジスタ４０２のハイ出力が１段シフトする。矩形領域シフト用シフトレジスタ４０２が１段シフトすることにより、画素シフト用シフトレジスタ４０１のシフト値は一巡してもとに戻っているが、セレクタ４０３は、セレクタ４０３が制御信号を出力する出力端子をさらに右へ１つずらし、Ｍ＋１番目の行に、制御信号を出力する。つまり、セレクタ４０３の出力端子は、それぞれＭ個の出力端子を有するＮ個のグループとして管理され、矩形領域シフト用シフトレジスタ４０２からの入力によって、制御信号を出力するグループを切り替え、画素シフト用シフトレジスタ４０１からの入力に基づいてそのグループ内の出力端子の１つから制御信号を出力する。このようにして、行選択レジスタ部４１１は、受光部４１０に含まれる全ての画素の行に制御信号を、順に選択的に出力する。
【００５１】
同様にして構成される、列選択レジスタ部４１２、および、リセット制御レジスタ部４１３と組み合わせることにより、受光部４１０に含まれる全ての画素に対して制御が可能となる。１フレーム分の画像を撮像するときには、各画素に対し電荷のリセット、即ち撮像素子制御部１０４からの第１信号の送信を行い、電化蓄積に適切な時間間隔を経たタイミングで、画素に蓄積された電荷の読み出し、即ち撮像素子制御部１０４からの第２信号の送信を行う。所謂露光時間に相当するこの時間間隔は、デジタル信号処理回路１０３からの情報に基づいて撮像素子制御部１０４により決定され、撮像素子１０２に送られるクロック信号即ち第１信号と第２信号の送信のタイミングで制御される。
【００５２】
画素に蓄積された電荷の読み出しは、行選択レジスタ部４１１および列選択レジスタ部４１２に入力されるクロック即ち第２信号のタイミングを、画素シフト用シフトレジスタ４０１が一巡すると、画素シフト用レジスタ４０４が１段シフトし、画素シフト用レジスタ４０４が一巡すると、矩形領域シフト用シフトレジスタ４０２が１段シフトし、矩形領域シフト用シフトレジスタ４０２が１巡すると、矩形領域シフト用シフトレジスタ４０５が１段シフトするように設定することで、図７（ｂ）および８（ａ）に示すように、先ず矩形領域（１・１）内の画素について、（図７（ｂ）の矩形領域（１・１）に破線で記した矢印のように、）最上列の画素１１の電荷から矩形領域内行方向に順次読み出し、次に、一列下の画素の電荷を行方向に読み出し、矩形領域（１・１）内の全ての画素について電荷の読み出しが完了し、次に、行方向に関し次の矩形領域である矩形領域（２・１）に含まれる画素１１について同様に読み出しが行われ、矩形領域（Ｎ・１）に含まれる画素の読み出しが終了すると、一列下の矩形領域（（１・２）から（Ｎ・２）まで）の読み出しを順次行い、同様の順序で、矩形領域（Ｎ・Ｌ）までの読み出しが行われる。
【００５３】
これらの行選択レジスタ部４１１、列選択レジスタ部４１２、リセット制御レジスタ部４１３の動作タイミングの制御は、デジタル信号処理回路１０３から撮像素子制御部１０４への出力に基づいて、撮像素子制御部１０４によって撮像素子１０２に出力されるクロック即ち第１および第２信号のタイミングを制御することで行われる。
【００５４】
本実施形態の撮像装置１００ａおよび１００ｂでは、図７（ｂ）に示す、複数の矩形領域ごとに、電荷蓄積時間等の制御のタイミングを制御する。それにより、光量の不足している矩形領域での電荷蓄積時間を、豊富な光量を受ける矩形領域の電荷蓄積時間よりも長くするように制御して、黒つぶれを抑制し、また、光量が過剰な矩形領域での電荷蓄積時間を短くするように制御して、白飛びを抑制する。
【００５５】
次に矩形領域毎に制御のタイミングを変えて撮像する処理の流れを説明する。
【００５６】
図９は、ＭＯＳ型撮像素子１０２の画素において電荷が蓄積されるタイミングと、電荷が転送されるタイミングの関係を示したものである。本図においては、横方向に時間が経過する。画素は光を受ける限り常に電荷を蓄積し続けている。あるタイミングで、第１信号であるリセットタイミング（ＲＳＴ）信号を与えること、つまりリセット制御部４１３にクロック信号を与えることにより、画素の有するフォト・ダイオードに蓄積された電荷は消去され、その時点から新たな電荷蓄積が開始され、続いて、第２信号である行・列選択タイミング信号を与えると、つまり、行選択レジスタ部４１１および列選択レジスタ部４１２にクロック信号を与えると、蓄積された電荷が配線を通じて読み出される。つまり、リセット（ＲＳＴ）タイミングから行・列選択タイミングまでの時間は、電荷蓄積時間を表すことになり、いわゆる露光時間ということになる。これらタイミングは、図３および図４で説明した２つのシフトレジスタ（ＳＲ）と１つのセレクタ（ＳＥＬ）で構成された行選択レジスタ部４１１、列選択レジスタ部４１２、および、リセット制御レジスタ部４１３からの出力によってタイミングが与えられる。
【００５７】
図１０はリセットタイミングおよび行・列選択タイミングと、複数の画素１１との関係を示した図である。各画素にリセットタイミングが一定間隔で画素に与えられ、その後、行・列選択タイミングが所定の間隔で画素に与えられていく。これらは、受光部４１０の各矩形領域内においてはシフトレジスタ４０１、４０４、４０７によって同一の間隔で与えられる。よって、一つの矩形領域においては一律に同じタイミングで制御される。
【００５８】
電荷蓄積時間を変化させるには、リセットタイミングを現在の、標準的なタイミングから、時間的に前後にずらすことにより実現できる。例えば、リセットタイミングと行・列選択タイミング間の間隔を短くすると、電荷蓄積時間は短くなり露光時間は短くなる。逆に間隔を長くすると、電荷蓄積時間は長くなり露光時間は長くなる。本実施例では、リセットタイミングを生成するリセット制御レジスタ部４１３は、その動作クロックを撮像素子制御部１０４から供給される。この動作クロックの位相は、デジタル信号処理回路１０３から撮像素子制御部１０４に送られる情報により変化できるように構成されている。よって、矩形領域毎にリセットタイミング信号を出力するタイミングを変化させることができ、その結果、矩形領域毎に電荷蓄積時間を変えて撮影することができる。
【００５９】
各矩形領域の電荷蓄積時間を決定するリセットタイミングは、デジタル信号処理回路１０３によって各矩形領域の明るさを基準に決定される。撮像素子１０２からＡＤＣ１０８を通じてデジタル化されデジタル信号処理回路１０３に入力される撮像された画像に関するデータ（撮像データ）から、デジタル信号処理回路１０３内の矩形領域平均輝度算出部１０９において、センサの矩形領域と同じ範囲毎に輝度信号を生成して各矩形領域の輝度信号の平均値（矩形領域輝度平均値）を算出する。デジタル信号処理回路１０３は、矩形領域を識別するデータと共に、各矩形領域輝度平均値を撮像素子制御部１０４に送る。
【００６０】
矩形領域輝度平均値を受けた撮像素子制御部１０４は、この矩形領域輝度平均値が所定の値以下になると、撮像センサ１０２に対してリセットタイミングの位相をずらして電荷蓄積時間を長くとるように、動作クロックの位相を変化させる。つまり、リセットタイミングに時間に関して負の位相変化を与える。逆に、この平均値が所定の値以上になった場合は、電荷蓄積時間を短くなるように位相をずらす。つまり、リセットタイミングに時間に関して正の位相変化を与える。
【００６１】
このように輝度情報に基づき、各矩形領域の電荷蓄積時間を変化させることにより、黒つぶれがしやすい矩形領域（矩形領域輝度平均値が所定の値以下である矩形領域）は、長めの露光時間に制御し、白飛びが発生しやすい矩形領域（矩形領域輝度平均値が所定の値以上である矩形領域）は短めの露光時間で撮影し、これら黒つぶれおよび白飛びを抑制することが可能になる。よって、撮像装置１００ａおよび１００ｂのダイナミックレンジが改善される。
【００６２】
当然のことながら、リセットタイミングの位相を矩形領域ごとに変化させるかわりに、行・列選択タイミングの位相を矩形領域ごとに変化させるように制御してもよい。当業者であれば当然のことながら、重要な点は電荷蓄積時間が適切な時間間隔になるように制御する点である。
【００６３】
次に、デジタル信号処理回路１０３内の矩形領域平均輝度算出部１０９における、矩形領域輝度平均値の算出について説明する。
【００６４】
図７（ｂ）に示した各矩形領域は、それぞれＭ×Ｋ個の画素で構成されている。図１１に示すように、矩形領域において、画素は、赤色用画素Ｒ、緑色用画素Ｇ、および、青色用画素Ｂを含む。赤色用画素Ｒ、緑色用画素Ｇ、および、青色用画素Ｂを１つずつ含む３画素で画素セルが構成される。赤色用画素Ｒからの出力をＶＲ、緑色用画素Ｇからの出力をＶＧ、青色用画素Ｂからの出力をＶＢとすると、各画素セルの輝度Ｙは、次式で表される。
Ｙ＝０．２９９ＶＲ＋０．５８７ＶＧ＋０．１１４ＶＢ
【００６５】
各画素セルの輝度Ｙをもとに、矩形領域輝度平均値Ｙａｖｅを算出する。矩形領域輝度平均値は、次式で表される。
【数１】
2006157862.tif 000003
ここで、Ｓ＝Ｍ×Ｋ／３であり、Σは矩形領域に含まれる全画素セルの輝度の和を表す。簡単のため、矩形領域は、Ｒ、Ｇ、Ｂの３原色用画素を同数ずつ含む構成を有すると想定して矩形領域輝度平均値の算出法を説明しているが、これ以外の構成を有する場合も、矩形領域輝度平均値を算出することができる。また、撮像素子が、シアンやマゼンタ等の補色用画素を有する構成であっても矩形領域輝度平均値の算出は可能である。
【００６６】
このようにして求められた矩形領域輝度平均値Ｙａｖｅを基に、撮像素子制御部１０４が、各矩形領域対してリセットタイミングの位相変化量を決定する。
【００６７】
図７（ｂ）に示したように、各矩形領域を（ｉ・ｊ）（ｉは、１からＮまでの整数。ｊは、１からＬまでの整数。）なる表記で区別する。また、各矩形領域の矩形領域輝度平均値を、Ｙａｖｅ（ｉ・ｊ）と表記する。
【００６８】
次に、撮像素子制御部１０４が、デジタル信号処理回路１０３から送られる、矩形領域輝度平均値に基づいて、各矩形領域のリセットタイミングの位相変化量を決定する処理について説明する。
【００６９】
図１２に示すように、撮像素子制御部１０４は、矩形領域輝度平均値（１・１）が、第１設定値以下であるか否か判定する。矩形領域輝度平均値（１・１）が第１設定値以下である場合、矩形領域（１・１）のリセットタイミングを時間に関して負の方向に、Δｔ１だけ変化させて、リセット制御部４１３を駆動制御する。そうでない場合、矩形領域輝度平均値（１・１）が、第２設定値以上であるか否か判定する。矩形領域輝度平均値（１・１）が第２設定値以上である場合、矩形領域（１・１）のリセットタイミングを時間に関して正の方向に、Δｔ２だけ変化させて、リセット制御部４１３を駆動制御する。第１設定値と第２設定値の大小は特に限定しない。また、同一である場合をも特に排除しない。
【００７０】
矩形領域輝度平均値（１・１）が、第１設定値よりも大きく、かつ、第２設定値よりも小さい場合、標準リセットタイミングＲＳＴＳＴＤでリセット制御部４１３は駆動される。標準リセットタイミングおよび行・列選択タイミングは、一般的な手法に基づいて、各撮像において自動的に設定される。
【００７１】
第１設定値とは、黒つぶれが懸念される輝度平均値である。また、第２設定値とは、白飛びが懸念される輝度平均値である。これら第１および第２設定値は、予め撮像素子１０２の特性を基に設定されている。こうすることで、矩形領域（１・１）の黒つぶれおよび白飛びは改善される。また、第１設定値および第２設定値に加えてさらに段階的に設定値を設定し、それら設定値の間に輝度が含まれる場合に、段階的にリセットタイミングの位相の変化量を変化させながら、位相を変化させてもよい。
【００７２】
当然のことながら、この位相変化量Δｔ１およびΔｔ２を、行・列選択のタイミングに作用させて、行・列選択のタイミングの位相を変化させても同様の効果が得られる。
【００７３】
同様に、矩形領域（２・１）についても処理され、リセットタイミングが決定される。
順々に、矩形領域（３・１）についても処理され、矩形領域（Ｎ・１）の次に、矩形領域（１・２）について処理され、矩形領域（Ｎ・Ｌ）まで処理され、各矩形領域の画素に蓄積した電荷が読み出され、１フレーム分の画像の撮像が終了する。
【００７４】
このように、矩形領域ごとに電荷蓄積時間を変化させて画像１フレームの撮像を行うことで、撮像装置１００ａおよび１００ｂのダイナミックレンジが格段に改善される。しかし、矩形領域ごとに電荷蓄積時間が相違することより、当然ながら、矩形領域の境界部において輝度の段差が生じる。そのため、１フレームの画像としては、かえって不自然な印象を与えることとなる。そこで、撮像装置１００ａおよび１００ｂでは、上記のようにして撮像されメモリ部１０６に記憶されたデータに補正処理を行い、画像の不自然さを改善している。
【００７５】
以下に、画像データに対する補正処理について、図１３を参照して、説明する。以下では次に示す変数を用いて説明する。
Ｙ（ｉ・ｊ）［ｘ，ｙ］：矩形領域（ｉ・ｊ）の画素セル［ｘ，ｙ］の輝度。ここで、ｉおよびｊは、１≦ｉ≦Ｎ、１≦ｊ≦Ｌの整数。［ｘ，ｙ］は、各領域において長手方向にｘ番目、縦方向にｙ番目の画素セルを示す。画素セルは、隣接する赤色用画素、緑色用画素、および、青色用画素１つずつで構成される。
Ｙａｖｅ（ｉ・ｊ）：矩形領域（ｉ・ｊ）の矩形領域輝度平均値である。
ｔ（ｉ・ｊ）：矩形領域（ｉ・ｊ）の電荷蓄積時間である。よって、各矩形領域におけるリセットタイミングと行・列選択タイミングとの時間間隔に一致する。
ｔＳＴＤ：標準電荷蓄積時間。これは、標準リセットタイミングと行・列選択タイミングとの時間間隔である。
【００７６】
画像データに対する補正処理は、矩形領域（１・１）から順に、長手方向に隣接する矩形領域との間の輝度の平均値の差に基づいて行われ、画素セルの輝度データの変更量が決定される。補正処理を行う矩形領域は、（１・１）、（２・１）、・・・、（Ｎ−１・１）の順であり、矩形領域（Ｎ・１）の補正処理は、矩形領域（Ｎ−１・１）との輝度平均値の差に基づいて行えばよい。同様に、矩形領域（１・２）、（２・２）、・・・、（Ｎ−１・２）、（Ｎ・２）の順で補正処理が行われて、各矩形領域に含まれる画素セルの輝度データの変更量が決定される。
【００７７】
矩形領域（Ｎ・Ｌ）まで、上記のように補正処理がすむと、次に、縦方向で隣接する矩形領域との輝度の平均値の差に基づいて補正処理が、矩形領域（１・１）から順に（Ｎ・Ｌ）まで行われ、画素セルの輝度データの変更量が決定される。
【００７８】
そして、各画素セルの輝度データは、上記変更量に基づいて変更される。最終的な変更量の決定は、長手方向隣接矩形領域との輝度比較で求めた変更量と縦方向隣接矩形領域との輝度比較で求めた変更量とに統計的処理、例えば平均をとる、等を施して行われる。
【００７９】
さらに、具体的に補正処理について説明する。例として、長手方向右側に隣接する矩形領域との輝度の比較に基づく補正処理を示す。
【００８０】
矩形領域（ｉ・ｊ）に含まれる画素セルの輝度データの変更量を、矩形領域（ｉ＋１・ｊ）の輝度平均値との比較より求める場合を示す。
【００８１】
ｔ（ｉ・ｊ）、および、ｔ（ｉ＋１・ｊ）、ならびに、ｔＳＴＤの３量の関係から変更量の決定方法は、以下の４通りの手順で行う。
（１）ｔ（ｉ・ｊ）≠ｔ（ｉ＋１・ｊ）、かつ、ｔ（ｉ・ｊ）＝ｔＳＴＤの場合。つまり、変更量を求めようとしている矩形領域の電荷蓄積時間と、右隣の矩形領域の電荷蓄積時間が異なり、かつ、変更量を求めようとしている矩形領域の電荷蓄積時間が標準電荷蓄積時間である場合。変更量は、Ｙａｖｅ（ｉ・ｊ）−Ｙａｖｅ（ｉ＋１・ｊ）となる。つまり、矩形領域平均輝度から右隣の矩形領域平均輝度を差し引いた値となる。
（２）ｔ（ｉ・ｊ）≠ｔ（ｉ＋１・ｊ）、かつ、ｔ（ｉ＋１・ｊ）＝ｔＳＴＤの場合。つまり、変更量を求めようとしている矩形領域の電荷蓄積時間と、右隣の矩形領域の電荷蓄積時間が異なり、かつ、右隣の矩形領域の電荷蓄積時間が標準電荷蓄積時間である場合。変更量は、Ｙａｖｅ（ｉ＋１・ｊ）−Ｙａｖｅ（ｉ・ｊ）となる。つまり、右隣の矩形領域平均輝度から変更量を求めようとしている矩形領域平均輝度を差し引いた値となる。
（３）ｔ（ｉ・ｊ）≠ｔ（ｉ＋１・ｊ）、かつ、ｔ（ｉ・ｊ）≠ｔＳＴＤ、かつｔ（ｉ＋１・ｊ）≠ｔＳＴＤの場合。つまり、変更量を求めようとしている矩形領域の電荷蓄積時間と、右隣の矩形領域の電荷蓄積時間が異なり、かつ、変更量を求めようとしている矩形領域の電荷蓄積時間および右隣の矩形領域の電荷蓄積時間が標準電荷蓄積時間と異なる場合。変更量は、（Ｙａｖｅ（ｉ・ｊ）−Ｙａｖｅ（ｉ＋１・ｊ））／２となる。つまり、変更量を求めようとしている矩形領域平均輝度から右隣の矩形領域平均輝度から変更量を求めようとしている矩形領域平均輝度を差し引いた値の１／２となる。これは、一方の電荷蓄積時間が標準電荷蓄積時間よりも短く、他方の電荷蓄積時間が標準電荷蓄積時間よりも長い場合である。そのため、変更量は、両矩形領域平均輝度の差の１／２としている。
（４）ｔ（ｉ・ｊ）＝ｔ（ｉ＋１・ｊ）の場合。つまり、変更量を求めようとしている矩形領域の電荷蓄積時間と、右隣の矩形領域の電荷蓄積時間が同一である場合。変更量は、ゼロとなる。これは、両矩形領域の境界における輝度の段差はないと予測されることによる。
【００８２】
縦方向に隣接する矩形領域同士の比較による変更量の決定も上記と同様に行えばよい。
【００８３】
このようにして求められた変更量をもとに、各矩形領域ごとに、変更量同士を統計的に処理し、例えば平均値を求め、各画素セルの輝度のデータを補正する量を求めて、画像データを補正する。これによって、矩形領域間の輝度の差違は改善され、画像はより自然な印象を与え、同時にダイナミックレンジも改善された画像となる。
【００８４】
なお、矩形領域内で、矩形領域の境界に近づくにつれて補正の量を大きくし、矩形領域同士の接続をなめらかにするように補正量を変化させてもよい。
【００８５】
本実施形態では、デジタル信号処理部１０３において輝度情報に基づき、リセットタイミングを変化させる例を示したが、図１４に示す、撮像装置１００ｂのデジタル信号処理回路１０３内の焦点領域検出部１１０を用いて、焦点を合わせる際の画焦点ポイントが含まれる領域とそれ以外の領域においてリセットタイミングを変えてもよい。つまり、電荷蓄積時間を各矩形領域に含まれる被写体との距離と、撮像装置１００ｂの焦点距離との関係に基づいて変化させる。例えば、ストロボ撮影の際は、焦点を合わせる点においてはストロボ光が届きやすいため電荷蓄積時間を短くして、背景などについては長めにする。この場合は、あらかじめ調整されたタイミングに一意的にリセットタイミングを設定すればよい。
【００８６】
また、動きのある被写体部分の領域に対してリセットタイミングを変化させてもよい。この場合、動きのある部分を検出しその領域に対して電荷蓄積時間を短くすることにより被写体がぶれなく撮影できるようになる。
【００８７】
以上のように、センサ領域（受光部４１０）を矩形領域に分割して、矩形領域毎に一律の制御をおこなうように構成することにより、大きな回路規模の増加なしで矩形領域毎に電荷蓄積時間を制御することが可能となる。つまり、暗い部分は長めの電荷蓄積時間を確保し、明るい部分については短めに電荷蓄積時間をとることにより、一つのセンサ領域（受光部４１０）内において領域毎に露光時間を変えて撮影することが可能となり、その結果、撮影できるダイナミックレンジをひろげることが可能となる。
【００８８】
本発明の実施形態にかかる撮像素子１０２は、矩形領域単位で、画素に蓄積された電荷を出力する。よって、デジタル信号処理回路１０３において、デジタル信号に２次元的なフィルタ処理を施す場合（例えばデジタル信号に前処理を施す場合）であっても、１つの矩形領域に含まれる水平画素数（行方向画素数）×垂直方向（列方向）の段数分のラインメモリを備えることで上記フィルタ処理が可能である。そのため、ラインメモリの規模を小さくすることができる。
【００８９】
＜実施の形態２＞
図１５は撮像装置１００ａおよび１００ｂに用いられる本実施形態の撮像素子８８２の構成を示す図である。実施形態１における撮像素子１０２と構成の相違点は、図４および図６におけるシフトレジスタ４０２、４０５をそれぞれ、撮像素子制御部１０４から送信される矩形領域特定情報をデコードして、矩形領域を特定するデコーダ（ＤＥＣ）８０２、８０５に置き換えた点である。本実施形態においては、撮像素子制御部１０４は、上記出力に加え、矩形領域特定情報を、領域特定手段であるデコーダ８０２、８０５に出力する。
【００９０】
これらデコーダ８０２、８０５の動作について図１６を用いて説明する。
【００９１】
撮像の際、デジタル信号処理回路１０３において、各矩形領域について矩形領域輝度平均値を算出してその結果を撮像素子制御部１０４に通知するが、電荷蓄積時間の短い矩形領域の順に電荷の消去および電荷の読み出しが行われるように、電荷蓄積時間の短い矩形領域から順に矩形領域特定情報を送信して矩形領域を特定して、撮像素子制御部１０４にその矩形領域の輝度の情報および制御クロック信号の情報を送る。
【００９２】
矩形領域特定情報、輝度情報、および、制御クロック信号の情報を受け取った撮像素子制御部１０４は、撮像素子８８２へ、制御クロック信号の情報に基づくタイミングで、矩形領域特定情報およびクロック信号を、デコーダ８０２、８０５ならびに、シフトレジスタ４０１、４０４、４０７、４０８にタイミングを制御しながら送る。リセット制御は、実施の形態１のように、シフトレジスタ２つとセレクタ１つで構成されたリセット制御部に順次クロック信号を送ることでなされる。
【００９３】
第３信号である、矩形領域特定情報は、デコーダ８０２、８０５に入力される。この矩形領域特定情報は、矩形領域を特定するための情報をデジタル信号処理回路１０３でエンコードした信号である。デコーダ８０２、８０５は、この信号をデコードする。デコードされた矩形領域特定情報に基づき、デコーダ８０２、８０５は、出力の１つを決定し、セレクタ４０３、４０６に出力する。この出力によって、セレクタは電荷読み出しを行う矩形領域を決定し、画素シフト用シフトレジスタ４０１、４０４からの入力によって読み出しを行う画素を決定し、受光部４１０に出力し、電荷の読み出しを行う。
【００９４】
実施形態１における撮像装置１００ａおよび１００ｂの構成においては、リセットタイミングを前後に変化させて撮像を行っていた。それに対し、本実施形態においては、行選択レジスタ部４１１および列選択レジスタ部４１２のデコーダであるデコーダ８０２、８０５に領域の選択位置を指示するタイミングを制御して電荷蓄積時間を変化させる。そのため、図８（ｂ）に示すように、各矩形領域内における電荷の読み出しの順序は、実施の形態１と同じであるが、電荷の読み出しを行う矩形領域の順番は、撮像される画像の情報に基づいて自由に選択される。
【００９５】
電荷蓄積時間の短い領域を先に読み出すことにより、センサ全体の電荷の読み出し時間は短くなり、センサ全体の画素において最初に読み出される画素と、最後に読み出される画素との間には電荷蓄積開始時間のずれが抑制されることになる。その結果、動きがある被写体を撮影した場合、撮影画像の歪みは抑制されることになる。
【００９６】
上記以外の構成、および、制御、ならびに、補正処理については、実施の形態１と同様に行えばよい。
【００９７】
以上のように、センサ領域（受光部４１０）を矩形領域に分割して、矩形領域毎に一律の制御をおこなうに構成することにより、大きな回路規模増加なしで矩形領域毎に電荷蓄積時間を制御することが可能となる。また、電荷蓄積時間の短い領域順に読み出すことにより、画素毎に電荷の消去と電荷の出力を制御して電荷蓄積時間を変えられる構成をとる撮像素子に特有な画像の歪みを抑制することが可能となる。
【００９８】
＜実施の形態３＞
図１７は、本実施形態による、撮像装置１００ｃの構成を示すブロック図である。撮像装置１００ｃは、先の、第１、第２の実施形態による撮像装置１００ａ、１００ｂと実質的に同等である。但し、撮像素子７０２は、２チャンネルの出力を有する。よって、撮像素子７０２からＡＤＣ１０８への出力、および、ＡＤＣ１０８からデジタル信号処理回路１０３への出力は、それぞれ２チャンネル構成である。ＡＤＣ１０８において信号を適切にミックスすれば、ＡＤＣ１０８からデジタル信号処理回路１０３への出力は、１チャンネルでもよい。２チャンネルの出力を備えることで、より高速に撮像により得た情報を伝送することができる。
【００９９】
図１８は、本実施形態による撮像素子７０２の構成を示す図である。撮像素子７０２の受光部４１０は、撮像素子１０２および８８２の受光部４１０と同等である。受光部４１０には、行選択レジスタ部７１１、列選択レジスタ部７１２、および、リセット制御レジスタ部７１３が接続される。行選択レジスタ部７１１は、撮像素子１０２の行選択レジスタ部４１１と同等の構成を有する。行選択レジスタ部７１１は、領域特定手段であるシフトレジスタ７０２、ならびに、第１および第２出力指示手段であるシフトレジスタ７０１およびセレクタ７０３を有する。
【０１００】
列選択レジスタ部７１２およびリセット制御レジスタ部７１３の構成は、第１の実施の形態における構成と次に説明する点で異なる。
【０１０１】
列選択レジスタ部７１２は、２つの列選択ユニット７１２ａ、７１２ｂを有する。列選択ユニット７１２ａは、Ｋ／２段のシフトレジスタ７０４ａ即ち第１出力指示手段、Ｌ段のシフトレジスタ７０５ａ即ち領域特定手段、および、２つのシフトレジスタ７０４ａおよび７０５ａと接続するセレクタ７０６ａ即ち第１出力指示手段を有する。セレクタ７０６ａは、Ｋ×Ｌ／２個の出力を有する。これらセレクタ７０６ａの出力は、受光部４１０において、同じ列（長手方向）に含まれる画素と接続する配線に接続される。列選択ユニット７１２ｂも、列選択ユニット７１２ａと同等の構成を有する。シフトレジスタ７０４ｂ即ち第２出力指示手段は、Ｋ／２段のシフトレジスタであり、シフトレジスタ７０５ｂ即ち領域特定手段は、Ｌ段のシフトレジスタであり、セレクタ７０６ｂ即ち第２出力指示手段は、２つのシフトレジスタ７０４ｂおよび７０５ｂと接続する、Ｋ×Ｌ／２個の出力を有するセレクタである。受光部４１０において、同一列に含まれる画素と接続する配線はそれぞれ、セレクタ７０６ａの出力およびセレクタ７０６ｂの出力と、順に交互に接続される。本実施形態においては、上から順に、奇数番列の画素列即ち第１画素列と接続する配線は、セレクタ７０６ａの出力に順番に接続され、偶数番列の画素列即ち第２画素列と接続する配線は、セレクタ７０６ｂの出力に順番に接続される。
【０１０２】
他方、リセット制御レジスタ部７１３も、２つのリセット・ユニット７１３ａ、７１３ｂを有する。リセット・ユニット７１３ａは、Ｋ／２段のシフトレジスタ７０７ａ即ち第１開始指示手段、Ｌ段のシフトレジスタ７０８ａ即ち領域特定手段、および、２つのシフトレジスタ７０７ａおよび７０８ａと接続するセレクタ７０９ａ即ち第１開始指示手段を有する。セレクタ７０９ａは、Ｋ×Ｌ／２個の出力を有する。これらセレクタ７０９ａの出力は、受光部４１０の同一列に含まれる画素と接続する配線に接続される。リセット・ユニット７１３ｂも、リセット・ユニット７１３ａと同等の構成を有する。シフトレジスタ７０７ｂ即ち第２開始指示手段は、Ｋ／２段のシフトレジスタであり、シフトレジスタ７０８ｂ即ち領域特定手段は、Ｌ段のシフトレジスタであり、セレクタ７０９ｂ即ち第２開始指示手段は、２つのシフトレジスタ７０７ｂおよび７０８ｂと接続する、Ｋ×Ｌ／２個の出力を有するセレクタである。受光部４１０において、同一列に含まれる画素と接続する配線はそれぞれ、セレクタ７０９ａの出力およびセレクタ７０９ｂの出力と、順に交互に接続される。本実施形態においては、上から順に、奇数番列の画素列即ち第１画素列と接続する配線は、セレクタ７０９ａの出力に順番に接続され、偶数番列の画素列即ち第２画素列と接続する配線は、セレクタ７０９ｂの出力に順番に接続される。
【０１０３】
本実施形態による撮像素子７０２の出力は、２チャンネル構成である。第１出力チャンネルは、アンプ７０ａを備え、列選択ユニット７１２ａと接続する画素に蓄積された電荷を出力するように構成される。他方、第２出力チャンネルは、アンプ７０ｂを備え、列選択ユニット７１２ｂと接続する画素に蓄積された電荷を出力するように構成される。
【０１０４】
図１７に戻り、撮像素子７０２に撮像を実行させる制御手段である撮像素子制御部１０４は、先の実施形態と同様、受光部の矩形領域毎に電荷蓄積時間（露光時間）を制御する。本実施形態においては、さらに、図１８に示すように、撮像制御部１０４は、デジタル信号処理回路１０３から入力される輝度平均値等の情報に基づいて、矩形領域毎に、行選択レジスタ部７１１、ならびに、列選択ユニット７１２ａ、列選択ユニット７１２ｂ、リセット・ユニット７１３ａ、および、リセット・ユニット７１３ｂをそれぞれ独立に制御することができる。
【０１０５】
このような構成により、撮像素子７０２では、受光部４１０の同一の矩形領域内においても、奇数番目の列に含まれる画素と、偶数番目の列に含まれる画素とで、電荷蓄積時間（露光時間）を変えて撮像することができる。つまり、一回の撮像において、相対的に長い露光時間が与えられる画素の列と、相対的に短い露光時間が与えられる画素の列を、列方向に（縦方向に）交互に配して撮像を行うことができる。よって、相対的に長い露光時間の画素と相対的に短い露光時間の画素が列方向に（縦方向に）１画素単位で現われる。画素列単位で交互に現われる画素の濃淡は、人間の目には視認されにくい。そのため、人の目には、自然な画像と映り、ダイナミックレンジの改善に寄与する。
【０１０６】
図１９は、本実施形態による撮像素子７０２における蓄積した電荷の読み出しの順序を説明する図である。受光部４１０は、行方向（長手方向）にＮ個、列方向（縦方向）にＬ個の矩形領域が配置され、各矩形領域は、それぞれ、Ｍ×Ｋ個の画素を有する。奇数番目の列に含まれる画素は、白抜きの正方形で表し、他方、偶数番目の列に含まれる画素は、ハッチングを施した正方形で表している。
【０１０７】
最初に、矩形領域（１・１）の第１行第１列の画素（図中最も左上の画素）から順に同一列の画素の電荷が読み出され、矩形領域（１・１）の第１列の最後行の画素の読み出しに続いて、第１行第３列の画素が読み出される。読み出された画素は、第１出力チャンネルよりＡＤＣ１０８に出力される。
【０１０８】
上記蓄積電荷の読み出しとは独立に、矩形領域（１・１）の第１行第２列の画素から順に同一列の画素の電荷が読み出され、矩形領域（１・１）の第２列の最後行の画素の読み出しに続いて、第１行第４列の画素が読み出される。読み出された画素は、第２出力チャンネルよりＡＤＣ１０８に出力される。
【０１０９】
つまり、奇数列に含まれる画素の電荷読み出しと、偶数列に含まれる画素の電荷読み出しとは、実質的に同時に行うことができる。ほぼ同時に読み出される画素の電荷蓄積時間（露光時間）は、リセット・ユニット７１３ａとリセット・ユニット７１３ｂの制御のタイミングを変えることにより、変化させることが可能である。なお、奇数列に含まれる画素に蓄積される電荷の読み出しと、偶数列に含まれる画素に蓄積される電荷の読み出しとを同時に行わなくてもよい。また、列選択ユニット７１２ａと、列選択ユニット７１２ｂの制御のタイミングを変えることでも、同様に、電荷蓄積時間（露光時間）を、偶数列に含まれる画素と奇数列に含まれる画素とで変えて撮像することが可能である。第１出力チャンネルの出力のタイミングと第２出力チャンネルの出力のタイミングは、同期する必要はなく、それぞれが独立したタイミングで読み出した電荷量に関する情報をＡＤＣ１０８に出力すればよい。
【０１１０】
矩形領域（１・１）に含まれる画素に蓄積された電荷の読み出しが終わると、次に矩形領域（２・１）の電荷読み出しを開始する。矩形領域（２・１）の電荷蓄積時間と、矩形領域（１・１）の電荷蓄積時間とは、先の実施形態と同様、変化させることができる。また、その変化量を、奇数列に含まれる画素の電荷蓄積時間と偶数列に含まれる画素の電荷蓄積時間とで変えることもできる。
【０１１１】
矩形領域（Ｎ・１）の電荷読み出しを完了すると、次に、矩形領域（１・２）の電荷読み出しを開始する。同様にして、矩形領域（Ｎ・Ｌ）までの電荷読み出しを完了すると、一の撮像のための電荷読み出しは、完了する。
【０１１２】
また、奇数列もしくは偶数列、または、奇数列および偶数列に含まれる画素の電荷の読み出しを、間引いて読み出すことも可能である。つまり、電荷量の出力速度を変化させることも可能である。このことは、行選択レジスタ部７１１のシフトレジスタ７０１の、電荷読みだし間のシフト段数を２以上に設定することで容易に実現できる。電荷を読み出す画素を間引いた撮像は、一回の撮像にかかる時間を短縮し、動きのある被写体を撮像する場合の画像の歪みを抑制する効果がある。
【０１１３】
本実施形態による撮像素子７０２では、列選択レジスタ部７１２と、リセット制御レジスタ部７１３を、それぞれ複数のユニット（７１２ａ、７１２ｂ、および、７１３ａ、７１３ｂ）で構成している。なお、変形例として、行選択レジスタ部７１１と、リセット制御レジスタ部７１３を複数のユニットで構成してもよい。また、構成可能なユニットの数は、２つに限定されない。３つ以上のユニットを備え、ユニット数と同数の出力チャンネルを備えた撮像素子を構成することも可能である。
【０１１４】
また、配線規模は、実施の形態１および実施の形態２と同等程度に抑えられ、シフトレジスタおよびセレクタの規模も実施の形態１および実施の形態２と同等に抑えることが可能である。
【０１１５】
なお上記以外の構成、および、制御、ならびに、補正処理については、実施の形態１と同様に行えばよい。
【０１１６】
＜実施の形態４＞
図２０は、本実施形態による撮像装置１００ｄの構成を示すブロック図である。撮像装置１００ｄは、先の第１、第２、第３の実施形態による撮像装置１００ａ、１００ｂ、１００ｃと実質的に同等である。但し、撮像素子９０２は、４チャンネルの出力を有する。よって、撮像素子９０２からＡＤＣ１０８への出力、および、ＡＤＣ１０８からデジタル信号処理回路１０３への出力は、それぞれ４チャンネル構成である。ＡＤＣ１０８において信号を適切にミックスすれば、ＡＤＣ１０８からデジタル信号処理回路１０３への出力は、１チャンネルでもよい。４チャンネルの出力を備えることで、さらに高速に撮像により得た情報を伝送することができる。
【０１１７】
図２１は、撮像素子９０２の構成を示す図である。撮像素子９０２の受光部４１０は、撮像素子１０２、８８２、７０２の受光部４１０と同等である。但し、撮像素子９０２においては、受光部４１０にある複数の矩形領域は、Ｐ個（Ｐは２以上の整数）の、グループに区分けされる。本実施形態では４個（即ちＰ＝４）のグループに区分けされる。これら複数のグループをグループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄとする。各グループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄは、複数の矩形領域を含む。例えば、受光部４１０に１００個の矩形領域があり、４個のグループに区分けするならば、各グループは２５個の矩形領域を含む。なお、複数のグループに含まれる矩形領域の数は、互いに同数でよいし、異なる数でもよい。また、あるグループに含まれる矩形領域が１個であってもよい。これら、グループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄなる区分は、撮像素子９０２の備える４チャンネルの出力と対応する。同一のグループに含まれる画素に蓄積された電荷は、同一の出力チャンネルから出力される。グループ４１０ａに含まれる画素に蓄積された電荷は、アンプ９０ａを備える第１出力チャンネルから出力され、ＡＤＣ１０８へ入力される。同様に、グループ４１０ｂ、４１０ｃ、グループ４１０ｄに含まれる画素に蓄積された電荷はそれぞれ、アンプ９０ｂ、９０ｃ、９０ｄを備える第２、第３、第４出力チャンネルから出力され、ＡＤＣ１０８へ入力される。受光部４１０には、行選択レジスタ部９１１、列選択レジスタ部９１２、および、リセット制御レジスタ部９１３が接続される。行選択レジスタ部９１１は、２つの行選択ユニット９１１ａ、９１１ｂを有する。行選択ユニット９１１ａは、Ｍ段のシフトレジスタ９０１ａ即ち出力指示手段、Ｎ／２段のシフトレジスタ９０２ａ即ち領域特定手段、および、２つのシフトレジスタ９０１ａおよび９０２ａと接続するセレクタ９０３ａ即ち出力指示手段を有する。セレクタ９０３ａは、Ｍ×Ｎ／２個の出力を有する。これらセレクタ９０３ａの出力は、受光部４１０において、同じ行（縦方向）に含まれる画素と共通に接続している配線に接続される。行選択ユニット９１１ｂも、行選択ユニット９１１ａと同等の構成を有する。出力指示手段であるシフトレジスタ９０１ｂは、Ｍ段のシフトレジスタであり、領域特定手段であるシフトレジスタ９０２ｂは、Ｎ／２段のシフトレジスタであり、出力指示手段であるセレクタ９０３ｂは、２つのシフトレジスタ９０１ｂおよび９０２ｂと接続する、Ｍ×Ｎ／２個の出力を有するセレクタである。
【０１１８】
受光部４１０のグループ４１０ａ、４１０ｃにおいて、縦方向（行方向）に並んだ画素は、セレクタ９０３ａの出力を伝える配線の１つと共通に接続される。同様に、グループ４１０ｂ、４１０ｄにおいて、縦方向に並ぶ画素は、セレクタ９０３ｂの出力を伝える配線の１つと共通に接続される。
【０１１９】
列選択レジスタ部９１２は、２つの列選択ユニット９１２ａ、９１２ｂを有する。列選択用ユニット９１２ａは、Ｋ段のシフトレジスタ９０４ａ即ち出力指示手段、Ｌ／２段のシフトレジスタ９０５ａ即ち領域特定手段、および、２つのシフトレジスタ９０４ａおよび９０５ａと接続するセレクタ９０６ａ即ち出力指示手段を有する。セレクタ９０６ａは、Ｋ×Ｌ／２個の出力を有する。これらセレクタ９０６ａの出力は、受光部４１０において、同じ列（長手方向）に含まれる画素と共通に接続する配線に接続される。列選択ユニット９１２ｂも、列選択ユニット９１２ａと同等の構成を有する。出力指示手段であるシフトレジスタ９０４ｂは、Ｋ段のシフトレジスタであり、領域特定手段であるシフトレジスタ９０５ｂは、Ｌ／２段のシフトレジスタであり、出力指示手段であるセレクタ９０６ｂは、２つのシフトレジスタ９０４ｂおよび９０５ｂと接続する、Ｋ×Ｌ／２個の出力を有するセレクタである。
【０１２０】
受光部４１０のグループ４１０ａ、４１０ｂにおいて、長手方向（列方向）に並んだ画素は、セレクタ９０６ａの出力を伝える配線の１つと共通に接続される。同様に、グループ４１０ｃ、４１０ｄにおいて、長手方向に並ぶ画素は、セレクタ９０６ｂの出力を伝える配線の１つと共通に接続される。
【０１２１】
リセット制御レジスタ部９１３も、２つのリセット・ユニット９１３ａ、９１３ｂを有する。リセット・ユニット９１３ａは、Ｋ段のシフトレジスタ９０７ａ即ち開始指示手段、Ｌ／２段のシフトレジスタ９０８ａ即ち領域特定手段、および、２つのシフトレジスタ９０７ａおよび９０８ａと接続するセレクタ９０９ａ即ち開始指示手段を有する。セレクタ９０９ａは、Ｋ×Ｌ／２個の出力を有する。これらセレクタ９０９ａの出力は、受光部４１０の同一列に含まれる画素と共通に接続する配線に接続される。リセット・ユニット９１３ｂも、リセット・ユニット９１３ａと同等の構成を有する。開始指示手段であるシフトレジスタ９０７ｂは、Ｋ段のシフトレジスタであり、領域特定手段であるシフトレジスタ９０８ｂは、Ｌ／２段のシフトレジスタであり、開始指示手段であるセレクタ９０９ｂは、２つのシフトレジスタ９０７ｂおよび９０８ｂと接続する、Ｋ×Ｌ／２個の出力を有するセレクタである。
【０１２２】
受光部４１０のグループ４１０ａ、４１０ｂにおいて、長手方向（列方向）に並んだ画素は、セレクタ９０９ａの出力を伝える配線の１つと共通に接続される。同様に、グループ４１０ｃ、４１０ｄにおいて、長手方向に並ぶ画素は、セレクタ９０９ｂの出力を伝える配線の１つと共通に接続される。
【０１２３】
本実施形態による撮像素子９０２の出力は、４チャンネル構成である。第１出力チャンネルは、アンプ９０ａを備え、グループ４１０ａに含まれる画素に蓄積された電荷を出力するように構成される。同様に、第２、第３、第４出力チャンネルはそれぞれ、アンプ９０ｂ、９０ｃ、アンプ９０ｄを備え、グループ４１０ｂ、４１０ｃ、４１０ｄに含まれる画素に蓄積された電荷を出力するように構成される。
【０１２４】
図２０に戻り、撮像素子９０２に撮像を実行させる制御手段である撮像素子制御部１０４は、先の実施形態と同様に、受光部の矩形領域毎に電荷蓄積時間（露光時間）を制御する。本実施形態においては、さらに、図２１に示すように、撮像制御部１０４は、デジタル信号処理回路１０３から入力される輝度平均値等の情報に基づいて、矩形領域毎に、行選択ユニット９１１ａ、９１１ｂ、列選択ユニット９１２ａ、９１２ｂ、リセット・ユニット９１３ａ、９１３ｂをそれぞれ独立に制御することができる。
【０１２５】
このような構成により、撮像素子９０２では、受光部４１０の矩形領域毎に電荷蓄積時間（露光時間）を変えて撮像することができるのみならず、グループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄ毎に撮像のタイミングおよび電荷蓄積時間を独立に制御することができる。つまり、一回の撮像において、４つのグループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄに蓄積された電荷の読み出しを独立して行うことが可能である。
【０１２６】
図２２は、本実施形態による撮像素子９０２における、蓄積した電荷の読み出しの順序を説明する図である。受光部４１０は、行方向（長手方向）にＮ個、列方向（縦方向）にＬ個の矩形領域が配列され、各矩形領域は、Ｍ×Ｋ個の画素を有する。また、グループ４１０ａは、行方向に（Ｊ−１）個、列方向に（Ｉ−１）個の矩形領域を含む。つまり、グループ４１０ａは、（（Ｊ−１）×（Ｉ−１））×（Ｍ×Ｋ）個の画素を含む。
【０１２７】
先ず、矩形領域（ａ・１・１）の第１行第１列の画素（図中最も左上の画素）から順に同一列の画素の電荷が読み出され、矩形領域（ａ・１・１）の第１列の最後行の画素の読み出しに続いて、第１行第２列の画素が読み出される。読み出された画素は、第１出力チャンネルよりＡＤＣ１０８に出力される。
【０１２８】
上記蓄積電荷の読み出しと独立して、矩形領域（ｂ・１・１）、（ｃ・１・１）、および、（ｄ・１・１）の第１行第１列の画素から順に同一列の画素の電荷が読み出され、矩形領域（ｂ・１・１）、（ｃ・１・１）、および、（ｄ・１・１）の第１列の最後行の画素の読み出しに続いて、第１行第２列の画素が読み出される。読み出された画素はそれぞれ、第２、第３、第４出力チャンネルよりＡＤＣ１０８に出力される。
【０１２９】
グループ４１０ａにおいて矩形領域（ａ・１・１）に含まれる画素に蓄積された電荷の読み出しが終わると、次に矩形領域（ａ・２・１）の電荷読み出しを開始する。矩形領域（ａ・２・１）の電荷蓄積時間と、矩形領域（ａ・１・１）の電荷蓄積時間とは、先の実施形態と同様、変化させることができる。矩形領域（ａ・Ｊ−１・１）の電荷読み出しを完了すると、次に、矩形領域（ａ・１・２）の電荷読み出しを開始する。矩形領域（ａ・Ｊ−１・Ｉ−１）までの電荷読み出しを完了すれば、一回の撮像のための、グループ４１０ａに含まれる画素に蓄積した電荷読み出しが完了する。同様に、グループ４１０ｂ、４１０ｃ、４１０ｄにおいて、画素に蓄積した電荷の読み出しはそれぞれ、矩形領域（ｂ・１・１）、（ｃ・１・１）、（ｄ・１・１）から開始され、グループ４１０ａにおける蓄積電荷の読み出しと同様の順序に沿って蓄積電荷の読み出しが実行される。
【０１３０】
つまり、グループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄに含まれる画素の蓄積電荷読み出しは、実質的に同時に行うことができる。そのため、一回の撮像にかかる時間がさらに短縮され、動的な被写体を撮像する際に生じる歪みを低減することができる。
【０１３１】
本実施形態による撮像素子９０２においても、リセット用レジスタ部７１３の出力するリセット信号のタイミングを矩形領域毎に変化させて、電荷蓄積時間（露光時間）を変化させることができる。行および列選択ユニット９１１ａ、９１１ｂ、および、９１２ａ、９１２ｂの制御のタイミングを変えることでも、同様に、電荷蓄積時間を変化させることができる。第１、第２、第３、第４出力チャンネルは、それぞれ独立してＡＤＣ１０８に入力されるため、特に、各出力チャンネルの出力のタイミングを同期化する必要はなく、それぞれが独立したタイミングで読み出した電荷量に関する情報をＡＤＣ１０８に出力すればよい。
【０１３２】
また、画素の電荷の読み出しを、間引いて読み出すことも可能である。つまり、グループ４１０ａ、４１０ｂ、４１０ｃ、４１０ｄ毎に、電荷量の出力速度を変化させることができる。このことは、シフトレジスタ９０１ａ、９０１ｂ、および、９０４ａ、９０４ｂのいずれかの、電荷読みだしのシフト段数を２以上に設定することで容易に実現できる。電荷を読み出す画素を間引いた撮像は、一回の撮像にかかる時間を一層短縮する効果がある。
【０１３３】
特定のエリア（例えば被写体の主要部が含まれるエリア）のみ、全ての画素について蓄積された電荷を読み出し、それ以外のエリアにおいては蓄積電荷の読み出しを行う画素を間引くことも可能である。間引かれた画素、つまり、電荷蓄積量に関する情報が伝達されなかった画素の情報については、その画素の近傍の画素の出力を用いてデジタル信号処理回路１０３にて補間生成し、メモリ１０６に記録すればよい。ここで、被写体の主要部とは、撮像された被写体像のうち操作者が特に重要であると考えていると推測される、被写体の部分を指す。例えば、被写体の主要部とは、合焦状態にある被写体の部分である。この場合、合焦状態にある被写体像を含むエリアでは、全ての画素について蓄積された電荷を読み出し、非合焦状態にある被写体像を多く含むエリアでは、間引いて電荷を読み出せばよい。ここでエリアとは、１つまたは複数の矩形領域から構成される、受光部４１０内の部分である。合焦状態および非合焦状態の区別、つまり合焦状態の判別は、デジタル信号処理回路１０３の焦点領域検出部１１０において行えばよい。このようにすることで、高画質でありながら迅速な撮像が可能である。
【０１３４】
本実施形態による撮像素子９０２では、行選択用レジスタ部９１１、列選択レジスタ部９１２と、リセット制御レジスタ部９１３を、それぞれ２つのユニット（９１１ａ、９１１ｂ、および、９１２ａ、９１２ｂ、および、９１３ａ、９１３ｂ）で構成している。なお、変形例として、行選択レジスタ部９１１、列選択レジスタ部９１２、および、リセット制御レジスタ部７１３をそれぞれ、３つ以上のユニットで構成してもよい。３つ以上のユニットを備え、６チャンネル以上の出力チャンネルを備えた撮像素子を構成することも可能である。
【０１３５】
また、配線規模は、実施の形態１および実施の形態２と同等程度に抑えられ、シフトレジスタおよびセレクタの規模も実施の形態１、実施の形態２、実施の形態３と同等に抑えることが可能である。
【０１３６】
なお上記以外の構成、および、制御、ならびに、補正処理については、実施の形態１と同様に行えばよい。
【産業上の利用可能性】
【０１３７】
本発明は今後あらゆるところで採用されると予想されるＭＯＳ型撮像素子を有する電子機器全般に採用されるものであって、簡単な構成で高ダイナミックレンジでの撮像を提供するものであり、今後ますます多くの用途で使用されることになる。
【図面の簡単な説明】
【０１３８】
【図１】従来のＭＯＳ型撮像素子の構成を示す図
【図２】本発明に係る撮像装置の構成を示す図
【図３】実施形態１に係るＭＯＳ型撮像素子の構成を説明する構成図
【図４】実施形態１に係るＭＯＳ型撮像素子の制御を説明する構成図
【図５】実施形態１に係るＭＯＳ型撮像素子の制御の説明する構成図
【図６】実施形態１に係るＭＯＳ型撮像素子の制御の詳細を説明する構成図
【図７】撮像素子受光部と矩形領域との関係を示す概念図
【図８】電荷の消去および電荷の出力の順序を説明する図
【図９】電荷の蓄積が開始されるタイミングと蓄積された電荷が転送されるタイミングの関係を示す図
【図１０】各画素における、リセットタイミングと行・列選択タイミングの関係、ならびに、各画素間のタイミングの関係を示す図
【図１１】輝度に関する情報の算出における３色の画素の構成を説明する概念図
【図１２】輝度情報とリセットタイミングとの関係を示す概念図
【図１３】矩形領域間の輝度を補正する方法を説明する概念図
【図１４】本発明に係る撮像装置の構成を示す図
【図１５】実施形態２に係るＭＯＳ型撮像素子の制御を説明する構成図
【図１６】実施形態２に係るＭＯＳ型撮像素子の制御の詳細を説明する構成図
【図１７】実施形態３に係る撮像装置の構成を示す図
【図１８】実施形態３に係るＭＯＳ型撮像素子の制御を説明する構成図
【図１９】電荷の消去および電荷の出力の順序を説明する図
【図２０】実施形態４に係る撮像装置の構成を示す図
【図２１】実施形態４に係るＭＯＳ型撮像素子の制御を説明する構成図
【図２２】電荷の消去および電荷の出力の順序を説明する図
【符号の説明】
【０１３９】
１００ａ、１００ｂ、１００ｃ、１００ｄ  ・・・  撮像装置
１０１  ・・・  撮像レンズ
１０２、８８２、７０２、９０２  ・・・  撮像素子
１０３  ・・・  デジタル信号処理回路
１０４  ・・・  撮像素子制御部
１０５  ・・・  レンズ制御部
１０６  ・・・  メモリ部
１０７  ・・・  記録部
１０８  ・・・  ＡＤＣ
１０９  ・・・  矩形領域平均輝度算出部
１１０  ・・・  焦点領域検出部
１１  ・・・  画素
１２、４１１、７１１、９１１  ・・・  行選択レジスタ部
１３、４１２、７１２、９１２  ・・・  列選択レジスタ部
１４、４１３、７１３、９１３  ・・・  リセット制御レジスタ部
９１１ａ、９１１ｂ  ・・・  行選択ユニット
７１２ａ、９１２ａ、７１２ｂ、９１２ｂ  ・・・  列選択ユニット
７１３ａ、９１３ａ、７１３ｂ、９１３ｂ  ・・・  リセット・ユニット
７０ａ、７０ｂ、９０ａ、９０ｂ、９０ｃ、９０ｄ  ・・・  アンプ
４０１、４０４、４０７、７０１、７０４ａ、７０４ｂ、７０７ａ、７０７ｂ、９０１ａ、９０１ｂ、９０４ａ、９０４ｂ、９０７ａ、９０７ｂ  ・・・  画素シフト用シフトレジスタ
４０２、４０５、４０８、７０２、７０５ａ、７０５ｂ、７０８ａ、７０８ｂ、９０２ａ、９０２ｂ、９０５ａ、９０５ｂ、９０８ａ、９０８ｂ  ・・・  矩形領域シフト用シフトレジスタ
８０２、８０５  ・・・  デコーダ
４０３、４０６、４０９、７０３、７０６ａ、７０６ｂ、７０９ａ、７０９ｂ、９０３ａ、９０３ｂ、９０６ａ、９０６ｂ、９０９ａ、９０９ｂ  ・・・  セレクタ
４１０  ・・・  受光部
４１０ａ、４１０ｂ、４１０ｃ、４１０ｄ  ・・・  グループ
【図１】
2006157862.tif 000004
【図２】
2006157862.tif 000005
【図３】
2006157862.tif 000006
【図４】
2006157862.tif 000007
【図５】
2006157862.tif 000008
【図６】
2006157862.tif 000009
【図７】
2006157862.tif 000010
【図８】
2006157862.tif 000011
【図９】
2006157862.tif 000012
【図１０】
2006157862.tif 000013
【図１１】
2006157862.tif 000014
【図１２】
2006157862.tif 000015
【図１３】
2006157862.tif 000016
【図１４】
2006157862.tif 000017
【図１５】
2006157862.tif 000018
【図１６】
2006157862.tif 000019
【図１７】
2006157862.tif 000020
【図１８】
2006157862.tif 000021
【図１９】
2006157862.tif 000022
【図２０】
2006157862.tif 000023
【図２１】
2006157862.tif 000024
【図２２】
2006157862.tif 000025