(57)【要約】【課題】  差動増幅回路を具備する誤差増幅ユニットを備えた定電圧回路で、差動増幅回路の基準電圧側の入力電圧を出力電圧側の入力電圧よりも、高くするオフセット電圧を設定し、定電圧回路の帰還ループを安定に動作させる定電圧回路を提供する。【解決手段】  差動増幅回路の基準電圧Ｖｒｅｆ側の入力回路のＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２を、差動増幅回路の出力電圧側の入力回路のＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高く設定し、帰還ループの安定動作が可能になり、ＭＯＳＦＥＴ、Ｍ７、Ｍ８からなる増幅回路で、誤差増幅ユニットの利得を高め、差動増幅回路のバイアス電流を、ＭＯＳＦＥＴ、Ｍ９〜Ｍ１１により、出力電流ＩＬに対応して変更し、低消費電流化を維持しながら、高速応答状態で高精度の定電圧出力動作を行なうことが可能になる。【選択図】  図１
2006099378.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路を備え、該差動増幅回路の第１の入力端子から入力される基準電圧源からの基準電圧と、前記差動増幅回路の第２の入力端子から入力される出力電圧とを、所定バイアス電流条件下で比較し、前記出力電圧を修正制御する誤差信号を出力する誤差増幅ユニットと、
該誤差増幅ユニットからの前記誤差信号に基づき、前記出力電圧を修正制御する出力電圧制御トランジスタと、
該出力電圧制御トランジスタの出力電流に基づいて、前記差動増幅回路のバイアス電流を変更するバイアス電流変更手段と
を備えた定電圧回路に対して、
前記差動増幅回路の入力電圧を、前記第１の入力端子側で、前記第２の入力端子側よりも高く設定して、前記差動増幅回路の入力にオフセット電圧を設定するオフセット電圧設定手段が、さらに設けられていることを特徴とする定電圧回路。
【請求項２】
誤差増幅ユニットに、差動増幅回路の出力信号を増幅する増幅回路がさらに設けられていることを特徴とする請求項１記載の定電圧回路。
【請求項３】
出力電圧制御トランジスタの出力電流に対応して、増幅回路の負荷電流を変更する負荷電流変更手段が、さらに設けられていることを特徴とする請求項２記載の定電圧回路。
【請求項４】
オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とする請求項１ないし請求項３の何れかに記載の定電圧回路。
【請求項５】
オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とする請求項１ないし請求項３の何れかに記載の定電圧回路。
【請求項６】
オフセット電圧設定手段が、第１の入力回路のＭＯＳＦＥＴと第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせることにより素子特性を変更することを特徴とする請求項５記載の定電圧回路。
【請求項７】
オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とする請求項１ないし請求項３の何れかに記載の定電圧回路。
【請求項８】
オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とする請求項１ないし請求項３の何れかに記載の定電圧回路。
【請求項９】
オフセット電圧設定手段が、第１の入力段能動負荷回路のＭＯＳＦＥＴと、第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせることにより素子特性を変更することを特徴とする請求項８記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力化され高応答速度で安定に高精度の定電圧を出力する定電圧回路に関する。
【背景技術】
【０００２】
近年の何年かの間に、携帯電話やデジタルカメラなどの電池を電源とする携帯機器が、急速な普及速度で広く使用されるようになり、電源となる電池の作動時間を延長するために、携帯機器に使用される各種回路の省電力化が進められている。これに対応して、誤差増幅回路を具備する定電圧回路においても、誤差増幅回路を対象とする省電力化が検討されているが、誤差増幅回路の消費電流を低減すると、定電圧回路の負荷変動や入力電圧の変動に対する応答速度が低下し、特に出力電流が大きい場合にこの傾向が強く現れ、誤差増幅回路の消費電流の低減は、簡単に行なうことは難しい。一方、定電圧回路の負荷は、動作状態に応じて軽負荷から重負荷まで変化するが、誤差増幅回路のバイアス電流は、重負荷を基準に設定されているために、軽負荷時にはオーバースペックになっていた。
【０００３】
この問題を解決するために、後記する特許文献１には、出力電流に対応して、誤差増幅回路のバイアス電流を変化させることにより、低消費電流化と高速応答性とを両立させようとするボルテージ・レギュレータが開示されている。
特許文献１に開示されているこの種の定電圧回路は、図４に示すように、誤差増幅回路としては、ＭＯＳＦＥＴ、Ｍ２からＭ６で構成される差動増幅回路が使用されており、ここで、ＭＯＳＦＥＴ、Ｍ２、Ｍ３は、差動増幅回路の入力トランジスタであり、ＭＯＳＦＥＴ、Ｍ２のゲートには、基準電圧Ｖｒｅｆが入力され、ＭＯＳＦＥＴ、Ｍ３のゲートには、出力電圧Ｖｏｕｔが、分圧抵抗Ｒ１、Ｒ２で分圧された電圧が入力されている。
また、ＭＯＳＦＥＴ、Ｍ６のゲートには、基準電圧Ｖｒｅｆが印加されているので、ＭＯＳＦＥＴ、Ｍ６のドレイン電流Ｉｄ６は定電流となり、この定電流Ｉｄ６が差動増幅回路の固定バイアス電流となっている。
【０００４】
ＭＯＳＦＥＴ、Ｍ９は、ＭＯＳＦＥＴからなる出力制御トランジスタＭ１と、ゲートとソースが共通接続され、ＭＯＳＦＥＴ、Ｍ９と出力制御トランジスタＭ１とは、カレントミラー回路を構成している。このために、ＭＯＳＦＥＴ、Ｍ９のドレイン電流Ｉｄ９は出力電流ＩＬに比例することになり、また、ドレイン電流Ｉｄ９は、ＭＯＳＦＥＴ、Ｍ１０のドレイン電流Ｉｄ１０ともなっている。ところで、ＭＯＳＦＥＴ、Ｍ１１は、ＭＯＳＦＥＴ、Ｍ１０とカレントミラー回路を構成しているので、ＭＯＳＦＥＴ、Ｍ１１のドレイン電流Ｉｄ１１も出力電流ＩＬに比例することになる。
【０００５】
このようにして、ＭＯＳＦＥＴ、Ｍ１１のドレイン電流Ｉｄ１１も差動増幅回路のバイアス電流となるので、出力電流ＩＬが増加するに従って、差動増幅回路のバイアス電流Ｉｄ６＋Ｉｄ１１が増加することになる。
従って、出力電流ＩＬが少ない場合には、差動増幅回路のバイアス電流Ｉｄ６＋Ｉｄ１１が減少して、低消費電流化が実現され、出力電流ＩＬが増加すると、バイアス電流Ｉｄ６＋Ｉｄ１１が増加し、高速応答動作が可能になる。
【特許文献１】特開平３−１５８９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に開示された定電圧回路では、バイアス電流Ｉｄ６＋Ｉｄ１１が変化することにより、差動増幅回路の入力オフセット電圧が基準電圧Ｖｒｅｆ側に比して、出力電圧の帰還側が高い場合には、帰還ループが非常に不安定になる。バイアス電流Ｉｄ６＋Ｉｄ１１が一定の場合に、出力電流がＩＬが増加すると、差動増幅回路の入力オフセット電圧は、基準電圧Ｖｒｅｆ側に比して、出力電圧の帰還側が低下することになる。また、差動増幅回路の入力オフセット電圧が設定されている場合に、バイアス電流Ｉｄ６＋Ｉｄ１１が増加すると、差動電圧増幅回路の入力オフセット電圧は増大する。この時、出力電流ＩＬが０で、差動増幅回路の入力オフセット電圧が、基準電圧Ｖｒｅｆ側に比して、出力電圧の帰還側が低い場合は問題はない。しかし、出力電流ＩＬが０で、差動増幅回路の入力オフセット電圧が、基準電圧Ｖｒｅｆ側に比して、出力電圧の帰還側が高いと、バイアス電流Ｉｄ６＋Ｉｄ１１の増加によって、入力オフセット電圧は、基準電圧Ｖｒｅｆ側に比して、出力電圧の帰還側がさらに高くなる。
これは、最初に述べたバイアス電流Ｉｄ６＋Ｉｄ１１が一定の場合に、出力電流ＩＬが増加すると発生する入力オフセット電圧とは逆の方向への変化であり、相反する二つの動作により帰還ループの動作が不安定になり発振の可能性が生じる。
【０００７】
本発明は、前述したような従来のこの種の定電圧回路の動作の現状に鑑みてなされたものであり、その目的は、差動増幅回路を具備する誤差増幅ユニットを備えた定電圧回路において、差動増幅回路の基準電圧側の入力端子のオフセット電圧を、出力電圧側の入力端子のオフセット電圧よりも、高く設定して定電圧回路の帰還ループを安定に動作させる定電圧回路を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、請求項１記載の第１の発明は、差動増幅回路を備え、該差動増幅回路の第１の入力端子から入力される基準電圧源からの基準電圧と、前記差動増幅回路の第２の入力端子から入力される出力電圧とを、所定バイアス電流条件下で比較し、前記出力電圧を修正制御する誤差信号を出力する誤差増幅ユニットと、該誤差増幅ユニットからの前記誤差信号に基づき、前記出力電圧を修正制御する出力電圧制御トランジスタと、該出力電圧制御トランジスタの出力電流に基づいて、前記差動増幅回路のバイアス電流を変更するバイアス電流変更手段とを備えた定電圧回路に対して、前記差動増幅回路の入力電圧を、前記第１の入力端子側で、前記第２の入力端子側よりも高く設定して、前記差動増幅回路の入力にオフセット電圧を設定するオフセット電圧設定手段が、さらに設けられていることを特徴とするものである。
【０００９】
第１の発明では、誤差増幅ユニットに差動増幅回路が設けられ、誤差増幅ユニットによって、差動増幅回路の第１の入力端子から入力される基準電圧源からの基準電圧と、差動増幅回路の第２の入力端子から入力される出力電圧とが、所定バイアス電流条件下で比較され、誤差増幅ユニットからは、出力電圧を修正制御する誤差信号が出力される。
そして、出力電圧制御トランジスタによって、該誤差増幅ユニットからの誤差信号に基づき、出力電圧が修正制御され、バイアス電流変更手段によって、出力電圧制御トランジスタの出力電流に基づいて、差動増幅回路のバイアス電流が変更される。
特に第１の発明では、オフセット電圧設定手段によって、差動増幅回路の入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定されて、差動増幅回路の入力にオフセット電圧が設定されるので、定電圧回路の帰還ループが発振することなく常に安定に動作し、低消費電流化を維持した状態で、誤差増幅ユニットの利得を高めて高応答動作が行なわれ、常に高精度に制御され安定した高精度の定電圧の出力が行なわれる。
【００１０】
同様に、前記目的を達成するために、請求項２記載の第２の発明は、第１の発明に対して、誤差増幅ユニットに、差動増幅回路の出力信号を増幅する増幅回路がさらに設けられていることを特徴とするものである。
【００１１】
第２の発明では、第１の発明での作用に加えて、増幅回路によって差動増幅回路の出力信号が増幅されるので、出力信号の高利得化が行なわれ、誤差増幅ユニットから高精度の誤差信号が出力電圧制御トランジスタに供給され、出力電圧制御トランジスタによって、出力電圧の高精度の修正制御が行なわれる。
【００１２】
同様に前記目的を達成するために、請求項３記載の第３の発明は、第２の発明に対して、出力電圧制御トランジスタの出力電流に対応して、増幅回路の負荷電流を変更する負荷電流変更手段が、さらに設けられていることを特徴とするものである。
【００１３】
第３の発明では、第２の発明での作用に加えて、負荷電流変更手段によって、増幅回路の負荷電流が、出力電圧制御トランジスタの出力電流に対応して変更されるので、消費電流がさらに低減される。
【００１４】
同様に前記目的を達成するために、請求項４記載の第４の発明は、第１ないし第３の発明の何れかの発明において、オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とするものである。
【００１５】
第４の発明では、オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更することにより、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定され、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明での作用が実行される。
【００１６】
同様に前記目的を達成するために、請求項５記載の第５発明は、第１ないし第３の発明の何れかの発明において、オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とするものである。
【００１７】
第５の発明では、オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更することにより、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定され、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明での作用が実行される。
【００１８】
同様に前記目的を達成するために、請求項６記載の第６の発明は、第５の発明において、オフセット電圧設定手段が、第１の入力回路のＭＯＳＦＥＴと第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせることにより素子特性を変更することを特徴とするものである。
【００１９】
第６の発明では、オフセット電圧設定手段が、第１の入力回路のＭＯＳＦＥＴと第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせることにより素子特性を変更して、第５の発明での作用が実行される。
【００２０】
同様に前記目的を達成するために、請求項７記載の第７の発明は、第１ないし第３の何れかの発明において、オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とするものである。
【００２１】
第７の発明では、オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更することにより、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定され、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明での作用が実行される。
【００２２】
同様に前記目的を達成するために、請求項８記載の第８の発明は、第１ないし第３の発明の何れかの発明において、オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更することにより、前記差動増幅回路の入力にオフセット電圧を設定することを特徴とするものである。
【００２３】
第８の発明では、オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更することにより、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定され、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明での作用が実行される。
【００２４】
同様に前記目的を達成するために、請求項９記載の第９の発明は、第８の発明において、オフセット電圧設定手段が、第１の入力段能動負荷回路のＭＯＳＦＥＴと、第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせることにより素子特性を変更することを特徴とするものである。
【００２５】
第９の発明では、オフセット電圧設定手段が、第１の入力段能動負荷回路のＭＯＳＦＥＴと、第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせることにより素子特性を変更して、第８の発明での作用が実行される。
【発明の効果】
【００２６】
第１の発明によると、オフセット電圧設定手段によって、差動増幅回路の入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定されて、差動増幅回路の入力にオフセット電圧が設定されるので、定電圧回路の帰還ループを発振させることなく常に安定に動作させることが可能になり、低消費電流化を維持した状態で、誤差増幅ユニットの利得を高めて高応答動作を行なうことが可能で、常に高精度に制御され安定した高精度の定電圧を出力することが可能になる。
【００２７】
第２の発明によると、第１の発明で得られる効果に加えて、増幅回路によって差動増幅回路の出力信号が増幅され、出力信号の高利得化が行なわれるので、誤差増幅ユニットから高精度の誤差信号を出力電圧制御トランジスタに供給することが可能になり、出力電圧制御トランジスタによって、出力電圧の高精度の修正制御が可能になる。
【００２８】
第３の発明によると、第２の発明での作用に加えて、負荷電流変更手段によって、増幅回路の負荷電流が、出力電圧制御トランジスタの出力電流に対応して変更されるので、消費電流をさらに低減することが可能になる。
【００２９】
第４の発明によると、オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更するので、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定されることになり、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明で得られる効果を実現することが可能になる。
【００３０】
第５の発明によると、オフセット電圧設定手段が、差動増幅回路の第１の入力端子に接続される第１の入力回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力端子に接続される第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更するので、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定されることになり、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明で得られる効果を実現することが可能になる。
【００３１】
第６の発明によると、オフセット電圧設定手段が、第１の入力回路のＭＯＳＦＥＴと第２の入力回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせて、素子特性を変更することにより、第５の発明で得られる効果を実現することが可能になる。
【００３２】
第７の発明によると、オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子サイズを変更するので、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定されることになり、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明で得られる効果を実現することが可能になる。
【００３３】
第８の発明によると、オフセット電圧設定手段が、差動増幅回路の第１の入力端子側の第１の入力段能動負荷回路のＭＯＳＦＥＴと、前記差動増幅回路の第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴの素子特性を変更するので、入力電圧が、第１の入力端子側で、第２の入力端子側よりも高く設定されることになり、差動増幅回路の入力にオフセット電圧が設定されて、第１ないし第３の発明の何れかの発明で得られる効果を実現することが可能になる。
【００３４】
第９の発明によると、オフセット電圧設定手段が、第１の入力段能動負荷回路のＭＯＳＦＥＴと、第２の入力段能動負荷回路のＭＯＳＦＥＴとで、ＭＯＳＦＥＴのゲート酸化膜厚を異ならせて素子特性を変更することにより、第８の発明で得られる効果を実現することが可能になる。
【発明を実施するための最良の形態】
【００３５】
［第１の実施の形態］
本発明の第１の実施の形態を、図１を参照して説明する。
図１は本実施の形態の構成を示す回路図である。
【００３６】
本実施の形態では、図１に示すように、すでに図４を参照して説明した従来の定電圧回路と同様に、ＭＯＳＦＥＴ、Ｍ２ないしＭＯＳＦＥＴ、Ｍ６で構成される差動増幅回路のＭＭＯＳＦＥＴ、Ｍ２のゲートに基準電圧Ｖｒｅｆが印加され、ＭＭＯＳＦＥＴ、Ｍ３のゲートに、出力電圧Ｖｏｕｔが分圧抵抗Ｒ１、Ｒ２で分圧された電圧が入力されている。また、従来の定電圧回路と同様に、出力制御トランジスタＭ１とカレントミラー回路を構成するＭＯＳＦＥＴ、Ｍ９が設けられ、出力電流ＩＬに応じて差動増幅回路のバイアス電流を変更するバイアス電流変更回路が、ＭＯＳＦＥＴ、Ｍ９ないしＭＯＳＦＥＴ、Ｍ１１で構成されている。
【００３７】
本実施の形態では、差動増幅回路の後段に、新にＭＯＳＦＥＴ、Ｍ７、Ｍ８からなる増幅回路が接続され、この増幅回路が、差動増幅回路から出力される誤差信号を増幅している。
そして、本実施の形態では、差動増幅回路を構成するＭＯＳＦＥＴ、Ｍ２とＭＯＳＦＥＴ、Ｍ３の素子サイズを異ならせることによって、ＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２が、ＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高くなるように設定されている。
本実施の形態のその他の部分の構成は、すでに説明した従来の定電圧回路と同一なので、重複する説明は行なわない。
【００３８】
本実施の形態では、差動増幅回路の基準電圧Ｖｒｅｆが入力されるＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２を、差動増幅回路の出力電圧が分圧されて入力されるＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高く設定することにより、帰還ループが発振することなく安定に作動し、さらに増幅回路によって、誤差増幅回路の利得を高めて、低消費電流で高速応答性をもって定電圧出力動作が行なわれる。
本実施の形態のバイアス電流変更動作を含むその他の動作は、すでに説明した従来の定電圧回路と同一なので重複する説明は行なわない。
【００３９】
以上に説明したように、本実施の形態によると、差動増幅回路の基準電圧Ｖｒｅｆの入力側のＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２を、差動増幅回路の出力電圧入力側のＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高く設定して、帰還ループを安定に作動させることが可能になり、さらに増幅回路によって誤差増幅回路の利得を高め、差動増幅回路のバイアス電流を、定電圧回路の出力電流ＩＬに対応して変更することにより、低消費電流化を進めると共に、高速応答状態で定電圧出力動作を行なうことが可能になる。
【００４０】
［第２の実施の形態］
本発明の第２の実施の形態を、図２を参照して説明する。
図２は  本実施の形態の構成を示す回路図である。
【００４１】
本実施の形態では、図２に示すように、すでに図１を参照して説明した第１の実施の形態から、ＭＯＳＦＥＴ、Ｍ１１が取り除かれ、ＭＯＳＦＥＴ、Ｍ８に並列に、ＭＯＳＦＥＴ、Ｍ１２が接続され、ＭＯＳＦＥＴ、Ｍ１２のゲートには、ＭＯＳＦＥＴ、Ｍ１０のゲートが接続され、ＭＯＳＦＥＴ、Ｍ１０とＭＯＳＦＥＴ、Ｍ１２がカレントミラー回路を構成している。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行なわない。
【００４２】
このような構成の本実施の構成では、差動増幅回路にはＭＯＳＦＥＴ、Ｍ６により固定バイアス電流が設定されて、差動増幅回路が作動するが、ＭＯＳＦＥＴ、Ｍ１２のドレイン電流Ｉｄ１２が出力電流ＩＬに比例することになる。そして、このドレイン電流Ｉｄ１２が、ＭＯＳＦＥＴ、Ｍ７の負荷電流に追加されるために、増幅回路の負荷電流が負荷電流ＩＬに対応して変化し、低消費電流での動作が行なわれ、さらに高速応答動作が行なわれる。
本実施の形態のその他の動作は すでに説明した第１の実施の形態と同一なので、重複 する説明は行なわない。
【００４３】
以上に説明したように、本実施の形態によると、差動増幅回路は固定バイアス電流下で作動するが、差動増幅回路の基準電圧Ｖｒｅｆの入力側のＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２を、差動増幅回路の出力電圧入力側のＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高く設定して、帰還ループを安定に作動させることが可能になる。さらに、誤差増幅回路の利得を高める増幅回路の負荷電流を、定電圧回路の負荷電流ＩＬに対応させて変更して、低消費電流化を可能にすると共に、高速度応答状態で定電圧設定出力動作を行なうことが可能になる。
【００４４】
［第３の実施の形態］
本発明の第３の実施の形態を、図３を参照して説明する。
図３は  本実施の形態の構成を示す回路図である。
【００４５】
本実施の形態では、図３に示すように、図１を参照してすでに説明した第１の実施の形態に対して、ＭＯＳＦＥＴ、Ｍ８に並列に、ＭＯＳＦＥＴ、Ｍ１２が接続され、ＭＯＳＦＥＴ、Ｍ１２のゲートには、ＭＯＳＦＥＴ、Ｍ１０のゲートが接続され、ＭＯＳＦＥＴ、Ｍ１０とＭＯＳＦＥＴ、Ｍ１２がカレントミラー回路を構成している。
本実施の形態のその他の部分の構成は、すでに説明した第１の実施の形態と同一なので、重複する説明は行なわない。
【００４６】
本実施の形態では、すでに説明した第１の実施の形態での動作に加えて、ＭＯＳＦＥＴ、Ｍ１２のドレイン電流Ｉｄ１２が出力電流ＩＬに比例するので、ドレイン電流Ｉｄ１２が、ＭＯＳＦＥＴ、Ｍ７の負荷電流に追加されることになり、増幅回路の負荷電流を、定電圧回路の負荷電流ＩＬに対応して変化させで、低消費電流を維持しながら高速応答性の定電圧出力動作が行なわれる。
【００４７】
以上に説明したように、本実施の形態によると、すでに説明した第１の実施の形態で得られる効果に加えて、誤差増幅回路の利得を高める増幅回路の負荷電流を、定電圧回路の負荷電流ＩＬに対応させて変更することが可能になり、さらに低消費電流化を進めた状態で、定電圧出力動作を高速応答状態で行なうことが可能になる。
【００４８】
なお、以上の説明では、各実施の形態において、ＭＯＳＦＥＴ、Ｍ２とＭＯＳＦＥＴ、Ｍ３の素子サイズを異ならせることによって、ＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２が、ＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高くなるように設定する場合を説明した。
しかし、本発明は、これらの実施の形態に限定されるものではなく、例えば、各実施の形態において、ＭＯＳＦＥＴ、Ｍ２とＭＯＳＦＥＴ、Ｍ３の素子特性を、ゲート酸化膜厚を異ならせて、ＭＯＳＦＥＴ、Ｍ２のゲート、ソース間電圧Ｖｇｓ２が、ＭＯＳＦＥＴ、Ｍ３のゲート、ソース間電圧Ｖｇｓ３よりも高くなるように設定することも可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態の構成を示す回路図である。
【図２】本発明の第２の実施の形態の構成を示す回路図である。
【図３】本発明の第３の実施の形態の構成を示す回路図である。
【図４】従来の定電圧回路の構成を示す回路図である。
【符号の説明】
【００５０】
Ｒ１、Ｒ２  分圧抵抗
Ｍ１  出力制御トランジスタ
Ｍ２〜Ｍ６  ＭＯＳＦＥＴ
Ｍ７、Ｍ８  ＭＯＳＦＥＴ
Ｍ９〜Ｍ１１  ＭＯＳＦＥＴ
Ｍ１２  ＭＯＳＦＥＴ
【図１】
2006099378.tif 000003
【図２】
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【図３】
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【図４】
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