(57)【要約】【課題】  クロックが異常の場合の、制御回路、モジュールで構成された画像形成装置等の安全を確保すること。【解決手段】  モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。【選択図】  図１
2006099586.tif 000002
【特許請求の範囲】
【請求項１】
モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として、動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。
【請求項２】
前記制御回路、及びモジュールは、ＰＬＬのロックが外れたとき、ロック信号を用いて、出力端子を入力モードに切り替えるか、高インピーダンス状態にするか、出力端子をフェールセーフなロジック状態に切り替えることを特徴とする請求項１の制御回路、及びモジュール。
【請求項３】
前記制御回路は、ＰＬＬのロックが外れたとき、その外れ具合を検出する検出回路を具備して、外部クロックが異常な状態であることを検出した場合、出力端子を入力モードに切り替えるか、高インピーダンス状態にするか、出力端子をフェールセーフなロジック状態に設定可能な請求項１、２の制御回路、及びモジュール。
【請求項４】
モジュール内にレファレンスクロックが同じクロックである２個のＰＬＬを含み一方はレファレンス信号に追随する応答速度が速く、他方はレファレンス信号に追随する応答速度が遅いことを特徴とするＰＬＬであり、２個のＰＬＬの状態に応じて、その状態を抽出し、それを制御に用いることを特徴とする制御回路、またはモジュール、またはそのモジュールより構成される画像形成装置。
【請求項５】
モジュール内にレファレンスクロックが同じクロックである２個以上のＰＬＬを含み、少なくとも一個はレファレンス信号に追随する応答速度が速く、それに対して他方はレファレンス信号に追随する応答速度が遅いことを特徴とするＰＬＬであり、低速応答系のＰＬＬを個別モジュールのクロックとして用い、高速応答のＰＬＬを、クロックの変動によるクロック伝送系の変動検知、情報抽出及び通信用クロックラインに出力する信号に主として用いることを特徴とした請求項４の画像形成装置。
【請求項６】
前記画像形成装置のモジュールは、少なくとも定着装置の制御や、モータの制御回路が内蔵されている事を特徴とした請求項４又は５の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置等に関わるクロック信号の制御回路及び、モジュールのＩＯの制御に関する。
【背景技術】
【０００２】
従来のモジュールで構成されるシステムのクロック管理は、ほとんどされていないか、プロセッサレベルのモジュールであればワッチドッグタイマー等で間接的に実現されている。（例えば、特許文献１参照。）。
【０００３】
また、クロック信号が安定しているかどうかに関する特許に関しては、ＰＬＬの一部の回路で検出し構成して制御している例はある（例えば、特許文献２参照。）。
【０００４】
また、電源の立上げ時のクロックの安定をＰＬＬで検出する事にも言及している特許も有る。（例えば、特許文献３参照。）
また、クロックの発振停止の検出をアナログ的に実施する特許もあるが、（例えば、特許文献４及び５参照。）モジュール内部のクロックが停止条件の停止の抽出にようシステムのイニシャライズが主である。
【０００５】
特に、クロックの発信源を持たないモジュールのフェールセーフ機能に関しても言及されていない。特に、モジュールレベルの通信でシステムを構成しているようなモジュール及びシステムのフェールセーフに言及している物はない。
【特許文献１】特開平８−２９２９００号公報
【特許文献２】特開平１１−１８６８８５号公報
【特許文献３】特開平８−３１６８３号公報
【特許文献４】特開平９−３１９４５６号公報
【特許文献５】特開２００３−６０４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本特許の解決しようとしている課題は、クロックラインにノイズが載ったり、内蔵水晶発振回路が素子の劣化や断線等で振動条件に変動が生じ発振の周波数、波形に変動が生じたりすると、回路に誤動作が生じたりする可能性が増大する。一旦誤動作し、モータや、定着器が電流を大量に流すモードで停止したりすると、オーバーヒートで故障したり、発煙したりする不都合が生じる。
【０００７】
特に、モジュール毎に機能を分散し、その間を通信及びクロック信号を伝播する構成をとるような、分散処理の装置においては、クロックラインにノイズがのったり、切断等の危険性が一枚のボードで回路を構成する場合に対して、ボードの個数倍、増大する問題が生じる。同時に、不要なノイズを輻射したり、そのための余計なエネルギーを消費する問題がある。
【課題を解決するための手段】
【０００８】
モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として、動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路をモジュール内部に具備する。
【０００９】
また、前記制御回路、及びモジュールは、ＰＬＬのロックが外れたとき、
常に当該モジュールをイニシャライズするか、出力端子を入力モードに切り替えるか、出力端子をフェールセーフなロジック状態に切り替えることを特徴とする制御回路、及びモジュール構成とした。
【００１０】
又は前記制御回路は、ＰＬＬのロックが外れたとき、その外れ具合を検出する検出回路を具備して、外部クロックがないか、または、異常な状態であることを検出した場合、当該モジュールをイニシャライズするか、出力端子を入力モードに切り替えるか、出力端子をフェールセーフなロジック状態に設定可能な制御回路、及びモジュールを構成した。
【００１１】
さらに、モジュール内にレファレンスクロックが同じクロックである２個のＰＬＬを含み一方はレファレンス信号に追随する応答速度が速く、他方はレファレンス信号に追随する応答速度が遅いことを特徴とするＰＬＬであり、２個のＰＬＬの状態に応じて、その状態を抽出し、それを制御に用いることを特徴とする制御回路、またはモジュール、またはそのモジュールより構成される画像形成装置を構成した。
【００１２】
モジュール内にレファレンスクロックが同じクロックである２個以上のＰＬＬを含み、少なくとも一個はレファレンス信号に追随する応答速度が速く、それに対して他方はレファレンス信号に追随する応答速度が遅いことを特徴とするＰＬＬであり、低速応答系のＰＬＬを個別モジュールのクロックとして用い、
高速応答のＰＬＬを、クロックの変動によるクロック伝送系の変動検知、情報抽出及び通信用クロックラインに出力する信号に主として用いることを特徴とした画像形成装置を構成した。
【００１３】
さらに、画像形成装置のモジュールは、少なくとも定着装置の制御や、モータの制御回路が内蔵されている事を特徴とした画像形成装置とする。
【発明の効果】
【００１４】
請求項１記載の発明によれば、クロックが異常の場合の、当該制御回路、モジュールで構成された画像形成装置等の安全を確保する事が可能となる効果がある。
【００１５】
請求項２記載の発明によれば、クロックが異常の場合の、前記制御回路、及びモジュールデ構成された画像形成装置の安全を確保する事が可能となる効果がある。
【００１６】
請求項３記載の発明によれば、クロックの状態をより正確に把握し、クロックが異常と判断された場合、前記制御回路、及びモジュールデ構成された画像形成装置の安全を確保する事が可能となる効果がある。
【００１７】
請求項４記載の発明によれば、画像形成装置で生じるクロック異常を的確に抽出し、制御に用いることができる効果がある。
【００１８】
請求項５記載の発明によれば、高速応答のＰＬＬで、クロック伝送系の状態抽出をすることで、クロック信号ライン上の信号を制御に応用できる効果がある。
【００１９】
請求項６記載の発明によれば、特に発熱によるデバイスの破壊が生じやすいこれらのモジュールを破損から守る効果が生じる。
【発明を実施するための最良の形態】
【００２０】
（実施例１）
図１に実施例１を示す。これは、モジュール分割して、プリンタ等画像形成装置を制御する場合のモジュール分割で構成した場合の通信とクロックの制御の一例である。以下、詳細に説明する。
【００２１】
１〜６がサブのモジュールであり、７がメインの制御モジュールである。７は、内蔵発振回路で、基準クロックを発振し、そのクロックが９のクロックラインを通じて１のサブモジュールに伝達される様に構成されている。
【００２２】
１の中で９のクロックラインで通じて入力されるクロックを内部でＰＬＬのレファレンスクロックとして受け取り、同じ周波数のクロックを再生して１１のクロックラインに再出力し、同様の動作を、２、３、４、５、６がそれぞれ実行する。
【００２３】
即ち、２は、１１上のクロックを１と同様な動作で１３上に出力し、３は、１３上のクロックを１と同様な動作で１５上に出力し、４は、１５上のクロックを１と同様な動作で１７上に出力し、５は、１７上のクロックを１と同様な動作で１９上に出力し、６は、１９上のクロックを１と同様な動作で２１上に出力する。
【００２４】
通常、７は９上のクロック同期で８の信号線上にデータを出力し、７から１のモジュールへ必要なデータを同期通信で伝達する。同様に、１は１１上のクロック同期で１０の信号線上にデータを出力し、１から２のモジュールへ必要なデータを同期通信で伝達する。同様に、２は１３上のクロック同期で１２の信号線上にデータを出力し、２から３のモジュールへ必要なデータを同期通信で伝達する。
【００２５】
同様に、３は１５上のクロック同期で１４の信号線上にデータを出力し、３から４のモジュールへ必要なデータを同期通信で伝達する。
同様に、４は１７上のクロック同期で１６の信号線上にデータを出力し、４から５のモジュールへ必要なデータを同期通信で伝達する。
【００２６】
同様に、５は１９上のクロック同期で１８の信号線上にデータを出力し、５から６のモジュールへ必要なデータを同期通信で伝達する。
【００２７】
同様に、６は２１上のクロック同期で２０の信号線上にデータを出力し、６から７のモジュールへ必要なデータを同期通信で伝達する。
【００２８】
７は、２０の信号線で伝達されたデータと、最初に８の信号線で送信したデータとデータを比較し、一致を確認することで、一回の通信を完了する。
次に、ブロックの詳細を説明する。１〜６は同じブロックを用いた例で説明するので、１と７に関するブロックの詳細に関して、次に説明する。
【００２９】
図２に７の詳細図、図３に１〜６のブロックの詳細図を示す。
【００３０】
まず、図２に関して説明する。２−１は、ＣＰＵで、ＰＬＬ、通信ラインの情報を処理する機能を有し、２−２、２―４より構成されるＰＬＬ１のロック信号を検出するために、２−２のロック端子と、２−２５の信号線で接続されている。同時に、２−５０の外部インタフェースを介して、外部システムと通信を介して情報のやり取りをする事ができる。
【００３１】
２−２と２−４で、ＰＬＬ１が構成され、２−２は中にＶＣＯ等のＰＬＬの中枢機能を有して、基準クロック（帰還信号クロック）のｎ逓倍されたクロックが生成される。
【００３２】
その逓倍クロックをｎ分周するのが２−４であり、２−４でｎ分周されたクロックが２−２の帰還信号入力端子に入力されるように接続されている。
また、２−３と２−５で、ＰＬＬ２が構成され、２−３は中にＶＣＯ等のＰＬＬの中枢機能を有して、基準クロック（帰還信号クロック）のｍ逓倍されたクロックが生成される。
【００３３】
その逓倍クロックをｍ分周するのが２−５であり、２−５でｍ分周されたクロックが２−３の帰還信号入力端子に入力されるように接続されている。
２−２と２−３はそれぞれのレファレンスクロック入力端子が２−１７のクロック入力端子に接続されている。
【００３４】
２−３の帰還信号入力端子が２−９の受信回路のクロック端子に接続されている。また、２−２のロック信号は２−２５を介して、さらに２−９の制御信号入力端子に接続されている。又、２−３のロック信号は、２−１のＣＰＵが２−３６の信号線を通じて読めるような構成になっている。
【００３５】
２−９の受信回路は２−１８の信号線上の通信データを受信する回路で、受信した結果を変換して２−１１の比較回路の一方の比較信号入力端子に出力するように動作する。
【００３６】
２−１９は発振回路（その内容は、一般的な回路で、図７に図示）で、例えば水晶等で発振している回路である。その発振クロック出力を２−６が２−５１を介して受け、安定したクロックが、２−６のクロック出力端子から、２−５２を通じて２−７、２−１、２−１４２−１３等のブロックに供給する。
【００３７】
２−１のＣＰＵは、さらに２−１０の信号バスを通じて２−１３の送信データラッチ回路に送信データを設定できるように構成されている。
【００３８】
２−１３のデータ出力端子は２−１１の比較回路の他の一方の入力端子に接続され、同時に２−１４の通信制御回路のデータ入力端子に接続されている。
【００３９】
２−１４の出力は、例えばシリアルデータとして、２−１６のデータラインに出力される。（パラレルでも問題なし）
また２−７の出力端子はクロック出力端子２−１５に接続されている。又２−７は第二のクロック制御回路で、２−１のＣＰＵの２−３５上の信号での指示に従って２−１５上のクロックに変調をかけたり、クロックを停止したり、操作ができるブロックとなっている。
【００４０】
次に図３のモジュール１の内部回路の接続に関して説明する。３−１は、ＣＰＵで、ＰＬＬ、通信ラインの情報を処理する機能を有し、３−２のＰＬＬ１のロック信号を検出するために、３−２のロック信号出力端子が、３−２５の信号線に接続されていて、３−１と３−９の制御信号入力端子に接続されている。３−２と３−３は、３−２は、３−２と３−４で構成される、３−３は３−３と３−５で構成されるＰＬＬの、ＶＣＯを含んだ母体のモジュールで、それぞれのレファレンスクロック入力端子が３−１７のクロック入力端子に接続されている。
【００４１】
３−２がロック状態では、３−１７のクロックがｎ逓倍され、そのクロックは３−４でｎ分周され３−２の帰還信号入力端子に入力されている。同様に３−３がロック状態では、３−１７のクロックが３−３ではｍ逓倍され、そのクロックは３−５でｍ分周され３−３の帰還信号入力端子に入力されていると共に、３−９の受信回路のクロック端子に接続されている。
【００４２】
３−９の受信回路は３−１８の信号線上のデータを受信する回路で、受信した結果を変換して３−１０のバスを通して、３−１１の比較回路に出力するように動作する。同時に、３−１のＣＰＵが、３−１０を通じてその受信結果をＣＰＵ内に取り込む事ができる。
【００４３】
３−３のＰＬＬのＶＣＯ出力の分周クロックが３−３０を通じて３−６のクロック入力端子に接続され、安定したクロックが、３−６のクロック出力端子３−３１から、３−７、３−１、３−８、３−１４、３−１３等のブロックに供給される。
【００４４】
３−１のＣＰＵは、さらに３−１０の信号バスを通じて３−１３の送信データラッチ回路に送信データを設定できるように３−３２の制御線で制御可能なように構成されている。（必要なときは、ＣＰＵから、また３−９の受信結果からも可能な構成となっている）
３−１３のデータ出力端子は３−１１の比較回路の一方の入力端子に接続され、同時に３−１４の通信制御回路のデータ入力端子に接続されている。又、３−１１の比較結果は３−１のＣＰＵが３−３４の通信線を通じて読める構成となっている。
【００４５】
３−１４の出力信号は、３−１６のデータラインに出力される。また３−７の出力端子はクロック出力端子３−１５に接続されている。３−７は第二のクロック制御回路（図５参照）で、３−１のＣＰＵの３−３５上の信号での指示に従って３−１５上のクロックに変調をかけたり、クロックを停止したり、操作ができるブロックとなっている。
【００４６】
また、３−８は、当該モジュール特有の制御モジュールで、ステッピングモータ制御回路や、定着器制御回路等の制御回路であり、３−１がその制御レジスタを３−３３を通じて設定することで、３−８を動作させる事が可能である。
３−８の１つの出力端子は３−２０のアンドゲートを通じて、３−２３の出力端子に出力され、３−８の他の１つの出力端子は３−２１の双方向バッファを通じて、３−２４の出力端子に出力され、３−８の他のもう１つの出力端子は３−２２のトライステートバッファを通じて、３−２５の出力端子に出力されている。
【００４７】
３−２０のもう一方の入力端子と、３−２１のコントロール端子と、３−２５のコントロール端子は、共に接続され３−１のＣＰＵの制御用出力端子に接続されている。
【００４８】
次に動作に関して説明する。まず電源ＯＮされると、図示されていないリセット回路にパワーオンリセット信号が入り、システムリセットがかかる。
【００４９】
システムリセットが解除されると、２−１９の発振回路の発振が開始され、十分発振が安定するだけのクロックのカウントが可能な２−６のクロックの制御回路にクロックが入力される。
【００５０】
２−６の中の構造は図４のようになっており、４−１がカウンター４−１がラッチ回路で、例えば２の２０乗のパルスが４−１のカウンターにはいると４−１のＱ２０端子がＨとなり４−２のラッチのＱ出力端子をＨにラッチする事で、２−５２に２−５１のクロックが出力されるような構成になっている。
【００５１】
このクロックが２−５２に供給され２−１のＣＰＵが動作可能となると、２−１のＣＰＵは、２−５０を通じて、外部システムから制御データを２−１内に取り込む。そして、まず２−３５にＨをたて２−７の第二のクロック制御回路をアクテブにして、２−５２のクロックを２−１５の信号線上に出力する。その場合の回路は、図５のようなラッチとゲートで問題なく構成できる。
【００５２】
２−１５の信号線は、図１においては９に相当する。これが１のサブモジュールの３−１７のクロック入力端子に接続され、伝播されたクロック信号によって３−２と３−４から構成されるＰＬＬ１と、３−３と３−５より構成されるＰＬＬ２は、前記クロック信号と同じ周波数そして、位相も同相に合わせるように動作し、３−２と３−４のよるＰＬＬのほうがロックアップタイムが３−３、３−５よりなるＰＬＬより数倍から数十倍以上早いように構成されている。
【００５３】
３−３のＬＯＣＫ信号を３−６が見て、Ｈが立ったことを３−６が検知して３−３１に３−３０の信号線上のクロックを出力するように３−６は制御する。具体的には、図４に類似の図６の回路で問題なく動作する。
【００５４】
３−３５のイニシャル状態で３−７は３−３１の信号が３−１５にスルーするような構成となっている。３−１５が図１の１１の信号線に相当する。
【００５５】
１の９の入力クロックが上記のような動作で１１に出力されると同様な動作を、２、３、４、５、６もそれぞれ、２は１１上の入力信号を１３に出力し、３は１３上の入力信号を１５に出力し、４は１５上の入力信号を１７に出力し、５は１７上の入力信号を１９に出力し、６は１９上の入力信号を２１に出力するように動作する。
【００５６】
７は、２１に出力されたクロックを、２−１７の端子でうけて２−２、２―４からなるＰＬＬ１、２−３、２−５からなるＰＬＬ２のレファレンスクロックとして供給される。
【００５７】
ここで、２−２、２−４〜構成されているＰＬＬ１と、２−３と２−５から構成されているＰＬＬ２のロックがかかることを２−１のＣＰＵが２−２５、２−３６ライン上の信号で確認したうえで、２−１は２−１３に送信データを書き込み、さらに２−１４の通信制御回路の動作スタートすることで、２−１５のクロックと同期したデータを送出する。
【００５８】
通信プロトコルに関しては、本特許に関係しないので省略するが、３−２、３−３のＰＬＬの逓倍されたクロックを用いて、非同期通信プロトコルＵＡＲＴを、同期通信にアレンジして用いる事も可能であるし、パラレルのデータ通信も可能である。
【００５９】
このようにして１は、８のクロックラインのクロック同期で、９上の同期データを受信できるように回路が構成されている。
３−９で受信されたデータは３−１０を通じて３−１３にラッチさるか、またはそのデータを基に３−１が、あらたなデータを作成して３−１３にセットして必要であれば３−１１で受信データと比較し、さらにそれを３−１４に転送し、３−１６のデータ信号線に３−１５のクロック同期信号として送出する。
これと同じ操作を２、３、４、５、６の各モジュールでも実行され、系全体の通信が実行される。
【００６０】
同じデータを全モジュールに、転送する場合、６からの通信データを７は２−９の受信回路で受信し、２−１１で送信データと比較し、一致すれば通信完了とする。
【００６１】
各モジュールのＣＰＵは、その受信データをもとに、３−８の外部デバイス等の制御回路のレジスタを設定し、外部デバイスの駆動動作をスタートすることが可能である。
【００６２】
レジスタ設定が終了すると、３−２２の信号線をＨとして、制御回路スタートのレジスタをｈに設定して動作を開始する。
【００６３】
次に、２−１９の発振回路や、９、１１、１３、１５、１７、１９、２１のクロックラインに異常が起きた場合を検討する。（具体的には発振素子が異常発振したり、線が断線したり）
まず、一度クロックが立ち上がって通信が成立した後、２−１９に異常が生じた場合を考える。まず２−５２上のクロックが停止したり異常高周波発振が生じた場合（ノイズが載ったりした場合も同等）、そのクロックの異常は、２−１５を通じて、図１の９に伝播する。サブモジュール１はこのクロックの状態を、まず高速応答系ＰＬＬが検出して、そのロック信号をＨからＬに変化させる。
【００６４】
その間、低速応答系ＰＬＬは、ロックが外れることなく正常に動作しているため、システム動作は、そのロックがＨの範囲では異常なく継続する様に、低速応答系ＰＬＬのＶＣＯの範囲を内部のＣＰＵの動作範囲内に褒章するように構成しておく。
【００６５】
そして、前記高速応答系ＰＬＬのロック信号が継続的にＬになったことを、３−１のＣＰＵが検出すると、３−２２の信号線をＬにして、制御しているデバイスを安全な方向にフェールセーフストップする。この間、ＣＰＵのクロックを作るＰＬＬはロックが外れることなく、問題なく動作している事で、当該モジュールの異常動作は避けられる。
【００６６】
このことは、９、１１、１３、１５、１７、１９、２１の信号線に断線が起こったり、ノイズが継続的に入ったりした場合も同様に対処できる。
上記の実施例はシリアル通信の形態でもパラレルのデータ転送の形態でも同等に扱える。パラレル通信の場合、データ転送ライン８、１０、１２、１４、１６、１８、２０を複数信号送れるデータバスにすればよい。
【００６７】
また、システムをスタンバイにしたい場合には、２−１のＣＰＵが、意図的に２−３５にＬを出し２−１５へのクロック出力を禁止する事で、クロックがとまった事が、全モジュールに伝播して、かつ、３−８の制御回路は３−１が３−２のロック信号がＬになったことを検出してフェールセーフ状態に、出力が３−２２の信号線がＬになることで、設定され、システム全体のモジュールを安全な状態にしながら、通信クロックを停止することが可能となる。
【００６８】
特に、このような制御が有効なのは、大電流で制御する必要のあるモータの制御や定着器の制御を、１〜６のモジュールで分割で制御するような場合である。
又、３−１のＣＰＵは必要に応じて、３−３５の信号を制御し、３−１５のクロックに変調をかける事により、３−２、３−３のロックの外れ具合の組み合わせにより、情報の伝達も可能である。
例えば、３−３のロックはかかったまま、３−２のロックが外れるような、クロックの１パルス抜けのような、情報を送ったタイミングで、一回の通信終了情報とする事も可能である。
【００６９】
（実施例２）
図８に、実施例２を示す。この例は、実施例１の第一のモジュールに、実施例１の第二のモジュールの、３−８、の制御ブロックを付加し、かつ、出力制御部の３−２０から３―２５も同時に付加し、その３−２２の制御を２−２のＰＬＬのロック信号及び、８−３のＲＳＴ信号で実現できるようにした物であり、実施例１の第一のモジュールと同じ部分の説明は省略し、異なる部分の構造と動作に関して説明する。
【００７０】
３−２２には、８−２の２入力ＮＯＲの出力端子が接続され、８−２の一方の入力端子には、２−２のロック信号が出力される２−２５の信号が８−１のインバータで反転されて接続され、もう一方の入力端子には、外部に接続されるリセット信号用入力端子が接続されている。同時に、２−１７は、当該モジュールを単一動作させ制御回路も駆動するような場合を考えており、フィードバックされるクロックは考えない仕様としているため、内部の２−５２の信号線に接続されている。
【００７１】
８−３のＲＳＴ信号は、システムリセットとは別個にレジスタで設定可能なリセット信号で、パワーオンリセット時Ｈが入力される。これは図示していない外部のＣＰＵから信号を引き出す事も可能だし、２−１のＣＰＵが内部的に８−５の信号線で設定することも可能である。
次に動作に関して説明する。
【００７２】
パワーオンクリア後、２−１９が発振後２２−６で安定化されたクロックが２−５２の信号線上に出力される。そしてこのクロックが２−２のＰＬＬ１のレファレンス信号として入力されて、ＬＯＣＫ端子に当該ＰＬＬがロックした事を知らせるＨのロック信号がでるまで、２−２５はＬが出力されており、３−２２は、Ｌとなっており、３−２３、３−２４、３−２５の出力は、出力禁止状態（Ｈインピーダンス状態）、または、フェールセーフの論理状態に固定されている。
【００７３】
２−２５がＨとなると、８−３のＲＳＴ信号をＨからＬにする事によって、３−２０、３−２１、３−２２のゲートはアクテブになり、３−８の制御信号を、３−２３、３−２４、３−２５に出力する事が可能となる。
【００７４】
次に、２−１９の発振回路の発振子が故障したり、基板上ではんだの接続不良があった場合を考えてみる。最初は動作を開始していても、ある日あるとき突然２−５２のクロックが出なくなったり、間欠的になったり、異常高周波で発振したりする。もし、それが動作中に生じると、２−２のＰＬＬのロックが外れるほどになる。
【００７５】
この実施例では、２−２のＰＬＬのロックがはずれると、即時に３−２２をＬとして出力端子をフェールセーフ状態に固定するように動作する。この場合、２−１のクロックも異常になるため、２−１が正常に動作する保証がなく、８−５への２−１による信号制御（Ｈを与える事による）は不能となるため、出力の信号制御は唯一２−２５上のロック信号でのみ可能となる。
【００７６】
なお、２−２のＰＬＬはロックが外れた場合、ＶＣＯの出力周波数は、ＣＰＵが動作可能な最低の周波数に落ちるようにし、かつＣＰＵに供給するクロックも前記ロック信号で２−５２から２−１に供給されているクロックを、２−２のフェードバック端子のクロックをつなぎ返る事で、システム制御のリカバリも最低限可能とする事もできる。
【図面の簡単な説明】
【００７７】
【図１】実施例１の全体図
【図２】実施例１の第一のモジュール例
【図３】実施例１の第二のモジュール例
【図４】第一のクロック制御回路の回路例
【図５】２−７、３−７の制御回路例
【図６】第二のクロック制御回路の回路例
【図７】水晶発振回路
【図８】実施例２をあらわす図
【符号の説明】
【００７８】
１  サブモジュール
２  サブモジュール
３  サブモジュール
４  サブモジュール
５  サブモジュール
６  サブモジュール
７  メインモジュール
２−１  ＣＰＵ
２−２  ＰＬＬの本体
２−６  クロック制御回路
２―７  クロック制御回路
２−９  データ受信回路
２−１１  比較回路
２−１３  送信データラッチ回路
２−１４  通信制御回路
２−１９発振回路
３−１  ＣＰＵ
３−２  ＰＬＬの本体
３−３  ＰＬＬの本体
３−６  クロック制御回路
３−７  クロック制御回路
３−８  デバイス制御回路
３−９  データ受信回路
３−１１  比較回路
３−１３  送信データラッチ回路
３−１４  通信制御回路
３−２３  デバイスインタフェース回路
３−２４  デバイスインタフェース回路
３−２５  デバイスインタフェース回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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