(57)【要約】【課題】同期整流用ＭＯＳＦＥＴのゲート端子の破壊を防止し、電源の仕様によらず、高効率で高信頼性な同期整流コンバータを提供することを目的とする。【解決手段】トランス１０４に中間タップ１０４ｃを形成し、この中間タップ１０４ｃと整流用ＭＯＳＦＥＴ１０５のゲート端子間に、このゲート端子を駆動する電圧を生成し選択する選択回路２０７を設ける構造とすることにより、中間タップ部からゲート端子に、直接電圧を印加する際に発生するトランスのリセット電圧を除去して、同期整流用ＭＯＳＦＥＴの誤動作を防止することができ、高効率で高信頼性な同期整流コンバータを得ることができる。【選択図】図１
2006340562.tif 000002
【特許請求の範囲】
【請求項１】
一次巻線と二次巻線を有するトランスと、
このトランスの一次巻線と直列に接続されたスイッチング素子と、
前記トランスの二次巻線と直列に接続され、二次側に発生する電圧に同期してオンオフ動作を行う同期整流素子と、
前記トランスの二次側から負荷に供給される電流を転流する転流ダイオードと、
前記負荷に供給される電圧を平滑する平滑チョークコイルと平滑コンデンサと、
所定の基準電圧と直流出力電圧との電位差に応じてスイッチングパルスを生成するＰＷＭ制御回路からなる同期整流コンバータにおいて、
前記トランスの二次巻線に設けた中間タップと前記同期整流素子のゲート端子間に、前記ゲート端子を駆動する電圧を生成し選択する選択回路を設けた構成とした同期整流コンバータ。
【請求項２】
中間タップと同期整流素子のゲート端子間に設けた選択回路に付加して、前記同期整流素子の駆動タイミングを調整するタイミング調整回路を設けた請求項１に記載の同期整流コンバータ。
【請求項３】
転流ダイオードを同期整流素子に置換して、トランスの二次側の中間タップと前記同期整流素子のゲート端子間に、第２の選択回路と第２のタイミング調整回路を設けてなる請求項２に記載の同期整流コンバータ。
【請求項４】
トランスの一次巻線の両端にアクティブクランプ回路を設けた請求項３に記載の同期整流コンバータ。
【請求項５】
同期整流素子をＭＯＳＦＥＴで構成した請求項２に記載の同期整流コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁トランスを含む同期整流方式のＤＣ−ＤＣコンバータに係り、特に、同期整流素子の駆動回路に関するものである。
【背景技術】
【０００２】
スイッチング方式のＤＣ−ＤＣコンバータでは、スイッチング素子としてパワーＭＯＳ（Metal-Oxide-Semiconductor）−ＦＥＴ（Field-Effect-Transistor）を用いる。なかでも整流ダイオードをＭＯＳＦＥＴに置換した同期整流コンバータは、導通状態での電圧降下を低減できるため電力変換回路の効率を向上できるという利点がある。
【０００３】
図６は従来の同期整流用ＭＯＳＦＥＴを用いたＤＣ−ＤＣコンバータ１００を示す図であり、フォワード方式のＤＣ−ＤＣコンバータである。
【０００４】
図６において、１０１は入力直流電源、１０２は入力コンデンサである。スイッチング素子１０３は制御回路１１２の信号によりオンオフされる。ここで、トランス１０４の一次側インダクタンス１０４ａに流れる電流をスイッチング素子１０３のオンオフ動作で制御し、これにより一次巻線１０４ａの両端に交流電圧を発生させる。この際、トランス１０４により電圧変換が行われ、その後、等価的にはダイオードとして動作する同期整流用のＭＯＳＦＥＴ１０５および１０６、さらには同期整流用ＭＯＳＦＥＴを駆動させるための制御用ＭＯＳＦＥＴ１０７および１０８からなる同期整流回路と、次段の平滑チョークコイル１０９と平滑コンデンサ１１０からなるフィルタ回路により、負荷１１１の両端には安定した直流電圧を発生させることができる。制御回路１１２は負荷１１１に出力される出力電圧を検出し、これを一定に保つようにスイッチング素子１０３のオンオフ比を変化させる。
【０００５】
ここで、整流用ＭＯＳＦＥＴ１０５および転流用ＭＯＳＦＥＴ１０６をオンするためには前記制御用ＭＯＳＦＥＴに内蔵されたボディダイオードを用い、オフするためには前記制御用ＭＯＳＦＥＴをオンすることにより動作させるのが特徴である。
【０００６】
なお、この出願に関連する先行技術文献としては、例えば、特許文献１が知られている。
【特許文献１】特開平６−９８５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の同期整流コンバータでは、トランスの二次側巻線の両端に印加される電圧から同期整流用ＭＯＳＦＥＴの駆動電圧を生成する。しかし、同期整流コンバータを構成するＭＯＳＦＥＴは、そのゲート−ソース間電圧が２０〜３０Ｖを定格として設計されている。同期整流コンバータの入出力仕様の設定によっては、同期整流用ＭＯＳＦＥＴのゲート端子の絶対最大定格以上の電圧が印加され、ＭＯＳＦＥＴを破壊せしめるという問題が生じる。すなわち、電源としての設計の自由度が制限されるため、使用範囲が限定されてしまうという課題があった。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明の同期整流コンバータは、絶縁トランスの二次巻線に中間タップを形成し、この中間タップと同期整流素子のゲート端子間に、このゲート端子を駆動する電圧を生成し選択する選択回路を設けた構成とする。これにより一次側のＭＯＳＦＥＴがＯＮ時には、一次巻線と中間タップ部の巻数の比に応じた所望の振幅値を有する電圧が得られる。選択回路を接続することで中間タップ部からゲート端子に、直接電圧を印加する際に発生するトランスのリセット電圧を除去して、同期整流用ＭＯＳＦＥＴの誤動作を防止することができる。
【０００９】
さらに中間タップと同期整流素子のゲート端子間に設けた選択回路に付加して、前記同期整流素子の駆動タイミングを調整するタイミング調整回路を設けることにより、同期整流用ＭＯＳＦＥＴのデッドタイムを調整して、同期整流素子のスイッチング損失を低減することができる。
【発明の効果】
【００１０】
本発明によれば、トランスに中間タップを形成し、この中間タップと同期整流素子のゲート端子間にこのゲート端子を駆動する電圧を生成し選択する選択回路を設け、さらに選択回路に付加して、前記同期整流素子の駆動タイミングを調整するタイミング調整回路を設けることにより、従来の自励式同期整流用ＭＯＳＦＥＴにおいて課題であったゲート端子の破壊を防止することができる。このため、電源の仕様によらず高効率でかつ高信頼性を有する同期整流コンバータを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施の形態について、図面を参照にしながら説明する。
【００１２】
（実施の形態１）
図１は、実施の形態１における同期整流コンバータ２００を示す回路構成図である。図１において、入力直流電源１０１の両端には十分に大きな容量の入力コンデンサ１０２が並列に接続されている。スイッチング素子１０３は、制御回路１１２からの駆動信号によってＯＮ／ＯＦＦ動作を繰り返すことで、入力直流電圧１０１を高周波交流電圧に変換して、トランス１０４の一次側に印加された電圧を二次側に断続的に供給する。スイッチング素子１０３はＮチャネルのＭＯＳＦＥＴ、トランジスタ、ＩＧＢＴ等で構成される。
【００１３】
トランス１０４は絶縁構造を有しており、一次巻線１０４ａと二次巻線１０４ｂとコアで構成される。入力直流電源１０１の正極には、トランス１０４の一次巻線１０４ａの一端が接続されている。トランスの一次巻線１０４ａの他端には、スイッチング素子１０３のドレイン端子が接続されていて、ソース端子は入力直流電源１０１の負極に接続されている。
【００１４】
トランス１０４の二次巻線１０４ｂの一端には、転流用ダイオード２０６のカソード端子と平滑チョークコイル１０９の一端が接続されている。この平滑チョークコイル１０９の他端は負荷１１１の一端に接続されている。また、トランス１０４の二次巻線１０４ｂの他端には、整流用ＭＯＳＦＥＴ１０５のドレイン端子が接続されており、整流用ＭＯＳＦＥＴ１０５のソース端子は、転流用ダイオード２０６のアノード端子と負荷１１１の他端に接続されている。整流用ＭＯＳＦＥＴ１０５のゲート端子は、選択回路２０７を介してトランスの二次側中間タップ１０４ｃに接続される。
【００１５】
特にトランス１０４として、多層トランスを使用すれば、中間タップの構成が容易になる。多層トランスでは、層間接続を行う端子部を中間タップとして電圧を検出することで、任意の巻数比の電圧波形を検出することが可能であり、かつ、巻数比の変更が容易である。
【００１６】
トランス１０４の二次巻線の中間タップ部１０４ｃと整流用ＭＯＳＦＥＴ１０５のゲート端子間には、選択回路２０７が構成されている。回路構成は一例としてＰチャネルＭＯＳＦＥＴ２０７ａ、抵抗２０７ｂ、抵抗２０７ｃで構成される。抵抗２０７ｂおよび抵抗２０７ｃによって、ＰチャネルＭＯＳＦＥＴ２０７ａのスイッチングのタイミングを調整することができる。
【００１７】
また図２に示すように選択回路２０７と整流用ＭＯＳＦＥＴ１０５のゲート端子間にタイミング調整回路２０８を設けることも可能である。タイミング調整回路２０８の役割は、整流用ＭＯＳＦＥＴ１０５のゲート駆動信号のオン、オフのタイミングを調整する。
【００１８】
選択回路２０７の役割は、トランス１０４の二次巻線１０４ｂの中間タップ１０４ｃに印加される電圧から、トランスリセット時に発生した共振波形を除去して、同期整流ＭＯＳＦＥＴ１０５の誤動作を防ぐ役割がある。
【００１９】
選択回路２０７の動作としては、スイッチング素子１０３がオン状態の時には、ＰチャネルＭＯＳＦＥＴ２０７ａのゲート−ソース間にゲート閾値電圧を上回る負電圧が印加されるために、ＰチャネルＭＯＳＦＥＴ２０７ａはオン状態になる。このため、スイッチング素子１０３がオン状態の時点では、トランス１０４の二次側中間タップ１０４ｃの電圧が選択回路２０７から出力される。
【００２０】
これに対して、スイッチング素子１０３がオフ状態の時には、ＰチャネルＭＯＳＦＥＴ２０７ａのゲート−ソース間にはゲート閾値電圧を下回る電圧が印加されるため、ＰチャネルＭＯＳＦＥＴ２０７ａはオフ状態になる。このため、スイッチング素子１０３がオフ状態の時点では、ゼロボルトの電圧が選択回路２０７から出力される。選択回路２０７を通過した電圧が整流用ＭＯＳＦＥＴ１０５のゲート端子に印加される際に、デッドタイムの調整を行うためのタイミング調整回路２０８を挿入することで、整流用ＭＯＳＦＥＴ１０５のスイッチング損失を低減させることができる。
【００２１】
整流用ＭＯＳＦＥＴ１０５は、スイッチング素子１０３がオンの時のトランス二次巻線に発生する正方向の電圧を受けて、ターンオンして電流を流す。平滑チョークコイル１０９は、この電流を受けて励磁エネルギーを蓄積する。平滑コンデンサ１１０は、平滑チョークコイル１０９の電流に基づいて充放電され、負荷１１１に直流出力電圧を供給する。
【００２２】
以上のように構成された同期整流コンバータ２００について、図３を用いて動作説明を行う。図３において、（ａ）は、トランスの二次巻線間の印加電圧、（ｂ）は、トランスの二次巻線に形成された中間タップの印加電圧、（ｃ）は、整流用ＭＯＳＦＥＴのゲート−ソース間電圧、（ｄ）は、整流用ＭＯＳＦＥＴのドレイン−ソース間電圧を示したものである。
【００２３】
時刻ｔ０〜ｔ１においてスイッチング素子１０３がオン状態の時には、中間タップ１０４ｃと二次巻線１０４ｂの他端間に（Ｎ２'／Ｎ１）・Ｖin［Ｖ］の電圧が印加される。ここでＮ２'は、中間タップ１０４ｃとトランス１０４の二次巻線１０４ｂの他端間における巻数を示す。これにより、ＰチャネルＭＯＳＦＥＴ２０７ａのゲート−ソース間には負の振幅を有する電圧が印加され、この電圧がＰチャネルＭＯＳＦＥＴ２０７ａのゲート閾値電圧を超過するとＰチャネルＭＯＳＦＥＴ２０７ａはオン状態となる。
【００２４】
ＰチャネルＭＯＳＦＥＴ２０７ａがオン状態になると、中間タップ１０４ｃに印加された電圧が、整流用ＭＯＳＦＥＴ１０５のゲート端子に印加されてオン状態となる。
【００２５】
次に、時刻ｔ１〜ｔ２において、スイッチング素子１０３がオフ状態の時には、トランス１０４の二次巻線１０４ｂにはリセット電圧が印加される。この際、中間タップ１０４ｃと二次巻線１０４ｂの他端間の電圧は０［Ｖ］になるため、ＰチャネルＭＯＳＦＥＴ２０７ａはオフ状態になる。このため、中間タップ１０４ｃに印加されたリセット電圧は、ＰチャネルＭＯＳＦＥＴ２０７ａにより遮断されるため、整流用ＭＯＳＦＥＴ１０５のゲート−ソース間電圧は０［Ｖ］となりオフ状態となる。
【００２６】
時刻ｔ２〜ｔ３についても、ＰチャネルＭＯＳＦＥＴ２０７ａのゲート−ソース間電圧が０［Ｖ］であるためオフ状態となる。そのため、整流用ＭＯＳＦＥＴ１０５のゲート−ソース間電圧は０［Ｖ］となりオフ状態となる。
【００２７】
以後、上述した動作が繰り返し行われる。
【００２８】
本実施の形態における同期整流コンバータ２００によれば、多層トランスの中間タップ１０４ｃを形成し、この中間タップ１０４ｃと整流用ＭＯＳＦＥＴ１０５のゲート端子間に、このゲート端子を駆動する電圧を生成し選択する選択回路２０７を設け、さらに前記整流用ＭＯＳＦＥＴ１０５の駆動タイミングを調整するタイミング調整回路２０８を設けることにより、従来の自励式同期整流用ＭＯＳＦＥＴにおいて課題であったゲート端子の破壊を防止することができる。このため、電源の仕様によらず高効率でかつ高信頼性を有する同期整流コンバータを提供することができる。
【００２９】
本実施の形態では、スイッチング素子１０３がＭＯＳＦＥＴで形成されている例を示したが、ＦＥＴは、高電圧、大電流に対して耐久性が高いＩＧＢＴ（Insulated Gate Bipolar Transistor）等の様々なスイッチング素子で構成することも可能である。
【００３０】
また、タイミング調整回路２０８は、一例としてダイオード２０８ａと抵抗２０８ｂの組み合わせで図示したが、デッドタイムの調整用であれば本回路に限定されるものではない。
【００３１】
（実施の形態２）
図４は、実施の形態２における同期整流コンバータ２００を示す回路構成図である。図４において、転流用ダイオードを転流用ＭＯＳＦＥＴ２１３に置換して、トランスの中間タップ１０４ｄから第２の選択回路３０７と第２のタイミング調整回路３０８を介してゲート駆動信号を生成している点以外は、実施の形態１と同じである。
【００３２】
本実施の形態における同期整流コンバータ２００によれば、整流用ＭＯＳＦＥＴ３０７ｄおよび転流用ＭＯＳＦＥＴ２１３のゲート駆動電圧波形を、多層トランスの端子部から電圧を検出することができるために、トランス１０４に新たな補助巻線を追加する必要がない。特に、検出する端子部を任意に選択できるため電圧振幅の調整が容易である。さらに、スイッチング素子がターンオフした際に、整流用ＭＯＳＦＥＴ３０７ｄのゲート端子から放出される放電電流によって、トランスのリセットを確実に行うことが可能となり、安全性の高い同期整流コンバータを実現できる。
【００３３】
本実施の形態では、スイッチング素子がＭＯＳＦＥＴで形成されている例を示したが、ＦＥＴは、高電圧、大電流に耐久性が高いＩＧＢＴ（Insulated Gate Bipolar Transistor）等の様々なＦＥＴ素子で構成することも可能である。
【００３４】
本実施の形態における動作原理について説明する。
【００３５】
まず、時刻ｔ０〜ｔ１の区間においては、制御用ＭＯＳＦＥＴ３０７ｄのゲート−ソース間に、正の電圧が印加されるために、制御用ＭＯＳＦＥＴ３０７ｄはオフ状態になる。このため、中間タップ１０４ｄの印加電圧は制御用ＭＯＳＦＥＴ３０７ｄによって遮断されるため、転流用ＭＯＳＦＥＴ２１３もオフ状態となる。
【００３６】
次に、時刻ｔ１〜ｔ２において、トランスの二次巻線には、トランスのリセット電圧が印加される。この際、制御用ＭＯＳＦＥＴ３０７ｄのゲート−ソース間には負の電圧が印加されるため、制御用ＭＯＳＦＥＴ３０７ｄがオン状態となり、中間タップ１０４ｄの印加電圧が転流用ＭＯＳＦＥＴ２１３のゲート端子に印加される。そのため、転流用ＭＯＳＦＥＴ２１３がオン状態になる。
【００３７】
（実施の形態３）
図５は、実施の形態３における同期整流コンバータ２００を示す回路図である。
【００３８】
図５は、図４に示す構成に付加して、トランスの一次巻線１０４ａと並列にスイッチング素子１０３と逆相に動作するＭＯＳＦＥＴ２２０とコンデンサ２２１の直列回路を接続したものである。これによりアクティブクランプ動作を行うことが可能となる。
【００３９】
これによって、トランス１０４のリセット電圧のピーク値を矩形波状に平坦化することで、トランス１０４への印加電圧を軽減する。そして、時刻ｔ１〜ｔ３の区間において、転流用ＭＯＳＦＥＴ２１３をオン状態にでき転流用ＭＯＳＦＥＴ２１３の導通損失の低減が可能となる。
【産業上の利用可能性】
【００４０】
本発明によれば、トランスに中間タップを形成することで、新たな自励式同期整流コンバータを提供でき、かつ回路の高効率化を実現できる。特に、従来の自励式同期整流用ＭＯＳＦＥＴにおけるゲート端子の破壊を防止することができるため、電源の仕様によらず小型、高効率を目的とする同期整流コンバータに有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１における同期整流コンバータの回路図
【図２】本発明の実施の形態１における別の同期整流コンバータの回路図
【図３】本発明の実施の形態１における同期整流コンバータの動作波形図
【図４】本発明の実施の形態２における同期整流コンバータの回路図
【図５】本発明の実施の形態３における同期整流コンバータの回路図
【図６】従来の同期整流コンバータの回路図
【符号の説明】
【００４２】
１００，２００  同期整流コンバータ
１０１  入力直流電源
１０２  入力コンデンサ
１０３  スイッチング素子
１０４  トランス
１０４ａ  一次巻線
１０４ｂ  二次巻線
１０４ｃ，１０４ｄ  中間タップ
１０５  整流用ＭＯＳＦＥＴ
１０６  転流用ＭＯＳＦＥＴ
１０７  制御用ＭＯＳＦＥＴ
１０９  平滑チョークコイル
１１０  平滑コンデンサ
１１１  負荷
１１２  制御回路
２０６  転流用ダイオード
２０７  選択回路
２０７ａ  ＰチャネルＭＯＳＦＥＴ
２０７ｂ，２０７ｃ  抵抗
２０８  タイミング調整回路
２０８ａ  ダイオード
２０８ｂ  抵抗
２１３  転流用ＭＯＳＦＥＴ
２２０  ＭＯＳＦＥＴ
２２１  コンデンサ
３０７  第２の選択回路
３０７ｄ  ＰチャネルＭＯＳＦＥＴ
３０７ｅ，３０７ｆ  抵抗
３０８  第２のタイミング調整回路
３０８ｃ  ダイオード
３０８ｄ  抵抗
【図１】
2006340562.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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