(57)【要約】【課題】  ＣＭＯＳロジックプロセスを適用して同一基板上に画素部および周辺回路部に含まれるトランジスタを同時に形成しても画像欠陥の発生を十分に抑制でき、しかも画素の微細化にも対応できる、画像特性に優れた固体撮像装置およびその製造方法を提供する。【解決手段】  画素部７と、画素部７の周囲に配置された周辺回路部１９とが同一基板上に形成された固体撮像装置である。各画素は、第１および第２のトランジスタを含み、周辺回路部１９は、複数の第３のトランジスタを含む。少なくとも、第１のトランジスタを構成する転送ゲート電極２３ａ下および第２のトランジスタを構成するゲート電極２３ｂ下の残留応力は、３７ＭＰａ以下である。【選択図】  図１
2006261414.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が二次元状に配置された画素部と、前記画素部の周囲に配置された周辺回路部とが同一半導体基板上に形成された固体撮像装置であって、
各前記画素は、
前記半導体基板の主面にゲート絶縁膜を介して形成された転送ゲート電極と、
前記転送ゲート電極に隣接する前記半導体基板の主面に形成され、入射光量に応じた電荷を蓄積する第１の拡散層と、
前記第１の拡散層とは反対側における前記転送ゲート電極に隣接する前記半導体基板の主面に形成された第２の拡散層とを有する第１のトランジスタおよび、
前記半導体基板の主面に前記ゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極に隣接する前記半導体基板の主面に形成された第３および第４の拡散層とを有する第２のトランジスタを備え、
前記周辺回路部は、
前記半導体基板の主面に前記ゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極に隣接する前記半導体基板の主面に形成された第５および第６の拡散層とを有する第３のトランジスタを複数備え、
少なくとも前記転送ゲート電極下および前記第１のゲート電極下の残留応力は、３７ＭＰａ以下であることを特徴とする、固体撮像装置。
【請求項２】
前記第１の拡散層は、フォトダイオードを含むことを特徴とする、請求項１に記載の固体撮像装置。
【請求項３】
前記第１、第２および第３のトランジスタは、ＳＴＩ構造の素子分離領域によって各々が素子分離されており、
各前記トランジスタを構成する前記ゲート絶縁膜の膜厚は、１０μｍ以下であることを特徴とする、請求項１に記載の固体撮像装置。
【請求項４】
前記転送ゲート電極および前記第１のゲート電極は、シリコン膜と高融点金属シリサイド膜との積層膜からなり、前記シリコン膜に対する前記高融点金属シリサイド膜の膜厚比は０．７以下であることを特徴とする、請求項１に記載の固体撮像装置。
【請求項５】
前記高融点金属シリサイド膜は、タングステンシリサイドにて形成されていることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記転送ゲート電極および前記第１のゲート電極は、シリコン膜とチタンシリサイドまたはコバルトシリサイドにて形成された高融点金属シリサイド膜との積層膜からなることを特徴とする、請求項１に記載の固体撮像装置。
【請求項７】
前記第２のゲート電極下の残留応力は、３７ＭＰａ以下であることを特徴とする、請求項１に記載の固体撮像装置。
【請求項８】
前記第３のトランジスタは、ＣＭＯＳトランジスタであることを特徴とする、請求項１に記載の固体撮像装置。
【請求項９】
前記第３のトランジスタは、Ｎチャンネルトランジスタのみで構成されていることを特徴とする、請求項１に記載の固体撮像装置。
【請求項１０】
複数の画素が二次元状に配置された画素部と、前記画素部の周囲に配置された周辺回路部とが同一半導体基板上に形成された固体撮像装置を製造するための方法であって、
前記半導体基板の主面に、入射光量に応じた信号電荷を蓄積するための第１の拡散層を形成する工程と、
前記半導体基板の主面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、シリコン膜と高融点金属シリサイド膜とを順次形成することにより積層膜を形成する工程と、
前記積層膜を選択的にエッチングすることにより転送ゲート電極、第１および第２のゲート電極を形成する工程と、
前記転送ゲート電極に隣接した前記半導体基板の内部に第２の拡散層を形成して第１のトランジスタを形成する工程と、
前記第１のゲート電極に隣接した前記半導体基板の内部に第３および第４の拡散層を形成して第２のトランジスタを形成する工程と、
前記第２のゲート電極に隣接した前記半導体基板の内部に第５および第６の拡散層を形成して第３のトランジスタを形成する工程とを備え、
前記積層膜を形成する工程は、前記シリコン膜に対する前記高融点金属シリサイド膜の膜厚比が０．７以下となるように当該シリコン膜および当該高融点金属シリサイド膜を形成することを特徴とする、固体撮像装置の製造方法。
【請求項１１】
前記積層膜を形成する工程は、タングステンシリサイドからなる高融点金属シリサイド膜を形成することを特徴とする、請求項１０に記載の固体撮像装置の製造方法。
【請求項１２】
複数の画素が二次元状に配置された画素部と、前記画素部の周囲に配置された周辺回路部とが同一半導体基板上に形成された固体撮像装置を製造するための方法であって、
前記半導体基板の主面に、入射光量に応じた信号電荷を蓄積するための第１の拡散層を形成する工程と、
前記半導体基板の主面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、シリコン膜を形成する工程と、
前記シリコン膜を選択的にエッチングすることにより転送ゲート電極、第１および第２のゲート電極を形成する工程と、
前記転送ゲート電極に隣接した前記半導体基板の内部に第２の拡散層を形成して第１のトランジスタを形成する工程と、
前記第１のゲート電極に隣接した前記半導体基板の内部に第３および第４の拡散層を形成して第２のトランジスタを形成する工程と、
前記第２のゲート電極に隣接した前記半導体基板の内部に第５および第６の拡散層を形成して第３のトランジスタを形成する工程と、
少なくとも前記転送ゲート電極および前記第１のゲート電極を覆うチタン膜またはコバルト膜を形成する工程と、
前記チタン膜またはコバルト膜をシリサイド化する工程とを備えることを特徴とする、固体撮像装置の製造方法。
【請求項１３】
前記第１の拡散層を形成するための前記半導体基板への不純物注入後において、８５０℃以上９００℃以下でかつ６０分以内の条件下でファーネスアニールによる熱処理を行う工程をさらに含むことを特徴とする、請求項１０または請求項１２に記載の固体撮像装置の製造方法。
【請求項１４】
複数の画素が二次元状に配置された画素部と、前記画素部の周囲に配置された周辺回路部とが同一半導体基板上に形成された固体撮像装置を製造するための方法であって、
前記半導体基板の主面に、入射光量に応じた信号電荷を蓄積するための第１の拡散層を形成する工程と、
前記半導体基板の主面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、シリコン膜を形成する工程と、
前記シリコン膜を選択的にエッチングすることにより転送ゲート電極、第１および第２のゲート電極を形成する工程と、
前記転送ゲート電極に隣接した前記半導体基板の内部に第２の拡散層を形成して第１のトランジスタを形成する工程と、
前記第１のゲート電極に隣接した前記半導体基板の内部に第３および第４の拡散層を形成して第２のトランジスタを形成する工程と、
８５０℃以上９００℃以下でかつ６０分以内の条件下でファーネスアニールによる熱処理を行って、前記第２のゲート電極に隣接した前記半導体基板の内部に第５および第６の拡散層を形成して第３のトランジスタを形成する工程とを備えることを特徴とする、固体撮像装置の製造方法。
【請求項１５】
前記ゲート絶縁膜を形成する工程に先だって、前記半導体基板の主面にＳＴＩ構造の素子分離領域を形成する工程をさらに含み、
前記ゲート絶縁膜の形成工程では、当該ゲート絶縁膜の膜厚を１０ｎｍ以下とすることを特徴とする、請求項１０、請求項１２、および請求項１４のいずれかに記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法に関し、より特定的には、増幅型ＭＯＳセンサを有する固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
増幅型ＭＯＳセンサを有する固体撮像装置（以下、ＭＯＳ型固体撮像装置と称す）は、画素毎にフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度であるという特徴を有する。図８は、一般的なＭＯＳ型固体撮像装置の構成を示す回路図である。図８において、ＭＯＳ型固体撮像装置は、複数の画素６がマトリクス状に配置された画素部７と、画素部７の周囲に配置された周辺回路部とを備える。画素部７を構成する各画素６は、受光量に応じた電荷を蓄積するフォトダイオード１、フォトダイオード１で発生した信号電荷を転送する転送トランジスタ２、信号電荷をリセットするリセットトランジスタ３、転送された信号電荷を増幅するとともに外部電源への接続部８を有する増幅トランジスタ４、および信号を読み出すラインを選択する選択トランジスタ５を含む。
【０００３】
周辺回路部は、行選択信号を供給する垂直選択部９、負荷トランジスタ群１０、１行分の信号を取り込むためのスイッチトランジスタを含む行信号蓄積部１１、および列選択信号を供給する水平選択部１２を含む。垂直選択部９には、各画素６へ接続するための選択トランジスタ制御線１３、リセットトランジスタ制御線１４、および転送トランジスタ制御線１５が配線されている。選択トランジスタ制御線１３は、選択トランジスタ５のゲート電極に結線され、信号を読み出す行を決定する。リセットトランジスタ制御線１４は、リセットトランジスタ３のゲート電極に結線され、転送トランジスタ制御線１５は、転送トランジスタ２のゲート電極に接続される。負荷トランジスタ群１０には、各画素６へ接続するための垂直信号線１６の一端が配線されており、垂直信号線１６の他端は、行信号蓄積部１１に結合されている。また、垂直信号線１６は、選択トランジスタ５のソース電極に結線される。また、行信号蓄積部１１に蓄積された信号は、水平選択部１２から供給される選択パルスにより順次出力される。
【０００４】
上記のようにＭＯＳ型固体撮像装置は、同一基板上に画素部７と周辺回路部とが形成されている。このようなＭＯＳ型固体撮像装置において、近年では、周辺回路部の性能向上を目的として、周辺回路部にＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）構造のＭＯＳ型トランジスタを複数配置した構成が適用されている（例えば、特許文献１）。このようなＭＯＳ型固体撮像装置は、画素部７および周辺回路部に含まれる複数のＭＯＳ型トランジスタをオンチップ化構造としているため、ＣＭＯＳロジックプロセスにフォトダイオードを形成するプロセスを追加することで、画素部７に含まれるトランジスタと周辺回路部に含まれるトランジスタとを同時に形成できる。したがって、開発期間の短縮、低コスト化、並びに低消費電力化が図れるという利点を有する。
【特許文献１】特開２００２−１９０５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＣＭＯＳロジックプロセスにフォトダイオードを形成するプロセスを追加した方法により製造したＭＯＳ型固体撮像装置は、白キズや暗時電流バラツキ（暗時ザラ）等による画像欠陥の抑制が十分になされていないという問題がある。
【０００６】
そこで、特許文献１では、各画素６に含まれるトランジスタのゲート電極を多結晶シリコンの単層構造とし、周辺回路部に含まれるＣＭＯＳＦＥＴのゲート電極を積層構造とする手法が提案されている。しかしながら、このような方法では、近年の画素６の微細化に伴って、リーク電流の抑制を目的として利用されつつあるシリサイド構造のゲート電極を各画素６に適用することができないという問題がある。シリサイド構造のゲート電極は、多結晶シリコン膜の上にタングステンシリサイド（ＷＳｉ）膜等のシリサイド膜を形成した積層膜からなるものであり、多結晶シリコンの単層構造からなるゲート電極に較べて膜自体が有する残留応力が大きく、フォトダイオード１等に影響を与えて画像特性を劣化させるためである。
【０００７】
また、上記した画素６の微細化に伴って、特に、０．２５μｍ以下の微細構造を有するＭＯＳ型固体撮像装置には、ＳＴＩ（Shallow Trench Isolation）法により形成されたＳＴＩ構造の素子分離領域（以下、ＳＴＩと称す）が適用されるとともに、各トランジスタを構成するゲート絶縁膜の膜厚が１０ｎｍ以下と薄膜化されている。このようなＳＴＩや薄膜化されたゲート絶縁膜は、ゲート電極の形成後に行われる熱処理、具体的には、周辺回路部における不純物拡散層の形成工程時に行われる熱処理によって、残留応力を発生しやすいという特徴を有するため、フォトダイオード１に対する残留応力が大きく、画像欠陥の抑制が困難であるという問題がある。
【０００８】
そこで、フォトダイオード１に対する残留応力を軽減するために、前記した熱処理時の処理温度を制限する方法が用いられている。一般に、このような熱処理には、ＲＴＡ（Rapid Thermal Annealing ：急速熱処理法）と呼ばれる熱処理方法が適用されるが、このＲＴＡにおいて９００℃を超えない温度条件下で熱処理を施すことによって、熱処理の最適化が図られている。しかしながらこのような手法によっても、未だ十分な画像欠陥の抑制効果が得られているとは言えるものではない。
【０００９】
それ故に、本発明は、ＣＭＯＳロジックプロセスを適用して同一基板上に画素部および周辺回路部に含まれるトランジスタを同時に形成しても画像欠陥の発生を十分に抑制でき、しかも画素の微細化にも対応できる、画像特性に優れた固体撮像装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する発明は、複数の画素が二次元状に配置された画素部と、前記画素部の周囲に配置された周辺回路部とが同一半導体基板上に形成された固体撮像装置に向けられている。この固体撮像装置において、各画素は、第１のトランジスタと第２のトランジスタとを備える。第１のトランジスタは、半導体基板の主面にゲート絶縁膜を介して形成された転送ゲート電極と、転送ゲート電極に隣接する半導体基板の主面に形成され、入射光量に応じた電荷を蓄積する第１の拡散層と、第１の拡散層とは反対側における転送ゲート電極に隣接する前記半導体基板の主面に形成された第２の拡散層とを有する。第２のトランジスタは、半導体基板の主面にゲート絶縁膜を介して形成された第１のゲート電極と、第１のゲート電極に隣接する半導体基板の主面に形成された第３および第４の拡散層とを有する。また、周辺回路部は、半導体基板の主面にゲート絶縁膜を介して形成された第２のゲート電極と、第２のゲート電極に隣接する半導体基板の主面に形成された第５および第６の拡散層とを有する第３のトランジスタを複数備える。そして、少なくとも転送ゲート電極下および第１のゲート電極下の残留応力は、３７ＭＰａ以下である。このような構成とすることで、画素部における画像欠陥を抑制できる。ここで、第１の拡散層とは、具体的には、フォトダイオードを含むものである。
【００１１】
また、第１、第２および第３のトランジスタは、ＳＴＩ構造の素子分離領域によって各々が分離されており、各トランジスタを構成するゲート絶縁膜の膜厚は、１０μｍ以下であっても良い。この構造は、特に、０．２５μｍ以下の微細構造を有する固体撮像装置に適用されるものであるが、このような固体撮像装置であっても、画像欠陥を抑制して画像特性の向上を図ることができる。
【００１２】
具体的には、転送ゲート電極および第１のゲート電極を、シリコン膜と高融点金属シリサイド膜との積層膜にて形成し、シリコン膜に対する高融点金属シリサイド膜の膜厚比を０．７以下とすることでゲート電極下の残留応力を上記の値に規制できる。このような高融点金属シリサイド膜としては、タングステンシリサイドにて形成されたものが挙げられる。
【００１３】
あるいは、転送ゲート電極および第１のゲート電極を、シリコン膜と、チタンシリサイドまたはコバルトシリサイドからなる高融点金属シリサイド膜との積層膜にて形成することによっても、ゲート電極下の残留応力を上記の値に規制できる。チタンシリサイドまたはコバルトシリサイドの残留応力は、上記したタングステンシリサイドに較べて比較的小さいため、積層膜は、上記した膜厚比に限定されることなく所望の残留応力を得ることができ、より一層の薄膜化を実現できる。
【００１４】
また、本発明においては、第２のゲート電極下の残留応力が３７ＭＰａ以下であっても良い。このような構成とすることで、周辺回路部におけるリーク電流の発生を抑制できるため、より回路特性に優れた固体撮像装置が実現できる。また、第３のトランジスタは、ＣＭＯＳトランジスタであっても良く、あるいはＮチャンネルトランジスタのみで構成されていても良い。
【００１５】
また、本発明は、複数の画素が二次元状に配置された画素部と、画素部の周囲に配置された周辺回路部とが同一半導体基板上に形成された固体撮像装置を製造するための方法にも向けられている。このような固体撮像装置を製造するための方法として、次のようなものがある。まず、半導体基板の主面に、入射光量に応じた信号電荷を蓄積するための第１の拡散層を形成する。次に、半導体基板の主面にゲート絶縁膜を形成する。次に、ゲート絶縁膜上に、シリコン膜と高融点金属シリサイド膜とを順次形成することにより積層膜を形成する。次に、積層膜を選択的にエッチングすることにより転送ゲート電極、第１および第２のトランジスタを形成する。次に、転送ゲート電極に隣接した半導体基板の内部に第２の拡散層を形成して、第１のトランジスタを形成する。次に、第１のゲート電極に隣接した半導体基板の内部に第３および第４の拡散層を形成して第２のトランジスタを形成する。さらに、第２のゲート電極に隣接した半導体基板の内部に第５および第６の拡散層を形成して第３のトランジスタを形成する。ここで、積層膜を形成するときには、シリコン膜に対する高融点金属シリサイド膜の膜厚比が０．７以下となるように、シリコン膜および高融点金属シリサイド膜を形成する。積層膜を形成するときには、タングステンシリサイドからなる高融点金属シリサイド膜を形成することが好ましい。
【００１６】
このような構成とすることで、画素部に含まれる転送ゲート電極下および第１のゲート電極下の残留応力を３７ＭＰａ以下とすることができ、ＣＭＯＳロジックプロセスを用いて画素部および周辺回路部に含まれるＭＯＳトランジスタを同時に形成できるとともに、画像特性に優れた固体撮像装置を実現できる。
【００１７】
また、次のような方法によっても、画像特性に優れた本発明の固体撮像装置を実現できる。まず、半導体基板の主面に、入射光量に応じた信号電荷を蓄積するための第１の拡散層を形成する。次に、半導体基板の主面にゲート絶縁膜を形成する。次に、ゲート絶縁膜上にシリコン膜を形成する。次に、シリコン膜を選択的にエッチングすることにより転送ゲート電極、第１および第２のゲート電極を形成する。次に、転送ゲート電極に隣接した半導体基板の内部に第２の拡散層を形成して第１のトランジスタを形成する。次に、第１のゲート電極に隣接した半導体基板の内部に第３および第４の拡散層を形成して第２のトランジスタを形成する。次に、第２のゲート電極に隣接した半導体基板の内部に第５および第６の拡散層を形成して第３のトランジスタを形成する。次に、少なくとも転送ゲート電極および第１のゲート電極を覆うチタン膜またはコバルト膜を形成する。そして、チタン膜またはコバルト膜をシリサイド化する。
【００１８】
このような構成によっても、少なくとも画素部に含まれるゲート電極下の残留応力を３７ＭＰａ以下とすることができ、ＣＭＯＳロジックプロセスを用いて画素部および周辺回路部に含まれるＭＯＳトランジスタを同時に形成できるとともに、画像特性に優れた固体撮像装置を実現できる。
【００１９】
また、上記した各製造方法では、第１の拡散層を形成するための半導体基板への不純物注入後において、８５０℃以上９００℃以下でかつ６０分以内の条件下でファーネスアニールによる熱処理を行うようにしても良い。このようなファーネスアニール処理を行うことで、より一層、画素部における画像欠陥を抑制でき、画像特性に優れた固体撮像装置を実現できる。
【００２０】
また、次のような方法によっても、画像特性に優れた本発明の固体撮像装置を実現できる。まず、半導体基板の主面に、入射光量に応じた信号電荷を蓄積するための第１の拡散層を形成する。次に、半導体基板の主面にゲート絶縁膜を形成する。次に、ゲート絶縁膜上に、シリコン膜を形成する。次に、シリコン膜を選択的にエッチングすることにより転送ゲート電極、第１および第２のゲート電極を形成する。次に、転送ゲート電極に隣接した半導体基板の内部に第２の拡散層を形成して第１のトランジスタを形成する。次に、第１のゲート電極に隣接した半導体基板の内部に第３および第４の拡散層を形成して第２のトランジスタを形成する。そして、８５０℃以上９００℃以下でかつ６０分以内の条件下でファーネスアニールによる熱処理を行って、第２のゲート電極に隣接した半導体基板の内部に第５および第６の拡散層を形成して第３のトランジスタを形成する。
【００２１】
このような構成を有する固体撮像装置は、転送ゲート電極および第１のゲート電極が比較的残留応力の小さいシリコン膜によって形成されるとともに、フォトダイオードへの影響が小さいファーネスアニールによって第３のトランジスタを構成する拡散層が形成されるため、ＣＭＯＳロジックプロセスを用いて画素部および周辺回路部に含まれるＭＯＳトランジスタを同時に形成しても、画像特性に優れた固体撮像装置を実現できる。
【００２２】
また、上記した３つの製造方法においては、ゲート絶縁膜を形成する工程に先だって、半導体基板の主面にＳＴＩ構造の素子分離領域を形成するようにしてもよく、このとき、ゲート絶縁膜は、その膜厚を１０ｎｍ以下とするようにしても良い。このような微細構造を有する固体撮像装置であっても、ＣＭＯＳロジックプロセスを用いた製造方法により、画像特性に優れたものとすることが可能である。
【発明の効果】
【００２３】
以上のように本発明によれば、画素部に含まれる転送ゲート電極下およびゲート電極下の残留応力を規制することで、ＣＭＯＳロジックプロセスを適用して画素部に含まれるＭＯＳトランジスタと周辺回路部に含まれるＭＯＳトランジスタとを同一半導体基板上に同時に形成しても、画像欠陥の発生を抑制することができ、画像特性に優れた固体撮像装置を実現できる。また、画素部あるいは周辺回路部に含まれるＭＯＳトランジスタの拡散層を形成する際に行う熱処理を、ＲＴＡに代えて、特定の温度および時間条件下で行うファーネスアニールとすることで、より一層、画素部に含まれる転送ゲート電極下およびゲート電極下の残留応力を緩和することができ、さらに画像特性に優れた固体撮像装置を実現できる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る固体撮像装置について説明する。本実施形態に係る固体撮像装置は、従来例において説明した図８に示す回路図と同様の構成を有するため、同一の構成をなすものについては同一の符号を付けて説明する。図１は、本実施形態に係る固体撮像装置の仕掛り状態を示す断面図である。図１において、固体撮像装置は、画素部７と周辺回路部１９とを備え、画素部７に含まれるＭＯＳトランジスタと周辺回路部１９に含まれる複数のＣＭＯＳトランジスタとが同一のシリコン基板２０上に形成された集積回路を有する。
【００２５】
画素部７は、複数の画素が２次元状、より具体的にはマトリクス状に配置されてなる。図１において、画素部７は、ある単一の画素の一部を図示しており、より具体的には、第１および第２のトランジスタの一部を示している。第１のトランジスタは転送トランジスタ２であり、転送ゲート電極２３ａと、転送ゲート電極２３ａに隣接するシリコン基板２０の主面に形成された第１の拡散層としてのＮ型信号電荷蓄積領域２５および第２の拡散層としてのＮ型ドレイン領域２４ａとを有する。Ｎ型信号電荷蓄積領域２５は、センサ部としてのフォトダイオード１を含み、入射光量に応じてフォトダイオード１で発生させた電荷を蓄積する。Ｎ型ドレイン領域２４ａは、Ｎ型信号電荷蓄積領域２５に蓄積された電荷を搬送する。転送ゲート電極２３ａは、蓄積された電荷をＮ型ドレイン領域２４ａに移動させるためのスイッチの役割を果たす。
【００２６】
第２のトランジスタは、第１のゲート電極としてのゲート電極２３ｂと、ゲート電極２３ｂに隣接するシリコン基板２０の主面に形成された第３の拡散層としてのソース拡散層（図示せず）と、第４の拡散層としてのドレイン拡散層（図示せず）とを有する。第２のトランジスタとは、具体的には、リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５等を指すが、ここでは、リセットトランジスタ３および選択トランジスタ５を構成するゲート電極２３ｂが、ＳＴＩ２１上に延長されたゲート電極配線として図示されている。これは、便宜上のものであり、図示する部位によっては、ゲート電極２３ｂは、転送ゲート電極２３ａと同様にゲート絶縁膜２２上に形成される。
【００２７】
周辺回路部１９は、複数設けられた第３のトランジスタの一部を示している。ここでは、第３のトランジスタは、ＣＭＯＳトランジスタであり、第２のゲート電極としてのゲート電極２３ｃと、ゲート電極２３ｃに隣接するシリコン基板２０の主面に形成された第５の拡散層としてのＮ型拡散層（Ｎwell）２６および第６の拡散層としてのＰ型拡散層（Ｐwell）２７とを備える。Ｎ型拡散層（Ｎwell）２６およびＰ型拡散層（Ｐwell）２７の主面には、それぞれＬＤＤ（Lightly Doped Drain ）層２４ｂおよび２４ｃが形成されている。
【００２８】
第１、第２、および第３トランジスタを形成するためのベースとなるシリコン基板２０は、Ｐ型半導体で構成されたシリコン基板である。シリコン基板２０の主面には、各トランジスタを素子分離するためのＳＴＩ２１が形成されている。ゲート絶縁膜２２は、シリコン酸化膜からなり、シリコン基板２０と上記した第１〜第３のトランジスタとを絶縁する。ＳＴＩ２１は、主に０．２５μｍ以下の微細構造に適用され、このような微細構造の固体撮像装置では、ゲート絶縁膜２２の膜厚は１０ｎｍ以下となる。
【００２９】
ここで、本実施形態の特徴部分である、画素部７に含まれる第１および第２のトランジスタについて説明する。本発明者は、固体撮像装置において、画素部７に含まれる転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力と画像欠陥数とに相関があることを見いだし、実際に、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力と画像欠陥数との関係を調べた。
【００３０】
図２は、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力（ＭＰａ）と、固体撮像装置で発生した画像欠陥数（個）との関係を示すグラフである。転送ゲート電極２３ａおよびゲート電極２３ｂは、ＷＳｉ膜と多結晶シリコン膜とを積層したシリサイド構造を有するものであり、画像欠陥数は、結晶欠陥の数を目視にて測定したものである。図２に示すように、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力が増大すると画像欠陥が増大し、特に、転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力が３７ＭＰａを越えると画像欠陥の増大が顕著になることが明らかである。なお、この傾向は、シリサイド構造の転送ゲート電極２３ａおよびゲート電極２３ｂ以外にも、不純物ドープ多結晶シリコン膜（以下、ＤＰＳ膜と称す）、コバルトシリサイド（ＣｏＳｉ2 ）を用いたシリサイド膜等にて形成された転送ゲート電極２３ａおよびゲート電極２３ｂについても、同様であることが確認されている。
【００３１】
そこで、本実施形態では、少なくとも画素部７に含まれる転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を３７ＭＰａ以下として、画像欠陥を抑制する。この構成は、特に、微細化構造を有する固体撮像装置において有効である。微細化構造の固体撮像装置は、ＳＴＩ２１によって各トランジスタが素子分離されるとともに、ゲート絶縁膜２２の膜厚が１０μｍ以下と薄くなっている。そのため、フォトダイオード１に対する残留応力が大きく、画像欠陥の抑制が困難であるという問題がある。しかしながら、このような微細構造を有する固体撮像装置において、本実施形態に係る構成を適用することで、フォトダイオード１に対する残留応力を緩和して画像欠陥の発生を抑制することができる。
【００３２】
転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力に影響を与える要因としては、第１〜第３のトランジスタにおける拡散層の形成時に行われる熱処理や、転送ゲート電極２３ａおよびゲート電極２３ｂを構成する材料等、各種要因が挙げられる。例えば、図２において、残留応力が約６８ＭＰａであるときと、残留応力が約４５ＭＰａであるときでは、転送ゲート電極２３ａおよびゲート電極２３ｂを構成する膜組成は同じであるが、転送ゲート電極２３ａおよびゲート電極２３ｂの形成後に行われる熱処理が異なる。残留応力が約６８ＭＰａであるときの熱処理はＲＴＡであり、残留応力が約４５ＭＰａであるときの熱処理は、ファーネス（電気炉）アニールである。このように熱処理を変えることでも転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を低減することができるが、それだけでは画像欠陥を十分に抑制できるだけの効果が得られるとは言えない。図２において、残留応力が３８ＭＰａ以下のものについては、ファーネスアニールを適用するとともに、シリサイド膜の膜厚比を変化させたものである。
【００３３】
したがって、転送ゲート電極２３ａおよびゲート電極２３ｂを構成する膜材料や、熱処理等を必要に応じて組み合わせることにより、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を３７ＭＰａ以下とすることで、本実施形態に係る固体撮像装置を実現できる。転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力に影響を与える要因の詳細については、以下に示す各実施形態において具体的に説明する。
【００３４】
上記のように構成された固体撮像装置は、ＣＭＯＳロジックプロセスを用いた製造方法により、画素部７および周辺回路部１９に含まれる各種のＭＯＳ型トランジスタを、同一半導体基板上に同時に形成することができる。このような製造方法においては、第１〜第３のトランジスタにおける拡散層の形成時に行われる熱処理、具体的には、フォトダイオード１を形成するためのシリコン基板２０へのイオン注入後、各トランジスタのソースおよびドレイン領域を形成するためのシリコン基板２０へのイオン注入後、およびウェル等の電位固定用コンタクトへのイオン注入後のいずれかにおいて行われる活性化アニール処理において、８５０℃以上の高温のＲＴＡが行われる。特に、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成後に行われるＲＴＡは、上記したＳＴＩ２１や薄膜構造のゲート絶縁膜２２に残留応力を生じやすく、この残留応力による影響をフォトダイオード１が受けると画像欠陥を生じやすくなる。
【００３５】
そこで、本実施形態では、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を３７ＭＰａ以下と規制するために、第１〜第３のトランジスタにおける拡散層の形成時に行われる熱処理、特に、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成後に行われる熱処理を、ＲＴＡに代えてファーネス（電気炉）アニールを適用することが好ましい。ファーネスアニールは、ＲＴＡに較べて温度上昇が緩やかであるため、上述のように、ＳＴＩ２１やゲート絶縁膜２２への負荷を緩和して、フォトダイオード１へ与える残留応力を低減し、さらなる画像欠陥の抑制が図れる。
【００３６】
また、本実施形態においては、上記したＣＭＯＳロジックプロセスを用いて画素部７および周辺回路部１９に含まれる転送ゲート電極２３ａ、ゲート電極２３ｂ、およびゲート電極２３ｃを同時に形成することで、周辺回路部１９に含まれるゲート電極２３ｃ下の残留応力についても３７ＭＰａ以下とすることができる。これにより、上記した画像欠陥の抑制効果だけでなく、周辺回路部１９におけるリーク電流の発生を抑制する効果が得られ、周辺回路特性に優れた固体撮像装置が実現できる。
【００３７】
（第２の実施形態）
本実施形態では、画素部７に含まれる転送ゲート電極２３ａおよびゲート電極２３ｂを、シリコン膜と高融点金属シリサイド膜との積層膜（以下、ポリサイド膜と称す）にて形成した固体撮像装置について、転送ゲート電極２３ａおよびゲート電極２３ｂの残留応力を緩和する方法について説明する。ここでは、シリコン膜として、ＣＶＤ法で形成したＤＰＳ膜を例に挙げ、高融点金属シリサイド膜として、比較的残留応力の大ききいＷＳｉ膜を例に挙げて説明する。
【００３８】
図３は、ポリサイド膜を構成するＤＰＳ膜に対するＷＳｉ膜の膜厚比（ＷＳｉ膜／ＤＰＳ膜）と、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力（ＭＰａ）との関係を示すグラフである。上述のように、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力は、ファーネスアニールによっても大幅に低減できることから、ここでは、転送ゲート電極２３ａおよびゲート電極２３ｂに、８５０℃以上９００℃以下、６０分以内の条件下でファーネスアニールを施したものについてのデータを示した。図３から明らかなように、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力は、ＷＳｉ膜の膜厚が厚くなるに従って増大する。転送ゲート電極２３ａ下およびゲート電極２３ｂ下における残留応力を３７ＭＰａ以下とするためには、ＤＰＳ膜に対するＷＳｉ膜の膜厚比（ＷＳｉ／ＤＰＳ）を０．７以下とすれば良い。このような構成を有するポリサイド膜にて転送ゲート電極２３ａおよびゲート電極２３ｂを形成することで、第１の実施形態で説明したように、固体撮像装置で発生する画像欠陥の抑制が図れる。なお、転送ゲート電極２３ａおよびゲート電極２３ｂに上記のようなファーネスアニールが施されていないときには、ＤＰＳ膜に対するＷＳｉ膜の膜厚比（ＷＳｉ／ＤＰＳ）を０．７よりもさらに小さくすることで、所望の残留応力を得ることが可能である。
【００３９】
また、周辺回路部１９に含まれる第３のトランジスタのゲート電極２３ｃについても、上記のようにＤＰＳ膜に対するＷＳｉ膜の膜厚比を０．７以下としたポリサイド膜にて形成すると、周辺回路部１９におけるリーク電流の発生を抑制でき、周辺回路部１９の性能向上を図ることができる。
【００４０】
以下に、本実施形態に係る固体撮像装置の製造方法について図４を用いて説明する。図４は、本実施形態に係る固体撮像装置を製造する過程における各段階での基板およびその上面の断面図である。図４（ａ）は、基板の表面に、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成するためのＤＰＳ膜１７を形成した状態を示す。このような仕掛り状態の基板を得るためには、まず、Ｐ型のシリコン基板２０の内部に、ＳＴＩ２１を形成する。次に、ＳＴＩ２１にシリコン酸化膜の埋め込み処理を行い、ＣＭＰ処理による基板表面の平坦化処理を行う。次に、ＮチャンネルＭＯＳトランジスタが形成される活性領域をリソグラフィ技術を用いてレジストで覆い、ＰチャンネルＭＯＳトランジスタが形成される活性領域に向けてリン等のＮ型不純物をイオン注入法等により注入する。これにより、シリコン基板２０の主面には、フォトダイオードを含むＮ型信号電荷蓄積領域２５が形成される。同様にして、図示されていない第３および第４の拡散層を形成する。
【００４１】
次に、周辺回路部１９におけるＰチャンネルＭＯＳトランジスタ形成領域に、イオン注入法によりＮ型不純物を導入することにより、Ｎ型拡散層２６を形成し、次いで、周辺回路部１９におけるＮチャンネルＭＯＳトランジスタ形成領域に、イオン注入法によりＰ型不純物を導入することにより、Ｐ型拡散層２７を形成する。上記のように構成されたシリコン基板２０の全面を覆うように、熱酸化法やＣＶＤ法により、ゲート絶縁膜２２としてのシリコン酸化膜を約１０ｎｍの厚みに形成する。次に、ゲート絶縁膜２２の上に、ＣＶＤ（Chemical  Vapor  Deposition ）法等により、多結晶シリコン膜を形成する。そして、この多結晶シリコン膜に不純物をドープすることによりＤＰＳ膜１７を形成する。
【００４２】
図４（ｂ）は、ＤＰＳ膜１７の上にＷＳｉ膜１８を形成した状態を示す。このような状態の基板を得るためには、まず、ＤＰＳ膜１７の上にＣＶＤ法等によりＷ膜（図示せず）を形成する。そして、Ｗ膜に熱処理を施すことにより、ＤＰＳ膜１７とＷ膜とが接触している部分でシリサイドが形成され、ＷＳｉ膜１８が形成される。ＷＳｉ膜１８は、高融点金属シリサイドの中でも比較的抵抗の高い物質であり、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを実用的なレベルに低抵抗化するためには、９０ｎｍ以下とすることが好ましい。本実施形態においては、ＷＳｉ膜１８を、このような膜厚で形成するとともに、ＤＰＳ膜１７に対する膜厚比が０．７以下となるようにする。例えば、ＤＰＳ膜１７の膜厚が７５ｎｍであれば、ＷＳｉ膜１８の膜厚は５３ｎｍ以下とする。これにより、ポリサイド膜からなる転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を３７ＭＰａ以下にすることができ、Ｎ型信号電荷蓄積領域２５への残留応力、すなわちフォトダイオード１への残留応力を緩和して、結晶欠陥等の画像欠陥を抑制できる。
【００４３】
図４（ｃ）は、シリコン基板２０の主面に転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成した状態を示す。上記のような膜厚比でＤＰＳ膜１７およびＷＳｉ膜１８が積層されたポリサイド膜を、光リソグラフィーとＲＩＥ（Reactive  Ion  Etching）技術とを用いて、所望の形状にパターンニングする。これにより、シリコン基板２０の主面には、画素部７に含まれる転送ゲート電極２３ａおよびゲート電極２３ｂ、並びに周辺回路部１９に含まれるゲート電極２３ｃが同時に形成される。得られた転送ゲート電極２３ａ下、ゲート電極２３ｂ下、および２３ｃ下の残留応力は、いずれも３７ＭＰａ以下となり、ＣＭＯＳロジックプロセスを適用しても、画像欠陥が抑制された固体撮像装置を実現できる。
【００４４】
次いで、光リソグラフィーおよびイオン注入法を用いて、転送ゲート電極２３ａの隣接部にＮ型ドレイン領域２４ａを形成し、周辺回路部１９におけるＮチャンネルＭＯＳ型トランジスタのＮ型拡散層２６にＮ型ＬＤＤ領域２４ｂを、ＰチャンネルＭＯＳ型トランジスタのＰ型拡散層２７にＰ型ＬＤＤ層２４ｃをそれぞれ形成する。
【００４５】
上記のような構成だけでも、画像欠陥を抑制して画像特性の向上を図ることができるが、さらなる画像特性の向上を図るためには、第１〜第３のトランジスタにおける拡散層の形成時に行われる熱処理、より好ましくは、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃの形成後に行われる熱処理、さらに好ましくは、周辺回路部１９におけるＮ型拡散層２６およびＰ型拡散層２７への活性化アニール処理を、ＲＴＡに代えて、所定の条件下でのファーネスアニールとすることが好ましい。これは、上述のように、ＲＴＡによる熱処理は急激な温度上昇を伴う熱処理であるため、画素部７に含まれるＳＴＩ２１や転送ゲート電極２３ａおよびゲート電極２３ｂにも高い熱がかかり、大きな残留応力を生じさせるためである。
【００４６】
本実施形態においてファーネスアニールを行う条件は、８５０℃以上９００℃以下で、かつ６０分以内の熱処理とすることが好ましい。このような条件下であると、画素部７に含まれる転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力をより低減でき、さらに画像欠陥が抑制された固体撮像装置を実現できる。
【００４７】
以下に、その詳細について具体例を挙げて説明する。図５は、図４に示す処理工程後に行われる各処理工程を説明するための基板およびその上面の状態を示す図である。図５（ａ）は、図４に示す処理工程を経た基板の主面をシリコン窒化膜２８で覆った状態を示す。シリコン窒化膜２８は、常圧ＣＶＤ法等により形成され、その膜厚は３０ｎｍである。
【００４８】
図５（ｂ）は、シリコン窒化膜２８の上にシリコン酸化膜２９を形成し、これらの膜を所望の形状にパターニングするためのレジストパターン３０を形成した状態を示す。シリコン酸化膜２９は、シリコン窒化膜２８の全面を覆うように、減圧ＣＶＤ法等により厚み８５ｎｍに形成される。次に、シリコン酸化膜２９の上にレジストを塗布してレジスト膜（図示せず）を形成する。得られたレジスト膜を光リソグラフィ法により選択的に除去することにより、Ｎ型信号電荷蓄積領域２５の上方に所望の形状にパターニングされたレジストパターン３０が形成される。
【００４９】
図５（ｃ）は、シリコン窒化膜２８およびシリコン酸化膜２９にエッチング処理を施した後の状態を示す。具体的には、レジストパターン３０をマスクとして、ＲＩＥ技術を用いて、シリコン窒化膜２８およびシリコン酸化膜２９にドライエッチング処理を施す。このエッチング処理により、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃの側壁にはサイドウォール３２が形成され、Ｎ型信号電荷蓄積領域２５の上には所望の形状にパターニングされたシリサイドブロック層３１が形成される。エッチング処理後のレジストパターン３０は除去される。
【００５０】
なお、この工程では、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを構成するＷＳｉがドライエッチング処理により露出しないようにする必要がある。ＷＳｉが露出してしまうと、後の工程に対してＷが汚染源になるだけでなく、ＷＳｉ表面の異常酸化が生じるためである。
【００５１】
図５（ｄ）は、Ｎ型信号電荷蓄積領域２５の主面にＰ+ 型の表面シールド領域３３を形成し、周辺回路部１９にソース・ドレイン領域３４ａおよび３４ｂを形成した状態を示す。まず、表面シールド領域３３は、画素部７において、光リソグラフィー法およびイオン注入法を用いることにより、Ｎ型信号電荷蓄積領域２５の表面に形成される。表面シールド領域３３が形成されることで、画素部７には、Ｐ+ ＮＰ型の埋め込みフォトダイオード１が形成される。ここで、表面シールド領域３３は、フォトダイオード１の表面にあるＳｉ／ＳｉＯ2 界面をＮ型信号電荷蓄積領域２５からシールドして、Ｎ型信号電荷蓄積領域２５による空乏層がＳｉ／ＳｉＯ2 界面にまで広がることを防ぐ役割を果たす。従って、表面シールド領域３３により、Ｓｉ／ＳｉＯ2 界面準位に起因するリーク電流の発生を抑えることができる。
【００５２】
一方、周辺回路部１９においては、素子領域にソース・ドレイン領域３４ａおよび３４ｂが形成される。ここで、ＮチャンネルＭＯＳ領域のソース・ドレイン領域３４ａの形成にはＮ型の高濃度イオン注入が行われ、ＰチャンネルＭＯＳ領域のソース・ドレイン領域３４ｂの形成にはＰ型の高濃度イオン注入が行われる。なお、この高濃度イオン注入は、図示されていないが、Ｎ型拡散層２６およびＰ型拡散層２７の電位を取るために、それぞれのウェル上に形成されるべきＮ+ コンタクト領域およびＰ+ コンタクト領域に対する注入も含まれるものである。
【００５３】
図５（ｅ）は、周辺回路部１９に含まれるソース・ドレイン領域３４ａおよび３４ｂに金属シリサイド膜を形成した状態を示す。このような状態の基板を得るためには、まず、ソース・ドレイン領域３４ａおよび３４ｂにイオンを注入し、活性化アニール処理を行う。活性化アニール処理は、通常の微細ＣＭＯＳロジックプロセスであれば、浅いＰＮ接合を形成するためにＲＴＡを用いる。しかしながら、ＲＴＡは、上述のように短時間で急激な温度上昇を行う処理であるため、この温度変化に伴う残留応力によりシリコン基板２０に結晶欠陥を誘起しやすいこと、また、前記した温度変化によりＳＴＩ２１、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃに生じる残留応力によってフォトダイオード１へ影響を与えやすいこと、さらに、Ｐ+ 型の表面シールド領域３３は非常に高濃度のイオン注入層であることから、前記した温度変化により欠陥が多量に発生するだけでなく、不十分な活性化アニール処理を行うと、この欠陥が大きく成長して二次欠陥を生じること等の問題がある。
【００５４】
そこで、本実施形態においては、上記した活性化アニール処理として、ＲＴＡに代えてファーネスアニールを行う。ファーネスアニールは、急激な温度上昇を引き起こすことはないため、例えば、８５０℃、４５分の温度条件下でアニール処理を行えば、上記した各種の問題を引き起こすことなく、十分な熱処理を施すことが可能である。本実施形態においては、ファーネスアニールを、８５０℃以上９００℃以下、かつ、６０分以内の条件下で行うことが好ましい。
【００５５】
なお、Ｐ+ 型の表面シールド領域３３に対する活性化アニールは、ＲＴＡを用いるときは表面シールド領域３３の形成直後に行う必要がある。したがって、表面シールド領域３３に対するＲＴＡと、ソース・ドレイン領域３４ａおよび３４ｂに対するイオン注入後のＲＴＡとは、別々に行うことになる。しかしながら、本実施形態のように、ファーネスアニールを適用すれば、表面シールド領域３３に対する欠陥を引き起こしにくいため、表面シールド領域３３、ソース・ドレイン領域３４ａおよび３４ｂに対する活性化アニールを一括して行うことが可能となる。ただし、ファーネスアニールは、表面シールド領域３３の形成直後に行っても何らさしつかえない。
【００５６】
次に、後述する転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃに対する金属シリサイド化処理の前処理を行う。具体的には、少なくともＮ型信号電荷蓄積領域２５およびＮ型ドレイン領域を除くシリコン基板２０主面の所定の領域に対して、プリアモルファス化イオンの注入を行う。プリアモルファス化のイオン注入は、例えば、加速電圧２０ＫｅＶ、ドーズ量３．０Ｅ１４／ｃｍ2 の条件下で、Ａｓイオンを用いて行う。
【００５７】
次に、シリコン基板２０の全面に、スパッタリング法等によりシリサイド形成用の金属膜（図示せず）を形成する。金属膜としては、例えば、厚み４０ｎｍのＷ膜を形成する。次に、窒素雰囲気中において、例えば、６７５℃、３０秒の条件下で、ＲＴＰ（Rapid   Thermal   Processing）を行う。これにより、シリコン基板２０の素子領域とシリサイド形成用金属膜とが直接接する領域において、シリコン基板２０中に含まれるシリコンとシリサイド金属膜中のＷとが反応し、金属がシリサイド化されることによりＷＳｉ膜（図示せず）が形成される。
【００５８】
次に、Ｈ2ＳＯ4＋Ｈ2Ｏ2溶液やＨＣｌ＋Ｈ2Ｏ2溶液等を用いて、シリコン窒化膜２８およびシリコン酸化膜からなるシリサイドブロック層３１上において未反応となり残留した金属膜を選択的に剥離除去する。さらに、例えば、８５０℃、１０秒の条件下でＲＴＰ熱処理を行う。このような処理により、シリサイドブロック層３１等で覆われていないシリコン基板２０の主面に、ＷＳｉ膜３５が形成される。
【００５９】
図５（ｆ）は、平坦化処理が施された基板の表面にアルミニウム（Ａｌ）配線３７を形成した状態を示す。このような状態の基板を得るためには、まず、金属シリサイド膜が形成されたシリコン基板２０の全面を覆うように、酸化／ＣＶＤ法により、層間絶縁膜３６としての酸化シリコン膜を堆積する。次いで、層間絶縁膜３６の表面に、ＣＭＰ（Chemical  Mechanical  Polish）処理等による平坦化処理を施す。次いで、平坦化処理が施された層間絶縁膜３６の表面にスパッタ法等によりアルミニウム（Ａｌ）膜（図示せず）を堆積し、このＡｌ膜を所望の形状にパターニングする。これにより、層間絶縁膜３６の表面に、Ａｌ配線３７が形成される。Ａｌ配線３７は、画素部７内の信号線や接続配線、および周辺回路部１９内の接続配線の役目を果たすものである。なお、固体撮像装置では、Ａｌ配線３７の上層にさらに多層配線を有するが、これ以降の多層配線を形成する工程については、従来と同様の工程を経るので説明を省略する。
【００６０】
以上のように構成された固体撮像装置は、転送ゲート電極２３ａおよびゲート電極２３ｂを構成するシリサイド膜の膜厚比（ＷＳｉ膜／ＤＰＳ膜）を０．７以下とすることで、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を３７ＭＰａ以下とすることができ、さらに、ＭＯＳ型トランジスタのソース・ドレイン注入およびＮ型信号電荷蓄積領域２５上部の表面シールド領域３３を形成する際の活性化アニールにファーネスアニールを用いることで、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力をさらに減少させることができ、より一層、画像欠陥の発生を防止することができる。これにより、ＣＭＯＳロジックテクノロジーを用いて作製した、０．２５μｍ以下の微細ＭＯＳ型固体撮像装置においても、白キズや暗時電流バラツキ（暗時ザラ）等の画像欠陥を抑制し、撮像特性不良の解消を図ることができる。
【００６１】
なお、上記説明では、シリコン膜としてＤＰＳ膜を例に挙げて説明したが、本発明はこれに限定されるものではなく、不純物をドープしていない多結晶ポリシリコン膜等も適用可能である。また、高融点金属シリサイド膜としてＷＳｉ膜を例に挙げて説明したが、本発明はこれに限定されるものではなく、モリブデンシリサイド膜等も適用できる。
【００６２】
（第３の実施形態）
本実施形態では、第２の実施形態で説明した転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを構成する高融点金属シリサイドとして、ＷＳｉ膜よりも残留応力の小さいチタンシリサイド（ＴｉＳｉ2 ）またはＣｏＳｉ2 を用いた固体撮像装置について説明する。ＴｉＳｉ2 またはＣｏＳｉ2 を用いたＤＰＳ膜は、ＷＳｉを用いたＤＰＳ膜に較べて残留応力が小さいことから、第２の実施形態のようにシリサイド膜を構成する各膜の膜厚を規定することなく、ゲート電極下の残留応力を緩和できる。
【００６３】
以下に、本実施形態に係る固体撮像装置の製造方法について説明する。本実施形態に係る固体撮像装置の製造方法は、第１の実施形態で説明した図４および図５とほぼ同様であるので、両図を引用して説明する。まず、図４（ａ）に示す工程と同様にして、シリコン基板２０の表面にＤＰＳ膜１７を形成する。次に、図４（ｂ）で説明した工程において、ＷＳｉ膜１８に代えて、ＴｉＳｉ2 膜またはＣｏＳｉ2膜を形成する。ＴｉＳｉ2 膜またはＣｏＳｉ2 膜を用いたポリサイド構造は、第２の実施形態で説明したＷＳｉ膜１８を用いたポリサイド構造よりも残留応力が小さいため、薄膜化しても実用的なレベルで固体撮像装置としての特性を満足できるとともに、転送ゲート電極２３ａおよびゲート電極２３ｂの低抵抗化が図れる。一般的には、ＴｉＳｉ2 膜またはＣｏＳｉ2 膜を用いたポリサイド構造の転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力は、３０〜４０ＭＰａ程度である。したがって、上記のように積層されたポリサイド膜を図４（ｃ）で説明した工程と同様にパターニングすれば、少なくとも転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力を、第２の実施形態に係る転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力よりも緩和することができる。
【００６４】
転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成した後には、図５（ａ）〜（ｆ）に示す各工程を同様に順次行うことで、本実施形態に係る固体撮像装置が実現できる。なお、図５（ｅ）に示す工程においては、Ｔｉ膜を形成する代わりにＣｏ膜を形成して、ＣｏＳｉ2 膜を形成することも可能である。
【００６５】
上述のように、本実施形態に係る固体撮像装置では、ＴｉＳｉ2 膜またはＣｏＳｉ2 膜を用いたポリサイド構造の転送ゲート電極２３ａおよびゲート電極２３ｂを適用することで、第２の実施形態よりも転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力の緩和が図れる。そして、転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力が３７ＭＰａを超えたときには、ポリサイド構造の膜厚比を調整する、あるいは、図５に示す工程にて行われるイオン活性化アニールにおいて、ＲＴＡに代えてファーネスアニールを適用する等の方法を行う等の方法を単独で用いるあるいは組み合わせて用いることにより、転送ゲート電極２３ａおよびゲート電極２３ｂ下の残留応力を３７ＭＰａ以下とすることができる。これにより、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジーを用いて作製したＭＯＳ型固体撮像装置であっても、白キズ等の画像欠陥を抑制した撮像特性の良い固体撮像装置を実現できる。
【００６６】
（第４の実施形態）
第２および第３の実施形態では、転送ゲート電極２３ａおよびゲート電極２３ｂをポリサイド構造とした例を挙げて説明したが、転送ゲート電極２３ａおよびゲート電極２３ｂの抵抗が比較的高くても固体撮像装置としての特性が許される場合には、シリコン膜のみで構成された転送ゲート電極２３ａおよびゲート電極２３ｂを有する固体撮像装置としても良い。例えば、膜厚が０．２μｍであって、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力が５０ＭＰａである固体撮像装置の場合には、シリサイド形成工程において上記したファーネスアニールを適用することで、転送ゲート電極２３ａ下およびゲート電極２３ｂ下の残留応力を２７ＭＰａ程度まで緩和することが可能である。
【００６７】
なお、転送ゲート電極２３ａおよびゲート電極２３ｂをシリコン膜のみにて形成する場合には、シリサイドブロック層３１を形成する工程は不要となる。また、本実施形態に係る構成は、シリコン膜のみならずＤＰＳ膜のみにて構成された転送ゲート電極２３ａおよびゲート電極２３ｂを有する固体撮像装置にも適用可能である。
【００６８】
（第５の実施形態）
上記各実施形態では、周辺回路部１９をＣＭＯＳトランジスタで構成された固体撮像装置について説明したが、本実施形態では、周辺回路部１９をＮチャンネルＭＯＳトランジスタのみで構成された固体撮像装置について説明する。図６および図７は、周辺回路部１９がＮチャンネルＭＯＳトランジスタのみで構成され、不純物拡散層がＰ型拡散層２７のみで構成された固体撮像装置を製造する過程における各段階での基板およびその上面の断面図である。
【００６９】
図６（ａ）は、基板の表面に、転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成するためのＤＰＳ膜１７を形成した状態を示す。このような仕掛り状態の基板を得るためには、図４（ａ）に示す工程と同様にして、シリコン基板２０の内部に、ＳＴＩ２１Ｎ型信号電荷蓄積領域２５、および図示されていない第３および第４の拡散層を形成する。次に、周辺回路部１９におけるＮチャンネルＭＯＳトランジスタ形成領域に、イオン注入法によりＰ型不純物を導入することにより、Ｐ型拡散層２７を形成する。そして、図４（ａ）に示す工程と同様に、ゲート絶縁膜２２およびＤＰＳ膜１７を形成する。
【００７０】
図６（ｂ）は、ＤＰＳ膜１７の上にＷＳｉ膜１８を形成した状態を示す。ＷＳｉ膜１８は、図４（ｂ）に示す工程と同様にして形成する。図６（ｃ）は、基板の主面に転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃを形成した状態を示す。転送ゲート電極２３ａ、ゲート電極２３ｂおよび２３ｃは、図４（ｃ）に示す工程と同様にして形成する。そして、光リソグラフィーおよびイオン注入法を用いて、転送ゲート電極２３ａの隣接部にＮ型ドレイン領域２４ａを形成し、周辺回路部１９におけるＰ型拡散層２７にＰ型ＬＤＤ層２４ｃをそれぞれ形成する。
【００７１】
図７（ａ）は、図５（ａ）に示す工程と同様にして、図６に示す処理工程を経た基板の主面をシリコン窒化膜２８で覆った状態を示す。図７（ｂ）は、図５（ｂ）に示す工程と同様にして、シリコン窒化膜２８の上にシリコン酸化膜２９を形成し、これらの膜を所望の形状にパターニングするためのレジストパターン３０を形成した状態を示す。図７（ｃ）は、図５（ｃ）に示す工程と同様にして、シリコン窒化膜２８およびシリコン酸化膜２９にエッチング処理を施した後の状態を示す。
【００７２】
図７（ｄ）は、Ｎ型信号電荷蓄積領域２５の主面にＰ+ 型の表面シールド領域３３を形成し、周辺回路部１９にソース・ドレイン領域３４ａおよび３４ｂを形成した状態を示す。ここで、画素部７における処理は図５（ｄ）に示す工程と同様であるが、周辺回路部１９においては、Ｐ型拡散層２７に向けてＮ型の高濃度イオン注入を行い、ゲート電極２３ｃにおけるソース・ドレイン領域３４ａおよび３４ｂを形成する。ここでの高濃度イオン注入は、図示されていないが、Ｐ型拡散層２７の電位を取るために、Ｐ型拡散層２７の主面に形成されるべきＰ+ コンタクト領域に対する注入も含まれる。
【００７３】
図７（ｅ）は、周辺回路部１９に含まれるソース・ドレイン領域３４ａおよび３４ｂに金属シリサイド膜を形成した状態を示す。このような状態の基板を得るためには、まず、ソース・ドレイン領域３４ａおよび３４ｂにイオンを注入し、活性化アニール処理を行う。ここでの活性化アニール処理においても、第２の実施形態と同様にファーネスアニールを行うことが好ましいが、本実施形態においては、周辺回路部１９がＮチャンネルＭＯＳ型トランジスタのみで構成されているため、第２の実施形態のように周辺回路部１９がＣＭＯＳトランジスタで構成された固体撮像装置に較べてプロセスマージンを広くとることができる。これは、周辺回路部１９が、ＮチャンネルＭＯＳ型トランジスタのみで構成されていることで、トランジスタ形成後のファーネスアニールによるＰチャンネルＭＯＳ型トランジスタのゲート電極からゲート絶縁膜２２へのボロンの染み出しによるしきい値電圧変動発生を考慮してアニール条件を決定する必要が無くなるためである。これにより、例えば、ＭＯＳ型トランジスタのゲート形成工程以後の熱処理工程は、９００℃を超えない温度で１５分以上という高い温度領域のアニール工程を含むことができ、ソース・ドレイン領域３４ａおよび３４ｂの活性化をより確実にできるようになる。
【００７４】
なお、本実施形態に係るＮチャンネルＭＯＳ型トランジスタにおいて、第２の実施形態と同様のファーネスアニールを施すと、しきい値電圧、飽和電流およびサブスレッショールド特性等のトランジスタ特性が若干変動することもあるが、しきい値調整用イオン注入やソース・ドレイン注入で合わせこみを行うことで対応可能である。
【００７５】
次に、図５（ｅ）に示す工程と同様にして、金属シリサイド化処理の前処理、金属膜の形成、金属膜のシリサイド化処理、シリサイドブロック層３１の形成、およびＴｉＳｉ2 膜３５の形成を引き続き行う。
【００７６】
図７（ｆ）は、図５（ｆ）と同様にして、平坦化処理が施された基板の表面にアルミニウム（Ａｌ）配線３７を形成した状態を示す。これにより、本実施形態に係る固体撮像装置が得られる。
【００７７】
以上のように、本発明の実施の形態によれば、トランジスタのしきい値電圧の劣化を考慮することなく、フォトダイオード１にかかる様々な残留応力の緩和および結晶欠陥の発生を抑制することができ、ＣＭＯＳロジックテクノロジーを用いて作製した、０．２５μｍ以下の微細ＭＯＳ型固体撮像装置においても、白キズや暗時電流バラツキ（暗時ザラ）という撮像特性不良を解決することができる。
【００７８】
なお、上記説明では、ファーネスアニールを周辺回路部１９におけるソース・ドレイン領域３４ａおよび３４ｂの活性化アニール処理において適用した例を挙げて説明したが、本発明はこれに限定されるものではなく、ファーネスアニールは、フォトダイオード形成用のイオン注入後、ＭＯＳ型トランジスタのソース・ドレインを構成するイオン注入後、およびウェルなどの電位固定用コンタクトへのイオン注入後のいずれかにおいて少なくとも１回行うことができ、また複数行うことも可能である。
【００７９】
以上、各実施形態において説明したように、第１の実施形態に係る構成と、ゲート電極形成後のアニール処理においてファーネスアニールを併用することによって、より一層画像特性の向上が図れる。
【００８０】
なお、上記各実施形態では、各トランジスタの素子分離構造としてＳＴＩを例に挙げて説明したが、本発明はこれに限定されるものではなく、ＬＯＣＯＳ法による素子分離構造も適用可能である。
【産業上の利用可能性】
【００８１】
本発明に係る固体撮像装置は、ＣＭＯＳロジックプロセスを用いて画素部および周辺回路部に含まれるＭＯＳトランジスタを同時に形成しても、画素部に含まれるＭＯＳトランジスタのゲート電極下の残留応力を緩和して画像欠陥の抑制が図れるという特徴を有するので、特に、ＳＴＩ法による素子分離構造を適用した０．２５μｍ以下の微細構造を有するＭＯＳ型固体撮像装置に好適に使用できる。具体的には、カメラ付き携帯電話、ビデオカメラおよびデジタルスチルカメラ等に使用される固体撮像装置や、プリンター等に使用されるラインセンサー、ＣＣＤ等に好適に使用できる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る固体撮像装置の構成を示す断面図
【図２】画像欠陥のゲート電極下の残留応力依存性を示すグラフ
【図３】本発明の第２の実施形態に係るゲート電極下の残留応力と、ＤＰＳ膜に対するＷＳｉ膜の厚比との関係を示すグラフ
【図４】同実施形態に係る固体撮像装置の製造工程を示す断面図
【図５】同実施形態に係る固体撮像装置の製造工程を示す断面図
【図６】本発明の第５の実施形態に係る固体撮像装置の製造工程を示す断面図
【図７】同実施形態に係る固体撮像装置の製造工程を示す断面図
【図８】ＭＯＳ型固体撮像装置の回路構成を示す平面図
【符号の説明】
【００８３】
２０  シリコン基板
２１  ＳＴＩ
２２  ゲート絶縁膜
２３ａ  転送ゲート電極
２３ｂ、２３ｃ  ゲート電極
２４ａ  Ｎ型ドレイン領域
２４ｂ、２４ｃ  ＬＤＤ層
２５  Ｎ型信号電荷蓄積領域
２６  Ｎ型拡散層
２７  Ｐ型拡散層
２８  シリコン窒化膜
２９  シリコン酸化膜
３０  レジストパターン
３１  シリサイドブロック層
３２  サイドウォール
３３  表面シールド領域
３４ａ、３４ｂ  ソース・ドレイン領域
３５  ＷＳｉ膜
３６  層間絶縁膜
３７  Ａｌ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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