(57)【要約】      （修正有）【課題】ＳＲＡＭセルアレイを有する半導体集積回路装置において、ラッチアップや、寄生バイポーラ素子の動作又はこれらと同様な現象であるＭＯＳＦＥＴのスナップバック動作によるデータ消失の影響を低減する。【解決手段】半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。さらに、1ビット列ごとにラッチアップの発生を検知して検知信号１を出力する検知回路と、１ビット列ごとに、電源線ＶＬ１、ＧＬ１等に与える電圧を制御する電源制御回路を備えている。また、電源制御回路は、検知信号１に応じて、ラッチアップの発生した１ビット列に設けられた電源線ＶＬ１、ＧＬ１等に与える電圧を所定値まで低下させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
相補型電界効果トランジスタから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイと、
前記ＳＲＡＭセルアレイの１ビット列単位で電源−接地電位間を流れる電流又は電源−接地電位間の電圧の変化を検知して検知信号を出力する検知回路と、
前記１ビット列単位で電源電圧を制御する電源制御回路とを備え、
前記電源制御回路は、前記検知信号に応じて、前記検知回路が電源−接地電位間を流れる電流又は電源−接地電位間の電圧の変化を検知した１ビット列に対する電源電圧を所定値まで低下させることを特徴とする半導体集積回路装置。
【請求項２】
前記検知回路は、前記1ビット列の通常の動作状態を超える電流の変化又は電圧の変化を検知するものである請求項１に記載の半導体集積回路装置。
【請求項３】
前記所定電圧値は、０Ｖより大きく、かつ、前記1ビット列に発生した寄生バイポーラ素子の動作又はこれと同様なスナップバック動作を解除可能な最大電圧値以下である請求項１に記載の半導体集積回路装置。
【請求項４】
前記所定電圧値は、０．６Ｖ以上かつ０．９Ｖ以下である請求項３に記載の半導体集積回路装置。
【請求項５】
前記1ビット列の通常の動作状態を超える電流の変化又は電圧の変化によって消失した前記1ビット列に保持していたデータを、誤り訂正符号を用いた誤り訂正処理によって修復する誤り訂正回路をさらに備える請求項２に記載の半導体集積回路装置。
【請求項６】
相補型電界効果トランジスタから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイと、
前記ＳＲＡＭセルアレイの１ビット列ごとに設けられた電源線と、
前記1ビット列ごとに寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生を検知して検知信号を出力する検知回路と、
前記１ビット列ごとに、前記電源線に与える電圧を制御する電源制御回路とを備え、
前記電源制御回路は、前記検知信号に応じて、寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生した１ビット列に設けられた前記電源線に与える電圧を所定値まで低下させることを特徴とする半導体集積回路装置。
【請求項７】
前記検知回路は、前記１ビット列の電源−接地間を流れる電流又は電源−接地間の電圧の変化に基づいて、前記ビット列における寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生を検知する請求項６に記載の半導体集積回路装置。
【請求項８】
前記所定電圧値は、０Ｖより大きく、かつ、前記1ビット列に発生した寄生バイポーラ素子の動作又はこれと同様なスナップバック動作が解除される最大電圧値以下である請求項６に記載の半導体集積回路装置。
【請求項９】
前記所定電圧値は、０．６Ｖ以上かつ０．９Ｖ以下である請求項８に記載の半導体集積回路装置。
【請求項１０】
寄生バイポーラ素子の動作又はこれと同様なスナップバック動作によって消失した前記1ビット列に保持していたデータを、誤り訂正符号を用いた誤り訂正処理によって修復する誤り訂正回路をさらに備える請求項６に記載の半導体集積回路装置。
【請求項１１】
相補型電界効果トランジスタから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイと、
前記ＳＲＡＭセルアレイにおける寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生によって、前記ＳＲＡＭセルアレイに保持していたデータが消失した場合に、誤り訂正符号を用いた誤り訂正処理によって消失したデータの修復を行う誤り訂正回路とを備える半導体集積回路装置。
【請求項１２】
前記ＳＲＡＭセルアレイにおける寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生によって前記ＳＲＡＭセルアレイに保持していたデータが消失する範囲が、前記誤り訂正回路による誤り訂正が可能な範囲となるように、前記ＳＲＡＭセルアレイを構成するメモリセルに対する電源供給を行う請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記ＳＲＡＭセルアレイは、前記メモリセルより構成される所定数のビット列ごとに設けられた電源線を備え、
前記所定数は、前記所定数のビット列の保持データの全て又は一部が消失した場合に、前記誤り訂正回路による誤り訂正が可能となるように定められることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１４】
前記所定数のビット列を単位として寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生を検知して検知信号を出力する検知回路と、
前記所定数のビット列ごとに、前記電源線に与える電圧を制御する電源制御回路とを備え、
前記電源制御回路は、前記検知信号に応じて、寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生した所定数のビット列に設けられた前記電源線に与える電圧を所定電圧値まで低下させる請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記所定電圧値は、０Ｖより大きく、かつ、前記1ビット列に発生した寄生バイポーラ素子の動作又はこれと同様なスナップバック動作が解除される最大電圧値以下である請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記所定電圧値は、０．６Ｖ以上かつ０．９Ｖ以下である請求項１５に記載の半導体集積回路装置。
【請求項１７】
前記誤り訂正回路による誤り訂正を行う場合は、前記セルアレイに対する通常のリード／ライト動作を停止する請求項５、１０及び１１のいずれかに記載の半導体集積回路装置。
【請求項１８】
前記ＳＲＡＭセルアレイに保持していたデータの修復を行っている間は、当該ＳＲＡＭセルアレイに対するアクセスの停止を指示するＷＡＩＴ指示信号を外部に出力する請求項５、１０及び１１のいずれかに記載の半導体集積回路装置。
【請求項１９】
前記電源制御回路は、所定時間が経過すると、前記１ビット列に印加する電圧を、前記1ビット列が通常動作可能な電圧に復旧する請求項１乃至１０及び請求項１４乃至１６のいずれかに記載の半導体集積回路装置。
【請求項２０】
前記所定時間は、前記1ビット列に発生した寄生バイポーラ素子の動作又はこれと同様なスナップバック動作が解除できる時間である請求項１９に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳＦＥＴより構成されるＳＲＡＭセルアレイを有する半導体集積回路装置に関し、特に、ＳＲＡＭセルアレイで発生したラッチアップの影響を低減することができる半導体集積回路装置に関する。
【背景技術】
【０００２】
相補型電界効果トランジスタ（ＣＭＯＳＦＥＴ）を備える半導体集積回路では、入出力端子に過電圧が印加された場合等に、ＣＭＯＳＦＥＴ内のサイリスタ構造を有する寄生バイポーラトランジスタがＯＮ状態となり、半導体回路の電源―接地間に異常電流が流れるラッチアップ現象が発生する。
【０００３】
半導体集積回路の微細化とともに電源電圧が低下したこと、また素子分離にＳＴＩ（Shallow Trench Isolation）技術が導入されたことは、ラッチアップ耐量の向上に寄与した。しかしその反面、半導体集積回路の微細化によりＰＮ分離距離が縮小したため、ラッチアップを引き起こす寄生バイポーラトランジスタの能力が大きくなり、依然としてラッチアップ発生の問題は残っている。また、寄生バイポーラ動作と同様に、ＭＯＳＦＥＴのゲート長が短くなってきたのでスナップバック動作も低電圧で起こりやすくなってきた。
【０００４】
特に、ＰＮ分離距離が小さく、ウェル電位コンタクトとサブストレート電位コンタクトの密度が小さいＣＭＯＳメモリセルによって構成されるＳＲＡＭセルアレイにおいて、ラッチアップの発生が問題となる。ＳＲＡＭセルアレイにおいてラッチアップが発生すると、メモリセルに保持されたデータが破壊されるばかりでなく、ラッチアップを放置するとハードエラーの原因となる。
【０００５】
ラッチアップの発生を防ぐ技術として以下のものが提案されている。レイアウト技術では、ウェル電位コンタクトとサブストレート電位コンタクトの密度を大きくすること、ＰＮ分離距離を大きくすること等が知られている。
【０００６】
デバイス／プロセス技術では、不純物濃度を上げることや不純物プロファイルの最適化によって、ウェルやサブストレートの電気抵抗を下げることが知られている。また、Ｐ ｏｎ Ｐ＋のエピタキシャル基板を使用すること、ＳＯＩ（Silicon on Insulating Substrate）基板を使用することが知られている。
【０００７】
さらに、回路技術では、ラッチアップ発生によるハードエラー発生を回避するため、ラッチアップ発生時に電源を遮断する機構を設けることが知られている（例えば、特許文献１乃至３を参照）。
【０００８】
特許文献１には、ラッチアップの発生を検知し、電源電流の供給を制限する抵抗値制御手段を設けたＣＯＭＳ半導体装置が開示されている。ラッチアップ発生を検知すると電源回路に挿入されている抵抗の抵抗値を増加させ、電源電流に制限を加えて回路内に大電流が流れること防ぐものである。
【０００９】
特許文献２には、ラッチアップ発生時に負荷を駆動するための電圧を制御する電圧制御回路を設けたラッチアップ保護回路が開示されている。
【００１０】
特許文献３には、ラッチアップ発生時に流れるラッチアップ電流と通常動作時の電流との区別ができるように、半導体集積回路を機能ブロックに分割し、分割した機能ブロックごとにラッチアップ検出回路を設けた半導体集積回路装置が開示されている。
【００１１】
上述した技術とは別に、ＳＲＡＭでのラッチアップ発生を回避することに着目したものとして、半導体メモリ装置のバーンインテストを行う際に、メモリセル領域と周辺回路領域とで別々の電圧を供給することとし、バーンインテスト時にラッチアップが発生してメモリセルが破壊させることを防ぐ技術が、特許文献４に開示されている。
【００１２】
また、非特許文献１には、ＳＲＡＭセルアレイにおけるソフトエラー発生時に、メモリセルのビット反転によって生ずる微弱電流を検出する回路を、セルアレイの1ビット列単位に設ける技術が開示されている。
【特許文献１】特開昭６１−６７９５２号公報
【特許文献２】特開平７−２３４７９９号公報
【特許文献３】特開平８−２５５８７２号公報
【特許文献４】特開２００３−２０８８００号公報
【非特許文献１】T.Calin、他３名、IEEE TRANSACTIONS ON NUCLEAR SCIENCE、１９９５年１２月、第４２巻、第６号、ｐ１５９２−１５９８
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ＳＲＡＭセルアレイにおいてラッチアップが発生した場合は、１対の電源線及び接地線によって電源供給を受けている複数のメモリセルの全体にラッチアップの影響が波及する。したがって、電源線及び接地線の間に検知回路を設けてラッチアップを検出して電源を遮断し、ハードエラーを回避した場合であっても、ラッチアップの影響を受けたメモリセル全体のデータが失われてしまうという課題がある。例えば、従来のＳＲＡＭセルアレイでは、８ビット列を単位として電源線、接地線が設けられている。このような従来のセルアレイにおいてラッチアップが発生すると、一対の電源線及び接地線で給電される８ビット列のメモリセル全体の保持データが失われる。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体集積回路装置は、相補型電界効果トランジスタから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイと、前記ＳＲＡＭセルアレイの１ビット列単位で電源−接地電位間を流れる電流又は電源−接地電位間の電圧の変化を検知して検知信号を出力する検知回路と、前記１ビット列単位で電源電圧を制御する電源制御回路とを備え、前記電源制御回路は、前記検知信号に応じて、前記検知回路が電源−接地電位間を流れる電流又は電源−接地電位間の電圧の変化を検知した１ビット列に対する電源電圧を所定値まで低下させることを特徴とするものである。
【００１５】
また、本発明にかかる別の半導体集積回路装置は、相補型電界効果トランジスタから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイと、前記ＳＲＡＭセルアレイの１ビット列ごとに設けられた電源線と、前記1ビット列ごとに寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生を検知して検知信号を出力する検知回路と、前記１ビット列ごとに、前記電源線に与える電圧を制御する電源制御回路とを備え、前記電源制御回路は、前記検知信号に応じて、寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生した１ビット列に設けられた前記電源線に与える電圧を所定値まで低下させることを特徴とするものである。
【００１６】
ＳＲＡＭメモリセルにおいては、ラッチアップ等の寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の影響が波及するメモリセルの範囲をなるべく小さい範囲とすることが望ましい。さらに、寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の影響が波及するメモリセルの範囲を、ＥＣＣ（Error Check and Correct）処理によって消失したデータの修復が可能な範囲に限定することが望ましい。従来、ソフトエラーを修復する際に行われていたように、ラッチアップにより消失したデータをＥＣＣ処理により修復できれば、データの再書き込みを行うことなく、セルアレイの状態をラッチアップ発生前の状態に復元することができるためである。
【００１７】
本発明にかかる半導体集積回路装置は、上述した構成によって、ラッチアップ等の寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の影響が波及する範囲を１ビット列の範囲に限定することができる。さらに、ラッチアップ等の寄生バイポーラ素子の動作又はこれと同様なスナップバック動作よってデータが消失する範囲を限定できるため、消失したデータのＥＣＣ処理による修復が容易となる。
【００１８】
さらに、本発明にかかる別の半導体集積回路装置は、相補型電界効果トランジスタから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイと、前記ＳＲＡＭセルアレイにおける寄生バイポーラ素子の動作又はこれと同様なスナップバック動作の発生によって、前記ＳＲＡＭセルアレイに保持していたデータが消失した場合に、誤り訂正符号を用いた誤り訂正処理によって消失したデータの修復を行う誤り訂正回路とを備えるものである。
【００１９】
このような構成により、ラッチアップ等の寄生バイポーラ素子の動作又はこれと同様なスナップバック動作により消失したデータをＥＣＣ処理によって修復することができる。したがって、ＣＭＯＳＦＥＴより構成されるＳＲＡＭセルアレイを有する半導体集積回路装置において、ラッチアップ等の寄生バイポーラ素子の動作又はこれと同様なスナップバック動作によるデータ消失の影響を回避することが可能となる。
【発明の効果】
【００２０】
本発明により、ＣＭＯＳＦＥＴより構成されるＳＲＡＭセルアレイを有する半導体集積回路装置において、ラッチアップや、寄生バイポーラ素子の動作又はこれらと同様な現象であるＭＯＳＦＥＴのスナップバック動作によるデータ消失の影響を低減することができる。
【発明を実施するための最良の形態】
【００２１】
発明の実施の形態１．
本実施の形態にかかる半導体集積回路装置１の構成を図１に示す。セルアレイ１１は、ＣＭＯＳＦＥＴを用いて構成されたメモリセルが格子状に配置されたＳＲＡＭセルアレイである。セルアレイ１１は、１又は複数のセルアレイブロック１１１乃至１１ｎに分割されている。個々のセルアレイブロックは、メモリセルが格子状に配置された構造を有し、個々のメモリセルは、ワード線（行選択線）及びビット線（列選択線）と接続されている。本実施の形態にかかるセルアレイブロック１１１の詳細構成については後述する。センスアンプ１２及びビットドライバ１３は、セルアレイ１１のビット線と接続されており、データ読み出し時には、センスアンプ１２がメモリセルの情報を検出・増幅し、読み出されたデータは、出力データレジスタ１４に格納される。一方、データ書き込み時は、入力データレジスタ１５の情報に基づいてビットドライバ１３が駆動され、ビット線を介してメモリセルにデータ書き込みを行う。
【００２２】
出力データレジスタ１４は、セルアレイ１１から読み出したデータを格納するためのレジスタ回路であり、入力データレジスタ１５は、セルアレイ１１に書き込みを行うデータを保持するレジスタ回路である。また、アドレスデコーダ１６は、入力されたアドレス情報に基づいて、アドレス情報で指定されるメモリセルに対応するワード線及びビット線の選択を行う回路である。リード／ライト制御回路１７は、外部から入力されるチップセレクト（ＣＳ）信号、リード／ライト動作の実施を指示するＲ／Ｗ指示信号等に基づいて、セルアレイ１１に対するリード／ライト動作を制御する制御回路である。
【００２３】
ＥＣＣ制御回路１８は、セルアレイ１１においてラッチアップが発生した場合に、ラッチアップにより消失したデータの修復を指示する制御回路である。アドレス生成回路１９は、ラッチアップが発生したセルアレイブロックのアドレスの生成を行う回路である。ＭＵＸ２０は、通常のリード／ライト動作を実行する場合に外部から入力される外部アドレス又はアドレス生成回路が生成したアドレスのいずれかをアドレスデコーダ１６に入力するための多重化回路である。エラー訂正回路２１は、ＥＣＣ制御回路１８が出力するＥＣＣ活性化信号に基づいて、ラッチアップによって消失したデータの修復を行う回路である。
【００２４】
ここで、セルアレイブロック１１１の構成について、図２乃至図４を用いて説明する。本実施の形態にかかるＳＲＡＭセルアレイブロック１１１の構成を図２に示す。セルアレイブロック１１１は、ＣＭＯＳＦＥＴにより構成される複数のメモリセルが格子状に配置された構造を有している。１ビット列２０１は、メモリセル２０１１乃至２０１ｍを備えており、メモリセル２０１１乃至２０１ｍは共通のビット線ｂｉｔ１及び／ｂｉｔ１と接続され、また、個々のメモリセルは、ワード線ｗｏｒｄ１乃至ｗｏｒｄｍのいずれか１つと接続されている。１ビット列２０１は、電源線ＶＬ１及び接地線ＧＬ１によって供給される電源電圧ＶＣＣ１によって動作する。１ビット列２０２も１ビット列２０１と同様の構造を有しており、このようなビット列が複数配置されて１つのセルアレイブロック１１１が構成される。
【００２５】
検知回路２０３は、１ビット列２０１におけるラッチアップの発生を検出する回路である。検知回路２０３は、ラッチアップの発生を検知すると、検知信号１を電源制御回路２０４に対して出力し、検知信号２をタイマ回路２０５及びＥＣＣ制御回路１８に出力する。なお、ラッチアップの発生は、例えば、電源線ＶＬ１と接地線ＧＬ１の間の電圧変動を監視することにより検知可能である。
【００２６】
検知回路２０３の構成例を図３に示す。１ビット列２０１においてラッチアップが発生した場合は、ＶＬ１の電位が低下し、ＧＬ１の電位が上昇するため、この電位変動を検出することとすればよい。具体的には、ＶＬ１の電位が低下するとＰｃｈトランジスタＭＰ１がＯＮ状態となり、検知信号１がＨｉｇｈ（ＶＣＣ１電位）状態として出力される。また、検知信号１がゲートに入力されたＮｃｈトランジスタＭＮ４のドレインから、検知信号２がＬｏｗ（グランドＧＮＤ電位）状態として出力される。また、ＧＬ１の電位が上昇した場合にも、ＮｃｈトランジスタＭＮ２がＯＮ状態となり、これによってＰｃｈトランジスタＭＰ２のゲート電位が低下するとＭＰ２がＯＮ状態となって、検知信号１がＨｉｇｈ（ＶＣＣ１電位）状態として出力され、検知信号２がＬｏｗ（グランドＧＮＤ電位）状態として出力される。なお、検知信号２は、他の検知回路が備えるＮｃｈトランジスタＭＮ５、ＭＮ６とワイヤードＯＲ接続されており、複数の検知回路２０３のいずれかから検知信号２が出力されると、当該信号がＥＣＣ制御回路１８に対して出力されることになる。
【００２７】
図２に戻り、電源制御回路２０４は、ビット列２０１に供給する電源電圧を制御するための回路である。電源制御回路２０４は、ラッチアップが発生していない状態では、ビット列２０１が通常のデータ保持動作を行うために必要な電圧ＶＣＣ１を電源線ＶＬ１に供給し、接地線ＧＬ１には、グランド電圧ＧＮＤを供給する。電源制御回路２０４は、ラッチアップ発生を検知した検知回路２０３から検知信号１を受信すると、電源線ＶＬ１に供給する電圧をＶＣＣ２に変更する。
【００２８】
タイマ回路２０５は、電源制御回路２０４に対して、電源線ＶＬ１に対する供給電圧をＶＣＣ２からＶＣＣ１に回復するタイミングを通知する回路である。タイマ回路２０５に、検知回路２０３から検知信号２が入力されてから所定の期間が経過すると、電源制御回路２０４に対して、電源電圧の回復を指示する。ここで、検知信号２入力後の所定の期間は、電源電圧がＶＣＣ２に低下することによって、１ビット列２０１に発生したラッチアップが解除されるのに十分な時間とすればよい。
【００２９】
ここで、ＶＣＣ２はラッチアップが解除される電圧値として予め定められたラッチアップ解除電圧である。従来、ラッチアップを解除するためには、電源を遮断する、つまり電源電圧をゼロとするよう構成されていた。本発明では、ＶＣＣ２の電圧値を以下のように定めている。ラッチアップは、ＣＭＯＳＦＥＴ内の２つの寄生バイポーラトランジスタがＯＮ状態になることにより発生する。バイポーラトランジスタは、ベースーエミッタ間が順方向バイアスされることによりＯＮ状態となる。このときのバイアス電圧は、一般にバイポーラトランジスタのベースーエミッタを形成するダイオードのフォワード電圧であり、およそ０．６Ｖである。したがって、ラッチアップを解除するためには、少なくとも以下の（１）式を満足する必要がある。
ＶＣＣ２＜Ｖｆ（ＰＮＰ）＋Ｖｆ（ＮＰＮ）≒１．２Ｖ  ・・・・（１）
ここで、Ｖｆ（ＰＮＰ）及びＶｆ（ＮＰＮ）は、それぞれ２つの寄生バイポーラトランジスタであるＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタのベースーエミッタ間の順方向バイアス電圧である。Ｖｆ（ＰＮＰ）及びＶｆ（ＮＰＮ）のバイアス電圧の最小値がおよそ０．６Ｖであるから、理論的に（１）式に示す条件が得られる。
【００３０】
しかしながら、２つの寄生バイポーラトランジスタのうち一方のバイポーラトランジスタがＯＮ状態となると、当該バイポーラトランジスタのコレクタ電流によって他方のバイポーラトランジスタがバイアスされる。このため、実際には、ＶＣＣ２を１．２Ｖより小さい値としてもラッチアップが維持されてしまう。
【００３１】
発明者らは様々な条件で実験を行った結果、ラッチアップを解除するためには電源電圧ＶＣＣ２を０．９Ｖ以下にする必要があることを見出した。なお、ラッチアップが解除される電源電圧は、ラッチアップが発生している状態での電流経路のインピーダンスによって変わるから、電源電圧ＶＣＣ２を０．６Ｖ以上０．９Ｖ以下の範囲内において定めることにより、ラッチアップが解除されることが分かった。ここで、下限の０．６Ｖは、上述したように、２つの寄生バイポーラのトランジスタの少なくとも一方がＯＮ状態となるために必要とされる電圧値である。
【００３２】
上述したように、従来はラッチアップを解除するために、電源電圧をゼロとするよう構成されていた。本発明では、電源電圧を遮断するのではなく、ラッチアップが解除される電圧まで低下させることにより、従来の構成に比べてラッチアップ解除後の復旧時間を早くすることができる。
【００３３】
次に、電源制御回路２０４及びタイマ回路２０５の構成及び動作を、図４及び図５を用いて説明する。図４は、電源制御回路２０４の構成例を示している。ＮＡＮＤ回路４０１の一方の入力端子には検知回路２０３から検知信号１が入力され、他方の入力端子には、タイマ回路２０５の出力信号が入力される。ＮＡＮＤ回路４０１の出力は、ＰｃｈトランジスタＭＰ６に入力されるとともに、インバータ回路４０２で反転されてＰｃｈトランジスタＭＰ５に入力される。ＰｃｈトランジスタＭＰ５及びＭＰ６は、電源線ＶＬ１への供給電圧をＶＣＣ１及びＶＣＣ２のいずれかから選択するスイッチとして動作する。
【００３４】
図５は、ラッチアップ検出・解除を行う際のタイミングチャートを示している。時刻Ｔ１より前は、ラッチアップ発生前である。このときは、検知回路２０３においてラッチアップを検出していないから、検知信号１はＬｏｗ、検知信号２はＨｉｇｈとなっており、タイマ回路２０５の出力はＬｏｗである。このため、ＮＡＮＤ回路４０１の出力はＨｉｇｈであり、ＰｃｈトランジスタＭＰ５がＯＮ、ＰｃｈトランジスタＭＰ６がＯＦＦとなる。したがって、電源線ＶＬ１には1ビット列２０１が通常動作可能な電源電圧であるＶＣＣ１が供給される。
【００３５】
時刻Ｔ１において1ビット列２０１にラッチアップが発生すると、電源線ＶＬ１の電位低下、接地線ＧＬ１の電位上昇が起こる。時刻Ｔ２に、この電位変化を検知回路２０３が検知すると、Ｈｉｇｈ状態の検知信号１及びＬｏｗ状態の検知信号２が出力される。また、タイマ回路２０５が、Ｌｏｗ状態の検知信号２の入力によって活性化され、図５にΔＴで示す所定時間の間、出力信号がＨｉｇｈとなる。これにより、ＮＡＮＤ回路４０１の出力はＬｏｗとなり、ＰｃｈトランジスタＭＰ５がＯＦＦ、ＰｃｈトランジスタＭＰ６がＯＮとなる。したがって、電源線ＶＬ１には1ビット列２０１で発生したラッチアップが解除される電圧であるＶＣＣ２が供給される。
【００３６】
タイマ回路２０５が活性化されてから、１ビット列２０１に発生したラッチアップが解除されるのに十分な時間として定めた時間ΔＴが経過した時刻Ｔ３に、タイマ回路２０５の出力信号がＬｏｗに変化する。これにより、電源線ＶＬ１に供給される電圧がＶＣＣ１に復旧する。また、このとき、ラッチアップが解除しているから、検知信号１はＬｏｗとなり、検知信号２はＨｉｇｈとなり、ラッチアップ発生前状態に復旧する。
【００３７】
このような動作によって、セルアレイブロック１１１で発生したラッチアップを1ビット列単位で検知し、電源電圧をラッチアップ解除可能な電圧に切り替えてラッチアップを解除することができる。これにより、セルアレイ１１を構成するメモリセルが破壊されるハードエラーを防ぐことが可能となる。さらに、タイマ回路２０５によって、ラッチアップ解除後に電源電圧を通常動作可能なレベルＶＣＣ１に速やかに復旧することができる。このため、後述するように、ラッチアップによって消失したデータの修復処理を速やかに行うことができる。
【００３８】
続いて、本実施の形態にかかる半導体集積回路装置１におけるラッチアップ発生後のデータ修復動作について、図６のフローチャートを用いて説明する。ステップＳ６０１では、ラッチアップが発生したセルアレイブロックから出力された検知信号２が、ＥＣＣ制御回路１８に入力される。検知信号２を受けたＥＣＣ制御回路１８は、検知信号２の出力先セルアレイブロックに対する通常のリード／ライト動作の停止を、リード／ライト制御回路１７に対して指示する（ステップＳ６０２）。ステップＳ６０３では、ＥＣＣ制御回路１８が、アドレス制御回路１９に対してエラー訂正を行うべきセルアレイブロックのアドレス生成を指示する。アドレス生成回路１９は、生成したアドレスをＭＵＸ２０を介してアドレスデコーダ１６に出力する。ここで、エラー訂正を行うべきセルアレイブロックとは、ＥＣＣ制御回路１７８が受信した検知信号２の出力先セルアレイブロックである。
【００３９】
ステップＳ６０４では、アドレスデコーダ１６がアドレス生成回路１９によって生成されたアドレスに対応するワード線の選択を行う。ステップＳ６０５では、センスアンプ１２を駆動してエラー訂正処理に必要な情報、具体的にはエラー訂正を行うデータ及び誤り訂正用の冗長ビットを、セルアレイ１１から読み出して出力データレジスタ１４に格納する。ステップＳ６０６では、ＥＣＣ制御回路１８から入力されるＥＣＣ活性化信号に基づいて、エラー訂正回路２０が、セルアレイ１１から読み出したデータに対してエラーの検出及び修復を行う。ステップＳ６０７では、ビットドライバ１３を駆動し、ラッチアップによってデータが消失したメモリセルに対して訂正後のデータを書き戻す。ステップＳ６０８では、ＥＣＣ制御回路１８が、ステップＳ６０１で行ったリード／ライト動作の停止の解除を、リード／ライト制御回路１７に対して指示する。
【００４０】
このような動作により、ラッチアップ発生時にセルアレイ１１から出力される検知信号２を契機として、ラッチアップによって消失したデータの訂正を行って、セルアレイ11の状態をラッチアップ発生前の状態に復旧することができる。
【００４１】
従来のＳＲＡＭセルアレイでは、例えば、８ビット列を単位として電源線、接地線が設けられている。このような従来のセルアレイにおいてラッチアップが発生すると、一対の電源線及び接地線で給電される８ビット列のメモリセル全体の保持データが失われる。このように、大規模な範囲で保持データが失われると、ＥＣＣ処理によるエラー訂正を行うことは不可能である。
【００４２】
これに対し、本実施の形態にかかる半導体集積回路装置１であれば、セルアレイブロックを構成する1ビット列単位で電源線及び接地線を設け、1ビット列単位でラッチアップの発生を検知することができる。このため、従来から行われているソフトエラー発生時のＥＣＣ処理によるエラー訂正と同様に、ラッチアップによって消失したデータの修復が可能となる。
【００４３】
なお、半導体集積回路装置１では、1ビット列単位で電源線及び接地線を設け、1ビット列単位でラッチアップの発生を検知することしているが、これは通常のＥＣＣ処理が、1ビットエラーの検出及び修復を行う場合が多いためである。要するに、ラッチアップによる影響が波及する範囲が、ＥＣＣ処理によるエラー訂正が可能な範囲に限定されるよう構成すればよく、例えば、ＥＣＣ処理用の冗長ビットを増加することにより、２ビット列単位で電源線及び接地線を設け、1ビット列単位でラッチアップの発生を検知することとしてもよい。
【００４４】
また、半導体集積回路装置１では、検知回路２０３が電源線及び接地線の電位変動によってラッチアップの発生を検知することとしているが、ラッチアップにより生じる異常電流を検知することとしてもよい。
【００４５】
さらに、1ビット列２０１において発生するソフトエラーによるビット反転が生じた場合に、電源線ＶＬ１及び接地線ＧＬ１を流れる電流を検知するための検知回路を、検知回路２０３に加えてさらに加えることとしてもよい。この新たな検知回路がソフトエラーを検出した際には、検知回路２０３と同様に検知信号をＥＣＣ制御回路１７に出力することとすれば、ラッチアップにより消失したデータの修復に加えて、ソフトエラーの修復も可能となる。
【００４６】
発明の実施の形態２．
本実施の形態にかかる半導体集積回路装置２の構成を図７に示す。半導体集積回路装置２は、発明の実施の形態１にかかる半導体集積回路装置１と比較して、ＷＡＩＴ信号出力回路２２を備えている点が特徴である。ＷＡＩＴ信号出力回路２２は、エラー訂正を実行中であることを外部のＣＰＵ等に対して通知するため、ＥＣＣ処理によるエラー訂正実行中に外部のＣＰＵ等に対してＷＡＩＴ信号を出力する。ＷＡＩＴ信号とは、外部のＣＰＵ等に対してメモリアクセスを待機するよう通知する信号である。
【００４７】
なお、ＷＡＩＴ信号を出力するタイミングは、ＥＣＣ制御回路１８がＥＣＣ活性化信号を出力してエラー訂正回路２１にデータの修復を指示するタイミングに合わせて、回路出力回路２２に対してＷＡＩＴ信号の出力を指示することにより定めればよい。なお、半導体集積回路装置２の備えるその他の構成要素の機能は、半導体集積回路装置１のものと同様であるため、同一の符号を付与して説明を省略する。
【００４８】
このような構成により、外部のＣＰＵ等に対してエラー訂正処理を実行中であることを通知することができ、外部のＣＰＵ等にメモリアクセスを待機させることができる。
【００４９】
なお、上述した発明の実施の形態１及び２では、ＳＲＡＭセルアレイ１１においてラッチアップ現象が発生した場合について具体的に説明を行ったが、ラッチアップ現象のような寄生バイポーラ素子の動作に限らず、これと同様な現象であるＭＯＳＦＥＴのスナップバック動作が発生した場合についても、上述したラッチアップ検出、ラッチアップ解除及びＥＣＣ処理による消失したデータの修復と同様の動作を行うことが可能である。
【図面の簡単な説明】
【００５０】
【図１】発明の実施の形態１にかかる半導体集積回路装置１の構成図である。
【図２】半導体集積回路装置１が備えるセルアレイブロック１１１の構成図である。
【図３】検知回路２０３の構成例を示す図である。
【図４】電源制御回路２０４の構成例を示す図である。
【図５】セルアレイブロック１１１にけるラッチアップの検出に関するタイミング図である。
【図６】半導体集積回路装置１の動作を示すフローチャートである。
【図７】発明の実施の形態２にかかる半導体集積回路装置１の構成図である。
【符号の説明】
【００５１】
１、２  半導体集積回路装置
１１  セルアレイ
１７  ＥＣＣ制御回路
２１  エラー訂正回路
２０１、２０２  １ビット列
２０３  検知回路
２０４  電源制御回路
２０５  タイマ回路
２２  ＷＡＩＴ信号出力回路
【図１】
2006190424.tif 000003
【図２】
2006190424.tif 000004
【図３】
2006190424.tif 000005
【図４】
2006190424.tif 000006
【図５】
2006190424.tif 000007
【図６】
2006190424.tif 000008
【図７】
2006190424.tif 000009