(57)【要約】【課題】  簡単な構成で高信頼性を図った半導体センサ装置と、及びその製造工程の簡素化を実現した製造方法と補正方法を提供する。【解決手段】  観測部での物理量の電気的特性の変化を変換部で計測し、上記変換部の出力信号の校正を行う補正部を備えた半導体センサ装置において、上記変換部と識別情報発生回路は第１半導体集積回路に搭載し、上記補正部と不揮発性記憶部とを第２半導体集積回路に搭載し、上記第１半導体集積回路と組み合わされた第２半導体集積回路の不揮発性記憶部には、上記第１半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第２半導体集積回路の上記不揮発性記憶部に上記該当する校正情報を記憶する。【選択図】  図１
2006208031.tif 000002
【特許請求の範囲】
【請求項１】
物理量の観測部と、
上記観測部での電気的特性の変化を計測する変換部と、
識別情報発生回路と、
上記変換部の出力信号の校正を行う補正部と、
上記補正部に対して校正情報を供給する不揮発性記憶部と、
上記補正部を通した上記観測部での計測信号を受ける制御部とを備え、
上記変換部と識別情報発生回路は第１半導体集積回路に搭載され、
上記補正部と不揮発性記憶部とは第２半導体集積回路に搭載され、
上記第１半導体集積回路と組み合わされた第２半導体集積回路の不揮発性記憶部には、上記第１半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第２半導体集積回路の上記不揮発性記憶部に上記該当する校正情報が記憶されてなることを特徴とする半導体センサ装置。
【請求項２】
請求項１において、
上記第２半導体集積回路には、上記制御部も搭載されてなることを特徴とする半導体センサ装置。
【請求項３】
請求項２において、
上記第２半導体集積回路の制御部は、上記不揮発性記憶部に記録された複数の校正情報の中から上記識別情報発生回路から出力される識別情報に対応した校正情報を選択して上記補正部に供給する回路を備えてなることを特徴とする半導体センサ装置。
【請求項４】
請求項３において、
上記複数の校正情報は、上記観測部と第１半導体集積回路の特定の製造単位でまとめられた複数個からなり、かかる製造単位で上記複数の校正情報が一括して上記不揮発性記憶部に記録されるものであることを特徴とする半導体センサ装置。
【請求項５】
請求項１ないし４のいずれか１において、
上記識別情報発生回路は、
互いに同じ製造過程をもって同一の形態として形成された複数の識別要素を有して上記複数の識別要素によって決まる固有の識別情報をもつようにされてなり、
上記固有の識別情報は、上記複数の識別要素の特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に対応される状態をとるようにされてなることを特徴とする半導体センサ装置。
【請求項６】
物理量の観測部と、上記観測部での電気的特性の変化を計測する変換部及び識別情報発生回路とを備えた第１半導体集積回路を実装基板に組み立てる第１組立工程と、
上記第１半導体集積回路の識別情報発生回路から識別情報を取り出し、それに上記観測部及び変換部の検査によって得られた校正情報を生成して保持する第１検査工程と、
上記実装基板に上記変換部の出力信号の校正を行う補正部及び上記補正部に対して校正情報を供給する不揮発性記憶部とを備えた第２半導体集積回路を上記実装基板に組み立てる第２組立工程と、
上記第１検査工程で保持された識別情報と校正情報を上記第２組立工程で組み立てられた第１半導体集積回路の識別情報に対応したものを選択して上記第２半導体集積回路の不揮発性記憶装置に書き込む補正データ書き込み工程とを含んでなることを特徴とする半導体センサ装置の製造方法。
【請求項７】
請求項６において、
上記第２半導体集積回路には、上記制御部も搭載されてなり、
上記制御部には、上記不揮発性記憶部に記録された複数の校正情報の中から上記識別情報発生回路から出力される識別情報に対応した校正情報を選択して上記補正部に供給する回路を備え、
上記検査工程において、上記第１組立工程により特定の製造単位でまとめられた複数個からなる校正情報を一括して保持し、
上記書き込み工程において、上記一括して保持された上記複数の校正情報は上記特定の製造単位の不揮発性記憶部に一括して記録されるものであることを特徴とする半導体センサ装置の製造方法。
【請求項８】
物理量の観測部と、上記観測部での電気的特性の変化を計測する変換部及び識別情報発生回路とを備えた第１半導体集積回路を実装基板に組み立てる第１組立工程と、
上記第１組立工程により特定の製造単位でまとめられた複数個からなる第１半導体集積回路の識別情報発生回路からそれぞれ識別情報を取り出し、それぞれの識別情報に対応して上記観測部及び変換部の検査によって得られた複数の校正情報を生成して一括して保持する第１検査工程と、
上記第１半導体集積回路の変換部の出力信号の校正を行う補正部と、上記補正部に対して校正情報を供給する不揮発請求項記憶部と、上記不揮発性記憶部に記録された複数の校正情報の中から上記識別情報に対応した校正情報を選択して上記補正部に供給する回路を備えた制御回路とを含んでなり、上記第１半導体集積回路に組み合わされる第２半導体集積回路の上記不揮発性記憶装置に対して、上記第１検査工程で保持された識別情報と校正情報を一括して記録する書き込み工程と、
上記実装基板に第２半導体集積回路を組み立てる第２組立工程とを含んでなることを特徴とする半導体センサ装置の製造方法。
【請求項９】
請求項６ないし８のいずれか１において、
上記識別情報発生回路は、
互いに同じ製造過程をもって同一の形態として形成された複数の識別要素を有して上記複数の識別要素によって決まる固有の識別情報をもつようにされてなり、
上記固有の識別情報は、上記複数の識別要素の特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に対応される状態をとるようにされてなるものであることを特徴とする半導体センサ装置の製造方法。
【請求項１０】
物理量の観測部と、上記観測部での電気的特性の変化を計測する変換部と、識別情報発生回路とを備えた半導体センサ装置を、かかる半導体センサ装置の出力信号を受けて信号処理を行う信号処理部及び記憶部を含むシステムに搭載し、特定の製造単位でまとめられた複数個からなる上記半導体センサ装置の識別情報発生回路からそれぞれ識別情報を取り出し、それぞれの識別情報に対応して上記観測部及び変換部の検査によって得られた複数の出力信号から校正データ群を生成しておいて、上記システムの検査時に上記半導体センサ装置から識別情報を取り出して、それに該当する校正情報を上記校正データ群の中から抽出して記憶部に記憶させ、上記信号処理の中に上記記憶部の校正情報に従い上記出力信号の校正を行うことを特徴とする半導体センサ装置の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体センサ装置とその製造方法及び補正方法に関し、例えば半導体センサ装置に補正（校正又は調整）機能を設けた半導体センサ装置とその製造方法と補正方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＥＭＳ(Micro Electro Mechanical System)と言われる技術で作られるデバイス（素子ともいう。）は、小型であることと、半導体の製造技術が流用できること及びそれによって大量生産が比較的容易であるという理由で近年活発に研究とその実用化が進んでいる。次に示されるのは、ＭＥＭＳデバイスの代表的な分類である。光ＭＥＭＳはプロジェクタや光交換機の鏡であり、センサＭＥＭＳは圧力センサ、加速度センサ、ジャイロセンサであり、バイオＭＥＭＳはＤＮＡチップ、マイクロ医療器具であり、ＲＦ−ＭＥＭＳは高周波用スイッチ、フィルタであり、アクチュエータはマイクロピンセット、マイクロモータ等である。とりわけ近年では、センサＭＥＭＳは半導体センサ装置の代名詞といってもよいほどとなった。
【０００３】
上記のような半導体センサ装置に関する第１の先行技術として、特開２００３−２４０７９７公報（半導体加速度センサ）があり、センサ感度を低下させることなく、良好なシールド効果が得られ、可動電極とシールド電極との間に電位差がなく、可動電極の固着を確実に防止した半導体加速度センサを提供することを目的とし、ダイパッド２上に信号処理用ＩＣ５と接続されたセンサチップを備え、前記センサチップの半導体基板９上に、固定電極と可動電極を配設し、固定電極と可動電極を保護キャップ４で覆い、半導体基板の上面部にシールド電極層を埋設し、これらを封止樹脂で封止した半導体加速度センサにおいて、可動電極の電位を、信号処理用ＩＣの容量／電圧変換回路５１の出力電位から得ることができ、シールド  電極層と保護キャップの少なくともいずれか一方が可動電極と電気的に接続して同電位とする。
【０００４】
半導体センサ装置に関する第２の先行技術の例として、特開平６−３３１６４７号公報（半導体加速度センサおよび製造方法）があり、半導体加速度センサの感度較正方法およびセンサ構成法を提供し、センサのパーフォーマンスを高めることを目的とし、半導体加速度センサ内部にセンサ較正データ記録領域２を有し、較正データが蓄えられる。ここには感度、オフセット、各々の値の温度係数などが記録されている。このデータは半導体加速度センサシステム内にある信号処理回路１に導かれて、半導体加速度センサの較正演算に利用される。
【０００５】
半導体センサ装置に関する第３の先行技術の例として、特開平８−８２６３７号公報（半導体センサ装置および半導体センサ装置の感度調整方法）があり、多くの外部抵抗素子を準備することなく感度調整が的確に行われ、またその感度調整の自動化を容易ならしめ、量産に対応できるように改善された半導体センサ装置を提供することを目的とし、加速度検出部２２ａと、その出力信号を増幅する利得可変増幅器２２ｂとを有するセンサ部２２を電気回路基板２１に実装する。電気回路基板２１には、加速度検出部２２ａの感度データを記憶した不揮発性メモリ２４と、内部メモリ２４に記憶されている加速度検出部２２ａの感度データとシステムが要求するセンサ部感度とに基づいて、利得可変増幅器２２ｂの増幅率を制御する制御回路２３ｃとを設ける。
【特許文献１】特開２００３−２４０７９７公報
【特許文献２】特開平６−３３１６４７号公報
【特許文献３】特開平８−８２６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記センサＭＥＭＳは、基本的に機械的構造物を主要部品としており、例えば、観測しようとする物理量をその変化に因って生じる該構造物（以下「観測部」という。）の機械的変形量に依存する抵抗または静電容量等の電気的特性の変化を利用して捕えるものである。そのため、該観測部には、『前記電気的特性の変化を計測するための回路』を搭載した半導体集積回路（以下、「変換回路」または「変換部」という。）が付随している。前記観測部は、その形状、寸法または素材の均質性などのバラツキにより、一般的に観測しようとする物理量の変化と電気的特性の誤差のバラツキも大きい。そのため、市場に出ているセンサＭＥＭＳには、検査時にその誤差を確認し、特定の許容誤差範囲内のものを製品としているものもある。しかし、高精度の物理量の観測を目的とする場合、該誤差の補正機能が搭載されている。
【０００７】
前記先行技術１乃至３によると、バラツキによる誤差を補正するために、不揮発性メモリに補正データを格納する方法が開示されている。不揮発メモリによる補正は、半導体センサ装置の精度と歩留りを向上させるために有効な手法であるが、不揮発性メモリを搭載する半導体装置は価格が高く、また該不揮発性メモリに補正データを書き込む工程が追加になるなどの理由で製品の価格を押し上げる要因となる。前記第１の先行技術では、観測部と、変換回路や補正回路並びに不揮発性メモリを含む半導体集積回路を、一つのパッケージに搭載する方法が示されている。第２の先行技術では、観測部及び変換部等を一つのチップ上に形成する方法が開示されている。上記第１と第２の両先行技術では、それぞれ観測部、変換部、補正部及び該補正のデータを格納する不揮発性メモリ等が一つのパッケージに一体となりセンサが完成して始めて機能する。そのため、観測部の検査は各部が一体となった後でないと実施できない。該観測部に補正回路で対応できない重大な欠陥や大きな誤差が検査工程において、検出された場合、不揮発性メモリ等の他の部分を廃棄することとなるため製造コストの観点で経済的であるとは言えない。
【０００８】
第３の先行技術では、観測部の特性の誤差を検査する工程（第１の工程という。）と、該工程で得られた補正データを不揮発性メモリに格納する工程（第２の工程という。）からなる作業手順による半導体センサ装置の製造方法が開示されている。なお、補正回路と不揮発性メモリが搭載されていることについては、前２つの先行技術と同様である。概略的には、前記第１の工程では、半導体センサ装置の誤差を検査し、補正データを一時保管場所に保存すると同時に半導体センサ装置に半導体センサ装置を識別するバーコードラベルを貼付し、前記第２の工程では、半導体センサ装置の該バーコードラベルの情報を読み取り、該情報に基づいた前記補正データを不揮発性メモリに書き込むというものである。該バーコードラベルの目的は、前記第１の工程における観測部とその補正データを対応付け、前記第２の工程において補正データを、正しく対応する半導体センサ装置に搭載された不揮発性メモリに格納することが目的である。しかしながら、識別情報としてバーコードラベルを利用する方法には、幾つかの課題が残る。一つには、ラベルの大きさである。情報量が多いと当然ラベルの面積が大きくなり、小さなパッケージに貼付することが困難である。また、汚れや傷に対して耐久性が低い、バーコードラベルの読み出しの精度が低い、スループットが低いなどである。さらに、補正データを不揮発性メモリに書き込む際に使用する装置に、光学的な特殊な装置を合体する必要があり、製造設備の設計及び費用等の負担が増加するという課題がある。
【０００９】
この発明の目的は、簡単な構成で高信頼性を図った半導体センサ装置と、及びその製造工程の簡素化を実現した製造方法と補正方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。観測部での物理量の電気的特性の変化を変換部で計測し、上記変換部の出力信号の校正を行う補正部を備えた半導体センサ装置において、上記変換部と識別情報発生回路は第１半導体集積回路に搭載し、上記補正部と不揮発性記憶部とを第２半導体集積回路に搭載し、上記第１半導体集積回路と組み合わされた第２半導体集積回路の不揮発性記憶部には、上記第１半導体集積回路の識別情報発生回路で形成された識別情報と、上記変換部の出力信号の検査結果から得られる校正情報とを用い、第２半導体集積回路の上記不揮発性記憶部に上記該当する校正情報を記憶する。
【００１１】
第１組立工程において、物理量の観測部と、該観測部での電気的特性の変化を計測する変換部及び識別情報発生回路とを備えた第１半導体集積回路とを実装基板に組み立て、第１検査工程において、上記第１半導体集積回路の識別情報発生回路から識別情報を取り出し、それに上記観測部及び変換部の検査によって得られた校正情報を生成して保持し、第２組立工程において、上記実装基板に上記変換部の出力信号の校正を行う補正部及び上記補正部に対して校正情報を供給する不揮発性記憶部とを備えた第２半導体集積回路を上記実装基板に組み立て、補正データ書き込み工程において、上記第１検査工程で保持された識別情報と校正情報を上記第２組立工程で組み立てられた第１半導体集積回路の識別情報に対応したものを選択して上記第２半導体集積回路の不揮発性記憶装置に書き込む。
【００１２】
物理量の観測部での電気的特性の変化を計測する変換部と、識別情報発生回路とを備えた半導体センサ装置を、かかる半導体センサ装置の出力信号を受けて信号処理を行う信号処理部及び記憶部を含むシステムに搭載し、特定の製造単位でまとめられた複数個からなる上記半導体センサ装置の識別情報発生回路からそれぞれ識別情報を取り出し、それぞれの識別情報に対応して上記観測部及び変換部の検査によって得られた複数の出力信号から校正データ群を生成しておいて、上記システムの検査時に上記半導体センサ装置から識別情報を取り出して、上記校正データ群の中から該当する校正情報を抽出して記憶させ、上記信号処理の中に上記記憶部の校正情報に従い上記出力信号の校正を行う。
【発明の効果】
【００１３】
簡単な構成で高信頼性を図った半導体センサ装置と、及びその製造工程の簡素化を実現した製造方法と補正方法を得ることができる。
【発明を実施するための最良の形態】
【００１４】
図１７から図２２には、前記先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図が示されている。図１７には、代表的なセンサＭＥＭＳの構成例の一つが示されている。センサ１０は、観測部１１と変換部１２という別々の素子が、一つのパッケージに一体となったものである。観測部１１は、いわゆるＭＥＭＳ技術で作成されたセンサチップである。例えば、加速度センサや圧力センサである。変換部１２は、観測部１１で観測された物理量の変化を電気信号に変換する半導体集積回路チップである。変換部１２の出力１３は、観測部１１で観測された物理量に応じた電圧値を示すものである。例えば加速度センサであれば、１Ｇ（Ｇは重力加速度。）あたり１Ｖの電圧変化を生じるものである。
【００１５】
図１８には、また別の代表的なセンサＭＥＭＳの構成例の一つが示されている。センサ２０は、観測部１１と半導体集積回路チップ２１が一つのパッケージに一体となったものである。半導体集積回路チップ２１は、変換部１２の出力２２の電圧値をデジタル値に変換するＡ／Ｄ変換部２３及び制御部２４で構成されている。制御回路２４の出力２６は、観測部１１で観測された加速度に応じたデジタル値が出力される。図１７及び図１８に示された検討例においては、観測部に加えられた、例えば加速度のような物理量と出力１３の電圧値の誤差は、該観測部と変換部のバラツキによって決定するため一般に５％から２０％と粗いものとなり、定められた精度基準を満たさないものは不良品となる。
【００１６】
図１９には、観測部の誤差を補正する機能を搭載したセンサＭＥＭＳの代表的な構成例が示されている。センサ１００はセンサ１０に感度調整機能を付加したものである。変換部１２の出力１３は、ＥＰＲＯＭ１０２に格納された補正データに基づき感度調整部１０１で補正され出力１０４へ出力する。本実施例において、観測部に加えられた物理量と出力１０４の電圧値の依存性（相関）は感度調整の作用によって、補正され、前述のセンサ１０のそれより観測の精度が高まることが期待される。
【００１７】
図２０には、また別の観測部の誤差を補正する機能を搭載したセンサＭＥＭＳの代表的な構成例が示されている。センサ２００はセンサ２０に補正機能を付加したものである。Ａ／Ｄ変換部２３の出力２７は、補正部２０１で、ＥＰＲＯＭ２０４に格納された補正データに基づき、ある種の演算や数値変換によって補正され制御回路２０３を介して出力２０７へ出力するものである。本実施例において、観測部に加えられた例えば加速度のような物理量と出力２０７の電圧値の依存性は、補正部２０１の作用によって、前記センサ１０やセンサ１００のそれより観測の精度が高まることが期待される。
【００１８】
図２１には、センサ２００の代表的な実装の構成例が示されている。該センサ２００は、観測部１１、変換部１２とＡ／Ｄ変換部２３からなる集積回路チップ２０５、補正部２０１と制御部２０３からなる集積回路チップ２０６、不揮発性メモリＥＰＲＯＭ２０４及び引き出し電極２０８が、一つのパッケージ上の構成されたものである。各構成要素間は、例えば金配線により接続されている。本構成では、パッケージ上に異なったプロセスを使用したチップを搭載できる。例えば、変換部１２はバイポーラプロセスを採用し、その他はＣＭＯＳプロセスを使用することができる。しかしながら、本構成では、パッケージ上に複数のチップを実装しなければならず、組み立てのコストが大きくなる。
【００１９】
図２２には、センサ２００のまた別の代表的な実装の構成例が示されている。本構成例では、Ａ／Ｄ変換部２３、補正部２０１、制御部２０３及びＥＰＲＯＭ２０４が、一つの半導体集積回路チップ２０９となっており、組み立てコスト増大の欠点は軽減される。なお、前記半導体集積回路チップ２０９に含まれる各部の組み合わせ方は、例えば観測部１１、変換部１２及びＡ／Ｄ変換部２３を組み合わせたもののように、特に制限されるものではない。
【００２０】
図１には、この発明に係る半導体サンサ装置の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサＭＥＭＳの製造の効率化に係わる該センサＭＥＭＳの有効な構成の一つの例である。該構成にかかるセンサ３００は、前記説明した図２０におけるセンサ２００に搭載の集積回路チップ２０５に、識別情報発生回路２３０を追加したものである。この識別情報発生回路２３０の詳細については後に説明する。
【００２１】
図２には、図１の半導体センサ装置の製造方法を説明するための一実施例の概略組立工程図が示されている。図２（ａ）に示される工程は、（１）組立−１工程と、（２）検査−１工程及び（３）検知データ取得工程とからなる。（１）組立−１工程では、観測部１１及び集積回路チップ２２０をセンサ３００の実装基板に実装する。（２）検査−１工程では、検査装置３１０を用いて該観測部１１の特性を検査する。この段階では、ＥＰＲＯＭ２０４が搭載された集積回路チップ２２１は実装しないが、集積回路チップ２２０は、該観測部１１に加わる物理量を電気的変化に変換するため必要不可欠である。
【００２２】
（２）検査−１工程では、観測部１１の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。（３）検知データ取得工程では、観測部１１に加えられた物理量に応じた集積回路チップ２２０の出力２７を収集する。例えば、加速度センサであれば、物理量を、０Ｇ、０．５Ｇ、１Ｇ、１．５Ｇ…と変化させながら、それらに応じたＡ／Ｄ変換部２３の出力２７を収集３３０するものである。また同時に、集積回路チップ２２０に搭載された識別情報発生回路２３０の出力２３１から第１の識別情報を得る。得られた前記観測部１１の特性データと第１の識別情報は、データ蓄積装置３１２へ転送３２０され蓄積される。また、データ蓄積装置３１２では、前記検査工程で取得した観測部１１の特性データから、補正データを生成する。
【００２３】
図２（ｂ）に示される（４）組立−２工程では、前記（２）検査−１工程から進んできたセンサ３００に、集積回路チップ２２１が実装される。該集積回路チップ２２１は、補正データを格納するＥＰＲＯＭ２０４が搭載されているため比較的高価である。そのため、正常な観測部を持つセンサ３００のみに該集積回路チップ２２１を実装する目的で、前記（２）検査−１工程では該集積回路チップ２２１は実装しない。
【００２４】
図２（ｃ）に示される（５）補正データ書き込み工程では、次の手順によって前記補正データを、書き込み装置３１１を用いて集積回路チップ２２１に搭載されたＥＰＲＯＭ２０４へ書き込む。先ず、書き込み工程に到着したロットに含まれる全てのセンサ３００に対応した前記第１の検査工程で取得した補正データと、第１の識別情報とを、データ蓄積装置３１２から書き込み装置３１１に転送する。書き込み装置３１１は、集積回路チップ２２０から第２の識別情報を読み出す。書き込み装置３１１は、該第２の識別情報と合致する前記第１の識別情報に対応する補正データを、集積回路チップ２２１に搭載されたＥＰＲＯＭ２０４に書き込む。
【００２５】
図２（ｄ）に示される（６）検査−２工程では、センサ３００の最終検査が行われ、規格に合格した製品のみが出荷される。このような製造工程及び半導体センサ装置においては、識別情報発生回路を集積回路チップ２２０に搭載することで、前記第３の先行技術において開示されたバーコードラベルを用いる方法より工程が簡略化され、製造コストの大幅な低減が図れる。
【００２６】
図３には、この発明に係る半導体サンサ装置の他の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサＭＥＭＳの製造の効率化に係わる該センサＭＥＭＳのまた別の有効な構成である。センサ４００は、前記センサ３００の集積回路チップ２２１に変更を加えたものである。集積回路チップ４０３には、制御・演算部４０２とＲＡＭ４０４、ＥＰＲＯＭ４０５が搭載されている。集積回路チップ４０３は、該センサ４００の全体の制御を司ると同時に、観測部１１の誤差を補正する。集積回路チップ２２１は、いわゆる、マイクロコントローラの類である。なお、該センサ４００の本発明にかかる特長とその効果については、次に示される図４及び図５とともに明らかにされる。
【００２７】
図５には、図３の半導体センサ装置の製造方法を説明するための一実施例の概略組立工程図が示されている。図５（ａ）に示される工程は、（１）組立−１工程と、（２）検査−１工程及び（３）検知データ取得工程とからなる。（１）組立−１工程では、観測部１１及び集積回路チップ４０１をセンサ４００の実装基板に実装する。なお、本実施例では、特定の数量のセンサ４００をロットという一つの集合の単位で常に扱う。例えば、ロットとしては、同一のウェハから取得された観測部１１の集まりを一つのロットとする方法や、前記ＥＰＲＯＭ４０５の記憶容量等によって定まる数のセンサ４００の集まりを一つのロットとする方法がある。
【００２８】
（２）検査−１工程では、検査装置４５０を用いて前記同一ロットに含まれるセンサ４００の観測部１１の特性を検査する。この段階では、ＥＰＲＯＭ４０５が搭載された集積回路チップ４０３は実装しないが、集積回路チップ４０１は、該観測部１１に加わる物理量を電気的変化に変換するため必要不可欠である。（２）検査−１工程では、観測部１１の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。当検査工程で、不良品となったセンサ４００は、属していたロットから除外され、残りのセンサ４００のみで新たなロットの集合となる。
【００２９】
（３）検知データ取得工程では、観測部１１に加えられた物理量に応じたＡ／Ｄ変換部２３の出力２７を収集する。例えば、加速度センサであれば、物理量を、０Ｇ、０．５Ｇ、１Ｇ、１．５Ｇ…と変化させながら、それらに応じたＡ／Ｄ変換部２３の出力２７を収集３３０するものである。また同時に、集積回路チップ４０１に搭載された識別情報発生回路２３０の出力２３１から第１の識別情報を得る。得られた前記観測部１１の特性データと第１の識別情報は、データ蓄積装置４７０へ転送４６３され蓄積される。また、データ蓄積装置４７０では、前記（３）検知データ取得工程で取得した観測部１１の特性データから、補正データを生成する。当工程においても、センサ４００と同様に、前記特性データ、第１の識別情報及び補正データも該センサ４００が属するロットと同一の単位で管理される。
【００３０】
図５（ｂ）に示される（４）補正データ書込み工程では、前記センサ４００に搭載される集積回路チップ４０３内のＥＰＲＯＭ４０５に前記補正データとそれに対応する第１の識別情報を書き込む。なお、前記図２にかかる実施例では、補正データとそれに対応する第１の識別情報の書き込みは図２（ｂ）に示される（４）組立−２工程終了後に行われることが本実施例と異なる。
【００３１】
さらに、前記図２（ｃ）にかかる実施例では、ひとつひとつのセンサに一対一に対応する第１の識別情報を、該センサに搭載されているＥＰＲＯＭごとに格納するが、図５（ｂ）に示される（４）補正データ書込み工程では、同一ロットに属する全ての前記集積回路チップ４０３に搭載されているＥＰＲＯＭ４０５に対して後述の同一データ（「集合補正データ」という。）を書き込む。
【００３２】
上記書込み工程では、複数の前記集積回路チップ４０３に対して同時に上記共通のデータを書き込むことができるので、前記集積回路チップ４０３ひとつあたりにかかる書き込み時間を大幅に軽減することができる。すなわち、前記図１（ｃ）の補正データ書き込み工程では個々のセンサ３００の集積回路チップ２２１内のＥＰＲＯＭ２０４に第１の識別情報と第２の識別情報をもとに特定の補正データ書き込むが、この実施例では複数の前記集積回路チップ４０３に一斉書き込みを行うことができるため、例えば既に実績のある量産品向けＥＰＲＯＭ書き込み工程を使用することによって、大幅なコスト低減が期待できる。
【００３３】
図５（ｃ）に示される（５）組立−２工程では、図５（ａ）に示される（２）検知データ取得工程から進んできたセンサ４００に、（４）補正データ書込み工程を終了した集積回路４０３が実装される。
【００３４】
図５（ｄ）に示される（６）検査−２工程では、センサ４００の最終検査が行われ、規格に合格した製品のみが出荷される。
【００３５】
図４には、前記図３のＲＡＭ４０４及びＥＰＲＯＭ４０５のデータ構成図が示されている。該ＥＰＲＯＭ４０５には、集合補正データ４３０が格納されている。集合補正データ４３０に含まれる個々のデータ４３１は、補正データ４４１及び対応するセンサ４００の識別情報４４０からなる。補正データ４４１及び識別情報４４０は、それぞれ前記図５（ａ）に示される（３）検知データ取得工程で取得され、センサ４００の観測部１１の特性データをもとにデータ蓄積装置４７０によって生成された補正データと、それに対応するセンサ４００の第１の識別情報である。また、集合補正データ４３０は、複数のデータ４３１からなり、個々のセンサ４００が属するロットを構成する全てのセンサ４００に対応する前記データ４３１からなる。
【００３６】
すなわち、前記図５（ｂ）に示される（４）補正データ書き込み工程では、特定のセンサ４００が属するロットを構成する全てのセンサ４００に対応する補正データが集積回路チップ４０３内のＥＰＲＯＭ４０５に書き込まれる。該書き込み工程で製作される集積回路チップ４０３の総数は少なくとも該ロットを構成するセンサ４００の数である。
【００３７】
次に図５（ｃ）に示される（５）組立−２工程では、前記のとおり図５（ａ）に示される（２）検知データ取得工程から進んできたセンサ４００と図５（ｂ）に示される（４）補正データ書込み工程を終了した集積回路４０３が実装される。本願発明にかかる図５に示される実施例によれば、該（５）組立−２工程では、特定センサ４００とそれに対応する集積回路チップ４０３選択して組み合わせる必要はなく、同一ロットに属する任意のセンサ４００と任意の集積回路チップ４０３を組み合わせることができる。そのため、組み立てにかかるセンサや集積回路チップの管理や実際の作業等を軽減することができる。
【００３８】
上記の（５）組立−２工程を終了した状態の個々のセンサ４００には、該それぞれのセンサ４００に対応する適当な補正データ４４１が集積回路チップ４０３内のＥＰＲＯＭ４０５の集合補正データ４３０中に必ず存在する。そこで、該それぞれのセンサ４００は、電源投入直後に次の動作を開始し、集合補正データ４３０の中から、適当な補正データ４４１の抽出を行う。
【００３９】
センサ４００は、電源投入後、制御・演算部４０２によって識別情報発生回路２３０から第２の識別情報２３１が読み出され、該第２の識別情報２３１とＥＰＲＯＭ４０５に格納された全ての集合補正データ４３１の識別情報４４０が照合比較され、一致した識別情報４４０に対応する補正データ４４１が、ＲＡＭ４０４に複写される。それ以降は、ＲＡＭ４０４に格納された補正データを用いて、制御・演算部４０３によって観測部１１の誤差が補正される。これらの一連の動作は、前記図５（ｄ）に示される（６）検査−２工程においても実行される。
【００４０】
上記（６）検査−２工程において、前記集積回路チップ４０３内のＥＰＲＯＭ４０５に、（４）補正データ書込み工程で書き込まれた補正データのうち、同じ実装基板に搭載されたセンサ１１と対応するものだけを残し、それ以外の補正データを消去すれば、該集積回路４０３内のＥＰＲＯＭ４０５の記憶領域を他の目的にも有効に利用できると同時に、前記電源投入後の識別情報２３１とＥＰＲＯＭ４０５に格納された全ての集合補正データ４３１の識別情報４４０の照合比較の動作を簡略化することができる。
【００４１】
図６には、この発明に係る半導体センサ装置の更に他の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサＭＥＭＳの製造の効率化に係わる該センサＭＥＭＳのまた別の有効な構成である。センサ５００は、前記センサ４００に比して、その構成要素は全く同じであるが、組み合わせが異なる。集積回路チップ５０３は、制御・演算部５０２、ＲＡＭ５０５、ＥＰＲＯＭ５０６及びＡ／Ｄ変換部２３からなる。集積回路チップはいわゆる、一般的なマイクロコントローラの構成であり、現在は比較的多くの種類が安価に入手できる。
【００４２】
図７には、図６の半導体センサ装置の製造方法を説明するための一実施例の概略組立工程図が示されている。図７（ａ）に示される工程は、（１）組立−１工程と、（２）検査−１工程及び（３）検知データ取得工程とからなる。（１）組立−１工程では、観測部１１及び集積回路チップ５０１、集積回路チップ５０３をセンサ５００の実装基板に実装する。なお、本実施例では、特定の数量のセンサ５００をロットという一つの集合の単位で常に扱う。例えば、ロットとしては、同一のウェハから取得された観測部１１の集まりを一つのロットとする方法や、前記ＥＰＲＯＭ５０６の記憶容量等によって定まる数のセンサ５００の集まりを一つのロットとする方法がある。
【００４３】
（２）検査−１工程では、検査装置５１０を用いて前記同一ロットに含まれるセンサ５００の観測部１１の特性を検査する。（２）検査−１工程では、観測部１１の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。それ以外は、観測部１１に加えられた物理量に応じた集積回路チップ５０１の出力２７を引き出し電極５０２から取り出し収集する。例えば、加速度センサであれば、物理量を、０Ｇ、０．５Ｇ、１Ｇ、１．５Ｇ…と変化させながら、それらに応じた出力値５２０を収集するものである。当検査工程で、不良品となったセンサ５００は、属していたロットから除外され、残りのセンサ５００のみで新たなロットの集合となる。
【００４４】
また同時に、集積回路チップ５０１に搭載された識別情報発生回路２３０の出力２３１から第１の識別情報を得る。得られた前記観測部１１の特性データと第１の識別情報は、データ蓄積装置５４０へ転送５３０され蓄積される。また、データ蓄積装置５４０では、前記（３）検知データ取得工程で取得した観測部１１の特性データから、補正データを生成する。センサ５００と同様に、前記特性データ、第１の識別情報及び補正データも該センサ５００が属するロットと同一の単位で管理される。
【００４５】
図７（ｂ）に示される（４）補正データ書込み工程では、前記センサ４００に搭載される集積回路チップ５０３内のＥＰＲＯＭ５０６に前記補正データとそれに対応する識別情報を書き込む。なお、前記図２（ｃ）に示される（５）補正データ書込み工程では、ひとつひとつのセンサ３００に一対一に対応する識別情報を、該センサ３００に搭載されているＥＰＲＯＭごとに格納するが、図７（ｂ）に示される（４）補正データ書込み工程では、同一ロットに属する全ての前記集積回路チップ５０３に搭載されているＥＰＲＯＭ５０６に対して集合補正データを書き込む。
【００４６】
一方図７に示される（４）補正データ書込み工程では、複数の前記集積回路チップ５０３に対して同時に上記共通の情報を書き込むことができるので、前記集積回路チップ４０３ひとつあたりにかかる書き込み時間を大幅に軽減することができる。すなわち、前記図１（ｃ）の補正データ書き込み工程では個々のセンサ３００のＥＰＲＯＭ２０４に個別の識別情報をもとに該当する補正データ書き込むが、この実施例では複数の前記集積回路チップ５０３に一斉書き込みを行うことができるため、例えば既に実績のある量産品向けＥＰＲＯＭ書き込み工程を使用することによって、大幅なコスト低減が期待できる。
【００４７】
なお、上記集合補正データは、前記図４にかかる実施例に準ずるものである。すなわち、図６に示されたＲＡＭ５０５及びＥＰＲＯＭ５０６は、それぞれ図４におけるＲＡＭ４０４およびＥＰＲＯＭ４０５に相当する。さらに、図７にかかる実施例におけるセンサ５００の電源投入後の動作は図５にかかる実施例のそれと同様である。
【００４８】
上記（４）補正データ書き込み工程において、前記集積回路チップ５０３内のＥＰＲＯＭ５０６に、同じ実装基板に搭載されたセンサ１１に対応する補正データのみを集積回路チップ５０１内の識別情報発生回路２３０の発生する第１の識別情報をもとに書き込み動作中に選別しながら記録すれば、該集積回路４０３内のＥＰＲＯＭ４０５の記憶領域を最小限に節約きると同時に、前記電源投入後の識別情報２３１とＥＰＲＯＭ５０６に格納された全ての集合補正データの識別情報４４０の照合比較の動作を簡略化することができる。
【００４９】
図７（ｃ）に示される（５）検査−２工程では、センサ５００の最終検査が行われ、規格に合格した製品のみが出荷される。この実施例の製造フローは、前記図５に示される製造フローに対して、組み立ての工程が１つと少ないため、さらなるコストの低減が期待できる。
【００５０】
図８には、この発明に係る半導体サンサ装置の更に他の一実施例のブロック図が示されている。同図の実施例は、本願で開示される発明のうち、センサＭＥＭＳの製造の効率化に係わる該センサＭＥＭＳの更に別の有効な構成である。前記センサ５００には、不揮発性メモリが搭載されていたが、本願発明にかかるセンサ６００は、前記センサ２０に、識別情報発生回路２３０を追加しただけのものである。該センサ６００によって、高精度のセンサＭＥＭＳを実現する方法、目的、効果並びにその理由については、以下に示される実施例の説明によってより明らかになるであろう。
【００５１】
図９には、前記図８のセンサ６００の概略外観図が示されている。集積回路チップ６０２には、変換部１２、Ａ／Ｄ変換部２３、制御部６０１及び識別情報発生回路２０３が搭載されている。このように、部品点数が少ないことから、非常に安価な製造が期待できる。
【００５２】
図１０には、前記図８のセンサ６００を使用したシステムの一実施例の構成図が示されている。該システム７００は、例えば、圧力センサ、温度センサ、加速度センサ、方位センサ等を多く搭載する自動車制御システムやセンサネットシステムなどである。該システム７００には、複数のセンサが取り付けられ、うち一つ以上が前記センサ６００である。センサ６００は、前記センサ５００の如き観測部の誤差を補正する機能を搭載していない。本願発明においては、かかる補正の機能を該システム７００の中央制御装置７０５に負担させている。
【００５３】
補正にかかる処理は、該中央制御装置内７０５のプロセッサ７０２とソフトウェアプログラムに委ねられる。また、個々のセンサ６００に搭載された観測部１１の誤差を補正するための補正データは、該中央制御装置７０５内の補助記憶装置７０４に格納される。該補正データの補助記憶装置７０４への格納は、該システム７００の製造時あるいは検査時等に、ＣＤ−ＲＯＭ７１１のデータあるいはインターネット等の通信手段７１０から取得する。
【００５４】
上記補正データは、例えば次のような手段によって上記システム７００へ提供される。前記図９に示されるセンサ６００が組み立てられた後、該センサ６００は続く検査工程にて搭載された観測部１１の特性を検査する。該検査工程では、観測部１１の特性を測定し、致命的な欠陥を持つ被検査品は不良品とする。それ以外は、観測部１１に加えられた物理量に応じた集積回路チップ６０２の出力の値を引き出し電極６０３から取り出し収集する。例えば、加速度センサであれば、物理量を、０Ｇ、０．５Ｇ、１Ｇ、１．５Ｇ…と変化させながら、それらに応じた特性データを収集するものである。また同時に、集積回路チップ６０２に搭載された識別情報発生回路２３０の第１の識別情報を得る。得られた前記観測部１１の特性データと第１の識別情報は、データ蓄積装置に蓄積される。さらに該データ蓄積装置では、前記観測部１１の特性データから、補正データを生成する。このように前記センサ６００のそれぞれに対応する補正データと第１の識別情報は、前記データ蓄積装置に収集・蓄積される。言うまでもないが、該データ蓄積装置は、該センサ６００を製造する者が管理するものである。
【００５５】
上記補正データと第１の識別情報を蓄積した上記データ蓄積装置は、図１０図には示されないがインターネット等の通信手段７１０に接続される。前記システム７００は、該システム７００に接続されたおのおののセンサ６００に固有の第２の識別情報を認識して、前記通信手段７１０を介して前記図示されないデータ蓄積装置をアクセスして、対応する適当な正データを得るため第２の識別情報をデータ蓄積装置に送信する。一方、アクセスされたデータ蓄積装置側は、受信した該第２の識別情報と一致する補正データを検索し、再び該通信手段７１０を介して前記システム７００へ送信する。システム７００は、受信した補該助記憶装置７０４へ格納する。また別の実施形態として、該センサ６００が属するロットに含まれるセンサ６００の補正データおよび対応する第１の識別情報を一括して補助記憶装置７０４に格納し、中央制御装置７０５において前記システム７００に接続されたセンサ６００に対応する補正データを選択する方法もある。
【００５６】
この場合、前記システム７００と図示しないデータ蓄積装置間の通信手順が簡略化される。また、前記インターネット等の通信手段７１０及びそれに類する通信手段がないような場合、ＣＤ−ＲＯＭ７１１等の記録媒体に、前記センサ６００が属するロットに含まれるセンサ６００の補正データおよび対応する第１の識別情報を一括して前記システム７００へ提供する。すなわち、中央制御装置内のプロセッサ７０２は、それに組み込まれたセンサ６００の識別情報発生回路から第２の識別情報を、制御部を通して取り出し、該第２の識別情報に対応された補正データを抽出して補助記憶装置に格納する。上記の格納は、前記のようなロット単位で一斉に行い、プロセッサがその中から該当する補正データを選択してレジスタ等に取り込むようにしてもよい。
【００５７】
図１１には、この発明に用いられる識別情報発生回路の一実施例の基本的回路図が示されている。この実施例では、２入力のナンドゲート回路Ｇ１〜Ｇ４が用いられる。ゲート回路Ｇ１は、一方の入力と出力とが結合される。このゲート回路Ｇ１の共通化された入出力がゲート回路Ｇ２の一方の入力と接続される。ゲート回路Ｇ２の出力はゲート回路Ｇ３の一方の入力に接続される。ゲート回路Ｇ３の出力はゲート回路Ｇ４の一方の入力に接続される。そして、これらのゲート回路Ｇ１〜Ｇ４の他方の入力には、動作制御信号Ｇが共通に供給される。
【００５８】
図１２には、図１１の識別情報発生回路の一実施例の具体的回路図が示されている。ゲート回路Ｇ１は、直列形態にされたＮチャネルＭＯＳＦＥＴＱ１とＱ３、並列形態にされたＰチャネルＭＯＳＦＥＴＱ２とＱ４から構成される。上記ＭＯＳＦＥＴＱ１とＱ３のゲートが共通に接続されて第１の入力とされる。上記ＭＯＳＦＥＴＱ２とＱ４のゲートが共通に接続されて第２の入力とされる。上記ＭＯＳＦＥＴＱ３のソースは回路の接地電位ＶＳＳが供給され、上記ＭＯＳＦＥＴＱ１のドレインは、ＰチャネルＭＯＳＦＥＴＱ２とＱ４のドレインに接続される。ＰチャネルＭＯＳＦＥＴＱ２とＱ４のソースには電源電圧ＶＤＤが印加される。他のゲート回路Ｇ２〜Ｇ４も上記同様な回路により構成される。
【００５９】
上記ゲート回路Ｇ１〜Ｇ４は、半導体集積回路装置の設計及び製造の上では、現実的に制御可能な範囲内において、互いに同じ特性を持つように構成される。複数のゲート回路を互いに同じ特性とする技術について、以下に概略的に説明する。ゲート回路Ｇ１〜Ｇ４において、その特性である論理しきい値は、概略的には、それを構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとに決まると理解されているであろう。その観点ではチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌは同じであるがサイズが異なるＭＯＳＦＥＴによっても同じ特性のＣＭＯＳゲート回路を構成できると理解され得る。しかしながら、半導体集積回路装置の製造バラツキによる電気特性への影響は、異なったサイズの素子に対しては異なったものとなる。
【００６０】
この実施例では、かかる複数のゲート回路Ｇ１〜Ｇ４のそれぞれは、好適には、それぞれを構成する素子の相互、すなわちＰチャネル型ＭＯＳＦＥＴの相互、及びＮチャネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される。言うまでもなくそれら素子は、同じ素子は同じプロセスの元で一括製造されると言う半導体集積回路装置の特徴に従って製造される。これによって複数のゲート回路Ｇ１〜Ｇ４は、半導体集積回路装置の製造上の加工寸法のバラツキ、各種層の厚さバラツキ、不純物濃度バラツキ等々の製造バラツキによる影響を均等に受けるようにされる。
【００６１】
図１１のように１つの入力と出力が短絡させられたゲート回路Ｇ１の出力電圧は、論理しきい値電圧に到達する。ゲート回路Ｇ２が、完全に同じ電気的特性を持っていれば、２つのゲート回路Ｇ１とＧ２の論理しきい値は等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、ゲート回路Ｇ１とＧ２の論理しきい値電圧に差が生じる。
【００６２】
ゲート回路Ｇ１とＧ２の論理しきい値のバラツキの要因としては、ＭＯＳトランジスタ特性のバラツキが支配的であると捉えてよい。そして、ＭＯＳトランジスタ特性のバラツキの原因としては、ＭＯＳトランジスタのゲート幅や、ゲート絶縁膜膜厚、導電決定不純物濃度とその分布などを挙げることができる。これらのバラツキはマクロ的な部分とミクロ的とに分けることができる。マクロ的な部分としては、同一ロット内の複数のウェハ間のゲート幅バラツキなどである。
【００６３】
この識別情報発生回路においては、主としてミクロ的な部分のバラツキを利用するものであり、比較的に近接した位置に配置された素子問におけるバラツキを用いる。このようなミクロ的なバラツキは、比較的に近接した素子間にランダムに発生するものとして観測されるからである。すなわち、図１１のゲート回路Ｇ１とＧ２の論理しきい値のバラツキもランダムであると考えられる。この論理しきい値のバラツキが、本願の解決しようとする課題である「半導体素子の持つ特徴的な特性のバラツキを固有の識別情報として抽出する」という解決手段の基となっている。
【００６４】
ＣＭＯＳゲート回路を用いた場合には、論理しきい値に生じるバラツキがＮチャネル型ＭＯＳトランジスタの持つバラツキにＰチャネル型ＭＯＳトランジスタの持つバラツキが加えられたものと見做すことができ、バラツキ範囲が広くなり識別番号ないし識別情報の発生を効果的に行うようにすることができる。
【００６５】
図１１に示した実施例では、２つのゲート回路Ｇ１とＧ２の論理しきい値の差を判定する。つまり、ゲート回路Ｇ１の短絡された入出力ノードの電圧（論理しきい値に相当する）をゲート回路Ｇ２の入力として供給し、その大小比較結果を後段のゲート回路Ｇ３、Ｇ４により増幅してＣＭＯＳレベルの２値信号を得るものである。したがって、厳密にはゲート回路Ｇ３とＧ４は、ゲート回路Ｇ１とＧ２のようにＰチャネル型ＭＯＳＦＥＴの相互、及びＮチャネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される必要は無いが、後述する理由から同じ構造、同じサイズを持って構成される。
【００６６】
単に識別情報を得るだけが目的なら、上記ゲート回路Ｇ１ないしＧ４をＣＭＯＳインバータ回路に置き換えることができる。しかしながら、ＣＭＯＳインバータ回路に置き換えると、上記入出力が短絡されたインバータ回路及びそれを受けるインバータ回路に大きな貫通電流が流れてしまい、低消費電力をその特徴の１つとするＣＭＯＳ回路には好ましくなくい。この実施例では、ゲート回路の他方の入力に動作制御信号Ｇを供給することにより、上記識別情報を得るときのみに動作制御信号Ｇをハイレベルとして、上記各ゲート回路Ｇ１〜Ｇ４を一方の入力に供給された信号に従った動作、つまりはインバータ回路と見做せるような動作を行わせることによって上記識別情報を得るものである。かかる識別信号を取り出した後は、上記動作制御信号をロウレベルにし、各論理ゲート回路Ｇ１〜Ｇ４の出力信号をハイレベルに固定させる。
【００６７】
図１３には、上記識別情報発生回路の動作の一例を説明するための波形図が示されている。動作制御信号Ｇをロウレベルからハイレベルに変化させると、上記各ゲート回路Ｇ１〜Ｇ４が実質的に動作状態となり、ゲート回路Ｇ１の出力ノードＮ１がその論理しきい値に対応した電圧にされる。ゲート回路Ｇ２は、その論理しきい値によってノードＮ１の電圧を判定し、その出力ノードＮ２の電位を決める。この例では、ゲート回路Ｇ１の論理しきい値が、ゲート回路Ｇ２の論理しきい値によりも僅かに大きいので、ゲート回路Ｇ２での増幅動作によってノードＮ２の電位が上記ノードＮ１に対して小さい電圧にされる。このノードＮ２の電圧は、ゲート回路Ｇ３により増幅されてノードＮ３のようにハイレベルに大きくされる。そして、ゲート回路Ｇ４により更に増幅されてノードＮ４のように回路の接地電位ＶＳＳに到達する。
【００６８】
この実施例では、回路が停止状態すなわち動作制御信号Ｇがロウレベルであるとき、図１２のＮチャネルＭＯＳＦＥＴＱ３、Ｑ７、Ｑ１１、Ｑ１５がオフ状態となり、前記のＣＭＯＳインバータ回路を用いた場合の貫通電流が抑制される。さらに、特に図示されないが、上記動作制御信号Ｇをパルス動作とすることで、さらに貫通電流を抑制することができる。すなわち、動作制御信号Ｇがロウレベルからハイレベルとなり上記ノードＮ４の電位が十分に安定した後に、一時記憶回路（レジスタなど）に該ノードＮ４の情報を記憶し、その後該動作制御信号Ｇをハイレベルからロウレベルとすることで貫通電流の発生する期間を最小限とすることができる。また、ゲート回路としてナンド（ＮＡＮＤ）回路を用いた利点は、ＣＭＯＳ論理ＬＳＩの標準素子であるため、適用する製品を限定しないことである。つまり、完全論理記述型回路で構成されるため、回路設計が容易になるものである。
【００６９】
図１２の実施例では、動作制御信号Ｇが、直列のＮチャネルＭＯＳＦＥＴのＱ３、Ｑ７、Ｑ１１、Ｑ１５のゲートに接続されているが、ＮチャネルＭＯＳＦＥＴＱ１、Ｑ５、Ｑ９、Ｑ１３に接続されて、ノードＮ１、Ｎ２、Ｎ３はＮチャネルＭＯＳＦＥＴのＱ３、Ｑ７、Ｑ１１、Ｑ１５のゲートに接続されてもよい。
【００７０】
トランジスタレベル回路記述において重要なのは、個々のＮＡＮＤ素子中のＭＯＳＦＥＴの信号接続位置である。上記の停止状態では各ゲート回路Ｇ１〜Ｇ４の出力すなわちノードＮ１、Ｎ２、Ｎ３の電位が自動的に電源電圧となるため、それら信号の接続先のＰチャネルＭＯＳＦＥＴのＮＢＴＩによる特性の変動を防止できる効果がある。
【００７１】
ＭＯＳトランジスタは、そのしきい値電圧が電界強度と温度とに依存するような電界ストレスによって不所望に変動することが有る。特にＮＢＴＩ（Negative Bias Temperature Instability）と称される現象は、Ｐチャネル型ＭＯＳＦＥＴで顕著に現われる現象である。この防御策として、目的外の時間においてＰＭＯＳのゲートに印加される電圧を高い電圧にする方法がよく用いられる。この実施例では、上記動作制御信号Ｇのハイレベルにより論理しきい値判定動作を行わせ、かかる論理しきい値判定動作以外の時には、動作制御信号ＧをロウレベルにしてＰチャネル型ＭＯＳＦＥＴのゲートには、電源電圧を供給するようにゲート電圧を固定電圧にするものである。これにより、Ｐチャネル型ＭＯＳＦＥＴは、ゲート、ドレイン及びソースと基板の全てが電源電圧に等しい同電位となり、上記Ｐチャネル型ＭＯＳＦＥＴのＮＢＴＩによる経時的論理しきい値の変動が極力抑えられる。
【００７２】
図１４には、この発明に用いられる多ビット識別番号発生回路の一実施例の回路図が示されている。この実施例は、図１１の１ビット識別番号発生回路を４個連結し、デコーダないしシフトレジスタの選択出力信号Ｇ０〜Ｇ３の遷移に従い、出力端子Ｎ４４から４ビツトの識別番号を逐次取り出す回路例である。端子Ｔは、通常ハイレベル状態である。
【００７３】
１ビットの識別番号発生回路、つまり単位識別番号発生回路ＵＣ０〜ＵＣ３のそれぞれは、前記図１１の識別情報発生回路が用いられる。単位識別番号発生回路ＵＣ０において、４段目のゲート回路Ｇ０４は、前記のように動作制御信号Ｇ０等で制御されるのではなく、上記のように定常的にハイレベルにされる信号Ｔが供給される。これにより、等価的にインバータ回路として動作する。他の単位識別番号発生回路ＵＣ１〜ＵＣ３は、上記４段目のゲート回路Ｇ１４〜Ｇ３４には、前段の単位識別番号発生回路の出力信号が伝えられる。例えば、最上段の単位識別番号発生回路ＵＣ０の出力信号は、上記ゲート回路Ｇ０４の出力信号がインバータ回路ＩＶ０によって反転されて出力される。このインバータ回路ＩＶ０の出力信号が、次段の単位識別番号発生回路ＵＣ１の上記４段目のゲート回路Ｇ１４のゲート制御信号として入力される。
【００７４】
以下、単位識別番号発生回路ＵＣ１、ＵＣ２及びＵＣ３には、それぞれ４段目のゲート回路Ｇ１４、Ｇ２４及びＧ３４の出力側にそれぞれインバータ回路ＩＶ１、ＩＶ２、ＩＶ３が設けられ、上記インバータ回路ＩＶ１の出力信号は次段の単位識別番号発生回路ＵＣ２の４段目のゲート回路Ｇ２４のゲート制御信号として入力され、上記インバータ回路ＩＶ２の出力信号は次段の単位識別番号発生回路ＵＣ３の４段目のゲート回路Ｇ３４のゲート制御信号として入力される。
【００７５】
各１ビット識別番号発生回路ＵＣ０〜ＵＣ３には、それを活性化するためのデコーダ又はシフトレジスタで構成された選択回路の出力信号Ｇ０、Ｇ１、Ｇ２及びＧ３が動作制御信号として供給されており、各出力信号Ｇ０〜Ｇ３は、図１５の＃１から＃４サイクルのごとく遷移する。＃５サイクル目は上記＃１サイクルと同じである。
【００７６】
＃１サイクルでは動作制御信号Ｇ０がハイレベルとなり、他の動作制御信号Ｇ１〜Ｇ３はロウレベルとなる。上記信号Ｇ０のハイレベルにより単位識別番号発生回路ＵＣ０が動作状態となり、ゲート回路Ｇ０１とＧ０２の論理しきい値の大小に対応した信号がゲート回路Ｇ０３により増幅され、例えばＮ３１のようにロウレベルにされる。この信号Ｎ３１は、信号Ｔ１のハイレベルによりゲートを開いて、等価的にインバータ回路として動作するゲート回路Ｇ０４及びインバータ回路ＩＶ０を介して増幅される。
【００７７】
このとき、他の動作制御信号Ｇ１〜Ｇ３は上記のようにロウレベルであるので、第３段目のゲート回路Ｇ１３、Ｇ２３及びＧ３３の各出力信号はハイレベルとなり、それぞれに対応した第４段目のゲート回路Ｇ１４、Ｇ２４及びＧ３４のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路ＵＣ０の上記信号Ｎ３１に対応したインバータ回路ＩＶ０の出力信号のロウレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力Ｎ４４からはＮ３１に対応したロウレベルの上記単位識別番号発生回路ＵＣ０の識別信号が出力される。
【００７８】
＃２サイクルでは動作制御信号Ｇ１がハイレベルとなり、他の動作制御信号Ｇ０、Ｇ２、Ｇ３はロウレベルとなる。上記信号Ｇ１のハイレベルにより単位識別番号発生回路ＵＣ１が動作状態となり、ゲート回路Ｇ１１とＧ１２の論理しきい値の大小に対応した信号がゲート回路Ｇ１３により増幅され、例えばＮ３２のようにロウレベルにされる。このとき、単位識別番号発生回路ＵＣ０において信号Ｔ１のハイレベルと、動作制御信号Ｇ０のロウレベルによるゲート回路Ｇ０３の出力信号Ｎ３１のハイレベルとにより、ゲート回路Ｇ０４の出力信号がロウレベルとなり、インバータ回路ＩＶ０の出力信号がハイレベルにされているので、ゲート回路Ｇ１４がゲートを開いて、上記Ｎ３２の信号がゲート回路Ｇ１４及びインバータ回路ＩＶ１を介して出力される。
【００７９】
このとき、他の動作制御信号Ｇ２、Ｇ３は上記のようにロウレベルであるので、第３段目のゲート回路Ｇ２３及びＧ３３の各出力信号はハイレベルとなり、それぞれに対応した第４段目のゲート回路Ｇ２４及びＧ３４のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路ＵＣ１の上記信号Ｎ３２に対応したインバータ回路ＩＶ１の出力信号のロウレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力Ｎ４４からはＮ３２に対応したロウレベルの上記単位識別番号発生回路ＵＣ１の識別信号が出力される。
【００８０】
＃３サイクルでは動作制御信号Ｇ２がハイレベルとなり、他の動作制御信号Ｇ０、Ｇ１、Ｇ３はロウレベルとなる。上記信号Ｇ２のハイレベルにより単位識別番号発生回路ＵＣ２が動作状態となり、ゲート回路Ｇ２１とＧ２２の論理しきい値の大小に対応した信号がゲート回路Ｇ２３により増幅され、例えばＮ３３のようにハイレベルにされる。このとき、前段の単位識別番号発生回路ＵＣ１において信号Ｔ１のハイレベルと、動作制御信号Ｇ０、Ｇ１のロウレベルによるゲート回路Ｇ０３の出力信号Ｎ３１及びＧ１３の出力信号Ｎ３２のハイレベルにより、ゲート回路Ｇ１４の出力信号がロウレベルとなり、インバータ回路ＩＶ１の出力信号がハイレベルにされているので、ゲート回路Ｇ２４がゲートを開いて、上記Ｎ３３の信号がゲート回路Ｇ２４及びインバータ回路ＩＶ２を介して出力される。
【００８１】
他の動作制御信号Ｇ３は上記のようにロウレベルであるので、第３段目のゲート回路Ｇ３３の出力信号はハイレベルとなり、それぞれに対応した第４段目のゲート回路Ｇ３４のゲートを開いて、インバータ回路と等価な動作を行うものとされる。この結果、上記単位識別番号発生回路ＵＣ２の上記信号Ｎ３３に対応したインバータ回路ＩＶ２の出力信号のハイレベルは、それ以降の各ゲート回路及びインバータ回路が等価的にインバータ回路の縦列回路となるので、それらによって順次に伝えられて、出力Ｎ４４からはＮ３３に対応したハイレベルの上記単位識別番号発生回路ＵＣ２の識別信号が出力される。
【００８２】
＃４サイクルでは動作制御信号Ｇ３がハイレベルとなり、他の動作制御信号Ｇ０〜Ｇ２はロウレベルとなる。上記信号Ｇ３のハイレベルにより単位識別番号発生回路ＵＣ３が動作状態となり、ゲート回路Ｇ３１とＧ３２の論理しきい値の大小に対応した信号がゲート回路Ｇ３３により増幅され、例えばＮ３４のようにロウレベルにされる。このとき、前段の単位識別番号発生回路ＵＣ２において信号Ｔ１のハイレベルと、動作制御信号Ｇ０、Ｇ１、Ｇ２のロウレベルによるゲート回路Ｇ０３の出力信号Ｎ３１、Ｇ１３の出力信号Ｎ３２及びＧ２３の出力信号Ｎ３３のハイレベルにより、ゲート回路Ｇ２４の出力信号がロウレベルとなり、インバータ回路ＩＶ２の出力信号がハイレベルにされているので、ゲート回路Ｇ３４がゲートを開いて、上記Ｎ３４の信号をインバータ回路ＩＶ３を介して出力させる。
【００８３】
＃５サイクル以降に同じ動作制御信号Ｇ０〜Ｇ３を発生させると、上記と同じ動作が繰り替えされるが、上記４ビット分の識別番号をレジスタ等の記憶回路に保持しておけば、＃５以降は全信号Ｇ０〜Ｇ３をロウレベルに固定し、前記のような動作停止状態にして、消費電流の削減と素子特性の劣化を防止する。
【００８４】
本回路の重要な利用目的に後述するような半導体の追跡があるが、そのためにはこの回路自体の信頼性を工場出荷段階で保証することが重要である。通常、半導体製品は出荷直前の最終検査の前に加速試験、いわゆるバーインを行う。加速には、温度、印加電圧を実使用条件より高く設定する環境加速の方法と、特定回路の動作頻度を増やす方法が採られることが一般的である。
【００８５】
図１５の＃１１から＃１４サイクルには、回路の動作頻度を増やすための方法を示している。サイクル＃１１は、待機状態にあたる。信号Ｔは、ハイレベルにされる。サイクル＃１２は、待機状態にて、信号Ｔをロウレベルにする。チェイン接続されたナンドゲート回路とインバータ回路Ｇ０４、ＩＶ０、Ｇ１４、ＩＶ１、Ｇ２４、ＩＶ２及びＧ３４、ＩＶ３の状態が遷移する。サイクル＃１３は、全ての１ビット識別番号活性回路ＵＣ０〜ＵＣ３を活性化する。これにより、前記＃１〜＃４サイクルのような通常動作に比べて４倍の活性化率を作り出すことができる。そして、サイクル＃１４は、再び待機状態に戻る。上記＃１１〜＃１３のサイクルを繰り返すことにより、特定回路の動作頻度を増やして初期不良の洗い出しを効率よく行うようにすることができる。
【００８６】
上記動作制御信号Ｇ０〜Ｇ３を形成する回路は、デコーダ又はシフトレジスタで構成される。デコーダの場合には、上記４つの動作制御信号を形成するためには、２ビットの信号を供給し、それをデコードして上記４通り動作制御信号Ｇ０〜Ｇ３を形成する。全信号Ｇ０〜Ｇ３をロウレベルにしたり、あるいはバーインのために全信号Ｇ０〜Ｇ３をハイレベルにしたりするためには、更に１ビットずつの制御信号が必要になる。シフトレジスタの場合には、ハイレベルを順次にシフトさせれば上記通常動作のためのＧ０〜Ｇ３を発生させることができる。シフトレジスタの各ビットＲ０〜Ｒ３にロウレベルを設定すれば上記動作停止状態を作り出すことができるので、バーインのために全信号Ｇ０〜Ｇ３をハイレベルにするために、更に１ビットの制御信号を追加してゲート回路を制御して各動作制御信号Ｇ０〜Ｇ３を強制的にハイレベルにするようにすればよい。
【００８７】
図１６には、この発明に用いられる多ビット識別番号発生回路の他の一実施例の回路図が示されている。この実施例は、前記図１４の変形例であり、各単位識別番号発生回路ＵＣ０〜ＵＣ３が、４個のナンドゲート回路により構成される。つまり、図１４の実施例において、各単位識別番号発生回路ＵＣ０〜ＵＣ３のそれぞれにおいて、第３段目のゲート回路Ｇ０３〜Ｇ３３と出力部に設けられたインバータ回路ＩＶ０〜ＩＶ３とが省略される。このように素子数を節減しつつ機能は同等である。また、インバータ回路を削除したことで、レイアウト的な均等性が高まる利点がある。
【００８８】
図１６の実施例のように同じゲート回路を並べて回路を構成する場合、Ｎチャネル型ＭＯＳトランジスタのための単位領域の複数個、及びＰチャネル型ＭＯＳトランジスタのための単位領域の複数個を行列状に配列させることが容易である。すなわち、得るべき回路規模に応じて、基本パターン繰返し単位が、半導体基板上において規則正しく配置させることができる。このような規則的なレイアウトではなく、同じ領域列を成すべき複数の単位領域が、他の回路を構成する素子領域など挟んで配置されてしまうようなことによって、互いに比較的大きな距離を持って配置されるような場合、次のような難点が生ずる。すなわち複数の単位領域が、半導体集積回路装置の製造条件の変動に基づくようなパターンの寸法のマクロ的な変動もしくはパターン歪みのマクロ的な変動による影響を強く受けるようになり、相対的に大きなパターン形状の相違を生ずることになる。
【００８９】
半導体チップを実装することなどによって半導体チップに与えられてしまう機械的応力は、半導体チップの部分部分によって異なる可能性が大きいので、複数の単位領域の相互では互いに比較的大きく異なったものとなる可能性を持つ。回路に電源電流が流れることによってもたらされる動作温度の上昇は、複数の単位領域相互に対して一様でなくなる。ゲート絶縁膜の厚さや、導入不純物の微妙な濃度変化も、また複数の単位領域相互が比較的離れていることによって比較的大きくなってしまう危険性を持つ。これに対して、規則的なレイアウトによる場合、同じ領域列に有る複数の単位領域は、それらが比較的近接して配置され、互いに同じサイズ、同じ方向を持って構成されていることから、上述のような相対的なパターン寸法、パターン歪み、機械的応力、動作温度、膜厚、不純物濃度による影響を受け難い。
【００９０】
いわゆる位相シフトマスク技術は、半導体集積回路装置を構成する回路素子、配線等を、いわゆるサブミクロンレベルに微細化する上での有効な技術と理解される。かかる位相シフトマスク技術では、マスクとする感光材層を感光せしめる際の光の位相差のわずかな変化にも起因して、得るべきパターンの左右形状の相違のように、パターンに非対称性ないしは歪みをもたらすことが有る。規則的な素子レイアウトは、その種のパターン歪みが有っても、複数の単位領域相互の電気特性の偏りを充分に小さくする事が可能である。
【００９１】
上のような観点での構成上の相違とともに、半導体におけるキャリヤ・モビリテイの結晶方位依存性による影響もまた、前述のようなミクロ的な特性を利用する本発明にとっては軽視できないものである。規則的なレイアウトによる場合、第１領域列をなす複数のゲート電極層の全てが互いに同じ方向かつ同じパターンとされていること、同様に第２領域列をなす複数のゲート電極層の全ても互いに同じ方向かつ同じパターンとされていることから、それら第１領域列に属するＭＯＳトランジスタの相互、及び第２領域列に属するＭＯＳトランジスタの相互は、上述の結晶方位性に基づく特性の違いを生じない。
【００９２】
このように、素子の規則的なレイアウト配置を可能とする前記図１６の実施例のような識別番号発生回路は、半導体集積回路装置の設計上、及び製造上からは、前述のようなマクロ的バラツキないしは特性の偏りが、著しく小さくなるように考慮され、前述のようなミクロ的なバラツキを適切に利用できるように考慮されたものであることが理解されるであろう。
【００９３】
図１６の構成によって得られるＭＯＳトランジスタの電気特性の偏りを更に充分に排除する必要が或る場合には、図１６の基本繰返し単位の複数によって構成される全体配列の端部効果を解消するためのダミー領域を設定することができる。ダミー領域は、上記全体配列の上記端部を、レイアウト的に上記全体配列の内部と対等にするための構成であり、少なくとも上記基本繰返し単位における端部の複数の単位領域を持って構成する事ができる。
【００９４】
この種のダミー領域を設定しない場合には、上記全体配列における端部の外側がどのような構成にされるかによって、かかる端部の加工形状が影響を受けることが有り、また半導体基板とその表面の絶縁膜との間でもたらされる応力のような素子特性に影響を与えかねない力の加わり方が、かかる端部とそれ以外の部分と異なってくることがある。それらは電気特性の偏りをもたらす要因ともなる。上のようなダミー領域を設定する場合には、上述の電気特性の偏りをもたらす要因を充分に排除する。ダミー領域は、回路として利用しない領域とすることも、電気特性の偏りを留意しなくて良い他の回路を構成するための構成とすることもできる。
【００９５】
上記識別情報発生回路は、本願発明者により既に提案されたものであり、より詳細な構成は、特開２００２−１４２３５８２公報、ＷＯ０２／５０９１０Ａ１公報、ＷＯ０２／４５１３９Ａ１公報に詳しく述べられており、これらの公報に述べられている前記実施例とは別の識別情報発生回路も利用することができる。
【００９６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体サンサ装置の具体的構成は種々の実施形態を採ることができるものである。この発明は、半導体センサ装置とその製造方法及び補正方法に広く利用することができる。
【図面の簡単な説明】
【００９７】
【図１】この発明に係る半導体サンサ装置の一実施例を示すブロック図である。
【図２】図１の半導体センサ装置の製造方法を説明するための一実施例を示す概略組立工程図である。
【図３】この発明に係る半導体サンサ装置の他の一実施例を示すブロック図である。
【図４】図３のＲＡＭ４０４及びＥＰＲＯＭ４０５の一例を示すデータ構成図である。
【図５】図３の半導体センサ装置の製造方法を説明するための一実施例を示す概略組立工程図である。
【図６】この発明に係る半導体サンサ装置の更に他の一実施例を示すブロック図である。
【図７】図６の半導体センサ装置の製造方法を説明するための一実施例を示す概略組立工程図である。
【図８】この発明に係る半導体サンサ装置の更に他の一実施例を示すブロック図である。
【図９】記図８のセンサ６００の概略外観図である。
【図１０】図８の前記センサ６００を使用したシステムの一実施例を示す構成図である。
【図１１】この発明に用いられる識別情報発生回路の一実施例を示す基本的回路図である。
【図１２】図１１の識別情報発生回路の一実施例を示す具体的回路図である。
【図１３】図１１の識別情報発生回路の動作の一例を説明するための波形図である。
【図１４】図１４には、この発明に用いられる多ビット識別番号発生回路の一実施例を示す回路図である。
【図１５】図１４の多ビット識別番号発生回路の動作を説明するための波形図である。
【図１６】この発明に用いられる多ビット識別番号発生回路の他の一実施例を示す回路図である。
【図１７】先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図である。
【図１８】先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図である。
【図１９】先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図である。
【図２０】先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図である。
【図２１】先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図である。
【図２２】先行技術等に基づいて本願発明者において検討されたセンサＭＥＭＳのブロック図である。
【符号の説明】
【００９８】
１０，２０，１００，２００，３００，４００，５００，６００…センサ、１１…観測部、１２…変換部、１３，２２，２７，１０４，２０７…出力、２１，２０９…半導体集積回路チップ、２３…Ａ／Ｄ変換部、２４…制御部、１０２，２０４，４０５，５０６…ＥＰＲＯＭ、２０１…補正部、２０３…制御部、２０５，２２０，２２１，４０１…集積回路チップ、３１２…データ蓄積装置、３２０…転送、３１１…書き込み装置、４０４，５０５…ＲＡＭ、４３１…集合補正データ、４４１…適正補正データ、４０３，５０２…制御・演算部、２３０…識別情報発生回路、２３１…識別情報、
Ｇ１〜Ｇ４、Ｇ０１〜Ｇ３４…ナンドゲート回路、ＩＶ０〜ＩＶ３…インバータ回路、Ｒ０〜Ｒ３…デコーダ又はレジスタ、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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