(57)【要約】【課題】スタンバイモード時における外部機器、外部メモリ等の破損や、半導体集積回路内におけるラッチアップ等による大電流の発生を防止する。【解決手段】スタンバイモード設定時において、入出力回路５０に印加する第２電源切替信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに遷移させて、その入出力回路５０により、半導体集積回路４０ら出力される出力イネーブル信号ＯＥ及び出力データ信号ＯＤに代えて、“Ｈ”又は“Ｌ”レベルの固定信号をＩ／Ｏパッド９５へ出力する。更に、Ｉ／Ｏパッド９５から入力されるデータ信号に代えて、“Ｌ”レベルの固定信号を半導体集積回路４０の入力部４３へ与える。その後、第１電源切替信号ＳＴを“Ｌ”レベルから“Ｈ”レベルへ遷移させて、半導体集積回路４０に印加するコア電源Ｖ１をオフ状態にし、その半導体集積回路４０をスタンバイモードにする。【選択図】図１
2006261750.tif 000002
【特許請求の範囲】
【請求項１】
第１電位及び第２電位を有する第１電源切替信号の該第１電位によりオン状態又は該第２電位によりオフ状態になる主電源の印加により動作して、出力イネーブル信号及び出力データ信号を出力すると共に、被選択データ信号を入力して所定の動作を行う半導体集積回路と、
外部からの信号の入力及び外部への信号の出力を行う入／出力端子と、
前記半導体集積回路と前記入／出力端子との間に接続され、前記第１電源切替信号が前記第１電位のときには第３電位となり、前記第１電源切替信号が前記第１電位から前記第２電位に切り替えられるときには前記第２電位の切り替え前に第４電位となる第２電源切替信号が印加されると共に、入／出力電源が印加され、前記入／出力電源の印加により動作して、前記半導体集積回路と前記入／出力端子との間で信号の授受を行う入出力回路とを備え、
前記入出力回路は、
前記第２電源切替信号が前記第３電位のときには前記半導体集積回路から出力される前記出力イネーブル信号を選択し、前記第２電源切替信号が前記第４電位のときには所定レベルの第１固定信号を選択する第１選択手段と、
前記第２電源切替信号が前記第３電位のときには前記半導体集積回路から出力される前記出力データ信号を選択し、前記第２電源切替信号が前記第４電位のときには所定レベルの第２固定信号を選択する第２選択手段と、
前記第２電源切替信号が前記第３電位のときには入力される入力データ信号を選択し、前第２電源切替信号が前記第４電位のときには“Ｌ”レベルの第３固定信号を選択し、この選択された前記被選択データ信号を前記半導体集積回路へ与える第３選択手段と、
前記第２選択手段と前記入／出力端子との間に接続され、前記第１選択手段で選択された信号によりオン状態又はハイインピーダンス状態となり、前記オン状態のときには前記第２選択手段で選択された信号を駆動して前記入／出力端子へ出力し、前記ハイインピーダンス状態のときには前記第２選択手段と前記入／出力端子との間を解放状態にする出力バッファと、
前記入／出力端子と前記第３選択手段との間に接続され、前記入／出力端子から入力される前記入力データ信号を駆動して前記第３選択手段へ与える入力バッファと、
を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１選択手段は、
前記半導体集積回路から出力される前記出力イネーブル信号を伝送する第１信号線と、前記第１固定信号を供給する第１電源と、前記第１信号線と前記第１電源との間に接続され、前記第２電源切替信号が前記第３電位のときには前記第１信号線と前記第１電源との間を切り離し、前記第２電源切替信号が前記第４電位のときには前記第１信号線と前記第１電源との間を接続するプルアップ回路又はプルダウン回路とにより構成し、
前記第２選択手段は、
前記半導体集積回路から出力される前記出力データ信号を伝送する第２信号線と、前記第２固定信号を供給する第２電源と、前記第２信号線と前記第２電源との間に接続され、前記第２電源切替信号が前記第３電位のときには前記第２信号線と前記第２電源との間を切り離し、前記第２電源切替信号が前記第４電位のときには前記第２信号線と前記第２電源との間を接続するプルアップ回路又はプルダウン回路とにより構成し、
前記第３選択手段は、
前記入力バッファから出力される前記入力データ信号を伝送する第３信号線と、前記第３固定信号を供給するグランド電位の第３電源と、前記第３信号線と前記第３電源との間に接続され、前記第２電源切替信号が前記第３電位のときには前記第３信号線と前記第３電源との間を切り離し、前記第２電源切替信号が前記第４電位のときには前記第３信号線と前記第３電源との間を接続するプルダウン回路とにより構成したことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１固定信号を供給する第１固定信号出力回路と、前記第２固定信号を供給する第２固定信号出力回路と、前記第３固定信号を供給する第３固定信号出力回路と、を前記半導体入出力回路内に設けたことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第２電源切替信号を入力する端子と、前記第１固定信号を入力する端子と、前記第２固定信号を入力する端子と、を前記入出力回路に設けたことを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置において、
前記第１固定信号出力回路、及び前記第２固定信号出力回路は、所定電位の電源により構成し、前記第３固定信号出力回路は、グランド電位の電源により構成したことを特徴とする半導体集積回路装置。
【請求項６】
入／出力パッドと、
前記入／出力パッドと接続され、第１の電源電位が供給される第１の回路ブロックと、
前記第１の回路ブロックと接続され、前記第１の電源電位とは異なる第２の電源電位が供給される第２の回路ブロックと、
前記第１及び第２の回路ブロックと接続され、前記第１の回路ブロックに対する前記第１の電源電位の供給が停止したとき、前記第１及び第２の回路ブロック間の信号レベルを所定の電位に固定させる第３の回路ブロックと、
により構成されることを特徴とする半導体集積回路装置。
【請求項７】
入／出力パッドと、
前記入／出力パッドと接続され、第１の電源電位が供給される第１の回路ブロックと、
前記第１の回路ブロックと接続され、前記第１の電源電位とは異なる第２の電源電位が供給される第２の回路ブロックと、
前記第１及び第２の回路ブロックと接続され、前記第１及び第２の回路ブロック間の信号レベルを所定の電位に固定させた後、前記第１の回路ブロックに対する前記第１の電源電位の供給を停止させる第３の回路ブロックと、
により構成されることを特徴とする半導体集積回路装置。
【請求項８】
第１電位及び第２電位を有する第１電源切替信号の該第１電位によりオン状態又は該第２電位によりオフ状態になる主電源の印加により動作して、出力イネーブル信号及び出力データ信号を出力すると共に、被選択データ信号を入力部から入力して所定の動作を行う半導体集積回路と、
外部からの信号の入力及び外部への信号の出力を行う入／出力端子と、
前記半導体集積回路と前記入／出力端子との間に接続され、前記第１電源切替信号が前記第１電位のときには第３電位となり、前記第１電源切替信号が前記第１電位から前記第２電位に切り替えられるときには前記第２電位の切り替え前に第４電位となる第２電源切替信号が印加されると共に、入／出力電源が印加され、前記入／出力電源の印加により動作して、前記半導体集積回路と前記入／出力端子との間で信号の授受を行う入出力回路と、
を備えた半導体集積回路装置におけるスタンバイモード設定方法であって、
前記入出力回路に印加する前記第２電源切替信号を前記第３電位から前記第４電位に遷移させて、前記入出力回路により、前記半導体集積回路から出力される前記出力イネーブル信号及び前記出力データ信号に代えて所定レベルの固定信号を前記入／出力端子へ出力すると共に、前記入／出力端子から入力される入力データ信号に代えて“Ｌ”レベルの固定信号を前記半導体集積回路の前記入力部へ与えた後、
前記第１電源切替信号を前記第１電位から前記第２電位へ遷移させて、前記半導体集積回路に印加する前記主電源をオフ状態にして前記半導体集積回路をスタンバイモードに設定することを特徴とするスタンバイモード設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主電源（例えば、コア（CORE）電源）の印加により所定の動作を行う半導体集積回路と、入／出力（以下「Ｉ／Ｏ」という。）端子と、その半導体集積回路とＩ／Ｏ端子との間に接続された信号授受（インタフェース）用の入出力回路とを備えた半導体集積回路装置と、そのコア電源をオフ状態にして半導体集積回路をスタンバイモード（待機時状態）に設定するスタンバイモード設定方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路とＩ／Ｏ端子との間のインタフェースを行う入出力回路を有する半導体集積回路装置に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平５−２５９８７９号公報（図１）
【特許文献２】特開２００３−３３２９０１号公報（図１）
【０００４】
図５は、特許文献１、２等に記載された入出力回路を有する従来の半導体集積回路装置を示す概略の構成図である。
【０００５】
この半導体集積回路装置は、主電源（例えば、コア電源）Ｖ１により所定の論理動作等を行う半導体集積回路１０と、Ｉ／Ｏ電源Ｖ２により動作してその半導体集積回路１０に対する信号の入出力インタフェースを行う入出力回路２０と、この入出力回路２０に対して外部との間で信号の授受を行うＩ／Ｏ端子（例えば、Ｉ／Ｏパッド）２５とを有している。
【０００６】
半導体集積回路１０は、コア電源Ｖ１により動作して、出力イネーブル信号ＯＥ及び出力データ信号ＯＤを入出力回路２０へ出力すると共に、入出力回路２０から与えられる入力データ信号ＩＤを入力部１１から入力して所定の論理動作等を行う回路である。半導体集積回路１０内の入力部１１は、例えば、入力データ信号ＩＤがゲートに印加されるＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１ａと、入力データ信号ＩＤがゲートに印加されるＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１１ｂとを有し、これらのＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂが、電源Ｖｄｄとグランドとの間に直列に接続されている。電源Ｖｄｄは、コア電源Ｖ１と同一電位か、又はコア電源Ｖ１から生成された所定電位の電源である。
【０００７】
入出力回路２０は、Ｉ／Ｏ電源Ｖ２にて動作するＩ／Ｏバッファ回路２１を有している。Ｉ／Ｏバッファ回路２１は、半導体集積回路１０とＩ／Ｏ端子２５との間に接続された出力バッファ２１ａと、そのＩ／Ｏ端子２５と半導体集積回路１０内の入力部１１との間に接続された入力バッファ２１ｂとを有している。出力バッファ２１ａは、例えば、トライステートバッファにより構成され、半導体集積回路１０から出力される出力イネーブル信号ＯＥの“Ｈ”レベル（高レベル）によりオン状態となって、半導体集積回路１０から出力される出力データ信号ＯＤを駆動してＩ／Ｏパッド２５へ出力し、出力イネーブル信号ＯＥの“Ｌ”レベル（低レベル）によりハイインピーダンス状態になって、半導体集積回路１０とＩ／Ｏ端子２５との間を解放状態にする回路である。入力バッファ２１ｂは、Ｉ／Ｏパッド２５から入力される入力データ信号ＩＤを駆動して半導体集積回路１０内の入力部１１へ与える回路である。
【０００８】
この種の半導体集積回路装置では、コア電源Ｖ１及びＩ／Ｏ電源Ｖ２が印加されると起動し、入力モードのときには、半導体集積回路１０から“Ｌ”レベルの出力イネーブル信号ＯＥが出力され、出力バッファ２１ａがハイインピーダンス状態になる。すると、外部からＩ／Ｏ端子２５に入力された入力データ信号ＩＤが、入力バッファ２１ｂで駆動され、集積回路１０内の入力部１１へ入力される。これにより、半導体集積回路１０で所定の論理動作等が行われる。
【０００９】
出力モードのときには、半導体集積回路１０から“Ｈ”レベルの出力イネーブル信号ＯＥと出力データ信号ＯＤが出力される。すると、“Ｈ”レベルの出力イネーブル信号ＯＥにより出力バッファ２１ａがオン状態になり、この出力バッファ２１ａにより出力データ信号ＯＤが駆動され、Ｉ／Ｏ端子２５へ出力される。
【００１０】
半導体集積回路装置をスタンバイモードにするときには、例えば、立ち上がりを早くするためにＩ／Ｏ電源Ｖ２を印加して入出力回路２０を動作状態にしたまま、静止時電流の大半を占めているコア電源Ｖ１のみをオフ状態にして半導体集積回路１０の動作を停止させ、消費電力を低減している。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体集積回路装置では、次の（ａ）、（ｂ）のような課題があった。
【００１２】
（ａ）  消費電力を低減するために、スタンバイモードでは、例えば、Ｉ／Ｏ電源Ｖ２を印加した状態で、静止時電流の大半を占めているコア電源Ｖ１をオフ状態にして半導体集積回路１０の動作を停止させている。この際、停止した半導体集積回路１０からの出力イネーブル信号ＯＥ及び出力データ信号ＯＤが不定出力になるため、動作状態になっている出力バッファ２１ａにより、ｌ／０パッド２５に現れる信号が不安定になったり、ノイズが発生することがある。そのため、Ｉ／０パッド２５に接続されている外部機器を破損したり、１／０パッド２５に接続されている外部メモリのデータが破壊される虞がある。
【００１３】
（ｂ）  スタンバイモード時において、例えば、ｌ／０パッド２５から“Ｈ”レベルの信号が入力されると、これが動作状態になっている入力バッファ２１ｂにより駆動され、“Ｈ”レベルの入力データ信号ＩＤが半導体集積回路１０内の入力部１１に与えられる。そのため、入力部１１のＮＭＯＳ１１ｂがオン状態になり、半導体集積回路１０内の図示しない回路素子がラッチアップ等して、電源からその回路素子及びＮＭＯＳ１１ｂを介してグランド側へ大電流が流れて半導体集積回路１０が破損する虞がある。
【００１４】
このラッチアップによる大電流の発生を防止するために、例えば、特許文献２の図１に記載された技術を利用して、入力バッファ２１ｂの出力側と入力部１１との間に、出力イネーブル信号ＯＥにより開閉するＡＮＤゲート等のプルダウン回路を設け、スタンバイモード時にその入力バッファ２１ｂの出力側をＡＮＤゲート等のプルダウン回路によりグランド電位に固定する構成が考えられる。しかし、停止した半導体集積回路１０からの出力イネーブル信号ＯＥは、不定出力であるため、ＡＮＤゲート等のプルダウン回路により入力バッファ２１ｂの出力側を確実にグランド電位に固定できるとは限らず、信頼性に問題が生じるので、採用できない。
【００１５】
本発明は、このような従来の課題を解決し、スタンバイモード時における外部機器、外部メモリ等の破損や、半導体集積回路内におけるラッチアップ等による大電流の発生を防止することが出来る半導体集積回路装置及びそのスタンバイモード設定方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記課題を解決するために、本発明の半導体集積回路装置は、半導体集積回路と、外部からの信号の入力及び外部への信号の出力を行うＩ／Ｏ端子と、前記半導体集積回路と前記Ｉ／Ｏ端子との間に接続された入出力回路とを備えている。
【００１７】
前記半導体集積回路は、第１電位及び第２電位を有する第１電源切替信号の該第１電位によりオン状態又は該第２電位によりオフ状態になる主電源の印加により動作して、出力イネーブル信号及び出力データ信号を出力すると共に、被選択データ信号を入力して所定の動作を行う回路である。前記入出力回路は、前記第１電源切替信号が前記第１電位のときには第３電位となり、前記第１電源切替信号が前記第１電位から前記第２電位に切り替えられるときには前記第２電位の切り替え前に第４電位となる第２電源切替信号が印加されると共に、Ｉ／Ｏ電源が印加され、前記Ｉ／Ｏ電源の印加により動作して、前記半導体集積回路と前記Ｉ／Ｏ端子との間で信号の授受を行う回路である。
【００１８】
この入出力回路では、前記第２電源切替信号が前記第３電位のときには前記半導体集積回路から出力される前記出力イネーブル信号を選択し、前記第２電源切替信号が前記第４電位のときには所定レベルの第１固定信号を選択する第１選択手段と、前記第２電源切替信号が前記第３電位のときには前記半導体集積回路から出力される前記出力データ信号を選択し、前記第２電源切替信号が前記第４電位のときには所定レベルの第２固定信号を選択する第２選択手段と、前記第２電源切替信号が前記第３電位のときには入力される入力データ信号を選択し、前第２電源切替信号が前記第４電位のときには“Ｌ”レベルの第３固定信号を選択し、この選択された前記被選択データ信号を前記半導体集積回路へ与える第３選択手段と、前記第２選択手段と前記Ｉ／Ｏ端子との間に接続され、前記第１選択手段で選択された信号によりオン状態又はハイインピーダンス状態となり、前記オン状態のときには前記第２選択手段で選択された信号を駆動して前記Ｉ／Ｏ端子へ出力し、前記ハイインピーダンス状態のときには前記第２選択手段と前記Ｉ／Ｏ端子との間を解放状態にする出力バッファと、前記Ｉ／Ｏ端子と前記第３選択手段との間に接続され、前記Ｉ／Ｏ端子から入力される前記入力データ信号を駆動して前記第３選択手段へ与える入力バッファと、を有している。
【００１９】
本発明の他の半導体集積回路装置は、Ｉ／Ｏパッドと、前記Ｉ／Ｏパッドと接続され、第１の電源電位が供給される第１の回路ブロックと、前記第１の回路ブロックと接続され、前記第１の電源電位とは異なる第２の電源電位が供給される第２の回路ブロックと、前記第１及び第２の回路ブロックと接続され、前記第１の回路ブロックに対する前記第１の電源電位の供給が停止したとき、前記第１及び第２の回路ブロック間の信号レベルを所定の電位に固定させる第３の回路ブロックとにより構成されている。
【００２０】
本発明の更に他の半導体集積回路装置は、Ｉ／Ｏパッドと、前記Ｉ／Ｏパッドと接続され、第１の電源電位が供給される第１の回路ブロックと、前記第１の回路ブロックと接続され、前記第１の電源電位とは異なる第２の電源電位が供給される第２の回路ブロックと、前記第１及び第２の回路ブロックと接続され、前記第１及び第２の回路ブロック間の信号レベルを所定の電位に固定させた後、前記第１の回路ブロックに対する前記第１の電源電位の供給を停止させる第３の回路ブロックとにより構成されている。
【００２１】
本発明のスタンバイモード設定方法は、半導体集積回路と、外部からの信号の入力及び外部への信号の出力を行うＩ／Ｏ端子と、前記半導体集積回路と前記Ｉ／Ｏ端子との間に接続された入出力回路と、を備えた半導体集積回路装置におけるスタンバイモード設定方法である。
【００２２】
ここで、前記半導体集積回路は、第１電位及び第２電位を有する第１電源切替信号の該第１電位によりオン状態又は該第２電位によりオフ状態になる主電源の印加により動作して、出力イネーブル信号及び出力データ信号を出力すると共に、被選択データ信号を入力部から入力して所定の動作を行う回路である。前記入出力回路は、前記第１電源切替信号が前記第１電位のときには第３電位となり、前記第１電源切替信号が前記第１電位から前記第２電位に切り替えられるときには前記第２電位の切り替え前に第４電位となる第２電源切替信号が印加されると共に、Ｉ／Ｏ電源が印加され、前記Ｉ／Ｏ電源の印加により動作して、前記半導体集積回路と前記Ｉ／Ｏ端子との間で信号の授受を行う回路である。
【００２３】
そして、本発明のスタンバイモード設定方法では、前記入出力回路に印加する前記第２電源切替信号を前記第３電位から前記第４電位に遷移させて、前記入出力回路により、前記半導体集積回路から出力される前記出力イネーブル信号及び前記出力データ信号に代えて所定レベルの固定信号を前記Ｉ／Ｏ  端子へ出力すると共に、前記Ｉ／Ｏ端子から入力される入力データ信号に代えて“Ｌ”レベルの固定信号を前記半導体集積回路の前記入力部へ与える。その後、前記第１電源切替信号を前記第１電位から前記第２電位へ遷移させて、前記半導体集積回路に印加する前記主電源をオフ状態にして前記半導体集積回路をスタンバイモードに設定する。
【発明の効果】
【００２４】
本発明の半導体集積回路装置及びそのスタンバイモード設定方法によれば、スタンバイモード設定時において、第２電源切替信号を第３電位から第４電位へ遷移した後、第１電源切替信号を第１電位から第２電位へ遷移させて主電源（第１の電源電位）をオフ状態にするので、主電源がオフ状態になる前に、Ｉ／Ｏ端子（Ｉ／Ｏパッド）に現れる信号状態を、入力状態、“Ｈ”レベル信号出力状態、“Ｌ”レベル信号出力状態のうち、特定の１つの状態に固定することが出来る。しかも、主電源（第１の電源電位）がオフ状態になる前に、半導体集積回路の入力側を“Ｌ”レベルに固定するので、主電源（第１の電源電位）をオフにした状態でＩ／Ｏ端子（Ｉ／Ｏパッド）から“Ｈ”レベル信号が印加された場合に、半導体集積回路内にラッチアップ等による大電流が流れることを防止することが出来る。
【発明を実施するための最良の形態】
【００２５】
本発明の最良の形態の半導体集積回路装置では、半導体集積回路と、外部からの信号の入力及び外部への信号の出力を行うＩ／Ｏパッドと、前記半導体集積回路と前記Ｉ／Ｏパッドとの間に接続された入出力回路とを備えている。半導体集積回路は、第１電位（例えば、“Ｌ”レベル）及び第２電位（例えば、“Ｈ”レベル）を有する第１電源切替信号の該第１電位によりオン状態又は該第２電位によりオフ状態になるコア電源の印加により動作して、出力イネーブル信号及び出力データ信号を出力すると共に、被選択データ信号を入力部から入力して所定の動作を行う回路である。入出力回路は、第１電源切替信号が第１電位のときには第３電位（例えば、“Ｌ”レベル）となり、第１電源切替信号が第１電位から第２電位に切り替えられるときには第２電位の切り替え前に第４電位（例えば、“Ｈ”レベル）となる第２電源切替信号が印加されると共に、Ｉ／Ｏ電源が印加され、このＩ／Ｏ電源の印加により動作して、半導体集積回路とＩ／Ｏ端子との間で信号の授受を行う回路である。
【００２６】
そして、スタンバイモード設定時において、入出力回路に印加する第２電源切替信号を第３電位から第４電位に遷移させて、その入出力回路により、半導体集積回路から出力される出力イネーブル信号及び出力データ信号に代えて所定レベルの固定信号をＩ／Ｏ  端子へ出力すると共に、このＩ／Ｏ端子から入力される入力データ信号に代えて“Ｌ”レベルの固定信号を半導体集積回路の入力部へ与える。その後、第１電源切替信号を第１電位から第２電位へ遷移させて、半導体集積回路に印加する主電源をオフ状態にしてその半導体集積回路をスタンバイモードにする。
【実施例１】
【００２７】
（実施例１の構成）
図１（Ａ）、（Ｂ）、（Ｃ）は、本発明の実施例１を示す半導体集積回路装置の概略の構成図であり、同図（Ａ）は全体の構成図、同図（Ｂ）は同図（Ａ）中の出力イネーブル信号固定回路及び出力データ信号固定回路の回路図、同図（Ｃ）は同図（Ａ）中の入力データ信号固定回路の回路図である。
【００２８】
図１（Ａ）に示すように、半導体集積回路装置は、スタンバイモード切り替え用の第１電源切替信号ＳＴ及び第２電源切替信号ＳＴＢを生成する第３の回路ブロック（例えば、切替信号生成回路）３０と、第１の電源電位である主電源（例えば、コア電源）Ｖ１により所定の論理動作等を行う第１の回路ブロック（例えば、半導体集積回路）４０と、第２の電源電位であるＩ／Ｏ電源Ｖ２により動作してその半導体集積回路４０に対する信号の入出力インタフェースを行う第２の回路ブロック（例えば、入出力回路）５０と、この入出力回路５０に対して外部との間で信号の授受を行うＩ／Ｏ端子（例えば、Ｉ／Ｏパッド）９５とを有している。
【００２９】
切替信号生成回路３０は、例えば、Ｉ／Ｏ電源Ｖ２により動作する回路であり、第２電源切替信号ＳＴＢを生成する信号生成部３１、及びその第２電源切替信号ＳＴＢをラッチして所定時間遅延した第１電源切替信号ＳＴを出力するラッチ回路３２等を有している。信号生成部３１は、半導体集積回路４０から出力される制御信号等により、入力モード及び出力モードのときには“Ｌ”レベルの電源切替信号ＳＴＢを出力し、スタンバイモードの設定時には“Ｈ”レベルの電源切替信号ＳＴＢを出力する機能を有している。
【００３０】
半導体集積回路４０は、コア電源Ｖ１により動作して、出力イネーブル信号ＯＥ及び出力データ信号ＯＤを入出力回路５０へ出力すると共に、入出力回路５０で選択された非選択データ信号ＳＩＤを入力して所定の論理動作等を行う回路である。この半導体集積回路４０には、所定の論理動作等を行うコア部４１、このコア部４１に供給するコア電源Ｖ１の投入／遮断を制御するスイッチ素子（例えば、ＰＭＯＳ）４２、及び被選択データ信号ＳＩＤをコア部４１に入力する入力部４３等が設けられている。
【００３１】
ＰＭＯＳ４２は、ソース・ドレインがコア電源Ｖ１とコア部４１に接続され、ゲートに与えられる電源切替信号ＳＴによりオン／オフ動作するトランジスタである。入力部４３は、例えば、被選択データ信号ＳＩＤがゲートに印加されるＰＭＯＳ４３ａと、被選択データ信号ＳＩＤがゲートに印加されるＮＭＯＳ４３ｂとを有し、これらのＰＭＯＳ４３ａのソース・ドレイン及びＮＭＯＳ４３ｂのソース・ドレインが、電源Ｖｄｄとグランドとの間に直列に接続されている。電源Ｖｄｄは、コア電源Ｖ１と同一電位か、又はコア電源Ｖ１から生成された所定電位の電源である。ＰＭＯＳ４３ａのドレイン及びＮＭＯＳ４３ｂのソースは、共通接続され、コア部４１に接続されている。コア部４１には、図示しない出力部を介して、出力イネーブル信号ＯＥ出力用の第１信号線４４及び出力データ信号ＯＤ出力用の第２信号線４５が接続され、更に、ＰＭＯＳ４３ａのゲート及びＮＭＯＳ４３ｂのゲートには、被選択データ信号ＳＩＤ入力用の第３信号線４６が共通接続されている。信号線４４〜４６には、入出力回路５０が接続されている。
【００３２】
入出力回路５０は、Ｉ／Ｏ電源Ｖ２にて動作する回路であり、第２電源切替信号ＳＴＢを入力する端子５１と、第１信号線４４に接続された第１選択手段（例えば、出力イネーブル信号固定回路）６０と、第２信号線４５に接続された第２選択手段（例えば、出力データ信号固定回路）７０と、第３信号線４６に接続された第３選択手段（例えば、入力データ信号固定回路）８０と、これらの出力イネーブル信号固定回路６０、出力データ信号固定回路７０、及び入力データ信号固定回路８０に第１、第２、第３信号線６３，７３，８３を介して接続されたＩ／Ｏバッファ回路９０と、を有している。
【００３３】
出力イネーブル信号固定回路６０は、第１信号線４４，６３と、第１固定信号（例えば、“Ｈ”レベルの信号）を供給する第１電源（例えば、固定信号出力回路）６１と、その第１信号線４４，６３及び固定信号出力回路６１に接続されたセレクタ６２とにより構成されている。セレクタ６２は、端子５１から入力される第２電源切替信号ＳＴＢが第３電位（例えば、“Ｌ”レベル）のときに、電極「０」側に接続された入力側の信号線４４上の出力イネーブル信号ＯＥを選択して出力側の信号線６３へ出力し、その第２電源切替信号ＳＴＢが第４電位（例えば、“Ｈ”レベル）のときに、電極「１」側に接続された入力側の固定信号出力回路６１から出力された“Ｈ”レベルの信号を選択して出力側の信号線６３へ出力する回路である。
【００３４】
出力データ信号固定回路７０は、第１信号線４５，７３と、第２固定信号（例えば、“Ｈ”レベルの信号）を供給する第２電源（例えば、固定信号出力回路）７１と、その第２信号線４５，７３及び固定信号出力回路７１に接続されたセレクタ７２とにより構成されている。セレクタ７２は、端子５１から入力される第２電源切替信号ＳＴＢが“Ｌ”レベルのときに、電極「０」側に接続された入力側の信号線４５上の出力データ信号ＯＤを選択して出力側の信号線７３へ出力し、その第２電源切替信号ＳＴＢが“Ｈ”レベルのときに、電極「１」側に接続された入力側の固定信号出力回路７１から出力された“Ｈ”レベルの信号を選択して出力側の信号線７３へ出力する回路である。
【００３５】
入力データ信号固定回路８０は、第３信号線４６，８３と、第３固定信号（例えば、“Ｌ”レベルの信号）を供給する第３電源（例えば、Ｌレベル信号出力回路）８１と、その第３信号線４６，８３及びＬレベル信号出力回路８１に接続されたセレクタ８２とにより構成されている。セレクタ８２は、端子５１から入力される第２電源切替信号ＳＴＢが“Ｌ”レベルのときに、電極「０」側に接続された入力側の信号線８３上の入力データ信号ＩＤを選択して被選択データ信号ＳＩＤを出力側の信号線４６へ出力し、その第２電源切替信号ＳＴＢが“Ｈ”レベルのときに、電極「１」側に接続された入力側のＬレベル信号出力回路８１から出力された“Ｌ”レベルの信号を選択して被選択データ信号ＳＩＤを出力側の信号線４６へ出力する回路である。
【００３６】
Ｉ／Ｏバッファ回路９０は、信号線６３，７３とＩ／Ｏパッド９５との間に接続された出力バッファ９１と、Ｉ／Ｏパッド９５と信号線８３との間に接続された入力バッファ９２とにより構成されている。出力バッファ９１は、例えば、トライステートバッファにより構成され、セレクタ６２から出力される信号線６３上の信号が例えば“Ｈ”レベルのときにはオン状態となり、セレクタ７２から出力される信号線７３上の信号を駆動してＩ／Ｏパッド９５へ出力し、その信号線６３上の信号が“Ｌ”レベルのときにはハイインピーダンス状態となり、信号線７３とＩ／Ｏパッド９５との間を解放状態にする回路である。入力バッファ９２は、Ｉ／Ｏパッド９５から入力される入力データ信号ＩＤを駆動して信号線８３へ出力する回路である。
【００３７】
図１（Ｂ）に示すように、出力イネーブル信号固定回路６０は、例えば、プルアップ回路により構成されている。このプルアップ回路は、抵抗６１ａと、ゲートに電源切替信号ＳＴＢが印加されるＮＭＯＳ６１ｂとを有し、これらの抵抗６１ａ及びＮＭＯＳ６１ｂのソース・ドレインが、固定信号出力回路６１の出力信号に相当する“Ｈ”レベルのＩ／Ｏ電源Ｖ２と、信号線４４，６３との間に直列に接続されている。このような構成において、電源切替信号ＳＴＢが“Ｌ”レベルのときにはＮＭＯＳ６１ｂがオフ状態となり、入力された信号線４４上の出力イネーブル信号ＯＥがそのまま信号線６３へ出力され、電源切替信号ＳＴＢが“Ｈ”レベルのときにはＮＭＯＳ６１ｂがオン状態になり、Ｉ／Ｏ電源Ｖ２の“Ｈ”レベルが抵抗６１ａ及びＮＭＯＳ６１ｂを通して信号線６３へ出力される。
【００３８】
同様に、図１（Ｂ）に示すように、出力データ信号固定回路７０は、例えば、抵抗７１ａ及びＮＭＯＳ７１ｂからなるプルアップ回路により構成されている。このような構成において、電源切替信号ＳＴＢが“Ｌ”レベルのときにはＮＭＯＳ７１ｂがオフ状態となり、入力された信号線４５上の出力データ信号ＯＤがそのまま信号線７３へ出力され、電源切替信号ＳＴＢが“Ｈ”レベルのときにはＮＭＯＳ７１ｂがオン状態になり、Ｉ／Ｏ電源Ｖ２の“Ｈ”レベルが抵抗７１ａ及びＮＭＯＳ７１ｂを通して信号線７３へ出力される。
【００３９】
図１（Ｃ）に示すように、入力データ信号固定回路８０は、例えば、プルダウン回路により構成されている。このプルダウン回路は、抵抗８１ａと、ゲートに電源切替信号ＳＴＢが印加されるＮＭＯＳ８１ｂとを有し、これらの抵抗８１ａ及びＮＭＯＳ８１ｂのソース・ドレインが、信号線４６，８３と、Ｌレベル信号出力回路８１の出力信号に相当する“Ｌ”レベルのグランドとの間に直列に接続されている。このような構成において、電源切替信号ＳＴＢが“Ｌ”レベルのときにはＮＭＯＳ８１ｂがオフ状態となり、入力された信号線８３上の入力データ信号ＩＤがそのまま被選択データ信号ＳＩＤとして信号線４６へ出力され、電源切替信号ＳＴＢが“Ｈ”レベルのときにはＮＭＯＳ８１ｂがオン状態となり、グランド電位の“Ｌ”レベルがＮＭＯＳ８１ｂ及び抵抗８１ａを通して信号線４６へ出力される。
【００４０】
（実施例１の動作）
図１の半導体集積回路装置において、（１）入力モード、（２）出力モード、及び、（３）スタンバイモード、の動作を説明する。
【００４１】
（１）  入力モード
コア電源Ｖ１及びＩ／Ｏ電源Ｖ２が印加されると、切替信号生成回路３０及び入出力回路５０が起動する。入力モードのときには、切替信号生成回路３０内の信号生成部３１から“Ｌ”レベルの電源切替信号ＳＴＢが出力され、入出力回路５０の端子５１へ供給される。すると、入出力回路５０内において、各セレクタ６２，７２，８２の電極「０」側がそれぞれ選択され、信号線４４及び６３が導通状態、信号線４５及び７３が導通状態、更に、信号線８３及び４６が導通状態になる。
【００４２】
一方、信号生成部３１から出力された“Ｌ”レベルの電源切替信号ＳＴＢは、ラッチ回路３２によりラッチされ、このラッチ回路３２から所定時間遅延して“Ｌ”レベルの電源切替信号ＳＴが出力される。すると、半導体集積回路４０内のＰＭＯＳ４２がオン状態になり、この半導体集積回路４０内のコア部４１及び入力部４３等の内部回路が起動する。半導体集積回路４０の内部回路が起動すると、コア部４１から図示しない出力部を介して“Ｌ”レベルの出力イネーブル信号ＯＥが出力される。“Ｌ”レベルの出力イネーブル信号ＯＥは、信号線４４、セレクタ６２及び信号線６３を介して出力バッファ９１に供給され、この出力バッファ９１がハイインピーダンス状態になる。
【００４３】
外部から入力データ信号ＩＤがＩ／Ｏパッド９５に入力されると、この入力データ信号ＩＤは、入力バッファ９２で駆動され、信号線８３、セレクタ８２及び信号線４６を介して、被選択データ信号ＳＩＤが半導体集積回路４０内の入力部４３へ入力される。これにより、コア部４１で所定の論理動作等が行われる。
【００４４】
（２）  出力モード
出力モードのときには、半導体集積回路４０内のコア部４１から図示しない出力部を介して“Ｈ”レベルの出力イネーブル信号ＯＥと“Ｈ”又は“Ｌ”レベルの出力データ信号ＯＤとが出力される。“Ｈ”レベルの出力イネーブル信号ＯＥは、信号線４４、セレクタ６２及び信号線６３を介して出力バッファ９１へ供給され、この出力バッファ９１がオン状態になる。半導体集積回路４０から出力された“Ｈ”又は“Ｌ”レベルの出力データ信号ＯＤは、信号線４５、セレクタ７２及び信号線７３を介して出力バッファ９１へ送られ、この出力バッファ９１で駆動されてＩ／Ｏパッド９５へ出力される。
【００４５】
（３）  スタンバイモード
図２は、図１の半導体集積回路装置におけるスタンバイモード設定方法を説明するための波形図である。
【００４６】
コア電源Ｖ１及びＩ／Ｏ電源Ｖ２が印加された状態で、スタンバイモードに設定されると、信号生成部３１から出力される電源切替信号ＳＴＢが“Ｌ”レベルから“Ｈ”レベルに立ち上がり、入出力回路５０の端子５１へ供給される。すると、入出力回路５０内において、各セレクタ６２，７２，８２の電極「１」側がそれぞれ選択され、固定信号出力回路６１の出力により信号線６３が“Ｈ”レベルに固定され、固定信号出力回路７１の出力により信号線７３が“Ｈ”レベルに固定され、更に、Ｌレベル信号出力回路８１の出力により信号線４６が“Ｌ”レベルに固定される。
【００４７】
電源切替信号ＳＴＢが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、これがラッチ回路３２でラッチされ、このラッチ回路３２から出力される電源切替信号ＳＴが所定時間遅延して“Ｌ”レベルから“Ｈ”レベルに立ち上がる。これにより、半導体集積回路４０内のＰＭＯＳ４２がオフ状態になり、コア電源Ｖ１の供給が停止されて半導体集積回路４０の動作が停止し、低消費電力状態になる。この際、半導体集積回路４０からの出力イネーブル信号ＯＥ及び出力データ信号ＯＤが不定出力になるが、信号線６３，７３が“Ｈ”レベルに固定されているので、出力バッファ９１の出力が固定され、Ｉ／Ｏパッド９５に現れる信号が安定し、ノイズも発生しない。
【００４８】
又、このスタンバイモード時において、例えば、Ｉ／Ｏパッド９５から“Ｈ”レベルの信号が入力されても、信号線４６が“Ｌ”レベルに固定されているので、この“Ｌ”レベルの信号が半導体集積回路４０内の入力部４３に与えられる。そのため、入力部４３のＮＭＯＳ４３ｂがオフ状態になり、半導体集積回路４０の内部回路においてラッチアップ等による大電流の発生を防止出来る。
【００４９】
（実施例１の効果等）
本実施例１では、次の（ａ）、（ｂ）のような効果等がある。
【００５０】
（ａ）  スタンバイモード時において、端子５１に入力する電源切替信号ＳＴＢを“Ｈ”レベルにした後、所定時間遅延してＰＭＯＳ４２をオフ状態にするので、コア電源Ｖ１がオフ状態になる前に、Ｉ／０パッド９５に現れる信号状態を、入力状態、“Ｈ”レベル信号出力状態、“Ｌ”レベル信号出力状態のうち、特定の１つの状態に固定することが出来る。しかも、コア電源Ｖ１がオフ状態になる前に、半導体集積回路４０内の入力部４３に接続された信号線４６を“Ｌ”レベルに固定するので、コア電源４０をオフにした状態でｌ／０パッド９５から“Ｈ”レベル信号が印加された場合に、半導体集積回路４０内にラッチアップ等による大電流が流れることを防止することが出来る。
【００５１】
（ｂ）  図１では、端子５１に“Ｈ”レベルの電源切替信号ＳＴＢを入力することでデータを固定する回路構成例について説明しているが、これに限定されない。例えば、ＰＭＯＳ４２をＮＭＯＳに代えると共に、セレクタ６２，７２，８２の電極「０」と「１」を逆にする等して、スタンバイモード時に信号生成部３１から出力された“Ｌ”レベルの切替信号ＳＴＢを端子５１に入力することで、データを固定する回路構成に変更しても、図１とほぼ同様の作用、効果が得られる。又、各固定信号出力回路６１，７１は、それぞれ“Ｌ”レベルの信号を出力して信号線６３，７３をそれぞれ“Ｌ”レベルに固定する構成に変更しても、図１とほぼ同様の作用、効果が得られる。
【実施例２】
【００５２】
（実施例２の構成）
図３（Ａ）、（Ｂ）は、本発明の実施例２を示す半導体集積回路装置の概略の構成図であり、同図（Ａ）は全体の構成図、及び同図（Ｂ）は同図（Ａ）中の入力データ信号固定回路の回路図である。この図３では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５３】
本実施例２を示す図３（Ａ）の半導体集積回路装置では、実施例１を示す図１の切替信号生成回路３０に代えて、構成の異なる切替信号生成回路３０Ａを設けると共に、図１の入出力回路５０に代えて、構成の異なる入出力回路５０Ａを設けている点が異なっている。
【００５４】
切替信号生成回路３０Ａは、例えば、Ｉ／Ｏ電源Ｖ２により動作する回路であり、実施例１と構成の異なる信号生成部３１Ａ、及び実施例１と同一構成のラッチ回路３２等を有している。信号生成部３１は、半導体集積回路４０から出力される制御信号等により、スタンバイモード切り替え前に所定のタイミングで“Ｈ”又は“Ｌ”レベルの第１固定信号STB_OEと“Ｈ”又は“Ｌ”レベルの第２固定信号STB_Oとを生成して出力すると共に、入力モード及び出力モードのときには“Ｌ”レベル、スタンバイモードの設定時には“Ｈ”レベルの第２電源切替信号ＳＴＢを生成して出力する機能を有している。ラッチ回路３２は、信号生成部３０Ａから出力される“Ｌ”又は“Ｈ”レベルの第２電源切替信号ＳＴＢをラッチして所定時間遅延した第１電源切替信号ＳＴを出力する回路である。
【００５５】
入出力回路５０Ａは、Ｉ／Ｏ電源Ｖ２にて動作する回路であり、実施例１と同一の第２電源切替信号ＳＴＢを入力する端子５１と、新たに追加した第１固定信号STB_OEを入力する端子５２と、新たに追加した第２固定信号STB_Oを入力する端子５３と、実施例１と構成の異なる第１選択手段（例えば、出力イネーブル信号固定回路）６０Ａと、実施例１と構成の異なる第２選択手段（例えば、出力データ信号固定回路）７０Ａと、実施例１と同一構成の第３選択手段（例えば、入力データ信号固定回路）８０と、これらの出力イネーブル信号固定回路６０Ａ、出力データ信号固定回路７０Ａ、及び入力データ信号固定回路８０に第１、第２、第３信号線６３，７３，８３を介して接続された実施例１と同一構成のＩ／Ｏバッファ回路９０と、を有している。
【００５６】
出力イネーブル信号固定回路６０Ａでは、実施例１の固定信号出力回路６１が削除され、第１信号線４４，６３と、この第１信号線４４，６３及び端子５２に接続されたセレクタ６２とにより構成されている。セレクタ６２は、端子５１から入力される第２電源切替信号ＳＴＢが“Ｌ”レベルのときに、電極「０」側に接続された入力側の信号線４４上の出力イネーブル信号ＯＥを選択して出力側の信号線６３へ出力し、その第２電源切替信号ＳＴＢが“Ｈ”レベルのときに、電極「１」側に接続された端子５２から入力される“Ｈ”又は“Ｌ”レベルの第１固定信号STB_OEを選択して出力側の信号線６３へ出力する回路である。
【００５７】
出力データ信号固定回路７０Ａでは、実施例１の固定信号出力回路７１が削除され、第１信号線４５，７３と、この第２信号線４５，７３及び端子５３に接続されたセレクタ７２とにより構成されている。セレクタ７２は、端子５１から入力される第２電源切替信号ＳＴＢが“Ｌ”レベルのときに、電極「０」側に接続された入力側の信号線４５上の出力データ信号ＯＤを選択して出力側の信号線７３へ出力し、その第２電源切替信号ＳＴＢが“Ｈ”レベルのときに、電極「１」側に接続された端子５３から入力される“Ｈ”又は  “Ｌ”レベルの第２固定信号STB_O信号を選択して出力側の信号線７３へ出力する回路である。
【００５８】
入力データ信号固定回路８０は、実施例１と同様に、信号線４６，８３、Ｌレベル信号出力回路８１、及びセレクタ８２により構成されている。この入力信号固定回路８０は、例えば、図３（Ｂ）に示すようなプルダウン回路により構成されている。
【００５９】
（実施例２の動作）
図３の半導体集積回路装置において、（１）入力モード、（２）出力モード、及び、（３）スタンバイモード、の動作を説明する。
【００６０】
（１）  入力モード
コア電源Ｖ１及びＩ／Ｏ電源Ｖ２が印加されると、切替信号生成回路３０Ａ及び入出力回路５０Ａが起動する。入力モードのときには、実施例１とほぼ同様に、信号生成部３１Ａから“Ｌ”レベルの電源切替信号ＳＴＢが出力され、端子５１へ供給される。すると、各セレクタ６２，７２，８２の電極「０」側がそれぞれ選択され、信号線４４及び６３が導通状態、信号線４５及び７３が導通状態、更に、信号線８３及び４６が導通状態になる。一方、信号生成部３１Ａから出力された“Ｌ”レベルの電源切替信号ＳＴＢは、ラッチ回路３２によりラッチされ、このラッチ回路３２から所定時間遅延して“Ｌ”レベルの電源切替信号ＳＴが出力される。すると、ＰＭＯＳ４２がオン状態になり、半導体集積回路４０内のコア部４１及び入力部４３等の内部回路が起動する。
【００６１】
半導体集積回路４０の内部回路が起動すると、コア部４１から図示しない出力部を介して“Ｌ”レベルの出力イネーブル信号ＯＥが出力され、出力バッファ９１がハイインピーダンス状態になる。外部から入力データ信号ＩＤがＩ／Ｏパッド９５に入力されると、この入力データ信号ＩＤは、入力バッファ９２で駆動され、被選択データ信号ＳＩＤが半導体集積回路４０内の入力部４３へ入力される。これにより、コア部４１で所定の論理動作等が行われる。
【００６２】
（２）  出力モード
出力モードのときには、実施例１とほぼ同様に、半導体集積回路４０内のコア部４１から図示しない出力部を介して“Ｈ”レベルの出力イネーブル信号ＯＥと“Ｈ”又は“Ｌ”レベルの出力データ信号ＯＤとが出力される。“Ｈ”レベルの出力イネーブル信号ＯＥにより、出力バッファ９１がオン状態になり、半導体集積回路４０から出力された“Ｈ”又は“Ｌ”レベルの出力データ信号ＯＤが出力バッファ９１で駆動され、Ｉ／Ｏパッド９５へ出力される。
【００６３】
（３）  スタンバイモード
図４は、図３の半導体集積回路装置におけるスタンバイモード設定方法を説明するための波形図である。
【００６４】
コア電源Ｖ１及びＩ／Ｏ電源Ｖ２が印加された状態で、予め信号生成部３１Ａから“Ｈ”レベル（又は“Ｌ”レベル）の固定信号STB_OE，ＳＴＢ＿Ｏが出力されて端子５２，５３に供給された後、スタンバイモードに設定されると、信号生成部３１Ａから出力される電源切替信号ＳＴＢが“Ｌ”レベルから“Ｈ”レベルに立ち上がり、端子５１へ供給される。すると、各セレクタ６２，７２，８２の電極「１」側がそれぞれ選択され、端子５２から入力された固定信号STB_OＥにより信号線６３が“Ｈ”レベル（又は“Ｌ”レベル）に固定され、端子５３から入力された固定信号STB_Oにより信号線７３が“Ｈ”レベル（又は“Ｌ”レベル）に固定され、更に、Ｌレベル信号出力回路８１の出力により信号線４６が“Ｌ”レベルに固定される。
【００６５】
電源切替信号ＳＴＢが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、実施例１と同様に、それがラッチ回路３２でラッチされ、このラッチ回路３２から出力される電源切替信号ＳＴが所定時間遅延して“Ｌ”レベルから“Ｈ”レベルに立ち上がる。これにより、ＰＭＯＳ４２がオフ状態になり、コア電源Ｖ１の供給が停止されて半導体集積回路４０の動作が停止し、低消費電力状態になる。この際、半導体集積回路４０からの出力イネーブル信号ＯＥ及び出力データ信号ＯＤが不定出力になるが、信号線６３，７３が“Ｈ”レベル（又は“Ｌ”レベル）に固定されているので、出力バッファ９１の出力が固定され、Ｉ／Ｏパッド９５に現れる信号が安定し、ノイズも発生しない。
【００６６】
又、実施例１と同様に、スタンバイモード時において、例えば、Ｉ／Ｏパッド９５から“Ｈ”レベルの信号が入力されても、信号線４６が“Ｌ”レベルに固定されているので、この“Ｌ”レベルの信号が半導体集積回路４０内の入力部４３に与えられる。そのため、入力部４３のＮＭＯＳ４３ｂがオフ状態になり、半導体集積回路４０の内部回路においてラッチアップ等による大電流の発生を防止出来る。
【００６７】
（実施例２の効果等）
本実施例２では、次の（Ａ）〜（Ｃ）のような効果等がある。
（Ａ）  実施例１の（ａ）と同様の効果がある。
【００６８】
（Ｂ）  入出力回路５０Ａから実施例１の固定信号出力回路６１，７１を削除し、これに代えて固定信号STB_OＥ，STB_Oを入力するための端子５２，５３を設けているので、入出力回路５０Ａの回路構成を簡素化出来、この入出力回路５０Ａでの消費電力を低減出来る。
【００６９】
（Ｃ）  実施例１と同様に、図３では、端子５１に“Ｈ”レベルの電源切替信号ＳＴＢを入力することでデータを固定する回路構成例について説明しているが、これに限定されない。例えば、ＰＭＯＳ４２をＮＭＯＳに代えると共に、セレクタ６２，７２，８２の電極「０」と「１」を逆にする等して、スタンバイモード時に信号生成部３１Ａから出力した“Ｌ”レベルの切替信号ＳＴＢを端子５１に入力することで、データを固定する回路構成に変更しても、図３とほぼ同様の作用、効果が得られる。
【実施例３】
【００７０】
本発明は、上記実施例１、２に限定されず、種々の変形が可能である。この変形例である実施例３としては、例えば、次の（１）〜（４）のようなものがある。
【００７１】
（１）  切替信号生成回路３０，３０Ａは、半導体集積回路４０内に設けたり、或いは、他の回路構成に変更しても良い。例えば、ラッチ回路３２に代えて、複数段のインバータ等で構成される信号遅延手段を設けても良い。
【００７２】
（２）  半導体集積回路４０内のＰＭＯＳ４２は、他のスイッチ手段に置き換えたり、或いは、入力部４３を他の回路構成にしても良い。
【００７３】
（３）  入出力回路５０，５０Ａにおいて、セレクタ６２，７２，８２は、ゲート回路等の種々の回路で構成出来る。又、固定信号出力回路６１，７１を“Ｈ”レベル又は“Ｌ”レベルの電源に置き換え、或いは、Ｌレベル信号出力回路８１を“Ｌ”レベルの電源に置き換えても良い。これにより、回路構成を簡素化でき、消費電力を低減出来る。同様に、入出力回路５０Ａにおいて、端子５２，５３を“Ｈ”レベル又は“Ｌ”レベルの電源に置き換えても良く、これにより、端子数を削減出来る。
【００７４】
（４）  入出力回路５０，５０Ａ内のＩ／Ｏバッファ回路９０において、トライステートバッファで構成される出力バッファ９１を、オン状態で入力信号が反転されるトライステートインバータ等といった他の素子で構成しても良い。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１を示す半導体集積回路装置の概略の構成図である。
【図２】図１の半導体集積回路装置におけるスタンバイモード設定方法を説明するための波形図である。
【図３】本発明の実施例２を示す半導体集積回路装置の概略の構成図である。
【図４】図３の半導体集積回路装置におけるスタンバイモード設定方法を説明するための波形図である。
【図５】従来の半導体集積回路装置を示す概略の構成図である。
【符号の説明】
【００７６】
３０，３０Ａ          切替信号生成回路
４０                  半導体集積回路
５０，５０Ａ          入出力回路
５１，５２，５３      端子
６０，６０Ａ          出力イネーブル信号固定回路
６１，７１            固定信号出力回路
６２，７２，８２      セレクタ
７０                  出力データ信号固定回路
８０                  入力データ信号固定回路
８１                  Ｌレベル信号出力回路
９０                  Ｉ／Ｏバッファ回路
９１                  出力バッファ
９２                  入力バッファ
９５                  Ｉ／Ｏパッド
【図１】
2006261750.tif 000003
【図２】
2006261750.tif 000004
【図３】
2006261750.tif 000005
【図４】
2006261750.tif 000006
【図５】
2006261750.tif 000007