(57)【要約】      （修正有）【課題】  ＣＭＯＳを基板上に有する半導体集積回路装置において、ｐＭＯＳトランジスタにおいてＳｉＧｅ混晶層よりなる圧縮応力発生源を、基板中、前記ｐＭＯＳトランジスタのチャネル領域に可能な限り近接させて配置し、同時にｎＭＯＳトランジスタにおいて、ソース／ドレイン拡散領域の間に充分な距離を確保してリーク電流の発生を抑制する。【解決手段】  ｐＭＯＳトランジスタのゲート電極側壁絶縁膜を、ＨＦ耐性を有する膜により形成し、ｐＭＯＳトランジスタの素子領域に前記ｐ型ＳｉＧｅ混晶層がエピタキシャル成長するトレンチを、前記ｐＭＯＳトランジスタのチャネル領域に近接して形成すると同時に、ｎＭＯＳトランジスタ領域においては、ゲート電極の側壁絶縁膜の外側にさらに別の側壁絶縁膜を形成し、基板中にイオン注入により形成されるｎ型ソース／ドレイン領域の間に充分な距離を確保する。【選択図】  図２
2006196549.tif 000002
【特許請求の範囲】
【請求項１】
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、
前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、
前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、
前記ｐチャネルＭＯＳトランジスタは、
第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域と
を含み、
前記第１および第２のＳｉＧｅ混晶層領域の各々は、これに対応する前記第２の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、
前記第１の素子領域中における前記ｎ型ソース拡散領域と前記ｎ型ドレイン拡散領域との間の距離は、前記第２の素子領域中における前記ｐ型ソース拡散領域と前記ｐ型ドレイン拡散領域との間の距離よりも、前記それぞれの拡散領域の下端部で比較した場合、大きいことを特徴とする半導体集積回路装置。
【請求項２】
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜とは、それぞれ第１および第２の、互いに異なった構造を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の側壁絶縁膜は、ＨＦにより侵食される第１の材料により、その表面が形成され、前記第２の側壁絶縁膜は、ＨＦに対して耐性を有する第２材料により、その表面が形成されることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜とは、同一の構成を有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、
前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、
前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、
前記ｐチャネルＭＯＳトランジスタは、
第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域と
を含み、
前記第１および第２のＳｉＧｅ混晶層領域の各々は、これに対応する前記第２の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、
前記第１および第２の側壁絶縁膜の各々は、前記ＨＦに対して耐性を有する材料よりなる下側側壁絶縁膜と、前記下側側壁絶縁膜上に形成されＨＦにより侵食される材料よりなる中間側壁絶縁膜と、前記中間側壁絶縁膜上に形成され、前記ＨＦに対して耐性を有する材料よりなる上側側壁絶縁膜とよりなることを特徴とする半導体集積回路装置。
【請求項６】
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれの側壁面上に、ＨＦに対して耐性を有する第１の材料により、第１の側壁絶縁膜を形成する工程と、
前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜を自己整合マスクに、ｐ型不純物元素のイオン注入を行い、前記シリコン基板中、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜上に、前記第１の側壁絶縁膜に対してエッチング選択性を有する第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターンと、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を自己整合マスクに、ｎ型不純物元素をイオン注入し、前記第１の素子領域中、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と
前記第１の素子領域を覆うように、また前記第２の素子領域を露出するように、マスク絶縁膜を形成する工程と、
前記マスク絶縁膜を形成する工程の後、前記第１の素子領域を前記マスク絶縁膜で覆った状態で、前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記第２のゲート電極パターンの両側に、前記第１の側壁絶縁膜により隔てられて、第１および第２のトレンチを形成する工程と、
前記第１および第２のトレンチを形成する工程の後、前記第１の素子領域を前記マスク絶縁膜で覆った状態で、前記第１および第２のトレンチ中に、ｐ型ＳｉＧｅ混晶層をエピタキシャル成長させ、前記ｐ型ＳｉＧｅ混晶層領域を形成する工程と、
よりなることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
前記シリコン基板をエッチングする工程は、前記第１および第２のトレンチの表面を、ＨＦまたは有機アルカリ系のエッチャントにより処理する工程、または等方性ドライエッチングまたは前記ウェット処理とドライエッチングの適宜の組み合わせによる処理工程を含むことを特徴とする請求項６記載の半導体集積回路装置の製造方法。
【請求項８】
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと第２のゲート電極パターンのそれぞれの側壁面上に、ＣＶＤ酸化膜を介して、ＨＦに対して耐性を有する第１の材料により、第１の側壁絶縁膜を形成する工程と、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれにおいて、前記第１の側壁絶縁膜上に、前記第１の材料に対してエッチング選択性を示す第２の材料により、第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記１および第２の側壁絶縁膜をマスクに、前記シリコン基板中にｎ型不純物元素をイオン注入し、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と、
前記第２の素子領域中において前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、前記シリコン基板中にｐ型不純物元素をイオン注入し、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれの側壁面上に、前記第１の材料に対してエッチング選択性を示す第３の材料により、第３の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１〜第３の側壁絶縁膜をマスクに、ｎ型不純物元素をさらにイオン注入し、前記ｎ型ソースおよびドレイン領域のそれぞれの下に、第１および第２のｎ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１〜第３の側壁絶縁膜をマスクに、ｐ型不純物元素をさらにイオン注入し、前記ｐ型ソースおよびドレイン領域のそれぞれの下に、第１および第２のｐ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第１および第２の素子領域中において、前記第１および第２のゲート電極の側壁面から、前記第２および第３の側壁絶縁膜を、ＨＦを使ったエッチングにより除去する工程と、
さらに前記第１および第２の素子領域中において、前記第１および第２のゲート電極のそれぞれに、ＨＦに耐性を有する第４の側壁絶縁膜を形成する工程と、
前記第２の素子領域において、前記第２のゲート電極、および前記第２のゲート電極上の前記第１および第４の側壁絶縁膜をマスクに、前記シリコン基板をエッチングし、前記第２のゲート電極の両側に、第１および第２のトレンチを形成する工程と、
前記第２の素子領域において、前記第１および第２のトレンチをｐ型ＳｉＧｅ混晶層のエピタキシャル成長により充填する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと第２のゲート電極パターンのそれぞれの側壁面上に、第１の材料により、第１の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記１の側壁絶縁膜をマスクに、前記シリコン基板中にｎ型不純物元素をイオン注入し、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と、
前記第２の素子領域中において前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜をマスクに、前記シリコン基板中にｐ型不純物元素をイオン注入し、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれにおいて、前記第１の側壁絶縁膜上に、第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、ｎ型不純物元素をさらにイオン注入し、前記ｎ型ソースおよびドレイン領域のそれぞれの下に、より不純物濃度の低い第１および第２のｎ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、ｐ型不純物元素をさらにイオン注入し、前記ｐ型ソースおよびドレイン領域のそれぞれの下に、より不純物濃度の低い第１および第２のｐ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第１および第２の素子領域中において、前記第１および第２のゲート電極の側壁面から、前記第１および第２の側壁絶縁膜を、エッチングにより除去する工程と、
さらに前記第１および第２の素子領域中において、前記第１および第２のゲート電極のそれぞれに、ＨＦに耐性を有する第３の側壁絶縁膜を形成する工程と、
前記第２の素子領域において、前記第２のゲート電極、および前記第２のゲート電極上の前記第３の側壁絶縁膜をマスクに、前記シリコン基板をエッチングし、前記第２のゲート電極の両側に、第１および第２のトレンチを形成する工程と、
前記第２の素子領域において、前記第１および第２のトレンチをｐ型ＳｉＧｅ混晶層のエピタキシャル成長により充填する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記第２のゲート電極の各々の側壁面上には、前記側壁面に対向する前記第２の側壁絶縁膜との間に酸化膜が、前記側壁絶縁膜の底部において、前記側壁絶縁膜と前記シリコン基板との間をも延在するように、第１の端部から第２の端部まで連続的に形成されており、
前記酸化膜の前記第１の端部は、前記第２のゲート電極と前記第２の側壁酸化膜間において、前記第２のゲート電極の上面から後退した位置に形成されており、前記酸化膜の前記第２の端部は、前記第２の側壁絶縁膜の側壁面から後退した位置に形成されており、
前記第２のゲート電極と前記第２の側壁絶縁膜との間には、前記第２のゲート電極の上面から前記酸化膜の前記第１の端面までの間に、ＨＦに対して耐性を有する材料よりなる第１の膜領域が形成されており、
前記シリコン基板と前記第２の側壁絶縁膜との間には、前記第２の側壁絶縁膜の側壁面から前記酸化膜の前記第２の端面までの間に、ＨＦに対して耐性を有する材料よりなる第２の膜領域が形成されていることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このためホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
【０００５】
このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に示す概略的構成が提案されている。
【０００６】
図１を参照するに、シリコン基板１上にはチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にチャネル領域を画成するように、ｐ型拡散領域１ａおよび１ｂが形成されている。さらに前記ゲート電極３の側壁には、前記シリコン基板１の表面の一部をも覆うように側壁絶縁膜３Ａ，３Ｂが形成されている。
【０００７】
前記拡散領域１ａ，１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１ａから１ｂへと前記ゲート電極３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極３に印加されたゲート電圧により制御される。
【０００８】
図１の構成では、さらに前記シリコン基板１中、前記側壁絶縁膜３Ａおよび３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には、それぞれ前記拡散領域１ａおよび１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【０００９】
図１の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ，１Ｂは、矢印ｂで示す前記シリコン基板１の表面に略垂直な方向に歪む。
【００１０】
前記ＳｉＧｅ混晶層１Ａ，１Ｂはシリコン基板１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ，１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
【００１１】
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【特許文献１】米国特許第６６２１１３１号公報
【特許文献２】特開２００４−３１７５３号公報
【特許文献３】特開平８−１６７７１８号公報
【非特許文献１】Thompson, S. E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp.1790 - 1797
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで一般に半導体集積回路装置では、このような高速ｐチャネルＭＯＳトランジスタは、同一基板上に形成されたｎチャネルＭＯＳトランジスタと共にＣＭＯＳ素子を構成するのが一般的であるが、同一基板上にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを同時に形成しようとすると様々な問題が発生する。
【００１３】
先に図１で説明したような、チャネル領域における一軸性の圧縮応力の発生は、ｐチャネルＭＯＳトランジスタの動作速度の向上には大きく寄与するものの、ｎチャネルＭＯＳトランジスタにおいて同様な一軸性の圧縮応力をチャネル領域に印加すると、ｎチャネルＭＯＳトランジスタの動作速度は、逆に劣化してしまうため、このようなｎチャネルＭＯＳトランジスタの素子領域では、このような圧縮応力は発生しないように構成する必要がある。
【００１４】
また、図１の原理に従ってｐチャネルＭＯＳトランジスタの動作速度を向上させようとすると、前記ＳｉＧｅ混晶層領域１Ａ，１Ｂをできるだけゲート電極３直下のチャネル領域に近接させるのが好ましく、このためにはゲート電極１３の側壁絶縁膜をできるだけ薄く形成し、前記シリコン基板中に前記ＳｉＧｅ混晶層１Ａ，１Ｂの成長のために、前記側壁絶縁膜を自己整合マスクに形成されるトレンチを、可能な限り近接させるのが好ましいが、同様にｎチャネルＭＯＳトランジスタにおいてゲート電極の側壁絶縁膜の厚さを減少させると、素子領域中においてｎ型ソース領域とｎ型ドレイン領域とが過度に近接してしまい、シリコン基板中、ソース／ドレイン間にリーク電流が流れやすくなる問題が生じる。
【００１５】
このような事情で、図１に示したＳｉＧｅ混晶層が発生する応力により動作速度を向上させたｐチャネルＭＯＳトランジスタをｎチャネルＭＯＳトランジスタと組み合わせて高速ＣＭＯＳ素子を形成しようとすると、ゲート電極の側壁絶縁膜をｐチャネルＭＯＳトランジスタでは薄く、またｎチャネルＭＯＳトランジスタでは厚く形成する必要があり、このような構造を、工程数の増加を極力抑制して実現できる半導体装置の製造方法が要望されている。
【課題を解決するための手段】
【００１６】
本発明は一の側面において、素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記ｎチャネルＭＯＳトランジスタは、第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、前記ｐチャネルＭＯＳトランジスタは、第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域とを含み、前記第１および第２のＳｉＧｅ混晶層領域の各々は、これに対応する前記第２の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、前記第１の素子領域中における前記ｎ型ソース拡散領域と前記ｎ型ドレイン拡散領域との間の距離は、前記第２の素子領域中における前記ｐ型ソース拡散領域と前記ｐ型ドレイン拡散領域との間の距離よりも、前記それぞれの拡散領域の下端部で比較した場合、大きい半導体集積回路装置を提供する。
【００１７】
本発明は他の側面において、素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記ｎチャネルＭＯＳトランジスタは、第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、前記ｐチャネルＭＯＳトランジスタは、第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域とを含み、前記第１および第２のＳｉＧｅ混晶層領域の各々は、これに対応する前記第２の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、前記第１および第２の側壁絶縁膜の各々は、前記ＨＦに対して耐性を有する材料よりなる下側側壁絶縁膜と、前記下側側壁絶縁膜上に形成されＨＦにより侵食される材料よりなる中間側壁絶縁膜と、前記中間側壁絶縁膜上に形成され、前記ＨＦに対して耐性を有する材料よりなる上側側壁絶縁膜とよりなることを特徴とする半導体集積回路装置を提供する。
【００１８】
本発明は他の側面において、素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれの側壁面上に、ＨＦに対して耐性を有する第１の材料により、第１の側壁絶縁膜を形成する工程と、前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜を自己整合マスクに、ｐ型不純物元素のイオン注入を行い、前記シリコン基板中、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、前記第１の素子領域中において、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜上に、前記第１の側壁絶縁膜に対してエッチング選択性を有する第２の側壁絶縁膜を形成する工程と、前記第１の素子領域中において、前記第１のゲート電極パターンと、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を自己整合マスクに、ｎ型不純物元素をイオン注入し、前記第１の素子領域中、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と前記第１の素子領域を覆うように、また前記第２の素子領域を露出するように、マスク絶縁膜を形成する工程と、前記マスク絶縁膜を形成する工程の後、前記第１の素子領域を前記マスク絶縁膜で覆った状態で、前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記第２のゲート電極パターンの両側に、前記第１の側壁絶縁膜により隔てられて、第１および第２のトレンチを形成する工程と、前記第１および第２のトレンチを形成する工程の後、前記第１の素子領域を前記マスク絶縁膜で覆った状態で、前記第１および第２のトレンチ中に、ｐ型ＳｉＧｅ混晶層をエピタキシャル成長させ、前記ｐ型ＳｉＧｅ混晶層領域を形成する工程と、
よりなる半導体集積回路装置の製造方法を提供する。
【００１９】
さらに本発明は他の側面において、素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、前記第１および第２の素子領域中において、前記第１のゲート電極パターンと第２のゲート電極パターンのそれぞれの側壁面上に、ＣＶＤ酸化膜を介して、ＨＦに対して耐性を有する第１の材料により、第１の側壁絶縁膜を形成する工程と、前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれにおいて、前記第１の側壁絶縁膜上に、前記第１の材料に対してエッチング選択性を示す第２の材料により、第２の側壁絶縁膜を形成する工程と、前記第１の素子領域中において前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記１および第２の側壁絶縁膜をマスクに、前記シリコン基板中にｎ型不純物元素をイオン注入し、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と、前記第２の素子領域中において前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、前記シリコン基板中にｐ型不純物元素をイオン注入し、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれの側壁面上に、前記第１の材料に対してエッチング選択性を示す第３の材料により、第３の側壁絶縁膜を形成する工程と、前記第１の素子領域中において、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１〜第３の側壁絶縁膜をマスクに、ｎ型不純物元素をさらにイオン注入し、前記ｎ型ソースおよびドレイン領域のそれぞれの下に、第１および第２のｎ型バッファ拡散領域を、相互に離間して形成する工程と、前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１〜第３の側壁絶縁膜をマスクに、ｐ型不純物元素をさらにイオン注入し、前記ｐ型ソースおよびドレイン領域のそれぞれの下に、第１および第２のｐ型バッファ拡散領域を、相互に離間して形成する工程と、前記第１および第２の素子領域中において、前記第１および第２のゲート電極の側壁面から、前記第２および第３の側壁絶縁膜を、ＨＦを使ったエッチングにより除去する工程と、さらに前記第１および第２の素子領域中において、前記第１および第２のゲート電極のそれぞれに、ＨＦに耐性を有する第４の側壁絶縁膜を形成する工程と、前記第２の素子領域において、前記第２のゲート電極、および前記第２のゲート電極上の前記第１および第４の側壁絶縁膜をマスクに、前記シリコン基板をエッチングし、前記第２のゲート電極の両側に、第１および第２のトレンチを形成する工程と、前記第２の素子領域において、前記第１および第２のトレンチをｐ型ＳｉＧｅ混晶層のエピタキシャル成長により充填する工程とを含む半導体集積回路装置の製造方法を提供する。
【００２０】
本発明はさらに他の側面において、素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、前記第１および第２の素子領域中において、前記第１のゲート電極パターンと第２のゲート電極パターンのそれぞれの側壁面上に、第１の材料により、第１の側壁絶縁膜を形成する工程と、前記第１の素子領域中において前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記１の側壁絶縁膜をマスクに、前記シリコン基板中にｎ型不純物元素をイオン注入し、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と、前記第２の素子領域中において前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜をマスクに、前記シリコン基板中にｐ型不純物元素をイオン注入し、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれにおいて、前記第１の側壁絶縁膜上に、第２の側壁絶縁膜を形成する工程と、前記第１の素子領域中において、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、ｎ型不純物元素をさらにイオン注入し、前記ｎ型ソースおよびドレイン領域のそれぞれの下に、より不純物濃度の低い第１および第２のｎ型バッファ拡散領域を、相互に離間して形成する工程と、前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、ｐ型不純物元素をさらにイオン注入し、前記ｐ型ソースおよびドレイン領域のそれぞれの下に、より不純物濃度の低い第１および第２のｐ型バッファ拡散領域を、相互に離間して形成する工程と、前記第１および第２の素子領域中において、前記第１および第２のゲート電極の側壁面から、前記第１および第２の側壁絶縁膜を、エッチングにより除去する工程と、さらに前記第１および第２の素子領域中において、前記第１および第２のゲート電極のそれぞれに、ＨＦに耐性を有する第３の側壁絶縁膜を形成する工程と、前記第２の素子領域において、前記第２のゲート電極、および前記第２のゲート電極上の前記第３の側壁絶縁膜をマスクに、前記シリコン基板をエッチングし、前記第２のゲート電極の両側に、第１および第２のトレンチを形成する工程と、前記第２の素子領域において、前記第１および第２のトレンチをｐ型ＳｉＧｅ混晶層のエピタキシャル成長により充填する工程とを含む半導体集積回路装置の製造方法を提供する。
【発明の効果】
【００２１】
本発明によれば、ｐチャネルＭＯＳトランジスタのチャネル領域の両側のトレンチを充填するように形成され、前記チャネル領域に一軸性圧縮応力を印加するｐ型ＳｉＧｅ混晶層を前記チャネル領域に近接して形成することで、前記チャネル領域に印加される一軸性圧縮応力の値を増大させると同時に、同一のシリコン基板上に形成されたｎチャネルＭＯＳトランジスタにおいて、シリコン基板中の深いソースおよびドレイン拡散領域間に充分な距離を確保でき、その結果、前記ｎチャネルＭＯＳトランジスタのソース／ドレイン間でのリークを抑制することが可能になる。
【００２２】
特にこのようなトレンチをＳｉＧｅ混晶層で充填することによりチャネル領域に印加される一軸性圧縮応力を発生させるｐチャネルＭＯＳトランジスタでは、かかるＳｉＧｅ混晶層として高い結晶品質の膜が要求されるが、このような高い結晶品質のＳｉＧｅ混晶層を形成しようとすると、前記トレンチが可能な限り前記チャネル領域に近接するように、自己整合プロセスを使ってトレンチを形成するのみならず、さらに前記ＳｉＧｅ混晶層のエピタキシャル成長に先立って、前記トレンチの表面をＨＦエッチャントを使ってクリーニングし、ＳｉＧｅの結晶成長を妨げる酸化物やその他の不純物を除去する工程が必要不可欠になる。本発明では、このような課題を、前記ｐチャネルＭＯＳトランジスタのゲート電極側壁絶縁膜に、ＨＦに対して耐性の有る材料を使うことで解決し、かつnチャネルＭＯＳトランジスタにおいてはゲート電極側壁絶縁膜の厚さを増大させることにより、シリコン基板中における深いソース／ドレイン拡散領域間の距離を確保し、かかる部分におけるリーク電流の発生を抑制している。
【００２３】
また本発明は、前記第１および第２の側壁絶縁膜の各々を、前記ＨＦに対して耐性を有する材料よりなる下側側壁絶縁膜と、前記下側側壁絶縁膜上に形成されＨＦにより侵食される材料よりなる中間側壁絶縁膜と、前記中間側壁絶縁膜上に形成され、前記ＨＦに対して耐性を有する材料よりなる上側側壁絶縁膜とより構成することにより、ＨＦに対して耐性を有する第１および第２のゲート電極上に、ＨＦに対して耐性を有する下側側壁絶縁膜を設けることにより、前記第１および第２のゲート電極の表面を覆うように形成されたＣＶＤ酸化膜のＨＦによる侵食を抑制でき、半導体集積回路装置の電気特性を向上させることができる。
【００２４】
特に本発明では、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれにおいても、それぞれのゲート電極と、対応するＨＦ耐性を有する側壁絶縁膜との間、および前記側壁絶縁膜とシリコン基板との間に、界面特性を向上させるためにＣＶＤ酸化膜など、ＨＦに侵食される膜を介在させるのが望ましいが、このような膜が、前記トレンチ形成の際に行われるＨＦによるクリーニング処理により侵食される問題を回避するため、本発明では、このような前記側壁絶縁膜をそれぞれのゲート電極上に、前記ＨＦに侵食される膜を介して形成した後、得られた構造をＨＦ中において処理し、前記ＨＦに侵食される膜のうち、ゲート電極上面および側壁絶縁膜の側壁面に露出している部分を予めエッチングして深いスリットを形成する。さらに、かかるスリットを、ＨＦに対して耐性を有する膜により充填することにより、その後でトレンチ形成の際にＨＦ処理を行っても、エッチングによりこのような深いスリットが形成されることのない構造を実現している。
【発明を実施するための最良の形態】
【００２５】
［第１実施例］
図２（Ａ）〜３（Ｆ）は、本発明の第１実施例による半導体集積回路装置の製造方法を示す図である。
【００２６】
図２（Ａ）を参照するに、シリコン基板１１上にはＳＴＩ型の素子分離構造１１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域１１ＡおよびｐチャネルＭＯＳトランジスタの素子領域１１Ｂが画成されており、前記素子領域１１Ａはｐ型にドープされ、ｐ型ウェルを形成している。また前記素子領域１１Ｂはｎ型にドープされ、ｎ型ウェルを形成している。さらに前記素子領域１１Ａにおいては、図示はしないが、前記シリコン基板１１の表面近傍において、ｐ型純物元素により、前記ｎチャネルＭＯＳトランジスタのしきい値調整のためのイオン注入がなされている。同様に、前記素子領域１１Ｂにおいても、図示はしないが、前記シリコン基板１１の表面近傍において、ｎ型不純物元素により、前記ｐチャネルＭＯＳトランジスタのしきい値調整のためのイオン注入がなされている。
【００２７】
前記素子領域１１Ａには熱酸化膜やＳｉＯＮ膜など、あるいはその他の高誘電体膜（いわゆるｈｉｇｈ−Ｋ膜）よりなるゲート絶縁膜１２を介して、ポリシリコンゲート電極１３Ｎが、また前記素子領域１１Ｂには同じゲート絶縁膜１２を介してポリシリコンゲート電極１３Ｐが形成されており、前記素子領域１１Ａおよび１１Ｂにおいて別々に、ｎ型不純物元素およびｐ型不純物元素を、前記ゲート電極１３Ｎおよび１３Ｐを自己整合マスクに使い、前記ｎ型不純物元素の場合、例えばＡｓ+を１ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量で、また前記ｐ型不純物元素の場合、例えばＢ+を０．３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａにおいては前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｎの両側に、ｎ型ソースおよびドレインエクステンション領域１１ａＮ，１１ｂＮが形成され、また前記素子領域１１Ｂにおいては前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｐの両側に、ｐ型ソースおよびドレインエクステンション領域１１ａＰ，１１ｂＰが形成される。なお、前記ゲート絶縁膜として使われるＳｉＯＮ膜は、例えば熱酸化膜をプラズマ窒化処理することにより、あるいはプラズマＣＶＤ法により、形成することが可能である。また前記ゲート絶縁膜として高誘電体膜を使う場合には、これを例えばＨｆＯ2，ＺｒＯ2やＡｌ2Ｏ3などの金属酸化物やＨｆＳｉＯ4やＺｒＳｉＯ4などの金属ケイ酸塩のＭＯＣＶＤ法あるいは原子層ＣＶＤ法（いわゆるＡＬＤ法）により、形成することができる。
【００２８】
次に図２（Ｂ）の工程で、前記シリコン基板１１およびポリシリコンゲート電極１３Ｎ，１３Ｐの表面に、厚さが約１０ｎｍのＣＶＤ酸化膜１３Ｏを、前記ＣＶＤ酸化膜１３Ｏが前記シリコン基板１１の露出表面および前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの表面を連続して覆うように形成し、さらに前記ポリシリコンゲート電極１３Ｎ，１３Ｐの側壁面に、シリコンのドライおよびウェットエッチング処理、およびＨＦ処理に対して耐性を有する例えばＳｉＯＮ膜あるいはＳｉＮ膜よりなる側壁絶縁膜１３ＷＮを、前記ＣＶＤ酸化膜１３Ｏを介して、例えば３０ｎｍの厚さに形成する。
【００２９】
このような側壁絶縁膜１３ＷＮは、図２（Ａ）の構造上にＳｉＯＮ膜あるいはＳｉＮ膜を、前記ソースエクステンション領域あるいはドレインエクステンション領域の不純物濃度分布が乱されないように６００℃以下の低温プロセス、例えばプラズマＣＶＤ法により堆積し、これを前記シリコン基板１１の表面が露出するまでエッチバックすることにより、形成することができる。
【００３０】
さらに図２（Ｂ）の工程では、前記素子領域１１Ｂを、図示しないレジスト膜で覆い、前記ゲート電極１３Ｎおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに前記素子領域１１Ａにおいてｎ型不純物元素、たとえはＡｓ+を１０ｋｅＶの加速電圧下、３×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮの外側に、より深いｎ型拡散領域を、前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ＳＮおよび１１ＤＮとして、それぞれ形成する。
【００３１】
さらに図２（Ｂ）の工程では、前記素子領域１１Ａを、図示しないレジスト膜で覆い、前記ゲート電極１３Ｐおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに前記素子領域１１Ｂにおいてｐ型不純物元素、たとえはＢ+を３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮの外側に、より深いｐ型拡散領域を、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ＳＰおよび１１ＤＰとして、それぞれ形成する。
【００３２】
さらに図２（Ｂ）の工程では、前記ソースおよびドレイン領域１１ＳＰおよび１１ＤＰの耐圧向上のため、前記ポリシリコンゲート電極１３Ｐおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに、前記素子領域１１Ｂにｐ型不純物元素、例えばＢ+をより大きな１０ｋｅＶの加速電圧下、より小さな１×１０13ｃｍ-2のドーズ量でイオン注入し、前記ｐ型ソースおよびドレイン領域１１ＳＰ，１１ＤＰの下に、ｐ-型のバッファソースおよびドレイン領域１１ＳＰｂおよび１１ＤＰｂを、それぞれ形成する。
【００３３】
次に図２（Ｃ）の工程において、前記図２（Ｂ）上にシリコン酸化膜１４をＣＶＤ法により、５０ｎｍの厚さに堆積し、さらに前記素子領域１１ＡをレジストマスクＲ１で覆った状態で、前記シリコン酸化膜１４を前記素子領域１１Ｂより除去する。
【００３４】
さらに図２（Ｃ）の工程では、前記素子領域１１Ａを前記レジストマスクＲ１で覆ったまま、前記素子領域１１Ｂにおいて前記シリコン基板１１に対し、前記ポリシリコンゲート電極１３Ｐおよび側壁絶縁膜１３ＷＮを自己整合マスクに、ドライエッチングあるいは有機アルカリエッチャントを使ったウェットエッチングを適用し、あるいはこれらを順次組み合わせて適用し、前記シリコン基板中、前記側壁絶縁膜１３ＷＮの外側にトレンチ１１ＴＡ，１１ＴＢを、前記前記ソース／ドレイン領域１１ＳＰ，１１ＤＰを超えないような、例えば４０ｎｍの深さに形成する。また、前記トレンチ１１ＴＡ，１１ＴＢを形成する工程は、前記レジストマスクＲ１を除去した後で行うことも可能である。
【００３５】
さらに、このようなトレンチ１１ＴＡ，１１ＴＢの形成後、得られた構造をＨＦによりウェットエッチングし、特に前記トレンチ１１ＴＡ，１１ＴＢの底面および側壁面からエッチング残渣などの不純物を除去する。
【００３６】
また図２（Ｃ）の工程では、前記シリコン基板１１中への前記トレンチ１１ＴＡ，１１ＴＢの形成に伴い、前記ポリシリコンゲート電極１３Ｐも部分的にエッチングを受ける。
【００３７】
次に図３（Ｄ）の工程において前記レジスト膜Ｒ１を除去し、このようにして得られた図２（Ｃ）の構造が、減圧ＣＶＤ装置中に導入され、シランガス（ＳｉＨ4）およびゲルマン（ＧｅＨ4）ガスを、ジボランなどのｐ型ドーパントガスとともに６００℃以下の温度で供給することにより、前記トレンチＴＡ、ＴＢを充填するように、ｐ型ＳｉＧｅ混晶層１４Ａ，１４Ｂをエピタキシャルに成長させる。
【００３８】
例えば、かかるＳｉＧｅ混晶層１４Ａ，１４Ｂの成長は、５５０℃の基板温度において、５〜１３３０Ｐａの水素雰囲気中、ＳｉＨ4ガスを分圧が１〜１０Ｐａになるように、またＧｅＨ4ガスを分圧が０．１〜１０Ｐａになるように、さらにＢ２Ｈ6ドーパントガスを、分圧が１×１０-5〜１×１０-3Ｐａになるように、さらに塩化水素（ＨＣｌ）エッチングガスを、１〜１０Ｐａの分圧になるように供給することにより、実行することができる。
【００３９】
かかるｐ型ＳｉＧｅ混晶層１４Ａ，１４Ｂのエピタキシャル成長に伴い、前記ポリシリコンゲート電極１３Ｐ上においても、ｐ型の多結晶ＳｉＧｅ層１４Ｃが成長する。前記ＳｉＧｅ層１４Ａ〜１４Ｃの成長は、１〜４０分間行われ、その結果、前記トレンチ１１ＴＡ，１１ＴＢを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂは、前記シリコン基板１１とゲート絶縁膜１２との界面を超えて成長する。かかるＳｉＧｅ混晶層１４Ａ，１４Ｂの形成の結果、前記ゲート絶縁膜１２直下のチャネル領域には大きな一軸性圧縮応力が印加され、前記チャネル領域を輸送されるホールの移動度が大きく増大する。
【００４０】
このような限られた面積における低温成長の結果、前記ＳｉＧｅ層１４Ａ，１４Ｂは、従来、Ｓｉ基板上に成長させる場合の限界と考えられていた、原子濃度で２０％のＧｅ濃度を超えて、結晶品質を劣化させることなく、原子濃度で２８％のＧｅを含むことが可能であるのが確認されている。
【００４１】
図３（Ｄ）の構造では、図３（Ｃ）の工程において前記トレンチ１１ＴＡ，１１ＴＢが前記側壁絶縁膜１３ＷＮを自己整合マスクに形成されているため、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは前記チャネル領域に最も近接して形成され、前記チャネル領域に印加される一軸性圧縮応力を最大にすることが可能である。
【００４２】
さらに図３（Ｅ）の工程において、前記素子領域１１Ａに残されていたＣＶＤ酸化膜１４が、前記シリコン基板１１の表面が露出するまでエッチバックされ、その結果、前記素領域１１Ａにおいては前記ゲート電極１３ＮのＳｉＮ側壁絶縁膜１３ＷＮのさらに外側に、外側側壁酸化膜１４Ｗが形成され、前記素子領域１１Ｂを図示しないレジストマスクで覆った状態で、前記ポリシリコンゲート電極１３Ｎ，前記側壁酸化膜１３Ｏ、前記側壁絶縁膜１３ＮＷおよび外側側壁酸化膜１４Ｗをマスクに、Ｐ+などのｎ型不純物元素を、１５ｋｅＶの加速電圧下、７×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記シリコン基板中、前記ソース／ドレイン領域１１ＳＮ，１１ＤＮよりも深い位置に、ｎ-型のバッファソース／ドレイン領域１１ＳＮｂ，１１ＤＮｂを形成する。
【００４３】
このように前記バッファソース／ドレイン領域１１ＳＮｂ、１１ＤＮｂを前記外側側壁酸化膜１４Ｗのさらに外側に形成することにより、本実施例では前記拡散領域１１ＳＮｂ、１１ＤＮｂの間に充分な間隔を確保することが可能となり、かかる拡散領域を介したリーク電流の発生を抑制することができる。
【００４４】
図３（Ｅ）の工程の後、さらにサリサイドプロセスを行うことにより、前記ｎ型ソース／ドレイン領域１１ＳＮ，１１ＤＮ、ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰ、ｎ型ポリシリコンゲート電極１３Ｎ、およびｐ型ポリシリコンゲート電極１３Ｐ上に、ニッケルシリサイドあるいはコバルトジシリサイドなどよりなるシリサイド層１６を形成する。
【００４５】
本発明によれば、このように共通基板上にｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成することにより、高速ＣＭＯＳ素子を構成することが可能になる。
【００４６】
本発明では特に、図２（Ｃ）のトレンチ形成工程において、ウェットエッチングを使うことにより、トレンチ１１ＴＡ，１１ＴＢの側壁面にＳｉ（１１１）面などの結晶面を露出させることが可能で、図３（Ｄ）の工程でエピタキシャル成長されるＳｉＧｅ混晶層１４Ａ，１４Ｂの結晶品質を向上させることができる。また前記トレンチ形成工程を、ドライエッチングとウェットエッチングを組み合わせて実行することにより、前記トレンチ１１ＴＡ，１１ＴＢの側壁面を、図４に示すように、前記ゲート絶縁膜１２直下のチャネル領域に向かって侵入する楔形状に形成することができるが、この場合、かかるトレンチ１１ＴＡ，１１ＴＢを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂの先端部は、前記側壁絶縁膜１３ＷＮ直下の領域に侵入し、前記チャネル領域に近接するため、前記チャネル領域における一軸性圧縮応力の大きさはさらに増大し、前記ｐチャネルＭＯＳトランジスタの動作速度をさらに増大させることができる。
【００４７】
さらに本実施例では図２（Ｂ）の工程において、前記素子領域１１Ｂ中、前記ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰの下方にｐ−型の拡散領域１１ＳＰｂ，１１ＤＰｂを形成しておくことにより、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂが、ドーパントガスを供給しながら実行されるエピタキシャル成長により、高いドーパント濃度で形成された場合でも、前記ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰ直下のｐ／ｎ接合部における不純物濃度の急変が回避され、接合容量の増大や耐圧の低下などの問題を回避することができる。
［第２実施例］
次に本発明の第２実施例による半導体集積回路装置の製造方法を、図５（Ａ）〜図６（Ｆ）を参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４８】
図５（Ａ）〜図６（Ｆ）を参照するに、図５（Ａ）および図５（Ｂ）の工程は、前記図２（Ａ）および図２（Ｂ）の工程と同じであり、説明を省略する。
【００４９】
本実施例では図５（Ｃ）の工程において、前記素子領域１１Ａおよび１１Ｂの双方において、前記側壁絶縁膜１３ＷＮの外側に、ＣＶＤ酸化膜の堆積およびエッチバックにより、前記外側側壁酸化膜１４Ｗを約４０ｎｍの厚さに形成し、この段階において、前記素子領域１１Ａにおいて前記ゲート電極１３Ｎ，側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに、ｎ型不純物元素を前記シリコン基板１１中にイオン注入し、前記ｎ-型のバッファソース／ドレイン拡散領域１１ＳＮｂおよび１１ＤＮｂを形成する。なお、前記ＣＶＤ酸化膜の堆積は、プラズマＣＶＤ法により、６００℃以下の温度で行うのが好ましい。
【００５０】
さらに図６（Ｄ）の工程において、図５（Ｃ）の構造上にＣＶＤ酸化膜１５を約５０nmの厚さに形成し、図２（Ｃ）と同様な素子領域１１Ａを覆うレジストパターンＲ２を形成する。さらに前記レジストパターンＲ２をマスクに、前記素子領域１１Ｂにおいて前記ＣＶＤ酸化膜１５を、異方性ドライエッチングまたはＨＦ中でのウェットエッチング、またはこれらの処理を適宜組み合わせた処理により除去し、図６（Ｅ）の工程で、前記素子領域１１Ｂにおいて、前記側壁絶縁膜１３ＷＮ、側壁酸化膜１３Ｏ、およびポリシリコンゲート電極パターン１３Ｐを自己整合マスクに、前記シリコン基板１１を、先に図２（Ｃ）の工程と同様にエッチングし、トレンチ１１ＴＡおよび１１ＴＢを形成する。図６（Ｅ）の工程では、前記トレンチ１１ＴＡ，１１ＴＢの形成に伴い、前記ポリシリコンゲート電極１３Ｐの上部もエッチング除去されているのがわかる。なお、前記ＣＶＤ酸化膜１５の堆積も、プラズマＣＶＤ法により、６００℃以下の温度で行うのが好ましい。
【００５１】
さらに図６（Ｆ）の工程では、このようにして形成されたトレンチ１１ＴＡ，１１ＴＢを充填するように、前記先の図３（Ｄ）の工程と同様に、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂをエピタキシャル成長させる。その際、前記素子領域１１Ａは前記ＣＶＤ酸化膜１５により覆われているため、ＳｉＧｅ混晶層の成長は生じない。また前記ＳｉＧｅ混晶層１４Ａ，１４Ｂの成長と同時に、前記ポリシリコンゲート電極１３Ｐ上にも、多結晶ＳｉＧｅ層１４Ｃが成長している。
【００５２】
さらに図６（Ｆ）の工程において、前記ＣＶＤ酸化膜１５をウェットエッチングにより除去し、露出したｎ型ソース／ドレイン領域１１ＳＮおよび１１ＤＮ，ｐ型ソース／ドレイン領域１１ＳＰ、さらにｎ型ポリシリコンゲート電極１３Ｎ，ｐ型ポリシリコンゲート電極１３Ｐ上に、シリサイド層１６を形成する。
【００５３】
本実施例によれば、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂの形成が、シリサイド形成プロセスの直前に行われ、ＳｉＧｅ混晶層領域１４Ａ，１４Ｂが形成された後に、例えば図３（Ｅ）のような側壁絶縁膜形成工程が含まれないため、ＳｉＧｅ混晶層１４Ａ，１４Ｂが、かかる側壁絶縁膜形成工程の際に使われるドライエッチング工程において生じる荷電粒子に対して曝されることがない。このため、かかる荷電粒子の衝突によりＳｉＧｅ混晶層１４Ａ，１４Ｂ表面から放出されたＧｅが、半導体装置の製造ラインを汚染する恐れがなく、他の、たとえばＳｉＧｅ混晶を使わない半導体装置の製造を妨げることがない。また、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂの表面が、ドライエッチングで使われる荷電粒子に曝されることがないため、図６（Ｆ）のシリサイド形成工程においても、ＳｉＧｅ混晶層１４Ａ，１４Ｂの表面が不規則になってシリサイド形成が困難になる問題が回避される。
［第３実施例］
次に、本発明の第３実施例による半導体集積回路装置の製造工程を、図７（Ａ）〜図８（Ｆ）を参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５４】
図７（Ａ）〜８（Ｆ）を参照するに、図７（Ａ）の工程は、先の図２（Ａ）あるいは図５（Ａ）の工程と同じであり説明を省略する。
【００５５】
本実施例では図７（Ｂ）の工程において、先の図５（Ｂ）の工程と同様に、前記ポリシリコンゲート電極１３Ｎ，１３Ｐの各々の側壁面上にＳｉＮ側壁絶縁膜１３ＷＮを形成するが、図７（Ｂ）の工程では、さらなるイオン注入は行わず、図７（Ｃ）の工程に進む。
【００５６】
図７（Ｃ）の工程では、前記素子領域１１Ａ，１１Ｂにおいて、前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの各々を覆うＳｉＮあるいはＳｉＯＮ側壁絶縁膜１３ＷＮ上に、図３（Ｅ）の工程と同様の工程により、外側側壁酸化膜１４Ｗを形成し、さらに前記素子領域１１Ｂを、図示しないレジストマスクで覆い、前記素子領域１１Ａ中に、前記ポリシリコンゲート電極１３Ｎ、ＣＶＤ酸化膜１３Ｏ、側壁絶縁膜１３ＷＮおよび外側側壁酸化膜１４Ｗをマスクに、Ｐ+やＡｓ+などのｎ型不純物元素をイオン注入し、前記シリコン基板１１中、前記外側側壁絶縁膜１４Ｗの外側に、前記バッファソース／ドレイン拡散領域１１ＳＮｂ，１１ＤＮｂと同様な、ｎ-型拡散領域を形成する。
【００５７】
さらに図８（Ｄ）の工程において前記素子領域１１Ａおよび１１Ｂにおいて前記外側側壁酸化膜１４Ｗを除去し、前記素子領域１１Ｂをレジストマスク（図示せず）で覆い、前記素子領域１１Ａ中にＰ+やＡｓ+などのｎ型不純物元素を、前記ポリシリコンゲート電極１３Ｎ、側壁酸化膜１３および側壁絶縁膜１３ＷＮを自己整合マスクにイオン注入し、前記ｎ型ソース／ドレイン領域１１ＳＮおよび１１ＤＮを、前記ソース／ドレインエクステンション領域１１ａ，１１ｂよりも深く、しかし前記バッファソース／ドレイン領域１１ＳＮｂ、１１ＤＮｂよりも浅く形成する。
【００５８】
さらに図８（Ｄ）の工程では、前記素子領域１１Ａをレジストマスク（図示せず）で覆い、前記素子領域１１Ｂ中にＢ+を例えば３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記ｐ型ソース／ドレインエクステンション領域１１ａＰ，１１ｂＰよりも深い位置にｐ型ソース／ドレイン領域１１ＳＰおよび１１ＤＰを形成する。
【００５９】
さらに図８（Ｄ）の工程では、前記素子領域１１Ｂ中に引き続き、Ｂ+を１０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入し、前記ｐ型ソース／ドレイン領域１１ＳＰおよび１１ＤＰよりも深い位置に、ｐ-型バッファソース／ドレイン領域１１ＳＰｂ，１１ＤＰｂを形成する。
【００６０】
さらに図８（Ｅ）の工程において、前記素子領域１１Ａを、先の図６（Ｅ）の工程におけるＣＶＤ酸化膜１５と同様な酸化膜により覆い、前記素子領域１１Ｂにおいて、前記ポリシリコンゲート電極１３Ｐ，側壁酸化膜１３Ｏおよび側壁絶縁膜１３ＷＮをマスクに、図２（Ｃ）あるいは６（Ｅ）の工程と同様にして、前記ゲート電極１３Ｐの両側にトレンチ１１ＴＡ，１１ＴＢを形成する。かかるトレンチ形成に伴って、前記ｐ型ポリシリコンゲート電極パターン１３Ｐも、その上部がエッチングされている。
【００６１】
さらに図８（Ｆ）の工程において、先の図３（Ｄ）あるいは６（Ｆ）の工程と同様にして、前記トレンチ１１ＴＡ，１１ＴＢ中にＳｉＧｅ混晶層１４Ａ，１４Ｂをエピタキシャル成長させることにより、前記ゲート電極１３Ｐの直下のチャネル領域に、大きな一軸性圧縮応力を誘起される。また、同時に前記ｐ型ポリシリコンゲート電極１３Ｐ上には、ｐ型多結晶ＳｉＧｅ層１４Ｃが成長する。
【００６２】
図８（Ｆ）の工程では、さらに露出されたＳｉＧｅ混晶層１４Ａ，１４Ｂの表面および前記ポリシリコンＳｉＧｅ層１４Ｃ上、および前記ｎ型ソース／ドレイン領域１１ＳＮ，１１ＤＮおよびｎ型ポリシリコンゲート電極１３Ｎ上に、シリサイド層１６が形成されている。
【００６３】
図７（Ａ）〜図８（Ｆ）の工程においても、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂを、前記ポリシリコンゲート電極１３Ｐ直下のチャネル領域近傍に形成することが可能になる。
［第４実施例］
次に、本発明の第４実施例による半導体集積回路装置の製造方法について、図９（Ａ）〜図１１（Ｉ）を参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６４】
図９（Ａ）を参照するに、この工程においては、前記素子領域１１Ａにおいてポリシリコンゲート電極１３Ｎが、また素子領域１１Ｂにおいてポリシリコンゲート電極１３Ｐが、それぞれゲート絶縁膜１２を介して形成されており、図９（Ｂ）の工程において、前記ゲート電極Ｎ１３および１３Ｐの側壁面上に、厚さが約５ｎｍの内側側壁酸化膜１３ＷＯを、熱酸化処理およびこれに引き続くエッチバック工程により形成する。
【００６５】
前記エッチバック工程は、前記シリコン基板１１の表面が露出するように実行され、さらに図９（Ｂ）の工程では、前記内側壁酸化膜ＷＯを覆うように、ＳｉＮ膜を堆積したのち、エッチバックすることにより、ＳｉＮよりなる内側側壁窒化膜１３ＷＮｉを、典型的には５ｎｍの厚さに形成する。前記内側側壁窒化膜１３ＷＮｉを形成するエッチバック工程も、前記シリコン基板１１の表面が露出するまで実行される。
【００６６】
さらに図９（Ｂ）の工程では、前記素子領域１１Ｂにおいて、Ｂ+などのｐ型不純物元素をイオン注入し、ｐ型ソース／ドレインエクステンション領域１１ａＰ，１１ｂＰを形成する。
【００６７】
次に図９（Ｃ）の工程において、さらに前記ポリシリコンゲート電極１３Ｎ，１３Ｐにおいて、前記内側側壁絶縁膜１３ＷＮｉ上にさらに側壁酸化膜１３Ｏｉを形成し、素子領域１１Ｂにおいて、前記ポリシリコンゲート電極１３Ｐ、内側側壁酸化膜１３ＷＯ、内側側壁絶縁膜１３ＷＮｉおよび前記側壁酸化膜１３Ｏｉを自己整合マスクに、B+などのｐ型不純物元素をイオン注入し、ｐ型ソース／ドレイン領域１１ＳＰおよび１１ＤＰを形成する。
【００６８】
次に図１０（Ｄ）の工程において、前記素子領域１１Ａ，１１Ｂにおいて、前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの各々において、側壁酸化膜１３Ｏｉ上に別の素ｋ壁酸化膜１４Ｗｉを形成し、前記素子領域１１Ａにおいては前記ポリシリコンゲート電極１３Ｎ、内側側壁酸化膜１３ＷＯ、内側側壁絶縁膜１３ＷＮｉ、側壁酸化膜１３Ｏｉ、および前記側壁酸化膜１４Ｗｉをマスクに、先の図３（Ｅ）と同様なイオン注入を行い、ｎ型バッファソース／ドレイン領域１１ＳＮｂ，１１ＤＮｂを形成する。また前記素子領域１１Ｂにおいては前記ポリシリコンゲート電極１３Ｐ、内側側壁酸化膜１３ＷＯ、内側側壁絶縁膜１３ＷＮｉ、側壁酸化膜１３Ｏｉ、および前記側壁酸化膜１４Ｗｉをマスクに、先の図２（Ｂ）と同様なイオン注入を行い、ｎ型バッファソース／ドレイン領域１１ＳＮｂ，１１ＤＮｂを形成する。
【００６９】
さらに図１０（Ｅ）の工程において、前記側壁酸化膜１４Ｗｉおよび１２ＯｉをＨＦ処理により除去して前記内側側壁絶縁膜１３ＷＮｉを露出させ、前記素子領域１１Ｂにおいて、前記前記ポリシリコンゲート電極１３Ｐ、内側側壁酸化膜１３ＷＯおよび内側側壁絶縁膜１３ＷＮｉをマスクに、図２（Ａ）と同様なイオン注入を行い、前記ｐ型ソース／ドレインエクステンション領域１１ａＰ，１１ｂＰを形成する。
【００７０】
さらに図１０（Ｅ）の工程では、前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの各々について、前記内側側壁絶縁膜１３ＷＮｉ上に、先の実施例における側壁酸化膜１３Ｏおよび側壁酸化膜１３ＷＮに対応する側壁酸化膜および側壁窒化膜を形成する。
【００７１】
さらに図１０（Ｆ）の工程において、図１０（Ｅ）の構造をＣＶＤ酸化膜１５で覆った後、レジストパターンＲ３をマスクに、前記ＣＶＤ酸化膜を前記素子領域１１Ｂから除去し、先の図８（Ｄ）〜８（Ｆ）にそれぞれ対応する工程を、図１１（Ｇ）〜図１１（Ｉ）の工程において実行することにより、前記ポリシリコンゲート電極１３Ｎ，１３Ｐの側壁絶縁膜の構造を除けば図８（Ｆ）の構造と同じ構造が、図１１（Ｉ）の工程において得られる。
【００７２】
先の実施例では、前記ポリシリコンゲート電極１３Ｎあるいは１３Ｐの側壁面を覆うＣＶＤ酸化膜１３Ｏが、連続して、前記チャネル領域の両側において前記シリコン基板表面をも覆う構成となっていた。しかし、かかる構成では、例えば図２（Ｃ）あるいは図６（Ｅ）、図８（Ｅ）のトレンチ１１ＴＡ，１１ＴＢ形成の後で施されるＨＦエッチング処理など、ＨＦを使った処理を行った場合、前記ＣＶＤ酸化膜１３Ｏが、前記シリコン基板１１上のチャネル領域近傍においてＨＦによりエッチングされる可能性があり、このようなエッチングを回避するためには、エッチング条件を制御する必要がある。
【００７３】
これに対し、本実施例の構成によれば、前記ポリシリコンゲート電極１３Ｐ（およびＮ１３Ｎ）の側壁酸化膜１３ＷＯの外側に、シリコン基板１１の表面に達するように内側側壁絶縁膜１３ＷＮｉが形成されているため,繰り返しＨＦ処理を含む工程が行われても、ＨＦがゲート電極１３Ｐあるいは１３Ｎ直下のゲート絶縁膜１２あるいはその下のチャネル領域に侵入することがなく、半導体装置の製造が容易になるとともに、歩留まりも向上する。前記内側側壁絶縁膜１３ＷＮｉは、単にＨＦの侵入を阻止するために設けられるだけなので、実質的な厚さは必要なく、例えば５ｎｍ程度で充分である。この場合、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂとチャネル領域の間の距離は多少増大するが、前記内側側壁絶縁膜１３ＷＮｉの膜厚を最小限に抑制することにより、前記ＳｉＧｅ混晶層１４Ａ，１４ＢＨが前記チャネル領域に及ぼす一軸性圧縮応力の大きさの低減は最小限にとどめられる。
［第５実施例］
次に、本発明の第５実施例について、図１２（Ａ）〜図１４（Ｈ）を参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７４】
図１２（Ａ）を参照するに、前記シリコン基板１１上には前記素子領域１１Ａ中にｎ型ポリシリコンゲート電極１３Ｎが、また前記素子領域１１Ｂ中にｐ型ポリシリコンゲート電極１３Ｐが、それぞれＳｉＯＮなどよりなるゲート絶縁膜１２を介して形成されており、図１２（Ｂ）の工程において、前記ポリシリコンゲート電極１３Ｎおよびポリシリコンゲート電極１３Ｐ上に、側壁酸化膜ＳＷ１が形成される。
【００７５】
さらに前記図１２（Ｂ）の工程では、前記ポリシリコンゲート電極１３Ｎおよび前記側壁酸化膜ＳＷ１をマスクに前記素子領域１１Ａ中にｎ型不純物元素が、先の図２（Ｂ）の工程と同様にイオン注入され、前記シリコン基板１１中には、ｎ型ソース／ドレイン拡散領域１１ＳＮ，１１Ｄンが形成される。
【００７６】
さらに前記図１２（Ｂ）の工程では、前記ポリシリコンゲート電極１３Ｐおよび前記側壁酸化膜ＳＷ１をマスクに前記素子領域１１Ｂ中にｐ型不純物元素が、先の図２（Ｂ）の工程と同様にイオン注入され、ｐ型ソース／ドレインエクステンション領域１１ａＰおよび１１ｂＰ、およびｐ型ソース／ドレイン領域１１ＳＰおよび１１ＤＰが形成される。
【００７７】
さらに図１２（Ｃ）の工程において、前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの各々において、前記側壁酸化膜ＳＷ１上に側壁絶縁膜ＳＷ２が形成され、さらに前記図１２（Ｃ）の工程では、前記素子領域１１Ａにおいて、前記ポリシリコンゲート電極１３Ｎおよび側壁酸化膜ＳＷ１，ＳＷ２をマスクに、ｎ型不純物元素を図２（Ｃ）の工程と同様にしてイオン注入することにより、ｎ-型のバッファソース／ドレイン拡散領域１１ＳＮｂ，１１ＤＮｂを、より深い位置に形成する。
【００７８】
さらに図１２（Ｃ）の工程では、前記素子領域１１Ｂにおいて、前記ポリシリコンゲート電極１３Ｐおよび側壁酸化膜ＳＷ１，ＳＷ２をマスクに、ｐ型不純物元素を図２（Ｂ）の工程と同様にしてイオン注入することにより、ｐ-型のバッファソース／ドレイン拡散領域１１ＳＰｂ，１１ＤＰｂを、より深い位置に形成する。
【００７９】
次に図１３（Ｄ）の工程において、前記側壁酸化膜ＳＷ１，ＳＷ２を前記ポリシリコンゲート電極１３Ｎ，１３Ｐの側壁面から、ＨＦ処理により除去し、新たにＣＶＤ酸化膜１３Ｏを形成した後、ＳｉＮよりなる側壁絶縁膜１３ＷＮを、ＣＶＤプロセスおよびエッチバック工程により、前記シリコン基板１１の表面が素子領域１１Ａ，１１Ｂにおいて露出するように形成する。
【００８０】
次に図１３（Ｅ）の工程において、図１３（Ｄ）の構造上にＣＶＤ酸化膜１５を形成し、さらにこれを、前記素子領域１１Ａに形成したレジストパターンＲ４をマスクに、前記素子領域１１Ｂから除去し、さらに図１３（Ｆ）の工程で、前記素子領域１５に残留しているＣＶＤ酸化膜１５をマスクに、また前記ポリシリコンゲート電極１３Ｐおよび側壁絶縁膜１３Ｏ，１３ＷＮを自己整合マスクに、前記素子領域１１Ｂにトレンチ１１ＴＡ，１１ＴＢを、先の図１１（Ｇ）の工程と、ゲート側壁絶縁膜の構造を除けば同様にして形成する。
【００８１】
さらに図１４（Ｇ）〜図１４（Ｈ）の工程を、先の図１１（Ｈ）〜図１１（Ｉ）の工程と同様にして実行することにより、側壁絶縁膜の構造を除き、図１１（Ｉ）と同様な構造を有する半導体装置が、図１４（Ｈ）の工程において得られる。
［第６実施例］
ところで、先に説明した各実施例においては、ポリシリコンゲート電極１３Ｎあるいは１３ＰにＳｉＮ側壁絶縁膜１３ＷＮを形成する場合、ポリシリコンゲート電極とＳｉＮ側壁絶縁膜との間の界面特性を改善するため、前記ポリシリコンゲート電極１３Ｎあるいは１３ＰとＳｉＮ側壁絶縁膜１３ＷＮとの間に、膜厚が１０ｎｍ程度のＣＶＤ酸化膜１３Ｏが形成されている。かかるＣＶＤ酸化膜１３Ｏは、前記ポリシリコンゲート電極１３Ｐの側壁面に沿って延在する部分は、前記ポリシリコンゲート電極１３Ｐの上部において露出される。また前記ＣＶＤ酸化膜１３Ｏは、前記ＳｉＮ側壁絶縁膜１３ＷＮとシリコン基板１１表面の間を連続的に延在し、前記ＳｉＮ側壁絶縁膜１３ＷＮの側壁面下部において露出される。
【００８２】
一方、このようなＣＶＤ酸化膜１３Ｏは、例えば先の図２（Ｃ）の工程などで、前記トレンチ１１ＴＡ，１１ＴＢの形成の際に、前記トレンチ側壁面のクリーニングのためにＨＦ処理が施されると、図１５に示すように侵食されてしまい、前記露出部において深いスリットが形成される恐れがある。このようなスリットは、前記図２（Ｃ）のトレンチ形成の際のみならず、例えば図８（Ｄ）の工程のように、外側側壁絶縁買う１４ＷをＨＦ処理により除去する場合にも形成される。図８（Ｄ）の例では、かかるスリットは、ｐチャネルＭＯＳトランジスタのみならず、ｎチャネルＭＯＳトランジスタにおいても生じることがわかる。
【００８３】
特にこのようなシリコン基板１１中へのトレンチ形成においては、前記ポリシリコンゲート電極１３Ｐも上部がエッチング・除去されるため、前記ＣＶＤ酸化膜１３Ｏは大きな面積にわたり露出され、かかる露出部分がＨＦ処理の際にエッチングを受ける。
【００８４】
このようなＣＶＤ酸化膜１３Ｏのエッチングの結果、ゲート電極の側壁面および底面には深いスリットが形成されてしまうが、かかるスリットは、その後の工程で不純物を蓄積するボイドを形成したり、欠陥を形成したりする恐れがある。
【００８５】
そこで本発明の第６実施例においては、図１６に示すように、このようなトレンチ形成工程に先立って、前記ＣＶＤ酸化膜１３Ｏのうち、このようなＨＦ処理により侵食が生じる露出部分を、実際の半導体装置製造プロセス中におけるＨＦ処理に先立って、制御されたＨＦ処理を行い、さらにこのようにして形成されたスリットを、ＨＦに対して耐性を有す層に１３Ｗｎより充填する。
【００８６】
図１７（Ａ）〜図１７（Ｄ）は、このような、ＨＦ処理に先立って、前記ＣＶＤ酸化膜１３Ｏのうち、ＨＦ処理により侵食される部分を、ＨＦ耐性を有する膜１３Ｗｎにより充填する工程を示す。図１７（Ａ）〜図１７（Ｄ）の説明は、ｐチャネルＭＯＳトランジスタについてのものであるが、同様の工程を、同時にｎチャネルＭＯＳトランジスタについても行うことができる。
【００８７】
図１７（Ａ）〜図１７（Ｄ）を参照するに、図１７（Ａ）は例えば図２（Ｂ）あるいは図５（Ｂ）、あるいは図７（Ｃ）の工程で、前記ポリシリコンゲート電極１３Ｐの側壁面に、ＣＶＤ酸化膜１３Ｏを介してＳｉＮ側壁絶縁膜１３ＷＮが形成された状態に対応しており、次に図１７（Ｂ）の工程で、次の工程、例えば図２（Ｃ）の工程に進む前に、図１７（Ｂ）の構造をＨＦ中において処理し、前記ＣＶＤ酸化膜１３Ｏ中に、スリット１３Ｏｓを形成する。
【００８８】
このスリット１３Ｏｓは、その後のトレンチ形成工程においてポリシリコンゲート電極１３Ｐ中に生じるエッチングの深さを勘案して、前記エッチング深さに少なくとも等しくなるように、一例では２０〜３０ｎｍの深さに形成される。
【００８９】
次に図１７（Ｃ）の工程において、図１７（Ｂ）の構造上に、有機シリコン原料とアンモニアを原料としたＣＶＤ法により、ＳｉＮ膜１８Ｎを、前記スリット１３Ｏｓを充填するように堆積する。
【００９０】
例えば０．１〜１０００Ｐａの圧力下、特に好ましくは５〜１００Ｐａの圧力下、３００〜７００℃、特に４５０〜６５０℃の基板温度において、前記有機シリコン原料としてビスターシャルブチルアミノシラン（ＢＴＢＡＳ）を２０〜４００ＳＣＣＭ、特に８０〜２００ＳＣＣＭの流量で供給し、さらにアンモニアガスを１０〜２０００ＳＣＣＭ、特に３０〜５００ＳＣＣＭ流量で供給して前記シリコン基板１１上にＳｉＮ膜１８Ｎを５ｎｍ以下の厚さに形成することにより、前記スリット１３Ｏｓを図１６の膜１３Ｗｎに対応して、ＳｉＮ膜１８Ｎで充填することができる。
【００９１】
図１７（Ｃ）の工程では、さらに前記側壁絶縁膜１３Ｗ上に酸化膜１４が堆積されており、図１７（Ｄ）の工程で前記酸化膜１４を、その下のＳｉＮ膜１８Ｎまで含めて、前記シリコン基板１１が露出するまでエッチバックすることにより、前記ＳｉＮ側壁絶縁膜１３Ｗ上に側壁酸化膜１４Ｗが形成される。
【００９２】
なお、図１７（Ｃ）の工程を、０．１〜３０００Ｐａの圧力下、特に好ましくは５〜３００Ｐａの圧力下、３００〜６５０℃、特に４５０〜５８０℃の基板温度において、前記有機シリコン原料として前記ＢＴＢＡＳを２０〜４００ＳＣＣＭ、好ましくは８０〜２００ＳＣＣＭの流量で供給し、さらにＮ2Ｏガスを１０〜５０００ＳＣＣＭ、好ましくは３０〜１０００ＳＣＣＭの流量で供給することにより、前記ＳｉＮ膜１８ＮのかわりにＳｉＯＮ膜を形成することも可能である。前記ＨＦ耐性層１３ＷｎとしてＳｉＯＮ膜を使うことにより、シリコン基板１１あるいはポリシリコンゲート電極に対する界面特性を向上させることが可能になる。
【００９３】
なお図１７（Ｃ）の工程において、前記ＨＦ耐性膜１８ＮとしてＳｉＮ膜を使った場合、ポリシリコンゲート電極１３ＰとＳｉＮ膜とが、ゲート電極１３Ｐの上部において接することになるが、この部分には後でシリサイドが形成されるため、特に問題は生じない。
【００９４】
図１７（Ｄ）の工程の後、例えば図２（Ｄ）、図６（Ｅ）、図８（Ｅ）、図１１（Ｇ）あるいは図１３（Ｅ）以下の工程が行われる。
【００９５】
特に図２（Ｃ）の工程に対応して、図１７（Ｃ），１７（Ｄ）の工程を、図１８（Ａ），１８（Ｂ）のように変形することも可能である。
【００９６】
図１８（Ａ）の工程では、図１７（Ｃ）におけるＣＶＤ酸化膜１４の形成が省略され、その結果、図１８（Ｂ）のエッチバック工程において、前記シリコン基板１１表面に薄く堆積されたＳｉＮ膜１８Ｎが除去される。
【００９７】
このようなＨＦ耐性膜１３Ｗｎは、前記ｐチャネルＭＯＳトランジスタのみならず、ｎチャネルＭＯＳトランジスタにも形成され、その結果、例えば前記図２（Ｂ）の工程の後、図２（Ｃ）の工程開始前にシリコン基板１１上には、図１９に示す構造が形成される。
【００９８】
また本実施例において、前記図１７（Ｃ）の工程は、ステップカバレッジに優れた原子層ＣＶＤ法により、ＳｉＮ膜あるいはＳｉＯＮ膜を、一原子層ずつ積層することで実行することも可能である。
【００９９】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１００】
（付記１）
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、
前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、
前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、
前記ｐチャネルＭＯＳトランジスタは、
第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域と
を含み、
前記第１および第２のＳｉＧｅ混晶層領域の各々は、これに対応する前記第２の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、
前記第１の素子領域中における前記ｎ型ソース拡散領域と前記ｎ型ドレイン拡散領域との間の距離は、前記第２の素子領域中における前記ｐ型ソース拡散領域と前記ｐ型ドレイン拡散領域との間の距離よりも、前記それぞれの拡散領域の下端部で比較した場合、大きいことを特徴とする半導体集積回路装置。
【０１０１】
（付記２）
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜とは、それぞれ第１および第２の、互いに異なった構造を有することを特徴とする付記１記載の半導体集積回路装置。
【０１０２】
（付記３）
前記第１の側壁絶縁膜は、ＨＦにより侵食される第１の材料により、その表面が形成され、前記第２の側壁絶縁膜は、ＨＦに対して耐性を有する第２材料により、その表面が形成されることを特徴とする付記１または２記載の半導体集積回路装置。
【０１０３】
（付記４）
前記第１の側壁絶縁膜は、前記第２の側壁絶縁膜と同一構成の下側側壁絶縁膜と、前記下側側壁絶縁膜上に形成された、前記第１の材料よりなる上側側壁絶縁膜とよりなることを特徴とする付記３記載の半導体集積回路装置。
【０１０４】
（付記５）
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜とは、同一の構成を有することを特徴とする付記１記載の半導体集積回路装置。
【０１０５】
（付記６）
前記第１および第２の側壁絶縁膜の前記第１および第２の表面は、ＨＦに対して耐性を有する材料により形成されることを特徴とする付記５記載の半導体集積回路装置。
【０１０６】
（付記７）
前記第１および第２のゲート電極の側壁面は、ＣＶＤ酸化膜により覆われており、前記第１の側壁絶縁膜は前記第１のゲート電極上に、前記ＣＶＤ酸化膜を介して形成されており、前記第２の側壁絶縁膜は前記第２のゲート電極上に、前記ＣＶＤ酸化膜を介して形成されていることを特徴とする付記１〜６のうち、いずれか一項記載の半導体集積回路装置。
【０１０７】
（付記８）
前記第１および第２のＳｉＧｅ混晶層の各々は、Ｇｅを原子濃度で２０％を超えて含むことを特徴とする付記１〜７のうち、いずれか一項記載の半導体集積回路装置。
【０１０８】
（付記９）
前記第１および第２のＳｉＧｅ混晶層の各々は、前記シリコン基板表面を超えて形成されたことを特徴とする付記１〜８のうち、いずれか一項記載の半導体集積回路装置。
【０１０９】
（付記１０）
前記第１および第２のＳｉＧｅ混晶層の各々は、少なくとも前記ゲート絶縁膜直下のチャネル領域に面する側の側壁面が、複数の、平坦なファセットにより画成されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体集積回路装置。
【０１１０】
（付記１１）
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、
前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、
前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、
前記ｐチャネルＭＯＳトランジスタは、
第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域と
を含み、
前記第１および第２のＳｉＧｅ混晶層領域の各々は、これに対応する前記第２の側壁絶縁膜の表面に対して自己整合する位置関係に形成されており、
前記第１および第２の側壁絶縁膜の各々は、前記ＨＦに対して耐性を有する材料よりなる下側側壁絶縁膜と、前記下側側壁絶縁膜上に形成されＨＦにより侵食される材料よりなる中間側壁絶縁膜と、前記中間側壁絶縁膜上に形成され、前記ＨＦに対して耐性を有する材料よりなる上側側壁絶縁膜とよりなることを特徴とする半導体集積回路装置。
【０１１１】
（付記１２）
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれの側壁面上に、ＨＦに対して耐性を有する第１の材料により、第１の側壁絶縁膜を形成する工程と、
前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜を自己整合マスクに、ｐ型不純物元素のイオン注入を行い、前記シリコン基板中、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜上に、前記第１の側壁絶縁膜に対してエッチング選択性を有する第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターンと、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を自己整合マスクに、ｎ型不純物元素をイオン注入し、前記第１の素子領域中、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と
前記第１の素子領域を覆うように、また前記第２の素子領域を露出するように、マスク絶縁膜を形成する工程と、
前記マスク絶縁膜を形成する工程の後、前記第１の素子領域を前記マスク絶縁膜で覆った状態で、前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記第２のゲート電極パターンの両側に、前記第１の側壁絶縁膜により隔てられて、第１および第２のトレンチを形成する工程と、
前記第１および第２のトレンチを形成する工程の後、前記第１の素子領域を前記マスク絶縁膜で覆った状態で、前記第１および第２のトレンチ中に、ｐ型ＳｉＧｅ混晶層をエピタキシャル成長させ、前記ｐ型ＳｉＧｅ混晶層領域を形成する工程と、
よりなることを特徴とする半導体集積回路装置の製造方法。
【０１１２】
（付記１３）
前記シリコン基板をエッチングする工程は、前記第１および第２のトレンチの表面を、ＨＦまたは有機アルカリ系のエッチャントにより処理する工程、または等方性ドライエッチングまたは前記ウェット処理とドライエッチングの適宜の組み合わせによる処理工程を含むことを特徴とする付記１２記載の半導体集積回路装置の製造方法。
【０１１３】
（付記１４）
前記第１のゲート電極パターン上の前記第２の側壁絶縁膜は、前記ｐ型ＳｉＧｅ混晶層領域の形成工程の後、前記絶縁膜をエッチバックすることにより、形成されたものであることを特徴とする請求項１２または１３記載の半導体集積回路装置の製造方法。
【０１１４】
（付記１５）
前記第１の素子領域中に前記ｎ型のソース領域およびドレイン領域を形成する工程は、前記ｎ型不純物元素を、第１の加速電圧および第１のドーズ量でイオン注入する工程を含み、
さらに、前記第２の素子領域中に前記ｐ型ソース領域およびドレイン領域を形成する工程と同時に実行される、前記第１の素子領域中に、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１の側壁絶縁膜を自己整合マスクに、前記ｎ型不純物元素を、第２の、前記第１の加速電圧よりも大きい加速電圧で、第２の、前記第１のドーズ量よりも小さいドーズ量でイオン注入する工程を含むことを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【０１１５】
（付記１６）
前記第１の素子領域中において、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜上に、前記第２の側壁絶縁膜を形成する工程は、同時に前記第２の素子領域中において、前記第２のゲート電極パターン上の前記第１の側壁絶縁膜上にも、同時に前記第２の側壁絶縁膜を形成する工程を含み、
前記第２の素子領域中において前記ｐ型のソースおよびドレイン領域を形成する工程は、前記第１の素子領域中において前記ｎ型のソースおよびドレイン領域を形成する工程の後、前記第２のゲート電極パターン上の前記第２の側壁絶縁膜を除去した状態で実行されることを特徴とする付記１２または１３記載の半導体集積回路装置の製造方法。
【０１１６】
（付記１７）
前記第１の素子領域中において、前記第１のゲート電極パターン上の前記第１の側壁絶縁膜上に、前記第２の側壁絶縁膜を形成する工程は、同時に前記第２の素子領域中において、前記第２のゲート電極パターン上の前記第１の側壁絶縁膜上にも、同時に前記第２の側壁絶縁膜を形成する工程を含み、
前記第２の素子領域中において前記ｐ型のソースおよびドレイン領域を形成する工程は、前記第２のゲート電極パターン上に前記第２の側壁絶縁膜を形成する前に実行されることを特徴とする付記１６記載の半導体集積回路装置の製造方法。
【０１１７】
（付記１８）
前記第２の素子領域中において前記ｐ型のソースおよびドレイン領域を形成する工程は、前記ｐ型不純物元素を、第１の加速電圧および第１のドーズ量でイオン注入する工程と、前記ｐ型不純物元素を、第２の、より大きな加速電圧および第２の、より小さなドーズ量でイオン注入する工程とを含むことを特徴とする付記１７記載の半導体集積回路装置の製造方法。
【０１１８】
（付記１９）
前記ＳｉＧｅ混晶層領域の形成工程の後、前記マスク絶縁膜は、ウェットエッチングにより除去されることを特徴とする付記１６〜１８のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１１９】
（付記２０）
さらに、前記第１の素子領域に、前記第１の側壁絶縁膜の形成工程よりも前に、前記第１のゲート電極をマスクにｎ型不純物元素をイオン注入して、前記シリコン基板中、前記第１のゲート電極の両側に、前記第１のゲート電極の縁部に対応して、ｎ型のソースおよびドレインエクステンション領域を形成する工程と、
前記第２の素子領域に、前記第１の側壁絶縁膜の形成工程よりも前に、前記第２のゲート電極をマスクにp型不純物元素をイオン注入して、前記シリコン基板中、前記第２のゲート電極の両側に、前記第2のゲート電極の縁部に対応して、p型のソースおよびドレインエクステンション領域を形成する工程とを含み、前記ｎ型ソースおよびドレインエクステンション領域の形成工程と前記ｐ型ソースおよびドレインエクステンション領域の形成工程とは、同時に実行されることを特徴とする付記１２〜１９のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１２０】
（付記２１）
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと第２のゲート電極パターンのそれぞれの側壁面上に、ＣＶＤ酸化膜を介して、ＨＦに対して耐性を有する第１の材料により、第１の側壁絶縁膜を形成する工程と、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれにおいて、前記第１の側壁絶縁膜上に、前記第１の材料に対してエッチング選択性を示す第２の材料により、第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記１および第２の側壁絶縁膜をマスクに、前記シリコン基板中にｎ型不純物元素をイオン注入し、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と、
前記第２の素子領域中において前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、前記シリコン基板中にｐ型不純物元素をイオン注入し、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれの側壁面上に、前記第１の材料に対してエッチング選択性を示す第３の材料により、第３の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１〜第３の側壁絶縁膜をマスクに、ｎ型不純物元素をさらにイオン注入し、前記ｎ型ソースおよびドレイン領域のそれぞれの下に、第１および第２のｎ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１〜第３の側壁絶縁膜をマスクに、ｐ型不純物元素をさらにイオン注入し、前記ｐ型ソースおよびドレイン領域のそれぞれの下に、第１および第２のｐ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第１および第２の素子領域中において、前記第１および第２のゲート電極の側壁面から、前記第２および第３の側壁絶縁膜を、ＨＦを使ったエッチングにより除去する工程と、
さらに前記第１および第２の素子領域中において、前記第１および第２のゲート電極のそれぞれに、ＨＦに耐性を有する第４の側壁絶縁膜を形成する工程と、
前記第２の素子領域において、前記第２のゲート電極、および前記第２のゲート電極上の前記第１および第４の側壁絶縁膜をマスクに、前記シリコン基板をエッチングし、前記第２のゲート電極の両側に、第１および第２のトレンチを形成する工程と、
前記第２の素子領域において、前記第１および第２のトレンチをｐ型ＳｉＧｅ混晶層のエピタキシャル成長により充填する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【０１２１】
（付記２２）
素子分離構造により、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成された、第１のゲート電極パターンを有するｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成された、第２のゲート電極パターンを有するｐチャネルＭＯＳトランジスタとよりなり、前記ｐチャネルＭＯＳトランジスタにおいては、前記第２のゲート電極パターン直下のチャネル領域の両側に、前記シリコン基板に対してエピタキシャルに形成されたｐ型ＳｉＧｅ混晶層領域を含む半導体集積回路装置の製造方法であって、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと第２のゲート電極パターンのそれぞれの側壁面上に、第１の材料により、第１の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記１の側壁絶縁膜をマスクに、前記シリコン基板中にｎ型不純物元素をイオン注入し、前記第１のゲート電極パターンの両側にｎ型のソースおよびドレイン領域を形成する工程と、
前記第２の素子領域中において前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１の側壁絶縁膜をマスクに、前記シリコン基板中にｐ型不純物元素をイオン注入し、前記第２のゲート電極パターンの両側にｐ型のソースおよびドレイン領域を形成する工程と、
前記第１および第２の素子領域中において、前記第１のゲート電極パターンと前記第２のゲート電極パターンのそれぞれにおいて、前記第１の側壁絶縁膜上に、第２の側壁絶縁膜を形成する工程と、
前記第１の素子領域中において、前記第１のゲート電極パターン、および前記第１のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、ｎ型不純物元素をさらにイオン注入し、前記ｎ型ソースおよびドレイン領域のそれぞれの下に、より不純物濃度の低い第１および第２のｎ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第２の素子領域中において、前記第２のゲート電極パターン、および前記第２のゲート電極パターン上の前記第１および第２の側壁絶縁膜をマスクに、ｐ型不純物元素をさらにイオン注入し、前記ｐ型ソースおよびドレイン領域のそれぞれの下に、より不純物濃度の低い第１および第２のｐ型バッファ拡散領域を、相互に離間して形成する工程と、
前記第１および第２の素子領域中において、前記第１および第２のゲート電極の側壁面から、前記第１および第２の側壁絶縁膜を、エッチングにより除去する工程と、
さらに前記第１および第２の素子領域中において、前記第１および第２のゲート電極のそれぞれに、ＨＦに耐性を有する第３の側壁絶縁膜を形成する工程と、
前記第２の素子領域において、前記第２のゲート電極、および前記第２のゲート電極上の前記第３の側壁絶縁膜をマスクに、前記シリコン基板をエッチングし、前記第２のゲート電極の両側に、第１および第２のトレンチを形成する工程と、
前記第２の素子領域において、前記第１および第２のトレンチをｐ型ＳｉＧｅ混晶層のエピタキシャル成長により充填する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【０１２２】
（付記２３）
前記第２のゲート電極の各々の側壁面上には、前記側壁面に対向する前記第２の側壁絶縁膜との間に酸化膜が、前記側壁絶縁膜の底部において、前記側壁絶縁膜と前記シリコン基板との間をも延在するように、第１の端部から第２の端部まで連続的に形成されており、
前記酸化膜の前記第１の端部は、前記第２のゲート電極と前記第２の側壁酸化膜間において、前記第２のゲート電極の上面から後退した位置に形成されており、前記酸化膜の前記第２の端部は、前記第２の側壁絶縁膜の側壁面から後退した位置に形成されており、
前記第２のゲート電極と前記第２の側壁絶縁膜との間には、前記第２のゲート電極の上面から前記酸化膜の前記第１の端面までの間に、ＨＦに対して耐性を有する材料よりなる第１の膜領域が形成されており、
前記シリコン基板と前記第２の側壁絶縁膜との間には、前記第２の側壁絶縁膜の側壁面から前記酸化膜の前記第２の端面までの間に、ＨＦに対して耐性を有する材料よりなる第２の膜領域が形成されていることを特徴とする付記１〜１１のうち、いずれか一項記載の半導体集積回路装置。
【０１２３】
（付記２４）
前記第１の端面は、前記第２のゲート電極の上面から、前記ＳｉＧｅ混晶層領域の、前記シリコン基板表面から測った深さに対応する距離を越えて後退していることを特徴とする付記２３記載の半導体集積回路装置。
【０１２４】
（付記２５）
前記第１の端面は、前記第２のゲート電極の上面から２０〜３０ｎｍの距離だけ後退していることを特徴とする付記２３または２４記載の半導体集積回路装置。
【０１２５】
（付記２６）
前記ＨＦに対して耐性を有する材料は、ＳｉＮまたはＳｉＯＮであることを特徴とする付記２３〜２５のうち、いずれか一項記載の半導体集積回路装置。
【０１２６】
（付記２７）
前記第１および第２の側壁絶縁膜を形成する工程は、前記第１および第２の側壁絶縁膜を形成する前に、前記第１および第２のゲート電極表面に酸化膜を、前記酸化膜が前記第１および第２のゲート電極のそれぞれの側壁面および、前記第１および第２のゲート電極形成されているシリコン基板の表面部分を連続して覆うように形成する工程を含み、
前記第１および第２の側壁絶縁膜の形成の後、前記酸化膜をＨＦ中にてウェットエッチングし、前記第１のゲート電極において、前記第１のゲート電極の側壁面と前記第１の素側壁絶縁膜との間、および前記第１の側壁絶縁膜とその下のシリコン基板と部分との間に第１のスリットを、また前記第２のゲート電極において、前記第２のゲート電極の側壁面と前記第２の素側壁絶縁膜との間、および前記第２の側壁絶縁膜とその下のシリコン基板と部分との間に第２のスリットを、形成する工程と、
前記第１および第２のスリットを、ＨＦに耐性を有する絶縁膜により充填する工程とを含むことを特徴とする請求項１２〜２２のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【０１２７】
（付記２８）
前記第１および第２のスリットを充填する工程は、ＣＶＤ法または原子層ＣＶＤ法により実行されることを特徴とする付記２７記載の半導体集積回路装置の製造方法。
【図面の簡単な説明】
【０１２８】
【図１】ＳｉＧｅ圧縮応力によるｐチャネルＭＯＳトランジスタの動作速度向上の原理を説明する図である。
【図２】（Ａ）〜（Ｃ）は、本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図３】（Ｄ）〜（Ｆ）は、本発明の第１実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図４】本発明実施例による半導体集積回路装置を構成するｐチャネルＭＯＳトランジスタを示す図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図６】（Ｄ）〜（Ｆ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図７】（Ａ）〜（Ｃ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図８】（Ｄ）〜（Ｆ）は、本発明の第３実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図９】（Ａ）〜（Ｃ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図１０】（Ｄ）〜（Ｆ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図１１】（Ｇ）〜（Ｉ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図１２】（Ａ）〜（Ｃ）は、本発明の第５実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図１３】（Ｄ）〜（Ｆ）は、本発明の第５実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図１４】（Ｇ）〜（Ｈ）は、本発明の第５実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図１５】本発明の第６実施例の課題を説明する図である。
【図１６】本発明第６実施例の原理を示す図である。
【図１７】（Ａ）〜（Ｄ）は、図１６の構造を形成する工程を示す図である。
【図１８】本発明第６実施例の工程の別の例を示す図である。
【図１９】本発明第６実施例により得られる構造の例を、トレンチ形成工程前の状態について示す図である。
【符号の説明】
【０１２９】
１１    シリコン基板
１１Ａ，１１Ｂ    素子領域
１１Ｉ    素子分離領域
１１ＳＮ，１１ＤＮ    ｎ型ソース／ドレイン領域
１１ＳＮｂ，１１ＤＮｂ    ｎ-型バッファソース／ドレイン領域
１１ＳＰ，１１ＤＰ    ｐ型ソース／ドレイン領域
１１ＳＰｂ，１１ＤＰｂ    ｐ-型バッファソース／ドレイン領域
１１ＴＡ，１１ＴＢ    トレンチ
１１ａＮ，１１ｂＮ    ｎ型ソース／ドレインエクステンション領域
１１ａＰ，１１ｂＰ    ｐ型ソース／ドレインエクステンション領域
１２    ゲート絶縁膜
１３Ｎ    ｎ型ポリシリコンゲート電極
１３Ｐ    ｐ型ポリシリコンゲート電極
１３Ｏ    ＣＶＤ酸化膜
１３Ｏ，１３Ｏｉ    側壁酸化膜
１３ＷＮ，１３ＷＮｉ    側壁窒化膜
１３Ｗｎ    窒化膜充填領域
１４    シリコン酸化膜
１４Ａ，１４Ｂ    ｐ型ＳｉＧｅ混晶層
１４Ｃ    ｐ型多結晶ＳｉＧｅ層
１４Ｗ    側壁酸化膜
１６    シリサイド層
【図１】
2006196549.tif 000003
【図２】
2006196549.tif 000004
【図３】
2006196549.tif 000005
【図４】
2006196549.tif 000006
【図５】
2006196549.tif 000007
【図６】
2006196549.tif 000008
【図７】
2006196549.tif 000009
【図８】
2006196549.tif 000010
【図９】
2006196549.tif 000011
【図１０】
2006196549.tif 000012
【図１１】
2006196549.tif 000013
【図１２】
2006196549.tif 000014
【図１３】
2006196549.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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