(57)【要約】【課題】  半導体層表面の凝集Ｉｎ粒子に起因する電気的特性の低下を防止することが可能な化合物半導体デバイスの製造方法を提供する。【解決手段】  表面に凝集Ｉｎ粒子１０３が点在するＩｎＧａＡｓエピタキシャル層上にプラズマＳｉＯ2膜１０２を形成し、所定の領域のプラズマＳｉＯ2膜１０２を除去し、除去により露出したＩｎＧａＡｓエピタキシャル層１０１に酸素プラズマによるアッシングを施して表面の凝集Ｉｎ粒子１０３を強制的に酸化させ、アッシングが施されたＩｎＧａＡｓエピタキシャル層１０１に例えば１分間以上の期間ＨＣＬ溶液によるウェットエッチングを施して表面の酸化した凝集Ｉｎ粒子１０３を除去し、下部電極となるＴｉ／Ｐｔ／Ａｕ層１０５を形成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
Ｉｎを含む半導体層に表面処理を施し、前記半導体層表面に凝集したＩｎを除去する除去工程を含む
ことを特徴とする化合物半導体デバイスの製造方法。
【請求項２】
前記除去工程では、塩酸溶液を用いてＩｎを除去する
ことを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
【請求項３】
前記除去工程では、酸素プラズマ雰囲気でのアッシング処理と塩酸溶液とを用いてＩｎを除去する
ことを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
【請求項４】
前記半導体層は、ヘテロ接合型電界効果型トランジスタのコンタクト層である
ことを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
【請求項５】
前記半導体層は、ヘテロ接合型バイポーラトランジスタのコンタクト層である
ことを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体デバイスの製造方法に関し、特にヘテロ接合エピタキシャル基板を用いた電界効果型トランジスタ(以下、ＦＥＴと呼ぶ)、バイポーラトランジスタ（以下ＨＢＴと呼ぶ）及び容量素子の製造方法に関するものである。
【背景技術】
【０００２】
従来から、ＩｎＧａＡｓ層は、特にその物理的特徴により高温アニールを必要としないノンアロイオーミックを可能とすることから化合物半導体デバイスに広く用いられている。例えば、ＦＥＴ及びＨＢＴ等のオーミック電極が形成されるオーミックコンタクト層、あるいは下部電極が形成される容量素子の半導体層としてＩｎＧａＡｓ層は用いられており、これらの場合にはＩｎＧａＡｓ層上にメタルが蒸着等で被着形成される（例えば、特許文献１参照）。このようなＩｎＧａＡｓ層を用いた化合物半導体デバイスの製造工程においては、一般的に、ＩｎＧａＡｓ層上にメタルを被着させる前に、ＩｎＧａＡｓ層上の酸化物除去を目的とした酸系エッチャントを用いた前処理が行われる。
【特許文献１】特開平４−２９１９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ＩｎＧａＡｓ層表面には、Ｉｎが凝集して形成された凝集Ｉｎ粒子及びその酸化物（以下、凝集Ｉｎ粒子等という）が点在している。よって、ＩｎＧａＡｓ層を用いたＦＥＴあるいはＨＢＴの製造工程において、ＩｎＧａＡｓ層上にオーミック電極を形成した後に３００℃以上のプロセス温度が加わると、複数の凝集Ｉｎ粒子等同士が集まり、ミクロンサイズの高さの凹凸がＩｎＧａＡｓ層表面に形成される。その結果、コンタクト不良の問題、電極形成不良や絶縁不良の問題等が引き起こされる。また、ＩｎＧａＡｓ層を用いた容量素子の製造工程において、凝集Ｉｎ粒子等が点在するＩｎＧａＡｓ層上に下部電極を形成すると、ショートという問題等が引き起こされる。この対策としてＩｎＧａＡｓ層上にメタルを被着形成する前に、凝集Ｉｎ粒子等を除去することが考えられるが、これに関する処理についての報告はこれまでされていない。
【０００４】
本発明は上記の課題を解決するためになされたもので、半導体層表面の凝集Ｉｎ粒子に起因する電気的特性の低下を防止することが可能な化合物半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の化合物半導体デバイスの製造方法は、Ｉｎを含む半導体層に表面処理を施し、前記半導体層表面に凝集したＩｎを除去する除去工程を含むことを特徴とする。ここで、前記除去工程では、塩酸溶液を用いてＩｎを除去してもよいし。また、前記半導体層は、ヘテロ接合型電界効果型トランジスタのコンタクト層であってもよいし、前記半導体層は、ヘテロ接合型バイポーラトランジスタのコンタクト層であってもよい。
【０００６】
これにより、Ｉｎを含む半導体層表面に点在する凝集Ｉｎ粒子が除去されるので、凝集Ｉｎ粒子に起因する電気的特性の低下を防止することができる。具体的には、ＦＥＴ及びＨＢＴの製造工程におけるメタル被着形成後に３００℃以上の高い温度が加わったとしても、Ｉｎ凝集粒子の凝集は抑えられ、コンタクト層表面にミクロンサイズの高さの凹凸が発生しないので、３００℃以上の高温度印加による電極不良が回避される。また、半導体層表面には凝集Ｉｎ粒子が存在しないので、半導体層上に下部電極を形成した後の容量不良等が回避される。
【０００７】
また、前記除去工程では、酸素プラズマ雰囲気でのアッシング処理と塩酸溶液とを用いてＩｎを除去してもよい。
【０００８】
これにより、凝集Ｉｎ粒子は強制的に酸化されてからＨＣＬ溶液で処理されるので、凝集Ｉｎ粒子の除去効果が高まり、半導体層表面の凝集Ｉｎ粒子に起因する電気的特性の低下を高い確率で防止することができる。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、ＦＥＴやＨＢＴのオーミック電極や容量素子の下部電極等を半導体層上に形成するために行われるメタル被着形成の工程において、ＨＣＬ溶液によるエッチング処理、又は酸素プラズマアッシング処理とＨＣＬ溶液によるエッチング処理との併用により、半導体層上の凝集Ｉｎ粒子を除去する。よって、その後の製造工程において３００℃以上の高温度が印加されたとしても、凝集Ｉｎ粒子の更なる凝集が進行しないので、良好なＦＥＴ及びＨＢＴのオーミック電極を形成することが可能となる。また、半導体層上に凝集Ｉｎ粒子が存在しないので、良好な容量素子の下部電極を形成することが可能となる。その結果、高品質な電極を用いて形成されたＦＥＴ、ＨＢＴ及び容量素子を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態における化合物半導体デバイスの製造方法について、図面を参照しながら詳細に説明する。
【００１１】
図１は、本実施の形態における容量素子の構造を示す断面図である。
容量素子は、ＩｎＧａＡｓエピタキシャル層１０１と、ＩｎＧａＡｓエピタキシャル層１０１上に形成され、電極形成における蒸着リフトオフにおいてスペーサーとなるプラズマＳｉＯ2膜１０２と、ＩｎＧａＡｓエピタキシャル層１０１上に形成され、容量素子の下部電極となるＴｉ／Ｐｔ／Ａｕ層１０５と、層間絶縁膜となるＳｉＯ2膜１０６と、Ｔｉ／Ｐｔ／Ａｕ層１０５上に形成され、誘電体膜となるＳｉＮ膜１０７と、ＳｉＮ膜１０７上に形成され、上部電極となるＡｕメッキ層１０８とから構成される。
【００１２】
次に、図１で示された構造を有する容量素子の製造方法の一例について説明する。
図２は、容量素子の製造方法を説明するための断面図である。
【００１３】
まず、図２（ａ）に示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いてＩｎＧａＡｓエピタキシャル層１０１全面に絶縁膜であるＳｉＯ2膜を成膜し、例えば厚さ４００ｎｍのプラズマＳｉＯ2膜１０２を形成する。このとき、ＩｎＧａＡｓエピタキシャル層１０１の表面には凝集Ｉｎ粒子１０３が全面にわたって点在している。
【００１４】
次に、図２（ｂ）に示すように、フォトレジストマスク１０４及びＨＦ：ＣＨ4Ｆ混合溶液を用いてプラズマＳｉＯ2膜１０２にウェットエッチングを施し、所定の領域のプラズマＳｉＯ2膜１０２を除去する。
【００１５】
次に、図２（ｃ）に示すように、エッチングにより露出したＩｎＧａＡｓエピタキシャル層１０１全面に酸素プラズマによるアッシングを施し、ＩｎＧａＡｓエピタキシャル層１０１表面の凝集Ｉｎ粒子１０３を強制的に酸化させる。
【００１６】
次に、図２（ｄ）に示すように、アッシングが施されたＩｎＧａＡｓエピタキシャル層１０１全面に所定の期間、例えば１分間以上の期間ＨＣＬ溶液によるウェットエッチングを施し、ＩｎＧａＡｓエピタキシャル層１０１表面の酸化した凝集Ｉｎ粒子１０３を除去する。
【００１７】
次に、図３（ａ）に示すように、フォトレジストマスク及び蒸着法を用いて下部電極材料となるＴｉ／Ｐｔ／ＡｕをＩｎＧａＡｓエピタキシャル層１０１上に堆積し、蒸着メタルをリフトオフすることで、容量素子の下部電極となるＴｉ／Ｐｔ／Ａｕ層１０５を形成する。
【００１８】
次に、プラズマＣＶＤ法を用いてＩｎＧａＡｓエピタキシャル層１０１全面に絶縁膜であるＳｉＯ2膜を成膜し、層間絶縁膜となる例えば厚さ３００ｎｍのプラズマＳｉＯ2膜１０６を形成する。その後、図３（ｂ）に示すように、フォトレジストマスクを用いてプラズマＳｉＯ2膜１０６にドライエッチングを施し、上部電極、下部電極及び誘電体膜が形成される領域である容量構造領域のプラズマＳｉＯ2膜１０６を除去する。
【００１９】
次に、図３（ｃ）に示すように、プラズマＣＶＤ法を用いてＩｎＧａＡｓエピタキシャル層１０１全面に誘電体膜であるＳｉＮ膜を成膜し、誘電体膜となる例えば厚さ２００ｎｍのプラズマＳｉＮ膜１０７を形成する。
【００２０】
次に、図３（ｄ）に示すように、容量構造領域以外の領域上にフォトレジストマスクを形成し、これをマスクにＡｕメッキを行い、容量素子の上部電極となるＡｕメッキ層１０８を形成する。
【００２１】
以上のように本実施の形態の容量素子の製造方法によれば、ＩｎＧａＡｓエピタキシャル層１０１上に下部電極を形成する前に、ＩｎＧａＡｓエピタキシャル層１０１全面にＨＣＬ溶液で所定の期間、例えば１分間以上の期間エッチングを施す。よって、下部電極形成前にＩｎＧａＡｓエピタキシャル層表面に点在する凝集Ｉｎ粒子が除去されるので、容量ショートによる不良等が起こらない。すなわち、半導体層表面の凝集Ｉｎ粒子に起因する電気的特性の低下を防止することが可能な容量素子の製造方法を実現することができる。
【００２２】
また、本実施の形態の容量素子の製造方法によれば、酸素プラズマアッシングとＨＣＬ溶液を用いたエッチングとを併用してＩｎＧａＡｓエピタキシャル層１０１表面に点在する凝集Ｉｎ粒子を除去する。よって、凝集Ｉｎ粒子は強制的に酸化させられた後にＨＣＬ溶液で除去されるので、凝集Ｉｎ粒子の除去効果が高まり、半導体層表面の凝集Ｉｎ粒子に起因する電気的特性の低下を高い確率で防止することが可能な容量素子の製造方法を実現することができる。
【００２３】
以上、本発明に係る化合物半導体デバイスの製造方法について実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。
【００２４】
例えば、上記実施の形態では、化合物半導体デバイスとして容量素子を例示し、その製造方法について述べたが、Ｉｎを含む半導体層を有する化合物半導体デバイスであればこれに限られない。すなわち、化合物半導体デバイスは、Ｉｎを含むコンタクト層と、電子を供給するキャリア供給層と、活性層とを備えたＦＥＴであってもよい。この場合、ソース電極及びドレイン電極の形成工程において、コンタクト層上にオーミック電極を形成する前に、アッシングを施して表面の凝集Ｉｎ粒子を強制的に酸化させた後、ＨＣＬ溶液によるウェットエッチングを施して表面上の酸化した凝集Ｉｎ粒子を除去する。また、化合物半導体デバイスは、Ｉｎを含むコンタクト層と、コレクタ層と、コレクタ層上に形成されたベース層と、ベース層上に形成されたエミッタ層とを備えたＨＢＴであってもよい。この場合、ベース電極及びエミッタ電極の形成工程において、コンタクト層上にオーミック電極を形成する前に、アッシングを施して表面の凝集Ｉｎ粒子を強制的に酸化させた後、ＨＣＬ溶液によるウェットエッチングを施して表面上の酸化した凝集Ｉｎ粒子を除去する。
【００２５】
これによって、Ｉｎを含むコンタクト層上にオーミック電極を形成した後に３００℃以上のアニール工程が加わった場合でも、凝集が加速されて複数の凝集Ｉｎ粒子等同士が集まってミクロンサイズの高さの凹凸がコンタクト層表面に形成されないので、コンタクト不良、電極形成不良や絶縁不良等が少なくなる。すなわち、コンタクト層表面の凝集Ｉｎ粒子に起因する電気的特性の低下を防止することが可能なＦＥＴ及びＨＢＴの製造方法を実現することができる。
【産業上の利用可能性】
【００２６】
本発明は、化合物半導体デバイスの製造方法に利用でき、特にＩｎを含む半導体層を用いた容量素子、ＦＥＴ及びＨＢＴ等の化合物半導体デバイスの製造方法等に利用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態に係る容量素子の構造を示す断面図である。
【図２】同実施の形態の容量素子の製造方法を説明するための断面図である。
【図３】同実施の形態の容量素子の製造方法を説明するための断面図である。
【符号の説明】
【００２８】
１０１    ＩｎＧａＡｓエピタキシャル層
１０２、１０６    プラズマＳｉＯ2膜
１０３    凝集Ｉｎ粒子
１０４    フォトレジストマスク
１０５    Ｔｉ／Ｐｔ／Ａｕ層（下部電極）
１０７    プラズマＳｉＮ膜（誘電体膜）
１０８    Ａｕメッキ層（上部電極）
【図１】
2006196670.tif 000003
【図２】
2006196670.tif 000004
【図３】
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