(57)【要約】【課題】共通ソースラインを除去し、２つのメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有して、チップサイズを減らす不揮発性メモリ装置ならびにそのプログラム方法および読取り方法を提供する。【解決手段】複数のメモリブロックを含んでなる不揮発性メモリ装置において、複数のメモリブロックは、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有して構成される。【選択図】図３
2006196150.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックと、
前記複数のメモリブロックについて、２つのメモリブロックごとに共有させて設けられた、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタと
を備えてなる不揮発性メモリ装置。
【請求項２】
請求項１に記載の不揮発性メモリ装置において、
前記２つのメモリブロックのうち、第１メモリブロックは第１ビットラインに、第２メモリブロックは第２ビットラインにそれぞれ接続されるが、前記第１メモリブロックのプログラム／読取り動作の際には、前記第２メモリブロックの前記第２ビットラインを共通ソースラインとして使用し、前記第２メモリブロックのプログラム／読取り動作の際には、前記第１メモリブロックの前記第１ビットラインを共通ソースラインとして使用する
ことを特徴とする不揮発性メモリ装置。
【請求項３】
請求項２に記載の不揮発性メモリ装置において、
前記第１メモリブロックのプログラム／読取りを行おうとする場合には、前記第２メモリブロックの前記第２ビットラインに接地電圧を印加して前記第２ビットラインを共通ソースラインとして使用し、前記第２メモリブロックのプログラム／読取りを行おうとする場合には、前記第１メモリブロックの前記第１ビットラインに接地電圧を印加して前記第１ビットラインを共通ソースラインとして使用する
ことを特徴とする不揮発性メモリ装置。
【請求項４】
請求項２に記載の不揮発性メモリ装置において、
前記第１メモリブロックまたは前記第２メモリブロックのプログラムを行おうとする場合には、前記ソース選択ラインに接地電圧を印加し、前記第１メモリブロックまたは前記第２メモリブロックの読取りを行おうとする場合には、前記ソース選択ラインに４．５Ｖの電圧を印加する
ことを特徴とする不揮発性メモリ装置。
【請求項５】
請求項２に記載の不揮発性メモリ装置において、
前記第１メモリブロックおよび前記第２メモリブロックは、それぞれ複数のワードラインとドレイン選択ラインを含み、前記第１メモリブロックのプログラムを行おうとする場合には、前記第２メモリブロックの各ワードラインとドレイン選択ラインに接地電圧を印加し、前記第２メモリブロックのプログラムを行おうとする場合には、前記第１メモリブロックの各ワードラインとドレイン選択ラインに接地電圧を印加する
ことを特徴とする不揮発性メモリ装置。
【請求項６】
請求項５に記載の不揮発性メモリ装置において、
前記第１メモリブロックの読取りを行おうとする場合には、前記第２メモリブロックの前記各ワードラインと前記ドレイン選択ラインに４．５Ｖの電圧を印加し、前記第２メモリブロックの読取りを行おうとする場合には、前記第１メモリブロックの前記各ワードラインと前記ドレイン選択ラインに４．５Ｖの電圧を印加する
ことを特徴とする不揮発性メモリ装置。
【請求項７】
複数のメモリブロックを含む不揮発性メモリ装置において、
前記複数のメモリブロックが、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する段階と、
前記２つのメモリブロックのうち、第１メモリブロックを第１ビットラインに、第２メモリブロックを第２ビットラインにそれぞれ連結させる段階と、
前記第２メモリブロックの前記第２ビットラインを共通ソースラインとして用いて前記第１メモリブロックのプログラム／読取りを行い、あるいは前記第１メモリブロックの前記第１ビットラインを共通ソースラインとして用いて前記第２メモリブロックのプログラム／読取りを行う段階と
を含んでなる不揮発性メモリ装置のプログラム／読取り方法。
【請求項８】
請求項７に記載の不揮発性メモリ装置のプログラム／読取り方法において、
前記プログラム／読取りを行う段階は、前記第１ビットラインまたは前記第２ビットラインに接地電圧を印加して、接地電圧の印加されたビットラインを前記共通ソースラインとして使用する
ことを特徴とする不揮発性メモリ装置のプログラム／読取り方法。
【請求項９】
請求項７に記載の不揮発性メモリ装置のプログラム／読取り方法において、
前記プログラム／読取り段階は、前記第１メモリブロックまたは前記第２メモリブロックのプログラムを行おうとする場合には、前記ソース選択ラインに接地電圧を印加し、前記第１メモリブロックまたは前記第２メモリブロックの読取りを行おうとする場合には、前記ソース選択ラインに４．５Ｖの電圧を印加する
ことを特徴とする不揮発性メモリ装置のプログラム／読取り方法。
【請求項１０】
複数のメモリブロックと、
前記複数のメモリブロックについて、２つのメモリブロックごとに共有させて設けられた、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタと
を備えてなり、
前記２つのメモリブロックのうち、第１メモリブロックは第１ビットラインおよび第２ビットラインに、第２メモリブロックは第３ビットラインおよび第４ビットラインにそれぞれ接続され、前記第１ビットラインおよび前記第２ビットラインは第１金属で、前記第３ビットラインおよび第４ビットラインは第２金属でそれぞれ形成されてなる
不揮発性メモリ装置。
【請求項１１】
請求項１０に記載の不揮発性メモリ装置において、
前記第１金属で形成された前記第１ビットラインと前記第２ビットラインとの間には、前記第２金属で形成された第３ビットラインが挿入され、前記第２金属で形成された前記第３ビットラインと前記第４ビットラインとの間には、前記第１金属で形成された前記第２ビットラインが挿入される
ことを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリ装置に関し、特に、２つのメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを互いに共有するＮＡＮＤ型フラッシュメモリ装置に関する。
【背景技術】
【０００２】
電気的に消去およびプログラム（記憶させる内容の書込み）が可能な不揮発性メモリ装置の一つであるＮＡＮＤ型フラッシュメモリ装置のメモリセルは、ノートブック、ＰＤＡ(Personal Digital Assistants)、セルラ電話などの携帯電話機、コンピュータバイオス（ＢＩＯＳ）、プリンタ、ＵＳＢ(Universal Serial Bus)ドライバなどに使用される半導体素子である。フラッシュメモリセルは、電気的にプログラム／消去が可能な素子であって、約１０ｎｍの薄い酸化膜（以下、「トンネル酸化膜」）へ強い電界によって電子が移動しながらセルのしきい値電圧を変化させてプログラム／消去機能を行う。
【０００３】
図１ａは、従来のＮＡＮＤ型フラッシュメモリ装置を示し、図１ｂは、図１ａのＮＡＮＤ型フラッシュメモリ装置のプログラム／読取り動作時の電圧条件を示す。
【０００４】
図１ａを参照すると、一つのメモリブロックでは、１本のドレイン選択ラインＤＳＬを介して電圧の印加を受けるドレイン選択トランジスタＤＳＴと１本のソース選択ラインＳＳＬを介して電圧の印加を受けるソース選択トランジスタＳＳＴとが複数の直列連結されたメモリセルＭＣの両端に接続され、ソース選択トランジスタＳＳＴが共通ソースラインＣＳＬに接続されている。
【０００５】
以下、図１ａおよび図１ｂを参照しながらプログラム／読取り動作の電圧条件を説明する。
【０００６】
プログラムしようとする選択ビットラインＢＬ１には、図１ｂに示すように、０Ｖが印加され、ドレイン選択トランジスタＤＳＴのゲートにはドレイン選択ラインＤＳＬを介して電圧電圧ＶＣＣが印加される。こうなると、プログラムの行われるビットラインＢＬ１に接続されたセルのチャネルが常時開くことになり、チャネルの電圧は０Ｖを保つ。このような状態でプログラムしようとするセルに選択ワードラインＷＬを介してプログラム電圧Ｖｐｇｍが印加されると、トンネル酸化膜に高い電圧がかかるので、プログラム動作が行われる。
【０００７】
ところが、プログラムしない非選択ビットラインＢＬ２には、ドレイン選択トランジスタＤＳＴのゲートに印加される電圧と同一の電源電圧ＶＣＣが印加されるので、もしメモリセルのチャネル電圧がＶＣＣ−Ｖｔ（ＤＳＴのＶｔ）以上上昇すると、ドレイン選択トランジスタＤＳＴがターンオフされるので、チャネルの電圧が上昇する。したがって、プログラムしようとするメモリセルと同一のワードラインにあるメモリセルであっても、チャネル電圧の上昇によって、トンネル酸化膜に印加される電圧の量は小さくなるので、プログラム動作が発生しなくなる。
【０００８】
次に、読取り動作について説明する。ドレイン選択トランジスタＤＳＴのゲートには、ドレイン選択ラインＤＳＬを介して４．５Ｖの電圧が印加され、ソース選択トランジスタＳＳＴのゲートには、ソース選択ラインＳＳＬを介して４．５Ｖの電圧が印加され、共通ソースラインＣＳＬには、０Ｖの電圧が印加される。読取り動作の行われる選択ビットラインには、１Ｖの電圧が印加され、非選択ビットラインには、０Ｖの電圧が印加される。すると、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴは、常にターンオンされ、読み取ろうとするセルの状態に応じて電流が流れあるいは流れなくなる。
【０００９】
上述したように、一つのメモリブロックには、１本のドレイン選択ラインＤＳＬを介して電圧の印加を受けるドレイン選択トランジスタＤＳＴと、１本のソース選択ラインＳＳＬを介して電圧の印加を受けるソース選択トランジスタＳＳＴとがそれぞれ設置され、ソース選択トランジスタＳＳＴが共通ソースラインＣＳＬに接続されているため、チップサイズが大きい。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、共通ソースラインを除去し、２本のメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有してチップサイズを減らした不揮発性メモリ装置およびそのプログラム／読取り方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明の好適な実施例に係る不揮発性メモリ装置は、複数のメモリブロックを含むが、前記複数のメモリブロックは、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する。
【００１２】
また、上記目的を達成するために、この発明の好適な他の実施例に係る複数のメモリブロックを含む不揮発性メモリ装置のプログラム／読取り方法は、前記複数のメモリブロックが、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有する段階と、前記２つのメモリブロックのうち、第１メモリブロックを第１ビットラインに、第２メモリブロックを第２ビットラインに連結させる段階と、前記第２メモリブロックの前記第２ビットラインを共通ソースラインとして用いて前記第１メモリブロックのプログラム／読取りを行い、あるいは前記第１メモリブロックの前記第１ビットラインを共通ソースラインとして用いて前記第２メモリブロックのプログラム／読取りを行う段階とを含む。
【００１３】
また、上記目的を達成するために、この発明の好適な別の実施例に係る不揮発性メモリ装置は、複数のメモリブロックを含み、前記複数のメモリブロックは、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有し、前記２つのメモリブロックのうち、第１メモリブロックは第１ビットラインおよび第２ビットラインに、第２メモリブロックは第３ビットラインおよび第４ビットラインにそれぞれ接続され、前記第１ビットラインおよび第２ビットラインは第１金属で、前記第３および第４ビットラインは第２金属でそれぞれ形成される。
【００１４】
また、この発明は、第１メモリブロックと第２メモリブロックのビットラインを分離し、第１メモリブロックのプログラム／読取り動作の際には第２メモリブロックのビットラインを共通ソースラインとして用い、第２メモリブロックのプログラム／読取り動作の際には第１メモリブロックのビットラインを共通ソースラインとして用いて、従来の共通ソースラインを除去し、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを２つのメモリブロックが互いに共有する不揮発性メモリ装置を提供する。
【発明の効果】
【００１５】
上述したように、この発明によれば、従来の共通ソースラインＣＳＬが不要であり、かつソース選択トランジスタを２つのメモリブロックが共有することにより、チップサイズを減らすことができる。これにより、ネットダイ(net die)数が増加して製品コストを減らすことができるという利点がある。
【００１６】
また、従来の同種メモリ装置では、共通ソースラインをポリシリコンで実現したが、この発明では、共通ソースラインをなくし、その代わりにビットラインを共通ソースラインとして動作するように実現することにより、抵抗による読取り動作のノイズが減少して、従来より一層安定的に読取り動作を行うことができるという利点もある。
【発明を実施するための最良の形態】
【００１７】
以下に、添付図面を参照しながら、この発明の好適な実施例について詳細に説明する。
【００１８】
図２ａは、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置を示し、図２ｂは、図２ａのＮＡＮＤ型フラッシュメモリ装置のプログラム／読取り動作時の電圧条件を示す。
【００１９】
図２ａを参照すると、ＮＡＮＤ型フラッシュメモリ装置は、第１メモリブロック２ｎと第２メモリブロック２ｎ＋１を含み、第１メモリブロック２ｎと第２メモリブロック２ｎ＋１は、ソース選択ラインＳＳＬを介して電圧の印加を受けるソース選択トランジスタＳＳＴを互いに共有する。
【００２０】
ここで、第１メモリブロック２ｎは、ドレイン選択トランジスタＤＳＴ１と複数のメモリセルＭＣ１を含むが、ドレイン選択トランジスタＤＳＴ１は、第１ドレイン選択ラインＤＳＬ１を介して電圧の印加を受け、一方の端子はビットラインＢＬｎ＿０、ＢＬｎ＋１＿０にそれぞれ接続される。第２メモリブロック２ｎ＋１は、ドレイン選択トランジスタＤＳＴ２と複数のメモリセルＭＣ２を含むが、ドレイン選択トランジスタＤＳＴ２は、第２ドレイン選択ラインＤＳＬ２を介して電圧の印加を受け、一方の端子はビットラインＢＬｎ＿１、ＢＬｎ＋１＿１にそれぞれ接続される。
【００２１】
まず、プログラム動作について説明する。第１メモリブロック２ｎをプログラムしようとする場合には、第２メモリブロック２ｎ＋１のビットラインＢＬｎ＿１、ＢＬｎ＋１＿１が従来の共通ソースラインＣＳＬとして作用し、第２メモリブロック２ｎ＋１をプログラムしょうとする場合には、第１メモリブロック２ｎのビットラインＢＬｎ＿０、ＢＬｎ＋１＿０が従来の共通ソースラインＣＣＬとして作用する。例えば、第１メモリブロック２ｎをプログラムしようとする場合に、プログラムしようとするビットラインがＢＬｎ＿０であれば、第２メモリブロック（２ｎ＋１）のビットラインＢＬｎ＿１、ＢＬｎ＋１＿１には、従来の共通ソースラインＣＳＬとして機能するために０Ｖまたは電源電圧ＶＣＣが印加される。ここで、従来のプログラム条件では、共通ソースラインＣＳＬに０Ｖではなく電源電圧ＶＣＣを印加したが、その理由は、ソースラインを介しての漏洩電流を減らすためであって、一般にソース選択トランジスタＳＳＴの場合には、０．７Ｖ程度のＶｔを持つので０Ｖが印加されても構わない。そして、メモリブロック（２ｎ＋１）のワードラインＷＬと第２ドレイン選択ラインＤＳＬ２には０Ｖの電圧を印加する。第１メモリブロック２ｎの他のプログラム電圧条件は、従来のメモリブロックのプログラム電圧条件と同様である。
【００２２】
次に、読取り動作について説明する。第１メモリブロック２ｎを読み取ろうとする場合には、第２メモリブロック（２ｎ＋１）のビットラインＢＬｎ＿１、ＢＬｎ＋１＿１が従来の共通ソースラインＣＳＬとして作用し、第２メモリブロック（２ｎ＋１）を読み取ろうとする場合には、第１メモリブロック２ｎのビットラインＢＬｎ＿０、ＢＬｎ＋１＿０が従来の共通ソースラインＣＳＬとして作用する。例えば、第１メモリブロック２ｎを読み取ろうとする場合に、読み取ろうとするビットラインＢＬｎ＿０であれば、第２メモリブロック（２ｎ＋１）のビットラインＢＬｎ＿１、ＢＬｎ＋１には０Ｖの電圧が印加され、各ワードラインＷＬには４．５Ｖの電圧が印加され、第２ドレイン選択ラインＤＳＬ２にも４．５Ｖの電圧が印加される。第１メモリブロック２ｎの他の読取り電圧条件は、従来と同様である。
【００２３】
上述したような電圧条件でプログラム動作と読取り動作を行うと、従来の共通ソースラインＣＳＬを除去することができるとともに、２つのメモリブロックがソース選択ラインＳＳＬを介して電圧の印加を受けるソース選択トランジスタＳＳＴを共有することができる。
【００２４】
図３は、図２ａのＮＡＮＤ型フラッシュメモリ装置のセル構造を示す。
【００２５】
図３を参照すると、ビットラインＢＬｎ＿０、ＢＬｎ＋１＿０は金属Ｍ１で実現され、ビットラインＢＬｎ＿１、ＢＬｎ＋１＿１は金属Ｍ２で実現されるが、金属Ｍ１で実現されたビットラインＢＬｎ＿０とＢＬｎ＋１＿０の間には、金属Ｍ２で実現されたビットラインＢＬｎ＿１が挿入され、金属２で実現されたビットラインＢＬｎ＿１とＢＬｎ＋１＿１の間には、金属Ｍ１で実現されたビットラインＢＬｎ＋１＿０が挿入されている。
【００２６】
このように実現した理由は、全てを同じ金属で実現すると、そのピッチが短くなってビットラインを実現することが難しいからである。ところが、この発明のようにビットラインＢＬｎ＿０、ＢＬｎ＋１＿０を金属Ｍ１、ビットラインＢＬｎ＿１、ＢＬｎ＋１＿１を金属Ｍ２で実現すると、金属Ｍ１とコンタクトの大きさ調整のみで従来の共通ソースラインコンタクトと同様に実現することができる。
【００２７】
以上において、この発明の技術的思想を好適な実施例について具体的に述べたが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な実施が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００２８】
【図１ａ】従来のＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図１ｂ】図１ａのＮＡＮＤ型フラッシュメモリ装置のプログラム／読取り動作時の電圧条件を示す図表である。
【図２ａ】この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図２ｂ】図２ａのＮＡＮＤ型フラッシュメモリ装置のプログラム／読取り動作時の電圧条件を示す図表である。
【図３】図２ａのＮＡＮＤ型フラッシュメモリ装置のビットライン配置を示す図である。
【符号の説明】
【００２９】
２ｎ、２ｎ＋１  …  メモリブロック
ＭＣ  …  メモリセル
ＤＳＬ  …  ドレイン選択ライン
ＳＳＬ  …  ソース選択ライン
ＣＳＬ  …  共通ソースライン
【図１ａ】
2006196150.tif 000003
【図１ｂ】
2006196150.tif 000004
【図２ａ】
2006196150.tif 000005
【図２ｂ】
2006196150.tif 000006
【図３】
2006196150.tif 000007