(57)【要約】【課題】  高誘電率のゲート絶縁膜を有する相補型電界効果トランジスタより成り、閾値変動を小さく抑制することの可能な半導体装置を提供すること。【解決手段】  半導体装置は、Ｐ型及びＮ型の電界効果トランジスタより成る。前記Ｐ型のトランジスタは、第１の仕事関数値を有し、第１の金属材料に富んだ第１材料層２１１−１より成る第１ゲート電極を有する。前記Ｎ型のトランジスタは、第２の仕事関数値を有し、第２の金属材料に富んだ第２材料層２１１−２より成る第２ゲート電極を有する。前記第１及び第２材料層は異なる膜厚を有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１及び第２の素子分離領域を含む基板に絶縁膜を成膜し、
前記絶縁膜上に第１の金属材料の層を成膜し、
前記第１の導電性材料の層上に第２の金属材料の層を成膜し、
前記第１の素子分離領域上の前記第２の金属材料の層の少なくとも一部を除去し、
前記第１及び第２の素子分離領域上の構造が電気的に分離されるように、エッチングを行い、
熱処理を行って、前記第１及び前記第２の金属材料を合金化する
ことを特徴とする相補型の半導体装置を製造する製造方法。
【請求項２】
前記第１及び前記第２の金属材料を合金化する熱処理の前又は後に、導電層が、前記第１及び第２の素子分離領域上に成膜される
ことを特徴とする請求項１記載の製造方法。
【請求項３】
前記第１及び前記第２の金属材料を合金化する熱処理が行われる前に、ポリシリコンより成る導電層が、前記第１及び第２の素子分離領域上に成膜される
ことを特徴とする請求項２記載の製造方法。
【請求項４】
前記第１及び前記第２の金属材料を合金化する熱処理が行われた後に、タングステンより成る導電層が、前記第１及び第２の素子分離領域上に成膜される
ことを特徴とする請求項２記載の製造方法。
【請求項５】
Ｐ型及びＮ型の電界効果トランジスタより成る相補型の半導体装置であって、
前記Ｐ型のトランジスタは、第１の仕事関数値を有し、第１の金属材料に富んだ第１材料層より成る第１ゲート電極を有し、
前記Ｎ型のトランジスタは、第２の仕事関数値を有し、第２の金属材料に富んだ第２材料層より成る第２ゲート電極を有し、
前記第１及び第２材料層は異なる膜厚を有する
ことを特徴とする相補型の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
この種の技術分野では、半導体装置の微細化に伴って、それを構成する電界効果トランジスタも益々微細化されつつある。一方、一定値以上の静電容量を確保するために、ゲート絶縁膜の薄化も進んでいる。しかしながら、ゲート絶縁膜が薄化すると、ホウ素のような不純物の突き抜けや、絶縁膜からゲート電極への酸素の拡散等の好ましくない現象が起こりやすくなる。そこで、ハフニウム（Ｈｆ）を含む材料層のような高誘電率を有するゲート絶縁膜が使用されることも間々ある。誘電率の高い材料を使用することで、一定値以上の容量を確保しつつ、ゲート絶縁膜の厚みを過剰に薄化することを抑制するためである。
【０００３】
しかしながら、そのような高誘電率の材料をゲート絶縁膜に使用すると、シリコンとハフニウムの結合（Ｓｉ−Ｈｆ）のような不要な結合がゲート絶縁膜界面に生じ、望まれないエネルギ準位が形成され、デバイス特性に悪影響を及ぼすことが懸念される。例えば、悪影響の１つには、Ｖｆｂシフトと呼ばれる閾値のズレがある。このような不都合に対処するため、ゲート電極にポリシリコンを使用する代わりに、ゲート電極を金属にする試みがなされている。特許文献１，２に関連事項が記載されている。
【０００４】
図１は、そのような半導体装置を製造する工程の一部を示す。図１（Ａ）に示される工程では、半導体基板１０上に第１及び第２の素子分離領域１２，１４及び絶縁体１６が形成される。その構造上に、第１のゲート絶縁膜１８が全面に成膜され、その上にタングステン窒化膜２０が成膜され、第２の素子分離領域１２上の絶縁膜１８及びタングステン窒化膜２０は除去される。図１（Ａ）に示される構造に対して熱酸化が行われ、第２の素子分離領域１４に熱酸化膜２８が成膜され、全面にモリブデン（Ｍｏ）より成る導電層３０及びタングステン（Ｗ）より成る導電層４０が成膜される。その後、第１及び第２の素子分離領域１２，１４に形成された層構造が電気的に分離され（エッチングされ）、図１（Ｂ）に示されるような構造が形成される。以後、当該技術分野で周知のプロセスが行われることで、相補型の半導体装置が形成される。
【特許文献１】特開２００２−３５９２９５号公報
【特許文献２】特開２００３−２７３３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、そのような特許文献１記載発明による手法では、Ｐ型のトランジスタとＮ型のトランジスタを別々に作成しており、製造工程数が多い点で好ましくない。また、熱酸化により第２のゲート絶縁膜２８を成膜する際に、タングステン窒化膜２０も酸化されるので、デバイス特性に悪影響を与えることが懸念される。或いは、そのような不都合を回避するために、熱酸化の際にタングステン窒化膜２０を保護膜で被覆して保護することも考えられるが、製造工程数が増えてしまう。一方、ゲート電極に金属を使用する際には、ゲート電極の仕事関数を適切に調整する必要がある。この点に関し、特許文献２記載発明では、ゲート電極を構成する金属に、酸素（Ｏ）又はフッ素（Ｆ）をイオン注入により添加することで、仕事関数の調整を行おうとしている。しかしながら、ＯやＦを添加するとゲート電極の抵抗値が上昇してしまうので、仕事関数の制御は容易ではない。しかも、イオン注入時のビームのエネルギ分布を考慮する必要もあるので、仕事関数の制御は非常に困難になることが懸念される。
【０００６】
本発明は、上記の問題に鑑みてなされたものであり、その課題は、高誘電率のゲート絶縁膜を有する相補型電界効果トランジスタより成り、閾値変動（Ｖｆｂシフト）を小さく抑制することの可能な半導体装置を提供すること及びそのような半導体装置を簡易に作成する製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明では、Ｐ型及びＮ型の電界効果トランジスタより成る相補型の半導体装置が使用される。前記Ｐ型のトランジスタは、第１の仕事関数値を有し、第１の金属材料に富んだ第１材料層より成る第１ゲート電極を有する。前記Ｎ型のトランジスタは、第２の仕事関数値を有し、第２の金属材料に富んだ第２材料層より成る第２ゲート電極を有する。前記第１及び第２材料層は異なる膜厚を有する。
【発明の効果】
【０００８】
本発明によれば、高誘電率のゲート絶縁膜を有する相補型電界効果トランジスタにおける閾値変動（Ｖｆｂシフト）を小さく抑制することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の一態様では、第１及び第２の素子分離領域を含む基板に絶縁膜が成膜され、前記絶縁膜上に第１の金属材料の層が成膜され、前記第１の導電性材料の層上に第２の金属材料の層が成膜され、前記第１の素子分離領域上の前記第２の金属材料の層の少なくとも一部が除去され、前記第１及び第２の素子分離領域上の構造が電気的に分離されるように、エッチングが行われ、熱処理が行われ、前記第１及び前記第２の金属材料が合金化される。
【００１０】
ポリシリコンの代わりに金属材料より成るゲート電極が形成されるので、ゲート絶縁膜との界面にて、Ｈｆ−Ｓｉのような望まれない結合は形成されなくなり、不都合な閾値変動は効果的に抑制される。また、ゲートの空乏化も抑制されるので、装置の高速動作を図ることもできる。相補的に動作する素子構造が、第１及び第２の素子分離領域に同時に形成されるので、相補型の半導体装置を簡易に作成することができる。金属材料に不純物を導入することに加えて、合金化される金属材料より成る層の膜厚を調整することで、ゲート電極が適切な物性（例えば、仕事関数値）を備えるように簡易に調整できる。
【００１１】
本発明の一態様では、前記第１及び前記第２の金属材料を合金化する熱処理が行われる前に、ポリシリコンより成る導電層が、前記第１及び第２の素子分離領域上に成膜される。これにより、導電層の活性化と合金化を同時に行うことができる。
【００１２】
本発明の一態様では、前記第１及び前記第２の金属材料を合金化する熱処理が行われた後に、タングステンより成る導電層が、前記第１及び第２の素子分離領域上に成膜される。ポリシリコンの活性化のような高温プロセス（一般に、合金化より高温のプロセスである。）を使用しなくて済むので、製造されるデバイスの更なる高品質化を図ることができる。
【実施例１】
【００１３】
図２，３は、本発明の一実施例による半導体装置の製造工程（その１，２）を示す。図１（Ａ）に示される工程では、絶縁体２０２により互いに電気的に分離された第１及び第２の素子分離領域２０４，２０６が、シリコン（Ｓｉ）より成る半導体基板に形成される。簡単のため、素子分離領域の下地は描かれていない。第１及び第２の素子分離領域２０４，２０６内で素子を形成する領域が、Ｐ型又はＮ型の所定の導電性を備えるように、ウエルが形成される。ホウ素（Ｂ）や燐（Ｐ）のような所定の不純物を対象とする領域にイオン注入することによって、ウエルが形成される。第１及び第２の素子分離領域２０４，２０６の双方には、ゲート絶縁膜２０８が例えば４ｎｍのような薄い膜厚で成膜される。膜厚の具体的な数値は単なる一例であり、他の数値が使用されてもよい。本実施例におけるゲート絶縁膜２０８は、ハフニウム（Ｈｆ）を含む高誘電率を有する材料より成り、例えば酸化ハフニウム（ＨｆＯ２）である。しかしながら、本発明はこのような材料に限定されず、様々な材料が使用されてもよい。例えば、ＳｉＯ２，ＳｉＯＮ又はＳｉＮであるシリコンより成る材料が使用されてもよい。ＨｆＯ２，ＨｆＳｉＯｘ又はＨｆＳｉＯＮｘであるハフニウムを含む絶縁材料が使用されてもよい。Ａｌ２Ｏ３，ＨｆＡｌＯｘ又はＨｆＡｌＯＮｘであるアルミニウム含む材料が使用されてもよい。Ｚｒを含む絶縁材料が使用されてもよい。Ｔａ２Ｏ５より成る材料が使用されてもよい。更には、希土類金属を含む酸化絶縁膜が使用されてもよい。
【００１４】
図２（Ｂ）に示される工程では、ルテニウム（Ｒｕ）より成る第１の導電層２１０が、３０ｎｍの膜厚で全面に成膜される。この工程は、スパッタリング、化学蒸着体積（ＣＶＤ）法その他の周知の成膜技術を用いて行われてもよい。本実施例では第１の導電層はＲｕより成るが、他の材料が使用されてもよい。例えば、白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ２）若しくはそれらの合金又はそれらの窒化物が使用されてもよい。膜厚は、上記の数値に限定されないが、導電層がバルクとしての性質を備え、適切な仕事関数の値を有する程度に厚く形成される必要がある。第１の導電層２１０を構成する材料は、Ｐ型の電界効果トランジスタのゲート電極に多く含まれることになるので、その仕事関数が実質的に５．０ｅＶ（例えば、５．２電子ボルトでもよい）であるように材料が選択又は調整される。この場合における仕事関数は、真空中に孤立して存在する電子のポテンシャルエネルギ（真空準位）を基準にしている。
【００１５】
図２（Ｃ）に示される工程では、第１の導電層２１０上の全面に、第２の導電層２１２がスパッタリング等により例えば１００ｎｍの膜厚で成膜される。本実施例では、第２の導電層はＨｆより成るが、他の材料が使用されてもよい。例えば、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、タングステン（Ｗ）若しくはそれらの合金又はそれらの窒化物が使用されてもよい。第１の導電層２１２を構成する材料は、Ｎ型の電界効果トランジスタのゲート電極に多く含まれることになるので、その仕事関数が実質的に４．０ｅＶ（例えば、４．２電子ボルトでもよい）であるように材料が選択又は調整される。第１及び第２の導電層２１０，２１２を成膜する工程は、同一反応炉内で連続的に行ってもよいし、異なる反応炉で別々に行ってもよい。仕事関数の調整を正確に行う観点からは、同一反応炉内で（大気にさらすことなしに）連続的に行うことが望ましい、即ちインサイトゥ（Ｉｎ−ｓｉｔｕ）プロセスであることが望ましい。
【００１６】
次に、レジスト２１４が全面に成膜され、フォトリソグラフィ法のような技術を用いて、レジスト２１４が所定の形状に規定される。これにより、第１の素子分離領域２０４上のレジストが除去され、第２の素子分離領域２０６上のレジストが残される。
【００１７】
図２（Ｄ）に示される工程では、第１の素子分離領域２０４上の第２の導電層２１２がエッチングされ、その後にレジストが除去される。エッチングは、当該技術分野で周知の様々な技法を用いて行うことができ、本実施例では、アルゴン（Ａｒ）及び塩素（Ｃｌ）を含むガスを用いたドライエッチングが行われる。Ａｒガスを用いるのは、エッチングの異方性を強化するためである。このエッチングでは、露出している第２の導電層２１２の全てを除去してもよいが、本実施例では１０ｎｍ程度の膜厚を残している。これは、第１及び第２の導電層が合金化された後に、合金とゲート絶縁膜２０８との密着性を向上させるためである（合金化の工程については次に説明される。）。
【００１８】
図３（Ｅ）に示される工程では、５００℃〜８００℃程度の温度で熱処理が行われ、第１及び第２の導電層２１０，２１２が合金化され、導電層２１１が形成される。第１の素子分離領域２０４における第１及び第２の導電層２１０，２１２の膜厚の比率は、３０ｎｍ／１０ｎｍ（Ｒｕ／Ｈｆ）であるので、この領域はＲｕリッチな（ルテニウムに富んだ）領域になる。この合金化により、この領域の導電層２１１は、Ｐ型の電界効果トランジスタのゲート電極に相応しい特性（例えば、仕事関数が５．０ｅＶ程度であること）を備えることができる。しかも、導電層２１１は、Ｈｆを含んでいるので、下地のゲート絶縁膜２０８との間で良好な密着性を得ることができる。
【００１９】
また、第２の素子分離領域２０６における第１及び第２の導電層２１０，２１２の膜厚の比率は、１００ｎｍ／３０ｎｍ（Ｒｕ／Ｈｆ）であるので、この領域はＨｆリッチな（ハフニウムに富んだ）領域になる。この合金化により、この領域の導電層２１１は、Ｎ型の電界効果トランジスタのゲート電極に相応しい特性（例えば、仕事関数が４．０ｅＶ程度であること）を備えることができる。
【００２０】
図３（Ｆ）に示される工程では、合金化された導電層２１１上に、第３の導電層２１４が例えば２００ｎｍの膜厚で成膜される。第３の導電層２１４は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）やタングステン（Ｗ）のような導電性の材料で構成できるが、本実施例では、Ｗで構成されている。後述の実施例２では、第３の導電層２１４がポリシリコンで構成される。第３の導電層２１４は、下地の合金化された導電層２１１の段差に対応する段差が形成されるが、この段差は平坦化される。平坦化は、当該技術分野で周知の様々な手法で行うことができ、本実施例では、化学機械研磨（ＣＭＰ）で行われている。この平坦化の工程により、第３の導電層２１４は、第１の素子分離領域上２０４で１１０ｎｍ程度の膜厚を有し、第２の素子分離領域２０６で２０ｎｍ程度の膜厚を有し、双方の領域で実質的に等しい高さに揃えられる。
【００２１】
図３（Ｇ）に示される工程では、第１及び第２の素子分離領域２０４，２０６に形成される素子の形状に合わせてパターニングが行われる。パターニングは、例えばフォトリソグラフィ法を用いて行うことができる。例えば、平坦化された第３の導電層２１４（図３（Ｆ））にレジストを塗布し、その一部を除去し、レジストで保護されていない領域をエッチングすることによって行うことができる。パターニングは、第１及び第２の素子分離領域２０４，２０６に対して、別々に行われてもよいし、同時に行われてもよい。
【００２２】
図３（Ｈ）に示されるように、相補型の電界効果トランジスタ（例えば、ＣＭＯＳトランジスタ）が、周知の半導体製造プロセスを用いて形成される。例えば、図３（Ｇ）の工程に続いて、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造２１６−１，２が形成され、多層ゲート電極構造の各々に側壁２１８−１，２がそれぞれ形成され、ソース及びドレイン領域２２０−１，２が形成され、露出している導電性の領域にニッケル（Ｎｉ）を含むシリサイド２２２−１，２が形成され、図示の構造が形成される。
【実施例２】
【００２３】
図４は、本発明の一実施例による半導体装置の製造工程の一部を示す。図２（Ａ）〜（Ｄ）に示される工程に続いて、図４（Ｅ），（Ｆ）に示される工程が行われる。本実施例では、図４（Ｅ）に示されるように、第１及び第２の導電層２１０，２１２が合金化される前に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）より成る第３の導電層４０２が、第２の導電層２１２上にＣＶＤ法等によって成膜される。第１及び第２の素子分離領域に形成される素子に合わせて、ホウ素（Ｂ）やリン（Ｐ）等の不純物がポリシリコンより成る第３の導電層２１４に注入される。その後、１０００℃程度の高温の熱処理が行われ、第３の導電層２１４が活性化される。この熱処理により、第１及び第２の導電層２１０，２１２の合金化を兼ねるようにすることができる。或いは、プロセス条件を変更して、第３の導電層２１４の活性化のための工程と、第１及び第２の導電層の合金化のための工程とを行ってもよい。
【００２４】
図４（Ｆ）に示される工程では、合金化された導電層２１１上の第３の導電層４０２が、例えばＣＭＰを用いて平坦化される。以後、図３（Ｆ）以降で説明済みの工程と同様な工程が行われる。
【実施例３】
【００２５】
上記の実施例では、第１の導電層２１０はＰ型トランジスタのゲート電極の仕事関数に合わせて材料（例えば、Ｒｕ）が選択され、第２の導電層２１２はＮ型トランジスタのゲート電極の仕事関数に合わせて材料（例えば、Ｈｆ）が選択されていた。しかしながら、本発明はこのような態様に限定されない。Ｎ型トランジスタのゲート電極の仕事関数に合わせて第１の導電層２１０の材料が選択され、Ｐ型トランジスタのゲート電極の仕事関数に合わせて第２の導電層２１２の材料が選択されてもよい。
【００２６】
第１の導電層２１０がＨｆより成り、第２の導電層２１２がＲｕより成る場合には、図２（Ｄ）に示される工程で、第１の素子分離領域２０４上の第２の導電層２１２を僅かに残す必要はない。本実施例におけるその領域では、Ｈｆが支配的になるので、ゲート絶縁層２０８との密着性は良好になるからである。
【００２７】
以下、本発明により教示される手段を例示的に列挙する。
【００２８】
（付記１）
Ｐ型及びＮ型の電界効果トランジスタより成る相補型の半導体装置であって、
前記Ｐ型のトランジスタは、第１の仕事関数値を有し、第１の金属材料に富んだ第１材料層より成る第１ゲート電極を有し、
前記Ｎ型のトランジスタは、第２の仕事関数値を有し、第２の金属材料に富んだ第２材料層より成る第２ゲート電極を有し、
前記第１及び第２材料層は異なる膜厚を有する
ことを特徴とする相補型の半導体装置。
【００２９】
（付記２）
前記第１又は第２の金属材料が、白金（Ｐｔ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）若しくはそれらの合金又はそれらの窒化物より成る
ことを特徴とする付記１記載の半導体装置。
【００３０】
（付記３）
前記第１又は第２の金属材料が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、タングステン（Ｗ）若しくはそれらの合金又はそれらの窒化物より成る
ことを特徴とする付記１記載の半導体装置。
【００３１】
（付記４）
前記Ｐ型及びＮ型のトランジスタのゲート絶縁膜が、ＳｉＯ２，ＳｉＯＮ又はＳｉＮであるシリコンより成る材料、ＨｆＯ２，ＨｆＳｉＯｘ又はＨｆＳｉＯＮｘであるハフニウムを含む絶縁材料、Ａｌ２Ｏ３，ＨｆＡｌＯｘ又はＨｆＡｌＯＮｘであるアルミニウム含む材料、Ｚｒを含む絶縁材料、Ｔａ２Ｏ５より成る材料又は希土類金属を含む酸化絶縁膜から構成される
ことを特徴とする付記１記載の半導体装置。
【００３２】
（付記５）
前記第１及び第２ゲート電極が、等しい膜厚を有する
ことを特徴とする付記１記載の半導体装置。
【００３３】
（付記６）
第１及び第２の素子分離領域を含む基板に絶縁膜を成膜し、
前記絶縁膜上に第１の金属材料の層を成膜し、
前記第１の導電性材料の層上に第２の金属材料の層を成膜し、
前記第１の素子分離領域上の前記第２の金属材料の層の少なくとも一部を除去し、
前記第１及び第２の素子分離領域上の構造が電気的に分離されるように、エッチングを行い、
熱処理を行って、前記第１及び前記第２の金属材料を合金化する
ことを特徴とする相補型の半導体装置を製造する製造方法。
【００３４】
（付記７）
前記第１又は第２の金属材料が、白金（Ｐｔ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）若しくはそれらの合金又はそれらの窒化物より成る
ことを特徴とする付記６記載の製造方法。
【００３５】
（付記８）
前記第１又は第２の金属材料が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニオブ（Ｎｂ）、タングステン（Ｗ）若しくはそれらの合金又はそれらの窒化物より成る
ことを特徴とする付記６記載の製造方法。
【００３６】
（付記９）
前記絶縁膜が、ＳｉＯ２，ＳｉＯＮ又はＳｉＮであるシリコンより成る材料、ＨｆＯ２，ＨｆＳｉＯｘ又はＨｆＳｉＯＮｘであるハフニウムを含む絶縁材料、Ａｌ２Ｏ３，ＨｆＡｌＯｘ又はＨｆＡｌＯＮｘであるアルミニウム含む材料、Ｚｒを含む絶縁材料、Ｔａ２Ｏ５より成る材料又は希土類金属を含む酸化絶縁膜から構成される
ことを特徴とする付記６記載の製造方法。
【００３７】
（付記１０）
前記第１及び前記第２の金属材料を合金化する熱処理の前又は後に、導電層が、前記第１及び第２の素子分離領域上に成膜される
ことを特徴とする付記６記載の製造方法。
【００３８】
（付記１１）
前記第１及び前記第２の金属材料を合金化する熱処理が行われる前に、ポリシリコンより成る導電層が、前記第１及び第２の素子分離領域上に成膜される
ことを特徴とする付記１０記載の製造方法。
【００３９】
（付記１２）
前記第１及び前記第２の金属材料を合金化する熱処理が行われた後に、タングステンより成る導電層が、前記第１及び第２の素子分離領域上に成膜される
ことを特徴とする付記１０記載の製造方法。
【００４０】
（付記１３）
前記第１の金属材料の仕事関数が４．０ｅＶに実質的に等しく、前記第２の金属材料の仕事関数が５．０ｅＶに実質的に等しい
ことを特徴とする付記６記載の製造方法。
【図面の簡単な説明】
【００４１】
【図１】従来の半導体装置を製造する工程の一部を示す図である。
【図２】本発明の一実施例による半導体装置の製造工程を示す図（その１）である。
【図３】本発明の一実施例による半導体装置の製造工程を示す図（その２）である。
【図４】本発明の一実施例による半導体装置の製造工程を示す図である。
【符号の説明】
【００４２】
１０  半導体基板；  １２，１４  素子分離領域；  １６  絶縁体；  １８  ゲート絶縁膜；  ２０  タングステン窒化膜；  ３０  モリブデン層；  ４０  タングステン層；
２０２  絶縁体；  ２０４，２０６  素子分離領域；  ２０８  ゲート絶縁膜；  ２１０  Ｒｕ層；  ２１２  Ｈｆ層；  ２１４  レジスト；  ２１１  合金層；  ２１４  タングステン層；  ２１６，２２０  ソース／ドレイン領域；  ２１８  側壁；  ２２２  Ｎｉシリサイド；  
４０２  ポリシリコン層
【図１】
2006196610.tif 000003
【図２】
2006196610.tif 000004
【図３】
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【図４】
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