(57)【要約】【課題】リセスに埋め込まれるゲート電極物質の蒸着時にボイドを発生させずに、リセスゲートの高さを低減できるリセスゲート及びそれを備えた半導体装置の製造方法を提供する。【解決手段】シリコン基板と、前記シリコン基板の所定部分に所定深さを有して形成されたリセスパターンと、前記リセスパターンの表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の表面上に形成されたゲートポリシリコン膜と、前記ゲートポリシリコン膜の表面上に形成され、前記リセスパターンを埋め込むように形成されたゲートメタル膜と、前記ゲートメタル膜の上に形成されたゲートハードマスクとを含む。【選択図】図３Ｅ
2006190947.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の所定部分に所定深さを有して形成されたリセスパターンと、
前記リセスパターンの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に形成されたゲートポリシリコン膜と、
前記ゲートポリシリコン膜の表面上に形成され、前記リセスパターンを埋め込むように形成されたゲートメタル膜と、
前記ゲートメタル膜の上に形成されたゲートハードマスクと
を含むことを特徴とする半導体装置のリセスゲート。
【請求項２】
前記ゲートポリシリコン膜は、
１００Å〜１０００Åの厚さであることを特徴とする請求項１に記載の半導体装置のリセスゲート。
【請求項３】
前記ゲートメタル膜は、
タングステンシリサイド、タングステン、コバルトシリサイドまたはチタニウムシリサイドの中から選択されることを特徴とする請求項１に記載の半導体装置のリセスゲート。
【請求項４】
前記ゲートメタル膜は、
５００Å〜１５００Åの厚さであることを特徴とする請求項３に記載の半導体装置のリセスゲート。
【請求項５】
前記リセスパターンは、
表面プロファイルが全体的に丸い形状を有することを特徴とする請求項１に記載の半導体装置のリセスゲート。
【請求項６】
シリコン基板を所定深さにエッチングしてリセスパターンを形成するステップと、
前記リセスパターンを含む前記シリコン基板の表面上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上に前記リセスパターンのプロファイルに沿ってゲートポリシリコン膜を形成するステップと、
前記ゲートポリシリコン膜の上に前記リセスパターンの内部を埋め込むようにゲートメタル膜を形成するステップと、
前記ゲートメタル膜の上にゲートハードマスク膜を形成するステップと、
前記ゲートハードマスク膜、ゲートメタル膜及びゲートポリシリコン膜をエッチングして下部が前記リセスパターンに埋め込まれる構造を有するリセスゲートを形成するステップと
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記リセスパターンを形成するステップは、
前記シリコン基板の上にハードマスクポリシリコン膜を形成するステップと、
前記ハードマスクポリシリコン膜の上にリセスマスクパターンを形成するステップと、
前記リセスマスクパターンをエッチングバリアとして前記ハードマスクポリシリコン膜をエッチングするステップと、
前記ハードマスクポリシリコン膜をエッチングバリアとして前記シリコン基板を所定深さにエッチングするリセスパターンを形成するステップと、
前記リセスパターンに対して追加のエッチングを行って、前記リセスパターンのエッチングプロファイルを丸い形状に変えるステップと
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記追加のエッチングは、
ＣＦ／Ｏ２プラズマを用いて行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記リセスパターンを形成するステップは、
ＩＣＰ、ＤＰＳ、ＥＣＲまたはＭＥＲＩＥをプラズマソースとするエッチング装置で行い、エッチングガスとしてＣｌ２、Ｏ２、ＨＢｒ、Ａｒの混合ガスを用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記ゲートポリシリコン膜は、
１００Å〜１０００Åの厚さに形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記ゲートメタル膜は、
タングステンシリサイド、タングステン、コバルトシリサイドまたはチタニウムシリサイドで形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
前記ゲートメタル膜は、
５００Å〜１５００Åの厚さに形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記リセスゲートを形成するステップは、
前記ゲートハードマスク膜をエッチングするステップと、
前記エッチングされたゲートハードマスクをエッチングバリアとして前記ゲートメタル膜をメーンエッチングとオーバーエッチングとに区分してエッチングするステップと、
前記ゲートポリシリコン膜をエッチングするステップと
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１４】
前記リセスゲートを形成するステップは、
ＩＣＰ、ＤＰＳ、ＥＣＲまたはＭＥＲＩＥをプラズマソースとするエッチング装置で行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ゲートメタル膜をオーバーエッチングするステップは、
Ｃｌ２／Ｎ２の混合プラズマまたはＣｌ２／Ｎ２の混合ガスにＯ２、Ｈｅが添加されたプラズマを用いて行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記Ｃｌ２は２０ｓｃｃｍ〜１５０ｓｃｃｍの範囲の流量を有し、前記Ｎ２は１０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、リセスゲートを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、一般的なゲート配線の製造方法は平坦な活性領域の上に形成する方法を採用しているが、このような方法はパターンの大きさを縮小化することによりゲートチャネルの長さが次第に小さくなり、イオン注入ドーピング濃度の増加によりもたらされる電界の増加により接合漏洩が生じ、半導体装置のリフレッシュ特性を確保することが困難であった。
【０００３】
これを改善するためのゲート配線の製造方法として活性領域を一部リセスエッチングした後にゲートを形成するリセスゲート（Ｒｅｃｅｓｓ  Ｇａｔｅ；Ｒ−Ｇａｔｅ）工程が提案されている。
【０００４】
このようなリセスゲート工程を適用すれば、チャネル長さの増加及びイオン注入ドーピング濃度の減少が可能で、半導体装置のリフレッシュ特性が大きく改善されることが知られている。
【０００５】
図１Ａ乃至図１Ｃは、従来の技術に係るリセスゲートの製造方法を示す工程断面図である。
【０００６】
図１Ａに示すように、シリコン基板１１を所定深さにエッチングしてリセスパターン１２を形成する。
【０００７】
図１Ｂに示すように、リセスパターン１２を含むシリコン基板１１の表面上にゲート絶縁膜１３を形成する。
【０００８】
次いで、ゲート絶縁膜１３上にリセスパターン１２を埋め込むまでゲートポリシリコン膜１４を蒸着し、連続してゲートポリシリコン膜１４上にゲートメタル膜１５とゲートハードマスク１６を順に積層する。ここで、ゲートメタル膜１５はタングステンシリサイドまたはタングステン膜で形成してリセスゲートのシート抵抗を低減し、ゲートハードマスク１６はシリコン窒化膜で形成する。
【０００９】
図１Ｃに示すように、ゲートパターニング工程を行ってパターニングされたゲートポリシリコン膜１４、パターニングされたゲートメタル膜１５及びゲートハードマスク１６の順に積層されるリセスゲート１００を形成する。
【００１０】
前述したように、従来の技術は自身の下部がリセスパターン１２に埋め込まれ、残りはシリコン基板１１の表面上に突出するリセスゲート１００を形成している。
【００１１】
しかし、従来の技術はリセスパターン１２にゲートポリシリコン膜１４を蒸着する時、リセスパターン１２の縦横比によりゲートポリシリコン膜１４をボイドなく埋め込むことが困難である。
【００１２】
これを解決するために、ゲートポリシリコン膜１４の厚さを増加させる場合はリセスゲート１００の高さが顕著に増加してしまい、後続するコンタクトプラグを形成するためのコンタクトホールのエッチング時にリセスゲート１００の高さの増加によりプラグ分離酸化膜のエッチングが困難になるという問題をもたらす。
【００１３】
図１Ｄは、従来の技術に係るプラグ分離酸化膜のエッチストップ現象を示す図である。
【００１４】
図１Ｄに示すように、図１Ｃで残留しているリセスゲート１００を含む全面にシリコン窒化膜からなるゲートスペーサ１７を形成し、ゲートスペーサ１７上にプラグ分離膜の役割をする層間絶縁膜１８を形成する。
【００１５】
次いで、層間絶縁膜１８を自己整列コンタクトエッチング工程によりエッチングしてリセスゲート１００間のシリコン基板１１の表面をオープンさせるコンタクトホール１９を形成する。
【００１６】
しかし、前記コンタクトホール１９の形成時にリセスゲート１００の高さが非常に高いため、エッチングしなければならない層間絶縁膜１８の厚さが増加し、コンタクトホール１９がオープンされないという問題が生じる。
【特許文献１】特開平７−２４５３１８
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上記した従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、リセスに埋め込まれるゲート電極物質の蒸着時にボイドを発生させずに、リセスゲートの高さを低減できるリセスゲート及びそれを備えた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明に係る半導体装置のリセスゲートは、シリコン基板と、前記シリコン基板の所定部分に所定深さを有して形成されたリセスパターンと、前記リセスパターンの表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の表面上に形成されたゲートポリシリコン膜と、前記ゲートポリシリコン膜の表面上に形成され、前記リセスパターンを埋め込むように形成されたゲートメタル膜と、前記ゲートメタル膜の上に形成されたゲートハードマスクとを含むことを特徴とし、前記ゲートポリシリコン膜は１００Å〜１０００Åの厚さであることを特徴とし、前記ゲートメタル膜はタングステンシリサイド、タングステン、コバルトシリサイドまたはチタニウムシリサイドの中から選択されることを特徴とし、前記ゲートメタル膜は５００Å〜１５００Åの厚さであることを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、シリコン基板を所定深さにエッチングしてリセスパターンを形成するステップと、前記リセスパターンを含む前記シリコン基板の表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上に前記リセスパターンのプロファイルに沿ってゲートポリシリコン膜を形成するステップと、前記ゲートポリシリコン膜の上に前記リセスパターンの内部を埋め込むようにゲートメタル膜を形成するステップと、前記ゲートメタル膜の上にゲートハードマスク膜を形成するステップと、前記ゲートハードマスク膜、ゲートメタル膜及びゲートポリシリコン膜をエッチングして下部が前記リセスパターンに埋め込まれる構造を有するリセスゲートを形成するステップとを含むことを特徴とし、前記リセスパターンを形成するステップは、前記シリコン基板の上にハードマスクポリシリコン膜を形成するステップと、前記ハードマスクポリシリコン膜の上にリセスマスクパターンを形成するステップと、前記リセスマスクパターンをエッチングバリアとして前記ハードマスクポリシリコン膜をエッチングするステップと、前記ハードマスクポリシリコン膜をエッチングバリアとして前記シリコン基板を所定深さにエッチングするリセスパターンを形成するステップと、前記リセスパターンに対して追加のエッチングを行って、前記リセスパターンのエッチングプロファイルを丸い形状に変えるステップとを含むことを特徴とし、前記追加のエッチングはＣＦ／Ｏ２プラズマを用いて行うことを特徴とし、前記リセスパターンを形成するステップは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、ＤＰＳ（Ｄｅｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｓｏｕｒｃｅ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）またはＭＥＲＩＥ（Ｍａｇｎｅｔｉｃａｌｌｙ  Ｅｎｈａｎｃｅｄ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈ）をプラズマソースとするエッチング装置で行い、エッチングガスとしてＣｌ２、Ｏ２、ＨＢｒ、Ａｒの混合ガスを用いることを特徴とする。
【発明の効果】
【００２０】
本発明はリセスゲートの高さを下げながらも配線抵抗を低減させることができるため、リセスゲートを有する半導体装置の製造時にリフレッシュ特性を向上させることができるという効果を奏する。
【００２１】
また、リセスゲートの高さを低減することによって後続する自己整列コンタクトエッチング工程を通してコンタクトホールを形成する際にエッチストップによるコンタクトオープン不良を防止して収率を向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施の形態を、添付する図面を参照して説明する。
【００２３】
図２は、本発明の実施の形態に係るリセスゲートを有する半導体装置の構造を示す断面図である。
【００２４】
図２に示すように、本発明の実施の形態に係る半導体装置のリセスゲート２００は、シリコン基板２１、シリコン基板２１の所定部分に所定深さを有して形成されているリセスパターン２５、リセスパターン２５の表面に形成されているゲート絶縁膜２６、ゲート絶縁膜２６の表面上に形成されているパターニングされたゲートポリシリコン膜２７、パターニングされたゲートポリシリコン膜２７の表面上に形成され、リセスパターン２５を埋め込むように形成されているパターニングされたゲートメタル膜２８、パターニングされたゲートメタル膜２８上に形成されているゲートハードマスク２９から構成される。
【００２５】
図２において、リセスゲート２００を構成するパターニングされたゲートポリシリコン膜２７は、ゲート絶縁膜２６の表面上においてゲートポリシリコン膜２７（図３Ｃを参照）をリセスパターン２５のプロファイルに沿って薄く蒸着した後にパターニング工程を経て形成したもので、パターニングされたゲートメタル膜２８は前記ゲートポリシリコン膜２７（図３Ｃを参照）の表面上において前記ゲートポリシリコン膜２７（図３Ｃを参照）と広い接触面積を有し、リセスパターン２５を埋め込むように形成されたゲートメタル膜２８（図３Ｃ参照）を、パターニング工程を経て形成したものである。
【００２６】
このように、パターニングされたゲートポリシリコン膜２７とパターニングされたゲートメタル膜２８とが薄い厚さに形成されることによって全体的にリセスゲート２００の高さを下げる。そして、パターニングされたゲートメタル膜２８がパターニングされたゲートポリシリコン膜２７と広い接触面積を有して接触するため、例え、薄く形成されたとしても、リセスゲート２００の配線抵抗を低減することができる。
【００２７】
図２のようなリセスゲート２００において、パターニングされたゲートメタル膜２８はタングステンシリサイド、タングステン、コバルトシリサイドまたはチタニウムシリサイドの中から選択され、その厚さは５００Å〜１５００Åである。
【００２８】
また、パターニングされたゲートメタル膜２８の下のパターニングされたゲートポリシリコン膜２７は１００Å〜１０００Åの厚さである。
【００２９】
更に、リセスパターン２５は全体的にプロファイルが非常に丸く形成されている。
【００３０】
図３Ａ乃至図３Ｅは、本発明の実施の形態に係るリセスゲートを有する半導体装置の製造方法を示す工程断面図である。
【００３１】
図３Ａに示すように、シリコン基板２１上にパッド酸化膜２２を形成した後、パッド酸化膜２２上にハードマスクポリシリコン膜２３を形成する。この時、パッド酸化膜２２は図示しない素子分離膜の工程時に用いた通常のパッド酸化膜である。一般に、素子分離膜はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を用いて形成するが、この時、パッド酸化膜を導入している。
【００３２】
そして、ハードマスクポリシリコン膜２３は後続するリセスパターンを形成するためのエッチング時にエッチングバリアの役割をするもので、１０００Å〜５０００Åの厚さに形成する。
【００３３】
次いで、ハードマスクポリシリコン膜２３上に感光膜を塗布し、露光及び現像によってパターニングしてリセスマスクパターン２４を形成した後、リセスマスクパターン２４をエッチングバリアとしてハードマスクポリシリコン膜２３をエッチングする。
【００３４】
図３Ｂに示すように、ハードマスクポリシリコン膜２３（図３Ａを参照）のエッチング後に残っているリセスマスクパターン２４（図３Ａを参照）をストリップした後、ハードマスクポリシリコン膜２３（図３Ａを参照）をエッチングバリアとしてパッド酸化膜２２（図３Ａを参照）をエッチングする。
【００３５】
続いて、ハードマスクポリシリコン膜２３（図３Ａを参照）をエッチングバリアとしてパッド酸化膜２２（図３Ａを参照）をエッチングした後、露出されたシリコン基板２１（図３Ａを参照）を所定深さにエッチングしてリセスパターン２５を形成する。この時、リセスパターン２５を形成するためのエッチング工程時にシリコン基板２１（図３Ａを参照）と同様、シリコン物質であるハードマスクポリシリコン膜２３（図３Ａを参照）はすべて消耗されて除去される。
【００３６】
前記のようなリセスパターン２５を形成するためのエッチング工程は、ＩＣＰ、ＤＰＳ、ＥＣＲまたはＭＥＲＩＥをプラズマソースとするエッチング装置で行い、この時、エッチングガスはＣｌ２、Ｏ２、ＨＢｒ、Ａｒの混合ガスを用いる。ここで、Ｃｌ２、ＨＢｒ、Ａｒは１０ｓｃｃｍ〜１００ｓｃｃｍの流量で流し、Ｏ２は１ｓｃｃｍ〜２０ｓｃｃｍの流量で流し、ボトムパワーは５０Ｗ〜４００Ｗ、圧力は５ｍｔｏｒｒ〜５０ｍｔｏｒｒの範囲にする。
【００３７】
前述したように、リセスパターン２５を形成した後には、リセスパターンのエッチングプロファイルが角度のついた形状を有するため、更にＬＥＴ（Ｌｉｇｈｔ  Ｅｔｃｈ  Ｔｒｅａｍｅｎｔ）工程を行って、リセスパターン２５のエッチングプロファイルを丸い形状に変える。
【００３８】
ここで、ＬＥＴ工程はＣＦ／Ｏ２プラズマを用いて行い、このようにＬＥＴ工程を行うとリセスパターン２５を形成するためのエッチング工程時にシリコン基板２１が受けたプラズマ損傷を緩和させる付加的な効果を得ることもできる。また、素子分離膜とリセスパターン２５との境界地域で発生すると知られている角（Ｈｏｒｎ）を減少させる効果も得られる。
【００３９】
図３Ｃに示すように、パッド酸化膜２２（図３Ｂを参照）を除去する。この時、パッド酸化膜２２（図３Ｂを参照）はフッ酸（ＨＦ）溶液またはＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ、ＮＨ４Ｆ＋Ｈ２Ｏ２＋Ｈ２Ｏ）溶液を用いて除去する。
【００４０】
次いで、リセスパターン２５を含むシリコン基板２１の表面上にゲート絶縁膜２６を形成する。
【００４１】
続いて、ゲート絶縁膜２６上にリセスパターン２５の表面プロファイルに沿って薄い厚さにゲートポリシリコン膜２７を蒸着する。この時、ゲートポリシリコン膜２７はリセスパターン２５を埋め込まずに、リセスパターン２５の表面プロファイルに沿って蒸着するが、好ましくは１００Å〜１０００Åの厚さに蒸着する。
【００４２】
図３Ｄに示すように、ゲートポリシリコン膜２７上にリセスパターン２５を完全に埋め込むまでゲートメタル膜２８を蒸着した後、ゲートメタル膜２８上にゲートハードマスク２９を形成する。
【００４３】
ここで、ゲートメタル膜２８はリセスパターン２５の内部に埋め込まれる程度の厚さに蒸着するが、これは薄い厚さにゲートメタル膜２８を蒸着してもゲートポリシリコン膜２７と接触するゲートメタル膜２８の接触面積が非常に広くなるため、リセスゲートの配線抵抗を十分に低く確保できるからである。したがって、ゲートメタル膜２８は５００Å〜１５００Åの厚さに蒸着する。
【００４４】
例えば、ゲートメタル膜２８はタングステンシリサイド、タングステン、コバルトシリサイドまたはチタニウムシリサイドの中から選択される。
【００４５】
そして、ゲートハードマスク２９はシリコン窒化膜（Ｓｉ３Ｎ４）で形成する。
【００４６】
ゲートハードマスク２９の形成を更に具体的に説明すれば、図示しないが、ゲートハードマスク層上に感光膜を塗布し、露光及び現象によってパターニングしてゲートマスクパターン３０を形成した後、ゲートマスクパターン３０をエッチングバリアとしてゲートハードマスク層をエッチングして前記ゲートハードマスク２９を形成する。
【００４７】
図３Ｅに示すように、ゲートマスクパターン３０（図３Ｄを参照）を除去した後、ゲートハードマスク２９（図３Ｄを参照）をエッチングバリアとしてゲートメタル膜２８（図３Ｄを参照）及びゲートポリシリコン膜２７（図３Ｄを参照）を順にエッチングしてリセスゲート２００を形成する。
【００４８】
このようなリセスゲート２００を説明すると、リセスパターン２５の内部に自身の下部が一部埋め込まれ、残りの上部はシリコン基板２１の表面上に突出する構造を有し、リセスゲート２００の下に定義されるチャネル領域のチャネルの長さが増加していることが分かる。
【００４９】
リセスゲート２００を形成するためのゲートパターニング工程において、ゲートメタル膜２８のエッチング工程は、メーンエッチング工程とオーバーエッチング工程とに区分されるが、メーンエッチング工程はＩＣＰ、ＤＰＳまたはＥＣＲをプラズマソースとして用いる高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ；ＨＤＰ）エッチング装置で行い、この時のエッチングガスはＢＣｌ３、ＣＦ系ガス、ＮＦ系ガス、ＳＦ系ガス（１０ｓｃｃｍ〜５０ｓｃｃｍ）を用いるか、またはＣｌ２（５０ｓｃｃｍ〜２００ｓｃｃｍ）を用い、またはこれらのガスを混合して用いる。
【００５０】
このようなゲートメタル膜２８のエッチング工程中にＩＣＰまたはＤＰＳをプラズマソースとして用いる高密度プラズマエッチング装置におけるゲートパターニング工程は、リセスゲート２００のエッチング形状が垂直断面形状を有するようにソースパワーを５００Ｗ〜２０００Ｗの範囲にし、Ｏ２（１ｓｃｃｍ〜２０ｓｃｃｍ）、Ｎ２（１ｓｃｃｍ〜１０９０ｓｃｃｍ）、Ａｒ（５０ｓｃｃｍ〜２００ｓｃｃｍ）、Ｈｅ（５０ｓｃｃｍ〜２０ｓｃｃｍ）を単独で添加するか、あるいは、これらのガスを混合して添加する。
【００５１】
そして、ＥＣＲをプラズマソースとして用いる高密度プラズマエッチング装置におけるゲートパターニング工程は、リセスゲート２００のエッチング形状が垂直断面形状を有するようにマイクロウエーブパワーを１０００Ｗ〜３０００Ｗの範囲にし、Ｏ２（１ｓｃｃｍ〜２０ｓｃｃｍ）、Ｎ２（１ｓｃｃｍ〜１０９０ｓｃｃｍ）、Ａｒ（５０ｓｃｃｍ〜２００ｓｃｃｍ）、Ｈｅ（５０ｓｃｃｍ〜２０ｓｃｃｍ）を単独で添加するか、あるいは、これらのガスを混合して添加する。
【００５２】
このようなゲートメタル膜２８のエッチング工程は、高密度プラズマエッチング装置を用いたメーンエッチング後にゲートメタル膜２８のオーバーエッチングを行うが、オーバーエッチング時に薄いゲートポリシリコン膜２７の下部のゲート絶縁膜２６が露出してもゲート絶縁膜２６が損傷する現象を引き起こさないように酸化膜に高選択比の条件を有するＣｌ２／Ｎ２の混合プラズマまたはＣｌ２／Ｎ２の混合ガスにＯ２、Ｈｅが添加されたプラズマを用いて行う。ここで、Ｃｌ２は２０ｓｃｃｍ〜１５０ｓｃｃｍの範囲の流量を有し、Ｎ２は１０ｓｃｃｍ〜１００ｓｃｃｍの範囲の流量を有する。
【００５３】
そして、リセスゲート２００を形成するためのゲートポリシリコン膜２７のエッチング工程は、ＩＣＰ、ＤＰＳ、ＥＣＲをプラズマソースとして用いる高密度プラズマエッチング装置で行うが、エッチングガスはＨＢｒと酸素（Ｏ２）との混合プラズマを用い、ゲートメタル膜２８及びゲート絶縁膜２６の消耗は殆んどないようにゲートポリシリコン膜２７のみを選択的にエッチングする。このような条件でゲートポリシリコン膜のみを選択的にエッチングすると、ゲートメタル膜２８の下でゲートポリシリコン膜２７の両側面がアンダーカット構造で形成される。
【００５４】
このようなアンダーカット構造のためのエッチング条件を説明すると、ＩＣＰ、ＤＰＳをプラズマソースとして用いる高密度プラズマエッチング装置では、ソースパワーを５００Ｗ〜２０００Ｗの範囲にし、ＨＢｒの流量を５０ｓｃｃｍ〜２００ｓｃｃｍ、Ｏ２の流量を２ｓｃｃｍ〜２０ｓｃｃｍの範囲にする。
【００５５】
そして、アンダーカット構造のために、ＥＣＲをプラズマソースとして用いる高密度プラズマエッチング装置では、マイクロウエーブパワーを１０００Ｗ〜３０００Ｗの範囲にし、ＨＢｒの流量を５０ｓｃｃｍ〜２００ｓｃｃｍの範囲にし、Ｏ２の流量を２ｓｃｃｍ〜２０ｓｃｃｍの範囲にする。
【００５６】
次に、図１Ｃに示した従来の技術のリセスゲート１００と、図３Ｅに示した本発明のリセスゲートとを比較する。
【００５７】
まず、ゲートポリシリコン膜の厚さを比較すると、従来の技術のパターニングされたゲートポリシリコン膜１４（図１Ｃを参照）は、リセスパターンを埋め込むように厚く形成されて「ｄ１」の厚さを有するが、本発明のパターニングされたゲートポリシリコン膜２７（図３Ｅを参照）は、リセスパターン２５を埋め込まない薄い厚さ「ｄ１１」に形成されるため、従来の技術のゲートポリシリコン膜に比べて厚さが薄い。
【００５８】
そして、ゲートメタル膜の厚さを比較すると、従来の技術のパターニングされたゲートメタル膜１５（図１Ｃを参照）は、ゲートポリシリコン膜との接触面積が小さいため、リセスゲートの配線抵抗を低減するように厚さが非常に厚くて「ｄ２」の厚さを有するが、本発明のパターニングされたゲートメタル膜２８（図３Ｅを参照）は、リセスパターンを埋め込む程度の薄い厚さに蒸着してもリセスゲートの配線抵抗を低減することができるため、従来のゲートメタル膜の厚さに比べて薄い「ｄ１２」の厚さを有する。
【００５９】
最後に、ゲートハードマスクの厚さは、従来の技術と本発明において何れも同一である。
【００６０】
前述したように、本発明のリセスゲートは、ゲートポリシリコン膜とゲートメタル膜の厚さを薄くしてリセスパターンに埋め込まれるゲート物質をボイドなく蒸着することができ、また全体的にリセスゲートの高さを下げることによって、後続するコンタクトプラグを形成するためのコンタクトホールのエッチング時にプラグ分離酸化膜のエッチングが容易になる。
【００６１】
図４は、本発明の実施の形態に係るリセスゲートを適用した半導体装置のコンタクトホールの形成方法を示す図である。
【００６２】
図４に示すように、図３Ｅで残留しているリセスゲート２００を含む全面にシリコン窒化膜からなるゲートスペーサ層３１を形成し、ゲートスペーサ層３１上にプラグ分離膜としての役割をする層間絶縁膜３２を形成する。
【００６３】
次いで、層間絶縁膜３２を自己整列コンタクトエッチング工程によりエッチングしてリセスゲート２００間のシリコン基板２１の表面をオープンさせるコンタクトホール３３を形成する。この時、自己整列コンタクトエッチングは、図示しないコンタクトマスクをエッチングバリアとして用いて層間絶縁膜３２を先にエッチングした後、ゲートスペーサ層３１をエッチングする順序で行う。
【００６４】
前記自己整列コンタクトのエッチング工程時に、窒化膜物質で形成したゲートハードマスク２９Ａ及びゲートスペーサ層３１に対して高選択的なエッチングが可能にエッチングガスとしてＣ２Ｆ６、Ｃ２Ｆ４、Ｃ３Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ５Ｆ１０またはＣ２ＨＦ５の中から選択される多量なポリマの生成を誘発する、炭素を過度に含有しているガスを用いる。
【００６５】
また、ゲートハードマスク２９及びゲートスペーサ層３１に対する選択比を増加させ、エッチング工程のウインドー（Ｗｉｎｄｏｗ）を増加させて再現性のあるエッチング工程を確保するために水素を含むガスを上記のエッチングガスと混合して用いる。この時、水素を含むガスとしては、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ２、ＣＨ４、Ｃ２Ｈ４またはＨ２の中から選択して用いるか、またはＣｘＨｙＦｚ（ｘ≧２、ｙ≧２、ｚ≧２）系ガスを用いる。
【００６６】
そして、層間絶縁膜３２のエッチング時にプラズマの安定及びスパッタリング効果を増加させてエッチストップ現象が発生するのを防止するために、非活性ガスを上記の混合ガスに更に混合して用いる。この時、非活性ガスとしては、Ｈｅ、Ｎｅ、ＡｒまたはＺｅの中から選択して用いる。
【００６７】
図４で説明したように、本発明はリセスゲート２００の高さを下げることによって自己整列コンタクトのエッチング工程時にエッチストップ現象が防止されて、コンタクトホール不良が生じない。
【００６８】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【産業上の利用可能性】
【００６９】
本発明は、半導体装置の製造技術に関し、特に、リセスゲートを備えた半導体装置の製造方法に利用可能である。
【図面の簡単な説明】
【００７０】
【図１Ａ】従来の技術に係るリセスゲートの製造方法を示す工程断面図である。
【図１Ｂ】従来の技術に係るリセスゲートの製造方法を示す工程断面図である。
【図１Ｃ】従来の技術に係るリセスゲートの製造方法を示す工程断面図である。
【図１Ｄ】従来の技術に係るプラグ分離酸化膜のエッチストップ現象を示す図である。
【図２】本発明の実施の形態に係るリセスゲートを有する半導体装置の構造を示す構造断面図である。
【図３Ａ】本発明の実施の形態に係るリセスゲートを有する半導体装置の製造方法を示す工程断面図である。
【図３Ｂ】本発明の実施の形態に係るリセスゲートを有する半導体装置の製造方法を示す工程断面図である。
【図３Ｃ】本発明の実施の形態に係るリセスゲートを有する半導体装置の製造方法を示す工程断面図である。
【図３Ｄ】本発明の実施の形態に係るリセスゲートを有する半導体装置の製造方法を示す工程断面図である。
【図３Ｅ】本発明の実施の形態に係るリセスゲートを有する半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施の形態に係るリセスゲートを適用した半導体装置のコンタクトホールの形成方法を示す図である。
【符号の説明】
【００７１】
２１      シリコン基板
２２      パッド酸化膜
２３      ハードマスクポリシリコン膜
２５      リセスパターン
２６      ゲート絶縁膜
２７      ゲートポリシリコン膜
２８      ゲートメタル膜
２９      ゲートハードマスク
２００      リセスゲート
【図１Ａ】
2006190947.tif 000003
【図１Ｂ】
2006190947.tif 000004
【図１Ｃ】
2006190947.tif 000005
【図１Ｄ】
2006190947.tif 000006
【図２】
2006190947.tif 000007
【図３Ａ】
2006190947.tif 000008
【図３Ｂ】
2006190947.tif 000009
【図３Ｃ】
2006190947.tif 000010
【図３Ｄ】
2006190947.tif 000011
【図３Ｅ】
2006190947.tif 000012
【図４】
2006190947.tif 000013