(57)【要約】【課題】ワイヤードオア方式によるプログラム確認読出しが可能であり、欠陷と関連したページバッファーからのデータ伝送を効率よく遮断できる不揮発性半導体メモリ装置を提供する。【解決手段】欠陥ページバッファーからのデータ伝送が遮断されるワイヤードオア構造の不揮発性半導体メモリ装置である。この装置の内部出力線は複数のページバッファーに共有される。前記内部出力線はページバッファーそれぞれの出力ドライバーによって接地電圧に駆動されるので、ワイヤードオア方式によるプログラム確認読出しが可能である。また、この装置の出力スイッチには制御ヒューズが内蔵される。前記制御ヒューズが切断される場合、当該内部出力線とグローバル出力線の電気的連結は遮断される。よって、欠陷と関連したページバッファーセットからのデータ伝送は遮断される。すなわち、データ伝送の遮断がページバッファーセット単位で行われる。【選択図】図１
2006202467.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
複数のビットラインを含むメモリセルアレイであって、対応するビットラインのデータをプログラムして記憶する複数のメモリセルを含むメモリセルアレイと；
対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして保存する複数のページバッファーと；
前記ページバッファーのメインラッチデータのそれぞれに対応して駆動可能な内部出力線であって、所定のワイヤードオア区間で、前記ページバッファーのメインラッチデータのいずれか一つが所定の論理状態であれば、残りの前記ページバッファーのメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される前記内部出力線と；
所定のグローバル出力線と；
前記ワイヤードオア区間で、前記内部出力線と前記グローバル出力線を電気的に連結するために駆動される前記出力スイッチと；を具備し、
前記出力スイッチは、
所定の制御ヒューズを含み、前記ワイヤードオア区間でイネーブルされるスイッチ制御信号を発生するためのスイッチ制御部であって、前記制御ヒューズの切断によって、前記スイッチ制御信号のイネーブルが抑制される前記スイッチ制御部と；
前記スイッチ制御信号のイネーブルに応答して、前記グローバル出力線と前記内部出力線を電気的に連結する出力伝送部とを具備することを特徴とする、不揮発性半導体メモリ装置。
【請求項２】
前記スイッチ制御部は、
所定のスイッチイネーブル信号の活性化に応答してイネーブルされ、前記ワイヤードオアリング信号に応答して前記スイッチ制御信号を活性化させるスイッチ論理ゲーティング手段と；
前記制御ヒューズを含み、前記スイッチイネーブル信号を提供するスイッチイネーブル手段であって、前記制御ヒューズの切断によって、前記スイッチイネーブル信号の活性化が抑制される前記スイッチイネーブル手段とを含むことを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記スイッチイネーブル手段は、
所定の入力端の信号を反転させて、究極的に前記スイッチイネーブル信号を提供するためのインバーターと；
前記インバーターの入力端を第１論理状態に制御するための前記制御ヒューズであって、切断によって前記第１論理状態への制御が遮断される制御ヒューズと；
前記制御ヒューズの切断の時、前記インバーターの入力端を第２論理状態に制御するために、駆動される第１ＮＭＯＳトランジスタと；
前記インバーターとともに、前記制御ヒューズの切断時に発生する前記スイッチイネーブル信号の論理状態をラッチする第２ＮＭＯＳトランジスタとを具備することを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記スイッチイネーブル手段は、
所定の入力端の信号を反転させて、究極的に前記スイッチイネーブル信号を提供するインバーターと；
前記インバーターの入力端を第１論理状態に制御するために、駆動されるＰＭＯＳトランジスタと；
切断可能な制御ヒューズであって、切断によって前記ＰＭＯＳトランジスタによる前記インバーターの入力端の前記第１論理状態への制御が遮断される制御ヒューズと；
前記制御ヒューズの切断の時、前記インバーターの入力端を第２論理状態に制御するために駆動される第１ＮＭＯＳトランジスタと；
前記インバーターとともに、前記制御ヒューズの切断の時に発生する前記スイッチイネーブル信号の論理状態をラッチする第２ＮＭＯＳトランジスタとを具備することを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記スイッチイネーブル手段は、
前記制御ヒューズの切断の時、前記ワイヤードオアリング区間で、前記スイッチイネーブル信号を第１論理状態に制御するＰＭＯＳトランジスタと；
前記スイッチイネーブル信号を第２論理状態に制御するための第１ＮＭＯＳトランジスタと；
切断可能な前記制御ヒューズであって、切断によって前記第１ＮＭＯＳトランジスタによる前記スイッチイネーブル信号の第２論理状態への制御が遮断される前記制御ヒューズとを具備することを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
【請求項６】
前記内部出力線は、特定される前記メモリセルのデータを読み出すノーマル読出しモードで、前記メモリセルのデータに対応して制御されることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
不揮発性半導体メモリ装置において、
複数のビットラインを含むメモリセルアレイであって、対応するビットラインのデータをプログラムして記憶する複数のメモリセルを含むメモリセルアレイと；
対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして保存する複数のページバッファーと；
前記ページバッファーのメインラッチデータのそれぞれに対応して駆動可能な内部出力線であって、所定のワイヤードオア区間で、前記ページバッファーのメインラッチデータのいずれか一つが所定の論理状態であれば、残りの前記ページバッファーのメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される前記内部出力線と；
所定のグローバル出力線と；
前記ワイヤードオア区間で、前記内部出力線と前記グローバル出力線を電気的に連結するために駆動される前記出力スイッチと；を具備し、
前記出力スイッチは、
前記ワイヤードオア区間でイネーブルされるスイッチ制御信号を発生するための前記スイッチ制御部と；
所定の制御ヒューズを含み、前記スイッチ制御信号のイネーブルに応答して、前記グローバル出力線と前記内部出力線を電気的に連結し、前記制御ヒューズの切断によって、前記グローバル出力線と前記内部出力線間の電気的連結が遮断される出力伝送部とを具備することを特徴とする、不揮発性半導体メモリ装置。
【請求項８】
前記出力伝送部は、
前記スイッチ制御信号に応答してゲートされるスイッチトランジスタと；
前記内部出力線と前記グローバル出力線間で、前記伝送トランジスタと直列に形成される前記制御ヒューズとを具備することを特徴とする、請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記内部出力線は、特定される前記メモリセルのデータを読み出すノーマル読出しモードで、前記メモリセルのデータに対応して制御されることを特徴とする、請求項７に記載の不揮発性半導体メモリ装置。
【請求項１０】
不揮発性半導体メモリ装置において、
複数のビットラインを含むメモリセルアレイであって、対応するビットラインのデータをプログラムして記憶する複数のメモリセルを含むメモリセルアレイと；
対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして保存する複数のページバッファーと；
前記ページバッファーのメインラッチデータのそれぞれに対応して駆動可能な内部出力線であって、前記ページバッファーのメインラッチデータのいずれか一つが所定の論理状態であれば、残りの前記ページバッファーのメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される内部出力線と；
所定のグローバル出力線と；
所定の制御ヒューズを含む出力スイッチであって、所定のワイヤードオア区間で、前記内部出力線と前記グローバル出力線を電気的に連結するために駆動され、前記制御ヒューズの切断によって、前記内部出力線と前記グローバル出力線の電気的連結が抑制される出力スイッチとを具備することを特徴とする、不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置に係り、特に、ワイヤードオア（Ｗｉｒｅｄ  ＯＲ）構造を持つ不揮発性半導体メモリ装置に関するものである。
【背景技術】
【０００２】
一般に、不揮発性半導体メモリ装置においては、特別な機能の効率的実現のために、プログラムされたデータの不良有無を確認する確認読出し動作はワイヤードオア（ＷｉｒｅｄＯｒ）方式で具現されることが要求できる。例えば、キャッシュ機能を内蔵する不揮発性半導体メモリ装置においては、各メモリセルのデータを一つずつ確認するＹ−スキャン方式でなく、複数のプログラムされたメモリセルのデータをいっぺんに確認するワイヤードオア方式で具現される場合に、キャッシュ機能の効率が極大化できる。
【０００３】
一方、不揮発性半導体メモリ装置においては、メモリセル、ビットライン、またはメモリセルから読み出されるデータを一時的に保存するページバッファーなどに欠陷が発生することができる。この時、メモリビットラインの欠陷は、コラムリペア方式で治癒可能である。すなわち、コラムリペアが行われる不揮発性半導体メモリ装置において、欠陷を内包するメモリセルまたはビットラインを選択するアドレスが発生する場合、当該メモリセルまたはビットラインへの接近は遮断され、余分のメモリセルまたはビットラインの接近が行われる。これにより、メモリビットラインの欠陷は治癒される。
【０００４】
反面、ページバッファー自体に欠陷を持つ不揮発性半導体メモリ装置は、コラムリペア方式のみで完全に治癒できない。すなわち、コラムリペアによって、欠陥ページバッファーが余分のページバッファーで取り替えられても、欠陥ページバッファーからデータが発生する場合には、正しいワイヤードオア方式の確認読出しが行われることができないからである。したがって、正しいワイヤードオア方式の確認読出しのために、不揮発性半導体メモリ装置は、欠陷を内包するページバッファーを余分のページバッファーで取り替えるコラムリペア回路に加え、欠陥ページバッファーからのデータ伝送を根本的に遮断する構造が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は従来技術の問題点を解決するためになされたもので、ワイヤードオア方式でプログラム確認読出しが可能であり、欠陷と関連したページバッファーからのデータ伝送が効率的に遮断可能な不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記のような技術的課題を達成するため、本発明は、不揮発性半導体メモリ装置を提供する。本発明の不揮発性半導体メモリ装置は、複数のビットラインを含むメモリセルアレイであって、対応するビットラインのデータをプログラムして記憶する複数のメモリセルを含むメモリセルアレイと；対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして保存する複数のページバッファーと；前記ページバッファーのメインラッチデータのそれぞれに対応して駆動可能な内部出力線であって、所定のワイヤードオア区間で、前記ページバッファーのメインラッチデータのいずれか一つが所定の論理状態であれば、残りの前記ページバッファーのメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される前記内部出力線と；所定のグローバル出力線と；前記ワイヤードオア区間で、前記内部出力線と前記グローバル出力線を電気的に連結するために駆動される前記出力スイッチと；を具備する。
【０００７】
望ましい一実施例によれば、前記出力スイッチは、所定の制御ヒューズを含み、前記ワイヤードオア区間でイネーブルされるスイッチ制御信号を発生するためのスイッチ制御部であって、前記制御ヒューズの切断によって、前記スイッチ制御信号のイネーブルが抑制される前記スイッチ制御部と；前記スイッチ制御信号のイネーブルに応答して、前記グローバル出力線と前記内部出力線を電気的に連結する出力伝送部とを具備する。
【０００８】
ほかの望ましい実施例によれば、前記出力スイッチは、前記ワイヤードオア区間でイネーブルされるスイッチ制御信号を発生するための前記スイッチ制御部と；所定の制御ヒューズを含み、前記スイッチ制御信号のイネーブルに応答して、前記グローバル出力線と前記内部出力線を電気的に連結し、前記制御ヒューズの切断によって、前記グローバル出力線と前記内部出力線間の電気的連結が遮断される出力伝送部とを具備する
【発明の効果】
【０００９】
前記のような本発明の不揮発性半導体メモリ装置の内部出力線は、複数のページバッファーに共有される。そして、前記内部出力線はページバッファーのそれぞれの出力ドライバーによって接地電圧に駆動される。したがって、本発明の不揮発性半導体メモリ装置においては、ワイヤードオア方式によってプログラム確認読出しが可能である。
【００１０】
そして、本発明の不揮発性半導体メモリ装置の出力スイッチには制御ヒューズが内蔵される。前記制御ヒューズが切断される場合、当該内部出力線とグローバル出力線の電気的連結は遮断される。これにより、欠陷と関連したページバッファーセットからのデータ伝送は遮断される。すなわち、本発明の不揮発性半導体メモリ装置においては、データ伝送の遮断がページバッファーセット単位で行われるので、前記制御ヒューズのためのレイアウトの面積、回路構成の簡単性、デスト及びリペア時のヒューズ制御などの側面で非常に効率的である。
【発明を実施するための最良の形態】
【００１１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施例を示す添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するに際して、同一部材は、できるだけ同一参照符号で示そうとする点に留意しなければならない。
【００１２】
本明細書では、隣接した２本のビットラインが一対のビットラインをなす構造の実施例を例示しながら説明する。しかし、本発明の技術的思想は２本のビットラインが一対のビットラインをなす構造の実施例だけでなく、ビットラインごとに、別個のコラムアドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）によって選択される構造にも実現することができることは当業者には明らかである。したがって、本明細書では、対をなす２本のビットライン、すなわち偶数ビットラインと奇数ビットラインは別に区別しないで、単に‘ビットライン’と通称することもできる。
【００１３】
以下、添付図面を参照しながら本発明の望ましい実施例を説明することにより、本発明を詳しく説明する。
【００１４】
図１は本発明の一実施例による不揮発性半導体メモリ装置を示す図である。図１に示すように、本発明の不揮発性半導体メモリ装置は、メモリセルアレイ１０、ページバッファーセット２００、出力スイッチ４００、データ線プレチャージ回路５００、及びデータ線ラッチ回路６００を持つ。
【００１５】
前記メモリセルアレイ１０は複数のビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）を含み、対応するビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）のデータをプログラムして記憶する複数のメモリセルを含む。前記メモリセルアレイ１０に含まれる前記メモリセル（ＭＣ）は、それぞれのビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）の電圧レベルに対応するデータをプログラムする。
【００１６】
前記ページバッファーセット２００は、対応するビットライン対（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）ごとに配置される複数のページバッファー（ＰＢＮ＜ｎ：１＞）を含む。前記ページバッファー（ＰＢＮ＜ｎ：１＞）は連結関係でばかり違いがあり、みんな同一構造で具現されることができる。したがって、本明細書では、前記ページバッファー（ＰＢＮ＜ｎ：１＞）を区別しないで、添え字を省略した一つのページバッファー（ＰＢＮ）についてだけ説明する。また、前記ビットライン対（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）に対しても添え字を省略する。
【００１７】
図２は図１のページバッファー（ＰＢＮ）を示す図である。前記ページバッファー（ＰＢＮ）は、対応するそれぞれのビットライン（ＢＬｅ、ＢＬｏ）と送受信されるデータを所定のメインラッチノード（ＭＬＡＭ）に保存する。本明細書において、前記メインラッチノード（ＮＬＡＭ）のデータは‘メインラッチデータ（ＭＬＤ）’と呼ばれる。図２を参照すれば、前記ページバッファー（ＰＢＮ）はビットラインバイアスブロック２１０、ビットライン遮断ブロック２２０、プレチャージブロック２３０、メインラッチブロック２５０、及び出力ドライバー２６０を含む。
【００１８】
前記ビットラインバイアスブロック２１０は、対をなす２本のビットライン（ＢＬｅ、ＢＬｏ）のいずれか一つを選択し、バイアス電圧を制御する。前記ビットライン遮断ブロック２２０は、前記ビットライン（ＢＬｅ、ＢＬｏ）と前記センシングノード（ＮＳＥＮ）の連結を制御する。前記プレチャージブロック２４０は、所定のセンシングプレチャージ信号（／ＰＲＳＥＮ）に応答して、前記メインラッチブロック２５０の前記センシングノード（ＮＳＥＮ）を電源電圧（ＶＣＣ）にプレチャージする。
【００１９】
前記ビットラインバイアスブロック２１０、ビットライン遮断ブロック２２０、及びプレチャージブロック２３０の構成及び作用は、図２を参照して、当業者に容易に理解できるので、本明細書では、それについての具体的な説明は省略する。
【００２０】
前記メインラッチブロック２５０は、所定のメインラッチノード（ＮＬＡＭ）を含む。前記メインラッチノード（ＮＬＡＭ）に保存される前記‘メインラッチデータ（ＭＬＤ）’は多様な方法で提供することができる。本実施例では、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、データプログラムの時、応答伝送ノード（ＮＣＰＡ）の電圧状態によって制御される。この時、前記‘応答伝送ノード（ＮＣＰＡ）’の電圧状態は‘入力データ’に対応する論理状態を持つ‘キャッシュラッチデータ（ＣＬＤ）’によって決定される。結局、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、データプログラム時に、前記入力データを反映して決定されることになる。
【００２１】
まとめると、対応する前記ビットライン（ＢＬｅ、ＢＬｏ）がプログラム可能状態、すなわち接地電圧（ＶＳＳ）に制御しようとする場合には、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｈ”になる。そして、対応する前記ビットライン（ＢＬｅ、ＢＬｏ）がプログラム禁止状態に制御しようとする場合には、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｌ”になる。
【００２２】
前記出力ドライバー２６０は、前記‘メインラッチデータ（ＭＬＤ）’に対応して、内部出力線（ＩＤＯＵＴ）を一方向にドライビングする。すなわち、前記内部出力線（ＩＤＯＵＴ）は、論理“Ｈ”の前記‘メインラッチデータ（ＭＬＤ）’によって、出力ドライビング電圧（ＶＯＤＲ）（本実施例では、接地電圧（ＶＳＳ））にドライビングされる。
【００２３】
そして、前記内部出力線（ＩＤＯＵＴ）のデータは、前記出力スイッチ４００（図１参照）を通じて、究極的に外部に提供される。この時、前記内部出力線（ＩＤＯＵＴ）は、外部から前記メインラッチノード（ＮＬＡＭ）までの入力データの伝送経路とは電気的に分離される。よって、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、前記内部出力線（ＩＤＯＵＴ）の電圧レベルによる影響が排除される。
【００２４】
より詳しく説明すれば、前記内部出力線（ＩＤＯＵＴ）は、それ自身と連結される複数のページバッファー（ＰＢＮ＜ｎ：１＞、図１参照）の前記‘メインラッチデータ（ＭＬＤ）’のそれぞれによって駆動される。したがって、前記ページバッファー（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’のいずれか一つが所定の論理状態（本実施例では、論理“Ｈ”）の場合には、残りの前記ページバッファー（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’の論理状態がみんな“Ｌ”であっても、前記内部出力線（ＩＤＯＵＴ）、究極的には前記グローバル出力線（ＧＤＯＵＴ）が前記出力ドライビング電圧（ＶＯＤＲ）に駆動される。
【００２５】
したがって、本発明のページバッファー（ＰＢＮ）を含む不揮発性半導体メモリ装置は、前記出力ドライバー２６０によって、ワイヤードオア構造で具現されることができる。すなわち、選択されるメモリセル（ＭＣ）のプログラムを確認するプログラム確認読出しにおいて、前記複数のページバッファー（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’を同時に用いて、一度の確認読出しを行うことで、前記複数のページバッファー（ＰＢＮ＜ｎ：１＞）と連結されるメモリセルのプログラム不良有無が確認されることができる。
【００２６】
このように、本発明の不揮発性半導体メモリ装置は、ワイヤードオア構造で具現されることができるので、プログラム確認読出しに必要な時間が著しく減少する。
【００２７】
そして、前記内部出力線（ＩＤＯＵＴ）は、本発明の不揮発性半導体メモリ装置のワイヤードオア動作でだけでなく、特定の前記メモリセルのデータを読み出すノーマル読出しモードでも、前記メモリセルのデータに対応するデータを伝送する。
【００２８】
ついで、図２を参照して、前記メインラッチブロック２５０及び前記出力ドライバー２６０を詳細に説明する。
【００２９】
前記メインラッチブロック２５０は、前記センシングノード（ＮＳＥＮ）、メインラッチ部２５１、キャッシュダンピング部２５６、センシング応答部２５７、及びバッファー選択部２５９を含む。前記センシングノード（ＮＳＥＮ）は前記ビットライン（ＢＬｅ、ＢＬｏ）から提供されるデータを受信するためのもので、ビットライン遮断ブロック２２０を通じてビットライン（ＢＬｅ、ＢＬｏ）と電気的に連結される。
【００３０】
前記メインラッチ部２５１は前記メインラッチノード（ＮＬＡＭ）を含み、前記応答伝送ノード（ＮＣＰＡ）の状態に対応するデータを前記‘メインラッチデータ（ＭＬＤ）’として保存する。
【００３１】
そして、前記キャッシュダンピング部２５６は所定のダンピング制御信号（ＤＵＭ）に応答し、前記‘キャッシュラッチデータ（ＣＬＤ）’によって、所定のキャッシュ駆動電圧（ＶＣＡＤＲ）を前記応答伝送ノード（ＮＣＰＡ）に提供する。望ましくは、前記‘キャッシュラッチデータ（ＣＬＤ）’は、本発明の半導体メモリ装置のキャッシュ機能を果たすために、ほかのラッチ手段に保存されたデータである。すなわち、前記‘キャッシュラッチデータ（ＣＬＤ）’は次のフレームでプログラムされるデータで、前記キャッシュダンピング部２５６を通じて前記メインラッチ部２５１に提供される。
【００３２】
前記センシング応答部２５７は、前記センシングノード（ＮＳＥＮ）及び所定の読出しラッチ信号（ＲＬＡＴ）に応答して、前記応答伝送ノード（ＮＣＰＡ）にセンシング応答電圧（本実施例では、接地電圧（ＶＳＳ））を提供する。前記バッファー選択部２５９は、前記‘メインラッチデータ（ＭＬＤ）’に対応するデータを前記センシングノード（ＮＳＥＮ）を通じて、究極的に前記ビットライン（ＢＬｅ、ＢＬｏ）に提供する。
【００３３】
一方、前記出力ドライバー２６０は、データ読出しの時、前記‘メインラッチデータ（ＭＬＤ）’に対応して、前記内部出力線（ＩＤＯＵＴ）を駆動する。望ましくは、前記出力ドライバー２６０は、第１出力ドライビングトランジスタ２６１と第２出力ドライビングトランジスタ２６３を含む。前記第１出力ドライビングトランジスタ２６１は、前記‘メインラッチデータ（ＭＬＤ）’によってゲートされる。すなわち、第１出力ドライビングトランジスタ２６１は、前記‘メインラッチデータ（ＭＬＤ）’が論理“Ｈ”である時、ターンオン（ｔｕｒｎ−ｏｎ）される。前記第２出力ドライビングトランジスタ２６３は、前記メインラッチ選択アドレス（ＹＭｒ）にゲートされ、前記内部出力線（ＩＤＯＵＴ）を前記接地電圧（ＶＳＳ）にドライビングする。
【００３４】
したがって、本実施例によれば、前記‘メインラッチデータ（ＭＬＤ）’が論理“Ｈ”である時、前記メインラッチ選択アドレス（ＹＭｒ）の論理“Ｈ”への遷移に応答して、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）にドライビングされる。
【００３５】
再び図１を参照すれば、本発明の不揮発性半導体メモリ装置は、出力スイッチ４００を含む。前記出力スイッチ４００は、所定のワイヤードオアリング信号（／ＷＯＲＥＮ）及び所定のブロックデコーディング信号（／ＢＬＤＥＣ）に応答して、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を電気的に連結する。ここで、ワイヤードオアリング信号（／ＷＯＲＥＮ）は、本発明の不揮発性半導体メモリ装置において、一つの内部出力線（ＩＤＯＵＴ）に連結されるページバッファーから提供されるデータをいっぺんに確認するワイヤードオア（Ｗｉｒｅｄ  ＯＲ）動作の時に“Ｌ”に活性化する信号である。そして、前記ブロックデコーディング信号（／ＢＬＤＥＣ）は、内部出力線（ＩＤＯＵＴ）を特定する信号である。すなわち、前記ブロックデコーディング信号（／ＢＬＤＥＣ）は、一つの内部出力線（ＩＤＯＵＴ）に連結されるページバッファー（ＰＢＮ）（図１では、ページバッファーセット２００）を特定するアドレス信号である。
【００３６】
したがって、前記出力スイッチ４００は、前記ワイヤードオア区間であるか、あるいは前記ブロックデコーディング信号（／ＢＬＤＥＣ）によって前記ページバッファーセット２００が選択される時、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を電気的に連結する。
【００３７】
しかし、前記出力スイッチ４００に含まれる制御ヒューズ（ＦＵ）が切断される場合には、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）の電気的連結が抑制される。
【００３８】
まとめると、前記出力スイッチ４００に含まれる制御ヒューズ（ＦＵ）が切断される場合には、前記内部出力線（ＩＤＯＵＴ）を共有する複数のページバッファー（ＰＢＮ）（図１の実施例では、前記ページバッファーセット２００のページバッファー（ＰＢＮ））の全てからのデータ伝送が遮断される。
【００３９】
すなわち、本発明の不揮発性半導体メモリ装置におけるデータ伝送の遮断はページバッファーセット２００単位でなされる。
【００４０】
このように、データ伝送の遮断がページバッファーセット２００単位でなされることは、各ページバッファー単位でなされる場合に比べて、次のような利点を持つ。すなわち、本発明の不揮発性半導体メモリ装置においては、ページバッファーのデータ伝送を遮断するためのヒューズの数が減少するので、レイアウト面積上有利である。そして、各ヒューズの切断を制御するための回路の構成が簡単であり、テスト及びリペアの時、管理が容易であるという利点がある。
【００４１】
図３ａは図１の出力スイッチ４００を具現する一例を示す図である。そして、図３ｂは図３ａの主要ノード及び主要信号のタイミング図である。図３ａを参照すれば、出力スイッチ４００は、スイッチ制御部４１０と出力伝送部４５０を含む。前記スイッチ制御部４１０は前記制御ヒューズ（ＦＵ）を含み、スイッチ制御信号（ＳＷＣＯＮ）を発生する。前記スイッチ制御信号（ＳＷＣＯＮ）は前記ワイヤードオア区間でイネーブルされるが、前記制御ヒューズ（ＦＵ）が切断される場合には、イネーブルが抑制される。
【００４２】
そして、前記出力伝送部４５０は、前記スイッチ制御信号（ＳＷＣＯＮ）の“Ｈ”へのイネーブルに応答して前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を連結するスイッチトランジスタ４５０ａを含む。
【００４３】
前記スイッチ制御部４１０は、具体的にスイッチ論理ゲーティング手段４１１及びスイッチイネーブル手段４１３を具備する。前記スイッチ論理ゲーティング手段４１１は、所定のスイッチイネーブル信号（／ＳＷＥＮ）が“Ｌ”に活性化する時、イネーブルされる。この時、前記ブロックデコーディング信号（／ＢＬＤＥＣ）または前記ワイヤードオアリング信号（／ＷＯＲＥＮ）が活性化すれば、前記スイッチ論理ゲーティング手段４１１から提供される前記スイッチ制御信号（ＳＷＣＯＮ）は論理“Ｈ”に活性化する。
【００４４】
前記スイッチイネーブル手段４１３は前記制御ヒューズ（ＦＵ）を含み、前記スイッチイネーブル信号（／ＳＷＥＮ）を提供する。前記スイッチイネーブル手段４１３は、具体的にインバーター４１３ａ、第１ＮＭＯＳトランジスタ４１３ｂ、前記制御ヒューズ（ＦＵ）、及び第２ＮＭＯＳトランジスタ４１３ｃを含む。前記インバーター４１３ａは、所定の入力端ｎ４１３の信号を反転させて、究極的に前記スイッチイネーブル信号（／ＳＷＥＮ）として提供する。
【００４５】
前記制御ヒューズ（ＦＵ）は、前記インバーター４１３ａの入力端ｎ４１３を論理“Ｈ”に制御する。しかし、前記制御ヒューズ（ＦＵ）が切断される場合には、前記制御ヒューズ（ＦＵ）による前記インバーター４１３ａの入力端ｎ４１３の論理“Ｈ”への制御は遮断される。
【００４６】
前記第１ＮＭＯＳトランジスタ４１３ｂは所定の初期化制御信号（ＶＩＮＩ）にゲートされる。前記初期化制御信号（ＶＩＮＩ）は所定の区間（図３ｂのＡ１区間）で活性化する信号である。望ましくは、前記第１ＮＭＯＳトランジスタ４１３ｂの電気伝導性（ｃｏｎｄｕｃｔｉｖｉｔｙ）は非常に小さい。
【００４７】
そして、前記第２ＮＭＯＳトランジスタ４１３ｃは、前記インバーター４１３ａとともに、前記制御ヒューズ（ＦＵ）の切断の時に発生する前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態をラッチする。
【００４８】
要約すれば、前記制御ヒューズ（ＦＵ）が連結される場合には、前記インバーター４１３ａの入力端ｎ４１３は論理“Ｈ”に制御される。この時、前記インバーター４１３ａの出力信号である前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態は、図３ｂに示すように、“Ｌ”になる。したがって、前記制御ヒューズ（ＦＵ）が連結される場合には、前記スイッチ制御信号（／ＳＷＣＯＮ）は、前記ワイヤードオアリング信号（／ＷＯＲＥＮ）の“Ｌ”への活性化に応答して“Ｈ”に活性化する。
【００４９】
しかし、前記制御ヒューズ（ＦＵ）が切断される場合には、前記インバーター４１３ａの入力端ｎ４１３は論理“Ｌ”に制御される。この時、前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態は、図３ｂに示すように、“Ｈ”に固定される。したがって、前記制御ヒューズ（ＦＵ）が切断される場合には、前記スイッチ制御信号（／ＳＷＣＯＮ）の論理“Ｈ”への活性化は抑制される。
【００５０】
図４ａは図１の出力スイッチ４００’を具現する他の例を示す図で、図３ａの出力スイッチ４００と類似する。そして、図４ｂは図４ａの主要ノード及び主要信号のタイミング図である。図４ａを参照すれば、図４ａの前記出力スイッチ４００’もスイッチ制御部４２０と出力伝送部４５０’を含む。そして、前記スイッチ制御部４２０は、具体的にスイッチ論理ゲーティング手段４２１及びスイッチイネーブル手段４２３を具備する。図４ａの前記出力伝送部４５０’と前記スイッチ論理ゲーティング手段４２１の構成及び作用は図３ａの前記出力伝送部４５０と前記スイッチ論理ゲーティング手段４１１と同一のであるので、本明細書ではそれについての具体的な説明は省略する。
【００５１】
前記スイッチイネーブル手段４２３は前記制御ヒューズ（ＦＵ）を含み、前記スイッチイネーブル信号（／ＳＷＥＮ）を提供する。前記スイッチイネーブル手段４２３は、具体的にインバーター４２３ａ、ＰＭＯＳトランジスタ４２３ｂ、前記制御ヒューズ（ＦＵ）、第１ＮＭＯＳトランジスタ４２３ｃ、及び第２ＮＭＯＳトランジスタ４２３ｄを含む。前記インバーター４２３ａは所定の入力端ｎ４２３の信号を反転させて、究極的に前記スイッチイネーブル信号（／ＳＷＥＮ）として提供する。前記ＰＭＯＳトランジスタ４２３ｂは、前記インバーター４２３ａの入力端ｎ４２３を“Ｈ”に制御するために、所定の第１初期化制御信号（ＶＩＮＩＡ）に応答して駆動される。
【００５２】
前記制御ヒューズ（ＦＵ）は、前記インバーター４２３ａの入力端ｎ４２３と前記電源電圧（ＶＣＣ）との間で、前記ＰＭＯＳトランジスタ４２３ｂと直列に形成される。これにより、前記制御ヒューズ（ＦＵ）が切断され場合には、前記ＰＭＯＳトランジスタ４２３ｂによる前記インバーター４２３ａの入力端ｎ４２３の前記“Ｈ”への制御が遮断される。
【００５３】
前記第１ＮＭＯＳトランジスタ４２３ｃは、前記第１初期化制御信号（ＶＩＮＩＡ）に応答して駆動される。前記第１ＮＭＯＳトランジスタ４２３ｃは、前記制御ヒューズ（ＦＵ）の切断時に前記インバーター４２３ａの入力端ｎ４２３を論理“Ｌ”に制御する。
【００５４】
そして、前記第２ＮＭＯＳトランジスタ４２３ｄは、前記インバーター４２３ａとともに、前記制御ヒューズ（ＦＵ）の切断時に発生する前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態をラッチする。
【００５５】
前記第３ＮＭＯＳトランジスタ４２３ｅは、前記第２ＮＭＯＳトランジスタ４２３ｄと接地電圧（ＶＳＳ）との間に形成される。そして、第２初期化制御信号（ＶＩＮＩＢ）によってゲートされる前記第３ＮＭＯＳトランジスタ４２３ｅは、前記第１ＮＭＯＳトランジスタ４２３ｃがターンオフ（ｔｕｒｎ−ｏｆｆ）された後に、ターンオン（ｔｕｒｎ−ｏｎ）される。
【００５６】
要約すれば、前記制御ヒューズ（ＦＵ）が連結される場合には、前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態は、図４ｂに示すように、“Ｌ”になる。これにより、前記スイッチ制御信号（／ＳＷＣＯＮ）は、前記ワイヤードオアリング信号（／ＷＯＲＥＮ）の“Ｌ”への活性化に応答して、“Ｈ”に活性化する。
【００５７】
そして、前記制御ヒューズ（ＦＵ）が切断される場合には、前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態は、“Ｈ”に固定される。これにより、前記制御ヒューズ（ＦＵ）が切断される場合には、前記スイッチ制御信号（／ＳＷＣＯＮ）の論理“Ｈ”への活性化は抑制される。
【００５８】
図５ａは図１の出力スイッチ４００を具現するさらにほかの例を示す図で、図３ａ及び図４ａの出力スイッチ４００、４００’と類似する。そして、図５ｂは図４ａの主要ノード及び主要信号のタイミング図である。図５ａを参照すれば、図５ａの前記出力スイッチ４００”もスイッチ制御部４３０と出力伝送部４５０”を含む。そして、前記スイッチ制御部４３０は、具体的にスイッチ論理ゲーティング手段４３１及びスイッチイネーブル手段４３３を具備する。図５ａの前記出力伝送部４５０”と前記スイッチ論理ゲーティング手段４３１の構成及び作用は図３ａの前記出力伝送部４５０と前記スイッチ論理ゲーティング手段４１１と同一であるので、本明細書ではそれについての具体的な説明は省略する。
【００５９】
前記スイッチイネーブル手段４３３は前記制御ヒューズ（ＦＵ）を含み、前記スイッチイネーブル信号（／ＳＷＥＮ）を提供する。前記スイッチイネーブル手段４３３は、具体的に第１ＮＭＯＳトランジスタ４３３ａ、前記制御ヒューズ（ＦＵ）、ＰＭＯＳトランジスタ４３３ｂ、及び第２ＮＭＯＳトランジスタ４３３ｃを含む。
【００６０】
前記第１ＮＭＯＳトランジスタ４３３ａと前記制御ヒューズ（ＦＵ）は接地電圧（ＶＳＳ）と前記スイッチイネーブル信号（／ＳＷＥＮ）に直列に形成される。したがって、前記制御ヒューズ（ＦＵ）が連結される場合、前記第１ＮＭＯＳトランジスタ４３３ａは前記スイッチイネーブル信号（／ＳＷＥＮ）を“Ｌ”に制御する（図５ｂ参照）。一方、前記制御ヒューズ（ＦＵ）が切断される場合、前記第１ＮＭＯＳトランジスタ４３３ａによる前記スイッチイネーブル信号（／ＳＷＥＮ）の“Ｌ”への制御は遮断される。
【００６１】
前記ＰＭＯＳトランジスタ４３３ｂと前記第２ＮＭＯＳトランジスタ４３３ｃは、前記ワイヤードオアリング信号（／ＷＯＲＥＮ）によってゲートされる。したがって、前記第２ＮＭＯＳトランジスタ４３３ｃは、前記ワイヤードオアリング信号（／ＷＯＲＥＮ）が“Ｈ”である区間（図５ｂのＣ１区間）で、スイッチイネーブル信号（／ＳＷＥＮ）を“Ｌ”に制御する。
【００６２】
前記ＰＭＯＳトランジスタ３６３は、前記制御ヒューズ（ＦＵ）が切断される場合、前記‘ワイヤードオア区間（図５ｂのＣ２区間）’で、スイッチイネーブル信号（／ＳＷＥＮ）を“Ｈ”に固定する。
【００６３】
要約すれば、前記制御ヒューズ（ＦＵ）が連結される場合は、前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態は、図５ｂに示すように、“Ｌ”になる。したがって、前記スイッチ制御信号（／ＳＷＣＯＮ）は、前記ワイヤードオアリング信号（／ＷＯＲＥＮ）の“Ｌ”への活性化に応答して、“Ｈ”に活性化する。
【００６４】
そして、前記制御ヒューズ（ＦＵ）が切断される場合、前記スイッチイネーブル信号（／ＳＷＥＮ）の論理状態は、前記ワイヤードオア区間（Ｃ２）で、“Ｈ”に固定される。これにより、前記制御ヒューズ（ＦＵ）が切断される場合には、前記スイッチ制御信号（／ＳＷＣＯＮ）の論理“Ｈ”への活性は抑制される。
【００６５】
一方、図３ａ、図４ａ及び図５ａの出力スイッチ４００において、前記制御ヒューズ（ＦＵ）はスイッチ制御部４１０、４２０、４３０に内蔵される。このように、前記制御ヒューズ（ＦＵ）がスイッチ制御部４１０、４２０、４３０に内蔵される図３ａ、図４ａ及び図５ａの実施例の場合には、前記制御ヒューズ（ＦＵ）によるデータの出力速度の遅延はほとんど発生しない。したがって、図３ａ、図４ａ及び図５ａの実施例は、確認読出し時とノーマル読出しモードで同一読出し経路を用いる不揮発性半導体メモリ装置に非常に効率よく適用できる。
【００６６】
図６は図１の出力スイッチ４００を具現するさらにほかの一例を示す図である。図６を参照すれば、出力スイッチ４００”’はスイッチ制御部４７０と出力伝送部４８０を含む。前記スイッチ制御部４７０は、前記ワイヤードオア区間でイネーブルされるスイッチ制御信号（ＳＷＣＯＮ）を発生する。前記スイッチ制御部４７０の構成及び作用は図６のスイッチ論理ゲーティング手段４１１に関連する説明を参照すれば、当業者には容易に理解できるので、本明細書ではそれについての具体的な説明は省略する。
【００６７】
前記出力伝送部４８０は前記制御ヒューズ（ＦＵ）を含む。そして、出力伝送部４８０は、前記スイッチ制御信号（ＳＷＣＯＮ）の“Ｈ”へのイネーブルに応答して、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を連結する。しかし、前記制御ヒューズ（ＦＵ）が切断される場合には、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）の連結が遮断される。
【００６８】
前記出力伝送部４８０は、具体的にスイッチトランジスタ４８０ａと前記制御ヒューズ（ＦＵ）を含む。前記スイッチトランジスタ４８０ａは、前記スイッチ制御信号（ＳＷＣＯＮ）に応答してゲートされる。前記制御ヒューズ（ＦＵ）は、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）との間で前記伝送トランジスタ４８０ａに直列に形成される。
【００６９】
前記制御ヒューズ（ＦＵ）が切断される場合には、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）の連結が遮断されるので、これに対応するページバッファーセット２００の内部出力線（ＩＤＯＵＴ）を通じてはそれ以上データが引き出されない。
【００７０】
一方、図６の出力スイッチ４００”’において、前記制御ヒューズ（ＦＵ）が出力伝送部４８０に内蔵される。このように、前記制御ヒューズ（ＦＵ）が出力伝送部４８０に内蔵される図６の実施例の場合には、回路具現が非常に容易であるという利点を持つ。ただし、前記制御ヒューズ（ＦＵ）によるデータの出力速度の遅延が発生することができる。したがって、図６の実施例は、確認読出し時とノーマル読出しモードでのデータの読出し経路を異にする不揮発性半導体メモリ装置に非常に効率よく適用できる。
【００７１】
このように、本発明の不揮発性半導体メモリ装置においては、出力スイッチ４００の制御ヒューズ（ＦＵ）の切断によって、欠陷と関連するページバッファー（ＰＢＮ）を含むページバッファーセット２００の内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）の電気的連結は遮断できる。そして、切断される前記制御ヒューズ（ＦＵ）に対応するページバッファーセット２００は、図７に示すように、余剰のページバッファーセット（２００＜Ｒ＞）で取り替えられる。
【００７２】
以上、本発明を添付図面に示す一実施例に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の通常の知識を持った者であれば、これから多様な変形及び均等な実施例が可能であろう。したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００７３】
本発明は不揮発性半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施例による不揮発性半導体メモリ装置を示す図である。
【図２】図１のページバッファーを示す図である。
【図３ａ】図１の出力スイッチを具現する一例を示す図である。
【図３ｂ】図３ａの主要ノード及び主要信号のタイミング図である。
【図４ａ】図１の出力スイッチを具現する他の一例を示す図である。
【図４ｂ】図４ａの主要ノード及び主要信号のタイミング図である。
【図５ａ】図１の出力スイッチを具現するさらにほかの一例を示す図である。
【図５ｂ】図５ａの主要ノード及び主要信号のタイミング図である。
【図６】図１の出力スイッチを具現するさらにほかの一例を示す図である。
【図７】本発明の不揮発性半導体メモリ装置において、欠陷ページバッファーセットの余剰のページバッファーセットへの代替を説明するための図である。
【符号の説明】
【００７５】
２００    ページバッファーセット
ＢＬｅ、ＢＬｏ    ビットライン
ＧＤＯＵＴ    グローバル出力線
ＩＤＯＵＴ    内部出力線
ＮＬＡＭ    メインラッチノード
ＭＬＤ    メインラッチデータ
ＮＳＥＮ    センシングノード
ＰＢＮ    ページバッファー
ＳＷＣＯＮ    スイッチ制御信号
ＶＣＡＤＲ    キャッシュ駆動電圧
ＶＯＤＲ    出力ドライビング電圧
／ＢＬＤＥＣ    ブロックデコーディング信号
／ＷＯＲＥＮ    ワイヤードオアリング信号
【図１】
2006202467.tif 000003
【図２】
2006202467.tif 000004
【図３ａ】
2006202467.tif 000005
【図３ｂ】
2006202467.tif 000006
【図４ａ】
2006202467.tif 000007
【図４ｂ】
2006202467.tif 000008
【図５ａ】
2006202467.tif 000009
【図５ｂ】
2006202467.tif 000010
【図６】
2006202467.tif 000011
【図７】
2006202467.tif 000012