(57)【要約】【課題】  ＣＭＯＳ半導体装置において抵抗素子の部分のスペース効率の向上を図ることを目的とする。【解決手段】  正の温度特性を有する拡散抵抗素子部ＲＡと負の温度特性を有するポリシリコン抵抗素子部ＲＢとが、シリコン酸化膜５０を間において、拡散抵抗素子部ＲＡが下側、ポリシリコン抵抗素子部ＲＢが上側とされて平面的に重なって配置してある。拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとは電気的に直列に接続されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
抵抗素子を有し、
該抵抗素子は、正又は負の温度特性を有する第１の抵抗素子部と、該第１の抵抗素子部とは逆の温度特性を有する第２の抵抗素子部とが上下の配置で形成してあり、該第１の抵抗素子部と該第２の抵抗素子部とが重なっている構成であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の抵抗素子部は、拡散抵抗素子部であり、下側に位置し、
前記第２の抵抗素子部は、ポリシリコン抵抗素子部であり、前記拡散抵抗素子部の上側に位置している構成としたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記拡散抵抗素子部と前記ポリシリコン抵抗素子部とは電気的に直列に接続してある構成としたことを特徴とする半導体装置。
【請求項４】
請求項２又は請求項３に記載の半導体装置において、
前記拡散抵抗素子部は、複数の拡散抵抗パターンが平行に並んでおり、隣同士の拡散抵抗パターンの両側の端が互い違いに第１のコンタクトでもって電気的に接続してあり、ジグザク状となっている構成であり、
前記ポリシリコン抵抗素子部は、複数のポリシリコンパターンが平行に並んでおり、隣同士のポリシリコンパターンの両側の端が互い違いに第２のコンタクトでもって電気的に接続してあり、ジグザク状となっている構成であり、
前記ポリシリコンパターンの長さは前記拡散抵抗パターンの長さよりも短く、前記第１のコンタクトと前記第２のコンタクトとは干渉しないで配置してある構成としたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
図６は従来のＣＭＯＳ半導体装置１を示す。ＣＭＯＳ半導体装置１は、シリコン基板２上に、ＣＭＯＳ半導体素子及び抵抗素子等が密に作り込んである構成である。このうち、抵抗素子の部分についてみると、所望の温度特性となるように、例えば零の温度特性となるように、或いは、所望の温度特性となるように、正の温度特性を有する拡散抵抗素子部ＲＡと負の温度特性を有するポリシリコン抵抗素子部ＲＢとが、平面図上並んだ配置で、且つ、直列に接続されている構成である。ここで、正の温度特性とは温度が上昇すると抵抗値が上がる特性であり、負の温度特性とは温度が上昇すると抵抗値が下がる特性であり、零の温度特性とは温度が上昇しても抵抗値が変化しない特性である。
【特許文献１】特開平５−９０５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとが平面図上並んだ配置であるため、スペース効率が良くなかった。このため、抵抗素子の数が増えてくると、その影響も徐々に大きくなって、ＣＭＯＳ半導体装置１の縦横のサイズの小型化を図る上で無視できないものとなってきている。
【０００４】
また、拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとが平面図上並んだ配置である場合には、発熱源からの距離が相違し、拡散抵抗素子部ＲＡの温度とポリシリコン抵抗素子部ＲＢの温度とに差が出て、温度特性を設計通りにすることが出来ない場合も起こる。また、温度特性の変動を抑えるために、アルミ変更、トリミング等による合わせ込みを行っているため、レイアウト面積が大きくなっていた。
【０００５】
そこで、本発明は、上記課題を解決した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、抵抗素子が、
正又は負の温度特性を有する第１の抵抗素子部と、
該第１の抵抗素子部とは逆の温度特性を有する第２の抵抗素子部とを、
上下の配置で形成してあり、第１の抵抗素子部と第２の抵抗素子部とが重なっていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第１の抵抗素子部と第２の抵抗素子部とが並んで配置してある構成に比べてスペース効率の向上を図ることが出来る。
【発明を実施するための最良の形態】
【０００８】
次に本発明の実施の形態について説明する。
【実施例１】
【０００９】
［抵抗素子１２の概略構成］
図１は発明の実施例１になるＣＭＯＳ半導体装置１０を示す。Ｘ１−Ｘ２が長さ方向、Ｙ１−Ｙ２が幅方向、Ｚ１−Ｚ２が厚さ方向である。ＣＭＯＳ半導体装置１０は、シリコンチップ基板１１上に、ＣＭＯＳ半導体素子及び抵抗素子等が密に作り込んである構成である。このうち、抵抗素子１２の部分についてみると、温度による特性の変動が抑えられるように、第１の抵抗素子部であるところの正の温度特性を有する拡散抵抗素子部ＲＡと第２の抵抗素子部であるところの負の温度特性を有するポリシリコン抵抗素子部ＲＢとが、拡散抵抗素子部ＲＡが下側、ポリシリコン抵抗素子部ＲＢが上側とされて平面的に重なった配置で、且つ、電気的に直列に接続されている構成である。よって抵抗素子１２は従来に比較してスペース効率良く形成され、ＣＭＯＳ半導体装置１０のサイズＡ×Ｂは小さい。
【００１０】
［抵抗素子１２の構成］
図２及び図３は抵抗素子１２の部分を拡大して示す。図３は平面図であり、図２は図３中、II-II線に沿う断面図である。
【００１１】
拡散抵抗素子部ＲＡは、半導体装置基板１１の上面に形成してあり、Ｙ１−Ｙ２に長さＬ１の４本のＰ型拡散抵抗パターン２０がＸ１−Ｘ２方向に等ピッチＰ１で平行に並んでおり、隣同士のＰ型拡散抵抗パターン２０の両側の端が互い違いにコンタクト２１Ｙ１，２１Ｙ２でもって電気的に接続してある構成であり、ジグザク状となっている。２５は拡散抵抗素子部ＲＡの一端の端子であり、２６は拡散抵抗素子部ＲＡの他端の端子である。
【００１２】
各Ｐ型拡散抵抗パターン２０の両端にはＰ＋拡散されたＰ＋型拡散層２２，２３が形成してある。コンタクト２１Ｙ１，２１Ｙ２はＰ＋型拡散層２２，２３上に形成してあり、コンタクト２１Ｙ１，２１Ｙ２とＰ型拡散抵抗パターン２０との接続部分の電気抵抗が低くされている。
【００１３】
拡散抵抗素子部ＲＡのＰ型拡散抵抗パターン２０は、通常よりも厚いシリコン酸化膜５０で覆われている。シリコン酸化膜５０が通常よりも厚いことによって、拡散抵抗パターン２０とポリシリコンパターン４０とは確実に絶縁されて分離されている。
【００１４】
ポリシリコン抵抗素子部ＲＢは、シリコン酸化膜５０の上面に形成してあり、Ｙ１−Ｙ２に長さＬ２の４本のポリシリコンパターン４０がＸ１−Ｘ２方向に等ピッチＰ２で平行に並んでおり、隣同士のポリシリコンパターン４０の両側の端が互い違いにコンタクト４１Ｙ１，４１Ｙ２でもって電気的に接続してある構成であり、ジグザク状となっている。３５はポリシリコン抵抗素子部ＲＢの一端の端子であり、３６はポリシリコン抵抗素子部ＲＢの他端の端子である。
【００１５】
ポリシリコン抵抗素子部ＲＢは、シリコン酸化膜５１でもって覆われている。
【００１６】
拡散抵抗素子部ＲＡの端子２６とポリシリコン抵抗素子部ＲＢの端子３６とが配線３７でもって接続してあり、拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとは電気的に直列に接続されており、抵抗素子１２を形成している。抵抗素子１２は端子２５と端子３５とを有する。拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとはシリコン酸化膜５０でもって分離されている。
【００１７】
ここで、長さＬ１，Ｌ２は、ＲＡ、ＲＢを同一方向で形成した場合、Ｌ２＜Ｌ１の関係にある。ピッチＰ１，Ｐ２は、Ｐ２＜Ｐ１の関係にある。
【００１８】
Ｐ型拡散抵抗パターン２０及びポリシリコンパターン４０は、Ｙ１−Ｙ２方向上の中心を一致して配置してあり、ポリシリコンパターン４０は拡散抵抗パターン２０の長さ内に含まれ、ポリシリコン抵抗素子部ＲＢは、拡散抵抗素子部ＲＡが形成されている領域の範囲内に配置してある。
【００１９】
ここで、Ｐ型拡散抵抗パターン２０及びポリシリコンパターン４０は長さＬ１，Ｌ２がＬ２＜Ｌ１の関係にあり、且つ、Ｙ１−Ｙ２方向上の中心が一致して配置してあることにより、Ｙ１−Ｙ２方向上、Ｙ１側のコンタクト４１Ｙ１及びＹ２側のコンタクト４１Ｙ２は夫々Ｙ１側のコンタクト２１Ｙ１及びＹ２側のコンタクト２１Ｙ２より内側に位置することになり、コンタクト４１Ｙ１とコンタクト２１Ｙ１とは干渉し合わず、且つ、コンタクト４１Ｙ２とコンタクト２１Ｙ２とは干渉し合わない配置となっている。
【００２０】
ＣＭＯＳ半導体装置１０は使用中に加熱されて温度が変化するけれども、抵抗素子１２の部分についてみると、ポリシリコン抵抗素子部ＲＢの負の温度特性と拡散抵抗素子部ＲＡの正の温度特性とが打ち消しあって、温度特性が零になるようにしてある。ここで、ポリシリコン抵抗素子部ＲＢと拡散抵抗素子部ＲＡとが平面図上同じ位置に位置しているため、発熱源からポリシリコン抵抗素子部ＲＢ及び拡散抵抗素子部ＲＡまでの距離が同じとなり、ポリシリコン抵抗素子部ＲＢの温度と拡散抵抗素子部ＲＡの温度は同じとなり、温度特性を設計通りにすることが可能となる。なお、この抵抗素子１２は例えばブリーダ抵抗である。
【００２１】
［抵抗素子１２の製造工程］
次に、図４及び図５を参照して、上記抵抗素子１２を形成する工程について説明する。
【００２２】
先ず、図４（Ａ），（Ｂ）に示すように、Ｐ型のシリコン基板６０の上面側のうち前記の拡散抵抗素子部ＲＡを形成する予定の領域にＮウエル６１を形成する。
【００２３】
次いで、Ｎウエル６１の上面側に例えばボロンを拡散して、図４（Ｃ）に示すように、Ｐ型拡散抵抗パターン２０を設計ルールに準拠した幅寸法及び間隔で形成する。
【００２４】
次いで、シリコン基板６０の上面に、シリコン酸化膜５０を通常よりも厚く形成し、図４（Ｄ）に示すように、Ｐ型拡散抵抗パターン２０がシリコン酸化膜５０でもって覆われた状態とする。
【００２５】
次いで、ＣＶＤを行って、図４（Ｅ）に示すように、ポリシリコンパターン４０を設計ルールに準拠した幅寸法及び間隔でシリコン酸化膜５０上に形成する。
【００２６】
次いで、シリコン基板６０の上面に、シリコン酸化膜５１を形成し、図５（Ａ）に示すように、ポリシリコンパターン４０がシリコン酸化膜５１でもって覆われた状態とする。
【００２７】
次いで、二層のシリコン酸化膜５０、５１のうちＰ型拡散抵抗２０の両端とポリシリコンパターン４０の両端に対応する部分を除去して開口５３，５４を形成し、Ｐ型拡散抵抗２０の両端にＰ＋拡散させて、図５（Ｂ）に示すように、Ｐ＋型拡散層２２，２３を形成する。このとき、ポリシリコンパターン４０の両端にもＰ＋拡散がなされる。また、このとき、基板６０の上面全体に薄い酸化膜（図示せず）が形成される。
【００２８】
最後に、ポリシリコンパターン４０の両端とＰ型拡散抵抗２０の両端に対応する部分を除去して開口５５，５６を形成し、アルミニウムを蒸着し、エッチングして、開口５５，５６を埋めるように、コンタクト２１、４１、端子２５，３５を形成する。これによって、抵抗素子１２が形成される。
【００２９】
上記より分かるように、抵抗素子１２は、図６に示す拡散抵抗素子部ＲＡとポリシリコン抵抗素子部ＲＢとが平面図上並んだ配置の抵抗素子を製造する工程と略同じ工程でもって、即ち、従来の製造工程を変更せずに製造することが可能である。
【００３０】
［変形例］
上記の構造の抵抗素子１２はバイポーラ半導体装置にも形成することが可能である。
【００３１】
なお、配線３７は形成しないで、拡散抵抗素子部ＲＡを一つの抵抗素子、ポリシリコン抵抗素子部ＲＢを別の一つの抵抗素子として使用することも可能である。
【００３２】
なお、温度特性を考慮しない場合には、ポリシリコン抵抗素子部ＲＢに変えて別の抵抗素子部を設けてもよい。
【００３３】
また、前記のように温度特性を零であるようにする他に、ポリシリコン抵抗素子部ＲＢ及び拡散抵抗素子部ＲＡを適宜形成して、上記の構造の抵抗素子１２を故意に何がしかの温度特性を有するように構成することも出来る。
【００３４】
また、前記のように抵抗素子部ＲＡ、ＲＢの向きを揃えなくても、抵抗素子１２は形成出来る。例えば、抵抗素子部ＲＡの向きに対して９０度の向きに抵抗素子部ＲＢを形成してもよい。その場合には、Ｐ型拡散抵抗パターン及びポリシリコンパターンの長さは、Ｌ２＜Ｌ１の関係はなくてもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１になるＣＭＯＳ半導体装置を示す斜視図である。
【図２】ＣＭＯＳ半導体装置の抵抗素子の部分を拡大して示す、図３中、II-II線に沿う断面図である。
【図３】ＣＭＯＳ半導体装置の抵抗素子の部分を拡大して示す平面図である。
【図４】ＣＭＯＳ半導体装置の抵抗素子の製造工程を示す図である。
【図５】図４（Ｅ）に続く抵抗素子の製造工程を示す図である。
【図６】従来のＣＭＯＳ半導体装置を示す斜視図である。
【符号の説明】
【００３６】
１０  ＣＭＯＳ半導体装置
１１  シリコンチップ基板
１２  抵抗素子
ＲＡ  拡散抵抗素子部
ＲＢ  ポリシリコン抵抗素子部
２０  Ｐ型拡散抵抗パターン
２１Ｙ１，２１Ｙ２  コンタクト
２２，２３  Ｐ＋型拡散層
２５，２６  端子
３５，３６  端子
３７  配線
４０  ポリシリコンパターン
４１Ｙ１，４１Ｙ２  コンタクト
５０，５１  シリコン酸化膜
６０  Ｐ型のシリコン基板
６１  Ｎウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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