(57)【要約】【課題】  雑音特性を劣化を抑制して高周波特性の向上を可能とする半導体装置を提供する。【解決手段】  基体層２３、基体層２３上の基体層２３より幅の狭い中間層２２、及び中間層２２上の中間層２２より幅の狭い頭部２１を備える第１導電型（ｎ型）のコレクタ領域２と、頭部２１の上面に配置された第２導電型（ｐ型）のベース領域３と、ベース領域３の上部の一部に配置された第１導電型（ｎ型）のエミッタ領域４と、基体層２３の上面から頭部２１の側面まで達する絶縁領域５と、絶縁領域５の上面にベース領域３の側面と接して配置されたベース電極６とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基体層、前記基体層上の前記基体層より幅の狭い中間層、及び前記中間層上の前記中間層より幅の狭い頭部を備える第１導電型のコレクタ領域と、
前記頭部の上面に配置された第２導電型のベース領域と、
前記ベース領域の上部の一部に配置された第１導電型のエミッタ領域と、
前記基体層の上面から前記頭部の側面まで達する絶縁領域と、
前記絶縁領域の上面に前記ベース領域の側面と接して配置されたベース電極
とを備えることを特徴とする半導体装置。
【請求項２】
前記中間層の側面は、前記中間層の上面に対して傾斜することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記中間層は、
前記基体層と連続して前記基体層の上面に設けられた前記基体層より幅の狭い第１中間層と、
前記第１中間層と連続して前記第１中間層の上面に設けられた前記第１中間層より幅の狭い第２中間層
とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の上面に第１導電型の半導体層を形成する工程と、
前記半導体層の一部を選択的に除去して、基体層、前記基体層上の前記基体層より幅の狭い中間層、及び前記中間層上の前記中間層より幅の狭い頭部を備えるコレクタ領域を形成する工程と、
前記基体層の上面から前記頭部の側面まで達する絶縁領域を埋め込む工程と、
前記頭部の上面に第２導電型のベース領域を形成する工程と、 
前記ベース領域の上部の一部に第１導電型のエミッタ領域を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記コレクタ領域を形成する工程は、
前記半導体層の一部を選択的に除去して前記頭部を形成する手順と、
前記頭部が形成された前記半導体層の一部を選択的に除去して前記中間層及び基体層を形成する手順
とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高周波用途の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高周波用途の半導体装置として、バイポーラトランジスタが知られている。バイポーラトランジスタでは、高周波特性の向上、高利得化、低雑音化、及び高集積化の要求がますます高まっている。
【０００３】
バイポーラトランジスタは、半導体基板上に設けられたコレクタ領域、コレクタ領域の上面に設けられたベース領域、及びベース領域の上部の一部に設けられたエミッタ領域を備える。例えば、コレクタ領域が、基体層と、基体層上にベース領域の底部と接して設けられ基体層よりも幅が狭い頭部からなる凸型である。コレクタ領域の基体層の上面から頭部の側面まで達する絶縁領域（層間絶縁膜）が配置される。絶縁領域（層間絶縁膜）の上面には、ベース領域の周囲を囲むようにベース電極が配置される。即ち、コレクタ領域とベース電極間は絶縁領域（層間絶縁膜）で絶縁される（例えば、特許文献１参照。）。
【０００４】
高周波特性を向上させるために、コレクタ領域の基体層とベース電極間の絶縁領域（層間絶縁膜）の厚さを半導体基板の表面に垂直方向に厚くしてコレクタ領域とベース電極間の寄生容量を低減することが検討されている。しかし、コレクタ領域の基体層とベース電極間の絶縁領域の厚さを厚くすると、絶縁領域に周囲を囲まれるコレクタ領域の頭部を半導体基板の表面に垂直方向に厚くする必要がある。頭部は基体層よりも幅が狭いので、頭部が厚くなると頭部の半導体基板に垂直方向の抵抗が増加する。このため、高周波特性の向上とはトレードオフの関係で、コレクタ抵抗が増加し雑音特性を劣化させる。
【特許文献１】特開平１１−２３３５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、雑音特性の劣化を抑制して高周波特性の向上を可能とする半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴は、（イ）基体層、基体層上の基体層より幅の狭い中間層、及び中間層上の中間層より幅の狭い頭部を備える第１導電型のコレクタ領域と、（ロ）頭部の上面に配置された第２導電型のベース領域と、（ハ）ベース領域の上部の一部に配置された第１導電型のエミッタ領域と、（ニ）基体層の上面から頭部の側面まで達する絶縁領域と、（ホ）絶縁領域の上面にベース領域の側面と接して配置されたベース電極とを備える半導体装置であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）半導体基板の上面に第１導電型の半導体層を形成する工程と、（ロ）半導体層の一部を選択的に除去して、基体層、基体層上の基体層より幅の狭い中間層、及び中間層上の中間層より幅の狭い頭部を備えるコレクタ領域を形成する工程と、（ハ）基体層の上面から頭部の側面まで達する絶縁領域を埋め込む工程と、（ニ）頭部の上面に第２導電型のベース領域を形成する工程と、（ホ）ベース領域の上部の一部に第１導電型のエミッタ領域を形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、雑音特性の劣化を抑制して高周波特性を向上させることができる半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では、本発明の実施の形態に係る半導体装置として、第１導電型がｎ型、第２導電型がｐ型のｎｐｎバイポーラトランジスタを説明するが、第１導電型がｐ型、第２導電型がｎ型のｐｎｐバイポーラトランジスタでもあっても良い。
【００１０】
本発明の実施の形態に係る半導体装置は、図１に示すように、基体層２３、基体層２３上の基体層２３より幅の狭い中間層２２、及び中間層２２上の中間層２２より幅の狭い頭部２１を備える第１導電型（ｎ型）のコレクタ領域２と、頭部２１の上面に配置された第２導電型（ｐ型）のベース領域３と、ベース領域３の上部の一部に配置されたｎ型のエミッタ領域４と、基体層２３の上面から頭部２１の側面まで達する絶縁領域５と、絶縁領域５の上面にベース領域３の側面と接して配置されたベース電極６とを備える。
【００１１】
半導体基板１、コレクタ領域２、ベース領域３、及びエミッタ領域４の材料としては、例えばシリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、シリコンカーバイド（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、及びダイヤモンドなどが使用可能である。コレクタ領域２は、ｎ型の半導体基板１の上部に配置されている。コレクタ領域２の基体層２３は、約０．１〜１．０μｍ程度の厚さＬ3を有し、約５〜１０μｍ程度の幅Ｗ3を有する。中間層２２は、約０．１〜０．５μｍ程度の厚さＬ2を有し、約０．４〜２．０μｍ程度の幅Ｗ2を有する。頭部２１は、約０．１〜０．９μｍ程度の厚さＬ1を有し、約０．３〜２．０μｍ程度の幅Ｗ1を有する。
【００１２】
絶縁領域５は、基体層２３の上面から中間層２２が肩部として頭部２１の裾に突出した部分の上面まで達する第１絶縁膜５１と、第１絶縁膜５１の上面に配置され頭部２１の側面に接し、頭部２１の側面に沿って延伸し、頭部２１の上面と同一水平レベルを有する第２絶縁膜５２を備える。第１及び第２絶縁膜５１，５２のそれぞれは、約０．１〜０．７μｍ程度の厚さを有する。第２絶縁膜５２は、ベース電極６の第１ベース電極６１と頭部２１の側面間を、頭部２１の上面の高さまで延在する。
【００１３】
ベース電極６は、約０．２〜０．４μｍ程度の厚さを有する。ベース電極６は、第２絶縁膜５２の上面に配置された第１ベース電極６１と、第１ベース電極６１及び第２絶縁膜５２の延在した部分の上面にベース領域３と接して配置された第２ベース電極６２を備える。第１及び第２ベース電極６１，６２のそれぞれは、約０．１〜０．２μｍ程度の厚さを有する。第１ベース電極６１は、頭部２１の側面と離間して設けられる。第１ベース電極６１は、頭部２１と上面の高さが略等しい。ここで、第１ベース電極６１と基体層２３間の第１及び第２絶縁膜５１，５２の厚さＬi1は、第１ベース電極６１と中間層２２間の第１及び第２絶縁膜５１，５２の厚さＬi2よりも厚い。
【００１４】
ベース領域３の幅は、約０．３〜２．０μｍ程度である。エミッタ領域４の幅は、約０．０５〜１．０μｍ程度であり、好ましくは約０．０５〜０．２μｍ程度、更に好ましくは約０．０５〜０．１μｍ程度である。図１及び図２（ａ）に示すように、ベース領域３及び第２ベース電極６２の上面には、第３絶縁膜７が配置されている。第３絶縁膜７は、エミッタ領域４の上面にエミッタコンタクトホール１４を有する。第３絶縁膜７の上面には、エミッタコンタクトホール１４を介してエミッタ領域４と接続されたエミッタ電極８が配置されている。エミッタ電極８は、エミッタ領域４よりも高い不純物密度のｎ+型の不純物添加したポリシリコン層（ドープドポリシリコン層）である。なお、エミッタ電極８の材料としては、アルミニウム（Ａｌ）等の金属も使用可能である。また、エミッタ電極８の端部は、第３絶縁膜７の上面に延在しているが、特にこれに限定しない。エミッタ電極８には、図示を省略した配線が接続される。また、図１及び図２（ａ）に示した半導体装置は、パワーデバイスであれば単体であるが、隣接する他の素子とは素子分離絶縁膜等で分離される構造であっても構わない。また、図１に示した半導体装置の平面パターンは、図２（ａ）に示したストライプ状の代わりに、図２（ｂ）に示すように矩形状であっても構わない。
【００１５】
図１に示した半導体装置を動作させる際は、エミッタ領域４とベース領域３とのエミッタ接合に順方向電圧を印加して小数キャリアをベース領域３に注入する。また、コレクタ領域２とベース領域３とのコレクタ接合に逆方向電圧を印加してキャリアを伝達する。
【００１６】
図１に示した半導体装置の比較例として、ｎｐｎバイポーラトランジスタを図１５に示す。図１５に示したｎｐｎバイポーラトランジスタは、半導体基板１０１の上面に設けられた基体層１２２及び基体層１２２の上面に設けられ基体層１２２よりも幅の狭い頭部１２１からなる凸型のコレクタ領域１０２が配置されている。頭部１２１の上面にはベース領域１０３が配置され、ベース領域１０３の上部の一部にはエミッタ領域１０４が配置されている。エミッタ領域１０４の上面には、エミッタ電極１０８が形成されている。ベース領域１０３の周囲には、第１及び第２ベース電極１６１，１６２からなるベース電極１０６が配置されている。コレクタ領域１０２とベース電極１０６間には、第１及び第２絶縁膜１５１，１５２からなる絶縁領域１０５が配置されている。
【００１７】
図１５に示したｎｐｎバイポーラトランジスタでは、コレクタ領域１０２とベース電極１０６間の寄生容量を低減するために、絶縁領域１０５の半導体基板１０１の表面に垂直方向の厚さＬi1を厚くする場合、絶縁領域１０５に周囲を囲まれたコレクタ領域１０２の頭部１２１の厚さＬ1も厚くする必要がある。このとき、頭部１２１が厚くなる分だけ頭部１２１の半導体基板１０１の表面に垂直方向の抵抗が増加する。このため、コレクタ抵抗が増加して、雑音特性を劣化させる。
【００１８】
これに対して、図１に示した半導体装置によれば、コレクタ領域２とベース電極６間の寄生容量を低減するために、絶縁領域５の半導体基板１の表面に垂直方向の厚さＬi1を厚くする場合、コレクタ領域２の頭部２１の厚さＬ1を厚くする代わりに、頭部２１の幅Ｗ1よりも広い幅Ｗ2を有する中間層２２の厚さＬ2を厚くする。つまり、垂直方向の厚さＬを厚くする場合、幅Ｗが広いほど垂直方向の抵抗を小さくできるので、図１５に示したｎｐｎバイポーラトランジスタよりも、コレクタ抵抗の増加を抑えつつ、コレクタ領域２ベース電極６間の寄生容量を低減可能となる。この結果、雑音特性の劣化を抑制して高周波特性を向上させることができる。なお、中間層２２の幅Ｗ2及び厚さＬ2は、コレクタ領域２とベース電極６間の寄生容量やコレクタ抵抗等を考慮して適宜設定可能である。
【００１９】
次に、図３〜図１２を用いて、本発明の実施の形態に係る半導体装置の製造方法の一例を説明する。
【００２０】
（イ）まず、図３に示すようなｎ型の単結晶Ｓｉの半導体基板１を用意する。そして、エピタキシャル成長法等により、半導体基板１の上面にコレクタ領域となるｎ型の半導体層２ａを堆積する。次に、半導体層２ａの上面にレジスト膜１１をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜１１をパターニングする。パターニングされたレジスト膜１１をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等により、図４に示すように半導体層２ａの一部を選択的に除去して溝部２１ａを形成する。ここで、半導体層２ａの頭部を残し、頭部の周囲を除去する。この結果、溝部２１ａに囲まれた厚さＬ1の頭部２１が形成される。なお、頭部２１の側面は、頭部２１の上面に対して垂直に形成しても良く、テーパ状に斜めに形成しても良い。残存したレジスト膜１１はレジストリムーバ等を用いて除去される。
【００２１】
（ロ）次に、半導体層２ａの上面にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜１２をパターニングする。パターニングされたレジスト膜１２をマスクを用いて、ＲＩＥ等により、半導体層２ａの一部を選択的に除去して溝部２２ａを図５に示すように形成する。ここで、半導体層２ａの頭部２１及び中間層を残し、中間層の周囲を除去する。この結果、厚さＬ1で幅Ｗ1の頭部２１、厚さＬ2で頭部２１より広い幅Ｗ2の中間層２２、及び厚さＬ3で中間層２２より広い幅Ｗ3の基体層２３を有するコレクタ領域２が形成される。なお、中間層２２が肩部として突出している側面は、中間層２２の上面に対して垂直に形成しても良く、テーパ状に斜めに形成しても良い。残存したレジスト膜１２はレジストリムーバ等を用いて除去される。
【００２２】
（ハ）次に、化学気相成長（ＣＶＤ）法等により、コレクタ領域２の上面を覆うように酸化膜（ＳｉＯ2膜）等の第１絶縁膜５１を堆積する。そして、図６に示すように、ウェットエッチングによるエッチバック、及び化学的機械研磨（ＣＭＰ）等により、第１絶縁膜５１の上面の高さが、頭部２１の上面の高さと等しくなるように平坦化する。引き続き、ウエットエッチングやＲＩＥ等により、図７に示すように第１絶縁膜５１を更にエッチバックする。なお、図６及び図７では第１絶縁膜５１を２回に分けてエッチバックしているが、１回でエッチバックしても良い。
【００２３】
（ニ）次に、図８に示すように、ＣＶＤ法等により、第１絶縁膜５１及びコレクタ領域２を覆うように、ＳｉＯ2膜等の第２絶縁膜５２、及び第１ベース電極となるポリシリコン層６１ｘを順に堆積する。そして、図９に示すように、ＣＭＰ等により、ポリシリコン層６１ｘの上面の高さが、頭部２１の上面の高さとほぼ等しくなるように平坦化する。この結果、第１ベース電極６１が形成される。
【００２４】
（ホ）次に、ボロン（Ｂ）等のｐ型不純物を導入した非選択エピタキシャル成長を行い、図１０に示すように、コレクタ領域２の上面にｐ型のベース領域３を自己整合的に堆積する。同時に、第２絶縁膜５２の上面及び第１ベース電極６１の上面には、溝部２１ａの側面と接してｐ+型のドープドポリシリコンからなる第２ベース電極６２が自己整合的に堆積される。一般にはベース領域３と第２ベース電極６２の厚さは異なるので、必要に応じてＣＭＰ等により、第２ベース電極６２及びベース領域３は、上面の高さがほぼ等しくなるように平坦化する。
【００２５】
（ヘ）次に、ＣＶＤ法等により、第２ベース電極６２の上面及びベース領域３の上面にＳｉＯ2膜等の第３絶縁膜７を堆積する。そして、第３絶縁膜７の上面にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いて、このレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いて、ウェットエッチング等により、第３絶縁膜７の一部を選択的に除去する。この結果、図１１に示すようにベース領域３の一部が露出するエミッタコンタクトホール１４が開口される。
【００２６】
（ト）次に、ＣＶＤ法等により、ベース領域３の上面及び第３絶縁膜７の上面にポリシリコン層を堆積する。そして、Ａｓ等のｎ型不純物をポリシリコン層にイオン注入する。引き続き、ポリシリコン層の上面にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いて、このレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いて、ＲＩＥ等によりポリシリコン層の一部を選択的に除去する。その後熱処理すれば、図１２に示すようにｎ+型のドープドポリシリコンからなるエミッタ電極８が形成される。同時に、ドープドポリシリコン層のｎ型不純物がベース領域３にエミッタコンタクトホール１４を介して拡散することにより、ベース領域３の上部の一部にはｎ型のエミッタ領域４が自己整合的に形成される。以上の手順により、図１に示した半導体装置が製造可能となる。
【００２７】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る半導体装置は、図１３に示すように、コレクタ領域２ｘの中間層２２ｘの側面が、中間層２２ｘの上面に対して傾斜する点が、図１に示した半導体装置と異なる。例えば、中間層２２ｘの幅Ｗ2は、頭部２１と接する上面では頭部２１の幅Ｗ1と等しく、上面から基体層２３と接する下面まで達する広くなる。中間層２２ｘの側面の傾斜角は適宜設定可能である。
【００２８】
第１の変形例によれば、図１に示した中間層２２の代わりに、傾斜した側面を有する中間層２２ｘを用いても、中間層２２ｘの厚さＬ2や側面の傾斜角を調整することで、実施の形態と同様に雑音特性の劣化を抑制して高周波特性を向上させることができる。図１３に示した半導体装置の製造方法は、図５に示した手順において、ＲＩＥのガス流量を変えてエッチングすることにより、傾斜した側面を有する中間層２２ｘを形成する。他の手順は、図３〜図１２に示した手順と実質的に同様であるので、重複した説明を省略する。
【００２９】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る半導体装置は、図１４に示すように、コレクタ領域２ｙの中間層２２ｙが、基体層２３の上面に配置され基体層２３より狭い幅Ｗ2の第１中間層２２１と、第１中間層２２１の上面に設けられた第１中間層２２１より狭い幅Ｗ4の第２中間層２２２とを備える点が、図１に示した半導体装置と異なる。第１中間層２２１の厚さＬ5及び幅Ｗ2と第２中間層２２２の厚さＬ4及び幅Ｗ4は、適宜設定可能である。
【００３０】
第２の変形例によれば、中間層２２ｙが、第１及び第２中間層２２１，２２２のように複数の段差となっている場合でも、第１及び第２中間層２２１，２２２の幅Ｗ2，Ｗ4や厚さＬ2，Ｌ4を調整することにより、雑音特性の劣化を抑制して高周波特性を向上させることができる。図１４に示した半導体装置の製造方法は、図５に示した手順において２回のエッチングを行い、第１及び第２中間層２２１，２２２を形成する。他の手順は、図３〜図１２に示した手順と実質的に同様であるので、重複した説明を省略する。
【００３１】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。例えば、図１４に第１及び第２中間層２２１，２２２を示したが、中間層２２ｙは第２中間層２２２上に第２中間層２２２より幅の狭い第３中間層、第３中間層上に第３中間層より幅の狭い第４中間層、・・・・・を更に備えていても良い。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態に係る半導体装置の一例を示す断面図（図２（ａ）のＡ−Ａ方向の断面図）である。
【図２】図２（ａ）は、本発明の実施の形態に係る半導体装置の一例を示す概略平面図である。図２（ｂ）は、本発明の実施の形態に係る半導体装置の他の一例を示す概略平面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１３】本発明の実施の形態の第１の変形例に係る半導体装置の一例を示す断面図である。
【図１４】本発明の実施の形態の第２の変形例に係る半導体装置の一例を示す断面図である。
【図１５】比較例に係る半導体装置の一例を示す断面図である。
【符号の説明】
【００３３】
１…半導体基板
２，２ｘ，２ｙ…コレクタ領域
２ａ…半導体層
３…ベース領域
４…エミッタ領域
５…絶縁領域
６…ベース電極
７…第３絶縁膜
８…エミッタ電極
１４…エミッタコンタクトホール
２１…頭部
２１ａ，２２ａ…溝部
２２，２２ｘ，２２ｙ…中間層
２３…基体層
５１…第１絶縁膜
５２…第２絶縁膜
６１…第１ベース電極
６１…第２ベース電極
６１ｘ…ポリシリコン層
６２…第２ベース電極
２２１…第１中間層
２２２…第２中間層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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