(57)【要約】      （修正有）【課題】短時間でPLLロックでき、クロック抽出動作も安定な、高速、広帯域対応のクロックリカバリ回路を提供する。【解決手段】高速伝送のシリアルデータからデータ伝送速度に等しいクロックを抽出するクロックリカバリ回路において、位相検波器４の出力からロック外れを検出するロック外れ検出器８と、前記位相検波器の出力から電圧制御発振器６の出力周波数がプルインレンジに入るのを検出するプルインレンジ検出器７と、前記ロック外れ検出器とプルインレンジ検出器の出力に応じて前記電圧制御発振器の周波数を変更するためにループフィルタ５を制御する周波数変更回路９と、前記ループフィルタに電流を与える電流源を備える。【選択図】図１
2006261725.tif 000002
【特許請求の範囲】
【請求項１】
高速伝送のシリアルデータを２分配する分配器と、前記２分配した一方のシリアルデータに伝送周期のおよそ１／２の遅延時間を与える遅延回路と、この遅延回路の出力と元のシリアルデータの排他的論理和をとる排他的論理和回路と、位相検波器によりこの排他的論理和回路の出力と電圧制御発振器の出力の位相比較を行いその位相検波出力をループフィルタを通して電圧制御発振器へ入力するように構成したPLLを備え、高速伝送のシリアルデータからデータ伝送速度に等しいクロックを抽出するクロックリカバリ回路において、
前記位相検波器の出力からロック外れを検出するロック外れ検出器と、
前記位相検波器の出力から前記電圧制御発振器の出力周波数がプルインレンジに入るのを検出するプルインレンジ検出器と、
前記ロック外れ検出器とプルインレンジ検出器の出力に応じて前記電圧制御発振器の周波数を変更するために前記ループフィルタを制御する周波数変更回路と、
前記ループフィルタに電流を与える電流源
を備えたことを特徴とするクロックリカバリ回路。
【請求項２】
前記位相検波回路として位相検波ミキサを使用し、この位相検波ミキサの出力から、帯域通過フィルタを用いてPLLのプルインレンジとアンロックを検出するように構成したことを特徴とする請求項１に記載のクロックリカバリ回路。
【請求項３】
前記ロック外れ検出器は、前記電圧制御発振器の発振周波数範囲と想定される入力データ伝送速度の差周波数の最大値に相当する周波数を上限数端数とし、PLLのプルインレンジ幅のおよそ１／２もしくは更に低い周波数を下限周波数とした帯域通過フィルタと、あらかじめ決めたあるレベル以上の帯域通過フィルタの出力を検出するレベル検出器から構成されたことを特徴とする請求項１または２に記載のクロックリカバリ回路。
【請求項４】
前記プルインレンジ検出器は、前記PLLのプルインレンジ幅のおよそ１／２に相当する周波数を上限周波数とし、下限周波数は任意とする帯域通過フィルタと、あらかじめ決めたあるレベル以上の帯域通過フィルタの出力を検出するレベル検出器から構成されたことを特徴とする請求項１ないし３のいずれかに記載のクロックリカバリ回路。
【請求項５】
前記周波数変更回路は前記PLLがアンロック状態のときは前記電圧制御発振器の周波数を強制的に上昇させ、またはある時間が経過してもアンロック状態であるときは電圧制御発振器の周波数を強制的に下降させ、電圧制御発振器の周波数がプルインレンジに入ると電圧制御発振器の周波数の上昇または下降を停止させるように構成したことを特徴とする請求項１または４に記載のクロックリカバリ回路。
【請求項６】
ウィーンブリッジ型の発振回路を用いて前記電圧制御発振回路の周波数を自走し、プルインレンジに入った時点でウィーンブリッジ型の発振回路を停止させてPLLをロックさせるように構成したことを特徴とする請求項１ないし５のいずれかに記載のクロックリカバリ回路。
【請求項７】
前記ループフィルタとして、アクティブフィルタを使用すると共にラグリードフィルタと併用することを特徴とする請求項１ないし５のいずれかに記載のクロックリカバリ回路。
【請求項８】
前記アンロックを検出する帯域通過フィルタの下限周波数をPLLのプルインレンジ幅の１／２より低く設定して、前記２つの帯域通過フィルタを従属接続することを特徴とする請求項１ないし７のいずれかに記載のクロックリカバリ回路。
【請求項９】
前記位相検波器と、アンロック検出用とプルインレンジ検出用のミキサを別々に設けたことを特徴とする請求項１ないし８のいずれかに記載のクロックリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速伝送のシリアルデータから伝送クロックを抽出する製品において、広帯域な伝送速度にも対応できるクロックリカバリ回路に関し、特にクロックリカバリ回路のPLL（Phase Locked Loop）回路に関するものである。
【背景技術】
【０００２】
クロックリカバリ回路に関連する先行技術文献としては次のようなものがある。
【０００３】
【非特許文献１】鏑oop Bandwidth and Clock Data Recovery（CDR） in Oscilloscope Measurements煤AApplication Note 1304-6、［online］、Agilent Technologies、第３頁、［平成１７年２月１０日検索］、インターネット＜ＵＲＬ：http://cp.literature.agilent.com/litweb/pdf/5988-6682EN,pdf＞
【０００４】
従来より、１０Gbpsのような高速伝送のシリアルデータからデータ伝送測度に等しいクロックを抽出（クロックリカバリという）する場合、図８（非特許文献１の図４に同等）の構成ブロック図に示すように、シリアルデータを分配器１で２分配し、その一方に、遅延回路２を介して伝送周期（＝１／伝送速度）のおよそ１／２の遅延時間を与え、排他的論理和回路３にてこの遅延信号と元の信号との排他的論理和（以下EXORと略す）を得ることによって、クロック成分を得るようにしている。
【０００５】
なお、図９（ａ）はデータ速度fckのときの擬似ランダム信号の出力スペクトラムであり、その信号内にはデータ速度fck（リカバーすべきクロック）に相当するスペクトラムが存在しないことを示す。図９（ｂ）は、上記のように、シリアルデータから、分配器、遅延、排他的論理和を通して、データのエッジを検出するようにしたときは、データ速度fck（リカバーすべきクロック）に相当するスペクトラムが得られることを示す。
【０００６】
固定の伝送速度のみに対応する場合は、その出力に対し狭帯域帯域通過フィルタ（BPF）を通せば良いが、広帯域な伝送速度にも対応できるようにする場合には、図８に示すように、その出力と電圧制御発振器（VCO）６の出力との位相比較を行う位相同期回路（以下、PLLという）を構成してクロックを抽出する方式が一般的である。
【０００７】
伝送データ自体が０、１の繰り返しのみの場合は特殊例であり、通常は０または１の連続が必ず存在する。したがって、この広帯域対応クロックリカバリ回路は、EXOR出力を直接分周し、低い周波数で位相比較するような通常の分周回路によるPLLでは動作させることができない。そのため、EXOR出力とVCO出力を直接位相比較するPLLが必要である。
【０００８】
例えば、１０Gbpsのような高速データ伝送の場合の位相比較器は、ミキサー（Mixer）とかEXOR回路に限定され、周波数がずれている（PLLアンロックの）場合、それ自体ではPLLロックイン（周波数引き込み）することが出来ない。
そのため、図１０に示すように、ループフィルタ回路（ループフィルタ５の構成の一具体例である）などに外部から定電流を与えることにより、PLLがロックインできる周波数まで、VCO周波数を変動させてやる必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のクロックリカバリ回路では、次のような課題があった。
（１）VCO周波数を高速に変動させるとループ引き込み時間中に引き込み範囲（プルインレンジ）を飛び超えてしまいロックさせることができなくなってしまう。そのため、低速でVCO周波数を変動させてやる必要があり、ロックインまでに時間がかかる。
（２）また、データ伝送速度が速くなればなるほど、また広帯域な伝送速度に対応させればさせるほど、VCO周波数可変範囲が大きいため、相対的にロックさせるためのVCO周波数をゆっくりと変動させる必要があり、ロック時間が長くなってしまう。
【００１０】
本発明の目的は、このような課題を解決するもので、短時間でPLLロックでき、クロック抽出動作も安定な、高速、広帯域対応のクロックリカバリ回路を提供することにある。
【課題を解決するための手段】
【００１１】
このような課題を達成するために、請求項１に記載の発明は、
高速伝送のシリアルデータを２分配する分配器と、前記２分配した一方のシリアルデータに伝送周期のおよそ１／２の遅延時間を与える遅延回路と、この遅延回路の出力と元のシリアルデータの排他的論理和をとる排他的論理和回路と、位相検波器によりこの排他的論理和回路の出力と電圧制御発振器の出力の位相比較を行いその位相検波出力をループフィルタを通して電圧制御発振器へ入力するように構成したPLLを備え、高速伝送のシリアルデータからデータ伝送速度に等しいクロックを抽出するクロックリカバリ回路において、
前記位相検波器の出力からロック外れを検出するロック外れ検出器と、
前記位相検波器の出力から前記電圧制御発振器の出力周波数がプルインレンジに入るのを検出するプルインレンジ検出器と、
前記ロック外れ検出器とプルインレンジ検出器の出力に応じて前記電圧制御発振器の周波数を変更するために前記ループフィルタを制御する周波数変更回路と、
前記ループフィルタに電流を与える電流源
を備えたことを特徴とするクロックリカバリ回路。
【００１２】
このような構成によれば、プルインレンジ検出回路によりVCO発振周波数がPLLプルインレンジ内に入ったか否かが検出できるので、プルインレンジに入るまでの周波数追い込みを高速にすることができ、容易にPLLロックまでの時間を短縮できる。
また、ロック外れ検出回路があるため、本来目的の周波数ではない周波数にロックする擬似ロック現象を防止できる。
【００１３】
この場合、請求項２のように、位相検波回路として位相検波ミキサを使用し、この位相検波ミキサの出力から、帯域通過フィルタを用いてPLLのプルインレンジとアンロックを検出するように構成することができる。
【００１４】
また、ロック外れ検出器は、請求項３のように、電圧制御発振器の発振周波数範囲と想定される入力データ伝送速度の差周波数の最大値に相当する周波数を上限数端数とし、PLLのプルインレンジ幅のおよそ１／２もしくは更に低い周波数を下限周波数とした帯域通過フィルタと、あらかじめ決めたあるレベル以上の帯域通過フィルタの出力を検出するレベル検出器から構成することができる。
【００１５】
また、プルインレンジ検出器は、請求項４のように、PLLのプルインレンジ幅のおよそ１／２に相当する周波数を上限周波数とし、下限周波数は任意とする帯域通過フィルタと、あらかじめ決めたあるレベル以上の帯域通過フィルタの出力を検出するレベル検出器から構成することができる。
【００１６】
また、本発明は、請求項５のように、周波数変更回路はPLLがアンロック状態のときは電圧制御発振器の周波数を強制的に上昇させ、またはある時間が経過してもアンロック状態であるときは電圧制御発振器の周波数を強制的に下降させ、電圧制御発振器の周波数がプルインレンジに入ると電圧制御発振器の周波数の上昇または下降を停止させるように構成して、PLLの周波数をロックする。
【００１７】
また、請求項６のように、ウィーンブリッジ型の発振回路を用いて電圧制御発振回路の周波数を自走し、プルインレンジに入った時点でウィーンブリッジ型の発振回路を停止させてPLLをロックさせるように構成することもできる。
【００１８】
また、請求項７のように、ループフィルタとして、アクティブフィルタを使用すると共にラグリードフィルタと併用することもできる。
このような構成によれば容易に広帯域ループ帯域特性を得ることができる。
【００１９】
また、請求項８のように、アンロックを検出する帯域通過フィルタの下限周波数をPLLのプルインレンジ幅の１／２より低く設定して、前記２つの帯域通過フィルタを従属接続することも可能である。
これにより帯域通過フィルタの接続ロスを軽減することができる。
また、請求項９のように、位相検波器と、アンロック検出用とプルインレンジ検出用のミキサを別々に設けることもできる。このような構成によっても、上記と同様に帯域通過フィルタの接続ロスを軽減することができる。
【発明の効果】
【００２０】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
（１）プルインレンジ検出回路によりVCO発振周波数がPLLプルインレンジ内に入ったか否かが検出できるので、プルインレンジに入るまでの周波数追い込みを高速にすることができ、容易にPLLロックまでの時間を短縮できる。
（２）ロック外れ検出回路があるため、本来目的の周波数ではない周波数にロックする擬似ロック現象を防止できる。例えば、擬似ロック例として、１０Gbpsのデータ転送速度で擬似ランダム信号ＰＲＢＳ７段のデータを転送すると、１０GHzに対して、１０GHz／２７＝78.175MHz離れの信号にロックする場合があるが、本発明では、このような擬似ロック現象は防止できる。
【発明を実施するための最良の形態】
【００２１】
以下図面を用いて本発明を詳細に説明する。図１は本発明に係るクロックリカバリ回路の一実施例を示す構成ブロック図である。
図１において、図８と同等部分には同一符号を付してある。図１において、７はプルインレンジ検出回路、８はロック外れ検出回路、９は周波数変更回路である。
なお、図２は図１中の点線で囲った部分の回路の一具体例である。
【００２２】
図２では位相検波器４に代えて位相検波ミキサ１０を使用している。
ロック外れ検出回路８は、位相検波ミキサ１０の出力からロック外れを検出するものであり、図２においては帯域通過フィルタ（BPF）１２とレベル検出器１４より構成されている。BPF１２は、電圧制御発振器（VCO）６の発振周波数範囲と想定される入力データ伝送速度の差周波数の最大値に相当する周波数を上限周波数とし、PLLのプルインレンジ幅fp（図３参照）のおよそ１／２もしくは更に低い周波数（ただし直流分は除外する）を下限周波数とする。レベル検出器１４は、BPF１２の出力について予め決めたあるレベル以上の出力を検出する。
【００２３】
プルインレンジ検出回路７は、位相検波ミキサ１０の出力がプルインレンジにあるかどうかを検出するもので、図２においては帯域通過フィルタ（BPF）１１とレベル検出器１３で構成される。BPF１１は、PLLのプルインレンジ幅fp（図３参照）のおよそ１／２に相当する周波数を上限周波数とし、下限周波数は任意（ただし、直流分は除外）とする。レベル検出器１３は、BPF１１の出力について予め決めたあるレベル以上の出力を検出する。
【００２４】
周波数変更回路９は、ロック外れ検出回路８とプルインレンジ検出回路７の出力に追従して、VCO６の周波数の上昇／下降を制御するためのものであり、図２においては、スイッチ（ＳＷ）制御回路１５、スイッチ（ＳＷ）１６および電流源１７より構成されている。
【００２５】
以下、図１の点線内回路の具体例を示した図２とVCO周波数変動を示した図３を参照して動作を詳説する。
（１）位相検波ミキサ１０の出力に接続されたBPF１２に予め決めたあるレベル以上の出力がある（すなわち、PLLがアンロック状態である）時、ＳＷ制御回路１５は電流源１７のＳＷ１６をオン（ＯＮ）にし、VCO６の周波数を強制的に上昇させる（図３のＳＷオンの期間）。
【００２６】
（２）レベル検出器１３にて、BPF１１に予め決めたあるレベル以上の出力が検出される［VCO６とEXOR信号（RF）の差周波数がfp／２以内になる、つまりVCO周波数がプルインレンジに入る］と、ＳＷ制御回路１５は、定電流源１７のＳＷ１６をオフ（ＯＦＦ）にし、VCO周波数の上昇を停止させる（図３のt1の時点）。
【００２７】
（３）その後PLLのプルイン動作によりPLLはロックする。VCO出力は入力されたデータの伝送速度fckにロックする（図３のＳＷオフの期間）。
（４）もし、ある時間が経ってもPLLがアンロックである（位相検波ミキサ１０の出力に接続されたBPF１２に予め決めたあるレベル以上の出力がある）ときは、ＳＷ制御回路１５は電流源１７の電流の向きを逆にして、VCO周波数を下降させる。
（５）以下、前記（２）〜（４）と同様な動作でPLLはロックする。
【００２８】
このようにして、プルインレンジ検出回路７によりVCO発振周波数がPLLプルインレンジ内に入ったか否かが検出できる。これにより、プルインレンジに入るまでの周波数追い込みを高速にすることができ、PLLロックまでの時間を短縮することができる。
また、ロック外れ検出回路８を設けたため、本来目的の周波数ではない周波数にロックする擬似ロック現象を防止できる。例えば、擬似ロック例として、１０Gbpsのデータ転送速度で擬似ランダム信号ＰＲＢＳ７段のデータを転送すると、１０GHzに対して、１０GHz／２７＝78.175MHz離れの信号にロックする場合があるが、本発明ではこのような擬似ロック現象を防止できる。
【００２９】
なお、本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【００３０】
例えば、図４に示す構成としてもよい。図４は、VCO周波数を変えるため、抵抗３２と３３およびコンデンサ３１と３４を用いたウィーンブリッジ型の発振回路を利用する例である。このような構成によれば、アンロック時にウィーンブリッジ型の発振回路でVCO周波数を自走させ、プルインレンジに入った時点でＳＷ３５をオフにして発振回路を停止させ、PLLをロックさせることができる。
【００３１】
また、広帯域ループ帯域特性を得る場合、アクティブフィルタの演算増幅器の帯域自体の不足から、図５に示すようにラグリードフィルタと併用する場合があるが、この場合にも、プルインレンジに入るまではＳＷ１６とＳＷ４９を共にオンにしておき、プルインレンジに入った時にＳＷ１６とＳＷ４９を共にオフにするようにして、PLLをロックさせることができる。
【００３２】
また、位相検波出力に接続するフィルタの接続ロスを軽減するために、アンロック検出用のBPFの下限周波数を1/2fpより低く設定することにより、図６に示すように、２つのBPF５２と５１の接続を従属接続とすることも可能である。
【００３３】
また、位相検波出力に接続するフィルタの接続ロスを軽減するために、図７に示すように、位相検波器４と、アンロック検出用およびプルインレンジ検出用のミキサを、別々に構成するようにしても構わない。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るクロックリカバリ回路の一実施例を示す構成ブロック図である。
【図２】図１中の点線で囲った部分の回路の一具体例である。
【図３】本発明における周波数変動を示す図である。
【図４】本発明の他の実施例を示す構成ブロック図である。
【図５】本発明の更に他の実施例を示す構成ブロック図である。
【図６】本発明の更に他の実施例を示す構成ブロック図である。
【図７】本発明の更に他の実施例を示す構成ブロック図である。
【図８】従来のクロックリカバリ回路の構成ブロック図である。
【図９】擬似ランダム伝送データの出力スペクトラムと伝送クロック成分を発生させた出力スペクトラムを示す図である。
【図１０】ループフィルタの構成の一具体例である。
【符号の説明】
【００３５】
１  分配器
２  遅延回路
３  排他的論理和回路
４  位相検波器
５  ループフィルタ
６  電圧制御発振器
７、６１  プルインレンジ検出回路
８、６２  ロック外れ検出回路
９、６３  周波数変更回路
１０、６０  位相検波ミキサ
１１、１２、５１、５２  BPF
１３、１４、５３、５４  レベル検出器
１５、３０、４１  ＳＷ制御回路
１６、３５、４９  ＳＷ
１７  電流源
【図１】
2006261725.tif 000003
【図２】
2006261725.tif 000004
【図３】
2006261725.tif 000005
【図４】
2006261725.tif 000006
【図５】
2006261725.tif 000007
【図６】
2006261725.tif 000008
【図７】
2006261725.tif 000009
【図８】
2006261725.tif 000010
【図９】
2006261725.tif 000011
【図１０】
2006261725.tif 000012