(57)【要約】【課題】スイッチＭＭＩＣの特性向上のため、ゲート電極をＰｔの埋め込みゲート構造とし、薄い蒸着膜厚のゲート金属層とする場合がある。この構造においてはプロセス中にＨＥＭＴの特性を測定するためのモニターＦＥＴのゲートパッド電極も膜厚が薄くなるため、プローブがゲートパッド電極を突き抜ける場合がある。ゲートパッド電極の下方は、他の構成要素と絶縁するため絶縁化層が配置されているため、プローブがゲート金属層と非接触となり、正常に特性が測定できない問題があった。【解決手段】モニターＦＥＴのゲートパッド電極下方には絶縁化層を設けず、第２不純物領域を設ける。これによりプローブがゲートパッド電極を突き抜けてもゲート導通が可能となるため、正常に特性を測定できる。また、第２不純物領域の周囲には絶縁化層を配置するため、他の構成要素との絶縁は確保できる。【選択図】    図３
2006202814.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体層を積層した化合物半導体基板に設けられたＨＥＭＴの電気的特性を前記ＨＥＭＴの製造工程中に測定するモニターＦＥＴであって、
前記基板に設けられた、第１不純物領域および第２不純物領域と、
前記第１不純物領域上に設けられたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極間の前記第１不純物領域に設けられたゲート電極と、
前記ゲート電極に接続し、前記第２不純物領域上に設けられたゲートパッド電極とを具備することを特徴とするモニターＦＥＴ。
【請求項２】
前記ゲートパッド電極を構成する金属層は、２００Å以下の膜厚であることを特徴とする請求項１に記載のモニターＦＥＴ。
【請求項３】
前記ゲートパッド電極を構成する金属層は、少なくとも１つの金属よりなり、該１つの金属の蒸着膜厚は６０Å以下であることを特徴とする請求項１に記載のモニターＦＥＴ。
【請求項４】
前記１つの金属の一部が前記第２不純物領域に埋め込まれることを特徴とする請求項３に記載のモニターＦＥＴ。
【請求項５】
前記１つの金属はＰｔであることを特徴とする請求項３に記載のモニターＦＥＴ。
【請求項６】
前記ゲート電極を除く前記各電極上に上層電極が設けられることを特徴とする請求項１に記載のモニターＦＥＴ。
【請求項７】
複数の半導体層を積層した化合物半導体基板にＨＥＭＴを形成する製造工程中に該ＨＥＭＴの電気的特性をモニターＦＥＴを測定することにより把握する化合物半導体装置の製造方法であって、
前記基板を絶縁化層で分離し、前記モニターＦＥＴを構成する第１不純物領域および第２不純物領域と、前記ＨＥＭＴを構成する第３不純物領域を形成する工程と、
オーミック金属層により前記第１不純物領域上に第１ソース電極および第１ドレイン電極を形成し、第３不純物領域上に第２ソース電極および第２ドレイン電極を形成する工程と、
ゲート金属層により前記第１不純物領域上に第１ゲート電極を、前記第２不純物領域上にゲートパッド電極を形成してモニターＦＥＴを形成し、前記第３不純物領域上に第２ゲート電極をそれぞれ形成する工程と、
全面に絶縁膜を設け、前記オーミック金属層および前記ゲートパッド電極上の所定の位置の前記絶縁膜に開口部を形成する工程と、
前記第１ソース電極および前記第１ドレイン電極および前記ゲートパッド電極にプローブを接触させ、前記モニターＦＥＴの電気的特性を測定する工程と、
を具備することを特徴とする化合物半導体装置の製造方法。
【請求項８】
パッド金属層を形成し、前記開口部を介して前記第１ゲート電極を除く各電極にコンタクトする上層電極を形成し、再び前記電気的特性を測定することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記ゲート金属層は、２００Å以下の膜厚に形成されることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項１０】
前記ゲート金属層は、少なくとも１つの金属よりなり、該１つの金属の蒸着膜厚は６０Å以下であることを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項１１】
前記１つの金属の一部を熱処理により前記第１、第２および第３不純物領域にそれぞれ埋め込むことを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【請求項１２】
前記１つの金属はＰｔであることを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関わり、特にＨＥＭＴのＶｐばらつきを減少させるため、Ｐｔ層厚みを薄くしたＰｔ埋め込みゲート構造のＨＥＭＴおよびその製造方法に関する。
【背景技術】
【０００２】
ウエハプロセスにおいては、一般的に同一ウエハ上に同一工程にて製品とモニターを形成し、モニターを測定することにより途中工程における製品の特性を管理している。
【０００３】
例えば、ＴＥＧ（抵抗モニター）とＴＦＴ（薄膜トランジスタ）を同一基板上に設け、ＴＥＧを測定することにより製品となるＴＦＴのソース／ドレイン領域の不純物濃度を予測する技術が知られている（例えば特許文献１参照）。
【０００４】
また、製品となるトランジスタとモニター用トランジスタを同一ウエハ上に同一工程にて形成し、プロセス中にモニター用トランジスタの電気的特性等を測定することにより製品となるトランジスタの特性を管理する場合もある。
【０００５】
図１２を参照し、従来のモニターＦＥＴについて説明する。図１２（Ａ）は平面図であり、図１２（Ｂ）は、図１２（Ａ）のｅ−ｅ線断面図である。
【０００６】
モニターＦＥＴ５００は、例えばＨＥＭＴにより構成したスイッチＭＭＩＣのＨＥＭＴの特性を管理するものであり、ＨＥＭＴと同一ウエハ上に、ＨＥＭＴの製造プロセスと同一工程にて形成される。
【０００７】
モニターＦＥＴ５００は、ＨＥＭＴのソース領域およびドレイン領域などと同様の不純物領域５０１上にモニターソース電極５０３、モニタードレイン電極５０４、モニターゲート電極５０５が配置される。モニターゲート電極５０５は、不純物により絶縁された絶縁化層２５０上に延在されゲートパッド電極５０６と接続する。
【０００８】
測定時には、絶縁膜５０７の開口部（コンタクトホールＣＨ）を介してモニターＦＥＴ５００のモニターソース電極５０３、モニタードレイン電極５０４、ゲートパッド電極５０６上にプローブ（針）１０をコンタクトさせる。同一工程で形成されたモニターＦＥＴの特性を測定することにより、実際の製品となるＨＥＭＴの特性を把握することができる。
【０００９】
また、図１３を参照し、従来のＨＥＭＴの製造方法の一例を説明する。
【００１０】
半絶縁性ＧａＡｓ基板２３１上にバッファ層２３２、電子供給層２３３、スペーサ層２３４、チャネル層２３５、スペーサ層２３４、電子供給層２３３、障壁層２３６、キャップ層（ｎ＋ＧａＡｓ層）２３７の複数の半導体層を積層する。
【００１１】
ウエハ全面にスルーイオン注入用窒化膜２５１１を形成後、バッファ層２３２に達するイオン注入領域により絶縁化層を形成し、ＨＥＭＴを構成する動作領域としての不純物領域を分離する。その後、オーミック金属層３１０によりキャップ層２３７にコンタクトする１層目のソース電極３１５およびドレイン電極３１６が形成される（図１３（Ａ））。
【００１２】
次に、ゲート電極の形成領域の障壁層２３６を露出し、ゲート金属層３２０を蒸着してゲート電極３２７を形成する。そして全面に保護膜２５１２を形成する。そして、１層目のソース電極３１５、ドレイン電極３１６上にコンタクトホールＣＨを形成する（図１３(Ｂ)）。
【００１３】
更にパッド金属層３３０により、１層目のソース電極３１５、ドレイン電極にコンタクトする２層目のソース電極３３５、ドレイン電極３３６および配線パターン、電極パッドを形成する（図１３（Ｃ））（例えば特許文献２参照。）。尚、モニターＦＥＴは、このＨＥＭＴと同一工程によって形成される。
【特許文献１】特開２００４−２１４６３８号公報
【特許文献２】特開平６−８４９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ＨＥＭＴを用いたスイッチＭＭＩＣのウエハプロセスにおいては、ゲート電極３２７の形成工程が終わると、ＦＥＴとしての基本構造が完成する。製品となるスイッチＭＭＩＣのＨＥＭＴについては、パッド金属層３３０による配線パターンの形成工程（図１３（Ｃ））の後でないと特性を計測することができない。しかし、モニターＦＥＴ５００については配線が必要無いため、配線パターンの形成工程以前の工程（図１３（Ｂ））で特性を計測し、そのデータをプロセスレベルの把握に利用している。
【００１５】
すなわち、配線パターンの形成工程直前のコンタクトホールＣＨを形成した後（図１３（Ｂ））、モニターＦＥＴのモニターソース電極５０３、モニタードレイン電極５０４、ゲートパッド電極上５０６の絶縁膜５０７にもコンタクトホールＣＨが形成される。そして、コンタクトホールＣＨから露出した各電極にプローブ（針）１０をコンタクトさせる。モニターＦＥＴ５００の各電極は、ＨＥＭＴの各電極と同等とみなせるので、モニターＦＥＴ５００の特性を計測することによりＨＥＭＴの特性が把握できる。
【００１６】
ところで、従来のＨＥＭＴのゲート金属層３２０はＴｉ／Ｐｔ／Ａｕよりなり、その蒸着膜厚はそれぞれ４００Å／８００Å／５０００Åであった。測定時には図１２のごとくプローブ１０をゲートパッド電極５０６最表面のＡｕ層に突き刺した状態で計測するのであるが、このようにゲート金属層３２０の蒸着膜厚が数千Åと厚い場合には、プローブ１０がゲートパッド電極５０６を突き破ることはなく、プローブ１０のコンタクトに全く問題はない。
【００１７】
一方、ＨＥＭＴの特性を向上させるため、ゲート金属層の最下層にＰｔを採用し、Ｐｔの一部を基板表面に埋め込む、埋め込みゲート構造を採用する場合がある。この場合、後に後述するがＰｔの蒸着膜厚は４０Å〜６０Åが好適である。ところが、このような場合に、プローブによって特性を計測すると、ゲート導通不良となる問題があった。
【００１８】
図１４は、ゲート金属層のＰｔ蒸着膜厚を数十Åとし、ゲート金属層３２０の総膜厚を２００Å以下とした場合の、図１２（Ａ）のｅ−ｅ線に相当するゲートパッド電極５０６の断面図である。
【００１９】
例えばゲート金属層３２０は、Ｐｔ／Ｍｏよりなり、それぞれ４０Å〜６０Å（Ｐｔ）、５０Å（Ｍｏ）の蒸着膜厚である。また、下層のＰｔの一部が基板表面から１２０Åの深さまで埋め込まれている。そして通常の測定ではプローブ１０を２００〜３００Å程度被測定箇所に突き刺した状態で計測している。つまりゲート金属層３２０が極めて薄い（例えば総膜厚で２００Å以下）場合には、プローブ１０がゲートパッド電極５０６を突き破ってしまう。
【００２０】
ＨＥＭＴを採用したスイッチＭＭＩＣの場合、モニターＦＥＴ５００のゲートパッド電極５０６は、他の素子との絶縁性を確保する目的から、ボロン（Ｂ＋）などをイオン注入して絶縁化した絶縁化層２５０となっている。このため、プローブ１０がゲートパッド電極５０６を突き破ると、絶縁化層２５０にプローブ１０を立てることになる。つまり、プローブ１０とゲート金属層３２０が全く接触しなくなるためゲート導通不良となり、モニターＦＥＴの測定が正常にできない問題がある。
【課題を解決するための手段】
【００２１】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、複数の半導体層を積層した化合物半導体基板に設けられたＨＥＭＴの電気的特性を前記ＨＥＭＴの製造工程中に測定するモニターＦＥＴであって、前記基板に設けられた、第１不純物領域および第２不純物領域と、前記第１不純物領域上に設けられたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極間の前記第１不純物領域に設けられたゲート電極と、前記ゲート電極に接続し、前記第２不純物領域上に設けられたゲートパッド電極とを具備することにより解決するものである。
【００２２】
第２に、複数の半導体層を積層した化合物半導体基板にＨＥＭＴを形成する製造工程中に該ＨＥＭＴの電気的特性をモニターＦＥＴを測定することにより把握する化合物半導体装置の製造方法であって、前記基板を絶縁化層で分離し、前記モニターＦＥＴを構成する第１不純物領域および第２不純物領域と、前記ＨＥＭＴを構成する第３不純物領域を形成する工程と、オーミック金属層により前記第１不純物領域上に第１ソース電極および第１ドレイン電極を形成し、第３不純物領域上に第２ソース電極および第２ドレイン電極を形成する工程と、ゲート金属層により前記第１不純物領域上に第１ゲート電極を、前記第２不純物領域上にゲートパッド電極を形成してモニターＦＥＴを形成し、前記第３不純物領域上に第２ゲート電極をそれぞれ形成する工程と、全面に絶縁膜を設け、前記オーミック金属層および前記ゲートパッド電極上の所定の位置の前記絶縁膜に開口部を形成する工程と、前記第１ソース電極および前記第１ドレイン電極および前記ゲートパッド電極にプローブを接触させ、前記モニターＦＥＴの電気的特性を測定する工程と、を具備することにより解決するものである。
【発明の効果】
【００２３】
本発明のモニターＦＥＴによれば、ゲートパッド電極の膜厚が数十Åであっても正常に電気的特性を測定できる。ＨＥＭＴと同一ウエハに形成されるモニターＦＥＴは、ゲートパッド電極の膜厚が数十Åで、最下層金属であるＰｔの一部を１００Å前後基板表面に埋め込んだ状態で測定する場合がある。この場合プローブは２００Åから３００Åの深さに先端を突き刺した状態で測定するため、プローブがゲートパッド電極を突き破った状態で測定することになる。本実施形態のモニターＦＥＴは、ゲートパッド電極の直下に第２不純物領域が設けられているため、プローブがゲートパッド電極を突き破ってもモニターゲート電極との電気的接続が可能となり、正常な測定が行える。
【００２４】
また、本発明の製造方法によれば、Ｐｔの一部を埋め込んだ埋め込みゲート電極構造を採用しＰｔ蒸着膜厚を数十Åとした場合、モニターＦＥＴによって電気的測定を正常に測定できる。ＨＥＭＴの特性ばらつきを減少させるためゲート電極の膜厚を薄くすることが望ましい。この場合、ＨＥＭＴのゲート電極形成直後に電気的測定を測定する場合、モニターＦＥＴのゲートパッド電極も薄い膜厚となる。本実施形態ではゲートパッド電極の下方に第２不純物領域を設けるため、ゲートパッド電極の膜厚が薄いためプローブがゲートパッド電極を突き破ることがあっても、モニターゲート電極との電気的接続が可能となる。
【発明を実施するための最良の形態】
【００２５】
以下に図１から図１１を用いて、本発明の実施の形態を詳細に説明する。
【００２６】
図１は、製造工程中においてモニターＦＥＴの特性検査を行う時点での、本実施形態のモニターＦＥＴを説明する図である。図１（Ａ）はウエハの平面概要図、図１（Ｂ）はモニターＦＥＴの平面図である。
【００２７】
基板（ウエハ）３０は、複数の半導体層を積層した化合物半導体基板であり、モニターＦＥＴ１６０は、実際の製品となるＨＥＭＴと同一基板に設けられる。モニターＦＥＴ１６０は、例えばある一定数のＨＥＭＴの形成領域ｓに対して数個ずつ、１つのウエハ３０内に数十個配置される。例えばＨＥＭＴがステッパーによる縮小投影露光により形成される場合、モニターウエハ１６０は、１つのウエハ３０においてステッパーの１ショット毎に数個ずつ、設けられる（図１（Ａ））。
【００２８】
図１（Ｂ）の如く本実施形態のモニターＦＥＴ１６０は、第１不純物領域１６１と、第２不純物領域１６２と、ソース電極１６３と、ドレイン電極１６４と、ゲート電極１６５と、ゲートパッド電極１６６とから構成される。
【００２９】
第１不純物領域１６１および、第２不純物領域１６２は、製品となるＨＥＭＴのソース領域およびドレイン領域などと同様の不純物領域である。不純物領域については後に詳述するが、第１不純物領域１６１および第２不純物領域１６２の周囲には絶縁化層６０が設けられ、第１不純物領域１６１と第２不純物領域１６２は、絶縁化層６０により分離される。
【００３０】
第１不純物領域１６１には、モニターＦＥＴ１６０のモニターソース電極１６３、モニタードレイン電極１６４が設けられる。モニターソース電極１６３およびモニタードレイン電極１６４は、第１不純物領域１６１に直接固着する電極であり、またプローブがコンタクトするためワイヤボンディング用の電極パッドと同様の大きさ（幅６０μｍ程度）を有する電極である。
【００３１】
モニターソース電極１６３およびモニタードレイン電極１６４の間の第１不純物領域１６１には、モニターゲート電極１６５が設けられる。モニターゲート電極１６５は、第１不純物領域１６１外にまで延在し、第２不純物領域１６２上に設けられたゲートパッド電極１６６と接続する。
【００３２】
図２は、モニターＦＥＴの断面図である。図２（Ａ）（Ｂ）は、図１（Ｂ）のａ−ａ線断面図であり、図２（Ｃ）は、図１（Ｂ）のｂ−ｂ線断面図である。
【００３３】
基板３０は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
【００３４】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。障壁層３６となるノンドープのＡｌＧａＡｓ層は、電子供給層３３と当接してその上に設けられる。すなわち安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。安定層３８は、障壁層３６と当接してその上に設けられ酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なＩｎＧａＰ層である。尚、図ではｎ＋ＩｎＧａＰ層の安定層３８を示しているがノンドープＩｎＧａＰ層であってもよい。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。
【００３５】
モニターＦＥＴ１６０の第１不純物領域１６１および第２不純物領域１６２は、バッファ層３２に達する絶縁化層６０を設けて分離することにより例えば図１（Ｂ）の一点鎖線の領域に設けられる。ここで、絶縁化層６０とは、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。つまり、絶縁化層６０も完全な絶縁領域ではないが、本明細書においては絶縁化層６０以外の領域の半導体層をすべて不純物領域とする。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などの基板（ウエハ）３０を構成する各半導体層をすべて含んだトータルとしての領域が不純物領域である。
【００３６】
図２（Ａ）の如くゲートパッド電極１６６は、キャップ層３７および安定層３８をエッチングしてノンドープ層（障壁層）３６を露出した第２不純物領域１６２上に設けられ、障壁層３６とショットキー接合を形成する。
【００３７】
また、図２（Ｂ）の如く安定層３８がノンドープ層であればエッチングしなくてもよい。すなわちキャップ層３７をエッチングして安定層（ノンドープ層）３８を露出した第２不純物領域１６２上にゲートパッド電極１６６を設けても良い。
【００３８】
図２（Ｃ）の如く、第１不純物領域１６１のキャップ層３７は所望の形状にパターンニングされる。すなわち、モニターソース電極１６３およびモニタードレイン電極１６４は、キャップ層３７上に設けられる。一方、モニターゲート電極１６５は、ゲートパッド電極１６６と同じ半導体層上に設けられる。すなわち第１不純物領域１６１のキャップ層３７および安定層３８のパターンニングにより露出した第１不純物領域１６１表面の障壁層３６とショットキー接合を形成する。
【００３９】
尚ここでは障壁層３６上にモニターゲート電極１６５が形成されるが、ゲートパッド電極１６６が図２（Ｂ）に示す構造の場合には、モニターゲート電極１６５は露出した安定層３８（ノンドープ層）上に設けられる。
【００４０】
ゲート電極パッド１６６、モニターソース電極１６３およびモニタードレイン電極１６４の幅ｗはそれぞれ６０μｍである。そして、窒化膜１６７をエッチングしたコンタクトホールＣＨを介して、プローブを接触させ、電気的特性を測定する。
【００４１】
モニターゲート電極１６５およびゲートパッド電極１６６は、例えばＰｔ（白金）／Ｍｏ（モリブデン）である。またこれらの蒸着膜厚はＰｔが４０Å〜６０Å、Ｍｏが５０Åである。そして、下層にＰｔが、上層にＭｏが蒸着される。Ｐｔの一部は、熱処理により第１不純物領域１６１および第２不純物領域１６２の表面（安定層３８または障壁層３６表面）に埋め込まれた構造である。
【００４２】
例えばＰｔの蒸着膜厚が５０Åの場合、埋め込まれたＰｔ（埋め込み部１６６ｂおよび１６５ｂ）は、ＰｔＡｓ２となり、その深さは１２０Åである。基板表面に蒸着されたＰｔは、埋め込みのための熱処理によってＰｔＧａとなる。この厚みは蒸着膜厚と同じ５０Åである。
【００４３】
このように、本実施形態のモニターＦＥＴ１６０は、ゲートパッド電極５０６の下方が絶縁化層２５０であった従来のモニターＦＥＴと異なり、ゲートパッド電極１６６の下方に第２不純物領域１６２が設けられる。また、モニターゲート電極１６５およびゲートパッド電極１６６を構成する金属層のうち、Ｐｔの蒸着膜厚が４０Å〜６０Åであり、金属層の総膜厚が２００Å以下である。
【００４４】
モニターＦＥＴ１６０は、前述の如く製品となるＨＥＭＴと同一ウエハ３０上に同一工程にて形成される。そしてモニターＦＥＴ１６０を測定することによって、例えばＨＥＭＴの基本構造が完成した後に、実測できないＨＥＭＴの特性を把握するものである。
【００４５】
モニターＦＥＴは複数の工程において特性が測定されるが、本実施形態のモニターＦＥＴは、ＨＥＭＴのゲート電極が形成され窒化膜にコンタクトホールを設けた状態で測定する場合を示す。
【００４６】
つまり、図に示したモニターゲート電極１６５およびゲートパッド電極１６６を構成する金属層は、ＨＥＭＴのゲート電極を構成するゲート金属層である。また、窒化膜１６７はＨＥＭＴのパッシベーション膜などを構成する窒化膜であり、コンタクトホールＣＨは、ＨＥＭＴの窒化膜に設けたコンタクトホールの形成と同時に形成されるものである。
【００４７】
ところで、スイッチＭＭＩＣの特性を向上させるため、ＨＥＭＴのゲート電極構造にＰｔの埋め込みゲート構造を採用する場合がある。そしてこの場合、ゲート電極を構成するゲート金属層のＰｔの蒸着膜厚は４０Å〜６０Åが好適である。この理由については後に詳述するが、モニターＦＥＴ１６０のモニターゲート電極およびゲートパッド電極も同一のゲート金属層によって形成するため、上記の如く薄い膜厚となる。
【００４８】
図３は、コンタクトホールを設けた状態でのモニターＦＥＴ１６０の測定を説明する図である。図３（Ａ）は平面図であり、図３（Ｂ）は図３（Ａ）のｃ−ｃ線の断面図である。
【００４９】
窒化膜１６７に設けたコンタクトホールＣＨを介してモニターソース電極１６３、モニタードレイン電極１６４およびゲートパッド電極１６６にそれぞれプローブ１０を接触させ、モニターＦＥＴ１６０の特性を測定する。
【００５０】
そして、このときゲートパッド電極１６６の膜厚が薄いため、図３（Ｂ）の如くプローブ１０がゲートパッド電極１６６を突き破る場合が多くなる。
【００５１】
しかし、本実施形態では、ゲートパッド電極１６６の直下は第２不純物領域１６２が配置される。つまり、プローブ１０がゲートパッド電極１６６を突き破った場合でもｎ＋ＧａＡｓ層３７の下層のノンドープ層（安定層３８または障壁層３６）にプローブ１０が接触する。
【００５２】
プローブ１０は、接触したノンドープ層から周辺の埋め込み部１６６ｂの金属層（ＰｔＡｓ２層）を介して基板表面のＰｔＧａ層、ゲート金属層１２０上層のＭｏ層、そして第１不純物領域１６１に配置されたモニターゲート電極１６５に電気的に接続する。従って従来のようにゲート導通不良となることは無い。
【００５３】
また、第２不純物領域１６２の周囲に絶縁化層６０を設けることにより、ゲートパッド電極１６６と他の素子との絶縁性は、図１２に示す従来のモニターＦＥＴ５００と同様に確保できる。
【００５４】
更に、第２不純物領域１６２は、絶縁化層６０のイオン注入のパターンの変更のみで形成できるので、特別な工程を付加する必要もない。
【００５５】
次に、上記のモニターＦＥＴによってプロセス中に特性を計測する化合物半導体装置の製造方法について、ディプレッション型ＨＥＭＴにより構成されるスイッチＭＭＩＣを例に、図４から図１１を参照して説明する。
【００５６】
まず、図４は、化合物半導体装置の構造を説明する図であり、図４（Ａ）が平面図、図４（Ｂ）が図４（Ａ）のｄ−ｄ線断面図である。
【００５７】
図４（Ａ）ごとく、基板３０に、スイッチを行う２つのＨＥＭＴ、ＦＥＴ１およびＦＥＴ２を中央部に配置する。ＦＥＴ１およびＦＥＴ２の周囲には複数の電極パッドが配置される。電極パッドは具体的には共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩＣ、Ｏ１、Ｏ２、Ｃ１、Ｃ２である。各ＦＥＴのゲート電極にコントロール抵抗Ｒ１、Ｒ２が接続される。なお、点線で示した金属層は各ＦＥＴのゲート電極１２７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）１２０である。実線で示した金属層は各素子の接続およびパッドの形成および各ＦＥＴの２層目のソース電極、ドレイン電極を形成するパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０である。基板３０にオーミックに接合するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は、各ＦＥＴの１層目のソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
【００５８】
チップ中心に向かって伸びる櫛歯状のパッド金属層１３０が出力端子パッドＯ１に接続される２層目のドレイン電極１３６（あるいはソース電極）であり、この下にオーミック金属層で形成される１層目のドレイン電極（あるいはソース電極）がある。またチップ中心から外側に伸びる櫛歯状のパッド金属層１３０が共通入力端子パッドＩＣに接続される２層目のソース電極１３５（あるいはドレイン電極）であり、この下にオーミック金属層で形成される１層目のソース電極（あるいはドレイン電極）がある。
【００５９】
ＨＥＭＴの動作領域２００ａは一点鎖線で示す領域に設けられ、動作領域２００ａには、ソース電極１３５およびドレイン電極１３６が櫛歯をかみ合わせた形状に配置される。またソース電極１３５およびドレイン電極１３６間に、ゲート金属層１２０で形成されるゲート電極１２７が櫛歯形状に配置され、動作領域２００ａの一部とショットキー接合を形成する。
【００６０】
ＦＥＴ１のゲート電極１２７と、制御端子パッドＣ１はコントロール抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１２７と制御端子パッドＣ２はコントロール抵抗Ｒ２で接続されている。コントロール抵抗Ｒ１、Ｒ２は、不純物領域２００ｂにより構成される。また、各パッドの周辺にはアイソレーション向上のため、周辺不純物領域２００ｃが設けられる。
【００６１】
ここでＨＥＭＴの動作領域２００ａは、バッファ層３２に達する絶縁化層６０を設けて分離した不純物領域である。またスイッチＭＭＩＣではコントロール抵抗Ｒ１、Ｒ２を構成する不純物領域２００ｂや、周辺不純物領域２００ｃも絶縁化層６０により分離される。本実施形態では、ＨＥＭＴまたはスイッチＭＭＩＣを構成する不純物領域２００ａ、２００ｂ、２００ｃをすべて第３不純物領域２００とする。
【００６２】
図４（Ｂ）の如く、ＨＥＭＴの基板３０は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
【００６３】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。障壁層３６となるノンドープのＡｌＧａＡｓ層は、電子供給層３３と当接してその上に設けられる。すなわち安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。
【００６４】
安定層３８は、障壁層３６と当接してその上に設けられ酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なＩｎＧａＰ層であり、膜厚は１００Å程度である。尚、図ではｎ＋ＩｎＧａＰ層の安定層３８を示しているが、安定層３８はノンドープＩｎＧａＰ層であってもよい。又、安定層３８はエッチストップ層としても機能する。安定層３８は、その上層のキャップ層３７と同じパターンでエッチングされている。しかし、安定層３８をノンドープＩｎＧａＰ層とし、安定層３８をエッチングせず安定層３８上にゲート電極１２７を設けても良い。
【００６５】
更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係するが本実施形態では２〜４×１０１８ｃｍ−３程度（好適には２．６×１０１８ｃｍ−３）とする。
【００６６】
また、結晶に歪みが発生することによるスリットなどの結晶欠陥を防止するため、ＩｎＧａＰ層（安定層）３８をＧａＡｓ、つまりここではｎ＋ＧａＡｓ層（キャップ層）３７およびノンドープＡｌＧａＡｓ層（障壁層）３６と格子整合させる。また、ノンドープＡｌＧａＡｓ層（障壁層）３６と電子供給層３３は共にＡｌＧａＡｓ層であるため格子整合している。
【００６７】
キャップ層３７は所望の形状にパターンニングされ、１層目のソース電極１１５およびドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。ソース電極１１５およびドレイン電極１１６上には、パッド金属層１３０で形成される２層目のソース電極１３５、ドレイン電極１３６がそれぞれコンタクトする。ゲート電極１２７は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。
【００６８】
ＨＥＭＴの動作領域２００ａは、バッファ層３２に達する絶縁化層（ここでは不図示）を設けて分離した第３不純物領域２００のうち、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだ不純物領域を、動作領域２００ａとする。
【００６９】
ゲート電極１２７は、キャップ層３７および安定層３８のパターンニングにより露出した動作領域２００a表面の障壁層３６とショットキー接合を形成する。
【００７０】
ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により障壁層３６に埋め込んだ構造である。埋め込まれたＰｔはゲート電極１２７として機能する。埋め込まれたＰｔの深さは例えば１０８Åであり、その底部は障壁層３６内に位置する。これにより、−０．８Ｖのピンチオフ電圧を実現している。
【００７１】
Ｐｔの蒸着膜厚が１１０Å以下の場合、Ｐｔの埋め込み深さはＰｔの蒸着膜厚の２．４倍と比例係数が一定のリニアな特性となる。つまり、Ｐｔの蒸着膜厚によって埋め込み深さを制御することができる。そして埋め込まれたＰｔはゲート電極として機能するため、ＨＥＭＴのゲート電極の底部を埋め込み深さ分だけ深い位置に設けたことと同様となる。つまり、Ｐｔの蒸着膜厚が１１０Å以下であれば埋め込み深さを制御することによってＨＥＭＴのピンチオフ電圧（以下Ｖｐ）を制御することができ、これはＰｔの蒸着膜厚によってＨＥＭＴのＶｐが容易に制御できることを意味する。
【００７２】
ところで、Ｐｔを蒸着する際の生産ばらつきは±１０％である。つまり蒸着膜厚が厚くなるほど、生産ばらつきが大きくなるため、埋め込み深さのばらつきも大きくなる。具体的にはＰｔの蒸着膜厚が６０Åより大きくなると、ＶｐばらつきがＨＥＭＴに要求されるばらつきの許容範囲を超えてしまう。
【００７３】
一方、Ｐｔの蒸着膜厚が４０Åより薄い場合には、Ｐｔの蒸着時間が短すぎて、やはりＰｔの蒸着膜厚のばらつきが大きくなる。従って、埋め込みゲート構造を採用する場合には、Ｐｔの蒸着膜厚は４０Å〜６０Åが好適である。
【００７４】
また、Ｐｔの上には例えばＭｏなど、Ｐｔ埋め込み熱処理においてＧａＡｓと反応しない金属をＰｔに引き続き連続して蒸着することが望ましい。Ｐｔのみでゲート電極を形成した場合、Ｐｔ蒸着後からＰｔ埋め込み熱処理までの間にＰｔ表面に異物が付着することがある。その場合、付着した異物までＰｔ埋め込み熱処理反応に関与することになり、ＦＥＴ特性が劣化する。ＭｏでＰｔの上を覆うことにより、Ｍｏ上に同様の異物が付着した場合でも、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みは４０〜６０ÅのためＭｏも５０Å程度とする。
【００７５】
ゲート電極の蒸着膜厚が薄いと、ゲート電極自体の抵抗値が高くなる。しかしスイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗（コントロール抵抗）が挿入されるため、ゲート電極自体の抵抗値は高くても問題ない。従って、Ｐｔが４０〜６０Åで、Ｍｏが５０Åというゲート金属層の構造が好適である。
【００７６】
上記のＨＥＭＴの製造方法について、以下ＨＥＭＴの動作領域およびモニターＦＥＴの断面図である図５〜図１１を参照して説明する。なお各断面図において、（Ａ）は図４（Ａ）のｄ−ｄ線断面図、（Ｂ）は図１（Ｂ）のｂ−ｂ線断面図、（Ｃ）は図１（Ｂ）のａ−ａ線断面図を示す。
【００７７】
本実施形態の化合物半導体装置の製造方法は、複数の半導体層を積層した化合物半導体基板にＨＥＭＴを形成する製造工程中にＨＥＭＴの電気的特性を、モニターＦＥＴを測定することにより把握する化合物半導体装置の製造方法であり、基板を絶縁化層で分離し、モニターＦＥＴを構成する第１不純物領域および第２不純物領域と、ＨＥＭＴを構成する第３不純物領域を形成する工程と、オーミック金属層により第１不純物領域上に第１ソース電極および第１ドレイン電極を形成し、第３不純物領域上に第２ソース電極および第２ドレイン電極を形成する工程と、ゲート金属層により第１不純物領域上に第１ゲート電極を、第２不純物領域上にゲートパッド電極を形成してモニターＦＥＴを形成し、第３不純物領域上に第２ゲート電極をそれぞれ形成する工程と、全面に絶縁膜を設け、オーミック金属層およびゲートパッド電極上の所定の位置の絶縁膜に開口部を形成する工程と、第１ソース電極および第１ドレイン電極およびゲートパッド電極にプローブを接触させ、モニターＦＥＴの電気的特性を測定する工程と、から構成される。
【００７８】
第１工程（図５）：基板を絶縁化層で分離し、モニターＦＥＴを構成する第１不純物領域および第２不純物領域と、ＨＥＭＴを構成する第３不純物領域を形成する工程。
【００７９】
図５のごとく、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層する。半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
【００８０】
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【００８１】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）に添加されている。
【００８２】
障壁層３６は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層されたノンドープＡｌＧａＡｓ層である。その上層に酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、ノンドープＩｎＧａＰ層またはｎ＋ＩｎＧａＰ層であり、エッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。
【００８３】
安定層３８は、１００Åの膜厚であり、その下層の障壁層３６は、２５０Åの膜厚である。また、キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
【００８４】
このように、本実施形態のＨＥＭＴはチャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用している。
【００８５】
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
【００８６】
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【００８７】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。
【００８８】
絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【００８９】
すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域２００ａや、コントロール抵抗を構成する不純物領域２００ｂ（不図示）、周辺不純物領域２００ｃ（不図示）となる第３不純物領域２００を分離する（図５（Ａ））。
【００９０】
同時に、モニターＦＥＴ１６０を構成する第１不純物領域１６１、第２不純物領域１６２も絶縁化層６０により分離される(図５（Ｂ）、（Ｃ）)。
【００９１】
第２工程（図６）：オーミック金属層により第１不純物領域上に第１ソース電極および第１ドレイン電極を形成し、第３不純物領域上に第２ソース電極および第２ドレイン電極を形成する工程。
【００９２】
全面の初期窒化膜５０を除去し、キャップ層３７を露出させる。本実施形態では初期窒化膜５０を除去し、後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。これにより、後の窒化膜を均一な膜厚に形成することができる。
【００９３】
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１１０を蒸着する。
【００９４】
その後、リフトオフし、アロイする。これにより、第１不純物領域１６１上に、それぞれ第１ソース電極および第１ドレイン電極となるモニターソース電極１６３、モニタードレイン電極１６４が形成される。
【００９５】
また、ＨＥＭＴの動作領域２００ａの一部にコンタクトし、それぞれ第２ソース電極および第２ドレイン電極となる１層目のソース電極１１５およびドレイン電極１１６が形成される。
【００９６】
その後全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、ソース電極１１５およびドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわちソース電極１１５（ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われ、ソース電極１１５（ドレイン電極１１６）周囲に隙間が形成されることはない。これにより、以降の製造工程中、またはウエハ完成後において薬液及び水分から、ソース電極１１５およびドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。従ってガルバニック効果の発生を防止できる。
【００９７】
第３工程（図７および図８）：ゲート金属層により第１不純物領域上に第１ゲート電極を、第２不純物領域上にゲートパッド電極を形成してモニターＦＥＴを形成し、第３不純物領域上に第２ゲート電極をそれぞれ形成する工程。
【００９８】
ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスによりゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去し、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去し、開口部ＯＰに安定層であるＩｎＧａＰ層３８を露出させる。
【００９９】
キャップ層３７は耐圧を確保するため、ゲート電極の形成領域幅より大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域２００ａのキャップ層３７が分離され、ソース電極１１５にコンタクトするソース領域３７ｓ、およびドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。
【０１００】
キャップ層３７のサイドエッチングによりキャップ層３７から第１窒化膜５１１がひさし状に張り出す。張り出したひさし部は表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。ひさし部を残したままでは、ゲート電極１２７形成の際レジストが均一に塗布できず、ゲート電極１２７が正常に形成できない。またゲート電極１２７が形成できても、後に形成するパッシベーション膜となる窒化膜が、ひさし部の下に形成されず、ゲート電極１２７周囲に空洞が形成されるため信頼性上問題となる。
【０１０１】
ここで、ひさし部をウエットエッチングで除去すると、動作領域２００ａがダメージを受けることが無く、ひさし部の除去により表面空乏層が電子供給層のｎ＋ＡｌＧａＡｓ層２３３、またはチャネル層のノンドープＩｎＧａＡｓ層２３５にまで達してオン抵抗が増加する問題は防げる。しかし、ウェットエッチングはオーバーエッチになりやすく、ソース電極１１５（ドレイン電極１１６）が露出してしまう場合もある。これにより、ガルバニック効果によりキャップ層３７が工程中にエッチングされる恐れがあるので、ウェットエッチングは不適当である。
【０１０２】
そこで、ドライエッチングによりひさし部を除去する。そしてこのときひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域２００ａ表面は安定なＩｎＧａＰ層３８で覆われている。このため、動作領域２００ａにダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部のみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。
【０１０３】
その後、レジストＰＲをそのままに、露出したＩｎＧａＰ層３８を更にエッチングして除去し図の如く障壁層３６を露出させる。このように、プラズマエッチングの際には、動作領域２００ａ表面をＩｎＧａＰ層３８により保護し、その後プラズマダメージを受けたＩｎＧａＰ層３８を除去することにより、清浄な障壁層３６にゲート電極１２７を形成できる。
【０１０４】
また、この工程においてモニターＦＥＴ１６０の第１不純物領域１６１の一部および、第２不純物領域１６２も同様にエッチングされる。すなわち、キャップ層３７をエッチングにより除去した後、ひさし部の除去を行う。その後安定層３８を除去して障壁層３６を露出させる。
【０１０５】
次に、全面にゲート金属層１２０を蒸着する。ゲート金属層１２０は、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図７）。
【０１０６】
その後、リフトオフし、ゲート金属層１２０の最下層金属のＰｔを埋め込む熱処理を施す。これにより、Ｐｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれる。そして、第１不純物領域１６１のモニターソース電極１６３およびモニタードレイン電極１６４間に露出した障壁層３６上に、モニターゲート電極１６５が形成される。また、第２不純物領域１６２に露出した障壁層３６上にゲートパッド電極１６６が形成され、モニターＦＥＴ１６０が形成される。同時に第３不純物領域である動作領域２００ａに露出した障壁層３６上にゲート電極１２７が形成される。
【０１０７】
埋め込まれたＰｔの深さは例えば１０８Åである。埋め込まれたＰｔは、ＰｔＡｓ２となり、基板表面に蒸着されたＰｔは、埋め込みのための熱処理によってＰｔＧａとなる。（図８））。
【０１０８】
尚、図示は省略するがスイッチ回路装置の場合には、ゲート電極１２７が束ねられるゲート配線も本工程により形成される。
【０１０９】
ゲート金属層１２０としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート金属層はＰｔ／Ｍｏが好適である。
【０１１０】
熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。
【０１１１】
本実施形態では、ゲート電極の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造とすることにより、ＨＥＭＴの特性を向上させることができる。これは図の如く埋め込まれたＰｔは底部の端が丸いためである。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。
【０１１２】
逆に所定の耐圧に設計する場合、埋め込みゲート構造ではゲート電極付近の電界強度が弱まる分、電子供給層３３の不純物濃度を大幅に上げることができ、オン抵抗Ｒｏｎを大幅に小さくすることができる。つまり、本実施形態の電子供給層３３は、スイッチ回路を構成するＨＥＭＴが最大限の特性が得られるよう、設計されている。
【０１１３】
そして、所定の耐圧を確保するためゲート電極１２７は、ノンドープ層である障壁層３６表面に蒸着され、障壁層３６内にその一部が埋め込まれる。つまり、ゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続するノンドープ層３６に、ゲート電極１２７が設けられたこととなる。
【０１１４】
このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、ＨＥＭＴは所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用することにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果Ｖｐ＝−０．８Ｖにおけるゲート幅１ｍｍあたりのオン抵抗として、ゲート電圧Ｖｇ＝０Ｖの場合にオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
【０１１５】
尚、安定層３８をノンドープのＩｎＧａＰ層としてもよい。これにより安定層３８をエッチングせず、すなわち図７に示す工程でレジストＰＲの開口部の第１窒化膜５１１をエッチング後、キャップ層３７のみエッチングして安定層３８を露出させ、第１窒化膜５１１のひさし部をドライエッチングで除去し、安定層３８上にゲート金属層１２０を蒸着する構造としてもよい。そして図８に示す工程で熱処理を施すことにより、ゲート金属層１２０のＰｔの一部がノンドープ層である安定層３８に埋め込まれる。安定層３８表面はひさし部除去のためのドライエッチングにさらされるが、安定層３８は、Ａｌを含むため酸化されやすいＡｌＧａＡｓに比べ、化学的に変化しにくい。安定層３８表面が多少ダメージを受けていたとしても、ゲート金属層１２０のＰｔの一部は安定層３８に埋め込まれるため、ゲート電極の底はダメージの無い場所に位置しており、ドライエッチングによりＨＥＭＴの特性が劣化することはない。この場合でもゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続するノンドープ層３６および３８に、ゲート電極１２７が設けられたこととなる。
【０１１６】
第４工程（図９）：全面に絶縁膜を設け、オーミック金属層およびゲートパッド電極上の所定の位置の絶縁膜に開口部を形成する工程。
【０１１７】
第３工程が終了するとＦＥＴの基本構造が完成する。モニターＦＥＴ１６０は製造工程中において複数の工程で測定されるが、まずこの状態でモニターＦＥＴによる測定を行う。
【０１１８】
全面にパッシベーション膜となる第２窒化膜５１２をデポジションする。ゲート電極１２７と、その周辺に露出した障壁層３６は、第２窒化膜５１２により被覆される。このとき、第１窒化膜５１１はほぼ均一な厚みで、ソース電極１１５（ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。従って、ウエハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる。
【０１１９】
第２窒化膜５１２により、モニターＦＥＴ１６０のモニターゲート電極１６５、ゲートパッド電極１６６上も覆われる。
【０１２０】
そして、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、ソース電極１１５、ドレイン電極１１６上および、モニターＦＥＴ１６０のモニターソース電極１６３、モニタードレイン電極１６４、更にゲートパッド電極１６６上の第１窒化膜５１１、第２窒化膜５１２をエッチングする。これにより、ソース電極１１５、ドレイン電極１１６、モニターソース電極１６３、モニタードレイン電極１６４、更にゲートパッド電極１６６の上にコンタクトホールＣＨが形成される。尚コンタクトホールの深さは、第１窒化膜５１１および第２窒化膜５１２の合計膜厚Ｔ３となる。
【０１２１】
また、ＨＥＭＴのゲート電極１２７およびモニターＦＥＴ１６０のモニターゲート電極１６５上にはコンタクトホールＣＨは形成されない。
【０１２２】
これにより、モニターＦＥＴ１６０の窒化膜５１（１６７）にもコンタクトホールＣＨが形成される。
【０１２３】
第５工程（図１０）：第１ソース電極および第１ドレイン電極およびゲートパッド電極にプローブを接触させ、モニターＦＥＴの電気的特性を測定する工程。
【０１２４】
モニターＦＥＴ１６０のコンタクトホールＣＨを介して、モニターソース電極１６３、モニタードレイン電極１６４、ゲートパッド電極１６６にそれぞれプローブ１０を接触させる。
【０１２５】
本実施形態では、ゲートパッド電極１６６の直下は、第２不純物領域１６２が配置されている。つまり、ゲート金属層１２０が薄いため、プローブがゲートパッド電極１６６を突き破ることがあっても、ｎ＋ＧａＡｓ層３７の下層のノンドープ層（安定層３８または障壁層３６）にプローブが接触する。
【０１２６】
プローブ１０は、接触したノンドープ層（ここでは障壁層３６）から周辺の埋め込み部１６６ｂの金属層（ＰｔＡｓ２層）を介して基板表面のゲート金属層１２０（熱処理後のＰｔＧａ層およびＭｏ層）、そして第１不純物領域１６１に配置されたモニターゲート電極１６５に電気的に接続する。従って従来のようにゲート導通不良となることは無く、モニターＦＥＴ１６０の電気的特性が正確に測定できる。
【０１２７】
尚、第２不純物領域１６２の周囲には絶縁化層６０が配置されるので、ゲートパッド電極１６６とモニターソース電極１６３、モニタードレイン電極１６４、あるいはＨＥＭＴの構成要素は、十分な絶縁を確保できる。
【０１２８】
このように、本実施形態では第２不純物領域１６２を設けることにより、ＨＥＭＴのゲート金属層１２０が薄い場合であっても、モニターＦＥＴ１６０の正確な測定が可能となる。そして、第２不純物領域１６２は絶縁化層６０のイオン注入のパターンの変更のみで形成できるので、特別な工程を付加する必要もない。
【０１２９】
第６工程（図１１）：パッド金属層を形成して開口部を介して第１ゲート電極を除く各電極にコンタクトする上層電極を形成し、他の電気的特性を測定する工程。
【０１３０】
パッド金属層により配線パターン等を形成してＨＥＭＴを形成する。すなわち新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。
【０１３１】
これにより、１層目のソース電極１１５およびドレイン電極１１６にそれぞれコンタクトする２層目のソース電極１３５およびドレイン電極１３６が形成される。また、図４に示すスイッチ回路装置の場合、各電極パッドＰや配線も本工程により所望のパターンに形成され、ＨＥＭＴ１５０が形成される。
【０１３２】
また、モニターＦＥＴ１６０のモニターソース電極１６３、モニタードレイン電極１６４上にもパッド金属層により２層目のモニターソース電極１７０、モニタードレイン電極１６８が形成される。更にゲートパッド電極１６６上にもパッド金属層により２層目のゲートパッド電極１６９が形成される。尚、モニターゲート電極１６５上には２層目の電極は設けられない。
【０１３３】
そして、図示は省略するが、この状態において再びモニターＦＥＴ１６０による測定を行う。すなわち２層目のモニターソース電極１７０、モニタードレイン電極１６８、ゲートパッド電極１６９に再びプローブを接触させ、モニターＦＥＴ１６０の特性を測定することによって、配線パターン等を形成した後のＨＥＭＴ１５０の特性を把握する。
【０１３４】
更に、全面にジャケット膜となる第３窒化膜５１３を形成する。第３窒化膜５１３は、第２窒化膜５１２および、ソース電極１３５とドレイン電極１３６上を被覆する。ここで、ゲート電極１２７上の窒化膜５１の膜厚Ｔ１と、ソース電極１１５（ドレイン電極１１６）上のコンタクトホールＣＨ周囲の窒化膜５１の膜厚Ｔ３と、第２ソース電極１３５（第２ドレイン電極１３６）上の窒化膜５１の膜厚Ｔ２には、以下の関係が成り立つ。
【０１３５】
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわちＴ３−（Ｔ１−Ｔ２）とは第１窒化膜５１１の厚みであり、この不等式は第１窒化膜５１１がコンタクトホールＣＨの部分まで達しているため、ソース電極１１５（ドレイン電極１１６）周囲に隙間が無く、前述の如くガルバニック効果を防止していることを示す。尚、第３窒化膜５１３は存在する場合と存在しない場合があり、第３窒化膜５１３が存在しない場合についても、Ｔ３＝０を代入することにより前記不等式は成り立つ。
【０１３６】
更に図示は省くがボンディングパッド部分のジャケット窒化膜にはワイヤボンド用の開口が設けられる。
【０１３７】
尚、本実施形態では、ＨＥＭＴの平面図の一例としてスイッチＭＭＩＣを示したが、これに限るものではなく、基本素子であるＨＥＭＴの製造方法に適用できるものである。
【０１３８】
また、上記の例はディプレッション型ＨＥＭＴについて説明したが、エンハンスメント型ＨＥＭＴでも同様に実施できる。
【０１３９】
更にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に集積化した半導体装置であってもよい。
【図面の簡単な説明】
【０１４０】
【図１】本発明のモニターＦＥＴを説明するための平面図である。
【図２】本発明のモニターＦＥＴを説明するための断面図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明の製造方法を説明するための断面図である。
【図６】本発明の製造方法を説明するための断面図である。
【図７】本発明の製造方法を説明するための断面図である。
【図８】本発明の製造方法を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】従来のモニターＦＥＴを説明する（Ａ）平面図、（Ｂ）断面図である。
【図１３】従来の製造方法を説明するための断面図である。
【図１４】従来技術を説明するための断面図である。
【符号の説明】
【０１４１】
１０      プローブ
３０      基板（ウエハ）
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３４      スペーサ層
３５      チャネル層
３６      障壁層
３７      キャップ層
３８      安定層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
６０      絶縁化層
５０    初期窒化膜
５１    窒化膜
５１１    第１窒化膜
５１２    第２窒化膜
５１３    第３窒化膜
１１０      オーミック金属層
１１５、１３５      ソース電極
１１６、１３６      ドレイン電極
１２０      ゲート金属層
１２７      ゲート電極
１３０      パッド金属層
１５０      ＨＥＭＴ
１６０      モニターＦＥＴ
１６１      第１不純物領域
１６２      第２不純物領域
１６３、１７０      モニターソース電極
１６４、１６８      モニタードレイン電極
１６５      モニターゲート電極
１６６      ゲートパッド電極
１６９      ゲートパッド電極
１６５ｂ、１６６ｂ    埋め込み部
１６７      窒化膜
２００    第３不純物領域
２００ａ    動作領域
２００ｂ    コントロール抵抗
２００ｃ    周辺不純物領域
２３１      ＧａＡｓ基板
２３２      バッファ層
２３３      電子供給層
２３４      スペーサ層
２３５      チャネル層
２３６      障壁層
２３７      キャップ層
２３７ｓ    ソース領域
２３７ｄ    ドレイン領域
２５０      絶縁化層
２５１      窒化膜
２５１１    スルーイオン注入用窒化膜
２５１２    パッシベーション膜
３００    動作領域
３１０      オーミック金属層
３１５、３３５      ソース電極
３１６、３３６      ドレイン電極
３２０      ゲート金属層
３２７      ゲート電極
３３０      パッド金属層
５００      モニターＦＥＴ
５０１      不純物領域
５０３      モニターソース電極
５０４      モニタードレイン電極
５０５      モニターゲート電極
５０６      ゲートパッド電極
５０７      窒化膜
ＯＰ      開口部
ＣＨ      コンタクトホール
ＰＲ      レジスト
ＩＮ        共通入力端子
Ｃｔｌ１  制御端子
Ｃｔｌ２  制御端子
ＯＵＴ１    出力端子
ＯＵＴ２    出力端子
ＩＣ        共通入力端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２制御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
ｓ          ＨＥＭＴ形成領域
【図１】
2006202814.tif 000003
【図２】
2006202814.tif 000004
【図３】
2006202814.tif 000005
【図４】
2006202814.tif 000006
【図５】
2006202814.tif 000007
【図６】
2006202814.tif 000008
【図７】
2006202814.tif 000009
【図８】
2006202814.tif 000010
【図９】
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【図１０】
2006202814.tif 000012
【図１１】
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【図１２】
2006202814.tif 000014
【図１３】
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【図１４】
2006202814.tif 000016