(57)【要約】【課題】装置全体の立ち上げ時間を短縮することができる情報処理装置を提供する。【解決手段】第１のデータ記憶部２に記憶されている制御プログラムを、主制御部１による処理を介さずに、第１データ記憶部２に比べて読み書きのアクセス速度がより高速な第２データ記憶部４にＤＭＡ転送する。これにより、制御プログラムを第１データ記憶部２に比べて読み書きのアクセス速度がより高速な第２データ記憶部４に転送する際に主制御部１を使用しない、または転送処理中に主制御部１が別な処理を実行可能となるので、装置の電源ＯＮ時や省エネルギーモードからの復帰の時間、すなわち装置全体の立ち上げ時間を短縮し、装置使用者の操作開始時間を短縮することができる。【選択図】        図２
2006261996.tif 000002
【特許請求の範囲】
【請求項１】
各部の動作制御を行なう主制御部と、
この主制御部が実行する制御プログラムを記憶する第１データ記憶部と、
この第１データ記憶部に比べて読み書きのアクセス速度がより高速な第２データ記憶部と、
前記第１のデータ記憶部に記憶されている前記制御プログラムを、前記主制御部による処理を介さずに、前記第２データ記憶部にＤＭＡ（Direct Memory Access）転送するＤＭＡ制御部と、
を備えることを特徴とする情報処理装置。
【請求項２】
圧縮プログラムの伸長機能を有しており、前記ＤＭＡ制御部の制御によって前記主制御部による処理を介さずに前記第１データ記憶部及び前記第２データ記憶部との間でデータ転送可能な伸長部を更に備え、
前記ＤＭＡ制御部は、前記第１データ記憶部に圧縮された状態で格納されている前記制御プログラムを、前記主制御部による処理を介さずに前記伸長部へ転送して伸長処理した後、伸長処理された前記制御プログラムを、前記主制御部による処理を介さずに前記第２データ記憶部に転送する、
ことを特徴とする請求項１記載の情報処理装置。
【請求項３】
圧縮プログラムの伸長機能を有しており、前記ＤＭＡ制御部の制御によって前記主制御部による処理を介さずに前記第１データ記憶部及び前記第２データ記憶部との間でデータ転送可能な伸長部を更に備え、
前記ＤＭＡ制御部は、前記第１データ記憶部に圧縮された状態で格納されている前記制御プログラムを、前記主制御部による処理を介さずに前記第２データ記憶部へと転送し、前記主制御部による処理を介さずに前記第２データ記憶部から圧縮された前記制御プログラムを読み出して前記伸長部へ転送して伸長処理した後、伸長処理された前記制御プログラムを、前記主制御部による処理を介さずに前記第２データ記憶部に転送する、
ことを特徴とする請求項１記載の情報処理装置。
【請求項４】
前記ＤＭＡ制御部は、プログラム転送に際して前記各データ記憶部に対して初期化処理が必要か否かを判断する初期化判断手段と、この初期化処理判断手段により初期化処理が必要な前記データ記憶部があると判断した場合、前記主制御部による前記データ記憶部の初期化処理を待たずに、初期化処理が必要な前記データ記憶部に対する初期化処理を実行する初期化実行手段とを備える、
ことを特徴とする請求項１ないし３のいずれか一記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＣ（Personal Computer）やプリンタなどの情報処理装置に関する。
【背景技術】
【０００２】
ＰＣ（Personal Computer）やプリンタなどの情報処理装置において、その情報処理装置を動作させるプログラム（制御プログラム）は、通常、ＲＯＭ（Read Only Memory）やＨＤＤ（Hard Disk Drive）に格納されている。また、近年においては、制御プログラムを修正可能にするために、書き換え可能な不揮発性メモリ（フラッシュＲＯＭなど）に記憶することが多い。このような不揮発性メモリに記憶されている制御プログラムは、情報処理装置の電源が投入されるとＣＰＵ（Central Processing Unit）により順次呼び出されて実行される。
【０００３】
ところで、不揮発性メモリは電源を切断しても情報が保持される反面、アクセス時間がＲＡＭ（Random Access Memory）にくらべて遅いため、高性能なＣＰＵに対しては性能を発揮できないことが多い。
【０００４】
そこで、ＣＰＵの実効速度を上げる目的で、初期段階で不揮発性メモリに格納されている制御プログラムを一旦ＲＡＭ等のデバイスに複製・展開して、ＲＡＭ上に展開された制御プログラムを実行することにより、高速化を図ることが行われている。また、このようなコピー展開は不揮発性メモリのアクセス性能の影響を受けるため、これを回避するために、不揮発性メモリ上の制御プログラムを圧縮して記憶し、ＲＡＭ上に伸長して展開するようにしている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００２−２６８９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上述したような情報処理装置によれば、電源投入後のＣＰＵによる制御プログラムの読み込みに時間がかかり、電源投入から情報処理装置の機能が使用可能になるまでの時間が長いという問題がある。
【０００７】
なお、制御プログラムが格納されたメモリを含むＣＰＵ周辺回路のみの電源を切らずに待機させることで応答速度を上げることも考えられるが、一部の回路と電源ユニット、電源ユニットの電圧変換ロスなどで少量ながらも電力を消費し続けることになるので、情報処理装置の省電力化が提唱されている今日においては、最良の解決策とは言えない。
【０００８】
本発明は、上記に鑑みてなされたものであって、装置全体の立ち上げ時間を短縮することができる情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明の情報処理装置は、各部の動作制御を行なう主制御部と、この主制御部が実行する制御プログラムを記憶する第１データ記憶部と、この第１データ記憶部に比べて読み書きのアクセス速度がより高速な第２データ記憶部と、前記第１のデータ記憶部に記憶されている前記制御プログラムを、前記主制御部による処理を介さずに、前記第２データ記憶部にＤＭＡ（Direct Memory Access）転送するＤＭＡ制御部と、を備える。
【００１０】
また、請求項２にかかる発明は、請求項１記載の情報処理装置において、圧縮プログラムの伸長機能を有しており、前記ＤＭＡ制御部の制御によって前記主制御部による処理を介さずに前記第１データ記憶部及び前記第２データ記憶部との間でデータ転送可能な伸長部を更に備え、前記ＤＭＡ制御部は、前記第１データ記憶部に圧縮された状態で格納されている前記制御プログラムを、前記主制御部による処理を介さずに前記伸長部へ転送して伸長処理した後、伸長処理された前記制御プログラムを、前記主制御部による処理を介さずに前記第２データ記憶部に転送する。
【００１１】
また、請求項３にかかる発明は、請求項１記載の情報処理装置において、圧縮プログラムの伸長機能を有しており、前記ＤＭＡ制御部の制御によって前記主制御部による処理を介さずに前記第１データ記憶部及び前記第２データ記憶部との間でデータ転送可能な伸長部を更に備え、前記ＤＭＡ制御部は、前記第１データ記憶部に圧縮された状態で格納されている前記制御プログラムを、前記主制御部による処理を介さずに前記第２データ記憶部へと転送し、前記主制御部による処理を介さずに前記第２データ記憶部から圧縮された前記制御プログラムを読み出して前記伸長部へ転送して伸長処理した後、伸長処理された前記制御プログラムを、前記主制御部による処理を介さずに前記第２データ記憶部に転送する。
【００１２】
また、請求項４にかかる発明は、請求項１ないし３のいずれか一記載の情報処理装置において、前記ＤＭＡ制御部は、プログラム転送に際して前記各データ記憶部に対して初期化処理が必要か否かを判断する初期化判断手段と、この初期化処理判断手段により初期化処理が必要な前記データ記憶部があると判断した場合、前記主制御部による前記データ記憶部の初期化処理を待たずに、初期化処理が必要な前記データ記憶部に対する初期化処理を実行する初期化実行手段とを備える。
【発明の効果】
【００１３】
請求項１にかかる発明によれば、第１のデータ記憶部に記憶されている制御プログラムを、主制御部による処理を介さずに、第１データ記憶部に比べて読み書きのアクセス速度がより高速な第２データ記憶部にＤＭＡ転送する。これにより、制御プログラムを第１データ記憶部に比べて読み書きのアクセス速度がより高速な第２データ記憶部に転送する際に主制御部を使用しない、または転送処理中に主制御部が別な処理を実行可能となるので、装置の電源ＯＮ時や省エネルギーモードからの復帰の時間、すなわち装置全体の立ち上げ時間を短縮し、装置使用者の操作開始時間を短縮することができる。
【００１４】
また、請求項２にかかる発明によれば、制御プログラムを圧縮して第１データ記憶部に記憶することでメモリ容量の削減が可能であると同時に、主制御部による伸長処理時間も削減し、主制御部を装置立ち上げ時の処理に集中させることができる。
【００１５】
また、請求項３にかかる発明によれば、制御プログラムを圧縮して第１データ記憶部に記憶することでメモリ容量の削減が可能であると同時に、主制御部による伸長処理時間も削減し、主制御部を装置立ち上げ時の処理に集中させることができる。また、圧縮された制御プログラムの第１のデータ記憶部から第２データ記憶部への転送処理中に伸長動作を挟まないことで転送時間をより短縮化することができる。さらに、第２データ記憶部への転送後の伸長処理を分散することで伸長処理時間も短縮することができる。
【００１６】
また、請求項４にかかる発明によれば、プログラム転送に際して、初期化処理が必要なデータ記憶部があると判断した場合、主制御部によるデータ記憶部の初期化処理を待たずに、初期化処理が必要なデータ記憶部に対する初期化処理を実行する。これにより、従来においては主制御部がソフトウェアで行っていた周辺デバイス（例えば、各データ記憶部）アクセスのための初期化処理をハードウェアで実行することで、主制御部の初期化期間を無駄にすることなく周辺デバイスへのアクセス開始可能時間を短縮することができ、結果として装置全体の立ち上げ時間を短縮することができる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して、この発明にかかる情報処理装置の最良な実施の形態を詳細に説明する。本実施の形態は、情報処理装置としてパーソナルコンピュータを適用した一例である。
【００１８】
［第１の実施の形態］
本発明の第１の実施の形態を図１および図２に基づいて説明する。
【００１９】
図１は、本発明の第１の実施の形態にかかる情報処理装置１００の構成を示すブロック図である。図１に示すように、情報処理装置１００は、この情報処理装置１００の動作制御を行う主制御部であるＣＰＵ（Central Processing Unit：中央処理装置）１を備えている。このＣＰＵ１には、ＣＰＵ１が実行する制御プログラムを記憶したＮＶＲＡＭ（Non-volatile RAM：不揮発性ＲＡＭ）２に対するアクセスを制御するＮＶＲＡＭアクセス制御部３と、ＣＰＵ１のワークエリア等を構成するためのＲＡＭ（Random Access Memory）４に対するアクセスを制御するＲＡＭアクセス制御部５とがアドレス／データバス６を介して接続されている。
【００２０】
このようなＣＰＵ１には、ＯＳ（Operating System）、ＯＳ上で走る種々のアプリケーションプログラム、ワークデータ、ファイルデータ、画情報データなどの種々のデータを記憶するＨＤＤ（Hard Disk Drive）７がＨＤＤアクセス制御部８を介して接続されている。
【００２１】
また、ＣＰＵ１には、ＨＯＳＴ Ｉ／Ｆ制御部９及び画像出力制御部１０が接続されている。ＨＯＳＴ Ｉ／Ｆ制御部９は、情報処理装置１００をＨＯＳＴ ＰＣ２００に接続し、ＨＯＳＴ ＰＣ２００との間での各種のデータの送受信を行う。画像出力制御部１０は、印刷装置３００を接続し、印刷装置３００へ印刷ジョブデータ等の送信や、印刷装置３００より印刷結果情報の受信等の動作を行う。
【００２２】
加えて、ＣＰＵ１には、ＤＭＡ（Direct Memory Access）制御部１１がアドレス／データバス６を介して接続されている。ＮＶＲＡＭ２とＲＡＭ４とは、ＤＭＡ制御部１１の制御によって、ＣＰＵ１を介さずにアドレス／データバス６を介して直接データをやりとりすることが可能になっている。
【００２３】
ここで、このような構成の情報処理装置１００における電源投入後のプログラムロードにかかる処理動作について図２を参照しつつ説明する。
【００２４】
情報処理装置１００に電源が投入されると、図２に示すように、ＣＰＵ１は、ＮＶＲＡＭアクセス制御部３を介してＮＶＲＡＭ２の予め定められたアドレスにアクセスし、ＮＶＲＡＭ２に格納されている制御プログラムをロードして実行する。ここで、初期に実行される制御プログラムの処理内容は、情報処理装置１００の状態や動作モードの読み込みと、ＲＡＭアクセス制御部５、ＨＤＤアクセス制御部８、ＨＯＳＴ Ｉ／Ｆ制御部９、画像出力制御部１０などの周辺デバイスアクセスのための初期化処理である。
【００２５】
一方、ＣＰＵ１の初期化処理の間において、図２に示すように、ＣＰＵ１からのＮＶＲＡＭ２に対するデータ読み込みとは別に、ＤＭＡ制御部１１の制御によって第１のデータ記憶部であるＮＶＲＡＭ２から読み書きのアクセス速度が高速な第２のデータ記憶部であるＲＡＭ４へと制御プログラムを転送する。制御プログラムの転送の開始は、ＣＰＵ１によるソフトウェアの処理命令を待つのではなく、ＤＭＡ制御部１１の動作が可能な状態になれば、予め定められた手順によりハードウェアで自動的に開始する。
【００２６】
このようにしてＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４に対する制御プログラムの転送が終了した後、ＤＭＡ制御部１１は、割り込み信号発生などの手段でプログラムロード完了をＣＰＵ１に通知する。以後、ＣＰＵ１は、装置動作のためのプログラム読み出し先をＮＶＲＡＭ２からＲＡＭ４に切り替え処理を続行する。なお、ＲＡＭ４へのロード完了をＣＰＵ１に通知する手段は、割り込み処理でなくＣＰＵ１によるロード完了監視のようなポーリング処理でも問題ない。
【００２７】
また、ＮＶＲＡＭ２からＲＡＭ４へのプログラム転送時間短縮のため、ＲＡＭ４上で実行しない制御プログラムは転送せずに済むように、予め転送開始アドレスやデータ量などを指定し、無駄なデータ転送を省略することも可能である。この場合の開始アドレスや転送量、転送範囲は、決め打ちでＤＭＡ制御部１１に組み込む以外に、モード設定などの外部信号設定状態によって転送範囲を選択可能とする構成もとることができる。
【００２８】
このように本実施の形態によれば、ＮＶＲＡＭ２に記憶されている制御プログラムを、ＣＰＵ１による処理を介さずに、ＮＶＲＡＭ２に比べて読み書きのアクセス速度がより高速なＲＡＭ４にＤＭＡ転送する。これにより、制御プログラムをＮＶＲＡＭ２に比べて読み書きのアクセス速度がより高速なＲＡＭ４に転送する際にＣＰＵ１を使用しない、または転送処理中にＣＰＵ１が別な処理を実行可能となるので、装置の電源ＯＮ時や省エネルギーモードからの復帰の時間、すなわち装置全体の立ち上げ時間を短縮し、装置使用者の操作開始時間を短縮することができる。
【００２９】
なお、本実施の形態においては、ＮＶＲＡＭ２からＲＡＭ４へプログラム転送を行う場合、ＲＡＭ４の種類によってはアクセスタイミングなどの動作モード設定のため初期化コマンドが必要な物もある。このようなＲＡＭ４を使用する場合は、ＤＭＡ制御部１１がＲＡＭ４に対して初期化処理が必要か否かを判断し（初期化判断手段）、初期化処理が必要なＲＡＭ４であると判断した場合、ＣＰＵ１によるＲＡＭ４の初期化処理を待たずに、ＤＭＡ制御部１１が予め定められたＲＡＭ４の初期化コマンドを発行して書き込み可能な状態にする（初期化実行手段）。この間、ＮＶＲＡＭ２からは先行して読み出し処理を行い、ＲＡＭ４の初期化処理が終了し次第、データ転送可能な準備を実行する。
【００３０】
これにより、従来においてはＣＰＵ１がソフトウェアで行っていた周辺デバイス（例えば、各データ記憶部２，４）アクセスのための初期化処理をハードウェアで実行することで、ＣＰＵ１の初期化期間を無駄にすることなく周辺デバイスへのアクセス開始可能時間を短縮することができ、結果として装置全体の立ち上げ時間を短縮することができる。
【００３１】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図３及び図４に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。第１の実施の形態においては、ＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４に対して制御プログラムを転送するようにした。しかしながら、ＮＶＲＡＭ２におけるプログラム記憶量の節約のために圧縮処理された制御プログラムが格納されている場合、そのままＲＡＭ４に転送してもＣＰＵ１は即座にＲＡＭ４上の制御プログラムを実行することができない。そこで、本実施の形態においては、ＲＡＭ４上に制御プログラムを転送する際、圧縮された制御プログラムの伸長機能を持つハードウェアである伸長装置を介することで、ＲＡＭ４上に制御プログラムを転送した後はＣＰＵ１がそのまま実行可能となるようにしたものである。
【００３２】
図３は、本発明の第２の実施の形態にかかる情報処理装置１００の構成を示すブロック図である。図３に示すように、情報処理装置１００は、第１の実施の形態で説明した構成に加えて、圧縮された制御プログラムの伸長機能を持つハードウェアである伸長装置２０がアドレス／データバス６を介してＣＰＵ１に接続されている。この伸長装置２０は、ＮＶＲＡＭアクセス制御部３及びＲＡＭアクセス制御部５と同様に、ＤＭＡ制御部１１の制御によって、ＣＰＵ１を介さずにアドレス／データバス６を介して他のデバイスとの間で直接データをやりとりすることが可能になっている。
【００３３】
また、本実施の形態のＮＶＲＡＭ２には、ＣＰＵ１が実行する制御プログラムが記憶されているが、ＮＶＲＡＭ２におけるプログラム記憶量の節約のために、初期に実行される制御プログラム以外の制御プログラムは圧縮されて記憶されている。
【００３４】
ここで、このような構成の情報処理装置１００における電源投入後のプログラムロードにかかる処理動作について図４を参照しつつ説明する。
【００３５】
情報処理装置１００に電源が投入されると、図４に示すように、ＣＰＵ１は、ＮＶＲＡＭアクセス制御部３を介してＮＶＲＡＭ２の予め定められたアドレスにアクセスし、ＮＶＲＡＭ２に格納されている制御プログラムをロードして実行する。ここで、初期に実行される制御プログラムの処理内容は、情報処理装置１００の状態や動作モードの読み込みと、ＲＡＭアクセス制御部５、ＨＤＤアクセス制御部８、ＨＯＳＴ Ｉ／Ｆ制御部９、画像出力制御部１０などの周辺デバイスアクセスのための初期化処理である。
【００３６】
一方、ＣＰＵ１の初期化処理の間において、図４に示すように、ＣＰＵ１からのＮＶＲＡＭ２に対するデータ読み込みとは別に、ＤＭＡ制御部１１の制御によってＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４へと制御プログラムを転送する。制御プログラムの転送の開始は、ＣＰＵ１によるソフトウェアの処理命令を待つのではなく、ＤＭＡ制御部１１の動作が可能な状態になれば、予め定められた手順によりハードウェアで自動的に開始する。
【００３７】
ここで、ＮＶＲＡＭ２には圧縮処理された制御プログラムが格納されているため、そのままＲＡＭ４に転送してもＣＰＵ１は即座にＲＡＭ４上の制御プログラムを実行することができない。そこで、本実施の形態においては、ＲＡＭ４上に制御プログラムを転送する際、圧縮された制御プログラムの伸長機能を持つハードウェアである伸長装置２０を介することで、ＲＡＭ４上に制御プログラムを転送した後はＣＰＵ１がそのまま実行可能となるようにしたものである。
【００３８】
すなわち、ＮＶＲＡＭ２に記憶されている圧縮された制御プログラムは、ＤＭＡ制御部１１の制御によりＣＰＵ１を介さずに伸長装置２０へ転送され、伸長処理される。その後、伸長処理された制御プログラムは、ＤＭＡ制御部１１の制御によりＣＰＵ１を介さずにＲＡＭ４上に転送される。
【００３９】
このようにしてＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４に対する制御プログラムの転送が終了した後、ＤＭＡ制御部１１は、割り込み信号発生などの手段でプログラムロード完了をＣＰＵ１に通知する。以後、ＣＰＵ１は、装置動作のためのプログラム読み出し先をＮＶＲＡＭ２からＲＡＭ４に切り替え処理を続行する。
【００４０】
なお、伸長装置２０は、モード設定などの外部信号設定状態によって伸長動作のＯＮ−ＯＦＦを選択可能とする構成もとることができる。また、予め圧縮されたプログラムデータの先頭部分に圧縮プログラムであるか否かを判定するデータを付加し、このデータがある場合は伸長処理を、無い場合は伸長処理せずにデータ転送を行うような自動判定も可能である。
【００４１】
このように本実施の形態によれば、制御プログラムを圧縮してＮＶＲＡＭ２に記憶することでメモリ容量の削減が可能であると同時に、ＣＰＵ１による伸長処理時間も削減し、ＣＰＵ１を装置立ち上げ時の処理に集中させることができる。
【００４２】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図５に基づいて説明する。なお、前述した第１の実施の形態または第２の実施の形態と同じ部分は同じ符号で示し説明も省略する。第２の実施の形態においては、ＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４に対して圧縮処理された制御プログラムを転送する際に、圧縮された制御プログラムの伸長機能を持つハードウェアである伸長装置２０を介することで、ＲＡＭ４上に制御プログラムを転送した後はＣＰＵ１がそのまま実行可能となるようにした。本実施の形態は、ＮＶＲＡＭ２からＲＡＭ４への圧縮処理されたプログラム転送は圧縮されたまま転送を行い、ＲＡＭ４に圧縮された制御プログラムを転送後にＲＡＭ４から圧縮された制御プログラムを読み出し、伸長装置２０で伸長処理を実行し、またＲＡＭ４に書き戻すことで伸長処理を実施するようにしたものである。
【００４３】
本実施の形態の情報処理装置１００における電源投入後のプログラムロードにかかる処理動作について図５を参照しつつ説明する。
【００４４】
情報処理装置１００に電源が投入されると、図５に示すように、ＣＰＵ１は、ＮＶＲＡＭアクセス制御部３を介してＮＶＲＡＭ２の予め定められたアドレスにアクセスし、ＮＶＲＡＭ２に格納されている制御プログラムをロードして実行する。ここで、初期に実行される制御プログラムの処理内容は、情報処理装置１００の状態や動作モードの読み込みと、ＲＡＭアクセス制御部５、ＨＤＤアクセス制御部８、ＨＯＳＴ Ｉ／Ｆ制御部９、画像出力制御部１０などの周辺デバイスアクセスのための初期化処理である。
【００４５】
一方、ＣＰＵ１の初期化処理の間において、図５に示すように、ＣＰＵ１からのＮＶＲＡＭ２に対するデータ読み込みとは別に、ＤＭＡ制御部１１の制御によってＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４へと制御プログラムを転送する。制御プログラムの転送の開始は、ＣＰＵ１によるソフトウェアの処理命令を待つのではなく、ＤＭＡ制御部１１の動作が可能な状態になれば、予め定められた手順によりハードウェアで自動的に開始する。
【００４６】
ここで、ＮＶＲＡＭ２には圧縮処理された制御プログラムが格納されているが、本実施の形態においては、圧縮処理された制御プログラムはそのままＲＡＭ４へと制御プログラムを転送される。そして、圧縮された制御プログラムをＲＡＭ４に転送後、ＤＭＡ制御部１１の制御によりＣＰＵ１を介さずにＲＡＭ４から圧縮された制御プログラムを読み出して伸長装置２０へ転送し、伸長処理する。その後、伸長処理された制御プログラムは、ＤＭＡ制御部１１の制御によりＣＰＵ１を介さずにＲＡＭ４上に転送される。
【００４７】
転送の手順としては第２の実施の形態における動作より１手順増えるが、転送速度の遅いＮＶＲＡＭ２からの圧縮データ転送時に転送処理のみに処理時間を集中させることができる。また、ＲＡＭ４へのデータ読み書き時間は、ＮＶＲＡＭ２からの読み出しより高速なため、伸長装置２０における伸長処理時に伸長装置２０を複数使用するなどして処理を分散させるなどの手法により伸長処理をより高速化することが可能になる。
【００４８】
このようにしてＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４に対する制御プログラムの転送が終了した後、ＤＭＡ制御部１１は、割り込み信号発生などの手段でプログラムロード完了をＣＰＵ１に通知する。以後、ＣＰＵ１は、装置動作のためのプログラム読み出し先をＮＶＲＡＭ２からＲＡＭ４に切り替え処理を続行する。
【００４９】
このように本実施の形態によれば、制御プログラムを圧縮してＮＶＲＡＭ２に記憶することでメモリ容量の削減が可能であると同時に、ＣＰＵ１による伸長処理時間も削減し、ＣＰＵ１を装置立ち上げ時の処理に集中させることができる。また、圧縮された制御プログラムのＮＶＲＡＭ２からＲＡＭ４への転送処理中に伸長動作を挟まないことで転送時間をより短縮化することができる。さらに、ＲＡＭ４への転送後の伸長処理を分散することで伸長処理時間も短縮することができる。
【００５０】
なお、各実施の形態においては、情報処理装置１００における電源投入後の処理について説明したが、このような状況に限るものではなく、省エネルギーモードにおける待機状態からの復帰の際の処理に適用してもなんら問題はない。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施の形態にかかる情報処理装置の構成を示すブロック図である。
【図２】電源投入後のプログラムロードにかかる処理動作を示す説明図である。
【図３】本発明の第２の実施の形態にかかる情報処理装置の構成を示すブロック図である。
【図４】電源投入後のプログラムロードにかかる処理動作を示す説明図である。
【図５】本発明の第３の実施の形態にかかる情報処理装置の電源投入後のプログラムロードにかかる処理動作を示す説明図である。
【符号の説明】
【００５２】
１      主制御部
２      第１のデータ記憶部
４      第２のデータ記憶部
１１    ＤＭＡ制御部
２０    伸長部
１００    情報処理装置
【図１】
2006261996.tif 000003
【図２】
2006261996.tif 000004
【図３】
2006261996.tif 000005
【図４】
2006261996.tif 000006
【図５】
2006261996.tif 000007