(57)【要約】    【課題】  小型化を図ることが可能な容量性発光素子の駆動装置を提供する。    【解決手段】  電源回路は、コンデンサとコイルとの直列接続回路と、直列接続回路の一端と接地電位との間に接続された第１スイッチング素子と、第１電位を発生する直流電源と、直流電源と電源ライン間に接続された第２スイッチング素子とを含み、直列接続回路の他端が電源ラインに接続され、出力回路は、電源ラインと電極とをデータパルスに応じて接続する第３スイッチング素子と、電極を選択的に接地する第４スイッチング素子とを含み、第３スイッチング素子のみをオン状態にせしめる第１駆動行程と、第２スイッチング素子及び第３スイッチング素子のみをオン状態にせしめる第２駆動行程と、第１スイッチング素子及び第３スイッチング素子のみをオン状態にせしめる第３駆動行程とを順次実行することによりデータパルスを電極上に印加する。【選択図】  図１
2006201688.tif 000002
【特許請求の範囲】
【請求項１】
最大電位レベルが所定の第１電位となる共振振幅を有する共振パルスを発生してこれを電源ライン上に印加する電源回路と、容量性発光素子が形成された表示パネルの電極と前記電源ラインとを入力映像信号に基づく表示データに応じて接続することにより前記電極上にデータパルスを印加する出力回路とを備える表示パネルの駆動装置であって、
前記電源回路は、コンデンサとコイルとの直列接続回路と、前記直列接続回路の一端と接地電位との間に接続された第１スイッチング素子と、前記第１電位を発生する直流電源と、前記直流電源と前記電源ライン間に接続された第２スイッチング素子とを含み、前記直列接続回路の他端が前記電源ラインに接続され、
前記出力回路は、前記電源ラインと前記電極とを前記データパルスに応じて接続する第３スイッチング素子と、前記電極を選択的に接地する第４スイッチング素子とを含み、
前記第１ないし第４スイッチング素子のうち前記第３スイッチング素子のみをオン状態にせしめる第１駆動行程と、前記第２スイッチング素子及び前記第３スイッチング素子のみをオン状態にせしめる第２駆動行程と、前記第１スイッチング素子及び前記第３スイッチング素子のみをオン状態にせしめる第３駆動行程とを順次実行することにより前記データパルスを前記電極上に印加することを特徴とする表示パネルの駆動装置。
【請求項２】
前記電源回路は、前記電源ラインと接地電位との間に接続された第５スイッチング素子を更に備えることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記電源回路は、前記データパルスが連続して同一論理レベルである場合には前記共振パルスにおける前記第１電位を維持したまま前記共振振幅にすることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記入力映像信号の１フィールドの表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して前記表示パネルを階調駆動する場合、前記アドレス期間において前記第５スイッチング素子をオフ状態にせしめることを特徴とする請求項２記載の表示パネルの駆動装置。
【請求項５】
前記第３スイッチング素子と前記第４スイッチング素子を含む前記出力回路は、半導体集積回路で構成されているにすることを特徴とする請求項１記載の表示パネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性発光素子を駆動する駆動装置に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
【０００３】
図１は、かかる表示パネルとしてＰＤＰを用いたプラズマディスプレイ装置の概略構成を示す図である（例えば、特許文献１の図３参照)。
【特許文献１】特開２００２−１５６９４１号公報  図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて画面の第１〜第ｎ表示ライン各々に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。なお、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う放電セルが形成される。
【０００４】
行電極駆動回路３０は、壁電荷の残留する放電セルのみを繰り返し放電させる維持パルスを生成してＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。行電極駆動回路４０は、一斉リセット行程において全放電セルの状態を初期化するリセットパルス、アドレス行程において画素データの書込対象とする表示ラインを順次選択する走査パルス、サスティン行程において壁電荷の残留する放電セルのみを繰り返し放電させる維持パルスを生成して行電極Ｙ1〜Ｙnに印加する。
【０００５】
駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットＤＢを得る。そして、駆動制御回路５０は、アドレス行程において表示ライン毎に、その表示ラインに属する第１列〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmを列電極駆動回路２０に供給する。更に、この間、駆動制御回路５０は、図２に示す如きスイッチング信号ＳＷ１〜ＳＷ３を生成し、これらを列電極駆動回路２０に供給する。なお、図２においてはｎ表示ラインのうちの７表示ラインの走査期間ＣＹＣ１〜ＣＹＣ７だけを示している。
【０００６】
図３は、かかる列電極駆動回路２０の内部構成を示す図である。
【０００７】
図３に示すように、列電極駆動回路２０は、所定振幅の共振パルスを発生して電源ライン２上に印加する電源回路２１と、かかる共振パルスの電圧に基づいて画素データパルスを発生する画素データパルス発生回路２２から構成される。
【０００８】
電源回路２１におけるコンデンサＣ１は、その一方の電極がＰＤＰ１０の接地電位としての接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は駆動制御回路５０から供給されるスイッチング信号ＳＷ１に応じてオンオフ制御される。スイッチング素子Ｓ１がオン状態になると、コンデンサＣ１の他方の電極に生じた電圧がコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加される。スイッチング素子Ｓ２は駆動制御回路５０から供給されるスイッチング信号ＳＷ２に応じてオンオフ制御される。スイッチング素子Ｓ２がオン状態になると、電源ライン２上の電圧がコイルＬ２及びダイオードＤ２を介してコンデンサＣ１の他方の電極に印加され、コンデンサＣ１が充電される。スイッチング素子Ｓ３は、駆動制御回路５０から供給されるスイッチング信号ＳＷ３に応じてオンオフ制御される。スイッチング素子Ｓ３がオン状態になると、直流電源Ｂ１が発生した電源電圧Ｖaが電源ライン２上に印加される。なお、この直流電源Ｂ１の負側電極端子は、接地電位Ｖｓにて接地されている。
【０００９】
かかる電源回路２１の動作により、図２に示す如き電源電圧Ｖaを最大電圧とする共振パルスの電圧Ｖ1が、電源ライン２上において生成されることになる。
【００１０】
画素データパルス発生回路２２は、駆動制御回路５０から供給される１表示ライン分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOを有する。スイッチング素子ＳＷＺ1〜ＳＷＺmは、供給された画素データビットＤＢ1〜ＤＢmが論理レベル「１」である場合にオン状態となり、共振パルスによる電源ライン２上の電圧を列電極Ｚ1〜Ｚmに印加する。なお、図２ではスイッチング素子ＳＷＺ1〜ＳＷＺmのうちのＳＷＺi及びＳＷＺ1O〜ＳＷＺmOのうちのＳＷＺmi各々のオンオフを示している。
【００１１】
ここで、共振パルスを発生すべくスイッチング動作するスイッチング素子Ｓ１〜Ｓ３は、実際にはＦＥＴ(Field Effect Transistor)にて構築されている。スイッチング素子Ｓ２は、コンデンサＣ１の一方の電極の電位を基準電位としてスイッチング動作することになる。従って、この基準電位の変動を少なくして、スイッチングＳ２のスイッチング動作を安定させるべく、コンデンサＣ１として大容量のコンデンサを採用していた。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、大容量のコンデンサは形状が大であることから、駆動装置が大規模化してしまうという問題があった。
【００１３】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、小型化を図ることが可能な容量性発光素子の駆動装置を提供することが本発明の目的である。
【課題を解決するための手段】
【００１４】
請求項１に係る発明の容量性発光素子の駆動装置は、最大電位レベルが所定の第１電位となる共振振幅を有する共振パルスを発生してこれを電源ライン上に印加する電源回路と、容量性発光素子が形成された表示パネルの電極と前記電源ラインとを入力映像信号に基づく表示データに応じて接続することにより前記電極上にデータパルスを印加する出力回路とを備える表示パネルの駆動装置であって、前記電源回路は、コンデンサとコイルとの直列接続回路と、前記直列接続回路の一端と接地電位との間に接続された第１スイッチング素子と、前記第１電位を発生する直流電源と、前記直流電源と前記電源ライン間に接続された第２スイッチング素子とを含み、前記直列接続回路の他端が前記電源ラインに接続され、前記出力回路は、前記電源ラインと前記電極とを前記データパルスに応じて接続する第３スイッチング素子と、前記電極を選択的に接地する第４スイッチング素子とを含み、前記第１ないし第４スイッチング素子のうち前記第３スイッチング素子のみをオン状態にせしめる第１駆動行程と、前記第２スイッチング素子及び前記第３スイッチング素子のみをオン状態にせしめる第２駆動行程と、前記第１スイッチング素子及び前記第３スイッチング素子のみをオン状態にせしめる第３駆動行程とを順次実行することにより前記データパルスを前記電極上に印加することを特徴としている。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１６】
図４は本発明の駆動装置を適用したプラズマディスプレイ装置を示している。このプラズマディスプレイ装置は、ＰＤＰ１００、列電極駆動回路２００、行電極駆動回路３００，４００及び駆動制御回路５００を備えている。
【００１７】
プラズマディスプレイパネルとしてのＰＤＰ１００は、Ｘ及びＹの１対にて画面の第１〜第ｎ表示ライン各々を担う行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１００には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで画面の第１列〜第ｍ列に対応した列電極Ｄ1〜Ｄmが形成されている。１対の行電極対Ｙ1〜Ｙn及びＸ1〜Ｘnと１つの列電極Ｄ1〜Ｄmとの交差部各々に画素を担う放電セルが形成される。
【００１８】
駆動制御回路５００は、サブフィールド法に基づいてＰＤＰ１００を階調駆動すべき各種タイミング信号を生成して行電極駆動回路３００及び４００に供給する。また、駆動制御回路５００は、入力映像信号に基づく各画素毎の画素データをビット桁毎に分割して画素データビットＤＢを生成する。そして、駆動制御回路５００は、スイッチング信号ＳＷ２〜ＳＷ４と共に、画素データビットＤＢを１表示ライン分（ＤＢ1〜ＤＢm）ずつ列電極駆動回路２００に供給する。
【００１９】
列電極駆動回路２００は、上記スイッチング信号ＳＷ１〜ＳＷ３、及び画素データビットＤＢ1〜ＤＢmに応じて、画素データパルス（後述する）を発生してＰＤＰ１００の列電極Ｄ1〜Ｄmに印加する。行電極駆動回路３００及び４００は、駆動制御回路５００から供給された各種タイミング信号に応じて各種駆動パルス（後述する）を発生してＰＤＰ１００の行電極Ｘ及びＹに印加する。なお、サブフィールド法に基づく階調駆動では、入力映像信号における１フィールド期間を複数のサブフィールドに分割し、各サブフィールド毎に、放電セル各々に対する発光駆動を行う。
【００２０】
図５は、１つのサブフィールド内において、列電極駆動回路２００、行電極駆動回路３００及び４００が印加する駆動パルスの一例を示す図である。
【００２１】
図５に示されるように、このサブフィールドは、一斉リセット行程Ｒｃ、アドレス行程Ｗｃ、サスティン行程Ｉｃからなる。
【００２２】
一斉リセット行程Ｒｃでは、行電極駆動回路３００が図５に示されるが如きリセットパルスＲＰXを発生して、ＰＤＰ１００の行電極Ｘ1〜Ｘn各々に印加する。更に、かかる一斉リセット行程Ｒｃでは、行電極駆動回路４００が上記リセットパルスＲＰXと同一タイミングにて図５に示されるが如きリセットパルスＲＰYを発生して、ＰＤＰ１００の行電極Ｙ1〜Ｙn各々に印加する。これらリセットパルスＲＰX及びＲＰYの印加に応じて、全ての放電セル内にはリセット放電が生起され、各放電セル内には一様に壁電荷が形成される。
【００２３】
アドレス行程Ｗｃでは、行電極駆動回路４００が図５に示されるが如き走査パルスＳＰを発生し、これを図５に示す如くＰＤＰ１００の行電極Ｙ1〜Ｙn各々に順次印加して行く。更に、かかるアドレス行程Ｗｃでは、列電極駆動回路２００が各走査パルスＳＰの印加タイミングに同期して、上記画素データビットＤＢ1〜ＤＢm各々の論理レベルに対応したパルス電圧を有するｍ個の画素データパルスＤＰを生成して列電極Ｄ1〜Ｄm各々に印加する。例えば、列電極駆動回路２００は、先ず、図５に示す如く、行電極Ｙ1に印加された走査パルスＳＰのタイミングに同期させて、第１表示ラインに対応したｍ個の画素データパルスＤＰを列電極Ｄ1〜Ｄm各々に印加する。次に、図５に示す如く、行電極Ｙ２に印加された走査パルスＳＰのタイミングに同期させて、第２表示ラインに対応したｍ個の画素データパルスＤＰを列電極Ｄ1〜Ｄm各々に印加する。アドレス行程Ｗｃでは、走査パルスＳＰと同時に高電圧の画素データパルスが印加された放電セルにて選択的に消去放電が生起され、その放電セル内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルでは上記消去放電は生起されず、壁電荷が残留する。
【００２４】
サスティン行程Ｉｃでは、行電極駆動回路３００及び４００各々が、図５に示す如く交互に繰り返しサスティンパルスＩＰX及びＩＰYを生成して行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。これらサスティンパルスＩＰX及びＩＰYが印加される度に、壁電荷が残留している放電セルにおいてサスティン放電が生起され、その放電に伴う発光状態が維持される。
【００２５】
図６は、上述した如き画素データパルスを発生する列電極駆動回路２００の内部構成を示している。
【００２６】
図６に示すように、列電極駆動回路２００は、所定の振幅を有する共振パルスを電源電圧として発生する電源回路２１０と、かかる共振パルスに基づいて画素データパルスを発生する画素データパルス発生回路２２０から構成される。
【００２７】
電源回路２１０はＦＥＴ(Field Effect Transistor)からなるスイッチング素子Ｓ２〜Ｓ４、コンデンサＣＦ及びコイルＬＦを備えている。第２スイッチング素子であるスイッチング素子Ｓ３のソース電極は直流電源Ｂ１の正電極端子に接続されており、そのドレイン電極は駆動ライン２に接続されている。また、スイッチング素子Ｓ３のゲート電極には駆動制御回路５００からスイッチング信号ＳＷ３が供給される。スイッチング素子Ｓ３は、スイッチング信号ＳＷ３が論理レベル「０」である場合にはオフ状態となる一方、論理レベル「１」である場合にはオン状態となって直流電源Ｂ１にて生成された電源電圧Ｖａ（第１電位）を駆動ライン２上に印加する。第５スイッチング素子であるスイッチング素子Ｓ４のソース電極には接地電位Ｖｓが与えられており、ドレイン電極は駆動ライン２に接続されている。駆動制御回路５００は、スイッチング素子Ｓ４のゲート電極にスイッチング信号ＳＷ４を供給する。スイッチング素子Ｓ４は、論理レベル「０」のスイッチング信号ＳＷ４が供給された場合にはオフ状態になる。一方、論理レベル「１」のスイッチング信号ＳＷ４が供給された場合、スイッチング素子Ｓ４はオン状態となり、駆動ライン２を接地電位Ｖｓに設定する。
【００２８】
第１スイッチング素子であるスイッチング素子Ｓ２のソース電極には接地電位Ｖｓが与えられており、そのドレイン電極はコンデンサＣＦの一端に接続されている。また、スイッチング素子Ｓ２のゲート電極には駆動制御回路５００からスイッチング信号ＳＷ２が供給されている。コンデンサＣＦの他端はコイルＬＦの一端に接続されている。コイルＬＦの他端は駆動ライン２に接続されている。
【００２９】
画素データパルス発生回路２２０は、駆動制御回路５００から供給された画素データビットＤＢ1〜ＤＢmに応じて、各々独立してオンオフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm（第３スイッチング素子）、及びＳＷＺ1O〜ＳＷＺmO（第４スイッチング素子）を備えている。スイッチング素子ＳＷＺ1〜ＳＷＺmは、各々供給された画素データビットＤＢ1〜ＤＢmが論理レベル「１」である場合に限りオン状態となって、共振パルスによる駆動ライン２上の電圧をＰＤＰ１００の列電極Ｄ1〜Ｄmに印加する。一方、スイッチング素子ＳＷＺ1O〜ＳＷＺmOは、各々、画素データビットＤＢ1〜ＤＢmが論理レベル「０」である場合に限りオン状態となって、列電極Ｄ1〜Ｄmを接地電位Ｖｓに設定する。
【００３０】
図７は、アドレス行程の表示ライン毎の走査期間において駆動制御回路５００がスイッチング素子Ｓ３〜Ｓ４のオンオフ、並びにスイッチング素子ＳＷＺ1〜ＳＷＺmのうちのＳＷＺi及びＳＷＺ1O〜ＳＷＺmOのうちのＳＷＺmi各々のオンオフを示している。各走査期間は連続する４つの駆動行程Ｇ１〜Ｇ４の期間からなる。なお、図７においてはｎ表示ラインのうちの連続する２表示ラインの走査期間ＣＹＣ１，ＣＹＣ２だけを示している。走査期間ＣＹＣ１，ＣＹＣ２は共に列電極Ｄiに共振パルスによる電圧が印加される場合となっている。
【００３１】
図７において、駆動制御回路５００は、先ず、論理レベル「０」のスイッチング信号ＳＷ２〜ＳＷ４を供給することによりスイッチング素子Ｓ２〜Ｓ４を全てオフ状態に設定する（駆動行程Ｇ１）。駆動行程Ｇ１の間、スイッチング素子ＳＷＺiがオン状態、ＳＷＺiOがオフ状態に設定されると、コンデンサＣＦに充電されていた電荷が放電し、放電に伴う電流が駆動ライン２上に流れ込み、駆動ライン２上の電圧は図７に示す如く徐々に上昇する。かかる電圧上昇部分が共振パルスのフロントエッジ部となる。駆動行程Ｇ１の間、列電極Ｄiには共振パルスのフロントエッジ部の電圧が印加される。
【００３２】
次に、駆動制御回路５００は、スイッチング信号ＳＷ３を論理レベル「１」に切り替え、スイッチング素子Ｓ３をオン状態に設定する（駆動行程Ｇ２）。かかる駆動行程Ｇ２の実行に応じて、直流電源Ｂ１が発生した電源電圧Ｖａが駆動ライン２上に印加される。駆動行程Ｇ２の間、駆動ライン２上の電圧は電源電圧Ｖａに固定され、これが共振振幅Ｖ1を有する共振パルスの最大電圧となる。駆動行程Ｇ２の間、スイッチング素子ＳＷＺiがオン状態、ＳＷＺiOがオフ状態を継続するので、電源電圧Ｖａが列電極Ｄiに印加される。
【００３３】
そして、駆動制御回路５００は、スイッチング信号ＳＷ３を論理レベル「０」に切り替えると共にスイッチング信号ＳＷ２を論理レベル「１」に切り替える（駆動行程Ｇ３）。駆動行程Ｇ３への遷移に応じて、スイッチング素子Ｓ２のみがオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、駆動ライン２からコイルＬＦを介してコンデンサＣＦに電流が流れ込み、コンデンサＣＦが充電される。コンデンサＣＦの充電動作により、駆動ライン２上の電圧は図７に示す如く徐々に低下する。かかる電圧低下部分が共振パルスのリアエッジ部となる。駆動行程Ｇ３の間、列電極Ｄiには共振パルスのリアエッジ部の電圧が印加される。
【００３４】
次に、駆動制御回路５００は、スイッチング信号ＳＷ２を論理レベル「０」に切り替えると共にスイッチング信号ＳＷ４を論理レベル「１」に切り替える（駆動行程Ｇ４）。駆動行程Ｇ４になると、駆動制御回路５００は、更に、スイッチング素子ＳＷＺiをオン状態からオフ状態に切り替え、スイッチング素子ＳＷＺiOをオフ状態からオン状態に切り替える。よって、スイッチング素子Ｓ４とＳＷＺiOとがオン状態となり、駆動ライン２及び列電極Ｄiは接地電位Ｖｓ（０ボルト）に設定される。
【００３５】
図６に示した電源回路２１０によれば、スイッチング素子Ｓ２は、常に接地電位Ｖｓに基づく閾値にてオン状態／オフ状態のスイッチング動作が為されるので、コンデンサＣＦの両極間の電圧の変動に拘わらずに正しく動作することになる。よって、スイッチング素子Ｓ２による確実なスイッチング動作を保証するためにコンデンサＣＦを大容量化する必要がなくなるので、駆動装置の小型化を図ることが可能となる。
【００３６】
電源回路２１０は、図６の回路中のスイッチング素子Ｓ４を削除して図８に示す如き構成でも良い。
【００３７】
図９は、図８に示した電源回路２１０及び画素データパルス発生回路２２０における内部動作の一例を示す図である。この図９に示す一例では、［１、１、１、１、０、１］なるビット系列の画素データビットＤＢ1に応じて、画素データパルス発生回路２２０内のスイッチング素子ＳＷＺ1及びＳＷＺ1Oにおいてなされる動作を抜粋して示している。各走査期間は連続する３つの駆動行程Ｇ１〜Ｇ３の期間からなる。画素データビットＤＢ1が１の場合の走査期間では共振パルスによる電圧が列電極Ｄ1に印加され、画素データビットＤＢ1が０の場合の走査期間では共振パルスによる電圧は列電極Ｄ1に印加されない。
【００３８】
図９に示すように、駆動制御回路５００は、先ず、電源回路２１０のスイッチング素子Ｓ２及びＳ３を共にオフ状態に設定する（駆動行程Ｇ１）。次に、駆動制御回路５００はスイッチング素子Ｓ２及びＳ３の内のＳ３のみをオン状態に設定する（駆動行程Ｇ２）。そして、駆動制御回路５００は、スイッチング素子Ｓ２及びＳ３の内のＳ２のみをオン状態に設定する（駆動行程Ｇ３）。駆動行程Ｇ１の期間と駆動行程Ｇ３の期間とはその時間的長さにおいて互いに等しい。駆動制御回路５００は、上記駆動行程Ｇ１〜Ｇ３なる一連のスイッチングシーケンスを、画素データビットＤＢによるビット系列中の各ビットに対応させて繰り返し実行する。
【００３９】
スイッチング素子ＳＷＺ1は、画素データビットＤＢ1が論理レベル０である場合には駆動行程Ｇ１〜Ｇ３の実行期間に亘ってオフ状態に設定され、一方、画素データビットＤＢ1が論理レベル１である場合には、駆動行程Ｇ１〜Ｇ３の実行期間に亘ってオン状態に設定される。スイッチング素子ＳＷＺ1Oは、画素データビットＤＢ1が論理レベル０である場合には駆動行程Ｇ１〜Ｇ３の実行期間に亘ってオン状態に設定され、論理レベル１である場合には駆動行程Ｇ１〜Ｇ３の実行期間に亘ってオフ状態に設定される。
【００４０】
画素データビットＤＢ1が論理レベル１であると、駆動行程Ｇ１では、スイッチング素子Ｓ２、Ｓ３、ＳＷＺ1及びＳＷＺ1Oの内のスイッチング素子ＳＷＺ1のみがオン状態となる。これにより、コンデンサＣＦに蓄えられていた電荷が放電され、その放電に伴う放電電流がコイルＬＦ、駆動ライン２、及びスイッチング素子ＳＷＺ1を介してＰＤＰ１００の列電極Ｄ1に流れ込む。よって、列電極Ｄ1に寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷が蓄積される。このとき、コイルＬＦ及び負荷容量Ｃ0の共振作用により、図９に示す如く列電極Ｄ1上の電圧が徐々に上昇する。共振の半周期に相当する期間が経過する直前に駆動制御回路５００は、駆動行程Ｇ２の実行に移る。駆動行程Ｇ２では、スイッチング素子Ｓ２、Ｓ３、ＳＷＺ1及びＳＷＺ1Oの内のスイッチング素子Ｓ３及びＳＷＺ1のみがオン状態となる。この間、直流電源Ｂ１による電源電圧Ｖaがスイッチング素子Ｓ３及びＳＷＺ1を介して列電極Ｄ1に直接印加される。かかる電圧印加により、ＰＤＰ１００の列電極Ｄ1に寄生する負荷容量Ｃ0が引き続き充電される。そして、駆動行程Ｇ３が実施されると、スイッチング素子Ｓ２、Ｓ３、ＳＷＺ1及びＳＷＺ1Oの内のスイッチング素子Ｓ２及びＳＷＺ1がオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、ＰＤＰ１００の負荷容量Ｃ0が放電を開始して、その放電電流が、列電極Ｄ1、スイッチング素子ＳＷＺ1、駆動ライン２、コイルＬＦ、コンデンサＣＦ及びスイッチング素子Ｓ２なる電流路に流れ、コンデンサＣＦが充電を開始する。すなわち、ＰＤＰ１００の負荷容量Ｃ0内に蓄積された電荷がコンデンサＣＦに回収されて行くのである。このとき、コイルＬＦ及び負荷容量Ｃ0にて決定する時定数により、図９に示す如く列電極Ｄ1上の電圧が徐々に低下する。
【００４１】
一方、画素データビットＤＢ1が論理レベル０である場合には、スイッチング素子ＳＷＺ1はオフ状態となり、一方、スイッチング素子ＳＷＺ1Oがオン状態となって列電極Ｄ1が接地されるので、この間、列電極Ｄ1上の電圧は図９に示す如く０ボルト一定となる。
【００４２】
図８及び図９に示した実施例においては、スイッチング素子ＳＷＺ1とＳＷＺ10のうちのどちらか一方が必ずオン状態となるようにし、スイッチング素子ＳＷＺ1とＳＷＺ10とのオンオフのスイッチング回数を抑制するため、スイッチング損失が抑制される。特に、スイッチング素子ＳＷＺ1とスイッチング素子ＳＷＺ10を含む複数の出力回路が集積化されたドライバＩＣで構成される場合に、上記のスイッチング損失の抑制効果が大となる。
【００４３】
なお、上記した各実施例においては、スイッチング素子Ｓ２と電源ライン２との間に接続されるコンデンサＣＦとコイルＬＦの直列接続回路は、コンデンサＣＦとコイルＬＦの配置関係を逆にしても同様な効果を得ることができる。
【００４４】
以上のように、本発明によれば、電源回路は、コンデンサとコイルとの直列接続回路と、直列接続回路の一端と接地電位との間に接続された第１スイッチング素子と、第１電位を発生する直流電源と、直流電源と電源ライン間に接続された第２スイッチング素子とを含み、直列接続回路の他端が電源ラインに接続され、出力回路は、電源ラインと電極とをデータパルスに応じて接続する第３スイッチング素子と、電極を選択的に接地する第４スイッチング素子とを含み、第３スイッチング素子のみをオン状態にせしめる第１駆動行程と、第２スイッチング素子及び第３スイッチング素子のみをオン状態にせしめる第２駆動行程と、第１スイッチング素子及び第３スイッチング素子のみをオン状態にせしめる第３駆動行程とを順次実行することによりデータパルスを電極上に印加する。よって、電源回路に大型のコンデンサを用いないで済むので、容量性発光素子の駆動装置の小型化及びコスト低減を図ることができる。
【図面の簡単な説明】
【００４５】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のスイッチング信号ＳＷ１〜ＳＷ３と、列電極駆動回路の動作とを示す図である。
【図３】図１の装置中の列電極駆動回路の内部構成を示す図である。
【図４】本発明による駆動装置を搭載したプラズマディスプレイ装置の構成を示す図である。
【図５】１サブフィールド内においてＰＤＰに印加される各種駆動パルスを示す図である。
【図６】図４の装置中の列電極駆動回路の内部構成を示す図である。
【図７】図６のスイッチング信号ＳＷ１〜ＳＷ３を含む列電極駆動回路の動作を示す図である。
【図８】図４の装置中の列電極駆動回路の他の構成を示す図である。
【図９】図８の列電極駆動回路の動作を示す図である。
【符号の説明】
【００４６】
１０，１００  ＰＤＰ
２０，２００  列電極駆動回路
２１，２１０  電源回路
２２，２２０  画素データパルス発生回路
３０，４０，３００，４００  行電極駆動回路
５０，５００  駆動制御回路
【図１】
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【図２】
2006201688.tif 000004
【図３】
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【図４】
2006201688.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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