(57)【要約】【課題】  マクロサイズを小さく抑えて、更なる高集積化を進めることが可能な不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性半導体記憶装置は、半導体基板１と複数のメモリセル１０ａ、１０ｂとを具備する。半導体基板１は、複数の溝６を有する。複数のメモリセル１０ａ、１０ｂは、溝６の内面に沿い、溝６の深さ方向に一側面１７ａ、１７ｂにつき二以上並んでいる。複数のメモリセル１０ａ及び１０ｂは、ソースとして機能する第１拡散層７及び９ａと、ドレインとして機能する第２拡散層９ａ及び８とを備えていても良い。その場合、第１拡散層７及び９ａと第２拡散層９ａ及び８とは、溝６での深さ方向の高さが異なる。【選択図】      図３
2006190733.tif 000002
【特許請求の範囲】
【請求項１】
複数の溝を有する半導体基板と、
前記溝の内面に沿い、前記溝の深さ方向に一側面につき二以上並んだ複数のメモリセルと
を具備する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記複数のメモリセルの各々は、
ソース又はドレインとして機能する第１拡散層と、
ドレイン又はソースとして機能する第２拡散層と
を備え、
前記第１拡散層と前記第２拡散層とは、前記溝での深さ方向の高さが異なる
不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置において、
前記複数のメモリセルのうちの前記溝の深さ方向に隣接する二つは、一方のメモリセルの前記第２拡散層と他方のメモリセルの前記第１拡散層とを共通とする共通拡散層を有する
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置において、
前記溝の内面の一方の側面に並んだ第１メモリセル及び第２メモリセルは、
前記第１メモリセルの前記第１拡散層が、前記半導体基板の表面に設けられ、
前記第１メモリセルと前記第２メモリセルとの前記共通拡散層は、前記一方の側面の前記半導体基板の表面からの第１深さに設けられ、
前記第２メモリセルの前記第２拡散層は、前記一方の側面における前記第１深さより深い第２深さに設けられている
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
前記溝の内面の他方の側面に並んだ第３メモリセル及び第４メモリセルは、
前記第３メモリセルの前記第１拡散層が、前記半導体基板の表面に設けられ、
前記第３メモリセルと前記第４メモリセルとの前記共通拡散層は、前記他方の側面の前記半導体基板の表面からの第１深さに設けられ、
前記第４メモリセルの前記第２拡散層は、前記他方の側面における前記第１深さより深い第２深さに設けられ、
前記第２メモリセルの前記第２拡散層と前記第４メモリセルの前記第２拡散層とは一体である
不揮発性半導体記憶装置。
【請求項６】
請求項２乃至５のいずれか一項に記載の不揮発性半導体記憶装置において、
前記溝の内面のうち、少なくとも前記第１拡散層と前記第２拡散層との間を覆うように設けられた電荷蓄積層と、
前記溝と交差するように伸び、前記電荷蓄積層を覆うように設けられたワード線と
を更に具備する
不揮発性半導体記憶装置。
【請求項７】
請求項１に記載の不揮発性半導体記憶装置において、
前記複数のメモリセルは、
前記半導体基板の表面の前記溝の両側の各々に設けられた第１拡散層と、
前記溝の二つの側面の各々における前記半導体基板の表面からの第１深さに設けられた共通拡散層と、
前記溝の二つの側面の各々における前記第１深さより深い第２深さに設けられた第２拡散層と、
を具備し、
前記二つの側面の一方において、
前記第１拡散層及び前記共通拡散層は、第１メモリセルのソース又はドレインであり、
前記共通拡散層及び前記第２拡散層は、第２メモリセルのソース又はドレインであり、
前記溝の他方の側面において、
前記第１拡散層及び前記共通拡散層は、第３メモリセルのソース又はドレインであり、
前記共通拡散層及び前記第２拡散層は、第４メモリセルのソース又はドレインである
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置において、
前記溝の内面のうち、少なくとも前記第１拡散層と前記共通拡散層との間及び前記共通拡散層と前記第２拡散層との間を覆うように設けられた電荷蓄積層と、
前記溝と交差するように伸び、前記電荷蓄積層を覆うように設けられたワード線と
を更に具備する
不揮発性半導体記憶装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の不揮発性半導体記憶装置において、
前記溝は、深い位置での幅が、浅い位置での幅よりも狭い
不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の不揮発性半導体記憶装置において、
前記トラップ膜は、第１シリコン酸化膜、シリコン酸化膜よりも誘電率の高い絶縁層、及び、第２シリコン酸化膜がこの順に積層された多層膜構造を含む
不揮発性半導体記憶装置。
【請求項１１】
請求項１０に記載の不揮発性半導体記憶装置において、
前記シリコン酸化膜よりも誘電率の高い絶縁層は、シリコン窒化膜である
不揮発性半導体記憶装置。
【請求項１２】
請求項１乃至９のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、絶縁膜中に導電性を有する複数の粒子が分散された構造を含む
不揮発性半導体記憶装置。
【請求項１３】
（ａ）半導体基板の第１方向に伸びる複数の第１凹部を形成する工程と、
（ｂ）前記複数の第１凹部の底面へ、前記半導体基板とは異なる第１導電型のドーパントイオンを注入し、熱処理を行う工程と、
（ｃ）前記複数の第１凹部の側面にサイドウォールを形成して複数の第２凹部にする工程と、
（ｄ）前記複数の第２凹部を深くした後、前記サイドウォールを除去して複数の第３凹部にする工程と、
（ｅ）前記複数の第３凹部の間の複数の凸部の上面及び前記複数の第３凹部の底面へ、前記第１導電型のドーパントイオンを注入し、熱処理を行う工程と、
（ｆ）前記半導体基板を覆うように、多層絶縁膜と導電膜とをこの順に積層する工程と、
（ｇ）前記導電膜をエッチングして、前記第１方向に交叉する第２方向へ伸びるワード線を形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。1
【請求項１４】
（ｈ）半導体基板の第１方向に伸び第１幅を有する複数の第１領域に、前記半導体基板とは異なる第１導電型のドーパントイオンを注入し、熱処理を行う工程と、
（ｉ）前記複数の第１領域内に、前記第１幅よりも小さい第２幅で、複数の第１凹部を形成する工程と、
（ｊ）前記複数の第１凹部を絶縁膜で埋める工程と、
（ｋ）前記第１凹部以外の領域に前記半導体基板と同質のエピタキシャル層を形成する工程と、
（ｌ）前記絶縁膜を除去する工程と、
（ｍ）前記複数の第１凹部の間の複数の凸部の上面及び前記複数の第１凹部の底面へ、前記第１導電型のドーパントイオンを注入し、熱処理を行う工程と、
（ｎ）前記半導体基板を覆うように、多層絶縁膜と導電膜とをこの順に積層する工程と、
（ｏ）前記導電膜をエッチングして、前記第１方向に交叉する第２方向へ伸びるワード線を形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項１５】
半導体基板に形成された溝と、
前記溝によって形成された凹部の底面と凸部の上面にそれぞれ形成された第１及び第２の拡散層と、
前記第１及び第２の拡散層との間の前記溝の第１の側面に形成された第３の拡散層と、
少なくとも前記溝の側面に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された導電体層と
を備え、
前記導電体層をゲート電極とし、前記第１の拡散層及び前記第３の拡散層をソース・ドレイン用拡散層とし、前記第１の拡散層及び前記第３の拡散層との間に形成されるチャネル領域上に形成された前記電荷蓄積層に電荷を蓄積する第１の不揮発性メモリセルと、前記導電体層をゲート電極とし、前記第２の拡散層及び前記第３の拡散層をソース・ドレイン用拡散層とし、前記第２の拡散層及び前記第３の拡散層との間に形成されるチャネル領域上に形成された前記電荷蓄積層に電荷を蓄積する第２の不揮発性メモリセルと
を備えることを特徴とする不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関し、特に、電荷蓄積領域にトラップ膜を用いる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（以下「不揮発性メモリ」ともいう）の一つとして、記憶させたいデータに対応した電荷をトラップ可能なトラップ膜を電荷蓄積領域に用いるメモリセルが知られている。トラップ膜は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜（以下、「ＯＮＯ膜」ともいう）や、シリコンの量子ドットを内部に含む絶縁膜に例示される。
【０００３】
これらのようなトラップ膜を用いた不揮発性メモリとして、例えば、特許文献１（特開２００３−３３２４６９号公報）に不揮発性半導体記憶装置及びその製造方法の技術が開示されている。図１は、この従来の不揮発性半導体記憶装置を示す断面図である。この不揮発性半導体記憶装置は、半導体基板１０１と、第１の不純物拡散領域１０７と、第２の不純物拡散領域１０８と、電荷蓄積層１０４と、導電層１０２とを有する。半導体基板１０１は、表面に溝１１１が形成され、第１導電型（ｐ型）である。第１の不純物拡散領域は１０７、溝１１１が形成された領域以外の半導体基板１０１の表面部分１０５に形成され、第２導電型（ｎ型）である。第２の不純物拡散領域１０８は、溝１１１の底部１０６の半導体基板１０１内に形成され、溝１１１よりも幅が狭い第２導電型（ｎ型）である。電荷蓄積層１０４は、少なくとも溝１１１の内面に沿って形成された絶縁層よりなる。導電層１０２は、第１の不純物拡散領域１０７と第２の不純物拡散領域１０８との間の電荷蓄積層１０４上に形成されている。
【０００４】
【特許文献１】特開２００３−３３２４６９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１に示す従来の不揮発性半導体記憶装置のメモリセル１１０の拡散層１０７、１０８は、半導体基板１０１に形成された溝１１１の上部と下部に形成されており、そのため、図１の断面図でみると、一つの溝の一側面に形成できるメモリセルは一つであり、一つの溝内に形成できるメモリセルは二つとなり高集積化を実現することができる。
しかしながら、従来の構成では、一つの溝に形成できるメモリセルは、溝の両側面を利用しても二つまでとなっており、三つ以上のセルを形成することができないという課題があった。
【０００６】
したがって、本発明の目的は、不揮発性半導体記憶装置の面積を小さく抑えて、高集積化を進めることが可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の不揮発性半導体記憶装置は、複数の溝（６、４６）を有する半導体基板（１、４１）と、溝（６、４６）の内面に沿い、溝（６、４６）の深さ方向に一側面（１７ａまたは１７ｂ、５７ａまたは５７ｂ）につき二以上並んだ複数のメモリセル（１０ａ及び１０ｂまたは１０ｃ及び１０ｄ、５０ａ及び５０ｂまたは５０ｃ及び５０ｄ）とを具備する。
本発明は、溝内に複数のメモリセルを設けることにより、半導体基板を三次元的に深く用いることができる。メモリセルの数は、溝の深さを深くすることで、より増加させることができる。すなわち、不揮発性半導体記憶装置のマクロサイズを大きくすること無く、メモリセルの数を増加させることができる。
【発明の効果】
【０００９】
本発明により、不揮発性半導体記憶装置のマクロサイズを小さく抑えて、更なる高集積化を進めることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００１１】
（第１の実施の形態）
本発明の不揮発性半導体記憶装置の第１の実施の形態について説明する。本実施の形態では、本発明をバーチャルグランドアレイ型（以下、「ＶＧＡ型」と記す）フラッシュメモリに適用した場合を示す。ここで、バーチャルグランド（仮想接地）アレイとは、グランド線が存在せず、ビット線には読み出しや書込を行うセルの位置によって、電圧が印加されたりグランドに接続されたり変化するアレイをいう。なお、通常のＮＯＲ型などのアレイではビット線とグランド線とは必ず別々に形成されている。
【００１２】
まず、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成について説明する。図２は、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成を示す平面図である。不揮発性半導体記憶装置は、半導体基板上に設けられ、ワード線２、トラップ膜４、拡散層７、拡散層８、拡散層９（９ａ及び９ｂ）、メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ及びメモリセル１０ｄを具備する。
【００１３】
不揮発性半導体記憶装置の形成されている半導体基板の表面には、ワード線２に垂直（図面に平行）な方向に縞状に周期的に凹部（溝部）６と凸部（溝間部）５とが形成されている。凹部（溝部）６は、底面１６と、対向する二つの側面１７（１７ａおよび１７ｂ）とを有する。凸部（溝間部）５は、凹部（溝部）６の両側の半導体基板の表面である上面１５を有する。
【００１４】
ワード線２は、複数あり、凹部６と凸部５とに垂直な方向に互いに平行に等間隔で設けられている。ワード線２は、メモリセル１０（メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ及びメモリセル１０ｄ）のゲートを兼ねている。
【００１５】
トラップ膜４は、ワード線２の下部を含む半導体基板の表面を覆うように連続的に設けられている。すなわち、トラップ膜４は、凹部６の底面１６、側面１７、凸部５の上面１５とを連続的に覆っている。トラップ膜４は、メモリセル１０において電荷を蓄積する電荷蓄積領域として機能する。
【００１６】
拡散層７は、凹部６の側面１７とその凹部６と隣り合う凹部６の側面１７との間の上面１５（半導体基板１の表面）に沿って、ワード線２と垂直な方向に連続的に設けられている。拡散層７は、メモリセル１０ａ及びメモリセル１０ｃのソース又はドレインとなる。また、拡散層７はビット線（３）としての機能を兼ねている。
【００１７】
拡散層９（９ａ及び９ｂ）は、側面１７ａ及び１７ｂのそれぞれの中ほどの深さに沿って、ワード線２と垂直な方向に連続的に設けられている。拡散層９ａは、メモリセル１０ａのドレイン又はソースであると共に、メモリセル１０ｂのソース又はドレインでもある。拡散層９ｂは、メモリセル１０ｃのドレイン又はソースであると共に、メモリセル１０ｄのソース又はドレインでもある。また、拡散層９はビット線（３）としての機能を兼ねている。
【００１８】
拡散層８は、凹部６の側面１７ａとその側面１７ａに対向する側面１７ｂとの間の底面１６に沿って、ワード線２と垂直な方向に連続的に設けられている。メモリセル１０ｂ及びメモリセル１０ｄのドレイン又はソースである。拡散層８はビット線（３）としての機能を兼ねている。
【００１９】
メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｄ及びメモリセル１０ｃは、ワード線２に沿ってこの順に設けられている。メモリセル１０ａは、拡散層７及び拡散層９ａとワード線２とが交差する位置ごとに設けられ、メモリセル１０ｂは、拡散層９ａ及び拡散層８とワード線２とが交差する位置ごとに設けられ、メモリセル１０ｃは、拡散層７及び拡散層９ｂとワード線２とが交差する位置ごとに設けられ、メモリセル１０ｄは、拡散層９ｂ及び拡散層８とワード線２とが交差する位置ごとに設けられている。
【００２０】
図３は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図２におけるＣ−Ｃ’断面である。図中、Ａ−Ａ”は図２におけるＡ−Ａ’断面の位置を示し、Ｂ−Ｂ”は図２におけるＢ−Ｂ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板１、ワード線２、トラップ膜４、拡散層７、拡散層８、拡散層９、メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｄ及びメモリセル１０ｃを具備する。
【００２１】
ここで、半導体基板１は、例えば、低濃度ｐ型のシリコン基板であり、既述のようにワード線２に垂直（図面に垂直）な方向に伸びる凹部６と凸部５とが形成されている。半導体基板１の不純物濃度は、例えば、１０１５〜１０１６／ｃｍ３である。
【００２２】
ワード線２は、凹部６（凸部５）の方向と垂直な方向に伸び、凸部５及び凹部６のトラップ膜４を線状に覆うように設けられている。メモリセル１０（メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ及びメモリセル１０ｄ）のゲートを兼ねる。
【００２３】
トラップ膜４は、メモリセル１０の電荷蓄積領域であり、記憶させたいデータに対応した電荷をトラップ可能である。トラップ膜４は、ＯＮＯ膜や、シリコンの量子ドットを内部に含む絶縁膜に例示される。その他は既述のとおりである。
【００２４】
拡散層７は、既述のとおりである。拡散層９ａ及び９ｂは、側面１７ａ及び１７ｂのトラップ膜４の下側における半導体基板１の表面からの第１深さＬ１に設けられている。第１深さＬ１は、拡散層７と拡散層９ａ間、及び、拡散層７と拡散層９ｂ間をチャネルとするメモリセル１０ａ及び１０ｃがパンチスルーしない程度の深さに設定する。例えば、概ね３００ｎｍである。拡散層８は、底面１６のトラップ膜４の下側における半導体基板１の表面からの第２深さＬ２に設けられている。第２深さＬ２は、第１深さＬ１よりも深く、第１深さＬ１より深い部分の拡散層８と拡散層９ａ間、及び、拡散層８と拡散層９ｂ間をチャネルとするメモリセル１０ｂ及び１０ｄがパンチスルーしない程度の深さに設定する。例えば、概ね６００ｎｍである。各拡散層は、半導体基板１が低濃度ｐ型基板の場合、高濃度ｎ層である。各拡散層を構成する高濃度ｎ層の不純物濃度は、例えば、１０１８〜１０２０／ｃｍ３である。
【００２５】
メモリセル１０ａは、側面１７ａ上に設けられ、ソース又はドレインとなる拡散層７と、ゲートとなるワード線２と、ドレイン又はソースとなる拡散層９ａとを備える。メモリセル１０ａは、拡散層７と拡散層９ａとの間に設けられたチャネル領域１１を有し、チャネル領域１１の表面に設けられている電荷蓄積領域としてのトラップ膜４へ記憶させたいデータに対応した電荷をトラップする。また、拡散層７はメモリセル１０ａと隣り合う溝の中に作られたメモリセル１０ｃに対応するメモリセルの拡散層と共有される。
【００２６】
メモリセル１０ｂは、メモリセル１０ａよりも深い位置の側面１７ａ上に設けられ、ソース又はドレインとなる拡散層９ａと、ゲートとなるワード線２と、ドレイン又はソースとなる拡散層８とを備える。メモリセル１０ｂは、拡散層９ａと拡散層８との間に設けられたチャネル領域１２を有し、チャネル領域１２の表面に設けられている電荷蓄積領域としてのトラップ膜４へ記憶させたいデータに対応した電荷をトラップする。なお、拡散層９ａは、メモリセル１０ａとメモリセル１０ｂで共有される。また、拡散層７は隣り合う溝の中に作られたメモリセル１０ｃに対応するメモリセルの拡散層と共有される。
【００２７】
メモリセル１０ｄは、側面１７ｂ上に設けられ、ソース又はドレインとなる拡散層８と、ゲートとなるワード線２と、ドレイン又はソースとなる拡散層９ｂとを備える。メモリセル１０ｄは、拡散層８と拡散層９ｂとの間に設けられたチャネル領域１４を有し、チャネル１領域１４の表面に設けられている電荷蓄積領域としてのトラップ膜４へ記憶させたいデータに対応した電荷をトラップする。なお、拡散層８は、メモリセル１０ｂとメモリセル１０ｄとで共有される。
【００２８】
メモリセル１０ｃは、メモリセル１０ｄよりも浅い位置の側面１７ｂ上に設けられ、ソース又はドレインとなる拡散層９ｂと、ゲートとなるワード線２と、ドレイン又はソースとなる拡散層７とを備える。メモリセル１０ｃは、拡散層９ｂと拡散層７との間に設けられたチャネル領域１３を有し、チャネル領域１３の表面に設けられている電荷蓄積領域としてのトラップ膜４へ記憶させたいデータに対応した電荷をトラップする。なお、拡散層９ｂは、メモリセル１０ｃとメモリセル１０ｄとで共有される。また、拡散層７は隣り合う溝の中に作られたメモリセル１０ａに相当するメモリセルの拡散層と共有される。
【００２９】
溝（凹部６）は、開口部分よりも底部１６の方がその幅が小さい。
【００３０】
図４は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図２におけるＡ−Ａ’断面である。図中、Ｃ−Ｃ”は図２におけるＣ−Ｃ’断面の位置を示し、Ｄ−Ｄ”は図２におけるＤ−Ｄ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板１、ワード線２、トラップ膜４、拡散層７を具備する。図は、ワード線２に垂直な断面を示している。
【００３１】
隣り合う側面１７間の上面１５（半導体基板１の表面）に形成された拡散層７は、ワード線２に垂直な方向に連続的に伸び、ビット線３としての機能を兼ねている。この図では、ワード線２の下側以外にトラップ膜４を設けていないが、全面にトラップ膜４を設けていても良い（図１６など）。
【００３２】
図５は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。図２におけるＢ−Ｂ’断面である。不揮発性半導体記憶装置は、半導体基板１、ワード線２、トラップ膜４、拡散層８を具備する。
【００３３】
隣り合う側面１７間の底面１６に形成された拡散層８は、ワード線２に垂直な方向に連続的に伸び、ビット線３としての機能を兼ねている。この図では、ワード線２の下側以外にトラップ膜４を設けていないが、全面にトラップ膜４を設けていても良い（図１６など）。
【００３４】
図示していないが、凹部６の側面１７ａ及び１７ｂに形成された拡散層９ａ及び９ｂは、ワード線２に垂直な方向に連続的に伸び、ビット線３としての機能を兼ねている。
【００３５】
なお、図２〜図５に示すように本発明の不揮発性半導体記憶装置における他の構成（ビット線に関する配線の構成を含む）は、従来と同様であるので、図示を省略している。
【００３６】
図２〜図５に示すように本発明の不揮発性半導体記憶装置は、半導体基板の表面に複数の溝を設けている。それにより、半導体基板の表面の表面積を広くし、半導体基板の本来の表面だけでなく、溝の内面の側面や底面を利用して、溝の内部に少なくとも四つ以上のメモリセルを形成することができる。そのため、従来の不揮発性半導体記憶装置（図１）に比較して単位面積あたりのメモリ数を増加させることができる。すなわち、マクロサイズを小さくすることが可能となる。
【００３７】
次に、本発明の不揮発性半導体記憶装置の第１の実施の形態の動作について説明する。図６は、本発明の不揮発性半導体記憶装置の第１の実施の形態におけるメモリセルアレイの回路を示す図である。フラッシュメモリのバーチャルグランドアレイ（ＶＧＡ）を示す。ＶＧＡは、ワード線２（…Ｗｍ−３、Ｗｍ−２、Ｗｍ−１、Ｗｍ、Ｗｍ＋１、Ｗｍ＋２、…）、ビット線３（…、Ｂｎ−３、Ｂｎ−２、Ｂｎ−１、Ｂｎ、Ｂｎ＋１、Ｂｎ＋２、Ｂｎ＋３、…）、を備える。ここで、ビット線３のうち、Ｂｎ−３、Ｂｎ＋１は、拡散層７に対応する。Ｂｎ−２、Ｂｎ＋２は、拡散層９ａに対応する。Ｂｎは、拡散層９ｂに対応する。Ｂｎ−１、Ｂｎ＋３は、拡散層８に対応する。
【００３８】
図中のＭＣ１のメモリセルにデータを書き込む場合について説明する。
ＷｍとＢｎとに正電圧を印加し、Ｂｎ＋１を接地にすることで、ＣＨＥ注入を行う。これにより、ＭＣ１のＢｎ側のチャネル領域（１３）上のトラップ膜４（拡大図のＡ領域）へ電子が蓄積される。これによりＭＣ１のＢｎ側のトラップ膜４にデータが書き込まれる。一方、ＢｎとＢｎ＋１とへ印加する電圧を逆にすることで、ＭＣ１のＢｎ＋１側のチャネル領域（１３）上のトラップ膜４（拡大図のＢ領域）へ電子が蓄積される。これによりＭＣ１のＢｎ＋１側のトラップ膜４にデータが書き込まれる。
【００３９】
図中のＭＣ１のメモリセルのデータを消去する場合について説明する。
Ｗｍに負電圧を印加し、Ｂｎに正電圧を印加することで、ＢＴＢＴ（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌ：バンド間トンネル）ホットホールを発生させる。これにより、ＭＣ１のＡ領域のトラップ膜４へホールが注入される。これによりＭＣ１のＢｎ側のトラップ膜４のデータが消去される。一方、Ｗｍに負電圧を印加し、Ｂｎ＋１に正電圧を印加することで、ＢＴＢＴホットホールを発生させる。これにより、ＭＣ１のＢ領域のトラップ膜４へホールが注入される。これによりＭＣ１のＢｎ＋１側のトラップ膜４のデータが消去される。
【００４０】
図中のＭＣ１のメモリセルからデータを読み出す場合について説明する。
ＷｍとＢｎ＋１とに正電圧を印加し、Ｂｎを接地することで、ＭＣ１のＡ領域の電荷状態＝データを判別する（リバースリード）。Ｂｎ＋１に正電圧を印加することで、Ｂ領域の電荷状態の影響を受けずに読み出しを行うことができる。一方、ＢｎとＢｎ＋１とへ印加する電圧を逆にすることで、ＭＣ１のＢ領域の電荷状態＝データを判別する。
【００４１】
次に、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態について説明する。図７〜図１６は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。各図において、（ａ）は図２におけるＣ−ｃ断面図、（ｂ）は図２におけるＤ−ｄ断面図（ｃ）は図２におけるＡ−ａ断面図、（ｄ）は図２におけるＢ−ｂ断面図をそれぞれ示す。
【００４２】
図７を参照して、ｐ型シリコン基板で不純物濃度が１０１５〜１０１６／ｃｍ３である半導体基板１を用意する。その半導体基板１を覆うように熱酸化によりシリコン酸化膜２１を成膜する。次に、シリコン酸化膜２１を覆うようにＣＶＤ法によりシリコン窒化膜２２を成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、シリコン酸化膜２１及びシリコン窒化膜２２を所定のパターンに形成する。ここで所定のパターンは、形成されるワード線の方向に垂直な方向に伸びる周期的な縞状のパターンである。
【００４３】
図８を参照して、所定のパターンを形成されたシリコン窒化膜２２をマスクとして、半導体基板１を所定の深さまでエッチングして溝２４を形成する。溝２４の深さは、第１深さＬ１である。次に、シリコン窒化膜２２をマスクとして、溝２４の底面へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層９を形成する。拡散層９の不純物濃度は、１０１８〜１０２０／ｃｍ３である。
【００４４】
図９を参照して、シリコン窒化膜２２の表面、及び、溝２４の内面を覆うようにシリコン酸化膜２６を形成する。その後、そのシリコン酸化膜２６をエッチバックして、溝２４の側面のみを残す。これにより溝２４は、溝２５となる。
【００４５】
図１０を参照して、シリコン窒化膜２２及びシリコン酸化膜２６をマスクとして、半導体基板１を第２深さＬ２まで更にエッチングして溝２７を形成する。溝２７の側壁には拡散層９の一部が残る。溝２７の底面には拡散層９は無い。
【００４６】
図１１を参照して、選択エッチングによりシリコン酸化膜２６、シリコン窒化膜２２及びシリコン酸化膜２１を除去する。表面に半導体基板１及び拡散層９が露出する。溝２７は、シリコン酸化膜２６が除去され半導体基板１及び拡散層９が露出された溝２８になる。
【００４７】
図１２を参照して、露出した半導体基板１の表面へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層８（溝２８の底面）、拡散層７（隣接する溝２８間の溝間部の上面）を形成する。拡散層８、拡散層７の不純物濃度は、例えば、１０１８〜１０２０／ｃｍ３である。
【００４８】
図１３を参照して、半導体基板１の表面を覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をＣＶＤ法でこの順に積層する。それにより、トラップ膜としてのＯＮＯ膜４が形成される。溝２８は、その内面を全てＯＮＯ膜４に覆われた溝３１となる。
【００４９】
図１４を参照して、ＯＮＯ膜４を覆うようにポリシリコン膜３２をＣＶＤ法により形成する。これにより、ポリシリコン膜３２が溝３１に埋め込まれる。
【００５０】
図１５を参照して、フォトリソグラフィー及びエッチングの技術により、ワード線となる部分以外のポリシリコン膜３２をエッチングにより除去する。それによりワード線２が形成される。ワード線２となる部分以外は、表面にＯＮＯ膜４が露出している。
なお、この後、ワード線２をマスクとして、溝３１の側壁以外のＯＮＯ膜４を異方性ドライエッチングで除去しても良い（図４、図５等）。
【００５１】
続いて、図示されない領域において、不揮発性半導体記憶装置に必要な周辺回路を形成する。次に、図１６を参照して、全面を覆うように層間絶縁膜３４を形成する。その後、不揮発性半導体記憶装置に必要な配線形成工程を実行する。
【００５２】
このようにして、本発明の不揮発性半導体記憶装置が製造される。
【００５３】
このように製造された本発明の不揮発性半導体記憶装置は、複数の溝を有し、各溝において複数のメモリセルを深さ（厚み）方向に連続的にして設けている。このように三次元的にメモリセルを設けることで、従来の不揮発性半導体記憶装置（図１、図４）に比較して、マクロサイズを小さくすることができる。それにより、不揮発性半導体記憶装置を更に高集積化することが可能となる。
【００５４】
図２〜図５においては、一つの溝に四つ（一側面当たりに二つ）のメモリセルを設けている。しかし、溝を更に深く掘ることで、一つの溝に更に多くのメモリセルを設けることが可能である。その場合の製造方法としては、例えば、まず、上記不揮発性半導体記憶装置の製造方法における図７〜図１０の工程を実行後、底面へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、全面を覆うようにシリコン酸化膜を形成し、エッチバックする。次に形成された酸化膜と窒化膜をマスクにシリコン基板をエッチングした後、底面へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行う。それにより、不揮発性半導体記憶装置を図２〜図５の場合よりも更に高集積化することができる。
【００５５】
なお、上述した実施の形態では、早い段階で注入されたｎ型不純物は複数回の熱処理を受けることになり、熱拡散のコントロールが難しくなり、メモリセルの特性のコントロールが難しくなる場合がある。この場合には、各ｎ型不純物を注入した後、個々に熱処理を行うことなく、すべてのｎ型不純物の注入が終了した後一括して行っても良い。例えば、上記実施の形態では図１２の段階で拡散層２３、拡散層２９ａ及び拡散層２９ｂの活性化を一括して行えば、それぞれの拡散層への熱処理は１回しか行われず、不所望な拡散が起こることを防止することもできる。
【００５６】
（第２の実施の形態）
本発明の不揮発性半導体記憶装置の第２の実施の形態について説明する。本実施の形態では、本発明をＶＧＡ型フラッシュメモリに適用した場合を示す。ただし、第１の実施の形態とは、主に溝の構造及びその製造方法が異なる。
【００５７】
まず、本発明の不揮発性半導体記憶装置の第２の実施の形態の構成について説明する。図１７は、本発明の不揮発性半導体記憶装置の第２の実施の形態の構成を示す平面図である。不揮発性半導体記憶装置は、半導体基板上に設けられ、ワード線４２、トラップ膜４４、拡散層４７、拡散層４８、拡散層４９、メモリセル５０ａ、メモリセル５０ｂ、メモリセル５０ｃ及びメモリセル５０ｄを具備する。
【００５８】
不揮発性半導体記憶装置の形成されている半導体基板の表面には、ワード線４２に垂直（図面に平行）な方向に縞状に周期的に凹部（溝部）４６と凸部（溝間部）４５とが形成されている。凹部（溝部）４６は、底面５６と、対向する二つの側面５７（５７ａおよび５７ｂ）とを有する。凸部（溝間部）４５は、凹部（溝部）５６の両側の半導体基板の表面である上面５５を有する。
【００５９】
図１８は、不揮発性半導体記憶装置の第２の実施の形態の構成を示す断面図である。図１７におけるＣ−Ｃ’断面である。図中、Ａ−Ａ”は図１７におけるＡ−Ａ’断面の位置を示し、Ｂ−Ｂ”は図１７におけるＢ−Ｂ’断面の位置を示す（以下同じ）。不揮発性半導体記憶装置は、半導体基板４１、ワード線４２、トラップ膜４４、拡散層４７、拡散層４８、拡散層４９、メモリセル５０ａ、メモリセル５０ｂ、メモリセル５０ｃ及びメモリセル５０ｄを具備する。
【００６０】
溝（凹部４６）は、開口部分から底部５６まで、その幅が概ね一定である。溝の断面がそのような形状であることは、溝内のメモリセルの数を更に増やしても、溝内で一方の側面が他方の側面に近づくことが無く好ましい。一方の側面のメモリセルが他方の側面のメモリセルに近づかないので、互いに影響を与えないようにすることができ好ましい。
【００６１】
図１７及び図１８を参照して、本実施の形態における不揮発性半導体記憶装置は、溝（凹部４６）が、開口部分から底部４６まで同じ幅である点で第１の実施の形態と異なる。
【００６２】
その他のワード線４２、トラップ膜４４、凸部４５、凹部４６、拡散層４７、拡散層４９（４９ａ及び４９ｂ）、拡散層４８、メモリセル５０ａ、メモリセル５０ｂ、メモリセル５０ｃ及びメモリセル５０ｄに関する事項は、第１の実施の形態におけるワード線２、トラップ膜４、凸部５、凹部６、拡散層７、拡散層９（９ａ及び９ｂ）、拡散層８、メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ及びメモリセル１０ｄと同様である。また、メモリセルと拡散層の共有関係も同様である。
【００６３】
なお、図１７におけるＡ−Ａ’断面及びＢ−Ｂ’断面は、それぞれ図４の断面図及び図５の断面図と同様である。
【００６４】
図１７〜図１８に示すように本発明の不揮発性半導体記憶装置における他の構成（ビット線に関する配線の構成を含む）は、従来と同様であるので、図示を省略している。
【００６５】
図１７〜図１８に示すように本発明の不揮発性半導体記憶装置は、半導体基板の表面に複数の溝を設けている。それにより、半導体基板の表面の表面積を広くし、半導体基板の本来の表面だけでなく、溝の内面の側面や底面を利用して、溝の内部に少なくとも四つ以上のメモリセルを形成することができる。そのため、従来の不揮発性半導体記憶装置（図１）に比較してメモリサイズを小さくすることができる。すなわち、マクロサイズを小さくすることが可能となる。
【００６６】
次に、本発明の不揮発性半導体記憶装置の第２の実施の形態の動作については、第１の実施の形態と同様であるのでその説明を省略する。
【００６７】
次に、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態について説明する。図１９〜図２９は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。各図において、（ａ）は図１７におけるＣ−ｃ断面図、（ｂ）は図１７におけるＤ−ｄ断面図（ｃ）は図１７におけるＡ−ａ断面図、（ｄ）は図１７におけるＢ−ｂ断面図をそれぞれ示す。
【００６８】
図１９を参照して、ｐ型シリコン基板で不純物濃度が１０１５〜１０１６／ｃｍ３である半導体基板４１を用意する。その半導体基板４１を覆うように熱酸化によりシリコン酸化膜６１を成膜する。次に、シリコン酸化膜６１を覆うようにＣＶＤ法によりシリコン窒化膜６２を成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、シリコン窒化膜６２を所定のパターンに形成する。ここで所定のパターンは、形成されるワード線の方向に垂直な方向に伸びる周期的な縞状のパターンである。
【００６９】
図２０を参照して、所定のパターンを形成されたシリコン窒化膜６２をマスクとして、半導体基板４１の表面へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層４９を形成する。拡散層４９の不純物濃度は、１０１８〜１０２０／ｃｍ３である。続いて、全面にシリコン窒化膜６４を製膜する。その後、そのシリコン窒化膜６４をエッチバックして、シリコン酸化膜６２の側面のみを残す。
【００７０】
図２１を参照して、シリコン窒化膜２２及びシリコン窒化膜２４をマスクとして、シリコン酸化膜６１をエッチングする。その後、シリコン窒化膜２２及びシリコン窒化膜２４をマスクとして、半導体基板４１を所定の深さまでエッチングして溝６５を形成する。
【００７１】
図２２を参照して、全面にシリコン酸化膜６６を成膜し、溝６５をシリコン酸化膜６６で埋める。その後、ＣＭＰにより、シリコン窒化膜６２及びシリコン窒化膜６４の表面が露出するまでシリコン酸化膜６６を研磨し、表面を平坦化する。
【００７２】
図２３を参照して、シリコン窒化膜６２及びシリコン窒化膜６４をエッチングして除去する。その後、シリコン酸化膜６１をドライエッチングして除去する。これにより、半導体基板４１及び拡散層４９の表面が露出する。
【００７３】
図２４を参照して、半導体基板４１及び拡散層４９の表面に、シリコン膜６７をエピタキシャル成長させる。シリコン膜６７の膜厚は、シリコン膜６７の表面からの拡散層４９の深さがＬ１となるように設定される。シリコン膜６７の表面は、第１の実施の形態の図７における半導体基板１の表面に対応する。
【００７４】
図２５を参照して、シリコン酸化膜６６をエッチングして除去する。溝６５は、シリコン酸化膜６６が除去され半導体基板４１及び拡散層４９が露出された溝６９になる。その後、露出した半導体基板４１の表面及びシリコン膜６７の表面へ拡散層用のｎ型不純物である砒素（Ａｓ）を注入する。その後、熱処理により砒素の活性化及び拡散を行い、拡散層４８（溝６９の底面）、拡散層４７（隣接する溝６９間の溝間部の上面）を形成する。拡散層４８、拡散層４７の不純物濃度は、例えば、１０１８〜１０２０／ｃｍ３である。
【００７５】
図２６を参照して、シリコン膜６７及び半導体基板４１の表面を覆うように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をＣＶＤ法でこの順に積層する。それにより、トラップ膜としてのＯＮＯ膜４４が形成される。溝６９は、その内面を全てＯＮＯ膜４４に覆われた溝７１となる。
【００７６】
図２７を参照して、ＯＮＯ膜４４を覆うようにポリシリコン膜７２をＣＶＤ法により形成する。これにより、ポリシリコン膜７２が溝７１に埋め込まれる。
【００７７】
図２８を参照して、フォトリソグラフィー及びエッチングの技術により、ワード線となる部分以外のポリシリコン膜７２をエッチングにより除去する。それによりワード線４２が形成される。ワード線４２となる部分以外は、表面にＯＮＯ膜４４が露出している。
なお、この後、ワード線４２をマスクとして、溝７１の側壁以外のＯＮＯ膜４４を異方性ドライエッチングで除去しても良い（図４、図５等）。
【００７８】
続いて、図示されない領域において、不揮発性半導体記憶装置に必要な周辺回路を形成する。次に、図２９を参照して、全面を覆うように層間絶縁膜７３を形成する。その後、不揮発性半導体記憶装置に必要な配線形成工程を実行する。
【００７９】
このようにして、本発明の不揮発性半導体記憶装置が製造される。
【００８０】
このように製造された不揮発性半導体記憶装置は、第１の実施の形態と同様の効果を得ることができる。
【００８１】
なお、上述した実施の形態では、早い段階で注入されたｎ型不純物は複数回の熱処理を受けることになり、熱拡散のコントロールが難しくなり、メモリセルの特性のコントロールが難しくなる場合がある。この場合には、各ｎ型不純物を注入した後、個々に熱処理を行うことなく、すべてのｎ型不純物の注入が終了した後一括して行っても良い。例えば、上記実施の形態では図２５の段階で拡散層６８ａ、拡散層６８ｂ及び拡散層６３の活性化を一括して行えば、それぞれの拡散層への熱処理は１回しか行われず、不所望な拡散が起こることを防止することもできる。
【図面の簡単な説明】
【００８２】
【図１】図１は、従来の不揮発性半導体記憶装置を示す断面図である。
【図２】図２は、本発明の不揮発性半導体記憶装置の第１の実施の形態の構成を示す平面図である。
【図３】図３は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。
【図４】図４は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。
【図５】図５は、不揮発性半導体記憶装置の第１の実施の形態の構成を示す断面図である。
【図６】図６は、本発明の不揮発性半導体記憶装置の第１の実施の形態におけるメモリセルアレイの回路を示す図である。
【図７】図７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１０】図１０（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１２】図１２（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１３】図１３（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１５】図１５（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１６】図１６（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第１の実施の形態を示す断面図である。
【図１７】図１７は、本発明の不揮発性半導体記憶装置の第２の実施の形態の構成を示す平面図である。
【図１８】図１８は、不揮発性半導体記憶装置の第２の実施の形態の構成を示す断面図である。
【図１９】図１９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２０】図２０（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２１】図２１（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２２】図２２（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２３】図２３（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２４】図２４（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２５】図２５（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２６】図２６（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２７】図２７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２８】図２８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【図２９】図２９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の第２の実施の形態を示す断面図である。
【符号の説明】
【００８３】
１、４１    半導体基板
２、４２    ワード線
３    ビット線
４、４４    トラップ膜
５、４５    凸部（溝間部）
６、４６    凹部（溝部）
７、８、９、９ａ、９ｂ、４７、４８、４９、４９ａ、４９ｂ    拡散層
１０、１０ａ、１０ｂ、３０、３０ａ、３０ｂ    メモリセル
１１、１２、１３、１４、５１、５２、５３、５４    チャネル領域
１５、５５    上面
１６、５６    底面
１７、１７ａ、１７ｂ、５７、５７ａ、５７ｂ    側面
２１、２６、６１、６６    シリコン酸化膜
２２、６２、６４    シリコン窒化膜
２３、２９、２９ａ、２９ｂ、６３、６８、６８ａ、６８ｂ    拡散層
２４、２５、２７、２８、３１、６５、６９、７１    溝
３０、７０    ＯＮＯ膜
３２、７２    ポリシリコン膜
３４、７３    層間絶縁膜
１０１    半導体基板
１０２    導電層
１０４    電荷蓄積層
１０５    表面部分
１０６    底部
１０７    第１の不純物拡散領域
１０８    第２の不純物拡散領域
１１１    溝
【図１】
2006190733.tif 000003
【図２】
2006190733.tif 000004
【図３】
2006190733.tif 000005
【図４】
2006190733.tif 000006
【図５】
2006190733.tif 000007
【図６】
2006190733.tif 000008
【図７】
2006190733.tif 000009
【図８】
2006190733.tif 000010
【図９】
2006190733.tif 000011
【図１０】
2006190733.tif 000012
【図１１】
2006190733.tif 000013
【図１２】
2006190733.tif 000014
【図１３】
2006190733.tif 000015
【図１４】
2006190733.tif 000016
【図１５】
2006190733.tif 000017
【図１６】
2006190733.tif 000018
【図１７】
2006190733.tif 000019
【図１８】
2006190733.tif 000020
【図１９】
2006190733.tif 000021
【図２０】
2006190733.tif 000022
【図２１】
2006190733.tif 000023
【図２２】
2006190733.tif 000024
【図２３】
2006190733.tif 000025
【図２４】
2006190733.tif 000026
【図２５】
2006190733.tif 000027
【図２６】
2006190733.tif 000028
【図２７】
2006190733.tif 000029
【図２８】
2006190733.tif 000030
【図２９】
2006190733.tif 000031