(57)【要約】【課題】  非周期クロックを使用するメモリモジュール、メモリユニット、ハブ及びこれらを用いた方法を提供する。【解決手段】  メモリモジュールは、外部周期クロックの入力を受けて、少なくとも一つの内部周期クロックを生成する位相固定ループ及び前記内部周期クロックまたは外部から非周期クロックの入力を受ける複数のメモリユニットを含むことができる。【選択図】    図３
2006072968.tif 000002
【特許請求の範囲】
【請求項１】
外部周期クロックの入力を受けて一つ以上の内部周期クロックを生成する位相固定ループと、
前記内部周期クロックまたは外部から第１非周期クロックの入力を受ける複数のメモリユニットと、
を備えることを特徴とするメモリモジュール。
【請求項２】
前記内部周期クロック及び外部から制御情報並びにアドレス情報の入力を受けて、
前記入力を受けた内部周期クロックに同期して前記制御情報及び前記アドレス情報を前記複数のメモリユニットに提供するレジスタをさらに備えることを特徴とする請求項１記載のメモリモジュール。
【請求項３】
前記複数のメモリユニットの各々は、外部から制御情報及びアドレス情報を受信することを特徴とする請求項１記載のメモリモジュール。
【請求項４】
前記複数のメモリユニットの各々は、
入力信号を受信しモード信号を出力するモード設定回路と、
前記入力を受けた内部周期クロックと前記非周期クロックの入力を受けて、前記モード信号によって前記内部周期クロックまたは前記非周期クロックを出力するクロック選択回路と、
を備えることを特徴とする請求項２記載のメモリモジュール。
【請求項５】
前記内部周期クロック及び外部から前記制御情報並びにアドレス情報を受信し、前記受信した内部周期クロックに同期して前記制御情報と前記アドレス情報を前記複数のメモリユニットに出力するレジスタと、
前記第１非周期クロック、前記内部周期クロック及びモード選択信号を受信し、前記モード選択信号によって前記内部周期クロックまたは前記第１非周期クロックを前記複数のメモリユニットに提供するメモリクロック選択回路を含むクロック選択回路と、をさらに備えることを特徴とする請求項１記載のメモリモジュール。  
【請求項６】
前記メモリクロック選択回路は、前記モード選択信号によって、前記内部周期クロックまたは前記第１非周期クロックを前記複数のメモリユニットに選択的に提供するためのスイッチをさらに備えることを特徴とする請求項５記載のメモリモジュール。  
【請求項７】
外部から制御情報とアドレス情報を受信し前記複数のメモリユニットに前記制御情報と前記アドレス情報を提供するレジスタと、
クロック選択回路をさらに含み、前記クロック選択回路は、
前記第１非周期クロック、前記内部周期クロック及び第１モード選択信号の入力を受けて、前記第１モード選択信号によって前記内部周期クロックまたは前記第１非周期クロックを前記複数のメモリユニットに提供するメモリクロック選択回路と、
前記第１非周期クロック、前記内部周期クロック及び第２モード選択信号の入力を受けて、前記第２モード選択信号によって、前記内部周期クロックまたは前記第１非周期クロックを前記レジスタに提供するレジスタクロック選択回路と、
を備えることを特徴とする請求項１記載のメモリモジュール。
【請求項８】
前記メモリクロック選択回路は、前記第１モード選択信号に応答して、前記内部周期クロックまたは前記第１非周期クロックを選択的に前記複数のメモリユニットに提供するための第１スイッチをさらに含み、
前記レジスタクロック選択回路は、前記第２モード選択信号に応答して、前記内部周期クロックまたは前記第１非周期クロックを選択的に前記レジスタに提供する第２スイッチをさらに備えることを特徴とする請求項７記載のメモリモジュール。
【請求項９】
外部から制御情報とアドレス情報を受信し、前記制御情報とアドレス情報を前記複数のメモリユニットに提供するレジスタと、
クロック選択回路をさらに含み、前記クロック選択回路は、
前記第１非周期クロック、前記内部周期クロック及び第１モード選択信号の入力を受けて、前記第１モード選択信号に応じて、前記内部周期クロックまたは前記第１非周期クロックを前記複数のメモリユニットに提供するメモリクロック選択回路と、
第２非周期クロック、前記内部周期クロック及び第２モード選択信号の入力を受けて、前記第２モード選択信号に応答して、前記内部周期クロックまたは前記第２非周期クロックを前記レジスタに提供するレジスタクロック選択回路と、を備えることを特徴とする請求項１記載のメモリモジュール。
【請求項１０】
前記メモリクロック選択回路は、
前記第１モード選択信号に応答して、前記内部周期クロックまたは前記第１非周期クロックを選択的に前記複数のメモリユニットに提供するための第１スイッチをさらに含み、
前記レジスタクロック選択回路は前記第２モード選択信号に応答して、前記内部周期クロックまたは前記第２非周期クロックを選択的に前記レジスタに提供するための第２スイッチをさらに備えることを特徴とする請求項９記載のメモリモジュール。
【請求項１１】
外部周期クロックの入力を受けて少なくとも一つの内部周期クロックを生成する位相固定ループと、
モード設定信号の入力を受けて一つ以上の制御信号を生成する設定レジスタと、
メモリ情報の入力を受けて前記メモリ情報を複数のメモリユニットに提供するメモリインターフェースレジスタと、
第１非周期クロック、前記内部周期クロック及び前記一つ以上の制御信号の入力を受けて、前記一つ以上の制御信号に応答して、前記内部周期クロックまたは前記第１非周期クロックを前記複数のメモリユニットと前記メモリインターフェースレジスタに提供するクロック選択回路と、
を備えることを特徴とするメモリモジュールのハブ。  
【請求項１２】
前記メモリ情報は、アドレス情報、制御情報またはデータを含むことを特徴とする請求項１１記載のメモリモジュールのハブ。
【請求項１３】
前記クロック選択回路は、
前記第１非周期クロック、前記内部周期クロック及び前記一つ以上の制御信号のうち第１制御信号の入力を受けて、前記第１制御信号に応答して前記内部周期クロックまたは前記第１非周期クロックを選択的に前記複数のメモリユニットに提供するメモリクロック選択回路と、
前記第１非周期クロック、他の内部周期クロック及び前記一つ以上の制御信号のうち第２制御信号の入力を受けて、前記第２制御信号に応答して前記他の内部周期クロックまたは前記第１非周期クロックを選択的に前記レジスタに提供するレジスタクロック選択回路と、
を備えることを特徴とする請求項１１記載のメモリモジュールのハブ。
【請求項１４】
前記クロック選択回路は、
前記第１非周期クロック、前記内部周期クロック及び前記一つ以上の制御信号のうち第１制御信号の入力を受けて、前記第１制御信号に応答して前記内部周期クロックまたは前記第１非周期クロックを選択的に前記複数のメモリユニットに提供するメモリクロック選択回路と、
第２非周期クロック、他の内部周期クロック及び前記一つ以上の制御信号のうち第２制御信号の入力を受けて、前記第２制御信号に応答して前記他の内部周期クロックまたは前記第２非周期クロックを選択的に前記レジスタに提供するレジスタクロック選択回路と、を備えることを特徴とする請求項１１記載のメモリモジュールのハブ。
【請求項１５】
前記メモリクロック選択回路は、前記内部周期クロックまたは前記第非周期クロックを遅延させる第１遅延素子をさらに含み、
前記レジスタクロック選択回路は前記他の内部周期クロックまたは前記第２非周期クロックを遅延させる第２遅延素子をさらに備えることを特徴とする請求項１４記載のメモリモジュールのハブ。  
【請求項１６】
入力信号の入力を受けてモード信号を出力するモード設定回路と、
周期クロックと非周期クロックの入力を受けて、前記モード信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路と、
を備えることを特徴とするメモリユニット。
【請求項１７】
前記クロック選択回路から前記周期クロックまたは前記非周期クロックの入力を受けて、内部クロックを出力するクロックバッファをさらに備えることを特徴とする請求項１６記載のメモリユニット。  
【請求項１８】
前記クロックバッファから出力された前記クロックの入力を受ける一つ以上のメモリ情報パッファをさらに備えることを特徴とする請求項１７記載のメモリユニット。  
【請求項１９】
前記モード信号はモードレジスタ設定動作によって提供されることを特徴とする請求項１６記載のメモリユニット。
【請求項２０】
正常動作モードで周期クロックの入力を受ける第１入力ピンと、
テスト動作モードで非周期クロックの入力を受ける第２入力ピンと、
前記周期クロックと前記非周期クロックの入力を受けて、モード選択信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路と、
前記クロック選択回路から前記周期クロックまたは前記非周期クロックの入力を受けて、内部クロックを出力するクロックバッファと、
を備えることを特徴とするメモリユニット。  
【請求項２１】
前記第２入力ピンは、前記正常動作モードではデータストローブ信号またはデータマスク信号の入力を受けて、前記テスト動作モードでは前記非周期クロックの入力を受けることを特徴とする請求項２０記載のメモリユニット。
【請求項２２】
前記クロック選択回路は、
前記モード選択信号の第１状態に応答して前記周期クロックを選択し、前記周期クロックを前記クロックバッファに出力する第１スイッチと、
前記モード選択信号の第２状態に応答して前記非周期クロックを選択し、前記非周期クロックを前記クロックバッファに出力する第２スイッチを備えることを特徴とする請求項２１記載のメモリユニット。  
【請求項２３】
前記クロック選択回路は、前記モード選択信号の前記第１状態に応答して前記データストローブ信号または前記データマスク信号を選択してデータストローブバッファまたはデータマスクバッファに出力する第３スイッチをさらに備えることを特徴とする請求項２２記載のメモリユニット。
【請求項２４】
位相固定ループと複数のメモリユニットを具備したメモリモジュールにクロックを提供する方法であって、
正常動作モードで前記位相固定ループに周期クロックを提供する段階と、
テスト動作モードで前記複数のメモリユニットに非周期クロックを直接的に提供する段階と、
を含むことを特徴とするクロック提供方法。
【請求項２５】
ハブを有するメモリモジュールの複数のメモリユニットにクロックを提供する方法であって、
外部周期クロックの入力を受けて内部周期クロックを生成する段階と、
モード設定信号を受信して制御信号を生成する段階と、
非周期クロック、前記内部周期クロック及び前記制御信号の入力を受けて、前記制御信号に応答して、前記内部周期クロックまたは前記非周期クロックを前記複数のメモリユニットとメモリインターフェースレジスタに提供する段階と、
制御情報とアドレス情報の入力を受けて、前記内部周期クロックまたは前記非周期クロックに同期して前記制御情報とアドレス情報を前記複数のメモリユニットに提供する段階と、
を含むことを特徴とするクロック提供方法。
【請求項２６】
入力信号の入力を受けてモード設定信号を出力する段階と、
周期クロックと非周期クロックの入力を受ける段階と、
前記モード設定信号に応答して、前記周期クロックまたは前記非周期クロックを選択し、選択されたクロックをクロックバッファに出力する段階と、
前記選択されたクロックに応答して前記クロックバッファに内部クロックを生成する段階と、
を含むことを特徴とする内部クロック生成方法。
【請求項２７】
複数のメモリユニットと、
請求項１１のメモリモジュールハブと、を備えることを特徴とするメモリモジュール。
【請求項２８】
メモリモジュールハブをそれぞれ含む複数のメモリモジュールと、
前記外部周期クロックを提供するクロック発生源と、
前記複数のメモリモジュールを制御するメモリコントローラーと、を備えることを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の例示的な一実施形態は、一つ以上の周期クロックと一つ以上の非周期クロックを提供したり提供されたりするメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/またはハブに関する。
【背景技術】
【０００２】
本発明の例示的な一実施形態は、メモリレジスタまたはメモリインターフェースレジスタを含むメモリコンポーネント、例えば、メモリモジュールまたはメモリユニットに関する。
【０００３】
本発明の好適な一実施形態は、モード信号に基づいて一つ以上の周期クロックまたは一つ以上の非周期クロックが選択されるメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/ハブに関する。
【０００４】
本発明の好適な一実施形態は、一つ以上の周期クロックまたは一つ以上の非周期クロックが選択され複数のメモリユニットまたはメモリ装置に使用され、周期クロックまたは非周期クロックのうち他の一つが選択されメモリレジスタまたはメモリインターフェースレジスタに使用されるメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/ハブに関する。
【０００５】
本発明の好適な一実施形態は一つ以上のモード信号に基づいて一つ以上の周期クロックまたは一つ以上の非周期クロックが選択されるメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/ハブに関する。
【０００６】
本発明の好適な一実施形態は前記クロック選択を実施しメモリモジュール、メモリユニット及び/またはハブの一部であるクロック選択回路を含むメモリコンポーネントに関する。
【０００７】
図１は位相固定ループＰＰＬ、レジスタ及び複数個のメモリ装置Ｍ１−Ｍｎを含む従来の技術によるメモリモジュールを示す。
【０００８】
位相固定ループは外部装置、例えば、メモリコントローラーから基準クロックＥＣＬＫを受信し、前記基準クロックと同一の位相を有する複数個のクロック（例えば、ＤＣＬＫ１、ＤＣＬＫ２、ＲＣＬＫ）を生成する。従来技術のメモリモジュールでは、基準クロックは一定の周期を有している。
【０００９】
レジスタは制御信号ＣＯＮ、例えば、/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＷＥ及び/または類似する他の制御信号と、アドレス信号ＡＤＤＲを外部装置から受信し、クロック（例えば、ＲＣＫＬクロック）が位相固定ループから入力されうる。レジスタは制御信号ＲＣＯＮ及び/またはアドレス信号ＡＤＤＲをクロックＲＣＫＬに同期させることができる複数個のメモリ装置に出力することができる。
【００１０】
複数個のメモリ装置は一つ以上のデータＤＱ、データマスクＤＭ及び/またはデータストローブＤＱＳ信号がメモリコントローラーのような外部装置から入力されうる。複数個のメモリ装置はまた少なくとも一つのクロック信号（例えば、ＤＣＬＫ１、ＤＣＬＫ２）、ＲＣＯＮ及び/またはＡＤＤＲを受信することができ、クロック信号ＤＣＬＫ１またはクロック信号ＤＣＬＫ２に同期した内部信号を生成することができる。
【００１１】
図１に示された従来のメモリモジュールは、非周期クロックの供給を受けることも非周期クロックに応答して動作することもできない。特に、非周期クロックが位相固定ループに供給される場合、固定ループでは非周期クロックの周期が変更される毎に位相固定時間が要求される。一般に、位相固定のためには数十マイクロセカンド（μsec）の時間がかかる。しかし、制御信号ＣＯＮまたはアドレス信号ＡＰＰＲが前記位相固定期間の間、複数のメモリ装置のうち一つを動作するようにメモリコントローラーのような外部装置から供給されると、複数のメモリ装置Ｍ１−Ｍｎは適切に制御信号ＣＯＮまたはアドレス信号を受信することができなくなる。
【００１２】
モジュール内の複数個のメモリ装置は周期クロック信号ＤＣＬＫ１、またはＤＣＬＫ２に応答して動作するので、制御信号ＣＯＮまたはアドレス信号ＡＤＤＲのセットアップ時間ｔｓとホールド時間ｔｈは使用者によって容易に制御されることができない。
【特許文献１】米国特許第６７３８８８０号
【特許文献２】米国特許第６７４２０９８号
【特許文献３】米国公開公報２００３−２２１０４４号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前記のような問題点を解決するための本発明の目的は、周期クロック及び非周期クロックを選択的に提供するためのメモリモジュールを提供することにある。
【００１４】
本発明の他の目的は、周期クロック及び非周期クロックを選択して内部クロックとして使用するためのハブを提供することにある。
【００１５】
本発明の更に他の目的は、周期クロック及び非周期クロックを選択して内部クロックとして使用するためのメモリユニットを提供することにある。
【００１６】
本発明の更に他の目的は、周期クロック及び非周期クロックを選択して内部クロックに提供するためのメモリモジュールのクロック提供方法を提供することにある。
【００１７】
本発明の更に他の目的は、周期クロック及び非周期クロックを選択して内部クロックに提供するためのメモリユニットのクロック生成方法を提供することにある。  
【課題を解決するための手段】
【００１８】
本発明の好適な一実施形態は、メモリアプリケイションに使用される非周期クロックに関する。
【００１９】
本発明の好適な一実施形態はメモリモジュール、メモリユニット、ハブ及びこれらを用いた方法に関する。
【００２０】
本発明の好適な一実施形態はメモリアプリケイションに使用される非周期クロックを生成及び/または提供する方法に関する。
【００２１】
本発明の好適な一実施形態は外部周期クロックの入力を受けて、一つ以上の内部周期クロックを生成する位相固定ループ及び前記内部周期クロックまたは外部から第１非周期クロックの入力を受ける複数のメモリユニットを含むメモリモジュールに関する。
【００２２】
本発明の好適な一実施形態は外部周期クロックの入力を受けて、少なくとも一つの内部周期クロックを生成する位相固定ループ、モード設定信号の入力を受けて、一つ以上の制御信号を生成する設定レジスタ、メモリ情報の入力を受けて、前記メモリ情報を複数のメモリユニットに提供するメモリインターフェースレジスタ、及び第１非周期クロック、前記内部周期クロック、前記一つ以上の制御信号の入力を受けて、前記一つ以上の制御信号に応答して、前記内部周期クロックまたは前記第１非周期クロックを前記複数のメモリユニットと前記メモリインターフェースレジスタに提供するクロック選択回路を含むメモリモジュールのハブに関する。
【００２３】
本発明の好適な一実施形態は入力信号の入力を受けて、モード信号を出力するモード設定回路、及び周期クロックと非周期クロックの入力を受けて、前記モード信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路を含むことを特徴とするメモリユニットに関する。
【００２４】
本発明の好適な一実施形態は正常動作モードで周期クロックの入力を受ける第１入力ピン、テスト動作モードで非周期クロックの入力を受ける第２入力ピン、前記周期クロックと前記非周期クロックの入力を受けてモード選択信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路、及び前記クロック選択回路から前記周期クロックまたは前記非周期クロックの入力を受けて、内部クロックを出力するクロックバッファを含むことを特徴とするメモリユニットに関する。
【００２５】
本発明の好適な一実施形態は、位相固定ループと複数のメモリユニットを具備してメモリモジュールにクロックを提供する方法として、正常動作モードで前記位相固定ループに周期クロックを提供する段階、及びテスト動作モードで前記複数のメモリユニットに非周期クロックを直接的に提供する段階を含むクロック提供方法に関する。
【００２６】
本発明の好適な一実施形態は、ハブを有するメモリモジュールの複数のメモリユニットにクロックを提供する方法として、外部周期クロックの入力を受けて内部周期クロックを生成する段階、モード設定信号を受信して制御信号を生成する段階、制御情報とアドレス情報も入力を受けて前記制御情報とアドレス情報を複数のメモリユニットに提供する段階、及び非周囲クロック、前記内部周期クロック及び前記制御信号の入力を受けて、前記制御信号に応答して、前記内部周期クロックまたは前記非周期クロックを前記複数のメモリユニットとメモリインターフェースレジスタに提供する段階を含むクロック提供方法に関する。
【００２７】
本発明の好適な一実施形態は、入力信号の入力を受けてモード設定信号を出力する段階、周期クロックと非周期クロックの入力を受ける段階、前記モード設定信号に応答して、前記周期クロックまたは前記非周期クロックを選択し、選択されたクロックをクロックバッファに出力する段階、及び前記選択されたクロックに応答して前記クロックバッファに内部クロックを生成する段階を含むメモリユニットの内部クロック生成方法に関する。
【発明の効果】
【００２８】
本発明によれば、周期クロック及び非周期クロックを選択的に提供するためのメモリモジュールを提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
【００３０】
図２は本発明の好適な実施形態によるメモリモジュールを示す。
【００３１】
図２に示されたように、複数のメモリ装置（メモリユニット）Ｍ１−Ｍｎが周期クロックＥＣＬＫ１を用いて動作する場合、各メモリ装置のデータストローブＤＱＳまたはデータマスクＤＭピンは、メモリモジュール２０のタブｔａｂからデータストローブ信号またはデータマスク信号を受信することができる。しかし、複数のメモリ装置が非周期クロックＥＣＬＫ２を用いて動作する場合、メモリモジュール２０のタブに接続されたデータストローブＤＱＳ、またはデータマスクＤＭ、または非接続ＮＣピンを通じて非周期クロックが複数個のメモリ装置に提供されることができる。ＥＣＬＫ２のような非周期クロックは不規則な周期または不規則なデューティサイクルを有するクロックとして定義される。
【００３２】
図３は図２の本発明の好適な一実施形態によるメモリ装置を示す。図２に示されたように、メモリ装置Ｍｎは制御信号をバッファリングするためのＣＯＮバッファ、アドレス信号をバッファリングするためのＡＤＤＲバッファ及び/またはデータ信号をバッファリングするためのＤＱバッファを含む複数の入力バッファを具備することができる。
【００３３】
また、メモリ装置はＤＣＬＫ１のように一定の周期クロックを受信するための第１ピンと、ＥＣＬＫ２またはデータストローブ信号ＤＱＳのような非周期クロックをデータストローブバッファから受信するための第２ピンを含むことができる。また、メモリ装置はモードレジスタ設定（ＭＲＳ）信号によってモード設定信号ＭＳＳを出力するためのモード設定回路を含むことができる。
【００３４】
例えば、モードレジスタ設定信号がテストモードを示すと、ＥＣＬＫ２のような非周期クロック信号が前記第２ピンを通じて入力されることができる。他の場合としては、データストローブバッファからデータストローブ信号ＤＱＳが前記第２ピンを通じて入力されることができる。
【００３５】
メモリ装置ＭｎがＤＣＬＫ１のような周期クロックとＥＣＬＫ２のような非周期クロックの入力を受けて、前記ＭＳＳ信号に基づいて一つのクロックを選択し、一つのクロックをクロックバッファＣＬＫに出力するクロック選択回路をさらに含むことができる。
【００３６】
例えば、ＭＳＳ信号がロジック‘ハイ’状態である場合、クロック選択回路がクロックＤＣＬＫ１を前記ＣＬＫバッファに供給し、データストローブ信号はデータストローブバッファに供給される。データストローブ信号はデータストローブバッファに提供されない。
【００３７】
ＣＬＫバッファは、クロック選択回路によって選択されたクロックの入力を受けて、内部クロックを、例えば、ＣＯＮバッファ、アドレスバッファ及び/またはＤＱバッファに出力する。ＣＯＮバッファ、ＡＤＤＲバッファ及びＤＱバッファはＲＣＯＮ、ＲＡＤＤＲ、ＤＱのような入力信号をそれぞれ受信し、前記内部クロックに同期したＩＣＯＮ、ＩＡＤＤＲ、ＩＤＡＴＡをそれぞれ出力する。
【００３８】
一実施形態において、テストモードで非周期クロック信号を受信する前記第２ピンがデータマスクピンＤＭまたは非接続ＮＣピンになることができる。
【００３９】
図４は本発明の好適な他の実施形態によるメモリモジュールを示す。図４に示されたように、メモリモジュール４０は図３のように位相固定ループと複数個のメモリ装置を含むが、レジスタは含まない。従って、図４の実施形態において、制御信号ＣＯＮとアドレス信号ＡＤＤＲは複数個のメモリ装置に直接供給されることができる。
【００４０】
図５は本発明の好適な他の実施形態によるメモリモジュールを示す。
【００４１】
図５に示されたように、メモリモジュール５０は図１のように位相固定ループ、レジスタ及び複数個のメモリ装置を含むことができる。図５のメモリモジュール５０はまた周期クロックＤＣＬＫ１を、例えば、位相固定ループから受信する第１スイッチと非周期クロックを例えばメモリコントローラーのような外部装置から受信する第２スイッチを具備するクロック選択回路を含むことができる。
【００４２】
クロック選択回路は、モード選択信号Ｎ/Ｔに応答して一つのクロックを選択し、選択されたクロックを複数のメモリ装置に出力することができる。一実施形態において、前記モード選択信号は外部装置から供給されることができる。一実施形態において、モード選択信号がロジック‘ロー’または‘０’であるロジック値を有する場合、正常動作モードが選択され周期クロックＤＣＬＫ１またはＤＣＬＫ２が複数個のメモリ装置に供給され、モード選択信号がロジック‘ハイ’または‘１’であるロジック値を有する場合には非周期動作モードが選択され非周期クロックＥＣＣＬＫ２が複数個のメモリ装置Ｍ１−Ｍｎに供給される。
【００４３】
図２に示されたように、複数個のメモリ装置のそれぞれは、図３に示されたクロック選択回路を含む。反対に、図５のクロック選択回路はメモリモジュール５０の一部であってメモリ装置それぞれの一部ではない。これにより、図５の実施形態はより少ないハードウェア、即ち、図２のようにｎ個のクロック選択回路ではなく一つのクロック選択回路のみを必要とし、クロック選択回路を具備していない従来のメモリ装置まで用いられる。
【００４４】
図６は本発明の好適な更に他の実施形態によるメモリモジュールを示す。図６に示されたように、メモリモジュール６０は位相固定ループ、レジスタ、クロック選択回路、及び複数個のメモリ装置を含むことができる。
【００４５】
図６に示されたように本発明の好適な実施形態においては、クロック選択回路は前記位相固定ループから周期クロックＤＣＬＫ１を受信する第１スイッチと、外部装置から非周期クロックを受信する第２スイッチを含むことができる。前記クロック選択回路は、複数のモード選択信号Ｎ/Ｔｎ、例えば、Ｎ/Ｔ１とＮ/Ｔ２に応答して一つのクロックを選択することができる。一実施形態において、モード選択信号Ｎ/Ｔ１とモード選択信号Ｎ/Ｔ２は外部装置から供給されることができる。
【００４６】
表１は、レジスタ及び/または複数のメモリ装置が非周期クロックまたは周期クロックによって独立的に制御されることができるようにするＮ/Ｔ１信号値とＮ/Ｔ２信号値との可能な組み合せを示す。
【００４７】
【表１】
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【００４８】
図７は本発明の好適な更に他の実施形態によるメモリモジュールを示す。図７に示されるように、メモリモジュール７０は複数の非周期クロックＥＣＬＫ２、ＥＣＬＫ３がメモリモジュール７０に供給される点を除いては図６のメモリモジュール６０と同様である。図７に示す本発明の好適な実施形態において、非周期クロックＥＬＣＫ２、ＥＬＣＫ３はモード選択信号Ｎ/Ｔ１、Ｎ/Ｔ２に応答して複数のメモリ装置及び/またはレジスタに入力されることができる。
図８は本発明の好適な実施形態によるメモリシステムを示す。図８に示されたように、メモリシステム１００はメモリコントローラー６００、クロックソース６１０、及び複数のメモリモジュール５００を含むことができる。各メモリモジュール５００は複数個のメモリ、例えば、ＤＲＡＭ５２０と一つ以上のハブ５１０をさらに含むことができる。    
メモリコントローラー６００はデータ、コントロール及び/またはアドレス情報を含むサウンスバウンドパケット１４を受信するかまたはアドレス情報を含むサウスバウンドパケット１０をダウンストリーム方向に複数個のメモリモジュール５００に伝送することができ、複数個のメモリモジュール５００からアップストリーム方向のデータを含むノースバウンドパケット１４を受信することができる。メモリコントローラー６００はまたＳＭＢＵＳを通じて複数のメモリモジュール５００と通信することができる。クロックソース６１０はＥＬＣＫ１とＥＣＬＫ２のような周期クロック及び/または非周期クロックをメモリコントローラー６００及び/または複数のメモリモジュール５００に供給することがでる。
【００４９】
図８に示す本発明の好適な実施形態において、複数のメモリモジュール５００はＳＩＭＭ（Ｓｉｎｇｌｅ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）であるか、ＤＩＭＭ（Ｄｏｕｂｌｅ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）であることができる。他の実施形態において、前記ＤＩＭＭはレジスタードＤＩＭＭ（ｒｅｇｉｓｔｅｒｅｄ  ＤＩＭＭ、ＲＤＩＭＭ）であるか、完全バッファ型ＤＩＭＭ（ｆｕｌｌｙ  ｂｕｆｆｅｒｅｄＤＩＭＭ、ＦＢＤＩＭＭ）であることができる。
【００５０】
また、図８に示す本発明の好適な実施形態において、複数のメモリモジュール５００はデイジーチェーン方式にメモリコントローラー６００に接続されることもできる。図８に示された実施形態においては、メモリシステムは８個のメモリモジュール５００（または８個のＦＢＤＩＭＭ）を含むことができる。
【００５１】
図９は図８のハブ５１０の一例をより詳細に示す図面である。
【００５２】
図９に示されたように、各ハブ５１０は一対の受信機と送信機５０２、５０４を含むことができ、一対の受信機と送信機５０２、５０４は図８のメモリコントローラー６００からＰＳＢ情報パケットを受信する受信機ＲＸ１、他のメモリモジュール５００からＰＮＢ情報パケットを受信する受信機ＲＸ２、他のメモリモジュール５００にＳＳＢ情報パケットを伝送する送信機ＴＸ１及び図８のメモリコントローラー６００にＳＮＢ情報パケットを伝送する送信機ＴＸ２を含むことができる。
【００５３】
ハブ５１０は、また、ＲＤＡＴＡのようなデータを含む情報を直列化して受信機と送信機５０２、５０４に供給するための直列化器と、受信機と送信機５０２、５０４からＷＤＡＴＡを含むデータ、ＣＭＤのようなコマンド情報の入力を受けて、これを並列化器（ｄｅｓｅｒｉａｌｉｚｅｒ）を含むコントローラー５１６を含むことができる。
【００５４】
コントローラーはまた/ＣＳ、/ＲＡＳ、/ＣＡＳ、/ＷＥまたは類似した信号、アドレス信号のような制御信号及び/またはデータ信号のような受信した情報パケットをメモリ情報ＭＩＦにし、メモリ情報ＭＩＦにインコーディングし、メモリインターフェースレジスタ５１４に出力することができる。
【００５５】
ハブ５１０はまた、図２、図４〜図７に示された任意の位相固定ループのような位相固定ループ５０６を含みＣＬＫまたはＥＬＣＫ１のような基準クロックを受信し、基準クロックＣＬＫまたはＥＣＬＫ１の周波数を所定倍数した周波数を有する同一位相のＲＣＫＬまたはＤＣＬＫクロックを生成することができる。
【００５６】
ハブ５１０は、例えば、メモリコントローラー６１０からＳＭＢＵＳを通じてモード設定信号を受信し、制御信号、例えば、ＭＳＳとＭＳＳ２を図３または図５〜図７に示された任意のクロック選択回路のようなクロック選択回路５１２に出力する設定レジスタ５０８を含むことができる。クロック選択回路５１２は一定の周期クロック、例えば、ＲＣＬＫ、ＤＣＬＫを位相固定ループから入力を受けて、ＥＣＬＫ２のような非周期クロックの入力を受けて、設定レジスタ５０８から出力された制御信号ＭＳＳ１、ＭＳＳ２に応答して一つ以上のクロックを選択することができる。クロック選択回路５１２は、また、選択されたクロックをＨＩＣＬＫ１、ＨＩＣＬＫ２としてメモリインターフェース５１４及び/または複数個のメモリ装置５２０、例えば、デューアルデータレイトＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）に出力することができる。
【００５７】
一実施形態として、正常動作の際、クロックＲＣＫＬがメモリインターフェースレジスタ５１４にＨＩＣＬＫ１として供給されることができる。また、クロックＤＣＬＫが複数個のメモリ装置５２０にＨＩＬＣＫ２として供給されることができる。他の実施形態として、テスト動作の際ＥＣＬＫ２クロックがメモリインターフェースレジスタにＨＩＣＬＫ１として供給され、複数個のメモリ装置５２０にＨＩＣＬＫ２として供給されることもできる。
【００５８】
メモリインターフェースレジスタ５１４はメモリ情報を選択されたクロックＨＩＣＬＫ１に同期して複数個のメモリ装置５２０に出力することができる。メモリ情報は複数個のメモリ装置５２０から送受信されるデータ、コマンド情報及び/またはアドレス情報を含むことができる。メモリ装置５２０はメモリ情報をＨＩＣＬＫ２に同期して受信し、供給されたメモリ情報に応答して動作することができる。
【００５９】
図１０はクロック選択回路、例えば、図９のクロック選択回路５１２の一実施形態を示す。
【００６０】
図１０に示されたように、クロック選択回路５１２は図９の位相固定ループ５０６のようは位相固定ループ、図９のメモリインターフェースレジスタ５１４及び図８または図９の複数個のメモリ装置５２０とインターフェースすることができる。
【００６１】
図１０に示されたように、制御信号ＭＳＳＩとＭＳＳ２は外部、例えば、図９の設定レジスタ５０８のような設定レジスタから供給されることができる。
【００６２】
クロック選択回路５１２は制御信号ＭＩＳＳ１、ＭＩＳＳ２にそれぞれ応答して二つのスイッチ１００２、１００４をさらに含むことができる。
【００６３】
表２は図１０のクロック選択回路５１２の動作の一例を示す。
【００６４】
一番目の場合は、正常動作の場合として、メモリインターフェースレジスタ１４と複数個のメモリ装置５２０が周期クロックに応答して動作する場合である。
【００６５】
二番目の場合は、メモリインターフェースレジスタ５１４が周期クロックに応答して動作し、複数個のメモリ装置５２０が非周期クロックに応答して動作する場合である。複数個のメモリ装置５２０に対する入力信号のセットアップ時間とホールド時間は非周期クロックの供給によって調節されることができる。
【００６６】
三番目の場合、メモリインターフェースレジスタ５１４が非周期クロックに応答して動作し、複数個のメモリ装置５２０は周期クロックに応答して動作する。二番目の場合のように、セットアップ時間とホールド時間は非周期クロックをメモリインターフェースレジスタ５１４に供給することにより制御されることができる。四番目の場合、同様にセットアップ時間とホールド時間が制御されることができるように非周囲クロックがメモリインターフェースレジスタ５１４と複数個のメモリ装置５２０に供給される。
【００６７】
【表２】
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【００６８】
図１１は図９のクロック選択回路５１２のようなクロック選択回路６１２の他の実施形態を示す。図１１のクロック選択回路６１２は第２非周期クロックＥＣＬＫ３がＭＳＳ１に応答してクロック選択回路６１２に入力され、非周期クロックＥＬＣＫ２とＥＬＣＫ３がＭＳＳ１とＭＳＳ２にそれぞれ応答してメモリインターフェースレジスタＳ１４と複数個のメモリ装置５２０に入力されることができる点で、図１０のクロック選択回路５１２とは相違する。
図１２は図９のクロック選択回路５１２のようなクロック選択回路７１２の更に他の実施形態を示す。図１２の実施形態において、Ｒ−ディレイ１がスイッチ１００２とメモリインターフェースレジスタ５１４との間に提供され、Ｄ−ディレイ２がスイッチ１００４と複数個のメモリ装置５２０との間に提供される。Ｒ−ディレイ１とＤ−ディレイ２によって提供される遅延時間は一つまたはそれ以上の制御信号を用いて調節されることができる。
【００６９】
上述のように、本発明の好適な実施の形態によれば、このような非周期クロックオプションを有するメモリモジュールは使用者と開発者の立場でメモリとメモリモジュールの不良分析を含む多様な動作を具現することができる。即ち、メモリとメモリモジュールの応用領域が広くなる効果がある。  
また、テストモードで位相ロッキング時間の間に待機する必要がないのでメモリモジュールのテスト時間を短縮させテスト効率を向上させることができる。
【００７０】
添付図面を参照して本発明の好適な一実施形態を説明したが、本発明の好適な実施形態のそれぞれの多様な特徴は他の実施形態の任意の特徴及び方法と組み合わせることができる。
【００７１】
特定個数の回路と信号を参照して本発明の実施形態を説明したが、任意の個数の回路や信号を使用することができる。
【００７２】
以上、本発明の実施形態によって詳細に説明したが、本発明はこれらに限定されず、当業者であれば、本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。また、上述した技術内容に含まれる全ての用語は制限的な意味ではなく例示的な意味で解釈されるべきである。
【図面の簡単な説明】
【００７３】
【図１】従来技術のメモリモジュールを示す図面である。
【図２】本発明の好適な一実施形態によるメモリモジュールを示す図面である。
【図３】本発明の好適な一実施形態によるメモリ装置を示す図面である。
【図４】本発明の好適な他の一実施形態によるメモリモジュールを示す図面である。
【図５】本発明の好適な更に他の一実施形態によるメモリモジュールを示す図面である。
【図６】本発明の好適な更に他の一実施形態によるメモリモジュールを示す図面である。
【図７】本発明の好適な更に他の一実施形態によるメモリモジュールを示す図面である。
【図８】本発明の好適な一実施形態によるメモリシステムを示す図面である。
【図９】本発明の好適な一実施形態による図８のハブを示す図面である。
【図１０】本発明の好適な一実施形態によるクロック選択回路を示す図面である。
【図１１】本発明の好適な他の一実施形態によるクロック選択回路を示す図面である。
【図１２】本発明の好適な更に他の一実施形態によるクロック選択回路を示す図面である。
【符号の説明】
【００７４】
１０  サウスバウンドパケット
１４  ノースバウンドパケット
２０、５０、６０、７０  メモリモジュール
１００  メモリシステム
５０２  受信機
５０４  送信機
５０６  位相固定ループ
５０８  設定レジスタ
５１０  ハブ
５１２、６１２、７１２  クロック選択回路
５１４  メモリインターフェースレジスタ
５２０  メモリ装置
６００  メモリコントローラー
１００２  Ｒ−ディレイ
１００４  Ｄ−ディレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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