(57)【要約】      （修正有）【課題】半導体デバイスパッケージの小型化に寄与する電極構造を提供する。【解決手段】半導体デバイス１００は、第一および反対側の第二主表面ならびに主表面に導電的に結合している側面を有する半導体基板と、第一主表面近傍の半導体基板にあり回路接触端子１０４ａを備えた回路領域と、第一主表面上の回路接触端子１０４ａから半導体基板の側面の上へ伸び、半導体基板の側面上に、露出された接触領域１０８ａ〜１０８ｃを設ける金属領域１０６ａ〜１０６ｃと、金属領域１０６と半導体基板との間に配置された絶縁層１１０とを備えており、絶縁層は回路接触端子１０４ａを金属領域１０６に電気的に接続するための開口部を備えている。【選択図】図１Ａ
2006261643.tif 000002
【特許請求の範囲】
【請求項１】
第１主表面（１０２ａ）およびその反対側の第２主表面（１０２ｂ）ならびに該第１および第２主表面に接続している側面（１０２ｃ〜１０２ｆ）、を有する半導体基板（１０２）と、
上記第１主表面（１０２ａ）に隣接し、回路接触端子（１０４ａ）を備えた、上記半導体基板（１０２）の回路領域（１０４）と、
上記半導体基板（１０２）の該側面に露出された接触領域（１０８；１０８ａ〜１０８ｂ；１０８ａ〜１０８ｃ；１０８ａ〜１０８ｄ）を設けるために、上記第１主表面（１０２ａ）の上記回路接触端子（１０４ａ）から上記半導体基板（１０２）の側面に伸びている、金属領域（１０６；１０６ａ〜１０６ｂ；１０６ａ〜１０６ｃ；１０６ａ〜１０６ｄ）と、
上記金属領域（１０６）と上記半導体基板（１０２）との間に配置され、上記回路接触端子（１０４ａ）を上記金属領域（１０６）に電気的に接続するための開口部を有している、絶縁層（１１０）と、
を備えていることを特徴とする半導体デバイス（１００）。
【請求項２】
上記絶縁層（１１０）が上記半導体基板（１０２）の上記第１主表面（１０２ａ）から上記半導体基板（１０２）の上記側面（１０２ａ〜１０２ｄ）のうちの１つに好ましくはつながって伸びていることを特徴とする、請求項１に記載の半導体デバイス。
【請求項３】
上記金属領域（１０６）が、上記半導体基板（１０２）の２つまたは３つの互いに隣接した側面に伸びていることを特徴とする、請求項１または２に記載の半導体デバイス。
【請求項４】
上記金属領域（１０６）が、上記半導体基板（１０２）の上記反対側の第２主表面（１０２ｂ）に伸びていることを特徴とする、請求項１から３のいずれか１項に記載の半導体デバイス。
【請求項５】
上記半導体デバイス（１００）がダイシングされた半導体デバイスであることを特徴とする、請求項１から４のいずれか１項に記載の半導体デバイス。
【請求項６】
上記金属領域（１０６）全体が露出されていることを特徴とする、請求項１から５のいずれか１項に記載の半導体デバイス。
【請求項７】
上記金属領域（１０６）が上記半導体基板（１０２）の上記第１主表面（１０２ａ）上にパッシベーション層を備えており、上記金属領域（１０６）が上記半導体基板（１０２）の上記側面に、露出された接触領域（１０８）を設けていることを特徴とする、請求項１から６のいずれか１項に記載の半導体デバイス。
【請求項８】
上記半導体基板（１０２）の前記回路領域（１０４）が複数の回路接触端子（１０４ａ；１０４ａ〜１０４ｂ；１０４ａ〜１０４ｃ；１０４ａ〜１０４ｄ）を含んでいることを特徴とする、請求項１から７のいずれか１項に記載の半導体デバイス。
【請求項９】
上記第１主表面（１０２ａ）の上記複数の回路接触端子から上記半導体基板（１０２）の１つまたは複数の側面に伸びる複数の金属領域（１０６；１０６ａ〜１０６ｂ；１０６ａ〜１０６ｃ；１０６ａ〜１０６ｄ）を含むことを特徴とする、請求項８に記載の半導体デバイス。
【請求項１０】
上記回路領域（１０４）が１つの単一半導体能動素子および／または１つの単一半導体受動素子（active and/or passive single semiconductor element）を備えていることを特徴とする、請求項１から９のいずれか１項に記載の半導体デバイス。
【請求項１１】
上記半導体基板（１０２）の上記回路領域（１０４）が１つの単一半導体素子（single semiconductor element）、または、複数の半導体素子を有する集積回路アセンブリを備えていることを特徴とする、請求項１から１０のいずれか１項に記載の半導体デバイス。
【請求項１２】
前記絶縁層（１１０）がプラズマ酸化物および／またはプラズマ窒化物および／またはイミドを含む物質の少なくとも１つを含んでいることを特徴とする、請求項１から１１のいずれか１項に記載の半導体デバイス。
【請求項１３】
上記絶縁層（１１０）の厚さが１μｍ〜１０μｍであることを特徴とする、請求項１から１２のいずれか１項に記載の半導体デバイス。
【請求項１４】
前記金属領域（１０６）が銅、アルミニウム、金、銀、スズ、チタン、および／またはタングステンを含んでいることを特徴とする、請求項１から１３のいずれか１項に記載の半導体デバイス。
【請求項１５】
上記金属領域が１μｍ〜５０μｍの厚さを備えていることを特徴とする、請求項１から１４のいずれか１項に記載の半導体デバイス。
【請求項１６】
半導体デバイス（１００）と、
導体パッド（２０２；２０２ａ〜２０２ｃ）を有する回路基板（２００）とを備えた半導体回路アセンブリであって、
上記半導体デバイス（１００）が、第一および反対側の第二主表面（１０２ａ、１０２ｂ）ならびに上記主表面に導電的に結合している側面（１０２ｃ〜１０２ｆ）を有する半導体基板（１０２）と、上記第一主表面（１０２ａ）近傍の上記半導体基板（１０２）にあり少なくとも１つの回路接触端子（１０４ａ）を備えた回路領域（１０４）と、上記第一主表面（１０２ａ）上の上記回路接触端子（１０４ａ）から上記半導体基板（１０２）の側面の上へ伸び、上記半導体基板（１０２）の該側面上に、露出された接触領域（１０８）を設ける金属領域（１０６）と、上記金属領域（１０６）と上記半導体基板（１０２）との間に配置された絶縁層（１１０）とを備えており、
上記絶縁層（１１０）が上記回路接触端子（１０４ａ）を上記金属領域（１０６）に電気的に接続するための開口部を備えており、かつ、
上記半導体デバイスの上記側面の上記露出された金属領域（１０８）が、電気的接続手段（２０６）および好ましくははんだ（２０４）によって、上記回路基板（２００）の上記導体パッド（２０２；２０２ａ〜２０２ｃ）に接続されていることを特徴とする、
半導体回路アセンブリ。
【請求項１７】
上記半導体デバイス（１００）が上記半導体基板（１０２）の上記第１主表面（１０２ａ）とともに上記回路基板（２００）の上にあることを特徴とする、請求項１６に記載の半導体回路アセンブリ。
【請求項１８】
半導体デバイスの側面に配置された露出された金属領域を有する該半導体デバイスの製造方法であって、
主表面を有する半導体ウエハーを設ける工程であって、該半導体ウエハーには、複数の回路領域が主表面に隣接して配置されており、１つの回路領域が１つの回路接触端子を含んでいる工程と、
上記回路領域近傍の上記半導体ウエハーの上記主表面にトレンチを形成する工程と、
上記回路領域および上記トレンチの少なくとも一部に絶縁層を形成し、上記回路接触端子は露出されたままになっている工程と、
金属領域が上記回路接触端子に接続されており、該金属領域が上記回路領域の上記回路接触端子から近接した上記トレンチの中へ少なくとも部分的に伸びるように、上記絶縁層および上記回路接触端子上に上記金属領域を形成する工程と、
上記半導体デバイスの上記側面のうちの１つに配置された上記露出された金属領域を有する複数のダイシングされた半導体デバイスを得るために、上記半導体ウエハーをダイシングする工程と
を含むことを特徴とする、半導体デバイスの製造方法。
【請求項１９】
保護層（１１２）を、上記隣接したトレンチ（３０２）の中へ伸びる少なくとも上記金属領域の部分上に形成する工程をさらに含む、請求項１８に記載のデバイス。
【請求項２０】
上記半導体デバイスを外部と接触させるために該半導体デバイスの露出された金属接続部を設けることを特徴とする、請求項１８または１９に記載の方法。
【請求項２１】
上記半導体ウエハーを薄く研削するサブ工程と、
上記半導体ウエハーの上記第１主表面に膜を形成するサブ工程とをさらに含むことを特徴とする、請求項１８〜２０のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は半導体デバイスおよびその製造方法に関するものであり、具体的にはパッケージ内の半導体デバイスの所要面積を縮小すること（area-saving accommodation）、および、例えばはんだによって、所要面積を極度に縮小して（area-saving way）回路基板上に堆積されるきわめて小さい面積を有する半導体デバイスに関するものであり、本発明は具体的には、例えばダイオード、トランジスタ、スイッチ、およびフィルタのような個別素子のための新規の標準化モデルに用いられるが、より複雑な集積回路アセンブリにも用いられる。
【０００２】
現在単一半導体素子（single semiconductor element）または単一半導体デバイス （single semiconductor device）に使用されているパッケージの型式には、大きく分けて配線されたパッケージ型式（wired package types）とはんだバンプを有するパッケージ型式との２つがある。上述した半導体デバイス用のパッケージ型式の１つめのグループによって、個々の半導体デバイスは現在主にいわゆるＳＭＤパッケージ（ＳＭＤ＝表面実装型デバイス）で製造され、提供されている。このパッケージ型式によって、半導体チップは金属サポート（リード）またはリードフレームに適用、または実装され、いわゆるボンドワイヤ（結合ワイヤ）によって半導体チップの導体パッド（半導体接触）を金属サポートまたはリードフレームに接続させる。したがって、アプリケーション内のサポートまたはリードフレームは、導電および／または導熱するような方法ではんだによって回路基板上の対応する導電トレースに接続されている。半導体チップの裏面接触点（backside contact）はここでは、リードフレームとの電気接触および／または熱的接触を形成し得る。半導体チップとリードフレームとを接続させた後、上記システムはポッティングされ、そのためシーリング部（sealing mass）（金型）によって密閉される。ここでは金属サポートは全て、結果として得られるパッケージの１つの面にある（例えばＴＳＬＰ型）か、または、パッケージもしくはシーリング部（sealing mass）から平らにまたは屈曲してラテラルに引き出される（例えばＴＳＦＰ型およびＳＯＴ型）。
【０００３】
半導体デバイス用のパッケージ型式の２つめのグループは、いわゆるＷＬＰデバイスパッケージ（ＷＬＰ＝ウエハーレベルパッケージ）またはＣＳＰデバイスパッケージ（ＣＳＰ＝チップサイズパッケージ）である。この２つめのパッケージ型式のグループでは、金属のはんだバンプがパッドまたは半導体チップの接触点の上に堆積され、それに続いて半導体パッシベーション、すなわち絶縁材または保護材が設けられる。ＷＬＰまたはＣＳＰパッケージを有するこの種の半導体デバイスは、その後、はんだバンプがアプリケーション内で半導体デバイスから回路基板の導電トレースまで電気接触できるように、フリップチップ工程によって導体パッドの導電トレースまたはアプリケーションボードの導電トレースに接続される。
【０００４】
これらの半導体デバイス用のＷＬＰおよびＣＳＰパッケージ型式に関して、例えば、以下のインターネットのリンクに掲載されたシェルケースウエハーレベルパッケージによるシェルＢＧＡ型式の製造工程の流れを参照のこと。
（http://www.xintec.com.tw/product/ShellBGA_Process_Flow_New_%200422’04.pdf）
【０００５】
上述した「シェルケース」の製造工程については、図示されたＢＧＡ（ＢＧＡ＝ボールグリッドアレイ）構造を有するＷＬＰパッケージ型式の製造方法では半導体チップの導体パッドと半導体デバイスの上面のはんだバンプとの間が金属接続され、このような関連線の再配線が可能になることに留意されたい。
【０００６】
上述したＷＬＰおよびＣＳＰパッケージ型式用のはんだバンプに関しては、製造およびアプリケーションボード上への実装工程の必要により、それらのサイズと互いの距離とは最低限であり、その結果として得られる半導体チップ、すなわちＷＬＰまたはＣＳＰパッケージ内に収容された半導体チップは、例えばダイオードまたはトランジスタの活性領域のような半導体デバイスの活性領域よりもかなり大きくなってしまうに違いないということに留意されたい。
【０００７】
従来のパッケージ型式の重要な問題は、パッケージ内に収容された半導体デバイスの、結果として得られる全体のサイズが半導体チップの活性領域よりもかなり大きくなってしまうことであり、このことは、全デバイス領域のかなりの割合を占める接触域の最低限の距離によって導体パッドと未使用域との間に隙間が残されている小信号トランジスタおよびダイオードにおいて特に明白となるということは上記の記述から明らかである。高周波ダイオードまたは高周波トランジスタ、およびその半導体チップは、例えば、長さと幅がほぼ０．２〜０．４ｍｍ程度であり、高さが約０．１ｍｍである。これらの半導体チップが上述した配線されたパッケージ（wired package）に収容されると、現在入手可能な最小のパッケージ型式は、各辺長がほぼ半ミリメータ（０．５ｍｍ）程度の寸法となる。
【０００８】
ほぼ上述した程度の寸法を得るためには、結果として得られる高さが必要とされるボンドワイヤおよびシーリング部（sealing mass）を含めて半ミリメータ以下となるように、従来の半導体チップの高さは具体的には０．１ｍｍまで減少される。それに加えて、ＣＳＰおよびＷＬＰパッケージ型式で使用されるはんだバンプの直径は、単一半導体デバイス（single semiconductor device）用の比較的大きなチップの寸法が必要であるため、０．４ｍｍ程度であるということに留意されたい。
【０００９】
従来の技術によって公知の半導体デバイス用のパッケージ・デザインまたはパッケージ型式に関しては、問題は、このようなパッケージ型式には１つの半導体の活性領域に必要な寸法よりもかなり大きな領域が必要であることである。さらに、上述した半導体用の標準化モデルの高さは、パッケージ内に収容されるために比較的高く、これは特に複数の半導体からなるモジュールにおいては限界寸法である。それに加えて、半導体チップのアセンブリ（すなわち単一半導体チップ（single semiconductor chip）をパッケージ内に収容すること）は材料費によって決定される部分が多く、１つの半導体製品を製造する際にもっとも費用のかかる部分になることが多いということに留意されたい。
【００１０】
半導体デバイスのアセンブリ費用に関しては、また、現在、例えば６インチの半導体ウエハーでは、該半導体ウエハー上に約１００，０００〜２００，０００の単一素子（single element）があり、そのため、半導体デバイスを製造する工程中の１つのチップの工程において、上述したパッケージ型式のうちの１つにダイシングされた半導体チップを収容することはきわめて複雑であり、それゆえ高価になってしまうという問題にも留意されたい。
【００１１】
また、上述したＷＬＰおよびＣＳＰパッケージ型式に関しては金属のはんだバンプで動作するのだが、それらは温度サイクルに関する品質欠陥を示しており、一般に熱伝導率がきわめて低いということにも留意されたい。このようなはんだバンプでは限られた熱的接触しか提供できず、このようなパッケージ型式を有する半導体デバイスの、特に温度サイクル抵抗（temperature cycle resistance）に関する問題は避けられないことが多い。
【００１２】
これは、半導体デバイスと回路基板との間の温度差がはんだ接続部を介して相殺されるだけであり得るように、ＣＳＰまたはＷＬＰ半導体デバイスが金属のバンプを介して回路基板に接続されたことに起因するものである。しかしながら、上記はんだバンプは熱伝導率が比較的低いため、エネルギーの損失により熱によって加熱された半導体を作動させると、このことは結果として回路基板と半導体デバイスとの間に、温度差をもたらすことになってしまい、それは金属のはんだバンプを介して比較的不十分な方法によって相殺されることが多い。また、このことは上述した温度サイクルを有するＷＬＰまたはＣＳＰ半導体デバイスに関して品質欠陥が生じ得るように、結果として回路基板と半導体デバイスとの間に機械的張力をもたらすことになり得る。
【００１３】
従来の技術によって公知のバンプを有するＴＳＬＰパッケージ型式およびフリップチップパッケージ型式に関しては、現在は半導体デバイス用の最小モデルであるのだが、このようなパッケージ型式では応用回路の導電トレースとの接触（はんだ付け）がパッケージおよび半導体デバイスによって覆われているため、このような半導体デバイスをアプリケーション内に形成した後、このような半導体デバイスの電機接触はもはや応用回路にはんだ付けされた後の光学検査に従ったものではあり得ないということに留意されたい。
【００１４】
本発明の目的は、この従来の技術から脱却し、寸法を低減された半導体デバイスを提供するための改善された概念を提供することであり、それに加えて、標準化された半導体デバイスを提供するための生産原価は著しく低減され得る。
【００１５】
この目的は、請求項１に記載の半導体デバイス、請求項１６に記載の半導体回路アセンブリ、および請求項１８に記載の半導体デバイスを製造する方法によって達成される。
【００１６】
本発明は、一方では、きわめて小さな半導体デバイス用の好適な標準化モデルと、寸法をかなり低減された半導体デバイスをもたらすための対応する有利な製造法とは、該半導体デバイスにおいて１つまたは複数の金属領域を誘導し半導体チップの活性主表面（active main surface）、すなわち活性前面（active front side）上の半導体チップの導体パッドまたはそこに配置された半導体チップの活性裏面（active back side）から、該半導体チップの１つまたは複数の面の上までを形成すること、およびそこで応用回路、すなわち例えば回路基板に、主に電気的におよび／または熱的に接触させることによって達成され得るという発見に基づくものである。
【００１７】
本発明では、このことは、側面へ誘導されたこの金属領域は半導体チップの側面上に露出されており、したがって半導体デバイスのそれと外部との電気接触および／または熱的接触のための接触領域を形成し得、上記半導体チップの半導体材料上のこれらの金属領域は絶縁層部分、すなわち１つの絶縁層または複数の絶縁層の積層によってのみ上記半導体チップのこの半導体材料から電気的に分離されるという事実によって達成される。
【００１８】
半導体デバイスを製造するための発明概念によると、独創的な単一半導体デバイス（single semiconductor device）を得るための異なる製造工程は、比較的複雑でない製造工程を有するウエハーレベルでほぼ完全に実行され得、該ウエハーレベルでは、上記単一半導体チップ（single semiconductor chip）が最後にダイシングされた後には半導体チップの側面に露出された接触領域を有する完全な単一半導体デバイス（single semiconductor device）がすでに得られ得る。
【００１９】
半導体デバイスを製造するための上記発明概念および上記独創的な製造法によって得られる単一半導体デバイス（single semiconductor device）は、従来技術由来の公知のパッケージに収容された半導体チップに対して多くの利点を備えている。
【００２０】
本発明の利点は、例えば、導体パッドおよび未使用域のような不活性領域がチップ面積のかなりの割合を占めることが多い単一半導体デバイス（single semiconductor device）において、具体的には高周波単一半導体デバイス（high-frequency single semiconductor device）においてきわめて明白である。したがって、高周波ダイオードまたは高周波トランジスタのような例は、従来技術をしのぐ本発明の利点を説明するための好適なきっかけである。
【００２１】
現在、長さと幅がほぼ０．２〜０．４ｍｍ程度であり、高さが約０．１ｍｍである半導体チップは、従来の半導体ウエハープロセスおよび半導体ダイシング工程によって製造されている。
【００２２】
従来技術に関して上述された半導体チップ用の現在のパッケージ型式によると、最小の寸法を有する現在入手可能なパッケージの各面の寸法（長さ、幅、および高さ）が少なくとも半ミリメータ程度であるように、配線されたパッケージ（wired package）に結果として得られた完全な半導体デバイスを付加する必要がある。
【００２３】
従来技術の配線されたパッケージ（wired package）と比較すると、上記発明概念は、異なる半導体ウエハープロセス工程によって得られた半導体チップを、本発明による最終的な素子の厚さよりも大幅に薄く研削する必要がないため、おおむね結果として得られるパッケージと素子との上記高さを示しているという事実を特徴としている。
【００２４】
例えば、０，４ｍｍの半導体デバイスの高さが必要とされる場合、本発明による半導体スライス（ウエハー）は、リードフレーム、ボンドワイヤ、およびシーリング部（sealing mass）用の十分な余白部分を設けるために、従来技術による配線されたパッケージ（wired package）の場合のように約０，１ｍｍ以下まで薄くされる必要がない。特に、このように半導体ウエハーを従来技術に必要とされた約０，１ｍｍ以下の厚さまで薄くすることおよび上記半導体ウエハーのさらなる処理は、本発明によりウエハープロセスおよびウエハー処理全体がきわめて簡略化できるように０，３〜０，４ｍｍ程度に加工される厚さを有する半導体ウエハーにかかる可能性のある技術料よりも大幅に高い技術料を必要とすることに留意されたい。
【００２５】
他方では、上記発明概念によると、現在の従来技術による配線されたパッケージ（wired package）では実現できない高さを、結果として得られる半導体デバイスに提供することが可能である。したがって、上記発明概念によって達成され得る０，１ｍｍ程度の高さは、多数の応用例の中から１つだけ例をあげるならば例えば携帯電話のような携帯消費者製品用の回路モジュールにおいてきわめて有利であることが判明するということに特に留意されたい。
【００２６】
上記独創的な半導体デバイスおよびその製造法の他の利点は、従来技術から公知の半導体デバイスに比べて削減されたデバイス領域である。例えばＣＳＰおよびＷＬＰパッケージ型式のような従来技術による配線されたパッケージ（wired package）型式およびはんだバンプを有するパッケージ型式において、半導体デバイスの最終モデル、特に単一半導体および高周波単一半導体（high-frequency single semiconductor）用のものは、従来技術に示されたパッケージ型式に収容されるため、半導体チップ上の半導体回路の活性領域よりも大幅に大きい。特にこの種の半導体素子では、本発明の半導体デバイスは、半導体チップを有し結果として得られる半導体デバイスが、該半導体チップ上に配置される半導体回路の活性領域よりも大幅に大きく設計される必要がないという事実を特徴としている。上記結果として得られる半導体デバイスのこの寸法の削減は、特に携帯消費者製品用の素子にはきわめて有利である。
【００２７】
それに加えて、上記発明概念による半導体デバイスおよびその製造のために、半導体デバイスとアプリケーション（回路基板）との間の熱的接触が改善され、したがって結果として得られる回路アセンブリまたは回路モジュールの信頼性が改善され得る。
【００２８】
その一方上記発明概念は、従来技術によるパッケージ型式では使用されていなかった側面を、上記独創的な半導体デバイスは熱的接触および／または電気接触のために使用し得るという利点を提供する。さらに、基本的な上記独創的な半導体デバイスの接触域であっても熱サイクルテストおよび／または電気循環試験（electrical cycling teat）に関してより信頼性が高いことは明らかであろう。
【００２９】
上記独創的な半導体デバイスおよびその製造法の他の利点は、該独創的な半導体デバイスでは、側面に外部との接触域が配置された半導体デバイスが、はんだ付けによって半導体デバイスの側面を「ウィックアップ(wick up)」できるように、例えば回路基板のような用意されたはんだ付け位置に配置され得ることである。したがって、本発明によると、電気接触および／または熱的接触が独創的な半導体デバイスの側面で見られるため、アプリケーション内に形成された後の接触位置を調べるための最終的な光学検査に従い得る。
【００３０】
新規の半導体デバイスを製造するための上記独創的な発明概念の他の重要な利点は、この製造法がウエハーレベルでいわゆるフルウエハープロセスとして実施され得る、すなわち基本的に上記独創的な半導体デバイスが半導体ウエハープロセス中に完全に実現され得る、すなわち従来技術の場合のようにそれをパッケージに収容するためのシングルチッププロセッサが必要ないということである。現在、１つの半導体ウエハー（例えば６インチの半導体ウエハー）当たり多くの、例えば１００，０００〜２００，０００の半導体チップを仮定した場合、本発明によると半導体ウエハーをダイシングした後にはすでにほぼ完全な単一半導体デバイス（single semiconductor device）が存しているため、上記独創的な半導体デバイスの製造がきわめて広範に簡易化されることは明らかである。
【００３１】
本発明の好ましい実施形態は、以下付属図面を参照し説明される。
【００３２】
図１A〜１Bは、本発明の第１実施形態による独創的なＣＳＰ半導体デバイス（単一トランジスタ）の設計の一例を示している。
【００３３】
図２は、導体パッドを有する回路基板から製造された半導体回路アセンブリと、該回路基板と電気的および／または熱的に結合された本発明による半導体デバイスを示している。
【００３４】
図３A〜３Eは、２つの外側導体パッド（external contact pad）を有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【００３５】
図４A〜４Bは、３つの外側導体パッドを有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【００３６】
図５A〜５Bは、４つの外側導体パッドを有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【００３７】
図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【００３８】
図７A〜７Eは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の任意の付加的な方法の工程を示している。
【００３９】
次に、図１A〜１Bを参照して、単一バイポーラトランジスタ用の独創的なＣＳＰ半導体デバイス１００（ＣＳＰ＝チップサイズパッケージ）の好ましい実施形態の例を説明する。図１Aには独創的なＣＳＰ半導体デバイス１００の全面的な立体図が示され、図１Bには配置説明のため四分円のうちの１つが開かれている上記独創的なＣＳＰ半導体デバイス１００の部分的な立体図が示されている。本発明に関しては、上記発明概念が、外部との、好ましくは回路基板との接触のために基本的にはいくつの導体パッドを有していてもほぼ全ての半導体チップアセンブリに適用され得ることを明らかにすることが可能であるが、上記独創的な概念を説明するために、以下に上記独創的な半導体デバイスおよびその製造について、３つの外部端子板を有する単一バイポーラトランジスタを使用してあくまでも例として説明する。
【００４０】
図１A〜１Bに図示されているように、上記独創的なＣＳＰ半導体デバイス１００は、第１主表面１０２ａ、第２主表面１０２ｂ、および、該２つの主表面１０２ａ、１０２ｂにそれぞれ接続している４つの側面１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆを有する半導体チップ１０２を備えている。単一バイポーラトランジスタを有する本実施形態では、活性回路領域（active circuit region）１０４は第１主表面１０２ａ近傍の半導体基板１０２に配置されている。図１A〜１Bに図示されているように、上記単一バイポーラトランジスタを有する活性回路領域（active circuit region）１０４は、コレクタ端子、エミッタ端子、およびベース端子として３つの回路接触端子１０４ａ、１０４ｂ、および１０４ｃを備えている。図１A〜１Bに図示されたＣＳＰ半導体デバイス１００は、さらに３つの金属領域１０６ａ、１０６ｂ、および１０６ｃを備えており、第１金属領域１０６ａは第１回路接触端子１０４ａ（コレクタ端子）に、第２金属領域１０６ｂは第２回路接触端子１０４ｂ（エミッタ端子）に、そして第三金属領域１０６ｃは第三回路接触端子１０４ｃ（ベース端子）に結合されている。
【００４１】
図１A〜１Bに図示されているように、第１金属領域１０６ａは第１回路接触端子１０４ａから、すなわち半導体チップ１０２の第１主表面１０２ａ上のコレクタ端子から該半導体チップ１０２の第１側面１０２ｃの上へ伸びており、第２金属領域１０６ｂは半導体基板１０２の第１主表面１０２ａ上の第２回路接触端子１０４ｂ（エミッタ端子）から該半導体基板１０２の側面１０２ｄおよび１０２ｆの上へ伸びている。第三金属領域１０６ｃは半導体基板１０２の第１主表面１０２ａ上の第三回路接触端子１０４ｃ（ベース端子）から該半導体基板１０２の側面１０２ｄおよび１０２ｅの上へ伸びている。このように、半導体基板１０２の側面１０２ｃ〜１０２ｆ近傍のこれらの金属領域１０６ａ〜１０６ｃは、本発明によるＣＳＰ半導体デバイスの第１、第２、および第３の露出された接触領域１０８ａ、１０８ｂ、１０８ｃを形成している。
【００４２】
また、図１A〜１Bに図示されているように、絶縁層１１０は少なくとも金属領域１０６ａ、１０６ｂ、１０６ｃと半導体基板１０２との間に配置され、絶縁層１１０は、第１回路接触端子１０４ａを金属領域１０６ａに、第２回路接触端子１０４ｂを第２金属領域１０６ｂに、かつ第三回路接触端子１０４ｃを第三金属領域１０６ｃにそれぞれ電気で接続させるための少なくとも１つの直通開口部（through opening）を備えている。図１A〜１Bに例として図示されているように、絶縁層１１０は例えば半導体デバイス１００の第１主表面１０２ａおよび側面１０２ｃ〜１０２ｆをほぼ完全に覆っている。状況に応じて、例えば半導体デバイス１００の第１主表面１０２ａ上の絶縁層１１０上に配置され、図１A〜１Bに図示されているように金属領域１０６ａ〜１０６ｃを同一平面で打ち切る他の絶縁層または保護層１１２が設けられ得る。
【００４３】
さらに図１A〜１Bに図示されているように、任意の絶縁層１１０は半導体デバイス１００の第２主表面１０２ｂに適用され得、図１A〜１Bには例として点線で示されている。任意の絶縁層１１０は、第２主表面１０２ｂが少なくとも部分的に、好ましくは完全に覆われ得るように、好ましくは半導体基板１０２の第２主表面１０２ｂ上の露出された半導体領域を覆うように配置される。したがってこの状況によっては適用される絶縁層１１０は、周囲条件の影響からの保護として半導体デバイス１００の裏面パッシベーションを形成し得る。
【００４４】
なお、図１A〜１Bに図示された、独創的なＣＳＰ半導体デバイスの単一バイポーラトランジスタ用の設定に関しては、以下にきわめて詳細に説明するようにＣＳＰ素子のための上記発明概念はまた、基本的にはいくつの回路接触端子を有していても他のいかなる半導体素子にも適用され得るということに留意されたい。
【００４５】
図１A〜１Bに図示された上記独創的なＣＳＰ半導体デバイスに示されているように、
金属領域１０６ａ〜１０６ｃは、半導体基板１０２の第１主表面１０２ａから２つの側面１０２ｄおよび１０２ｆならびに１０２ｄおよび１０２ｅのほぼ全体の上を半導体基板１０２の第２主表面１０２ｂへと伸びている。しかしながら、本発明に関しては、金属領域１０６ａ、１０６ｂ、および１０６ｃはまた各側面１０２ｃ〜１０２ｆの一部のみの上を第２主表面１０２ｂへ伸びることもあり得、半導体チップ基板１０２の側面１０２ｃ〜１０２ｆ上の金属領域１０６ａ〜１０６ｃの第２主表面１０２ｂへの距離ｄは調整可能であるということは明らかである。さらに、金属領域１０６ａ、１０６ｂ、および１０６ｃを、それらが半導体チップ基板１０２の１つの側面または近傍のいくつかの側面１０２ｃ〜１０２ｆの上へのみ伸びるように具体化することもできる。さらに、金属領域１０６ａ、１０６ｂ、および／または１０６ｃは上記半導体基板の第２主表面１０２ｂ上へ伸びることもあり得、このような場合、（例えば誘電性の）絶縁層１１０は常に上記金属領域と半導体基板１０２の半導体材料との間に配置される。
【００４６】
上述された金属領域１０６ａ〜１０６ｃの異なる設計は、各金属領域１０６ａ〜１０６ｃが例えば異なる形状を備え得るように、それぞれ金属領域１０６ａ〜１０６ｃのうちの１つ、いくつか、または全てに言及しており、複数の金属領域が使用される場合には、それらは半導体チップ基板１０２の少なくとも１つの側面の上へ伸びそこに露出された接触領域を設けるということに留意せねばならない。
【００４７】
特定用途向けの設計に関して、個々の（single）金属領域１０６ａ〜１０６ｃは、上述した可能な設計のいかなる組み合わせでも取ることができる。
【００４８】
図１A〜１Bに図示された上記独創的なＣＳＰ半導体デバイスを参照すると、絶縁層１１０が引き続き半導体チップ基板１０２の第１主表面１０２ａから半導体チップ基板１０２の側面１０２ｃ〜１０２ｆの少なくとも１つの上へ伸びており、金属領域１０６ａ〜１０６ｃの少なくとも１つを半導体チップ基板１０２の半導体材料から電気的に分離させるということにも留意されたい。さらに、絶縁層１１０は状況に応じて半導体チップ基板１０２の第２主表面１０２ｂ上に露出されることもあり得る。また、図１A〜１Bに図示されている絶縁層１１０は複数の個々の（single）絶縁層を備え、いわゆる絶縁層の積層を形成し得るということにも留意されたい。絶縁層１１０または絶縁積層それぞれの厚さは、上記半導体デバイスを露出された接触領域１０８ａ〜１０８ｃで電圧または電流の供給によって作動させた際に金属領域１０６ａ〜１０６ｃとその下に配置された半導体チップ基板１０２の半導体材料との間に十分な電気的破壊抵抗（electrical breakdown resistance）を設けるように設定される。
【００４９】
本発明によると、絶縁層１１０または絶縁積層の実現を可能にすることは、厚さが３００ｎｍ〜１０００ｎｍ好ましくは約６００ｎｍ程度である窒化物（例えばＳｉ3Ｎ４のような）の層を設けることであり得る。別法としては、厚さが３００ｎｍ〜１０００ｎｍ好ましくは約５５０ｎｍ程度である酸化物の積層および厚さが１５０ｎｍ〜４５０ｎｍ好ましくは約３００ｎｍ程度である窒化物（例えばＳｉ3Ｎ４のような）の積層を設けることもできる。
【００５０】
状況に応じて、厚さが約５μｍ〜１５μｍ好ましくは１０μｍであるイミド化物質の層、または厚さが１μｍ〜１５μｍ好ましくは５μｍであるＢＣＢ物質（ベンゾシクロブテン）の層が、絶縁層１１０または絶縁積層上にさらに設けられ得る。
【００５１】
それに加えて、金属領域１０６ａ〜１０６ｃもまた複数の導電層および導電性積層から構成され得、上記独創的なＣＳＰ半導体デバイス１００の外部との接触のための接触抵抗を最小にし得ることに留意されたい。
【００５２】
状況に応じて第２主表面１０２ｂ上に露出された絶縁層１１０は、好ましくは周囲条件の影響からの保護としての半導体デバイス１００の裏面パッシベーションとなり得る。第２主表面に状況に応じて適用された絶縁層１１０は、特に、例えばはんだによって回路基板に実装されている場合、有利には独創的なＣＳＰ半導体デバイス１００の第２主表面１０２ｄ（裏面）を保護し得る。したがって、具体的にははんだ材と半導体デバイス１００の裏面１０２ｂ上の半導体材料との間の漏電を避けることもできる。
【００５３】
本発明によると、金属領域１０６ａ〜１０６ｃ用の積層の実現を可能にすることは、厚さが０，１μｍ〜３μｍ好ましくは約０，５μｍ程度である「シード層」（金属シード層）としてのアルミ物質（Ａｌ＝アルミニウム）の層、および好ましくはニッケル物質上に堆積した２〜３の原子層の厚さを有するＡｕ沈殿物（Ａｕ＝金）またはキャッピングを備え、厚さが１０μｍ〜５０μｍ好ましくは約２０μｍであるニッケル物質の（Ｎｉ＝ニッケル）層を設けることであり得る。
【００５４】
上記独創的なＣＳＰ半導体デバイスが連続した半導体材料の半導体基板１０２を備えているということもまた、図１A〜１Bに図示されているが、本発明に関して、半導体基板１０２用の、具体的には活性回路領域（active circuit region）１０４に配置された単一半導体能動素子および／または単一半導体受動素子（active and/or passive single semiconductor element）の異なる半導体層の構成が可能であることは明らかである。もっとも簡素な場合には、半導体チップ基板１０２の回路領域１０４は単一半導体能動素子または単一半導体受動素子（active and/or passive single semiconductor element）であるか、または複数の半導体能動素子および／または半導体受動素子を有する集積回路を備えている。
【００５５】
図２は例として、図１A〜１Bに示した本発明のＣＳＰ半導体デバイスの例がどのように半導体回路アセンブリ２００を形成しているかを示している。本発明のＣＳＰ半導体デバイス１００が導体パッド２０４ａ〜２０４ｃを有する回路基板２０２上に配置されたアセンブリを、半導体回路アセンブリと呼ぶ。ここで、上記半導体デバイス１００の側面に位置する露出された金属領域１０８ａ〜１０８ｃは、電気的結合手段および好ましくははんだ２０６によって、回路基板２００の導体パッド２０２ａ〜２０２ｃに接続されている。図２に示した回路アセンブリについては、本発明のＣＳＰ半導体デバイス１００が回路基板２００上に、半導体基板１０２の第１主表面１０２ａ対してできるだけ平坦に置かれていることにも留意されたい。
【００５６】
ＣＳＰ半導体デバイス１００の半導体基板１０２の第一主表面１０２ａが上記アセンブリすなわち回路基板２０２の方を向いていることが好ましい。すると、上記アセンブリ内に堆積されたはんだ２０６は上記半導体デバイス１００の側面の露出された接触領域および金属領域１０８ａ〜１０８ｃだけでなく、上記半導体デバイス１００の第一主表面１０２ａ上の金属領域をも湿らせる。しかしながら、金属領域１０８ａ〜１０８ｃが第二主表面１０２ｂへ、または半導体デバイス１０２の第二主表面１０２ｂの上へも伸びる場合には、ＣＳＰ半導体デバイス１００の半導体基板１０２の第二主表面１０２ｂすなわち回路基板２０２および上記半導体デバイスの側面に露出された金属領域１０８ａ〜１０８ｃが電気的結合手段２０６によって回路基板２００  １００の導体パッド２０２ａ〜２０２ｃに導電的に結合され得るということに留意されたい。
【００５７】
図２に図示された半導体回路アセンブリ２００に関しては、半導体スライス（ウエハー）を薄くした後に独創的なＣＳＰ半導体デバイス１００を（後で述べるように）製造する際に、チップの裏面すなわちＣＳＰ半導体デバイス１００の第二主表面１０２ｂは、応用回路上の接触点とＣＳＰ半導体デバイス１００の基板物質１０２との間で漏電が起こることを確実に避けるために好ましくはパッシベーションされ得ることに留意されたい。
【００５８】
そのような裏面パッシベーションは、ＣＳＰ半導体デバイス１００の第２主表面１０２ｄに状況に応じて適用される絶縁層によって達成され得る。
【００５９】
次の図３A〜３E、図４A〜４B、図５A〜５Bは、２つ、３つ、または４つの導体を有するＣＳＰ半導体デバイスの例であり、該独創的なＣＳＰ半導体デバイスの露出された接触領域の設計または形状のみについて、図を参照して述べる。本発明によると、これらの露出された接触領域は少なくとも部分的には半導体デバイスの少なくとも１つの側面を常に占有しているということに留意されたい。
【００６０】
次に図３A〜３Eを参照し、例として独創的なＣＳＰ半導体デバイス１００の２つの露出された接触領域１０８ａ、１０８ｂを有する独創的なＣＳＰ半導体デバイスの好ましい実施形態について述べる。例として図示された上記独創的なＣＳＰ半導体デバイスのこの実施形態は、具体的には例えばダイオードの陰極端子および陽極端子のような半導体ダイオードに適用され得る。金属領域１０６ａ、１０６ｂ、および露出された接触領域１０８ａ、１０８ｂのそれぞれの設計についての記述を簡略化するために、図３A〜３Eには上記独創的なＣＳＰ半導体デバイスが、すなわち側面１０２ｃ〜１０２ｆおよび金属領域１０６ａ、１０６ｂを有する半導体基板１０２が概略的に示されているだけである。その他の点では、図１A〜１Bに図示された上記ＣＳＰ半導体デバイスについての情報は、また、図３A〜３Eに図示された半導体デバイスにも適用され得る。具体的には、図１A〜１Bに概略的に示された主表面１０２ａ〜１０２ｂおよび側面１０２ｃ〜１０２ｆについての記述をさらに参照する。
【００６１】
図３Aに図示された実施形態では、２つの金属領域１０６ａおよび１０６ｂは、それぞれ半導体チップ基板１０２の第１主表面１０２ａから半導体チップ基板１０２の第１側面１０２ｃおよび第２側面１０２ｄの上へ伸びており、第１側面１０２ｃおよび第２側面１０２ｄは金属領域１０６ａ、１０６ｂによって部分的に覆われているだけであり、金属領域１０６ａ、１０６ｂは上記２つの側面の上を第１主表面１０２ａから反対側の第２主表面１０２ｂへ完全に伸びているわけではない。図３Aに図示されたアセンブリに関しては、金属領域１０６ａ、１０６ｂが必ずしも２つの反対側の側面の上へ延びるわけではなく、近傍の側面にも配置され得るということに留意されたい。このことがまた他の図３B〜３Eにもあてはまることは言うまでもない。
【００６２】
金属領域１０６ａ、１０６ｂの他の可能な設計が図３Bに図示されており、該金属領域は第１主表面１０２ａから各側面上を反対側の第２主表面１０２ｂへ伸びている。
【００６３】
図３Cに図示された金属領域１０６ａおよび１０６ｂの配置では、これらは第１主表面１０２ａから上記半導体基板の近傍の２つの側面上へと伸びているが、完全に第２主表面１０２ｂへ伸びているわけではない。
【００６４】
図３Dでは、金属領域１０６ａ、１０６ｂは第１主表面１０２ａから上記半導体基板の３つの各側面上に伸びているが、完全に第２主表面１０２ｂへ伸びているわけではない。
【００６５】
図３Aは金属領域１０６ａ、１０６ｂの配置を示しており、該金属領域は半導体基板１０２の第１主表面１０２ａから反対側の第２主表面１０２ｂへ伸びており、かつ該第２主表面１０２ｂの上へと伸びている。
【００６６】
図３A〜３Eに図示された上記独創的なＣＳＰ半導体デバイスの金属領域の実施可能な形態は、上記効果領域の配置のために実施可能な形態の選択肢を示しており、それらは図３A〜３Eに図示された実施形態では終端処理されていないものと考えられる。金属領域が半導体チップ基板の第１主表面から半導体チップ基板の少なくとも１つの端部の上を上記半導体チップ基板の少なくとも１つの側面の上へ伸びるいかなる実施形態も基本的にはあり得る。上記金属領域によって規定される上記独創的なＣＳＰ半導体デバイスの露出された接触領域は、好ましくは各半導体素子または各半導体デバイスがこのように標準化されたＣＳＰ半導体デバイスを提供できるように規定された位置に固定されている。
【００６７】
図４A〜４Bを参照し、３つの金属領域１０６ａ〜１０６ｃおよび対応する（３極管用に設計された）３つの露出された接触領域１０８ａ〜１０８ｃを有する、例えば３つの接触端子を有するトランジスタ用のＣＳＰ半導体デバイスのような独創的なＣＳＰ半導体デバイス１００の異なる実現可能性について述べる。
【００６８】
図４Aに図示されているように、第１金属領域１０６ａは第１主表面１０２ａから第１側面１０２ｄ上に伸び、第２金属領域１０６ｂは第１主表面１０２ａから第三側面１０２ｃ上へ伸び、第三金属領域１０６ｃは第四側面１０２ｆの上へ伸びている。３つの金属領域１０６ａ〜１０６ｃを有するＣＳＰ半導体デバイス１００に関してはもちろん、例として図４Bに図示されているように、個々の（single）金属領域１０６ａ〜１０６ｃが半導体チップ基板１０２の近傍の２つ以上の側面上に伸びることも可能であり、また、本発明による３つの金属領域１０６ａ〜１０６ｃを有するＣＳＰ半導体デバイス１００に関してはもちろん、それらがさらに反対側の主表面１０２ｂ上に伸び露出された接触領域１０８ａ〜１０８ｃを形成することも可能である。
【００６９】
本発明の全ての実施形態において、上記半導体デバイス表面上の上記金属領域の配置に関しては、金属領域１０６ａ〜１０６ｃがそれらの間で好ましくない漏電を起こさないということだけが重要であり、このことは露出された接触領域１０８ａ〜１０８ｃがはんだによって上記アプリケーションに接続された場合にもあてはまる。
【００７０】
上記金属領域に関して上でなされた説明が、４つ以上の金属領域を有するＣＳＰ半導体デバイス１００にも適用され得ることは言うまでもなく、図５A〜５Bは４極管用の独創的なＣＳＰ半導体デバイス１００（４つの接触領域を有するＣＳＰ半導体デバイス）のためのモデルを示している。
【００７１】
図５Aに図示されているように、独創的なＣＳＰ半導体デバイス１００は４つの金属領域１０６ａ〜１０６ｂおよび対応する４つの露出された硬化接触点（exposed metallization contact）１０８ａ〜１０８ｄを備えており、４つの金属領域１０６ａ〜１０６ｄは半導体チップ基板１０２の第１主表面１０２ａから上記半導体チップ基板１０２の各側面１０２ｃ〜１０２ｆ上へ伸びている。
【００７２】
図５Bは独創的なＣＳＰ半導体デバイス１００の配置を図示している。各金属領域１０６ａ〜１０６ｄは半導体チップ基板１０２の第１主表面１０２ａから２つの近傍の側面上へ伸びており、上記金属領域１０６ａ〜１０６ｄは半導体チップ基板１０２の角の端部（側面１０２ｃ〜１０２ｆを互いに接続している）に対して左右対称に配置されている。
【００７３】
図５A〜５Bに図示された上記ＣＳＰ半導体デバイスを参照すると、これらの図は例として選択されただけであり、また、ここで示された上記図においても、金属領域１０６ａ〜１０６ｄは上記側面上を部分的にのみ伸びたり、第２主表面１０２ｂまで完全に伸びたり、および／または第２主表面１０２ｂの上へ伸びたりし得、それに加えて、例えば、半導体チップ基板１０２の２〜３の近傍の側面上にも伸びて４つの露出された接触領域１０８ａ〜１０８ｄを形成し得るということもまた指摘される。
【００７４】
要約すれば、上記例示された独創的なＣＳｐ半導体デバイス１００の実施形態に関しては、少なくとも１つの金属領域が半導体チップ基板１０２の第１種表面１０２ａから上記半導体チップ基板１０２の少なくとも１つの主要な端部の上を、上記半導体チップ基板１０２の少なくとも１つの側面の上へ伸びており、上記半導体チップ基板の側面上に少なくとも１つの露出された接触領域を設けているといえよう。上記接触点は、上記各半導体素子または上記各ＣＳＰ半導体デバイスがこのように標準化されたＣＳＰ半導体デバイスを得られるように規定された位置に固定されて配置されていることが好ましい。
【００７５】
例えば半導体ダイオードのような２つの金属領域１０６ａ〜１０６ｂを有する上記ＣＳＰ半導体デバイスでは、これらは例えば２つの向かい合った側面、好ましくは半導体チップ基板のより小さい方の側面（図３A〜３Eを比較して）に配置される。したがって、隣接した２つの側面または上記半導体チップ基板の裏側もまた、上記露出された接触領域間で漏電が起こることなく占有され得る。
【００７６】
３つの金属領域１０６ａ〜１０６ｃを有するＣＳＰ半導体デバイス（３極管）用には、これらの金属領域は半導体チップ基板の１側面を除く全ての側面上にあり、上記半導体チップ基板の隣接した複数の側面または裏側もまた、上記金属領域と露出された接触領域との間で漏電が起こることなく占有され得る。
【００７７】
４つの金属領域および４つの露出された接触領域１０６ａ〜１０６ｄを有するＣＳＰ半導体デバイス（４極管）用には、４つの露出された接触領域１０８ａ〜１０８ｄは、半導体チップ基板の４つの側面（図５A参照）または４つの側端部（図５B参照）にあることが好ましい。
【００７８】
上記半導体チップ基板は、例えば立方体に近く前面の活性領域に対するサイド・レシオが２：１である形状を備えており、上記独創的なＣＳＰ半導体デバイスは基本的にいかなる空間形状をも備え得るということが明らかとなる。以下にきわめて詳細に述べるように、好ましい実施形態および半導体チップ基板１０２の設計は、ウエハーレベルで可能なもっとも簡易な製造法によるものである。
【００７９】
次に、半導体デバイスの側面に露出された金属領域を有する半導体デバイス１００を製造するための好ましい方法および好ましい手段について、図６A〜６Gを参照して説明する。
【００８０】
半導体デバイス１００の独創的な製造法についての以下の記述に関して、該製造法を示している図６A〜６Gでは、前出の図と同一の構成要素には同一の参照番号を付与し、これらの構成要素およびその機能モードについて詳細な説明を繰り返すことは省略することを指摘しておく。
【００８１】
図６Aに図示されているように、第１主表面３００ａおよび第２主表面３００ｂを有する半導体ウエハー３００が初めに設けられ、複数の（能動および／または受動）回路領域１０４が上記半導体ウエハー３００の第１主表面３００ａ近傍に配置される。図６Aに図示されている上記半導体ウエハーを参照すると、半導体デバイス１００の上記独創的な製造法についての記述を簡略化するために、２つの回路領域１０４のみが図示されているが、本発明に関しては、現在機械によって実現され得る半導体ウエハー上に配置され、寸法が１０６程度までである能動および／または受動回路領域１０４が存在し得ることは明らかにされるべきである。
【００８２】
また、図６Aに図示されているように、各回路領域１０４はどれも少なくとも１つの回路接触端子１０４ａを半導体ウエハー３００の第１主表面３００ａ上に備えている。
【００８３】
したがって、半導体ウエハー３００は、現在の場合例えば半導体ウエハー３００の第１主表面３００ａのパッシベーションがまだ行われていない標準的な前面パッシベーションによって入手されてきた半導体デバイス１００の上記独創的な製造法の起点となる。
【００８４】
図６Bに図示されているように、各回路領域１０４近傍の領域では、該回路領域１０４近傍の半導体ウエハー３００の主表面３００ａにトレンチ３０２が形成される。トレンチ３０２は、製造される半導体デバイス１００の個々の（single）半導体チップ基板１０２の間に通常形成される。次に述べるように、製造される半導体デバイス１００の半導体チップ基板１０２の側面は、トレンチ３０２によって形成されている。半導体ウエハー３００の第一主表面３００ａのトレンチ３０２は、好ましくは、従来の半導体ウエハー３００の切断工法、レーザーソーイング、異方性エッチング、またはトレンチ３０２を形成するための他の好適な方法を用いて形成される。上記トレンチの深さは、得られる半導体デバイス１００の半導体チップ基板１０２の厚さに調整されることが好ましい。例えば、従来の単一半導体デバイス（single semiconductor devices）では、トレンチ３０２の深さは１００μｍ〜６００μｍ、好ましくは２００μｍ〜４００μｍであることが好ましい。例えば、トレンチ３０２の深さは、例えば、半導体基板１０２の活性領域１０４（例えば、単一半導体デバイス（single semiconductor devices）、複雑な集積回路など）の深さによって決定され得、さらに、その結果得られた、形成された半導体デバイス１００の高さに相当している。
【００８５】
半導体ウエハー３００の主表面３００ａにトレンチ３０２を形成するために異方性エッチングが使用された場合、状況に応じては図６ｃに示されているようにトレンチ３０２の端部を丸くするためにトレンチ３０２のいわゆるオーバーエッチングが実行され得る。このことによって、例えば、以下に述べるさらなる処理工程が簡略化され得、かつそれゆえ上記半導体デバイスのさらなる設定がより確実に実行され得ることが多い。
【００８６】
上記エッチングの工程またはトレンチ３０２の上記任意的なオーバーエッチングの工程は、模範的には活性領域１０４を保護するためにそれらを覆った状態で実行され得る。例えば、トレンチ３０２の端部を丸くすることによって、該トレンチの上または中に異なる材料構造を堆積させる工程が簡略化され得る。以下に述べるように、次にトレンチ３０２は単一半導体デバイス（single semiconductor devices）１００をダイシングするためのいわゆる切断溝となり得る。
【００８７】
図６Dに図示されたさらなる方法段階では、（好ましくは連続または接触している）絶縁層が上記回路領域上および少なくともトレンチ３０２の一部分に形成され、回路接触領域（circuit contact region）１０４ａは少なくとも部分的には露出されたままである。この処理工程では、例えばパッシベーション層の酸化または堆積のような標準的な方法によって側面パッシベーション（side passivation）が実行される。
【００８８】
本発明の半導体デバイスの製造方法では、以下の工程が例えば集積回路を不活性化するために用いられる。例えば腐食、物理的なダメージ、および外的環境の影響から集積回路を保護するために、半導体ウエハー３００の第１主表面３００ａをパターニングした後、パッシベーション層１１０を保護される領域に形成する。このパッシベーション層１１０は、通常、端子ワイヤ、または、活性回路領域（active circuit region）（パッド）の回路接触端子（circuit contact terminal）への接触点（contacting）が実装される位置に単に露出されているである。各パッシベーション層１１０を、厚さ例えば０，２μｍ〜２，０μｍ、好ましくは０，５μｍ〜１μｍのプラズマ酸化物およびプラズマ窒化物の二重層から構成してもよい。
【００８９】
絶縁／パッシベーション層１１０または絶縁／保護積層１１０の上記厚さは、覆われる表面の寸法および形態に応じて、上記層の間での機械的張力の差、不十分な層の接着、または半導体材料内の張力によって起こる上記パッシベーション層の亀裂を避けるのに十分な層の厚さを備えるべきである。それに加えて、パッシベーション層１１０または保護積層の上記厚さは、以下にきわめて詳細に述べるように、これらが硬化層１０６と半導体チップ基板１０２の上記半導体材料との間の絶縁的破壊抵抗を十分に受けられるように選択されるべきである。
【００９０】
本発明によると、図１A〜１Bを参照する前にすでに上述したように、絶縁層１１０または絶縁積層の実現を可能にすることは、厚さが約６００ｎｍ程度である窒化物（例えばＳｉ3Ｎ４のような）の層を設けることである。別法としては、厚さが約５５０ｎｍ程度である酸化物および厚さが約３００ｎｍ程度である窒化物（例えばＳｉ3Ｎ４のような）の積層が設けられ得る。状況に応じては、それに加えて厚さが約１０μｍであるイミド化物質の層または厚さが約５μｍであるＢＣＢ物質（ベンゾシクロブテン）の層が、絶縁層１１０または上記絶縁積層の上に設けられ得る。
【００９１】
図６Eに示されているように、上記絶縁またはパッシベーション層上では、金属領域１０６が回路接触端子１０４ａに接続し、かつ、金属領域１０６が回路領域１０４の回路接触端子１０４ａから少なくとも部分的には隣接したトレンチ３０２の中へ伸びることができるように、金属領域１０６は絶縁層１１０および回路接触領域１０４ａ上に堆積される。図６ｅに示されているように、トレンチ３０２は金属領域１０６によって部分的にまたは完全に覆われ得る。金属領域１０６は、絶縁層１１０上でそれらに所望の形状または寸法を与えるための従来の処理工程によってパターニングされ得る。
【００９２】
本発明によると、いわゆる金属シード層が例えば（状況に応じて）絶縁層１１０上に堆積され、金属領域１０６を形成する。このシード層は次に行われる任意的なガルバニックプロセス（galvanic process）の起点である。上記シード層またはシード層部分は、例えば半導体チップ３００の第１主表面３００ａおよび金属領域１０６に対応するトレンチ３０２の側面の上でパターニングされ、次に従来の処理工程によって得られる。引き続いて金属ガルバニックプロセス（metal galvanic process）を実行することによって、好ましくは銅層またはアルミニウム層がパターニングされた上記シード層または構成された上記シード層部分の上に堆積される。
【００９３】
本発明によると、金属領域１０６用のシートスタックの実現を可能にすることは、シード層としての厚さが好ましくは０．５μｍであるアルミニウム材料の層と、好ましくは数原子層の厚さを有するＡｕ雷管（cap）（Ａｕ＝金）を有し厚さが好ましくは２０ｍであるＮｉ材料（Ｎｉ＝ニッケル）の層とを設けることである。しかしながら、金属領域１０６は例えば銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、スズ（Ｓｎ）、銀（ＡＧ）などのような他の金属素材をも含み得る。
【００９４】
金属領域１０６は、寸法および表面特性に関しては、それらがアプリケーション内での次のさらなる処理工程に適するよう独創的に選択される。例えば、標準化された導体パッドに関しては、効果領域１０６のスズメッキは最終ガルバニック段階（galvanic step）として好ましい。本発明によると、ガルバニックによって（galvanically）堆積された金属層は、図１〜５の半導体デバイスを参照し例として示してきたように、上記トレンチの側面を部分的にまたは完全に覆い得る。本発明によると、トレンチ３０２は、各モデルに必要とされるように部分的にまたは完全に上記金属層によって満たされ得る。
【００９５】
図６Fは半導体ウエハー３００の他の処理工程を示している。状況に応じて膜が該半導体ウエハー上、すなわち半導体ウエハー３００の第１主表面３００ａ上に適用され、該半導体ウエハーの半導体材料は、所定の残りの厚さ、例えば０μｍ〜３００μｍまで上記トレンチ内で研削される。例えばトレンチの深さが１００μｍ、最終的な厚さが４００μｍであれば、残りの厚さが３００μｍであり、トレンチの深さが１００μｍ、最終的な厚さが１００μｍであれば、残りの厚さが０μｍであるということは、該残りの厚さがそれぞれ個々の場合に応じて調整され得ることが明らかになるよう、理にかなったものと思われる。上記半導体ウエハーは、好ましくは、この処理工程および次の処理工程をより容易に行えるよう上記膜の上に堆積される。
【００９６】
状況に応じて、薄くなった半導体ウエハー３００の裏面ひいては製造される半導体デバイス１００の第２主表面１０２ｂは、腐食、物理的なダメージ、および外的環境の影響に対する保護物としてのパッシベーション層とともに設けられ得る。前記チップの裏面、すなわちＣＳＰ半導体デバイス１００の第２主表面１０２ｂのパッシベーションは、好ましくは、応用回路上の接触点とＣＳＰ半導体デバイス１００の基板物質１０２との間での漏電を確実に避けるために行われる。このパッシベーション層は、例えば、それぞれの厚さが０．２μｍ〜２．０μｍ、好ましくは０．５μｍ〜１μｍであるプラズマ酸化物およびプラズマ窒化物の二重層から構成され得る。この付加的なパッシベーション層が、図１A〜１Bおよび２に関して示された任意の絶縁層１１０の材料および／または材料特性をも含み得るということは言うまでもない。
【００９７】
次に図６Gに示された半導体デバイス１００の上記独創的な製造法による方法段階では、半導体ウエハー３００をダイシングし、半導体デバイス１００の側面の１つに配置された露出された金属領域１０６ａを有する複数のダイシングされた半導体デバイス１００が得られる。
【００９８】
半導体ウエハー３００をダイシングするために、本発明によると、例えばトレンチ３０２の金属素材の一部を取り除いて上記半導体ウエハーの、ひいては単一半導体デバイス（single semiconductor devices）１００のダイシングが実現される。このことは、例えば、エッチング工程、機械的研削工程、レーザーソーイング工程、またはＣＭＰ工程によってさえも起こり得る。
【００９９】
トレンチ３０２の下に残った半導体材料のダメージエッチングが、例えば、半導体ウエハー３００をダイシングするために行われ得る。上記スライスを機械で薄く研削すると、多くのオフセットまたはダメージが上記半導体ウエハーの裏面上の１つの層に形成される。オフセットまたはダメージを有するこの層は、ダメージエッチング工程でエッチングオフされる。
【０１００】
次に半導体ウエハー３００のトレンチ３０２の残りのメタライゼーションが、研削工程、層研削工程、または半導体ウエハー３００が最終的にどのようにダイシングされるかというＣＭＰ（ＣＭＰ＝化学機械研磨）法によって処理され得単一半導体デバイス、（single semiconductor devices）１００が得られる。ダイシングされた半導体デバイス１００の、例えば測定、収納などのようなさらなる処理のために、状況に応じて最後の処理工程の間その上に上記半導体デバイスが存在する膜３０４は、単一半導体デバイス（single semiconductor devices）１００のさらなる処理および近接性のために必要とされる程度消費され得る。
【０１０１】
図６Fおよび６Gに図示されているソーイングまたはエッチング工程による半導体ウエハー３００をダイシングする手順に関しては、これらのダイシング工程は、例えばダイシングのためのソーイング工程ではリッジが金属領域１０６上に残ることが多く、ダイシングのためのエッチング工程においてはトレンチ３０２の側面上の金属領域１０６のエッチングが比較的制御困難になることが多い、といった問題となり得るということに留意されたい。
【０１０２】
次に、ソーイングまたはエッチング工程によって半導体ウエハー３００をダイシングする際の上述の問題を妨げるために、図６F〜６Gに図示された方法段階に関して付加的におよび／または任意で実行され得る、ＣＳＰ半導体デバイス１００を製造するための独創的な製造法の任意のおよび／または付加的な方法段階について、図７A〜７Eを参照して述べる。
【０１０３】
図７Aに図示されているように、金属領域１０６を絶縁またはパッシベーション層１１０上に堆積した（図６Aの方法段階）後、トレンチ３０２の側面において少なくとも金属領域１０６を覆う付加的な保護層１１２を堆積できる。図７Aに示されているように、トレンチ３０２は例えば付加的な保護層１１２によって完全に満たされ得る。さらに、付加的な保護層１１２は、付加的な保護層１１２が金属領域１０６および／またはそれらの間の領域を覆っても伸び得るように、例えば、半導体ウエハー３００の第一主表面３００ａ全体を覆って堆積され得る。この付加的な保護層１１２は、例えば、標準的に適用される方法によってＢＣＢ物質（ベンゾシクロブテン）から半導体ウエハー３００上および少なくともそのトレンチ３０２の中に堆積され得る。この付加的な保護層１０２もまた半導体ウエハー３００の第一主表面３００ａ上に伸びている場合、半導体ウエハー３００のトレンチ３０２だけが満たされており、かつ半導体ウエハー３００の第一主表面３００ａの接触領域１０４ａは次の接触のために露出されているように、この付加的な保護層１１２を、例えばＣＭＰ法のような標準的な方法によって、バックグラインドまたはエッチ・バックすることが必要である。したがって、それは付加的な保護層１０２が金属領域１０６と第一主表面３００ａ上の近傍の同一平面（図１A〜１Bの半導体チップ１００の第一主表面１０２ａ上の絶縁層１１０および保護層１１２にあたる）との間に残っている際に有利である。この付加的な保護層１１２は、次のダイシング工程の間、トレンチ３０２の側面上の金属領域１０６を保護するのに効果的である。
【０１０４】
半導体ウエハー３００の他の任意の処理工程として図７Bに図示されているように、膜３０４は半導体ウエハー３００の第１主表面３００ａ上に適用され得、そこで第２主表面３００ｂ上の半導体ウエハー３００の半導体材料は、所定の残り厚さ、例えば０μｍ〜３００μｍまでトレンチ内でバックグラインドまたはエッチ・バックされる（図６Fに関して述べた手順にあたる）。前記研削工程後に第２主表面３００ｂ上の半導体ウエハー３００を薄くする際にエッチング工程が行われると、トレンチ３０２底部上の金属領域１０６まで削ってしまうことが避けられる。したがって、機械による研削工程によって発生され得る可能性のあるオフセットを除去することも可能となる。上述した半導体ウエハー３００の第２主表面３００ｂの上記エッチング工程は、製造されるもの、すなわちダイシングされた半導体デバイス１００にとってきわめて刺激が少なくかつ治癒的ですらある。図７Cに図示されているように、パッシベーション層１１０はトレンチ３０２内で半導体ウエハー３００の第２主表面３００ｂの方へ露出される際には、標準的な方法によって除去またはエッチングされ得る。
【０１０５】
必要であれば、金属領域１０６は標準的な方法によって所望の形状に形成され得る。したがって、付加的な保護層１１２をトレンチ３０２に適用すること、すなわち好ましくは完全にトレンチ３０２を満たすことによって、図７Bに例として図示されているように、トレンチ３０２の底面だけでなく、状況に応じてはトレンチ３０２の側面上、すなわち結果として得られる半導体デバイス１００の側面上にも、管理された方法で、金属領域１０６を除去しかつエッチングで除去することが可能となる。
【０１０６】
したがって、ダイシングされた半導体ウエハー３００の第２主表面３００ｂと金属領域１０６との間の距離ｄ（金属領域１０６ａ〜１０６ｃと図１A〜１Bの半導体デバイス１００の第２主表面１０２ｂとの間の距離ｄにあたる）を、この距離ｄによって金属領域１０６の側面と半導体デバイス１００の第２主表面１０２ｂの裏面との間の電気的破壊からの保護を可能にできるように、好適に調整することが可能となる。この距離ｄは電気的破壊抵抗（electrical breakdown resistance）のための必要条件、すなわち作動電圧の必要条件に応じて、例えば０μｍ〜２００μｍ、好ましくは約５０μｍ程度であり得る。
【０１０７】
半導体デバイス１００の第２主表面１０２ｄ（裏面）が付加的な保護および／または絶縁層によって少なくとも覆われるように、そのような保護および／または絶縁層を半導体デバイス１００の第２主表面１０２ｂに適用することも可能であるということは言うまでもない。付加的な絶縁層を適用するこの方法段階は、半導体基板１０２の裏面がすでにその最終的な厚さまで薄くなっている限りは、図６F〜６Gおよび図７B〜７Eに関して説明された上記処理過程および／または方法段階の一部としてほぼどんな方法によっても行われ得る。
【０１０８】
この任意の絶縁層は、例えば、有利には、図７Bに関して説明された半導体ウエハー３００の処理工程の間および／または後に、半導体基板１０２の第２主表面１０２ｂに適用され得る。図７Bに図示されているように、トレンチ３０２内に配置された物質は、そのような任意の保護および／または絶縁層を適用した後で、それらの突出部分が例えばＣＭＰ（ＣＭＰ＝化学機械研磨）法のような好適な方法によって容易に除去、エッチングで除去（etched away）、および／または再び研磨（polish back）されるように、薄くなった半導体基板１０２の第２主表面１０２ｂを超えて突き出ている。
【０１０９】
なお、この付加的な保護および／または絶縁層は、さらに図７B〜７Eに図示されている上記処理過程および／または方法段階の後にも容易に適用され得ることに留意されたい。
【０１１０】
この付加的な任意の保護および／または絶縁層に好適な物質は、また、（任意の）絶縁層１１０に関してすでに上述したほぼ全ての材料物質および／または材料特性でもある。
【０１１１】
図７Cおよび７Eに図示された金属領域１０６を処理しかつ製造する手順に関しては、別法としては図７Cに図示されたトレンチ３０２底部の金属領域１０６の部分を除去し、半導体基板の領域１０２の裏面上に任意の絶縁層を適用した後に、金属領域１０６に接続された裏面メタライゼーションを形成し、図３Bおよび３Eに例として図示された実施形態を得ることも可能であり、上記金属領域は上記半導体デバイスの第１主表面から第２主表面（裏面）へ伸びているということにも留意されたい。
【０１１２】
最後に、図７Eに図示されているように、追加して適用された任意の保護層１１２または好ましくはトレンチ３０２を満たしている保護材は、ダイシングされた半導体デバイス１００を得るための標準的な方法によってトレンチ３０２から除去される。図７ｅはまた、金属領域１０６の上述した半導体デバイス１００の第２主表面からの（任意の）距離ｄを示している。
【０１１３】
本発明に関しては、半導体デバイスに関する上記発明概念または同デバイスを製造するための独創的な方法は、例えばコレクタのような裏面接触点（backside contact）を備えている半導体デバイス内の半導体素子にも例えば適用され得、この場合シンカー注入（sinker implantation）または基板バイアスを有する埋め込み層が公知の手順によって前面、すなわち半導体ウエハーまたは半導体チップ基板１２０の第１主表面３００ａに誘導され、したがって独創的な金属領域１０６と接触可能になるということにも留意されたい。
【０１１４】
さらに、独創的な半導体デバイス１００に関しては、例えば金属領域１０６全体が露出され得るということにも留意されたい。また、金属領域１０６が付加的なパッシベーション層または保護層（図示せず）を半導体基板１０２の主表面１０２ａ上に備えることは可能であるが、それでも金属領域１０６は、露出された接触領域１０８を半導体基板１０２の側面上に設けている。
【０１１５】
半導体デバイスの側面に配置された露出された金属領域を有する該半導体デバイスの独創的な製造法に関する上記の記述によって、上記独創的な製造法はフルウエハープロセスとして実施され得ること、すなわち、直接アプリケーションに導入され得る完全な半導体デバイス１００の製造がウエハーレベルで可能であることが明らかにされた。
【０１１６】
上述した独創的なＣＳＰ半導体デバイス１００、その製造法、および独創的な回路アセンブリ２００に関しては、上記独創的なＣＳＰ半導体デバイスの露出された接触領域は絶縁層によってまたは誘電的に半導体基板から離れてその上に、特に上記ＣＳＰ半導体デバイスの該半導体基板の側面上（絶縁層１１０上）に配置されているとも言い得る。したがって本発明によると、従来技術によるパッケージ型式に必要とされてきたように露出された接触領域または外部との接触のための接触領域用に付加的なチップ面積を設けなくても済む。
【０１１７】
それに加えて、上記独創的なＣＳＰ半導体デバイスは半導体基板上の活性回路領域（active circuit region）の部分に関しては必要以上に大きくなく、したがって、回路基板に配置される際にはきわめて小さな面積を占めるだけである。それに加えて、上記独創的なＣＳＰ半導体デバイスの結果として得られる高さもきわめて小さく、すなわちほぼ半導体チップ基板程度の大きさであり、特に回路モジュールでは上記半導体デバイスの寸法は最高の臨界パラメータである。
【０１１８】
このように、半導体チップ基板を有する上記半導体デバイスは、半導体基板の（活性）回路領域（（active）circuit region）の部分によって規定されただけの上記のような小さな寸法で設計され得る。したがって、金属領域１０６ａ〜１０６ｃ用に好ましくは補強された最後の金属層を除けば、上記独創的なＣＳＰ半導体デバイス１００を組み立てるのに必要な材料費が避けられ得る。そのため、ＣＳＰ半導体デバイスのための本発明によって提案された設計は、従来技術で公知かつ入手可能な半導体デバイスのためのパッケージモデルに比べてきわめて安価に製造され得る。
【０１１９】
それに加えて、上記独創的なＣＳＰ半導体デバイスに関して、上記半導体チップの組み立ては、その大部分が材料費によって決まり、単一半導体製造においてもっとも費用のかかる製造部分となることが多いということにも留意されたい。この製造部分は、上記独創的なＣＳＰ半導体デバイスによって大幅に簡略化され得る。また、はんだ接続される領域が上記独創的なＣＳＰ半導体デバイスによって覆われていないため、該独創的なＣＳＰ半導体デバイスをアプリケーション内に形成した後でも端子接続すなわち半導体デバイスの露出された接触領域と回路基板の導体パッドとの間のはんだ接続が光学的に検査され得ることは、上記独創的なＣＳＰ半導体デバイスの大きな利点である。さらに、該独創的なＣＳＰ半導体デバイスに関して、回路基板の表面上に半導体デバイス第２主表面がある該回路基板上に上記独創的なＣＳＰ半導体デバイスを配置することによって、信頼性ならびに熱サイクルおよび／または電気サイクルに対する抵抗が増加され得るということにも留意されたい。
【０１２０】
上記独創的なＣＳＰ半導体デバイスに関しては、ここで得られた利点は単一半導体および高周波単一半導体（high-frequency single semiconductor）のためのものであることはほぼ明らかだがそれらの用途に限定されるものではなく、本発明によると上記独創的なＣＳＰ半導体デバイスは基本的にいくつの露出された接触領域をも有し得、したがって集積回路にも有利な方法で適用され得るということにも留意されたい。
【０１２１】
〔先行技術〕
ＤＥ  １０３  ５１  ０２８
ＷＯ  ０３／０７３５０５
ＤＥ  １０１  ０７  １４２
ＵＳ  ６，１２１，１１９
ＵＳ  ２００４／０２０３２３７
【図面の簡単な説明】
【０１２２】
【図１Ａ】図１A〜１Bは、本発明の第１実施形態による独創的なＣＳＰ半導体デバイス（単一トランジスタ）の設計の一例を示している。
【図１Ｂ】図１A〜１Bは、本発明の第１実施形態による独創的なＣＳＰ半導体デバイス（単一トランジスタ）の設計の一例を示している。
【図２】図２は、導体パッドを有する回路基板から製造された半導体回路アセンブリと、該回路基板と電気的および／または熱的に結合された本発明による半導体デバイスを示している。
【図３Ａ】図３A〜３Eは、２つの外側導体パッド（external contact pad）を有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図３Ｂ】図３A〜３Eは、２つの外側導体パッド（external contact pad）を有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図３Ｃ】図３A〜３Eは、２つの外側導体パッド（external contact pad）を有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図３Ｄ】図３A〜３Eは、２つの外側導体パッド（external contact pad）を有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図３Ｅ】図３A〜３Eは、２つの外側導体パッド（external contact pad）を有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図４Ａ】図４A〜４Bは、３つの外側導体パッドを有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図４Ｂ】図４A〜４Bは、３つの外側導体パッドを有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図５Ａ】図５A〜５Bは、４つの外側導体パッドを有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図５Ｂ】図５A〜５Bは、４つの外側導体パッドを有する独創的なＣＳＰ半導体デバイスのさらに可能な設計を示している。
【図６Ａ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図６Ｂ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図６Ｃ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図６Ｄ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図６Ｅ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図６Ｆ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図６Ｇ】図６A〜６Gは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の好ましい方法の工程を示している。
【図７Ａ】図７A〜７Eは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の任意の付加的な方法の工程を示している。
【図７Ｂ】図７A〜７Eは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の任意の付加的な方法の工程を示している。
【図７Ｃ】図７A〜７Eは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の任意の付加的な方法の工程を示している。
【図７Ｄ】図７A〜７Eは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の任意の付加的な方法の工程を示している。
【図７Ｅ】図７A〜７Eは、ＣＳＰ半導体デバイスを製造するための独創的な製造法の任意の付加的な方法の工程を示している。
【符号の説明】
【０１２３】
１００  半導体デバイス
１０２  半導体基板
１０２ａ〜１０２ｂ  半導体基板の第１および第２主表面
１０２ｃ〜１０２ｆ  半導体基板の側面
１０４  回路領域
１０４ａ〜１０４ｄ  回路接触端子
１０６ａ〜１０６ｄ  金属領域
１０８ａ〜１０８ｄ  露出された接触領域
１１０  絶縁層
１１２  付加的な保護層
２００  半導体回路アセンブリ
２０２  回路基板
２０４  導体パッド
２０６  はんだ
３００  半導体ウエハー
３００ａ〜３００ｂ  半導体ウエハーの第１および第２主表面
３０２  トレンチ
３０４  膜
【図１Ａ】
2006261643.tif 000003
【図１Ｂ】
2006261643.tif 000004
【図２】
2006261643.tif 000005
【図３Ａ】
2006261643.tif 000006
【図３Ｂ】
2006261643.tif 000007
【図３Ｃ】
2006261643.tif 000008
【図３Ｄ】
2006261643.tif 000009
【図３Ｅ】
2006261643.tif 000010
【図４Ａ】
2006261643.tif 000011
【図４Ｂ】
2006261643.tif 000012
【図５Ａ】
2006261643.tif 000013
【図５Ｂ】
2006261643.tif 000014
【図６Ａ】
2006261643.tif 000015
【図６Ｂ】
2006261643.tif 000016
【図６Ｃ】
2006261643.tif 000017
【図６Ｄ】
2006261643.tif 000018
【図６Ｅ】
2006261643.tif 000019
【図６Ｆ】
2006261643.tif 000020
【図６Ｇ】
2006261643.tif 000021
【図７Ａ】
2006261643.tif 000022
【図７Ｂ】
2006261643.tif 000023
【図７Ｃ】
2006261643.tif 000024
【図７Ｄ】
2006261643.tif 000025
【図７Ｅ】
2006261643.tif 000026
【外国語明細書】
2006261643000001.pdf