(57)【要約】【課題】ＭＯＳトランジスタのばらつきによってゲインがばらつくことがないようにする。【解決手段】それぞれＭＯＳトランジスタを用いた偶数段（ｋ段）の増幅回路１０，２０‥‥４０を直列に接続し、最終段の増幅回路４０の出力端を、１段目の増幅回路１０の出力端に接続し、１段目の増幅回路１０の入力端を、増幅回路装置１の入力端２とし、最終段の増幅回路４０の入力端（最終段の直前の段の増幅回路３０の出力端）を、増幅回路装置１の出力端３とする。ｋ＝２ｎ＝２の場合には、最終段（２段目）の増幅回路４０の入力端は、１段目の増幅回路１０の出力端となる。１段目の増幅回路１０の電圧電流変換係数をｇｍ１、最終段の増幅回路４０の電圧電流変換係数をｇｍｋとすると、増幅回路装置１全体のゲインＧは、Ｇ＝−（ｇｍ１／ｇｍｋ）で表されるように、ｇｍ１とｇｍｋとの比のみによって決定される。【選択図】図１
2006157780.tif 000002
【特許請求の範囲】
【請求項１】
それぞれＭＯＳトランジスタを用いた偶数段の増幅回路が直列に接続され、最終段の増幅回路の出力端が１段目の増幅回路の出力端に接続され、最終段の増幅回路の入力端から信号出力が取り出される増幅回路装置。
【請求項２】
請求項１の増幅回路装置において、
少なくとも1段目および最終段の増幅回路が可変利得増幅回路とされたことを特徴とする増幅回路装置。
【請求項３】
請求項１の増幅回路装置において、
各段の増幅回路に対して、それぞれ、その直流オフセットを検出し、キャンセルする直流オフセット検出キャンセル回路が接続されたことを特徴とする増幅回路装置。
【請求項４】
請求項３の増幅回路装置において、
各段の直流オフセット検出キャンセル回路は、それぞれ、ＣＭＯＳインバータ、このＣＭＯＳインバータのグランド側または電源側にドレインが接続された補正用ＭＯＳトランジスタ、および演算増幅器を有し、前記ＣＭＯＳインバータの入力端、および前記演算増幅器の反転入力端に、基準バイアス電圧が供給され、前記ＣＭＯＳインバータの出力電圧が、前記演算増幅器の非反転入力端に供給され、前記演算増幅器の出力電圧が、前記補正用ＭＯＳトランジスタのゲートに供給されるものであり、
各段の増幅回路は、それぞれ、ＣＭＯＳインバータ、およびこのＣＭＯＳインバータのグランド側または電源側にドレインが接続された補正用ＭＯＳトランジスタを有し、その補正用ＭＯＳトランジスタのゲートに、同じ段の前記直流オフセット検出キャンセル回路の前記演算増幅器の出力電圧が供給されるものである、
ことを特徴とする増幅回路装置。
【請求項５】
請求項１の増幅回路装置において、各段の増幅回路は、それぞれ、
それぞれバックゲートがソースに接続された、第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ、および第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有し、
前記第１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタのゲートとドレインが接続され、第１のＮＭＯＳトランジスタのソースと第１のＰＭＯＳトランジスタのソースが接続されて、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタを構成し、
前記第２のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、第２のＰＭＯＳトランジスタのゲートとドレインが接続され、第２のＰＭＯＳトランジスタのソースと第２のＮＭＯＳトランジスタのソースが接続されて、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタを構成し、
前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートが接続されて入力端とされ、
前記第１のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインが接続されて出力端とされた、
複合ＣＭＯＳ回路として構成されたことを特徴とする増幅回路装置。
【請求項６】
請求項５の増幅回路装置において、
少なくとも１段目および最終段の増幅回路は、それぞれ、
前記複合ＰＭＯＳトランジスタのソースを形成する前記第１のＮＭＯＳトランジスタのドレインおよびゲートと、第１の電位点との間、および、前記複合ＮＭＯＳトランジスタのソースを形成する前記第２のＰＭＯＳトランジスタのドレインおよびゲートと、前記第１の電位点より低い電位の第２の電位点との間に、それぞれ負荷が接続され、前記複合ＰＭＯＳトランジスタおよび前記複合ＮＭＯＳトランジスタからなる複合ＣＭＯＳ回路と並列に可変電流源が接続された可変利得増幅回路である、
ことを特徴とする増幅回路装置。
【請求項７】
請求項６の増幅回路装置において、
前記可変電流源は、ドレイン・ソースが前記複合ＣＭＯＳ回路と並列に接続されたＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに制御電圧を印加する可変電圧源とからなる、
ことを特徴とする増幅回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた増幅回路装置に関する。
【背景技術】
【０００２】
受信機における高周波信号の増幅用や、各種機器におけるアナログ信号の処理用の増幅回路としては、低消費電力化の観点や、簡単な構成で高利得が得られること、およびデジタル・アナログ混載のワンチップ化が容易であることなどから、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）プロセスによるＭＯＳトランジスタを用いた増幅回路が好適である。
【０００３】
このＣＭＯＳ増幅回路は、従来一般に、図９に示すように、入力信号電圧Ｖｉｎを、ＭＯＳトランジスタを用いた電圧電流変換器１０１によって出力信号電流ｉに変換し、負荷１０２の抵抗分（抵抗値）Ｒによって出力信号電圧Ｖｏｕｔとして取り出す構成とされる。電圧源１０３は、出力バイアス用である。
【０００４】
図９の構成では、電圧電流変換器１０１の電圧電流変換係数をｇｍとすると、出力信号電流ｉは、図１０の式（２１）で表されるものとなるので、出力信号電圧Ｖｏｕｔは、図１０の式（２２）で表されるものとなり、増幅回路のゲインＧは、図１０の式（２３）で表されるものとなる。
【０００５】
したがって、電圧電流変換係数ｇｍを制御することによって、ゲインＧを制御することができ、可変利得増幅回路を実現することができる。
【０００６】
さらに、ＭＯＳトランジスタを用いた可変利得増幅回路として、特許文献１（特開２００３−１６８９３８号公報）には、図１１に示すような、バイポーラトランジスタとＭＯＳトランジスタを用いた増幅回路が示されている。
【０００７】
図１１の増幅回路では、ＮＰＮトランジスタ２０１および２０２のコレクタが、それぞれ抵抗２０３および２０４を介して電源２１９に接続され、ＮＰＮトランジスタ２０１および２０２のエミッタが、それぞれ抵抗２０５および２０６を介して接地され、ＮＰＮトランジスタ２０１および２０２のエミッタ間に、ＮＭＯＳトランジスタ２０７のドレイン・ソースが接続され、制御電圧源２０８からの制御電圧Ｖａｇｃが、抵抗２０９を介して、ＮＭＯＳトランジスタ２０７のゲートに供給され、入力端子２１１および２１２からＮＰＮトランジスタ２０１および２０２のベースに、差動入力信号Ｖｉｎ（＋）およびＶｉｎ（−）が供給され、ＮＰＮトランジスタ２０１および２０２のコレクタから出力端子２１３および２１４に、差動出力信号Ｖｏｕｔ（−）およびＶｏｕｔ（＋）が取り出される。
【０００８】
この増幅回路では、ＮＭＯＳトランジスタ２０７の相互コンダクタンスをｇｍ０、抵抗２０３，２０４の抵抗値をＲ１、抵抗２０５の抵抗値をＲ２、抵抗２０６の抵抗値をＲ３、抵抗２０９の抵抗値をＲ５とすると、ゲインＧは、図１２の式（３１）で表されるものとなる。
【０００９】
したがって、制御電圧ＶａｇｃによりＮＭＯＳトランジスタ２０７の相互コンダクタンスｇｍ０を制御することによって、ゲインＧを変化させることができる。
【００１０】
上に挙げた先行技術文献は、以下の通りである。
【特許文献１】特開２００３−１６８９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、図９または図１１に示した従来の増幅回路では、図１０の式（２３）または図１２の式（３１）で表されるように、ゲインＧは、ＭＯＳトランジスタによる電圧電流変換係数ｇｍ、またはＭＯＳトランジスタの相互コンダクタンスｇｍ０の関数となり、ｇｍまたはｇｍ０によって、ゲインＧを制御することができる。
【００１２】
しかしながら、電圧電流変換係数ｇｍおよび相互コンダクタンスｇｍ０は、ＭＯＳトランジスタのばらつきによってばらつき、しかも、従来の増幅回路では、ゲインＧが、このｇｍまたはｇｍ０と、ＭＯＳトランジスタのばらつきとは無相関の抵抗分（抵抗値）とによって決定されるため、ＭＯＳトランジスタのばらつき、すなわちｇｍまたはｇｍ０のばらつきが、そのままゲインＧのばらつきとなり、増幅回路ごとにゲインＧがばらついてしまう。
【００１３】
そこで、この発明は、ＭＯＳトランジスタのばらつきによってゲインがばらつくことがないようにしたものである。
【課題を解決するための手段】
【００１４】
この発明の増幅回路装置は、それぞれＭＯＳトランジスタを用いた偶数段の増幅回路が直列に接続され、最終段の増幅回路の出力端が１段目の増幅回路の出力端に接続され、最終段の増幅回路の入力端から信号出力が取り出されるものである。
【００１５】
上記の構成の、この発明の増幅回路装置では、１段目の増幅回路の電圧電流変換係数をｇｍ１、最終段の増幅回路の電圧電流変換係数をｇｍｋとすると、増幅回路装置全体のゲインＧは、Ｇ＝−（ｇｍ１／ｇｍｋ）で表されるように、ｇｍ１とｇｍｋとの比のみによって決定される。
【００１６】
そのため、１段目の増幅回路を構成するＭＯＳトランジスタのばらつきと、最終段の増幅回路を構成するＭＯＳトランジスタのばらつきが、互いに打ち消されて、ゲインＧは、ばらつきのないものとなる。
【００１７】
しかも、温度変化などによる電圧電流変換係数ｇｍ１，ｇｍｋの変動も打ち消されるので、温度変化などによってもゲインＧは変動せず、安定な動作が得られる。
【発明の効果】
【００１８】
以上のように、この発明の増幅回路装置では、ＭＯＳトランジスタのばらつきによってゲインがばらつくことがないとともに、温度変化などによってゲインが変動することもない。
【発明を実施するための最良の形態】
【００１９】
［１．増幅回路装置の基本的構成：図１および図２］
図１は、この発明の増幅回路装置の基本的構成を示す。
【００２０】
この発明の増幅回路装置１は、それぞれＭＯＳトランジスタを用いた偶数段（ｋ段）の増幅回路１０，２０‥‥４０を直列に接続し、最終段の増幅回路４０の出力端を、１段目の増幅回路１０の出力端に接続し、１段目の増幅回路１０の入力端を、増幅回路装置１の入力端２とし、最終段の増幅回路４０の入力端（最終段の直前の段の増幅回路３０の出力端）を、増幅回路装置１の出力端３とする。
【００２１】
ｋ＝２ｎ，ｎ≧１（ｎ＝１，２，３‥‥）であり、ｋ＝２ｎ＝２の場合には、図示する増幅回路２０および３０が無く、最終段（２段目）の増幅回路４０の入力端は、１段目の増幅回路１０の出力端となる。
【００２２】
この増幅回路装置１で、増幅回路装置１の入力信号電圧をＶｉｎ、１段目の増幅回路１０の電圧電流変換係数をｇｍ１、増幅回路１０の出力信号電流をＩ１、最終段の増幅回路４０の電圧電流変換係数をｇｍｋ、増幅回路４０の出力信号電流をＩｋ、増幅回路装置１の出力信号電圧をＶｏｕｔとすると、出力信号電流Ｉ１およびＩｋは、それぞれ図２の式（１）および式（２）で表されるとともに、図２の式（３）に示すように互いに絶対値が同じで方向が逆となるので、図２の式（４）が成立し、増幅回路装置１全体のゲインＧは、図２の式（５）で表されるように、ｇｍ１とｇｍｋとの比のみによって決定される。
【００２３】
したがって、１段目の増幅回路１０を構成するＭＯＳトランジスタのばらつきと、最終段の増幅回路４０を構成するＭＯＳトランジスタのばらつきが、互いに打ち消されて、ゲインＧは、ばらつきのないものとなる。
【００２４】
しかも、温度変化などによる電圧電流変換係数ｇｍ１，ｇｍｋの変動も打ち消されるので、温度変化などによってもゲインＧは変動せず、安定な動作が得られる。また、複数段（偶数段）の増幅回路を直列に接続するので、ループゲインが大きくなり、歪み特性が良くなる。
【００２５】
最小構成段数である２段の場合には、バイアスを合わせると、Ｖｏｕｔ＝−Ｖｉｎとなり、増幅回路装置１は、ゲイン１の反転増幅回路となる。
【００２６】
さらに、図１のような構成で、少なくとも１段目の増幅回路１０および最終段の増幅回路４０を可変利得増幅回路とすることによって、増幅回路装置１を、増幅回路装置１全体のゲインＧを変化させることができる可変利得増幅回路装置とすることができる。
【００２７】
［２．直流オフセットをキャンセルする場合の例：図３および図４］
図３に、ｋ＝２ｎ＝４として、４段の増幅回路１０，２０，３０および４０を直列に接続する例を示す。増幅回路１０，２０，３０および４０は、それぞれ反転増幅回路であり、電圧電流変換回路である。
【００２８】
最終段（４段目）の増幅回路４０の出力端を、１段目の増幅回路１０の出力端に接続し、１段目の増幅回路１０の入力端を、増幅回路装置１の入力端２とし、最終段（４段目）の増幅回路４０の入力端（３段目の増幅回路３０の出力端）を、増幅回路装置１の出力端３とする。
【００２９】
したがって、１段目の増幅回路１０の電圧電流変換係数をｇｍ１、最終段（４段目）の増幅回路４０の電圧電流変換係数をｇｍｋとすると、上記と同様に、増幅回路装置１のゲインＧは、図２の式（５）で表されるように、ｇｍ１とｇｍｋとの比のみによって決定されるものとなる。
【００３０】
この場合、各段の増幅回路１０，２０，３０および４０の電圧電流変換回路に対しては、外部の電圧源４から、基準バイアス電圧Ｖｒｅｆを与える。しかし、実際には、最適なバイアス電圧に対して直流オフセットを生じるので、各段の増幅回路１０，２０，３０および４０に対しては、その直流オフセットを検出し、キャンセルする直流オフセット検出キャンセル回路５０，６０，７０および８０を接続する。これによって、次段の増幅回路との接続が容易となる。
【００３１】
図４に、図３のように構成する場合の各段の増幅回路（電圧電流変換回路）および直流オフセット検出キャンセル回路の具体例を示す。
【００３２】
この例では、増幅回路１０は、電源電圧Ｖｄｄが得られる電源５とグランドとの間に、ＰＭＯＳトランジスタ１１のソース・ドレイン、ＮＭＯＳトランジスタ１２のドレイン・ソース、およびＮＭＯＳトランジスタ１３のドレイン・ソースが直列に接続される。
【００３３】
ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２は、ＣＭＯＳインバータを形成するもので、それぞれのゲートが接続されて、増幅回路１０の入力端、すなわち増幅回路装置１の入力端２とされ、それぞれのドレインが接続されて、増幅回路１０の出力端とされる。ＮＭＯＳトランジスタ１３のゲートには、直流オフセット検出キャンセル回路５０から補正電圧Ｖｎが供給される。
【００３４】
直流オフセット検出キャンセル回路５０は、増幅回路１０と同様に、電源５とグランドとの間に、ＰＭＯＳトランジスタ５１のソース・ドレイン、ＮＭＯＳトランジスタ５２のドレイン・ソース、およびＮＭＯＳトランジスタ５３のドレイン・ソースが直列に接続される。
【００３５】
ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５２は、ＣＭＯＳインバータを形成するもので、それぞれのゲートが接続されて、その接続点に基準バイアス電圧Ｖｇが供給され、それぞれのドレインが接続されて、その接続点に得られる電圧Ｖｏｆが、演算増幅器５４の非反転入力端に供給され、演算増幅器５４の反転入力端に、上記の基準バイアス電圧Ｖｇが供給され、演算増幅器５４の出力電圧Ｖｎが、ＮＭＯＳトランジスタ５３のゲート、および増幅回路１０のＮＭＯＳトランジスタ１３のゲートに供給される。
【００３６】
この構成では、ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５２からなるＣＭＯＳインバータ、演算増幅器５４、およびＮＭＯＳトランジスタ５３および１３からなる帰還ループによって、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２からなるＣＭＯＳインバータ、およびＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５２からなるＣＭＯＳインバータの、直流オフセットが検出され、キャンセルされる。
【００３７】
具体的に、直流オフセット検出キャンセル回路５０のＣＭＯＳインバータの出力電圧Ｖｏｆが基準バイアス電圧Ｖｇより高くなると、演算増幅器５４の出力電圧Ｖｎが高くなり、ＮＭＯＳトランジスタ５３のドレイン抵抗が小さくなって、出力電圧Ｖｏｆが低くなり、逆に出力電圧Ｖｏｆが基準バイアス電圧Ｖｇより低くなると、演算増幅器５４の出力電圧Ｖｎが低くなり、ＮＭＯＳトランジスタ５３のドレイン抵抗が大きくなって、出力電圧Ｖｏｆが高くなる。
【００３８】
したがって、演算増幅器５４の出力電圧Ｖｎは、直流オフセット検出キャンセル回路５０のＣＭＯＳインバータの出力電圧Ｖｏｆを基準バイアス電圧Ｖｇに等しくするような電圧値に収斂し、これによって、増幅回路１０および直流オフセット検出キャンセル回路５０のＣＭＯＳインバータの直流オフセットがキャンセルされ、例えば、各ＣＭＯＳインバータの出力直流電圧がＶｄｄ／２とされる。
【００３９】
図４では省略したが、２段目の増幅回路２０および直流オフセット検出キャンセル回路６０、３段目の増幅回路３０および直流オフセット検出キャンセル回路７０、および最終段（４段目）の増幅回路４０および直流オフセット検出キャンセル回路８０も、同様に構成され、同様に直流オフセットがキャンセルされる。
【００４０】
なお、図４の例は、各段の増幅回路および直流オフセット検出キャンセル回路において、それぞれＣＭＯＳインバータのグランド側、すなわちＮＭＯＳトランジスタ１２および５２のソースに、補正用ＭＯＳトランジスタとしてＮＭＯＳトランジスタ１３および５３を接続する場合であるが、それぞれＣＭＯＳインバータの電源側、すなわちＰＭＯＳトランジスタ１１および５１のソースに、補正用ＭＯＳトランジスタとしてＰＭＯＳトランジスタを接続してもよい。
【００４１】
［３．各段の増幅回路を複合ＣＭＯＳ回路とする場合の例‥‥図５〜図８］
増幅回路装置としては、各段の増幅回路に外部から基準バイアス電圧を与える必要がなく、直流オフセットも生じないために直流オフセット検出キャンセル回路も不要な構成とすることもできる。
【００４２】
図５に、その一例を示す。この例では、増幅回路１０，２０，３０および４０を、それぞれ複合ＣＭＯＳ回路（コンプリメンタリ型複合ＭＯＳ回路）によって構成する。
【００４３】
具体的に、１段目の増幅回路１０は、ＮＭＯＳトランジスタ１４、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＰＭＯＳトランジスタ１７を備えるものとし、すべてのＭＯＳトランジスタは、バックゲートをソースに接続するとともに、ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１７は、それぞれゲートとドレインを接続する。
【００４４】
そして、ＮＭＯＳトランジスタ１４のソースとＰＭＯＳトランジスタ１５のソースを接続して、ＮＭＯＳトランジスタ１４およびＰＭＯＳトランジスタ１５により、一つのＰＭＯＳトランジスタとして動作する複合ＰＭＯＳトランジスタを構成し、ＰＭＯＳトランジスタ１７のソースとＮＭＯＳトランジスタ１６のソースを接続して、ＰＭＯＳトランジスタ１７およびＮＭＯＳトランジスタ１６により、一つのＮＭＯＳトランジスタとして動作する複合ＮＭＯＳトランジスタを構成する。
【００４５】
このとき、ＰＭＯＳトランジスタ１５のゲートが複合ＰＭＯＳトランジスタのゲートを形成し、ＰＭＯＳトランジスタ１５のドレインが複合ＰＭＯＳトランジスタのドレインを形成し、ＮＭＯＳトランジスタ１４のゲートおよびドレインが複合ＰＭＯＳトランジスタのソースを形成するとともに、ＮＭＯＳトランジスタ１６のゲートが複合ＮＭＯＳトランジスタのゲートを形成し、ＮＭＯＳトランジスタ１６のドレインが複合ＮＭＯＳトランジスタのドレインを形成し、ＰＭＯＳトランジスタ１７のゲートおよびドレインが複合ＮＭＯＳトランジスタのソースを形成する。
【００４６】
そして、複合ＰＭＯＳトランジスタのソース（ＮＭＯＳトランジスタ１４のゲートおよびドレイン）を電源５に接続し、複合ＮＭＯＳトランジスタのソース（ＰＭＯＳトランジスタ１７のゲートおよびドレイン）を接地し、複合ＰＭＯＳトランジスタのゲート（ＰＭＯＳトランジスタ１５のゲート）と複合ＮＭＯＳトランジスタのゲート（ＮＭＯＳトランジスタ１６のゲート）を接続して増幅回路１０の入力端とし、複合ＰＭＯＳトランジスタのドレイン（ＰＭＯＳトランジスタ１５のドレイン）と複合ＮＭＯＳトランジスタのドレイン（ＮＭＯＳトランジスタ１６のドレイン）を接続して増幅回路１０の出力端とする。
【００４７】
各ＭＯＳトランジスタにつき、１０番台の参照符号に代えて、それぞれ２０番台、３０番台および４０番台の参照符号を付して示すように、増幅回路２０，３０および４０も同様に構成する。
【００４８】
この図５の例では、各段の増幅回路１０，２０，３０および４０の入出力バイアスが常に、電源電圧Ｖｄｄの１／２のＶｄｄ／２に決まる。
【００４９】
そのため、それぞれの増幅回路の出力電圧が等しくなり、次段との接続が容易になるとともに、外部から基準バイアス電圧を与える必要がなく、直流オフセットも生じないので直流オフセット検出キャンセル回路も不要となる。したがって、増幅回路装置１全体の回路構成が簡単になるとともに、低消費電力化を実現することができる。
【００５０】
このように各段の増幅回路１０，２０，３０および４０を複合ＣＭＯＳ回路によって構成する場合にも、少なくとも１段目の増幅回路１０および最終段（４段目）の増幅回路４０を可変利得増幅回路とすることによって、増幅回路装置１全体のゲインＧを変化させることができる。
【００５１】
図６に、その一例を示す。この例では、１段目の増幅回路１０においては、複合ＰＭＯＳトランジスタのソース（ＮＭＯＳトランジスタ１４のゲートおよびドレイン）を、負荷１８ａを介して電源５に接続し、複合ＮＭＯＳトランジスタのソース（ＰＭＯＳトランジスタ１７のゲートおよびドレイン）を、負荷１８ｂを介して接地し、複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタによって構成される複合ＣＭＯＳ回路と並列に、すなわち複合ＰＭＯＳトランジスタのソース（ＮＭＯＳトランジスタ１４のゲートおよびドレイン）と複合ＮＭＯＳトランジスタのソース（ＰＭＯＳトランジスタ１７のゲートおよびドレイン）との間に、可変電流源１９を接続する。
【００５２】
最終段（４段目）の増幅回路４０においても、複合ＰＭＯＳトランジスタのソース（ＮＭＯＳトランジスタ４４のゲートおよびドレイン）を、負荷４８ａを介して電源５に接続し、複合ＮＭＯＳトランジスタのソース（ＰＭＯＳトランジスタ４７のゲートおよびドレイン）を、負荷４８ｂを介して接地し、複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタによって構成される複合ＣＭＯＳ回路と並列に、すなわち複合ＰＭＯＳトランジスタのソース（ＮＭＯＳトランジスタ４４のゲートおよびドレイン）と複合ＮＭＯＳトランジスタのソース（ＰＭＯＳトランジスタ４７のゲートおよびドレイン）との間に、可変電流源４９を接続する。
【００５３】
可変電流源１９および４９は、それぞれ、図７に示すように、ＮＭＯＳトランジスタ９１のドレイン９１Ｄを複合ＰＭＯＳトランジスタのソース（ＮＭＯＳトランジスタ１４または４４のゲートおよびドレイン）に接続し、ＮＭＯＳトランジスタ９１のソース９１Ｓを複合ＮＭＯＳトランジスタのソース（ＰＭＯＳトランジスタ１７または４７のゲートおよびドレイン）に接続し、ＮＭＯＳトランジスタ９１のゲートに利得制御用の可変電圧源９２を接続して構成する。ＮＭＯＳトランジスタ９１も、バックゲートをソースに接続する。
【００５４】
図６および図７の例で、増幅回路１０の負荷１８ａおよび１８ｂを同一の抵抗値Ｒ１を有する抵抗とし、複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタによって構成される複合ＣＭＯＳ回路に流れる電流をＩｄ１、可変電流源１９の電流をＩｃ１、負荷１８ａおよび１８ｂに流れる電流を（Ｉｄ１＋Ｉｃ１）とし、複合ＰＭＯＳトランジスタのソース電圧（ＮＭＯＳトランジスタ１４のドレイン電圧）をＶａ１、複合ＮＭＯＳトランジスタのソース電圧（ＰＭＯＳトランジスタ１７のドレイン電圧）をＶｂ１とし、可変電流源１９を構成する可変電圧源９２の電圧をＶｃ１とすると、電圧Ｖａ１およびＶｂ１は、それぞれ図８の式（１１）および式（１２）で表されるので、図８の式（１３）に示すように、電圧Ｖａ１と電圧Ｖｂ１の和はＶｄｄとなり、増幅回路１０の入出力バイアスＶｇ１は、図８の式（１４）で表されるものとなる。
【００５５】
同様に、増幅回路４０の負荷４８ａおよび４８ｂを同一の抵抗値Ｒｋを有する抵抗とし、複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタによって構成される複合ＣＭＯＳ回路に流れる電流をＩｄｋ、可変電流源４９の電流をＩｃｋ、負荷４８ａおよび４８ｂに流れる電流を（Ｉｄｋ＋Ｉｃｋ）とし、複合ＰＭＯＳトランジスタのソース電圧（ＮＭＯＳトランジスタ４４のドレイン電圧）をＶａｋ、複合ＮＭＯＳトランジスタのソース電圧（ＰＭＯＳトランジスタ４７のドレイン電圧）をＶｂｋとし、可変電流源４９を構成する可変電圧源９２の電圧をＶｃｋとすると、増幅回路４０の入出力バイアスＶｇｋは、図８の式（１５）で表されるものとなる。
【００５６】
すなわち、図６および図７の例では、電圧Ｖｃ１を制御して可変電流源１９の電流Ｉｃ１を制御することによって、負荷１８ａおよび１８ｂに流れる電流（Ｉｄ１＋Ｉｃ１）が変化し、電圧Ｖａ１およびＶｂ１が変化して、増幅回路１０を構成する複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタの等価的なゲート・ソース間電圧が変化し、複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタに流れる電流Ｉｄ１が変化して、増幅回路１０のゲインを変えることができ、同様に、電圧Ｖｃ２を制御して可変電流源４９の電流Ｉｃｋを制御することによって、負荷４８ａおよび４８ｂに流れる電流（Ｉｄｋ＋Ｉｃｋ）が変化し、電圧ＶａｋおよびＶｂｋが変化して、増幅回路４０を構成する複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタの等価的なゲート・ソース間電圧が変化し、複合ＰＭＯＳトランジスタおよび複合ＮＭＯＳトランジスタに流れる電流Ｉｄｋが変化して、増幅回路４０のゲインを変えることができるとともに、これらゲインの制御と無関係に、増幅回路１０，２０，３０および４０の入出力バイアスを常に一定値Ｖｄｄ／２に保持することができる。
【００５７】
図６の例でも、このように、増幅回路装置１のゲインＧの制御にかかわらず、各段の増幅回路１０，２０，３０および４０の入出力バイアスが常にＶｄｄ／２に決まるので、それぞれの増幅回路の出力電圧が等しくなり、次段との接続が容易になるとともに、外部から基準バイアス電圧を与える必要がなく、直流オフセットも生じないので直流オフセット検出キャンセル回路も不要となる。
【００５８】
なお、可変電流源１９および４９は、それぞれＰＭＯＳトランジスタと可変電圧源とによって構成することもできる。
【図面の簡単な説明】
【００５９】
【図１】この発明の増幅回路装置の基本的構成を示す図である。
【図２】図１の増幅回路装置の説明に供する式を示す図である。
【図３】各段の増幅回路に直流オフセット検出キャンセル回路を接続する例を示す図である。
【図４】図３の増幅回路装置の増幅回路および直流オフセット検出キャンセル回路の具体例を示す図である。
【図５】各段の増幅回路を複合ＣＭＯＳ回路とする場合の例を示す図である。
【図６】図５の増幅回路装置を可変利得増幅回路装置とする場合の例を示す図である。
【図７】図６の増幅回路装置中の可変電流源の一例を示す図である。
【図８】図６の増幅回路装置の説明に供する式を示す図である。
【図９】ＭＯＳトランジスタを用いた従来の増幅回路の一般的な構成を示す図である。
【図１０】図９の増幅回路の説明に供する式を示す図である。
【図１１】特許文献１に示された増幅回路を示す図である。
【図１２】図１１の増幅回路の説明に供する式を示す図である。
【符号の説明】
【００６０】
主要部については図中に全て記述したので、ここでは省略する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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