(57)【要約】【課題】正しく２値化できなくともよい一定時間のプリアンブルのその区間長よりも、後続する正しい２値化が必要なデータ区間において同一の信号レベルが連続する最大時間の方が長い場合に、正しく２値化を行い、かつノイズ耐量の確保が行えるデータスライス回路を得ること。【解決手段】コンパレータ４の出力信号が一定期間内変化している場合は、ＨＰＦ３の収束電圧Ｖｈｐｆを基準電圧Ｖｒｅｆ０と同じ電圧に設定し、コンパレータ４の出力信号が一定期間、コード１で連続する場合は、ＨＰＦ３の収束電圧Ｖｈｐｆを基準電圧Ｖｒｅｆ０よりも所定の固定電圧だけ高い電圧Ｖｒｅｆｐ１に設定し、コンパレータ４の出力信号が一定期間、コード０で連続する場合は、ＨＰＦ４の収束電圧Ｖｈｐｆを基準電圧Ｖｒｅｆ０よりも所定の固定電圧だけ低い電圧Ｖｒｅｆｎ１に設定する。【選択図】        図１
2006261779.tif 000002
【特許請求の範囲】
【請求項１】
２値化するアナログ信号が入力するＨＰＦの収束電圧と基準電圧との大小関係を比較して２値化した信号を出力するコンパレータと、
前記コンパレータの出力信号が一定期間内変化している場合は、前記ＨＰＦの収束電圧を前記基準電圧と同じ電圧に設定し、前記コンパレータの出力信号が一定期間、コード１で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧よりも所定の固定電圧だけ高い電圧に設定し、前記コンパレータの出力信号が一定期間、コード０で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧よりも所定の固定電圧だけ低い電圧に設定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項２】
２値化するアナログ信号の電圧とＬＰＦの収束電圧との大小関係を比較して２値化した信号を出力するコンパレータと、
前記コンパレータの出力信号が一定期間内変化している場合は、前記ＬＰＦの収束電圧を前記２値化するアナログ信号の電圧と同じ電圧に設定し、前記コンパレータの出力信号が一定期間、コード１で連続する場合は、前記ＬＰＦの収束電圧を前記２値化するアナログ信号の電圧よりも所定の固定電圧だけ低い電圧に設定し、前記コンパレータの出力信号が一定期間、コード０で連続する場合は、前記ＬＰＦの収束電圧を前記２値化するアナログ信号の電圧よりも所定の固定電圧だけ高い電圧に設定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項３】
２値化するアナログ信号を基準電圧に収束して出力するＨＰＦと、
前記ＨＰＦの出力電圧とＬＰＦの収束電圧との大小関係を比較して２値化した信号を出力するコンパレータと、
前記コンパレータの出力信号が一定期間内変化している場合は、前記ＬＰＦの収束電圧を前記基準電圧と同じ電圧に設定し、前記コンパレータの出力信号が一定期間、コード１で連続する場合は、前記ＬＰＦの収束電圧を前記基準電圧よりも所定の固定電圧だけ高い電圧に設定し、前記コンパレータの出力信号が一定期間、コード０で連続する場合は、前記ＬＰＦの収束電圧を前記基準電圧よりも所定の固定電圧だけ低い電圧に設定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項４】
Ａ＜Ｂ＜Ｃなる関係の基準電圧Ａ，Ｂ，Ｃを定め、２値化するアナログ信号が入力するＨＰＦの収束電圧と前記基準電圧Ａ，Ｂ，Ｃとの大小関係をそれぞれ比較して２値化した信号を出力する第１のコンパレータ、第２のコンパレータ及び第３のコンパレータと、
前記３つのコンパレータの各出力信号に基づき、前記２値化するアナログ信号を前記ＨＰＦに通した信号が、前記基準電圧Ｃ以上の電圧範囲ｐ１，前記基準電圧Ｃと前記基準電圧Ｂとの間の電圧範囲ｐ０，前記基準電圧Ｂと前記基準電圧Ａとの間の電圧範囲ｎ０及び前記基準電圧Ａ以下の電圧範囲ｎ１のいずれに属するかを識別し、（１）前記２値化するアナログ信号を前記ＨＰＦに通した信号が前記電圧範囲ｐ１に属している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（２）前記２値化するアナログ信号を前記ＨＰＦに通した信号が前記電圧範囲ｎ１に属している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（３）前記２値化するアナログ信号を前記ＨＰＦに通した信号が前記電圧範囲ｐ１から前記電圧範囲ｐ０に変化して前記ＨＰＦの時定数と同程度以下の一定時間Ｔ２の間、前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（４）前記２値化するアナログ信号を前記ＨＰＦに通した信号が前記電圧範囲ｎ１から前記電圧範囲ｎ０に変化して前記一定時間Ｔ２の間、前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（５）前記第２のコンパレータの出力信号が前記ＨＰＦの時定数と同程度以下の一定時間Ｔ１内で変化している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（６）前記（１）〜（５）以外において前記第２のコンパレータの出力信号がコード１で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧Ｃよりも所定の固定電圧だけ高い電圧Ｘに設定し、（７）前記（１）〜（５）以外において前記第２のコンパレータの出力信号がコード０で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧Ａよりも所定の固定電圧だけ低い電圧Ｙに設定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項５】
２値化するアナログ信号をＨＰＦに通した信号を増幅する増幅器と、
Ａ＜Ｂ＜Ｃなる関係の基準電圧Ａ，Ｂ，Ｃを定め、前記増幅器の出力電圧と前記基準電圧Ａ，Ｂ，Ｃとの大小関係をそれぞれ比較して２値化した信号を出力する第１のコンパレータ、第２のコンパレータ及び第３のコンパレータと、
前記３つのコンパレータの各出力信号に基づき、前記増幅器の出力電圧が、前記基準電圧Ｃ以上の電圧範囲ｐ１，前記基準電圧Ｃと前記基準電圧Ｂとの間の電圧範囲ｐ０，前記基準電圧Ｂと前記基準電圧Ａとの間の電圧範囲ｎ０及び前記基準電圧Ａ以下の電圧範囲ｎ１のいずれに属するかを識別し、（１）前記増幅器の出力電圧が前記電圧範囲ｐ１に属している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（２）前記増幅器の出力電圧が前記電圧範囲ｎ１に属している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（３）前記増幅器の出力電圧が前記電圧範囲ｐ１から前記電圧範囲ｐ０に変化して前記ＨＰＦの時定数と同程度以下の一定時間Ｔ２の間、前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（４）前記増幅器の出力電圧が前記電圧範囲ｎ１から前記電圧範囲ｎ０に変化して前記一定時間Ｔ２の間、前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（５）前記第２のコンパレータの出力信号が前記ＨＰＦの時定数と同程度以下の一定時間Ｔ１内で変化している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定し、（６）前記（１）〜（５）以外において前記第２のコンパレータの出力信号がコード１で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、（７）前記（１）〜（５）以外において前記第２のコンパレータの出力信号がコード０で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧Ａと同じ電圧に設定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項６】
２値化するアナログ信号が入力するＨＰＦであってτ１＞τ２なる関係の２つの時定数を切替可能に備えるＨＰＦと、
前記ＨＰＦに通した前記２値化するアナログ信号を増幅する増幅器と、
Ａ＜Ｂ＜Ｃ＜Ｄ＜Ｅなる関係の基準電圧Ａ，Ｂ，Ｃ，Ｄ，Ｅを定め、前記増幅器の出力電圧と前記基準電圧Ａ，Ｂ，Ｃ，Ｄ，Ｅとの大小関係をそれぞれ比較して２値化した信号を出力する第１のコンパレータ、第２のコンパレータ、第３のコンパレータ、第４のコンパレータ及び第５のコンパレータと、
前記５つのコンパレータの各出力信号に基づき、前記増幅器の出力電圧が、前記基準電圧Ｅ以上の電圧範囲ｐ２，前記基準電圧Ｅと前記基準電圧Ｄとの間の電圧範囲ｐ１，前記基準電圧Ｄと前記基準電圧Ｃとの間の電圧範囲ｐ０，前記基準電圧Ｃと前記基準電圧Ｂとの間の電圧範囲ｎ０，前記基準電圧Ｂと前記基準電圧Ａとの間の電圧範囲ｎ１及び前記基準電圧Ａ以下の電圧範囲ｎ２のいずれに属するかを識別し、（１）前記増幅器の出力電圧が前記電圧範囲ｐ１に属している場合は前記ＨＰＦが時定数τ１を持つようにするとともに、前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、（２）前記増幅器の出力電圧が前記電圧範囲ｎ１に属している場合は前記ＨＰＦが時定数τ１を持つようにするとともに、前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、（３）前記増幅器の出力電圧が前記電圧範囲ｐ１から前記電圧範囲ｐ０に変化して前記ＨＰＦの時定数τ１と同程度以下の一定時間Ｔ２の間、前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、かつ前記ＨＰＦが時定数τ１を持つようにし、（４）前記増幅器の出力電圧が前記電圧範囲ｎ１から前記電圧範囲ｎ０に変化して前記一定時間Ｔ２の間、前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、かつ前記ＨＰＦが時定数τ１を持つようにし、（５）前記第２のコンパレータの出力信号が前記ＨＰＦの時定数τ１と同程度以下の一定時間Ｔ１内で変化している場合は前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、かつ前記ＨＰＦが時定数τ１を持つようにし、（６）前記増幅器の出力電圧が前記電圧範囲ｐ２または前記電圧範囲ｎ２に属している場合は前記ＨＰＦが時定数τ２を持つようにするとともに、前記ＨＰＦの収束電圧を前記基準電圧Ｃと同じ電圧に設定し、（７）前記（１）〜（６）以外において前記第３のコンパレータの出力信号がコード１で連続する場合は前記ＨＰＦの収束電圧を前記基準電圧Ｄと同じ電圧に設定し、（８）前記（１）〜（６）以外において前記第３のコンパレータの出力信号がコード０で連続する場合は前記ＨＰＦの収束電圧を前記基準電圧Ｂと同じ電圧に設定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項７】
前記２値化するアナログ信号が、決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号である場合において、
前記ＨＰＦは、τ１＞τ２なる関係の２つの時定数を切替可能に備え、
前記制御回路は、前記決まったデータパターンの受信が完了するまでは前記ＨＰＦが時定数τ２を持つようにし、前記決まったデータパターンの受信が完了した時点で前記ＨＰＦが時定数τ１を持つように切り替える、
ことを特徴とする請求項４または５に記載のデータスライス回路。
【請求項８】
前記２値化するアナログ信号が、決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号である場合において、
前記ＨＰＦは、τ０＞τ１＞τ２なる関係の３つの時定数を切替可能に備え、
前記制御回路は、前記決まったデータパターンの受信が完了した時点で前記（６）の処理を停止し、前記ＨＰＦが時定数τ０を持つように切り替える、
ことを特徴とする請求項６に記載のデータスライス回路。
【請求項９】
前記２値化するアナログ信号が、決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号である場合において、
前記制御回路は、前記決まったデータパターンの受信が完了した時点で、電圧Ｘ−基準電圧Ｂ，基準電圧Ｃ−基準電圧Ｂ，基準電圧Ｂ−基準電圧Ａ，基準電圧Ｂ−電圧Ｙをそれぞれ大きくする機構、
を備えることを特徴とする請求項４に記載のデータスライス回路。
【請求項１０】
前記２値化するアナログ信号が、決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号である場合において、
前記制御回路は、前記決まったデータパターンの受信が完了した時点で、基準電圧Ｃ−基準電圧Ｂ，基準電圧Ｂ−基準電圧Ａをそれぞれ大きくする機構、
を備えることを特徴とする請求項５に記載のデータスライス回路。
【請求項１１】
前記２値化するアナログ信号が、決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号である場合において、
前記制御回路は、前記決まったデータパターンの受信が完了した時点で、基準電圧Ｅ−基準電圧Ｃ，基準電圧Ｄ−基準電圧Ｃ，基準電圧Ｃ−基準電圧Ｂ，基準電圧Ｃ−基準電圧Ａをそれぞれ大きくする機構、
を備えることを特徴とする請求項６に記載のデータスライス回路。
【請求項１２】
決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、
前記決まったデータパターンに含まれている２値化したときにコード１とコード０とを交互に繰り返す０１交番信号の振幅の１／２程度の電圧Ｖの間隔でｎ個のしきい値を設けるしきい値回路と、
前記２値化するアナログ信号の電圧から前記電圧Ｖのｎ／２倍以上低くなったしきい値は前記電圧Ｖのｎ倍だけ高い電圧に変更する一方、前記２値化するアナログ信号の電圧から前記電圧Ｖのｎ／２倍以上高くなったしきい値は前記電圧Ｖのｎ倍だけ低い電圧に変更し、電圧を変更したしきい値では電圧を変更した時点から前記決まったデータパターンとそのレプリカとの一致検出を開始し、前記ｎ個のしきい値のいずれかでデータパターン一致が検出されると、そのしきい値を適切なしきい値として選定する制御回路と、
を備えることを特徴とするデータスライス回路。
【請求項１３】
前記制御回路は、前記選定したしきい値を用いて前記決まったデータパターン以降について２値化動作を行うことを特徴とする請求項１２にデータスライス回路。
【請求項１４】
前記制御回路は、前記ｎ個のしきい値の個数分のコンパレータを備えることを特徴とする請求項１２または１３に記載のデータスライス回路。
【請求項１５】
前記電圧Ｖをｎ倍した電圧値は、前記２値化するアナログ信号のノイズ成分を含めた最大電圧から前記０１交番信号の中央電圧を引いた電圧値よりも大きく、かつ前記０１交番信号の中央電圧から前記２値化するアナログ信号のノイズ成分を含めた最小電圧を引いた電圧値よりも大きい、ことを特徴とする請求項１２に記載のデータスライス回路。
【請求項１６】
決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、
前記２値化するアナログ信号をデジタル変換するＡ／Ｄ変換器と、
Ａ／Ｄ変換器の各出力値を受けて、前記決まったデータパターンに対応する区間での各出力値の平均値を求め、前記平均値と前記決まったデータパターン以降の各出力値とを比較して２値化信号を生成するロジック回路と、
を備えることを特徴とするデータスライス回路。
【請求項１７】
決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、
前記決まったデータパターンに含まれている２値化したときにコード１とコード０とを交互に繰り返す０１交番信号の平均電圧を求め、求めた前記平均電圧を用いて前記決まったデータパターン以降について２値化動作を行う回路、
を備えることを特徴とするデータスライス回路。
【請求項１８】
前記平均電圧は、前記０１交番信号の区間長と同程度の時定数を有するＬＰＦに通した前記２値化するアナログ信号の前記決まったデータパターン一致検出時の電圧である、ことを特徴とする請求項１７に記載データスライス回路。
【請求項１９】
前記平均電圧は、直列に接続したスイッチ及容量素子で構成されるサンプルホールド回路のｎ＋１個を並列に配置し、一方の並列接続端に基準電圧を印加し、他方の並列接続端に前記２値化するアナログ信号を印加してサンプルホールドを連続的に行い、前記決まったデータパターンの一致検出時にサンプル中である容量素子を除いたｎ個の容量素子から並列に取り出した電圧である、ことを特徴とする請求項１７に記載データスライス回路。
【請求項２０】
データの転送レートがＲ［ビット／秒］で、前記０１交番信号の区間長がＴ０１であるとき、１／ＲがＴ０１／ｎの整数倍であり、前記０１交番信号が前記決まったデータパターンの最後尾から時間Ｔａ前で終了する場合の前記時間Ｔａを用いて、ｄ＝Ｔａ／（Ｔ０１／ｎ）なる定数ｄを定義した場合に、前記平均電圧は、直列に接続したスイッチ及容量素子で構成されるサンプルホールド回路のｎ＋ｄ個を並列に配置し、一方の並列接続端に基準電圧を印加し、他方の並列接続端に前記２値化するアナログ信号を印加してサンプルホールドを連続的に行い、前記決まったデータパターンの一致検出時において早いタイミングでサンプリングしたｎ個の容量素子から並列に取り出した電圧である、ことを特徴とする請求項１７に記載データスライス回路。
【請求項２１】
決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、
前記２値化するアナログ信号をデジタル変換するＡ／Ｄ変換器と、
Ａ／Ｄ変換器の各出力値を受けて、前記決まったデータパターンに含まれているコード１とコード０とを交互に繰り返す０１交番信号に対応する区間での各出力値の平均値を求め、前記平均値と前記決まったデータパターン以降の各出力値とを比較して２値化信号を生成するロジック回路と、
を備えることを特徴とするデータスライス回路。
【請求項２２】
決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、
前記２値化するアナログ信号をデジタル変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の各出力値を受けて、前記決まったデータパターンに含まれているコード１とコード０とを交互に繰り返す０１交番信号に対応する区間での各出力値の平均値を求めるロジック回路と、
前記平均値をアナログ電圧信号に変換するＤ／Ａ変換器と、
前記アナログ電圧信号をしきい値として前記２値化するアナログ信号における前記決まったデータパターン以降のアナログ信号を２値化するコンパレータと、
を備えることを特徴とするデータスライス回路。
【請求項２３】
決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、
複数のコンパレータを有し前記２値化するアナログ信号をデジタル変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の各出力値を受けて、前記決まったデータパターンに含まれているコード１とコード０とを交互に繰り返す０１交番信号に対応する区間での各出力値の平均値を求めるロジック回路と、
前記平均値をアナログ電圧信号に変換するＤ／Ａ変換器と、
前記複数のコンパレータの一部を用いて前記決まったデータパターン以降のアナログ信号の２値化を行うために、前記決まったデータパターンの受信後において前記複数のコンパレータの一部が用いるしきい値を前記アナログ電圧信号に切り替える回路と、
を備えることを特徴とするデータスライス回路。
【請求項２４】
前記Ａ／Ｄ変換器とＤ／Ａ変換器は、それぞれ、抵抗分圧回路が生成する分圧電圧を共通の基準電圧としている、ことを特徴とする請求項２２または２３に記載のデータスライス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デジタル無線通信装置の復調部で用いられるデータスライス回路に関するものである。
【背景技術】
【０００２】
周波数変調方式等を用いたデジタル無線通信装置の復調部では、周波数・電圧変換等二より生成したアナログ信号を、“０”レベル（以降「コード０」という）と“１”レベル（以降「コード１」という）の判定を行って２値信号に変換するデータスライス回路が用いられている。以下に、従来のデータスライス回路について、その概要を説明する。
【０００３】
図２２は、従来のデータスライス回路の構成例（その１）を示す回路図である。図２２において、スライス信号（スライサ入力）が入力する端子５０には容量素子５１の一方の電極が接続され、容量素子５１の他方の電極には抵抗素子５２の一端とＯＰアンプ５３の逆相入力端（−）とが接続されている。基準電圧が印加される端子５４には抵抗素子５２の他端と抵抗素子Ｒｓの一端とが接続され、抵抗素子Ｒｓの他端は抵抗素子Ｒｆの一端と共にＯＰアンプ５３の正相入力端（＋）とが接続されている。抵抗素子Ｒｆの他端はＯＰアンプ５３の出力端に接続されている。
【０００４】
以上の構成において、ＯＰアンプ３３と抵抗素子Ｒｆ，Ｒｓとは全体としてヒステリシスコンパレータを構成している。また、容量素子５１と抵抗素子５２は全体としてハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を構成している。つまり、図２２に示すデータスライス回路は、入力端子３０に印加されるアナログ信号（スライス信号）をＨＰＦに通して高域成分の信号Ｖｈｐｆを取り出し、ヒステリシスコンパレータにてその高域成分の信号Ｖｈｐｆを入力端子３４に印加される基準電圧を固定しきい値電圧としてスライスするようになっている。ヒステリシスコンパレータの出力（２値信号）はインバータ５５を通りスライサ出力となる。
【０００５】
また、図２３は、従来のデータスライス回路の構成例（その２）を示す回路図である。図２３において、スライス信号の入力端子６０には抵抗素子６１の一端と抵抗素子Ｒｓの一端とが接続されている。抵抗素子６１の他端は、容量素子６２の一方の電極と共にＯＰアンプ６３の逆相入力端（−）とが接続されている。容量素子６２の他方の電極は接地（ＧＮＤ）に接続されている。抵抗素子Ｒｓの他端は抵抗素子Ｒｆの一端と共にＯＰアンプ６３の正相入力端（＋）とが接続されている。抵抗素子Ｒｆの他端はＯＰアンプ６３の出力端に接続されている。
【０００６】
以上の構成において、ＯＰアンプ６３と抵抗素子Ｒｆ，Ｒｓとは全体としてヒステリシスコンパレータを構成している。また、抵抗素子６１と容量素子６２は全体としてローパスフィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を構成している。つまり、図２３に示すデータスライス回路は、入力端子６０に印加されるアナログ信号（スライス信号）をＬＰＦに通して低域成分の信号Ｖｌｐｆを取り出し、ヒステリシスコンパレータにてその低域成分の信号Ｖｌｐｆをしきい値電圧として入力端子６０に印加されるアナログ信号（スライス信号）をスライスするようになっている。ヒステリシスコンパレータの出力（２値信号）は、スライサ出力となる。
【０００７】
図２４は、データスライス回路に入力されるスライス信号の一例を示す波形図である。図２４に示すように、スライス信号は、アナログ信号であるが、まず一定振幅で所定時間継続し、その後、振幅が種々に変化する期間を持つ信号である。一定振幅で所定時間継続する区間は、２値化したときコード０とコード１とが交互に繰り返す０１交番区間６５である。この０１交番区間６５でのアナログ信号（スライス信号）は、一定振幅（一定電圧）の０１交番信号であると言える。その後、振幅が種々に変化する期間は、データ区間６６であり、０１交番信号の振幅（電圧）が種々に変化する。このデータ区間６６には、２値化したときコード０が連続するコード０連続区間５７と、コード１が連続するコード１連続区間５８とが含まれている。０１交番区間６５は、正しい２値化が必要なデータ区間６６の前に、適切なしきい値を検出するために付加された区間、つまり正しく２値化ができなくともよい区間であり、プリアンブルと称される。
【０００８】
ここでは、データ転送レートは１ビット／ｕ（マイクロ）秒であるとして、従来のデータスライス回路において、０１交番区間をデータ区間に前置したスライス信号、つまり０１交番信号を２値化するデータスライス動作について説明する。スライス信号は、図２４では、０１交番区間６５がデータ区間６６に比して長い場合を示しているが、逆に、０１交番区間６５がデータ区間６６に比して短い場合もある。
【０００９】
まず、図２５と図２６を参照して、スライス信号が、図２４に示すように、０１交番区間６５がデータ区間６６におけるコード０連続区間５７やコード１連続区間５８に比して長い場合の動作について説明する。なお、図２５は、図２４に示す０１交番区間が長い場合のスライス信号が図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である。図２６は、図２４に示す０１交番区間が長い場合のスライス信号が図２３に示すデータスライス回路に入力された場合の動作を説明する波形図である。
【００１０】
図２５と図２６では、スライス信号の０１交番区間６５は、９６ビット（１００ｕ秒）であるとし、これに対し、コード０連続区間５７は、１４ビット（１４ｕ秒）であり、コード１連続区間５８は、１３ビット（１３ｕ秒）であるとしている。また、図２２に示すＨＰＦと図２３に示すＬＰＦの時定数は、それぞれ４８ｕ秒であるとしている。
【００１１】
図２５では、（ａ）スライサ入力がＨＦＰを通った後の信号Ｖｈｐｆと、（ｂ）理想スライサ出力と、（ｃ）実際のスライサ出力との関係が示されている。また、図２６では、（ａ）スライサ入力波形と、（ｂ）理想スライサ出力と、（ｃ）実際のスライサ出力との関係が示されている。
【００１２】
図２５と図２６とに示すように、コード０に対応する電圧がデータスライス回路のしきい値となっているときは、０１交番区間６５の開始後の間もない期間では直ぐに正しい２値化は行えず、０１交番区間６５の途中から正しい２値化が行われる。これは、０１交番信号の振幅が小さいために、しきい値が０１交番信号の電圧変化範囲内に直ぐには入らないためである。コード０連続区間５７では、スライサ入力としきい値とが近づくが、この区間の長さ（１４ｕ秒、１３ｕ秒）に比べてＨＰＦやＬＰＦの時定数が４８ｕ秒とある程度長いので、しきい値が０１交番電圧変化範囲内からはみ出さず、コード０連続区間５７後の０１交番部分でも正しく２値化が行われる。このように、０１交番区間の長さよりもデータ区間中で同一信号レベルが連続する最大時間が充分に短い場合は、図２２や図２３に示すような簡単な回路で２値化を行うことができる。
【００１３】
次に、図２７を参照して、スライス信号が、０１交番区間６５がデータ区間６６におけるコード０連続区間５７やコード１連続区間５８に比して短い場合の動作について説明する。このようなスライス信号は、例えば無線によるデータ通信において、狭い周波数帯域で、高密度、高速のデータ通信を実施しようとする場合に用いられる。
【００１４】
図２７は、０１交番区間６５の短いスライス信号が図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である。図２７では、（ａ）スライサ入力と、（ｂ）スライサ入力がＨＦＰを通った後の信号Ｖｈｐｆと、（ｃ）理想スライサ出力と、（ｄ）実際のスライサ出力との関係が示されている。
【００１５】
図２７では、０１交番区間６５が４ビット（４ｕ秒）である。これに対して、コード０連続区間５７は１４ビット（１４ｕ秒）であり、コード１連続区間５８は１３ビット（１３ｕ秒）である。また、図２２に示すＨＰＦの時定数は、コード０連続区間５７やコード１連続区間５８に比べて４８ｕ秒と長い場合の動作が示されている。
【００１６】
図２７に示すように、０１交番区間６５がコード０連続区間５７やコード１連続区間５８に比べて短く、ＨＰＦの時定数がコード０連続区間５７やコード１連続区間５８よりも長い場合には、０１交番区間６５の終了時に、しきい値が０１交番電圧範囲内に達することができないので、０１交番区間６５の以降でも正しく２値化を行うことができないことになる。
【００１７】
この問題に対処するには、ＨＰＦの時定数を短くすることが考えられる。図２８は、０１交番区間６５の短いスライス信号が短い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である（ノイズがない場合）。図２８では、（ａ）スライサ入力と、（ｂ）スライサ入力がＨＦＰを通った後の信号Ｖｈｐｆと、（ｃ）理想スライサ出力と、（ｄ）実際のスライサ出力との関係が示されている。
【００１８】
図２８では、上記のように、０１交番区間６５が４ビット（４ｕ秒）で、コード０連続区間５７が１４ビット（１４ｕ秒）で、コード１連続区間５８が１３ビット（１３ｕ秒）である場合に、図２２に示すデータスライス回路におけるＨＰＦの時定数を、ＨＰＦを通過したスライス信号（０１交番区間６５の前に存在するコード０連続区間や、この０１交番区間６５に後続するコード０連続区間５７，コード１連続区間５８でのスライス信号）が０１交番電圧範囲内に入る程度に短い０．４ｕ秒とした場合のスライス動作が示されている。この場合には、図２８に示すように、０１交番区間６５から正しく２値化を行うことができる。
【００１９】
【特許文献１】特開２００１−１８９７６５号公報
【特許文献２】特開２００２−４４１６４号公報
【特許文献３】特開２００３−１９８６４３号公報
【特許文献４】特開２００４−２３２５０号公報
【特許文献５】特開２００３−３０９６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、図２８に示したように、図２２に示すデータスライス回路におけるＨＰＦの時定数を短くした場合には、スライス信号に重畳されるノイズの影響を受け易いという問題がある（図２９、図３０参照）。なお、図２９は、０１交番区間の短いスライス信号が短い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である（ノイズがある場合）。図３０は、０１交番区間の短いスライス信号が短い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である（コンパレータのヒステリシス幅を大きくしてノイズ耐性を高めた場合）。
【００２１】
図２９では、（ａ）スライサ入力と、（ｂ）スライサ入力がＨＦＰを通った後の信号Ｖｈｐｆと、（ｃ）理想スライサ出力と、（ｄ）実際のスライサ出力との関係が示されている。例えば図２９に示すように、コード０連続区間やコード１連続区間において、０１交番振幅と同程度のノイズが存在する場合は正しく２値化を行うことができないことが起こる。また、ヒステリシス幅よりも大きいノイズが入った場合や、ノイズの影響で信号振幅がヒステリシス幅よりも小さくなる場合には正しく２値化を行うことができないことが起こる。
【００２２】
図３０では、（ａ）スライサ入力と、（ｂ）スライサ入力がＨＦＰを通った後の信号Ｖｈｐｆと、（ｃ）実際のスライサ出力との関係が示されている。ノイズ耐量を確保するためにはコンパレータのヒステリシス幅を大きくする必要があるが、例えば図３０に示すように、コンパレータのヒステリシス幅が大き過ぎると、０１交番振幅がノイズの影響で小さくなった場合に正しく２値化を行うことができないことが起こる。
【００２３】
この発明は、上記に鑑みてなされたものであり、正しく２値化できなくともよい一定時間のプリアンブルのその区間長よりも、後続する正しい２値化が必要なデータ区間において同一の信号レベルが連続する最大時間の方が長い場合に、正しく２値化を行い、かつノイズ耐量の確保が行えるデータスライス回路を得ることを目的とする。
【課題を解決するための手段】
【００２４】
上述した目的を達成するために、この発明にかかるデータスライス回路は、２値化するアナログ信号が入力するＨＰＦの収束電圧と基準電圧との大小関係を比較して２値化した信号を出力するコンパレータと、前記コンパレータの出力信号が一定期間内変化している場合は、前記ＨＰＦの収束電圧を前記基準電圧と同じ電圧に設定し、前記コンパレータの出力信号が一定期間、コード１で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧よりも所定の固定電圧だけ高い電圧に設定し、前記コンパレータの出力信号が一定期間、コード０で連続する場合は、前記ＨＰＦの収束電圧を前記基準電圧よりも所定の固定電圧だけ低い電圧に設定する制御回路とを備えることを特徴とする。
【００２５】
この発明によれば、２値化するアナログ信号のプリアンブル区間では基準電圧を用いて２値化し、その後のデータ区間ではコード０連続区間やコード１連続区間を検出すると、しきい値を基準電圧の上下に設定して２値化することができる。
【発明の効果】
【００２６】
この発明によれば、正しく２値化できなくともよい一定時間のプリアンブルのその区間長よりも、後続する正しい２値化が必要なデータ区間において同一の信号レベルが連続する最大時間の方が長い場合に、正しく２値化を行い、かつノイズ耐量の確保が行えるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下に図面を参照して、この発明にかかるデータスライス回路の好適な実施の形態を詳細に説明する。
【００２８】
実施の形態１．
図１は、この発明の実施の形態１によるデータスライス回路の要部回路図である。図１において、スライス信号（スライサ入力）の入力端子１は、ボルテージフォロワー回路２の正相入力端（＋）に接続されている。ボルテージフォロワー回路２の出力端は、容量素子Ｃｈｐｆと抵抗素子Ｒｈｐｆとで構成されるＨＰＦ部３を介してコンパレータ４の逆相入力端（−）に接続されている。コンパレータ４は正相入力端（＋）側にヒステリシス幅を規定する抵抗素子Ｒｆ１，Ｒｓ１を備えている。
【００２９】
ボルテージフォロワー回路２の出力端は容量素子Ｃｈｐｆの一方の電極に接続され、容量素子Ｃｈｐｆの他方の電極は抵抗素子Ｒｈｐｆの一端とコンパレータ４の逆相入力端（−）とに接続されている。抵抗素子Ｒｈｐｆの他端はボルテージフォロワー回路５の出力端に接続されている。ボルテージフォロワー回路５の正相入力端（＋）には切替回路を構成するスイッチＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａの各一端が接続されている。
【００３０】
電源Ｖｄｄと接地（ＧＮＤ）との間に配置される抵抗素子Ｒ１，Ｒ２の直列回路からなる分圧回路では、その分圧出力端（抵抗素子Ｒ１，Ｒ２の接続端）がボルテージフォロワー回路６の正相入力端（＋）に接続されている。また、電源Ｖｄｄ側と接地（ＧＮＤ）側とに電流源７，８を備える抵抗素子Ｒ４，Ｒ５の直列回路からなる分圧回路では、抵抗素子Ｒ４の電源側端がスイッチＳＷｐ１ａの他端に接続され、抵抗素子Ｒ５の接地側端がスイッチＳＷｎ１ａの他端に接続されている。そして、抵抗素子Ｒ４，Ｒ５の接続端は、ボルテージフォロワー回路６の出力端と抵抗素子Ｒｓ１の一端とスイッチＳＷ０ａの他端とに接続されている。そして、抵抗素子Ｒｓ１の他端は抵抗素子Ｒｆ１の一端と共にコンパレータ４の正相入力端（＋）に接続され、抵抗素子Ｒｆ１の他端はコンパレータ４の出力端に接続されている。
【００３１】
ここで、分圧回路（Ｒ１，Ｒ２）が生成する分圧電圧が、分圧回路（Ｒ４，Ｒ５）が生成する基準電圧Ｖｒｅｆ０となる。そして、抵抗素子Ｒ４の電源側端には、基準電圧Ｖｒｅｆ０を固定電圧Ｖｏｓｐだけ持ち上げた基準電圧Ｖｒｅｆｐ１が現れる。すなわち、Ｖｒｅｆｐ１＝Ｖｒｅｆ０＋Ｖｏｓｐ、である。また、抵抗素子Ｒ５の接地側端には、基準電圧Ｖｒｅｆ０を固定電圧Ｖｏｓｎだけ引き下げた基準電圧Ｖｒｅｆｎ１が現れる。すなわち、Ｖｒｅｆｎ１＝Ｖｒｅｆ０−Ｖｏｓｎ、である。これらの基準電圧Ｖｒｅｆｐ１，Ｖｒｅｆ０，Ｖｒｅｆｎ１が切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）にて切り替えられてＨＰＦ部３での収束電圧Ｖｈｐｆとなり、コンパレータ４でのしきい値として用いられる。コンパレータ４の出力はスライサ出力としてインバータ９を介して図示しない制御回路に出力される。
【００３２】
図２は、図１に示すデータスライス回路の動作を説明する波形図である。切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）は、図示しない制御回路がスライサ出力に基づき次のように制御するようになっている。その結果、図２に示すようなスライス動作が行われることになる。図２では、（ａ）スライサ入力波形と、（ｂ）スライサ入力がＨＰＦ部３を通った後の信号Ｖｈｐｆと、（ｃ）理想スライサ出力と、（ｄ）実際のスライサ出力との関係が示されている。この図２を適宜に参照しつつ、図示しない制御回路の構成と動作について説明する。
【００３３】
図示しない制御回路は、ＨＰＦ部３が持つ時定数（例えば３．６ｕｓ）と同程度以下の時間である一定時間Ｔ１を計時するタイマと、スライサ出力の変化状態からプリアンブルの区間と、データ区間におけるコード０連続区間及びコード１連続区間とを識別する回路とを備えている。図２（ａ）に示すように、プリアンブルの区間は、コード０とコード１とが交互に繰り返すアナログ信号（０１交番信号）の最大電圧Ｖｍａｘ０１と最小電圧Ｖｍｉｎ０１とを用いて識別される。コード０連続区間は、コード０連続時電圧Ｖｃｔｎ０を用いて識別される。また、コード１連続区間は、コード１連続時電圧Ｖｃｔｎ１を用いて識別される。
【００３４】
なお、図２（ｂ）には、コンパレータ４のしきい値（基準電圧Ｖｒｅｆ０）と上記の基準電圧における固定電圧Ｖｏｓｐ，Ｖｏｓｎとの関係が示されているが、この固定電圧Ｖｏｓｐ，Ｖｏｓｎと、０１交番信号の最大電圧Ｖｍａｘ０１及び最小電圧Ｖｍｉｎ０１と、コード０連続時電圧Ｖｃｔｎ０と、コード１連続時電圧Ｖｃｔｎ１との関係は、
Ｖｃｔｎ１−Ｖｍａｘ０１＜Ｖｏｓｐ＜Ｖｃｔｎ１−Ｖｍｉｎ０１    …（１）
Ｖｍｉｎ０１−Ｖｃｔｎ０＜Ｖｏｓｎ＜Ｖｍａｘ０１−Ｖｃｔｎ０    …（２）
となっている。
【００３５】
さて、切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）を制御する図示しない制御回路は、次の（１）〜（３）の動作を行うようになっている。
【００３６】
すなわち、（１）スライサ出力が一定時間Ｔ１内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ１内継続していある場合は、スイッチＳＷ０ａを閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａを共に開路操作し、ボルテージフォロワー回路５の出力電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。つまり、コンパレータ４では、スライサ入力をＨＰＦ３に通した信号と基準電圧Ｖｒｅｆ０とを比較して２値化が行われる。
【００３７】
（２）スライサ出力が一定時間Ｔ１、コード１で連続する場合は、スイッチＳＷｐ１ａを閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａを共に開路操作し、ボルテージフォロワー回路５の出力電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｐ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｒｅｆｐ１になる。つまり、コンパレータ４では、スライサ入力をＨＰＦ３に通した信号と基準電圧Ｖｒｅｆｐ１とを比較して２値化が行われる。
【００３８】
（３）スライサ出力が一定時間Ｔ１、コード０で連続する場合は、スイッチＳＷｎ１ａを閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａを共に開路操作し、ボルテージフォロワー回路５の出力電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｎ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｒｅｆｎ１になる。つまり、コンパレータ４では、スライサ入力をＨＰＦ３に通した信号と基準電圧Ｖｒｅｆｎ１とを比較して２値化が行われる。
【００３９】
これによって、コンパレータ４では、正しく２値化が行われるので、図２（ｃ）（ｄ）に示すように、理想スライサ出力に近い波形の２値化信号（スライサ出力）が得られるようになる。
【００４０】
このように、実施の形態１によれば、プリアンブル区間と、コード０連続区間と、コード１連続区間とのそれぞれに対して適切なしきい値を用いるようにしたので、スライサ入力として、プリアンブル区間よりも長い時間、コード１に対応する電圧やコード０に対応する電圧が連続する場合でも、ノイズ耐量を確保することができる。
【００４１】
実施の形態２．
図３は、この発明の実施の形態２によるデータスライス回路の要部回路図である。図３に示すように、実施の形態２によるデータスライス回路では、図１（実施の形態１）に示した構成において、ボルテージフォロワー回路５の出力側とＨＰＦ部３との間に、切替回路（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）が追加されている。
【００４２】
スイッチＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂの各一端は、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に接続されている。そして、スイッチＳＷｐ１ｂ，ＳＷｎ１ｂの各他端は、ボルテージフォロワー回路５の出力端に接続されているが、スイッチＳＷ０ｂの他端は、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに接続されている。
【００４３】
図示しない制御回路は、切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）と追加の切替回路（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）とを次の（１）〜（３）のように制御するようになっている。
【００４４】
すなわち、（１）スライサ出力が一定時間Ｔ１内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ１内継続していある場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに現れる基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。これによって、ボルテージフォロワー回路５の特性ばらつきの影響が回避される。実施の形態１と同様に、コンパレータ４では、スライサ入力をＨＰＦ３に通した信号と基準電圧Ｖｒｅｆ０とを比較して２値化が行われる。
【００４５】
（２）スライサ出力が一定時間Ｔ１コード１で連続する場合は、スイッチＳＷｐ１ａ，ＳＷｐ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧（ボルテージフォロワー回路５の出力電圧である）Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｐ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｒｅｆｐ１になる。実施の形態１と同様にコンパレータ４では、スライサ入力をＨＰＦ３に通した信号と基準電圧Ｖｒｅｆｐ１とを比較して２値化が行われる。
【００４６】
（３）スライサ出力が一定時間Ｔ１コード０で連続する場合は、スイッチＳＷｎ１ａ，ＳＷｎ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａ及びスイッチＳＷ０ｂ，ＳＷｐ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧（ボルテージフォロワー回路５の出力電圧である）Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｎ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｒｅｆｎ１になる。実施の形態１と同様に、スコンパレータ４では、スライサ入力をＨＰＦ３に通した信号と基準電圧Ｖｒｅｆｎ１とを比較して２値化が行われる。
【００４７】
この実施の形態２によれば、３つの基準電圧の中で基本になる基準電圧を使用部品の特性ばらつきの影響を回避してＨＰＦに印加するようにしたので、安定した２値化精度が得られるようになる。
【００４８】
実施の形態３．
図４は、この発明の実施の形態３によるデータスライス回路の要部回路図である。図４において、スライス信号（スライサ入力）の入力端子１０は、ボルテージフォロワー回路１１の正相入力端（＋）に接続されている。ボルテージフォロワー回路１１の出力端は、電源Ｖｄｄ側と接地（ＧＮＤ）側に電流源１５，１６を備える抵抗素子Ｒ７，Ｒ８の直列回路からなる分圧回路の分圧出力端（抵抗素子Ｒ７，Ｒ８の）に接続されている。また、ボルテージフォロワー回路１１の出力端は、コンパレータ１３が備える抵抗素子Ｒｓ２の一端に接続されている。抵抗素子Ｒｓ２の他端は抵抗素子Ｒｆ２の一端と共にコンパレータ１３の正相入力端（＋）とが接続され、抵抗素子Ｒｆ２の他端はコンパレータ１３の出力端に接続されている。これによってコンパレータ１３は所定のヒステリシス幅を持つ。
【００４９】
ＬＰＦ部１２は、容量素子Ｃｌｐｆと抵抗素子Ｒｌｐｆとで構成される。容量素子Ｃｌｐｆは一方の電極が接地（ＧＮＤ）に接続され、他方の電極が抵抗素子Ｒｌｐｆの一端とコンパレータ１３の逆相入力端（−）とに接続されている。抵抗素子Ｒｌｐｆの他端はボルテージフォロワー回路１４の出力端に接続されている。ボルテージフォロワー回路１４の正相入力端（＋）には切替回路を構成するスイッチＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａの各一端が接続されている。
【００５０】
分圧回路（Ｒ７，Ｒ８）では、抵抗素子Ｒ７の電源側端がスイッチＳＷｐ１ａの他端に接続され、抵抗素子Ｒ８の接地側端がスイッチＳＷｎ１ａの他端に接続されている。そして、抵抗素子Ｒ７，Ｒ８の接続端はスイッチＳＷ０ａの他端に接続されている。
【００５１】
ここで、ボルテージフォロワー回路１１の出力電圧が、分圧回路（Ｒ７，Ｒ８）が生成する基準電圧Ｖｉｎｂとなる。そして、抵抗素子Ｒ７の電源側端には、基準電圧Ｖｉｎｂを固定電圧Ｖｏｓｐだけ持ち上げた基準電圧Ｖｉｎｐが現れる。すなわち、Ｖｉｎｐ＝Ｖｉｎｂ＋Ｖｏｓｐ、である。また、抵抗素子Ｒ８の接地側端には、基準電圧Ｖｉｎｂを固定電圧Ｖｏｓｎだけ引き下げた基準電圧Ｖｉｎｎが現れる。すなわち、Ｖｉｎｎ＝Ｖｉｎｂ−Ｖｏｓｎ、である。これらの基準電圧Ｖｉｎｐ，Ｖｉｎｂ，Ｖｉｎｎが切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）にて切り替えられてＬＰＦ部１２での収束電圧Ｖｌｐｆとなり、コンパレータ１３でのしきい値として用いられる。コンパレータ１３の出力はスライサ出力として図示しない制御回路に出力される。
【００５２】
図５は、図４に示すデータスライス回路の動作を説明する波形図である。切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）は、図示しない制御回路がスライサ出力に基づき次のように制御するようになっている。その結果、図５に示すようなスライス動作が行われることになる。図５では、（ａ）スライサ入力波形と、（ｂ）ＬＰＦ部１２の収束電圧Ｖｌｐｆｒｅｆと、（ｃ）理想スライサ出力と、（ｄ）実際のスライサ出力との関係が示されている。この図５を適宜に参照しつつ、図示しない制御回路の構成と動作について説明する。
【００５３】
制御回路は、ＬＰＦ部１２が持つ時定数（例えば３．６ｕｓ）と同程度以下の時間である一定時間Ｔ１を計時するタイマと、スライサ出力の変化状態からプリアンブルの区間と、データ区間におけるコード０連続区間及びコード１連続区間とを識別する回路とを備えている。図２（ａ）にて説明したように、プリアンブルの区間は、コード０とコード１とが交互に繰り返すアナログ信号（０１交番信号）の最大電圧Ｖｍａｘ０１と最小電圧Ｖｍｉｎ０１とを用いて識別される。コード０連続区間は、コード０連続時電圧Ｖｃｔｎ０を用いて識別される。また、コード１連続区間は、コード１連続時電圧Ｖｃｔｎ１を用いて識別される。
【００５４】
なお、図５（ｂ）には、コンパレータ１３のしきい値（基準電圧Ｖｌｐｆ）と上記の基準電圧における固定電圧Ｖｏｓｐ，Ｖｏｓｎとの関係が示されているが、この固定電圧Ｖｏｓｐ，Ｖｏｓｎと、０１交番信号の最大電圧Ｖｍａｘ０１及び最小電圧Ｖｍｉｎ０１と、コード０連続時電圧Ｖｃｔｎ０と、コード１連続時電圧Ｖｃｔｎ１との関係は実施の形態１と同様であり、式（１）（２）で示される。
【００５５】
さて、切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）を制御する図示しない制御回路は、次の（１）〜（３）の動作を行うようになっている。
【００５６】
すなわち、（１）スライサ出力が一定時間Ｔ１内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ１内継続している場合は、スイッチＳＷ０ａを閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａを共に開路操作し、ボルテージフォロワー回路１４の出力電圧Ｖｌｐｆｒｅｆを基準電圧Ｖｉｎｂにする。その結果、ＬＰＦ部１２の収束電圧Ｖｌｐｆは、基準電圧Ｖｉｎｂになる。つまり、コンパレータ１３では、スライサ入力をＬＰＦ部１２に通した信号と、スライサ入力とを比較して２値化が行われる。
【００５７】
（２）スライサ出力が一定時間Ｔ１コード１、で連続する場合は、スイッチＳＷｎ１ａを閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａを共に開路操作し、ボルテージフォロワー回路１４の出力電圧Ｖｌｐｆｒｅｆを基準電圧Ｖｉｎｎにする。その結果、ＬＰＦ部１２の収束電圧Ｖｌｐｆは、基準電圧Ｖｉｎｂから固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｉｎｎになる。つまり、コンパレータ１３では、スライサ入力を固定電圧Ｖｏｓｎだけ低くしてＬＰＦ部１２に通した信号と、スライサ入力とを比較して２値化が行われる。
【００５８】
（３）スライサ出力が一定時間Ｔ１、コード０で連続する場合は、スイッチＳＷｐ１ａを閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａを共に開路操作し、ボルテージフォロワー回路１４の出力電圧Ｖｌｐｆｒｅｆを基準電圧Ｖｉｎｐにする。その結果、ＬＰＦ部１２の収束電圧Ｖｌｐｆは、基準電圧Ｖｉｎｂから固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｉｎｐになる。つまり、コンパレータ１３では、スライサ入力を固定電圧Ｖｏｓｐだけ高くしてＬＰＦ部１２に通した信号と、スライサ入力とを比較して２値化が行われる。
【００５９】
これによって、コンパレータ１３では、正しく２値化が行われるので、図２（ｃ）（ｄ）に示すように、理想スライサ出力に近い波形の２値化信号（スライサ出力）が得られるようになる。
【００６０】
このように、実施の形態３によれば、プリアンブル区間と、コード０連続区間と、コード１連続区間とのそれぞれに対して適切なしきい値を用いるようにしたので、スライサ入力として、プリアンブル区間よりも長い時間、コード１に対応する電圧やコード０に対応する電圧が連続する場合でも、ノイズ耐量を確保することができる。
【００６１】
実施の形態４．
図６は、この発明の実施の形態４によるデータスライス回路の要部回路図である。図６に示すように、実施の形態４によるデータスライス回路では、図４（実施の形態３）に示した構成において、ボルテージフォロワー回路１４の出力側とＬＰＦ部１２との間に、切替回路（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）が追加されている。
【００６２】
スイッチＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂの各一端は、ＬＰＦ部１２の抵抗素子Ｒｌｐｆの他端に接続されている。そして、スイッチＳＷｐ１ｂ，ＳＷｎ１ｂの各他端は、ボルテージフォロワー回路１４の出力端に接続されているが、スイッチＳＷ０ｂの他端は抵抗素子Ｒ７，Ｒ８の接続端とスイッチＳＷ０ａの他端との接続ラインに接続されている。
【００６３】
図示しない制御回路は、切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）と追加の切替回路（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）とを次の（１）〜（３）の制御を行うようになっている。
【００６４】
すなわち、（１）スライサ出力が一定時間Ｔ１内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ１内継続している場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ａ，ＳＷｎ１ａを共に開路操作し、ＬＰＦ部１２の抵抗素子Ｒｌｐｆの他端に印加する電圧Ｖｌｐｆｒｅｆを、抵抗素子Ｒ７，Ｒ８の接続端とスイッチＳＷ０ａの他端との接続ラインに現れる基準電圧Ｖｉｎｂにする。その結果、ＬＰＦ部１２の収束電圧Ｖｌｐｆは、基準電圧Ｖｉｎｂになる。これによって、ボルテージフォロワー回路１４の特性ばらつきの影響が回避される。コンパレータ１３では、スライサ入力をＬＰＦ部１２に通した信号と、スライサ入力とを比較して２値化が行われる。
【００６５】
（２）スライサ出力が一定時間Ｔ１、コード１で連続する場合は、スイッチＳＷｎ１ａ，ＳＷｎ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａ及びスイッチＳＷ０ｂ，ＳＷｐ１ｂを共に開路操作し、ボルテージフォロワー回路１４の出力電圧Ｖｌｐｆｒｅｆを基準電圧Ｖｉｎｎにする。その結果、ＬＰＦ部１２の収束電圧Ｖｌｐｆは、基準電圧Ｖｉｎｂから固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｉｎｎになる。つまり、コンパレータ１３では、スライサ入力を固定電圧Ｖｏｓｎだけ低くしてＬＰＦ部１２に通した信号と、スライサ入力とを比較して２値化が行われる。
【００６６】
（３）スライサ出力が一定時間Ｔ１、コード０で連続する場合は、スイッチＳＷｐ１ａ，ＳＷｐ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｂ，ＳＷｎ１ｂを共に開路操作し、ボルテージフォロワー回路１４の出力電圧Ｖｌｐｆｒｅｆを基準電圧Ｖｉｎｐにする。その結果、ＬＰＦ部１２の収束電圧Ｖｌｐｆは、基準電圧Ｖｉｎｂから固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｉｎｐになる。つまり、コンパレータ１３では、スライサ入力を固定電圧Ｖｏｓｐだけ高くしてＬＰＦ部１２に通した信号と、スライサ入力とを比較して２値化が行われる。
【００６７】
この実施の形態４によれば、スライサ入力から作り出す３つの基準電圧の中で基本になる基準電圧を使用部品の特性ばらつきの影響を回避してＬＰＦに印加するようにたので、安定した２値化精度が得られるようになる。
【００６８】
実施の形態５．
図７は、この発明の実施の形態５によるデータスライス回路の要部回路図である。図７に示すように、実施の形態５によるデータスライス回路では、図１（実施の形態１）に示した構成において、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端とボルテージフォロワー回路５の出力端との接続を絶ち、ＨＰＦ部３の出力端とコンパレータ４の逆相入力端（−）との接続を絶ち、また、ボルテージフォロワー回路６の出力端と抵抗素子Ｒｓ１の一端との接続を絶ち、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端を抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに接続し、ＨＰＦ部３の出力端と抵抗素子Ｒｓ１の一端との間に、ボルテージフォロワー回路１８を介在させてある。すなわち、ＨＰＦ部３の出力端は追加したボルテージフォロワー回路１８の正相入力端（＋）に接続され、ボルテージフォロワー回路１８の出力端に抵抗素子Ｒｓ１の一端が接続されている。
【００６９】
そして、図７に示すように、コンパレータ４の逆相入力端（−）とボルテージフォロワー回路５の出力端との間に、抵抗素子Ｒ６と容量素子Ｃ１とからなるＬＰＦ部１０が設けられている。すなわち、抵抗素子Ｒ６の一端はボルテージフォロワー回路５の出力端に接続され、抵抗素子Ｒ６の他端はコンパレータ４の逆相入力端（−）と容量素子Ｃ１の一方の電極とに接続されている。容量素子Ｃ１の他方の電極は接地（ＧＮＤ）に接続されている。なお、ＬＰＦ部１０の時定数はＨＰＦ部３の時定数と同程度（例えば３．６ｕｓ）である。
【００７０】
また、実施の形態５によるデータスライス回路では、図１（実施の形態１）に示した構成において、インバータ９が削除されている。
【００７１】
図８は、図７に示すデータスライス回路の動作を説明する波形図である。切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）は、図示しない制御回路がスライサ出力に基づき次のように制御するようになっている。その結果、図８に示すようなスライス動作が行われることになる。図８では、（ａ）スライサ入力波形と、（ｂ）スライサ入力がＨＰＦ部３を通った後の信号Ｖｈｐｆと、（ｃ）理想スライサ出力との関係が示されている。この図８を適宜に参照しつつ、図示しない制御回路の構成と動作について説明する。
【００７２】
制御回路は、ＨＰＦ部３が持つ時定数（例えば３．６ｕｓ）と同程度以上の時間である一定時間Ｔ２を計時するタイマと、スライサ出力の変化状態に基づきプリアンブルの区間とデータ区間におけるコード０連続区間及びコード１連続区間とをそれぞれ識別する回路とを備えている。図２（ａ）にて説明したように、プリアンブルの区間は、コード０とコード１とが交互に繰り返すアナログ信号（０１交番信号）の最大電圧Ｖｍａｘ０１と最小電圧Ｖｍｉｎ０１とを用いて識別される。コード０連続区間は、コード０連続時電圧Ｖｃｔｎ０を用いて識別される。また、コード１連続区間は、コード１連続時電圧Ｖｃｔｎ１を用いて識別される。
【００７３】
なお、図８（ｂ）には、コンパレータ４のしきい値（基準電圧Ｖｌｐｆ）と上記の基準電圧における固定電圧Ｖｏｓｐ，Ｖｏｓｎとの関係が示されているが、この固定電圧Ｖｏｓｐ，Ｖｏｓｎと、０１交番信号の最大電圧Ｖｍａｘ０１及び最小電圧Ｖｍｉｎ０１と、コード０連続時電圧Ｖｃｔｎ０と、コード１連続時電圧Ｖｃｔｎ１との関係は実施の形態１と同様であり、式（１）（２）で示される。
【００７４】
さて、切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）を制御する図示しない制御回路は、次の（１）〜（３）の動作を行うようになっている。
【００７５】
すなわち、（１）スライサ出力が一定時間Ｔ２内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ２内継続している場合は、スイッチＳＷ０ａを閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａを共に開路操作し、ボルテージフォロワー回路５の出力電圧を受けるＬＰＦ部１０の収束電圧Ｖｌｐｆを基準電圧Ｖｒｅｆ０と同じ電圧にする。つまり、コンパレータ４では、基準電圧Ｖｒｅｆ０をＬＰＦ部１０に通した信号Ｖｌｐｆと、スライサ入力を基準電圧Ｖｒｅｆ０に収束するＨＰＦ部３に通した信号と、スライサ入力とを比較して２値化が行われる。
【００７６】
（２）スライサ出力が一定時間Ｔ２、コード１で連続する場合は、スイッチＳＷｎ１ａを閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａを共に開路操作し、ボルテージフォロワー回路５の出力電圧を受けるＬＰＦ部１０の収束電圧Ｖｌｐｆを基準電圧Ｖｒｅｆｎ１と同じ電圧にする。つまり、コンパレータ４では、基準電圧Ｖｒｅｆｎ１をＬＰＦ部１０に通した信号Ｖｌｐｆと、スライサ入力を基準電圧Ｖｒｅｆ０に収束するＨＰＦ部３に通した信号と、スライサ入力とを比較して２値化が行われる。
【００７７】
（３）スライサ出力が一定時間Ｔ２、コード０で連続する場合は、スイッチＳＷｐ１ａを閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａを共に開路操作し、ボルテージフォロワー回路５の出力電圧を受けるＬＰＦ部１０の収束電圧Ｖｌｐｆを基準電圧Ｖｒｅｆｐ１と同じ電圧にする。つまり、コンパレータ４では、基準電圧Ｖｒｅｆｐ１をＬＰＦ部１０に通した信号Ｖｌｐｆと、スライサ入力を基準電圧Ｖｒｅｆ０に収束するＨＰＦ部３に通した信号と、スライサ入力とを比較して２値化が行われる。
【００７８】
これによって、コンパレータ４では、正しく２値化が行われるので、図８では実際の２値化信号（スライサ出力）は示してないが、図８（ｃ）に示すような理想スライサ出力に近い波形の２値化信号（スライサ出力）が得られるようになる。
【００７９】
このように、実施の形態５によれば、プリアンブル区間と、コード０連続区間と、コード１連続区間とのそれぞれに対して適切なしきい値を用いるようにしたので、スライサ入力として、プリアンブル区間よりも長い時間、コード１に対応する電圧やコード０に対応する電圧が連続する場合でも、ノイズ耐量を確保することができる。
【００８０】
実施の形態６．
図９は、この発明の実施の形態６によるデータスライス回路の要部回路図である。図９に示すように、実施の形態６によるデータスライス回路では、図７（実施の形態５）に示した構成において、ボルテージフォロワー回路５の出力側とＬＰＦ部１０との間に、切替回路（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）が追加されている。
【００８１】
スイッチＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂの各一端は、ＬＰＦ部１６の抵抗素子Ｒ７の一端に接続されている。そして、スイッチＳＷｐ１ｂ，ＳＷｎ１ｂの各他端は、ボルテージフォロワー回路５の出力端に接続されているが、スイッチＳＷ０ｂの他端は、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに接続されている。
【００８２】
図示しない制御回路は、切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ）と追加の切替回路（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）とを次の（１）〜（３）の制御を行うようになっている。
【００８３】
すなわち、（１）スライサ出力が一定時間Ｔ２内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ２内継続している場合は、スイッチＳＷ０ａ，ＳＷ０ｂを閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａを共に開路操作し、ＬＰＦ部１０の抵抗素子Ｒ７の一端に印加する電圧を、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに現れる基準電圧Ｖｒｅｆ０にする。その結果、ＬＰＦ部１０の収束電圧Ｖｌｐｆは基準電圧Ｖｒｅｆ０と同じ電圧にする。これによって、ボルテージフォロワー回路５の特性ばらつきの影響が回避される。コンパレータ４では、実施の形態５と同様に、基準電圧Ｖｒｅｆ０をＬＰＦ部１０に通した信号Ｖｌｐｆと、スライサ入力を基準電圧Ｖｒｅｆ０に収束するＨＰＦ部３に通した信号と、スライサ入力とを比較して２値化が行われる。
【００８４】
（２）スライサ出力が一定時間Ｔ２、コード１で連続する場合は、スイッチＳＷｎ１ａ，ＳＷｎ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａ及びスイッチＳＷ０ｂ，ＳＷｐ１ｂを共に開路操作し、ボルテージフォロワー回路５の出力電圧を受けるＬＰＦ部１０の収束電圧Ｖｌｐｆを基準電圧Ｖｒｅｆｎ１と同じ電圧にする。コンパレータ４では実施の形態５と同様に、基準電圧Ｖｒｅｆｎ１をＬＰＦ部１０に通した信号Ｖｌｐｆと、スライサ入力を基準電圧Ｖｒｅｆ０に収束するＨＰＦ部３に通した信号と、スライサ入力とを比較して２値化が行われる。
【００８５】
（３）スライサ出力が一定時間Ｔ２、コード０で連続する場合は、スイッチＳＷｐ１ａ，ＳＷｐ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｂ，ＳＷｎ１ｂを共に開路操作し、ボルテージフォロワー回路５の出力電圧を受けるＬＰＦ部１０の収束電圧Ｖｌｐｆを基準電圧Ｖｒｅｆｐ１と同じ電圧にする。コンパレータ４では実施の形態５と同様に、基準電圧Ｖｒｅｆｐ１をＬＰＦ部１０に通した信号Ｖｌｐｆと、スライサ入力を基準電圧Ｖｒｅｆ０に収束するＨＰＦ部３に通した信号と、スライサ入力とを比較して２値化が行われる。
【００８６】
この実施の形態６によれば、３つの基準電圧の中で基本になる基準電圧を使用部品の特性ばらつきの影響を回避してＨＰＦに印加するようにしたので、安定した２値化精度が得られるようになる。
【００８７】
実施の形態７．
図１０は、この発明の実施の形態７によるデータスライス回路の要部回路図である。図１０に示すように、実施の形態７によるデータスライス回路では、図３（実施の形態２）に示した構成において、ヒステリシスコンパレータ（コンパレータ４，抵抗素子Ｒｓ１，Ｒｆ１）に代えた３つのヒステリシスコンパレータ（コンパレータ２０，抵抗素子Ｒｓ３，Ｒｆ３），（コンパレータ２１，抵抗素子Ｒｓ４，Ｒｆ４），（コンパレータ２２，抵抗素子Ｒｓ５，Ｒｆ５）が並列に、ボルテージフォロワー回路１８を介してＨＰＦ部３の出力端に接続されている。
【００８８】
すなわち、ＨＰＦ部３の出力端は、ボルテージフォロワー回路１８の正相入力端（＋）に接続され、ボルテージフォロワー回路１８の出力端に、各ヒステリシスコンパレータの抵抗素子Ｒｓ３，Ｒｓ４，Ｒｓ５の各一端が並列に接続されている。３つのヒステリシスコンパレータの出力は、図示しない制御回路に入力されるが、ヒステリシスコンパレータ（コンパレータ２１，抵抗素子Ｒｓ４，Ｒｆ４）の出力がスライサ出力となる。残り２つのヒステリシスコンパレータ（コンパレータ２０，抵抗素子Ｒｓ３，Ｒｆ３），（コンパレータ２２，抵抗素子Ｒｓ５，Ｒｆ５）の出力はスライサ出力を所定のものにするための制御に用いられる。
【００８９】
そして、電源Ｖｄｄ側と接地（ＧＮＤ）側とに電流源２３，２４を備える抵抗素子Ｒ９，Ｒ１０の直列回路からなる分圧回路が追加されている。この分圧回路では、抵抗素子Ｒ９の電源側端がコンパレータ２０の逆相入力端（−）に接続され、抵抗素子Ｒ１０の接地側端がコンパレータ２２の逆相入力端（−）に接続されている。抵抗素子Ｒ９，Ｒ１０の接続端は、ボルテージフォロワー回路６の出力端と抵抗素子Ｒ４，Ｒ５の接続端との接続ラインに接続されるとともに、コンパレータ２１の逆相入力端（−）に接続されている。
【００９０】
したがって、抵抗素子Ｒ９，Ｒ１０の接続端には、基準電圧Ｖｒｅｆ０が現れる。そして、抵抗素子Ｒ９の電源側端には、抵抗素子Ｒ４の電源側端に現れる基準電圧Ｖｒｅｆｐ１から電圧範囲ｐ１だけ低く、基準電圧Ｖｒｅｆ０から電圧範囲ｐ０だけ高い基準電圧Ｖｒｅｆｐ１ａが現れる。また、抵抗素子Ｒ１０の接地側端には、抵抗素子Ｒ５の接地側端に現れる基準電圧Ｖｒｅｆｎ１から電圧範囲ｎ１だけ高く、基準電圧Ｖｒｅｆ０から電圧範囲ｎ０だけ低い基準電圧Ｖｒｅｆｎ１ａが現れるようになっている。
【００９１】
なお、電圧範囲ｐ０と電圧範囲ｎ０は、スライサ入力のプリアンブル区間でのアナログ信号のように、コード０とコード１とを交互に繰り返す信号、つまり０１交番信号の振幅値に比べて同程度以下である。
【００９２】
図１１は、図１０に示すデータスライス回路の切替回路を制御する制御回路が管理する電圧範囲を説明する図である。基準電圧Ｖｒｅｆｎ１，Ｖｒｅｆｎ１ａ，Ｖｒｅｆ０，Ｖｒｅｆｐ１ａ，Ｖｒｅｆｐ１は、図１１に示すように、Ｖｒｅｆｎ１＜Ｖｒｅｆｎ１ａ＜Ｖｒｅｆ０＜Ｖｒｅｆｐ１ａ＜Ｖｒｅｆｐ１なる関係にある。そして、基準電圧Ｖｒｅｆｎ１ａ以下が電圧範囲ｎ１となり、基準電圧Ｖｒｅｆｎ１ａと基準電圧Ｖｒｅｆ０との間が電圧範囲ｎ０となり、基準電圧Ｖｒｅｆ０と基準電圧Ｖｒｅｆｐ１ａとの間が電圧範囲ｐ０となり、基準電圧Ｖｒｅｆｐ１ａ以上が電圧範囲ｐ１となる。
【００９３】
図示しない制御回路は、３つのヒステリシスコンパレータの出力状態から、スライサ入力をＨＰＦ部３に通した後の信号、つまり、ボルテージフォロワー回路１８の出力電圧Ｖｈｐｆｘ１が電圧範囲ｎ１，ｎ０，ｐ０，ｐ１のいずれの範囲にあるかを識別し、それに基づき切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ），（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）を制御する。識別動作用に、一定時間Ｔ３を計時するタイマと、一定時間Ｔ４を計時するタイマとを備えている。なお、一定時間Ｔ３，Ｔ４は、ＨＰＦ部３が持つ時定数と同程度以下である。また、ＨＰＦ部３が持つ時定数は、プリアンブル区間の長さと同程度以下である。
【００９４】
切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ），（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）を制御する図示しない制御回路は、次の（１）〜（７）の動作を行うようになっている。
【００９５】
すなわち、（１）スライサ入力をＨＰＦ部３に通した後の信号が電圧範囲ｐ１に存在する場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【００９６】
（２）スライサ入力をＨＰＦ部３に通した後の信号が電圧範囲ｎ１に存在する場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【００９７】
（３）スライサ入力をＨＰＦ部３に通した後の信号が電圧範囲ｐ１から電圧範囲ｐ０に変化して一定時間Ｔ４の間は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【００９８】
（４）スライサ入力をＨＰＦ部３に通した後の信号が電圧範囲ｎ１から電圧範囲ｎ０に変化して一定時間Ｔ４の間は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【００９９】
（５）スライサ出力が一定時間Ｔ３内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ１内継続していある場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに現れる基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１００】
（６）上記の（１）〜（５）以外でスライサ出力がコード１である場合は、スイッチＳＷｐ１ａ，ＳＷｐ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧（ボルテージフォロワー回路５の出力電圧である）Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｐ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｒｅｆｐ１になる。
【０１０１】
（７）上記の（１）〜（５）以外でスライサ出力がコード０である場合は、スイッチＳＷｎ１ａ，ＳＷｎ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａ及びスイッチＳＷ０ｂ，ＳＷｐ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧（ボルテージフォロワー回路５の出力電圧である）Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｎ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｒｅｆｎ１になる。
【０１０２】
そして、スライサ出力がコード１で連続する場合は、（６）→（１）→（３）→（６）を繰り返す。また、スライサ出力がコード０で連続する場合は、（７）→（２）→（４）→（７）を繰り返す。
【０１０３】
この実施の形態７によれば、実施の形態１〜６と同様に、長い時間、コード１に対応する電圧が連続する場合やコード０に対応する電圧が連続する場合でも、ノイズ耐量を確保することができる。
【０１０４】
ここで、通信装置においては、信号待ち受け状態にあるときのスライサ入力の電圧レベルは、コード０の電圧レベルの場合、コード１の電圧レベルの場合、あるいはコード０とコード１の中間電圧レベルの場合、さらには、それら以外の電圧レベルの場合の何れかである。
【０１０５】
このようなスライサ入力の状態に対して実施の形態１〜６に示した構成では、コード０の電圧レベルが入力されていても、その前のスライサ入力の状態によっては、スライサ出力がコード１になってしまう場合がある。また、逆に、コード１の電圧レベルが入力されていても、その前のスライサ入力の状態によっては、スライサ出力がコード０になってしまう場合がある。
【０１０６】
これに対して、この実施の形態７によれば、ＨＰＦの時定数と同程度以上の０１交番信号が入力されれば、スライサ入力とスライサ出力との関係を正常に保つことができる。
【０１０７】
実施の形態８．
図１２は、この発明の実施の形態８によるデータスライス回路の要部回路図である。図１２に示すように、実施の形態８によるデータスライス回路では、図７（実施の形態１０）に示した構成において、電源Ｖｄｄ側と接地（ＧＮＤ）側とに電流源２３，２４を備える抵抗素子Ｒ９，Ｒ１０の直列回路からなる分圧回路が削除され、電源Ｖｄｄ側と接地（ＧＮＤ）側とに電流源７，８を備える抵抗素子Ｒ４，Ｒ５の直列回路からなる分圧回路が生成する基準電圧Ｖｒｅｆｐ１，Ｖｒｅｆ０，Ｖｒｅｆｎ１が、３つのヒステリシスコンパレータにそれぞれ入力される。
【０１０８】
すなわち、コンパレータ２０の逆相入力端（−）には基準電圧Ｖｒｅｆｐ１が入力され、コンパレータ２１の逆相入力端（−）には基準電圧Ｖｒｅｆ０が入力され、コンパレータ２２の逆相入力端（−）には基準電圧Ｖｒｅｆｎ１が入力される。
【０１０９】
そして、図７（実施の形態５）に示した構成において、ボルテージフォロワー回路１８に代えて反転増幅器（ＯＰアンプ１９，抵抗素子Ｒｇ１，Ｒｇ２）が設けられている。すなわち、ＯＰアンプ１９の出力端は、３つのヒステリシスコンパレータにおける抵抗素子Ｒｓ３，Ｒｓ４，Ｒｓ５の各一端に接続されるが、このＯＰアンプ１９の出力端には抵抗素子Ｒｇ２の一端が接続され、抵抗素子Ｒｇ２の他端は抵抗素子Ｒｇ１の一端と共に増幅器１９の逆相入力端（−）に接続されている。抵抗素子Ｒｇ１の他端は、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａ，ＳＷ０ｂの各他端との接続ラインに接続されている。なお、ＯＰアンプ１９は、以降増幅器１９と記す。
【０１１０】
図１３は、図１２に示すデータスライス回路の切替回路を制御する制御回路が管理する電圧範囲を説明する図である。基準電圧Ｖｒｅｆｎ１，Ｖｒｅｆ０，Ｖｒｅｆｐ１は、図１３に示すように、Ｖｒｅｆｎ１＜Ｖｒｅｆ０＜Ｖｒｅｆｐ１なる関係にある。この実施の形態８では、切替回路を制御する図示しない制御回路は、基準電圧Ｖｒｅｆｎ１以下を電圧範囲ｎ１とし、基準電圧Ｖｒｅｆｎ１と基準電圧Ｖｒｅｆ０との間を電圧範囲ｎ０とし、基準電圧Ｖｒｅｆ０と基準電圧Ｖｒｅｆｐ１との間を電圧範囲ｐ０とし、基準電圧Ｖｒｅｆｐ１以上を電圧範囲ｐ１として管理する。
【０１１１】
そして、増幅器１９の出力電圧Ｖｈｆｐａは、増幅度をＡとし、スライサ入力をＨＰＦ部３に通した後の信号Ｖｈｐｆと基準電圧Ｖｒｅｆ０との差電圧をＶｈｐｆｄとすると、Ｖｈｆｐａ＝Ｖｈｐｆｄ×Ａ＋Ｖｒｅｆとなるので、図示しない制御回路は、３つのヒステリシスコンパレータの出力状態から、増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｎ１，ｎ０，ｐ０，ｐ１のいずれの範囲にあるかを識別し、それに基づき切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ），（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）を制御する。識別動作用に、一定時間Ｔ３を計時するタイマと、一定時間Ｔ４を計時するタイマとを備えている。
【０１１２】
なお、一定時間Ｔ３，Ｔ４は、ＨＰＦ部３が持つ時定数と同程度以下である。また、ＨＰＦ部３が持つ時定数は、プリアンブル区間の長さと同程度以下である。また、電圧範囲ｐ０と電圧範囲ｎ０は、この実施の形態８では、スライサ入力のプリアンブル区間でのアナログ信号のように、コード０とコード１とを交互に繰り返す信号、つまり０１交番信号の振幅値をＡ倍した値に比べて同程度以下である。増幅度Ａは、１〜２程度である。
【０１１３】
切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ），（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）の制御回路は、次の（１）〜（７）の動作を行うようになっている。
【０１１４】
すなわち、（１）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｐ１に存在する場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１１５】
（２）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｎ１に存在する場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１１６】
（３）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｐ１から電圧範囲ｐ０に変化して一定時間Ｔ４の間は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１１７】
（４）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｎ１から電圧範囲ｎ０に変化して一定時間Ｔ４の間は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１１８】
（５）スライサ出力が一定時間Ｔ３内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ３内継続している場合は、スイッチＳＷ０ａ，ＳＷ０ｂを共に閉路操作し、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧Ｖｈｐｆｒｅｆを、抵抗素子Ｒ４，Ｒ５の接続端とスイッチＳＷ０ａの他端との接続ラインに現れる基準電圧Ｖｒｅｆ０にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１１９】
（６）上記の（１）〜（５）以外でスライサ出力がコード１である場合は、スイッチＳＷｐ１ａ，ＳＷｐ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｂ，ＳＷｎ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧（ボルテージフォロワー回路５の出力電圧である）Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｐ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｒｅｆｐ１になる。
【０１２０】
（７）上記の（１）〜（５）以外でスライサ出力がコード０である場合は、スイッチＳＷｎ１ａ，ＳＷｎ１ｂを共に閉路操作し、スイッチＳＷ０ａ，ＳＷｐ１ａ及びスイッチＳＷ０ｂ，ＳＷｐ１ｂを共に開路操作し、ＨＰＦ部３の抵抗素子Ｒｈｐｆの他端に印加する電圧（ボルテージフォロワー回路５の出力電圧である）Ｖｈｐｆｒｅｆを基準電圧Ｖｒｅｆｎ１にする。その結果、ＨＰＦ部３の収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｒｅｆｎ１になる。
【０１２１】
そして、スライサ出力がコード１で連続する場合は、（６）→（１）→（３）→（６）を繰り返す。また、スライサ出力がコード０で連続する場合は、（７）→（２）→（４）→（７）を繰り返す。
【０１２２】
この実施の形態８によれば、実施の形態７の効果に加えて、以下の効果も得られる。すなわち、少ない数の基準電圧で構成できるとともに、スライサ入力の交流成分のみの振幅を大きくすることができるので、低電源電圧で、効率よく信号振幅の拡大ができ、コンパレータの入力オフセット誤差や、データスライス回路内部のノイズによる悪影響を低減することができる。
【０１２３】
実施の形態９．
図１４は、この発明の実施の形態９によるデータスライス回路の要部回路図である。図１４に示すように、この実施の形態９によるデータスライス回路では、図１２（実施の形態８）に示した構成において、ＨＰＦ部３に代えてＨＰＦ部２４が設けられている。ＨＰＦ部２４では、抵抗素子ｈｆｐに代えて抵抗素子ｈｆｐ１と抵抗素子ｈｆｐ２の直列回路が設けられ、抵抗素子ｈｆｐ２には並列にスイッチＳＷｈｓｐｄが接続されている。したがって、ＨＰＦ部２４では、スイッチＳＷｈｓｐｄを開路したときの時定数τ１と、スイッチＳＷｈｓｐｄを閉路したときの時定数τ２とを有する。つまり、τ１＞τ２である。
【０１２４】
また、図１２（実施の形態８）に示した構成において、３つのヒステリシスコンパレータ（コンパレータ２０，抵抗素子Ｒｓ３，Ｒｆ３），（コンパレータ２１，抵抗素子Ｒｓ４，Ｒｆ４），（コンパレータ２２，抵抗素子Ｒｓ５，Ｒｆ５）に代えて、５つのヒステリシスコンパレータ（コンパレータ２６，抵抗素子Ｒｓ７，Ｒｆ７），（コンパレータ２７，抵抗素子Ｒｓ８，Ｒｆ８），（コンパレータ２８，抵抗素子Ｒｓ９，Ｒｆ９），（コンパレータ２９，抵抗素子Ｒｓ１０，Ｒｆ１０），（コンパレータ３０，抵抗素子Ｒｓ１１，Ｒｆ１１）が設けられている。
【０１２５】
そして、図１２（実施の形態８）に示した構成において、電源Ｖｄｄ側と接地（ＧＮＤ）側とに電流源７，８を備える抵抗素子Ｒ４，Ｒ５の直列回路からなる分圧回路に代えて電源Ｖｄｄ側と接地（ＧＮＤ）側とに電流源３２，３３を備える抵抗素子Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５の直列回路からなる分圧回路が設けられている。この分圧回路では、抵抗素子Ｒ１２の一端は電流源３２を介して電源Ｖｄｄに接続され、またコンパレータ２６の逆相入力端（−）に接続されている。抵抗素子Ｒ１２の他端は抵抗素子Ｒ１３の一端に接続され、またＳＷｐ１ａの他端とコンパレータ２７の逆相入力端（−）とに接続されている。抵抗素子Ｒ１３の他端は抵抗素子Ｒ１４の一端に接続され、またボルテージフォロワー回路６の出力端とＳＷ０ａ，ＳＷ０ｂの各他端とコンパレータ２８の逆相入力端（−）とに接続されている。抵抗素子Ｒ１４の他端は抵抗素子Ｒ１５の一端に接続され、またＳＷｎ１ａの他端とコンパレータ２９の逆相入力端（−）とに接続されている。そして、抵抗素子Ｒ１５の他端は電流源３３を介して接地（ＧＮＤ）に接続され、またコンパレータ３０の逆相入力端（−）に接続されている。
【０１２６】
したがって、抵抗素子Ｒ１３，Ｒ１４の接続端には、基準電圧Ｖｒｅｆ０が現れる。この基準電圧Ｖｒｅｆ０がコンパレータ２８の逆相入力端（−）に印加される。そして、抵抗素子Ｒ１３，１２の接続端には、基準電圧Ｖｒｅｆ０から電圧範囲ｐ０だけ高い基準電圧Ｖｒｅｆｐ１が現れる。この基準電圧Ｖｒｅｆｐ１がコンパレータ２７の逆相入力端（−）に印加される。抵抗素子Ｒ１２の電源側端には、基準電圧Ｖｒｅｆｐ１から電圧範囲ｐ１だけ高い基準電圧Ｖｒｅｆｐ２が現れる。この基準電圧Ｖｒｅｆｐ２がコンパレータ２６の逆相入力端（−）に印加される。また、抵抗素子Ｒ１４，１５の接続端には、基準電圧Ｖｒｅｆ０から電圧範囲ｎ０だけ低い基準電圧Ｖｒｅｆｎ１が現れる。この基準電圧Ｖｒｅｆｎ１がコンパレータ２９の逆相入力端（−）に印加される。抵抗素子Ｒ１５の接地側端には、基準電圧Ｖｒｅｆｎ１から電圧範囲ｎ１だけ低い基準電圧Ｖｒｅｆｎ２が現れる。この基準電圧Ｖｒｅｆｎ２がコンパレータ３０の逆相入力端（−）に印加されることになる。
【０１２７】
図１５は、図１４に示すデータスライス回路の切替回路を制御する制御回路の構成例を示す回路図である。コンパレータ２６，２７，２８，２９，３０の各出力は、図１５に示す制御回路に入力されるが、コンパレータ２８の出力がスライサ出力となり、残り４つのコンパレータ２６，２７，２９，３０の出力はスライサ出力を所定のものにするための制御に用いられる。図１５に示すように、制御回路は、スライサ出力（コンパレータ２８の出力）が印加される端子３５ｂと、コンパレータ２６，２７，２９，３０の各出力がそれぞれ印加される端子３５ｃ，３５ｄ，３５ｅ，３５ｆとを備えている。
【０１２８】
図１６は、図１５に示す制御回路が管理する電圧範囲を説明する図である。図１６に示すように、基準電圧Ｖｒｅｆｎ２，Ｖｒｅｆｎ１，Ｖｒｅｆ０，Ｖｒｅｆｐ１，Ｖｒｅｆｐ２は、Ｖｒｅｆｎ２＜Ｖｒｅｆｎ１＜Ｖｒｅｆ０＜Ｖｒｅｆｐ１＜Ｖｒｅｆｐ２なる関係にある。図１５に示す制御回路は、基準電圧Ｖｒｅｆｎ２以下を電圧範囲ｎ２とし、基準電圧Ｖｒｅｆｎ２と基準電圧Ｖｒｅｆｎ１との間を電圧範囲ｎ１とし、基準電圧Ｖｒｅｆｎ１と基準電圧Ｖｒｅｆ０との間を電圧範囲ｎ０とし、基準電圧Ｖｒｅｆ０と基準電圧Ｖｒｅｆｐ１との間を電圧範囲ｐ０とし、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆｐ２との間を電圧範囲ｐ１とし、基準電圧Ｖｒｅｆｐ２以上を電圧範囲ｐ２として管理する。
【０１２９】
そして、増幅器１９の出力電圧Ｖｈｆｐａは、スライサ入力をＨＰＦ部３に通した後の信号Ｖｈｐｆと基準電圧Ｖｒｅｆ０との差電圧をＶｈｐｆｄとすると、増幅度Ａ（Ａ＝１〜２程度）を用いて、Ｖｈｆｐａ＝Ｖｈｐｆｄ×Ａ＋Ｖｒｅｆとなるので、図１５に示す制御回路では、次の（１）〜（７）の動作をよって、５つのコンパレータ２６〜３０の出力状態から、増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｎ２，ｎ１，ｎ０，ｐ０，ｐ１，ｐ１のいずれの範囲にあるかを識別し、それに基づき切替回路（ＳＷｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ），（ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ）及びスイッチＳＷｈｓｐｄを制御する。識別動作では、ＨＰＦ２４の時定数τ１と同程度以下の一定時間Ｔ５，Ｔ６を用いる。これは、図１５に示すカウンタ３６が端子３５ａに入力されるクロックに基づき計時するようになっている。
【０１３０】
なお、電圧範囲ｐ０と電圧範囲ｎ０は、この実施の形態８では、スライサ入力のプリアンブル区間でのアナログ信号のように、コード０とコード１とを交互に繰り返す信号、つまり０１交番信号の振幅値をＡ倍した値に比べて同程度以下である。また、基準電圧Ｖｒｅｆｐ２と基準電圧Ｖｒｅｆ０との差分Ｖｒｅｆｐ２−Ｖｒｅｆ０、及び基準電圧Ｖｒｅｆ０と基準電圧Ｖｒｅｆｎ２との差分Ｖｒｅｆ０−Ｖｒｅｆｎ２は、実施の形態１にて説明したコード１連続時の電圧Ｖｃｎｔ１とコード０連続時の電圧Ｖｃｎｔ０との差分Ｖｃｎｔ１−Ｖｃｎｔ０と同程度である。
【０１３１】
すなわち、（１）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｐ１に存在する場合は、図１５において、ＮＡＮＤ回路３７ｂの出力が高レベル（以降「Ｈレベル」という）となり、ＮＯＲ回路３８の出力が低レベル（以降「Ｌレベル」という）となるので、インバータ回路３９の出力がＨレベル、ＮＡＮＤ回路３７ｃ，３７ｄの各出力がＬレベルとなるので、スイッチＳＷ０ａ，ＳＷ０ｂは共に閉路動作を行い、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５においてＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり、大きい方の時定数τ１となっている。このようなＨＰＦ部２４の抵抗素子Ｒｈｐｆ２の他端に印加される電圧Ｖｈｐｆｒｅｆは基準電圧Ｖｒｅｆ０であるので、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１３２】
（２）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｎ１に存在する場合は、図１５においてＮＡＮＤ回路３７ｂの出力がＨレベルとなるので、スイッチＳＷ０ａ，ＳＷ０ｂは共に閉路動作を行い、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５においてＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり、大きい方の時定数τ１となっている。したがって、上記（１）と同様に、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１３３】
（３）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｐ１から電圧範囲ｐ０に変化して一定時間Ｔ６の間は、図１５においてカウンタ３６の出力がＨレベルになるので、ＮＯＲ回路３８の出力がＬレベルとなる。これによって、スイッチＳＷ０ａ，ＳＷ０ｂは共に閉路動作を行い、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５においてＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり、大きい方の時定数τ１となっている。したがって、上記（１）と同様に、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１３４】
（４）増幅器１９の出力電圧Ｖｈｆｐａが電圧範囲ｎ１から電圧範囲ｎ０に変化して一定時間Ｔ６の間は、図１５においてカウンタ３６の出力がＨレベルになるので、ＮＯＲ回路３８の出力がＬレベルとなる。これによって、スイッチＳＷ０ａ，ＳＷ０ｂは共に閉路動作を行い、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５においてＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり、大きい方の時定数τ１となっている。したがって、上記（１）と同様に、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１３５】
（５）スライサ出力が一定時間Ｔ５内で変化している場合、つまり、プリアンブル区間が一定時間Ｔ５内継続している場合は、図１５においてカウンタ３６の出力がＨレベルになるので、ＮＯＲ回路３８の出力がＬレベルとなる。これによって、スイッチＳＷ０ａ，ＳＷ０ｂは共に閉路動作を行い、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５においてＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり、大きい方の時定数τ１となっている。したがって、上記（１）と同様に、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１３６】
（６）上記の（１）〜（５）及び後述の（８）以外でスライサ出力がコード１である場合は、図１５において、ＮＡＮＤ回路３７ｃの出力がＨレベル、インバータ回路３９の出力及びＮＡＮＤ回路３７ｄの出力が共にＬレベルになるので、スイッチＳＷｐ１ａ，ＳＷｐ１ｂは共に閉路動作を行い、スイッチＳＷ０ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５において、ＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり大きい方の時定数τ１となっている。このようなＨＰＦ部２４の抵抗素子Ｒｈｐｆ２の他端に印加される電圧Ｖｈｐｆｒｅｆは基準電圧Ｖｒｅｆｐ１であるので、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｐだけ高い基準電圧Ｖｒｅｆｐ１になる。
【０１３７】
（７）上記の（１）〜（５）以外及び後述の（８）以外でスライサ出力がコード０である場合は、図１５において、インバータ回路３９の出力及びＮＡＮＤ回路３７ｃの出力が共にＬレベル、ＮＡＮＤ回路３７ｄの出力がＨレベルになるので、スイッチＳＷｎ１ａ，ＳＷｎ１ｂは共に閉路動作を行い、スイッチＳＷ０ａ，ＳＷｐ１ａ及びスイッチＳＷ０ｂ，ＳＷｐ１ｂは共に開路動作を行う。また、図１５において、ＮＡＮＤ回路３７ａの出力がＬレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは開路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１と抵抗素子Ｒｈｐｆ２との直列回路となり大きい方の時定数τ１となっている。このようなＨＰＦ部２４の抵抗素子Ｒｈｐｆ２の他端に印加される電圧Ｖｈｐｆｒｅｆは基準電圧Ｖｒｅｆｎ１であるので、ＨＰＦ部２４の時定数τ１による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０から固定電圧Ｖｏｓｎだけ低い基準電圧Ｖｒｅｆｎ１になる。
【０１３８】
（８）増幅器１９の出力電圧Ｖｈｆｐａが、電圧範囲ｐ２に存在する場合、または電圧範囲ｎ２に存在する場合、図１５において、インバータ回路３９の出力がＨレベル、ＮＡＮＤ回路３７ｃ，３７ｄの各出力がＬレベルとなるので、スイッチＳＷ０ａ，ＳＷ０ｂは共に閉路動作を行い、スイッチＳＷ０ｐ１ａ，ＳＷｎ１ａ及びスイッチＳＷ０ｐ１ｂ，ＳＷｎ１ｂは共に開路動作を行う。また、図１５において、ＮＡＮＤ回路３７ａの出力がＨレベルとなるので、ＨＰＦ部２４では、ＳＷｈｓｐｄは閉路動作を行い、抵抗回路は抵抗素子Ｒｈｐｆ１のみとなり、小さい方の時定数τ２となっている。このようなＨＰＦ部２４の抵抗素子Ｒｈｐｆ１の他端に印加される電圧Ｖｈｐｆｒｅｆは、基準電圧Ｖｒｅｆ０であるので、ＨＰＦ部２４の時定数τ２による収束電圧Ｖｈｐｆは、基準電圧Ｖｒｅｆ０になる。
【０１３９】
そして、スライサ出力がコード１で連続する場合は、（６）→（１）→（３）→（６）を繰り返す。また、スライサ出力がコード０で連続する場合は、（７）→（２）→（４）→（７）を繰り返す。
【０１４０】
次に、図１７は、図１４に示すデータスライス回路の動作を説明する波形図（その１）である。図１８は、図１４に示すデータスライス回路の動作を説明する波形図（その２）である。図１９は、図１４に示すデータスライス回路の動作を説明する波形図（その３）である。
【０１４１】
図１７では、（ａ）ＨＰＦ２４に印加する電圧Ｖｈｐｆｒｅｆと、（ｂ）動作状態（３）（４）（５）でのカウンタ３６の出力状態と、（ｃ）スライサ出力（コンパレータ２８の出力状態）と、（ｄ）動作状態（８）でのＮＡＮＤ回路３７ａの出力状態と、（ｅ）動作状態（１）（２）（８）でのＮＡＮＤ回路３７ｂの出力状態と、（ｆ）増幅器１９の出力電圧Ｖｈｐｆａと、（ｇ）スライサ入力との関係が示されている。
【０１４２】
図１７（ｇ）において、横軸は、時間（マイクロ秒）を示す。スライサ入力として、期間＜１＞に示すようなコード０が連続する信号（ノイズ有り）が入力する場合は、上記した動作（１）→動作（３）→動作（６）→動作（１）が繰り返される。この場合はスライサ入力の振幅変化が小さいので、増幅器１９の出力電圧Ｖｐｆａは、基準電圧Ｖｒｅｆ０とヒステリシス電圧Ｖｈｙｓとの差電圧Ｖｒｅｆ０−Ｖｈｙｓよりも小さくはならない。
【０１４３】
また、その後のスライサ入力として、期間＜２＞に示すようなデータ信号が入力する場合は、まず、上記した動作（１）→動作（３）→動作（１）が繰り返され、増幅器１９の出力電圧Ｖｐｆａの平均電圧が基準電圧Ｖｒｅｆ０に引き寄せられる。その過程で、増幅器１９の出力電圧Ｖｐｆａは、差電圧Ｖｒｅｆ０−Ｖｈｙｓよりも小さくなる。以降、動作（５）または動作（３）の何れかを経由して動作（６）の状態が保持される。
【０１４４】
さらに、その後のスライサ入力として、期間＜３＞に示すようなコード０が連続する信号（ノイズ有り）が入力すると、上記した動作（２）→動作（４）→動作（７）→動作（２）が繰り返される。この場合には、スライサ入力の振幅変化が小さいので、増幅器１９の出力電圧Ｖｐｆａは、差電圧Ｖｒｅｆ０−Ｖｈｙｓよりも大きくはならない。これによって、符号３２に示すような大きなノイズが乗っていても誤スライスしないようになる。また、符号３３に示すように振幅変化が小さい場合でも正常に２値化できるようになる。
【０１４５】
したがって、図１８は、振幅変化が比較的小さいスライサ入力に対する動作例を示し、図１９は、振幅変化が比較的大きいスライサ入力に対する動作例を示すが、正常な２値化動作が行えることが解る。
【０１４６】
この実施の形態９によれば、実施の形態８の効果に加えて、以下の効果も得られる。すなわち、周波数変調等の通信方式において、信号待ち受け状態時に送信側の機器が通信電波を出力していない場合、当該データスライス回路には、コード０の電圧レベルからコード１の電圧レベルまでの範囲から大きく外れた電圧が不規則に入ってくる場合がある。この実施の形態９によれば、そのような場合に、ＨＰＦの時定数を小さくすることができるので、スライサ入力としきい値との関係を迅速に適切な状態にすることができる。
【０１４７】
実施の形態１０．
この実施の形態１０では、データパケットの先頭部分に予め決まったデータパターンを付加するような無線通信方式が適用される通信装置に組み込むデータスライス回路の構成例（その１）について説明する。
【０１４８】
図２０は、この発明の実施の形態１０によるデータスライス回路の構成例を説明する概念図である。図２０に示すように、決まったデータパターンが先頭部分に付加されているデータパケットについてのアナログ信号を２値化する場合に、０１交番信号の振幅の１／２程度の電圧Ｖｐｔの間隔でｎ個（図２０ではｎ＝７）のしきい値を設ける。そして、しきい値の個数分のコンパレータを設ける。ｎ個のしきい値に関しては、スライサ入力電圧が電圧Ｖｐｔの１／２倍以上低くなった場合は電圧Ｖｐｔのｎ倍だけ高い電圧のしきい値に変更できるようにする。また、スライサ入力電圧が電圧Ｖｐｔの１／２倍以上高くなった場合は、電圧Ｖｐｔのｎ倍だけ低い電圧のしきい値に変更できるようにする。そして、電圧を変更した時点からデータパターン一致の検出を開始する。すなわち、スライサ出力の各ビットとレプリカの各ビットとの照合を開始する。ｎ個のしきい値のうち何れかでデータパターンが一致すれば、それを適切なしきい値とし、そのしきい値レベルで一致検出後の２値化を行うようにする。
【０１４９】
なお、電圧Ｖｐｔ×ｎは、スライサ入力のノイズを含めた最大値Ｖｍａｘと０１交番信号の中央の電圧Ｖｃｅｎｔｅｒ０１との差分Ｖｍａｘ−Ｖｃｅｎｔｅｒ０１よりも大きく、かつ、０１交番信号の中央の電圧Ｖｃｅｎｔｅｒ０１とノイズを含めた最小値Ｖｍｉｎとの差分Ｖｃｅｎｔｅｒ０１−Ｖｍｉｎよりも大きいとしている。
【０１５０】
この実施の形態１０によれば、ノイズ等の影響で０１交番信号の振幅が電圧Ｖｐｔ以下にならなければ、ほぼ確実にデータパターンの一致を検出することができる。
【０１５１】
また、スライサ入力を直接固定のしきい値電圧で２値化するので、スライサ出力のコードの切り替わりタイミングは、スライサ入力に忠実なものになる。そのため、スライサ入力をＨＰＦに通した後の信号を固定のしきい値電圧で２値化する場合、ＨＰＦに通した後の信号は歪んでいるので、スライサ出力のコードの切り替わりタイミングも信号パターンに応じてずれるが、そのスライサ出力のコードの切り替わりタイミングが信号パターンに応じてずれるのを防止することができる。
【０１５２】
このことは、決まったデータパターンを２値化するときに得られたスライサ出力のタイミングでデータパターン一致検出後のスライサ入力のタイミングを決める場合にも、有効に対応できることを示している。
【０１５３】
実施の形態１１．
この実施の形態１１では、データパケットの先頭部分に予め決まったデータパターンを付加するような無線通信方式が適用される通信装置に組み込むデータスライス回路の構成例（その２）について説明する。この無線通信方式においては、データパケットの先頭部分は正しい２値化はできなくともよいが、その先頭部分に挿入される予め決まったデータパターン内の０１交番信号はその予め決まったデータパターンの一致を検出する、つまり予め決まったデータパターンの受信完了を検出するのに使用される。そこで、その予め決まったデータパターン内の０１交番信号を検出して動作するデータスライス回路について説明する。なお、０１交番パターンの長さは無線規格で定められているが、予め決まったデータパターン内に最後尾から時間Ｔａ前に終了するように挿入されている。そして、データの転送レートＲ「ｂｉｔ／ｓｅｃ」は、０１交番パターンの長さＴ０１に対して１／ＲがＴ０１／ｎの整数倍となるように定められている。
【０１５４】
（Ａ）第１の構成例：決まったデータパターン内の０１交番信号部分の長さと同程度の時定数を有するＬＰＦと、スライサ入力を前記ＬＰＦに通して上記決まったデータパターンの一致検出し、データパターン一致検出時の前記ＬＰＦ出力電圧を保持する回路と、保持した前記データパターン一致検出時の電圧を用いてデータパターン一致検出以降のスライサ入力について２値化する回路とを備えたデータスライス回路を用いることができる。これによれば、少ない素子数で実現することができる。
【０１５５】
（Ｂ）第２の構成例：図２１は、この発明の実施の形態１１によるデータスライス回路の構成例を説明する概念図である。図２１に示すように、容量素子とスイッチの直列回路で構成されたサンプルホールド回路のｎ＋１個を並列に設ける。図２１ではｎ＋１＝９となっている。この９個のサンプルホールド回路の各一端を接続するラインを端子４１に接続する。端子４１には基準電圧を印加する。また、９個のサンプルホールド回路の各他端を接続するラインの一端をコンパレータ４３の逆相入力端（−）に接続し、その接続ラインの他端はスイッチ４４を端子４２に接続し、その端子４２をコンパレータ４３の正相入力端（＋）に接続する。端子４２には、スライサ入力を印加し、コンパレータ４３の出力端にスライサ出力を得るようにする。
【０１５６】
動作について説明する。図２１（ａ）に示すように、スイッチ４４を閉路して、容量素子とスイッチの直列回路で構成されたサンプルホールド回路の９個に、基準電圧とスライサ入力とを与え、受信開始からデータパターンの一致が検出できるまでは、何れか１つのスイッチが順に閉路してサンプリングし、対応する容量素子を充電する。そして、図２１（ｂ）に示すように、データパターンの一致検出時にスイッチ４５が閉路していたとすると、一致検出時のサンプリング値は誤差を含むこともあるので、図２１（ｃ）に示すように、スイッチ４４も開路するとともに、９個のサンプルホールド回路ではスイッチ４５を開路し残りの開路していた８個のスイッチ全てを閉路する。これによって、決められたデータパターン内の上記した０１交番信号部の平均電圧が生成され、それがデータパターン一致検出後のしきい値電圧としてコンパレータ４３の逆相入力端（−）に印加される。
【０１５７】
（Ｃ）第３の構成例：上記第２の構成例を拡張した構成として、データの転送レートがＲ［ビット／秒］で、前記０１交番信号の区間長がＴ０１であるとき、１／ＲがＴ０１／ｎの整数倍であり、前記０１交番信号が前記決まったデータパターンの最後尾から時間Ｔａ前で終了する場合の前記時間Ｔａを用いて、ｄ＝Ｔａ／（Ｔ０１／ｎ）なる定数ｄを定義した場合に、直列に接続したスイッチ及容量素子で構成されるサンプルホールド回路のｎ＋ｄ個を並列に配置し、一方の並列接続端に基準電圧を印加し、他方の並列接続端に前記２値化するアナログ信号を印加してサンプルホールドを連続的に行い、前記決まったデータパターンの一致検出時において早いタイミングでサンプリングしたｎ個の容量素子から並列に取り出した電圧を、決められたデータパターン内の上記した０１交番信号部の平均電圧とし、それをそれがデータパターン一致検出後のしきい値電圧として用いる。
【０１５８】
上記の第２及び第３の構成例によれば、決まったデータパターン内の０１交番信号部分の平均電圧を直接求めて決まったデータパターンの一致検出後のしきい値とするので、第１の構成例に比べて素子数は増えるが、データパターン中の信号０と信号１の個数が等しくない場合でも、適切なしきい値レベルを得ることができる。
【０１５９】
また、０１交番パターンと、００１１パターン、００００１１１１パターン等では、信号の振幅が異なるが、そのような場合でも、上記の方法を用いることによって、最も適切なしきい値レベルを得ることができる。
【０１６０】
また、平均電圧の抽出に使用する０１交番区間以前の信号に依存せずに所望区間の平均値を得ることができる。そして、上記ｎの関係を満足することによってデータ１ビット長当たりの時間で、サンプリングする回数が少なくても平均電圧抽出の精度を上げることができる。
【０１６１】
（Ｄ）第４の構成例：スライサ入力をデジタル変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の各出力値を受けて、前記決まったデータパターンに含まれているコード１とコード０とを交互に繰り返す０１交番信号に対応する区間での各出力値から上記第２及び第３の構成例で得られる平均電圧と等価な平均値を求め、前記平均値と前記決まったデータパターン以降の各出力値とを比較して２値化信号を生成するロジック回路とを備えたデータスライス回路を用いることができる。上記第２及び第３の構成例では、平均電圧を長時間保持する必要がある場合にスイッチのリーク等で容量素子の電荷が抜けてしまい電圧が変動するが、この第３の構成例によれば、Ａ／Ｄ変換器の量子化誤差以上の電圧変動は発生しないという利点がある。
【０１６２】
（Ｅ）第５の構成例：スライサ入力をデジタル変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の各出力値を受けて、前記決まったデータパターンに含まれているコード１とコード０とを交互に繰り返す０１交番信号に対応する区間での各出力値から上記第２及び第３の構成例で得られる平均電圧と等価な平均値を求めるロジック回路と、前記平均値をアナログ電圧信号に変換するＤ／Ａ変換器と、前記アナログ電圧信号をしきい値として前記２値化するアナログ信号における前記決まったデータパターン以降のアナログ信号を２値化するコンパレータとを備えたデータスライス回路を用いることができる。これによれば、Ａ／Ｄ変換器をスタンバイ状態に移行させることができるので、低消費電力化が図れる。
【０１６３】
（Ｆ）第６の構成例：複数のコンパレータを有しスライサ入力をデジタル変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の各出力値を受けて、決まったデータパターンに含まれているコード１とコード０とを交互に繰り返す０１交番信号に対応する区間での各出力値の平均値を求めるロジック回路と、前記平均値をアナログ電圧信号に変換するＤ／Ａ変換器と、前記複数のコンパレータの一部を用いて前記決まったデータパターン以降のスライサ入力の２値化を行うために、前記決まったデータパターンの受信後において前記複数のコンパレータの一部が用いるしきい値を前記アナログ電圧信号に切り替える回路とを備えたデータスライス回路を用いることができる。これによれば、低消費電力化と回路規模の削減が図れる。
【０１６４】
（Ｇ）第７の構成例：第５及び第６の構成例において、前記Ａ／Ｄ変換器及び前記Ｄ／Ａ変換器は、抵抗分圧回路が生成する分圧電圧を共通の基準電圧としているデータスライス回路を用いることができる。これによれば、Ａ／Ｄ変換器とＤ／Ａ変換器の変換誤差を抑えることができる。
【０１６５】
実施の形態１２．
この実施の形態１２では、データパケットの先頭部分に予め決まったデータパターンを付加するような無線通信方式が適用される通信装置に組み込むデータスライス回路の構成例（その３）として、実施の形態７〜９に示したデータスライス回路を適用する場合の構成例について説明する。
【０１６６】
上記の無線通信方式においては、データパケットの先頭部分は正しい２値化はできなくともよいが、実施の形態７〜９に示したデータスライス回路では、信号待ち受け時から信号の受信を開始するときに、その先頭部分に挿入される予め決まったデータパターン内の０１交番信号の終了に応答して、スライサ入力とスライサ出力との論理を合わせる必要がある。その方法には２つある。
【０１６７】
第１の方法は、予め決まったデータパターンを受信できた時点以降では、既にスライサ入力及びスライサ出力の各論理状態は正しくなっているので、ＨＰＦの時定数を、０１交番信号の終了までは短くし、予め決まったデータパターンを受信できた時点で長くすることである。この点、実施の形態９では、ＨＰＦにτ１＞τ２なる２つの時定数を切替可能に設けているので対応することができる。つまり、実施の形態７，８においても、実施の形態９と同様に、ＨＰＦにτ１＞τ２なる２つの時定数を切替可能に設ける。このようにすれば、動作（３）ではコード１の入力電圧レベルとしきい値とが近づくことを抑えることができ、また動作（４）ではコード０の入力電圧レベルとしきい値とが近づくことを抑えることができ、より一層ノイズ耐量を向上させることができる。
【０１６８】
第２の方法は、実施の形態７〜９に示したデータスライス回路において、基準電圧の差分を大きくする手段を設けることである。すなわち、実施の形態７では、差電圧Ｖｒｅｆｐ１−Ｖｒｅｆ０，Ｖｒｅｆ０−Ｖｒｅｆｎ１，Ｖｒｅｆｐ１ａ−Ｖｒｅｆ０，Ｖｒｅｆ０−Ｖｒｅｆｎ１ａを大きくする。実施の形態８では、差電圧Ｖｒｅｆｐ１−Ｖｒｅｆ０，Ｖｒｅｆ０−Ｖｒｅｆｎ１を大きくする。実施の形態９では、差電圧Ｖｒｅｆｐ１−Ｖｒｅｆ０，Ｖｒｅｆ０−Ｖｒｅｆｎ１，Ｖｒｅｆｐ２−Ｖｒｅｆ０，Ｖｒｅｆ０−Ｖｒｅｆｎ２を大きくする。これは、それぞれの抵抗分圧回路の両端に設けてある電流源の電流値や、抵抗分圧回路の各抵抗素子の値を調節することで実現することができる。このようにすれば、差電圧Ｖｒｅｆｐ１−Ｖｒｅｆ０，Ｖｒｅｆ０−Ｖｒｅｆｎ１は、０１交番信号の振幅以下にする必要があるが、決まったデータパターンを受信できた時点以降では、そのようにする必要がなくなるので、上記した差電圧を大きくすることにより、コード０連続時やコード１連続時のノイズ耐量を向上させることができる。
【０１６９】
さらに、実施の形態９において、動作（８）の機能を用いると、過渡的なノイズが入ってきた場合にスライサ入力としきい値との関係がむしろ悪くなる場合であるので、上記の決まったデータパターンが受信できた時点以降では、動作（８）の機能は不要である。そこで、図１４では、ＨＰＦにτ１＞τ２なる２つの時定数を切替可能に設ける場合を示したが、さらに抵抗素子とスイッチの並列回路を直列に接続し、τ１よりも大きな時定数τ０も得られるようにし、その決まったデータパターンが受信できた時点で、動作（８）の機能を停止してＨＰＦの時定数をτ０に切り替えるようにするのである。これによれば、過渡的なノイズが入ってきた場合にスライサ入力としきい値との関係が悪くなるのを防ぐことができる。
【産業上の利用可能性】
【０１７０】
以上のように、この発明にかかるデータスライス回路は、正しく２値化できなくともよい一定時間のプリアンブルのその区間長よりも、後続する正しい２値化が必要なデータ区間において同一の信号レベルが連続する最大時間の方が長い場合に、正しく２値化を行い、かつノイズ耐量の確保を行うのに有用であり、特に、データパケットの先頭部分に予め決まったデータパターンを付加するような無線通信方式が適用される通信装置に組み込むデータスライス回路に適している。
【図面の簡単な説明】
【０１７１】
【図１】この発明の実施の形態１によるデータスライス回路の要部回路図である。
【図２】図１に示すデータスライス回路の動作を説明する波形図である。
【図３】この発明の実施の形態２によるデータスライス回路の要部回路図である。
【図４】この発明の実施の形態３によるデータスライス回路の要部回路図である。
【図５】図４に示すデータスライス回路の動作を説明する波形図である。
【図６】この発明の実施の形態４によるデータスライス回路の要部回路図である。
【図７】この発明の実施の形態５によるデータスライス回路の要部回路図である。
【図８】図７に示すデータスライス回路の動作を説明する波形図である。
【図９】この発明の実施の形態６によるデータスライス回路の要部回路図である。
【図１０】この発明の実施の形態７によるデータスライス回路の要部回路図である。
【図１１】図１０に示すデータスライス回路の切替回路を制御する制御回路が管理する電圧範囲を説明する図である。
【図１２】この発明の実施の形態８によるデータスライス回路の要部回路図である。
【図１３】図１２に示すデータスライス回路の切替回路を制御する制御回路が管理する電圧範囲を説明する図である。
【図１４】この発明の実施の形態９によるデータスライス回路の要部回路図である。
【図１５】図１４に示すデータスライス回路の切替回路を制御する制御回路の構成例を示す回路図である。
【図１６】図１５に示す制御回路が管理する電圧範囲を説明する図である。
【図１７】図１４に示すデータスライス回路の動作を説明する波形図（その１）である。
【図１８】図１４に示すデータスライス回路の動作を説明する波形図（その２）である。
【図１９】図１４に示すデータスライス回路の動作を説明する波形図（その３）である。
【図２０】この発明の実施の形態１０によるデータスライス回路の構成例を説明する概念図である。
【図２１】この発明の実施の形態１１によるデータスライス回路の構成例を説明する概念図である。
【図２２】従来のデータスライス回路の構成例（その１）を示す回路図である。
【図２３】従来のデータスライス回路の構成例（その２）を示す回路図である。
【図２４】データスライス回路に入力されるスライス信号の一例を示す波形図である。
【図２５】図２４に示すスライス信号（０１交番区間が長い場合）が図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である。
【図２６】図２４に示すスライス信号（０１交番区間が長い場合）が図２３に示すデータスライス回路に入力された場合の動作を説明する波形図である。
【図２７】０１交番区間の短いスライス信号が長い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である。
【図２８】０１交番区間の短いスライス信号が短い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である（ノイズがない場合）。
【図２９】０１交番区間の短いスライス信号が短い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である（ノイズがある場合）。
【図３０】０１交番区間の短いスライス信号が短い時定数のＨＰＦを持つ図２２に示すデータスライス回路に入力された場合の動作を説明する波形図である（コンパレータのヒステリシス幅を大きくしてノイズ耐性を高めた場合）。
【符号の説明】
【０１７２】
１  ２値化するアナログ信号（スライサ入力）の入力端子
２，５，６，１１，１４，１８  ボルテージフォロワー回路
３，２４  ＨＰＦ部
４，１３，２０〜２２，２６〜３０，４３  コンパレータ
７，８  電流源
９  インバータ回路
１２，１０  ＬＰＦ部
１９  増幅器
Ｗｐ１ａ，ＳＷ０ａ，ＳＷｎ１ａ，ＳＷｐ１ｂ，ＳＷ０ｂ，ＳＷｎ１ｂ  切替回路
Ｒ１〜Ｒ２，Ｒ４〜Ｒ５，Ｒ７〜Ｒ８，Ｒ９〜Ｒ１０，Ｒ１２〜Ｒ１５  分圧回路
Ｖｒｅｆ０，Ｖｒｅｆｐ１，Ｖｒｅｆｐ２，Ｖｒｅｆｐ１ａ，Ｖｒｅｆｎ１，Ｖｒｅｆｎ２，Ｖｒｅｆｎ１ａ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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