(57)【要約】      （修正有）【課題】不揮発性メモリの書き込み・消去のためのパルス操作を減少させて、高速・高精度の書き込み・消去を行う。【解決手段】メモリアレイ内のメモリセルのビットを操作する方法及びシステムであって、第１セルを予め定められた状態に置くことを目的とする第１操作パルスを第１セルの端子に印加する段階と、第２セルを予め定められた状態に置くことを目的とし且つそのパルス特性が第１操作パルスに対する第１セルの応答の関数である第２操作パルスを第２セルの端子に印加する段階とを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
メモリアレイ内のメモリセルのビットを操作する方法であって、
前記メモリセルのサンプルの、デュアルビットセル内の他のビットが消去状態にあるビットとして定義されたタイプＩビットと、デュアルビットセル内の他のビットがプログラム状態にあるビットとして定義されたタイプＩＩビットの内の少なくとも１つに対して操作パルスを印加する段階と、
前記操作パルスに対する、前記タイプＩビット及びタイプＩＩビットの内の少なくとも１つに関する電気的、物理的及び機械的特性の内の少なくとも１つの応答を決定する段階と、
前記アレイの少なくとも一部の他のタイプＩビットに対する前記応答の関数として、少なくとも１つの操作パルスを印加する段階と、
前記アレイの少なくとも一部の他のタイプＩＩビットに対する前記応答の関数として、少なくとも１つの更なる操作パルスを印加する段階と、
を含む方法。
【請求項２】
前記タイプＩＩビットに印加される前記少なくとも１つの更なる操作パルスが、大きさ及び持続時間の少なくとも１つにおいて、他のタイプＩビットに印加された少なくとも１つの操作パルスよりも大きいことを特徴とする前記請求項１に記載の方法。
【請求項３】
前記タイプＩＩビットに印加される前記少なくとも１つの更なる操作パルスが、大きさ及び持続時間の少なくとも１つにおいて、他のタイプＩビットに印加された少なくとも１つの操作パルスよりも小さいことを特徴とする前記請求項１に記載の方法。
【請求項４】
前記アレイは、第１サイドビット及び第２サイドビットを有するメモリセルを備え、前記アレイの少なくとも一部の他のタイプＩビットに対する前記応答の関数として少なくとも１つの操作パルスを印加する前記ステップが、前記アレイのデュアルビットの第１サイドに加えられ、前記タイプＩＩビットに印加される前記少なくとも１つの更なる操作パルスが前記アレイのデュアルビットの第２サイドに加えられることを特徴とする前記請求項１に記載の方法。
【請求項５】
前記少なくとも１つの更なる操作パルスが、タイプＩビットであり且つこれに対して操作を必要とする全ての前記第２サイドビットに印加され、タイプＩＩビットであり且つこれに対して操作を必要とする全ての前記第２サイドビットが、大きさ及び持続時間の少なくとも１つにおいて、前記第１サイドビットに印加された前記操作パルスと異なる少なくとも１つの更なる操作パルスで操作されることを特徴とする前記請求項４に記載の方法。
【請求項６】
前記少なくとも１つの更なる操作パルスが、前記第２サイドビットがタイプＩビットか又はタイプＩＩビットかに拘わらず、全ての前記第２サイドビットに印加されることを特徴とする前記請求項４に記載の方法。
【請求項７】
前記少なくとも１つの更なる操作パルスが、大きさ及び持続時間の少なくとも１つにおいて、前記第１サイドビットに印加された前記操作パルスと異なることを特徴とする前記請求項６に記載の方法。
【請求項８】
前記少なくとも１つの更なる操作パルスが、操作されることになる第２サイドビットがタイプＩビットか又はタイプＩＩビットかに基づいて、大きさ及び持続時間の少なくとも１つにおいて異なる調整で前記第２サイドビットに印加されることを特徴とする前記請求項４に記載の方法。
【請求項９】
前記応答の関数として前記少なくとも１つの操作パルスを印加する段階が、前記応答の関数として第１調整及び第２調整で前記少なくとも１つの操作パルスを調整する段階と、少なくとも１つの更なる操作パルスを、前記第１調整でタイプＩビットに印加し、前記第２調整でタイプＩＩビットに印加する段階とを含むことを特徴とする前記請求項１に記載の方法。
【請求項１０】
前記少なくとも１つの更なる操作パルスが、前記第１調整で前記タイプＩビットに印加され、その後にだけ前記第２調整で前記タイプＩＩビットに印加されることを特徴とする前記請求項９に記載の方法。
【請求項１１】
少なくとも１つの更なる操作パルスが、前記第１調整で前記タイプＩビットに印加され、並行して前記第２調整で前記タイプＩＩビットに印加されることを特徴とする前記請求項９に記載の方法。
【請求項１２】
前記アレイが２つのストレージ領域を有するメモリセルを備え、前記メモリセルの全てのビットが消去されており、前記応答の関数として少なくとも１つの操作パルスを印加する前記ステップが、
各セルのタイプＩビットを含む２つのストレージ領域の内の１つにだけプログラミングパルスを印加する段階と、
前記ストレージ領域の残りがタイプＩビットか又はタイプＩＩビットかに拘わらず、前記ストレージ領域の残りに対しプログラミングパルスを印加する段階と、
を含むことを特徴とする前記請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性メモリ（ＮＶＭ）アレイのメモリセルのプログラム及び消去などの操作に関し、特にこうしたアレイのパルス操作を低減する方法に関する。
【背景技術】
【０００２】
メモリセルは、限定ではないが、消去可能なプログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、及びフラッシュＥＥＰＲＯＭメモリなどの多くの種類の電子デバイス及び集積回路の実施において用いられている。メモリセルは、これら及び他の集積回路のデータ及び他の情報を記憶するために使用される。
【０００３】
不揮発性メモリ（ＮＶＭ）セルは一般に、プログラマブルな閾値電圧を有するトランジスタを備える。例えば、フローティングゲート・トランジスタ又はスプリットゲート・トランジスタは、トランジスタ内の制御ゲートとチャネルとの間に配置されたフローティングゲートを充電又は放電することによりプログラム又は消去される閾値電圧（Ｖｔ）を有する。データは、メモリセルのフローティングゲートを充電又は放電してデータに対応する閾値電圧を得ることによりこうしたメモリセルに書き込まれる。
【０００４】
セルをプログラムする動作には、電子がフローティングゲートを充電し、閾値電圧Ｖｔを増加させることが含まれる。セルを消去する動作には、フローティングゲートから電子を取り除き、閾値電圧Ｖｔを減少させることが含まれる。
【０００５】
不揮発性セルの１つのタイプは、米国特許第６，０１１，７２５号に記載された窒化物読み出し専用メモリ（ＮＲＯＭ）セルであり、該開示内容は引用により本明細書に組み込まれる。ＮＲＯＭセルのプログラム及び消去は、米国特許第６，０１１，７２５号でも記載されている。
【０００６】
フローティングゲートセルとは異なり、ＮＲＯＭセルは、２つの分離した独立して充電可能な領域を有する。各充電可能な領域により１ビットが定義される。独立して充電可能な領域は、ゲート真下の酸化−窒化−酸化（ＯＮＯ）スタック内に形成された窒化層内に見られる。１ビットをプログラムするときには、チャネルホットエレクトロンが窒化層に注入される。これは一般に、正のゲート電圧及び正のドレイン電圧を印加することにより行われ、これらの大きさ及び持続時間は、必要なプログラミングの量に関する様々な要因によって決定される。
【０００７】
ＮＲＯＭセルはシングルビットである。或いは１ビットよりも多くても良いが、この場合２つの個々のビット、すなわち左側ビットと右側ビットは、窒化層の物理的に異なる領域に記憶されている。各ビットは、シングルレベルであってもよく、又はマルチレベル（「ＭＬＣ」）、すなわち異なる電圧レベルにプログラムすることができる。
【０００８】
プログラミングパルスによりＮＲＯＭセル内のビットをプログラムする１つの手法は、「Ｐｒｏｇｒａｍｍｉｎｇ  Ａｎｄ  Ｅｒａｓｉｎｇ  Ｍｅｔｈｏｄｓ  Ｆｏｒ  Ａｎ  ＮＲＯＭ  Ａｒｒａｙ」の名称の本出願人の同時係属中の米国特許出願第０９／７３０，５８６号に記載されており、その開示内容は引用により本明細書に組み込まれる。
【０００９】
パルスを印加してＮＲＯＭアレイを操作（プログラム又は消去）すると、大容量記憶装置又はコードフラッシュの用途では問題を起こす可能性がある。例えば、大容量記憶装置アレイをプログラムする上での主要要件は、少なくとも２ＭＢ／秒の範囲の高速プログラム速度である。プログラムに使用されるチャネルホットエレクトロン注入（ＣＨＥ）は、例えばセル当たり約１００μＡの比較的大きなプログラミング電流を必要とすることができる。加えて、各プログラミングステップは、切替ステップ及びその後の検証ステップを含むことができる。これらの要因により、並列にプログラム可能なセルの量が例えば約６４セルに制限される場合がある。
【００１０】
高速の並列プログラミング速度の達成を妨げる他の複雑な問題として、とりわけ、温度依存性、セル長依存性（例えば、ダイ間及びダイ内）、隣接するセル状態依存性、第２ビット状態依存性などが含まれる。例えば図１では、ＮＲＯＭセルのプログラミングに対するセル長の影響を示している。図１は、セルをプログラムするために使用されるドレイン電圧の関数としての閾値電圧の変化を示している。図示された実施例では、参照番号７７で表される第１のグラフは、長さ０．５ミクロンのセルのドレイン電圧の関数としての閾値電圧の変化を示す。参照番号７８で表される第２のグラフは、長さ０．５５ミクロンのセルのドレイン電圧（Ｖｄ）の関数としての閾値電圧の変化を示す。わずかに長いセルは短いセルと同じ閾値電圧の変化を実現するためにより高いドレイン電圧が必要であることが分かる。
【００１１】
別の実施例として図２では、ＮＲＯＭセルのプログラミングに対する温度の影響を示している。図２は、セルをプログラムするために使用されたドレイン電圧（Ｖｄ）の関数としての閾値電圧の変化を示す。図示された例では、参照番号７９で表される第１のグラフは、２０℃の環境におけるドレイン電圧の関数としての閾値電圧の変化を表す。参照番号８０で表される第２のグラフは、８５℃の環境におけるドレイン電圧の関数としての閾値電圧の変化を表す。温度の高い環境では、温度の低い環境と同じ閾値電圧の変化を実現するためにより高いドレイン電圧が必要であることが分かる。
【００１２】
またプログラミングパルスの決定はまた、セルパラメータ及び動作条件が通常は当初は未知であることによって複雑になる。大きなプログラミングパルスのステップを利用することにより、アレイをプログラムするのに必要なプログラミングパルスの全体量を低減させることができる。しかしながら、これは、結果としてアレイのプログラムドセルの閾値電圧の分布が広く且つ変化することとなり、製品の信頼性が低下する場合があるので、不利点となる可能性がある。
或いは、セル閾値電圧の正確な検証及び閾値電圧と種々の基準との比較によって、プログラミングパルスの量が減少し、所望のプログラムド閾値電圧レベル収束をより早くすることができる。しかしながら、こうした方法は、望ましくない時間的な不利益である多検証パルス（例えば基準毎に１つ）の形態での実質的なオーバーヘッドを招く可能性があり、又は望ましくないチップ領域の不利益である複雑な並列の基準設計を必要とする可能性がある。
【００１３】
【特許文献１】米国特許第６，０１１，７２５号公報
【特許文献２】米国特許第６，０１１，７２５号公報
【特許文献３】米国特許出願第０９／７３０，５８６号公報
【特許文献４】米国特許出願第１０／１５５，２１７号公報
【発明の開示】
【００１４】
本発明は、メモリアレイ内のメモリセルのビットを操作（プログラム又は消去）する方法を提供し、及びこのようなアレイのパルス操作を減少する方法を提供することを目的とする。本発明は、一般にプログラミング及び消去がビットの閾値電圧レベルを目標とする閾値レベルに変更することを伴う、ＮＶＭアレイのメモリセルに関して、特にマルチレベルＮＲＯＭセルに関して以下に詳細に説明される。しかしながら、本発明がＮＶＭアレイにもビットの閾値電圧レベルの変更にも限定されないことは強調すべきである。むしろ本発明は、その操作がセルアレイの電気的、物理的及び／又は機械的特性の何らかの種類の変更に基づく、どのような不揮発性又は揮発性のメモリアレイにも適用可能である。本発明は、限定ではないが、例えば大容量記憶装置又はコードフラッシュの用途などの多様な用途において実施することができる。
【００１５】
本発明の１つの実施形態によれば、アレイ内のセルのセットを操作して、プログラム又は消去するためのパルス印加時のこれらの動作特性を決定することができる。パルスによって閾値電圧がどのように変化するかを解析した後で、アレイの残り又はその一部は、著しく少ない数のパルスでまとめてプログラム（又は消去）して検証することができる。場合によっては、アレイの残りは、１つだけのパルスでプログラム（又は消去）することができる。１つより多いパルスが印加される場合、追加の操作パルスは、学習して前の解析に追加し、次の操作パルスを決定することができる。
【００１６】
従って、本発明の１つの実施形態に従って、メモリアレイ内のメモリセルのセットを操作する方法が提供され、本方法は、第１セルを予め定められた状態に置くことを目的とする第１操作パルスを第１セルの端子に印加する段階と、第２セルを予め定められた状態に置くことを目的とし、且つそのパルス特性は第１セルの第１操作パルスに対する応答の関数である第２操作パルスを第２セルの端子に印加する段階とを含む。
【００１７】
更に本方法は、本発明の１つの実施形態により、第３セルを前記予め定められた状態に置くことを目的とし、且つそのパルス特性は第１及び第２操作パルスにそれぞれ対する第１及び第２セルの応答の関数である第３操作パルスを第３セルの端子に印加するステップを含む。
【００１８】
更に本方法は、本発明の１つの実施形態により、第２操作パルスの持続時間を調整することにより第２操作パルスのパルス特性を調整する。
【００１９】
更に本方法は、本発明の１つの実施形態により、第２操作パルスの大きさを調整することにより第２操作パルスのパルス特性を調整する。
【００２０】
本発明の別の実施形態によれば、メモリアレイ内のメモリセルのセットを操作する制御回路が提供される。制御回路は、第１セルを予め定められた状態に置くことを目的とした第１操作パルスを第１セルの端子に生成するよう適合された充電回路と、第１セルの第１操作パルスに対する応答の関数として第２操作パルスのパルス特性を決定するよう適合された論理ユニットとを含む。
【００２１】
更に本発明の１つの実施形態によれば、論理ユニットは、第１セル及び第２セルのそれぞれ第１及び第２操作パルスに対する応答の関数として第３操作パルスのパルス特性を決定するよう適合されている。
【００２２】
更に本発明の１つの実施形態によれば、論理ユニットは、第２操作パルスの持続時間を調整するよう適合されている。
【００２３】
更に本発明の１つの実施形態によれば、論理ユニットは、前記第２操作パルスの振幅を調整するよう適合されている。
【００２４】
本発明の１つの実施形態によれば、制御回路は、メモリセルのセットから受信したデータを記憶するよう適合されたメモリバッファを更に含む。
【００２５】
本発明の別の実施形態によれば、メモリアレイ内のメモリセルのセットを操作するシステムが提供される。当システムは、メモリアレイ、操作セルの応答の決定に適合されたセンス増幅器、及び第１セルを予め定められた状態に置くことを目的として第１セルの端子に第１操作パルスを生成するよう適合された制御回路を含む。制御回路は更に、第１操作パルスに対する第１セルの応答の関数として、第２操作パルスのパルス特性を決定するよう適合される。
【００２６】
更に本発明の１つの実施形態によれば、制御回路は、第１及び第２操作パルスそれぞれに対する第１セル及び第２セルの応答の関数として第３操作パルスのパルス特性を決定するよう適合される。
【００２７】
更に本発明の１つの実施形態によれば、制御回路は、前記操作パルスの持続時間を調整するよう適合される。
【００２８】
更に本発明の１つの実施形態によれば、制御回路は、前記第２操作パルスの振幅を調整するよう適合される。
【発明を実施するための最良の形態】
【００２９】
本発明は、添付図面と共に以下の詳細な説明からより十分に理解され認識されるであろう。
ここで図３を参照すると、本発明の実施形態によるメモリセルアレイ内のメモリセルのビットの操作方法が示されている。図３は、本明細書ではビットのプログラミングについて図示し説明しているが、本発明はプログラミングに関する操作に限定されず、限定ではないが消去などの他の操作にも適用できることが理解される。
【００３０】
メモリセルのセット又はアレイのビットを選択することができる（ステップ１０１）。該セットのサイズは、限定ではないが、例えば６４セルなどの任意のサイズとすることができる。次いで、該セット内のビットは、段階的プログラミングアルゴリズムを用いてなどによりプログラムすることができる（ステップ１０２）。好適な段階的プログラミングアルゴリズムは、「Ｐｒｏｇｒａｍｍｉｎｇ  Ａｎｄ  Ｅｒａｓｉｎｇ  Ｍｅｔｈｏｄｓ  Ｆｏｒ  Ａｎ  ＮＲＯＭ  Ａｒｒａｙ」の名称の上記で述べた本出願人の同時係属中の米国特許出願第０９／７３０，５８６号に記載されたアルゴリズムである。本方法は、ビットの閾値電圧を所望のプログラムドレベルまで漸次的に引き上げる漸次的パルスを印加する段階、すなわち電圧をプログラムするステップを含む。プログラミングパルスの数又はステップの数は、限定ではないが８ステップなどの任意の数とすることができ、アレイのワード線及びビット線にそれぞれ印加される異なるゲート電圧及びドレイン電圧（ソースは接地される）を含むことができる。該電圧は、異なる持続時間においてその上段階的アルゴリズムの間に印加することができる。プログラミングアルゴリズムの別の実施例は、ＭＬＣアレイのプログラミングアルゴリズムである。このプログラミングアルゴリズムは、「Ａ  Ｍｅｔｈｏｄ  Ｏｆ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ」の名称の本出願人の同時係属中の米国特許出願第１０／１５５，２１７号において記載されている。１つより多いプログラムド状態を有するＭＬＣを目標とするプログラムされた状態にプログラムする方法は、ドレイン電圧、ソース電圧、及びゲート電圧をＭＬＣに印加する段階と、ＭＬＣの閾値電圧レベルを検証する段階とを含む。ＭＬＣの検証された閾値電圧レベルが目標とするプログラムド状態に関連する閾値電圧レベルを下回る場合、ドレイン電圧が増大し、この増大ステップの少なくとも一部の間はゲート電圧を一定レベルに維持することができる。印加、検証、増大及び維持の各ステップは、ＭＬＣの閾値電圧レベルが目標とするプログラムド状態に関連する閾値電圧レベルにほぼ等しくなるまで繰り返すことができる。また該ステップの数は任意の数とすることができる。ビットのセットに対する段階的プログラミングアルゴリズム又はＭＬＣアレイ用のプログラミングアルゴリズムの適用は、学習フェーズと呼ばれるが、ここでは、プログラム電圧に対するビットの応答性を学習し、恐らくはメモリ内に記憶することができる。学習フェーズに割り当てられる全時間は、セットのサイズが小さいことに起因するなど、アレイのプログラミング時間の合計と比較して無視できることが望ましい。
【００３１】
次に、ビットのプログラミング操作に対する応答は、プロセッサ又は論理ユニットなどによって解析することができる（ステップ１０３）。本解析は、限定ではないが、例えばパルスの高さ及び長さ、結果として得られる分布テール、及びパルスの量を含む動作パルスに関する情報を含む。本解析は、ビットの電気的、物理的及び／又は機械的特性を所定量だけ個々に変更する１つの操作パルスを決定することができる（ステップ１０４）。例えばプログラミング操作では、プロセッサはビットの閾値電圧を所定量だけ個々に増加させるプログラミングパルスを決定することができる（ステップ１０５）。消去操作では、プロセッサは、ビットの閾値電圧を所定量だけ個々に低下させる消去パルスを決定することができる（ステップ１０６）。
【００３２】
不揮発性メモリセルの閾値電圧は、学習フェーズで解析することができる電気的、物理的及び／又は機械的特性の１つの例にすぎない。別の例には、強誘電性又は強磁性材料の圧電及び磁気抵抗特性が含まれる。例えば、磁気ランダムアクセスメモリデバイスなどの磁気メモリデバイスは、非磁気層によって分離された強磁気層を含むことができる。情報は、磁気層の磁化ベクトルの方向として記憶される。１つの磁気層の磁化ベクトルは、例えば磁性的に固定又はピン止めされ、他方、他の磁気層の磁化方向は、それぞれ「平行」状態と「反平行」状態と呼ばれる情報と同じ方向と反対方向とに自由に切り替えることができる。磁気メモリデバイスは、平行及び反平行状態への応答において、２つの異なる抵抗を示す。抵抗は、２つの磁気層の磁化ベクトルがほぼ同じ方向と反対方向とをそれぞれ示すときに最小値と最大値とを示す。従って、磁化ベクトルの方向の変化又は抵抗の変化は、本発明の学習フェーズで解析することができる電気的、物理的及び／又は機械的特性の他の例である。
【００３３】
操作パルスは、ビットの電気的、物理的及び／又は機械的特性（例えば閾値電圧）の応答の関数として決定されているが、限定ではないが周囲温度、セルの臨界寸法、アレイアーキテクチャ、及びその他などの効果又は現象の影響を組み込むことが好ましい。
【００３４】
次いで、アレイの残り（又はその一部）は、少なくとも１つの更なる操作パルスによって操作（例えばプログラム又は消去）することができ、該操作パルスの電圧値は、ステップ１０４でビットの閾値電圧の応答の関数として決定された操作パルスの電圧値である（ステップ１０７）。もしくは、次にアレイの残り（又はその一部）は、少なくとも１つの更なる操作パルスによって操作（例えばプログラム又は消去）することができ、該操作パルスの電圧値は、ステップ１０４で決定され、且つ許容範囲だけ修正された操作パルスの電圧値である（ステップ１０８）。アレイの残り（又はその一部）に関する操作（例えばプログラム又は消去）の開始点としてこの操作パルス（任意選択的に場合によっては幾らかのデルタがある）を利用することにより、限定ではないが、周囲温度、セルの臨界寸法、アレイアーキテクチャ、及びその他などの前述の変化する効果を補正することができる。更に、この操作パルスはプロセッサなどにより解析することができる。この操作パルスの解析は、前の解析に追加することができ、ビットの電気的、物理的及び／又は機械的特性を所定量だけ個々に変更する１つの操作パルスを決定することができる。ビットのセットに対する操作パルスの追加の解析は、連続学習フェーズ（ステップ１０３−１１１）と呼ばれる。連続学習フェーズは、優れた閾値分布の制御を達成するために使用されることに留意されたい。
【００３５】
更なる操作パルスを印加した後、ビットの閾値電圧レベルを検証して（ステップ１０９）、閾値電圧レベルが予め定められたレベルに達したかどうかを決定することができる（ステップ１１０）。閾値電圧レベルがプログラム又は消去に対する予め定められたレベルに達すると、操作方法は終了する。ある量のビットの閾値電圧レベルが、プログラム又は消去に対する予め定められたレベルにまだ達していなければ、同じ値もしくは代替として異なる値の１つ又はそれ以上の操作パルスを連続学習フェーズに基づいてこれらのビット又は全体的にアレイのビットに印加してもよい。次いで、手順は、全てのビット（又は所定の数のビット）が検証ステップを通過するまで継続することができる。
【００３６】
追加の操作パルスは、予め定められた時間期間内に行われたかどうかを解析することができる（ステップ１１２）。時間基準は、例えば温度及び電圧などといったアレイ内の環境条件とすることができる。
【００３７】
ここで図４について説明すると、プログラミングパルスを様々に印加した後のアレイ全体のセルの閾値電圧の分布を比較した簡略化されたグラフが図示され、閾値電圧（Ｖ）に対するビット数（２ｎ）を示している。曲線８３は、単一のプログラミングパルスを印加した後のアレイ全体のセルの閾値電圧の分布である。分布は比較的広い。曲線８４は、複数の段階的プログラミングパルスを印加した後のアレイ全体のセルの閾値電圧の分布である。分布は比較的狭い。曲線８５は、本発明の１つの実施形態による単一のプログラミングパルス（前述のように学習フェーズの間に決定される）と追加の補足プログラミングパルスを印加した後の、アレイ全体のセルの閾値電圧の分布である。曲線８４及び８５を比較することにより、閾値電圧の最終の分布が極めて類似していることが分かる。従って、アレイ全体に対する段階的プログラミングアルゴリズムは、実質的に同じ結果をもたらす、単一のプログラミングパルス又は単一のパルスと追加パルスとを加えたものによって置き換えることができ、これによりプログラミング速度が著しく改善される。
【００３８】
当業者であれば、本発明の１つの実施形態による単一のプログラミングパルス（前述のように連続学習フェーズの間に決定される）に追加の補足的プログラミングパルスを加えたものを印加した後のアレイ全体のセルの閾値電圧の分布は、操作セルの実装セットの解析に基づいて操作パルスが決定されるので、プログラミング速度を更に著しく改善することができることは理解されるであろう。連続学習フェーズは操作セルの実装セットに基づいて実施することができるので、所望のプログラムド閾値電圧レベルにより早く収束する結果となることができる。
【００３９】
本発明の１つの実施形態によるメモリセルアレイ内のメモリセルのビットを操作する方法は、アレイ又はその一部を学習フェーズ又は連続学習フェーズを用いて操作するか、又はそのいずれのフェーズもなしで操作するかどうかの操作モードを決定する予備的ステップで始めることができる点に留意されたい。
【００４０】
アレイセルの大多数は、第１プログラミングパルスの後に完全にプログラムすることができる点に留意されたい。小分布のみが１つの高いプログラミングパルスを必要とし、更に高いパルスを必要とするのはセルのごくわずかな量とすることができる。本発明の方法を用いることで、１つのパルスプログラミングを実現して高速の書き込み速度を得ることができる。
【００４１】
ここで図５を参照すると、本発明の１つの実施形態による制御回路２００、メモリアレイ３００、及びセンス増幅器４００の簡略ブロック図を示す。制御回路２００は、メモリアレイ３００内のメモリセルのセットを操作することができる。セットのサイズは、例えば限定ではないが６４セルなどのどのような任意のサイズであってもよい。制御回路２００は、充電回路２１０を含み、該充電回路は、メモリアレイ２００内の第１セルの端子への第１操作パルスを生成するよう適合され、第１セルを予め定められた状態（すなわち、読み出し又は消去の目標の状態にプログラムされている）に置くことを目的とすることができる。論理ユニット２２０も同様に制御回路２００内に含めることができる。論理ユニット２２０は、第２操作パルスのパルス特性を第１セルの第１操作パルスに対する応答の関数として決定するよう適合させることができる。論理ユニット２２０は更に、第３操作パルスのパルス特性を第１操作パルス及び第２操作パルスに対するメモリアレイ３００内の第１セルと第２セルのそれぞれの応答の関数として決定するよう適合させることができる。制御回路２００は、センス増幅器４００から受信したデータを記憶するよう適合させることができる内部メモリバッファ２３０を含むことができ、該データはその後、論理ユニット２２０で解析することができる。センス増幅器４００は、操作パルスに対するビットの応答を決定するよう適合させることができる。
【００４２】
操作パルスのパルス特性は、操作パルスの持続時間を調整することにより、或いは操作パルスの振幅を調整することにより調整することができる点に留意されたい。論理ユニット２２０は、これらの方法でパルス特性を調整するよう適合させることができる。
【００４３】
前述のように本発明では、アレイ内の少量のセルをサンプリングして、プログラム又は消去するためのパルスの印加時のこれらのセルの動作特性を決定することができる。パルスによって閾値電圧がどのように変化するかを学習した後、アレイ内のメモリセルの多数のセットを、著しく少数のパルスでまとめてプログラム（又は消去）して検証することができる。
【００４４】
しかしながら、限定ではないがＮＲＯＭアレイなどの典型的なデュアルビット不揮発性メモリセルアレイでは、同じセル内の他のビットの状態、すなわち現在プログラムされていないビットの状態に応じて、プログラミング速度に有意な差がある場合がある点に留意されたい。セル内の他のビットは、消去状態又はプログラム状態にあるものとすることができる。用語を簡単にするため、タイプＩビットをデュアルビットセル内の他のビットが消去状態にある１つのビットと定義し、タイプＩＩビットをデュアルビットセル内の他のビットがプログラム状態にある１つのビットと定義する。タイプＩビットとタイプＩＩビットとの間のプログラミング速度の差は、様々な原因によって影響を受ける可能性がある。例えば、タイプＩＩビットがプログラムされている場合には、プログラムを実施するのに必要な電流は小さい。その結果、タイプＩＩビットへのアクセスパスに沿った電圧降下は小さく、メモリセルのＶｄｓ（ドレインとソース間の電位差）が大きくなり、結果としてプログラミング速度が速くなる。タイプＩＩビットがプログラムされている場合には、メモリセルは「短い」デバイスとして動作し、結果としてタイプＩ以外の類似のＮＲＯＭビットと比較してより高速なプログラミング速度となる。
【００４５】
一般に、タイプＩビットは、タイプＩＩビットに比較してプログラムするのが遅くなる。プログラミングの「遅さ」は、同じ操作電圧条件に対してより長い時間（又はパルスの数がより多い）であるか、又は同じ時間でプログラムを完了するのに必要な電圧が高いことを意味する。
【００４６】
タイプＩビットとタイプＩＩビットとの間のプログラミング速度に差があると、閾値電圧がパルスによってどのように変化するかを学習し、この学習に基づいて、プログラムされることになる残りのビットのプログラミング状態を調整する恩恵を十分に受けることが妨げられる可能性がある。例えば、学習フェーズが消去ブロック（すなわちタイプＩビットに対して）で実施され、次いで残りのビットをプログラムするために状態が調整されると仮定すると、プログラムは次の２つのケースのいずれかとなる。
１  プログラムの遅延−プログラミング状態がタイプＩＩプログラミング特性に適合するように調整されると、高速のタイプＩＩビットはプログラミングを予想通りに高速で終了するが、タイプＩビットはその遅さにより追加のプログラミングパルスを必要とすることになる。
２  プログラミングテールの増大  −プログラム状態がタイプＩプログラム特性に適合するように調整されると、タイプＩビットは予想通りのスピード及びプログラミングテールでプログラムを終了するが、タイプＩビットは過度に積極的なプログラミング（その迅速さのため）を示し、結果としてプログラミングテールが大きくなる。
【００４７】
従って、ポスト学習フェーズのタイプＩビット及びタイプＩＩビットに対する調整は異なる可能性がある。その上この調整は、学習フェーズがタイプＩビット又はタイプＩＩビットのいずれに対して実施されかに依存するものとすることができる。
【００４８】
積極的な調整をより多く又は少なく使用するかどうかの判断は、トレードオフに基づく。積極的調整が少なければ、プログラミングパルスが多く必要なためにプログラミング速度性能が低下することになる可能性がある。より積極的な調整はプログラミングを高速にするが、オーバープログラミングになる場合がある。「あまり積極的でない」ことは、プログラミングパルスの大きさ又は持続時間は小さくなり、他方、「より積極的である」ことは、プログラミングパルスの大きさ又は持続時間が大きくなることを意味することができる。プログラムの検証は、例えばサブセットのプログラミング後、又は全ビットのプログラミング後など任意のポイントで実施することができる。
【００４９】
ここで図６を参照すると、本発明の別の実施形態による不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートを示している。
【００５０】
学習フェーズは、タイプＩビットだけを含むサブセットの学習を含むことができる（ステップ２０１〜２０４、基本的に図３のステップ１０１〜１０４と同じ）。どのビットがタイプＩ又はタイプＩＩであるかの認識は、様々な方法で入手可能であることに留意されたい。例えば、プログラムされることになるデータはデバイス内に記憶することができ（例えばユーザにより入力されてバッファ内に保存される）、従って、プログラミングセッションの前にタイプＩビットのサブセットを検出することができる。このタイプＩビットのサブセットの動作の学習後、プログラミングパルスは、学習動作に従って調整（「調整」はゼロ調整も含む）することができ、１つ又はそれ以上のプログラミングパルスを残りのタイプＩビット（又はその一部）に印加することができる（ステップ２０５）。
【００５１】
その後、残りのタイプＩＩのみのビットに印加されることになるプログラミングパルスは、異なる調整又は同じ調整により更に再調整することができる（ステップ２０６）。この再調整は、学習フェーズの結果及び解析（ステップ２０２〜２０３）に基づき、及び／又は残りのタイプＩビット（又はその一部）のプログラミングの解析及び結果に基づくものとすることができる（ステップ２０５）。
【００５２】
次に図７を参照すると、本発明の別の実施形態による不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートを示している。
【００５３】
学習フェーズは、タイプＩビットだけを含むサブセットの学習を含むことができる（ステップ３０１〜３０４、基本的に図６のステップ２０１〜２０４と同じ）。このタイプＩビットのサブセットの動作の学習後、プログラミングパルスは、学習動作による第１調整及び第２調整を用いて調整（「調整」はゼロ調整も含む）することができる（ステップ３０５）。通常は２つの調整は別のものである。第１調整は、タイプＩビットを必要な量だけプログラムするのに適切なものとすることができ、一方、第２調整は、「高速」のタイプＩＩビットを必要な量（通常は両タイプのビットで同じ量）だけプログラムするのに適切なものとすることができる。次に、１つ又はそれ以上のプログラミングパルスを残りのタイプＩビット及びタイプＩＩビット（又はその一部）に印加することができるが、ここでタイプＩビットは第１調整のプログラミングパルスが印加され、タイプＩＩビットは第２調整のプログラミングパルスが印加される（ステップ３０６）。残りのタイプＩビット及びタイプＩＩビットに印加された１つ又はそれ以上のプログラミングパルスは、最初に１つのタイプのビットに印加した後に他のタイプのビットに印加するか、又はタイプＩビット及びタイプＩＩビットの混合したサブセットに並行に印加することができる。
【００５４】
ここで図８を参照すると、本発明の別の実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートを示している。
【００５５】
図８で示した方法は、図７の方法と類似するが、学習フェーズがタイプＩビット及びタイプＩＩビットの両方を含むサブセットに対する学習を含むことができる点が異なる（ステップ４０１〜４０４）。この学習は、各々のタイプのビットに対して別々に実施することができ、例えば最初にタイプＩビットを実施して、次にタイプＩＩビットを学習するか、又はタイプＩビット及びタイプＩＩビットの両方を含むサブセットに対して並行して学習することができる。次いで、第１及び第２の調整が学習動作に従って決定することができ（ステップ４０５）、更に残りのタイプＩビット及びタイプＩＩビットにパルスを印加することができ、ここでタイプＩビットは第１調整のプログラミングパルスが印加され、タイプＩＩビットは第２調整のプログラミングパルスが印加される（ステップ４０６）。
【００５６】
ここで図９を参照すると、本発明の別の実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットをプログラムする方法のフローチャートを示している。この実施例では、ページの全てのビットが消去される。セルの各々は２つのストレージ領域（場合よってはデュアルビットセルと呼ばれる）を有するので、プログラミングパルスが印加されるセル内の２つのストレージ領域の第１領域はタイプＩビットである（他のストレージ領域が消去されているため）。他方、プログラミングパルスが印加されるセル内の２つのストレージ領域の第２領域は、タイプＩビット又はタイプＩＩビットのいずれかとすることができる（他のストレージ領域がプログラムされたか否かに依存する）。この場合、プログラミングパルスがビットに印加される操作を２つのラウンドに分割することで（プログラム性能の点で）十分とすることができる。第１ラウンドでは、各セルの２つのストレージ領域の内の１つがアクセスすることになり、これらの領域がタイプＩビットであることが確実となる。第２ラウンドでは、第２ストレージ領域がプログラミングのためにアクセスすることができ、これらのタイプは一意でない可能性があるので、様々なプログラミング状態を選択することができる。
【００５７】
図９を参照すると、学習フェーズは、タイプＩビットだけを含むサブセットに対する学習を含むことができる（ステップ５０１〜５０４、図６のステップ２０１〜２０４と同様）。次に、このタイプＩビットのサブセットの動作の学習後、プログラミングパルスは学習動作に従って調整（仕様の全体を通じて「調整」はゼロ調整をも含む）することができ、１つ又はそれ以上のプログラミングパルスを各セルの２つのストレージ領域のうちの１つに印加することができる（ステップ５０５）。その後、これらのストレージ領域がタイプＩビット（左側ビットはこれまでプログラムされていない）又はタイプＩＩビット（左側ビットはこれまでプログラムされていた）であるかに拘わらず、プログラミングパルスは更に（異なる調整又は同じ調整で）再調整され、残りのストレージ領域に印加することができる（ステップ５０６）。
【００５８】
更に第２ストレージ領域をプログラミングする別のオプションがステップ５０７で示される。ここでもやはり、プログラミングに必要な全ての第２ストレージ領域のビットがプログラムされる。このオプションでは、プログラムされることになる各第２ストレージ領域には、ストレージ領域がタイプＩビットであるか又はタイプＩＩビットであるかに基づいて異なる調整のプログラミングパルスが印加される。例えば、異なるビット線の電圧レベルを、問題の第２ストレージ領域のビットがタイプＩビットか又はタイプＩＩビットかに応じて同時に印加することができる。
【００５９】
タイプＩビット及びタイプＩＩビットをプログラムする前述の説明は、タイプＩビット及びタイプＩＩビットの消去にも同様に適用することができる点に留意されたい。その上、本発明は、デュアルビットメモリセルだけに限定されず、２ビットより多いメモリセル、又はストレージ領域の少なくとも１つが１つより多いビットをマルチレベルの方法で記憶するメモリセルにも適用することができる。
【００６０】
当業者であれば、本発明が特に上述のように図示及び説明されたものに限定されないことが理解されるであろう。より正確には、本発明の範囲は、添付の請求項により定義される。
【図面の簡単な説明】
【００６１】
【図１】２つの異なるセル長における、プログラミング速度に対するセル長の影響に関する簡略化されたグラフである。
【図２】２つの異なる周囲温度における、プログラミング速度に対する温度の影響に関する簡略化されたグラフである。
【図３】本発明の好ましい実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートである。
【図４】それぞれ、単一のプログラミングパルスの印加後、複数の段階的プログラミングパルスの印加後、及び単一のプログラミングパルスと追加の補足的プログラミングパルスの印加後である、本発明の好ましい実施形態によるアレイ全体のセルの閾値電圧の分布を比較する簡略化されたグラフである。
【図５】本発明の１つの実施形態による制御回路、メモリアレイ及びセンス増幅器のブロック図である。
【図６】メモリセルのビット間の様々なプログラミング速度に関連する問題を克服するのに役立つことができる、本発明の別の実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートである。
【図７】学習フェーズをタイプＩビットに対し実施した後に、第１調整をタイプＩビットをプログラムするために使用し、第２調整を「高速の」タイプＩＩビットをプログラムするために使用することができる、本発明の更に別の実施形態による不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートである。
【図８】学習フェーズがタイプＩビット及びタイプＩＩビットの両方を含むサブセットに対する学習を含む、本発明の更に別の実施形態による不揮発性メモリセルアレイ内のメモリセルのビットを操作（例えばプログラム又は消去）する方法のフローチャートである。
【図９】ページの全てのビットが消去され、及びプログラミングパルスが印加されるセル内の２つのストレージ領域の内の第１領域はタイプＩビットであり、２つのストレージ領域の内の第２領域はタイプＩビット又はタイプＩＩビットのいずれか（他のストレージ領域がプログラムされたか否かに依存する）とすることができる、本発明の別の実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットをプログラムする方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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