(57)【要約】【課題】素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作ができ、２ビット以上の記憶保持ができる半導体記憶装置を提供する。【解決手段】半導体基板１０上に第１,第２の拡散層領域１７,１８を形成し、その第１,第２の拡散層領域１７,１８を連結するようにチャネル形成領域３１を形成する。上記チャネル形成領域３１上にゲート絶縁膜１２を形成し、そのゲート絶縁膜１２上にゲート電極１３を形成する。また、上記ゲート絶縁膜１２およびゲート電極１３の両側の側壁に電荷保持体６１,６２を形成する。上記チャネル形成領域３１にカーボンナノチューブを用いる。【選択図】図１
2006190868.tif 000002
【特許請求の範囲】
【請求項１】
複数の電荷保持体を有する多値記憶体と、
上記多値記憶体の上記電荷保持体に夫々対応する拡散層領域と、
上記多値記憶体の下側に配置され、上記拡散層領域を連結するチャネル形成領域と
を備え、
上記チャネル形成領域はカーボンナノチューブを含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記多値記憶体は、基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とを有し、
上記ゲート電極の側壁の両側に、上記多値記憶体の上記電荷保持体が２つ形成され、
上記２つの電荷保持体の夫々に２つの上記拡散層領域が対応することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記電荷保持体は、電荷を蓄積する機能を有する第１の絶縁体と、上記第１の絶縁体を両側から挟むように配置された第２の絶縁体と第３の絶縁体とを有し、
上記第１の絶縁体がシリコン窒化物または酸化アルミニウムであり、
上記第２および第３の絶縁体がシリコン酸化物であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置としては、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリがあり、この不揮発性メモリはサイファン・セミコンダクターズ・リミテッド社が開発したものである(例えば、特表２００１−５１２２９０号公報(特許文献１)参照)。上記従来技術のメモリの構造と、書込み動作原理を以下に説明する。
【０００３】
この半導体記憶装置は、図９に示すように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２および第２のＮ型拡散層領域９０３から構成される。上記ゲート絶縁膜は、シリコン酸化膜９０４,９０５の間にシリコン窒化膜９０６が挟まれたＯＮＯ(Oxide Nitride Oxide)膜からなる。シリコン窒化膜９０６中には、第１および第２のＮ型拡散層領域９０２,９０３の端部付近に、それぞれ記憶保持部９０７,９０８が形成されている。
【０００４】
これらの記憶保持部９０７,９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００５】
次に、この半導体記憶装置における書込み動作方法を説明する。ここで、書込みとは、記憶保持部９０７,９０８に電子を注入することを指すこととする。特表２００１−５１２２９０号公報では、右側の記憶保持部９０８に蓄積された電子を放出させるために、第２の拡散層領域９０３に５.５Ｖを、ゲート電極９０９に１０Ｖを印加する方法が開示されている。これにより、２つある記憶保持部９０７,９０８の特定の側に書込みをすることができる。また、特定の側の消去および読出しを行う方法も開示されており、これらの方法を総合して２ビット動作が可能となっている。
【０００６】
しかし、上記半導体記憶装置のように、一般にＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor：メタル・オキサイド・セミコンダクタ・電界効果トランジスタ)に基づいたメモリ素子は、繰り返し多数回の読み出し・書き込みおよび消去のメモリ動作を行うと、チャネルの移動度劣化が生じ、メモリ動作に必要な読み出し電流を保つことができず、信頼性の高い安定したメモリ動作を得ることができなかった。また、ゲート絶縁膜は、トランジスタを動作させるための機能と、電荷を蓄積するメモリ膜としての機能を併せ持たせるために、ＯＮＯ膜の３層構造となっているため、ゲート絶縁膜の薄膜化が困難であった。
【０００７】
また、チャネル長が短くなるにつれ、１つのトランジスタの記憶保持部９０７,９０８の２箇所が互いに干渉して２ビット動作が困難なため、さらなる素子の微細化が果たせなかった。
【特許文献１】特表２００１−５１２２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作ができ、２ビット以上の記憶保持ができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の半導体記憶装置は、複数の電荷保持体を有する多値記憶体と、上記多値記憶体の上記電荷保持体に夫々対応する拡散層領域と、上記多値記憶体の下側に配置され、上記拡散層領域を連結するチャネル形成領域とを備え、上記チャネル形成領域はカーボンナノチューブを含むことを特徴とする。ここで「多値」とは、４値以上の論理値をいう。
【００１０】
上記構成の半導体記憶装置によれば、上記チャネル形成領域に、電気伝導度、熱伝導度の高い半導体性質を有するカーボンナノチューブを用いることにより、素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作を得ることができる。カーボンナノチューブ内を流れる電流は、トンネル効果によりほぼ抵抗無く流れるので、半導体記憶装置の読み出し・書き込みおよび消去のメモリ動作の高速化が可能となると共に、多数回のメモリ動作を繰り返し行うことでチャネルの移動度劣化が生じても、メモリ動作に必要な読み出し電流を保つことができ、長寿命で信頼性の高い安定したメモリ動作を得ることができる。また、カーボンナノチューブ内を流れる電流は、従来チャネル抵抗と同様かそれ以下で、上記電荷保持体に保持された電荷の影響を表すことになり、電荷の有無の判別を容易に行うことができ、多値の不揮発性メモリに適している。
【００１１】
また、上記構成の半導体記憶装置によれば、絶縁体あるいは絶縁体膜上にチャネル形成領域を設けることにより、半導体基板上にチャネル形成領域を形成する場合に比べ、リーク電流を抑制することができ、省電力の効果を得ることができる。また、完全素子分離ができ、拡散層領域の容量が低減できるため、集積密度や動作速度の向上が可能である。
【００１２】
また、一実施形態の半導体記憶装置は、上記多値記憶体が、基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極とを有し、上記ゲート電極の側壁の両側に、上記多値記憶体の上記電荷保持体が２つ形成され、上記２つの電荷保持体の夫々に２つの上記拡散層領域が対応することを特徴とする。
【００１３】
上記実施形態の半導体記憶装置によれば、従来のサイドウォール型のトランジスタとほぼ同じ構造であり、従来の作製方法で製造することができる。また、構造的に記憶部である２つの拡散層領域がゲート電極により分離されているので微細化が可能であり、ゲート・チャネル間を短くでき、低電圧でチャネルに高電界を加えることが可能である。
【００１４】
また、一実施形態の半導体記憶装置は、上記電荷保持体が、電荷を蓄積する機能を有する第１の絶縁体と、上記第１の絶縁体を両側から挟むように配置された第２の絶縁体と第３の絶縁体とを有し、上記第１の絶縁体がシリコン窒化物または酸化アルミニウムであり、上記第２および第３の絶縁体がシリコン酸化物であることを特徴とする。
【００１５】
上記実施形態の半導体記憶装置によれば、上記電荷を蓄積する機能を有する第１の絶縁体に用いられるシリコン窒化物(または酸化アルミニウム)は、電荷(電子および正孔)をトラップする準位が多数存在するため、大きなヒステリシス特性を得ることができ、半導体装置の製造工程で多く用いられている物質である。また、第２および第３の絶縁体にシリコン酸化物を用いることによって、シリコン窒化物(または酸化アルミニウム)に蓄積された電荷の漏れを防いでおり、また、上記電荷保持体はサンドウィッチ構造になっているので、電荷の注入効率が高くなり、書換え動作を高速化できる。
【発明の効果】
【００１６】
以上より明らかなように、本発明の半導体記憶装置によれば、チャネル形成領域に、電気伝導度、熱伝導度の高いカーボンナノチューブを用いることにより、素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作を得ることができる。
【００１７】
また、カーボンナノチューブ内を流れる電流は、トンネル効果によりほぼ抵抗無く流れるので、半導体記憶装置の読み出し・書き込みおよび消去のメモリ動作の高速化が可能となり、また、多数回のメモリ動作を繰り返し行うことでチャネルの移動度劣化が生じても、メモリ動作に必要な読み出し電流を保つことができ、長寿命で信頼性の高い安定したメモリ動作を得ることができる。
【００１８】
また、カーボンナノチューブ内を流れる電流が上記電荷保持体に保持された電荷の影響を表すことになり、電荷の有無の判別を容易に行うことができ、多値の不揮発性メモリに適している。
【００１９】
また、上記チャネル形成領域に、電子の移動度がシリコンの電子の移動度より高い半導体を用いることにより、読み出し・書き込みおよび消去のメモリ動作を繰り返し多数回行うことなどによりチャネルの移動度劣化が生じても、メモリ動作に必要な読み出し電流を保つことができ、信頼性が高く長寿命で安定したメモリ動作を得ることができる。
【００２０】
また、本発明の半導体記憶装置では、書き込み後か消去後かの判別が容易にできるだけの電流差(書き込み後の読み出し電流と消去後の読み出し電流との電流差)を十分に保持していることから、大面積基板上にメモリを作製したとき、面内において作製ばらつきが生じ、書き込み後・消去後の読み出し電流値のメモリ性能ばらつきが生じても、メモリ動作に必要な書き込み後と消去後の読み出し電流差を得ることができるので、歩留まりをよくすることができ、生産性を向上することができる。また、絶縁体基板上にチャネル領域を設けることによって、完全素子分離ができ、また拡散層領域の容量が低減できるため、集積密度や動作速度の向上が可能である。
【００２１】
また、従来のＴＦＴ(Thin Film Transistor：薄膜トランジスタ)のように絶縁体基板上に作製した半導体装置はチャネル形成領域にアモルファスシリコンやポリシリコンを用いているために移動度が低いという問題があったが、チャネル形成領域にカーボンナノチューブ(またはカーボンナノチューブと電子の移動度がシリコンの電子の移動度より高い半導体)を用いることにより、高速動作が可能な半導体装置を絶縁体基板上に作製することができる。
【００２２】
また、本発明の半導体記憶装置は、従来の半導体プロセスを用いることができるので作製も容易である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体記憶装置を図示の実施の形態により詳細に説明する。図１,図２,図４,図５は本発明の実施の形態の半導体記憶装置の構造を示す概略断面図であり、図１に示す第１実施形態と図２に示す第２実施形態は半導体基板上、図４に示す第３実施形態と図５に示す第４実施形態は絶縁体基板上に構成されたものであり、図１と図２、図４と図５はそれぞれゲート電極の両側に形成された電荷保持体の構造が異なっている。
【００２４】
(第１実施形態)
本発明の第１実施形態の図１に示す半導体記憶装置は、２ビットの記憶が可能な不揮発性メモリセルとして、図１に示すように、半導体基板１０上に、第１の拡散層領域(ソース／ドレイン領域)１７および第２の拡散層領域(ソース／ドレイン領域)１８が形成されている。上記第１の拡散層領域１７および第２の拡散層領域１８を連結するようにチャネル形成領域３１が形成されている。上記チャネル形成領域３１上にゲート絶縁膜１２が形成され、そのゲート絶縁膜１２上に、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されている。また、上記ゲート絶縁膜１２およびゲート電極１３の両側の側壁に電荷保持体６１,６２が形成されている。さらに、第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８は、ゲート電極１３端部に対して(ゲート電極１３が形成された領域４１から)オフセットされている。
【００２５】
上記電荷保持体６１,６２、ゲート絶縁膜１２およびゲート電極１３で多値記憶体を構成している。
【００２６】
このように、半導体記憶装置の電荷保持体６１,６２は、ゲート絶縁膜１２とは独立して形成されている。したがって、電荷保持体６１,６２が担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離されている。また、ゲート電極１３の両側に形成された２つの電荷保持体６１,６２は、ゲート電極１３により分離されているので、書換え時の干渉が効果的に抑制される。したがって、この半導体記憶装置は、２ビットの記憶が可能で、かつ微細化が容易である。
【００２７】
また、第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したときの電荷保持体６１,６２下のオフセット領域４２の反転しやすさを、電荷保持体６１,６２に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００２８】
また、チャネル形成領域３１にカーボンナノチューブ(またはカーボンナノチューブと電子の移動度がシリコンの電子の移動度より高い半導体)を用いることにより、メモリの高速動作が可能になり、また、読み出し・書き込みおよび消去動作を繰り返し多数回行うことなどによってチャネルの移動度劣化が生じても、メモリ動作に必要な読み出し電流を保つことができ、長寿命で信頼性の高い安定したメモリ動作を得ることができる。
【００２９】
従来の半導体記憶装置では、読み出し・書き込みおよび消去のメモリ動作を１０万回以上繰り返し行った場合、読み出し電流が保たれなくなっていき、消去後の読み出し電流値と書き込み後の電流値とが判別し難くなる現象が起こることあった。これに対して、半導体特性のカーボンナノチューブと、電子の移動度がシリコンの電子の移動度より高いシリコンゲルマニウム(ＳiＧe)、インジウムリン(ＩnＰ)、砒化ガリウム(ＧaＡs)、ガリウムアンチモン(ＧaＳb)、インジウムアンチモン(ＩnＳb)などの半導体を組み合わせた半導体膜をチャネル形成領域に用いることにより、メモリ動作を１０万回以上繰り返し行った場合においてもメモリ動作に必要な読み出し電流が保たれているので書き込み後か消去後かの判別を容易に行うことが可能である。
【００３０】
また、本発明の半導体記憶装置では、書き込み後か消去後かの判別が容易にできる電流差(書き込み後の読み出し電流と消去後の読み出し電流との電流差)を十分に保持していることから、大面積チップ上にメモリを作製したとき、面内において作製ばらつきが生じ、書き込み後・消去後の読み出し電流値のメモリ性能ばらつきが生じても、メモリ動作に必要な書き込み後と消去後の読み出し電流差を得ることができるので、歩留まりがよくなり、生産性の向上が可能となる。また、チャネル形成領域にカーボンナノチューブ(またはカーボンナノチューブと電子の移動度がシリコンの電子の移動度より高い半導体)を用いることにより、メモリの高速動作が可能になるので、従来の半導体記憶装置より低い電圧で従来の半導体記憶装置と同等の読み出し・書き込みおよび消去のメモリ動作を行うことができるので、省消費電力化が可能となる。
【００３１】
本発明の半導体記憶装置の製造方法は、基板上全面にカーボンナノチューブを配置し、その上を酸化膜で被覆した後、通常のサイドウォール型のトランジスタと同じ方法で製造される。また、カーボンナノチューブ自身が最外層に絶縁層を有している場合は、その上を酸化膜で被覆しなくても良い。カーボンナノチューブを配置する方法は、作製されたカーボンナノチューブを精製し、アセトンなどの液体に混ぜ込んだ後、基板上に塗布する方法などがある。
【００３２】
また、サイドウォールスペーサ形状の電荷保持体６１,６２は、例えば図１に示すように、サイドウォール形状をしたシリコン窒化膜(または酸化アルミニウム膜)２１とシリコン酸化膜１４とからなる構造をしている。上記シリコン窒化膜(または酸化アルミニウム膜)２１は、ゲート電極１３、チャネル形成領域３１および第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８とシリコン酸化膜１４により隔てられている。この電荷保持体６１,６２において電荷(電子または正孔)を蓄積する機能を有するのは、シリコン窒化膜(または酸化アルミニウム膜)２１であり、シリコン窒化膜(または酸化アルミニウム膜)は、電荷をトラップする準位が多数存在するため、大きなヒステリシス特性を得ることができる。シリコン酸化膜１４は、シリコン窒化膜(または酸化アルミニウム膜)２１に蓄積された電荷の漏れを防いでいる。主として電荷を蓄積するのは、シリコン窒化膜(または酸化アルミニウム膜)２１のうち、オフセット領域４２上に存する部分である。
【００３３】
(第２実施形態)
本発明の第２実施形態の図２に示す半導体記憶装置は、電荷保持体を除いて第１実施形態の半導体記憶装置と同一の構成をしており、同一構成部は同一参照番号を付して説明を省略する。
【００３４】
図２に示すように、サイドウォールスペーサ形状の電荷保持体７１,７２は、シリコン窒化膜(または酸化アルミニウム膜)２１がシリコン酸化膜１４,１６で挟まれた構造をしている。このように、電荷保持体７１,７２は、シリコン窒化膜(または酸化アルミニウム膜)２１がシリコン酸化膜１４,１６によって挟まれているため、電荷保持体７１,７２に注入された電荷は、シリコン酸化膜１６によりブロックされ、シリコン窒化膜(または酸化アルミニウム膜)２１への電荷注入効率が上がり、書換え動作(書込みおよび消去動作)の高速化が実現し、信頼性の向上、十分な保持時間の確保が可能となる。シリコン窒化物、酸化アルミニウム、シリコン酸化物は、半導体装置の材料として用いられているものであるので、従来の半導体プロセスを用いて製造することができる。
【００３５】
なお、図３は上記半導体記憶装置の斜視図であり、図３において３１はカーボンナノチューブからなるチャネル形成領域を模式的に示している。
【００３６】
(第３実施形態)
本発明の第３実施形態の図４に示す半導体記憶装置は、２ビットの記憶が可能な不揮発性メモリセルとして、図４に示したように、絶縁体基板１１上に、第１の拡散層領域１７(ソース／ドレイン領域)および第２の拡散層領域１８(ソース／ドレイン領域)とチャネル形成領域３１が形成されている。また、チャネル形成領域３１上にゲート絶縁膜１２が形成され、そのゲート絶縁膜１２上に、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されている。また、ゲート絶縁膜１２およびゲート電極１３の両側の側壁に、電荷保持体６１,６２が形成されている。また、第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８は、ゲート電極１３端部に対して(ゲート電極１３が形成された領域４１から)オフセットされている。つまり、第１,第２実施形態の図１,図２に示したように半導体基板１０上に構成されていたものを、図４では絶縁体基板１１上に構成したものである。
【００３７】
このように、絶縁体基板１１上にチャネル形成領域３１を設けることにより、完全素子分離ができ、また拡散層領域の容量が低減できるため、集積密度や動作速度の向上が可能である。また、半導体基板上にチャネル形成領域を形成する場合に比べ、リーク電流を抑制することができ、低消費電力化が可能である。また、従来のＴＦＴ(Thin Film Transistor：薄膜トランジスタ)のように絶縁体基板上に作製した半導体装置はチャネル形成領域にアモルファスシリコンやポリシリコンを用いているため、移動度が低いという問題があったが、チャネル形成領域にカーボンナノチューブ(またはカーボンナノチューブと電子の移動度がシリコンの電子の移動度より高い半導体)を用いることにより、高速動作が可能な半導体装置を大面積の絶縁体基板上に作製することが可能である。
【００３８】
(第４実施形態)
本発明の第４実施形態の図５に示す半導体記憶装置は、電荷保持体を除いて第３実施形態の半導体記憶装置と同一の構成をしており、同一構成部は同一参照番号を付して説明を省略する。
【００３９】
図５に示すように、サイドウォールスペーサ形状の電荷保持体７１,７２は、シリコン窒化膜(または酸化アルミニウム膜)２１がシリコン酸化膜１４,１６で挟まれた構造を有している。
【００４０】
上記構成の半導体記憶装置の動作原理について、図６Ａ〜図８Ｂを用いて説明する。なお、図６Ａ〜図８Ｂは、図５に示した電荷保持体を有する半導体記憶装置の場合を示しているが、その他の形状の電荷保持体を有する半導体記憶装置にも適用することができる。
【００４１】
なお、半導体記憶装置がＮチャネル型の時は、チャネル形成領域３１はＰ型、拡散層領域１７,１８はＮ型の導電型を有し、半導体記憶装置がＰチャネル型のときはそれぞれ導電型が反対となる。以下の説明(読出し方法および消去方法に関する説明も含む)では、半導体記憶装置がＮチャネル型の場合を説明するが、Ｐチャネル型の場合は電子と正孔の役割を逆にすればよい。また、Ｐチャネル型の場合は各ノードに印加する電圧の符号を全て反対にすればよい。
【００４２】
まず、この半導体記憶装置の第１の書込み方法について、図６Ａ,図６Ｂを用いて説明する。なお、書込みとは、半導体記憶装置がＮチャネル型のとき、電荷保持体に電子を注入することを指し、半導体記憶装置がＰチャネル型のとき、電荷保持体に正孔を注入することを指すこととする。
【００４３】
この半導体記憶装置の第１の書き込み方法は、ドレイン電界により加速された電子を電荷保持体７１,７２に注入することにより行う。
【００４４】
第２の電荷保持体７２に電子を注入する(書込む)ためには、図６Ａに示すように、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層３２が、第１の拡散層領域１７(ソース電極)から伸びるが、第２の拡散層領域１８(ドレイン電極)に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域１８(ドレイン電極)までドレイン電界により加速され、第２の電荷保持体７２(より正確には第２の電荷保持体７２内のシリコン窒化膜(または酸化アルミニウム膜)２１)に注入されて、書込みが行なわれる。なお、第１の電荷保持体７１近傍では、ドレイン電界により加速された電子が発生しないため、書込みは行なわれない。なお、書込み動作のための電圧は上記に限らず、例えば、第１の拡散層領域１７に０Ｖ、第２の拡散層領域１８に＋１０Ｖ、ゲート電極１３に＋５Ｖを印加した場合も、第２の電荷保持体７２にホットエレクトロン(熱電子)が注入されて書込みが行なわれた。
【００４５】
このようにして、第２の電荷保持体７２に電子を注入して、書込みを行なうことができる。
【００４６】
一方、第１の電荷保持体７１に電子を注入する(書込む)ためには、図６Ｂに示すように、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。このように、第２の電荷保持体７２に電子を注入する場合は、第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８を入れ替えることにより、第１の電荷保持体７１に電子を注入して、書込みを行なうことができる。
【００４７】
次に、この半導体記憶装置の第２の書込み方法について、図７Ａ,図７Ｂを用いて説明する。
【００４８】
この第２の書込み方法によって、第２の電荷保持体７２に電子を注入する(書込む)ためには、図７Ａに示すように、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とする。この第２の書込み方法に特有な点は、第１の拡散層領域１７の電位よりも、チャネル形成領域３１の電位を低くすることである。例えば、第１の拡散層領域１７に２Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。すなわち、一方のＮ型拡散層領域(第１の拡散層領域１７)を基準電圧とし、他方のＮ型拡散層領域(第２の拡散層領域１８)を基準電圧より高い電圧とし、ゲート電極１３を基準電圧より高い電圧とし、Ｐ型チャネル形成領域(チャネル形成領域１１)を基準電圧より低い電圧とする。なお、各ノードに与える電位は上記の限りではなく、その最適値は半導体記憶装置の構造などに依存する。また、ゲート電極１３および第２の拡散層領域１８の電位は、それぞれ第１の拡散層領域１７の電位より高くなくてはならないが、ゲート電極１３の電位と第２の拡散層領域１８の電位との大小関係は問われない。
【００４９】
この第２の書込み方法は、第１の書込み方法に比べて非常に少ない電流で書込みが行なわれる。言い換えれば、第２の書込み方法における電荷注入効率は、第１の書込方法に比べてはるかに高くなっている。
【００５０】
一方、第１の電荷保持体７１に電子を注入する(書込む)ためには、図７Ｂに示すように、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８に２Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。このように、第２の電荷保持体７２に電子を注入する場合とは、第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８を入れ替えることにより、第１の電荷保持体７１に電子を注入して、書込みを行なうことができる。
【００５１】
上記第２の書込み方法によれば、非常に高い効率で所望の電荷保持体に選択的に電子注入を行なうことができる。したがって、書込み電流値を大幅に低くして、半導体記憶装置の消費電力を削減することができる。
【００５２】
次に、上記半導体記憶装置の読み出し動作原理を説明する(図示せず)。
【００５３】
上記第１の電荷保持体７１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散層領域１７に０Ｖ、第２の拡散層領域１８に＋２Ｖ、ゲート電極１３に＋３Ｖを印加すればよい。このとき、第１の電荷保持体７１に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持体７１に電子が蓄積している場合は、第１の電荷保持体７１近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持体７１の記憶情報を読み出すことができる。このとき、第２の電荷保持体７２における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００５４】
一方、第２の電荷保持体７２に記憶された情報を読み出す場合、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域１８に０Ｖ、第１の拡散層領域１７に＋２Ｖ、ゲート電極１３に＋３Ｖを印加すればよい。このように、第１の電荷保持体７１に記憶された情報を読み出す場合とは、第１,第２の拡散層領域(ソース／ドレイン領域)１７,１８を入れ替えることにより、第２の電荷保持体７２に記憶された情報の読出しを行なうことができる。
【００５５】
なお、ゲート電極１３で覆われないチャネル形成領域(オフセット領域４２)においては、電荷保持体７１,７２の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス(閾値の変化)が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【００５６】
また、上記第１,第２の拡散層領域１７,１８がゲート電極１３端に達している場合、つまり、第１,第２の拡散層領域１７,１８とゲート電極１３とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少(１桁以上)した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。
【００５７】
次に、上記半導体記憶装置の消去方法を図８Ａ,図８Ｂで説明する。
【００５８】
まず、第２の電荷保持体７２に記憶された情報を消去する場合、図８Ａに示すように第２の拡散層領域１８に正電圧(例えば、＋５Ｖ)を印加して、第２の拡散層領域１８とチャネル形成領域３１とのＰＮ接合に逆バイアスをかけ、更にゲート電極１３に負電圧(例えば、−５Ｖ)を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲート電極１３の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のチャネル形成領域３１側にホール(正孔)が発生する。このホールが負の電位をもつゲート電極１３方向に引きこまれ、その結果、第２の電荷保持体７２にホールが注入される。このようにして、第２の電荷保持体７２の消去が行なわれる。このとき第１の拡散層領域１７には０Ｖを印加すればよい。
【００５９】
上記第１の消去方法において、第１の電荷保持体７１に記憶された情報を消去する場合は、上記において第１の拡散層領域１７と第２の拡散層領域１８の電位を入れ替えればよい(図８Ｂ)。
【００６０】
上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込みおよび消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合、第１,第２の拡散層領域(ソース／ドレイン領域)の一方を共通固定電圧とすることが可能となり、第１,第２の拡散層領域(ソース／ドレイン領域)に接続されるビット線の本数を半減できる。
【００６１】
上記第１〜第４実施形態の半導体記憶装置によれば、電荷保持体は、ゲート絶縁膜とは独立してゲート電極の両側に形成され、２ビット動作が可能である。更には、各電荷保持体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。また、電荷保持体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがって、素子の微細化が容易となる。
【００６２】
また、この半導体記憶装置の第２の書込み方法によれば、電荷保持体に電子を高い効率で注入することができる。したがって、書込み電流値を大幅に低くして、半導体記憶装置の消費電力を削減することができる。
【００６３】
本発明の半導体記憶装置は、主として、複数の電荷保持体を有する多値記憶体と、上記多値記憶体の上記電荷保持体に夫々対応する拡散層領域と、上記多値記憶体の下側に配置され、上記拡散層領域を連結するチャネル形成領域とから構成される。この半導体記憶装置は、１つの電荷保持体に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶するメモリ素子として機能する。
【００６４】
上記チャネル形成領域は、カーボンナノチューブを含む膜であるか、またはカーボンナノチューブと電子の移動度がシリコンの電子の移動度より高い半導体を含む膜である。上記電子の移動度がシリコンの電子の移動度より高い半導体としては、例えば、シリコンゲルマニウム(ＳiＧe)、インジウムリン(ＩnＰ)、砒化ガリウム(ＧaＡs)、ガリウムアンチモン(ＧaＳb)、インジウムアンチモン(ＩnＳb)などがある。
【００６５】
カーボンナノチューブは、炭素の同素体であり、各炭素原子が６角形の各頂点に配置され結合して形成されたグラフェンのシート状のものがナノサイズの直径で丸く巻かれた形をなしている。カーボンナノチューブは、電気伝導度、熱伝導度が高く、物理的、化学的に強靭であり、また、カーボンナノチューブはグラフェンの巻かれる角度および構造によって金属または半導体の特性を示す。カーボンナノチューブは、その電気的な性質によって相異なる２種のカーボンナノチューブに分けられる。すなわち、ゲート電圧に関係なく、電流電圧特性が線形関係を示す金属性カーボンナノチューブと、ゲート電圧に大きく影響され、電流電圧特性が非線形関係を示す半導体特性(バンドギャップの大きいものは絶縁体に近似)のカーボンナノチューブとに分けられる。
【００６６】
本発明の実施形態に係る半導体記憶装置に用いられるカーボンナノチューブは、半導体特性のカーボンナノチューブであって、ゲート電極に印加される電圧によってカーボンナノチューブを通じて移動する電子の流れ、すなわち電流が制御される。このようなカーボンナノチューブは、電気放電法、レーザー蒸着法、プラズマ化学気相蒸着法、熱化学気相蒸着法、気相合成法などを用いて作製することができる。
【００６７】
また、チャネル形成領域に、電子の移動度がシリコンの電子の移動度１８８０[ｃｍ2/Ｖ・ｓ]より高い半導体を用いることにより、半導体記憶装置の読み出し・書き込みおよび消去のメモリ動作の高速化が可能となり、また、多数回のメモリ動作を繰り返し行うことでチャネルの移動度劣化が生じても、メモリ動作に必要な読み出し電流を保つことができ、長寿命で信頼性の高い安定したメモリ動作を得ることができる。
【００６８】
このように、電気伝導度、熱伝導度の高いカーボンナノチューブをチャネル形成領域に用いることにより、半導体記憶装置の小型化による抵抗の増加がなく熱損失、電力消耗、電気的特性変動、電荷漏れが少なく、素子の微細化(高集積化)が図れると共に、信頼性の高い安定したメモリ動作を得ることができる。
【００６９】
また、カーボンナノチューブ内を流れる電流は、ほとんど抵抗なく流れるので、上記電荷保持体に保持された電荷の影響を強く表すことになり、電荷の有無の判別を容易に行うことができ、多値の不揮発性メモリに適している。
【００７０】
また、書き込み後か消去後かの判別が容易にできるだけの電流差(書き込み後と消去後の読み出し電流の差)を十分に保持していることから、大面積チップ上にメモリを作製したとき、面内において作製ばらつきが生じ、書き込み後・消去後の読み出し電流値のメモリ性能ばらつきが生じても、メモリ動作に必要な書き込み後と消去後の読み出し電流差を得ることができるので、歩留まりをよくすることができ、生産性を向上させることができる。
【００７１】
本発明の半導体記憶装置は、第１,第２実施形態のように半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上、あるいは第３,第４実施形態のように絶縁体基板上に形成されることが好ましい。
【００７２】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧaＡs、ＩnＧaＡs、ＺnＳe等の化合物半導体による基板、ＳＯＩ基板または多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板または表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ(Local Oxidation Of Silicon：局所酸化シリコン)膜、トレンチ酸化膜、ＳＴＩ(Shallow Trench Isolation；浅い溝分離法)膜等種々の素子分離膜により形成することができる。さらに、半導体基板は、Ｐ型またはＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型(Ｐ型またはＮ型)のウェル領域が形成されていることが好ましい。半導体基板およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ(Silicon on Insulator: シリコン・オン・インシュレータ)基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【００７３】
絶縁体または酸化膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜、等の絶縁膜：酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜、カーボンナノチューブ絶縁層などを使用することができる。なかでも、シリコン酸化膜が好ましい。
【００７４】
また、本発明の半導体記憶装置のゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。このゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン、銅・アルミニウム等の金属、タングステン・チタン・タンタル等の高融点金属、高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば１０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。
【００７５】
また、本発明の半導体記憶装置のチャネル形成領域は、ゲート電極の下に形成されるが、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されている。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜または後述する電荷保持体で覆われていることが好ましい。
【００７６】
また、本発明の半導体記憶装置の電荷保持体は、直接または絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜または絶縁膜を介して基板(チャネル形成領域、第１,第２の拡散層領域(ソース／ドレイン領域))上に配置している。ゲート電極の両側の電荷保持体は、直接または絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよい。電荷保持体として導電膜を用いる場合には、電荷保持体が基板(チャネル形成領域、第１,第２の拡散層領域(ソース／ドレイン領域))またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００７７】
上記電荷保持体は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動して信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部(ゲート電極、拡散層領域、チャネル形成領域)とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。上記条件を満たす電荷保持体としては、上記第１の絶縁体をシリコン窒化膜(または酸化アルミニウム膜)とし、第２および第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜(または酸化アルミニウム膜)は、電荷をトラップする準位が多数存在するため、大きなヒステリシス特性を得ることができる。また、シリコン酸化膜およびシリコン窒化膜は共に半導体プロセスでごく標準的に用いられる材料であるため、好ましい。なお、上記第２および第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００７８】
また、本発明の半導体記憶装置の第１,第２の拡散層領域(ソース／ドレイン領域)は、半導体基板(またはウェル領域)と逆導電型の拡散層領域として、電荷保持体のゲート電極の両側のそれぞれに配置されている。上記第１,第２の拡散層領域(ソース／ドレイン領域)と半導体基板(またはウェル領域)との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。上記第１,第２の拡散層領域(ソース／ドレイン領域)の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、第１,第２の拡散層領域(ソース／ドレイン領域)は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００７９】
上記第１,第２の拡散層領域(ソース／ドレイン領域)は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持体下のオフセット領域の反転しやすさが、電荷保持体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットし過ぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持体の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、電荷保持体中の電荷蓄積領域の少なくとも一部が、第１,第２の拡散層領域である第１,第２の拡散層領域(ソース／ドレイン領域)の一部とオーバーラップしていることである。本発明の半導体記憶装置の本質は、電荷保持体の側壁部にのみ存在するゲート電極と第１,第２の拡散層領域(ソース／ドレイン領域)間の電圧差により電荷保持体を横切る電界によって記憶を書き換えることであるためである。
【００８０】
また、上記第１,第２の拡散層領域(ソース／ドレイン領域)は、その一部が、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された第１,第２の拡散層領域上に、この第１,第２の拡散層領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内における第１,第２の拡散層領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この第１,第２の拡散層領域の一部は、ゲート電極とともに、電荷保持体の少なくとも一部を挟持するように配置することが好ましい。
【００８１】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域および半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。したがって、本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００８２】
本発明の半導体記憶装置は、チャネル形成領域に、半導体特性のカーボンナノチューブを用いることにより、メモリの高速動作が可能になり、また、読み出し・書き込みおよび消去のメモリ動作を繰り返し多数回行うことなどによってチャネルの移動度劣化が生じても、メモリ動作に必要な読み出し電流を保つことができ、長寿命で信頼性の高い安定したメモリ動作を得ることができる。例えば、読み出し・書き込みおよび消去のメモリ動作を１０万回以上繰り返し行っても、読み出し電流が保たれているので書き込み後か消去後かの判別を容易に行うことができる。
【００８３】
また、本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００８４】
なお、電荷保持体の構造は、上記第１〜第４実施形態の半導体記憶装置に限らず、例えば、電荷保持体に電荷を蓄積する機能を有する量子ドットが含まれているものでもよい。また、電荷保持体の形状はサイドウォール形状を有している必要はなく、ゲート電極の両側にあって、その一部が半導体基板および第１,第２の拡散層領域(ソース／ドレイン領域)に接していればよい。
【図面の簡単な説明】
【００８５】
【図１】図１は本発明の第１実施形態の半導体記憶装置を示す要部の概略断面図である。
【図２】図２は本発明の第２実施形態の半導体記憶装置を示す要部の概略断面図である。
【図３】図３は上記半導体記憶装置の斜視図である。
【図４】図４は本発明の第３実施形態の半導体記憶装置を示す要部の概略断面図である。
【図５】図５は本発明の第４実施形態の半導体記憶装置を示す要部の概略断面図である。
【図６Ａ】図６Ａは上記半導体記憶装置の第１の書込み方法(第２の電荷保持体に電子を注入)を説明するための要部の概略断面図である。
【図６Ｂ】図６Ｂは上記半導体記憶装置の第１の書込み方法(第１の電荷保持体に電子を注入)を説明するための要部の概略断面図である。
【図７Ａ】図７Ａは上記半導体記憶装置の第２の書込み方法(第２の電荷保持体に電子を注入)を説明するための要部の概略断面図である。
【図７Ｂ】図７Ｂは上記半導体記憶装置の第２の書込み方法(第１の電荷保持体に電子を注入)を説明するための要部の概略断面図である。
【図８Ａ】図８Ａは上記半導体記憶装置の消去方法(第２の電荷保持体に記憶された情報を消去)を説明するための要部の概略断面図である。
【図８Ｂ】図８Ｂは上記半導体記憶装置の消去方法(第１の電荷保持体に記憶された情報を消去)を説明するための要部の概略断面図である。
【図９】図９は従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
【００８６】
１０…半導体基板
１１…絶縁体基板
１２…ゲート絶縁膜
１３…ゲート電極
１４,１６…シリコン酸化膜
１７…第１の拡散層領域
１８…第２の拡散層領域
２１…シリコン窒化膜(または酸化アルミニウム膜)
３１…チャネル形成領域
３２…反転層
４１…ゲート電極が形成された領域
４２…オフセット領域
６１,７１…第１の電荷保持体
６２,７２…第２の電荷保持体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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