(57)【要約】  【課題】オーバードライブ電位を保証し、次サイクルセル読み出しマージンの低下を回避する。【解決手段】ビット線にオーバードライブ後の最終電位を付与する最終電位発生回路７と、一方の端子が最終電位よりも高いビット線のオーバードライブ電位に設定され，他方の端子が最終電位発生回路７の出力に接続された第１のスイッチ８と、一方の端子が第１のスイッチ８の他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノードに接続された第２のスイッチ９と、一方の端子が第１および第２のスイッチの接続点に接続され，他方の端子がビット線の電位を調整する容量Ｃ１に接続された第３のスイッチ２０と、一方の端子が第３のスイッチ２０の他方の端子に接続され，他方の端子が定電源電圧に接続された第４のスイッチ２２とを備える半導体記憶装置。容量Ｃ１は、ノーマルアレイとリダンダンシーアレイのビット線容量の差分の１／２に等しい。【選択図】図１
2006196123.tif 000002
【特許請求の範囲】
【請求項１】
ビット線にオーバードライブ後の最終電位を付与する最終電位発生回路と、
一方の端子が前記最終電位よりも高い前記ビット線のオーバードライブ電位に設定され，他方の端子が前記最終電位発生回路の出力に接続された第１のスイッチと、
一方の端子が前記第１のスイッチの他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノードに接続された第２のスイッチと、
前記第１および第２のスイッチの接続点に接続されるＶＢＬＨ電源線に接続され、前記ＶＢＬＨ電源線に蓄積される電荷を放電するＶＢＬＨディスチャージ回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記ＶＢＬＨディスチャージ回路は、一方の端子が前記ＶＢＬＨ電源線に接続され，他方の端子が前記ビット線の電位を調整する容量に接続された第３のスイッチと、一方の端子が前記第３のスイッチの他方の端子に接続され，他方の端子が定電源電圧に接続された第４のスイッチとを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記容量は、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の１／２の容量に等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ＶＢＬＨディスチャージ回路は、一方の端子が前記ＶＢＬＨ電源線に接続され，他方の端子が前記ビット線の電位を調整する容量とビット線イコライズ回路に接続された第３のスイッチと、一方の端子が接地電圧に接続され，他方の端子がビット線イコライズ回路と容量に接続された第４のスイッチとを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記容量は、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の容量に等しいことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特にビット線電位オーバードライブ方式を採用したメモリコア部におけるビット線電位およびビット線イコライズ電位保証に関する。
【背景技術】
【０００２】
従来、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの半導体記憶装置は高速動作達成のため、メモリセルからの微小信号データの増幅、読み出しおよびリストアを行うビット線センスアンプの読み出し速度を改善する。このために、セルデータ増幅動作の初期にビット線センスアンプの駆動にリストア電位(＝ビット線Ｈｉｇｈレベル電位、以降ＶＢＬＨ)より高い電圧（以降、「オーバードライブ電圧」という。）をセンスアンプの動作電源として使用し、高速にデータ増幅を行うオーバードライブ方式(以降、「ＶＢＬＨオーバードライブ方式」という。)が採用される（特許文献１及び特許文献２参照。）。
【０００３】
オーバードライブ電圧は、半導体記憶装置内部の内部電源回路によりつくられた電位を用いる場合や、外部電源電圧を直接用いる場合がある。
【０００４】
通常、ＶＢＬＨオーバードライブ方式を採用したＤＲＡＭなどは、ビット線（メモリセル）最終リストア電位を保証し、ビット線イコライズ電位を保証するため、オーバードライブ時間およびＶＢＬＨ電源線容量を調整する。
【０００５】
ＶＢＬＨオーバードライブ回路により生成されたオーバードライブ電圧はＶＢＬＨ電源線に供給され、ＶＢＬＨ電源線は、ノーマルメモリセルアレイのビット線と連結されたセンスアンプおよび、リダンダンシーメモリセルアレイのリダンダンシービット線と連結されたセンスアンプに接続される。リダンダンシーメモリセルアレイはノーマルメモリセルアレイより小さく、リダンダンシーメモリセルアレイのリダンダンシービット線は、ノーマルメモリセルアレイのビット線より短く、１本のビット線に接続されるセルアレイの数も少ない。よって、リダンダンシーメモリセルアレイのビット線容量はノーマルメモリセルアレイのビット線容量より小さい。
【０００６】
このために、ビット線最終電位ＶＢＬＨの値がオーバードライブシステムにおいて、高くなってしまうという問題点がある。このビット線最終電位ＶＢＬＨの電位が高くなると、ビット線イコライズ電位が高くなり、次サイクルにおけるメモリセルからの読み出しマージンを低下させてしまうという問題点がある。
【特許文献１】特開２００２−７４９６０号公報
【特許文献２】特開２００３−２２８９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体記憶装置におけるオーバードライブ電位を保証し、次サイクルセル読み出しマージンの低下を回避する。
【課題を解決するための手段】
【０００８】
本発明の特徴は、（イ）ビット線にオーバードライブ後の最終電位を付与する最終電位発生回路と、（ロ）一方の端子が最終電位よりも高いビット線のオーバードライブ電位に設定され，他方の端子が最終電位発生回路の出力に接続された第１のスイッチと、（ハ）一方の端子が第１のスイッチの他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノードに接続された第２のスイッチと、（ニ）第１および第２のスイッチの接続点に接続されるＶＢＬＨ電源線に接続され、ＶＢＬＨ電源線に蓄積される電荷を放電するＶＢＬＨディスチャージ回路とを備える半導体記憶装置であることを要旨とする。
【発明の効果】
【０００９】
本発明の半導体記憶装置によれば、オーバードライブ電位を保証し、次サイクルセル読み出しマージンの低下を回避することができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各動作タイミング波形等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態にかかる半導体記憶装置においては、ビット線電位オーバードライブ回路を備える半導体記憶装置において、リダンダンシーワード線にアクセスした場合、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の１／２の容量をＶＢＬＨ電源線と接続することにより、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンの低下を回避する。
【００１３】
又、本発明の実施の形態にかかる半導体記憶装置においては、ビット線電位オーバードライブ回路を備える半導体記憶装置において、リダンダンシーワード線にアクセスした場合、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の容量をＶＢＬＨ電源線と接続することにより、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンの低下を回避する。
【００１４】
[検討例]
まず、本発明の実施の形態の基礎として検討した検討例は、図８に示すように、ＤＲＡＭの単位アレイ構成を有する。ＶＢＬＨオーバードライブ回路１により生成されたオーバードライブ電圧はＶＢＬＨ電源線４に供給され、ＶＢＬＨ電源線４は、ノーマルメモリセルアレイ２のビット線（ＢＬ）１２と連結されたセンスアンプ（Ｓ／Ａ）６および、リダンダンシーメモリセルアレイ３のリダンダンシービット線（ＲＢＬ）１８と連結されたセンスアンプ（Ｓ／Ａ）６に接続される。さらに、リダンダンシーメモリセルアレイ３のリダンダンシービット線（ＲＢＬ）１８と連結されたセンスアンプ（Ｓ／Ａ）６には、リダンダンシーセンスアンプ制御回路２４が接続されている。ノーマルメモリセルアレイ２は、ビット線（ＢＬ）１２と、ロウデコーダ５に接続されたワード線（ＷＬ）２８を備える。リダンダンシーメモリセルアレイ３は、リダンダンシービット線（ＲＢＬ）１８と、ロウデコーダ５に接続されたリダンダンシーワード線（ＲＷＬ）３０を備える。リダンダンシーメモリセルアレイ３はノーマルメモリセルアレイ２より小さく、リダンダンシーメモリセルアレイ３のリダンダンシービット線（ＲＢＬ）１８は、ノーマルメモリセルアレイ２のビット線（ＢＬ）１２より短く、１本のビット線に接続されるセルアレイの数も少ない。よって、リダンダンシーメモリセルアレイ３のビット線容量はノーマルメモリセルアレイ２のビット線容量より小さい。
【００１５】
図９に検討例に係るＤＲＡＭのビット線電位オーバードライブ回路の構成の一例を示す。
【００１６】
検討例に係るビット線オーバードライブ回路はビット線最終電位ＶＢＬＨより高いビット線オーバードライブ電位を第１のスイッチ８を介してＶＢＬＨ電源線４に供給し、ＶＢＬＨ電源線４にＶＢＬＨ電位発生回路７の出力を接続し、さらに第２のスイッチ９を介してＶＢＬＨ電源線４の電位がセンスアンプの一方の活性化ノード(ＰＣＳノード)１０に転送されるように構成される。
【００１７】
図１０は、検討例に係るＤＲＡＭにおいて、図９に示したビット線電位オーバードライブ回路における動作タイミング波形とＶＢＬＨ電源線４の電位の波形の様子を示す。図１０に示すように、第２のスイッチ９をオフにしてＶＢＬＨ電源線４からセンスアンプを切り離した状態で、第１のスイッチ８をオンしてオーバードライブ電位へＶＢＬＨ電源線４の全ての容量をプリチャージし、次に第１のスイッチ８をオフ、第２のスイッチ９をオン状態に切り替えて、プリチャージされた電荷をセンスアンプの一方の活性化ノード(ＰＣＳノード)１０を介してビット線（ＢＬ）１２およびセルキャパシタに転送することで、ビット線オーバードライブ回路が動作する。ビット線オーバードライブ電位にチャージされたＶＢＬＨ電源線４とビット線ＢＬｎとが互いに接続されて、センスアンプのｐチャネル側が活性化され、ビット線ＢＬｎの電位は、図１０の上段に示すように急速に上昇する。また、ＶＢＬＨ電源線４の蓄積電荷は放電されるので、ＶＢＬＨ電源線４の電位は図１０の下段に示すようにＶＢＬＨｃまで低下する。ビット線オーバードライブ電位までチャージされたＶＢＬＨ電源線４の電荷が、上記の経路で放電することにより定まるビット線電位ＶＢＬＨｃの値は、ＶＢＬＨ電源線４の容量と、これに接続されるＶＢＬＨ電位発生回路７の寄生容量およびビット線ＢＬｎの容量と、メモリセルの容量の全容量における電荷の配分により定められ、近似的に、
【数１】
2006196123.tif 000003
【００１８】
となる。ここで、ＣはＶＢＬＨ電源線４の容量とＶＢＬＨ電位発生回路７の寄生容量、ＣｐｃｓはＰＣＳノード１０の容量、ΣＣｂｌはビット線の全容量である。ＶＢＬＨ電源線４の電位がＶＢＬＨ電位より低くなった場合、ＶＢＬＨ電位発生回路７によりＶＢＬＨ電位が供給される。ＶＢＬＨ電源線容量Ｃを調整することにより、電源線電位の低下を小さくすることが出来、理想的には
【数２】
2006196123.tif 000004
【００１９】
である。
【００２０】
図１１は、検討例に係るＤＲＡＭにおいて、図９に示したビット線電位オーバードライブ回路における図１０とは異なる動作タイミング波形とＶＢＬＨ電源線４の電位の波形の様子を示す。また、図１１に示すように、ビット線電位オーバードライブ回路において、第２のスイッチ９をオフ状態、第１のスイッチ８をオン状態として、ＶＢＬＨ電位発生回路７の容量を含む第１、第２のスイッチの接続点における全ての容量を充電し、第１のスイッチ８のオン状態を維持して第２のスイッチ９をオン状態に切り替えることにより、センスアンプの一方の活性化ノード１０を介して第１の電源からビット線の容量及びメモリセルの容量に充電電流を供給し、然る後、第２のスイッチ９のオン状態を維持して第１のスイッチ８をオフ状態に切り替えることにより、センスアンプの一方の活性化ノードを介して第１および第２のスイッチの接続点における全ての容量に充電された電荷をビット線の容量及びメモリセルの容量に放電する。ビット線オーバードライブ電位にチャージされたＶＢＬＨ電源線４とビット線ＢＬｎとが互いに接続されて、センスアンプのｐチャネル側が活性化され、ビット線ＢＬｎの電位は、図１１の上段に示すように急速に上昇する。ＶＢＬＨ電源線４の蓄積電荷は放電されるので、ＶＢＬＨ電源線４の電位は図１１の下段に示すようにＶＢＬＨｃまで低下する。ビット線オーバードライブ電位までチャージされたＶＢＬＨ電源線４の電荷が、上記の経路で放電することにより定まるビット線電位ＶＢＬＨｃの値は、ＶＢＬＨ電源線４の容量と、これに接続されるＶＢＬＨ電位発生回路の寄生容量、ＶＢＬＨビット線ＢＬｎの容量と、メモリセルの容量の全容量における電荷の配分により定められ、図１１のタイミングの場合、近似的に
【数３】
2006196123.tif 000005
【００２１】
と表される。ここで、ＣはＶＢＬＨ電源線４の容量とＶＢＬＨ電位発生回路７の寄生容量、ＣｐｃｓはＰＣＳノードの容量、ΣＣｂｌはビット線の全容量である。ＶＢＬＨ電源線４の電位がＶＢＬＨ電位より低くなった場合、ＶＢＬＨ電位発生回路７によりＶＢＬＨ電位が供給される。ＶＢＬＨ電源線容量Ｃを調整することにより、電源線電位の低下を小さくすることが出来、理想的には
【数４】
2006196123.tif 000006
【００２２】
となる。
【００２３】
図１２は、検討例に係るＤＲＡＭにおいて、リダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の波形の様子を示す。図８において説明したように、リダンダンシーメモリセルアレイ３は、通常、ノーマルメモリセルアレイ２よりもビット線長が短く、ビット線容量が少ないために、図１２に示すように、ビット線最終電位ＶＢＬＨの値がオーバードライブシステムにおいて、高くなる。このビット線最終電位ＶＢＬＨの電位が高くなると、ビット線イコライズ電位が高くなる。
【００２４】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体記憶装置は、図１に示すように、ビット線にオーバードライブ後の最終電位ＶＢＬＨを付与する最終電位（ＶＢＬＨ電位）発生回路７と、一方の端子がビット線最終電位ＶＢＬＨよりも高いビット線のオーバードライブ電位ＶＩＮＴＯＶに設定され，他方の端子がＶＢＬＨ電位発生回路７の出力に接続された第１のスイッチ８と、一方の端子が第１のスイッチ８の他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノード１０に接続された第２のスイッチ９と、第１および第２のスイッチの接続点に接続されるＶＢＬＨ電源線４に接続され、ＶＢＬＨ電源線４に蓄積される電荷を放電するＶＢＬＨディスチャージ回路１３とを備えるビット線電位オーバードライブ回路を有する。
【００２５】
或いは又、ＶＢＬＨディスチャージ回路１３は、図１に示すように、一方の端子が前記ＶＢＬＨ電源線４に接続され，他方の端子がビット線の電位を調整するＶＢＬＨディスチャージ容量（Ｃ１）１５に接続された第３のスイッチ２０と、一方の端子が第３のスイッチ２０の他方の端子に接続され，他方の端子が定電源電圧ＶSSに接続された第４のスイッチ２２とを具備する。
【００２６】
さらに具体的には、ＶＢＬＨディスチャージ回路１３は、図１に示すように、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の半分の容量Ｃ１と、一方の端子がＶＢＬＨ電源線４に接続され,他方の端子が容量Ｃ１に接続されたｐチャネルトランジスタ２０と、一方の端子が接地電位ＶSSに接続され,他方の端子が容量Ｃ１に接続されたｎチャネルトランジスタ２２とから構成される。また、ＶＢＬＨディスチャージ回路１３の駆動信号／ＨＩＴは、リダンダンシーワード線ＲＷＬ３０（図３）が選択された場合に活性化される信号であって、リダンダンシーセンスアンプ制御回路２４（図３）内で容易に生成できる。
【００２７】
図２は、図１に示したＶＢＬＨディスチャージ回路１３を有するビット線電位オーバードライブ回路のタイミングとリダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の動作波形を示す。
【００２８】
図２に示すように、定常状態では／ＨＩＴ信号はＶＩＮＴとし、容量Ｃ１はＶSSにチャージする。第２のスイッチ９をオフにしてＶＢＬＨ電源線４からセンスアンプを切り離した状態で、第１のスイッチ８をオンしてオーバードライブ電位へＶＢＬＨ電源線４の全ての容量をプリチャージし、次に第１のスイッチ８をオフ，第２のスイッチ９をオン状態に切り替えてプリチャージされた電荷をセンスアンプの一方の活性化ノード１０を介してリダンダンシービット線ＲＢＬに転送することで、図１に示したビット線電位オーバードライブ回路が動作する。リダンダンシーワード線ＲＷＬにアクセスする場合、／ＨＩＴ信号が活性化され、容量Ｃ１はｐチャネルトランジスタ２０を介してＶＢＬＨ電源線４と接続され、ビット線オーバードライブ電位までチャージされたＶＢＬＨ電源線４の電荷が放電することにより、リダンダンシービット線電位ＶＢＬＨｃの値は、
【数５】
2006196123.tif 000007
【００２９】
となる。ここで、ΣＣｂｌ_ｒｅｄはリダンダンシーメモリセルアレイのビット線容量である。
【００３０】
理想的にはＶＢＬＨ電源線放電時の低下電位
【数６】
2006196123.tif 000008
【００３１】
であり、容量Ｃ１＝(ΣＣｂｌ−ΣＣｂｌ_ｒｅｄ)／２とすれば、ノーマルメモリセルアレイアクセス時と等しくすることができ、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンを低下させないことが可能となる。 
ＶＢＬＨディスチャージ回路１３のレイアウト配置の一例を図３に示す。図３に示すように、ＶＢＬＨオーバードライブ回路１により生成されたオーバードライブ電圧はＶＢＬＨ電源線４に供給され、ＶＢＬＨ電源線４は、ノーマルメモリセルアレイ２のビット線（ＢＬ）１２と連結されたセンスアンプ（Ｓ／Ａ）６および、リダンダンシーメモリセルアレイ３のリダンダンシービット線（ＲＢＬ）１８と連結されたセンスアンプ（Ｓ／Ａ）６に接続される。図３では図示を省略されているが、図８と同様に、ＶＢＬＨ電源線４は、ノーマルメモリセルアレイ２のビット線（ＢＬ）１２と連結されたセンスアンプ（Ｓ／Ａ）６にも接続されている。さらに、リダンダンシーメモリセルアレイ３のリダンダンシービット線（ＲＢＬ）１８と連結されたセンスアンプ（Ｓ／Ａ）６には、ＶＢＬＨディスチャージ駆動回路１４およびリダンダンシーセンスアンプ制御回路２４が接続されている。図８と同様に、リダンダンシーメモリセルアレイ３は、リダンダンシービット線（ＲＢＬ）１８と、ロウデコーダ５に接続されたリダンダンシーワード線（ＲＷＬ）３０を備える。図８と同様に、リダンダンシーメモリセルアレイ３はノーマルメモリセルアレイより小さく、リダンダンシーメモリセルアレイ３のリダンダンシービット線（ＲＢＬ）１８は、ノーマルメモリセルアレイのビット線（ＢＬ）より短く、１本のビット線に接続されるセルアレイの数も少ない。よって、リダンダンシーメモリセルアレイ３のビット線容量はノーマルメモリセルアレイ２のビット線容量より小さいことも図８と同様である。
【００３２】
図３ではリダンダンシーセンスアンプ（Ｓ／Ａ）６の両側にＶＢＬＨディスチャージ容量１５を配置し、ＶＢＬＨディスチャージ駆動回路１４を２分割に配置してある。
【００３３】
本発明の第１の実施の形態にかかる半導体記憶装置においては、ビット線電位オーバードライブ回路を有する半導体記憶装置において、リダンダンシーワード線ＲＷＬにアクセスした場合、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の１／２の容量をＶＢＬＨ電源線と接続することにより、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンの低下を回避することができる。
【００３４】
[第２の実施の形態] 
本発明の第２の実施の形態に係る半導体記憶装置は、第１の実施の形態と同様の構成を備える。即ち、図１に示すように、ビット線にオーバードライブ後の最終電位ＶＢＬＨを付与する最終電位（ＶＢＬＨ電位）発生回路７と、一方の端子がビット線最終電位ＶＢＬＨよりも高いビット線のオーバードライブ電位ＶＩＮＴＯＶに設定され，他方の端子がＶＢＬＨ電位発生回路７の出力に接続された第１のスイッチ８と、一方の端子が第１のスイッチ８の他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノード１０に接続された第２のスイッチ９と、第１および第２のスイッチの接続点に接続されるＶＢＬＨ電源線４に接続され、ＶＢＬＨ電源線４に蓄積される電荷を放電するＶＢＬＨディスチャージ回路１３とを備えるビット線電位オーバードライブ回路を有する。
【００３５】
或いは又、第１の実施の形態と同様に、ＶＢＬＨディスチャージ回路１３は、図１に示すように、一方の端子が前記ＶＢＬＨ電源線４に接続され，他方の端子がビット線の電位を調整するＶＢＬＨディスチャージ容量（Ｃ１）１５に接続された第３のスイッチ２０と、一方の端子が第３のスイッチ２０の他方の端子に接続され，他方の端子が定電源電圧ＶSSに接続された第４のスイッチ２２とを具備する。
【００３６】
さらに具体的には、第１の実施の形態と同様に、ＶＢＬＨディスチャージ回路１３は、図１に示すように、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の半分の容量Ｃ１と、一方の端子がＶＢＬＨ電源線４に接続され,他方の端子が容量Ｃ１に接続されたｐチャネルトランジスタ２０と、一方の端子が接地電位ＶSSに接続され,他方の端子が容量Ｃ１に接続されたｎチャネルトランジスタ２２とから構成される。また、ＶＢＬＨディスチャージ回路１３の駆動信号／ＨＩＴは、リダンダンシーワード線ＲＷＬ３０（図３）が選択された場合に活性化される信号であって、リダンダンシーセンスアンプ制御回路２４（図３）内で容易に生成できる。
【００３７】
図４は、図１に示したＶＢＬＨディスチャージ回路１３を有するビット線電位オーバードライブ回路のタイミングとリダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の動作波形を示す。
【００３８】
本発明の第２の実施の形態に係る半導体記憶装置は、図４に示すような動作タイミングと動作波形を有する。
【００３９】
本発明の第２の実施の形態に係る半導体記憶装置は、図４に示すように、定常状態では／ＨＩＴ信号はＶＩＮＴとし、容量Ｃ１はＶSSにチャージする。図１に示したビット線電位オーバードライブ回路において、第２のスイッチ９をオフ状態，第１のスイッチ８をオン状態として、ＶＢＬＨ電位発生回路７の容量を含む第１および第２のスイッチの接続点における全ての容量を充電し、第１のスイッチ８のオン状態を維持して第２のスイッチ９をオン状態に切り替えることにより、センスアンプの一方の活性化ノード１０を介して第１の電源からビット線の容量及びメモリセルの容量に充電電流を供給し、然る後第２のスイッチ９のオン状態を維持して第１のスイッチ８をオフ状態に切り替えることにより、センスアンプの一方の活性化ノード１０を介して第１および第２のスイッチの接続点における全ての容量に充電された電荷をビット線の容量に放電する。リダンダンシーワード線ＲＷＬにアクセスする場合、／ＨＩＴ信号が活性化され、容量Ｃ１はｐチャネルトランジスタ２０を介してＶＢＬＨ電源線４と接続され、ビット線オーバードライブ電位までチャージされたＶＢＬＨ電源線４の電荷が、放電することにより、ビット線電位ＶＢＬＨｃの値は、
【数７】
2006196123.tif 000009
【００４０】
となる。ここで、ΣＣｂｌ_ｒｅｄはリダンダンシーメモリセルアレイのビット線容量である。
【００４１】
理想的にはＶＢＬＨ電源線放電時の低下電位
【数８】
2006196123.tif 000010
【００４２】
であり、容量Ｃ１＝(ΣＣｂｌ−ΣＣｂｌ_ｒｅｄ)／２とすれば、ノーマルメモリセルアレイアクセス時と等しくすることができ、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンを低下させないことが可能となる。
【００４３】
本発明の第２の実施の形態にかかる半導体記憶装置においては、ビット線電位オーバードライブ回路を有する半導体記憶装置において、リダンダンシーワード線ＲＷＬにアクセスした場合、ノーマルメモリメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の１／２の容量をＶＢＬＨ電源線と接続することにより、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンの低下を回避することができる。
【００４４】
[第３の実施の形態] 
本発明の第３の実施の形態に係る半導体記憶装置は、第１の実施の形態と同様の構成を備える。即ち、図１に示すように、ビット線にオーバードライブ後の最終電位ＶＢＬＨを付与する最終電位（ＶＢＬＨ電位）発生回路７と、一方の端子がビット線最終電位ＶＢＬＨよりも高いビット線のオーバードライブ電位ＶＩＮＴＯＶに設定され，他方の端子がＶＢＬＨ電位発生回路７の出力に接続された第１のスイッチ８と、一方の端子が第１のスイッチ８の他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノード１０に接続された第２のスイッチ９と、第１および第２のスイッチの接続点に接続されるＶＢＬＨ電源線４に接続され、ＶＢＬＨ電源線４に蓄積される電荷を放電するＶＢＬＨディスチャージ回路１３とを備えるビット線電位オーバードライブ回路を有する。
【００４５】
或いは又、第１の実施の形態と同様に、ＶＢＬＨディスチャージ回路１３は、図１に示すように、一方の端子が前記ＶＢＬＨ電源線４に接続され，他方の端子がビット線の電位を調整するＶＢＬＨディスチャージ容量（Ｃ１）１５に接続された第３のスイッチ２０と、一方の端子が第３のスイッチ２０の他方の端子に接続され，他方の端子が定電源電圧ＶSSに接続された第４のスイッチ２２とを具備する。
【００４６】
さらに具体的には、第１の実施の形態と同様に、ＶＢＬＨディスチャージ回路１３は、図１に示すように、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の半分の容量Ｃ１と、一方の端子がＶＢＬＨ電源線４に接続され,他方の端子が容量Ｃ１に接続されたｐチャネルトランジスタ２０と、一方の端子が接地電位ＶSSに接続され,他方の端子が容量Ｃ１に接続されたｎチャネルトランジスタ２２とから構成される。また、ＶＢＬＨディスチャージ回路１３の駆動信号／ＨＩＴは、リダンダンシーワード線ＲＷＬ３０（図３）が選択された場合に活性化される信号であって、リダンダンシーセンスアンプ制御回路２４（図３）内で容易に生成できる。
【００４７】
本発明の第３の実施の形態に係る半導体記憶装置は、図５に示すようなＶＢＬＨディスチャージ回路１３のレイアウト配置を備える。図５ではリダンダンシーセンスアンプ（Ｓ／Ａ）６の両側にトレンチキャパシタからなるＶＢＬＨトレンチディスチャージ容量２６を配置し、ＶＢＬＨディスチャージ駆動回路１４を２分割に配置してある。ＶＢＬＨディスチャージ回路１３の容量素子にメモリセルと同様に、容量の稼げる３次元的な容量素子を用いると、レイアウト領域を削減することができる。
【００４８】
本発明の第３の実施の形態に係る半導体記憶装置は、第１の実施の形態と同様に、図２に示すような動作タイミングと動作波形を有することができることは勿論である。或いは又、第２の実施の形態と同様に、図４に示すような動作タイミングと動作波形を有することもできる。したがって、第１の実施の形態において説明したように、（５）式および（６）式の関係が成立し、或いは又、第２の実施の形態において説明したように、（７）式および（８）式の関係が成立する。よって、第１の実施の形態および第２の実施の形態において説明したように、容量Ｃ１＝(ΣＣｂｌ−ΣＣｂｌ_ｒｅｄ)／２とすれば、ノーマルメモリセルアレイアクセス時と等しくすることができ、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンを低下させないことが可能となる。
【００４９】
本発明の第３の実施の形態にかかる半導体記憶装置においては、ビット線電位オーバードライブ回路を有するに半導体記憶装置おいて、リダンダンシーワード線ＲＷＬにアクセスした場合、ノーマルメモリセルアレイとリダンダンシーメモリセルアレイのビット線容量の差分の１／２の容量をＶＢＬＨ電源線と接続することにより、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンの低下を回避することができる。
【００５０】
[第４の実施の形態] 
本発明の第４の実施の形態に係る半導体記憶装置は、図６に示すように、ビット線にオーバードライブ後の最終電位ＶＢＬＨを付与する最終電位（ＶＢＬＨ電位）発生回路７と、一方の端子が最終電位ＶＢＬＨよりも高いビット線のオーバードライブ電位ＶＩＮＴＯＶに設定され、他方の端子がＶＢＬＨ電位発生回路７の出力に接続された第１のスイッチ８と、一方の端子が第１のスイッチ８の他方の端子に接続され，他方の端子がセンスアンプの一方の活性化ノード１０に接続された第２のスイッチ９と、第１および第２のスイッチの接続点に接続されるＶＢＬＨ電源線４に接続され，ＶＢＬＨ電源線４に蓄積される電荷を放電するＶＢＬＨディスチャージ回路１３とを備えるビット線電位オーバードライブ回路を有する。
【００５１】
或いは又、ＶＢＬＨディスチャージ回路１３は、図６に示すように、一方の端子がＶＢＬＨ電源線４に接続され，他方の端子がビット線の電位を調整する容量Ｃ２０とビット線イコライズ回路１７に接続された第３のスイッチ３４と、一方の端子が接地電圧ＶSSに接続され，他方の端子がビット線イコライズ回路１７と容量Ｃ２１に接続された第４のスイッチ３６とを具備する。
【００５２】
さらに具体的には、ＶＢＬＨディスチャージ回路１３は、図６に示すように、一方の端子がＶＢＬＨ電源線４に接続され，他方の端子が容量Ｃ２０とイコライズ回路１７に接続されたｐチャネルトランジスタ３４と、一方の端子が接地電圧ＶSSに接続され，他方の端子が容量Ｃ２１とイコライズ回路１７に接続されたｎチャネルトランジスタ３６とから構成される。また、Ｃ２０とＣ２１の容量の値は等しい。ＶＢＬＨディスチャージ回路１３の駆動信号／ＨＩＴ， ＨＩＴは、リダンダンシーワード線ＲＷＬ３０が選択された場合に活性化され、リダンダンシーセンスアンプ制御回路２４内で容易に生成できる。 
図７は、図６に示したＶＢＬＨディスチャージ回路１３を有するビット線電位オーバードライブ回路のタイミングとリダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の動作波形を示す。
【００５３】
本発明の第４の実施の形態に係る半導体記憶装置は、図７に示すような動作タイミングと動作波形を有する。
【００５４】
本発明の第４の実施の形態に係る半導体記憶装置は、図７に示すように、定常状態では／ＨＩＴ信号はＶＩＮＴ, ＨＩＴ信号はＶSSとし、容量Ｃ２０, Ｃ２１はＶＢＬＨ／２にチャージする。リダンダンシーワード線ＲＷＬ３０にアクセスする場合、／ＨＩＴ信号が活性化され、容量Ｃ２０はＶＢＬＨ電源線４とｐチャネルトランジスタ３４を介して接続され、ビット線オーバードライブ電位までチャージされたＶＢＬＨ電源線４の電荷が放電することにより、ビット線電位ＶＢＬＨｃの値は、
【数９】
2006196123.tif 000011
【００５５】
となる。ここで、ΣＣｂｌ_ｒｅｄはリダンダンシーメモリセルアレイ３のビット線容量、Ｃ２はＣ２０，Ｃ２１の容量値である。
【００５６】
理想的にはＶＢＬＨ電源線放電時の低下電位
【数１０】
2006196123.tif 000012
【００５７】
であり、容量Ｃ２＝ΣＣｂｌ−ΣＣｂｌ_ｒｅｄとすれば、ノーマルメモリセルアレイ２にアクセス時と等しくすることができ、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンを低下させないことが可能となる。容量Ｃ２１はＨＩＴ信号活性化により、ＶSS に放電する。
【００５８】
本発明の第４の実施の形態にかかる半導体記憶装置によれば、ビット線電位オーバードライブ回路を有する半導体記憶装置において、リダンダンシーワード線にアクセスした場合、ノーマルメモリアレイとリダンダンシーメモリアレイのビット線容量の差分の容量をＶＢＬＨ電源線と接続することにより、ビット線最終電位ＶＢＬＨおよびビット線イコライズ電位を保証し、次サイクルセル読み出しマージンの低下を回避することができる。
【００５９】
[その他の実施の形態]
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る半導体記憶装置において、ビット線電位オーバードライブ回路を有する半導体記憶装置の模式的回路構成図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置において、ＶＢＬＨディスチャージ回路を有するビット線電位オーバードライブ回路のタイミングとリダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の動作波形を示す図。
【図３】本発明の第１の実施の形態に係る半導体記憶装置において、ＶＢＬＨディスチャージ回路のレイアウト配置の一例を示す図。
【図４】本発明の第２の実施の形態に係る半導体記憶装置において、ＶＢＬＨディスチャージ回路を有するビット線電位オーバードライブ回路のタイミングとリダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の動作波形を示す図。
【図５】本発明の第３の実施の形態に係る半導体記憶装置において、ＶＢＬＨディスチャージ回路のレイアウト配置の一例を示す図。
【図６】本発明の第４の実施の形態に係る半導体記憶装置において、ビット線電位オーバードライブ回路を有する半導体記憶装置の模式的回路構成図。
【図７】本発明の第４の実施の形態に係る半導体記憶装置において、ＶＢＬＨディスチャージ回路を有するビット線電位オーバードライブ回路のタイミングとリダンダンシーワード線ＲＷＬアクセス時のビット線、ＶＢＬＨ電源線の電位およびビット線イコライズ電位の動作波形を示す図。
【図８】検討例に係るＤＲＡＭの単位アレイ構成図。
【図９】検討例に係るＤＲＡＭにおいて、ビット線電位オーバードライブ回路の構成の一例。
【図１０】検討例に係るＤＲＡＭにおいて、ノーマルワード線アクセス時のビット線電位オーバードライブ回路の動作タイミングおよびビット線最終電位ＶＢＬＨの動作波形を示す図。
【図１１】検討例に係るＤＲＡＭにおいて、ノーマルワード線アクセス時のビット線電位オーバードライブ回路の別の動作タイミングおよびビット線最終電位ＶＢＬＨの動作波形を示す図。
【図１２】検討例に係るＤＲＡＭにおいて、リダンダンシーワード線アクセス時のビット線電位オーバードライブ回路のタイミング、ビット線最終電位ＶＢＬＨおよび、ビット線イコライズ電位の動作波形を示す図。
【符号の説明】
【００６２】
１…ＶＢＬＨオーバードライブ回路
２…ノーマルメモリセルアレイ
３…リダンダンシーメモリセルアレイ
４…ＶＢＬＨ電源線
７…ＶＢＬＨ電位発生回路
８…第１のスイッチ
９…第２のスイッチ
１２・・・ビット線ＢＬ
１３・・・ＶＢＬＨディスチャージ回路
１５・・・ＶＢＬＨディスチャージ容量
１７・・・イコライズ回路
１８・・・リダンダンシービット線ＲＢＬ
２０・・・第３のスイッチ
２２・・・第４のスイッチ
２６・・・ＶＢＬＨトレンチディスチャージ容量
２８・・・ワード線ＷＬ
３０・・・リダンダンシーワード線ＲＷＬ
３４・・・ｐチャネルトランジスタ（第３のスイッチ）
３６・・・ｎチャネルトランジスタ（第４のスイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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