(57)【要約】【課題】入力されたアナログ音声信号をデジタル変調して電力増幅するデジタルアンプ回路において、動作開始／終了時に発生するポップノイズの低減を図る。【解決手段】動作開始（電源オン）時には、デジタルアンプ回路の出力パルス信号の波高値を徐々に増加させ、また動作終了（電源オフ）時には、出力パルス信号の波高値を徐々に減衰させることにより、出力パルス信号の振幅の急激な変化に起因する電源電圧の変動を抑えてパルス変調を行うように構成されたデジタルアンプ回路を提供する。【選択図】図１
2006340152.tif 000002
【特許請求の範囲】
【請求項１】
入力された音声信号をデジタル変調して電力増幅するデジタルアンプ回路において、動作開始（電源オン）時には、前記デジタルアンプ回路の出力パルス信号の波高値を徐々に増加させ、また動作終了（電源オフ）時には、前記出力パルス信号の波高値を徐々に減衰させ、前記出力パルス信号の振幅の急激な変化による電源電圧の変動を抑えてパルス変調を行うことを特徴とするデジタルアンプ方法。
【請求項２】
入力されたアナログ音声信号を増幅する増幅器と、
三角波信号を発生する三角波発生器と、
前記増幅器の出力信号と前記三角波発生器の出力信号の信号レベルを比較することによりパルス変調信号を生成し出力する比較器と、
入力された動作開始／終了信号を反転し積分する反転積分器と、
前記反転積分器の出力信号を波形整形する波形整形器と、
前記波形整形器の出力信号と入力された動作開始／終了信号との論理和をとるＯＲゲートと、
前記ＯＲゲートの出力信号により、前記比較器の出力信号であるパルス変調信号の開始／終了のタイミング制御が行われ、ハイレベル制御出力側とローレベル制御出力側の２つの出力パルス信号を出力するタイミング発生部と、
前記タイミング発生部の２つの出力パルス信号の内、ハイレベル制御出力側の出力パルス信号を前記反転積分器の出力信号でパルス振幅変調するゲート電圧制御回路と、
ハイレベル出力ＭＯＳ  ＦＥＴとローレベル出力ＭＯＳ  ＦＥＴの２つのＭＯＳ  ＦＥＴを少なくとも有し、前記ハイレベル出力ＭＯＳ  ＦＥＴのゲートに前記ゲート電圧制御回路の出力信号が入力されるとともに、前記ローレベル出力ＭＯＳ  ＦＥＴのゲートに前記タイミング発生部のローレベル制御出力側の出力パルス信号を入力して電力増幅を行う駆動回路部と、
前記駆動回路部の出力端子と接地間に抵抗値調整用として設けられる抵抗器と、
前記駆動回路部の出力信号から高域成分を除去して電力増幅されたアナログ信号を取り出すためのローパスフィルターを構成するインダクタおよびコンデンサ（イ）と、
前記ローパスフィルターの出力信号をスピーカに入力する前に、その出力信号から直流成分を除去するコンデンサ（ロ）と、を具備し、
前記駆動回路部の出力信号によりスピーカをシングルエンド駆動させる構成としたことを特徴とするデジタルアンプ回路。
【請求項３】
入力されたアナログ音声信号を増幅する増幅器と、
三角波信号を発生する三角波発生器と、
前記増幅器の出力信号と前記三角波発生器の出力信号の信号レベルを比較することによりパルス変調信号を生成し出力する第１の比較器と、
入力された動作開始／終了信号を反転し積分する反転積分器と、
前記反転積分器の出力信号を波形整形する波形整形器と、
前記波形整形器の出力信号と入力された動作開始／終了信号との論理和をとるＯＲゲートと、
前記ＯＲゲートの出力信号により、前記第１の比較器の出力信号であるパルス変調信号の開始／終了のタイミング制御が行われ、ハイレベル制御出力側とローレベル制御出力側の２つの出力パルス信号を出力する第１のタイミング発生部と、
前記第１のタイミング発生部の２つの出力パルス信号の内、ハイレベル制御出力側の出力パルス信号を前記反転積分器の出力信号でパルス振幅変調する第１のゲート電圧制御回路と、
ハイレベル出力ＭＯＳ  ＦＥＴ（イ）とローレベル出力ＭＯＳ  ＦＥＴ（ロ）の２つのＭＯＳ  ＦＥＴを少なくとも有し、前記ハイレベル出力ＭＯＳ  ＦＥＴ（イ）のゲートに前記第１のゲート電圧制御回路の出力信号が入力されるとともに、前記ローレベル出力ＭＯＳ  ＦＥＴ（ロ）のゲートに前記第１のタイミング発生部のローレベル制御出力側の出力パルス信号を入力して電力増幅を行う第１の駆動回路部と、
前記第１の駆動回路部の出力端子と接地間に抵抗値調整用として設けられる抵抗器（イ）と、
前記第１の駆動回路部の出力信号から高域成分を除去して電力増幅されたアナログ信号を取り出すための第１のローパスフィルターを構成するインダクタ（イ）およびコンデンサ（イ）と、
前記増幅器の出力信号を反転する反転増幅器と、
前記反転増幅器の出力信号と前記三角波発生器の出力信号の信号レベルを比較することによりパルス変調信号を生成し出力する第２の比較器と、
前記ＯＲゲートの出力信号により、前記第２の比較器の出力信号であるパルス変調信号の開始／終了のタイミング制御が行われ、ハイレベル制御出力側とローレベル制御出力側の２つの出力パルス信号を出力する第２のタイミング発生部と、
前記第２のタイミング発生部の２つの出力パルス信号の内、ハイレベル制御出力側の出力パルス信号を前記反転積分器の出力信号でパルス振幅変調する第２のゲート電圧制御回路と、
ハイレベル出力ＭＯＳ  ＦＥＴ（ハ）とローレベル出力ＭＯＳ  ＦＥＴ（ニ）の２つのＭＯＳ  ＦＥＴを少なくとも有し、前記ハイレベル出力ＭＯＳ  ＦＥＴ（ハ）のゲートに前記第２のゲート電圧制御回路の出力信号が入力されるとともに、前記ローレベル出力ＭＯＳ  ＦＥＴ（ニ）のゲートに前記第２のタイミング発生部のローレベル制御出力側の出力パルス信号を入力して電力増幅を行う第２の駆動回路部と、
前記第２の駆動回路部の出力端子と接地間に抵抗値調整用として設けられる抵抗器（ロ）と、
前記第２の駆動回路部の出力信号から高域成分を除去して電力増幅されたアナログ信号を取り出すための第２のローパスフィルターを構成するインダクタ（ロ）およびコンデンサ（ロ）と、を具備し、
前記第１のローパスフィルターの出力信号をスピーカの一方の入力端子に入力し、前記第２のローパスフィルターの出力信号をスピーカの他方の入力端子に入力することで、前記第１の駆動回路部および前記第２の駆動回路部のそれぞれの出力信号によりスピーカをＢＴＬ駆動させる構成としたことを特徴とするデジタルアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ音声信号をパルス信号に変換して電力増幅するデジタルアンプに関し、特に動作の開始時または終了時に発生するポップノイズを低減するための技術に関するものである。
【背景技術】
【０００２】
昨今のＡＶ機器は低消費電力化が図られており、その中で、音声信号の低消費電力の電力増幅方式としてデジタルアンプが知られている。このデジタルアンプは、アナログ音声信号をその音声信号レベルに応じてパルス変調し、そのパルス変調されたパルス変調信号を積分することにより電力増幅されたアナログ音声信号を出力し、その出力信号によりスピーカを駆動する。しかしながら、このデジタルアンプは、電源オン時の動作開始時、あるいは電源オフ時の動作終了時などにポップノイズと呼ばれる雑音を発生する。このポップノイズを低減する方法としては、リレーを使う方法、あるいは特許文献１にその技術が開示されているように、動作が安定するまでのタイミングを図るＢＴＬ（Ｂｒｉｄｇｅｄ  Ｔｉｅｄ  Ｌｏａｄ）方式などのデジタルアンプが提案されている。
【０００３】
以下、図７を参照しながら、デジタルアンプにおけるポップノイズの低減を図る従来技術の一例について説明する。図７はリレーを使用する従来の第１のデジタルアンプの一例を示した図である。図７において、符号３０はアナログ音声信号をパルス変調するデジタルアンプである。３１はインダクタ、３２はコンデンサであり、これらのインダクタ３１とコンデンサ３２は、デジタルアンプ３０から出力されたパルス信号を積分することにより、電力増幅されたアナログ音声信号に戻すフィルターを構成している。３３は直流成分をカットするコンデンサ、３４はアナログ音声信号の出力を制御するリレー、３５はスピーカである。
【０００４】
以上のように構成された従来の第１のデジタルアンプについて、その動作を説明する。
デジタルアンプ３０のイネーブル（ＥＮ）端子（図示せず）が有効とされると、デジタルアンプ３０は、パルス変調を開始し、入力された音声信号をその音声信号レベルに応じてパルス変調をして電力増幅をすることにより生成したパルス信号を出力する。デジタルアンプ３０から出力されたパルス信号は、インダクタ３１とコンデンサ３２で構成されたローパスフィルターで積分されてアナログ音声信号となり、コンデンサ３３で直流成分をカットされた後、スピーカ３５で音声再生される。上記のように構成されるデジタルアンプ３０は、電源オン直後および電源オフ直後の動作が不安定であり、電源オン直後および電源オフ直後にポップノイズが発生することが知られている。このポップノイズを低減する一つの方法として、電源オン直後はデジタルアンプ３０の動作が十分に安定状態になるまでリレー３４をｍｕｔｅ制御信号で開放状態とし、また、電源オフ直後はリレー３４をｍｕｔｅ制御信号で瞬時に開放状態とすることにより、電源オン時および電源オフ時におけるデジタルアンプ３０の動作不安定に起因するポップノイズの低減を図る技術が知られている。しかしながら、小型、安価で、かつ低消費電力という長所を持つデジタルアンプが、ポップノイズを低減するためにリレーを使用することにより、大型で、高価となり、さらにリレー駆動のための電力供給が必要なため、低消費電力という長所も減却されるという問題を有している。
【０００５】
上記の問題を解決する技術として、リレーを使用せずに電源オン時および電源オフ時のポップノイズの低減を図ることができる構成が特許文献１に開示されている。図８は、この特許文献１において開示されているリレーを使用せずに電源オン時および電源オフ時のポップノイズの低減を図ることができるデジタルアンプ回路の構成を示すブロック図であり、従来の第２のデジタルアンプの一例を示すものである。
【０００６】
以下、図８を参照しながら、デジタルアンプにおけるポップノイズの低減を図る従来の第２のデジタルアンプの一例について説明する。
【０００７】
図８において、符号４０、４１は抵抗器、４２はオペアンプであり、抵抗器４０及び４１とオペアンプ４２により入力された音声信号の増幅を行う。４４は音声信号を反転する反転増幅器、４３は前記オペアンプ４２の出力音声アナログ信号（ＩＮＡ信号）の電圧と後述する電圧設定回路４５の出力端子（Ｑ点）の電圧が略等しくなった時に後述する駆動回路４７のミュート状態を解除するミュート状態制御回路、４５は電圧を所定の電圧から基準電圧に変化させる電圧設定回路、４６はデジタル変調する変調回路、４７は後述するスピーカ５２を駆動する駆動回路、４８はインダクタ、４９はコンデンサ、５０はインダクタ、５１はコンデンサであり、インダクタ４８とコンデンサ４９との組み合わせ、及びインダクタ５０とコンデンサ５１との組み合わせでそれぞれローパスフィルターを構成する。５２はＢＴＬ駆動されるスピーカである。
【０００８】
以上のように構成された従来の第２のデジタルアンプについて、その動作を説明する。
まず、一般的な増幅動作について説明する。入力された音声アナログ信号は、増幅度が抵抗器４０と抵抗器４１の比で決定されるオペアンプ４２により反転増幅された後、ＩＮＡ信号として変調回路４６に入力される。変調回路４６に入力されたＩＮＡ信号は、その音声信号レベルに応じてパルス変調され、駆動回路４７に出力される。駆動回路４７に入力されたパルス変調信号は、電力増幅された後、インダクタ４８とコンデンサ４９で構成されるローパスフィルターにより積分されて電力増幅されたアナログ音声信号となり、スピーカ５２の一方の入力端子に入力される。一方、オペアンプ４２の出力音声アナログ信号（ＩＮＡ信号）は反転増幅器４４にも入力され、ここで反転増幅された後、その出力音声アナログ信号（ＩＮＢ信号）は変調回路４６に入力される。変調回路４６に入力されたＩＮＢ信号は、以降、上記のＩＮＡ信号と同様の処理が行われる。すなわち、変調回路４６において音声信号レベルに応じてパルス変調されてから駆動回路４７に入力され、ここで電力増幅された後、インダクタ５０とコンデンサ５１で構成されるローパスフィルターにより積分されて電力増幅されたアナログ音声信号となり、スピーカ５２の他方の入力端子に入力される。ここで、スピーカ５２はＢＴＬ駆動方式で動作するスピーカであるが、以上のようにして通常の音声信号の電力増幅が行われる。
【０００９】
次に、電源オン時のミュート動作について説明する。電源オン時は、初期状態として、ミュート状態制御回路４３の出力信号ＭＵＴにより駆動回路４７の動作が停止しており、駆動回路４７の出力は零の状態になっている。電源Ｖｃｃが投入されると、図９に示すごとく、ＩＮＡ信号とＱ点における電圧は徐々に上昇し始める。電圧設定回路４５は、所定の電圧から基準電圧に電圧を変化させるように電圧設定の制御動作をする構成となっており、時刻ｔ１において、Ｑ点における電圧が予め設定していた所定電圧を越えると、Ｑ点における電圧を基準電圧（Ｖｃｃ／２）に向かって降下させ、時刻ｔ２において、ＩＮＡ信号とＱ点における電圧が等しくなるように動作をする（ここでは、電圧設定回路４５の詳細な説明は省略する）。ＩＮＡ信号とＱ点における電圧が等しくなる時刻ｔ２においては、オペアンプ４２のバイアス電圧は略基準電圧（Ｖｃｃ／２）となって安定し、オペアンプ４２の出力音声アナログ信号（ＩＮＡ信号）の電圧と電圧設定回路４５の出力端子（Ｑ点）における電圧が略等しくなった時、ミュート状態制御回路４３は初期状態であった出力信号ＭＵＴをリセットし、駆動回路４７はミュート状態が解除されて所定の電力増幅を開始する。
【００１０】
以上のように、従来の第２のデジタルアンプは、電源投入時に回路のバイアス電圧が安定するまで駆動回路４７の動作をミュート状態にすることにより、ＢＴＬ駆動方式デジタルアンプ構成において、駆動回路４７の両出力端子の信号出力を零から開始させることでポップノイズの発生を抑えることができ、大型で高価、かつ、駆動するための電力供給を必要とするリレーを使う必要がなく、デジタルアンプが有する低消費電力の長所を生かすことができる。
【特許文献１】特開２００３−２０４５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のデジタルアンプの構成においては、リレーを使用しないで済むという課題の解決はできるが、ＢＴＬ駆動の構成をとることにより駆動回路部の回路規模が大幅に増大し、このことは、駆動回路がＩＣ化する時のチップ面積の殆どを占めることを考えると、デジタルアンプをＩＣ化する場合、チップサイズが大幅に拡大するという課題を有していた。さらに、図１０に示すごとく、駆動ミュート制御信号ＭＵＴを開放し、駆動回路４７が両出力端子ＴＡおよびＴＢにパルス変調信号を出力する動作を開始する時には、瞬間的にダッシュ電流が流れ、これにより電源ライン、およびグランドラインにゆれが発生するため、ＢＴＬ駆動といえども僅かにポップノイズがスピーカより聞こえ、ポップノイズが完全には消えないという問題があった。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のデジタルアンプは、入力されたアナログ音声信号をその音声信号レベルに応じてパルス変調し、そのパルス変調されたパルス変調信号を積分することにより電力増幅されたアナログ音声信号を出力し、その出力信号によりスピーカを駆動するデジタルアンプであって、動作開始（電源オン）時には出力パルス変調信号の波高値を徐々に増加させ、また、動作終了（電源オフ）時には出力パルス変調信号の波高値を徐々に減衰させることで、出力パルス変調信号の振幅の急激な変化による電源電圧の変動を抑えてパルス変調を行うことを特徴としたものである。
【００１３】
またデジタルアンプ回路として、入力されたアナログ音声信号を増幅する増幅器と、三角波信号を発生する三角波発生器と、前記増幅器の出力信号と前記三角波発生器の出力信号の信号レベルを比較することによりパルス変調信号を生成し出力する比較器と、入力された動作開始／終了信号を反転し積分する反転積分器と、前記反転積分器の出力信号を波形整形する波形整形器と、前記波形整形器の出力信号と入力された動作開始／終了信号との論理和をとるＯＲゲートと、前記ＯＲゲートの出力信号により、前記比較器の出力信号であるパルス変調信号の開始／終了のタイミング制御が行われ、ハイレベル制御出力側とローレベル制御出力側の２つの出力パルス信号を出力するタイミング発生部と、前記タイミング発生部の２つの出力パルス信号の内、ハイレベル制御出力側の出力パルス信号を前記反転積分器の出力信号でパルス振幅変調するゲート電圧制御回路と、ハイレベル出力ＭＯＳ  ＦＥＴとローレベル出力ＭＯＳ  ＦＥＴの２つのＭＯＳ  ＦＥＴを少なくとも有し、前記ハイレベル出力ＭＯＳ  ＦＥＴのゲートに前記ゲート電圧制御回路の出力信号が入力されるとともに、前記ローレベル出力ＭＯＳ  ＦＥＴのゲートに前記タイミング発生部のローレベル制御出力側の出力パルス信号を入力して電力増幅を行う駆動回路部と、前記駆動回路部の出力端と接地間に抵抗値調整用として設けられる抵抗器と、前記駆動回路部の出力信号から高域成分を除去して電力増幅されたアナログ信号取り出すためのローパスフィルターを構成するインダクタおよびコンデンサ（イ）と、前記ローパスフィルターの出力信号をスピーカに入力する前に、その出力信号から直流成分を除去するコンデンサ（ロ）と、を具備し、前記駆動回路部の出力信号によりスピーカをシングルエンド駆動させる構成とし、動作開始時には出力パルス信号の波高値を徐々に増加させ、また終了時には出力パルス信号の波高値を徐々に減衰させ、パルス出力振幅の急激な変化による電源電圧変動を抑えてシングルエンド駆動のパルス変調を行うように構成したものである。
【発明の効果】
【００１４】
本発明のデジタルアンプ回路は、上記構成を有し、動作開始時および動作終了時に発生するポップノイズの低減が図れるとともに、簡単な回路構成で実現できるものである。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１６】
（実施の形態１）
本発明の実施の形態１について、図１から図５を用いて以下に説明する。図１は、本発明の実施の形態１におけるデジタルアンプ回路の構成を示すブロック図であり、デジタル変調方式のうち、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｒａｔｉｏｎ）方式のデジタル変調について説明したものである。
【００１７】
図１において、符号１は入力されたアナログ音声信号を増幅する増幅器、２は三角波発生器、３は増幅器１の出力信号と三角波発生器２の出力信号の信号レベルを比較してパルス変調信号を生成し出力する比較器、４は入力された動作開始／終了信号を反転して積分する反転積分器、５は反転積分器４の出力信号を波形整形する波形整形器、６は波形整形器５の出力信号と入力された動作開始／終了信号の論理和をとるＯＲゲート、７はＯＲゲート６の出力信号により比較器３の出力信号であるパルス変調信号に対して動作の開始／終了のタイミング制御を行うタイミング発生部、８はタイミング発生部７の出力パルス信号の内、ハイレベル制御出力側の出力信号を反転積分器４の出力信号でパルス振幅変調するゲート電圧制御回路、９はＭＯＳ  ＦＥＴで構成された駆動回路部、１０はゲート電圧制御回路８の出力信号をゲート入力とするハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）、１１はタイミング発生部７の出力パルス信号の内、ローレベル制御出力側の出力信号をゲート入力とするローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）、１２は駆動回路部９の出力端子と接地間の抵抗値を調整する抵抗器、１３と１４は高域成分を除去するローパスフィルターを構成するインダクタとコンデンサ、１５は電力増幅されインダクタ１３とコンデンサ１４で構成されるローパスフィルターでアナログ信号となった音声信号の直流成分を除去するコンデンサ、１６はスピーカである。
【００１８】
以上のように構成された本発明の実施の形態１におけるデジタルアンプ回路について、以下にその動作と各構成要素を詳しく説明する。入力されたアナログ音声信号は、増幅器１により所定の増幅度で増幅された後、比較器３の一方の入力端子に入力され、比較器３の他方の入力端子には三角波発生器２において発生させた周波数が数百ＫＨｚの三角波信号が入力される。比較器３において、入力された上記２つの信号を比較した結果、図２に示すごとく、三角波信号よりアナログ音声信号の信号レベルが高い場合はＬｏｗ、逆に、三角波信号よりアナログ音声信号の信号レベルが低い場合はＨｉｇｈのパルスを出力することで、増幅器１より入力されたアナログ音声信号はＰＷＭ変調される。
【００１９】
一方、アンプ電源のオン時やオフ時には、過渡現象として電源電圧が不正規となって回路動作が不安定になり、その為に歪みやノイズが発生するが、これらの歪みやノイズを低減するために、通常は動作開始／終了信号ＥＮを入力してアンプ回路の動作を制御する方法が取られている。
【００２０】
上記のアンプ回路の動作を制御する信号を、入力された動作開始／終了信号ＥＮと、入力された動作開始／終了信号ＥＮが反転積分器４で反転して積分された後、波形整形器５で波形整形された信号との論理和をとるＯＲゲート６の出力信号として生成し、タイミング発生部７において、タイミング発生部７に入力された比較器３の出力信号であるＰＷＭ変調信号の出力信号区間を、上記ＯＲゲート６の出力信号区間に制限するように制御する。
【００２１】
タイミング発生部７は、後段に接続された駆動回路部９のハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０、およびローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１を制御するためのタイミング信号を発生するもので、オーバーラップしたタイミング信号が発生しないようにデッドタイムを追加し、お互いにほぼ反転したタイミングパルス信号を出力する。また、駆動回路部９においては、通常はハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０としてＰｃｈ、ローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１にはＮｃｈのＭＯＳ  ＦＥＴがそれぞれ使用される。タイミング発生部７の出力信号であるタイミングパルス信号の内、ローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１を制御するためのタイミングパルス信号は、ローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１のゲートに入力し、通常の動作をさせる。一方、タイミング発生部７の出力信号であるタイミングパルス信号の内、ハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１を制御するためのタイミングパルス信号は、反転積分器４の出力信号（変化電圧）によりパルス振幅変調するゲート電圧制御回路８において振幅変調およびレベルシフトされた後、ハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０のゲートに入力される。駆動回路部９におけるＭＯＳ  ＦＥＴのドレイン−ソース間の抵抗値Ｒｄｓは、図３に示すごとく、ゲート−ソース間の電圧（ＶＧＳ）で決定され、通常は十分に飽和した領域で使用されるので、この場合の抵抗値は数十ｍΩから数百ｍΩ程度であり、この抵抗値がアンプの能率に寄与する。通常は、ハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０、およびローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１はこのような飽和領域で使用するが、ハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０は電源オン時および電源オフ時のみ、未飽和領域で抵抗値の変化を利用して使用する。すなわち、ゲート−ソース間の電圧が小さければ、ドレイン−ソース間の抵抗値Ｒｄｓは大きくなるというＦＥＴの動作特性を利用して振幅変調するものであり、駆動回路部９の等価回路を示した図４において、ハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０がオンで、ローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１がオフの時にパルス出力（ＰＷＭ出力）が得られ、そのときのＰＷＭ出力波高値Ｖｐは、Ｑ２のドレイン−ソース間抵抗値Ｒｄｓ２が固定抵抗で、かつオフ時は数メガΩとなり、固定抵抗Ｒ０の抵抗値より十分に大きいため、Ｑ１のドレイン−ソース間抵抗値Ｒｄｓ１（可変抵抗）と、固定抵抗Ｒ０との抵抗分割比で計算され、（数１）により波高値Ｖｐを求めることができ、Ｒｄｓ１の抵抗値の変化に応じて振幅変調されたパルス出力が得られる。
【００２２】
【数１】
2006340152.tif 000003
【００２３】
ここで、固定抵抗値Ｒ０は、駆動回路部９の出力端子と接地間に挿入された抵抗器１２の抵抗値であり、抵抗器１２は、抵抗値変化の激しい部分を利用するのではなく、緩やかな抵抗値変化部分を利用するために抵抗値調整用として設けられたものである。
【００２４】
図５は、図１の各部（各ポイント）における信号の波形を示した図である。図５において、動作開始時刻をｔ１、動作終了時刻をｔ３とする動作開始／終了信号ＥＮ（ＴＰ１における波形）が入力されると、反転積分器４の出力信号波形はＴＰ２における波形となり、この反転積分器４の出力信号を波形整形器５で波形整形することによりＴＰ３における波形が得られる。ＴＰ１における波形とＴＰ３における波形の論理和をとるとＴＰ４における波形が得られる。ここで、時刻ｔ１から時刻ｔ２までの区間は、電源立ち上がり時における振幅変調がなされる区間となり、ゲート電圧制御回路８において、タイミング発生部７の出力信号（ＴＰ５における波形）を反転積分器４の出力信号（ＴＰ２における波形）で振幅変調することによりＴＰ６における波形が得られる。ハイレベル出力ＭＯＳＦＥＴ（Ｑ１）１０のゲートに入力される信号（ＴＰ６における波形）は、ＰｃｈのＭＯＳＦＥＴを駆動させるために反転積分器４により反転されレベルシフトされている。しかし、Ｑ１としてＮｃｈ  ＭＯＳ  ＦＥＴを使用する場合は上記のようにゲートに入力される信号を反転をさせる必要はない。ゲート電圧制御回路８の出力信号（ＴＰ６における波形）を駆動回路９のハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）１０のゲートに、さらに、タイミング発生部７の出力信号（ＴＰ７における波形）をローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）１１のゲートに入力することにより、駆動回路９の出力信号（ＴＰ８における波形）が得られる。ここで、時刻ｔ２から時刻ｔ３までの区間は、通常のフルスケールのパルスが出力される区間、すなわち振幅変調されない区間である。また、時刻ｔ３から時刻ｔ４までの区間は、電源立ち下がり時における振幅変調がなされる区間であり、電源立ち上がり時の場合とは逆の振幅変調信号波形を有した信号が出力される区間である。なお、説明を簡単にするため、タイミング発生部７の出力信号の波形（ＴＰ５およびＴＰ７における波形）は無変調のパルス信号波形として示したが、実際には、入力されたアナログ音声信号が比較器３においてパルス変調されたパルス信号波形となる。
【００２５】
以上のようにして振幅変調されたパルス変調信号は、駆動回路部９において電力増幅された後、インダクタ１３とコンデンサ１４で構成されるローパスフィルターにより高域成分が除去されてアナログ信号となり、直流成分を除去するコンデンサ１５を経由してスピーカ１６から音声再生される。
【００２６】
従来のデジタルアンプ回路においては、出力パルス信号の波高値を、電源オン時には、０（零）ボルトからＶｃｃ（電源電圧）まで、また逆に、電源オフ時には、Ｖｃｃから０（零）ボルトまで、それぞれ急激に変化させることになり、その結果、動作開始あるいは動作終了に伴うダッシュ電流がデジタルアンプ回路全体に流れることとなり、電源ラインやグランドラインが貧弱な回路基板においては電源電圧が変動し、その電源電圧の変動がポップノイズとなってシングルエンド駆動のスピーカから再生されていた。しかし、上記のごとく本発明の実施の形態１の構成においては、駆動回路部９の出力パルス信号の波高値を、電源オン時は徐々に増加させ、逆に、電源オフ時は徐々に減衰させることにより、出力パルス信号の振幅の急激な変化に起因する電源電圧の変動を抑えたパルス変調を行い、ポップノイズの低減を図ったデジタルアンプ回路を実現することができる。
【００２７】
以上のように、本発明の実施の形態１のデジタルアンプ回路は、動作開始時（電源オン時）には出力パルス信号の波高値を徐々に増加させ、また、動作終了時（電源オフ時）には出力パルス信号の波高値を徐々に減衰させることにより、出力パルス信号の振幅の急激な振幅変化に起因する電源電圧の変動を抑えてパルス変調を行うことで、動作開始時および動作終了時に発生するポップノイズの低減を図ったデジタルアンプ回路が実現でき、しかも、その回路構成は、シンプルなシングルエンド駆動の駆動回路部９に簡単なゲート電圧制御回路８を追加するだけで、低消費電力の長所をもつデジタルアンプ回路を実現できるといった大きなメリットを有する。なお、本発明の実施の形態１ではＰＷＭ方式のデジタル変調の場合について説明したが、ＰＤＭ（Ｐｕｌｓｅ  Ｄｅｎｓｉｔｙ  Ｍｏｄｕｒａｔｉｏｎ）方式のデジタル変調についても、ＰＷＭ変調された出力パルス信号を振幅変調することにより、ＰＷＭ方式の場合と同様の効果が得られることは容易に類推できる。
【００２８】
（実施の形態２）
本発明の実施の形態２について、図６を用いて説明する。図６は、本発明の実施の形態２におけるデジタルアンプ回路の構成を示すブロック図である。なお、本発明の実施の形態１と同一の構成要素については同一の符号を付し、説明が重複する部分については適宜説明を省略する。
【００２９】
図６において、符号１は入力されたアナログ音声信号を増幅する増幅器、２は三角波発生器、３ａは増幅器１の出力信号と三角波発生器２の出力信号の信号レベルを比較することにより入力されたアナログ音声信号をパルス変調してパルス変調信号を出力する第１の比較器、４は入力された動作開始／終了信号を反転して積分する反転積分器、５は反転積分器４の出力信号を波形整形する波形整形器、６は波形整形器５の出力信号と入力された動作開始／終了信号ＥＮとの論理和をとるＯＲゲート、７ａはＯＲゲート６の出力信号で第１の比較器３ａの出力信号であるパルス変調信号に対して開始／終了のタイミング制御を行う第１のタイミング発生部、８ａは第１のタイミング発生部７ａの出力パルス信号の内、ハイレベル制御出力側の出力信号を反転積分器４の出力信号でパルス振幅変調する第１のゲート電圧制御回路、９ａはＭＯＳ  ＦＥＴで構成された第１の駆動回路部、１０ａはゲート電圧制御回路８ａの出力信号をゲート入力とする第１のハイレベル出力ＭＯＳ  ＦＥＴ、１１ａは第１のタイミング発生部７ａの出力パルス信号の内、ローレベル制御出力側の出力信号をゲート入力とする第１のローレベル出力ＭＯＳ  ＦＥＴ、１２は第１の駆動回路部９ａの出力端子と接地間に配置された抵抗値を調整する抵抗器、１３はインダクタ、１４はコンデンサであり、このインダクタ１３とコンデンサ１４は高域成分を除去するローパスフィルターを構成する。また、１６はスピーカ、２０は入力されたアナログ音声信号を増幅する増幅器１の出力信号を反転増幅する反転増幅器、２１は反転増幅器２０の出力信号と三角波発生器２の出力信号の信号レベルを比較することにより反転増幅器２０の出力信号であるアナログ音声信号をパルス変調してパルス変調信号を出力する第２の比較器、２２はＯＲゲート６の出力信号で第２の比較器２１の出力信号であるパルス変調信号に対して開始／終了のタイミング制御を行う第２のタイミング発生部、２３は第２のタイミング発生部２２の出力パルス信号の内、ハイレベル制御出力側の出力パルス信号を反転積分器４の出力信号でパルス振幅変調する第２のゲート電圧制御回路、２４はＭＯＳ  ＦＥＴで構成された第２の駆動回路部、２５はゲート電圧制御回路２３の出力信号をゲート入力とする第２のハイレベル出力ＭＯＳ  ＦＥＴ、２６は第２のタイミング発生部２２の出力パルス信号の内、ローレベル制御出力側の出力信号をゲート入力とする第２のローレベル出力ＭＯＳ  ＦＥＴ、２７は第２の駆動回路部２４の出力と接地間に配置された抵抗値を調整する抵抗器、２８はインダクタ、２９はコンデンサであり、このインダクタ２８とコンデンサ２９は高域成分を除去するローパスフィルターを構成する。
【００３０】
以上のように構成されたデジタルアンプ回路について、その動作と各部の詳細を説明する。入力されたアナログ音声信号は、増幅器１により所定の増幅度で増幅された後、第１の比較器３ａの一方の入力端子に入力され、ここで他方の入力端子に入力された三角波発生器２の出力信号である三角波信号によりＰＷＭ変調される。一方、アンプ電源のオン時やオフ時には、過渡現象として電源電圧が不正規となって回路動作が不安定になり、その為に歪みやノイズが発生するが、これらの歪みやノイズを低減するために、通常は動作開始／終了信号ＥＮを入力してアンプの動作制御を行う方法が取られている。上記のアンプ回路の動作を制御する信号を、入力された動作開始／終了信号ＥＮと、入力された動作開始／終了信号ＥＮが反転積分器４で反転して積分された後、波形整形器５で波形整形された信号との論理和をとるＯＲゲート６の出力信号として生成し、第１のタイミング発生部７ａにおいて、タイミング発生部７ａに入力された第１の比較器３ａの出力信号であるＰＷＭ変調信号の出力信号区間を、上記ＯＲゲート６の出力信号区間に制限するように制御する。第１のタイミング発生部７ａは、後段に接続された第１の駆動回路部９ａのハイレベル出力ＭＯＳ  ＦＥＴ１０ａ、およびローレベル出力ＭＯＳ  ＦＥＴ１１ａを制御するためのタイミング信号を発生するもので、オーバーラップしたタイミング信号が発生しないようにデッドタイムを追加し、お互いにほぼ反転したタイミングパルス信号を出力する。この第１のタイミング発生部７ａが出力する出力パルス信号の内、ローレベル制御出力側の出力パルス信号は、ローレベル出力ＭＯＳ  ＦＥＴ１１ａのゲートに入力してＭＯＳ  ＦＥＴ１１ａに通常の動作をさせ、ハイレベル制御出力側の出力パルス信号は、反転積分器４の出力信号の変化電圧でパルス振幅変調する第１のゲート電圧制御回路８ａにおいて振幅変調およびレベルシフトされ、ハイレベル出力ＭＯＳ  ＦＥＴ１０ａのゲートに入力される。第１の駆動回路部９ａにおいて、ＭＯＳ  ＦＥＴ１０ａのドレイン−ソース間の抵抗値Ｒｄｓ１の抵抗値の変化を利用して、抵抗器１２の抵抗値で抵抗値調整され、動作開始／終了時に振幅変調された出力パルス信号が得られるように構成されており、この構成および動作は実施の形態１の場合と全く同じである。このようにして得られた振幅変調された出力パルス信号は、インダクタ１３とコンデンサ１４とで構成されるローパスフィルターにおいて高域成分が除去され、電力増幅されたアナログ信号となり、その後スピーカ１６の一方の入力端子に入力される。
【００３１】
一方、増幅器１で増幅された後、反転増幅器２０で位相反転されたアナログ音声信号は、第２の比較器２１に入力され、ここで三角波発生器２の出力信号である三角波信号によりＰＷＭ変調される。アンプ回路の電源オン時や電源オフ時には回路動作が不安定になるが、このことに起因する歪みやノイズを低減するために、第２のタイミング発生部２２にＯＲゲート６の出力信号と第２の比較器２１の出力信号であるＰＷＭ変調信号を入力し、ＯＲゲート６の出力信号区間を第２の比較器２１の出力信号であるＰＷＭ変調信号の出力区間とする。第２のタイミング発生部２２は、後段に配置された第２の駆動回路部２４のハイレベル出力ＭＯＳ  ＦＥＴ２５、およびローレベル出力ＭＯＳ  ＦＥＴ２６を制御するためのタイミング信号を発生し、その発生した出力パルス信号の内、ローレベル制御出力側の出力パルス信号は、ローレベル出力ＭＯＳ  ＦＥＴ２６のゲートに入力してＭＯＳ  ＦＥＴ２６に通常の動作をさせ、ハイレベル制御出力側の出力パルス信号は、第２のゲート電圧制御回路２３において、反転積分器４の出力信号の変化電圧でパルス振幅変調およびレベルシフトされ、ハイレベル出力ＭＯＳ  ＦＥＴ２５のゲートに入力される。第２の駆動回路部２４において、第１の駆動回路部９ａにおける場合と同様に、ＭＯＳ  ＦＥＴ２５のドレイン−ソース間の抵抗値Ｒｄｓ１の抵抗値の変化を利用して、抵抗器２７の抵抗値で抵抗値調整され、動作開始／終了時に振幅変調された出力パルス信号が得られるように構成されており、この構成および動作は実施の形態１の場合と全く同じである。このようにして得られた振幅変調された出力パルス信号は、インダクタ２８とコンデンサ２９とで構成されるローパスフィルターにおいて高域成分が除去され、電力増幅されたアナログ信号となり、その後スピーカ１６の他方の入力端子に入力され、ＢＴＬ駆動で音声再生される。
【００３２】
従来のＢＴＬ駆動方式デジタルアンプ回路においては、デジタルアンプ回路全体に、電源オン時および電源オフ時に、それぞれ動作開始（出力パルス信号の急激な立ち上がり）および動作終了（出力パルス信号の急激な立ち下がり）に伴うダッシュ電流が流れ、回路基板の電源ラインやグランドラインが貧弱な場合は、ダッシュ電流の発生に伴って電源電圧が変動し、これがポップノイズとなってシングルエンド駆動方式よりは軽微ながらスピーカより再生されていた。しかしながら、上記のように構成し、第１の駆動回路部９ａおよび第２の駆動回路部２４の出力パルス信号の波高値を、電源オン時は徐々に増加させ、また電源オフ時は徐々に減衰させることにより、出力パルス信号の振幅の急激な変化に起因する電源電圧の変動を抑えることができ、ポップノイズの更なる低減を図ったデジタルアンプ回路を実現することができる。なお、デジタル変調の動作や各構成要素の詳細は、前述の実施の形態１における説明と同じであるので、ここでは割愛する。
【００３３】
以上のように、本発明によるデジタルアンプ回路は、入力された音声信号をデジタル変調して電力増幅するデジタルアンプ回路であって、電源オン時（動作開始時）には出力パルス信号の波高値を徐々に増加させ、また、電源オフ時（動作終了時）には出力パルス信号の波高値を徐々に減衰させ、パルス出力信号の振幅の急激な変化による電源電圧の変動を抑えてパルス変調を行うことにより、動作開始／終了時に発生するポップノイズの更なる低減を図ることができ、シングルエンド駆動方式あるいはＢＴＬ駆動方式のいずれの駆動方式のデジタルアンプ回路にも適応することができる。しかも、駆動回路部に簡単なゲート電圧制御回路を追加するだけでという簡単な回路構成で、低消費電力という長所を有するデジタルアンプ回路が実現できるなど、そのメリットは大きい。
【００３４】
なお、上記の実施の形態２においては、ＰＷＭ方式のデジタル変調を例にとって説明したが、実施の形態１と同様に、ＰＤＭ方式のデジタル変調についても出力パルスを振幅変調することにより同様の効果が得られることは容易に類推できる。
【産業上の利用可能性】
【００３５】
本発明に係るデジタルアンプ方法及びデジタルアンプ回路によれば、簡単な回路構成で、動作開始時および動作終了時に発生するポップノイズの低減が図れ、デジタルアンプの持つ低消費電力の長所を損なうことなく、音声信号の電力増幅が可能となるなどＡＶ機器の音声増幅にはとりわけ有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１におけるデジタルアンプ回路の構成を示すブロック図
【図２】一般的なＰＷＭ変調の動作を示す図
【図３】本発明の実施の形態１におけるデジタルアンプ回路の駆動回路部に使用されるＦＥＴのドレイン・ソース間の電圧―抵抗特性を示す図
【図４】本発明の実施の形態１におけるデジタルアンプ回路の駆動回路部の等価回路を示す図
【図５】本発明の実施の形態１におけるデジタルアンプ回路の各部の動作波形を示す図
【図６】本発明の実施の形態２におけるデジタルアンプ回路の構成を示すブロック図
【図７】従来の第１のデジタルアンプ回路の構成を示すブロック図
【図８】従来の第２のデジタルアンプ回路の構成を示すブロック図
【図９】従来の第２のデジタルアンプ回路における各部の電源投入後の電圧変化特性を示す図
【図１０】従来の第２のデジタルアンプ回路においてポップノイズ発生の様子を示す図
【符号の説明】
【００３７】
１  増幅器
２  三角波発生器
３  比較器
３ａ  第１の比較器
４  反転積分器
５  波形整形器
６  ＯＲゲート
７  タイミング発生部
７ａ  第１のタイミング発生部
８  ゲート電圧制御回路
８ａ  第１のゲート電圧制御回路
９  駆動回路部
９ａ  第１の駆動回路部
１０  ハイレベル出力ＭＯＳ  ＦＥＴ（Ｑ１）
１０ａ  第１のハイレベル出力ＭＯＳ  ＦＥＴ
１１  ローレベル出力ＭＯＳ  ＦＥＴ（Ｑ２）
１１ａ  第１のローレベル出力ＭＯＳ  ＦＥＴ
１２  抵抗器
１３  インダクタ
１４  コンデンサ
１５  コンデンサ
１６  スピーカ
２０  反転増幅器
２１  第２の比較器
２２  第２のタイミング発生部
２３  第２のゲート電圧制御回路
２４  第２の駆動回路部
２５  第２のハイレベル出力ＭＯＳ  ＦＥＴ
２６  第２のローレベル出力ＭＯＳ  ＦＥＴ
２７  抵抗器
２８  インダクタ
２９  コンデンサ
３０  デジタルアンプ
３１  インダクタ
３２  コンデンサ
３３  コンデンサ
３４  リレー
３５  スピーカ
４０  抵抗器
４１  抵抗器
４２  オペアンプ
４３  ミュート状態制御回路
４４  反転増幅器
４５  電圧設定回路
４６  デジタル変調回路
４７  駆動回路
４８  インダクタ
４９  コンデンサ
５０  インダクタ
５１  コンデンサ
５２  スピーカ
【図１】
2006340152.tif 000004
【図２】
2006340152.tif 000005
【図３】
2006340152.tif 000006
【図４】
2006340152.tif 000007
【図５】
2006340152.tif 000008
【図６】
2006340152.tif 000009
【図７】
2006340152.tif 000010
【図８】
2006340152.tif 000011
【図９】
2006340152.tif 000012
【図１０】
2006340152.tif 000013