(57)【要約】【課題】  読み出し動作における選択メモリセル及び非選択メモリセルにかかる電圧および電荷量の変化を正確に表し、かつ強誘電体材料以外に工夫する余地が存在する強誘電体メモリの規定方法及び設計方法を用いて、強誘電体メモリを提供することを目的とする。【解決手段】  本発明における強誘電体メモリでは、読み出し動作時に選択メモリセル及び非選択メモリセルにかかる電荷量変化分をΔＱｓ−（ｎ−１）×ΔＱｕｓ≧ΔＱｂｌで規定して、集積度を決定する。【選択図】    図１５
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【特許請求の範囲】
【請求項１】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との各交点にそれぞれ形成される複数の強誘電体メモリセルと、前記複数のビット線に選択的に接続される少なくとも１つのセンスアンプと、を含み、以下の式を満たす、強誘電体メモリ。
ΔＱｓ−（ｎ−１）×ΔＱｕｓ≧ΔＱｂｌ
ｎ：前記複数のビット線の各１本に接続される前記強誘電体メモリセルの数
ΔＱｓ：選択メモリセルに対して読み出し電圧を加えて“１”情報を読み出すときの電荷量と“０”情報を読み出すときの電荷量との差。
ΔＱｕｓ：選択メモリセルに読み出し電圧を加えて選択メモリセルからの読み出し電荷量を読み出す際に、選択メモリセルとビット線を同じくする各々の非選択メモリセルにかかる電圧が変化し、それに伴う各々の非選択メモリセルの電荷量変化分の、非選択メモリセルが保持している情報による差。
ΔＱｂｌ：前記センスアンプが検出可能な最小電荷量差。
【請求項２】
前記強誘電体メモリセルが、少なくとも１個の強誘電体キャパシタと、少なくとも１個のトランジスタとを含む、請求項１記載の強誘電体メモリ。
【請求項３】
前記強誘電体メモリセルが、少なくとも１個の強誘電体キャパシタを含む、請求項１記載の強誘電体メモリ。
【請求項４】
前記強誘電体メモリセルが、１個の強誘電体キャパシタのみから成る、請求項１記載の強誘電体メモリ。
【請求項５】
想定される使用条件、使用による変化、および径時変化に対して、ΔＱｓが最小となり、ΔＱｕｓが最大となり、ΔＱｂｌが最大となる条件で、請求項１記載の式を満たすようなｎである、請求項１乃至４記載の強誘電体メモリ。
【請求項６】
想定される使用条件、使用による変化、および径時変化に対して、ｎが常に以下の式を満たす、請求項１乃至５記載の強誘電体メモリ。
ｎ≦（ΔＱｓ−ΔＱｂｌ）／ΔＱｕｓ＋１
【請求項７】
前記ｎの限界を大きくする手段が、ΔＱｓを大きくすることであり、単位面積あたりのΔＱｓが大きな材料を用いることにより達成する、請求項１乃至６記載の強誘電体メモリ。
【請求項８】
前記ｎの限界を大きくする手段が、ΔＱｕｓを小さくすることであり、単位面積・単位電圧あたりのΔＱｕｓが小さな材料を用いるか、非選択メモリセルにかかる電圧変化分を小さくすることでΔＱｕｓを抑えることにより達成する、請求項１乃至７記載の強誘電体メモリ。
【請求項９】
前記の、非選択メモリセルにかかる電圧変化分を小さくするための手段が、読み出し動作の直前の動作を行った後、非選択メモリセルにかかる電圧が安定になるまで時間を置き、その後で読み出し動作を行うことで達成する、請求項１乃至８記載の強誘電体メモリ。
【請求項１０】
前記ｎの限界を大きくする手段が、（ΔＱｓ−ΔＱｂｌ）／ΔＱｕｓを最小にすることであり、ある一定のΔＱｂｌに対して前記を達成するΔＱｓとΔＱｕｓとの組み合わせをとる材料および読み出し方法を用いることにより達成する、請求項１乃至９記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関するものであり、選択されたある強誘電体メモリセルとビット線を共有する非選択メモリセルを有し、強誘電体メモリセルから電荷を読み出す際に非選択メモリセルからある種の電荷の漏れ出しがあるような強誘電体メモリに関するものである。
【背景技術】
【０００２】
強誘電体メモリは、不揮発性であり、ＤＲＡＭと同等の動作速度を持つ、次世代型メモリのひとつとして、期待されている。さらに、現在商品化あるいはその検討がされている他のどのメモリよりも消費電力が低いという特長を持つ。
【０００３】
強誘電体メモリのうちで現在主流となっているのは、１つのメモリセルが１個のトランジスタと１個の強誘電体キャパシタからなり、ＤＲＡＭと同じ構造を持つ、１Ｔ１Ｃ型と呼ばれる構造や、１Ｔ１Ｃ型よりも信頼性を上げるために、各メモリセルに対して同様の構造を持つ参照セルを対にして配置して１つのメモリセルにした、２Ｔ２Ｃ型と呼ばれる構造である。さらに、１Ｔ１Ｃ型よりも高集積化が実現できる強誘電体メモリとして、チェインセル構造や単純マトリックス型（クロスポイント型）構造の強誘電体メモリが検討されている。
【０００４】
これらの強誘電体メモリは、強誘電体キャパシタに蓄えられた情報を読み出し電荷量として読み出すタイプの強誘電体メモリである。このタイプの強誘電体メモリにおいては、“１”情報を読み出すときの電荷量と“０”情報を読み出すときの電荷量との間には通常の破壊読出しでもっとも期待される場合においても１桁程度の電荷量の差しかないため、強誘電体メモリを高集積化させた場合に十分な読み出しマージンが取れるか、といったことがしばしば問題となる。さらに、単純マトリックス型などの、メモリセルにトランジスタを含まずに高集積化を狙った強誘電体メモリにおいて特に顕著になる問題として、読み出し動作時に非選択のメモリセルからもいくらかの電荷量の漏れ出しが発生して、それがノイズとなるために強誘電体メモリの高集積化が阻害される問題がある。
【０００５】
そのため、強誘電体メモリを設計するにあたって、選択メモリセルからの読み出し電荷量のマージンや非選択メモリセルからのノイズの電荷量を正確に予測して集積度の限界を決めること、およびその集積度の限界を上げるための工夫を行うことは、重要な事項である。
【０００６】
特に単純マトリックス型構造の強誘電体メモリに特化して設計方法を与えた発明として特許文献１がある。特許文献１によれば、強誘電体メモリの集積度を、選択メモリセルの読み出し電荷量のマージン（ΔＰａ）、各々の非選択メモリセルの容量（Ｃｕ）、およびセンスアンプの検出限界（ΔＶＢＬ）から規定する。さらに、ΔＰａおよびＣｕを規定している。
【０００７】
特許文献１の実施例による規定方法を図１に示す。本図面において、読み出し電圧を３Ｖ、非選択メモリセルにかかる電圧を１Ｖ、としている。これによると、Ｃｕは、対象となる強誘電体キャパシタのＱ−Ｖヒステリシス曲線を元にして、読み出し動作時に非選択メモリセルにかかる電圧における電荷量の微分から求められている。この方法によれば、Ｑ−Ｖヒステリシス曲線のみから単純マトリックス型強誘電体メモリの設計データが得られるため、簡便に単純マトリックス型強誘電体メモリの設計および評価を行うことができる。そのため、特許文献１の方法は、単純マトリックス型強誘電体メモリに対する相対的評価および試験方法としては、優れた方法である。
【０００８】
しかし、特許文献１の方法では、以下の点から正確な設計データを得ることができない問題がある。
（１）強誘電体メモリの読み出し動作は基本的にワード線およびビット線にパルス状の電圧を加えて応答を検出することにより行われるが、Ｑ−Ｖヒステリシス曲線は三角波あるいはＳｉｎ波などの形で電圧を加えることで測定される、といった相違がある。しかも図２に示すように、Ｑ−Ｖヒステリシス曲線は測定する三角波あるいはＳｉｎ波の周波数（ｆ）により変化する。そのため特にＣｕはＱ−Ｖヒステリシス曲線の測定周波数に影響される。よって、正確なＣｕを決定するためには妥当な測定周波数を規定しなければならず、設計上適切なＣｕを求めることは困難である。
（２）図１中に引かれたＣｕを表す直線は、実際のＱ−Ｖヒステリシス曲線から外れている。そのため、Ｃｕは非選択メモリセルにかかる電圧の動きを反映しないものになっている。
（３）読み出し動作時に選択メモリセルにかかる電圧の変化分と非選択メモリセルにかかる電圧の変化分は同じではない。この方法ではその点が考慮されていないためにＣｕが実際よりも大きく出ていると考えられる。
【０００９】
以上の点から、特にＣｕは実態を反映していない。しかも特許文献１の方法では、強誘電体キャパシタに用いる強誘電体材料を工夫する以外に集積度を上げる方法がないことになってしまう。
【００１０】
【特許文献１】特願２００３−２８６５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、簡便であり、読み出し動作における選択メモリセルおよび非選択メモリセルにかかる電圧および電荷量の変化を正確に表し、かつ強誘電体材料以外に工夫する余地が存在するような、強誘電体メモリの規定方法および設計方法を用いて、強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明における強誘電体メモリでは、読み出し動作時に選択メモリセルおよび非選択メモリセルにかかる電荷量変化分を以下の式で規定し集積度を以下の式で決定する。
【００１３】
ΔＱｓ−（ｎ−１）×ΔＱｕｓ≧ΔＱｂｌ
ｎ：前記複数のビット線の各１本に接続される前記強誘電体メモリセルの数
ΔＱｓ：選択メモリセルに対して読み出し電圧を加えて“１”情報を読み出すときの電荷量と“０”情報を読み出すときの電荷量との差。
ΔＱｕｓ：選択メモリセルに読み出し電圧を加えて選択メモリセルからの読み出し電荷量を読み出す際に、選択メモリセルとビット線を同じくする各々の非選択メモリセルにかかる電圧が変化し、それに伴う各々の非選択メモリセルの電荷量変化分の、非選択メモリセルが保持している情報による差。
ΔＱｂｌ：前記センスアンプが検出可能な最小電荷量差。
【００１４】
前記の式で規定される強誘電体メモリは、強誘電体メモリセルが、少なくとも１個の強誘電体キャパシタと少なくとも１個のトランジスタとを含む構造でも、少なくとも１個の強誘電体キャパシタを含む構造でも、１個の強誘電体キャパシタのみから成る構造でも、そのいずれでもよく、背景技術の項に記載したいずれの構造の強誘電体メモリセルについても当てはまる。
【００１５】
また、本発明による強誘電体メモリは、想定される使用条件、使用による変化、および径時変化に対して、ΔＱｓが最小となり、ΔＱｕｓが最大となり、ΔＱｂｌが最大となる条件で、請求項１記載の式を満たすようなｎで設計されることを特徴とする。ただし、前記の３つの条件を同時に満たす条件がない場合に前記条件の最悪の値を組み合わせる必要はなく、想定される使用条件、使用による変化、および径時変化に対して、ｎが常に以下の式を満たせばよい。
ｎ≦（ΔＱｓ−ΔＱｂｌ）／ΔＱｕｓ＋１
【００１６】
また、本発明による強誘電体メモリは、ｎの限界を大きくする手段を用いている。手段のひとつはΔＱｓを大きくすることであり、これは、単位面積あたりのΔＱｓが大きな材料を用いることにより達成される。また別の手段はΔＱｕｓを小さくすることであり、これは、単位面積・単位電圧あたりのΔＱｕｓが小さな材料を用いるか、非選択メモリセルにかかる電圧変化分を小さくすることでΔＱｕｓを抑えることによる、いずれかの手段で達成される。さらにその中で、非選択メモリセルにかかる電圧変化分を小さくするための手段が、読み出し動作の直前の動作を行った後、非選択メモリセルにかかる電圧が安定になるまで時間を置き、その後で読み出し動作を行うことにより達成される。
【００１７】
前記の２つの手段を同時に満たす条件がない場合、ｎの限界を大きくする手段として、（ΔＱｓ−ΔＱｂｌ）／ΔＱｕｓを最小にすることで達成してもよく、ある一定のΔＱｂｌに対して前記を達成するΔＱｓとΔＱｕｓとの組み合わせをとる材料および読み出し方法を用いることにより達成してもよい。
【発明の効果】
【００１８】
本発明により、簡便であり、読み出し動作における選択メモリセルおよび非選択メモリセルにかかる電圧および電荷量の変化を正確に表し、かつ強誘電体材料以外に工夫する余地が存在するような、強誘電体メモリの規定方法および設計方法を用いて、強誘電体メモリを提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図を用いて説明する。
【００２０】
図３に、１Ｔ１Ｃ型強誘電体メモリの構造と読み出し動作時の各線にかかる電圧の一例を、図４に、単純マトリックス型強誘電体メモリの構造と読み出し動作時の各線にかかる電圧の一例を、それぞれ示す。どちらの構造の強誘電体メモリにおいても、１つのビット線に対して複数のメモリセルが接続されている。そのため、選択メモリセルＣ１１からの電荷を読み出す際にビット線にある電圧変化ΔＶがかかると、その影響で非選択メモリセルＣ２１にかかる電圧が変化する。この電圧変化により非選択メモリセルの強誘電体キャパシタに対して電荷量の変化が発生する。このことは、検出される電荷量に影響を及ぼす。
【００２１】
１Ｔ１Ｃ型においては、トランジスタにより非選択メモリセルは保護されているため、前記の電荷量変化は小さく抑えられる。一方で単純マトリックス型においては、非選択メモリセルを保護する選択トランジスタが存在しないため、１Ｔ１Ｃ型よりも前記の電荷量変化は大きくなることが予想され、本発明による方法はより重要になる。
【００２２】
そのため、以下、特に単純マトリックス型強誘電体メモリについて説明する。
【００２３】
図５は、図４における読み出し動作において各ワード線およびビット線にかかる電圧の変化を示したものである。読み出し時にＢＬ１に対して前述の電圧変化ΔＶがかかる。本発明における評価シーケンスにおいては、このΔＶの取り込み方法が重要になる。
【００２４】
図６に、単純マトリックス型強誘電体メモリに対する本発明による設計データの評価シーケンスの、最も好ましい例を示す。これによれば、図５に忠実な評価シーケンスによりΔＱｓとΔＱｕｓを求め、さらにそこからｎの限界を求めることができる。
【００２５】
図７も、単純マトリックス型強誘電体メモリに対する本発明による設計データの評価シーケンスである。図６と比べて評価シーケンスが単純化されており、市販の評価装置との整合性が良くなっている。この評価シーケンスにおいても、ΔＱｓ、ΔＱｕｓ、さらにｎの限界を求めることができる。
【００２６】
単純マトリックス型強誘電体メモリに対して、図８のような構造を作り図９の評価シーケンスを適用すると、ΔＱｓ−（ｎ−１）×ΔＱｕｓを求めることができる。図８において、選択メモリセルと非選択メモリセルに対して独立に電圧を加えることができるようにしている。ｎをいろいろ変えた構造を用意することで、ｎに対するΔＱｕｓの変化を評価することができ、ｎをより増やして高集積化を目指したときの予測ができるようになる。
【００２７】
以下、本発明を実施するための詳細を、図を用いて示す。
【実施例１】
【００２８】
ＰｂＺｒ0.3Ｔｉ0.7Ｏ3を例に、本発明における評価方法でｎを予測した例（実施例１）、特許文献１による評価方法でｎを予測した例（比較例１）、および静的Ｃ−Ｖ測定からキャパシタの容量を割り出してそこからｎを予測した例（比較例２）を示す。ここで、実施例と比較例とで用いる単位が異なるため、センスアンプ容量１０μＦ／ｃｍ2および設計データ例から、ΔＶＢＬ＝０．２Ｖ、ΔＱｂｌ＝５μＣ／ｃｍ2とした。
【００２９】
図１０〜１３に、ＰｂＺｒ0.3Ｔｉ0.7Ｏ3のｎを予測するために必要な各測定結果を示す。実施例１においては図１１のΔＱｓおよび図１２のΔＱｕｓを用いて、比較例１においては図１０のΔＰａおよびＣｕを用いて、比較例２においては図１０のΔＰａおよび図１３のＣｕを用いて、それぞれｎを求めた。その結果、ｎは、実施例１においては１４９、比較例１においては１５、比較例２においては１３０、とそれぞれ予測された。
【００３０】
例えば、多結晶で理想的な（１１１）配向を持つチタン酸ジルコン酸鉛（ＰＺＴ）において、物性値から得られる理想値はΔＰａ＝１１０μＣ／ｃｍ2、Ｃｕ＝４μＦ／ｃｍ2である。しかしその値においてもｎは１３７にしかならない。そのため、比較例１による評価方法でｎを予測した場合には、単純マトリックス型強誘電体メモリのセルアレイサイズをｋｂｉｔクラス以上に大容量化するためにはビット線につながるメモリセルの数を増やさないままでワード線につながるメモリセルの数を増やすしかなく、大容量化するほどメモリセルアレイの配置に制限ができることになる。比較例２における方法ではＣｕ＝２．１μＦ／ｃｍ2であり比較例１の場合よりも大容量化に対応することができるが、材料の物性値を用いていることには変わりないため、大容量化する際に出る制限事項に関しては、比較例１の場合と変わらない。
【００３１】
実施例１においては、読み出し時に非選択メモリセルにかかる電圧変化分を０．２Ｖで固定であるとしたが、この電圧変化分を小さくすることによっても大容量化が達成されるため、比較例の場合に現れる大容量化の際の制限事項をなくすことができる。
【実施例２】
【００３２】
ＰｂＺｒ0.17Ｔｉ0.66Ｎｂ0.17Ｏ3に対して図８および図９に示すような評価によりΔＱｓ−（ｎ−１）×ΔＱｕｓを直接求めた結果を図１４および図１５に示す。図１４におけるスイッチング電荷量曲線から、非選択容量による影響を加味した“１”読み出しと“０”読み出しにおけるスイッチング電荷量の差（Ｑｓｗ）求め、図１５においてＱｓｗをｎ−１に対してプロットした。結果から、非選択容量の個数によるＱｓｗへの影響は直線関係にはならず、さらに影響が少なくなる傾向になる。これは、ｎが増えるに従って非選択容量が大きな割合を占めるようになり、それに従って非選択容量にかかる電圧変化分が小さくなるからである。このようなｎの数により変化する電圧変化分を比較例のような方法で読み取ることは困難であり、本発明によって実施できる事項である。
【実施例３】
【００３３】
材料以外の手段により大容量化を達成するための手段の一例を示す。
【００３４】
選択メモリセルにおける電荷量変化の動作と非選択メモリセルにおける電荷量変化の動作とを比較すると、選択メモリセルにおける電荷量変化の動作の方が速い。図１６に、図１１および図１２におけるΔＱｓおよびΔＱｕｓの比率の時間依存性を示す。この比率はほぼｎに対応する。図１６の結果から、高速で動作させるほどΔＱｓとΔＱｕｓとの比率を大きくすることができることがわかる。このことから、ΔＱｓの最低必要量を満たすなるべく短い読み出し時間で動作させることにより、ｎを最大にすることができる。
【実施例４】
【００３５】
材料以外の手段により大容量化を達成するための手段の一例を示す。
【００３６】
図１７は、実施例１と同じ材料に対する、工夫された方法による読み出し動作における非選択メモリセルの挙動を示したものであり、図１２に相当する。実施例１と比較してΔＱｕｓが約１／４に抑えられ、結果、ｎ＝５９３（実施例１ではｎ＝１４９）が得られた。
【００３７】
実施例１と本実施例との違いは、実施例１は、あるメモリセルが書き込み動作後すぐに他のメモリセルに対する読み出し動作の非選択メモリセルとして作用することを想定してΔＱｕｓを算出した結果であり、本実施例は、あるメモリセルに対して書き込み動作後書き込んだデータを緩和させる動作を行ない、その上で他のメモリセルに対する読み出し動作の非選択メモリセルとして作用することを想定してΔＱｕｓを算出した結果である。
【００３８】
前記の緩和動作は、例えば図１８〜２１に示すように、ある書き込み動作直後にすべてのメモリセルに対して双極パルスを印加する等の手段により行なう。
【産業上の利用可能性】
【００３９】
本発明により、大容量の強誘電体メモリを設計、作製することができ、特に単純マトリックス型強誘電体メモリの大容量化に対して大きな効果を発揮することが期待される。
【図面の簡単な説明】
【００４０】
【図１】従来例による、単純マトリックス型強誘電体メモリの設計方法を示す図である。
【図２】図１による設計方法の問題点として、使用周波数により各パラメータが影響されることを示す図である。
【図３】１Ｔ１Ｃ型強誘電体メモリおよび読み出し挙動を示す図である。
【図４】単純マトリックス型強誘電体メモリおよび読み出し挙動を示す図である。
【図５】単純マトリックス型強誘電体メモリの読み出しシーケンスを示す図である。
【図６】単純マトリックス型強誘電体メモリに対する本発明による設計データの評価シーケンスの好適例を示す図である。
【図７】単純マトリックス型強誘電体メモリに対する本発明による設計データを市販の強誘電体評価装置などを用いて一括で評価するための評価シーケンスの好適例を示す図である。
【図８】単純マトリックス型強誘電体メモリにおいてΔＱｓ−（ｎ−１）×ΔＱｕｓを直接求めるために好適な構造を示す図である。
【図９】図８の構造に対して印加する電圧のシーケンスを示す図である。
【図１０】ＰｂＺｒ0.3Ｔｉ0.7Ｏ3のヒステリシス曲線、およびそこから取り出したパラメータを示す図である。
【図１１】ＰｂＺｒ0.3Ｔｉ0.7Ｏ3の、図６の方法による選択メモリセルのスイッチング電荷曲線、およびそこから取り出したパラメータを示す図である。
【図１２】ＰｂＺｒ0.3Ｔｉ0.7Ｏ3の、図６の方法による非選択メモリセルのスイッチング電荷曲線、およびそこから取り出したパラメータを示す図である。
【図１３】ＰｂＺｒ0.3Ｔｉ0.7Ｏ3の静的Ｃ−Ｖ曲線、およびそこから取り出したパラメータを示す図である。
【図１４】図８の構造において非選択容量の個数を変化させたときの、ＰｂＺｒ0.17Ｔｉ0.66Ｎｂ0.17Ｏ3のスイッチング電荷曲線を示す図である。
【図１５】図８の構造において非選択容量の個数を変化させたときの、ＰｂＺｒ0.17Ｔｉ0.66Ｎｂ0.17Ｏ3のＱｓｗの変化を示す図である。
【図１６】図１１および図１２におけるΔＱｓおよびΔＱｕｓの比較の、時間依存性を示す図である。
【図１７】単純マトリックス型強誘電体メモリの動作に対して工夫を取り入れた上で、ＰｂＺｒ0.3Ｔｉ0.7Ｏ3の、図６の方法による非選択メモリセルのスイッチング電荷曲線、およびそこから取り出したパラメータを示す図である。
【図１８】単純マトリックス型強誘電体メモリにおいて“０”書き込み後に緩和動作を行ないΔＱｕｓの低減を図るための、各ワード線およびビット線にかかる電圧のシーケンスを示す図である。
【図１９】単純マトリックス型強誘電体メモリにおいて“１”書き込み後に緩和動作を行ないΔＱｕｓの低減を図るための、各ワード線およびビット線にかかる電圧のシーケンスを示す図である。
【図２０】単純マトリックス型強誘電体メモリにおいて“０”書き込み後に緩和動作を行ないΔＱｕｓの低減を図るための、各メモリセルにかかる電圧のシーケンスを示す図である。
【図２１】単純マトリックス型強誘電体メモリにおいて“１”書き込み後に緩和動作を行ないΔＱｕｓの低減を図るための、各メモリセルにかかる電圧のシーケンスを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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