(57)【要約】【課題】公知の解決法における問題点を克服する集積回路の製造方法を提供する。【解決手段】単一ウエハ反応装置を用いて、第１の一定ドーピングレベルを有する下部と第１の一定ドーピングレベルより低い第２の一定ドーピングレベルを有する上部とを有するＮ型の単一のエピタキシャル層を形成し、上述の上部に選択的にＮ型のイオン打ち込みを行うことにより第２の一定ドーピングレベルを有する第１のゾーンと第１の一定ドーピングレベルを有する第２のゾーンとを形成し、次いで、第１のゾーンの上述の上部に、Ｎ型のエミッタ領域とベースドーピングレベルを有するＰ型のベース領域とＮ型のコレクタ領域とベースドーピングレベルより高いドーピングレベルを有し、エミッタ領域を横方向から囲んでいるＰ型の環状しゃ断領域とを備えた低雑音バイポーラトランジスタを形成する。【選択図】図６
2006196914.tif 000002
【特許請求の範囲】
【請求項１】
単一ウエハ反応装置を用いて、第１の一定ドーピングレベルを有する下部（５５，５５′）と該第１の一定ドーピングレベルより低い第２の一定ドーピングレベルを有する上部（５６，５８）とを有するＮ型の単一のエピタキシャル層を形成し、前記上部に選択的にＮ型のイオン打ち込みを行うことにより前記第２の一定ドーピングレベルを有する第１のゾーン（５５，５６）と前記第１の一定ドーピングレベルを有する第２のゾーン（５５′，５８）とを形成し、次いで、前記第１のゾーンの前記上部に、Ｎ型のエミッタ領域（３６）とベースドーピングレベルを有するＰ型のベース領域（３５，３８；３５′）とＮ型のコレクタ領域（５６，３９）と前記ベースドーピングレベルより高いドーピングレベルを有し、前記エミッタ領域を横方向から囲んでいるＰ型の環状しゃ断領域（３８）とを備えた低雑音バイポーラトランジスタを形成することを特徴とする低雑音バイポーラトランジスタを備えた集積回路の製造方法。
【請求項２】
前記ベース領域として、その一部が前記環状しゃ断領域（３８）及び前記エミッタ領域（３６）間に位置しており、前記エミッタ領域（３６）を埋込んだベースウエル部分（３５，３５′）を形成することを特徴とする請求項１に記載の製造方法。
【請求項３】
前記環状しゃ断領域（３８）を前記エミッタ領域（３６）より深くかつ前記ベースウエル部分（３５）の実質的に半分の深さに形成することを特徴とする請求項２に記載の製造方法。
【請求項４】
前記エミッタ領域（３６）及び前記環状しゃ断領域間の横方向の距離（Ｘ）を、該エミッタ領域（３６）の回りの前記ベースウエル部分（３５）内のバルク空乏深さ（ＷＤ）に実質的に等しく形成することを特徴とする請求項２又は３に記載の製造方法。
【請求項５】
前記エミッタ領域（３６）及び前記環状しゃ断領域間の横方向の距離（Ｘ）を、該エミッタ領域（３６）の回りの前記ベースウエル部分（３５）内のバルク空乏深さ（ＷＤ）より大きく形成し、前記エミッタ領域及び前記環状しゃ断領域（３８）間に、前記第１及び第２の一定ドーピングレベルの間の第３の一定ドーピングレベルを有するＰ型の領域（５０）をイオン打ち込みで形成することを特徴とする請求項２又は３に記載の製造方法。
【請求項６】
前記ベースウエル部分（３５′）を、前記環状しゃ断領域（３８）より浅く形成することを特徴とする請求項２に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低雑音バイポーラトランジスタを備えた集積回路の製造方法に関する。
【背景技術】
【０００２】
公知のように、電子デバイスにおいて「雑音」という用語は、デバイスの端子における電流又は電圧の不規則な揺らぎを表わしており、これはデバイスによって扱うことのできる最小信号レベルを大幅に制限してしまう。
【０００３】
各デバイスにおける雑音は、種々の物理的な原因によるものであり、それらの幾つかは前から知られている。特に関心を持たれているものとしては、「フリッカ」雑音（１／ｆ雑音とも表わされる）及び「バースト」雑音が知られている。前者のフリッカ雑音は全てのデバイスに存在しており、後者のバースト雑音はかなりの割合でデバイスに存在している。
【０００４】
フリッカ雑音は、デバイスの表面層内にキャリヤがトラップされたことによる、即ち半導体−酸化物インタフェースにおけるトンネル効果による、複数のキャリヤの揺らぎによって引き起こされるものであると一般に認められている。受け入れられている理論によれば、半導体内のキャリヤは、トンネル酸化層内で所定の距離をおいて、トラップ準位で連絡しており、再放出されるまでしばらくの間トラップされた状態のままとなる。特にトランジスタの場合、フリッカ雑音の発生源は、ベース−エミッタ接合部に位置している。
【０００５】
フリッカ雑音は、オペレーショナルアンプの入力トランジスタ及びオーディオ用のプリアンプの場合に、特に好ましくない。
【０００６】
一方、バースト雑音は、電流が２つ又はそれ以上の一定値の間を急激に変動することに起因している。変動周波数は、非常に低い（１Ｈｚ未満）か又は高い（数百Ｈｚ）値であろう。後者の場合、バースト雑音はフリッカ雑音とかなり混同するであろう。このタイプの雑音は、一般に、欠陥の存在、金属の含有及び接合の空間電荷領域における析出に起因するものとされている。電流の揺らぎは、伝導にあずかる欠陥が存在すればその程度に依存する。バースト雑音がゲッタ等の欠陥低減工程によって減少するという事実は、この理論を裏書きしている。
【０００７】
フリッカ雑音の場合、トランジスタの出力端子における雑音出力は、ＩＢαに比例する。ここで、ＩＢはベース電流であり、αは１〜２の定数である。バースト雑音の場合、出力雑音電力はトランジスタのゲインの２乗に逆比例し、従って、与えられたコレクタ電流について高ゲイントランジスタは、低ゲインタイプのものに比してフリッカ雑音及びバースト雑音の影響をさほど受けない。
【０００８】
フリッカ雑音及びバースト雑音を減少させるための既に提案されている技術は、１μＡ未満のコレクタ電流に対して典型的には１０００〜１００００のゲインを有する超高ゲイン（スーパ−ベータ、ＳＢＴ）トランジスタを生成することである。ＮＰＮ型スーパ−ベータトランジスタにおいては、ベース転送効率を改善し（電荷キャリヤの再結合を減少させ）ゲインを増大させるため、ベース層が標準的なトランジスタに比較して狭くなっている。特にプレーナ処理においては、ベース幅（Ｎ＋型エミッタ領域及びＮ型エピタキシャル層の間のＰ型ベース層の厚み）をだいたい０．２〜０．３μｍと小さくする（通常の０．８μｍに比較して）ことによって、電流ゲインが２０００〜５０００程度に増大する（通所の２００〜３００に比較して）。
【０００９】
高ゲインＮＰＮトランジスタは、プレーナ工程にフォトリソグラフィ及び拡散工程を追加することによって通常のＮＰＮ型のものと同時に作成される。実際には、通常のＮＰＮトランジスタのベース拡散の後に、フォトリソグラフィによって窓が開けられ、この窓を通して高βＦトランジスタのエミッタがプリデポジットされさらに部分的に拡散される。次いで、通常のエミッタのフォトリソグラフィ及び拡散が行われ、これにより高βＦトランジスタのエミッタが通常のエミッタより深くなる。その結果、活性ベースの厚みが非常に小さくなる（標準的なトランジスタ及び高ゲイントランジスタに関する図１及び図２を参照した比較による、ここでＷＢ及びＷＢ′はそれぞれのベース幅を示している）。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したタイプの高ゲイントランジスタは、しかしながら、非常に低い（約３Ｖの）ベース開放コレクタ−エミッタ降伏電圧（ＢＶＣＥＯ）を有するものであり、エミッタ及びコレクタ間のパンチスルーの危険があるので、高い電圧を必要とする用途には使用することができない。
【００１１】
さらに、前拡散は、結晶学上の欠陥に起因して、ベース領域の内側のエミッタ部分がコレクタまで侵入することにより、エミッタパイプのごときものの形成を増大させる。公知のように、このようなパイプは、トランジスタのＩＣ−ＶＣＥ出力特性を変化させるので、抵抗性を有することとなる。これは、高ゲインという利点がなくなるか又は製造不良品となり、その結果、効率が低下するという点からも、特に出力集積回路で問題となる。
【００１２】
さらに、標準的な製造工程に比較して追加のマスキング工程が必要となり、製造コストが増大するという不都合をも有している。
【００１３】
他の公知の雑音低減法は、表面部分の貢献度を深い領域（バルク）の貢献度に対して減少させるべく、高いＡＥ／ＰＥ比、即ち上から見たエミッタ領域の面積及び周囲長の比、を有するトランジスタを作成することである。しかしながら、この方法は、フリッカ雑音の減少にのみ有効であり、バースト雑音については有効ではない。
【００１４】
従って本発明の目的は、公知の解決法における問題点を克服する集積回路の製造方法を提供することにあり、特に、種々の要求に適合できる柔軟性のある解決法で雑音を低減すると共に高い降伏電圧を保証するような集積回路の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明によれば、単一ウエハ反応装置を用いて、第１の一定ドーピングレベルを有する下部と第１の一定ドーピングレベルより低い第２の一定ドーピングレベルを有する上部とを有するＮ型の単一のエピタキシャル層を形成し、上述の上部に選択的にＮ型のイオン打ち込みを行うことにより第２の一定ドーピングレベルを有する第１のゾーンと第１の一定ドーピングレベルを有する第２のゾーンとを形成し、次いで、第１のゾーンの上述の上部に、Ｎ型のエミッタ領域とベースドーピングレベルを有するＰ型のベース領域とＮ型のコレクタ領域とベースドーピングレベルより高いドーピングレベルを有し、エミッタ領域を横方向から囲んでいるＰ型の環状しゃ断領域とを備えた低雑音バイポーラトランジスタを形成する集積回路の製造方法が提供される。
【００１６】
本発明によって製造されたトランジスタは、実際に、通常のＰ型ベース層に比較してはるかに低濃度にドープされたＰ型ウエル層を用いていることによりベース領域のドープ濃度が低減し、これによりゲインが著しく増大すると共に１／ｆ雑音及びバースト雑音が大幅に減少する。
【００１７】
表面空間電荷領域の形成を防止するために、ウエル領域及びエピタキシャル層にまたがって環状のＰ型領域がＰウエル／Ｎ＋接合の位置に形成される。
【発明を実施するための最良の形態】
【００１８】
本発明のこれに限定されない好ましい実施態様について、添付図面を参照した実施形態を用いて以下に説明する。
【００１９】
図１は、公知のＮＰＮトランジスタを形成したシリコンウエハの斜視断面図であり、Ｐ型基板１と、Ｎ型エピタキシャル層２と、Ｎ＋型埋込領域３と、Ｎ＋型高不純物濃度コレクタ領域４と、Ｐ型ベース領域５と、Ｎ＋型エミッタ領域６とを有する標準的なＮＰＮトランジスタを示している。ＷＢはベース領域の幅を示している。
【００２０】
図２は、公知の高ゲインＮＰＮトランジスタを形成したシリコンウエハの斜視断面図であり、基板１１と、エピタキシャル層１２と、埋込領域１３と、高不純物濃度コレクタ領域１４と、ベース領域１５と、エミッタ領域１６とを有する公知の高ゲインＮＰＮトランジスタを示している。同図から分かるように、エミッタ領域１６は、図１の対応するエミッタ領域６よりも深く、これにより領域１５のベース幅ＷＢ′は図１の対応するベース幅ＷＢよりも小さい。
【００２１】
図３は、本発明によるＮＰＮトランジスタの第１の実施形態を示している。この実施形態では、トランジスタは、Ｐ型基板３１と、Ｎ型エピタキシャル層３２と、基板３１及びエピタキシャル層３２間のトランジスタの活性域に挿入されたＮ＋型埋込領域３３とを備えたシリコンウエハ内に形成されている。エピタキシャル層３２内には、他のものと比較して低濃度にドープされ従ってＰ−と表されているＰ型ウエル領域３５と、ウエル領域３５の内側に形成されウエハの表面３７に面しているＮ＋型エミッタ領域３６と、表面３７に面すると共にエミッタ領域３６を距離を置いて横方向から囲んでおり、ウエル領域３５及びエピタキシャル層３２にまたがって形成されたＰ型環状領域３８と、コレクタコンタクト位置にあるＮ＋型高不純物濃度領域３９とが形成されている。
【００２２】
図３は、エミッタコンタクトＥ、ベースコンタクトＢ、エミッタコンタクトＥ及び保護酸化層４０をも概略的に示している。
【００２３】
半導体材料にストレスがかかるのを防止するため、図３のトランジスタは深いコレクタ領域（通常はＮ＋型でありコンタクト領域３９及び埋込層３３間に設けられている）を有していない。
【００２４】
図示した実施形態において、エミッタ領域３６及び環状領域３８間の距離Ｘは、図４に示すように、ウエル領域３５内の表面３７に近い所に形成される空乏領域の幅が空乏領域の内部バルク深さに等しくなるように選ばれる。図４において、ハッチング部分は空乏領域４１を示しており、ＷＤは空乏領域の内部バルク深さを示している。同図から分かるように、この例では、距離Ｘは表面３７近傍の空乏領域の幅に等しい。
【００２５】
図３のトランジスタにおいて、環状領域３８（これとウエル領域３５とでベース領域を形成している）は、ベース領域の周辺部が標準的なベース領域５と同じ特性を有するように、この標準的トランジスタのベース領域５とほぼ同じドーピングレベルを有している（約１００Ω／□のシート抵抗ＲＳ）。これとは逆に、ウエル領域３５は、環状領域３８よりはるかに低濃度にドープされており（数ＫΩ／□のシート抵抗ＲＳ）、標準的なベース領域５よりはるかに深くなっている（表面３７からエミッタ領域３６、環状領域３８及びウエル領域３５への典型的な深さは、それぞれ１．５μｍ、１．８μｍ及び３μｍである）。その結果、エミッタ領域の中央部は、公知のトランジスタの構造より低濃度にドープされておりかつより深くなっている。
【００２６】
ウエル領域３５は、プリデポジション及びこれに続くボロン原子の拡散によって行われるベース拡散工程（この場合、環状領域３８が形成される）より前に形成される。
【００２７】
エミッタ領域３６に関する環状領域３８によって、及びエミッタ領域３６に面するウエル領域３５が低濃度にドープされていることによって、トランジスタの表面領域周辺における動作が減少し、トランジスタは公知の構造より深いバルク部分内で主に動作することとなる。その結果、効率的に動作が行われるベース領域において、再結合が低減しゲインが増大する（１０００〜５０００程度まで）ので、フリッカ雑音及びバースト雑音の両方が減少することとなる。
【００２８】
環状領域３８及びエミッタ領域３６が離れていることにより、ベース電流ＩＢが最小化されベース−エミッタ接合全体に渡って高いゲインβｍａｘが保証される。その結果、等価入力雑音電流（ｉｉｎ、ベース電流の平方根に比例）及び等価雑音電圧（ｅｎ）の両方が最小となる。
【００２９】
図３の構造は、高ゲインの必要ないかなる精密回路（例えば電流ミラー回路及びバンドギャップ回路）にも使用され得るが、与えられた降伏電圧ＢＶＣＥＯの値は保証されなければならない。
【００３０】
一般に、図３の構造は、ウエル領域３５を形成するのに追加のマスクを必要とする。しかしながら、ほとんどの電力回路においては、Ｐウエル層はいくつかの位置に既に設けられており、従ってそのようなマスクはほとんどの製造工程で既に使用されている。このような場合、図３の構造は、追加の製造工程を設けることなく既に存在するマスクを単に修正するのみで済み、従って従来の工程に比べて製造コストが増大することはない。同一のチップ内に集積される他の回路が全くＰウエル領域を有していないような場合にも、追加のマスクを用いるという不利な点は、これによって得られる特性上の著しい改善で補償されて余りあるものである。
【００３１】
図５に示すように、エピタキシャル層３２はＰ＋型の深い絶縁領域４７によって複数のウエルに分割されている。絶縁領域４７は、本発明のバイポーラトランジスタを集積した領域４８を抵抗４５を集積した領域４９から分離している。さらに、埋込層３３及び３３′が基板３１とエピタキシャル層の領域４８及び４９との間にそれぞれ設けられている。図３のものと同一である領域３５、３６及び３８に加えて、バイポーラトランジスタはさらに、エミッタ領域３６を完全に囲み表面に位置する、従って（上から見た場合）環形状となっているイオン打ち込みされたＰ型層５０を備えている。この層５０は、ウエル領域３５と環状領域３８との中間のドーピングレベルを有していることが好ましい（典型的には約１ＫΩ／□）。
【００３２】
抵抗４５は、それぞれのコンタクトＫに接続されたコンタクト領域５２間に伸長するイオン打ち込みされたＰ型層５１によって形成されている。この抵抗は、公知の抵抗製造工程を用いて同時に形成される。イオン打ち込みされた層５０及び５１は同じ特性を有している。
【００３３】
図６（Ａ）及び（Ｂ）は、図示の構造の２つ態様を示している。これらの態様は、異なるドーピング特性のエピタキシャル層を有することによって、高度の柔軟性、高い降伏電圧、高いゲイン、低い雑音レベル、及び高いしゃ断周波数という特性を得ている。これら２つの例の差は、ウエル領域の深さのみである。
【００３４】
より特定的には、図６（Ａ）及び（Ｂ）の構造は、基板３１を覆う下部５５とウエハの表面３７まで伸長する上部５６とからなる２つの部分のエピタキシャル層を有している。下部５５はドーピングレベルＮ１、上部５６はドーピングレベルＮ２を有している。ただし、図６（Ｃ）に示すように、Ｎ１＞Ｎ２である。領域３５、３５′、３８及び３９は、エピタキシャル層のより低濃度にドープされた上部５６内に全て埋込まれている。
【００３５】
図６（Ａ）の構造において、エピタキシャル層のより低濃度にドープされた上部５６は、ウエル領域３５の空乏を減少させ、これによりベース−コレクタ接合は、図８の表に示すように、より優れた耐電圧特性（エミッタ及びコレクタ間のより高いパンチスルー電圧）を提供する。図８は、１１μｍの合計厚のエピタキシャル層３２を用いて本願発明者によってなされた試験の結果を示している。図８の表において、ＲＳ１及びＷ１はエピタキシャル層の下部５５（ドーピングレベルＮ１）の抵抗率及び厚みをそれぞれ表しており、ＲＳ２及びＷ２は上部５６（ドーピングレベルＮ２）の抵抗率及び厚みをそれぞれ表しており、ＢＶＰＴはパンチスルー電圧を表している。この表の最上行のデータは図３の実施形態のものに対応しており、ＲＳ１及びＲＳ２が同一となっている。
【００３６】
図６（Ｂ）の構造において、エピタキシャル層の上部５６のドーピングレベルを適切に選択することによって、トランジスタの１つの特性の同時の向上と共にパンチスルー電圧についても同じ向上を得ることができる。図６（Ａ）の構造に比較して浅いウエル領域３５′は、実際に、トランジスタのゲイン、しゃ断周波数及び雑音レベルについて向上した特性を提供する。
【００３７】
図６（Ａ）及び（Ｂ）の構造は、現在市販されている単一ウエハエピタキシャル反応装置を用いて、製造コストを高めることなく非常に容易に形成できる。この装置は、公知のように、要求された正確さを有し異なる濃度特性を有する単一エピタキシャル層を作成可能である。
【００３８】
図６（Ａ）及び（Ｂ）の構造におけるエピタキシャル層３２の上部５６の表面反転によって生じたいかなる問題点も、現在のバイポーラ及びＢＣＤ（バイポーラ−ＣＭＯＳ−ＤＭＯＳ）工程に通常は備えられるしきい値修正マスクを用いることにより解消され得る。これは、集積回路の素子を形成する前に、しきい値修正が必要な活性域にリンイオンを打ち込み可能とするものである。
【００３９】
他の集積回路素子が一定のドーピング特性（ほぼＮ１に等しい）を有するエピタキシャル層を必要とする場合、図６（Ａ）及び（Ｂ）の解決法によれば、図７（Ａ）に示すようにＮ型ウエルにイオン打ち込みすることによって、それら素子におけるエピタキシャル層の上部のドーピングレベルを変更する。
【００４０】
より特定的には、図７（Ａ）は、集積回路の種々の素子を形成する領域を形成する前のシリコンウエハの断面を示している。図７（Ａ）の断面の右側部分は、図６（Ａ）及び（Ｂ）に示すような低雑音ＮＰＮバイポーラトランジスタを集積するためのものであり、従って、図７（Ｃ）に示すように、ドーピングレベルＮ１の下部５５とこのＮ１より低いドーピングレベルＮ２の上部５６とに分割されたエピタキシャル層を有している。一方、図７（Ａ）の断面の左側部分は、ほぼ均一のドーピング特性のエピタキシャル層を必要とする電子素子を収容するためのものであり、従って、ドーピングレベルＮ１の下部５５′と、ドーピングレベルＮ３≒Ｎ１の上部５８とからなっている。図７（Ａ）の左側部分におけるエピタキシャル層のドーピング特性に関する図７（Ｂ）に示すように、このドーピングレベルは、元のＮ２特性とＮウエルのイオン打ち込みの結果であるＮＷ特性との和に等しい。このような総和特性（Ｎ１及びＮ３）は、ほぼ一定である。
【００４１】
以上述べた集積回路の製造方法について、本発明の範囲を逸脱することなく、当業者が変更できることは明らかである。
【図面の簡単な説明】
【００４２】
【図１】公知のＮＰＮトランジスタを形成したシリコンウエハの斜視断面図である。
【図２】公知の高ゲインＮＰＮトランジスタを形成したシリコンウエハの斜視断面図である。
【図３】本発明の第１の実施形態のＮＰＮトランジスタを形成したシリコンウエハの断面図である。
【図４】図３のトランジスタの斜視図である。
【図５】本発明の第２の実施形態のトランジスタを形成したシリコンウエハの断面図である。
【図６】本発明の第３及び第４の実施形態のトランジスタを形成したシリコンウエハの断面図、及びそれぞれのドーピング原子の濃度分布を示す図である。
【図７】本発明の集積回路を形成する前のシリコンウエハの断面図、及びそれぞれ異なる位置における濃度分布を示す図である。
【図８】本願発明者によってなされた試験結果を示す表図である。
【符号の説明】
【００４３】
３１  Ｐ型基板
３２  Ｎ型エピタキシャル層
３３  Ｎ＋型埋込領域
３５、３５′  Ｐ型ウエル領域
３６  Ｎ＋型エミッタ領域
３７  ウエハの表面
３８  Ｐ型環状領域
３９  Ｎ＋型高不純物濃度領域
４０  保護酸化層
４５  抵抗
４７  深い絶縁領域
４８、４９  領域
５０、５１  イオン打ち込みされたＰ型層
５２  コンタクト領域
５５  下部
５６  上部
【図１】
2006196914.tif 000003
【図２】
2006196914.tif 000004
【図３】
2006196914.tif 000005
【図４】
2006196914.tif 000006
【図５】
2006196914.tif 000007
【図６】
2006196914.tif 000008
【図７】
2006196914.tif 000009
【図８】
2006196914.tif 000010