(57)【要約】【課題】  ＳＲＡＭのような揮発性メモリ装置でのセルパワースイッチング回路とそれによるセルパワー電圧印加方法を提供することにある。【解決手段】  印加される第１スイッチ制御信号に応じて第１電源電圧と該第１電源電圧のレベルよりも高いレベルを有する第２電源電圧のうち１つを第１スイッチング出力端に選択的に出力する第１パワースイッチング部と、印加される第２スイッチ制御信号に応じて前記第１スイッチング出力端の出力電圧と前記第１電源電圧よりも低いレベルを有する第３電源電圧のうち１つを第２スイッチング出力端にセルパワー電圧として出力する第２パワースイッチング部と、前記セルパワー電圧が、スタンバイ状態では前記第３電源電圧として供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間の間に前記第２電源電圧として供給されてから前記第１電源電圧として供給されるように、前記第１，２スイッチ制御信号の状態を制御するセルパワー制御部と、を備える。【選択図】  図１
2006196164.tif 000002
【特許請求の範囲】
【請求項１】
印加される第１スイッチ制御信号に応じて第１電源電圧と該第１電源電圧のレベルよりも高いレベルを有する第２電源電圧のうち１つを第１スイッチング出力端に選択的に出力する第１パワースイッチング部と、
印加される第２スイッチ制御信号に応じて前記第１スイッチング出力端の出力電圧と前記第１電源電圧よりも低いレベルを有する第３電源電圧のうち１つを第２スイッチング出力端にセルパワー電圧として出力する第２パワースイッチング部と、
前記セルパワー電圧が、スタンバイ状態では前記第３電源電圧として供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間の間に前記第２電源電圧として供給されてから前記第１電源電圧として供給されるように、前記第１，２スイッチ制御信号の状態を制御するセルパワー制御部と、を備えることを特徴とする半導体メモリ装置のセルパワースイッチング回路。
【請求項２】
チップ選択信号を受信して前記スタンバイ状態の持続時間が予め設定された時間以上になったか否かを判断し、前記スタンバイ持続時間が予め設定された時間以上になった場合に前記セルパワー制御部が前記スタンバイ状態での動作制御を行うディープスタンバイ検出信号を生成するディープスタンバイセルフ検出部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項３】
前記第１電源電圧は動作電圧であって、チップ内の内部電源電圧発生回路から供給される電圧であることを特徴とする請求項１に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項４】
前記半導体メモリ装置はＳＲＡＭであることを特徴とする請求項１に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項５】
前記セルパワー電圧は前記ＳＲＡＭのメモリセルを構成する負荷ＭＯＳトランジスタのソース電圧として印加されることを特徴とする請求項４に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項６】
前記第１パワースイッチング部は前記第１電源電圧にソースが連結され、前記第１スイッチング出力端にドレインが連結され、前記第１スイッチ制御信号をゲートで受信する第１Ｐ型ＭＯＳトランジスタと、
前記第２電源電圧にソースが連結され、前記第１スイッチング出力端にドレインが連結され、前記第１スイッチ制御信号をゲートで受信する第２Ｐ型ＭＯＳトランジスタと、から構成されることを特徴とする請求項１に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項７】
前記第２パワースイッチング部は前記第３電源電圧にソースが連結され、前記第２スイッチング出力端にドレインが連結され、前記第２スイッチ制御信号をゲートで受信する第１Ｐ型ＭＯＳトランジスタと、
前記第１スイッチング出力端にソースが連結され、前記第２スイッチング出力端にドレインが連結され、前記第２スイッチング制御信号をゲートで受信する第２Ｐ型ＭＯＳトランジスタと、から構成されることを特徴とする請求項６に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項８】
前記メモリセルは６個のセルトランジスタを有し、前記６個のセルトランジスタは互いに異なった層に形成される３次元メモリセルであることを特徴とする請求項５に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項９】
前記セルパワー電圧はメモリセルアレイの両端から供給されることを特徴とする請求項１に記載の半導体メモリ装置のセルパワースイッチング回路。
【請求項１０】
印加される第１スイッチ制御信号に応じて第１電源電圧と該第１電源電圧のレベルよりも高いレベルを有する第２電源電圧のうち１つを第１スイッチング出力端に選択的に出力する第１パワースイッチング部と、
印加される第２スイッチ制御信号に応じて前記第１スイッチング出力端の出力電圧と前記第１電源電圧よりも低いレベルを有する第３電源電圧のうち１つを第２スイッチング出力端にセルパワー電圧として出力する第２パワースイッチング部と、
前記セルパワー電圧が、スタンバイ状態では前記第３電源電圧として供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間の間に前記第２電源電圧として供給されてから前記第１電源電圧として供給されるように、前記第１，２スイッチ制御信号の状態を制御するセルパワー制御部と、を備えるデュアルモードセルパワースイッチング回路をメモリセルアレイを中心にして両端に連結することを特徴とする半導体メモリ装置。
【請求項１１】
複数のメモリセルを有するメモリセルアレイと、
印加される第１スイッチ制御信号に応じて第１電源電圧と該第１電源電圧のレベルよりも高いレベルを有する第２電源電圧のうち１つを第１スイッチング出力端に選択的に出力する第１パワースイッチング部と、
印加される第２スイッチ制御信号に応じて前記第１スイッチング出力端の出力電圧と前記第１電源電圧よりも低いレベルを有する第３電源電圧のうち１つを第２スイッチング出力端にセルパワー電圧として出力する第２パワースイッチング部と、
前記セルパワー電圧が、スタンバイ状態では前記第３電源電圧として供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間の間に前記第２電源電圧として供給されてから前記第２電源電圧として供給されるように、前記第１，２スイッチ制御信号の状態を制御するセルパワー制御部と、
前記メモリセルアレイの一端に連結されるデュアルモードセルパワースイッチング回路と、
印加される第３スイッチ制御信号に応じて前記第１電源電圧をセルパワー電圧として出力し、前記メモリセルアレイの他端に連結されるシングルモードセルパワースイッチング回路と、を備えることを特徴とする半導体メモリ装置。
【請求項１２】
チップ選択信号を受信して前記スタンバイ状態の持続時間が予め設定された時間以上になったか否かを判断し、前記スタンバイ持続時間が予め設定された時間以上になった場合に前記セルパワー制御部がスタンバイ状態での動作制御を行うディープスタンバイ検出信号を生成するディープスタンバイセルフ検出部をさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記セルパワー電圧は前記メモリセルアレイのセルブロック単位で印加されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
スタンバイ電流を減らすためにスタンバイ状態では動作電圧よりも低い電圧をセルパワー電圧として印加する段階と、
前記スタンバイ状態から動作状態への転換時に前記動作電圧よりも高い電圧を予め設定された時間の間にセルパワー電圧として印加する段階と、
前記予め設定された時間の経過時に前記動作電圧をセルパワー電圧として印加する段階と、を有することを特徴とする半導体メモリ装置のセルパワー電圧印加方法。
【請求項１５】
前記動作電圧はＳＲＡＭのメモリセルの負荷トランジスタに供給されることを特徴とする請求項１４に記載の半導体メモリ装置のセルパワー電圧印加方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリのセルパワー供給に係るもので、特にＳＲＡＭ（Static Random Access Memory）のような揮発性メモリ装置でのセルパワースイッチング回路とそれによるセルパワー電圧印加方法に関する。
【背景技術】
【０００２】
パーソナルコンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるＳＲＡＭなどのような揮発性半導体メモリ装置も高速化及び高集積化されつつある。携帯電話及びノートブックコンピューターなどのようなモバイル電子機器に搭載される半導体メモリ装置においては特に低電力の消費特性が強く要求されるため、半導体製造メーカーらはモバイル向きの低電力ソリューションを提供するために動作電流及びスタンバイ電流を減少させるための研究を行っている。
【０００３】
ＳＲＡＭにおいてスタンバイ電流を減少させる技術の一つとして、データ入力と出力を行う動作状態でないスタンバイ状態では、ノーマル動作電圧よりも低い電圧を印加する技術が本分野で広く知られている。このような従来技術においては待機状態から動作状態への転換モード時に非常に大きな負荷容量に起因してデバイスの特性が低下するという問題点があった。即ち、動作モードへの転換時に動作電圧よりも相対的に低いスタンバイ電圧レベルから動作電圧のレベルまでに到達するまでに長い時間が必要とされるのである。そこで、従来の技術は待機電流を減らすことができるが、デバイス特性が低下するという問題が生じるため、その適用が実質的には広くなかった。
【０００４】
図１１は通常のＳＲＡＭのセルコア回路図である。図１１の回路は、１つのビットライン対を基準にした概略的な連結構成を示し、同一ビットライン対に属する複数のメモリセルは他のビットライン対に属する複数のメモリセルと共にメモリセルブロックを構成し、複数のメモリセルブロックをまとめて１つのメモリセルアレイを構成することができる。
【０００５】
図１１を参照すると、単位メモリセル２がビットライン対ＢＬ，ＢＬＢの間に複数連結されて構成される。１つの単位メモリセル２に対する詳細な回路構造は、図示されるように、６個のトランジスタＴ１−Ｔ６で構成されるフルＣＭＯＳＳＲＡＭセルで具現される。半導体メモリ装置の高集積化に従いＳＲＡＭセルのセルピッチがフォトリソグラフィ工程の解像度の限界近くまでに更に縮小される場合、前記６個のトランジスタは同一層に配置されずに、互いに異なった層に分けられて３次元的に配置される場合もある。
【０００６】
図１１においてビットライン対ＢＬ，ＢＬＢの間には制御信号ＰＥＱに応じてビットラインプリチャージのためのプリチャージトランジスタＰ１，Ｐ２と、ビットライン対の間を同一な電圧レベルに維持するためのイコライズトランジスタＰ３とが接続される。また、ワードラインＷ／Ｌ１，Ｗ／Ｌｎはそれぞれ対応する単位メモリセル２のアクセストランジスタＴ１，Ｔ２のゲートに連結される。コラム選択ゲートＰＧ１，ＰＧ２は前記ビットライン対とデータライン対の間を電気的に接続または分離するため、ビットラインＢＬと相補ビットラインＢＬＢにそれぞれ連結される。前記コラム選択ゲートＰＧ１，ＰＧ２はコラム選択信号Ｙｉ，Ｙｉｂに応じてスタンバイモード時にはターンオフされ、データのリードまたはライト動作のためのアクセス動作モード時にはターンオンされる。
【０００７】
図１１の単位メモリセル２を構成するトランジスタのうちＰ型ＭＯＳトランジスタＴ３，Ｔ４のソース端子にはデータの蓄積動作のために動作電圧ＶＤＤが印加される。負荷トランジスタＴ３，Ｔ４に印加される動作電圧ＶＤＤはメモリセルのアクセス動作モードでは設定された動作電圧のレベルとして供給される必要があるが、スタンバイモードでは負荷トランジスタＴ３，Ｔ４を通じて流れる漏洩電流を減らすために前記動作電圧のレベルよりも低い電圧レベルとして供給される必要がある。しかし、スタンバイモードから動作モードへの転換時に負荷トランジスタＴ３，Ｔ４に印加されたセルパワー電圧をスタンバイ電圧から動作電圧のレベルに直ちにスイッチングする場合、セルパワー負荷の変動により負荷容量が非常に大きくなる。従って、起動時間が長くなって半導体メモリ装置の動作特性が低下するという問題点があった。
【０００８】
また、メモリセルを含むメモリセルブロックが比較的短い時間の間に非選択にされる場合、その度毎にスタンバイモードになって動作電圧よりも低い待機電圧が印加されると、起動の回数が非常に多くなって安定な動作が保障されにくいという問題点があった。
【０００９】
そこで、スタンバイモードが比較的長い間に持続される場合のみにスタンバイ電圧がセルパワー電圧として印加されるようにして、装置の動作特性が低下することなくスタンバイ電流を減らし得るとともに、スタンバイモードから動作モードへの転換時にも動作特性が低下することなくセルパワー電圧が安定な動作電圧のレベルに速く回復することができる起動時間の短縮技術が本分野で求められている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、従来の問題点を解決することができる半導体メモリ装置を提供することにある。
【００１１】
本発明の他の目的は、デバイス特性を劣化させることなくスタンバイ動作モードで消費される電流を最小化または減らすことができる半導体メモリ装置を提供することにある。
【００１２】
本発明のまた他の目的は、スタンバイ動作での漏洩電流を抑制し、動作モードへの転換時に起動時間を短縮することができる半導体メモリ装置のセルパワースイッチング回路とそれによるセルパワー電圧印加方法を提供することにある。
【００１３】
本発明のまた他の目的は、フルＣＭＯＳメモリセルを有するＳＲＡＭにおいて、負荷用Ｐ型ＭＯＳトランジスタに印加されるセルパワー電圧をスタンバイモードと動作モードに従い最適のレベルに制御することができる半導体メモリ装置のセルパワースイッチング回路とそれによるセルパワー電圧印加方法を提供することにある。
【００１４】
本発明のまた他の目的は、デュアルパワーモードスイッチ構造を用いてスタンバイ電流を減らし、動作状態への転換時にセルパワー電圧に対する起動時間を減らすことができるセルパワースイッチング回路とそれによるセルパワー電圧印加方法を提供することにある。
【００１５】
本発明のまた他の目的は、スタンバイモードが比較的長い間に持続される場合のみにスタンバイ電圧がセルパワー電圧として印加されるようにして、装置の動作特性が低下することなくスタンバイ電流を減らすことができるセルパワースイッチング回路及びそれによるセルパワー電圧印加方法を提供することにある。
【００１６】
本発明のまた他の目的は、スタンバイモードから動作モードへの転換時に動作特性が低下することなくセルパワー電圧が安定した動作電圧のレベルに速く回復することができる起動時間の短縮技術を提供することにある。
【課題を解決するための手段】
【００１７】
このような目的を達成するために本発明の実施形態による半導体メモリ装置のセルパワースイッチング回路は、印加される第１スイッチ制御信号に応じて第１電源電圧と該第１電源電圧のレベルよりも高いレベルを有する第２電源電圧のうち１つを第１スイッチング出力端に選択的に出力する第１パワースイッチング部と、印加される第２スイッチ制御信号に応じて前記第１スイッチング出力端の出力電圧と前記第１電源電圧よりも低いレベルを有する第３電源電圧のうち１つを第２スイッチング出力端にセルパワー電圧として出力する第２パワースイッチング部と、前記セルパワー電圧が、スタンバイ状態では前記第３電源電圧として供給されるようにし、前記スタンバイ状態から動作状態への転換時には予め設定された時間の間に前記第２電源電圧として供給されてから前記第１電源電圧として供給されるように、前記第１，２スイッチ制御信号の状態を制御するセルパワー制御部と、を備えることを特徴とする。
【００１８】
本発明の他の実施形態による半導体メモリ装置は、複数のメモリセルを有するメモリセルアレイと、印加される第１スイッチ制御信号に応じて第１電源電圧と該第１電源電圧のレベルよりも高いレベルを有する第２電源電圧のうち１つを第１スイッチング出力端に選択的に出力する第１パワースイッチング部と、印加される第２スイッチ制御信号に応じて前記第１スイッチング出力端の出力電圧と前記第１電源電圧よりも低いレベルを有する第３電源電圧のうち１つを第２スイッチング出力端にセルパワー電圧として出力する第２パワースイッチング部と、前記セルパワー電圧が、スタンバイ状態では前記第３電源電圧として供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間の間に前記第２電源電圧として供給されてから前記第２電源電圧として供給されるよう、前記第１，２スイッチ制御信号の状態を制御するセルパワー制御部と、前記メモリセルアレイの一端に連結されたデュアルモードセルパワースイッチング回路と、印加される第３スイッチ制御信号に応じて前記第１電源電圧をセルパワー電圧として出力し、前記メモリセルアレイの他端に連結されるシングルモードセルパワースイッチング回路と、を具備することを特徴とする。
【００１９】
好ましくは、前記回路にはチップ選択信号を受信して前記スタンバイ状態の持続時間が予め設定された時間以上になったか否かを判断し、前記スタンバイ持続時間が予め設定された時間以上になった場合に前記セルパワー制御部がスタンバイ状態での動作制御をするディープスタンバイ検出信号を生成するディープスタンドバイセルフ検出部がさらに具備される。
【００２０】
前記第１電源電圧は動作電圧としてチップ内の内部電源電圧発生回路から供給される電圧であり、前記半導体メモリ装置はＳＲＡＭであってもよい。前記セルパワー電圧は前記ＳＲＡＭのメモリセルを構成する負荷ＭＯＳトランジスタのソース電圧として印加される。
【００２１】
また、前記第１パワースイッチング部は前記第１電源電圧にソースが連結され、前記第１スイッチング出力端にドレインが連結され、前記第１スイッチ制御信号をゲートで受信する第１Ｐ型ＭＯＳトランジスタと、前記第２電源電圧にソースが連結され、前記第１スイッチング出力端にドレインが連結され、前記第１スイッチ制御信号をゲートで受信する第２Ｐ型ＭＯＳトランジスタと、から構成される。
【００２２】
そして、前記第２パワースイッチング部も前記第１パワースイッチング部のような素子から構成されることができる。
【００２３】
前記メモリセルは６個のセルトランジスタを有し、前記６個のセルトランジスタは互いに異なった層に形成された３次元メモリセルで、前記セルパワー電圧はメモリセルアレイの両端から供給されることができる。
【００２４】
このような回路構成によれば、スタンバイ動作で漏洩電流を抑制でき、動作モードへの転換時に起動時間を短縮できるというの利点がある。また、スタンバイモードが比較的長い間に持続されるディープスタンバイモードの場合のみにスタンバイ電圧がセルパワー電圧として印加されるようにして、装置の動作特性が低下することなく待機電流を減らし得るという利点がある。
【発明の効果】
【００２５】
本発明は、スタンバイ動作で漏洩電流を抑制し、動作モードへの転換時に起動時間を短縮できるという効果がある。また、本発明ではスタンバイモードが比較的長い間に持続されるディープスタンバイモードの場合のみに、スタンバイ電圧がセルパワー電圧として印加されるようにして、装置の動作特性が低下することなく待機電流を減らし得るという効果がある。そして、スタンバイモードから動作モードへの転換時に動作特性が低下することなくセルパワー電圧が安定した動作電圧のレベルに速く回復できるという効果がある。
【００２６】
従って、本発明の技術はスタンバイ動作で低電力特性が要求されるモバイル向きＳＲＡＭへの応用に適合するという利点がある。
【発明を実施するための最良の形態】
【００２７】
上述のような本発明の目的及びそのほかの目的、特徴、そして利点は添付の図面を参照して以下に記述される。これらは本発明の好適な実施の形態の説明により一層明らかになるだろう。図面において同一ないし類似する部分は説明及び理解の便意上同一の参照符号で記載される。
【００２８】
まず、図１は本発明の好適な第１の実施形態に係るセルパワースイッチング回路のブロック図である。図１はメモリセルに対するセルパワー制御のためにデュアルパワーモードスイッチ構造が用いられることを概略的に示した図であり、半導体メモリ装置のチップ内に搭載可能な構成である。
【００２９】
図１を参照すると、ディープスタンバイセルフ検出部１００、セルパワー制御部２００、第１パワースイッチング部３００、第２パワースイッチング部４００、及びメモリセルアレイ１０を含む連結構成が図示される。
【００３０】
前記第１パワースイッチング部３００はセルパワー制御部２００から印加される第１スイッチ制御信号ＣＳＰＰ，ＣＳＯＰｂに応じて動作電圧ＶＯＰ  ＰＷＲと前記動作電圧よりも高い電源電圧ＶＣＰ  ＰＷＲのうち１つを第１スイッチング出力端ＳＮ０Ｄ１に選択的に出力する。
【００３１】
複数のパワースイッチ４１０−４１３で構成される第２パワースイッチング部４００はセルパワー制御部２００から印加される第２スイッチ制御信号ＣＰＯＰｂ、ＣＰＳＢｂに応じてスタンバイモードの間に供給される前記動作電圧ＶＯＰ  ＰＷＲよりも低い電源電圧ＶＳＢ  ＰＷＲと前記第１スイッチング出力端ＳＮＯＤ１の電源電圧ＶＯＰ１  ＰＷＲのうち１つを第２スイッチング出力端ＳＮＯＤ２に選択的に出力する。前記第２スイッチング出力端に出力される電源電圧は前記メモリセルアレイ１０内のメモリセルに対するセルパワー電圧として供給される。
【００３２】
前記ディープスタンバイセルフ検出部１００はチップ選択信号／ＣＳを受信してスタンバイ持続時間が予め設定された時間以上になったか否かを判断し、前記スタンバイ持続時間が予め設定された時間以上になった場合にセルパワー制御のためのディープスタンバイ検出信号ＣＳｂを生成する。前記ディープスタンバイセルフ検出部１００の作用により半導体メモリ装置の動作中に現れる比較的短い時間の非動作区間では前記ディープスタンバイ検出信号ＣＳｂは活性化されない。そのような場合にセルパワー動作電圧として与えるべきであるが、その理由は動作電流の増加を抑制する側面で好ましいからである。
【００３３】
前記セルパワー制御部２００は前記セルパワーを効率的に制御するために前記ディープスタンバイ検出信号ＣＳｂに応じて前記第１，２スイッチ制御信号ＣＳＰＰ，ＣＳＯＰｂ、ＣＰＯＰｂ、ＣＰＳＢｂを前記第１，２パワースイッチング部３００，４００にそれぞれ出力する。
【００３４】
前記第１スイッチ制御信号ＣＳＰＰはスタンバイ区間で活性化される信号である。前記第１スイッチ制御信号ＣＳＰＰが活性化されると、前記第１パワースイッチング部３００は前記動作電圧よりも高い電源電圧ＶＣＰ  ＰＷＲが前記第１スイッチング出力端ＳＮＯＤ１に現れるようにスイッチング動作を行う。前記第１スイッチ制御信号ＣＳＰＰは半導体メモリ装置のデータアクセス区間、即ち、装置の動作区間では非活性化される。
【００３５】
また、他の前記第１スイッチ制御信号ＣＳＯＰｂは半導体メモリ装置の動作区間で活性化される信号である。前記第１スイッチ制御信号ＣＳＯＰｂが活性化されると、前記第１パワースイッチング部３００は前記動作電圧ＶＯＰ  ＰＷＲが前記第１スイッチング出力端ＳＮＯＤ１に現れるようにスイッチング動作を行う。前記第１スイッチ制御信号ＣＳＯＰｂはスタンバイ区間では非活性化される。
【００３６】
前記第２スイッチ制御信号ＣＰＯＰｂは前記半導体メモリ装置の動作区間で活性化される信号である。前記第２スイッチ制御信号ＣＰＯＰｂが活性化されると、前記第２パワースイッチング部４００は前記第１スイッチング出力端ＳＮＯＤ１の電源電圧ＶＯＰ１  ＰＷＲが前記第２スイッチング出力端ＳＮＯＤ２に現れるようにスイッチング動作を行う。前記第２スイッチ制御信号ＣＰＯＰｂはスタンバイ区間では非活性化される。
【００３７】
また他の前記第２スイッチ制御信号ＣＰＳＢｂはスタンバイ区間で活性化される信号である。前記第２スイッチ制御信号ＣＰＳＢｂが活性化されると、前記第２パワースイッチング部４００は前記動作電圧ＶＯＰ  ＰＷＲよりも低い電源電圧ＶＳＢ  ＰＷＲが前記第２スイッチング出力端ＳＮＯＤ２に現れるようにスイッチング動作を行う。前記第２スイッチ制御信号ＣＰＳＢｂは動作区間では非活性化される。
【００３８】
図１に示される各種信号に対する動作タイミングは図２に図示される。図１のセルパワースイッチングに係る動作タイミングを図示した図２を参照すると、前記第１，２スイッチ制御信号ＣＳＰＰ，ＣＳＯＰｂ，ＣＰＯＰｂ，ＣＰＳＢｂの波形に対するタイミング関係が明確に示される。図面において区間Ｔ１は、本発明の好適な実施の形態で適用されるディープスタンバイ区間を示す。区間Ｔ２は半導体メモリ装置のデータアクセスモード、即ち、動作区間を示す。前記ディープスタンバイ区間Ｔ１から動作区間Ｔ２への遷移時にセルパワーの起動時間が速ければ速いほど、半導体メモリ装置の性能は向上する。ここで、起動時間は、セルパワー電圧がスタンバイ電圧のレベルから動作電圧ＶＯＰ  ＰＷＲのレベルまでに到達するにかかる時間を意味する。図２のタイミング図から分かるように、予め設定された時間以上にチップが選択されない場合、即ち、スタンバイ区間が相当な時間の間に持続される場合にディープスタンバイ検出信号ＣＳｂが活性化されてディープスタンバイモードが行われる。前記ディープスタンバイモードではセルパワー電圧が待機電源電圧（例えば１．０ないし１．２Ｖ）で印加される。チップが選択されて前記ディープスタンバイ検出信号ＣＳｂが非活性化されると、前記ディープスタンバイ区間Ｔ１でのセルパワー印加動作は終了され、動作区間Ｔ２でのセルパワー印加動作が始まる。動作区間Ｔ２の初期に前記第１スイッチ制御信号ＣＳＰＰ、ＣＳＯＰｂと前記第２スイッチ制御信号ＣＰＯＰｂ、ＣＰＳＢｂの間にはスイッチング時間に対する遅延が、本発明での重要な目的である起動時間の高速化のために設けられる。即ち、前記第２スイッチ制御信号ＣＰＯＰｂ、ＣＰＳＢｂが前記動作区間Ｔ２の開始後から活性化及び非活性化状態に遷移しても、前記第１スイッチ制御信号ＣＳＰＰ，ＣＳＯＰｂの活性化及び非活性化状態は前記動作区間Ｔ２の一番目クロック周期の間にも依然として維持されるため、スイッチング時間の遅延を表す遅延時間区間ｔｄｌｙが前記動作区間Ｔ２の一番目のクロック周期の間に存在するようになる。よって、セルパワー電圧ＣＥＬＬ  ＰＷＲは起動時間を一層速くするために前記遅延時間区間の間に前記動作電圧よりも高い高電圧ＶＣＰ  ＰＷＲとして供給される。前記遅延時間区間ｔｄｌｙに印加される高電圧ＶＣＰ  ＰＷＲはスタンバイ電圧ＶＳＢ  ＰＷＲとして維持されたセルパワーノードを迅速に動作電圧ＶＯＰ  ＰＷＲのレベルにする。前記動作区間Ｔ２で前記第１スイッチ制御信号ＣＳＰＰ，ＣＳＯＰｂがそれぞれ非活性化及び活性化状態に転換されると、前記セルパワーノードは電圧レベルを低下させることなく安定した動作電圧ＶＯＰ  ＰＷＲのレベルに迅速に維持される。従って、動作区間の初期にセルパワー電圧として高電圧を一時的に印加してから動作電圧を印加する場合、動作区間の初期にセルパワー電圧として動作電圧を継続的に印加する場合に比べ起動時間は顕著に速くなって、半導体メモリ装置の性能は改善される。
【００３９】
上述のように、図２のようなセルパワースイッチング動作を行う図１のセルパワースイッチング回路は、スタンバイモードが比較的長い間に持続される場合にスタンバイ電圧がセルパワー電圧として印加されるようにして、装置の動作特性が低下することなく待機電流を減らすとともに、スタンバイモードからスタンバイモードへの転換時に動作特性が低下することなくセルパワー電圧が安定した動作電圧のレベルに素早く回復するようにして、起動時間を最小化する。
【００４０】
以下、上記の第１の実施形態の基本概念を変更または変形して本発明の好適な第２及び第３の実施形態が順次説明される。第２、第３の実施形態の場合にもスタンバイ状態から動作状態への転換時に前記動作電圧よりも高い電圧を予め設定された時間の間にセルパワー電圧として印加する。
【００４１】
図３は本発明の好適な第２の実施形態に係るセルパワースイッチング回路のブロック図である。図３を参照すると、図１に示したセルパワー制御部２００、第１パワースイッチング部３００、及び第２パワースイッチング部４００から構成されるパワースイッチング部５００をメモリセルアレイ１０の両端に配置する構造である。図３の構造においてはメモリセルアレイ１０の両端にそれぞれデュアルモードパワースイッチ構造が設置されて、図２を通じて説明したようなセルパワー印加動作がメモリセルアレイ１０の両端で行われるため、図１の構成回路に比べ起動時間が一層速く保障される。
【００４２】
同様に、図４は本発明の好適な第３の実施形態に係るセルパワースイッチング回路のブロック図である。図４の場合には上記の第２の実施形態とは異なった、メモリセルアレイ１０の両端に第２パワースイッチング部４００と前記第２パワースイッチング部４００と同様の第３パワースイッチング部４５０が配置される。すなわち、図４の構造は、メモリセルアレイ１０の一端にはデュアルモードパワースイッチ構造が接続され、他端にはシングルモードパワースイッチ構造が接続される。ここで、前記第３パワースイッチング部４５０は第２セルパワー制御部２０２により制御される。前記第４の構成もやはり一層早い起動時間を得るためのものである。ここで、前記第３パワースイッチング部４５０に印加される第３スイッチ制御信号ＣＰＯＰ２ｂはスタンバイ区間では非活性化され、動作モードへの転換時に活性化される。従って、前記第３パワースイッチング部４５０はスタンバイ状態では印加される動作電圧ＶＯＰ  ＰＷＲを遮断し、動作モードへの転換時に速い起動時間の確保のために前記動作電圧ＶＯＰ  ＰＷＲをセルパワー電圧として供給する。
【００４３】
図４において第２セルパワー制御部２０２と前記第１セルパワー制御部２０１には共通にブロック選択信号Ｓｉが印加される。前記ブロック選択信号Ｓｉにより、スタンバイモードから動作モードへの転換時にセルアレイブロック単位でセルパワー電圧が印加される。よって、ピーク電流が制限されてノイズの発生が抑制される。従って、セルパワー電圧がメモリセルアレイ全体にまとめて印加される場合に比べ動作電圧ＶＯＰ  ＰＷＲのレベルにセルパワー電圧が速く安定される。ここで、動作電圧をセルパワー電圧として受けたセルアレイブロックはディープスタンバイモードになるまでには前記ブロック選択信号Ｓｉが非活性化されても、スタンバイ電源電圧を受けずに動作電圧ＶＯＰ  ＰＷＲをそのまま受ける。なぜならば、ディープスタンバイ区間よりも相対的に短いスタンバイ区間が存在するごとに起動動作を行うと、起動の回数が非常に多くなって動作の安定化を妨げるからである。
【００４４】
図５を参照すると、本発明の好適な実施の形態に適用される第１，２パワースイッチング部３００，４００の具現例が図示される。第１パワースイッチング部３００は２個のＰ型ＭＯＳトランジスタＰ１，Ｐ２で構成され、第２パワースイッチング部４００に含まれるパワースイッチ＃１（４１０）も２個のＰ型ＭＯＳトランジスタＰ１０，Ｐ１１で構成される。前記第１スイッチ制御信号ＣＳＰＰ，ＣＳＯＰｂがそれぞれロー及びハイとして印加されると、Ｐ型ＭＯＳトランジスタＰ２はターンオンされ、Ｐ型ＭＯＳトランジスタＰ１はターンオフされて、第１スイッチング出力端のノード電圧ＶＯＰ１は動作電圧よりも高い高電圧ＶＣＰのレベルになる。前記高電圧ＶＣＰのレベルは第２パワースイッチング部４００内のＰ型ＭＯＳトランジスタＰ１１がターンオンされる場合にメモリセル２のセルパワー電圧として印加される。図６では第１，２パワースイッチング部３００，４００をＰ型ＭＯＳトランジスタを用いて具現したが、Ｎ型ＭＯＳトランジスタまたはＣＭＯＳ伝送ゲートで具現してもよい。
【００４５】
図６は本発明の好適な実施の形態に適用されるセルパワー制御部２０１の具現例を示す。図面を参照すると、ＮＯＲゲートＮＯＲ１，ＮＯＲ２で構成されるラッチＬ１、インバーター、及び複数のインバーターＩＮ３−ＩＮ７で構成されるインバーターチェーンＩＮＶＣ１を含む回路連結構成である。前記図６の回路において動作モードへの転換後に最初のセルアレイブロックＳｉの選択により動作電圧でスイッチングされると、ディープスタンバイモードになるまでにはパワースイッチングは前記ラッチＬ１の作用により許容されない。
【００４６】
図７は図６の動作に係る動作タイミング図である。前記ディープスタンバイ検出信号ＣＳｂがローに遷移され、ブロック選択信号Ｓｉがハイに印加されるとき、図６内のラッチＬ１の出力ノードｎ１０はハイレベルとして出力される。つまり、図６の回路は前記ブロック選択信号Ｓｉが一旦ハイになってから再度ローになっても、前記出力ノードｎ１０はハイ状態を維持する。
【００４７】
図８は本発明の好適な実施の形態に適用されるディープスタンバイセルフ検出部の具現例を示す。図８においてディープスタンバイセルフ検出部１００の回路構成はレシーバー１１１、リングカウンター１１２、ショートパルス発生器１１３、ＮＡＮＤゲートＮＤ２、及びパイプラインブロック１１４，１１５から構成される。
【００４８】
前記ディープスタンバイセルフ検出部１００の動作は外部から印加されるチップ選択信号／ＣＳを受信及びバッファーリングするレシーバー１１１の出力信号ＣＳＮｂに依存する。即ち、チップがディスエーブル状態であれば、前記チップ選択信号／ＣＳの論理はハイレベルになり、前記レシーバー１１１の出力信号ＣＳＮｂはハイレベルになる。前記出力信号ＣＳＮｂがハイレベルに印加されると、ＮＡＮＤゲートＮＤ１と複数のインバーターＩＮ１−ＩＮ１９で構成されるリングカウンター１１２のリングカウンティング動作が始まる。前記リングカウンター１１２の出力ｎ２０はショートパルス発生器１１３の入力として印加されるとともに、前記ＮＡＮＤゲートＮＤ１の第２入力端にフィードバックされる。前記ショートパルス発生器１１３は前記出力ｎ２０を受信して図９に示されるような内部クロックＤＣＬＫ／ＤＣＬＫｂを生成する。前記内部クロックＤＣＬＫ／ＤＣＬＫｂはパイプラインブロック１１４，１１５のゲートターンオン用クロックとして供給される。第１パイプラインブロック１１４内の伝送ゲートＧ１の入力端に印加される前記出力信号ＣＳＮｂは前記内部クロックＤＣＬＫ／ＤＣＬＫｂがそれぞれハイ及びローとして供給されるとき、伝送ゲートＧ１を通過してインバーターラッチＬ１に入力される。前記インバーターラッチＬ１を通じて反転出力された前記出力信号ＣＳＮｂはインバーターＩ１により再度反転された後、伝送ゲートＧ２の入力端に印加される。前記伝送ゲートＧ２は前記内部クロックＤＣＬＫ／ＤＣＬＫｂがそれぞれロー及びハイとして供給されるときにターンオンされて、前記出力信号ＣＳＮｂをラッチＬ２に印加する。前記ラッチＬ２に連結されたインバーターＩ２を通じて出力される信号ＣＳＢ＿Ｐ１は１つのパイプラインブロック１１４を通じて遅延して出力されたものなので、これを１−パイプライン出力と呼ぶ。このように、前記出力信号ＣＳＮｂを１−パイプラインさせたＣＳＢ＿Ｐ１、２−パイプラインさせたＣＳＢ＿Ｐ２、及びｎ−パイプラインさせたＣＳＢ＿Ｐｎを前記出力信号ＣＳＮｂと組み合わせるＮＡＮＤゲートＮＤ２は組合せ出力ｎ３０を生成する。前記組合せ出力ｎ３０は前記リングカウンター１１２のＮＡＮＤゲートＮＤ１の第３入力として提供されるとともに、インバーターＩＮ２２の入力として印加される。つまり、前記組合せ出力ｎ３０をインバーティングするインバーターＩＮ２２により前記ディープスタンバイ検出信号ＣＳｂがハイレベルに生成される。前記ディープスタンバイ検出信号ＣＳｂは予め設定された時間以上にスタンバイ状態が持続されるときに生成される信号である。
【００４９】
ディープスタンバイモードになると、前記組合せ出力ｎ３０はロー状態となってリングカウンター１１２の動作はブロッキングされる。その後、チップが動作状態（／ＣＳ＝Ｌ）になると、レシーバー１１１の出力ＣＳＮｂは再度ロー状態となり、前記ディープスタンバイ信号ＣＳｂのレベルは速い時間内にロー状態に遷移する。また、パイプラインブロック１１４、１１５にそれぞれラッチされた論理レベルは内部に具備されたＮＭＯＳトランジスタＮ１、Ｎ２によりロー状態に初期化される。上述の説明に対する動作タイミングは図９に図示される。図９は図８に係る動作タイミング図であって、図８に示される各種信号に対応した波形が図示される。
【００５０】
図１０は本発明の好適な実施形態による漏洩電流の減少効果を示す特性グラフである。図面において横軸はドレイン−ソース間の電圧ＶＤＳを、縦軸は漏洩電流量をそれぞれ示す。従来のポイントＰ２から本発明のポイントＰ１に漏洩電流の量が顕著に減少している点が効果として表れている。従って、本発明の概念を適用した半導体メモリ装置はバッテリの消費量を減らすことができるという特性があり、携帯用電子機器への応用に適している。
【００５１】
上述のように、本発明の好適な実施の形態によれば、スタンバイモードでは動作電圧よりも低い電圧を印加することにより、メモリセルを通じて流れる電流が最小化または減少される。また、スタンバイモードから動作モードへの転換時にデュアルパワーモードスイッチを一部または全部で用いることにより、起動時間が速くなる。従って、デバイス特性が低下することなくスタンバイ電流が減少し、起動時間が速くなる。特に、６個のトランジスタメモリセルを単位メモリセルとして用いるＳＲＡＭにおいてメモリセル内のＰ型ＭＯＳトランジスタに印加されるセルパワー電圧を本発明の好適な実施の形態に係るセルパワースイッチング回路を用いて印加する場合にデバイスの性能が低下することなく低電力の具現化が容易に達成される。
【００５２】
そして、半導体メモリ装置の動作状態中に起こり得る短時間の間の非動作区間（ノーオパーレーション区間）ではスタンバイ電圧を印加せず、動作電圧をそのまま維持させることにより安定した動作が具現される。即ち、ディープスタンバイセルフ検出部の採用により一定時間以上にスタンバイ状態が持続されたか否かが自動に検出されるため、短時間のスタンバイ動作ではセルパワー電圧としてスタンバイ電圧が印加されることが禁止される。
【００５３】
本明細書に示した概念は特定の適用例に別の方式により適用可能であることは当業者であれば理解できるだろう。本発明は、提示したパワースイッチング内のスイッチの個数或いはセルパワー制御部及びディープスタンバイセルフ検出部の細部の構成に限定されず、より効率的で且つ回路設計者に利用可能な他の多くの方法を含む。従って、これに対する詳細な具体例も本発明に含まれる。
【００５４】
一方、本発明の詳細な説明では具体的な実施の形態について説明したが、本発明の範囲から逸脱しない範囲で様々な変形が可能である。例えば、本発明の好適な実施の形態に変更を加えて、ディープスタンバイモード以外のスタンバイモードにおいてセルパワースイッチングが具現されうる。
【図面の簡単な説明】
【００５５】
【図１】本発明の好適な第１の実施形態に係るセルパワースイッチング回路のブロック図である。
【図２】図１のセルパワースイッチングに係る動作タイミング図である。
【図３】本発明の好適な第２の実施形態に係るセルパワースイッチング回路のブロック図である。
【図４】本発明の好適な第３の実施形態に係るセルパワースイッチング回路のブロック図である。
【図５】本発明の好適な実施の形態に適用される第１，２パワースイッチング部の具現例を示す図である。
【図６】本発明の好適な実施の形態に適用されるセルパワー制御部の具現例を示す図である。
【図７】図６に係る動作タイミング図である。
【図８】本発明の好適な実施の形態に適用されるディープスタンバイセルフ検出部の具現例を示す図である。
【図９】図８に係る動作タイミング図である。
【図１０】本発明の好適な実施の形態に係る漏洩電流の減少効果を示す特性グラフである。
【図１１】通常のＳＲＡＭのセルコアの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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