(57)【要約】【課題】  ＡＧ＿ＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧のアレイ内場所に対する依存性を低減する。【解決手段】  ソース側アシストゲート線（ＡＧＳ）およびドレイン側アシストゲート線（ＡＧＤ）それぞれにおいて、ドレイン側およびソース側に電圧供給用のコンタクト（ＡＧＳ＿Ｄ，ＡＧＳ＿Ｓ，ＡＧＤ＿Ｄ，ＡＧＤ＿Ｓ）を設ける。これらのうち少なくともソース側アシストゲート線において電圧勾配が生じるように各アシストゲート線コンタクトに電圧を印加する。【選択図】        図２
2006196113.tif 000002
【特許請求の範囲】
【請求項１】
各々がフローティングゲートを有しかつ行列状に配列される複数のメモリセルトランジスタ、
各メモリセルトランジスタ列の間に配列される複数のアシストゲート線、
アドレス信号に従って選択列のメモリセルトランジスタに対応して配置されるアシストゲート線の一端に第１の電位を供給する第１のアシストゲート電位供給回路、および
前記選択列のメモリセルトランジスタに対応して配置されるアシストゲート線の他方端に第２の電位を供給する第２のアシストゲート線電位供給回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記第１および第２の電位供給回路は、前記選択列の一方側に配置されるアシストゲート線の両端に異なる電位を前記第１および第２の電位として供給する、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１および第２の電位供給回路は、
前記選択列の他方側のアシストゲート線の両端に同一電圧レベルの電位を前記第１および第２の電位として供給する、請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２の電位供給回路は、
前記選択列の他方側のアシストゲート線の両端に、互いに異なる電圧レベルの電位を前記第１および第２の電位として供給する、請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記第１および第２の電位のうちの低い電圧が供給される端部に近接して、ソース電位を供給するソースコンタクトに結合される拡散領域が形成され、
前記選択列の一方側のアシストゲート線は、前記第１および第２の電位に従って下部の基板表面に前記拡散領域に連結されるソース領域として作用する反転層を形成する、請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲートとアシストゲートが交互に配設されるＡＧ-ＡＮＤ型フラッシュメモリの構成に関する。より特定的には、このアシストゲート（ＡＧ）線の印加電界により、下層に反転層を形成し、この反転層をビット線として利用するＡＧ-ＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＡＧ−ＡＮＤ型フラッシュメモリにおいては、拡散層で構成される単一のビット線に対して複数のメモリセルが並列に接続される。このＡＧ−ＡＮＤ型フラッシュメモリに対しよりメモリセル面積を縮小するために、たとえば非特許文献１（“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s”, Y. Sasago et al., IEDM, 2003）に示されるように、反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリが提案されている。この非特許文献１に示される構成においては、アシストゲート線をＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のゲートとして利用して、その下層の半導体基板領域表面に形成される反転層をビット線として使用する。
【０００３】
この反転層をビット線として利用することにより、ソースおよびドレイン拡散領域が費用となり、メモリセル面積を低減することができる。しかしながら、反転層は、拡散層よりも抵抗が大きい。また、ソースコンタクトはアシストゲート線（反転層）の一方側端部においてのみ形成される。従って、この反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリにおいては、反転層の抵抗により、メモリセルのしきい値電圧のメモリセルアレイ内の場所に対する依存性が大きい。すなわち、ビット線（ソース線）コンタクトから遠いメモリセルに対してはチャネル抵抗が大きくなり、このビット線の電位降下が大きくなる。しきい値電圧は、ドレイン電流が、予め設定された電流値（たとえば１０ｎＡ）となるときのワード線電圧（コントロールゲート電圧）Ｖｃｇとして定義される。したがって、データ読出時、このソースビット線コンタクトから遠いメモリセルにおいては、そのソース線の反転層の抵抗により、ドレイン電流値が小さくなり、しきい値電圧が高くなるという問題が生じる。
【０００４】
特に、メモリセルのしきい値電圧を多値化して、フラッシュメモリの実効的な集積度を高くするためには、各論理値に対するしきい値電圧の分布幅をできるだけ狭くすることが重要となる。このしきい値電圧のメモリセルアレイ内場所に対する依存性が大きい場合、等価的にしきい値電圧の分布幅が広がり、各データ論理値の間の電位差を、正確なデータの書込／読出のために大きくすることが必要となり、応じて消費電力の増大および動作速度の低下が生じる。
【０００５】
拡散層でビット線を構成する場合の拡散層の抵抗分布による各メモリセルトランジスタのゲート−ソース間電位差のばらつきを抑制する事を意図する構成が、特開平１１−６６８７６号公報（特許文献１）に示されている。
【０００６】
この特許文献１に示される構成においては、メモリセルトランジスタに接続されるワード線の印加電圧を、この拡散層ビット線の隣接メモリセル間の抵抗値により生じる電位差を補償するように調整する。すなわち、拡散層ビット線の抵抗による電位差をΔＶとシ、隣接メモリセルのゲート電圧をＶＷとすると、ワード線に対し電圧ＶＷ＋ΔＶを印加して、ソース−ゲート間電圧Ｖｇｓを各メモリセルトランジスタにおいて等しくすることを図る。
【特許文献１】特開平１１−６６８７６号公報
【非特許文献１】“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s”, Y. Sasago et al., IEDM, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述の特許文献１に示される構成においては、拡散ビット線の拡散抵抗の影響を抑制するために、各ワード線電圧を異ならせる必要がある。このため、選択ワード線ごとに、印加電圧を調整する必要があり、ワード線選択時の制御が複雑となる。
【０００８】
それゆえ、この発明の目的は、メモリセルのしきい値電圧のメモリセルアレイ内場所依存性を低減することのできる高集積化に適した不揮発性半導体記憶装置を提供することである。
【０００９】
この発明の特定的な目的は、簡易な回路構成でメモリセルトランジスタのゲート−ソース間電圧のメモリセルアレイ内場所依存性を低減することのできる反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリを提供することである。
【課題を解決するための手段】
【００１０】
この発明に係る不揮発性半導体記憶装置は、各々がフローティングゲートを有しかつ行列状に配列される複数のメモリセルトランジスタと、各メモリセルトランジスタ列の間に配列される複数のアシストゲート線と、アドレス信号に従って選択列のメモリセルトランジスタに対応して配置されるアシストゲート線の一端に第１の電位を与える第１のアシストゲート電位供給回路と、この行列信号に従って選択列のメモリセルに対応して配置されるアシストゲート線の他端に第２の電位を与える第２のアシストゲート線電位供給回路を備える。
【発明の効果】
【００１１】
アシストゲート線の両端に個々に電圧を印加することにより、アシストゲート線に電圧分布（勾配）を形成することができる。このアシストゲート線とメモリセルのフローティングゲートとの容量結合によりフローティングゲートの電位上昇の度合いを変化させることができる。ソースコンタクトに近いメモリセルにおいてフローティングゲート電位の上昇を抑制することにより、このソースコンタクトに近いメモリセルのしきい値電圧を高くすることができ、ゲート-ソース間電圧のばらつきを補償することができ、応じてメモリセルのしきい値電圧のソースコンタクトに対する距離依存性を抑制することができ、応じて、メモリセルトランジスタのしきい値電圧のアレイ内場所依存性を抑制することができる。
【００１２】
また、単に、アシストゲート線両端に電圧を印加する構成が必要となるだけであり、メモリセルサイズは何ら影響を受けないため、反転層ビット線型ＡＧ−ＡＮＤフラッシュメモリの小メモリセルサイズの特徴を維持しつつ、しきい値電圧のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
［実施の形態１］
図１は、この発明において用いられるＡＧ−ＡＮＤ型フラッシュメモリセルの断面構造を概略的に示す図である。図１において、ＡＧ−ＡＮＤ型フラッシュメモリセルは、半導体基板領域ＳＵＢ上に図示しない絶縁膜を介して互いに分離して形成されるアシストゲート線ＡＧＳおよびＡＧＤと、これらのアシストゲート線ＡＧＳおよびＡＧＤの間に形成されるフローティングゲートＦＧと、これらのアシストゲート線ＡＧＳおよびＡＧＤと交差する方向に配設されて、メモリセルのコントロールゲートを構成するワード線ＷＬを含む。
【００１４】
アシストゲート線ＡＧＳおよびＡＧＤに、所定の電圧が印加された場合、半導体基板領域ＳＵＢのアシストゲート線ＡＧＳおよびＡＧＤ直下の領域に、反転層ＩＮＶｓおよびＩＮＶｄがそれぞれ形成される。これらの反転層ＩＮＶｓおよびＩＮＶｄを、それぞれソース線およびドレイン線として利用する。
【００１５】
反転層が形成された状態で、アシストゲート線（以下ソースアシストゲート線と称す）ＡＧＳ下部に形成される反転層ＩＮＶｓ近傍でホットキャリアを生成して、フローティングゲートＦＧに注入する。いわゆるソースサイド注入により、ホットキャリアをフローティングゲートＦＧに注入することにより、低消費電流で高速書込を実現する。
【００１６】
読出時には、アシストゲート線ＡＧＤ下部の反転層ＩＮＶｄに読出電圧が与えられ、アシストゲート線ＡＧＳ下部の反転層ＩＮＶｓが接地電圧レベルに設定される。ワード線ＷＬには、このメモリセル選択時所定の電圧が印加される。フローティングゲートＦＧに蓄積される電荷量に応じたしきい値電圧より、反転層ＩＮＶｄおよびＩＮＶｓの間にチャネルが選択的に形成され、反転層ＩＮＶｄおよびＩＮＶｓの間に流れる電流量を、センスアンプ（図示せず）で検出してデータの読出を行なう。
【００１７】
この図１に示すようにソースアシストゲート線ＡＧＳおよびドレインアシストゲート線ＡＧＤを、フローティングゲートＦＧと交互に配設することにより、メモリセル分離のためのトレンチ領域が不要となり、またソース領域およびドレイン領域を形成する拡散領域が不要となり、メモリセルサイズを小さくすることができる。
【００１８】
図２は、この発明の実施の形態１に従うＡＧ−ＡＮＤ型フラッシュメモリのメモリセルアレイの平面レイアウトを概略的に示す図である。図２においては、列方向に配列される３つのメモリセルＭＣ０−ＭＣ２を代表的に示す。
【００１９】
なお、以下の説明において、アシストゲート線が延在する方向を列方向と称し、ワード線が延在する方向を行方向とする。
【００２０】
メモリセルＭＣ０−ＭＣ２それぞれに対応して、ワード線ＷＬ０−ＷＬ２が配設され、これらのメモリセルＭＣ０−ＭＣ２の両側に、アシストゲート線ＡＧＳおよびＡＧＤが平行に配設される。メモリセルＭＣ０−ＭＣ２は、それぞれ、アシストゲート線ＡＧＳおよびＡＧＤの間の領域において、ワード線ＷＬ０−ＷＬ２と交差する領域において形成されるフローティングゲートＦＧ０−ＦＧ２を含む。
【００２１】
ソースアシストゲート線ＡＧＳは、その両端に電圧を供給するためのコンタクトＡＧＳ＿ＤおよびＡＧＳ＿Ｓが形成され、また、ドレインアシストゲート線ＡＧＤも同様、その両端に、電位を供給するためのコンタクトＡＧＤ＿ＤおよびＡＧＤ＿Ｓが設けられる。
【００２２】
ソースアシストゲート線コンタクトＡＧＳ＿Ｓ近傍に、そのソースアシストゲート線ＡＧＳと一部の領域が重なり合うように拡散領域ＳＤＲが形成される。このソース拡散領域ＳＤＲは、ソースコンタクトＣＴＳを介して動作モードに応じて所定の電圧レベルに設定される。また、ドレインアシストゲート線ＡＧＤのコンタクトＡＧＤ＿Ｄ近傍に、このドレインアシストゲート線ＡＧＤと一部が重なり合うようにドレイン拡散領域ＤＤＲが形成される。ドレイン拡散領域ＤＤＲには、ドレインコンタクトＣＴＤを介して動作モードに応じて所定の電圧が供給される。
【００２３】
ソースアシストゲート線ＡＧＳの両端に形成されるコンタクトＡＧＳ＿ＤおよびＡＧＳ＿Ｓを介して、それぞれ異なるレベルの電圧を供給し、このソースアシストゲート線ＡＧＳに電位勾配を生じさせる。一方、アシストゲート線ＡＧＤは、その両端のコンタクトＡＧＤ＿ＤおよびＡＧＤ＿Ｓには、同じレベルの電圧を供給する。
【００２４】
また、ワード線ＷＬ０−ＷＬ２にそれぞれ、コンタクトが設けられているのは、ワード線をいわゆる杭打ち構造として低抵抗の導電体にそれぞれ接続して、ワード線の抵抗を低減する。
【００２５】
図３は、図２に示す線３Ａ−３Ｂに沿った断面構造を概略的に示す図である。この図３に示すように基板領域ＳＵＢ表面に平行に、ソースアシストゲート線ＡＧＳが配置され、このソースアシストゲート線ＡＧＳの両端に、コンタクトＡＧＳ＿ＳおよびＡＧＳ＿Ｄが配設される。ソースアシストゲート線ＡＧＳの上層にかつ交差する方向に延在するようにワード線ＷＬ０−ＷＬ２が、それぞれ所定の間隔をおいて形成される。
【００２６】
ソースアシストゲート線ＡＧＳのソース側コンタクトＡＧＳ＿Ｓに隣接して、ソース拡散領域ＳＤＲに電気的に接続されるソースコンタクトＣＴＳが形成される。このソースアシストゲート線ＡＧＳに所定の電圧を印加することにより、基板領域ＳＵＢ表面に、反転層ＩＮＶｓが形成される。この反転層ＩＮＶｓは、ソース拡散領域ＳＤＲと連通し、ソースコンタクトＣＴＳに供給される電圧が、反転層ＩＮＶｓを伝達する。
【００２７】
なお、基板領域ＳＵＢがＰ型半導体基板の場合、アシストゲート線ＡＧＳに、たとえば５Ｖの電圧を印加することにより、反転層ＩＮＶｓが形成される。
【００２８】
ドレインアシストゲート線ＡＧＤについても、その断面形状として、図３に示す断面形状と同様の断面形状が得られ、ドレイン拡散層とドレインアシストゲート線下部の反転層（ドレイン反転層）が連通し、ドレイン反転層にドレインコンタクトを介して所定の電圧が供給される。
【００２９】
図４は、この図２および図３に示すメモリセルの配置の電気的等価回路を示す図である。ソースアシストゲート線は、そのドレイン側コンタクトＡＧＳ＿Ｄとソース側コンタクトＡＧＳ＿Ｓの間に抵抗Ｒｓの分布を有し、またドレインアシストゲート線も、そのドレイン側コンタクトＡＧＤ＿Ｄとソース側コンタクトＡＧＤ＿Ｓの間に抵抗Ｒｄの分布を有する。
【００３０】
ソースアシストゲート線およびドレインアシストゲート線により、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が形成され、それぞれ、メモリセルＭＣ０−ＭＣ２に対応して、ＭＯＳトランジスタＭＳ０−ＭＳ２およびＭＤ０−ＭＤ２がそれぞれ形成される。ＭＯＳトランジスタＭＳ０−ＭＳ２は、それぞれのゲートが、ソースアシストゲート線で形成され、ＭＯＳトランジスタＭＤ０−ＭＤ２のゲートが、ドレインアシストゲート線で形成される。図４においては、電気的等価回路を示すため、これらのＭＯＳトランジスタＭＳ０-ＭＳ２のゲートがそれぞれソースアシストゲート線ＡＧＳに接続されるように示し、また、ＭＯＳトランジスタＭＤ０-ＭＤ２のゲートがそれぞれドレインアシストゲート線ＡＧＤに接続されるように示す。
【００３１】
ソースアシストゲート線およびドレインアシストゲート線ＡＧＤは、図１に示すように、フローティングゲートと同層に互いに近接して配置されており、これらのアシストゲート線ＡＧＳおよびＡＧＤとフローティングゲートとの間には寄生容量Ｃａｆが存在する。図４においては、ソースアシストゲート線ＡＧＳとワード線ＷＬ０−ＷＬ２の交差部に対応するノードＡＧＳ＿ＷＬ０−ＡＧＳ＿ＷＬ２とフローティングゲートＦＧ０−ＦＧ２の間にそれぞれ寄生容量Ｃａｆが存在し、また、ドレインアシストゲート線とワード線ＷＬ０−ＷＬ２の交差部に対応するノードＡＧＤ＿ＷＬ０−ＡＧＤ＿ＷＬ２とフローティングゲートＦＧ０−ＦＧ２の間に、寄生容量Ｃａｆが存在する。
【００３２】
このアシストゲート−フローティングゲート間容量Ｃａｆを利用してフローティングゲート電圧を変化させ、応じて、メモリセルＭＣ０−ＭＣ２のしきい値電圧を等価的に調整して、図３に示す反転層ＩＮＶｓ（ＭＳトランジスタＭＳ０−ＭＳ２のチャネル抵抗）に起因する電圧分布を補償する。
【００３３】
図５は、この発明の実施の形態１におけるアシストゲート線に印加される電圧の一例を示す図である。図５において、ソースアシストゲート線のドレイン側コンタクトＡＧＳ＿Ｄに５Ｖが印加され、ソース側コンタクトＡＧＳ＿Ｓに３．５Ｖが印加される。一方、ドレインアシストゲート線ＡＧＤのドレイン側コンタクトＡＧＤ＿Ｄおよびソース側コンタクトＡＧＤ＿Ｓには、同じレベルの５Ｖが供給される。ドレインコンタクトＣＴＤには、読出電圧１Ｖが印加され、ソースコンタクトＣＴＳには、０Ｖが印加される。
【００３４】
この図５に示す電圧供給方式の場合、ソースアシストゲート線ＡＧＳに、ドレイン側コンタクトＡＧＳ＿Ｄからソース側コンタクトＡＧＳ＿Ｓに向かって電流が流れ、その抵抗Ｒｓの分布によりアシストゲート線ＡＧＳに電圧降下が生じる。したがって、ノードＡＧＳ＿ＷＬ２の電圧レベルよりも、ノードＡＧＳ＿ＷＬ０の電位がより低くなる。ドレインアシストゲート線ＡＧＤにおいては、その両端の電圧レベルが同じであり、電流の流れは生じず、抵抗分布が存在しても電圧分布は生じず、その電圧レベルは５Ｖに維持される。
【００３５】
ドレインアシストゲート線ＡＧＤにおいては、コンタクトＡＧＤ_ＤおよびＡＤＳ_Ｓの一方を省略しても同様の効果を得ることができる。
【００３６】
ドレインアシストゲート線ＡＧＤにおいては電圧分布は生じていないため、このドレインアシストゲート線とフローティングゲートとの間の容量結合によるフローティングゲート電圧の変動は、メモリセルＭＣ０−ＭＣ２において同じである。
【００３７】
一方、ソースアシストゲート線における電圧分布により、寄生容量Ｃａｆによる容量結合によるフローティングゲートＦＧ０−ＦＧ２の電圧上昇の度合が異なる。すなわち、フローティングゲートＦＧ２の電圧上昇は、フローティングゲートＦＧ０における容量結合による電位上昇よりも大きい。したがって、ワード線ＷＬ２−ＷＬ０にそれぞれ同一レベルの電圧が印加され、メモリセルＭＣ２−ＭＣ０が選択されても、フローティングゲートＦＧ０の電位は、フローティングゲートＦＧ２の電位よりも低いため（すべて同一データを記憶している場合を想定する）、反転層ができにくくなり、メモリセルのソース電位が同一であれば、メモリセルＭＣ０のしきい値電圧がメモリセルＭＣ２のしきい値電圧よりも高くなる。
【００３８】
ＭＯＳトランジスタＭＳ０−ＭＳ２のチャネル抵抗（反転層の寄生抵抗）により、メモリセルＭＣ０−ＭＣ２のソース電位が異なる。すなわち、ドレイン電流ＩｄがメモリセルＭＣ０−ＭＣ２に流れるとき、メモリセルＭＣ２のソース抵抗（ソース領域とソースコンタクトの間の抵抗）は、メモリセルＭＣ０のソース抵抗よりも大きく、ソース電位の接地電圧０Ｖからの浮上り電位が大きくなり、同一コントロールゲート電圧印加時のゲート−ソース間電圧Ｖｇｓは、メモリセルＭＣ２の方がメモリセルＭＣ０よりも低くなる。そのゲート−ソース間電位に応じて、メモリセルＭＣ０において、メモリセルＭＣ２よりも大きなドレイン電流Ｉｄが流れようとする場合、そのしきい値電圧がソースアシストゲート線の電圧分布により高くされており、ドレイン電流が抑制される。この結果、メモリセルＭＣ０−ＭＣ２におけるソース電圧の分布を補償して、メモリセルＭＣ０−ＭＣ２のしきい値電圧分布を抑制することができ、しきい値電圧のメモリセルアレイ内における場所に対する依存性を低減することができる。
【００３９】
また、ソースアシストゲート線ＡＧＳの両端の電位を異ならせて、一方、ドレインアシストゲート線ＡＧＤは両端の電位を同一としているだけであり、アシストゲート線に対して電位供給のコンタクトが余分に必要となるものの、メモリセルのサイズは何ら変更する必要はなく、また、ワード線電圧を変更するなどの複雑な回路構成は必要とされず、簡易な回路構成でしきい値電圧分布を抑制することができる。
【００４０】
図６は、この図５に示すメモリセルＭＣ０−ＭＣ２のコントロールゲート電圧Ｖｃｇとドレイン電流Ｉｄの関係を示す図である。この図６において、各印加電圧は、図５に示す電圧条件と同じである。図６において、記号Ｖの後に付される添え字が、各電圧の印加ノードを示す。
【００４１】
しきい値電圧Ｖｔｈは、一定のドレイン電圧Ｖｄが与えられたときに一定の大きさのドレイン電流が流れるときのコントロールゲート電圧で定義される。図６において、しきい値電圧が、ドレイン電流が、１ｅ（−０７）の時のコントロールゲート電圧として定義される場合を一例として示す。ここでｅは１０の冪乗を示し、１ｅ（−０７）は、１０の−７乗を示す。
【００４２】
この図６に示すように、メモリセルＭＣ０−ＭＣ２は、それぞれそのコントロールゲート電圧Ｖｃｇとドレイン電流Ｉｄの間の関係を示すＶｃｇ−Ｉｄ特性曲線は異なるものの、しきい値電圧Ｖｔｈはすべて同じである。
【００４３】
ワード線電圧（コントロールゲート電圧）Ｖｃｇがしきい値電圧Ｖｔｈよりも高くなると、そのワード線電圧により、メモリセルトランジスタＭＣ０−ＭＣ２には、反転層が形成されてドレイン電流が大きく流れるため、そのソース電位の影響が現われてくる。
【００４４】
図７は、この発明の実施の形態１に従うＡＧ−ＡＮＤ型フラッシュメモリの全体の構成を概略的に示す図である。図７において、フラッシュメモリは、メモリセルが行列状に配列されるメモリセルアレイ１を含む。図７においては、このメモリセルは示さず、ソースアシストゲート線ＡＧＳおよびドレインアシストゲート線ＡＧＤを示す。このメモリセルアレイ１においては、ワード線ＷＬがこれらのアシストゲート線と交差する方向に配設される。
【００４５】
フラッシュメモリは、さらに、図示しないアドレスバッファからのＸアドレス信号ＸＡＤに従ってアドレス指定されたワード線を選択状態へ駆動するワード線デコーダ・ドライバ２と、アドレスバッファからのＹアドレス信号ＹＡＤをデコードして、メモリセルアレイ１の選択列に対応するドレインビット線を指定する列選択信号を生成するＹデコーダ３と、外部からの各種制御信号（コマンドまたはストローブ信号）に従って内部動作に必要な制御信号を発生するコントローラ４と、データ書込時、書込データをラッチするデータラッチ５を含む。このデータラッチ５のラッチする書込データに従って、図５に示すドレインコンタクトＣＴＤに対し書込データに応じた電圧が印加され、ソースサイド注入方式による書込が行なわれる。
【００４６】
フラッシュメモリは、さらに、Ｙアドレス信号ＹＡＤに従って、選択列に対応するドレインアシストゲート線ＡＧＤを選択し、この選択ドレインアシストゲート線ＡＧＤの両端に所定の電圧を印加するＡＧＤデコード／ドライブ回路６と、Ｙアドレス信号ＹＡＤに従って、選択列に対応するソースアシストゲート線ＡＧＳを選択して、第１の電位を選択列に対応するソースアシストゲート線へ供給する第１ＡＧＳデコード／ドライブ回路７Ａと、Ｙアドレス信号ＹＡＤに従って、選択列に対応して配置されるソースアシストゲート線の他方端へ、第２の電圧を供給する第２ＡＧＳデコード／ドライブ回路７Ｂと、Ｙデコーダ３からの列選択信号に従って、メモリセルアレイ１の選択列に対応するドレイン拡散層を選択するとともにデータ読出時この選択ドレイン拡散層を流れる電流を検出して内部読出データを生成するセンスアンプを含むＹゲート／センスアンプ８と、外部との間でデータＤＱの授受を行なう入出力バッファ９を含む。
【００４７】
第１ＡＧＳデコード／ドライブ回路７Ａおよび第２のＡＧＳデコード／ドライブ回路７Ｂは、それぞれ、ソースアシストゲート線ＡＧＳに対応するドライブ線を含み、それぞれ対応する端部から所定の電圧を選択列のソースアシストゲート線に供給する。図７においては、第１ＡＧＳデコード／ドライブ回路７Ａが、ドレイン側コンタクトＡＧＳ＿Ｄを介して電圧（５Ｖ）を供給し、第２ＡＧＤデコード／ドライブ回路７Ｂが、ソース側コンタクトＡＧＳ＿Ｓを介して電圧（３．５Ｖ）を供給する構成が一例として示される。このＡＧＤデコード／ドライブ回路６は、この選択ドレインアシストゲートＡＧＤの両側のコンタクトＡＧＤ＿ＤおよびＡＧＤ＿Ｓを介して所定の電圧（５Ｖ）を供給する。
【００４８】
この図７に示すように第１ＡＧＳデコード／ドライブ回路７Ａおよび第２ＡＧＳデコード／ドライブ回路７Ｂにより、それぞれ異なるレベルの電圧を供給することにより、選択列のソースアシストゲート線ＡＧＳに電位勾配を形成することができる。
【００４９】
第１ＡＧＳデコード／ドライブ回路７Ａおよび第２ＡＧＳデコード／ドライブ回路７Ｂにおいて、低電位の選択電圧（３．５Ｖ；第２電圧）を供給する場合、この３．５Ｖ電圧発生回路へ電流が流れ込み、その発生する電圧レベルが所定のレベル（３．５Ｖ）よりも上昇することが考えられる。しかしながら、この第２の電圧（３．５Ｖ）を発生する回路として、一例として、通常、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などにおいて用いられるＭＯＳトランジスタのソースフォロア動作を利用する回路を用いることにより、所定のレベルの第２電圧（３．５Ｖ）を生成することができる。すなわち、第２電圧発生回路において、Ｎチャネル型ＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのゲート電圧を、第２電圧（３．５Ｖ）よりもそのしきい値電圧の絶対値分それぞれ高いおよび低い電圧レベルに設定する。この第２電圧レベルが、所定レベル（３．５Ｖ）よりも高くなった場合には、ＰチャネルＭＯＳトランジスタのソースフォロア動作で放電動作を行ないその電圧レベルを低下させる。一方、この第２電圧のレベルが低下した場合には、Ｎチャネル型ＭＯＳトランジスタのソースフォロア動作で充電動作を行ない、その電圧レベルを上昇させる。これにより、この選択ソースアシストゲート線の両端に異なるレベルの電圧を印加して電流を流す場合においても、正確に所定のレベルの電圧を選択ソースアシストゲート線ＡＧＳのコンタクトＡＧＳ＿ＤおよびＡＧＳ＿Ｓに供給することができる。
【００５０】
以上のように、この発明の実施の形態１に従えば、選択ソースアシストゲートの両端に電圧を印加して電位勾配を形成し、一方、選択ドレインアシストゲートについてはその両端の電圧レベルを同一電圧レベルに維持する。これにより、ソースアシストゲート線とメモリセルトランジスタのフローティングゲートとの容量結合により、フローティングゲートの電位を、そのソース電位の浮上り量と同程度変化させることができ、応じてこのソース電位の変化によるしきい値電圧分布を補償できる。これにより、複雑な回路構成を用いることなく、また、メモリセルサイズを変更することなく、メモリセルアレイ内におけるメモリセルのしきい値電圧のアレイ内場所に対する依存性を抑制することができ、しきい値電圧の分布幅を十分に小さくすることができる。
【００５１】
［実施の形態２］
図８は、この発明の実施の形態２に従うＡＧ＿ＡＮＤ型フラッシュメモリのアシストゲート線への印加電圧レベルを示す図である。この図８に示す構成においては、ソースアシストゲート線ＡＧＳのソース側コンタクトＡＧＳ＿Ｓに、電圧４．２Ｖが印加され、またドレインアシストゲート線ＡＧＤのソース側コンタクトＡＧＤ＿Ｓに、同様、４．２Ｖが印加される。コンタクトＡＧＳ＿ＤおよびＡＧＤ＿Ｄへは、先の実施の形態１と同様、５Ｖが印加される。
【００５２】
データ読出時の状態においては、ドレインコンタクトＣＴＤに１Ｖが供給され、ソースコンタクトＣＴＳは、０Ｖに設定される。
【００５３】
この図８に示す構成においては、ソースアシストゲート線に加えて、ドレインアシストゲート線においても、その抵抗Ｒｄの分布により電位勾配が生じる。メモリセルＭＣ０−ＭＣ２それぞれにおいて、フローティングゲートＦＧ０−ＦＧ２の電位上昇が、ソースアシストゲート線およびドレインアシストゲート線両者からの容量結合により生じる。この場合においても、ドレイン側コンタクトＡＧＳ＿ＤおよびＡＧＤ＿Ｄにおいては、ともに高い電圧レベルに設定され、ソース側コンタクトＡＧＤ＿ＳおよびＡＧＤ＿Ｓが、低い電圧レベルに設定されており、ソースアシストゲート線およびドレインアシストゲート線において同じ方向に電圧分布が生じており、フローティングゲートＦＧ２の電圧変化ΔＦＧが最も大きく、フローティングゲートＦＧ０の電圧変化ΔＦＧが最も小さくなる。
【００５４】
したがって、このような印加電圧分布においても、先の実施の形態１と同様、同一論理レベルのデータを記憶している場合、メモリセルのソース電位が同一であれば、メモリセルＭＣ０のしきい値電圧が最も高く、メモリセルＭＣ３のしきい値電圧が最も低くなる。したがって、図８に示す電圧印加条件下でも、図９に示すように、実施の形態１と同様、このしきい値電圧Ｖｔｈを、メモリセルＭＣ０−ＭＣ２で一致させることができる。ここで、図９は、図６と同様、横軸に、ワード線電圧Ｖｃｇを示し、縦軸に、ドレイン電流Ｉｄを示す。
【００５５】
この実施の形態２に従う電圧印加条件においては、アシストゲート線ＡＧＳおよびＡＧＤそれぞれの電圧降下は、先の実施の形態１におけるソースアシストゲート線ＡＧＳの電圧降下量よりも小さく、それぞれのアシストゲート線を流れる電流量は小さくすることができる。したがって、消費電力は、流れる電流の自乗に比例するため、応じて発熱量を低減することができ、温度変化に起因する素子特性の変化を防止することができる。
【００５６】
また、このソース側コンタクトＡＧＳ＿Ｓの電圧レベルは、４．２Ｖに設定されており、アシストゲートトランジスタＭＳ０において、ゲートに十分高い電圧が印加され、確実に、反転層を形成することができ、チャネル抵抗を低減することができる。これにより、アシストゲート線に電位勾配を形成する場合において、アシストゲート線下部において反転層が十分に形成されない状態を生じるのを防止することができ、確実に、メモリセルＭＣ０−ＭＣ２に対してソースコンタクトを電気的に接続することができる。
【００５７】
図１０は、この発明の実施の形態２に従うＡＧ＿ＡＮＤ型フラッシュメモリの全体の構成を概略的に示す図である。この図１０に示すＡＧ＿ＡＮＤ型フラッシュメモリの構成は、以下の点で図７に示すＡＧ＿ＡＮＤ型フラッシュメモリとその構成が異なる。すなわち、ＡＧＤデコード／ドライブ回路が、ドレインアシストゲート線ＡＧＤのドレイン側コンタクトＡＧＤ＿Ｄへ電圧を供給する第１ＡＧＤデコード／ドライブ回路６Ａと、そのソース側コンタクトＡＧＤ＿Ｓへ電圧を供給する第２ＡＧＤデコード／ドライブ回路６Ｂに分割される。図１０に示すＡＧ＿ＡＮＤ型フラッシュメモリの他の構成は、図７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５８】
この第１および第２ＡＧＤデコード／ドライブ回路６Ａおよび６Ｂには、Ｙアドレス信号ＹＡＢが与えられ、選択列に対応するドレインアシストゲート線ＡＧＤのコンタクトＡＧＤ＿ＤおよびＡＧＤ＿Ｓに、それぞれ所定のレベルの異なる電圧が供給される。
【００５９】
以上のように、この発明の実施の形態２に従えば、選択列のソースアシストゲート線およびドレインアシストゲート線両者に対して電位勾配を形成しており、メモリセルのしきい値電圧分布をそのフローティングゲート電位の変化により補償して一定とすることができ、また消費電力を低減して発熱を防止して安定に素子特性を維持することができ、また確実に、ビット線反転層を形成することができ、安定に動作するフラッシュメモリを実現することができる。
【産業上の利用可能性】
【００６０】
この発明は、アシストゲート線を用いて反転層を形成する不揮発性メモリに対して適用することができる。
【図面の簡単な説明】
【００６１】
【図１】この発明において用いられるメモリセルの断面構造を概略的に示す図である。
【図２】この発明におけるＡＧ＿ＡＮＤフラッシュメモリのアレイ部の平面レイアウトを概略的に示す図である。
【図３】図２に示す線３Ａ−３Ｂに沿った断面構造を概略的に示す図である。
【図４】図２および図３に示すメモリセルアレイの電気的等価回路を示す図である。
【図５】この発明の実施の形態１に従うフラッシュメモリの電圧印加条件を示す図である。
【図６】図５における電圧印加条件下でのメモリセルのコントロールゲート電圧−ドレイン電流特性を示す図である。
【図７】この発明の実施の形態１に従うフラッシュメモリの全体の構成を概略的に示す図である。
【図８】この発明の実施の形態２に従うＡＧ＿ＡＮＤ型フラッシュメモリの電圧印加条件を示す図である。
【図９】図８に示す電圧印加条件下におけるメモリセルのコントロールゲート電圧−ドレイン電流特性を示す図である。
【図１０】この発明の実施の形態２に従うＡＧ＿ＮＡＤ型フラッシュメモリの全体の構成を概略的に示す図である。
【符号の説明】
【００６２】
ＡＧＳ  ソースアシストゲート線、ＡＧＤ  ドレインアシストゲート線、ＡＧＳ＿Ｄ，ＡＧＤ＿Ｄ，ＡＧＳ＿Ｓ，ＡＧＤ＿Ｓ  コンタクト、ＣＴＤ  ドレインコンタクト、ＣＴＳ  ソースコンタクト、１  メモリセルアレイ、６  ＡＧＤデコード／ドライブ回路、７Ａ  第１ＡＧＳデコード／ドライブ回路、７Ｂ  第２ＡＧＳデコード／ドライブ回路、６Ａ  第１ＡＧＤデコード／ドライブ回路、６Ｂ  第２ＡＧＤデコード／ドライブ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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