(57)【要約】      （修正有）【課題】自動ビット・ライン・プリチャージおよび等化を備えたビット・ライン負荷を有するメモリが提供される。【解決手段】ビット・ライン負荷３８０は、１つのビット・ライン対と結合され、バイポーラ・プルアップ・トランジスタ３８９，４０３，Ｐ形トランジスタ３９０，４０４，ＮＡＮＤ論理ゲート３９５，およびＰ形等化トランジスタを含む。ＮＡＮＤ論理ゲート３９５は、ビット・ライン対上の差動電圧を検出して、等化信号を発生する。書込み制御信号が書込みサイクルの終わりを知らせるときに、等化信号は、ビット・ライン対のプリチャージおよび等化を開始する。【選択図】図１７
2006196177.tif 000002
【特許請求の範囲】
【請求項１】
メモリ内のビット・ライン対に結合された、自動ビット・ライン等化を備えるビット・ライン負荷回路であって、前記メモリは、書込み制御信号が第１論理状態にあることにより指示された読取りサイクルと、当該書込み制御信号が第２論理状態にあることにより指示された書込みサイクルとを有し、前記ビット・ライン対が第１ビット・ライン及び第２ビット・ラインを有するビット・ライン負荷回路において、
第１ビット・ラインに結合された第１入力端子、第２ビット・ラインに結合された第２入力端子及び出力端子を有するビット・ライン・センシング回路であって、第１ビット・ラインと第２ビット・ラインとの間の差動電圧を検出するビット・ライン・センシング回路と、
第１ビット・ライン及び第２ビット・ラインに結合されたプリチャージ及び等化回路であって、第１ビット・ラインと第２ビット・ラインとの間の差動電圧を低減し且つ第１ビット・ライン及び第２ビット・ラインの両方の電圧を増大させるプリチャージ及び等化回路と、を備え、
等化信号は、前記ビット・ライン・センシング回路が第１ビット・ラインと第２ビット・ラインとの間の差動電圧を検出することに応答して当該ビット・ライン・センシング回路により前記プリチャージ及び等化回路に与えられる
ビット・ライン負荷回路。
【請求項２】
第１ビット・ライン及び第２ビット・ラインを有するビット・ライン対に結合されたビット・ライン負荷回路において、
第１電源電圧端子に結合されたコレクタ、ベース、及び第１ビット・ラインに結合されたエミッタを有する第１のＮＰＮトランジスタと、
第１電源電圧端子に結合されたコレクタ、ベース、及び第２ビット・ラインに結合されたエミッタを有する第２のＮＰＮトランジスタと、
第１のビット・ラインに結合されたドレイン、ゲート、及び第２電源電圧端子に結合されたソースを有する第１のＮ形トランジスタと、
第２のビット・ラインに結合されたドレイン、ゲート、及び第２電源電圧端子に結合されたソースを有する第２のＮ形トランジスタと、
第１ビット・ラインに結合された第１ドレイン／ソース端子、第２ビット・ラインに結合された第２ドレイン／ソース端子、及びゲートを有する第１のＰ形トランジスタと、
第１ビット・ラインに結合された第１入力端子、第２ビット・ラインに結合された第２入力端子、及び出力端子を有するビット・ライン・センシング回路であって、第１ビット・ラインと第２ビット・ラインとの間の差動電圧を検出することに応答して前記出力端子で等化信号を与えるビット・ライン・センシング回路と、
第１電源電圧端子に結合されたソース、前記ビット・ライン・センシング回路の出力端子に結合されたゲート、及びドレインを有する第２のＰ形トランジスタと、前記第２のＰ形トランジスタのドレインに結合されたソース、前記ビット・ライン・センシング回路の出力端子に結合されたゲート、及び書込み制御信号を受け取るドレインを有する第３のＮ形トランジスタとを有するインバータ回路と、
第１電源電圧端子に結合されたソース、ゲート、及び第１のＮＰＮトランジスタのベースに結合されたドレインを有する第３のＰ形トランジスタと、
第１電源電圧端子に結合されたソース、ゲート、及び第２のＮＰＮトランジスタのベースに結合されたドレインを有する第４のＰ形トランジスタと、
第３のＰ形トランジスタのゲートに結合されたドレイン、前記ビット・ライン・センシング回路の出力端子に結合されたゲート、及び第２電源電圧端子に結合されたソースを有する第４のＮ形トランジスタと、
第４のＰ形トランジスタのゲートに結合されたドレイン、前記ビット・ライン・センシング回路の出力端子に結合されたゲート、及び第２電源電圧端子に結合されたソースを有する第５のＮ形トランジスタと
を備えるビット・ライン負荷回路。
【請求項３】
メモリ内のビット・ライン対に結合された、自動ビット・ライン等化を備えるビット・ライン負荷回路であって、前記メモリは、書込み制御信号が第１論理状態にあることにより指示された読取りサイクルと、当該書込み制御信号が第２論理状態にあることにより指示された書込みサイクルとを有し、前記ビット・ライン対が第１ビット・ライン及び第２ビット・ラインを有するビット・ライン負荷回路において、
第１ビット・ラインに結合された第１入力端子、第２ビット・ラインに結合された第２入力端子及び出力端子を有するビット・ライン・センシング回路であって、第１ビット・ラインと第２ビット・ラインとの間の差動電圧を検出するビット・ライン・センシング回路と、
第１ビット・ライン及び第２ビット・ラインに結合されたプリチャージ及び等化回路であって、第１ビット・ラインと第２ビット・ラインとの間の差動電圧を低減し且つ第１ビット・ライン及び第２ビット・ラインの両方の電圧を所定の電圧へプリチャージするプリチャージ及び等化回路と、を備え、
等化信号は、前記ビット・ライン・センシング回路が第１ビット・ラインと第２ビット・ラインとの間の差動電圧を検出することに応答して当該ビット・ライン・センシング回路により前記プリチャージ及び等化回路に与えられる
ビット・ライン負荷回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリに関し、さらに詳しくは、自動ビット・ライン・プリチャージ（precharge）および等化を備えたビット・ライン負荷を有するメモリに関する。
【背景技術】
【０００２】
静的ＲＡＭ（ＳＲＡＭ）では、メモリ・セルから読み取られる、またはこれに書き込まれるデータ・ビットは通常、メモリ・セルと結合されるビット・ライン対間の差動電圧として表される。複数のメモリ・セルが１つのビット・ライン対と結合される。メモリの書込みサイクル中、データ・ビットは、差動電圧としてビット・ライン対上に駆動される。差動電圧は、選択したメモリ・セル内に既存の値を上書きするのに十分な大きさである。読取りサイクルが発生するとき、選択したメモリ・セルは、選択したメモリ・セル内に格納されたデータ・ビットを、比較的小さな差動電圧として、ビット・ライン対上に配置する。
【０００３】
読取りサイクルの発生に先立ち、ビット・ライン対上に存在する差動電圧は十分低いレベルまで低下して、データが、読取りサイクル中、メモリ・セル内に誤って書き込まれないようにしなければならない。差動電圧は書込みサイクルの終わりに迅速に低下して、読取りサイクルが不必要に長くならないようにしなければならない。このプロセスを書込みリカバリという。
【０００４】
通常、書込みリカバリを達成するには、ビット・ライン負荷として知られる回路を用いる。ビット・ライン負荷は、これと結合されるビット・ライン対上の差動電圧をプリチャージおよび／または等化する。一部のメモリでは、ビット・ライン対は、ビット・ライン負荷によってプリチャージ状態に維持され、この場合、ビット・ライン負荷は、ビット・ライン対を再充電する働きができる。
【０００５】
ビット・ラインの等化中、ビット・ライン負荷は、ビット・ライン対の一方のビット・ラインをもう一方のビット・ラインと結合させる。ビット・ライン対を「プリチャージ」するため、各ビット・ラインは電源電圧端子と結合されて、ビット・ライン対上の電圧を、予め決められた電圧まで上昇させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＢＩＣＭＯＳ（バイポーラ相補形ＭＯＳ）技術がビット・ライン負荷において通常使用されるのは、それが高速で動作し、電力消費量が比較的低いからである。しかしながら、ますます高速のアクセス時間が要求されるにつれ、書込みリカバリ中のように、メモリのビット・ライン対を可能な限り高速でプリチャージし等化することが重要になる。
【課題を解決するための手段】
【０００７】
したがって、メモリ内の１つのビット・ライン対と結合されるビット・ライン負荷の１形態が提供され、このビット・ライン負荷はセンシング回路および等化回路を有する。センシング回路は、ビット・ライン対と結合され、ビット・ライン対上の差動電圧を検出する。この差動電圧の検出に応答して、センシング回路は等化信号を発生する。等化回路はビット・ライン対と結合され、等化信号の受信に応答して、ビット・ライン対上の差動電圧を低下させる。上記およびその他の特性ならびに利点は、添付図面と合わせて以下の詳細な説明からより明確に把握されよう。
【発明を実施するための最良の形態】
【０００８】
概括すると、本発明は、並列データ出力経路を有する同期メモリを提供する。並列データ出力経路は、出力データが有効である時間を増加し、より高速のクロック・スピードでメモリのより信頼性の高い動作を可能にする。これを達成するには、メモリ・アレーからの出力データを、メモリの読取りサイクル中、並列の交互レジストレーション経路（registration path）に与える。１つのレジストレーション経路内のデータは、２クロック・サイクルごとに１回変化する。そのため、データが出力レジスタに格納される期間は、１クロック・サイクルにつき１回の割合で変化する出力レジスタを有するＳＲＡＭからの出力データと比較して大幅に延びる。並列データ出力経路は、データが有効である時間を増加し、正しいデータが出力パッドに与えられるよう確保する。
【０００９】
本発明は、図１から図２０を参照してより詳細に説明できる。図１は、本発明によるメモリ２０のブロック図を示す。メモリ２０は、メモリ・アレー２２，ビット・ライン負荷／書込みドライバ３０，アドレス・レジスタ２６，行デコーダ２８，カラム復号／センス増幅器３２，出力レジスタ３４，出力バッファ３６，クロック・バッファ３８，レベル変換器４０，二分割回路４２，読取り制御遅延ロック・ループ回路４４，ダミー経路４６，出力イネーブル・レジスタ４８，書込み制御遅延ロック・ループ回路５２，および書込み制御論理５４を含む。
【００１０】
メモリ・アレー２２は、複数の静的ＲＡＭセルを含む。各メモリ・セルは、１つのワード・ラインと１つのビット・ラインの対と結合される。各ビット・ライン対は、メモリ２０の書込みサイクル中、メモリ・セルへの入力として機能し、読取りサイクル中は出力として機能する。代表的なメモリ・セル２４は、「ＷＬ」と称されるワード・ライン、および「ＢＬ」および「ＢＬ＊」と称される１対のビット・ラインと結合される形で示される。但し、信号名の後のアステリスク「＊」は、その信号が、名称は同じだがアステリスク「＊」がない信号の論理補数であることを示す。信号の論理真状態がディジタル論理レベル１の場合には、論理補数状態はディジタル論理レベル０である。また信号の論理真状態がディジタル論理レベル０の場合には、論理補数状態はディジタル論理レベル１である。また、図１および図２に示す信号は差動信号であり、どの信号が論理真信号であるかを示すため、論理真信号名のみが使用されることに注意されたい。
【００１１】
アドレス・レジスタ２６は、「ＡＤＤＲＥＳＳ」と称されるＥＣＬレベルのアドレス信号を受信し、「ＲＯＷ  ＡＤＤＲＥＳＳ」と称される行アドレス信号を行デコーダ２８に与え、「ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ」と称されるカラム・アドレス信号をカラム復号／センス増幅器３２に与える。個々のアドレス信号は特別の意味を持たず、他の実施例では異なる場合があることに注意されたい。また、行デコーダおよびカラム・デコーダが実施する復号の量も、他の実施例では異なるであろう。
【００１２】
データ入力バッファ（図示せず）は、「ＤＡＴＡ」と称される入力データ信号を、ビット・ライン負荷／書込みドライバ３０に与える。ビット・ライン負荷／書込みドライバ３０は、入力データ信号ＤＡＴＡ，「ＷＣＱ」と称される書込み制御信号，および「ＧＥＱ」と称される大域等化信号を受信し、これらは、メモリ・アレー２２の各ビット・ライン対と結合される。
【００１３】
クロック・バッファ３８は、「ＣＬＫ」と称される外部ＥＣＬクロック信号を受信して、「ＫECL」と称されるバッファ付きクロック信号を発生する。二分割回路４２は、バッファ付きクロック信号ＫECLを受信して、クロック信号ＫECLの周波数の２分の１で、「ＣＬ２」と称されるクロック信号を発生する。レベル変換器回路４０はまた、クロック信号ＫECLを受信して、「ＫCMOS」と称されるＣＭＯＳ（相補形ＭＯＳ）レベルのクロック信号を発生する。クロック信号ＫCMOSは、書込み制御遅延ロック・ループ５２，ダミー経路４６およびアドレス・レジスタ２６に与えられる。読取り制御遅延ロック・ループ回路４４は、クロック信号ＣＬ２，クロック信号ＫECL，および「ＡＳＹＮＣ＊」と称されるモード制御信号を受信し、これらに応答して、「ＫＵ」と称されるクロック信号を発生する。読取り制御遅延ロック・ループ回路４４の詳細は図３に示す。ダミー経路４６は、クロック信号ＣＬ２を受信し、これに応答して、「ＭＤ９０」と称されるクロック信号を発生する。ダミー経路４６の詳細は図４に示す。出力イネーブル・レジスタ４８は、クロック信号ＫECL，「ＣＳ＊」と称されるチップ選択信号，「Ｗ＊」と称される書込みイネーブル信号，モード制御信号ＡＳＹＮＣ＊，「ＰＩＰＥ２＊」と称されるパイプライン制御信号を受信し、これらに応答して、「ＯＥ２」と称される出力イネーブル信号を発生する。出力イネーブル・レジスタ４８の詳細は図２に示す。出力レジスタ３４は、データ信号ＭＵＸ，出力イネーブル信号ＯＥ２，クロック信号ＫＵおよびＭＤ９０，モード制御信号ＡＳＹＮＣ＊，パイプライン制御信号ＰＩＰＥ２＊を受信し、これらに応答して、データ信号Ｑを発生する。出力レジスタ３４の詳細は図２に示す。モード制御回路５０は、「ＭＯＤＥ」と称される外部モード制御信号を受信し、これに応答して、モード制御信号ＡＳＹＮＣ＊およびパイプライン制御信号ＰＩＰＥ２＊を発生する。書込み制御遅延ロック・ループ回路５２は、クロック信号ＫCMOS，モード制御信号ＡＳＹＮＣ＊を受信し、これらに応答して、「ＫＳＤ」と称されるクロック信号を発生する。
【００１４】
メモリ２０の読取りサイクル中、カラム・アドレス信号ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳが、カラム復号／センス増幅器３２に与えられて、カラムを選択する。行アドレス信号ＲＯＷ  ＡＤＤＲＥＳＳが行デコーダ２８に与えられて、ワード・ラインを選択する。イネーブルされたワード・ラインに位置するメモリ・セルは、各ビット・ライン対にデータを与える。「ＭＵＸ」と称されるデータ信号が、ビット・ライン対によって与えられるデータに対応して、カラム復号／センス増幅器３２によって与えられる。センス増幅器は、選択したビット・ライン対から受信した比較的小信号を検出し増幅して、「ＭＵＸ」と称されるデータ信号を出力レジスタ３４に与える。ついで出力レジスタ３４は、「Ｑ」と称されるデータ信号を出力バッファ３６に与える。ついで出力バッファ３６は、「ＱPAD」と称される出力データ信号を出力パッド（図示せず）に与える。図１の実施例では、図に示す都合で、１つのデータ信号に対して１つの出力データ経路しか示していないことに注意されたい。他の実施例では、データ経路を追加できる。メモリ２０との間で送受信されるデータ信号およびアドレス信号の数は特別の意味を持たず、他の実施例では異なる場合があることに注意されたい。
【００１５】
書込みサイクル中、データの流れは実質的に逆転する。データをメモリ２０に書き込むため、行デコーダ２８は、行アドレス信号ＲＯＷ  ＡＤＤＲＥＳＳを受信して、ワード・ラインを選択する。カラム・アドレス信号ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳが、カラム復号／センス増幅器３２に与えられる。カラム復号／センス増幅器３２は、各ビット・ライン対と結合される。選択されたワード・ラインと結合されるメモリ・アレー２２の各メモリ・セルは、対応するビット・ライン対上で差動電圧を受け取る。読取りサイクル中と同様、イネーブルされたワード・ライン上に位置するメモリ・セルが、データをビット・ライン対に与える。しかしながら、ビット・ライン負荷／書込みドライバ３０によってビット・ライン対へと駆動される電圧差動が、メモリ・セルの駆動電圧よりも大きくなり、格納されたビットをメモリ・セル内に上書きする。書込みサイクルの終わりに、ビット・ライン対上の差動電圧は、十分小さいレベルまで低下して、つぎの読取りサイクル中、データが誤ってメモリ・セルに書き込まれないようにする。ビット・ライン対の等化は、ビット・ライン負荷／書込みドライバ３０によって達成される。ビット・ライン負荷の詳細は図１７に示す。この負荷は、メモリ２０の書込みサイクル後、ビット・ライン対上の差動電圧を低下または等化するのに使用される。書込みサイクル後のビット・ライン対の等化は、通常「書込みリカバリ」として知られる。
【００１６】
図２は、出力レジスタ３４および出力イネーブル・レジスタ４８を、一部ブロック図・一部論理図形式で示す。出力レジスタ３４は、レジスタ５６，５７，６０，６１，スイッチ５８，５９，６４，およびインバータ５５，６５，６６を含む。インバータ５５は、クロック信号ＭＤ９０を受信する入力端子、および出力端子を有する。レジスタ５６は、データ信号ＭＵＸを受信する入力端子，クロック信号ＭＤ９０を受信する第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，および「ＭＵＸ１」と称されるデータ信号を発生する出力端子を有する。レジスタ５７は、データ信号ＭＵＸを受信する入力端子，インバータ５５の出力端子と接続される第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，および「ＭＵＸ２」と称されるデータ信号を発生する出力端子を有する。スイッチ５８は、レジスタ５６の出力端子と接続されてデータ信号ＭＵＸ１を受信する第１入力端子、「０」と称されるリセット論理値を受け取る第２入力端子，出力イネーブル信号ＯＥ２を受信する制御端子，および「ＰＴ１」と称されるデータ信号を発生する出力端子を有する。スイッチ５９は、レジスタ５７の出力端子と接続されてデータ信号ＭＵＸ２を受信する第１入力端子，リセット論理値「０」を受け取る第２入力端子，および「ＰＴ２」と称されるデータ信号を発生する出力端子を有する。レジスタ６０は、スイッチ５８の出力端子と接続されてデータ信号ＰＴ１を受信する入力端子，第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，および「ＱＴ１」と称されるデータ信号を発生する出力端子を有する。レジスタ６１は、スイッチ５９の出力端子と接続されてデータ信号ＰＴ２を受信する入力端子，第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，および「ＱＴ２」と称されるデータ信号を発生する出力端子を有する。終段増幅器６２は、レジスタ６０の出力端子と接続されてデータ信号ＱＴ１を受信する第１入力端子，レジスタ６１の出力端子と接続されてデータ信号ＱＴ２を受信する第２入力端子，第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，およびデータ信号Ｑを発生する出力端子を有する。インバータ６５は、遅延クロック信号ＫＵを受信する入力端子，および出力端子を有する。スイッチ６４は、遅延クロック信号ＫＵを受信する第１入力端子，インバータ６５の出力端子と接続される第２入力端子，パイプライン制御信号ＰＩＰＥ２＊を受信する制御端子，およびレジスタ６１および終段増幅器６２の第１制御端子と接続される出力端子を有する。インバータ６６は、スイッチ６４の出力端子と接続される入力端子，およびレジスタ６０の第１制御端子と接続される出力端子を有する。
【００１７】
出力イネーブル・レジスタ４８は、インバータ７０，７２，７９，８１，ＮＡＮＤ論理ゲート７１，およびレジスタ７３から７８を含む。インバータ７０は、チップ選択信号ＣＳ＊を受信する入力端子、および出力端子を有する。ＮＡＮＤ論理ゲート７１は、インバータ７０の出力端子と接続される第１入力端子，書込みイネーブル信号Ｗ＊を受信する第２入力端子，および出力端子を有する。インバータ７２は、ＮＡＮＤゲート７１の出力端子と接続される入力端子，「ＣＳＷ＊」と称される制御信号を発生する出力端子を有する。インバータ７９は、クロック信号ＫECLを受信する入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート８０は、パイプライン制御信号ＰＩＰＥ２＊を受信する第１入力端子，モード制御信号ＡＳＹＮＣ＊を受信する第２入力端子，および出力端子を有する。インバータ８１は、ＮＡＮＤ論理ゲート８０の出力端子と接続される入力端子，および出力端子を有する。レジスタ７３は、インバータ７２の出力端子と接続される入力端子，インバータ７９の出力端子と接続される制御端子，および「ＮＳ」と称される信号を発生する出力端子を有する。レジスタ７４は、レジスタ７３の出力端子と接続される入力端子，クロック信号ＫCMOSを受信する制御端子，および出力端子を有する。レジスタ７５は、レジスタ７４の出力端子と接続される入力端子，インバータ７９の出力端子と接続される第１制御端子，インバータ８１の出力端子と接続される第２制御端子，および「ＯＥ０」と称される信号を発生する出力端子を有する。レジスタ７６は、レジスタ７５の出力端子と接続される入力端子，クロック信号ＫCMOSを受信する第１制御端子，インバータ８１の出力端子と接続される第２制御端子，および「ＯＥ１」と称される信号を発生する出力端子を有する。レジスタ７７は、レジスタ７６の出力端子と接続される入力端子，インバータ７９の出力端子と接続される第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，および出力端子を有する。レジスタ７８は、レジスタ７７の出力端子と接続される入力端子，クロック信号ＫCMOSを受信する第１制御端子，モード制御信号ＡＳＹＮＣ＊を受信する第２制御端子，および出力イネーブル信号ＯＥ２を発生する出力端子を有する。
【００１８】
出力レジスタ３４は、２つの並列インタリーブ（interleaved）出力データ経路を有する。１つの出力データ経路は、レジスタ５６，スイッチ５８，およびレジスタ６０を通って終段増幅器６２に至る。もう１つのデータ経路は、レジスタ５７，スイッチ５９，およびレジスタ６１を通って終段増幅器６２に至る。この並列データ経路は、クロック信号ＭＤ９０および遅延クロック信号ＫＵによって制御される。出力イネーブル・レジスタ４８は、メモリ２０の書込みサイクル中、出力イネーブル信号をスイッチ５８，５９に与える。クロック信号ＭＤ９０が論理高のとき、データ信号ＭＵＸが、データ信号ＭＵＸ１としてレジスタ５６を介して送られ、一方もう１つのデータ経路のデータは、レジスタ５７によってラッチされる。クロック信号ＭＤ９０が論理低のとき、以前のクロック・サイクルの間、レジスタ５７内にとどめられていたデータ信号ＭＵＸが、対応するデータ信号ＭＵＸ２として、レジスタ５７を介して送られ、一方次のデータ信号ＭＵＸは、レジスタ５６内にラッチされる。
【００１９】
クロック信号ＭＤ９０は、クロック信号ＣＬＫの立下り区間から生成されるが、データ信号ＭＵＸは、ＣＬＫの立上り区間から生成される（図１８および図１９参照）。読取りサイクルもしくは書込みサイクル中のメモリへのアクセスに関連して、固有の伝搬遅延がある。メモリ２０では、アドレスがアドレス・レジスタ２６に与えられる時から、データ信号ＭＵＸが出力レジスタ３４に到達する時までを測定した遅延が、読取りサイクル中、ダミー経路４６によって複製される。すなわち、ダミー経路４６は、メモリ２０の伝搬遅延を追跡するために各種素子を有し、メモリ２０の伝搬遅延に等しい遅延の後、クロック信号ＭＤ９０を発生する。クロック信号ＭＤ９０はメモリ２０の伝搬遅延を追跡するので、ＭＤ９０は、データ信号ＭＵＸのデータ有効ウインドウの中央で切り替わる（図１８および図１９参照）。
【００２０】
並列データ出力経路を使用することにより、データ信号ＭＵＸ１およびＭＵＸ２の有効性期間は、データ信号ＭＵＸの有効性期間よりも長くなる。読取りサイクル中、出力イネーブル信号ＯＥ２は論理高になり、データ信号ＭＵＸ１およびＭＵＸ２が、レジスタ６０，６１にそれぞれ与えられるようにする。データ信号ＭＵＸ１およびＭＵＸ２は、データ信号ＭＵＸの２分の１の頻度で変化する。クロック信号ＭＤ９０は、ダミー経路４６によって、メモリ２０の伝搬遅延と相関されるので、クロック信号ＭＤ９０は、プロセス，電源または温度の変化に関して、データ信号ＭＵＸを追跡する。ダミー経路によって制御される並列データ経路を使用することのもう１つの利点は、クロック信号ＣＬＫの周波数が低下しても、クロック信号ＭＤ９０はメモリ２０の伝搬遅延に合わせ続け、これにより、データ有効ウインドウ内に留まることである。
【００２１】
遅延クロック信号ＫＵは、レジスタ６０，６１の動作を制御する。パイプライン制御信号ＰＩＰＥ２＊が論理高のとき、クロック信号ＫＵＯＲは遅延クロック信号ＫＵと同一の論理状態である。クロック信号ＫＵＯＲが論理低のとき、データ信号ＰＴ１がレジスタ６０を介して送られ、対応するデータ信号ＱＴ１になり、一方データ信号ＱＴ２はレジスタ６１によってラッチされる。また、クロック信号ＫＵＯＲが論理低の間、データ信号ＱＴ２は、出力データ信号Ｑとして、終段増幅器６２によって与えられる。クロック信号ＫＵＯＲが論理高の間、データ信号ＰＴ２がレジスタ６１を介して送られて、対応するデータ信号ＱＴ２となり、一方、データ信号ＱＴ１はレジスタ６０によってラッチされる。また、データ信号ＱＴ１は、出力データ信号Ｑとして、終段増幅器６２を介して発生される（図１８および図１９参照）。
【００２２】
遅延クロック信号ＫＵは、クロック信号ＣＬＫの立上り区間の少し前に発生して、出力データ信号Ｑが、クロック信号ＣＬＫの立上り区間と同時に変化するようにする。遅延クロック信号ＫＵは、読取り制御遅延ロック・ループ回路４４によって発生される。これについては後述する。
【００２３】
メモリ２０は、３段パイプラインを有する。すなわち、出力データ信号Ｑは、出力データ信号Ｑを受信する３クロック・サイクル前にアクセスされたアドレスに位置するデータに対応する。図１８を参照して、遅延クロック信号ＫＵの立上り区間が、アドレスＡ０に対応するデータを捕捉することに注意されたい。遅延クロック信号ＫＵの立下り区間では、アドレスＡ１に対応するデータが捕捉される。並列データ・レジスタを使用すると、データ有効ウインドウを拡大することによって、誤ったデータが、高速動作中捕捉される可能性が低下する。
【００２４】
メモリ２０を通常より低いクロック周波数で動作するため、メモリ２０は、３段パイプライン動作モードから、２段パイプライン動作モードに変更できる。これは、クロック信号ＫＵＯＲの極性を逆にすることにより、出力レジスタ３４内で達成される。パイプライン制御信号ＰＩＰＥ２＊が論理低のとき、遅延クロック信号ＫＵが反転され、ついで、出力レジスタ３４に与えられる。このため、クロック信号ＫＵＯＲは、遅延クロック信号ＫＵの論理補数となる。２段パイプライン動作モードのタイミング・ダイヤグラムを図１９に示す。遅延クロック信号ＫＵの立下り区間が、アドレスＡ０に対応するデータを捕捉し、３段パイプライン・モードの場合のように、遅延クロック信号ＫＵの立上り区間が捕捉するのではないことに注意されたい。２段パイプライン・モードでは、出力データは、アドレスがアドレス・レジスタ２６に与えられてから２クロック・サイクル後に、終段増幅器６２によって受信される。データは、遅延クロック信号ＫＵの早期のエッジによって捕捉されるので、クロック・サイクル・タイムを、３段パイプライン・モードよりも低速にできる。
【００２５】
出力イネーブル信号ＯＥ２が論理低の場合には、論理低データ信号ＰＴ１およびＰＴ２が終段増幅器６２の出力端子に与えられる。３段パイプライン・モードでは、書込みイネーブル信号Ｗ＊が論理低の場合、またはチップ・セレクト信号ＣＳ＊信号が論理高の場合には、終段増幅器６２の出力端子は、出力イネーブル信号ＯＥ２が論理低になってから３サイクル後に論理低になる。２段パイプライン・モードでは、終段増幅器６２の出力端子は２サイクル後に論理低になる。
【００２６】
出力イネーブル信号ＯＥ２は、出力イネーブル・レジスタ４８によって生成される。レジスタ７３，７４は、二相クロック・レジスタであり、これらレジスタは、制御信号ＣＳＷ＊の論理状態を捕捉してラッチする。レジスタ７３の詳細は図６に示す。レジスタ７５，７６は、１クロック・サイクルに対する制御信号ＣＳＷ＊を一時記憶し、レジスタ７７，７８は、もう１つのクロック・サイクルに対する制御信号ＣＳＷ＊を一時記憶する。３段パイプライン・モードでは、出力イネーブル信号ＯＥ２は、２つのクロック・サイクルに対して一時記憶された制御信号ＣＳＷ＊と同じ論理状態を有し、ついで、出力レジスタ３４に与えられる。２段パイプライン・モードでは、出力イネーブル信号ＯＥ２の論理状態は、１つだけのサイクルに対して一時記憶された制御信号ＣＳＷ＊の論理状態に等しい。２段パイプライン・モードでの動作の場合、レジスタ７５，７６は、フロー・スルー・モード（flow through mode）に置かれる。レジスタ７５，７６は、図５に示す出力レジスタ５６と似通っている。
【００２７】
非同期モードでは、出力データは、クロック信号ＣＬＫから直接生成される。クロック信号ＭＤ９０およびＫＵは無視される。非同期モードを達成するには、出力レジスタ３４にフロー・スルー・モードを付加する。レジスタ５６，５７，６０，６１および終段増幅器６２は、モード制御信号ＡＳＹＮＣ＊を受信して、フロー・スルー・モードを与える。モード制御信号ＡＳＹＮＣ＊が論理低のとき、データは、クロック信号の状態とは無関係に、出力レジスタ３４を通過する。モード制御信号ＡＳＹＮＣ＊はまた、出力イネーブル・レジスタ４８に対してフロー・スルー・モードを与えるのに使用される。モード制御信号ＡＳＹＮＣ＊が論理低のとき、レジスタ７５，７６，７７，７８はフロー・スルー・モードになる。このモード制御方法の利点は、電気的に達成されることで、金属層の変更または他のいくつかの製造上の変更を行う代わりに、外部入力信号の論理状態を変化させることによって、メモリ２０をどちらのモードでも動作できることである。
【００２８】
出力レジスタ３４は、図に示す実施例では２つの並列データ経路を有することに注意されたい。しかしながら、他の実施例では、より多くの出力データ経路を使用できる。より多くの並列経路を使用する利点は、内部の並列レジストレーション経路が変化する頻度が少なくなり、最大クロック・サイクルに到達する以前のより低速のクロック・サイクルを可能にして、より広いデータ有効ウインドウを提供できることである。並列出力データ・レジスタは、ＳＲＡＭまたはＤＲＡＭ（動的ＲＡＭ）など、任意の種類の同期メモリと共に使用できる。
【００２９】
図３は、読取り制御遅延ロック・ループ回路４４をブロック図形式で示す。読取り制御遅延ロック・ループ回路４４は、電圧制御遅延（ＶＣＤ）８５，アービタ回路８６，ＶＣＤ制御回路８７，コラップス検出器８８，ダミー・レジスタ８９，ダミー出力バッファ９０，負荷９１，ＥＣＬバッファ回路９２を含む。電圧制御遅延８５は、クロック信号ＣＬ２，「ＰＣＯＮ」と称される制御電圧を受け取り、これに応答して、出力端子においてクロック信号ＫＵを発生する。アービタ回路８６は、クロック信号ＫECLおよびＣＬ２，「ＱＤＵＭＡＲ」と称されるダミー出力信号を受信し、これらに応答して、出力端子においてリタード（retard）信号「ＲＥＴＡＲ」を発生する。ＶＣＤ制御回路８７は、アービタ回路８６の出力端子と接続される入力端子，入力端子，制御電圧ＰＣＯＮを発生する出力端子を有する。コラップス検出器８８は、電圧制御遅延８５の出力端子と接続される入力端子，モード制御信号ＡＳＹＮＣ＊を受信する制御端子，および「ＦＩＢＲ」と称されるコラップス検出器出力信号を発生する出力端子を有する。ダミー・レジスタ８９は、電圧制御遅延８５の出力端子と接続される入力端子，および出力端子を有する。ダミー出力バッファ９０は、ダミー・レジスタ８９の出力端子と接続される入力端子，および「ＱＤＵＭ」と称されるダミー出力信号を発生する出力端子を有する。負荷９１は、ダミー出力バッファ９０の出力端子と接続される。ＥＣＬバッファ回路９２は、ダミー出力バッファ９０の出力端子と接続される入力端子，およびアービタ８６の第２入力端子と接続される出力端子を有する。
【００３０】
遅延ロック・ループ４４の信号は「小信号」レベル信号またはＥＣＬ（エミッタ結合論理）レベル信号のいずれかであり、クロック信号ＣＬ２，クロック信号ＫECL，ダミー出力信号ＱＤＵＭＡＲ，および遅延クロック信号ＫＵはすべて相補性信号であることに注意されたい。
【００３１】
動作において、アービタ回路８６は、２つの信号、すなわち、クロック信号ＫECLまたはダミー出力信号ＱＤＵＭＡＲのうちどちらが先に、論理状態を変化させるか決定する。アービタ回路８６は、クロック信号ＣＬ２によって制御される。クロック信号ＣＬ２の周波数は、クロック信号ＣＬＫの周波数の２分の１に等しい。クロック信号ＣＬＫを使用して、クロック信号ＣＬ２が論理低であるときに、アービタ回路８６をイネーブルまたは「マスク解除」する。クロック信号ＣＬ２が論理高のとき、アービタ回路８６は、ディスエーブルまたは「マスク」され、両方の入力信号（ＫECLおよびＱＤＵＭＡＲ）を無視する。アービタ回路８６をクロック信号ＣＬ２によって制御すると、遅延ロック・ループ４４は、異なる周波数を有する２つの信号をフェーズ・ロックできる。これは先行技術よりも利点があり、従来の遅延ロック・ループでは、同一周波数を有する２つの信号しかフェーズ・ロックできない。
【００３２】
図に示すアービタ回路８６のアプリケーションでは、ダミー出力信号ＱＤＵＭＡＲは、クロック信号ＫECLの周波数の２分の１である。クロック信号ＣＬ２のサイクルの前半の間に、アービタ８６をイネーブルまたは「マスク解除」し、ついで、後半でアービタ８６をディスエーブルすることによって、アービタ８６は、周波数の高い方の信号が、周波数の低い方の信号をオーバランする場合に、不注意に誤った信号エッジと同期されないようにする。アービタ回路８６は、どの信号が早く切り替わるかを決定すると、リタード信号ＲＥＴＲをＶＣＤ制御回路８７に与える。たとえば、ダミー出力信号ＱＤＵＭＡＲのクロスポイント（ダミー出力信号ＱＤＵＭＡＲは相補性信号であることに注意）が、クロック信号ＫECLのクロスポイント以前に発生する場合には、リタード信号ＲＥＴＲは論理高として発生するが、ダミー出力信号ＱＤＵＭＡＲのクロスポイントが、クロック信号ＫECLのクロスポイントの後に発生する場合には、リタード信号ＲＥＴＲは論理低として発生する。ついでＶＣＤ制御回路８７はこの情報を使用して、制御電圧ＰＣＯＮを増減する。リタード信号ＲＥＴＲが論理高の場合には（ダミー出力信号ＱＤＵＭＡＲが、クロック信号ＫECLと比べて高速過ぎることを意味する）、ＶＣＤ制御回路８７は、制御電圧ＰＣＯＮをＶSSへと比較的少量低下させる。これにより、ＶＣＤ回路８５が与える遅延クロック信号ＫＵの伝搬遅延を増加させる。リタード信号ＲＥＴＲが論理低の場合には（ダミー出力信号ＱＤＵＭＡＲが、クロック信号ＫECLと比較して低速過ぎることを意味する）、ＶＣＤ制御回路８７は、制御電圧ＰＣＯＮをＶDDへと少量上昇する。これにより、ＶＣＤ回路８５が与える伝搬遅延を減少する。
【００３３】
ダミー・レジスタ８９およびダミー出力バッファ９０は、遅延クロック信号ＫＵの立上り区間および／または立下り区間から、出力信号ＱPADのエッジまでの遅延を追跡するのに使用される。この遅延は、遅延クロック信号ＫＵが、クロック信号ＣＬＫと比較して、どのくらい早く生成されるべきかを示す。
【００３４】
コラップス検出器８８は、ＶＣＤ回路８５がコラップス（collapse）する場合を検出する。ＶＣＤ回路８５は、ＶＣＤ回路８５によって与えられる伝搬遅延が長すぎるときに「コラップス」する。ＶＣＤ回路８５は、クロック信号ＫECLおよびＣＬ２がトグルするときにコラップスする可能性があるが、遅延クロック信号ＫＵは、これに応答して論理状態を変化させる時間がない。これは、ＶＣＤ回路８５の内部ノードでの容量性負荷が多すぎることによって起こる可能性がある。その結果、アービタ回路８６は、ダミー出力信号ＱＤＵＭＡＲが高速過ぎるという誤った判断をして、その結果、ＶＣＤ制御回路８７は、制御電圧ＰＣＯＮを低下させることにより、ダミー出力信号ＱＤＵＭＡＲを遅くしようとする。しかしながら、実際は、ダミー出力信号ＱＤＵＭＡＲは低速過ぎ、制御電圧ＰＣＯＮは、ＶDDへと上昇させるべきである。この状況は、メモリ２０のパワーアップ中に発生する可能性がある。パワーアップ中、内部回路ノードは未知の状態になり、制御電圧ＰＣＯＮの初期電圧がＶSSに等しい場合には、ＶＣＤ回路８５がコラップスする可能性がある。
【００３５】
図４は、図１のダミー経路４６をブロック図形式で示す。ダミー経路４６は、直列接続された遅延素子を含み，各遅延素子は、メモリ２０へのアクセスが必要な機能を実行するのに要するメモリ２０の遅延をモデル化する。ダミー経路４６は、ダミー・アドレス・バッファ９５，ダミー行プレデコーダ／ラッチ９６，ＤＲＰ負荷９７，ダミー行選択９８，ＤＲＳ負荷９９，ダミー・ワード・ライン・ドライバ１００，ＤＷＬ負荷１０１，ダミー・セル１０２，ダミー・データ・ライン・デコーダ１０３，ＤＤＩＦ負荷１０４，ダミー第１段増幅器１０５，ＤＧＤＬ負荷１０６，およびＤＧＤＬマルチプレクサ１０７を含む。ダミー・アドレス・バッファ９５は、クロック信号ＣＬ２を受信する入力端子，および「ＡＤＵＭ」と称されるダミー・アドレス信号を発生する出力端子を有する。ダミー行プレデコーダ／ラッチは、ダミー・アドレス・バッファ９５の出力端子と接続される入力端子，クロック信号ＫCMOSを受信する制御端子，および「ＤＲＰ」と称されるダミー行プレデコーダ信号を発生する出力端子を有する。ＤＲＰ負荷９７は、ダミー行プレデコーダ／ラッチ９６の出力端子と接続される入力端子を有する。ダミー行選択９８は、ダミー行プレデコーダ／ラッチ９６の出力端子と接続される入力端子，および「ＤＲＳ」と称されるダミー行選択信号を発生する出力端子を有する。ＤＲＳ負荷９９は、ダミー行選択９８の出力端子と接続される入力端子を有する。ダミー・ワード・ライン・ドライバ１００は、ダミー行選択９８の出力端子と接続される入力端子，および「ＤＷＬ」と称されるダミー・ワード・ライン信号を発生する出力端子を有する。ＤＷＬ負荷１０１は、ダミー・ワード・ライン・ドライバ１００の出力端子と接続される入力端子を有する。ダミー・セル１０２は、ダミー・ワード・ライン・ドライバ１００の出力端子と接続される入力端子，および「ＤＤＬ」と称されるダミー・データ・ライン信号を発生する出力端子を有する。ダミー・データ・ライン・デコーダ１０３は、ダミー・セル１０２の出力端子と接続される入力端子，および「ＤＤＩＦ」と称されるデータ・ライン・デコーダ信号を発生する出力端子を有する。ＤＤＩＦ負荷１０４は、ダミー・データ・ライン・デコーダ１０３の出力端子と接続される入力端子を有する。ダミー第１段増幅器１０５は、ダミー・データ・ライン・デコーダ１０３の出力端子と接続される入力端子，および「ＤＧＤＬ」と称されるダミー第１段増幅器信号を発生する出力端子を有する。ＤＧＤＬ負荷１０６は、ダミー第１段増幅器１０５の出力端子と接続される入力端子を有する。ＤＧＤＬマルチプレクサ１０７は、ダミー第１段増幅器１０５の出力端子と接続される入力端子，およびクロック信号ＭＤ９０を発生する出力端子を有する。
【００３６】
ダミー経路４６は、メモリ２０内に発生する遅延経路のスケール・ダウン・バージョンまたはモデルを含む。スケール・ダウン・バージョンを使用することにより、駆動回路自体が小さくなると同様、金属負荷および回路負荷も低下する。またスケール・ダウン・バージョンを使用すると、メモリ２０の表面積および電力消費量が小さくなる。ダミー経路４６全体の実遅延は、ＳＲＡＭ全体の遅延と同じにすべきである。メモリ２０内で使用される実回路と同様の回路を使用することにより、クロック信号ＭＤ９０は、プロセス，電源および温度の変化に関して、出力データ信号ＭＵＸをより正確に追跡する。
【００３７】
図５は、図２の出力レジスタ３４の出力レジスタ５６を、回路図形式で示す。出力レジスタ５６は、差動増幅器１１０，差動対１１５，１１８，Ｎ形トランジスタ１２１，１２２，１２５から１２９，およびエミッタ・ホロワ・トランジスタ１２３，１２４を含む。差動増幅器１１０は、抵抗器１１１，１１２およびＮＰＮトランジスタ１１３，１１４を含む。差動対１１５は、ＮＰＮトランジスタ１１６，１１７を含む。差動対１１８は、ＮＰＮトランジスタ１１９，１２０を含む。
【００３８】
抵抗器１１１は、「ＶDD」と称される電源電圧端子と接続される第１端子，および第２端子を有する。抵抗器１１２は、電源電圧端子ＶDDと接続される第１端子，および第２端子を有する。ＮＰＮトランジスタ１１３は、抵抗器１１１の第２端子と接続されるコレクタ，データ信号ＭＵＸを受信するベース，およびエミッタを有する。ＮＰＮトランジスタ１１４は、抵抗器１１２の第２端子と接続されるコレクタ，データ信号ＭＵＸ＊を受信するベース，およびＮＰＮトランジスタ１１３のエミッタと接続されるエミッタを有する。ＮＰＮトランジスタ１１６は、ＮＰＮトランジスタ１１３のコレクタと接続されるコレクタ，ベース，およびエミッタを有する。ＮＰＮトランジスタ１１７は、ＮＰＮトランジスタ１１４のコレクタと接続されるコレクタ，ベース、およびＮＰＮトランジスタ１１６のエミッタと接続されるエミッタを有する。ＮＰＮトランジスタ１１９は、ＮＰＮトランジスタ１１３，１１４のエミッタと接続されるコレクタ，クロック信号ＭＤ９０を受信するベース，およびエミッタを有する。ＮＰＮトランジスタ１２０は、ＮＰＮトランジスタ１１６，１１７のエミッタと接続されるコレクタ，クロック信号ＭＤ９０＊を受信するベース，およびＮＰＮトランジスタ１１９のエミッタと接続されるエミッタを有する。Ｎ形トランジスタ１２１は、ＮＰＮトランジスタ１１３，１１４のエミッタと接続されるドレイン，モード制御信号ＡＳＹＮＣを受信するゲート，およびソースを有する。Ｎ形トランジスタ１２２は、ＮＰＮトランジスタ１１９，１２０のエミッタと接続されるドレイン，モード制御信号ＡＳＹＮＣ＊を受信するゲート，およびＮ形トランジスタ１２１のソースと接続されるソースを有する。エミッタ・ホロワ・トランジスタ１２３は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ１１３のコレクタと接続されるベース，およびＮＰＮトランジスタ１１７のベースと接続されてデータ信号ＭＵＸ１＊を発生するエミッタを有する。エミッタ・ホロワ・トランジスタ１２４は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ１１４のコレクタと接続されるベース，およびＮＰＮトランジスタ１１６のベースと接続されてデータ信号ＭＵＸ１を発生するエミッタを有する。Ｎ形トランジスタ１２５は、エミッタ・ホロワ・トランジスタ１２３のエミッタと接続されるドレイン，ＮBIASと称されるバイアス電圧を受け取るゲート，および「ＶSS」と称される電源電圧端子と接続されるソースを有する。Ｎ形トランジスタ１２６は、ＮＰＮトランジスタ１１６，１１７のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１２７は、ＮＰＮトランジスタ１１３，１１４のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１２８は、Ｎ形トランジスタ１２１，１２２のソースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１２９は、エミッタ・ホロワ・トランジスタ１２４のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続される���ースを有する。
【００３９】
出力レジスタ５６において、２つの差動対、差動増幅器１１０または差動対１１５のうちのいずれか１つが選択される。差動クロック信号ＭＤ９０／ＭＤ９０＊は、どの差動対が選択されるかを決定する。クロック信号ＭＤ９０が論理高で、クロック信号ＭＤ９０＊が論理低の場合には、差動データ信号ＭＵＸ／ＭＵＸ＊の論理状態が、抵抗器１１１，１１２内の電流を制御する。クロック信号ＭＤ９０＊がクロック信号ＭＤ９０より高い場合には、差動データ信号ＭＵＸ１／ＭＵＸ１＊の論理状態が、抵抗器１１１，１１２内の電流を制御する。電流は、制御入力信号がより高い電圧であるトランジスタを介して操作される。差動モード制御信号ＡＳＹＮＣ／ＡＳＹＮＣ＊は、出力レジスタ５６の動作を決定する。
【００４０】
出力レジスタ５６は、差動モード制御信号ＡＳＹＮＣが論理低で、差動モード制御信号ＡＳＹＮＣ＊が論理高のときに、レジスタの働きをする。ＡＳＹＮＣが論理低のとき、Ｎ形トランジスタ１２１は実質的に非導通状態である。ついで、クロック信号ＭＤ９０は、ＮＰＮトランジスタ１１３，１１４の導電率を制御でき、クロック信号ＭＤ９０＊は、差動対１１５の導電率を制御できる。出力レジスタ５６がレジスタの働きをしている場合には、クロック信号ＭＤ９０は論理高になり、クロック信号ＭＤ９０＊は論理低になり、差動データ信号ＭＵＸ／ＭＵＸ＊が差動増幅器１１０に与えられ、電流は、差動データ信号ＭＵＸ／ＭＵＸ＊の論理状態に応じて、抵抗器１１１，１１２を介して操作される。差動出力信号ＭＵＸ１／ＭＵＸ１＊はそれぞれ、差動データ信号ＭＵＸ／ＭＵＸ＊の論理状態に対応して、エミッタ・ホロワ・トランジスタ１２４，１２３のエミッタに与えられる。クロック信号ＭＤ９０が論理低へと遷移する場合には、クロック信号ＭＤ９０＊が論理高になる。ＭＵＸ１／ＭＵＸ１＊の論理状態は、クロック信号ＭＤ９０／ＭＤ９０＊が論理状態を再び変化させるまで、差動対１１５によって固定される。
【００４１】
Ｎ形トランジスタ１２５から１２９は、電流源として使用される。Ｎ形トランジスタ１２５，１２９はそれぞれ、エミッタ・ホロワ・トランジスタ１２３，１２４に電流を与え、Ｎ形トランジスタ１２８が供給する電流は、クロック信号ＭＤ９０／ＭＤ９０＊によって操作される。Ｎ形トランジスタ１２６，１２７は、低電流，電圧レベル「保磁子（keeper）」であり、ＮＰＮトランジスタ１１９，１２０のベースが、クロック信号ＭＤ９０／ＭＤ９０＊を受信しない場合に、差動増幅器１１０および差動対１１５それぞれの共通エミッタ電圧が変化するのを防ぐ。
【００４２】
図６は、図２の出力イネーブル・レジスタ４８の出力イネーブル・レジスタ７３を回路図形式で示す。出力イネーブル・レジスタ７３は、差動増幅器１３５，差動対１４０，１４３，エミッタ・ホロワ・トランジスタ１４６，１４７，Ｎ形トランジスタ１４８から１５２を含む。差動増幅器１３５は、抵抗器１３６，１３７，ＮＰＮトランジスタ１３８，１３９を含む。差動対１４０は、ＮＰＮトランジスタ１４１，１４２を含む。差動対１４３は、ＮＰＮトランジスタ１４４，１４５を含む。出力イネーブル・レジスタ７３は、差動制御信号ＣＳＷ／ＣＳＷ＊、および差動クロック信号ＫECL／ＫECL＊を受信し、これらに応答して、制御信号ＮＳ／ＮＳ＊を発生する。出力イネーブル・レジスタ７３は、出力レジスタ５６と実質的に同じ方法で接続されるが、出力イネーブル・レジスタ７３が、差動モード制御信号ＡＳＹＮＣ／ＡＳＹＮＣ＊を受信しない点は異なる。出力イネーブル・レジスタ７３は、出力レジスタ５６（図５）と実質的に同じ動作をするが、出力イネーブル・レジスタ７３が、モード制御信号ＡＳＹＮＣ／ＡＳＹＮＣ＊を受信する（出力レジスタ５６に示す形で結合された）Ｎ形トランジスタを持たない点は異なる。
【００４３】
図７は、図２の出力レジスタ３４の終段増幅器６２を回路図形式で示す。終段増幅器６２は、差動増幅器１４０，差動対１４５，差動対１４８，エミッタ・ホロワ・トランジスタ１５３，１５４およびＮ形トランジスタ１５１，１５２，１５５から１５９を含む。終段増幅器６２は、出力レジスタ５６と実質的に同一の方法で接続されるが、エミッタ・ホロワ・トランジスタ１５３，１５４のエミッタが、ＮＰＮトランジスタ１４６，１４７のベースと接続されない点が異なる。終段増幅器６２において、差動データ信号の２つの対、差動データ信号ＱＴ１／ＱＴ１＊または差動データ信号ＱＴ２／ＱＴ２＊のうちいずれか１つが選択される。差動クロック信号ＫＵＯＲ／ＫＵＯＲ＊は、どの差動信号対が選択されるかを選択する。クロック信号ＫＵＯＲが論理高で、クロック信号ＫＵＯＲ＊が論理低の場合には、差動入力信号ＱＴ２／ＱＴ２＊の論理状態が、抵抗器１４１，１４２内の電流を制御する。クロック信号ＫＵＯＲ＊がクロック信号ＫＵＯＲより高い場合には、差動入力信号ＱＴ１／ＱＴ１＊の論理状態が、抵抗器１４１，１４２内の電流を制御する。電流は、制御入力信号の電圧が高い方のトランジスタを介して操作される。たとえば、クロック信号ＫＵＯＲが論理高の場合には、データ信号ＱＴ２／ＱＴ２＊が、出力信号ＯＵＴ／ＯＵＴ＊の論理状態を制御する。そのため、入力信号ＱＴ２＊が論理高で、入力信号ＱＴ２が論理低の場合には、電流は抵抗器１４２を介して操作され、出力信号ＯＵＴを論理低にし、出力信号ＯＵＴ＊を論理高にする。クロック信号ＫＵＯＲ＊が論理高の場合には、データ信号ＱＴ１／ＱＴ１＊が、出力信号ＯＵＴ／ＯＵＴ＊の論理状態を制御する。そのため、データ信号ＱＴ１＊が論理高で、データ信号ＱＴ１が論理低の場合には、電流は抵抗器１４２を介して操作され、出力信号ＯＵＴを論理低に、出力信号ＯＵＴ＊を論理高にする。一方、クロック信号ＫECL＊が論理高のときに、データ信号ＱＴ１が論理低で、データ信号ＱＴ１＊が論理高の場合には、電流は抵抗器１４１を介して操作され、出力信号ＯＵＴ＊は論理低になり、出力信号ＯＵＴは、論理高になる。
【００４４】
前述のように、Ｎ形トランジスタ１５５から１５９は、電流源として使用される。Ｎ形トランジスタ１５５，１５９はそれぞれ、エミッタ・ホロワ・トランジスタ１５３，１５４の電流を与え、Ｎ形トランジスタ１５６は、データ信号ＱＴ２／ＱＴ２＊によって操作される電流を、抵抗器１４１，１４２に与える。Ｎ形トランジスタ１５７，１５８は、低電流，電圧レベル「保磁子」であり、これはＮＰＮトランジスタ１４９，１５０のベースが、クロック信号ＫＵＯＲ／ＫＵＯＲ＊を受信しない場合に、差動増幅器１４０および差動対１４５の共通エミッタ電圧が変化するのを防ぐ。
【００４５】
図８は、図３の読取り制御遅延ロック・ループ回路４４のアービタ回路８６を、一部論理図・一部ブロック図形式で示す。アービタ回路８６は、インバータ１６０，１６１，ＮＡＮＤ論理ゲート１６２，１６３，１６４，１６５，レジスタ１６６，１６７，１６８，およびレベル変換器１６９を含む。インバータ１６０は、クロック信号ＣＬ２を受信する入力端子，および出力端子を有する。インバータ１６１は、インバータ１６０の出力端子と接続される入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート１６２は、クロック信号ＫECLを受信する第１入力端子，インバータ１６０の出力端子と接続される第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート１６３は、ダミー出力信号ＱＤＵＭＡＲを受信する第１入力端子，インバータ１６０の出力端子と接続される第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート１６４は、ＮＡＮＤ論理ゲート１６２の出力端子と接続される第１入力端子，第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート１６５は、ＮＡＮＤ論理ゲート１６３の出力端子と接続される第１入力端子，ＮＡＮＤ論理ゲート１６４の出力端子と接続される第２入力端子，およびＮＡＮＤ論理ゲート１６４の第２入力端子と接続される出力端子を有する。レジスタ１６６は、ＮＡＮＤ論理ゲート１６４の出力端子と接続される入力端子，インバータ１６０の出力端子と接続される制御端子，および出力端子を有する。レジスタ１６７は、ＮＡＮＤ論理ゲート１６５の出力端子と接続される入力端子，インバータ１６０の出力端子と接続される制御端子を有する。レジスタ１６８は、レジスタ１６６の出力端子と接続される入力端子，インバータ１６１の出力端子と接続される制御端子，および出力端子を有する。レベル変換器１６９は、レジスタ１６８の出力端子と接続される入力端子，およびＣＭＯＳレベルリタード信号ＲＥＴＲを発生する出力端子を有する。
【００４６】
ＮＡＮＤ論理ゲート１６４，１６５はクロス・カップリングされ、ラッチング・フリップフロップとして働く。このラッチング・フリップフロップがリセットされて、ＮＡＮＤ論理ゲート１６４，１６５の両入力端子が論理低のときに、論理高を発生する。フリップフロップがリセットされると、入力信号の１つが論理高になるやいなや、ＮＡＮＤ論理ゲートの出力は論理低になり、これにより、もう１つのＮＡＮＤ論理ゲートはディスエーブルになり、このもう１つのＮＡＮＤ論理ゲートの出力を論理高に強制する。
【００４７】
クロック信号ＣＬ２はイネーブル信号として働く。クロック信号ＣＬ２が論理高のとき、ＮＡＮＤ論理ゲート１６２，１６３がディスエーブルされる。クロック信号ＣＬ２が論理低（アービタ回路８６のマスクを解除またはイネーブルにする）のとき、ＮＡＮＤ論理ゲート１６２，１６３がイネーブルされて、クロック信号ＫECLおよびダミー出力信号ＱＤＵＭＡＲの状態を伝搬できる。この期間中、クロック信号ＫECLおよびダミー出力信号ＱＤＵＭＡＲは共に、一時的に論理高になり、これによりフリップフロップをリセットする。クロック信号ＣＬ２が論理高になって、アービタ回路８６のマスクを解除する直前に、入力の１つが低に降下し、ラッチング・フリップフロップは、適正な状態にセットされる。たとえば、クロック信号ＫECLが降下してから、ダミー出力信号ＱＤＵＭＡＲが降下する場合には、ＮＡＮＤ論理ゲート１６４の出力端子は論理低になり、ＮＡＮＤ論理ゲート１６５の出力端子は論理高になる。ダミー出力信号ＱＤＵＭＡＲが降下してから、クロック信号ＫECLが降下する場合には、ＮＡＮＤ論理ゲート１６４の出力端子は論理高になり、ＮＡＮＤ論理ゲート１６５の出力端子は論理低になる。クロック信号ＣＬ２がひとたび論理高に上昇すると、レジスタ１６６はＮＡＮＤ論理ゲート１６４の出力端子の現在の論理状態をラッチし、この論理状態がレジスタ１６８に与えられる。クロック信号ＣＬ２が再度降下するとき、レジスタ１６８は、この情報をラッチし、この情報は比較的小信号からＣＭＯＳレベルのリタード信号ＲＥＴＲに、レベル変換器１６９を介して変換される。
【００４８】
レジスタ１６７は、ＮＡＮＤ論理ゲート１６４，１６５によって構成されるフリップフロップの負荷を等化するのに使用される。クロック信号ＫECLおよびダミー出力信号ＱＤＵＭＡＲの立上り区間または立下り区間が、互いにごく近接した時間内に発生する場合に、負荷の不一致によって、フリップフロップがこれら信号の一方を選好しないようにする。ＮＡＮＤ論理ゲート１６２から１６５は、ＥＣＬゲートとして実現されることに注意されたい。
【００４９】
図９に、図３の読取り制御遅延ロック・ループ回路４４の電圧制御遅延（ＶＣＤ）回路８５を、回路図形式で示す。ＶＣＤ回路８５は、差動増幅器１７３，１９０，ダイオード１７６から１７９，Ｐ形トランジスタ１８６，１８７，１８８，Ｎ形トランジスタ１８２，１８３，２００，２０１，２０２，およびＮＰＮトランジスタ１９６，１９７，１９８，１９９を含む。差動増幅器１７３は、抵抗器１７４，１７５，およびＮＰＮトランジスタ１８０，１８１を含む。差動増幅器１９０は、抵抗器１９２，１９３，およびＮＰＮトランジスタ１９４，１９５を含む。
【００５０】
抵抗器１７４は、ＶDDと接続される第１端子，および第２端子を有する。抵抗器１７５は、ＶDDと接続される第１端子，および第２端子を有する。ＮＰＮトランジスタ１８０は、抵抗器１７４の第２端子と接続されるコレクタ，クロック信号ＣＬ２を受信するベース，およびエミッタを有する。ＮＰＮトランジスタ１８１は、抵抗器１７５の第２端子と接続されるコレクタ，クロック信号ＣＬ２＊を受信するベース，およびＮＰＮトランジスタ１８０のエミッタと接続されるエミッタを有する。ダイオード１７６は、ＶDDと接続される第１端子，および第２端子を有する。ダイオード１７７は、ダイオード１７６の第２端子と接続される第１端子，およびＮＰＮトランジスタ１８０のコレクタと接続される第２端子を有する。ダイオード１７８は、ＶDDと接続される第１端子，および第２端子を有する。ダイオード１７９は、ダイオード１７８の第２端子と接続される第１端子，およびＮＰＮトランジスタ１８１のコレクタと接続される第２端子を有する。Ｐ形トランジスタ１８８は、ＶDDと接続されるソース，制御電圧ＰＣＯＮを受け取るゲート，およびドレインを有する。Ｎ形トランジスタ１８９は、ドレイン，Ｐ形トランジスタ１８８のドレインと接続されるゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１８２は、ＮＰＮトランジスタ１８０，１８１のエミッタと接続されるドレイン，Ｐ形トランジスタ１８８のドレインと接続されるゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ１８３は、ＮＰＮトランジスタ１８０，１８１のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。コンデンサ１８４は、ＶDDと接続される第１プレート電極，および第２プレート電極を有する。コンデンサ１８５は、ＶDDと接続される第１プレート電極，および第２プレート電極を有する。Ｐ形トランジスタ１８６は、コンデンサ１８４の第２プレート電極と接続されるソース，ゲートＰ形トランジスタ１８８と接続されて制御電圧ＰＣＯＮを受け取るゲート，およびＮＰＮトランジスタ１８０のコレクタと接続されるドレインを有する。Ｐ形トランジスタ１８７は、コンデンサ１８５の第２プレート電極と接続されるソース，Ｐ形トランジスタ１８８のゲートと接続されて制御電圧ＰＣＯＮを受け取るゲート，およびＮＰＮトランジスタ１８１のコレクタと接続されるドレインを有する。
【００５１】
抵抗器１９２は、ＶDDと接続される第１端子，および第２端子を有する。抵抗器１９３は、ＶDDと接続される第１端子，および第２端子を有する。ＮＰＮトランジスタ１９４は、抵抗器１９２の第２端子と接続されてクロック信号ＫＵを発生するコレクタ，ベースおよびエミッタを有する。ＮＰＮトランジスタ１９５は、抵抗器１９３の第２端子と接続されてクロック信号ＫＵ＊を発生するコレクタ，ベース，およびＮＰＮトランジスタ１９４のエミッタと接続されるエミッタを有する。ＮＰＮトランジスタ１９６は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ１９５のコレクタと接続されるベース，およびＮＰＮトランジスタ１９４のベースと接続されるエミッタを有する。ＮＰＮトランジスタ１９７は、ＶDDと接続されるコレクタ，ＮＰＮトランジスタ１９４のコレクタと接続されるベース，およびＮＰＮトランジスタ１９５のベースと接続されるエミッタを有する。ＮＰＮトランジスタ１９８は、ＶDDと接続されるコレクタ，Ｐ形トランジスタ１８６のドレインと接続されるベース，およびＮＰＮトランジスタ１９４のベースと接続されるエミッタを有する。ＮＰＮトランジスタ１９９は、ＶDDと接続されるコレクタ，Ｐ形トランジスタ１８７のドレインと接続されるベース，およびＮＰＮトランジスタ１９５のベースと接続されるエミッタを有する。Ｎ形トランジスタ２００は、ＮＰＮトランジスタ１９６，１９８のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ２０１は、ＮＰＮトランジスタ１９４，１９５のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ２０２は、ＮＰＮトランジスタ１９７，１９９のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。
【００５２】
ＶＣＤ回路８５において、ＮＰＮトランジスタ１８０，１８１のコレクタにおける出力エクスカーション（output excursion）および出力スルー・レートは、ＶＣＤ回路８５の伝搬遅延を変化させるのに使用される２つの変数である。相補性クロック信号ＣＬ２／ＣＬ２＊は、差動増幅器１７３に与えられる。差動増幅器１７３は、２つの電流源、すなわちＮ形トランジスタ１８２，１８３を有する。Ｎ形トランジスタ１８３は、比較的一定の電流源を提供する。Ｎ形トランジスタ１８２は、可変電流源として機能する。Ｎ形トランジスタ１８３が与える電流の量は、制御電圧ＰＣＯＮの電圧レベルに依存して変化する。制御電圧ＰＣＯＮの電圧が低下する場合には、Ｎ形トランジスタ１８２が与える電流の量は増加する。Ｎ形トランジスタ１８２が実質的に非導通状態の場合、すなわち、制御電圧ＰＣＯＮがほぼＶDDに等しい場合には、Ｎ形トランジスタ１８３は、差動増幅器１７３が機能し続けるのに十分な量だけ電流を提供する。
【００５３】
抵抗器１７４，１７５は、値が固定され、その両端の電圧は、Ｎ形トランジスタ１８２が与える電流に依存して変化する。ダイオード１７６，１７７，１７８，１７９は、抵抗器１７４，１７５の両端の電圧を、約２ベース・エミッタ・ダイオード電圧降下（ＶBE）から、約２と２分の１ＶBEにクランプするのに使用される。これを行うのは、ＶＣＤ回路８５が、比較的高い電源電圧を受け取るときに、ＮＰＮトランジスタ１８０，１８１が、飽和状態で動作しないよう保護するためである。
【００５４】
制御電圧ＰＣＯＮが、約ＶDDに等しい電圧のとき、Ｐ形トランジスタ１８６，１８７は実質的に非導通状態になり、ＮＰＮトランジスタ１８０，１８１のコレクタは、コンデンサ１８４，１８５から電気的に切り離される。Ｎ形トランジスタ１８３のみが導通状態にあるので、抵抗器１７４，１７５の両端のエクスカーション電圧は小さい、すなわち、好適な実施例では、２００ミリボルト未満である。しかしながら、制御電圧ＰＣＯＮが、ＶDDからＰ形しきい電圧を引いた電圧より低い電圧である場合には、抵抗器１７４，１７５の両端の電圧スイングが大きくなり、ＮＰＮトランジスタ１８０，１８１のコレクタの立上り時間は、コンデンサ１８４，１８５によってさらに容量性負荷が与えられることによって遅くなる。
【００５５】
ＮＰＮトランジスタ１８０，１８１のコレクタの電圧は、ＮＰＮトランジスタ１９８，１９９を介して、差動増幅器１９０に与えられる。この段階において、ＮＰＮトランジスタ１８０，１８１のコレクタの電圧は、ＮＰＮトランジスタ１９４，１９５のコレクタの電圧と比較される。ＮＰＮトランジスタ１８０，１８１のコレクタの電圧が、ＮＰＮトランジスタ１９４，１９５のコレクタの電圧より高い場合には、ＮＰＮトランジスタ１９４，１９５のコレクタの電圧が無視され、ＮＰＮトランジスタ１８０，１８１のコレクタの電圧が変化するときに、差動クロック信号ＫＵおよびＫＵ＊が論理状態を変化させる。ＮＰＮトランジスタ１８０，１８１のいずれかのコレクタの電圧が、ＮＰＮトランジスタ１９４，１９５のコレクタの電圧の高い方よりも低い場合には、クロック信号ＫＵおよびＫＵ＊は、ＮＰＮトランジスタ１８０，１８１のコレクタからの低い電圧が、ＮＰＮトランジスタ１９４，１９５の電圧の高い方の電圧をパスするときにだけ、状態を変化させる。抵抗器１７４，１７５の両端のエクスカーション電圧が上昇し、ＮＰＮトランジスタ１８０，１８１のコレクタの電圧の立上り時間が遅くなることによって、ＶＣＤ回路８５の伝搬遅延が増加する。
【００５６】
ＶＣＤ回路８５の１つの特徴は、制御電圧ＰＣＯＮが低くて、伝搬遅延が、クロック信号ＣＬ２の期間の２分の１よりも長いとき、ＶＣＤ回路８５がコラップスすることである。前述のように、これが発生するのは、クロック信号（ＣＬ２／ＣＬ２＊）はトグルするが、遅延クロック信号（ＫＵ）が結果的に変化しない場合である。これは、Ｐ形トランジスタ１８６，１８７をそれぞれ介して、ＮＰＮトランジスタ１８０，１８１のコレクタと結合される容量性負荷が大きすぎることによって発生する。この特性のために、好適な実施例では、遅延クロック信号ＫＵは、クロック信号ＣＬ２の位相から１８０度を超えて外れることはない。このため、遅延ロック・ループ回路４４は、遅延クロック信号ＫＵの長すぎる遅延を防止される。遅延クロック信号ＫＵの遅延が長すぎた場合には、遅延ロック・ループ４４は、後のサイクル、たとえば、位相が３６０度以上外れて発生するサイクルに誤って同期される可能性がある。
【００５７】
ＶＣＤ回路８５では、小信号レベルまたはＥＣＬレベルの信号が使用されて、ＥＣＬレベル信号をＣＭＯＳ論理レベルにレベル変換する必要性を排除する。また、ＶＣＤ回路８５は、先行技術の分路コンデンサＶＣＤと比較して、最大遅延／最小遅延比が比較的高く、先行技術のスターブド・インバータ（starved-inverter）ＶＣＤと比較して、ノイズに対する感度が低い。
【００５８】
図１０は、図３の読取り制御遅延ロック・ループ回路４４のＶＣＤ制御回路８７を、回路図形式で示す。ＶＣＤ制御回路８７は、リタード信号ＲＥＴＲを受信し、これに応答して、電圧制御遅延回路８５のために制御電圧ＰＣＯＮを生成する。ＶＣＤ制御回路８７は、Ｐ形トランジスタ２０５，２０６，２０９，２１０，Ｎ形トランジスタ２０７，２０８，インバータ２１１，およびコンデンサ２１２を含む。
【００５９】
Ｐ形トランジスタ２０５は、ＶDDと接続されるソース，バイアス電圧ＰBIASを受け取るゲート，およびドレインを有する。Ｐ形トランジスタ２０６は、Ｐ形トランジスタ２０５のドレインと接続されるソース，リタード信号ＲＥＴＲを受信するゲート，および制御電圧ＰＣＯＮを発生するドレインを有する。Ｎ形トランジスタ２０７は、Ｐ形トランジスタ２０６のドレインと接続されるドレイン，Ｐ形トランジスタ２０６のゲートと接続されるゲート，およびソースを有する。Ｎ形トランジスタ２０８は、Ｎ形トランジスタ２０７のソースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ２０９は、ＶDDと接続されるソース，Ｐ形トランジスタ２０５のゲートと接続されてバイアス電圧ＰBIASを受け取るゲート，およびドレインを有する。Ｐ形トランジスタ２１０は、Ｐ形トランジスタ２０９のドレインと接続されるソース，ゲート，およびＰ形トランジスタ２０６のドレインと接続されるドレインを有する。コンデンサ２１２は、ＶDDと接続される第１プレート電極，およびＰ形トランジスタ２０６のドレインと接続される第２プレート電極を有する。インバータ２１１は、コラップス検出器出力信号ＦＩＢＲを受信する入力端子，およびＰ形トランジスタ２１０のゲートと接続される出力端子を有する。
【００６０】
ＶＣＤ制御回路８７の目的は、アナログ制御電圧ＰＣＯＮを生成することである。制御電圧ＰＣＯＮを使用して、ＶＣＤ回路８５が与える伝搬遅延を制御する。リタード信号ＲＥＴＲが論理高のとき、Ｎ形トランジスタ２０７は導通状態になり、Ｐ形トランジスタ２０６は実質的に非導通状態になって、少量の電荷が、コンデンサ２１２からＶSSへと漏れ、これにより制御電圧ＰＣＯＮは、ＶSSへと比較的少量低下する。Ｎ形トランジスタ２０８の相対的サイズ，バイアス電圧ＮBIASおよびＰBIASの電圧レベル，コンデンサ２１２の相対的サイズ，およびリタード信号ＲＥＴＲが論理高になる時間によって、制御電圧ＰＣＯＮが変化する速度が決まり、これらの要素が調整されて、所要の性能を得る。同様に、リタード信号ＲＥＴＲが低電圧のとき、Ｎ形トランジスタ２０７はオフ、Ｐ形トランジスタ２０６はオンになり、少量の電流がＰ形トランジスタ２０５，２０６を介して流れ、これによりコンデンサ２１２を充電し、制御電圧ＰＣＯＮの電圧を、ＶDDへと比較的少量上昇させる。
【００６１】
正常動作中、遅延クロック信号ＫＵは常にトグルしており、コラップス検出器信号ＦＩＢＲは論理低である。しかしながら、ＶＣＤ回路８５が（前述のように）コラップスするとき、コラップス検出器信号ＦＩＢＲは論理高になり、その結果、Ｐ形トランジスタ２１０は導通状態になる。Ｐ形トランジスタ２０９はＰ形トランジスタ２０５よりも大きくなるので、より多くの電流がコンデンサ２１２に流れ、これにより、制御電圧ＰＣＯＮがより急速に上昇する。コラップス検出器信号ＦＩＢＲは、遅延クロック信号ＫＵが再度論理状態を定期的に変化させるまで、論理高状態を続ける。
【００６２】
図１１は、図３の遅延ロック・ループ回路４４のコラップス検出器回路８８を、一部論理図・一部回路図形式で示す。コラップス検出器回路８８は、レベル変換器第１段２１５，レベル変換器第２段２３０，およびコラップス検出器２３５を含む。レベル変換器第１段２１５は、差動増幅器２１６，エミッタ・ホロワ・トランジスタ２２１，２２２，２２３，２２４，およびＮ形トランジスタ２２５から２２９を含む。差動増幅器２１６は、抵抗器２１７，２１８，およびＮＰＮトランジスタ２１９，２２０を含む。レベル変換器第２段は、Ｐ形トランジスタ２３１，２３２，およびＮ形トランジスタ２３３，２３４を含む。コラップス検出器２３５は、Ｐ形トランジスタ２３６，２３７，２４１，２４２，２４９，Ｎ形トランジスタ２４０，２４３，２４８，インバータ２３８，２３９，２４４，２４５，２５０，２５２，２５３，２５４，２５６，コンデンサ２４６，２４７，およびＮＡＮＤ論理ゲート２５１，２５５を含む。
【００６３】
抵抗器２１７は、ＶDDと接続される第１端子，および第２端子を有する。抵抗器２１８は、ＶDDと接続される第１端子，および第２端子を有する。ＮＰＮトランジスタ２１９は、抵抗器２１７の第２端子と接続されるコレクタ，ベース，およびエミッタを有する。ＮＰＮトランジスタ２２０は、抵抗器２１８の第２端子と接続されるコレクタ，ベース，およびＮＰＮトランジスタ２１９のエミッタと接続されるエミッタを有する。エミッタ・ホロワ・トランジスタ２２１は、ＶDDと接続されるコレクタ，抵抗器２１７の第２端子と接続されるベース，およびエミッタを有する。エミッタ・ホロワ・トランジスタ２２２は、ＶDDと接続されるコレクタ，抵抗器２１８の第２端子と接続されるベース，およびエミッタを有する。エミッタ・ホロワ・トランジスタ２２３は、ＶDDと接続されるコレクタ，クロック信号ＫＵを受信するベース，およびＮＰＮトランジスタ２１９のベースと接続されるエミッタを有する。エミッタ・ホロワ・トランジスタ２２４は、ＶDDと接続されるコレクタ，クロック信号ＫＵ＊を受信するベース，およびＮＰＮトランジスタ２２０のベースと接続されるエミッタを有する。Ｎ形トランジスタ２２５は、エミッタ・ホロワ・トランジスタ２２３のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ２２６は、エミッタ・ホロワ・トランジスタ２２１のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ２２７は、ＮＰＮトランジスタ２１９，２２０のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ２２８は、エミッタ・ホロワ・トランジスタ２２２のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ２２９は、エミッタ・ホロワ・トランジスタ２２４のエミッタと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。
【００６４】
Ｐ形トランジスタ２３１は、ＶDDと接続されるソース，エミッタ・ホロワ・トランジスタ２２１のエミッタと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ２３３は、Ｐ形トランジスタ２３１のドレインと接続されるドレイン，ゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ２３２は、ＶDDと接続されるソース，エミッタ・ホロワ・トランジスタ２２２のエミッタと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ２３４は、ドレイン，Ｐ形トランジスタ２３２のドレインと接続されるゲート，およびＶSSと接続されるソースを有する。
【００６５】
Ｐ形トランジスタ２３６は、ＶDDと接続されるソース，バイアス電圧ＰBIASを受け取るゲート，およびドレインを有する。Ｐ形トランジスタ２３７は、Ｐ形トランジスタ２３６のドレインと接続されるソース，ゲート，およびドレインを有する。Ｎ形トランジスタ２４０は、Ｐ形トランジスタ２３７のドレインと接続されるドレイン，Ｐ形トランジスタ２３７のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。インバータ２３８は、Ｐ形トランジスタ２３１のドレインと接続される入力端子，および出力端子を有する。インバータ２３９は、インバータ２３８の出力端子と接続される入力端子，およびＰ形トランジスタ２３７のゲートと接続される出力端子を有する。Ｐ形トランジスタ２４１は、ＶDDと接続されるソース，ゲートおよびドレインを有する。Ｎ形トランジスタ２４２は、Ｐ形トランジスタ２４１のドレインと接続されるドレイン，Ｐ形トランジスタ２４１のゲートと接続されるゲート，およびソースを有する。Ｎ形トランジスタ２４３は、Ｎ形トランジスタ２４２のソースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。インバータ２４４は、Ｐ形トランジスタ２３１のドレインと接続される入力端子，および出力端子を有する。インバータ２４５は、インバータ２４４の出力端子と接続される入力端子，および出力端子を有する。コンデンサ２４６は、Ｐ形トランジスタ２３７のドレインと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。コンデンサ２４７は、ＶDDと接続される第１プレート電極，およびＰ形トランジスタ２４１のドレインと接続される第２プレート電極を有する。Ｎ形トランジスタ２４８は、Ｐ形トランジスタ２３７のドレインと接続されるドレイン，ゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ２４９は、ＶDDと接続されるソース，モード制御信号ＡＳＹＮＣ＊を受信するゲート，およびＰ形トランジスタ２４１のドレインと接続されるドレインを有する。インバータ２５０は、Ｐ形トランジスタ２３７のドレインと接続される入力端子，および出力端子を有する。インバータ２５３は、Ｐ形トランジスタ２４１のドレインと接続される入力端子，および出力端子を有する。インバータ２５４は、インバータ２５３の出力端子と接続される入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート２５１は、インバータ２５０の出力端子と接続される第１入力端子，インバータ２５４の出力端子と接続される第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート２５５は、ＮＡＮＤ論理ゲート２５１の出力端子と接続される第１入力端子，モード制御信号ＡＳＹＮＣ＊を受信する第２入力端子，および出力端子を有する。インバータ２５２は、ＮＡＮＤ論理ゲート２５５の第２入力端子と接続されてモード制御信号ＡＳＹＮＣ＊を受信する入力端子，およびＮ形トランジスタ２４８のゲートと接続される出力端子を有する。インバータ２５６は、ＮＡＮＤ論理ゲート２５５の出力端子と接続される入力端子，およびコラップス検出器出力信号ＦＩＢＲを発生する出力端子を有する。
【００６６】
前述したように、コラップス検出器８８の機能は、ＶＣＤ回路８５が「コラップス」するか否かを検出することである。ＶＣＤ回路８５は、制御電圧ＰＣＯＮの電圧が誤った値のときにコラップスして、これによりＶＣＤ回路８５は伝搬遅延が多すぎるようになり、クロック信号ＣＬ２は、遅延クロック信号ＫＵが論理状態を変化できる前に、反対の論理状態に切り替わる。ＶＣＤ回路８５は、内部回路ノードが未知の状態のときであるパワー・アップ中に、コラップスする可能性がある。ＶＣＤ回路８５がコラップスし、ダミー出力信号ＱＤＵＭＡＲが論理低の場合には、アービタ回路８６は、ダミー出力信号ＱＤＵＭＡＲがクロック信号ＫECLより高速だと判断する可能性がある。これは、ダミー出力信号ＱＤＵＭＡＲが論理高電圧に遷移して、ＮＡＮＤ論理ゲート１６４，１６５（図８）によって構成されるフリップフロップをリセットしないからである。その結果、アービタ回路８６は、失速した遅延クロック信号ＫＵの伝搬遅延を増加させるため、リタード信号ＲＥＴＲをＶＣＤ制御回路８７に誤って与える。この結果、ＶＣＤ回路８５はコラップスした状態を続ける。
【００６７】
ＶＣＤ回路８５がコラップスするのを防ぐため、コラップス検出器回路８８は、差動遅延クロック信号ＫＵ／ＫＵ＊をモニタする。遅延クロック信号ＫＵ／ＫＵ＊は、レベル変換器第１段２１５およびレベル変換器第２段２３０によって、ＥＣＬレベル信号からＣＭＯＳレベル信号に変換される。遅延クロック信号ＫＵ／ＫＵ＊に対応するＣＭＯＳレベル信号が、コラップス検出器２３５のインバータ２３８，２４４に与えられる。遅延クロック信号ＫＵ／ＫＵ＊がトグルするとき、Ｎ形トランジスタ２４０のドレインは、ほぼＶSSに等しい電圧を有し、Ｐ形トランジスタ２４１のドレインは、ほぼＶDDに等しい電圧を有する。Ｎ形トランジスタ２４０およびＰ形トランジスタ２４１のサイズは、Ｐ形トランジスタ２３７，２３６，およびＮ形トランジスタ２４２，２４３のサイズよりも大きく、Ｎ形トランジスタ２４０およびＰ形トランジスタ２４１が、実質的に非導通状態のとき、Ｐ形トランジスタ２３７，２３６，およびＮ形トランジスタ２４２，２４３が、Ｎ形トランジスタ２４０およびＰ形トランジスタ２４１のドレインの電圧にほとんど影響を与えないようにする。しかしながら、クロック信号ＫＵおよびＫＵ＊がトグルしていないときには、Ｐ形トランジスタ２３７またはＮ形トランジスタ２４２の一方だけが導通状態になり、他方のトランジスタは実質的に非導通状態になる。クロック信号ＫＵおよびＫＵ＊が、比較的長い期間（好適な実施例では、約２００ナノ秒を超える）、論理状態を変化しない場合には、Ｎ形トランジスタ２４０のドレインは、Ｐ形トランジスタ２３７が導通状態なら、ほぼＶDDに等しい電圧まで充電されるか、またはＮ形トランジスタ２４２が導通状態なら、ほぼＶSSへとリーク・ダウン（leak down ）される。コンデンサ２４６，２４７の静電容量は、コラップス検出器２３５が、ＶＣＤ回路８５のコラップスを知らせるまでに待つ時間の量を決定する。好適な実施例では、約２００ナノ秒経って、クロック信号ＫＵが論理状態を変化しない場合に、コラップスが発生する。ひとたびコラップスが発生すると、コラップス検出器信号ＦＩＢＲが論理高としてアサートされる。しかしながら、非同期動作モード中は、クロック信号ＣＬＫの期間が２００ナノ秒を超える場合がある。そのため、非同期動作モードの間は、制御信号ＡＳＹＮＣ＊が論理低としてアサートされて、コラップス検出器２３５をディスエーブルする。
【００６８】
図１２は、図１のメモリ２０の書込み制御遅延ロック・ループ５２を、ブロック図形式で示す。書込み制御遅延ロック・ループ５２は、ＶＣＤ回路２６０，二分割回路２６３，アービタ回路２６４，ＶＣＤ制御回路２６５，およびコラップス検出器２６６を含む。ＶＣＤ回路２６０は、第１ＶＣＤ２６１および第２ＶＣＤ２６２を含む。
【００６９】
第１ＶＣＤ２６１は、クロック信号ＫCMOSを受信する入力端子，「ＶＣＯＮ」と称される制御電圧を受け取る制御端子，およびクロック信号ＫＳＤを発生する出力端子を有する。第２ＶＣＤ回路２６２は、クロック信号ＫＳＤを受信する入力端子，制御電圧ＶＣＯＮを受け取る制御端子，および「ＫＳＤ２＊」と称されるクロック信号を発生する出力端子を有する。二分割回路２６３は、クロック信号ＫCMOSを受信する入力端子，および「ＫＸ」と称されるクロック信号を発生する出力端子を有する。アービタ回路２６４は、クロック信号ＫCMOSを受信する第１入力端子，第２ＶＣＤ回路２６２の出力端子と接続されてクロック信号ＫＳＤ２＊を受信する第２入力端子，二分割回路２６３の出力端子と接続されてクロック信号ＫＸを受信する制御端子，および「ＲＥＴＷ」と称されるリタード書込み信号を発生する出力端子を有する。ＶＣＤ制御回路２６５は、アービタ回路２６４の出力端子と接続されて書込みリタード信号ＲＥＴＷを受信する入力端子，「ＦＩＢＷ」と称されるコラップス検出器信号を受信する第２入力端子，および制御電圧ＶＣＯＮを発生する出力端子を有する。コラップス検出器２６６は、第１ＶＣＤ回路２６１の出力端子と接続されてクロック信号ＫＳＤを受信する第１入力端子，第２ＶＣＤ２６２の出力端子と結合されてクロック信号ＫＳＤ２＊を受信する第２入力端子，およびＶＣＤ制御回路２６５の第２入力端子と接続されてコラップス検出器出力信号ＦＩＢＷを発生する出力端子を有する。
【００７０】
図１２は、メモリ２０の書込みサイクルを制御するのに使用される遅延ロック・ループ回路を示す。第１ＶＣＤ２６１は、ＣＭＯＳレベルのクロック信号ＫCMOSを受信し、これを９０度遅延させて、ＣＭＯＳレベルの遅延クロック信号ＫＳＤを生成する。ＶＣＤ回路２６０によって与えられる遅延は、制御電圧ＶＣＯＮの値によって制御される。制御電圧ＶＣＯＮが高いとき、ＶＣＤ回路２６０の遅延は比較的大きく、制御電圧ＶＣＯＮが低いとき、ＶＣＤ回路２６０の遅延は比較的小さい。第２ＶＣＤ２６２は、ＣＭＯＳ信号ＫＳＤを受信して、これをさらに９０度遅延させて、遅延クロック信号ＫＳＤ２＊を生成し、この信号は、クロック信号ＫCMOSから１８０度遅延する。二分割回路２６３は、クロック信号ＫCMOSを受信して、ＫCMOSの周波数の２分の１であるクロック信号ＫＸを生成する。アービタ回路２６４は、クロック信号ＫCMOS，ＫＳＤ２＊およびＫＸを受信して、クロック信号ＫＸが論理高のとき、クロック信号ＫCMOSのタイミングと、クロック信号ＫＳＤ２＊を比較する。クロック信号ＫＳＤ２＊の立上りが、クロック信号ＫCMOSの前にくる場合には、クロック信号ＫＳＤ２＊は早すぎ、リタード信号ＲＥＴＷは、そのサイクルに対して論理高として発生する。クロック信号ＫＳＤ２＊の立上り区間がクロック信号ＫCMOSの後にくる場合には、クロック信号ＫＳＤ２＊は遅すぎ、リタード信号ＲＥＴＷは、そのサイクルに対して、論理低として発生する。
【００７１】
ＶＣＤ制御回路２６５は、リタード信号ＲＥＴＷおよびコラップス検出器信号ＦＩＢＷを受信して、リタード信号ＲＥＴＷが論理高なら、制御電圧ＶＣＯＮの電圧を上昇させる、或いはリタード信号ＲＥＴＷが論理低なら、制御電圧ＶＣＯＮの値を低下させる。
【００７２】
コラップス検出器２６６は、遅延クロック信号ＫＳＤおよびクロック信号ＫCMOSを受信し、クロック信号ＫＳＤ２＊に与えられた遅延が、アービタ回路２６４の動作範囲を超える場合を検出する。これに当てはまる場合には、コラップス検出器信号ＦＩＢＷは論理高に駆動され、これによって、ＶＣＤ制御回路２６５は制御電圧ＶＣＯＮを低く駆動できる。制御電圧ＶＣＯＮが低下する場合には、ＶＣＤ回路２６０によって与えられる伝搬遅延は減少し、遅延クロック信号ＫＳＤの発生を早める。
【００７３】
書込み制御論理５４は、復号された書込み制御信号ＷＣＱを発生する。書込み制御信号ＷＣＱは、論理高としてアクティブになるパルスである。このパルスの幅は、遅延クロック信号ＫＳＤの論理高パルス幅と等しい。書込み制御信号ＷＣＱが論理高のとき、ビット・ライン負荷／書込みドライバ３０は、データをメモリ・アレー２２に書き込む。書込み制御信号ＷＣＱが論理低に復帰すると、書込みサイクルが終了して、書込みリカバリが行われる。書込み動作は、メモリ・アレーの復号と並行して行われ、この復号は、クロック信号ＫCMOSが論理高になるときに開始される。
【００７４】
クロック信号ＫCMOSに関して、第１ＶＣＤ２６１によって生成された９０度の遅延によって、クロック信号ＫCMOSのサイクル・タイムが増加する場合には、書込みサイクルのサイクル・タイムは、クロック信号ＫCMOSが増加する量の２５パーセント増加する。書込みサイクルの持続期間は、クロック信号ＫCMOSが論理高である時間と同じ量だけ増加し、この時間はサイクル・タイムの約５０パーセントにあたる。書込みサイクルの終わりから次の読取りサイクルまでの時間（書込みリカバリ時間）は、クロック信号ＫCMOSのサイクル・タイムの増加の２５パーセントだけ、増加する。
【００７５】
書込みサイクルのタイミングを変更可能にすることにより、書込みタイミング・マージンを、サイクル・タイムの増加に正比例して増加できる。このため、メモリ２０の製造プロセスの偏差は、メモリ２０の書込みサイクル・タイムを調整することによって補償できる。これは、性能の貧弱な部品を、読取りサイクルおよび書込みサイクルのパラメータの緩い仕様に合わせて試験できるような、種々のスピード・ビン（speed bin ）を有する同期ＳＲＡＭに類似する。
【００７６】
遅延クロック信号ＫＳＤが固定遅延によって生成された場合には、書込みサイクルの開始は、クロック・サイクル・タイムが変化しても変化しない。また、メモリ２０の温度，電源電圧，およびプロセスの変更によって、書込みサイクルの発生が早すぎるような競合状態が発生して、以前復号されたメモリ・アレーの位置に、不注意に書き込みが行われる可能性がある。書込み制御遅延ロック・ループ５２を使用すると、メモリ２０の書込みサイクル・タイムを調整することによって競合状態を回避して、書込みサイクルのタイミングの一部が増加しても、書込みタイミング・マージン全部が増加するようにする。試験中、メモリ２０の書込みサイクル・タイムを調整することにより、プロセス・パラメータおよび動作条件の変更を補償して、これにより、メモリ２０の製造中の歩留まりを向上できる。
【００７７】
図１３は、図１２の書込み制御遅延ロック・ループ５２のＶＣＤ回路２６０を、一部回路図・一部論理図の形式で示す。ＶＣＤ回路２６０は、第１ＶＣＤ２６１および第２ＶＣＤ２６２を含む。第１ＶＣＤ２６１は、インバータ２７０，２７１，２８６，２８７，差動増幅器２７２，２７９，Ｎ形トランジスタ２７７，２８４，およびコンデンサ２７８，２８５を含む。差動増幅器２７２は、Ｐ形トランジスタ２７３，２７４，およびＮ形トランジスタ２７５，２７６を含む。差動増幅器２７９は、Ｐ形トランジスタ２８０，２８１，およびＮ形トランジスタ２８２，２８３を有する。第２ＶＣＤ回路２６２は、インバータ２８８，２８９，３０４，３０５，差動増幅器２９０，２９７，Ｎ形トランジスタ２９５，３０２，およびコンデンサ２９６，３０３を含む。差動増幅器２９０は、Ｐ形トランジスタ２９１，２９２，およびＮ形トランジスタ２９３，２９４を含む。差動増幅器２９７は、Ｐ形トランジスタ２９８，２９９，およびＮ形トランジスタ３００，３０１を含む。
【００７８】
Ｐ形トランジスタ２７３は、ＶDDと接続されるソース，ゲート，およびドレインを有する。Ｎ形トランジスタ２７５は、Ｐ形トランジスタ２７３のドレインと接続されるドレイン，ゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ２７４は、ＶDDと接続されるソース，Ｐ形トランジスタ２７３のゲートと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ２７６は、Ｐ形トランジスタ２７４のドレインと接続されるドレイン，ゲート，およびＶSSと接続されるソースを有する。インバータ２７０は、クロック信号ＫCMOSを受信する入力端子，およびＮ形トランジスタ２７５のゲートと接続される出力端子を有する。Ｎ形トランジスタ２７７は、インバータ２７０の出力端子と接続されるドレイン，制御電圧ＶＣＯＮを受け取るゲート，およびソースを有する。コンデンサ２７８は、Ｎ形トランジスタ２７７のソースと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。インバータ２７１は、クロック信号ＫCMOSを受信する入力端子，およびＮ形トランジスタ２７６のゲートと接続される出力端子を有する。Ｎ形トランジスタ２８４は、インバータ２７１の出力端子と接続されるドレイン，制御電圧ＶＣＯＮを受け取るゲート，およびソースを有する。コンデンサ２８５は、Ｎ形トランジスタ２８４のソースと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。Ｐ形トランジスタ２８０は、ＶDDと接続されるソース，ゲートおよびドレインを有する。Ｎ形トランジスタ２８２は、Ｐ形トランジスタ２８０のドレインおよびゲートの両方と接続されるドレイン，インバータ２７１の出力端子と接続されるゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ２８１は、ＶDDと接続されるソース，Ｐ形トランジスタ２８０のゲートと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ２８３は、Ｐ形トランジスタ２８１のドレインと接続されるドレイン，インバータ２７０の出力端子と接続されるゲートを有する。インバータ２８７は、Ｐ形トランジスタ２８１のドレインと接続される入力端子，およびクロック信号ＫＳＤ＊を発生する出力端子を有する。
【００７９】
インバータ２８８は、インバータ２８６の出力端子と接続される入力端子，および出力端子を有する。Ｎ形トランジスタ２９５は、インバータ２８８の出力端子と接続されるドレイン，制御電圧ＶＣＯＮを受け取るゲート，およびソースを有する。コンデンサ２９６は、Ｎ形トランジスタ２９５のソースと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。Ｐ形トランジスタ２９１は、ＶDDと接続されるソース，ゲート，およびドレインを有する。Ｐ形トランジスタ２９２は、ＶDDと接続されるソース，Ｐ形トランジスタ２９１のゲートとドレインの両方と接続されるゲート，およびドレインを有する。Ｎ形トランジスタ２９４は、Ｐ形トランジスタ２９２のドレインと接続されるドレイン，ゲート，およびＶSSと接続されるソースを有する。インバータ３０４は、Ｐ形トランジスタ２９２のドレインと接続される入力端子，およびクロック信号ＫＳＤ２を発生する出力端子を有する。インバータ２８９は、インバータ２８７の出力端子と接続される入力端子，およびＮ形トランジスタ２９４のゲートと接続される出力端子を有する。Ｎ形トランジスタ３０２は、インバータ２８９の出力端子と接続されるドレイン，制御電圧ＶＣＯＮを受け取るゲート，およびソースを有する。コンデンサ３０３は、Ｎ形トランジスタ３０２のソースと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。Ｐ形トランジスタ２９８は、ＶDDと接続されるソース，ゲートおよびドレインを有する。Ｎ形トランジスタ３００は、Ｐ形トランジスタ２９８のドレインと接続されるドレイン，インバータ２８９の出力端子と接続されるゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ２９９は、ＶDDと接続されるソース，Ｐ形トランジスタ２９８のゲートとドレインの両方と接続されるゲート，およびドレインを有する。Ｎ形トランジスタ３０１は、Ｐ形トランジスタ２９９のドレインと接続されるドレイン，Ｎ形トランジスタ２９３のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。インバータ３０５は、Ｐ形トランジスタ２９９のドレインと接続される入力端子，およびクロック信号ＫＳＤ２＊を発生する出力端子を有する。
【００８０】
制御電圧ＶＣＯＮは、ＶＣＤ制御回路２６５によって生成され、インバータ２７０，２７１，２８８，２８９の出力端子に付加される容量性負荷の量を決定する。付加される遅延の量は、第１ＶＣＤ２６１および第２ＶＣＤ２６２の両方で同じである。好適な実施例では、遅延クロック信号ＫＳＤは、クロック信号ＫCMOSの１／４サイクル後に生成される。ＶＣＤ回路２６０は、先行技術の分路コンデンサＶＣＤとは、差動増幅器２７２，２７９，２９０，２９８が、ドライバ段のインバータ２７０，２７１，２８８，２８９のそれぞれの後に付加される点が異なる。差動増幅器２７２，２７９，２９０，２９７の目的は、遅延クロック信号ＫＳＤ，ＫＳＤ２＊を再正規化もしくはバッファすることである。たとえば、制御電圧ＶＣＯＮが比較的高レベル（ＶDD付近）のとき、ＶＣＤ回路２６０によって与えられる伝搬遅延は最大値になる。伝搬遅延が最大値のとき、差動増幅器２７２，２７９，２９０，２９７は、遅延クロック信号ＫＳＤおよびＫＳＤ２＊が歪み、ランプ速度が遅くなるのを防ぐ。これらの差動増幅器は、遅延クロック信号ＫＳＤおよびＫＳＤ２＊の歪んだ波形を修正して、これらを再度正規化して、ランプ速度を改善する。
【００８１】
Ｎ形トランジスタ２７６，２８３のゲート，およびＮ形トランジスタ２９４，３０１のゲートはクロス・カップリングされる。これは、遅延クロック信号ＫＳＤおよびＫＳＤ２＊が５０パーセントのデューティ・サイクルを持つよう確保するためである。インバータ２８６，２８７は、信号を第２ＶＣＤ２６２にバッファするのに使用される。インバータ２７０，２７１，２８８，２８９の負荷は実質的に同一なので、クロック信号ＫCMOSから遅延差動クロック信号ＫＳＤ／ＫＳＤ＊およびＫＳＤ２／ＫＳＤ２＊までの伝搬遅延はほぼ同じになり、この遅延は、等しい量ずつ変化する。これによって、書込みマージンを等しい量ずつ変化できる。好適な実施例では、書込みセットアップ・マージンは、書込みサイクル・タイムの約１／４であり、実際の書込みは、書込みサイクル・タイムの約１／２サイクルを要する。書込みリカバリが残りの１／４サイクルを使用する。書込みマージンを、書込みサイクル・タイムに依存させることによって、設計者は、メモリ２０が高速のクロック・サイクルで故障する場合でも、より低速のクロック・サイクルで、メモリ２０をデバッグできる。
【００８２】
図１４は、図１２の書込み制御遅延ロック・ループ５２のアービタ回路２６４を、一部回路図・一部論理図形式で示す。アービタ回路２６４は、ＮＡＮＤ論理ゲート３１０，３１１，３１２，３１３，伝送ゲート３１４，３１７，３１８，３１９，３２２，３２３，インバータ３２４，３２５，３２６，３２７，Ｐ形トランジスタ３２８，およびＮ形トランジスタ３２９を含む。各伝送ゲートは、１つのＰ形トランジスタと１つのＮ形トランジスタを含む。例を示せば、伝送ゲート３１４は、Ｎ形トランジスタ３１４と並列に接続されたＰ形トランジスタ３１５を含む。ＮＡＮＤ論理ゲート３１０は、クロック信号ＫCMOSを受信する第１入力端子，クロック信号ＫＸを受信する第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート３１１は、クロック信号ＫＳＤ２＊を受信する第１入力端子，クロック信号ＫＸを受信する第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート３１２は、第１入力端子，ＮＡＮＤ論理ゲート３１０の出力端子と接続される第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート３１３は、ＮＡＮＤ論理ゲート３１２の出力端子と接続される第１入力端子，およびＮＡＮＤ論理ゲート３１１の出力端子と接続される第２入力端子，およびＮＡＮＤ論理ゲート３１２の第１入力端子と接続される出力端子を有する。伝送ゲート３１４は、ＮＡＮＤ論理ゲート３１２の出力端子と接続される入力端子，クロック信号ＫＸを受信する第１制御端子，クロック信号ＫＸ＊を受信する第２制御端子，および出力端子を有する。伝送ゲート３１７は、ＮＡＮＤ論理ゲート３１３の出力端子と接続される入力端子，クロック信号ＫＸを受信する第１制御端子，クロック信号ＫＸ＊を受信する第２制御端子，および出力端子を有する。インバータ３２０は、伝送ゲート３１４の出力端子と接続される入力端子，および出力端子を有する。インバータ３２１は、伝送ゲート３１７の出力端子と接続される入力端子，および出力端子を有する。伝送ゲート３１８は、インバータ３２１の出力端子と接続される入力端子，クロック信号ＫＸ＊を受信する第１制御端子，クロック信号ＫＸを受信する第２制御端子，およびインバータ３２０の入力端子と接続される出力端子を有する。伝送ゲート３１９は、インバータ３２０の出力端子と接続される入力端子，クロック信号ＫＸ＊を受信する第１制御端子，クロック信号ＫＸを受信する第２制御端子，およびインバータ３２１の入力端子と接続される出力端子を有する。伝送ゲート３２２は、インバータ３２０の出力端子と接続される入力端子，クロック信号ＫＸ＊を受信する第１制御端子，クロック信号ＫＸを受信する第２制御端子，および出力端子を有する。インバータ３２４は、伝送ゲート３２２の出力端子と接続される入力端子，および出力端子を有する。インバータ３２５は、インバータ３２４の出力端子と接続される入力端子，および出力端子を有する。伝送ゲート３２３は、インバータ３２５の出力端子と接続される入力端子，クロック信号ＫＸを受信する第１制御端子，クロック信号ＫＸ＊を受信する第２制御端子，およびインバータ３２４の入力端子と接続される出力端子を有する。インバータ３２６は、インバータ３２４の出力端子と接��される入力端子，および出力端子を有する。インバータ３２７は、インバータ３２６の出力端子と接続される入力端子，およびリタード信号ＲＥＴＷを発生する出力端子を有する。Ｐ形トランジスタ３２８は、共にＶDDと接続されるソースおよびドレイン，およびクロック信号ＫＸ＊を受信するゲートを有する。Ｎ形トランジスタ３２９は、共にＶSSと接続されるドレインおよびソース，およびクロック信号ＫＸ＊を受信するゲートを有する。  アービタ回路２６４は、図８のアービタ回路８６と同様の方法で動作するが、アービタ回路２６４がＣＭＯＳ実現であるのに対して、アービタ回路８６はＥＣＬを用いて実現される点は異なる。クロック信号ＫＸは、クロック信号ＫCMOSの周波数の２分の１に等しい周波数を有する。クロック信号ＫＸは、クロック信号ＫＸが論理高のとき、アービタ回路２６４をイネーブルにし、論理低のとき、アービタ回路２６４をディスエーブルする。Ｐ形トランジスタ３２８およびＮ形トランジスタ３２９は、差動クロック信号ＫＸおよびＫＸ＊の負荷を等化するのに使用される。
【００８３】
図１５は、図１２の書込み制御遅延ロック・ループ５２のＶＣＤ制御回路２６５を、一部回路図・一部論理図形式で示す。ＶＣＤ制御回路２６５は、Ｐ形トランジスタ３３５，３３７，Ｎ形トランジスタ３３８，３３９，３４０，インバータ３３６，およびコンデンサ３４１を含む。Ｐ形トランジスタ３３５は、ＶDDと接続されるソース，バイアス電圧ＰBIASを受け取るゲート，およびドレインを有する。Ｐ形トランジスタ３３７は、Ｐ形トランジスタ３３５のドレインと接続されるソース，ゲート，および制御電圧ＶＣＯＮを発生するドレインを有する。インバータ３３６は、リタード信号ＲＥＴＷを受信する入力端子，およびＰ形トランジスタのゲートと接続される出力端子を有する。Ｎ形トランジスタ３３８は、Ｐ形トランジスタ３３７のドレインと接続されるドレイン，Ｐ形トランジスタ３３７のゲートと接続されるゲート，およびソースを有する。Ｎ形トランジスタ３３９は、Ｎ形トランジスタ３３８のソースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ３４０は、Ｐ形トランジスタ３３７のドレインと接続されるドレイン，コラップス検出器出力信号ＦＩＢＷを受信するゲート，およびＶSSと接続されるソースを有する。コンデンサ３４１は、Ｐ形トランジスタ３３７のドレインと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。ＶＣＤ制御回路２６５は、図１０のＶＣＤ制御回路８７と同様の方法で動作する。リタード信号ＲＥＴＷが論理高のとき、制御電圧ＶＣＯＮは、比較的少量ずつ上昇し、リタード信号ＲＥＴＷが論理低のとき、制御電圧ＶＣＯＮは、比較的少量ずつ低下する。コラップス検出器出力信号ＦＩＢＷは、図１２の遅延クロック信号ＫＳＤ／ＫＳＤ＊がトグルされないときに、論理高になる。コラップス検出器出力信号ＦＩＢＷが論理高のとき、制御電圧ＶＣＯＮは、差動遅延クロック信号ＫＳＤ／ＫＳＤ＊がトグルを再開するまで、ＶSSへと比較的急速に低下る。
【００８４】
図１６は、図１２の書込み制御遅延ロック・ループ５２のコラップス検出器２６６を、一部回路図・一部論理図形式で示す。コラップス検出器２６６は、予め定められた時間を超えるクロック信号ＫＳＤの遅延を検出し、またクロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度以上位相が外れる場合を検出する。コラップス検出器２６６は、コラップス検出器部分３４５，および１８０度移相検出器部分３６５を含む。
【００８５】
Ｐ形トランジスタ３４６は、ＶDDと接続されるソース，バイアス電圧ＰBIASを受け取るゲート，およびドレインを有する。Ｐ形トランジスタ３４７は、Ｐ形トランジスタ３４６のドレインと接続されるソース，ゲートおよびドレインを有する。Ｎ形トランジスタ３４８は、Ｐ形トランジスタ３４７のドレインと接続されるドレイン，Ｐ形トランジスタ３４７のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。インバータ３４９は、クロック信号ＫＳＤ２を受信する入力端子，および出力端子を有する。インバータ３５０は、インバータ３４９の出力端子と接続される入力端子，およびＰ形トランジスタ３４７とＮ形トランジスタ３４８の両方のゲートと接続される出力端子を有する。インバータ３５１は、クロック信号ＫＳＤ２を受信する入力端子，および出力端子を有する。インバータ３５２は、インバータ３５１の出力端子と接続される入力端子，および出力端子を有する。Ｐ形トランジスタ３５３は、ＶDDと接続されるソース，インバータ３５２の出力端子と接続されるゲート，およびドレインを有する。Ｎ形トランジスタ３５４は、Ｐ形トランジスタ３５３のドレインと接続されるドレイン，Ｐ形トランジスタ３５３のゲートと接続されるゲート，およびソースを有する。Ｎ形トランジスタ３５５は、Ｎ形トランジスタ３５４のソースと接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。コンデンサ３５６は、Ｐ形トランジスタ３４７のドレインと接続される第１プレート電極，およびＶSSと接続される第２プレート電極を有する。コンデンサ３５７は、ＶDDと接続される第１プレート電極，およびＰ形トランジスタ３５３のドレインと接続される第２プレート電極を有する。インバータ３５８は、Ｐ形トランジスタ３４７のドレインと接続される入力端子，および出力端子を有する。インバータ３５９は、Ｐ形トランジスタ３５３のドレインと接続される入力端子，および出力端子を有する。インバータ３６０は、インバータ３５９の出力端子と接続される入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート３６１は、インバータ３５８の出力端子と接続される第１入力端子，インバータ３６０の出力端子と接続される第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート３６２は、モード制御信号ＡＳＹＮＣ＊を受信する第１入力端子，およびＮＡＮＤ論理ゲート３６１の出力端子と接続される第２入力端子，および出力端子を有する。ＮＡＮＤ論理ゲート３７４は、ＮＡＮＤ論理ゲート３６２の出力端子と接続される第１入力端子，第２入力端子，および出力端子を有する。インバータ３７５は、ＮＡＮＤ論理ゲート３７４の出力端子と接続される入力端子，および出力端子を有する。インバータ３７６は、インバータ３７５の出力端子と接続される入力端子，およびコラップス検出器出力信号ＦＩＢＷを発生する出力端子を有する。
【００８６】
伝送ゲート３６６は、クロック信号ＫＳＤを受信する入力端子，クロック信号ＫCMOS＊を受信する第１制御端子，クロック信号ＫCMOSを受信する第２制御端子，および出力端子を有する。伝送ゲート３６７は、クロック信号ＫＳＤ＊を受信する入力端子，クロック信号ＫCMOS＊を受信する第１制御端子，クロック信号ＫCMOSを受信する第２制御端子，および出力端子を有する。伝送ゲート３６８は、入力端子，クロック信号ＫCMOSを受信する第１制御端子，クロック信号ＫCMOS＊を受信する第２制御端子，および伝送ゲート３６６の出力端子と接続される出力端子を有する。伝送ゲート３６９は、入力端子，クロック信号ＫCMOSを受信する第１制御端子，クロック信号ＫCMOS＊を受信する第２制御端子，および伝送ゲート３６７の出力端子と接続される出力端子を有する。インバータ３７０は、伝送ゲート３６６の出力端子と接続される入力端子，および伝送ゲート３６９の入力端子と接続される出力端子を有する。インバータ３７１は、伝送ゲート３６７の出力端子と接続される入力端子，および伝送ゲート３６８の入力端子と接続される出力端子を有する。伝送ゲート３７２は、インバータ３７０の出力端子と接続される入力端子，クロック信号ＫCMOSを受信する第１制御端子，クロック信号ＫCMOS＊を受信する第２制御端子，および出力端子を有する。インバータ３７３は、伝送ゲート３７２の出力端子と接続される入力端子，およびＮＡＮＤ論理ゲート３７４の第２入力端子と接続される出力端子を有する。
【００８７】
コラップス検出器２６６は、図１１のコラップス検出器８８と同様の方法で動作するが、コラップス検出器回路２６６が、１８０度移相検出器部分３６５を含む点は異なる。コラップス検出器回路２６６はＣＭＯＳレベル信号を受信するので、コラップス検出器回路８８で必要とされるような、レベル変換器回路は必要ない。遅延クロック信号ＫＳＤは、図１２に示すようにクロック信号ＫCMOSから生成されることに注意されたい。
【００８８】
１８０度移相検出器部分３６５は、遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度以上位相が外れているか否かを検出する働きをする。クロック信号ＫCMOS＊が論理低で、クロック信号ＫCMOSが論理高のとき、伝送ゲート３６６，３６７は導通状態になり、これにより遅延クロック信号ＫＳＤおよびＫＳＤ＊の状態を伝搬できる。クロック信号ＫCMOS＊が立上り、クロック信号ＫCMOSが立下るとき、伝送ゲート３６６，３６７は実質的に非導通状態になり、遅延クロック信号ＫＳＤおよびＫＳＤ＊の状態が、伝送ゲート３６８，３６９およびインバータ３７０，３７１によってラッチされる。ついで、遅延クロック信号ＫＳＤ／ＫＳＤ＊のラッチされた論理状態が、伝送ゲート３７２を介してＮＡＮＤ論理ゲート３７４に与えられる。このため、遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度以上位相が外れる場合には、クロック信号ＫCMOSが立下るとき、遅延クロック信号ＫＳＤの論理状態は論理低になる。クロック信号ＫＳＤが、クロック信号ＫCMOSとの位相外れが０度から１８０度の間の場合には、クロック信号ＫＳＤの論理状態は論理高になる。好適な実施例では、遅延クロック信号ＫＳＤは常に０度以上になる。それは、クロック信号ＫCMOSから遅延クロック信号ＫＳＤまでの遅延が最小になるからである。ひとたび遅延クロック信号ＫＳＤの論理状態がラッチされると、１８０度移相検出器部分３６５は、遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度以上位相が外れるか否かを判断できる。遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度以上位相が外れる場合には、遅延クロック信号ＫＳＤの伝搬遅延を少なくするため、コラップス検出器出力信号ＦＩＢＷが、論理高としてアサートされる。これによって、制御遅延ロック・ループ５２が、誤ったクロック・サイクルと同期されて、データがメモリ・アレー２２の誤ったメモリ・セルに書き込まれるのを防ぐ。遅延クロック信号ＫＳＤが、クロック信号ＫCMOSから１８０度以内にあって、リタード信号ＦＩＢＷが論理低にある場合には、Ｎ形トランジスタ３４０（図１５）は非導通状態になり、制御電圧ＶＣＯＮの値に影響を及ぼさない。
【００８９】
モード制御信号ＡＳＹＮＣ＊は、それが論理低のとき、コラップス検出器回路２６６をディスエーブルにして、メモリ２０が、非同期モードで動作していることを示す。
【００９０】
図１７は、ビット・ライン負荷３８０を一部回路図形式、一部論理図形式で示したもので、この負荷は、図１のビット・ライン負荷／書込みドライバ３０の一部分である。ビット・ライン負荷３８０は、Ｐ形トランジスタ３８１，３８４，３８７，３８８，３９０，３９１，３９３，３９４，３９６，３９９，４０２，４０４，Ｎ形トランジスタ３８２，３８３，３８５，３８６，３９２，３９７，３９８，４００，４０１，ＮＰＮトランジスタ３８９，４０３，およびＮＡＮＤ論理ゲート３９５を含む。
【００９１】
Ｐ形トランジスタ３８１は、書込み制御信号ＷＣＱを受信する第１ドレイン／ソース端子，データ信号ＤＡＴＡを受信するゲート，および第２ドレイン／ソース端子を有する。Ｎ形トランジスタ３８２は、Ｐ形トランジスタ３８１の第２ドレイン／ソース端子と接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ３８３は、Ｐ形トランジスタ３８１の第２ドレイン／ソース端子と接続されるドレイン，ゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ３８４は、ＶDDと接続されるソース，Ｎ形トランジスタ３８３のドレインと接続されるゲート，およびドレインを有する。Ｎ形トランジスタ３８５は、Ｐ形トランジスタ３８４のドレインと接続されるドレイン，Ｎ形トランジスタ３８３のドレインと接続されるゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ３８６は、ビット・ラインＢＬと接続されるドレイン，Ｎ形トランジスタ３８５のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ３８７は、Ｎ形トランジスタ３８５のドレインと接続される第１ドレイン／ソース端子，書込み制御信号ＷＣＱを受信するゲート，および第２ドレイン／ソース端子を有する。Ｐ形トランジスタ３８８は、Ｎ形トランジスタ３８５のドレインと接続される第１ドレイン／ソース端子，ＶSSと接続されるゲート，およびビット・ラインＢＬと接続される第２ドレイン／ソース端子を有する。ＮＰＮトランジスタ３８９は、ＶDDと接続されるコレクタ，Ｎ形トランジスタ３８５のドレインと接続されるベース，およびビット・ラインＢＬと接続されるエミッタを有する。Ｐ形トランジスタ３９０は、ＶDDと接続されるソース，書込み制御信号ＷＣＱを受信するゲート，およびビット・ラインＢＬと接続されるドレインを有する。Ｐ形トランジスタ３９１は、ＶDDと接続されるソース，ゲート，およびドレインを有する。Ｎ形トランジスタ３９２は、Ｐ形トランジスタ３９１のドレインと接続されるドレイン，Ｐ形トランジスタ３９１のゲートと接続されるゲート，および書込み制御信号ＷＣＱを受信するソースを有する。Ｐ形トランジスタ３９３は、ビット・ラインＢＬと接続される第１ドレイン／ソース端子，Ｐ形トランジスタ３９１のドレインと接続されるゲート，およびビット・ラインＢＬ＊と接続される第２ドレイン／ソース端子を有する。Ｐ形トランジスタ３９４は、ビット・ラインＢＬと接続される第１ドレイン／ソース端子，「ＧＥＱ＊」と称される大域等化信号を受信するゲート，およびビット・ラインＢＬ＊と接続される第２ドレイン／ソース端子を有する。ＮＡＮＤ論理ゲート３９５は、ビット・ラインＢＬと接続される第１入力端子，ビット・ラインＢＬ＊と接続される第２入力端子，およびＮ形トランジスタ３８３のゲート、およびＰ形トランジスタ３９１とＮ形トランジスタ３９２の両方のゲートと接続される出力端子を有する。Ｐ形トランジスタ３９６は、書込み制御信号ＷＣＱを受信する第１ドレイン／ソース端子，データ信号ＤＡＴＡ＊を受信するゲート，および第２ドレイン／ソース端子を有する。Ｎ形トランジスタ３９７は、Ｐ形トランジスタ３９６の第２ドレイン��ソース端子と接続されるドレイン，バイアス電圧ＮBIASを受け取るゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ３９８は、Ｎ形トランジスタ３９７のドレインと接続されるドレイン，ＮＡＮＤ論理ゲート３９５の出力端子と接続されるゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ３９９は、ＶDDと接続されるソース，Ｎ形トランジスタ３９７のドレインと接続されるゲート，およびＰ形トランジスタ３８７の第２ドレイン／ソース端子と接続されるドレインを有する。Ｎ形トランジスタ４００は、Ｐ形トランジスタ３９９のドレインと接続されるドレイン，Ｐ形トランジスタ３９９のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。Ｎ形トランジスタ４０１は、ビット・ラインＢＬ＊と接続されるドレイン，Ｐ形トランジスタ３９９のゲートと接続されるゲート，およびＶSSと接続されるソースを有する。Ｐ形トランジスタ４０２は、Ｐ形トランジスタ３９９のドレインと接続される第１ドレイン／ソース端子，ＶSSと接続されるゲート，およびビット・ラインＢＬ＊と接続される第２ドレイン／ソース端子を有する。ＮＰＮトランジスタ４０３は、ＶDDと接続されるコレクタ，Ｎ形トランジスタ４００のドレインと接続されるベース，およびビット・ラインＢＬ＊と接続されるエミッタを有する。Ｐ形トランジスタ４０４は、ＶDDと接続されるソース，書込み制御信号ＷＣＱを受信するゲート，およびビット・ラインＢＬ＊と接続されるドレインを有する。
【００９２】
メモリ２０の読取りサイクル中、書込み制御信号ＷＣＱは論理低になり、これにより、Ｐ形負荷トランジスタ３９０，４０４は導通状態になる。Ｐ形負荷トランジスタ３９０，４０４は、ビット・ラインＢＬ，ＢＬ＊をＶDDへと引き上げ、メモリ・アレー２２のメモリ・セルの負荷デバイスとして機能する。大域等化信号ＧＥＱ＊は論理高になり、Ｐ形トランジスタ３９４を実質的に非導通状態にする。書込み動作を実施すべきとき、差動データ信号ＤＡＴＡおよびＤＡＴＡ＊は最初、選択したメモリ・セルに書き込まれるデータに対応する論理状態に設定され、ついで書込み制御信号ＷＣＱが論理高として発生し、これにより、データ信号ＤＡＴＡ／ＤＡＴＡ＊が、Ｐ形トランジスタ３８４，３９９のゲートに与えられる。論理高信号は、データ信号ＤＡＴＡまたはＤＡＴＡ＊のどちらが論理低であるかに依存して、Ｐ形トランジスタ３８１，３９６のいずれかを介して転送される。論理高信号は、Ｐ形トランジスタ３８４をオフ、またはＮ形トランジスタ３８６をオンにするか（ビット・ラインＢＬは低になる）、またはＰ形トランジスタ３９９をオフ、Ｎ形トランジスタ４０１をオンにする（この場合はビット・ラインＢＬ＊は低に下げられる）方向に進む。低の値は、メモリ・アレー２２の選択したメモリ・セルに転送される。ビット・ラインＢＬまたはＢＬ＊の１つが低に下げられるとき、ＮＡＮＤ論理ゲート３９５の出力端子は論理高にされ、これにより、Ｎ形トランジスタ３８３，３９８がオンになる。
【００９３】
書込み制御信号ＷＣＱが論理低に復帰して、書込みサイクルの終わりを知らせるとき、Ｎ形トランジスタ３８３，３９８のドレインのうち、書込みサイクル中、論理高だったものが放電され、Ｐ形トランジスタ３８４，３９９のいずれか，およびＮＰＮトランジスタ３８９，４０３のいずれかをオンにする。これにより、低ビット・ラインは論理高に復帰する。また、Ｐ形トランジスタ３８７はオンになって、バイポーラ・トランジスタ４０３，３８９のベースを短絡させるのを助けて、ビット・ラインＢＬおよびＢＬ＊の等化向上を達成する。また、論理低の書込み制御信号ＷＣＱは、Ｐ形トランジスタ３９０，４０４をオンにして、ビット・ラインＢＬおよびＢＬ＊を論理高に戻すまたはプリチャージ（precharge）するのを助ける。ＮＡＮＤ論理ゲート３９５の出力端子が論理高になるのは、ＢＬまたはＢＬ＊のいずれかが論理低のときの結果であり、Ｎ形トランジスタ３９２をオンにして、これにより、Ｐ形トランジスタ３９３のゲートを低に引き下げて、Ｐ形トランジスタ３９３を導通状態にする。Ｐ形トランジスタ３９３は、ビット・ラインＢＬおよびＢＬ＊の差動電圧を等化する。ＮＡＮＤ論理ゲート３９５の出力端子は、ビット・ラインＢＬおよびＢＬ＊の差動電圧が等化されるときに、論理低に復帰する。ビット・ライン対の状態を検出し、書き込まれたまたは読み取られたビット・ライン対のプリチャージおよび等化を自動的に開始することにより、ビット・ライン対は、次の読取りサイクルに対する準備が早く整う。大域等化信号ＧＥＱ＊は、書込みサイクルの終わりに生成されて、書込みが行われていたメモリ・アレー２２のブロック内のすべてのカラムを等化する。この信号は、隣接するビット・ライン対への書込みから生成されたノイズによって発生したビット・ライン対の差動電圧を等化する。
【００９４】
プルダウンＮ形トランジスタ３８３，３９８のソースを、ＶSSと直接接続させることによって、ビット・ライン負荷回路３８０は、メモリ２０の書込みサイクルを高速で発生できる。また、ビット・ライン対は、一般に余り駆動能力を持たないＭＯＳトランジスタより寧ろ、ＮＰＮトランジスタ３８９，４０３を使用することにより、高速でプリチャージできる。またビット・ラインＢＬおよびＢＬ＊の状態を検出して、読取りサイクル後にビット・ライン対を自動的に等化することにより、書込みリカバリが最小遅延で発生する。
【００９５】
図１８は、３段パイプライン・モードにおける図１のメモリ２０の各種信号のタイミング・ダイヤグラムを示す。但し、図１８のタイミング・ダイヤグラムは一定の縮尺で描かれてはいない。クロック信号ＣＬＫの立上り区間が、データ信号ＭＵＸを生成する。クロック信号ＣＬＫの立下り区間がクロック信号ＭＤ９０を生成する。内部メモリ伝搬遅延後、データ信号ＭＵＸが状態を変化し、またダミー経路４６（図４）を介した遅延後、クロック信号ＭＤ９０が状態を変化する。クロック信号ＭＤ９０は、データ信号ＭＵＸのデータ有効時間の中央ポイントで状態を変化させる。データ信号ＭＵＸは、クロック信号ＭＤ９０が論理高のときにデータ信号ＭＵＸ１になる。データ信号ＭＵＸ２は、クロック信号ＭＤ９０が論理低のときに発生する。ついでクロック信号ＫＵは、データ信号ＭＵＸ１およびＭＵＸ２を捕捉し、これらを、データ信号ＱＰＡＤとして出力に与える。データ信号ＭＵＸ１およびＭＵＸ２は、データ信号ＭＵＸの周波数の約２分の１で変化しているので、遅延クロック信号ＫＵは、データ信号ＭＵＸ１およびＭＵＸ２を捕捉する妥当性ウインドウがより広い。３段パイプライン・モードでは、サイクル０でアドレスＡ０に対応するデータは、サイクル「３」の有効出力データであるので、３段パイプラインを提供する。ダミー出力信号ＱＤＵＭは、遅延クロック信号ＫＵから生成され、遅延クロック信号ＫＵの遅延を追跡して、遅延クロック信号ＫＵの遅延を制御する。データ信号ＱＰＡＤと異なり、ダミー出力信号ＱＤＵＭは、遅延クロック信号ＫＵの各サイクル中に状態を変化させる。データ信号ＱＰＡＤは、どのクロック・サイクルでも変化する必要がないので、アービタ回路８６によって使用されない。
【００９６】
図１９は、２段パイプライン・モードにおける、図１のメモリ２０の各種信号のタイミング・ダイヤグラムを示す。但し、図１８のダイミング・ダイヤグラムは一定の縮尺で描かれていない。２段パイプライン・モードでは、アドレスＡ０に対応するデータはサイクル「０」で捕捉され、サイクル「２」で有効な出力データとして与えられ、これにより、２段パイプラインを提供する。図２を参照して述べたように、これを達成するには、遅延クロック信号ＫＵの内部状態を反転させて、データ信号ＭＵＸ１およびＭＵＸ２がＫＵの反対のエッジで捕捉されて、これらデータ信号を２サイクル後にメモリ２０の出力に与えるようにする。図１９を見て分かるように、これによって、３段パイプライン・モードと比較して、クロック信号ＫＵが誤ったデータを捕捉するまでのクロック信号ＣＬＫの周波数が低くなり、クロック・サイクル・タイムの最高制限を上昇できる。
【００９７】
図２０は、非同期モードにおける読取りサイクルおよび書込みサイクル中の、図１のメモリ２０の各種信号のタイミング・ダイヤグラムを示す。但し、図１８は一定の縮尺で描かれていない。非同期モードでは、データ信号ＱＰＡＤは、クロック信号ＣＬＫの立上り区間の後、可能な限り早く有効になる。これは、出力レジスタ３４が、フロー・スルー・モードにあるからである。書込みサイクル中、出力イネーブル・レジスタ４８もフロー・スルー・モードにあるので、メモリ２０の出力は、書込みイネーブル信号Ｗ＊が論理低として与えられてから比較的早期に、論理低になる。また、書込みサイクル中、遅延クロック信号ＫＳＤは、最大伝搬遅延の後に発生し、その結果、書込みアドレス・セットアップ時間，書込みパルス幅時間，および書込みアドレス保持時間のマージンが比較的大きくなる。書込み制御信号ＷＣＱの幅は、クロック信号ＣＬＫのサイクルの約２分の１に等しいことに注意されたい。
【００９８】
並列データ経路の使用によって、メモリ２０のデータ出力におけるデータ有効時間が増加する。図１８は、データ信号ＭＵＸ１およびＭＵＸ２のデータ有効時間が、データ信号ＭＵＸのデータ有効時間より長いことを示しており、これは、データ信号ＭＵＸ１およびＭＵＸ２が、データ信号ＭＵＸの半分の頻度でしか変化しないからである。またクロック信号ＭＤ９０は、ダミー経路４６によって内部メモリ遅延と相関されており、プロセス，電源，および温度の変化に関してデータ信号ＭＵＸを追跡する。また、クロック信号ＣＬＫの周波数が低下する場合でも、クロック信号ＭＤ９０はデータ有効時間の中央ポイントに留まり、データ有効ウインドウが大きくなる。このため、遅延クロック信号ＫＵが出力データを捕捉して、この出力データを、所要の時間に出力データ・パッド（図示せず）に与えるのが大幅に簡単になる。
【００９９】
本発明は好適な実施例に即して説明してきたが、当業者には、本発明が多くの方法で変形でき、また、これまで具体的に説明した以外に多くの実施例を想定できることは明かであろう。したがって添付請求の範囲は、本発明の真正の意図および範囲に属する本発明のすべての変形をカバーすることを意図している。
【図面の簡単な説明】
【０１００】
【図１】本発明によるメモリをブロック図形式で示す。
【図２】図１のメモリの一部を、一部ブロック図・一部論理図形式で示す。
【図３】図１の読取り制御遅延ロック・ループをブロック図形式で示す。
【図４】図１のダミー経路をブロック図形式で示す。
【図５】図２の出力経路レジスタを回路図形式で示す。
【図６】図２の出力イネーブル・レジスタを回路図形式で示す。
【図７】図２の終段増幅器を回路図形式で示す。
【図８】図３のアービタ回路を一部論理図・一部ブロック図形式で示す。
【図９】図３の電圧制御遅延回路を回路図形式で示す。
【図１０】図３のＶＣＤ制御回路を回路図形式で示す。
【図１１】図３のコラップス検出器回路を一部論理図・一部回路図形式で示す。
【図１２】図１の書込み制御遅延ロック・ループをブロック図形式で示す。
【図１３】図１２の電圧制御遅延回路を一部回路図・一部論理図形式で示す。
【図１４】図１２のアービタ回路を一部回路図・一部論理図形式で示す。
【図１５】図１２のＶＣＤ制御回路を一部回路図・一部論理図形式で示す。
【図１６】図１２のコラップス検出器回路を一部回路図・一部論理図形式で示す。
【図１７】図１のビット・ライン負荷回路を一部回路図・一部論理図形式で示す。
【図１８】３段パイプライン・モードにおける図１のメモリの各種信号のタイミング・ダイヤグラムを示す。
【図１９】２段パイプライン・モードにおける図１のメモリの各種信号のタイミング・ダイヤグラムを示す。
【図２０】非同期モードにおける読取りサイクルおよび書込みサイクル中の、図１のメモリの各種信号のタイミング・ダイヤグラムを示す。
【符号の説明】
【０１０１】
２０  メモリ
２２  メモリ・アレー
２４  メモリ・セル
２６  アドレス・レジスタ
２８  行デコーダ
３０  ビット・ライン負荷／書込みドライバ
３２  カラム復号／センス増幅器
３４  出力レジスタ
３６  出力バッファ
３８  クロック・バッファ
４０  レベル変換器
４２  二分割回路
４４  読取り制御遅延ロック・ループ回路
４６  ダミー経路
４８  出力イネーブル・レジスタ
５０  モード制御回路
５２  書込み制御遅延ロック・ループ
５４  書込み制御論理
５５，６５，６６  インバータ
５６，５７，６０，６１  レジスタ
５８，５９，６４  スイッチ
６２  終段増幅器
７０，７２，７９，８１  インバータ
７１，８０  ＮＡＮＤ論理ゲート
７３，７４，７５，７６，７７，７８  レジスタ
８５  電圧制御遅延（ＶＣＤ）回路
８６  アービタ回路
８７  ＶＣＤ制御回路
８８  コラップス検出器
８９  ダミー・レジスタ
９０  ダミー出力バッファ
９１  負荷
９２  ＥＣＬバッファ
９５  ダミー・アドレス・バッファ
９６  ダミー行プレデコーダ／ラッチ
９７  ＤＲＰ負荷
９８  ダミー行選択
９９  ＤＲＳ負荷
１００  ダミー・ワード・ライン・ドライバ
１０１  ＤＷＬ負荷
１０２  ダミー・セル
１０３  ダミー・データ・ライン・デコーダ
１０４  ＤＤＩＦ負荷
１０５  ダミー第１段増幅器
１０６  ＤＧＤＬ負荷
１０７  ＤＧＤＬマルチプレクサ
１１０  差動増幅器
１１１，１１２  抵抗器
１１３，１１４，１１６，１１７，１１９，１２０  ＮＰＮトランジスタ
１１５，１１８  差動対
１２１，１２２，１２５，１２６，１２７，１２８，１２９  Ｎ形トランジスタ
１２３，１２４  エミッタ・ホロワ・トランジスタ
１３５  差動増幅器
１３６，１３７  抵抗器
１３８，１３９，１４１，１４２，１４４，１４５  ＮＰＮトランジスタ
１４０，１４３  差動対  
１４６，１４７  エミッタ・ホロワ・トランジスタ
１４８，１４９，１５０，１５１，１５２  Ｎ形トランジスタ
１４０  差動増幅器（図７）
１４１，１４２  抵抗器（図７）
１４３，１４４，１４６，１４７，１４９，１５０  ＮＰＮトランジスタ（図７）
１５１，１５２，１５５，１５６，１５７，１５８，１５９  Ｎ形トランジスタ（図７）
１５３，１５４  エミッタ・ホロワ・トランジスタ（図７）
１６０，１６１  インバータ
１６２，１６３，１６４，１６５  ＮＡＮＤ論理ゲート
１６６，１６７，１６８  レジスタ
１６９  レベル変換器
１７３  差動増幅器
１７４，１７５，１９１，１９２，１９３  抵抗器
１７６，１７７，１７８，１７９  ダイオード
１８０，１８１，１９４，１９５，１９６，１９７，１９８，１９９  ＮＰＮトランジスタ
１８２，１８３，１８９，２００，２０１，２０２  Ｎ形トランジスタ
１８４，１８５  コンデンサ  
１８６，１８７，１８８  Ｐ形トランジスタ
２０５，２０６，２０９，２１０  Ｐ形トランジスタ  
２０７，２０８  Ｎ形トランジスタ
２１１  インバータ
２１２  コンデンサ
２１５  レベル変換器第１段
２１６  差動増幅器
２１７，２１８  抵抗器
２１９，２２０  ＮＰＮトランジスタ
２２１，２２２，２２３，２２４  エミッタ・ホロワ・トランジスタ
２３０  レベル変換器第２段
２３１，２３２，２３６，２３７，２４１，２４９  Ｐ形トランジスタ
２２５，２２６，２２７，２２８，２２９，２３３  ２３４，２４０，２４２，２４３，２４８  Ｎ形トランジスタ
２３８，２３９，２４４，２４５，２５０，２５２，２５３，２５４，２５６
インバータ
２４６，２４７  コンデンサ
２５１，２５５  ＮＡＮＤ論理ゲート
２６０  ＶＣＤ回路
２６１  第１ＶＣＤ
２６２  第２ＶＣＤ
２６３  二分割回路
２６４  アービタ回路
２６５  ＶＣＤ制御回路
２６６  コラップス検出器
２７０，２７１，２８６，２８７，２８８，２８９，３０４，３０５  インバータ
２７２，２９０，２９７  差動増幅器
２７３，２７４，２８０，２８１，２９１，２９２，２９８，２９９  Ｐ形トランジスタ
２７５，２７６，２７７，２８２，２８３，２８４，２９０，２９４，２９５，３００，３０１，３０２  Ｎ形トランジスタ
２７８，２８５，２９６，３０３  コンデンサ
３１０，３１１，３１２，３１３  ＮＡＮＤ論理ゲート
３１４，３１７，３１８，３１９，３２３  伝送ゲート
３１５，３２８  Ｐ形トランジスタ
３１６，３２９  Ｎ形トランジスタ
３２０，３２１，３２４，３２５，３２６，３２７  インバータ
３３５，３３７  Ｐ形トランジスタ
３３６  インバータ
３３８，３３９，３４０  Ｎ形トランジスタ
３４１  コンデンサ
３４５  コラップス検出器部分
３４６，３４７，３５３  Ｐ形トランジスタ
３４８，３５４，３５５  Ｎ形トランジスタ
３４９，３５０，３５１，３５２，３５８，３５９，３６０，３７０，３７１，３７３，３７５，３７６  インバータ
３５６，３５７  コンデンサ
３６１，３６２，３７４  ＮＡＮＤ論理ゲート
３６５  １８０度移相検出器部分
３６６，３６７，３６８，３６９，３７２  伝送ゲート
３８０  ビット・ライン負荷回路
３８１，３８４，３８７，３８８，３９０，３９１，３９３，３９４，３９６，３９９，４０２，４０４  Ｐ形トランジスタ
３８２，３８３，３８５，３８６，３９２，３９７，３９８，４００，４０１
Ｎ形トランジスタ
３８９，４０３  ＮＰＮトランジスタ
３９５  ＮＡＮＤ論理ゲート
【図１】
2006196177.tif 000003
【図２】
2006196177.tif 000004
【図３】
2006196177.tif 000005
【図４】
2006196177.tif 000006
【図５】
2006196177.tif 000007
【図６】
2006196177.tif 000008
【図７】
2006196177.tif 000009
【図８】
2006196177.tif 000010
【図９】
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【図１０】
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【図１１】
2006196177.tif 000013
【図１２】
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【図１３】
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【図１４】
2006196177.tif 000016
【図１５】
2006196177.tif 000017
【図１６】
2006196177.tif 000018
【図１７】
2006196177.tif 000019
【図１８】
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【図１９】
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【図２０】
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