(57)【要約】【課題】ＰＬＬ発振装置を小型化する必要があった。【解決手段】データ端子に下限使用周波数４３より低い予め定められた第１の周波数データを入力する入力工程３５と、この入力工程の後で、出力端子２７から出力される周波数が前記下限使用周波数４３より低い予め定められたローエンド周波数４９になるように同調回路２４を調整する調整工程３６とを有するものである。  これにより、従来必要であった調整用端子が不要となり小型化が出来る。【選択図】図２
2006157115.tif 000002
【特許請求の範囲】
【請求項１】
インダクタとキャパシタが接続された同調回路と、この同調回路に接続された発振回路と、この発振回路に閉ループ接続されたＰＬＬ回路と、このＰＬＬ回路のデータ入力端子に接続されたデータ端子と、前記発振回路の出力に接続された出力端子とを有するＰＬＬ発振装置の調整方法であって、前記データ端子に下限使用周波数より低い予め定められた第１の周波数データを入力する入力工程と、この入力工程の後で、前記出力端子から出力される周波数が前記下限使用周波数より低い予め定められたローエンド周波数になるように前記同調回路を調整する調整工程とを有するＰＬＬ発振装置の周波数調整方法。
【請求項２】
インダクタとキャパシタが接続された同調回路と、この同調回路に接続された発振回路と、この発振回路に閉ループ接続されたＰＬＬ回路と、このＰＬＬ回路のデータ入力端子に接続されたデータ端子と、前記発振回路の出力に接続された出力端子とを有するＰＬＬ発振装置の調整方法であって、前記データ端子に上限使用周波数より高い予め定められた第２の周波数データを入力する入力工程と、この入力工程の後で、前記出力端子から出力される周波数が前記上限使用周波数より高い予め定められたハイエンド周波数になるように前記同調回路を調整する調整工程とを有するＰＬＬ発振装置の周波数調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話等に用いられる、ＰＬＬ発振装置の周波数調整方法に関するものである。
【背景技術】
【０００２】
以下、従来のＰＬＬ発振装置の周波数調整方法について説明する。
【０００３】
従来のＰＬＬ発振装置の周波数調整方法は、図５に示すような構成となっていた。図５において、インダクタ１とバリキャップダイオード２と固定コンデンサ３の並列回路で構成された同調回路４と、この同調回路４に接続された発振器５で発振回路６が構成されていた。この発振回路６の出力は、出力端子７に接続されると共に、ＰＬＬ回路８の一方の入力に接続されている。他方の入力には基準発振器９の出力が接続されている。また、ＰＬＬ回路８にはデータ入力用としてデータ端子１０が接続され、ＰＬＬ回路８の出力からはローパスフィルタ１１を介して発振回路６を構成する同調回路４に接続されていた。また、ＰＬＬ回路８の出力からは調整用端子１２が設けられていた。このＰＬＬ発振装置は、例えば図６の縦寸法１５は９ｍｍであり、横寸法１６は７ｍｍのような基板に構成されていた。以上のように構成されたＰＬＬ発振装置において周波数を調整するには、まず調整用端子１２に直流電圧を加え、その時、発振回路６の出力端子７から出力される周波数を観測しながら、インダクタ１をレーザートリミング等で調整し、その周波数があらかじめ定められた値になるように調整していた。
【０００４】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開２０００−１８３７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年益々、小型化の傾向があり、このような従来の方法では、調整用端子１２を構成するためのスペースが必要なために、図６の寸法以下に小さくする事が困難であった。
【０００６】
そこで本発明は、この問題を解決したもので、小型化に適したＰＬＬ発振装置の調整方法を提供することを目的としたものである。
【課題を解決するための手段】
【０００７】
この目的を達成するために本発明のＰＬＬ発振装置の調整方法は、データ端子に下限使用周波数より低い予め定められた第１の周波数データを入力する入力工程と、この入力工程の後で、出力端子から出力される周波数が前記下限使用周波数より低い予め定められたローエンド周波数になるように同調回路を調整する調整工程とを有したものである。
【発明の効果】
【０００８】
以上のように本発明によれば、データ端子に下限使用周波数より低い予め定められた第１の周波数データを入力する入力工程と、この入力工程の後で、出力端子から出力される周波数が前記下限使用周波数より低い予め定められたローエンド周波数になるように同調回路を調整する調整工程とを有するものであり、このような調整方法を用いることにより、従来のような調整用端子は不要となる。従って、その分小型化を図ることが出来る。
【０００９】
また、調整用端子を設ける必要がないため、不要な配線の引き回しによる発振成分の輻射及び、ノイズの侵入を抑制することが出来る。
【００１０】
更に、同調回路にバリキャップダイオードを使用する場合、データ入力端子に入力するデータを、ローエンドの周波数にすることで、調整誤差を軽減することが出来る。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面に基づいて説明する。
【００１２】
（実施の形態１）
図１は本発明の実施の形態１におけるＰＬＬ発振装置のブロック図である。
【００１３】
図１において２１はパターンで形成されたインダクタであり、２２はバリキャップダイオードであり、２３は固定コンデンサである。これらのパターンインダクタ２１とバリキャップダイオード２２と固定コンデンサ２３はそれぞれ並列に接続され同調回路２４を構成している。ここで、固定コンデンサ２３を接続しない場合もある。同調回路２４の一方はグランドに接続されると共に、他方は発振器２５の入力に接続されている。この発振器２５の出力は出力端子２７に接続されると共に、ＰＬＬ回路２８の一方の入力に接続されている。これら、同調回路２４及び、発振器２５により発振回路２６を構成している。また、ＰＬＬ回路２８の他方の入力には基準発振器２９の出力が接続されている。ＰＬＬ回路２８にはデータ入力用としてデータ入力端子３０が接続されている。このＰＬＬ回路２８の出力からはローパスフィルタ３１を介して同調回路２４に接続されている。この様に構成されたＰＬＬ発振装置において、以下にその調整方法を説明する。
【００１４】
その調整方法は、図２に示すようにデータ入力端子３０にあらかじめ定められた周波数を入力する入力工程３５と、このあらかじめ定められた周波数を入力する入力工程３５の後に、同調回路２４を調整する調整工程３６からなっている。この調整工程３６における同調回路２４の調整においては、パターンインダクタ２１をトリミングしても良いし、固定コンデンサ２３による調整でも良い。
【００１５】
本実施の形態では、パターンインダクタ２１をトリミング調整するものを代表として説明する。
【００１６】
図３において横軸４１はバリキャップダイオード２２に加えられる制御電圧であり、縦軸４２は出力端子２７から出力される信号の周波数である。また、４３は下限使用周波数であり、４４は上限使用周波数である。本実施の形態では、下限使用周波数４３を９５０ＭＨｚとし、上限使用周波数４４を９８０ＭＨｚとして説明する。なお、４９及び、５０は、それぞれローエンド周波数、ハイエンド周波数である。これらローエンド周波数４９、ハイエンド周波数５０は、ＰＬＬ回路２８の制御によって発振回路２６から出力されるそれぞれ、ローエンド、ハイエンドの周波数である。
【００１７】
このＰＬＬ発振装置においては下限使用周波数４３で９５０ＭＨｚと上限使用周波数４４で９８０ＭＨｚを保証しなければならない。その為、まず第１にデータ入力端子３０に、図４に示すような調整用入力周波数４６として５００ＭＨｚを入力する。そのとき、出力端子２７から出力される周波数はローエンド周波数４９となる。その後、パターンインダクタ２１をトリミングすることで、ローエンド周波数４９を低下させ、ローエンド周波数４９がトリミング周波数４５と同一となるようにパターンインダクタ２１を調整する。
【００１８】
本実施の形態ではトリミング周波数４５を９３０ＭＨｚとしている。あらかじめローエンド周波数４９からハイエンド周波数５０までの幅がわかっているため、以上の調整をすることで、下限使用周波数４３における９５０ＭＨｚから上限使用周波数４４における９８０ＭＨｚまでの保証ができる。本実施の形態ではローエンド周波数４９からハイエンド周波数５０までの幅を８０ＭＨｚとしている。この場合、ローエンド周波数４９を９３０ＭＨｚの周波数４５にトリミング調整したとき、ハイエンド周波数５０は１０００ＭＨｚの周波数４８となり、使用周波数帯域である９５０〜９８０ＭＨｚをカバーしていることになる。なおこのとき、調整用入力周波数４６はトリミング周波数４５より低い周波数でなければならない。
【００１９】
図４において、横軸５５は周波数（ＭＨｚ）である。また、５６は本実施の形態におけるＰＬＬ発振装置の周波数変化の可能幅であり、５７は使用周波数帯である。
【００２０】
以上においてはローエンド周波数４９を用いた調整方法を述べたが、調整用入力周波数を４７の１５００ＭＨｚとし、出力端子２７から出力される周波数をハイエンド周波数５０として調整することもできる。このとき、トリミング周波数を４８の１０００ＭＨｚとすることで、下限使用周波数４３の９５０ＭＨｚから上限使用周波数４４の９８０ＭＨｚまでを保証することが可能である。
【００２１】
以上の様に、データ入力端子３０に調整用入力周波数を入力し、出力端子２７から出力される周波数を観測しながら調整すればよいので、従来例で示した調整用端子１２は不要となる。従って、その分のスペースが減少し、小型化のＰＬＬ発振装置が実現できる。
【００２２】
また、調整用端子１２が不要となるため、不要な配線の引き回しによる発振成分の輻射及び、ノイズの侵入を防止することが出来る。
【００２３】
さらに、本実施の形態ではバリキャップダイオード２２を用いており、このバリキャップダイオード２２は図３に示すように制御電圧の低い方では周波数可変幅が少ない。従って、調整誤差を抑制することが出来る。
【産業上の利用可能性】
【００２４】
本発明のＰＬＬ発振装置の周波数調整方法を用いれば、調整用端子が不要となるため小型化する事が出来る。従って、小型化された携帯装置等のＰＬＬ発振装置として有用である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１におけるＰＬＬ発振装置のブロック図
【図２】同、調整工程図
【図３】同、同調回路特性曲線図
【図４】同、周波数説明図
【図５】従来のＰＬＬ発振装置のブロック図
【図６】同、平面図
【符号の説明】
【００２６】
１２  調整用端子
２１  パターンインダクタ
２２  バリキャップダイオード
２３  固定コンデンサ
２４  同調回路
２６  発振回路
２７  出力端子
２８  ＰＬＬ回路
３０  データ入力端子
３５  入力工程
３６  調整工程
４３  下限使用周波数
４９  ローエンド周波数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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