(57)【要約】【課題】  ＣＰＵを使用することなく簡易なロジック回路により、センサ信号をＡ／Ｄ変換して得られた計測データのメモリへの高速書込み又は高速読出しを行うことができると共にメモリ内容を不揮発性にすることができ、更には低消費電力化してバッテリーレスのＲＦユニットに組み込んでも使用することができる、強誘電体メモリを使用したセンサインターフェース方式を得る。【解決手段】  センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路に、得られた計測データを保存するためのメモリとして強誘電体メモリを接続し、該メモリに対する計測データの書込み又は読出しをシステムクロックと同期したロジック回路によりダイレクトに行う。【選択図】        図１
2006196030.tif 000002
【特許請求の範囲】
【請求項１】
センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路に、得られた計測データを保存するためのメモリとして強誘電体メモリを接続し、該メモリに対する計測データの書込み又は読出しをシステムクロックと同期したロジック回路によりダイレクトに行うことにより高速計測ができることを特徴とした、強誘電体メモリを使用したセンサインターフェース方式。
【請求項２】
上記メモリが、センサが必要とする処理単位にてアクセス可能なＳｉＲＡＭ（Sensor Interface RAM）であることを特徴とした、請求項１に記載の強誘電体メモリを使用したセンサインターフェース方式。
【請求項３】
Ａ／Ｄ変換回路として、センサから出力される電圧信号を適正レベルにスケーリングするためのアナログ入力回路と、センサから出力された電圧信号を順次切換えてサンプリング入力するためのアナログマルチプレクサと、アナログ信号をデジタル信号に変換するためのＡ／Ｄコンバータと、該Ａ／Ｄコンバータの出力がシリアル出力型の場合にパラレルデータに変換するためのシフトレジスタ等で構成し、計測データをシステムクロックに同期してＳｉＲＡＭに書込みできることを特徴とした、請求項１及び請求項２に記載の強誘電体メモリを使用したセンサインターフェース方式。
【請求項４】
Ａ／Ｄ変換回路として、センサから出力される電圧信号を適正レベルにスケーリングするためのアナログ入力回路と、センサ毎に出力された電圧信号をデジタル信号に変換するためリーダーからのモード指令により４〜１６ビット程度の範囲において任意の分解能で変換することができる複数のＡ／Ｄコンバータ等で構成し、該Ａ／Ｄコンバータの出力をパラレル出力型としてＳｉＲＡＭの特定アドレスにダイレクト接続し、計測データをシステムクロックに同期してＳｉＲＡＭの特定アドレスにダイレクト書込みでき、また、リーダーからの出力指令により特定アドレスの計測データのダイレクト読出しができることを特徴とした、請求項１及び請求項２に記載の強誘電体メモリを使用したセンサインターフェース方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、簡易なロジック回路により、センサ信号をＡ／Ｄ変換して得られた計測データのメモリへの高速書込み又は高速読出しを行うことができる、強誘電体メモリを使用したセンサインターフェース方式に関するものである。
【背景技術】
【０００２】
従来、各種センサから出力されるアナログ信号をＡ／Ｄ変換器によりデジタル信号に変換して得られた計測データのメモリへの書込み又は読出しを行う場合、ＣＰＵのプログラム処理によるシーケンシャル制御により、当該メモリやＡ／Ｄコンバータ及び周辺回路の制御を行っている。
【０００３】
また、上記メモリ内容の不揮発性即ち電源をＯＦＦにした状態でも保存しておくためには、ＥＥＰＲＯＭやフラッシュメモリを使用したり、バッテリーバックアップしたスタティックＲＡＭを使用する必要があった。
【０００４】
例えば、本願出願人による特願２００４−１７７５２０号公報の「バッテリーレス型プログラム制御可能な論理回路付きＲＦＩＤ応答器」においては、効率的なアンテナ回路により発生した誘導起電力を大容量コンデンサに充電し、該電力によりセンサやＣＰＵを駆動可能とした、ＲＦＩＤ応答器（ＲＦＩＤタグ）を提案した。
【特許文献１】特願２００４−１７７５２０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記ＲＦＩＤタグを始めとして従来のＡ／Ｄ変換器はＣＰＵを内蔵するため、価格的にコストアップしてしまうという問題点があった。また、計測データを保存するためのメモリとしてＥＥＰＲＯＭやフラッシュメモリを使用した場合は、昇圧回路が必要となる他にメモリへの書込みが低速であるため音声データの取得など高速計測が行えないといった問題点もあった。また、スタティックＲＡＭを使用した場合は、バックアップ用バッテリーが必要となる他に当該バッテリーの定期交換が必要となるといった問題点もあった。
【０００６】
本発明は、上記問題点を解決するために成されたものであり、ＣＰＵを使用することなく簡易なロジック回路により、センサ信号をＡ／Ｄ変換して得られた計測データのメモリへの高速書込み又は高速読出しを行うことができると共にメモリ内容を不揮発性にすることができ、更には低消費電力化してバッテリーレスのＲＦユニットに組み込んでも使用することができる、強誘電体メモリを使用したセンサインターフェース方式を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の強誘電体メモリを使用したセンサインターフェース方式は、センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路に、得られた計測データを保存するためのメモリとして強誘電体メモリを接続し、該メモリに対する計測データの書込み又は読出しをシステムクロックと同期したロジック回路によりダイレクトに行う。
【発明の効果】
【０００８】
本発明の強誘電体メモリを使用したセンサインターフェース方式によれば、センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路や計測データのメモリへの書込み又は読出しや周辺回路の制御を行う場合に、ＣＰＵを使用しなくとも簡単なロジック回路で行えるため、コストダウンを図ることができるという効果を奏する。また、メモリとして強誘電体メモリを使用するため、昇圧回路が簡略化でき又はバッテリーバックアップが不要になる他にメモリへの高速書込みや高速読出しが可能となり、音声データの取得など高速計測を行うことができるという効果を奏する。更には、回路構成が簡単になることより消費電力が少なくなり、バッテリーレスのＲＦユニットに組み込んでも使用することができるという効果も奏する。
【発明を実施するための最良の形態】
【０００９】
本発明を実施するための最良の形態として、強誘電体メモリを使用したセンサインターフェース方式をＲＦセンサユニットに適応した一実施形態を図を用いて説明する。
【００１０】
図１は本発明の強誘電体メモリを使用したセンサインターフェース方式による一実施例のＲＦセンサユニットの概略ブロック図であり、アンテナ２を接続したＲＦセンサユニット１に、各種センサを接続して構成する。リーダー（図示せず）との無線通信は、アンテナ２を接続したＲＦ通信回路４で行う。該ＲＦ通信回路４内の初段には同調キャパシタから成る同調回路（図示せず）を接続して共振回路を構成する。
【００１１】
次に、上記ＲＦ通信回路４の後段には、検波したキャリアを分周してシステムクロックを生成するためのクロック生成回路３と、上記同調回路より発生した誘導起電力を整流して得られた直流電圧を安定化して回路電源を供給すると共に大容量コンデンサ６に充電電圧を供給し又はバッテリー（図示せず）により回路電源を供給するための電源回路５を接続する。該大容量コンデンサ６は電気二重層コンデンサが好適であるが、特に限定するものではない。
【００１２】
更に、上記ＲＦ通信回路４の後段には、該ＲＦ通信回路４の制御や強誘電体メモリであるＳｉＲＡＭ（Sensor Interface RAM：センサが必要とする処理単位にてアクセス可能なメモリ）８に計測データの書込み又は読出し制御を行うためのロジック回路７と、センサから出力されたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路９等を接続する。
【００１３】
上記センサは、ＲＦセンサユニット１の回路電源として誘導起電力を利用する場合にはバイアスがなくとも自ら発電して変化量に対応した電圧を出力することができるタイプのものが好適であり、加速度を電圧信号に変換して出力する磁気平衡型３軸加速度センサを始め、光量を電圧信号に変換して出力するソーラーセルや圧力を電圧信号に変換して出力する圧電素子や音圧を電気信号に変換して出力するダイナミックマイク等がある。
【００１４】
上記磁気平衡型３軸加速度センサは、本願出願人による特願２００３−２９６７０３号公報において記載されたものであり、シリンダの内部に可動マグネットを収容すると共に当該シリンダの両端部に可動マグネットの極性と同一極性が対向するように固定マグネットを固設し、シリンダ内部の軸方向に振動可能に可動マグネットを平衡配置し、更に、可動マグネットの両端部に硬球を配設すると共に当該可動マグネットの一先端部分のシリンダ外面に誘導起電力を発生させるためのコイルを巻いた磁気平衡型加速度センサエレメントを、Ｘ軸，Ｙ軸及びＺ軸方向に互いに直交するように配設して構成したものである。
【００１５】
また、図２は図１のＡ／Ｄ変換回路の第一実施形態の詳細ブロック図である。センサ１４として上記磁気平衡型３軸加速度センサ，ソーラーセル、圧電素子，ダイナミックマイク等を始め、用途に応じたセンサをＡ／Ｄ変換回路９に接続可能であり、該センサ１４から出力される電圧信号をアナログ入力回路１０に入力する。該アナログ入力回路１０は入力電圧を適正レベルにスケーリングするためのＯＰアンプや抵抗で構成される。なお、図２では入力数が４チャンネルであるが、特に限定するものではない。
【００１６】
次に、上記アナログ入力回路１０の後段には、Ａ／Ｄコンバータ１２にセンサから出力された電圧信号を順次切換えてサンプリング入力するためのアナログマルチプレクサ１１を接続し、該Ａ／Ｄコンバータ１２でアナログ信号である電圧信号をデジタル信号に変換する。ここで、該Ａ／Ｄコンバータ１２の出力をシリアル出力型とした場合、システムクロックに同期してシフトレジスタ１３に入力しパラレルデータに変換した後、ＳｉＲＡＭ８に書込みを行う。また、該Ａ／Ｄコンバータ１２の出力をパラレル出力型とした場合、システムクロックに同期してＳｉＲＡＭ８に書込みを行う。該Ａ／Ｄコンバータ１２の分解能は、４〜１６ビット程度の範囲において任意で構わない。
【００１７】
また、図３は図１のＡ／Ｄ変換回路の第二実施形態の詳細ブロック図である。第一実施形態と同様にセンサ１４として上記磁気平衡型３軸加速度センサ，ソーラーセル、圧電素子，ダイナミックマイク等を始め、用途に応じたセンサをＡ／Ｄ変換回路９に接続可能であり、該センサ１４から出力される電圧信号をアナログ入力回路１０に入力する。該アナログ入力回路１０は入力電圧を適正レベルにスケーリングするためのＯＰアンプや抵抗で構成される。なお、図３でも入力数が４チャンネルであるが、特に限定するものではない。
【００１８】
次に、上記アナログ入力回路１０の後段には、リーダーからのモード指令により４〜１６ビット程度の範囲において任意の分解能で変換することができるＡ／Ｄコンバータ１２をセンサ毎に独立して接続し、該Ａ／Ｄコンバータ１２で電圧信号を指定した分解能にてデジタル信号に変換する。該Ａ／Ｄコンバータ１２の出力はパラレル出力型としてＳｉＲＡＭ８の特定アドレスにダイレクト接続し、システムクロックに同期してＳｉＲＡＭ８の特定アドレスにダイレクト書込みを行う。また、リーダーからの出力指令により特定アドレスの計測データのダイレクト読出しを行う。該方式によれば、ＳｉＲＡＭ８本来の高速動作と相俟って、更なる計測データの高速書込み又は高速読出しが可能となる。
【００１９】
図４は１Ｔ／１Ｃ型強誘電体メモリセルの構成図であり、ＳｉＲＡＭ８を構成する１Ｔ／１Ｃ型強誘電体メモリセル１５は、１個のＦＥＴ（Field Effect Transistor：電界効果トランジスタ）１６と１個の強誘電体キャパシタ１７で構成される。該ＦＥＴ１６はスイッチング素子として動作し、ゲート電極にワード線１８が接続され、他の電極にビット線１９とプレート線２０が接続される。なお、該プレート線２０には前記強誘電体キャパシタ１７を介して接続される。
【００２０】
上記メモリセルの構造は基本的にＤＲＡＭと同じであるが、異なる点としてＦＥＴ１６に接続されたキャパシタが強誘電体であるということと、該キャパシタの一端が固定電位ではなくセル毎に電圧印加が可能なプレート線２０を接続していることである。
【００２１】
書込みの動作原理は、ワード線１８を用いてＦＥＴ１６を選択した後、ビット線１９とプレート線２０との間に電圧を印加して強誘電体キャパシタ１７を上向き又は下向きに分極させることにより行う。また、読出しの動作原理は、ワード線１８を用いてＦＥＴ１６を選択した後、ビット線１９に流れる強誘電体キャパシタ１７の電荷量の大きさをセンスアンプにて判定することにより行う。
【００２２】
上記強誘電体キャパシタ１７に蓄積された電荷は、ＦＥＴ１６にリーク電流があったり、更には電源がＯＦＦになっても消失しない。このため、ＤＲＡＭとは異なりリフレッシュ動作は不要であり、消費電力はＤＲＡＭよりはるかに少なくなる。また、データの書込み電圧は、ＥＥＰＲＯＭやフラッシュメモリのように高圧に昇圧する必要がない。従って、昇圧回路が簡略化される。更には、書込み又は読出し速度はＤＲＡＭと同等であり、ＥＥＰＲＯＭやフラッシュメモリよりはるかに高速である。
【実施例】
【００２３】
本発明の実施例として、強誘電体メモリを使用したセンサインターフェース方式をＲＦセンサユニットに適応した一実施例を図を用いて説明する。
【００２４】
上記図１，図２及び図３の説明で述べたように、リーダーと無線通信により計測データの取得管理を行う場合、アンテナ２を接続したＲＦセンサユニット１にセンサ１４を接続することにより基本構成される。
【００２５】
ＲＦセンサユニット１は、アンテナ２を接続してリーダーと無線通信を行うＲＦ通信回路４と、該ＲＦ通信回路４で検波したキャリアを分周してシステムクロックを生成するためのクロック生成回路３と、該ＲＦ通信回路４内の初段にある同調回路より発生した誘導起電力を整流して得られた直流電圧を安定化して回路電源を供給すると共に大容量コンデンサ６に充電電圧を供給し又はバッテリーにより回路電源を供給するための電源回路５と、該ＲＦ通信回路４の制御や強誘電体メモリであるＳｉＲＡＭ８に計測データの書込み又は読出し制御を行うためのロジック回路７と、センサ１４から出力されたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路９等で構成する。また、該Ａ／Ｄ変換回路９は、図２の第一実施形態ではセンサ１４から出力される電圧信号を適正レベルにスケーリングするためのアナログ入力回路１０と、該電圧信号を順次切換えてサンプリング入力するためのアナログマルチプレクサ１１と、アナログ信号をデジタル信号に変換するためのＡ／Ｄコンバータ１２と、該Ａ／Ｄコンバータ１２の出力がシリアル出力型の場合にパラレルデータに変換するためのシフトレジスタ１３等で構成し、図３の第二実施形態ではセンサ１４から出力される電圧信号を適正レベルにスケーリングするためのアナログ入力回路１０と、センサ毎に出力された電圧信号をデジタル信号に変換するためリーダーからのモード指令により４〜１６ビット程度の範囲において任意の分解能で変換することができる複数のＡ／Ｄコンバータ１２等で構成する。
【００２６】
ここで、アナログ変換回路９にセンサ１４として磁気平衡型３軸加速度センサ，ソーラーセル，圧電素子，ダイナミックマイク等を始め、用途に応じたセンサ１４を接続し、リーダーから計測指令を送信すると、システムクロックに同期した制御信号がロジック回路７より出力され、計測が実行される。得られた計測データは、ロジック回路７より出力されるライト信号によりＳｉＲＡＭ８に書込まれる。また、リーダーから出力指令を送信すると、ロジック回路７より出力されるリード信号によりＳｉＲＡＭ８の特定アドレスの計測データの読出しが行われる。該計測データの書込み又は読出しはシステムクロックレベルで高速に行うことができるため、ロジック回路７による簡単なロジックシーケンスでダイレクトに実行でき、ＣＰＵを使用する必要がない。
【００２７】
また、センサ１４として自ら発電して変化量に対応した電圧を出力することができるタイプのものを使用することにより消費電力が少なくなる。従って、該タイプのセンサ１４を使用した場合には電源回路５としてバッテリーは不要となり、ＲＦ通信回路４内の同調回路で発生した誘導起電力により充電された大容量コンデンサ６の電力でＲＦセンサユニット１を駆動することが可能となる。
【００２８】
上記説明においては、リーダーと強誘電体メモリを使用したセンサインターフェース方式によるセンサユニット間の通信が無線通信である場合について述べたが、ＲＦ通信回路４及び周辺回路をＬＡＮ等のネットワーク通信回路に代えることにより、有線通信による計測データの取得管理も行えることになる。
【産業上の利用可能性】
【００２９】
本発明の強誘電体メモリを使用したセンサインターフェース方式を携帯電話やＰＤＡ等の個人用情報機器端末に使用すれば、音声処理や指紋等のバイオメトリクスによる個人認証が高速に行える。また、デジタルカメラやカメラ付き携帯電話等に使用すれば、光量測定や距離計測処理が高速に行える。更には前記以外にも、センサを使用したあらゆる工業用，民生用及び軍事用製品に利用することが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の強誘電体メモリを使用したセンサインターフェース方式による一実施例のＲＦセンサの概略ブロック図である。
【図２】図１のＡ／Ｄ変換回路の第一実施形態の詳細ブロック図である。
【図３】図１のＡ／Ｄ変換回路の第二実施形態の詳細ブロック図である。
【図４】強誘電体１Ｔ／１Ｃ型メモリセルの構成図である。
【符号の説明】
【００３１】
１  ＲＦセンサユニット
２  アンテナ
３  クロック生成回路
４  ＲＦ通信回路
５  電源回路
６  大容量コンデンサ
７  ロジック回路
８  ＳｉＲＡＭ
９  Ａ／Ｄ変換回路
１０  アナログ入力回路
１１  アナログマルチプレクサ
１２  Ａ／Ｄコンバータ
１３  シフトレジスタ
１４  センサ
１５  １Ｔ／１Ｃ型強誘電体メモリセル
１６  ＦＥＴ
１７  強誘電体キャパシタ
１８  ワード線
１９  ビット線
２０  プレート線
【図１】
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【図２】
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【図３】
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【図４】
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