(57)【要約】【課題】不要なコンタクトや配線を省略し、素子面積の縮小を可能とする半導体装置の配線およびその製造方法を提供する。【解決手段】本発明の半導体装置の配線構造では、ｐ型ＭＯＳＦＥＴ形成領域１ａのドレイン領域２５の上から、ｎ型ＭＯＳＦＥＴ形成領域２ａのドレイン領域（図示せず）の上に亘って、ドレイン配線用シリコン膜１５が形成されている。ドレイン配線用シリコン膜１５は、半導体基板１１の上において単結晶部１５ａとなり、素子分離領域１２の上において多結晶部１５ｂとなる。【選択図】図１
2006202908.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域を有する半導体基板と、前記半導体領域を他の領域から分離する素子分離とを備える半導体装置の配線構造であって、
前記半導体領域のうちの少なくとも一部に設けられ、前記半導体基板の他部よりも上方に突出した単結晶部と、
前記素子分離のうちの少なくとも一部の上方に設けられ、前記単結晶部と接続される多結晶部とを備えることを特徴とする半導体装置の配線構造。
【請求項２】
請求項１に記載の半導体装置の配線構造であって、
前記単結晶部および前記多結晶部の上の少なくとも一部にはシリサイド層が形成されていることを特徴とする半導体装置の配線構造。
【請求項３】
請求項１に記載の半導体装置の配線構造であって、
前記単結晶部は、ソース領域またはドレイン領域のうちの一部であることを特徴とする半導体装置の配線構造。
【請求項４】
請求項３に記載の半導体装置の配線構造であって、
前記単結晶部は、エレベイテッドソース・ドレインであることを特徴とする半導体装置の配線構造。
【請求項５】
請求項１に記載の半導体装置の配線構造であって、
前記多結晶部は、前記素子分離の上に伸びるゲート配線と接続されていることを特徴とする半導体装置の配線構造。
【請求項６】
請求項１に記載の半導体装置の配線構造であって、
前記単結晶部は、ボディ領域のうちの一部であることを特徴とする半導体装置の配線構造。
【請求項７】
請求項１に記載の半導体装置の配線構造であって、
前記多結晶部は、ＭＯＳキャパシタに接続されていることを特徴とする半導体装置の配線構造。
【請求項８】
請求項１に記載の半導体装置の配線構造であって、
前記多結晶膜の一部は抵抗体であることを特徴とする半導体装置の配線構造。
【請求項９】
請求項１に記載の半導体装置の配線構造であって、
前記素子分離と前記多結晶膜との間には多結晶析出膜が介在しており、
前記多結晶析出膜と前記多結晶膜との結合性は、前記素子分離と前記多結晶膜との結合性よりも高いことを特徴とする半導体装置の配線構造。
【請求項１０】
請求項９に記載の半導体装置の配線構造であって、
前記素子分離のうちの一部の上に設けられた導体膜をさらに備え、
前記多結晶析出膜は前記導体膜の上まで伸びており、前記多結晶膜は、前記多結晶析出膜を挟んで前記導体膜の上にまで伸びていることを特徴とする半導体装置の配線構造。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置の配線構造であって、
前記半導体基板において、前記半導体領域は複数設けられ、
前記単結晶部は、前記半導体領域のそれぞれに設けられ、
前記多結晶部は、前記半導体領域のそれぞれに設けられた前記単結晶部を互いに接続することを特徴とする半導体装置の配線構造。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置の配線構造であって、
前記半導体基板、前記単結晶部および前記多結晶部は、いずれもシリコンによって形成されていることを特徴とする半導体装置の配線構造。
【請求項１３】
請求項１〜１１のうちいずれか１項に記載の半導体装置の配線構造であって、
前記半導体基板はシリコンであり、
前記単結晶部および前記多結晶部は、ＳｉＧｅ、ＳｉＣおよびＳｉＧｅＣのうちのいずれかによって形成されていることを特徴とする半導体装置の配線構造。
【請求項１４】
請求項１〜１３のうちいずれか１項に記載の半導体装置の配線構造を有する半導体基板が、少なくとも一つ実装されていることを特徴とする回路基板。
【請求項１５】
半導体領域を有する半導体基板と、前記半導体領域を他の領域から分離する素子分離とを備える半導体装置の配線構造の製造方法であって、
前記半導体領域の少なくとも一部の上において、他部よりも上方に突出した単結晶となり、前記素子分離の上方において多結晶となるシリコン膜を形成する工程（ａ）を備えることを特徴とする半導体装置の配線構造の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の配線構造の製造方法であって、
前記工程（ａ）では、１５ｎｍ以上１００ｎｍ以下の前記シリコン膜を形成することを特徴とする半導体装置の配線構造の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の配線構造の製造方法であって、
前記工程（ａ）では、６０秒あたりの成長膜厚が１０ｎｍ以下の条件で前記シリコン膜を形成することを特徴とする半導体装置の配線構造の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の配線構造の製造方法であって、
前記工程（ａ）の前に、前記素子分離の上に、前記素子分離よりも前記多結晶膜との結合性が高い多結晶析出膜を形成する工程（ｂ）をさらに備え、
前記工程（ａ）では、前記多結晶析出膜の上に前記多結晶膜を形成することを特徴とする半導体装置の配線構造の製造方法。
【請求項１９】
請求項１５に記載の半導体装置の配線構造の製造方法であって、
前記工程（ａ）の後に、前記単結晶膜に不純物を注入する工程（ｃ）をさらに備えることを特徴とする半導体装置の配線構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の配線構造およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体装置の配線構造として、エレベイテッドソース・ドレイン構造が採用されている。このエレベイテッドソース・ドレイン構造は、ＭＯＳＦＥＴのソースまたはドレイン領域同士を接続するものであり、その構造は例えば非特許文献１に開示されている。
【０００３】
図６は、非特許文献１に開示される従来の半導体装置の構造を示す断面図である。図６に示すように、従来の半導体装置では、ｐ型ＭＯＳＦＥＴ２００ａとｎ型ＭＯＳＦＥＴ２００ｂとが隣接して設けられている。より具体的には、半導体基板２０１と、半導体基板２０１内に設けられたＤ−ウェル（Deep Well）２０２と、Ｄウェル２０２よりも浅い深さで設けられ、ｐ型ＭＯＳＦＥＴ２００ａおよびｎ型ＭＯＳＦＥＴ２００ｂが設けられる領域を互いに分離する素子分離領域２０３と、半導体基板２０１のうち素子分離領域２０３によって囲まれる領域に、素子分離領域２０３よりも浅い深さで設けられたＳ−ウェル（Shallow Well）２０４ａ、２０４ｂと、Ｓ−ウェル２０４ａ内に、Ｓ−ウェル２０４ａよりも浅い深さで設けられたソース領域２０５ａおよびドレイン領域２０６ａと、Ｓ−ウェル２０４ｂ内に、Ｓ−ウェル２０４ｂよりも浅い深さで設けられたドレイン領域２０６ｂおよびソース領域２０５ｂと、半導体基板２０１においてソース領域２０５ａとドレイン領域２０６ａとの間に位置する領域と、ソース領域２０５ａ、２０５ｂとドレイン領域２０６、２０６ｂとの間に位置する領域とにそれぞれ設けられたゲート絶縁膜２０７ａ、２０７ｂと、ゲート絶縁膜２０７ａ、２０７ｂの上に設けられたゲート電極２０８ａ、２０８ｂと、ゲート電極２０８ａの側面上から、他方のゲート電極２０８ｂの側面上に亘って設けられたローカル配線２０９とを備えている。この構造では、ローカル配線２０９が、ｐ型ＭＯＳＦＥＴ２００ａのドレイン領域２０６ａの上から、素子分離領域２０３の上を介して、ｎ型ＭＯＳＦＥＴ２００ｂのドレイン領域２０６ｂの上に伸びている。これにより、ドレイン領域２０６ａとドレイン領域２０６ｂとが電気的に接続される。
【非特許文献１】H.Kotani et al.,IEDM98 Abst.,(1998)4１4 “Novel Low Capacitance Sidewall Elevated Drain Threshold Voltage MOSFET(LCSED) for Ultra Low Power Dual Gate CMOS Technology”
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１に開示されている技術では、ローカル配線２０９によって接続できるのは隣接する半導体装置同士に限られてしまう。そのため、所望の箇所を接続することができず、素子の配置が制限されるという不具合が生じていた。
【０００５】
本発明の目的は、どのように配置する素子でも電気的に接続することができる配線構造を形成する手段を講ずることにより、不要なコンタクトや配線を省略し、素子面積の縮小を可能とする半導体装置の配線およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の配線構造は、半導体領域を有する半導体基板と、前記半導体領域を他の領域から分離する素子分離とを備える半導体装置の配線構造であって、前記半導体領域のうちの少なくとも一部に設けられ、前記半導体基板の他部よりも上方に突出した単結晶部と、前記素子分離のうちの少なくとも一部の上方に設けられ、前記単結晶部と接続される多結晶部とを備える。
【０００７】
この配線構造では、半導体装置がどのような配置をしている場合でも、単結晶部および多結晶部によって、所望の箇所を接続することができる。例えば、半導体領域と外部とを接続させるためのコンタクトを、多結晶部の上に形成することができる。この場合には、半導体領域にコンタクトを形成するためのマージンを確保せずにすむ。さらに、複数の半導体領域間を多結晶部によって接続することができるため、不要となるコンタクトや金属配線を省略することができる。以上のことにより、デバイス全体としての面積の縮小を実現することができる。
【０００８】
本発明の配線構造では、前記単結晶部および前記多結晶部の上の少なくとも一部にはシリサイド層が形成されていてもよい。
【０００９】
また、本発明の配線構造の具体的な例として、前記単結晶部が、ソース領域またはドレイン領域のうちの一部である場合が挙げられる。
【００１０】
この場合には、前記単結晶部が、エレベイテッドソース・ドレインとして機能する。そして、素子分離の上に配置する多結晶部にソースコンタクトおよびドレインコンタクトを接触させることにより、従来のように、半導体領域にソースコンタクトおよびドレインコンタクトを形成する必要がなくなる。
【００１１】
また、他の具体的な例として、前記多結晶部が、前記素子分離の上に伸びるゲート配線と接続されている場合が挙げられる。この場合には、単結晶部とゲート配線とを電気的に接続するための金属配線およびコンタクトが不要となる。
【００１２】
また、他の具体的な例として、前記単結晶部が、ボディ領域のうちの一部である場合が挙げられる。
【００１３】
また、他の具体的な例としては、前記多結晶部が、ＭＯＳキャパシタに接続されている場合が挙げられる。ＭＯＳキャパシタは、半導体基板における不純物拡散層、不純物拡散層の上に設けられた容量膜および容量膜の上に設けられた導体膜からなる。多結晶膜は、導体膜の上まで伸びることによりＭＯＳキャパシタと接続されていてもよいし、不純物拡散層の上に設けられた単結晶部の上まで伸びることによりＭＯＳキャパシタと接続されていてもよい。
【００１４】
また、他の具体的な例としては、前記多結晶膜の一部が抵抗体である場合が挙げられる。この場合には、抵抗体となる多結晶膜の上にはシリサイド層が形成されていない。
【００１５】
また、本発明の半導体装置の配線構造において、前記素子分離と前記多結晶膜との間には多結晶析出膜が介在していてもよい。この前記多結晶析出膜と前記多結晶膜との結合性は、前記素子分離と前記多結晶膜との結合性よりも高い。この場合には、多結晶膜を形成したい領域にあらかじめ多結晶析出膜を形成した状態で多結晶膜の成長を行うことにより、より確実に多結晶膜を形成することができる。この製造方法では、必要な領域にのみ多結晶膜を選択的に形成することができる。これにより、不要な多結晶膜を除去する工程を省略することができるため、工程の簡略化を図ることができると共に、不要な多結晶膜が残存して配線が短絡するのを防止することができる。
【００１６】
また、前記素子分離のうちの一部の上に設けられた導体膜をさらに備え、前記多結晶析出膜は前記導体膜の上まで伸びており、前記多結晶膜は、前記多結晶析出膜を挟んで前記導体膜の上にまで伸びていてもよい。この場合には、導体膜、多結晶析出膜および多結晶膜からなるキャパシタに容量（ポリ容量）を保持することができる。
【００１７】
また、本発明の半導体装置の配線構造において、前記半導体基板において、前記半導体領域は複数設けられ、前記単結晶部は、前記半導体領域のそれぞれに設けられ、前記多結晶部は、前記半導体領域のそれぞれに設けられた前記単結晶部を互いに接続する。この場合には、複数の半導体領域に共通のコンタクトや金属配線のみを形成すればよいため、コンタクトや金属配線の数を少なくすることができる。
【００１８】
また、本発明の半導体装置の配線構造において、前記半導体基板、前記単結晶部および前記多結晶部は、いずれもシリコンによって形成されていてもよい。
【００１９】
また、本発明の半導体装置の配線構造において、前記半導体基板はシリコンであり、前記単結晶部および前記多結晶部は、ＳｉＧｅ、ＳｉＣおよびＳｉＧｅＣのうちのいずれかによって形成されていてもよい。
【００２０】
また、本発明の半導体装置の配線構造を有する半導体基板が、少なくとも一つ実装されていることを特徴とする回路基板では、実装面積を小さくできる。
【００２１】
本発明の半導体装置の配線構造の製造方法は、半導体領域を有する半導体基板と、前記半導体領域を他の領域から分離する素子分離とを備え、前記半導体領域の少なくとも一部の上において、他部よりも上方に突出した単結晶となり、前記素子分離の上方において多結晶となるシリコン膜を形成する工程（ａ）を備える。
【００２２】
この製造方法により形成した半導体装置の配線構造では、半導体装置がどのような配置をしている場合でも、単結晶部および多結晶部によって、所望の箇所を接続することができる。例えば、半導体領域と外部とを接続させるためのコンタクトを、多結晶部の上に形成することができる。この場合には、半導体領域にコンタクトを形成するためのマージンを確保せずにすむ。さらに、複数の半導体領域間を多結晶部によって接続することができるため、不要となるコンタクトや金属配線を省略することができる。以上のことにより、全体としての面積の小さいデバイスを形成することができる。
【００２３】
本発明の製造方法において、前記工程（ａ）では、２０ｎｍ以上１００ｎｍ以下の前記シリコン膜を形成することが好ましい。このような膜厚のシリコン膜を形成すると、半導体領域には単結晶部が、素子分離の上方には多結晶部が選択的に形成されやすくなる。
【００２４】
また、本発明の製造方法において、前記工程（ａ）では、６０秒あたりの成長膜厚が１０ｍ以下の条件で前記シリコン膜を形成することが好ましい。このような条件でシリコン膜を形成すると、半導体領域には単結晶部が、素子分離の上方には多結晶部が選択的に形成されやすくなる。
【００２５】
また、本発明の製造方法において、前記工程（ａ）の前に、前記素子分離の上に、前記素子分離よりも前記多結晶膜との結合性が高い多結晶析出膜を形成する工程（ｂ）をさらに備え、前記工程（ａ）では、前記多結晶析出膜の上に前記多結晶膜を形成してもよい。
この場合には、多結晶膜を形成したい領域にあらかじめ多結晶析出膜を形成した状態で多結晶膜の成長を行うことにより、より確実に多結晶膜を形成することができる。この方法では、必要な領域にのみ多結晶膜を選択的に形成することができる。これにより、不要な多結晶膜を除去する工程を省略することができるため、工程の簡略化を図ることができると共に、不要な多結晶膜が残存して配線が短絡するのを防止することができる。
【００２６】
また、本発明の製造方法において、前記工程（ａ）の後に、前記単結晶膜に不純物を注入する工程（ｃ）をさらに備えていてもよい。
【発明の効果】
【００２７】
本発明における半導体装置の配線構造では、デバイス全体としての面積の縮小を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下では、本発明の実施形態について図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体装置の配線構造を示す図であり、図１（ａ）は回路図、図１（ｂ）は上面図、図１（ｃ）は、図１（ｂ）におけるＸ−Ｘ線に沿った断面を示す断面図、図１（ｄ）は、図１（ｂ）におけるＹ−Ｙ線に沿った断面を示す断面図である。
【００３０】
本実施形態で述べる半導体装置はインバータであって、図１（ａ）に示すように、ｐ型ＭＯＳＦＥＴ１とｎ型ＭＯＳＦＥＴ２とを備えている。ｐ型ＭＯＳＦＥＴ１のゲートは入力端子３に接続され、ソースはＶＤＤ４に接続され、ドレインはｎ型ＭＯＳＦＥＴ２のドレインおよび出力端子６に接続されている。一方、ｎ型ＭＯＳＦＥＴ２のゲートは入力端子３に接続され、ソースはＧＮＤ５に接続され、ドレインはｐ型ＭＯＳＦＥＴ１のドレインおよび出力端子６に接続されている。
【００３１】
また、本実施形態における半導体装置の配線構造を基板の上方からみると、図１（ｂ）に示すように、ｐ型ＭＯＳＦＥＴ形成領域（半導体領域）１ａとｎ型ＭＯＳＦＥＴ形成領域（半導体領域）２ａとが配置している。ｐ型ＭＯＳＦＥＴ形成領域１ａとｎ型ＭＯＳＦＥＴ形成領域２ａとは、素子分離領域１２によって囲まれ、かつ互いに分離されている。半導体基板１１の上には、ゲート絶縁膜２１（図１（ｃ）等に示す）を挟んで、ゲート配線１３が形成されている。ゲート配線１３のうちｐ型ＭＯＳＦＥＴ形成領域１ａ内に伸びる部分はｐ型ＭＯＳＦＥＴ１（図１（ａ）に示す）のゲート電極１３ａとなり、ゲート配線１３のうちｎ型ＭＯＳＦＥＴ形成領域２ａ内に伸びる部分はｎ型ＭＯＳＦＥＴ２（図１（ａ）に示す）のゲート電極１３ｂとなる。そして、ゲート配線１３のうちゲート電極１３ａとなる部分とゲート電極１３ｂとなる部分との間に位置する部分、つまりゲート配線１３のうち素子分離領域１２の上に位置する部分は、他の部分よりもゲート長方向の長さが長くなっている。この部分には、入力端子に接続されるコンタクト３１が接触している。
【００３２】
そして、ｐ型ＭＯＳＦＥＴ形成領域１ａにおいて、半導体基板１１のうちゲート電極１３ａの側方に位置する部分には、ソース領域２４（図１（ｃ）に示す）およびドレイン領域２５（図１（ｃ）に示す）が形成されている。また、ｎ型ＭＯＳＦＥＴ形成領域２ａにおいて、半導体基板１１のうちゲート電極１３ｂの側方に位置する部分には、ソース領域２８（図１（ｄ）に示す）およびドレイン領域（図示せず）が形成されている。
【００３３】
そして、半導体基板１１のうちソース領域２４の上に位置する部分には、ゲート電極１３ａと平行な方向に伸びるソース配線用シリコン膜１４が形成されている。ソース配線用シリコン膜１４は、ソース領域２４の上から素子分離領域１２の上に亘って設けられており、ソース配線用シリコン膜１４のうちソース領域２４の上に位置する部分は単結晶部１４ａとなり、素子分離領域１２の上に位置する部分は多結晶部１４ｂとなっている。多結晶部１４ｂは、単結晶部１４ａよりも広い幅を有しており、この部分はＶＤＤに接続されるコンタクト３２と接触している。
【００３４】
一方、ｐ型ＭＯＳＦＥＴ形成領域１ａにおいて、ドレイン領域２５の上に位置する部分には、ゲート電極１３ａと平行な方向に伸びるドレイン配線用シリコン膜１５が形成されている。ドレイン配線用シリコン膜１５は、素子分離領域１２の上およびｎ型ＭＯＳＦＥＴ形成領域２ａにおけるドレイン領域（図示せず）の上にまで伸びている。ドレイン配線用シリコン膜１５のうち半導体基板１１の上に位置する部分は単結晶部１５ａ、１５ｃであり、素子分離領域１２の上に位置する部分は多結晶部１５ｂである。多結晶部１５ｂは、単結晶部１５ａ、１５ｃよりも広い幅を有しており、この部分は出力端子に接続されるコンタクト３３と接触している。
【００３５】
また、ｎ型ＭＯＳＦＥＴ形成領域２ａにおいて、ソース領域２８の上に位置する部分には、ゲート電極１３ｂと平行な方向に伸びるソース配線用シリコン膜１６が形成されている。ソース配線用シリコン膜１６は、ソース領域２８の上から素子分離領域１２の上に亘って設けられており、ソース配線用シリコン膜１６のうちソース領域２４の上に位置する部分は単結晶部１６ａとなり、素子分離領域１２の上に位置する部分は多結晶部１６ｂとなっている。多結晶部１６ｂは、単結晶部１６ａよりも広い幅を有しており、この部分はＧＮＤに接続されるコンタクト３４と接触している。
【００３６】
図１（ｃ）に示すように、Ｘ−Ｘ線における断面においては、半導体基板１１のうちｐ型ＭＯＳＦＥＴ形成領域１ａの上に、厚さ２ｎｍ程度のゲート絶縁膜２１および厚さ１００〜２００ｎｍ程度、ゲート長１００ｎｍ程度のゲート電極１３ａが設けられている。ゲート電極１３ａの側面上には、ＳｉＯ2もしくはＳｉＮまたはこれらの積層構造からなるサイドウォール２２が設けられている。ｐ型ＭＯＳＦＥＴ形成領域１ａのうちサイドウォール２２の下に位置する領域には、不純物濃度が１０18ｃｍ-3程度のＬＤＤ（またはＳＤエクステンション拡散層）２３が設けられている。そして、ｐ型ＭＯＳＦＥＴ形成領域１ａのうちＬＤＤ２３の外側に位置する領域には、不純物濃度が１０20ｃｍ-3程度のソース領域２４およびドレイン領域２５が設けられている。ソース領域２４の上には単結晶部１４ａが、ドレイン領域２５の上には単結晶部１５ａが形成されている。単結晶部１４ａ、１５ａは、半導体基板１１の上面から１５〜１００ｎｍの厚さだけ上方に突出している。単結晶部１４ａ、１５ａには、ソース領域２４およびドレイン領域２５と同じ濃度のｐ型不純物がドープされている。そして、ゲート電極１３ａの上部および単結晶部１４ａ、１５ａの上部には、シリサイド層２６が形成されている。シリサイド層２６の上および素子分離領域１２の上は層間絶縁膜２７によって覆われている。なお、説明のために、図１（ｂ）においてはシリサイド層２６や層間絶縁膜２７の図示を省略している。また、特に断面構造は図示しないが、ｎＭＯＳＦＥＴ２の単結晶部１６ａ、１５ｃは、半導体基板１１の上面から２０〜１００ｎｍの厚さだけ上方に突出している。単結晶部１６ａ、１５ｃには、ソース領域およびドレイン領域と同じ濃度のｎ型不純物がドープされている。
【００３７】
図１（ｄ）に示すように、Ｙ−Ｙ線における断面においては、ソース配線用シリコン膜１４のうちの多結晶部１４ｂが素子分離領域１２の上に形成され、単結晶部１４ａがソース領域２４の上に形成されている。そして、ｐ型ＭＯＳＦＥＴ形成領域１ａとｎ型ＭＯＳＦＥＴ形成領域２ａとの間に介在する素子分離領域１２の上にはゲート配線１３が配置している。さらに、ソース配線用シリコン膜１６のうちの単結晶部１６ａがソース領域２８の上に形成され、多結晶部１６ｂが素子分離領域１２の上に形成されている。ソース配線用シリコン膜１４、１６およびゲート配線１３の上は層間絶縁膜２７によって覆われており、多結晶部１４ａ、１６ａと、ゲート配線１３のうち素子分離領域１２の上に位置する部分とには、層間絶縁膜２７を貫通するコンタクト３２、３１、３４がそれぞれ接触している。コンタクト３２、３１、３４は、層間絶縁膜２７の上に形成された配線３５、３６、３７とそれぞれ接触している。
【００３８】
本実施形態では、ソース領域２４の上から素子分離領域１２の上に亘ってソース配線用シリコン膜１４が形成され、また、ソース領域２８の上から素子分離領域１２の上に亘ってソース配線用シリコン膜１６が形成されている。このソース配線用シリコン膜１４、１６のうち素子分離領域１２の上に配置する部分にコンタクト３２、３４を接触させることにより、従来のように、ソース領域と外部とを電気的に接続するためのコンタクトをソース領域２４、２６の上に形成する必要がなくなる。これにより、従来のように、ソース領域２４、２６においてコンタクトを形成するためのマージンを確保せずにすむ。
【００３９】
また、ドレイン配線用シリコン膜１５を、ｐ型ＭＯＳＦＥＴ形成領域１ａの上からｎ型ＭＯＳＦＥＴ形成領域２ａの上に亘って形成している。これにより、ドレイン領域２５等においてコンタクトを形成するためのマージンを確保せずにすむだけでなく、コンタクトや金属配線の数を低減することができる。以上のことにより、本実施形態では、デバイス全体としての面積の縮小を実現することができる。
【００４０】
また本実施形態では、ソース配線用シリコン膜１４、ドレイン配線用シリコン膜１５およびソース配線用シリコン膜１６にシリコンを用いた例を示したが、これらの材料として、ＳｉＧｅ、ＳｉＣまたはＳｉＧｅＣなどの材料を用いてもよい。シリコンよりもバンドギャップが小さい材料を用いることで、ドレイン領域上の単結晶部１５ａおよび１５ｃにおいてキャリアを引き抜くことが可能となり、高速動作が実現できる。
【００４１】
（第２の実施形態）
図２（ａ）〜（ｅ）は、本発明の第２の実施形態における半導体装置の配線構造を示す図であり、図２（ａ）は回路図、図２（ｂ）は上面図、図２（ｃ）は、図２（ｂ）におけるＸ１−Ｘ１線に沿った断面を示す断面図、図２（ｄ）は、図２（ｂ）におけるＸ２−Ｘ２線に沿った断面を示す断面図、図２（ｅ）は、図２（ｂ）におけるＹ−Ｙ線に沿った断面を示す断面図である。
【００４２】
本実施形態で述べる半導体装置はＣＭＯＳリングオシレータであって、図２（ａ）に示すように、ｐ型ＭＯＳＦＥＴ４１、４３、４５とｎ型ＭＯＳＦＥＴ４２、４４、４６とを備えている。ｐ型ＭＯＳＦＥＴ４１およびｎ型ＭＯＳＦＥＴ４２は、リングオシレータにおける１段目のＣＭＯＳを構成し、ｐ型ＭＯＳＦＥＴ４３およびｎ型ＭＯＳＦＥＴ４４は、リングオシレータにおける２段目のＣＭＯＳを構成し、ｐ型ＭＯＳＦＥＴ４５およびｎ型ＭＯＳＦＥＴ４６は、リングオシレータにおける３段目のＣＭＯＳを構成している。
【００４３】
また、本実施形態における半導体装置の配線構造を基板の上方からみると、図２（ｂ）に示すように、ｐ型ＭＯＳＦＥＴ形成領域４１ａ〜ｎ型ＭＯＳＦＥＴ形成領域４６ａが配置している。それぞれのＭＯＳＦＥＴ形成領域４１ａ〜４６ａは、素子分離領域によって囲まれ、かつ互いに分離されている。半導体基板の上には、ゲート絶縁膜６１（図２（ｃ）および（ｄ）に示す）を挟んで、１段目〜３段目のゲート配線５３、５４、５５が形成されている。１段目のゲート配線５３のうちｐ型ＭＯＳＦＥＴ形成領域４１ａの上に伸びる部分はゲート電極５３ａとなり、１段目のゲート配線５５のうちｎ型ＭＯＳＦＥＴ形成領域４２ａの上に伸びる部分はゲート電極５３ｂとなる。同様に、２段目のゲート配線５４はゲート電極５４ａとゲート電極５４ｂとを有する。同様に、３段目のゲート配線５５は、ゲート電極５５ａとゲート電極５５ｂとを有する。
【００４４】
そして、１段目〜３段目のゲート配線５３、５４、５５のうちゲート電極５３ａ、５４ａ、５５ａとなる部分とゲート電極５３ｂ、５４ｂ、５５ｂとなる部分との間に位置する部分は、他の部分よりもゲート長方向の長さが長くなっている。これらの部分のうち、１段目のゲート配線５３における部分のみに、コンタクト７３が接触している。
【００４５】
そして、ｐ型ＭＯＳＦＥＴ形成領域４１ａ、４３ａ、４５ａにおいて、半導体基板５１のうちゲート電極５３ａ、５４ａ、５５ａの側方に位置する部分には、ソース領域６４（図１（ｃ）に示す）およびドレイン領域６５（図１（ｃ）に示す）が形成されている。また、ｎ型ＭＯＳＦＥＴ形成領域４２ａ、４４ａ、４６ａにおいて、半導体基板５１のうちゲート電極５３ｂ、５４ｂ、５５ｂの側方に位置する部分には、ソース領域（図示せず）およびドレイン領域６５（図１（ｄ）に示す）が形成されている。
【００４６】
そして、ｐ型ＭＯＳＦＥＴ形成領域４１ａ、４３ａ、４５ａにおけるソース領域６４の上には、ゲート電極５３ａ、５４ａ、５５ａと平行な方向に伸びる単結晶部５６ａ、５６ｂ、５６ｃがそれぞれ設けられている。単結晶部５６ａ、５６ｂ、５６ｃは、素子分離領域５２の上に配置する多結晶部５６ｄによって接続され、ソース配線用シリコン膜５６として一体となっている。
【００４７】
一方、ｐ型ＭＯＳＦＥＴ形成領域４１ａにおけるドレイン領域６５の上には、ゲート電極５３ａと平行な方向に伸びる単結晶部５７ａが設けられている。単結晶部５７ａは、１段目のドレイン配線用シリコン膜５７の一部であって、１段目のドレイン配線用シリコン膜５７は、ｎ型ＭＯＳＦＥＴ形成領域４２ａにおけるドレイン領域７６（図２（ｅ）に示す）の上にまで伸びている。１段目のドレイン配線用シリコン膜５７のうちドレイン領域７６の上に位置する領域は、それぞれ単結晶部５７ｃとなっている。また、１段目ドレイン配線用シリコン膜５７のうち単結晶部５７ａと単結晶部５７ｃとの間に位置する部分、つまり素子分離領域５２の上に位置する部分は、多結晶部５７ｂとなっている。多結晶部５７ｂは、素子分離領域５２の上において、２段目のゲート配線５４と接触している。
【００４８】
同様に、ｐ型ＭＯＳＦＥＴ形成領域４３ａにおけるドレイン領域の上からｎ型ＭＯＳＦＥＴ形成領域４４ａにおけるドレイン領域の上にも、２段目のドレイン配線用シリコン膜５８が形成されている。また、ｐ型ＭＯＳＦＥＴ形成領域４５ａにおけるドレイン領域の上からｎ型ＭＯＳＦＥＴ形成領域４６ａにおけるドレイン領域の上にも、３段目のドレイン配線用シリコン膜５９が形成されている。そして、２段目のドレイン配線用シリコン膜５８のうちの多結晶部５８ｂは、素子分離領域５２の上において、３段目のゲート配線５５と接触している。また、３段目のドレイン配線用シリコン膜５９のうちの多結晶部５９ｂには、コンタクト７４が接触している。
【００４９】
そして、ｎ型ＭＯＳＦＥＴ形成領域４２ａ、４４ａ、４６ａにおけるソース領域の上には、ゲート電極と平行な方向に伸びる単結晶部６０ａ、６０ｂ、６０ｃがそれぞれ設けられている。単結晶部６０ａ、６０ｂ、６０ｃは、素子分離領域５２の上に配置する多結晶部６０ｄによって接続され、ソース配線用シリコン膜６０として一体となっている。
【００５０】
図２（ｃ）に示すように、Ｘ１−Ｘ１線における断面においては、半導体基板５１のうちｐ型ＭＯＳＦＥＴ形成領域４１ａ、４３ａ、４５ａの上に、厚さ２ｎｍ程度のゲート絶縁膜６１および厚さ１００〜２００ｎｍ、ゲート長１００ｎｍ程度のゲート電極５３ａ、５３ｂ、５３ｃが設けられている。ゲート電極５３ａ、５３ｂ、５３ｃの側面上には、ＳｉＯ2もしくはＳｉＮまたはこれらの積層構造からなるサイドウォール６２が設けられている。ｐ型ＭＯＳＦＥＴ形成領域４１ａ、４３ａ、４５ａのうちサイドウォール６２の下に位置する領域には、不純物濃度が１０18ｃｍ-3程度のＬＤＤ（またはＳＤエクステンション拡散層）６３が設けられている。そして、ｐ型ＭＯＳＦＥＴ形成領域４１ａのうちＬＤＤ６３の外側に位置する領域には、不純物濃度が１０20ｃｍ-3程度のソース領域６４およびドレイン領域６５が設けられている。同様に、ｐ型ＭＯＳＦＥＴ形成領域４３ａには、ソース領域６６およびドレイン領域６７が設けられ、ｐ型ＭＯＳＦＥＴ形成領域４５ａには、ソース領域６８およびドレイン領域６９が設けられている。
【００５１】
ソース領域６４の上には単結晶部５６ａが、ドレイン領域６５の上には単結晶部５７ａが形成されている。また、ソース領域６６の上には単結晶部５６ｂが、ドレイン領域６７の上には単結晶部５８ａが形成されている。また、ソース領域６８の上には単結晶部５６ｃが、ドレイン領域６９の上には単結晶部５９ａが形成されている。単結晶部５６ａ、５６ｂ、５６ｃ、５７ａ、５８ａ、５９ａは、半導体基板５１の上面から１５〜１００ｎｍの厚さだけ上方に突出している。単結晶部５６ａ、５６ｂ、５６ｃ、５７ａ、５８ａ、５９ａには、ソース領域６４、６６、６８およびドレイン領域６５、６７、６９と同じ濃度のｐ型不純物がドープされている。そして、ゲート電極５３ａ、５３ｂ、５３ｃの上部および単結晶部５６ａ、５６ｂ、５６ｃ、５７ａ、５８ａ、５９ａの上部には、シリサイド層７１が形成されている。シリサイド層７１の上および素子分離領域５２の上は層間絶縁膜７２によって覆われている。なお、説明のために、図２（ｂ）においてはシリサイド層７１や層間絶縁膜７２の図示を省略している。
【００５２】
図２（ｄ）に示すように、Ｘ２−Ｘ２線における断面においては、素子分離領域５２のの上に、ゲート絶縁膜６１およびゲート配線５３、５４、５５が設けられている。ゲート配線５３、５４、５５の側面上には、サイドウォール６２が設けられている。そして、１段目ドレイン配線用シリコン膜５７における多結晶部５７ｂが、１段目ゲート配線５３の側面上に形成されたサイドウォール６２に接して、かつ、２段目ゲート配線５４の上面上を覆うように形成されている。同様に、２段目ドレイン配線用シリコン膜５８における多結晶部５８ｂが、２段目ゲート配線５４の側面上に形成されたサイドウォール６２に接して、かつ、３段目ゲート配線５５の上面上を覆うように形成されている。１段目ゲート配線５３は、層間絶縁膜７２を貫通するコンタクト７３に接しており、また、３段目ドレイン配線用シリコン膜５９における多結晶部５９ｂは、コンタクト７４に接している。コンタクト７３、７４は、層間絶縁膜７２の上に設けられた配線７５に接触している。
【００５３】
図２（ｅ）に示すように、Ｙ−Ｙ線における断面においては、半導体基板５１のうちのドレイン領域６５から、１段目のｎ型ＭＯＳＦＥＴにおけるドレイン領域７６の上にかけて、１段目ドレイン配線用シリコン膜５７が形成されている。
【００５４】
本実施形態では、ソース配線用シリコン膜５６、６０およびドレイン配線用シリコン膜５７、５８、５９が形成されていることにより、各ＭＯＳＦＥＴ形成領域４１ａ〜４６ａにおいて、ソース領域およびドレイン領域にコンタクトを形成するためのマージンを確保せずにすむだけでなく、コンタクトや金属配線の数を低減することができる。これにより、本実施形態では、デバイス全体としての面積の縮小を実現することができる。
【００５５】
また、本実施形態では３段ＣＭＯＳリングオシレータを例に挙げたが、段数が奇数段であれば、より多段のＣＭＯＳリングオシレータにおいても本発明による面積縮小効果が得られることは明らかである。
【００５６】
さらに、本実施形態では、ソース配線用シリコン膜５６、６０およびドレイン配線用シリコン膜５７、５８、５９にシリコンを用いた例を示したが、これらの材料として、ＳｉＧｅ、ＳｉＣまたはＳｉＧｅＣなどの材料を用いてもよい。シリコンよりもバンドギャップが小さい材料を用いることで、ドレイン領域上の単結晶部５７ａ、５７ｃ、５８ａ、５８ｃ、５９ａ、５９ｃにおいてキャリアを引き抜くことが可能となり、高速動作が実現できる。
【００５７】
（第３の実施形態）
図３（ａ）〜（ｃ）は、本発明の第３の実施形態における半導体装置の配線構造を示す図である。図３（ａ）は回路図、図３（ｂ）は上面図、図３（ｃ）は、図３（ａ）におけるＹ−Ｙ線に沿った断面を示す断面図である。
【００５８】
本実施形態で述べる半導体装置はソース接地増幅器であって、図３（ａ）に示すように、ｎ型ＭＯＳＦＥＴ８１と抵抗体８２とを有している。ｎ型ＭＯＳＦＥＴ８１のゲートは入力端子８３に接続され、ドレインは抵抗体８２のうちの一端および出力端子８４に接続され、ソースはＧＮＤ８６に接続される。抵抗体８２のうちの他端は、ＶＤＤ８５に接続されている。
【００５９】
また、本実施形態における半導体装置の配線構造を基板の上方からみると、図３（ｂ）に示すように、ｎ型ＭＯＳＦＥＴ形成領域８１ａと抵抗体形成領域８２ａとが配置している。ｎ型ＭＯＳＦＥＴ形成領域８１ａにおいては、ゲート配線９３と、ゲート配線９３の側方のうちＧＮＤ側に配置するソース配線用単結晶部９４と、ゲート配線９３の側方のうち抵抗体形成領域８２ａ側に配置するドレイン配線用単結晶部９５とが形成されている。ゲート配線９３は、素子分離領域９２の上まで伸びており、その領域においてコンタクト１１０と接触している。ソース配線用単結晶部９４およびドレイン配線用単結晶部９５の上には、コンタクト１１１、１１２が形成されている。
【００６０】
一方、抵抗体形成領域８２ａでは、素子分離領域９２の上に、多結晶部９６が形成されている。多結晶部９６はドレイン配線用単結晶部９５と接触して設けられている。多結晶部９６は、その端部においてコンタクト１１３と接触している。
【００６１】
図３（ｃ）に示すように、Ｘ−Ｘ線における断面においては、半導体基板９１のうちｎ型ＭＯＳＦＥＴ形成領域８１ａの上に、ゲート絶縁膜１００およびゲート配線９３が設けられている。ゲート電極１３ａの側面上には、サイドウォール１０４が設けられている。ｎ型ＭＯＳＦＥＴ形成領域８１ａのうちサイドウォール１０４の下に位置する領域には、ＬＤＤ（またはＳＤエクステンション拡散層）１０５が設けられている。そして、ｎ型ＭＯＳＦＥＴ形成領域８１ａのうちＬＤＤ１０５の外側に位置する領域には、ソース領域１０６およびドレイン領域１０７が設けられている。ソース領域１０６の上にはソース配線用単結晶部９４が配置し、ドレイン領域１０７の上にはドレイン配線用単結晶部９５が配置している。ドレイン配線用単結晶部９５は、抵抗体形成領域８２ａにおける多結晶部９６と接触して設けられている。ゲート配線９３、ソース配線用単結晶部９４およびドレイン配線用単結晶部９５の上にはシリサイド層１０８が設けられている。多結晶部９６の上面のうちコンタクトが到達する領域にのみ、シリサイド層１０８が設けられている。
【００６２】
本実施形態では、ｎ型ＭＯＳＦＥＴ形成領域８１ａにおけるドレイン配線用単結晶部９５と、抵抗体形成領域８２ａにおける多結晶部９６とが接触して設けられている。これにより、従来のように、抵抗体と、ｎ型ＭＯＳＦＥＴのドレイン領域とに別々にコンタクトを形成する必要がなくなる。そのため、本実施形態では、コンタクトの数を低減することができ、デバイス全体としての面積の縮小を実現することができる。
【００６３】
本実施形態では、ソース接地増幅器におけるＭＯＳＦＥＴのドレイン端子と抵抗体の端子との接続を例に挙げたが、本実施形態を任意のＭＯＳＦＥＴ端子と抵抗体端子の接続に用いることで、面積の縮小を実現できることは明らかである。
【００６４】
さらに、本実施形態では、ソース配線用単結晶部９４、ドレイン配線用単結晶部９５および多結晶部９６にシリコンを用いた例を示したが、これらの材料として、ＳｉＧｅ、ＳｉＣまたはＳｉＧｅＣなどの材料を用いてもよい。シリコンよりもバンドギャップが小さい材料を用いることで、ドレイン配線用単結晶部９５においてキャリアを引き抜くことが可能となり、高速動作が実現できる。
【００６５】
（第４の実施形態）
本実施形態では、本発明に係る半導体装置の配線構造の製造方法について説明する。図４（ａ）〜（ｆ）は、本発明の第４の実施形態に係る半導体装置の配線構造の製造方法を示す断面図である。なお、本実施形態では、ＣＭＯＳにおけるｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとに配線構造を形成する場合について説明する。
【００６６】
本実施形態の製造方法では、まず、図４（ａ）に示す工程で、一般的に用いられる方法で、半導体基板１１５のうち素子分離領域１１６に囲まれる領域に、ｎ型ＭＯＳＦＥＴ１２０とｐ型ＭＯＳＦＥＴ１３０とを形成する。ｎ型ＭＯＳＦＥＴ１２０は、ゲート絶縁膜１２１、ゲート電極１２２、ゲート電極１２２の側面上に設けられたサイドウォール１２３、ＬＤＤ（またはＳＤエクステンション拡散層）１２４を有している。一方、ｐ型ＭＯＳＦＥＴ１３０は、ゲート絶縁膜１３１、ゲート電極１３２、ゲート電極１３２の側面上に設けられたサイドウォール１３３、ＬＤＤ（またはＳＤエクステンション拡散層）１３４を有している。なお、この時点では、ソース・ドレイン領域は形成されていない。
【００６７】
次に、図４（ｂ）に示す工程で、ＵＨＶ−ＣＶＤ（Ultra High Vaccum Chemical Vapor Deposition）法もしくはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、半導体基板１１５の上に、ゲート電極１２２、１３２およびサイドウォール１２３、１３３を覆う、厚さ１００ｎｍのシリコン膜１４０を形成する。原料ガスにはジシラン（Ｓｉ2Ｈ6）を用い、成長温度は５５０℃〜７５０℃の範囲に設定する。このシリコン膜１４０は、半導体基板１１５の上において単結晶部１４０ａとなり、素子分離領域１１６の上において多結晶部１４０ｂとなる。このシリコン膜の厚さは１５ｎｍ以上であることが好ましく、この範囲であれば、素子分離領域１１６上の多結晶シリコンが断線するという問題が回避できる。なお、シリコン膜１４０の膜厚の上限値としては、サイドウォール１２３、１３３を介するゲート入力容量増加を回避するために１００ｎｍが上限値となる。なお、膜厚を上述の範囲にする方法の他に、シリコン膜１４０を形成する速度を遅くすることによっても、素子分離領域１１６の上に多結晶シリコンを形成しやすくすることができる。例えば、６０秒当たりのシリコン膜１４０の成長膜厚を５ｎｍ以上１０ｎｍ以下の時間をかけることが好ましい。また、シリコン膜１４０のかわりの材料として、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどを用いてもよい。Ｇｅの原料としてはゲルマン（ＧｅＨ4）、Ｃの原料としてはメチルシラン（ＣＨ3ＳｉＨ3）などを用いる。成長温度は、ＳｉＧｅの場合は５５０℃〜７５０℃、ＳｉＣおよびＳｉＧｅＣの場合は４５０℃〜６５０℃の範囲で設定する。
【００６８】
次に、図４（ｃ）に示す工程で、シリコン膜１４０のうちｐ型ＭＯＳＦＥＴ１３０の上方に位置する部分をレジストマスク（図示せず）等で覆った状態で、ドーズ量が２×１０15ｃｍ-2程度のｎ型不純物を注入することにより、半導体基板１１５内に、ｎ型ＭＯＳＦＥＴ１２０のソース領域１２５およびドレイン領域１２６を形成する。このとき、シリコン膜１４０のうちソース領域１２５およびドレイン領域１２６の上に位置する部分、つまりｎ型ＭＯＳＦＥＴ１２０の上における単結晶部１４０ａにも、ｎ型不純物が導入される。さらに、今度はシリコン膜１４０のうちｎ型ＭＯＳＦＥＴ１２０の上方に位置する部分をレジストマスク（図示せず）等で覆った状態で、ドーズ量が２×１０15ｃｍ-2程度のｐ型不純物を注入することにより、半導体基板１１５内に、ｐ型ＭＯＳＦＥＴ１３０のソース領域１３５およびドレイン領域１３６を形成する。このとき、シリコン膜１４０のうちソース領域１３５およびドレイン領域１３６の上に位置する部分、つまりｐ型ＭＯＳＦＥＴ１３０の上における単結晶部１４０ａにも、ｐ型不純物が導入される。その後、レジストマスクを除去する。
【００６９】
次に、図４（ｄ）に示す工程で、シリコン膜１４０に対してパターニングを行うことにより、不要な部分を除去する。具体的には、シリコン膜１４０のうちゲート電極１２２、１３２およびサイドウォール１２３、１３３の上に位置する部分や、半導体基板１１５のうちの他の領域の上に位置する部分を除去する。その後、ゲート電極１２２、１３２の上およびシリコン膜１４０の上に、シリサイド層１４１を形成する。
【００７０】
次に、図４（ｅ）に示す工程で、半導体基板１１５の上に、ゲート電極１２２、１３２やシリコン膜１４０を覆う層間絶縁膜１４２を形成する。そして、層間絶縁膜１４２に対してパターニングを行うことにより、層間絶縁膜１４２を貫通してシリサイド層１４１に到達するコンタクトホール１４３、１４４を形成する。ここで、コンタクトホール１４３、１４４は、多結晶部１４０ｂの上に位置するシリサイド層１４１に到達させる。その後、コンタクトホール１４３、１４４を導体で埋めることにより、コンタクト１４３ａ、１４４ａを形成する。
【００７１】
次に、図４（ｆ）に示す工程で、層間絶縁膜１４２の上に、コンタクト１４３ａ、１４４ａと接触する配線１４５、１４６を形成する。以上の工程により、本実施形態における半導体装置の配線構造が形成される。
【００７２】
本実施形態の製造方法では、１つの工程において、半導体基板１１５の上には単結晶部１４０ａを、素子分離領域１１６の上には多結晶部１４０ｂを形成することができる。この単結晶部１４０ａおよび多結晶部１４０ｂによって、ｎ型ＭＯＳＦＥＴ１２０のドレイン領域１２６とｐ型ＭＯＳＦＥＴ１３０のドレイン領域１３６とを電気的に接続することができるため、コンタクトや金属配線の数を低減することができる。また、単結晶部１４０ａをソース領域１２５，１３５およびドレイン領域１２６、１３６の上に形成し、その単結晶部１４０ａと接触する多結晶部１４０ｂの上にコンタクトを形成することができるため、半導体基板の上にコンタクトを形成するためのマージンを確保せずにすむ。以上のことにより、本実施形態では、全体としての面積の小さいデバイスを形成することができる。
【００７３】
（第５の実施形態）
本実施形態では、本発明に係る半導体装置の配線構造の製造方法について説明する。図５（ａ）〜（ｇ）は、本発明の第５の実施形態に係る半導体装置の配線構造の製造方法を示す断面図である。なお、本実施形態では、ＣＭＯＳにおけるｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとに配線構造を形成する場合について説明する。
【００７４】
本実施形態の製造方法では、まず、図５（ａ）に示す工程で、半導体基板１５０内に、素子分離領域１５１を形成する。ここで、素子分離領域１５１の材料にＳｉＯ2を用いるか、もしくは最表面がＳｉＯ2となるようにするとよい。
【００７５】
次に、図５（ｂ）に示す工程で、素子分離領域１５１の上に、厚さ１０ｎｍ程度のＳｉＮからなる多結晶析出膜１５２を形成する。この時、素子分離領域１５１のうち、後にシリコン膜１８０（図５（ｄ）等に示す）を形成する領域のみに多結晶析出膜１５２を形成する。
【００７６】
次に、図５（ｃ）に示す工程で、一般的な方法により、半導体基板１５０に、ｎ型ＭＯＳＦＥＴ１６０とｐ型ＭＯＳＦＥＴ１７０とを形成する。具体的には、ｎ型ＭＯＳＦＥＴ１６０として、ゲート絶縁膜１６１、ゲート電極１６２、ゲート電極１６２の側面上に配置するサイドウォール１６３およびＬＤＤ（またはＳＤエクステンション拡散層）１６４を形成する。一方、ｐ型ＭＯＳＦＥＴ１７０として、ゲート絶縁膜１７１、ゲート電極１７２、ゲート電極１７２の側面上に設けられたサイドウォール１７３およびＬＤＤ（またはＳＤエクステンション拡散層）１７４を形成する。ここで、サイドウォール１６３および１７３の材料としてＳｉＯ2を用いると良い。なお、この時点では、ソース・ドレイン領域は形成しない。
【００７７】
次に、図５（ｄ）に示す工程で、ＵＨＶ−ＣＶＤもしくはＬＰ−ＣＶＤ法により、図５（ｃ）の基板表面に厚さ１００ｎｍのシリコン膜１８０を形成する。このとき、シリコン膜１８０のうち、Ｓｉ原料との結合性が高いＳｉＮ膜が用いられている多結晶析出膜１５２上には多結晶部１８０ｂが析出する。また、半導体基板１５０の上に位置する部分は単結晶部１８０ａとなる。また、素子分離領域１５１のうち多結晶析出膜１５２によって覆われていない領域、およびサイドウォール１６３、１７３の表面はＳｉ原料との結合性がＳｉＮよりも低いＳｉＯ2膜で覆われているため、シリコン膜が析出しない。従って、素子間の接続したい個所を、多結晶析出膜１５２によって前もって接続しておくことで、シリコン膜１８０形成時に自己生成的に配線が形成されることになる。ゲート電極１６２および１７２表面へのシリコン多結晶の析出を抑制するために、ゲート電極表面をＳｉＯ2膜で被覆してもよい。また、ＳｉＯ2膜上へのシリコン膜の析出を抑制するために、シリコン膜１８０形成中に塩素ガスを添加してもよい。
【００７８】
しかしながら、素子間の接続したい箇所以外の領域にも、単結晶または多結晶のシリコンが形成していてもよい。この場合には、配線となるシリコン膜１８０の短絡を防止するために、不要な部分を除去すればよい。
【００７９】
その後、図５（ｅ）〜図５（ｇ）に示す工程では、第４の実施形態で述べた方法と同様の方法により、ソース領域１８１、１８３、ドレイン領域１８２、１８４、シリサイド層１９０、層間絶縁膜１８５、コンタクト１８６、１８７および配線１８８、１８９を形成する。その詳細な説明は省略する。以上の工程により、本実施形態における半導体装置の配線構造が形成される。
【００８０】
なお、上述の説明では、図５（ｂ）に示す工程で多結晶析出膜１５２を形成した後に、図５（ｃ）に示す工程でｎ型ＭＯＳＦＥＴ１６０およびｐ型ＭＯＳＦＥＴ１７０を形成したが、本発明では、これらを形成する順番を逆にしてもよい。
【００８１】
さらに、本実施形態では、シリコン膜１８０を用いた例を示したが、シリコン膜のかわりとして、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどの材料を用いてもよい。
【００８２】
本実施形態の製造方法では、多結晶部１８０ｂを形成したい領域にあらかじめ多結晶析出膜１５２を形成した状態でシリコン膜１８０の成長を行うことにより、より確実に多結晶部１８０ｂを形成することができる。この方法では、必要な領域にのみ多結晶部１８０ｂを選択的に形成することができるため、不要な多結晶部１８０ｂを除去する工程を省略することができる。そのため、工程の簡略化を図ることができると共に、不要な多結晶部１８０ｂが残存して配線が短絡するのを防止することができる。
【００８３】
（その他の実施形態）
上述の第１〜第５の実施形態では、デバイスがインバータ、リングオシレータ、ソース接地増幅器またはＣＭＯＳである場合について説明したが、本発明は、キャパシタ、トランスファーゲート、２入力ＮＡＮＤ回路、２入力ＮＯＲ回路、２入力ＥＸＮＯＲおよびＥＸＯＲといった他のデバイスにも適用することができる。
【００８４】
また、第１〜第５の実施形態では、単結晶部がソース・ドレイン領域の上にある場合について説明した。しかしながら、本発明においては、半導体層であって、配線が必要であればどのような領域に単結晶部を設けてもよい。例えば、ボディ領域（ウェル領域）などの上に単結晶部を設けてもよい。また、ＰＮダイオード、バリアブルキャパシタとの接続部分に単結晶部を設けてもよい。
【００８５】
また、本実施形態の配線構造を含む半導体基板を、別の回路基板上に１つ、もしくは複数個実装してもよい。実装する半導体基板のうち少なくとも１つ以上を本実施形態の配線構造を含む半導体基板にすることで、回路基板の実装面積を小さくできる。
【産業上の利用可能性】
【００８６】
以上説明したように、本発明の配線構造では、デバイス全体としての面積の縮小を実現することができる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００８７】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体装置の配線構造を示す図である。
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態における半導体装置の配線構造を示す図である。
【図３】（ａ）〜（ｃ）は、本発明の第３の実施形態における半導体装置の配線構造を示す図である。
【図４】（ａ）〜（ｆ）は、本発明の第４の実施形態に係る半導体装置の配線構造の製造方法を示す断面図である。
【図５】（ａ）〜（ｇ）は、本発明の第５の実施形態に係る半導体装置の配線構造の製造方法を示す断面図である。
【図６】非特許文献１に開示される従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００８８】
１      ｐ型ＭＯＳＦＥＴ
２      ｎ型ＭＯＳＦＥＴ
１１      半導体基板
１２      素子分離領域
１３      ゲート配線
１３ａ、１３ｂ    ゲート電極
１４      ソース配線用シリコン膜
１４ａ    単結晶部
１４ｂ    多結晶部
１５      ドレイン配線用シリコン膜
１５ａ    単結晶部
１５ｂ    多結晶部
１６      ソース配線用シリコン膜
１６ａ    単結晶部
１６ｂ    多結晶部
４１、４３、４５      ｐ型ＭＯＳＦＥＴ
４２、４４、４６      ｎ型ＭＯＳＦＥＴ
５１      半導体基板
５２      素子分離領域
５３、５４、５５      ゲート配線
５３ａ、５３ｂ、５３ｃ      ゲート電極
５４ａ、５４ｂ、            ゲート電極
５５ａ、５５ｂ              ゲート電極
５６      ソース配線用シリコン膜
５６ａ、５６ｂ、５６ｃ    単結晶部
５６ｄ    多結晶部
５７      ドレイン配線用シリコン膜
５７ａ、５７ｃ    単結晶部
５７ｂ    多結晶部
５８      ドレイン配線用シリコン膜
５８ａ    単結晶部
５８ｂ    多結晶部
５９      ドレイン配線用シリコン膜
５９ａ    単結晶部
５９ｂ    多結晶部
６０      ソース配線用シリコン膜
６０ａ、６０ｂ、６０ｃ      単結晶部
６０ｄ    多結晶部
８１      ｎ型ＭＯＳＦＥＴ
８２      抵抗体
９１      半導体基板
９２      素子分離領域
９３      ゲート配線
９４      ソース配線用単結晶部
９５      ドレイン配線用単結晶部
９６      多結晶膜
１１５      半導体基板
１１６      素子分離領域
１２０      ｎ型ＭＯＳＦＥＴ
１３０      ｐ型ＭＯＳＦＥＴ
１４０      シリコン膜
１４０ａ    単結晶部
１４０ｂ    多結晶部
１５０      半導体基板
１５１      素子分離領域
１５２      多結晶析出膜
１６０      ｎ型ＭＯＳＦＥＴ
１８０      シリコン膜
１８０ａ    単結晶部
１８０ｂ    多結晶部
【図１】
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【図２】
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【図３】
2006202908.tif 000005
【図４】
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【図５】
2006202908.tif 000007
【図６】
2006202908.tif 000008