(57)【要約】【課題】ダイナミック型半導体記憶装置の消費電力の低減及びまたは高速化を図ること。【解決手段】メモリセルアレイを構成している各ブロックＢＬ1〜ＢＬmに異なるサブデコード信号を供給する。このサブデコード信号は、各ブロックＢＬ1〜ＢＬmに対応して設けられたサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mで、各ブロックにそれぞれ与えられるブロック選択用アドレスＢＳ1〜ＢＳmと、サブデコード信号用アドレスＳＤＡ1，ＳＤＡ2とから生成される。ブロック選択用アドレスで指定した一つのブロックのサブデコード回路のみにサブデコード信号を供給して、一つのサブデコード信号生成回路が担うサブデコード回路数及び信号線の長さを削減できる。【選択図】図２
2006099958.tif 000002
【特許請求の範囲】
【請求項１】
各々が、複数の行および列に配置された複数のメモリセルと前記複数のメモリセルの行に対応して設けられた複数の主ワード線と前記複数の主ワード線の各々に対応して複数設けられた複数の副ワード線を含み、前記複数のメモリセルの列方向に順に配設された第１、第２、および第３のメモリブロック、
前記第１および第２のメモリブロックの間に設けられた第１のセンスアンプ列、
前記第２および第３のメモリブロックの間に設けられた第２のセンスアンプ列、
前記第１、第２および第３のメモリブロック各々に対応して設けられ、前記対応するメモリブロック内の前記複数の主ワード線を選択的に活性化する第１、第２および第３の主行デコード手段、
アドレス信号に応じて主ワード線に対応する複数の副ワード線の内の活性化させる副ワード線を選択する複数の選択信号を生成する複数の選択信号生成手段、
各メモリブロック上に配置され、前記主ワード線と前記選択信号により選択された副ワード線を活性化する複数の副デコード手段、および、
各々が各メモリブロック間に前記主ワード線に並行に延在する第１の配線部と前記第１の配線部を挟む２つのメモリブロック上を前記第１の配線部と直交する方向に延在する複数の第２の配線部を有し、前記第２の配線部を介して第２のメモリブロックの対応の副デコード手段に前記選択信号を供給する複数の選択信号線を含み、
前記第２のメモリブロック上に配設される前記複数の第２の配線部は、複数の選択信号の内前記第１のセンスアンプ列側の第１の配線部から供給される第１の選択信号を伝達するものと前記第２のセンスアンプ列側の第１の配線部から供給される第２の選択信号を伝達するものを有するダイナミック型半導体記憶装置。
【請求項２】
各々が、複数の行および列に配置された複数のメモリセルと前記複数のメモリセルの行に対応して設けられた複数の主ワード線と前記複数の主ワード線の各々に対応して複数設けられた複数の副ワード線を含み、前記複数のメモリセルの列方向に順に配設された第１、第２、および第３のメモリブロック、
前記第１および第２のメモリブロックの間に設けられた第１のセンスアンプ列、
前記第２および第３のメモリブロックの間に設けられた第２のセンスアンプ列、
前記第１、第２および第３のメモリブロック各々に対応して設けられ、前記対応するメモリブロック内の前記複数の主ワード線を選択的に活性化する第１、第２および第３の主行デコード手段、
アドレス信号に応じて主ワード線に対応する複数の副ワード線の内の活性化させる副ワード線を選択する複数の選択信号を生成する複数の選択信号生成手段、
各メモリブロック上に配置され、前記主ワード線と前記選択信号により選択された副ワード線を活性化する複数の副デコード手段を含み、
前記複数の副デコード手段は、対応のメモリブロック上の副デコード手段配置列毎に複数の副デコード帯を形成し、
前記複数の選択信号の内前記第２のメモリブロックの副ワード線を選択する選択信号は、各々が各メモリブロック間に前記主ワード線に並行に延在する複数の選択信号線により前記第２のメモリブロックに供給され、
前記第２のメモリブロック上の複数の副デコード帯は、前記第１のセンスアンプ列側の選択信号線から選択信号が供給される第１の副デコード帯と前記第２のセンスアンプ列側の選択信号線からの選択信号が供給される第２の副デコード帯を含むダイナミック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主ワード線と副ワード線とを持ち、メモリセルを選ぶためにワード線を選択的に活性化するデコードを２段階に分けて行う分割デコーダ方式を採用するダイナミック型半導体記憶装置に関し、特に、メモリセルアレイを複数のブロックに分割するとともに各ブロック毎にセンスアンプ列を設けたダイナミック型半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、ワード線の立上がり時定数を小さくする方法の一例として、ワード線を第１アルミ配線層で裏打ちするようなメタル杭打ち方法がある。しかし、微細化が進むにつれて第１アルミ配線ピッチが狭くなり、これを原因とする歩留低下の可能性が増加したため、ワード線のピッチ緩和が重要な技術となっている。
【０００３】
そして、それを実現するための一つの方法として、例えばＮＥＣ技報Ｖｏｌ．４７Ｎｏ．３／１９９４、ｐｐ６９−７３に記載されている分割デコーダ方式があり、ワード線のドライバーを分割することで、ワード線の立ち上がり時定数を小さくすることができる。
【０００４】
この方式は、主行デコーダ（以下、ＭＲＤという。）によって選択的に活性化される主ワード線とデコードされたサブデコード信号とによって副ワード線を選択する。例えば、主ワード線は、第１メタル配線を使って配線され、サブデコード信号を伝達するための信号線は、例えば第２メタル配線を使って配線され、副ワード線は、トランジスタゲート配線を用いて配線される。そして、副ワード線は、主ワード線とサブデコード信号との状態に応じて副ワード線を駆動するための駆動回路に接続される。主ワード線を駆動するデコーダと副ワード線を駆動する駆動回路とに分けることにより、ワード線の負荷分散が可能となり、高速にワード線を立ち上げることが可能となる。さらにメタル杭打ち方法と比較して、第１メタル配線のピッチは、サブデコード信号のウェイ数が多ければ多い程大きく取ることができる。ここで、ウェイ数は、一つの主ワード線に対して設けられる全ての副ワード線が担うメモリセルアレイの行数に対応する。
【０００５】
ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという。）において、構成するメモリセルの数が増加すると消費電力が大きくなるため、メモリセルアレイを複数のブロックに分割し、分割したブロック毎にセンスアンプを設けて、必要なブロックのみの読み出し動作を行うことができるように構成することがある。
【０００６】
従来の分割デコーダ方式を、メモリセルアレイを複数のブロックに分割する従来のＤＲＡＭに適用した場合の予想される構成の一例が図１６及び図１７である。図１６はメモリセルアレイを複数のブロックに分割したＤＲＡＭの構成の要部を示すブロック図である。図において、ＢＬ1〜ＢＬmは行列配置された複数のメモリセルを含みメモリセルアレイを構成するブロック、ＭＲＤ1〜ＭＲＤmはメモリセルアレイの各ブロックＢＬ1〜ＢＬmにそれぞれ対応して設けられた主行デコーダ、ＳＡ1〜ＳＡmはブロックＢＬ1〜ＢＬmにそれぞれ対応して設けられたセンスアンプ列、Ｂｕ101はサブデコード信号ＳＤＡ1を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、Ｂｕ102はサブデコード信号ＳＤＡ1の相補信号であるサブデコード信号バーＳＤＡ1を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、Ｂｕ103はサブデコード信号ＳＤＡ2を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、Ｂｕ104はサブデコード信号ＳＤＡ2の相補信号であるサブデコード信号バーＳＤＡ2を発生する回路とサブデコード回路との好ましくない電気的相互作用を防止するためのバッファ、２０１〜２０４はバッファＢｕ101〜Ｂｕ104の出力に接続されるとともにメモリセルアレイ上に配置されてサブデコード信号を伝達する信号線、１０１はブロックＢＬ1の奇数列に配置された複数のサブデコード回路からなるサブデコード帯、１０２はブロックＢＬ1の偶数列に配置された複数のサブデコード回路からなるサブデコード帯、１１１はブロックＢＬ2の奇数列に配置された複数のサブデコード回路からなるサブデコード帯、１１２はブロックＢＬ2の偶数列に配置された複数のサブデコード回路からなるサブデコード帯である。
【０００７】
複数のブロックＢＬ1〜ＢＬmには、複数列のサブデコード帯が設けられており、各ブロックＢＬ1〜ＢＬmの奇数列のサブデコード帯には、複数組のバッファＢｕ101，Ｂｕ102を通してサブデコード信号ＳＤＡ1，バーＳＤＡ1が供給されており、偶数列のサブデコード帯には、複数組のバッファＢｕ103，Ｂｕ104を通してサブデコード信号ＳＤＡ2，バーＳＤＡ2が供給されている。従って、各ブロックＢＬ1〜ＢＬmの同じ列のサブデコード帯には、そのブロックが選択状態か非選択状態かということとは無関係に同じサブデコード信号が同時に供給される。
【０００８】
図１７は図１６に示した複数のブロックのうちのブロック内のサブデコード回路の配置を示すブロック図である。図１７において、ＭＷＬ1〜ＭＷＬmは第１から第ｍ番目の主ワード線、ＳＷＬ1a〜ＳＷＬ1bはブロックＢＬ1の１行目の複数のメモリセルのうちのいくつかに接続されている副ワード線、ＳＷＬ2a〜ＳＷＬ2bはブロックＢＬ1の２行目の複数のメモリセルのうちのいくつかに接続されている副ワード線、Ｄ１０１は主ワード線ＭＷＬ1と副ワード線ＳＷＬ1aに接続されるとともにブロックＢＬ1の第１列目のサブデコード帯に属するサブデコード回路、Ｄ１０２は主ワード線ＭＷＬ1と副ワード線ＳＷＬ2aとに接続されるとともにブロックＢＬ1の第２列目のサブデコード帯に属するサブデコード回路、Ｄ１０３は主ワード線ＭＷＬ1と副ワード線ＳＷＬ1bとに接続されるとともにブロックＢＬ1の第３列目のサブデコード帯に属するサブデコード回路、Ｄ１０４は主ワード線ＭＷＬ2とブロックＢＬ1の３行目のメモリセルのいくつかに対応する副ワード線に接続されるとともにブロックＢＬ1の第１列目のサブデコード帯に属するサブデコード回路であり、そのたの図１６と同一符号のものは図１６のその符号で示された部分と同一の部分である。
【０００９】
サブデコード帯の列の数を増加させると、一つのサブデコード回路あたりの副ワード線の長さを短くするとともにメモリセルの数を少なくすることができるが、逆に、サブデコード回路の数が増加して消費電力が多くなり、またサブデコード回路を配置するための領域が大きくなるという弊害が生じる。
【００１０】
主ワード線ＭＷＬ1〜ＭＷＬmは、副ワード線、つまりメモリセル内のトランスファゲートと並行に配置され、副ワード線は主ワード線方向に主ワード線長に対してｎ−１個に分割されている。この分割された境界部分にサブデコード帯１０１〜１０４等が配置される。このサブデコード帯上に主ワード線ＭＷＬ1〜ＭＷＬmと直交するようにサブデコード信号ＳＤＡ1，バーＳＤＡ1，ＳＤＡ2，バーＳＤＡ2を伝達する信号線２０１〜２０４等を配置する。主ワード線とサブデコード信号の交差部にサブデコード回路（以下、ＳＲＤという。）を配置する。なお、ＳＲＤの詳細な構成は、図１８に示す。図１８において、Ｑ１はサブデコード信号ＳＤＳが与えられる一方電流電極、副ワード線ＳＷＬに接続された他方電流電極及び主ワード線に接続された制御電極を持つＰチャネルＭＯＳトランジスタ、Ｑ２は副ワード線ＳＷＬに接続された一方電流電極、主ワード線ＭＷＬに接続された制御電極及び接地された他方電流電極を持つＮチャネルＭＯＳトランジスタ、Ｑ３は副ワード線ＳＷＬに接続された一方電流電極、サブデコード信号バーＳＤＳが与えられる制御電極及び接地された他方電流電極を持つＮチャネルＭＯＳトランジスタである。サブデコード回路の動作については、表１に示す。表１において、ＶPPは電圧ＶCCよりも高い電圧、ｇｎｄは接地電圧である。
【００１１】
【表１】
2006099958.tif 000003
【００１２】
主ワード線ＭＷＬには、活性時に電圧ｇｎｄが与えられ、非活性時には電圧ＶPPが与えられる。また、活性時には、サブデコード信号ＳＤＳとして電圧ＶPPが与えられ、サブデコード信号バーＳＤＳとして電圧ｇｎｄが与えられ、非活性時には、サブデコード信号ＳＤＳとして電圧ｇｎｄが与えられ、サブデコード信号バーＳＤＳとして電圧ＶCCが与えられる。従って、スタンバイ時には、主ワード線ＭＷＬには電圧ＶPPが与えられ、サブデコード信号ＳＤＳとして信号線には電圧ｇｎｄが与えられ、サブデコード信号バーＳＤＳとして信号線には電圧ＶCCが与えられる。
【００１３】
主ワード線ＭＷＬが活性化されるとき主ワード線には接地電圧ｇｎｄが与えられ、さらに副ワード線を活性化しようとするためにトランジスタＱ１の一方電流電極にはサブデコード信号ＳＤＳとして電圧ＶPPが与えられる。そのため、トランジスタＱ１がオン状態になり、副ワード線ＳＷＬに電圧ＶPPを与える。活性時にはサブデコード信号ＳＤＳとして高い電圧ＶPPが与えられるため、サブデコード信号ＳＤＳを出力するバッファＢｕ101あるいはＢｕ103の消費電力は、非活性時に電圧ＶCCをサブデコード信号バーＳＤＳとして出力するバッファＢｕ102あるいはＢｕ104に比べて大きくなる。
【００１４】
主ワード線ＭＷＬにはスタンバイ時に電圧ＶPPを与えなければならないが、主ワード線ＭＷＬはメモリセルアレイ内に多数配線されているため、主ワード線ＭＷＬからのリーク電流により電圧ＶPPのレベルを下げる働きが大きくなる。一般的に、電圧ＶPPは電圧ＶCCを昇圧して得ている場合が多い。そのような場合、電圧ＶPPのレベルを保持するために電圧ＶPPを発生する回路が動作し、スタンバイ電流を増加させる。また、長時間スタンバイ状態が保持された後で、かつ電圧ＶPPを発生する回路が動作して再び電圧ＶPPを供給する前、すなわち電圧ＶPPのレベルが下がった状態でサブデコード信号ＳＤＳ，バーＳＤＳが活性化されると誤動作を起こす場合がある。
【００１５】
なお、図１６では説明を簡単にするため２ウェイの交互配置型サブデコード構成を示した。この場合、例えば一本の主ワード線ＭＷＬ1に対して２本の副ワード線ＳＷＬ1a，ＳＷＬ2a等が設けられる。ゲートポリシリコンで形成される２本の副ワード線上に第一メタル配線で形成される一本の主ワード線は、そのピッチをメタル杭打ち方法と比較して１／２に緩和できる。また交互配置的にサブデコード信号を配置しているため、一列のサブデコード帯に対して同じサブデコード信号を受けるサブデコード回路のみを配置することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の技術を組み合わせて構成される上記のようなＤＲＡＭは、アドレスが時分割方式で入力されるため、主ワード線が立ち上がる時期には分割された副ワード線を主ワード線方向に対して一列分すべて活性化しなければならない。そのため、全てのサブデコード信号およびサブデコード回路が動作する。このため副ワード線の分割数が多くなればなるほどサブデコード信号およびサブデコード回路の充放電電流が増大し消費電力が増加するという問題点がある。
【００１７】
また、スタンバイ時に主ワード線からのリーク電流が多くなり、消費電力が大きくなるという問題点がある。
【００１８】
この発明は上記のような問題点を解消するためになされたもので、サブデコード信号を主ワード線と直交した方向から入力するのではなく、主ワード線と並行に入力し、しかもブロックを選択する信号であらかじめデコードした信号とすることにより、主ワード線が選択されるブロックに関連するサブデコード信号およびサブデコード回路のみが充放電され、他のサブデコード回路で充放電することを防ぎ、低消費でワード線を高速に立ち上げると共に、第一メタル配線のピッチ緩和を実現できる分割デコーダ方式のダイナミック型半導体記憶装置を得ることを目的とする。また、スタンバイ時の消費電力が小さなダイナミック型半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【００１９】
第１の発明に係るダイナミック型半導体記憶装置は、各々が、複数の行および列に配置された複数のメモリセルと前記複数のメモリセルの行に対応して設けられた複数の主ワード線と前記複数の主ワード線の各々に対応して複数設けられた複数の副ワード線を含み、前記複数のメモリセルの列方向に順に配設された第１、第２、および第３のメモリブロック、前記第１および第２のメモリブロックの間に設けられた第１のセンスアンプ列、前記第２および第３のメモリブロックの間に設けられた第２のセンスアンプ列、前記第１、第２および第３のメモリブロック各々に対応して設けられ、前記対応するメモリブロック内の前記複数の主ワード線を選択的に活性化する第１、第２および第３の主行デコード手段、アドレス信号に応じて主ワード線に対応する複数の副ワード線の内の活性化させる副ワード線を選択する複数の選択信号を生成する複数の選択信号生成手段、各メモリブロック上に配置され、前記主ワード線と前記選択信号により選択された副ワード線を活性化する複数の副デコード手段、および、各々が各メモリブロック間に前記主ワード線に並行に延在する第１の配線部と前記第１の配線部を挟む２つのメモリブロック上を前記第１の配線部と直交する方向に延在する複数の第２の配線部を有し、前記第２の配線部を介して第２のメモリブロックの対応の副デコード手段に前記選択信号を供給する複数の選択信号線を含み、前記第２のメモリブロック上に配設される前記複数の第２の配線部は、複数の選択信号の内前記第１のセンスアンプ列側の第１の配線部から供給される第１の選択信号を伝達するものと前記第２のセンスアンプ列側の第１の配線部から供給される第２の選択信号を伝達するものを有する。
【００２０】
第２の発明に係るダイナミック型半導体記憶装置は、各々が、複数の行および列に配置された複数のメモリセルと前記複数のメモリセルの行に対応して設けられた複数の主ワード線と前記複数の主ワード線の各々に対応して複数設けられた複数の副ワード線を含み、前記複数のメモリセルの列方向に順に配設された第１、第２、および第３のメモリブロック、前記第１および第２のメモリブロックの間に設けられた第１のセンスアンプ列、前記第２および第３のメモリブロックの間に設けられた第２のセンスアンプ列、前記第１、第２および第３のメモリブロック各々に対応して設けられ、前記対応するメモリブロック内の前記複数の主ワード線を選択的に活性化する第１、第２および第３の主行デコード手段、アドレス信号に応じて主ワード線に対応する複数の副ワード線の内の活性化させる副ワード線を選択する複数の選択信号を生成する複数の選択信号生成手段、各メモリブロック上に配置され、前記主ワード線と前記選択信号により選択された副ワード線を活性化する複数の副デコード手段を含み、前記複数の副デコード手段は、対応のメモリブロック上の副デコード手段配置列毎に複数の副デコード帯を形成し、前記複数の選択信号の内前記第２のメモリブロックの副ワード線を選択する選択信号は、各々が各メモリブロック間に前記主ワード線に並行に延在する複数の選択信号線により前記第２のメモリブロックに供給され、前記第２のメモリブロック上の複数の副デコード帯は、前記第１のセンスアンプ列側の選択信号線から選択信号が供給される第１の副デコード帯と前記第２のセンスアンプ列側の選択信号線からの選択信号が供給される第２の副デコード帯を含む。
【発明を実施するための最良の形態】
【００２１】
実施例１.
以下、この発明の第１実施例によるダイナミック型半導体記憶装置について図１ないし図３を用いて説明する。図１はこの発明の第１実施例によるダイナミック型半導体記憶装置の構成の概要を示すブロック図である。図１において、１は複数のブロックに分割したメモリセルアレイを有するダイナミック型半導体記憶装置、２はダイナミック型半導体記憶装置１の外部から与えられる制御信号及びクロックに応じてダイナミック型半導体記憶装置１内で使用される内部クロックRow-clk，Col-clkを発生する制御クロック発生回路、３はダイナミック型半導体記憶装置１の外部から入力されたアドレスＡ1〜ＡnをクロックRow-clkに応じてダイナミック型半導体記憶装置１内の各部へ分配するためのアドレスバッファ、４はクロックCol-clkに応じてアドレスバッファ３から与えられるアドレスのうちの列アドレスを出力するマルチプレクサ、５はマルチプレクサ４から与えられるアドレスをデコードするための列デコーダ、ＢＬ1〜ＢＬmはメモリセルアレイを構成している各ブロック、ＭＲＤ1〜ＭＲＤmはブロックＢＬ1〜ＢＬmに対応して設けられアドレスバッファ３から受けた行アドレスをデコードする行デコーダ、ＳＡ1〜ＳＡmはブロックＢＬ1〜ＢＬmに対応して設けられ対応する各ブロックＢＬ1〜ＢＬmのメモリセルの記憶している情報をブロック選択用アドレス及びクロックRow-clkに応じて読み出すための複数のセンスアンプが配置されているセンスアンプ列、６はアドレスバッファ３から与えられるブロック選択用アドレスＢＳ及びサブデコード用アドレスに応じてブロックＢＬ1〜ＢＬmに対してそれぞれ個別のサブデコード信号ＳＤＳ1〜ＳＤＳkを出力するサブデコード信号生成回路群、７はセンスアンプＳＡ1〜ＳＡmから出力される信号をクロックCol-clkに応じてダイナミック型半導体記憶装置１の外部へ出力するためのＩ／Ｏ制御回路である。
【００２２】
また、図１において、８はブロックＢＬ1内に設けられた複数のメモリセルのうちの一つ、ＭＷＬはそのメモリセル８の属する所定の行の組に対応した主ワード線、ＳＷＬは行の組の中のメモリセル８が属する行に対応した副ワード線、９はサブデコード信号と主ワード線の状態とによって副ワード線の活性あるいは非活性を決定するデコード回路、１０はデコード回路のうちデコード回路９と同じ列のデコード回路の集合であるサブデコード帯、１１はサブデコード帯１０のデコード回路にサブデコード信号を伝達するための信号線、１２はメモリセル８に接続されたビット線である。
【００２３】
サブデコード信号生成回路群６で発生するサブデコード信号ＳＤＳ1〜ＳＤＳkは、一つの主ワード線がいくつの行を受け持つかによって異なる。例えば、一つの主ワード線が２行のメモリセルを受け持つ２ウェイの分割デコーダ方式の場合、ブロックＢＬ1〜ＢＬmの各々には２種類のサブデコード信号が必要になり、かつ各ブロック毎にサブデコード信号を異ならせるため、メモリセルアレイ全体では、２×ｍ種類のサブデコード信号が必要になる。
【００２４】
このような複数のブロックにメモリセルアレイを分割する構成のダイナミック型半導体記憶装置は、消費電力を抑えるため、ブロックＢＬ1〜ＢＬmのうちの選択されたブロックしか活性状態とせず、他の非選択ブロックは非活性状態となるので、各ブロックに対応する行デコーダＭＲＤ1〜ＭＲＤmにはブロックの活性あるいは非活性を選択するためのブロック選択用アドレスＢＳが与えられる。
【００２５】
ここでは、例えば、ブロック選択用アドレスＢＳとブロックのうちの奇数行を選択するか偶数行を選択するかのアドレスとの論理積とを取ることによって、サブデコード信号ＳＤＳ1〜ＳＤＳ2mを生成する。
【００２６】
次に、メモリセルアレイとサブデコード信号生成回路群６と主行デコーダＭＲＤ1〜ＭＲＤmとセンスアンプ列との関係を図２を用いて説明する。図２はこの発明の第１実施例によるダイナミック型半導体記憶装置において、２ウェイの分割デコーダ方式を用いた場合のメモリセルアレイ及びその周辺の構成を示すブロック図である。図２において、ＳＤＢ１1〜ＳＤＢ１mはブロックＢＬ1〜ＢＬmに対応して設けられ２ウェイの分割デコーダ方式において図１に示したサブデコード信号生成回路群６を構成するサブデコード信号生成回路、２０はサブデコード信号用のアドレスＳＤＡ1とブロック選択用のアドレスＢＳ1の論理積を取るためのＡＮＤゲート、２１はＡＮＤゲート２０の出力を受けて反対の論理値を持つ信号を出力するＮＯＴゲート、２２はＡＮＤゲート２０の出力を伝達するためのバッファ、２３はＮＯＴゲート２１の出力を伝達するためのバッファ、２４はサブデコード信号用のアドレスＳＤＡ2とブロック選択用のアドレスＢＳ1の論理積を取るためのＡＮＤゲート、２５はＡＮＤゲート２４の出力を受けて反対の論理値を持つ信号を出力するＮＯＴゲート、２６はＡＮＤゲート２４の出力を伝達するためのバッファ、２７はＮＯＴゲート２５の出力を伝達するためのバッファ、３１はセンスアンプ列ＳＡ1の上にブロックＢＬ1の行に平行に配置されバッファ２２が出力するサブデコード信号ＳＤＳ1を伝達するための信号線、３２はセンスアンプ列ＳＡ1の上にブロックＢＬ1の行に平行に配置されバッファ２３が出力するサブデコード信号バーＳＤＳ1を伝達するための信号線、３３はセンスアンプ列ＳＡ1の上にブロックＢＬ1の行に平行に配置されバッファ２６が出力するサブデコード信号ＳＤＳ2を伝達するための信号線、３４はセンスアンプ列ＳＡ1の上にブロックＢＬ1の行に平行に配置されバッファ２７が出力するサブデコード信号バーＳＤＳ2を伝達するための信号線、ＳＤ1-1〜ＳＤ1-nはブロックＢＬ1上にｎ列設けられたサブデコード帯、ＳＤ2-1〜ＳＤ2-nはブロックＢＬ2上にｎ列設けられたサブデコード帯である。
【００２７】
サブデコード信号生成回路ＳＤＢ１2〜ＳＤＢ１mの回路構成は、サブデコード信号生成回路ＳＤＢ１1と同じである。これらが異なる点は、対応するブロックＢＬ1〜ＢＬmのブロック選択用アドレスＢＳ1〜ＢＳmが与えられる点である。このブロック選択用アドレスＢＳ1〜ＢＳmによって選択されたブロックのみのサブデコード回路が動作するようなサブデコード信号がそれぞれのサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mで生成される。
【００２８】
従来のダイナミック型半導体記憶装置は、奇数列あるいは偶数列のサブデコード帯に属するすべてのブロックのサブデコード回路に対して同時にサブデコード信号を与えていたため、一度に駆動する信号線及びデコード回路が多く、そのため充放電電流が増加していた。それに対して、第１実施例のダイナミック型半導体記憶装置は、一つのブロック分しかサブデコード信号が充放電しないため消費電力を削減できる。また、サブデコード信号を与えるための駆動回路一つあたりの負荷も分散もされるためサブデコード信号の立上げ及び立ち下げの高速化も図れる。
【００２９】
各ブロックＢＬ1〜ＢＬmの奇数番目のサブデコード帯ＳＤ1-1，ＳＤ1-3，ＳＤ2-1，ＳＤ2-3等には、信号線３１，３２を介してサブデコード信号ＳＤＳ1，バーＳＤＳ1が与えられる。また、偶数番目のサブデコード帯ＳＤ1-2，ＳＤ1-4，ＳＤ2-2，ＳＤ2-4等には、信号線３３，３４を介してサブデコード信号ＳＤＳ2，バーＳＤＳ2が与えられる。
【００３０】
さらに、ブロック内に配置されたサブデコード回路の配置について説明する。図３は図２におけるブロックＢＬ1内のサブデコード回路の配置を示すブロック図である。図３において、Ｄ１〜Ｄ６はサブデコード回路、ＭＷＬ1〜ＭＷＬiは主ワード線、ＳＷＬ1a〜ＳＷＬ3bは副ワード線である。ブロック内の１行目のメモリセルに接続される副ワード線ＳＷＬ1a，ＳＷＬ1b等の活性あるいは非活性を制御するサブデコード回路Ｄ１，Ｄ３は、主ワード線ＭＷＬ1に接続されるとともにサブデコード信号ＳＤＳ1，バーＳＤＳ1を受ける。一方、ブロック内の２行目の副ワードＳＷＬ2a，ＳＷＬ2b等の活性あるいは非活性を制御するサブデコード回路Ｄ２等は、主ワード線ＭＷＬ1に接続されるとともにサブデコード信号ＳＤＳ2，バーＳＤＳ2を受ける。
【００３１】
主ワード線ＭＷＬ1が活性化された時、１行目の副ワード線ＳＷＬ1a，ＳＷＬ1b等が活性化されるか、２行目の副ワード線ＳＷＬ2a，ＳＷＬ2b等が活性化されるかは、奇数番目のサブデコード帯ＳＤ1-1，ＳＤ1-3等及び偶数番目のサブデコード帯ＳＤ1-2等に与えられるサブデコード信号ＳＤＳ1，バーＳＤＳ1及びＳＤＳ2，バーＳＤＳ2によって決定される。
【００３２】
このように図２及び図３に示したダイナミック型半導体記憶装置は、説明が容易になるように、図１６に示したダイナミック型半導体記憶装置と同様に２ウェイ交互配置型サブデコード方式による主副ワード線を備える構成になっているが、４ウェイやそれ以上のウェイ数であっても同様の効果を奏する。
【００３３】
実施例２．
次に、この発明の第２実施例によるダイナミック型半導体記憶装置について図４及び図５を用いて説明する。図４はこの発明の第２実施例によるダイナミック型半導体記憶装置のメモリセルアレイの各ブロックとサブデコード信号との関係を説明するためのブロック図である。また、図５は図４に示したブロックＢＬ1内のサブデコード回路の配置を説明するためのブロック図である。第２実施例によるダイナミック型半導体記憶装置と第１実施例のそれとの相違点は、第２実施例によるサブデコード信号の各ブロックＢＬ1〜ＢＬmへの与え方と第１実施例によるサブデコード信号の与え方の違いである。
【００３４】
図４において、ＳＤＢ１０1〜ＳＤＢ１０mはサブデコード信号生成回路である。例えば、サブデコード信号生成回路ＳＤＢ１０1は、主行デコーダＭＲＤ1の上辺側に配置され、ブロック選択用のアドレスＢＳ1とサブデコード信号用のアドレスＳＤＡ1との論理積を取るＡＮＤゲート４０と、ＡＮＤゲート４０の出力をサブデコード信号としてブロックＢＬ1に伝達するためのバッファ４２と、ＡＮＤゲート４０の出力の反対の論理値を出力するためのＮＯＴゲート４１と、ＮＯＴゲート４１の出力をサブデコード信号としてブロックＢＬ1に伝達するためのバッファ４３で構成されている。
【００３５】
サブデコード信号生成回路ＳＤＢ１０2は、ブロック選択用のアドレスＢＳ1及びＢＳ2の論理和を取るＯＲゲート４４と、ＯＲゲート４４の出力とサブデコード信号用のアドレスＳＤＡ2との論理積を取るＡＮＤゲート４５と、ＡＮＤゲート４５の出力をサブデコード信号としてブロックＢＬ1及びＢＬ2に伝達するためのバッファ４８と、ＡＮＤゲート４５の出力の反対の論理値を出力するためのＮＯＴゲート４６と、ＮＯＴゲート４６の出力をサブデコード信号としてブロックＢＬ1及びＢＬ2に伝達するためのバッファ４７で構成されている。
【００３６】
サブデコード信号生成回路ＳＤＢ１０3は、ブロック選択用のアドレスＢＳ2及びＢＳ3の論理和を取るＯＲゲート４９と、ＯＲゲート４９の出力とサブデコード信号用のアドレスＳＤＡ1との論理積を取るＡＮＤゲート５０と、ＡＮＤゲート５０の出力をサブデコード信号としてブロックＢＬ2及びＢＬ3に伝達するためのバッファ５２と、ＡＮＤゲート５０の出力の反対の論理値を出力するためのＮＯＴゲート５１と、ＮＯＴゲート５１の出力をサブデコード信号としてブロックＢＬ2及びＢＬ3に伝達するためのバッファ５３で構成されている。
【００３７】
図５において、ＳＤＳ1，バーＳＤＳ1はサブデコード信号生成回路ＳＤＢ１０1が出力するサブデコード信号、ＳＤＳ2，バーＳＤＳ2はサブデコード信号生成回路ＳＤＢ１０2が出力するサブデコード信号であり、その他図３と同一符号のものは図３に示したものに相当する部分である。
【００３８】
例えば、ブロックＢＬ1の上辺側のセンスアンプ列ＳＡ1上に配置された信号線からサブデコード信号ＳＤＳ1，バーＳＤＳ1を供給し、ブロックＢＬ1の下辺側のセンスアンプ列ＳＡ2上に配置された信号線からサブデコード信号ＳＤＳ2，バーＳＤＡ2を供給する。このようにサブデコード信号を供給することで、サブデコード信号ＳＤＳ2，バーＳＤＳ2をブロックＢＬ2にも供給することができ、ビット線方向に走るサブデコード信号を隣りのブロックＢＬ1，ＢＬ2で共有化した構成にすることができる。
【００３９】
従って、同じサブデコード信号ＳＤＳ2，バーＳＤＳ2が供給されるサブデコード帯ＳＤ12-1，ＳＤ12-2等は、ブロックＢＬ1とブロックＢＬ2にまたがることになる。
【００４０】
例えば、ブロックＢＬ2内のメモリセルを選択する場合、ブロック選択用のアドレスＢＳ2によって、サブデコード信号生成回路ＳＤＢ１０2，１０3がサブデコード信号ＳＤＳ2，バーＳＤＳ2，ＳＤＳ3，バーＳＤＳ3を出力可能にする。
【００４１】
これにより、センスアンプ列上に走るサブデコード信号を伝達するための信号線の数を半分にすることができる。それ以外の効果は実施例１に示したダイナミック型半導体記憶装置と同様である。なお、第２実施例では、２ウェイの構成について説明をしたが、４ウェイやそれ以上のウェイ数であっても隣接するブロック間での共有化は可能である。
【００４２】
実施例３．
次に、この発明の第３実施例によるダイナミック型半導体記憶装置について図６を用いて説明する。図６は、この発明の第３実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図６において、図２と同一符号のものは、図２の同一符号のものに相当する部分である。図２に示すように、第１実施例によるダイナミック型半導体記憶装置では、サブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを主行デコーダＭＲＤ1〜ＭＲＤmが配置される領域間あるいは主行デコーダとセンスアンプ列とに隣接する領域、つまりブロックＢＬ1〜ＢＬmの左辺に配置していた。
【００４３】
第３実施例によるダイナミック型半導体記憶装置では、メモリセルアレイを挟んで主行デコーダＭＲＤ1〜ＭＲＤmが形成されている領域とは反対側にあって周辺回路が形成される周辺回路帯側、つまりメモリセルアレイのブロックＢＬ1〜ＢＬmの右辺側に配置する。もともと主行デコーダが配置されているメモリセルアレイの左辺側はＳＡの制御回路等が配置されており、サブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを配置するための場所を確保するのが困難な場合がある。サブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mの配置を変えただけであり、第３実施例によるダイナミック型半導体記憶装置を用いる効果は、第１実施例のそれと同様である。
【００４４】
実施例４．
次に、この発明の第４実施例によるダイナミック型半導体記憶装置について図７を用いて説明する。図７は、この発明の第４実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺回路との位置関係を説明するためのブロック図である。図７において、６０はサブデコード信号を伝達するためのバスであり、図２と同一符号のものは、図２の同一符号のものに相当する部分である。なお、バス６０は複数本の信号線で構成されている。
【００４５】
第１実施例によるダイナミック型半導体記憶装置ではサブデコード信号を伝達するための信号線をセンスアンプ列ＳＡ1〜ＳＡm上に配置していた。分割デコーダ方式に、主副のワード線を用いることにより、主ワード線の配線として用いる第一メタル配線のピッチが緩和されるため、サブデコード信号を伝達するバス６０を構成している信号線をメモリセルアレイの各ブロックＢＬ1〜ＢＬm上、つまり主ワード線間に配置することができる。例えば、一つの主ワード線間には一つの信号線を配置すればよい。また、この信号線を配置する主ワード線間の位置はブロックの端でなくてもよく、真ん中であっても良い。これよりセンスアンプ列ＳＡ1〜ＳＡm上に余分に信号線を走らせる必要がなくなり、センスアンプ列ＳＡ1〜ＳＡmの幅の増加を抑制できる。サブデコード信号伝達用の信号線の配置を変えただけであり、第４実施例によるダイナミック型半導体記憶装置を用いる他の効果は、第１実施例のそれと同様である。
【００４６】
なお、図８に示すように、第１実施例によるダイナミック型半導体記憶装置と第３実施例のそれとの関係と同様に、サブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mを周辺回路帯側、つまりブロックＢＬ1〜ＢＬmの右辺側に配置しても良い。サブデコード信号を伝達するための信号線およびサブデコード信号生成回路の配置に対する制約がなくなり、第３実施例と同様に、レイアウトの自由度が増大してセンスアンプ制御回路等の他の制御回路の配置に対して最適化が図れる。
【００４７】
実施例５．
次に、この発明の第５実施例によるダイナミック型半導体記憶装置について図９を用いて説明する。図９は、この発明のダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を説明するためのブロック図である。図９において、ＳＤＢ２1〜ＳＤＢ２mはブロックＢＬ1〜ＢＬmに対応して設けられサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mと同様の構成を有するサブデコード信号生成回路、７０，７１はそれぞれサブデコード信号生成回路ＳＤＢ１1，ＳＤＢ２1が出力するサブデコード信号を伝達するためのバスであり、その他図２と同一符号の部分は図２の同一符号の部分に相当する部分を示す。
【００４８】
メモリセルアレイの一行あたりのメモリセル数が増加して主ワード線が長くなった場合、サブデコード信号を伝達するための信号線も主ワード線とほぼ同じ長さを有するため、サブデコード信号線の負荷が大きなりすぎてサブデコード信号の立上げ及び立ち下げがおそくなる場合がある。
【００４９】
その場合には、主ワード線はブロックＢＬ1〜ＢＬm幅と同じ長さにして、サブデコード信号を伝達するバス７０，７１を中央で分割し、同じ構成のサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mとＳＤＢ２1〜ＳＤＢ２mとをブロックＢＬ1〜ＢＬmの左右両辺に配置してバス７０，７１を駆動する。
【００５０】
これより、一つのサブデコード信号生成回路が駆動する配線及びゲート負荷を半分にできサブデコード信号の立上げ及び立ち下げの高速化が図れる。また、第２実施例によるダイナミック型半導体記憶装置のように隣接するブロックでサブデコード信号生成回路を共有するような場合に対しても適用でき、上記実施例と同様の効果が得られる。
【００５１】
なお、図１０に示すように、第５実施例ではサブデコード信号を伝達する信号線を分割したが、片側からサブデコード信号を供給してゲート負荷のみを分配するようにしても良い。図１０において、ＳＤＢ３1〜ＳＤＢ３mはそれぞれ各ブロックＢＬ1〜ＢＬmに対応する図９に示したサブデコード信号生成回路ＳＤＢ１1〜ＳＤＢ１mとサブデコード信号生成回路ＳＤＢ２1〜ＳＤＢ２mをあわせたサブデコード信号生成回路、７２，７３はそれぞれ図９に示したバス７０，７１に相当するサブデコード信号を伝達するためのバスである。この場合、各センスアンプ列ＳＡ1〜ＳＡmに配線されるサブデコード信号用の信号線の数は増加するが、サブデコード回路の数を減らし、サブデコード信号を伝達するためのバッファの負荷を分散をしている分だけ高速化が図れる。ここでは、ブロックＢＬ1〜ＢＬmの左辺側の主行デコーダが設けられている領域にサブデコード信号生成回路を配置したが、ブロックＢＬ1〜ＢＬmの右辺側に配置しても良い。
【００５２】
実施例６．
次に、この発明の第６実施例によるダイナミック型半導体記憶装置について図１１を用いて説明する。図１１はこの発明の第６実施例によるダイナミック型半導体記憶装置のメモリセルアレイとその周辺の回路との関係を示すブロック図である。図１１において、ＳＤＡ3〜ＳＤＡ6はサブデコード信号用アドレスであり、その他図９と同一符号のものは図９の同一符号の部分に相当する部分である。
【００５３】
例えば、サブデコード信号生成回路ＳＤＢ１1には、サブデコード用アドレスＳＤＡ3，ＳＤＡ4とブロック選択用アドレスＢＳ1が与えられるが、サブデコード信号生成回路ＳＤＢ２1にはサブデコード用アドレスＳＤＡ5，ＳＤＡ6とブロック選択用アドレスＢＳ1が与えられる。
【００５４】
同じ構成のサブデコード信号生成回路ＳＤＢ１1とＳＤＢ２1に異なる信号を入れることで、必要なサブデコード信号生成回路だけを動作させる。他のサブデコード信号生成回路ＳＤＢ１2〜ＳＤＢ１m，ＳＤＢ２2〜ＳＤＢ２mについても同様である。このように構成することによって、同じ行に属するサブデコード回路でもブロックの左右どちらの辺の側にあるかによって活性及び非活性を相補的に制御することが可能となる。そのため、両側に配置されたサブデコード信号生成回路ＳＤＢ１1とＳＤＢ２1とを選択的に使用して、サブデコード信号の充放電負荷を分散するとともに、低消費電力化、高速化を図ることができる。なお、図１０に示すように片側にサブデコード信号生成回路配置することもできる。また、第２実施例によるダイナミック型半導体記憶装置のように隣接するブロックでサブデコード信号生成回路を共有するような場合に対しても適用でき、同様の効果が得られる。
【００５５】
次に、サブデコード用アドレスＳＤＡ3〜ＳＤＡ6について説明する。例えば、ロウアドレスの上位ビットがブロックＢＬ1〜ＢＬmの中央から左右いずれかのメモリセル、つまり信号線７２、７３がそれぞれ分担する領域のメモリセルを選択するビットであるとする。そのロウアドレスの上位ビットと例えば第５実施例で用いたサブデコード用アドレスＳＤＡ1，ＳＤＡ2との論理積を取ることによってサブデコード用アドレスＳＤＡ3，ＳＤＡ4を生成することができる。同様に、ロウアドレスの上位ビットの反対の論理値と例えば第５実施例で用いたサブデコード用アドレスＳＤＡ1，ＳＤＡ2との論理積を取ることによってサブデコード用アドレスＳＤＡ5，ＳＤＡ6を生成することができる。
【００５６】
実施例７．
次に、この発明の第７実施例によるダイナミック型半導体記憶装置について図１２及び図１３を用いて説明する。図１２はこの発明の第７実施例によるダイナミック型半導体記憶装置のサブデコード回路の構成を示すブロック図である。図１２において、Ｑ５はサブデコード信号バーＳＤＳが与えられる制御電極と主ワード線ＭＷＬに接続された一方電流電極と副ワード線ＳＷＬに接続された他方電流電極とを持つＰＭＯＳトランジスタ、Ｑ６はサブデコード信号ＳＤＳが与えられる制御電極と主ワード線ＭＷＬに接続された一方電流電極と副ワード線ＳＷＬに接続された他方電流電極とを持つＮＭＯＳトランジスタ、Ｑ７は副ワード線ＳＷＬに接続された一方電流電極とサブデコード信号バーＳＤＳが与えられる制御電極と接地電位ｇｎｄを与える電源に接続された他方電流電極とを持つＮＭＯＳトランジスタである。
【００５７】
スタンバイ時（ローアドレスストローブ信号バーＲＡＳがハイレベルの時）、動作時において選択されたブロックにサブデコード回路が属していた時及び動作時において選択されなかったブロックにサブデコード回路が属していた時の主ワード線及びサブデコード信号ＳＤＳ、バーＳＤＳそれぞれの状態を表２に示す。
【００５８】
【表２】
2006099958.tif 000004
【００５９】
次に、この回路の動作について図１３を用いて説明する。例えば、ここで図１６に示すブロックＢＬ2が選択されているものとする。ブロックＢＬ2に対応するブロック選択用アドレスＢＳ2が、動作状態において、ローレベルからハイレベルに変化する。このとき、選択された主ワード線ＭＷＬの電圧のレベルはｇｎｄからＶPPに変化する。それ以外の主ワード線ＭＷＬの電圧のレベルはｇｎｄのままである。また、ブロックＢＬ2に供給されているサブデコード信号として、ＳＤＳ1，バーＳＤＳ1，ＳＤＳ2，バーＳＤＳ2があるものとする。そして、動作状態において、所定のサブデコード回路を活性化するためにサブデコード信号ＳＤＳ1として電圧ＶCCが与えられ、サブデコード信号バーＳＤＳ1として電圧ｇｎｄが与えられ、その他のサブデコード回路を非活性にするためサブデコード信号ＳＤＳ2として電圧ｇｎｄが与えられ、サブデコード信号バーＳＤＳ2として電圧Ｖppが与えられる。
【００６０】
スタンバイ状態、非選択ブロックに属するサブデコード回路及び選択されたブロックの主ワード線が活性であるにも関わらずサブデコード信号により非活性にされるサブデコード回路には、同じ信号が与えられ、つまり、そのサブデコード回路の主ワード線ＭＷＬには電圧ｇｎｄが、サブデコード信号ＳＤＳとして電圧ｇｎｄが、サブデコード信号バーＳＤＳとして電圧ＶPPが与えられる。このとき図１２に示したサブデコード回路では、トランジスタＱ５、Ｑ６が非導通状態となり、トランジスタＱ７が導通状態となる。この時、副ワード線ＳＷＬにはトランジスタＱ７を通して電圧ｇｎｄが与えられている。
【００６１】
次に、サブデコード回路が接続している主ワード線ＭＷＬが活性化されて電圧ＶPPが与えられたときの動作について説明する。接続されている副ワード線が活性化されるサブデコード回路には、サブデコード信号ＳＤＳとして電圧ＶCCが、サブデコード信号バーＳＤＳとして電圧ｇｎｄが与えられる。この時、トランジスタＱ５、Ｑ６が導通状態となり、トランジスタＱ７が非導通状態となる。そのため、トランジスタＱ５、Ｑ６を通して主ワード線ＭＷＬから副ワード線ＳＷＬに電圧ＶPPが供給される。一方、接続されている副ワード線が活性化されないサブデコード回路には、サブデコード信号ＳＤＳとして電圧ｇｎｄが、サブデコード信号として電圧ＶPPが与えられる。この時、トランジスタＱ５、Ｑ６が非導通状態となり、トランジスタＱ７が導通状態となるため、トランジスタＱ７を通して副ワード線ＳＷＬには電圧ｇｎｄが供給される。
【００６２】
サブデコード回路が接続している主ワード線ＭＷＬが非活性であるにも関わらずサブデコード信号が副ワード線を活性化しようとする信号である場合、つまり、主ワード線ＭＷＬには電圧ｇｎｄが与えられ、サブデコード信号ＳＤＳとして電圧ＶCCが、サブデコード信号バーＳＤＳとして電圧ｇｎｄが与えられている場合、トランジスタＱ６が導通状態となり、トランジスタＱ７が非導通状態となるため、主ワード線ＭＷＬからトランジスタＱ６を通して副ワード線ＳＷＬに電圧ｇｎｄが与えられる。
【００６３】
図１２に示すような構成のサブデコード回路を用いることで、メモリセルアレイ内にサブデコード信号を伝達するために配線されている信号線よりも多数配線されている主ワード線ＭＷＬにスタンバイ時の電圧として電圧ｇｎｄが与えられるため、主ワード線に電圧ＶPPを与えていた従来のダイナミック型半導体記憶装置に比べてリーク電流による消費電力を削減でき、電圧レベルの低下に伴う誤動作を防止することができる。
【００６４】
実施例８．
次に、この発明の第８実施例によるダイナミック型半導体記憶装置について図１４及び図１５を用いて説明する。図１４はこの発明の第８実施例によるダイナミック型半導体記憶装置のサブデコード信号を変換する回路の構成を示す回路図である。図１４において、８０はブロック選択用アドレスＢＳの反対の論理値を持つ信号を出力するＮＯＴゲート、８１はＮＯＴゲート８０の出力と表２に示したサブデコード信号ＳＤＳに対応するサブデコード信号ＳＤＥとの論理和を取るＯＲゲート、Ｑ８は電圧ＶPPが与えられるソースとＯＲゲート８１の出力を受けるゲートとドレインを持つＰＭＯＳトランジスタ、８２はサブデコード信号ＳＤＥとブロック選択用アドレスＢＳとの論理積を取るＡＮＤゲート、Ｑ９は電圧ＶCCが与えられるソースとブロック選択用アドレスＢＳが与えられるゲートとトランジスタＱ８のドレインに接続されたドレインとを持つＰＭＯＳトランジスタ、Ｑ１０はトランジスタＱ８のドレインに接続されたドレインとＡＮＤゲート８２の出力に接続されたゲートと接地電圧ｇｎｄが与えられるソースとを持つＮＭＯＳトランジスタである。トランジスタＱ８のドレインからサブデコード信号バーＳＤＳが出力される。ここで、ブロック選択用アドレスＢＳ及びサブデコード回路活性化信号ＳＤＥは選択時にハイレベルとなる。なお、図１４に示した論理ゲートは全て電圧ＶPPで駆動される。
【００６５】
図１５はサブデコード信号の状態を示すタイミングチャートである。スタンバイ時（ローアドレスストローブ信号バーＲＡＳがハイレベルの時）、動作時において選択されたブロックにサブデコード回路が属していた時及び動作時において選択されなかったブロックにサブデコード回路が属していた時の主ワード線及びサブデコード信号ＳＤＳ、バーＳＤＳそれぞれの状態を表３に示す。
【００６６】
【表３】
2006099958.tif 000005
【００６７】
図１５において、サブデコード信号ＳＤＳ1，バーＳＤＳ1は選択されたブロック内に属するとともに活性化すべき副ワード線に接続されたサブデコード回路に与えられる信号であるものとする。動作状態において、サブデコード回路活性化信号ＳＤＥがハイレベル、ブロック選択用アドレスＢＳがハイレベルとなり、図１４に示したサブデコード信号変換回路において、トランジスタＱ１０のみが導通状態となるため、サブデコード信号バーＳＤＳ1として電圧ｇｎｄが出力される。
【００６８】
サブデコード信号ＳＤＳ2，バーＳＤＳ2は選択されたブロック内に属するが非活性とすべき副ワード線に接続されたサブデコード回路に与えられる信号であるものとする。動作状態において、サブデコード回路活性化信号ＳＤＥがローレベルでブロック選択用アドレスＢＳがハイレベルになり、トランジスタＱ８のみが導通状態となって電圧ＶPPがサブデコード信号バーＳＤＳ2として出力される。この時、サブデコード信号バーＳＤＳ2として電圧ＶCCを出力したのでは、トランジスタＱ５が導通状態となって誤動作を起こす。
【００６９】
サブデコード信号ＳＤＳ3，バーＳＤＳ3は非選択のブロック内に属するサブデコード回路に与えられる信号であるものとする。スタンバイ時のサブデコード回路に与えられる信号と同じである。動作状態において、ブロック選択用アドレスＢＳがローレベルになり、トランジスタＱ９のみが導通状態となって電圧ＶCCがサブデコード信号バーＳＤＳとして出力される。
【００７０】
以上のように構成することによって、第７実施例によるダイナミック型半導体記憶装置に比べて第８実施例によるそれは、スタンバイ時の信号線の電圧を低い電圧ＶCCに維持すればよいので、スタンバイ時に電圧ＶPPのレベルの低下を防止することができるとともに消費電力を抑えることができる効果が大きくなる。ここでは、ブロック選択用アドレスＢＳに応じてサブデコード信号を変換しているので、特定のブロック以外はサブデコード信号バーＳＤＳとして電圧ＶCCを与えられ消費電力が抑えられるが、消費電力の多少の増加はあるが、スタンバイか否かを制御するローアドレスストローブ信号バーＲＡＳを用いて制御しても良い。
【図面の簡単な説明】
【００７１】
【図１】この発明の第１実施例によるダイナミック型半導体記憶装置の構成の概要を示すブロック図である。
【図２】この発明の第１実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置を示すブロック図である。
【図３】この発明の第１実施例によるメモリセルアレイ内のサブデコード回路の配置を示すブロック図である。
【図４】この発明の第２実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置を示すブロック図である。
【図５】この発明の第２実施例によるメモリセルアレイ内のサブデコード回路の配置を示すブロック図である。
【図６】この発明の第３実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置を示すブロック図である。
【図７】この発明の第４実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置の一例を示すブロック図である。
【図８】この発明の第４実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置の他の例を示すブロック図である。
【図９】この発明の第５実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置の一例を示すブロック図である。
【図１０】この発明の第５実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置の他の例を示すブロック図である。
【図１１】この発明の第６実施例によるダイナミック型半導体記憶装置のメモリセルアレイ周辺の回路の配置を示すブロック図である。
【図１２】この発明の第７実施例によるダイナミック型半導体記憶装置のサブデコード回路の構成を示す回路図である。
【図１３】この発明の第７実施例によるダイナミック型半導体記憶装置の動作を示すタイミングチャートである。
【図１４】この発明の第８実施例によるダイナミック型半導体記憶装置のサブデコード信号の変換回路の構成を示す回路図である。
【図１５】この発明の第８実施例によるダイナミック型半導体記憶装置の動作を示すタイミングチャートである。
【図１６】従来のメモリセルアレイを複数のブロックに分割したダイナミック型半導体記憶装置に、分割デコーダ方式を適用した場合に予想される構成を示すブロック図である。
【図１７】図１６に示したダイナミック型半導体記憶装置のメモリセルアレイ内のサブデコード回路の配置を示すブロック図である。
【図１８】従来のサブデコード回路の構成を示す回路図である。
【符号の説明】
【００７２】
１  ダイナミック型半導体記憶装置、２  制御クロック発生回路、３  アドレスバッファ、４  マルチプレクサ、５  列デコーダ、６  サブデコード信号生成回路群、ＢＬ1〜ＢＬm  ブロック、ＳＡ1〜ＳＡm  センスアンプ列、ＭＲＤ1〜ＭＲＤm  主行デコーダ、ＳＤＢ１１〜ＳＤＢ１ｍ  サブデコード信号生成回路。
【図１】
2006099958.tif 000006
【図２】
2006099958.tif 000007
【図３】
2006099958.tif 000008
【図４】
2006099958.tif 000009
【図５】
2006099958.tif 000010
【図６】
2006099958.tif 000011
【図７】
2006099958.tif 000012
【図８】
2006099958.tif 000013
【図９】
2006099958.tif 000014
【図１０】
2006099958.tif 000015
【図１１】
2006099958.tif 000016
【図１２】
2006099958.tif 000017
【図１３】
2006099958.tif 000018
【図１４】
2006099958.tif 000019
【図１５】
2006099958.tif 000020
【図１６】
2006099958.tif 000021
【図１７】
2006099958.tif 000022
【図１８】
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