(57)【要約】【課題】  検出部を収容する密閉室を容易に高真空状態で封止することができると共に、小型化、低コスト化を図り、デバイスの自由度を高めることができ、また、熱の影響による制限を受けないこと。【解決手段】  一対のガラス基板２０のうち少なくともいずれかのガラス基板２０に形成された貫通孔４０と、一対のガラス基板２０又はシリコン基板２１のうち少なくともどちらか一方に形成され、貫通孔４０と密閉室２２とを連結する流路４１と、少なくとも貫通孔４０の内周面に成膜された第１の薄膜４２と、該第１の薄膜４２上に成膜された第２の薄膜４３とを備え、第１の薄膜４２及び第２の薄膜４３が、それぞれ互いに異なる成膜速度で成膜されたものであり、第１の薄膜４２は流路４１を完全に塞がない厚さで成膜され、第２の薄膜４３が流路４１を完全に塞ぐよう第１の薄膜４２上に成膜されて密閉室２２を封止する力学量センサ２を提供する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
一対のガラス基板と、該一対のガラス基板の間に挟まれた状態で陽極接合により接合されたシリコン基板と、該シリコン基板と一対のガラス基板とで囲まれた密閉室と、該密閉室内に収容され外部から作用した力学量を検出する検出部とを備える力学量センサであって、
前記一対のガラス基板のうち少なくともいずれかのガラス基板に形成された貫通孔と、
前記一対のガラス基板又は前記シリコン基板のうち少なくともどちらか一方に形成され、前記貫通孔と前記密閉室とを連結する流路と、
少なくとも前記貫通孔の内周面に成膜された第１の薄膜と、
該第１の薄膜上に成膜された第２の薄膜とを備え、
前記第１の薄膜及び前記第２の薄膜は、それぞれ互いに異なる成膜速度で成膜されたものであり、第１の薄膜は前記流路を完全に塞がない厚さで成膜され、第２の薄膜は流路を完全に塞ぐよう第１の薄膜上に成膜されて前記密閉室を封止することを特徴とする力学量センサ。
【請求項２】
請求項１記載の力学量センサにおいて、
前記第１の薄膜は、予め決められた基準値以上の成膜速度で高速成膜されたものであり、
前記第２の薄膜は、前記基準値以下の成膜速度で低速成膜されたものであることを特徴とする力学量センサ。
【請求項３】
請求項１記載の力学量センサにおいて、
前記第１の薄膜は、予め決められた基準値以下の成膜速度で低速成膜されたものであり、
前記第２の薄膜は、前記基準値以上の成膜速度で高速成膜されたものであることを特徴とする力学量センサ。
【請求項４】
請求項１から３のいずれか１項に記載の力学量センサにおいて、
前記貫通孔は、前記シリコン基板に向かうにしたがい漸次径が縮径する円錐状に形成されていることを特徴とする力学量センサ。
【請求項５】
請求項１から４のいずれか１項に記載の力学量センサにおいて、
前記第１の薄膜は、金属材料により成膜された薄膜であることを特徴とする力学量センサ。
【請求項６】
請求項１から５のいずれか１項に記載の力学量センサを有することを特徴とする電子機器。
【請求項７】
一対のガラス基板と、該一対のガラス基板の間に挟まれた状態で陽極接合により接合されたシリコン基板と、該シリコン基板と一対のガラス基板とで囲まれた密閉室と、該密閉室内に収容され外部から作用した力学量を検出する検出部とを備える力学量センサを製造する方法であって、
前記シリコン基板に凹部を形成すると共に該凹部内に前記検出部を形成する検出部形成工程と、
前記一対のガラス基板うち少なくともいずれかのガラス基板に貫通孔を形成する貫通孔形成工程と、
前記貫通孔が形成された前記ガラス基板を前記シリコン基板に重ねた際に、貫通孔と前記凹部とを連結させるように、ガラス基板又はシリコン基板のうち少なくともどちらか一方に流路を形成する流路形成工程と、
前記検出部形成工程、前記貫通孔形成工程及び前記流路形成工程後、前記一対のガラス基板と前記シリコン基板とを陽極接合し、前記凹部と一対のガラス基板とで囲まれた前記密閉室を形成する基板接合工程と、
該基板接合工程と、前記貫通孔及び前記流路を介して前記密閉室内を真空状態にする真空工程と、
該真空工程後、少なくとも前記貫通孔の内周面に第１の薄膜を成膜する第１成膜工程と、
該第１成膜工程後、第１成膜工程時の成膜速度と異なる成膜速度で前記第１の薄膜上に第２の薄膜を成膜する第２成膜工程とを備え、
前記第１成膜工程の際、前記流路を完全に塞がない厚さで前記第１の薄膜を成膜し、
前記第２成膜工程の際、前記流路を完全に塞ぐよう前記第２の薄膜を前記第１の薄膜上に成膜して、前記密閉室を封止することを特徴とする力学量センサの製造方法。
【請求項８】
請求項７記載の力学量センサの製造方法において、
前記第１成膜工程の際、予め決められた基準値以上の成膜速度で前記第１の薄膜を高速成膜し、
前記第２成膜工程の際、前記基準値以下の成膜速度で前記第２の薄膜を低速成膜することを特徴とする力学量センサの製造方法。
【請求項９】
請求項７記載の力学量センサの製造方法において、
前記第１成膜工程の際、予め決められた基準値以下の成膜速度で前記第１の薄膜を低速成膜し、
前記第２成膜工程の際、前記基準値以上の成膜速度で前記第２の薄膜を高速成膜することを特徴とする力学量センサの製造方法。
【請求項１０】
請求項７から９のいずれか１項に記載の力学量センサの製造方法において、
前記第１成膜工程の際、前記流路を２０％〜８０％の範囲で塞ぐよう前記第１の薄膜を成膜することを特徴とする力学量センサの製造方法。
【請求項１１】
請求項７から１０のいずれか１項に記載の力学量センサの製造方法において、
前記第１成膜工程の際、金属材料により前記第１の薄膜を成膜することを特徴とする力学量センサの製造方法。
【請求項１２】
請求項７から１１のいずれか１項に記載の力学量センサの製造方法において、
前記第２成膜工程の際、化学気相成長法により前記第２の薄膜を成膜することを特徴とする力学量センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラス基板とシリコン基板とを用いて高真空な密閉室を形成し、該密閉室内に加速度や角速度等の各種の力学量を検出する検出部を収容した加速度センサや角速度センサ等の力学量センサ及び該力学量センサを有する電子機器並びに力学量センサの製造方法に関するものである。
【背景技術】
【０００２】
従来より、加速度センサや角速度センサ等の力学量センサにおいて、センサ（検出部）の検出感度を向上させるために、センサを収容する密閉室内の真空度を向上させる様々な検討が行われてきた。
つまり、一般的にガラス基板とシリコン基板とを接合するには、真空状態に減圧した状態で陽極接合を行って両基板の接合を行っている。ところが、陽極接合時にガラス基板及びシリコン基板から酸素ガスが発生して密閉室内に残留してしまい、該密閉室内の圧力が上昇する不具合があった。これにより、例えば、センサの振動が、残留酸素ガスによって妨げられ、センサの検出感度の低下を招いていた。そのため、上述したように密閉室内の真空度を向上させる必要がある。
【０００３】
ここで、密閉室内の真空度を向上させるための１つの方法として、ガラス基板又はシリコン基板にゲッター剤と呼ばれる酸素吸収用金属膜を設け、陽極接合時に発生する酸素ガスを吸収し、密閉室内の真空度を向上する方法が知られている（例えば、特許文献１参照）。
この特許文献１に記載されている方法は、ガラス基板にチタン系の金属膜、又は、チタン系の合金属膜を薄膜上に蒸着することで、酸素吸収用金属膜（ゲッター剤）を設けるものである。これにより、陽極接合後の密閉室内の圧力増加を防止、即ち、真空度を向上させ、検出感度の向上を図っている。
【０００４】
また、他の方法として、ガラス基板に貫通孔を設け、該貫通孔に金属をスパッタして封止する方法も知られている（例えば、特許文献２参照）。
この特許文献２に記載された方法は、貫通孔を有するガラス基板とシリコン基板とを陽極接合した後に、真空状態に減圧し、ガラス基板の貫通孔の内周面に金属をスパッタリングする。これにより、貫通孔の封止と共に、シリコン基板の段部に金属蒸着された連結線と、金属のスパッタリングにより形成された配線の上端とを連結することができ、配線処理及び貫通孔の封止を同時に行うことができる。この特許文献２に記載された方法によれば、陽極接合した後に真空状態で貫通孔の封止を行うので、密閉室内を高真空度を保った状態で封止することができ、センサの検出感度の向上を図ることができる。また、スパッタした金属を配線としても利用することがでできる。
【０００５】
更に別な方法として、貫通孔を粘性流動可能な膜により封止する方法も知られている（例えば、特許文献３参照）。
この特許文献３に記載された方法は、真空状態において加熱することにより、粘性流動可能な膜を加熱させて、該膜により貫通孔を塞ぐものである。これにより、密閉室内を高真空で封止でき、検出感度の向上を図ることができる。
【特許文献１】特開平１０−１２２８６９号公報
【特許文献２】特開平６−１６０４２０号公報
【特許文献３】特開２００３−３３２５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の方法では、以下の課題が残されている。
即ち、上記特許文献１記載の方法では、ガラス基板に酸素吸収用金属膜を形成する必要があるので、そのための工程が余計に増えてしまい工程の煩雑化を招き、手間のかかるものであった。また、薄膜を堆積することで、デバイスの自由度が下がると共にコスト高を招くものであった。
【０００７】
特に、ゲッター剤は、チタン系の半金属状態のものを使用するのが一般的であるが、半金属であるため粉末状の不純物が周囲に出る恐れがあり、この不純物によりガラス基板とシリコン基板との接合不良が生じる恐れがあった。また、発生した酸素ガスを吸収した後に、粉末状の不純物を含んだ生成物が発生する恐れもあり、これが他の構成要素に影響を与える可能性もあった。更に、半金属状であるため、酸素吸収用金属膜を形成する際、フォトリソ技術によるパターニングではなく、手作業による組み込みを必要とする場合があることからも、作業性が悪く（手間がかかり）、経験を要する困難な作業であった。
更には、この酸素吸収用金属膜は、表面反応する性質を有しているので、効率良く酸素ガスを吸収するには多くの表面積が必要であった。そのため、広い設置スペースが必要であり、小型化を図ることが困難なものであった。
【０００８】
また、上述したガラス基板上に薄膜を形成するのではなく、専用の空間を形成し、該空間内に粒子状のゲッター剤を入れることで、発生する酸素ガスを吸収する方法もあるが、この場合においても、上述したと同様の問題が生じていた。
このように、特許文献１に記載されている酸素吸収用金属膜を利用した方法では、真空状態の下で陽極接合を行う際に発生する密閉室内の圧力上昇を防止することができるが、その代わりに、上述した新たな課題が生じてしまっていた。
【０００９】
また、上記特許文献２に記載されている方法は、貫通孔の封止と共にシリコン基板の連結線とガラス基板の貫通孔の内周面に形成された配線との電気的な接合も同時に行わせるため、貫通孔の封止を金属で行うことが必須とされている。ところが、金属で封止を行う場合には、金属膜の厚さが所定の厚さ（例えば、１０μｍ）を有していないと貫通孔を完全に封止することが困難である反面、金属膜の厚みが増すと、結晶性の影響等により膜剥がれが発生し易いという問題があった。この膜剥がれの原因としては、金属膜を用いることにより、膜の応力を生じる、或いはグレイン成長をするために均一に成長しない、或いはグレイン成長によりカバレージがうまくいかない等の各種の問題を引き起こし易くなるためと考えられる。
上述したように、金属膜を使用して貫通孔を封止するには、その膜厚が厚くても薄くても不完全な封止となる可能性があり、貫通孔の封止を確実なものにするには、非常に困難なものであった。
【００１０】
また、上記特許文献３に記載されている方法は、ＰＳＧ（フォスフォシリケートガラス：リンがドープされた酸化シリコン）やＢＰＳＧ（ボロフォスフォシリケートガラス：ボロンとリンがドープされた酸化シリコン）等の粘性流動可能な膜を利用するが、この膜を粘性流動させるために必要な温度は９００℃以上の温度が必要である。ところが、配線に頻繁に使用されるアルミニウムは、融点が６５０℃程度であるため、粘性流動させる際にアルミニウムが熱による影響を受けてしまうものであった。そのため、配線としてアルミニウムが使用できない等の制限を受けてしまう不都合があった。
【００１１】
本発明は、このような事情に考慮してなされたもので、その目的は、検出部を収容する密閉室を容易に高真空状態で封止することができると共に、小型化、低コスト化を図り、デバイスの自由度を高めることができ、また、熱の影響による制限を受けない力学量センサ及び電子機器並びに力学量センサの製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、前記課題を解決するために以下の手段を提供する。
本発明の力学量センサは、一対のガラス基板と、該一対のガラス基板の間に挟まれた状態で陽極接合により接合されたシリコン基板と、該シリコン基板と一対のガラス基板とで囲まれた密閉室と、該密閉室内に収容され外部から作用した力学量を検出する検出部とを備える力学量センサであって、前記一対のガラス基板のうち少なくともいずれかのガラス基板に形成された貫通孔と、前記一対のガラス基板又は前記シリコン基板のうち少なくともどちらか一方に形成され、前記貫通孔と前記密閉室とを連結する流路と、少なくとも前記貫通孔の内周面に成膜された第１の薄膜と、該第１の薄膜上に成膜された第２の薄膜とを備え、前記第１の薄膜及び前記第２の薄膜が、それぞれ互いに異なる成膜速度で成膜されたものであり、第１の薄膜は前記流路を完全に塞がない厚さで成膜され、第２の薄膜は流路を完全に塞ぐよう第１の薄膜上に成膜されて前記密閉室を封止することを特徴とするものである。
【００１３】
また、本発明の力学量センサの製造方法は、一対のガラス基板と、該一対のガラス基板の間に挟まれた状態で陽極接合により接合されたシリコン基板と、該シリコン基板と一対のガラス基板とで囲まれた密閉室と、該密閉室内に収容され外部から作用した力学量を検出する検出部とを備える力学量センサを製造する方法であって、前記シリコン基板に凹部を形成すると共に該凹部内に前記検出部を形成する検出部形成工程と、前記一対のガラス基板うち少なくともいずれかのガラス基板に貫通孔を形成する貫通孔形成工程と、前記貫通孔が形成された前記ガラス基板を前記シリコン基板に重ねた際に、貫通孔と前記凹部とを連結させるように、ガラス基板又はシリコン基板のうち少なくともどちらか一方に流路を形成する流路形成工程と、前記検出部形成工程、前記貫通孔形成工程及び前記流路形成工程後、前記一対のガラス基板と前記シリコン基板とを陽極接合し、前記凹部と一対のガラス基板とで囲まれた前記密閉室を形成する基板接合工程と、該基板接合工程と、前記貫通孔及び前記流路を介して前記密閉室内を真空状態にする真空工程と、該真空工程後、少なくとも前記貫通孔の内周面に第１の薄膜を成膜する第１成膜工程と、該第１成膜工程後、第１成膜工程時の成膜速度と異なる成膜速度で前記第１の薄膜上に第２の薄膜を成膜する第２成膜工程とを備え、前記第１成膜工程の際、前記流路を完全に塞がない厚さで前記第１の薄膜を成膜し、前記第２成膜工程の際、前記流路を完全に塞ぐよう前記第２の薄膜を前記第１の薄膜上に成膜して、前記密閉室を封止することを特徴とするものである。
【００１４】
この発明に係る力学量センサ及び力学量センサの製造方法においては、まず、検出部形成工程により、シリコン基板に密閉室を構成する凹部を形成すると共に該凹部内に角速度
や加速度等の力学量を検出する検出部を形成する。また、貫通孔形成工程により、ガラス基板の所定位置に貫通孔を形成する。また、流路形成工程により、貫通孔と凹部とを連結させるように、ガラス基板又はシリコン基板のうち少なくとも一方の基板に流路を形成する。
なお、これら検出部形成工程、貫通孔形成工程及び流路形成工程は、どの工程を先に行っても良く、また、同時に行っても構わない。
上記各工程の終了後、基板接合工程を行う。即ち、シリコン基板を間に挟んだ状態で該シリコン基板に一対のガラス基板を陽極接合により接合させる。この際、一対のガラス基板と凹部とで囲まれた空間が、上記密閉室となる。また、この状態においては、密閉室は、流路及び貫通孔を介して外部と通じている状態である。
【００１５】
基板接合工程後、真空工程を行う。即ち、貫通孔及び流路を介して密閉室内の圧力を、例えば、１０−３Ｔｏｒｒ以下まで真空引きして真空状態に保たせる。この際、上記陽極接合時に発生した酸素ガスが流路及び貫通孔を介して確実に密閉室内から外部に排出される。
【００１６】
そして、真空工程後、第１成膜工程を行って少なくとも貫通孔の内周面に流路を完全に塞がない程度に第１の薄膜を成膜する。例えば、スパッタリング法や蒸着法やＣＶＤ法（化学気相成長法：Chemical Vapor Deposition）により成膜を行う。
第１の薄膜を成膜した後に、第２成膜工程により、第１の薄膜上に第２の薄膜を成膜して流路を完全に塞ぎ、密閉室内の封止を行う。
【００１７】
上記第１成膜工程及び第２成膜工程を行う際に、それぞれ互いに異なる成膜速度で成膜を行う。例えば、第１成膜工程時に第１の薄膜を速い成膜速度（高速成膜）で成膜し、第２成膜工程時に第２の薄膜を遅い成膜速度（低速成膜）で成膜する。
この場合には、第１成膜工程により、第１の薄膜を流路が塞がらない量だけ短時間で成膜することができる。この際、シリコン基板及び一対のガラス基板の周囲に、例えば、ＴＥＯＳガス（Tetra Ethyl Ortho Silicate）等の反応性ガスが多く存在するので、真空度は若干劣るが、第１の薄膜が高速で流路をある程度塞ぐので、密閉室内の真空度の低下を極力低減させることができる。
そして、第２成膜工程により、第２の薄膜を低速で成膜して、流路を完全に塞いで密閉室内の封止を行う。この際、成膜速度を落とすので、上記ＴＥＯＳガス等の反応性ガスの量を減らすことができる。よって、高真空状態で封止を行うことができる。
特に、第１成膜工程により、流路がある程度塞がっているので、第２成膜工程にかける時間を極力短縮することができる。その結果、第１成膜工程及び第２成膜工程により、密閉室の封止を短時間で確実に行うことができる。
【００１８】
仮に、高速成膜を１回行って貫通孔を塞いだ（流路を塞いだ）場合には、より短時間で密閉室内の封止を行うことができるが、その反面、成膜レートが速いので、グレイン成長やカバレージがうまくいかず、結果的に密閉室内を高真空度に保つことができない。また、低速成膜を１回行って貫通孔を塞いだ場合には、密閉室内を高真空状態で封止することができるが、その反面、封止時間が長くなってしまい効率良く封止を行うことができない。
これに対して、本発明は、上述したように、互いにそれぞれ異なる成膜速度により成膜を２段階に分けて行うので、密閉室内をより真空状態に近づけた状態で、容易且つ短時間で封止することできる。よって、検出部の検出感度を向上でき、加速度や角速度等の力学量をより高精度に検出することができる。
【００１９】
また、成膜を２回に分けて行うので、仮に第１の薄膜又は第２の薄膜に金属膜を使用したとしても、厚く成膜する必要はない。よって、膜剥がれを防止することができる。また、第１の薄膜に金属膜を使用したとしても、その上に第２の薄膜が成膜されるので、流路の封止は問題ない。また、第２の薄膜に金属膜を使用したとしても、第１の薄膜により流路がある程度塞がっているので、封止を確実に行うことができる。
【００２０】
また、従来の酸素吸収用金属膜を用いた場合と異なり、陽極接合後に密閉室の真空引きを貫通孔を介して行えるので、酸素ガスの影響を受けることはない。このことからも、密閉室内を高真空状態にし易い。また、酸素吸収用金属膜等を作製する特別な工程が不要であると共に、薄膜を成膜するだけで、密閉室内を高真空状態に封止可能なので、製造が容易であり、製造プロセスの単純化を図ることができる。よって、低コスト化を図ることができると共に小型化、デバイスの自由度を高めることができる。
また、通常成膜時の温度は４００℃以下であるので、従来の粘性流動可能な膜を使用する場合と異なり、アルミニウム配線等を使用したとしても熱による影響を与えることはない。そのため、設計の自由度を向上することができる。
【００２１】
また、本発明の力学量センサは、上記本発明の力学量センサにおいて、前記第１の薄膜が、予め決められた基準値以上の成膜速度で高速成膜されたものであり、前記第２の薄膜が、前記基準値以下の成膜速度で低速成膜されたものであることを特徴とするものである。
【００２２】
また、本発明の力学量センサの製造方法は、上記本発明の力学量センサの製造方法において、前記第１成膜工程の際、予め決められた基準値以上の成膜速度で前記第１の薄膜を高速成膜し、前記第２成膜工程の際、前記基準値以下の成膜速度で前記第２の薄膜を低速成膜することを特徴とするものである。
【００２３】
この発明に係る力学量センサ及び力学量センサの製造方法においては、高速成膜、低速成膜の順に成膜を行って密閉室の封止を行う。即ち、まず、第１成膜工程により、基準値、例えば、０．１μｍ／分以上の成膜速度で第１の薄膜を成膜する。これにより、第１の薄膜を流路が塞がらない量だけ短時間で成膜することができる。この際、第１の薄膜が高速で流路をある程度塞ぐので、密閉室内の真空度の低下を極力低減させることができる。
次いで、第２成膜工程により、第２の薄膜を基準値以下の成膜速度、例えば、０．０５μｍ／分の低速で成膜して、流路を完全に塞いで密閉室内の封止を行う。この際、成膜速度を落とすので、ＴＥＯＳガス等の反応性ガスの量を減らすことができる。よって、高真空状態で封止を行うことができ、密閉室内を高真空状態にすることができる。特に、第１成膜工程により、流路がある程度塞がっているので、第２成膜工程にかける時間を極力短縮することができる。その結果、密閉室の封止を短時間で確実に行うことができる。
【００２４】
また、本発明の力学量センサは、上記本発明の力学量センサにおいて、前記第１の薄膜が、予め決められた基準値以下の成膜速度で低速成膜されたものであり、前記第２の薄膜が、前記基準値以上の成膜速度で高速成膜されたものであることを特徴とするものである。
【００２５】
また、本発明の力学量センサの製造方法は、上記本発明の力学量センサの製造方法において、前記第１成膜工程の際、予め決められた基準値以下の成膜速度で前記第１の薄膜を低速成膜し、前記第２成膜工程の際、前記基準値以上の成膜速度で前記第２の薄膜を高速成膜することを特徴とするものである。
【００２６】
この発明に係る力学量センサ及び力学量センサの製造方法においては、低速成膜、高速成膜の順に成膜を行って密閉室の封止を行う。即ち、まず、第１成膜工程により、基準値、例えば、０．１μｍ／分以下の成膜速度（０．０５μｍ／分）で第１の薄膜を成膜する。これにより、高真空状態で膜剥がれ等を生じさせずに確実に成膜を行うことができる。特に、この際の成膜は、流路を完全に塞がない程度の膜厚で構わないので、成膜にかける時間を極力短くすることができる。また、低速で成膜を行うので、密閉室内を高真空に保つことができる。
次いで、第２成膜工程により、第２の薄膜を基準値、例えば、０．１μｍ／分以上の成膜速度で成膜して、流路を完全に塞いで密閉室内の封止を行う。この際、第１成膜工程により、流路はある程度塞がれているので、第２の薄膜を厚く成膜する必要はない。そのため、高速成膜したとしても、膜剥がれ等を生じさせずに確実に密閉室の封止を行うことができる。また、僅かな量を高速成膜で短時間に成膜を行うので、密閉室内の真空度を低下を極力抑えることができる。その結果、密閉室の封止を短時間で確実に行うことができる。
【００２７】
また、本発明の力学量センサは、上記本発明のいずれかに記載の力学量センサにおいて、前記第１の薄膜が、金属材料により成膜された薄膜であることを特徴とするものである。
【００２８】
また、本発明の力学量センサの製造方法において、上記本発明のいずれかに記載の力学量センサにおいて、前記第１成膜工程の際、金属材料により前記第１の薄膜を成膜することを特徴とするものである。
【００２９】
この発明に係る力学量センサ及び力学量センサの製造方法においては、第１成膜工程の際、アルミニウムや金等の金属材料により第１の薄膜をスパッタリング法や蒸着等で成膜する。これにより、第１の薄膜を電極や配線等として有効に利用することができ、利便性が向上する。
【００３０】
また、本発明の力学量センサは、上記本発明のいずれかに記載の力学量センサにおいて、前記貫通孔が、前記シリコン基板に向かうにしたがい漸次径が縮径する円錐状に形成されていることを特徴とするものである。
【００３１】
この発明に係る力学量センサにおいては、貫通孔が円錐状に形成されているので、第１の薄膜及び第２の薄膜を内周面に成膜し易い。よって、より確実に密閉室の封止を行うことができる。
【００３２】
また、本発明の力学量センサの製造方法は、上記本発明のいずれかに記載の力学量センサにおいて、前記第１成膜工程の際、前記流路を２０％〜８０％の範囲で塞ぐよう前記第１の薄膜を成膜することを特徴とするものである。
【００３３】
この発明に係る力学量センサの製造方法においては、第１成膜工程の際に、流路を２０％〜８０％の範囲で塞ぐよう第１の薄膜を成膜する。このように、第１成膜工程により、流路を塞ぎすぎず、また、開けすぎない範囲で成膜を行える。特に、第１成膜工程の成膜時間（高速成膜又は低速成膜）に応じて、上述した範囲内で適時成膜範囲を変更することで、密閉室を短時間で確実に封止することができる。
【００３４】
また、本発明の力学量センサの製造方法においては、上記本発明のいずれかに記載の力学量センサにおいて、前記第２成膜工程の際、化学気相成長法により前記第２の薄膜を成膜することを特徴とするものである。
【００３５】
この発明に係る力学量センサの製造方法においては、第２成膜工程の際に、化学気相成長法（ＣＶＤ法）により、第２の薄膜を成膜するので、成膜後、例えば、ガラス基板上に成膜された第２の薄膜を容易にエッチングして任意の形状にパターニングすることが可能である。よって、設計の自由度が向上する。
【００３６】
また、本発明の電子機器は、上記本発明のいずれか記載の力学量センサを有することを特徴とするものである。
【００３７】
この発明に係る電子機器においては、検出感度が向上した力学量センサを備えているので、信頼性の向上を図ることができる。また、低コスト化、小型化及びデバイスの自由度が高い力学量センサを有しているので、電子機器自体の小型化、低コスト化をも図ることができる。
【発明の効果】
【００３８】
本発明に係る力学量センサ及び力学量センサの製造方法によれば、互いにそれぞれ異なる成膜速度により成膜を２段階に分けて行うことで、密閉室内をより真空状態に近づけた状態で、容易且つ短時間で封止することでき、検出部の検出感度を向上することができる。その結果、加速度や角速度等の力学量をより高精度に検出することができる。
また、特別な工程が不要であると共に、薄膜を成膜するだけで密閉室内を高真空状態に封止可能なので、製造が容易であり、製造プロセスの単純化を図ることができる。よって、低コスト化を図ることができると共に小型化、デバイスの自由度を高めることができる。更に、アルミニウム配線等を使用したとしても熱による影響を与えることはない。そのため、設計の自由度を向上することができる。
また、本発明の電子機器によれば、信頼性の向上化、小型化、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明に係る力学量センサ及び電子機器並びに力学量センサの製造方法の一実施形態を、図１から図２３を参照して説明する。
なお、本実施形態では、電子機器を、デジタルカメラや携帯電話機等のカメラ機構を有する電子機器１として、また、力学量センサを、角速度を検出するジャイロセンサ２として以下に説明する。
上記電子機器１は、図１に示すように、カメラモジュール３と上記ジャイロセンサ２を有するセンサユニット４とを備えている。カメラモジュール３は、センサユニット４から送られてきた角速度に基づいて、図示しないカメラレンズの補正量の算出を行うレンズ補正量算出回路５と、該レンズ補正量算出回路５で算出された補正量に基づいてＸ軸用レンズアクチュエータ６及びＹ軸用レンズアクチュエータ７を駆動するレンズ駆動回路８とを備えている。そして、両レンズアクチュエータ６、７は、それぞれカメラレンズをＸ方向及びＹ方向に適時変位させることで、手振れ補正等ができるようになっている。
【００４０】
上記センサユニット４は、上記ジャイロセンサ２と、該ジャイロセンサ２で検出された角速度に応じた静電容量を電圧に変換するＣ−Ｖ変換回路９と、変換された電圧から角速度を算出する角速度算出回路１０とを備えている。また、角速度算出回路１０は、算出した角速度を上記レンズ補正量算出回路５に出力するようになっている。
【００４１】
ジャイロセンサ２は、図２及び図３に示すように、一対のガラス基板２０と、該一対のガラス基板２０の間に挟まれた状態で陽極接合により接合されたシリコン基板２１と、該シリコン基板２１と一対のガラス基板２０とで囲まれた密閉室２２と、該密閉室２２内に収容され外部から作用した角速度（力学量）を検出する検出部２３とを備えている。
なお、本実施形態においては、上記シリコン基板２１として、シリコン（Ｓｉ）支持基板２５（例えば、厚さ３００〜８００μｍ）と該Ｓｉ支持基板２５上に形成された二酸化珪素（ＳｉＯ２）のＢＯＸ層（Buried Oxide）２６と、該ＢＯＸ層２６上に形成されたＳｉ活性層２７（例えば、厚さ５〜１００μｍ）とを有するＳＯＩ（Silicon On Insulator）基板２１を用いた例を説明する。
【００４２】
上記密閉室２２は、ＳＯＩ基板２１に形成された凹部３０と一対のガラス基板２０とで囲まれた空間より形成されている。また、ＳＯＩ基板２１には、図２及び図３に示すように、密閉室２２内に４本のビーム（梁部）３１によりガラス基板２０に接触しないように（中空状態）吊り下げられたプルーフマス３２が形成されている。
この４本のビーム３１は、四角形状に囲まれたフレーム３３に基端側が支持されており、フレーム３３の４つの各辺の中間位置からそれぞれ内側に向けて延びた状態とされている。また、フレーム３３の周囲には、図２に示すように、所定間隔を空けた状態でポスト３４が一対のガラス基板２０の間に設けられている。
【００４３】
また、Ｓｉ活性層２７側のガラス基板２０（一方のガラス基板２０）上であって、プルーフマス３２に対向する位置には、第１の電極３５が設けられており、他方のガラス基板２０とポスト３４との間に設けられた第１の電極パッド３６と図示しない配線によって電気的接続されている。そして、第１の電極パッド３６に電圧が印加されると、第１の電極３５からプルーフマス３２の上部に静電引力が作用するようになっている。
また、Ｓｉ支持基板２５側のガラス基板２０（他方のガラス基板２０）上であって、プルーフマス３２に対向する位置には、第２の電極３７が設けられており、他方のガラス基板２０とポスト３４との間に設けられた第２の電極パッド３８と図示しない配線によって電気的接続されている。そして、第２の電極パッド３８に電圧が印加されると、第２の電極３７からプルーフマス３２の下部に静電引力が作用するようになっている。
【００４４】
上記プルーフマス３２は、上記第１の電極３５及び第２の電極３７による静電引力によって所定の入力波形で励振する。そして、プルーフマス３２は、この励振状態で外部から角速度を受けると４本のビーム３１を回転中心として、Ｘ方向或いはＹ方向回りに捩れて変位するようになっている。
ここで、Ｓｉ活性層２７側のガラス基板２０上には、プルーフマス３２に対向する位置に、プルーフマス３２との距離を測定する図示しない検出用電極が設けられている。この検出用電極は、プルーフマス３２との距離変化を静電容量の変化として検出する。これにより、プルーフマス３２の変位を該変位に応じた静電容量として検出でき、また、検出した容量を他方のガラス基板２０とポスト３４との間に設けられた第３の電極パッド３９を介してＣ−Ｖ変換回路９に出力するようになっている。
即ち、これらプルーフマス３２、第１の電極３５、第２の電極３７及び検出用電極は、密閉室２２内に収容された上記検出部２３として機能するようになっている。
なお、図２を除く他の図面には、ポスト３４、第１の電極３５、第１の電極パッド３６、第２の電極３７、第２の電極パッド３８及び第３の電極パッド３９については、図示を省略している。
【００４５】
また、ジャイロセンサ２は、図４及び図５に示すように、一対のガラス基板２０のうち少なくともいずれかのガラス基板２０に形成された貫通孔４０と、一対のガラス基板２０又はシリコン基板２１のうち少なくともどちらか一方に形成され、貫通孔４０と密閉室２２とを連結する流路４１と、少なくとも貫通孔４０の内周面に成膜された第１の薄膜４２と、該第１の薄膜４２上に成膜された第２の薄膜４３とを備えている。
また、第１の薄膜４２及び第２の薄膜４３は、それぞれ互いに異なる成膜速度で成膜されたものであり、第１の薄膜４２は流路４１を完全に塞がない厚さで成膜され、第２の薄膜４３は流路４１を完全に塞ぐように第１の薄膜４２上に成膜されて密閉室２２を封止するものである。
【００４６】
なお、本実施形態においては、第１の薄膜４２が予め決められた基準値、例えば、０．１μｍ／分以上の成膜速度で高速成膜されたものであり、第２の薄膜４３が基準値以下の成膜速度、例えば、０．０５μｍ／分で低速成膜された場合を例にして説明する。
また、本実施形態においては、第１の薄膜４２が金属材料であるアルミニウムにより成膜されたメタル薄膜であり、第２の薄膜４３がＴＥＯＳガス（Tetra Ethyl Ortho Silicate）等の反応性ガスにより所定の雰囲気に保たれた状態で、ＣＶＤ（Chemical Vapor Deposition）法等により反応性ガスを利用して形成された薄膜である場合を例にして説明する。これら第１の薄膜４２及び第２の薄膜４３については、後に詳細に説明する。
また、上記貫通孔４０は、図４及び図５に示すように、ＳＯＩ基板２１に向かうにしたがい漸次径が縮径する円錐状（テーパ状）に形成されている。
【００４７】
次に、このように構成されたジャイロセンサ２の製造方法を以下に説明する。
本実施形態のジャイロセンサ２の製造方法は、ＳＯＩ基板２１に凹部３０を形成すると共に、該凹部３０内に検出部２３を形成する検出部形成工程と、一対のガラス基板２０のうち少なくともいずれかのガラス基板２０に貫通孔４０を形成する貫通孔形成工程と、貫通孔４０が形成されたガラス基板２０をＳＯＩ基板２１に重ねた際に、貫通孔４０と凹部３０とを連結させるように、ガラス基板２０又はＳＯＩ基板２１のうち少なくともどちらか一方に流路４１を形成する流路形成工程と、検出部形成工程、貫通孔形成工程及び流路形成工程後、一対のガラス基板２０とＳＯＩ基板２１とを陽極接合により接合し、凹部３０と一対のガラス基板２０とで囲まれた密閉室２２を形成する基板接合工程と、該基板接合工程後、貫通孔４０及び流路４１を介して密閉室２２内を真空状態にする真空工程と、該真空工程後、少なくとも貫通孔４０の内周面に第１の薄膜４２を成膜する第１成膜工程と、該第１成膜工程後、第１成膜工程時の成膜速度と異なる成膜速度で第１の薄膜４２上に第２の薄膜４３を成膜する第２成膜工程とを備え、第１成膜工程の際、流路４１を完全に塞がない厚さで第１の薄膜４２を成膜し、第２成膜工程の際、流路４１を完全に塞ぐよう第２の薄膜４３を第１の薄膜４２上に成膜して、密閉室２２を封止するものである。
上記各工程について、以下に説明する。
【００４８】
なお、本実施形態では、上記検出部形成工程、流路形成工程及び貫通孔形成工程を同時に行うものとし、また、流路４１はＳＯＩ基板２１に形成する場合を例にして説明する。
また、検出部形成工程、流路形成工程及び貫通孔形成工程を行っている際に、ＳＯＩ基板２１の上面に一方のガラス基板２０を先に陽極接合する場合を例にして説明する。
但し、ＳＯＩ基板２１の上面及び下面の両方にガラス基板２０を接合することを基板接合工程といい、この工程は、検出部形成工程、流路形成工程及び貫通孔形成工程が終了した後に行うものである。即ち、本実施形態では、他方のガラス基板２０を接合する時点を基板接合工程としている。なお、本実施形態のように、一方のガラス基板２０を先に接合する場合に限られず、検出部形成工程、流路形成工程及び貫通孔形成工程が終了した後に、一対のガラス基板２０を接合しても構わない。
【００４９】
まず、図６に示すように、ＳＯＩ基板２１のＳｉ活性層２７上にエッチングマスクとなるフォトレジスト膜４５を、フォトリソグラフィ技術によって図４に示す凹部３０以外の領域にパターニングする。そして、該フォトレジスト膜４５をマスクとして、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）やＤＲＩＥ（Deep Reactive Ion Etching）を行って、マスクされていないＳｉ活性層２７を選択的に除去する。
なお、この際、凹部３０の深さが所定の深さｔ１（例えば、数μｍ）となるように反応速度等が設定されている。また、上述したドライエッチングに限らず、水酸化カリウム（ＫＯＨ）やテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）等のアルカリ性エッチャントによる異方性エッチング（ウェットエッチング）によりＳｉ活性層２７を除去しても構わない。そして、図７に示すように、マスクとしていたフォトレジスト膜４５の除去を行う。
【００５０】
次いで、図８に示すように、Ｓｉ支持基板２５上に、図４に示す流路４１以外の領域にフォトレジスト膜４６をパターニングする。そして、該フォトレジスト膜４６をマスクとして上述したドライエッチングやウェットエッチングによりＳｉ支持基板２５を除去する。この際、同様に流路４１の深さが所定の深さｔ２（例えば、数μｍ〜数十μｍ）となるように反応速度等が設定されている。そして、図９に示すように、マスクとしていたフォトレジスト膜４６の除去を行う。
【００５１】
次いで、図１０に示すように、再度Ｓｉ支持基板２５上に、図４に示す凹部３０以外の領域（流路４１を含む）にフォトレジスト膜４７をパターニングする。そして、該フォトレジスト膜４７をマスクとして、ドライエッチングやウェットエッチングによりＳｉ支持基板２５を所定の深さｔ３（例えば、数μｍ〜数百μｍ）で除去する。この深さｔ３は、プルーフマス３２の励振ギャップとなるものである。そして、図１１に示すように、マスクとしていたフォトレジスト膜４７の除去を行う。
【００５２】
次に、図１２に示すように、Ｓｉ活性層２７側にのみ、即ち、ＳＯＩ基板２１の上面にのみガラス基板２０を先に陽極接合する。この際、凹部３０内に入るようガラス基板２０に第１の電極３５及び検出用電極を設け、その後に陽極接合を行う。なお、第１の電極３５は、図１２においては図示していない。
次いで、図１３に示すように、Ｓｉ支持基板２５上に、図４に示すプルーフマス３２及び４本のビーム３１以外の領域にフォトレジスト膜４８をパターニングする。そして、該フォトレジスト膜４８をマスクとしてドライエッチングやウェットエッチングによりＳｉ支持基板２５の除去を行う。この際、エッチングは、ＢＯＸ層２６でストップするように、反応速度等が設定されている。そして、図１４に示すように、フォトレジスト膜４８を除去することで、フレーム３３に周囲を囲まれた凹部３０内に４本のビーム３１で支持されたプルーフマス３２を形成することができる。
【００５３】
また、図５に示すように、陽極接合していない他方のガラス基板２０の所定位置にテーパ状の貫通孔４０を形成する。この際、最も大きい直径Ｄ（即ち、ガラス基板２０の表面側の直径）が、数十〜数百μｍとなるように貫通孔４０を形成する。この際、少なくとも流路４１の端部に貫通孔４０の中心位置が位置するように形成する。  
更に、同時にガラス基板２０に対して第２の電極３７を設けておく。これにより、検出部形成工程、貫通孔形成工程及び流路形成工程が共に終了する。
これら検出部形成工程、貫通孔形成工程及び流路形成工程が終了した後、図１５に示すように、他方のガラス基板２０をＳＯＩ基板２１の下面、即ち、Ｓｉ支持基板２５に陽極接合する基板接合工程を行う。
【００５４】
基板接合工程後、貫通孔４０及び流路４１を介して密閉室２２内の圧力を、例えば、１０−３Ｔｏｒｒ以下まで真空引きして真空状態にする真空工程を行う。この際、上記陽極接合時に発生した酸素ガスが流路４１及び貫通孔４０を介して確実に密閉室２２内から外部に排出される。
真空工程後、第１成膜工程及び第２成膜工程を行って、密閉室２２の封止を行う。この際、上述したように本実施形態では、第１成膜工程の際、予め決められた基準値、例えば、０．１μｍ／分以上の成膜速度で第１の薄膜４２を高速成膜し、第２成膜工程の際、上記基準値以下、例えば、０．０５μｍ／分の成膜速度で第２の薄膜４３を低速成膜するものとする。
【００５５】
まず、スパッタリング法により金属材料であるアルミニウムからなるメタル薄膜を第１の薄膜４２として、図１６及び図１７に示すように、貫通孔４０の内周面及び他方のガラス基板２０の表面全体に成膜を行う第１成膜工程を行う。この際、第１の薄膜４２の薄膜速度は、上記基準値と同じ速度の高速成膜であり、また、成膜時の圧力は数〜数十Ｐａである。また、図１７に示すように、流路４１の深さの半分（５０％）（流路４１を２０％〜８０％の範囲で塞ぐように）を埋めるように、即ち、膜厚Ｔ１＝１／２×ｔ２となるように第１の薄膜４２を成膜する。
この第１成膜工程は、高速成膜であるので第１の薄膜４２を短時間で成膜することができる。よって、高速成膜時は真空度が若干劣るものであるが、密閉室２２内の真空度の低下を極力低減することができる。
なお、第１成膜工程によりガラス基板２０の表面に成膜される第１の薄膜４２の膜厚Ｔ２は、上記膜厚Ｔ１の数倍となる。
【００５６】
次いで、第２成膜工程により第２の薄膜４３を基準値以下の成膜速度である０．０５μｍ／分の低速成膜で成膜して、図１８及び図１９に示すように、流路４１を完全に塞いで密閉室２２の封止を行う。即ち、ＳＯＩ基板２１及びガラス基板２０の周囲にＴＥＯＳガス等の反応性ガスを充満させ、ＣＶＤ（化学気相成長法：Chemical Vapor Deposition）法等により反応性ガスを利用して、第１の薄膜４２上にシリコン酸化膜である第２の薄膜４３の成膜を行う。
【００５７】
この際、成膜速度を落とすので、反応性ガスの量を減らすことができる。よって、高真空状態で封止を行うことができ、密閉室２２内の真空度のさらなる低下を防止しながら封止を行える。特に、第１成膜工程により、流路４１がある程度塞がっているので、第２成膜工程にかける時間を極力短縮することができる。その結果、貫通孔４０及び流路４１を短時間で確実に封止することができる。
なお、第２成膜工程により流路４１内に成膜される第２の薄膜４３の膜厚Ｔ３は、第１の薄膜４２の表面に成膜される膜厚Ｔ４の約０．７倍となる。
そして、最後に、第１の薄膜４２及び第２の薄膜４３を任意の形状にスパッタすることで、図４に示すように、密閉室２２内を高真空状態に保った状態で密閉したジャイロセンサ２を製造することができる。
【００５８】
仮に、高速成膜を１回行って貫通孔４０を塞いだ（流路４１を完全に塞いだ）場合には、より短時間で密閉室２２内の封止を行うことができるが、その反面、成膜レートが速いので、グレイン成長やカバレージがうまくいかず、結果的に密閉室２２内を高真空度に保つことができない。また、低速成膜を１回行って貫通孔４０を塞いだ場合には、密閉室２２内を高真空状態で封止することができるが、その反面、封止時間が長くなってしまい効率良く封止を行うことができない。
【００５９】
これに対して、本実施形態のジャイロセンサ２及びジャイロセンサ２の製造方法によれば、上述したように、互いにそれぞれ異なる成膜速度により成膜を２段階に分けて行うので、密閉室２２内をより真空状態（１０−１Ｔｏｒｒ以下）に近づけた状態で容易且つ確実に短時間で封止することができる。よって、検出部２３の検出感度を向上でき、角速度をより高精度に検出することができる。
また、成膜を２回に分けて行うので、第１の薄膜４２のメタル薄膜を厚く成膜する必要はない。よって、膜剥がれを防止することができる。
【００６０】
また、従来の酸素吸収用金属膜（ゲッター剤）を用いた場合と異なり、陽極接合後に密閉室２２の真空引きを貫通孔４０を介して行えるので、酸素ガスの影響を受けることはない。このことからも、密閉室２２内を高真空状態にし易い。また、酸素吸収用金属膜等を作製する特別な工程が不要であると共に、薄膜を成膜するだけで密閉室２２内を高真空状態に封止可能なので、製造が容易であり、製造プロセスの単純化を図ることができる。よって、低コスト化を図ることができると共に、小型化、デバイスの自由度を図ることができる。
また、通常成膜時の温度は４００℃以下であるので、従来の粘性流動可能な膜を使用する場合と異なり、アルミニウムを使用したとしても熱による影響を与えることはない。そのため、設計の自由度を向上することができる。
【００６１】
また、貫通孔４０が円錐状に形成されているので、第１の薄膜４２及び第２の薄膜４３を内周面に成膜し易い。よって、より確実に流路４１の封止、即ち、密閉室２２の封止を行うことができる。
また、第１成膜工程の際、第１の薄膜４２をメタル薄膜としているので、第１の薄膜４２を電極や配線等として有効に利用することができ、利便性の向上を図ることができる。特に、第２の薄膜４３をＣＶＤ法（化学気相成長法）により成膜しているので、第２の薄膜４３を容易にエッチングして任意の形状にパターニングし易い。よって、製作が容易であると共に設計の自由度が向上する。
【００６２】
また、本実施形態の電子機器１は、上述したように検出感度が向上したジャイロセンサ２を備えているので、高精度な手ぶれ補正を行うことでき、信頼性の向上を図ることができる。また、ジャイロセンサ２は、低コスト化、小型化及びデバイスの自由度が向上しているので、電子機器１自体の小型化及び低コスト化をも図ることができる。
【００６３】
〔比較例〕
ここで、従来の高速成膜を１回行ってメタル成膜を行った場合と、上記本実施形態のように、高速成膜でメタル成膜を第１の薄膜４２として成膜し、その後、低速成膜でシリコン酸化膜を第２の薄膜４３として成膜した場合とを比較した例を、図面を参照しながら以下に説明する。
まず、図２０に示すように、高速成膜を１回行った場合には、密閉室２２内の真空度は数十Ｐａの状態で封止される。これは、高速成膜を行うために、真空度が劣る状態で成膜がされるためである。また、この場合は、成膜時間を短くすることができる反面、成膜レートが速いため、カバレージ等がうまくいかず真空状態を保てない可能性がある。
【００６４】
これに対して、本発明の場合には、高速成膜を行った後、低速成膜を行うので、図示したように密閉室２２内の真空度が時間と共に向上し、最終的には数Ｐａの高真空状態で封止がされる。これは、反応性ガスの量を抑えることができるためである。また、最初の高速成膜により流路４１がある程度塞がれているので、低速成膜の際にかける時間を極力短縮でき、成膜にかける全体の時間を短縮することができる。
なお、高速成膜の際に流路４１をどの程度塞ぐかによって、低速成膜に必要な時間が決定されると共に、密閉室２２内の真空度も決定される。図示したように、Ａ点とＢ点とでは、Ｂ点の方がＡ点に比べて真空度が優れているので、より好ましい。
【００６５】
Ａ点及びＢ点のいずれにしても、従来の高速成膜を１回行う場合に比べて本発明の方が、図２１に示すように、密閉室２２内の真空度をより高真空状態にすることができる。よって、図２２に示すように、エアダンピングの影響を抑えることができるので、Ｑ値（熱損失係数）を向上させることができる。これにより、プルーフマス３２は、振れ幅が大きい（変位が大きい）状態で励振することができる。つまり、速度がより速くなる。よって、同じ大きさの角速度に対して高感度にコリオリ力を検出することができ、図２３に示すように、検出部２３で検出したシグナルの大きさを向上することができる。このように、検出感度を向上することができる。
【００６６】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００６７】
例えば、本実施形態では、力学量センサとしてジャイロセンサ２を例にして説明したが、ジャイロセンサ２に限られるものではなく、例えば、加速度を検出する加速度センサでも構わない。この加速度センサの場合には、プルーフマス３２を強制的に励振させなくても構わない。
また、本実施形態では、プルーフマス３２を作製する際に、ＢＯＸ層２６をエッチングストップとして用いるためＳＯＩ基板２１を利用したが、エッチングの際に所定の深さが得られるように反応速度等を調整できれば、ＳＯＩ基板２１でなくても構わない。
また、貫通孔４０をテーパ状に形成したが、テーパ状に限られるものではない。
【００６８】
また、本実施形態では、流路４１をＳＯＩ基板２１に形成したが、ＳＯＩ基板２１に限定されるものではなく、ＳＯＩ基板（シリコン基板）２１又はガラス基板２０のうち少なくともどちらか一方に形成されていれば構わない。例えば、図２４に示すように、ガラス基板２０に貫通孔４０を形成しても構わないし、また、両基板２０、２１に形成しても構わない。
【００６９】
更に、上記実施形態においては、最初に高速成膜を行って、次に低速成膜を行ったが、これに限られず、最初に低速成膜を行って、次に高速成膜を行っても構わない。
即ち、まず、第１成膜工程により、基準値以下の成膜速度、例えば、０．０５μｍ／分で第１の薄膜４２を成膜する。これにより、図２５に示すように、数Ｐａの高真空状態で膜剥がれ等を生じさせずに確実に成膜を行うことができる。特に、この際の成膜は、流路４１を完全に塞がない程度であるので、成膜にかける時間を極力短くすることができる。
【００７０】
次いで、第２成膜工程により、第２の薄膜４３を基準値以上の成膜速度、例えば、０．１μｍ／分の成膜速度で成膜を行い、流路４１を完全に塞いで密閉室２２内の封止を行う。この際、第１成膜工程により、流路４１はある程度塞がれているので、第２の薄膜４３を厚く成膜する必要はない。そのため、高速成膜したとしても、膜剥がれ等を生じさせずに確実に密閉室２２の封止を行える。また、僅かな量を高速成膜で短時間に成膜するので、図示したように密閉室２２内の真空度の低下を極力抑えた状態（Ｃ点）で密閉室２２の封止を行える。その結果、従来の高速成膜を１回行って封止を行う場合と比べて、密閉室２２の封止を短時間で高真空状態で封止することができる。
【００７１】
また、第１の薄膜４２として金属材料であるアルミニウムをスパッタリング法により成膜したが、金属材料はアルミニウムに限られるものではない。例えば、金でも構わない。特に、金を使用した場合には、アルミニウムに比べて酸化され難いという利点がある。また、これら金属材料をスパッタリング法ではなく、蒸着によって成膜しても構わない。特に、蒸着を行った場合には、スパッタリング法に比べてより高真空下で成膜を行えるので、密閉室２２をより高真空状態に封止し易い。
【００７２】
また、第２成膜工程の際に、ＣＶＤ法により第２の膜としてシリコン膜を成膜したが、シリコン膜に限らず、アモルファスシリコン膜を第２の膜として成膜しても構わない。
更には、第１成膜工程の際にＣＶＤ法により第１の膜を成膜し、第２成膜工程の際にスパッタリング法により第２の膜を成膜しても構わない。このように、スパッタリング法や蒸着法やＣＶＤ法等を自由に組み合わせて複数回の成膜を行って構わない。特に、第１成膜工程及び第２成膜工程時に、共にＣＶＤ法により同じ材料からなる薄膜（例えば、共にシリコン酸化膜）を成膜する場合には、同一チャンバ内で連続して成膜工程を行えるので、成膜にかける時間をさらに短縮することができる。
【００７３】
また、第１成膜工程の際に、第１の薄膜４２で流路４１を５０％塞いだが、５０％に限られず、２０％〜８０％の範囲で塞ぐように成膜すれば構わない。なお、より好ましい範囲としては３０％〜６０％の範囲である。
また、成膜を行う際に、基準値を０．１μｍ／分として説明したが、第１の薄膜４２、第２の薄膜４３の材料や成膜方法に応じて適時変更して構わない。
【００７４】
〔実施例〕
次に、本実施形態のジャイロセンサ２を４０℃〜１２５℃のヒートサイクルを繰り返し、Ｑ値の変化を確認した。図２６に示すように、１０００サイクル繰り返したとしても、Ｑ値が変化しないことが確認された。即ち、密閉室２２内の高真空状態が維持されていることが確認できた。つまり、熱衝撃性にも十分耐久性があることが確認できた。
【図面の簡単な説明】
【００７５】
【図１】本発明に係るジャイロセンサを有する電子機器の一実施形態を示すブロック図である。
【図２】図１に示すジャイロセンサの断面図である。
【図３】図２に示すジャイロセンサのビーム及びプルーフマス周辺の内部構造を示す斜視図である。
【図４】図２に示すジャイロセンサのうち、ポスト部分及び各電極パッド部分を除いた状態を示す断面図である。
【図５】図２に示すジャイロセンサの貫通孔、流路、密閉室の位置関係を示した簡略図である。
【図６】図４に示すジャイロセンサの製造方法を示した工程図であって、Ｓｉ活性層上の凹部以外の領域にフォトレジスト膜をパターニングした状態を示す図である。
【図７】図４に示すジャイロセンサの製造方法を示した工程図であって、図６に示す状態からＳｉ活性層に凹部を形成した状態を示すである。
【図８】図４に示すジャイロセンサの製造方法を示した工程図であって、図７に示す状態の後、Ｓｉ支持基板上の流路以外の領域にフォトレジスト膜をパターニングした状態を示す図である。
【図９】図４に示すジャイロセンサの製造方法を示した工程図であって、図８に示す状態からＳｉ支持基板に流路を形成した状態を示すである。
【図１０】図４に示すジャイロセンサの製造方法を示した工程図であって、図９に示す状態の後、再度Ｓｉ支持基板上の凹部以外の領域にフォトレジスト膜をパターニングした状態を示す図である。
【図１１】図４に示すジャイロセンサの製造方法を示した工程図であって、図１０に示す状態からＳｉ支持基板にプルーフマスの励振ギャップを形成した状態を示すである。
【図１２】図４に示すジャイロセンサの製造方法を示した工程図であって、図１１に示す状態の後、Ｓｉ活性層上にガラス基板を陽極接合した状態を示す図である。
【図１３】図４に示すジャイロセンサの製造方法を示した工程図であって、図１２に示す状態の後、Ｓｉ支持基板上のプルーフマス以外の領域にフォトレジスト膜をパターニングした状態を示す図である。
【図１４】図４に示すジャイロセンサの製造方法を示した工程図であって、図１３に示す状態の後、ＳＯＩ基板に４本のビームで吊り下げられたプルーフマスを形成した状態を示す図である。
【図１５】図４に示すジャイロセンサの製造方法を示した工程図であって、図１４に示す状態の後、Ｓｉ支持基板に貫通孔を形成したガラス基板を陽極接合した状態を示す図である。
【図１６】図４に示すジャイロセンサの製造方法を示した工程図であって、図１５に示す状態の後、密閉室内を真空引きした後に、流路を第１の薄膜で成膜した状態を示す図である。
【図１７】図４に示すジャイロセンサの製造方法を示した工程図であって、第１の薄膜を成膜する前後の貫通孔周辺の拡大図である。
【図１８】図４に示すジャイロセンサの製造方法を示した工程図であって、図１６に示す状態の後、第１の薄膜上に第２の薄膜を成膜した状態を示す図である。
【図１９】図４に示すジャイロセンサの製造方法を示した工程図であって、図１８に示す貫通孔周辺の拡大図である。
【図２０】従来の高速成膜を１回行った場合と、本発明に係るジャイロセンサ（力学量センサ）の製造方法により高速成膜、低速成膜の順に成膜を行った場合とで、真空度と成膜時間との関係を比較した図である。
【図２１】従来の高速成膜を１回行った場合と、本発明に係るジャイロセンサ（力学量センサ）の製造方法により高速成膜、低速成膜の順に成膜を行った場合との密閉室の真空度を比較した図である。
【図２２】従来の高速成膜を１回行った場合と、本発明に係るジャイロセンサ（力学量センサ）の製造方法により高速成膜、低速成膜の順に成膜を行った場合とのＱ値を比較した図である。
【図２３】従来の高速成膜を１回行った場合と、本発明に係るジャイロセンサ（力学量センサ）の製造方法により高速成膜、低速成膜の順に成膜を行った場合とのシグナルの大きさを比較した図である。
【図２４】本発明に係るジャイロセンサの他の例を示す図であって、シリコン基板に流路が形成されている状態を示す図である。
【図２５】従来の高速成膜を１回行った場合と、本発明に係るジャイロセンサ（力学量センサ）の製造方法により低速成膜、高速成膜の順に成膜を行った場合とで、真空度と成膜時間との関係を比較した図である。
【図２６】本発明に係るジャイロセンサを、４０℃〜１２５℃のヒートサイクルで変化させ、Ｑ値の変化を実際に確認した図である。
【符号の説明】
【００７６】
１    電子機器
２    ジャイロセンサ（力学量センサ）
２０    ガラス基板
２１    ＳＯＩ基板（シリコン基板）
２２    密閉室
２３    検出部
４０    貫通孔
４１    流路
４２    第１の薄膜
４３    第２の薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006201022.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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