(57)【要約】【課題】  エクステンション拡散層を形成する際に、イオン注入される不純物がオフセットサイドウォールを突き抜けることを防止して、エクステンション拡散層がチャネル方向へ分布することを抑制することである。【解決手段】  半導体装置は、半導体基板１の上に形成されたゲート電極３と、ゲート電極３の側面上に選択的に形成されたオフセットサイドウォール５とを備え、オフセットサイドウォール５の表面部にはシリコン酸化膜が窒化されてなるシリコン窒化酸化膜が形成されている。【選択図】  図１
2006196724.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたゲート電極と、
前記ゲート電極の側面上に形成された板状のオフセットサイドウォールとを備え、
前記オフセットサイドウォールは、第１の酸化膜と、前記第１の酸化膜における少なくとも表面部が窒化されてなる第１の窒化酸化膜とを有していることを特徴とする半導体装置。
【請求項２】
前記第１の窒化酸化膜は、前記半導体基板の表面から離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極を挟持するように、前記半導体基板内における表層部に形成されたエクステンション拡散層をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記オフセットサイドウォールの側面上及び前記半導体基板の上に形成されたＬ字型の第１のサイドウォールをさらに備え、
前記第１のサイドウォールは、第２の酸化膜と、前記第２の酸化膜における少なくとも表面部が窒化されてなる第２の窒化酸化膜とを備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の窒化酸化膜は、前記半導体基板の表面から離間して形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の窒化酸化膜の上に形成された窒化膜からなる第２のサイドウォールをさらに備えていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
半導体基板の上にゲート電極を形成する工程(a)と、
前記工程(a)の後に、前記半導体基板上の全面に第１の酸化膜を形成する工程(b)と、
前記第１の酸化膜における少なくとも表面部を窒化して第１の窒化酸化膜を形成する工程(c)と、
前記第１の窒化酸化膜が表面部に形成された前記第１の酸化膜を異方性エッチングして、前記ゲート電極の側面上に板状のオフセットサイドウォールを形成する工程(d)とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程(c)では、前記第１の窒化酸化膜は、前記半導体基板の表面から離間して形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程(d)の後に、前記ゲート電極及び前記オフセットサイドウォールを注入マスクとして、前記半導体基板における表層部にエクステンション拡散層を形成する工程をさらに備えることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程(d)の後に、前記半導体基板上の全面に第２の酸化膜を形成する工程(e)と、
前記第２の酸化膜における少なくとも表面部を窒化して第２の窒化酸化膜を形成する工程(f)と、
前記第２の窒化酸化膜が表面部に形成された前記第２の酸化膜を選択的にエッチングして、前記オフセットサイドウォールの側面上及び前記半導体基板の上にＬ字型の第１のサイドウォールを形成する工程(g)とをさらに備えることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程(f)では、前記第２の窒化酸化膜は、前記半導体基板の表面から離間して形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程(f)の後で前記工程(g)の前に、前記第２の窒化酸化膜上に窒化膜を形成する工程をさらに備え、
前記工程(g)では、前記第１のサイドウォールを形成するとともに、前記窒化膜を異方性エッチングして、前記第１のサイドウォール上に前記窒化膜からなる第２のサイドウォール形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴを搭載した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化、高速動作化、又は低電圧化等の進展に伴って、ＭＩＳＦＥＴのゲート電極の寸法又は配線の寸法の微細化が進行しつつある。最近では、特に、１００ｎｍ以下のゲート長を有するゲート電極を備えたＭＩＳＦＥＴが現実のものとなりつつある。
【０００３】
以下に、従来の半導体装置の製造方法、具体的には、ポリシリコンゲート構造を有するｎチャンネル型ＭＩＳＦＥＴを搭載した半導体装置の製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）を参照しながら説明する。
【０００４】
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す工程断面図である。
【０００５】
まず、図５（ａ）に示すように、シリコン基板１００の上に、ゲート酸化膜１０１及びポリシリコンよりなるゲート電極１０２を下から順に形成する。
【０００６】
次に、図５（ｂ）に示すように、ＣＶＤ法により、シリコン基板１００の上に、ゲート酸化膜１０１及びゲート電極１０２を覆うように、第１のシリコン酸化膜１０３を形成する。
【０００７】
次に、図５（ｃ）に示すように、異方性ドライエッチングを行なうことにより、ゲート電極１０２の側面上のみに、第１のシリコン酸化膜１０３よりなるオフセットサイドウォール１０４を選択的に形成する。
【０００８】
次に、図５（ｄ）に示すように、ゲート電極１０２及びオフセットサイドウォール１０４をマスクに用いて、シリコン基板１００に対してリン又は砒素等のイオン注入を行なうことにより、シリコン基板１０１における表層部にｎ型エクステンション拡散層１０５を形成した後に、さらに、シリコン基板１００に対してボロン等のイオン注入を行なうことにより、ｎ型エクステンション拡散層１０５の下側にｐ型ポケット層１０６を形成する。
【０００９】
次に、図６（ａ）に示すように、ＣＶＤ法により、シリコン基板１００の上に、ゲート酸化膜１０１、ゲート電極１０２及びオフセットサイドウォール１０４を覆うように、第２のシリコン酸化膜１０７を形成する。
【００１０】
次に、図６（ｂ）に示すように、ＣＶＤ法により、第２のシリコン酸化膜１０７の上に窒化膜１０８を形成する。
【００１１】
次に、図６（ｃ）に示すように、異方性ドライエッチングを行なうことにより、ゲート電極１０２の側面上及びシリコン基板１００上に、Ｌ字型の第２のシリコン酸化膜１０９及びエッチング後の窒化膜１１０が積層されてなるサイドウォール１１１を形成する。
【００１２】
次に、図６（ｄ）に示すように、ゲート電極１０２、オフセットサイドウォール１０４、及びサイドウォール１１１をマスクに用いて、シリコン基板１００に対してリン又は砒素等のイオン注入を行なうことにより、ｎ型エクステンション拡散層１０５の外側に、ｎ型エクステンション拡散層１０５の濃度よりも高い濃度を有するソース・ドレイン拡散層１１２を形成する。続いて、常圧ＣＶＤ法により、シリコン基板１００上に、ゲート酸化膜１０１、ゲート電極１０２、オフセットサイドウォール１０４、サイドウォール１１１を覆うように、例えばＢＰＳＧ膜（Boron-Phospho-Silicate-Glass）を堆積した後、例えば９００℃、３０秒間のアニールによってＢＰＳＧ膜の表面を平坦化して層間絶縁膜１１３を形成する（例えば特許文献１参照）。
【特許文献１】特開平１０−１３５４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述した従来の半導体装置の製造方法によると、エクステンション拡散層を形成する際に、イオン注入される不純物がシリコン酸化膜よりなるオフセットサイドウォールを突き抜けることにより、エクステンション拡散層の分布がチャネル方向へ広がってしまう。また、同様に、ソース・ドレイン拡散層を形成する際に、イオン注入される不純物がサイドウォールを構成するシリコン酸化膜を突き抜けることにより、ソース・ドレイン拡散層の分布がチャネル方向へ広がってしまう。これらのために、ゲート長が１００ｎｍ以下である微細なＭＩＳＦＥＴにおいては、短チャンネル特性が非常に悪くなってしまう。
【００１４】
前記に鑑み、本発明の目的は、エクステンション拡散層を形成する際に、イオン注入される不純物がオフセットサイドウォールを突き抜けることを防止して、エクステンション拡散層がチャネル方向へ分布することを抑制することである。また、本発明の目的は、ソース・ドレイン拡散層を形成する際に、イオン注入される不純物がサイドウォールを突き抜けることを抑制することである。これらにより、短チャンネル特性に優れたＭＩＳ型半導体装置及びその製造方法を実現する。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本願発明者らは、鋭意検討を重ねた結果、イオン注入時の不純物がシリコン酸化膜中を突き抜ける理由がシリコン酸化膜の密度に起因しているのではないかとの観点に立ち、シリコン酸化膜の密度よりも低い密度を有する緻密な膜をオフセットサイドウォール及びサイドウォールに適用することにより、イオン注入時における不純物の突き抜けを防止できることを見出した。本発明は、前記の知見に鑑みてなされたものであり、具体的には、本発明に係る半導体装置は、半導体基板の上に形成されたゲート電極と、ゲート電極の側面上に形成された板状のオフセットサイドウォールとを備え、オフセットサイドウォールは、第１の酸化膜と、第１の酸化膜における少なくとも表面部が窒化されてなる第１の窒化酸化膜とを有していることを特徴とする。
【００１６】
本発明に係る半導体装置によると、オフセットサイドウォールは、第１の酸化膜と、第１の酸化膜の少なくとも表面部が窒化されてなる第１の窒化酸化膜とを有している。これにより、オフセットサイドウォールを注入マスクとしてエクステンション拡散層を形成する際には、緻密な絶縁膜である第１の窒化酸化膜の存在によって、イオン注入の際の不純物の突き抜けを抑制することができる。このため、形成されるエクステンション拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性に優れた半導体装置及びその製造方法を実現することができる。また、酸化膜の表面部のみが窒化されているので、半導体装置の動作速度の低減を抑制することができると共に、ホットキャリア劣化に対する耐性を向上させて半導体装置の寿命を向上させることができる。
【００１７】
本発明に係る半導体装置において、第１の窒化酸化膜は、半導体基板の表面から離間して形成されていることが好ましい。
【００１８】
本発明に係る半導体装置において、ゲート電極を挟持するように、半導体基板内における表層部に形成されたエクステンション拡散層をさらに備えていることが好ましい。
【００１９】
このような構成におけるエクステンション拡散層はチャネル方向への広がりを抑えた急峻なプロファイルを実現しており、また、低エネルギーにてこのようなエクステンション拡散層を形成することが可能になる。
【００２０】
本発明に係る半導体装置において、オフセットサイドウォールの側面上及び半導体基板の上に形成されたＬ字型の第１のサイドウォールをさらに備え、第１のサイドウォールは、第２の酸化膜と、第２の酸化膜における少なくとも表面部が窒化されてなる第２の窒化酸化膜とを備えていることが好ましい。
【００２１】
この構成によれば、第２の酸化膜の少なくとも表面部が窒化されてなる第２の窒化酸化膜が形成されている。これにより、第１のサイドウォールを注入マスクとしてソース・ドレイン拡散層を形成する際には、緻密な絶縁膜である第２の窒化酸化膜の存在によって、イオン注入の際の不純物の突き抜けを抑制することができる。このため、形成されるソース・ドレイン拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性により優れた半導体装置及びその製造方法を実現することができる。また、第１及び第２の酸化膜の表面部のみが窒化されているので、半導体装置の動作速度の低減を抑制することができると共に、ホットキャリア劣化に対する耐性を向上させて半導体装置の寿命を向上させることができる。
【００２２】
本発明に係る半導体装置において、第２の窒化酸化膜は、半導体基板の表面から離間して形成されていることが好ましい。
【００２３】
本発明に係る半導体装置において、第２の窒化酸化膜の上に形成された窒化膜からなる第２のサイドウォールをさらに備えていることが好ましい。
【００２４】
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート電極を形成する工程(a)と、工程(a)の後に、半導体基板上の全面に第１の酸化膜を形成する工程(b)と、第１の酸化膜における少なくとも表面部を窒化して第１の窒化酸化膜を形成する工程(c)と、第１の窒化酸化膜が表面部に形成された第１の酸化膜を異方性エッチングして、ゲート電極の側面上に板状のオフセットサイドウォールを形成する工程(d)とを備えることを特徴とする。
【００２５】
本発明に係る半導体装置の製造方法によると、第１の酸化膜の少なくとも表面部を窒化して第１の窒化酸化膜を形成する。これにより、オフセットサイドウォールを注入マスクとしてエクステンション拡散層を形成する際には、緻密な絶縁膜である第１の窒化酸化膜の存在によって、イオン注入の際の不純物の突き抜けを抑制することができる。このため、形成されるエクステンション拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性に優れた半導体装置の製造方法を実現することができる。また、第１の酸化膜の表面部のみを窒化することにより、半導体装置の動作速度の低減を抑制することができると共に、ホットキャリア劣化に対する耐性を向上させて半導体装置の寿命を向上させることができる。
【００２６】
本発明に係る半導体装置の製造方法において、工程(c)では、第１の窒化酸化膜は、半導体基板の表面から離間して形成されることが好ましい。
【００２７】
本発明に係る半導体装置の製造方法において、工程(d)の後に、ゲート電極及びオフセットサイドウォールを注入マスクとして、半導体基板における表層部にエクステンション拡散層を形成する工程をさらに備えることが好ましい。
【００２８】
このようにすると、チャネル方向への広がりを抑えた急峻なプロファイルを有するエクステンション拡散層を実現できると共に、また、低エネルギーにてこのようなエクステンション拡散層を形成できる。
【００２９】
本発明に係る半導体装置の製造方法は、工程(d)の後に、半導体基板上の全面に第２の酸化膜を形成する工程(e)と、第２の酸化膜における少なくとも表面部を窒化して第２の窒化酸化膜を形成する工程(f)と、第２の窒化酸化膜が表面部に形成された第２の酸化膜を選択的にエッチングして、オフセットサイドウォールの側面上及び半導体基板の上にＬ字型の第１のサイドウォールを形成する工程(g)とをさらに備えることが好ましい。
【００３０】
この構成によれば、第２の酸化膜の少なくとも表面部が窒化されてなる第２の窒化酸化膜が形成されている。これにより、第１のサイドウォールを注入マスクとしてソース・ドレイン拡散層を形成する際には、緻密な絶縁膜である第２の窒化酸化膜の存在によって、イオン注入の際の不純物の突き抜けを抑制することができる。このため、形成されるソース・ドレイン拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性により優れた半導体装置の製造方法を実現することができる。また、第１及び第２の酸化膜の表面部のみを窒化しているので、半導体装置の動作速度の低減を抑制することができると共に、ホットキャリア劣化に対する耐性を向上させて半導体装置の寿命を向上させることができる。
【００３１】
本発明に係る半導体装置の製造方法において、工程(f)では、第２の窒化酸化膜は、半導体基板の表面から離間して形成されることが好ましい。
【００３２】
本発明に係る半導体装置の製造方法において、工程(f)の後で工程(g)の前に、第２の窒化酸化膜上に窒化膜を形成する工程をさらに備え、工程(g)では、第１のサイドウォールを形成するとともに、窒化膜を異方性エッチングして、第１のサイドウォール上に窒化膜からなる第２のサイドウォール形成することが好ましい。
【００３３】
このようにすると、チャネル方向への広がりを抑えた急峻なプロファイルを有するエクステンション拡散層及びソース・ドレイン拡散層を形成できると共に、また、低エネルギーにてこのようなエクステンション拡散層及びソース・ドレイン拡散層を形成できる。
【発明の効果】
【００３４】
本発明に係る半導体装置及その製造方法によると、オフセットサイドウォールは、第１の酸化膜と、第１の酸化膜の少なくとも表面部が窒化されてなる第１の窒化酸化膜とを有している。これにより、オフセットサイドウォールを注入マスクとしてエクステンション拡散層を形成する際には、緻密な絶縁膜である第１の窒化酸化膜の存在によって、イオン注入の際の不純物の突き抜けを抑制することができる。このため、形成されるエクステンション拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性に優れた半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３６】
第１に、本発明の一実施形態に係る半導体装置、具体的には、ポリシリコンゲート構造を有するｎチャンネル型ＭＩＳＦＥＴを搭載した半導体装置について、図１を参照しながら説明する。
【００３７】
図１に示すように、シリコンよりなる半導体基板１の上には、シリコン酸化膜からなるゲート絶縁膜２及びポリシリコンよりなるゲート電極３が下から順に形成されている。また、ゲート絶縁膜２の側面上及びゲート電極３の側面上には、第１のシリコン酸化膜４よりなる板状のオフセットサイドウォール５が選択的に形成されている。ここで、オフセットサイドウォール５におけるゲート電極３の側面から離れた側の側面近傍領域には、第１のシリコン酸化膜４を窒化処理してなる第１のシリコン窒化酸化膜４ａが形成されている。なお、第１のシリコン窒化酸化膜４ａは、ゲート電極３から離れる程化学量論的組成であるＳｉ3Ｎ4に近い組成を有すると共に、ゲート電極３に近づく程窒素の含有率が小さい組成を有する。なお、後述する半導体装置の製造方法において詳述するが、ここでは、第１のシリコン窒化酸化膜４ａがオフセットサイドウォール５の側面近傍領域を構成している場合について説明したが、第１のシリコン酸化膜４に対する窒化処理の時間を調整することにより、第１のシリコン酸化膜４のほぼすべてが第１のシリコン窒化酸化膜４ａによって構成される場合であっても構わない。
【００３８】
また、半導体基板１内における表層部には、ゲート電極３及びオフセットサイドウォール５をマスクに用いたリン又は砒素等のイオン注入によって、ｎ型エクステンション拡散層６が形成されており、該ｎ型エクステンション拡散層６の下側にはｐ型ポケット層７が形成されている。
【００３９】
また、半導体基板１上及びオフセットサイドウォール５の側面上には、Ｌ字型の第２のシリコン酸化膜１０からなる第１のサイドウォール及び窒化膜１１からなる第２のサイドウォールが積層されてなるサイドウォール１２が形成されている。ここで、第２のシリコン酸化膜１０における窒化膜１１と接する面の近傍領域には、第２のシリコン酸化膜１０を窒化処理してなる第２のシリコン窒化酸化膜が形成されている。なお、第２のシリコン窒化酸化膜は、窒化膜１１に近づく程化学量論的組成であるＳｉ3Ｎ4に近い組成を有すると共に、窒化膜１１から離れる程窒素の含有率が小さい組成を有する。なお、後述する半導体装置の製造方法において詳述するが、オフセットサイドウォール５の場合と同様に、第２のシリコン酸化膜１０に対する窒化処理時間を調整することにより、第２のシリコン酸化膜１０のほぼすべてが第２のシリコン窒化酸化膜によって構成される場合であっても構わない。
【００４０】
また、半導体基板１内における表層部には、ゲート電極３、オフセットサイドウォール５、サイドウォール１２をマスクに用いたリン又は砒素等のイオン注入により、ｎ型エクステンション拡散層６の外側に、該ｎ型エクステンション拡散層６の濃度よりも高い濃度を有するソース・ドレイン拡散層１３が形成されている。また、半導体基板１の上には、ゲート絶縁膜２、ゲート電極３、オフセットサイドウォール５、サイドウォール１２を覆うように、例えばＢＰＳＧ膜（Boron-Phospho-Silicate-Glass）よりなる層間絶縁膜１４が形成されている。
【００４１】
第２に、本発明の一実施形態に係る半導体装置の製造方法、具体的には、ポリシリコンゲート構造を有するｎチャンネル型ＭＩＳＦＥＴを搭載した半導体装置の製造方法について、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）並びに図４（ａ）及び（ｂ）を参照しながら説明する。
【００４２】
まず、図２（ａ）に示すように、半導体基板１の上に、シリコン酸化膜よりなるゲート絶縁膜２及びポリシリコンよりなるゲート電極３を下から順に形成する。
【００４３】
次に、図２（ｂ）に示すように、ＣＶＤ法により、半導体基板１の上に、ゲート絶縁膜２及びゲート電極３を覆うように、第１のシリコン酸化膜４を形成する。
【００４４】
次に、図２（ｃ）に示すように、例えば、アンモニア雰囲気下での高速化熱処理（ＲＴＡ：Rapid thermal anneal）（９５０℃、３０秒）により、第１のシリコン酸化膜４の表面部を窒化処理して第１のシリコン窒化酸化膜４ａを形成する。ここで、第１のシリコン窒化酸化膜４ａは、その表面に近い程化学量論的組成であるＳｉ3Ｎ4 に近い組成を有すると共に、その内部に向かう程窒素の含有率が小さい組成を有する。
【００４５】
次に、図２（ｄ）に示すように、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いて、第１のシリコン酸化膜４及び第１のシリコン窒化酸化膜４ａに対してエッチバックすることにより、ゲート絶縁膜２の側面上及びゲート電極３の側面上のみに、第１のシリコン酸化膜４及び第１のシリコン窒化酸化膜４ａよりなる板状のオフセットサイドウォール５を選択的に形成する。
【００４６】
ここで、前述の図２（ｃ）では、第１のシリコン酸化膜４の表面部のみが窒化されるように、第１のシリコン酸化膜４の表面部のみを窒化処理することにより、オフセットサイドウォール５全体としての誘電率を低く抑えて半導体装置の動作速度の低減を抑制することができると共に、ホットキャリア劣化に対する耐性を向上させて半導体装置の寿命を向上させることができる。しかしながら、第１のシリコン酸化膜４の表面部のみを窒化してシリコン窒化酸化膜４ａに変える場合に限定する必要はなく、第１のシリコン酸化膜４に対して長時間の窒化処理を施して、第１のシリコン酸化膜４のほぼ全体をシリコン窒化酸化膜に変えるようにしても構わない。但し、シリコン窒化酸化膜と半導体基板とが直接接する場合には、動作速度の低減などの半導体装置の特性劣化が生じるので、第１のシリコン酸化膜４の全体をすべてシリコン窒化酸化膜に変えることは好ましくない。
【００４７】
次に、図３（ａ）に示すように、ゲート電極３及びオフセットサイドウォール５をマスクに用いて、半導体基板１に対してリン又は砒素等のイオン注入を行なうことにより、半導体基板１における表層部にｎ型エクステンション拡散層６を形成する。続いて、半導体基板１に対してボロン等のイオン注入を行なうことにより、ｎ型エクステンション拡散層６の下側にｐ型ポケット層７を形成する。
【００４８】
次に、図３（ｂ）に示すように、ＣＶＤ法により、半導体基板１の上に、ゲート絶縁膜２、ゲート電極３及びオフセットサイドウォール５を覆うように、第２のシリコン酸化膜８を形成する。
【００４９】
次に、図３（ｃ）に示すように、例えば、アンモニア雰囲気下での高速化熱処理（ＲＴＡ：Rapid thermal anneal）（９５０℃、３０秒）により、第２のシリコン酸化膜８の表面部を窒化して第２のシリコン窒化酸化膜８ａを形成する。ここで、第２のシリコン窒化酸化膜８ａは、その表面に近い程化学量論的組成であるＳｉ3Ｎ4に近い組成を有すると共に、その内部に向かう程窒素の含有率が小さい組成を有する。
【００５０】
次に、図３（ｄ）に示すように、ＣＶＤ法により、第２のシリコン窒化酸化膜８ａの上に窒化膜９を形成する。
【００５１】
次に、図４（ａ）に示すように、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いて、窒化膜９、第２のシリコン窒化酸化膜８ａ及び第２のシリコン酸化膜８に対してエッチバックすることにより、オフセットサイドウォール５の側面上及び半導体基板１上に、表面部に第２のシリコン窒化酸化膜８ａを備えたＬ字型の第２のシリコン酸化膜１０とエッチング後の窒化膜１１とが積層されてなるサイドウォール１２を形成する。
【００５２】
ここで、前述の図３（ｃ）では、第２のシリコン酸化膜８の表面部のみが窒化されるように、第２のシリコン酸化膜８の表面部のみを窒化処理することにより、サイドウォール１２全体としての誘電率を低く抑えて半導体装置の動作速度の低減を抑制することができると共に、ホットキャリア劣化に対する耐性を向上させて半導体装置の寿命を向上させることができる。しかしながら、第２のシリコン酸化膜８の表面部のみを窒化して第２のシリコン窒化酸化膜８ａに変える場合に限定する必要はなく、第２のシリコン酸化膜８に対して長時間の窒化処理を施して、第２のシリコン酸化膜８のほぼ全体をシリコン窒化酸化膜に変えるようにしても構わない。但し、シリコン窒化酸化膜と半導体基板とが直接接する構成の場合には、動作速度の低減などの半導体装置の特性劣化が生じるので、第２のシリコン酸化膜８の全体をすべてシリコン窒化酸化膜に変えることは好ましくない。
【００５３】
次に、図４（ｂ）に示すように、ゲート電極３、オフセットサイドウォール５、及びサイドウォール１２をマスクに用いて、半導体基板１に対してリン又は砒素等のイオン注入を行なうことにより、ｎ型エクステンション拡散層６の外側に、ｎ型エクステンション拡散層６の濃度よりも高い濃度を有するソース・ドレイン拡散層１３を形成する。続いて、常圧ＣＶＤ法により、半導体基板１上に、ゲート絶縁膜２、ゲート電極３、オフセットサイドウォール５、及びサイドウォール１２を覆うように、例えばＢＰＳＧ膜（Boron-Phospho-Silicate-Glass）を堆積した後、例えば９００℃、３０秒間のアニールによってＢＰＳＧ膜の表面を平坦化して層間絶縁膜１４を形成する。
【００５４】
以上のように、本発明の一実施形態に係る半導体装置及びその製造方法によると、第１のシリコン酸化膜の少なくとも表面部を窒化することにより、オフセットサイドウォールの表面部を構成する第１のシリコン窒化酸化膜が形成されている。これにより、ｎ型エクステンション拡散層を形成する際には、シリコン及び窒素を含有する緻密な絶縁膜である第１のシリコン窒化酸化膜の存在によって、イオン注入の際の不純物がオフセットサイドウォール中を突き抜けることを抑制することができる。このため、ｎ型エクステンション拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性に優れた半導体装置及びその製造方法を実現することができる。
【００５５】
さらに、ｎ型エクステンション拡散層の形成は、ゲート電極及び該ゲート電極の側面上のみに選択的に形成されたオフセットサイドウォールをマスクに用いたイオン注入によって行なわれる。このため、ｎ型エクステンション拡散層は、急峻なプロファイルを有すると共に低エネルギーにて形成可能である。すなわち、例えば、表面部が窒化されたシリコン酸化膜が半導体基板の全面に形成されているような状態で（例えば図２（ｃ）参照）、イオン注入を行なうことによってｎ型エクステンション拡散層を形成する場合も考えられるが、この場合のイオン注入には高いエネルギーが要求される上に、形成されたｎ型エクステンション拡散層の分布は不純物のチャネリングによって横方向の広がりが大きくなる。この点、本実施形態では、半導体基板に対して直接イオン注入を行なうので、前述の通り、低エネルギーにて、急進なプロファイルを有するｎ型エクステンション拡散層を実現することができる。
【００５６】
また、本発明の一実施形態に係る半導体装置の製造方法によると、第２のシリコン酸化膜の少なくとも表面部を窒化することにより、サイドウォールを構成する第２のシリコン窒化酸化膜が形成される。これにより、ソース・ドレイン拡散層を形成する際には、シリコン及び窒素を含有する緻密な絶縁膜である第２のシリコン窒化酸化膜の存在によって、イオン注入の際の不純物がサイドウォール中を突き抜けることを抑制することができる。このため、ソース・ドレイン拡散層がチャネル方向へ広がるように分布することを抑制できる。したがって、短チャンネル特性に優れた半導体装置及びその製造方法を実現することができる。
【００５７】
ここで、以上の一実施形態では、ＣＶＤ法を用いて第１のシリコン酸化膜を形成する場合について説明したが、酸素プラズマ処理を用いてゲート電極の側面部を酸化することにより、プラズマ酸化膜よりなる第１のシリコン酸化膜を形成する場合であっても本発明は同様に実施可能である。すなわち、前述のように、プラズマ酸化膜よりなる第１のシリコン酸化膜の少なくとも表面部を窒化して、以降の工程を前述と同様に行なうことにより、前述と同様の効果を得ることができる。
【００５８】
また、同様に、第２のシリコン酸化膜の形成についても、酸素プラズマ処理を用いてオフセットサイドウォールの側面部及び半導体基板の表面部を酸化することにより、プラズマ酸化膜よりなる第２のシリコン酸化膜を形成する場合であっても本発明は同様に実施可能である。すなわち、前述のように、プラズマ酸化膜よりなる第２のシリコン酸化膜の少なくとも表面部を窒化して、以降の工程を前述と同様に行なうことにより、前述と同様の効果を得ることができる。
【産業上の利用可能性】
【００５９】
本発明は、ＭＩＳＦＥＴを搭載した半導体装置及びその製造方法に有用であり、特に、１００ｎｍ以下のゲート長を有するゲート電極を備えたＭＩＳＦＥＴに好適である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係る半導体装置の構成を示す要部断面図である。
【図２】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図４】（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を示す要部工程断面図である。
【図５】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す要部工程断面図である。
【符号の説明】
【００６１】
１    半導体基板
２    ゲート絶縁膜
３    ゲート電極
４    第１のシリコン酸化膜
４ａ  第１のシリコン窒化酸化膜
５    オフセットサイドウォール
６    エクステンション拡散層
７    ポケット層
８    第２のシリコン酸化膜
８ａ  第２のシリコン窒化酸化膜
９    窒化膜
１０  表面部に第２のシリコン窒化酸化膜を備えたＬ字型の第２のシリコン酸化膜
１１  窒化膜（エッチング後）
１２  サイドウォール
１３  ソース・ドレイン拡散層
１４  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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