(57)【要約】【課題】自己整合コンタクトを有する半導体メモリ装置及びその製造方法を提供する。【解決手段】ゲート電極（図に平行、図示なし）が形成された半導体基板１上に第１絶縁膜２３を形成した後、半導体基板１の活性領域２１を露出させる第１開口部（図に平行、図示なし）及び第２開口部２５ｂ’をそれぞれ少なくとも一つ以上形成し、各開口部を導電性物質で埋立てて第１パッド層図なし及び第２パッド層２５ｂ’を形成する。第１絶縁膜２３上に第１層間絶縁膜２７を形成した後、第１パッド層の表面を露出させる第３開口部（図示なし）を形成し、これを埋立てながら、ゲート電極と直交する方向に複数本のビットライン２９を形成してその両側壁のみに絶縁性スペーサ３３を形成する。第２層間絶縁膜３５を形成した後、ビットライン２９と絶縁性スペーサ３３に自己整合させて、第２パッド層２５ｂ’の表面を露出させるまでの第４開口部３７を形成して、これを導電性物質で埋立て、その上にストレージ電極３９を形成する。【選択図】図１
2006261708.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極と、
前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第１開口部と第２開口部とがそれぞれ少なくとも一つ以上形成された第１絶縁膜と、
前記第１開口部及び第２開口部を各々埋め立てる導電性の第１パッド層及び第２パッド層と、
前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットラインと、
前記ビットラインの両側壁に形成された絶縁性スペーサと、
前記ビットラインと絶縁性スペーサとが形成された前記第１層間絶縁膜上に形成される第２層間絶縁膜と、
前記ビットラインと前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層と電気的に接続するストレージ電極を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置。
【請求項２】
前記ビットラインは、
タングステン層とＴｉＮ層との積層物より形成されていることを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項３】
さらに、前記ゲート電極の上面にマスク層が形成されるとともに、前記ゲート電極の側壁に絶縁性スペーサが形成され、前記第１パッド層及び第２パッド層は前記絶縁性スペーサに自己整合されるように形成されたことを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項４】
前記第１絶縁膜の上部表面の高さは、前記ゲート電極上に形成された前記マスク層の上部表面の高さ以下であることを特徴とする請求項３に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項５】
前記ビットラインの上部にマスク層をさらに具備することを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項６】
前記マスク層は、プラズマを用いた化学気相蒸着法によって形成されたシリコン窒化膜、または加熱によって形成された熱シリコン窒化膜よりなることを特徴とする請求項５に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項７】
前記ビットラインの側壁に形成された前記絶縁性スペーサは、低圧化学気相蒸着法で形成されたシリコン窒化膜よりなることを特徴とする請求項６に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項８】
前記第１層間絶縁膜及び第２層間絶縁膜はシリコン酸化膜よりなり、前記ビットラインの側壁に形成された前記絶縁性スペーサはシリコン窒化膜よりなることを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項９】
前記ビットラインは、
タングステン、チタン、またはタングステンとチタン窒化物との積層物より形成されていることを特徴とする請求項１に記載の自己整合コンタクトを有する半導体メモリ装置。
【請求項１０】
ゲート絶縁膜を介して半導体基板の活性領域上に一定間隔及び一定方向に複数のゲート電極を形成する段階と、
前記ゲート電極が形成された半導体基板上に第１絶縁膜を形成した後、前記半導体基板の活性領域を露出させる第１開口部及び第２開口部をそれぞれ少なくとも一つ以上形成する段階と、
前記第１開口部及び第２開口部を導電性物質で埋め立てて第１パッド層及び第２パッド層を形成する段階と、
前記第１パッド層及び第２パッド層が形成された前記第１絶縁膜上に第１層間絶縁膜を形成した後、前記第１パッド層の表面を露出させる第３開口部を形成する段階と、
前記第３開口部を埋立てながら、前記第１層間絶縁膜上に前記ゲート電極と直交する方向に複数本のビットラインを形成する段階と、
前記ビットライン上及び第１層間絶縁膜上に絶縁膜を蒸着した後、ビットラインの上部及び前記第１層間絶縁膜上の前記絶縁膜を除去して前記ビットラインの両側壁のみに絶縁性スペーサを形成する段階と、
前記絶縁性スペーサが形成されたビットライン上及び第１層間絶縁膜上に第２層間絶縁膜を形成した後、前記絶縁性スペーサに自己整合させて前記第２パッド層の表面を露出させる第４開口部を形成する段階と、
前記第４開口部を導電性物質で埋め立てる段階を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１１】
前記ビットラインは、タングステン層とＴｉＮ層との積層物で形成することを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１２】
前記ゲート電極を形成する段階は、
前記ゲート絶縁膜上にポリシリコン膜、シリサイド膜、及びマスク層を順次に積層する段階と、
積層されたマスク層、シリサイド膜、及びポリシリコン膜をパターニングする段階とよりなることを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１３】
前記マスク層は、
プラズマを用いた化学気相蒸着法を使用することによって形成されたシリコン窒化膜、または加熱することによって形成された熱シリコン窒化膜であることを特徴とする請求項１２に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１４】
前記ビットラインを形成する段階は、
前記第３開口部を埋め立てながら前記第１層間絶縁膜上に導電性物質よりなる導電層を形成する段階と、
前記導電層上にマスク層を形成する段階と、
前記マスク層及び導電層を順次にパターニングする段階とよりなされることを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１５】
前記ビットラインは、タングステン、チタン、またはタングステンとチタン窒化物との積層物で形成することを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１６】
前記マスク層は、
プラズマを用いた化学気相蒸着方法を使用することによって形成されたシリコン窒化膜、または加熱することによって形成された熱シリコン窒化膜であることを特徴とする請求項１４に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１７】
前記積層されたマスク層、シリサイド膜、及びポリシリコン膜をパターニングする段階後に、前記マスク層、シリサイド膜、及びポリシリコン膜の側壁に絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項１２に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１８】
前記ビットラインの側壁のスペーサは、低圧化学気相蒸着法を使用してシリコン窒化膜によって形成することを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項１９】
前記第１層間絶縁膜及び第２層間絶縁膜はシリコン酸化膜で形成し、前記ビットライン側壁の絶縁性スペーサはシリコン窒化膜で形成することを特徴とする請求項１０に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項２０】
前記第４開口部は、Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスをエッチングガスとして使用してエッチングすることを特徴とする請求項１９に記載の自己整合コンタクトを有する半導体メモリ装置の製造方法。
【請求項２１】
半導体基板上に一定間隔及び一定方向に対をなしながら配列する複数のゲート電極と、
前記対をなす前記ゲート電極間の活性領域を独立して露出させる第１開口部と、
前記ゲート電極対と対との間の活性領域を独立して露出させる第２開口部と、 
前記第１開口部及び第２開口部にそれぞれ埋め立てられた導電性第１パッド層及び第２パッド層と、
前記第１パッド層及び第２パッド層が形成された前記第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜と、
前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第３開口部に埋め立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数個のビットラインと、 
前記ビットラインの側壁に形成された絶縁性スペーサと、
前記ビットラインと絶縁性スペーサが形成された前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記ビットラインと前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層を電気的に接続するストレージ電極を含むことを特徴とする自己整合コンタクトを有する半導体メモリ装置。
【請求項２２】
前記第２開口部は前記活性領域に隣接する素子分離領域をさらに露出させることを特徴とする請求項２１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自己整合コンタクトを有する半導体メモリ装置及びその製造方法に係り、特にストレージノードコンタクトを自己整合的に形成できる自己整合コンタクトを有する半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
近年では、半導体素子の高集積化に伴ってメモリセル一つ当りが占めるセルサイズも急激に縮まっており、ＤＲＡＭの場合では、セルサイズが１．５ｍｍ２以下に縮まっている。セルサイズを小さくすることは、セルを構成する導電層間の間隔を狭めることによって可能となる。特に、ＤＲＡＭでは、高い集積度のため、ゲート電極間の距離がデザインルールに従う最小特徴サイズになっている。また、ビットラインとドレイン領域との間のコンタクト（以下、「ビットラインコンタクト」または「ダイレクトコンタクト」（Ｄｉｒｅｃｔ  Ｃｏｎｔａｃｔ；ＤＣ）と称する）、および／または、ストレージ電極とソース領域との間のコンタクト（以下、「ストレージノードコンタクト」または「埋込みコンタクト」（Ｂｕｒｉｅｄ  Ｃｏｎｔａｃｔ；  ＢＣ）と称する）を形成するためのコンタクトホールも最小特徴サイズ程度に小さくなっている。
【０００３】
なお、半導体素子が高集積化されるにつれて下部配線層と上部配線層を連結するコンタクトホールとその隣接した配線との間隔が狭まり、また前記コンタクトホールのアスペクト比、すなわちコンタクト深さをコンタクトホール径で除算した値も増加する。従って、多層配線構造を採用する高集積半導体素子において、フォトリソグラフィー工程を用いてコンタクトホールを形成する際に、希望の工程を再現性良く実現することには、限界が生じる。このようなフォトリソグラフィー工程の限界を乗り越えるべく、自己整合方法（セルフアライメントプロセス）を用いてコンタクトホールを形成する技術が開発されている。
【０００４】
一方、ビットラインを形成した後にキャパシタを形成するキャパシタオーバービットライン（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ；  ＣＯＢ）構造の場合、ビットライン間の領域に、キャパシタのストレージ電極と半導体基板の活性領域を連結するストレージノードコンタクトを形成するべきである。このストレージノードコンタクトをコンタクトタイプで形成する場合、０．２ｍｍ以下のデザインルールではストレージノードコンタクトとビットラインとの間の短絡を避けることが困難となる。
【０００５】
ストレージノードコンタクトとビットラインとの間の短絡を根本的に防止する方法として、ビットラインを窒化膜でキャッピングした後に自己整合コンタクト（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ；  ＳＡＣ）を形成する方法がある。この方法の一例が特許文献１に提案されている。この方法によれば、ビットラインを形成した後、結果物の全面に窒化膜を蒸着した状態でビットライン間の領域を酸化膜で埋立てる。その後、自己整合方式でコンタクトホールを形成する。
【０００６】
しかし、この方法によれば、ビットライン間の間隔が狭い状態で前記スペーサ用窒化膜をさらに蒸着するため、ビットライン間の領域を前記酸化膜で埋立てる際にボイドが発生するなどといったギャップフィル能力の低下が生じる。また、ビットライン間で前記酸化膜が窒化膜上に形成されるため、ビットライン間の狭い間隔に比べて前記窒化膜及び酸化膜の全体厚さが厚くなり、アスペクト比が大きくなる。この結果、自己整合コンタクトホールを形成する工程が非常に難しくなる。また、自己整合コンタクト形成のためのエッチング工程の際に、前記酸化膜をエッチングした後、前記窒化膜を別にエッチングし、さらに、その後、再びビットライン下端の酸化膜をエッチングしなければならないといった負担がある。
【特許文献１】米国特許第５８７９９８６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、ビットライン間を酸化膜で容易に埋立てることができ、ビットライン間の領域に自己整合コンタクトを具備することができる高集積化された半導体メモリ装置を提供することである。
【０００８】
本発明が解決しようとする他の技術的課題は、ビットライン間を容易に埋立てることができ、ビットライン間に自己整合コンタクトを容易に形成できる自己整合されたコンタクトを具備する半導体メモリ装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記課題を達成するために、本発明に係る自己整合コンタクトを有する半導体メモリ装置は、半導体基板上に一定間隔及び一定方向に形成された複数のゲート電極と、前記ゲート電極が形成された半導体基板上に形成され、前記複数のゲート電極間において前記半導体基板の活性領域を露出させる第１開口部と第２開口部とがそれぞれ少なくとも一つ以上形成された第１絶縁膜と、前記第１開口部及び第２開口部を各々埋め立てる導電性の第１パッド層及び第２パッド層と、前記第１パッド層及び第２パッド層が形成された第１絶縁膜上に形成された第１層間絶縁膜と、前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第１層間絶縁膜を貫通して前記第１パッド層と電気的に接続する部分を有する複数のビットラインと、前記ビットラインの両側壁に形成された絶縁性スペーサと、前記ビットラインと絶縁性スペーサとが形成された前記第１層間絶縁膜上に形成される第２層間絶縁膜と、前記ビットラインと前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層と電気的に接続するストレージ電極を含むことを特徴とする。
【００１０】
好ましくは、前記ビットラインは、タングステン層とＴｉＮ層との積層物より形成されている。
【００１１】
好ましくは、さらに、前記ゲート電極の上面にマスク層が形成されるとともに、前記ゲート電極の側壁に絶縁性スペーサが形成され、前記第１パッド層及び第２パッド層は前記絶縁性スペーサに自己整合されるように形成される。
【００１２】
好ましくは、前記第１絶縁膜の上部表面の高さは、前記ゲート電極上に形成された前記マスク層の上部表面の高さ以下である。
【００１３】
好ましくは、前記ビットラインの上部にマスク層をさらに具備する。
【００１４】
好ましくは、前記マスク層は、プラズマを用いた化学気相蒸着法によって形成されたシリコン窒化膜、または加熱によって形成された熱シリコン窒化膜よりなる。
【００１５】
好ましくは、前記ビットラインの側壁に形成された前記絶縁性スペーサは、低圧化学気相蒸着法で形成されたシリコン窒化膜よりなる。
【００１６】
好ましくは、前記第１層間絶縁膜及び第２層間絶縁膜はシリコン酸化膜よりなり、前記ビットラインの側壁に形成された前記絶縁性スペーサはシリコン窒化膜よりなる。
【００１７】
好ましくは、前記ビットラインは、タングステン、チタン、またはタングステンとチタン窒化物との積層物より形成されている。
【００１８】
本発明に係る自己整合コンタクトを有する半導体メモリ装置の製造方法は、ゲート絶縁膜を介して半導体基板の活性領域上に一定間隔及び一定方向に複数のゲート電極を形成する段階と、前記ゲート電極が形成された半導体基板上に第１絶縁膜を形成した後、前記半導体基板の活性領域を露出させる第１開口部及び第２開口部をそれぞれ少なくとも一つ以上形成する段階と、前記第１開口部及び第２開口部を導電性物質で埋め立てて第１パッド層及び第２パッド層を形成する段階と、前記第１パッド層及び第２パッド層が形成された前記第１絶縁膜上に第１層間絶縁膜を形成した後、前記第１パッド層の表面を露出させる第３開口部を形成する段階と、前記第３開口部を埋立てながら、前記第１層間絶縁膜上に前記ゲート電極と直交する方向に複数本のビットラインを形成する段階と、前記ビットライン上及び第１層間絶縁膜上に絶縁膜を蒸着した後、ビットラインの上部及び前記第１層間絶縁膜上の前記絶縁膜を除去して前記ビットラインの両側壁のみに絶縁性スペーサを形成する段階と、前記絶縁性スペーサが形成されたビットライン上及び第１層間絶縁膜上に第２層間絶縁膜を形成した後、前記絶縁性スペーサに自己整合させて前記第２パッド層の表面を露出させる第４開口部を形成する段階と、前記第４開口部を導電性物質で埋め立てる段階を含むことを特徴とする。
【００１９】
好ましくは、前記ビットラインは、タングステン層とＴｉＮ層との積層物で形成する。
【００２０】
好ましくは、前記ゲート電極を形成する段階は、前記ゲート絶縁膜上にポリシリコン膜、シリサイド膜、及びマスク層を順次に積層する段階と、積層されたマスク層、シリサイド膜、及びポリシリコン膜をパターニングする段階とよりなる。
【００２１】
好ましくは、前記マスク層は、プラズマを用いた化学気相蒸着法（ＰＥＣＶＤ）を使用することによって形成されたシリコン窒化膜（ＰＥＣＶＤ  ＳｉＮ）、または加熱することによって形成された熱シリコン窒化膜（ｔｈｅｒｍａｌ  ＳｉＮ）である。
【００２２】
好ましくは、前記ビットラインを形成する段階は、前記第３開口部を埋め立てながら前記第１層間絶縁膜上に導電性物質よりなる導電層を形成する段階と、前記導電層上にマスク層を形成する段階と、前記マスク層及び導電層を順次にパターニングする段階とよりなされる。
【００２３】
好ましくは、前記ビットラインは、タングステン、チタン、またはタングステンとチタン窒化物との積層物で形成する。
【００２４】
好ましくは、前記マスク層は、プラズマを用いた化学気相蒸着方法を使用することによって形成されたシリコン窒化膜、または加熱することによって形成された熱シリコン窒化膜である。
【００２５】
好ましくは、前記積層されたマスク層、シリサイド膜、及びポリシリコン膜をパターニングする段階後に、前記マスク層、シリサイド膜、及びポリシリコン膜の側壁に絶縁性スペーサを形成する段階をさらに含む。
【００２６】
好ましくは、前記ビットラインの側壁のスペーサは、低圧化学気相蒸着法（ＬＰＣＶＤ）を使用してシリコン窒化膜によって形成する。
【００２７】
好ましくは、前記第１層間絶縁膜及び第２層間絶縁膜はシリコン酸化膜で形成し、前記ビットライン側壁の絶縁性スペーサはシリコン窒化膜で形成する。
【００２８】
好ましくは、前記第４開口部は、Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスをエッチングガスとして使用してエッチングする。
【００２９】
本発明に係る自己整合コンタクトを有する半導体メモリ装置は、半導体基板上に一定間隔及び一定方向に対をなしながら配列する複数のゲート電極と、前記対をなす前記ゲート電極間の活性領域を独立して露出させる第１開口部と、前記ゲート電極対と対との間の活性領域を独立して露出させる第２開口部と、前記第１開口部及び第２開口部にそれぞれ埋め立てられた導電性第１パッド層及び第２パッド層と、前記第１パッド層及び第２パッド層が形成された前記第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜と、前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第３開口部に埋め立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数個のビットラインと、前記ビットラインの側壁に形成された絶縁性スペーサと、前記ビットラインと絶縁性スペーサが形成された前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記ビットラインと前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層を電気的に接続するストレージ電極を含むことを特徴とする。
【００３０】
好ましくは、前記第２開口部は前記活性領域に隣接する素子分離領域をさらに露出させる。
【発明の効果】
【００３１】
前述した本発明によれば、ビットラインパターンの側壁にあらかじめスペーサを形成した後、ストレージノードコンタクトのための開口部を前記スペーサに自己整合されるように形成するため、ビットライン間の間隔が従来に比べて広がり、ビットライン間の開口部のギャップフィル能力を向上することができる。
【００３２】
また、前記ビットライン両側壁にだけ窒化膜スペーサが形成されているため、前記スペーサに自己整合される開口部を形成する際に、前記ビットライン上部の第２層間絶縁膜とビットライン下部の第１層間絶縁膜を連続してエッチングできるようになり、従来のようにビットライン間の窒化膜を除去する工程を実行する必要がなくなるので、工程を単純化することができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付した図面を参照して本発明をより詳細に説明する。
【００３４】
次に説明される実施例は種々の他の形態に変形でき、本発明の範囲は、後述する実施例に限られることはない。本発明の実施例は当業界で平均的な知識を有する者に対して本発明をより完全に説明するために提供されるものである。本発明の実施例を説明する図面において、いずれの層や領域の厚さは明細書の明確性のために誇張されている。また、図面上の同じ符号は同じ要素を示す。さらに、ある層が、他の層または基板の「上部」にあると記載された場合には、前記ある層が前記他の層または基板の上部に直接存在する場合のみならず、その間に第３の層が介在される場合も含まれる。
【００３５】
図１及び図２は、本発明の一実施例に係る半導体メモリ装置を各々ワードライン及びビットラインに垂直な面で切断した断面を示す。
【００３６】
図１及び図２を参照すれば、第１導電型、例えばＰ型の半導体基板１の表面領域に第２導電型、例えばＮ型の埋込み不純物層３と、ＮＭＯＳトランジスタを形成するためのＰ型ウェル５が順次に形成されており、Ｐ型ウェル５には活性領域を分離するための素子分離領域７が形成されている。
【００３７】
前記Ｐ型ウェル５を含む半導体基板上には、ワードラインを構成する複数のゲート電極がゲート絶縁膜９を介して形成されている。前記ゲート電極はドープされたポリシリコン膜１１とシリサイド膜１３とにより構成され、前記シリサイド膜１３上にはシリコン窒化膜よりなるマスク層１５が形成されている。そして、符号１１と符号１３とによって示される前記ゲート電極及びマスク層１５により構成されたゲート電極パターンの側壁には、例えばＬＰＣＶＤ法により形成されたシリコン窒化膜で構成されたスペーサ１９が形成されている。
【００３８】
ゲート電極及びスペーサが形成された半導体基板（結果物）を覆う第１絶縁膜２３が形成されている。前記第１絶縁膜２３には、前記ゲート電極パターンの側壁に形成されたスペーサ１９に自己整合された第１開口部及び第２開口部に各々導電性物質が埋立てられている第１パッド層２５ａ及び第２パッド層２５ｂ’が形成されている。前記第１パッド層２５ａ’及び第２パッド層２５ｂ’は、Ｐ型ウェル５内の活性領域に形成されたソース領域またはドレイン領域を構成するＮ型不純物層２１と各々電気的に接続される。
【００３９】
前記第１パッド層２５ａ’及び第２パッド層２５ｂ’が形成された前記第１絶縁膜２３上には第１層間絶縁膜２７が形成されており、前記第１層間絶縁膜２７上には前記第１層間絶縁膜２７に形成された第３開口部（図示せず）を通じて前記第１パッド層２５ａ’と電気的に接続されたビットライン２９が、前記ワードラインとして機能するゲート電極パターンと直交する方向に形成されている。
【００４０】
なお、前記第１パッド層２５ａ’をあらかじめ形成せずにビットライン２９を直ちに半導体基板の活性領域の前記Ｎ型不純物層２１と直接接続させてもよい。前記ビットライン２９は、タングステン、チタン、またはタングステンとチタン窒化物（チタンナイトライド）との積層物で構成でき、前記ビットライン２９上には、プラズマを用いた化学気相蒸着ＰＥＣＶＤ法によって形成されたシリコン窒化膜ＳｉＮ、または加熱によって形成された熱シリコン窒化膜（ｔｈｅｒｍａｌ  ＳｉＮ）よりなるマスク層３１が形成されている。
【００４１】
特に、前記ビットライン２９とマスク層３１とよりなるビットラインパターンの側壁には、第１層間絶縁膜２７を構成するシリコン酸化膜に対してエッチング選択比に優れた絶縁膜、例えば低圧化学気相層着ＬＰＣＶＤ法によって作成されたシリコン窒化膜よりなるスペーサ３３が形成されている。
【００４２】
前記スペーサ３３が形成された前記第１層間絶縁膜２７を覆う第２層間絶縁膜３５が形成されており、前記隣接するビットライン２９間の領域における第２層間絶縁膜３５には前記ビットライン２９の側壁のスペーサ３３に自己整合され、第２パッド層２５ｂ’の一部を露出させる第４開口部が形成されている。前記第４開口部内には導電性物質よりなるストレージノードコンタクト３７が埋立てられており、前記第２層間絶縁膜３５上には前記ストレージノードコンタクト３７と接触するストレージ電極３９が形成されている。
【００４３】
なお、前記第２パッド層２５ｂ’をあらかじめ形成せずにストレージノードコンタクト３７またはストレージ電極３９を半導体基板の活性領域内に形成された前記Ｎ型不純物層２１と直接接続させてもよい。
【００４４】
図２４は本発明の他の実施例に係る半導体メモリ装置の断面図であって、図２と同様にワードラインに垂直な面で切断した断面を示すことである。図２と比べると、第１絶縁膜２３の表面が、符号１１及び１３で示されるゲート電極上に存在するマスク層１５の表面と同一か、それより低くなっているという点を除いては図２のメモリ装置と同様である。
【００４５】
図３乃至図２３は、本発明に係る半導体メモリ装置の製造方法を説明するために工程順序に従って示す図面である。
【００４６】
図３及び図４は、各々ゲート電極を形成する段階を示す平面図及び断面図である。図３は、素子分離領域とゲート電極パターンとを形成する段階を示す平面図である。半導体基板１の表面付近に形成された活性領域のＰ型ウェル５内に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）素子分離領域７が形成されている。素子分離領域７は、トレンチ内に絶縁物質を埋立てらることによって形成されており、素子活性領域を分離している。また、半導体基板１上にはワードラインとして用いられる複数のゲート電極パターン１７が互いに一定の距離を隔てて同じ方向に形成されている。
【００４７】
図３及び図４に示されるように、第１導電型、例えばＰ型の半導体基板１に、第２導電型、例えばＮ型の埋込み不純物層３と、ＮＭＯＳトランジスタを形成するためのＰ型ウェル５とを通常の方法、例えばイオン注入方法で順次に形成する。次に、前記Ｐ型ウェル５内に通常の素子分離工程を用いてトレンチ形状の素子分離領域７を形成する。
【００４８】
前記素子分離領域７の形成処理について説明する。まず、半導体基板１上にバッファ用酸化膜（図示せず）、マスク用窒化膜（図示せず）及びフォトレジスト層（図示せず）を順次に形成し、フォトリソグラフィー工程を用いて非活性領域を限定した後、前記マスク用窒化膜とバッファ用酸化膜を順次に異方性エッチングする。その後、露出された半導体基板１を約３，０００〜５，０００Å程度の深度に異方性エッチングしてトレンチを形成し、このトレンチを含む半導体基板の全面に、例えば化学気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；  ＣＶＤ）を用いて酸化膜をトレンチの深度以上に蒸着する。その後、エッチバックまたは化学的物理的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；  ＣＭＰ）を実行し、残留する前記バッファ用酸化膜及びマスク用窒化膜を除去する。これらの処理によって、前記素子分離領域７が形成される。
【００４９】
次いで、素子分離領域７が形成された前記半導体基板１上に酸化膜または窒化膜等の所定の絶縁膜を蒸着してゲート絶縁膜９を形成する。次に、このゲート絶縁膜９上に不純物がドープされたポリシリコン膜１１とシリサイド膜１３を通常の方法で順次に形成した後、その上に例えばＰＥＣＶＤ法を用いてシリコン窒化膜からなるマスク層１５を蒸着する。
【００５０】
次いで、前記マスク層１５上にフォトレジスト（図示せず）を塗布した後、所定のフォトリソグラフィー工程を実施し、後続工程で形成されるゲート電極パターンに対応するフォトレジストパターンを形成する。このフォトレジストパターンをエッチングマスクとして使用して前記マスク層１５を異方性エッチングする。その後、フォトレジストパターンを除去する。さらに、パターニングされたマスク層１５を再びエッチングマスクとして使用し、シリサイド膜１３とポリシリコン膜１１を順次に異方性エッチングすることによって、ゲート電極パターン１７を形成する。
【００５１】
図５は第１絶縁膜を形成する段階を示す平面図であり、図６は前記平面図の４Ｂ−４Ｂ’線に沿う断面図である。
【００５２】
詳細には、ゲート電極パターン１７が形成された半導体基板上に、例えばプラズマ化学気相蒸着（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ；  ＰＥＣＶＤ）法または低圧化学気相蒸着（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ；  ＬＰＣＶＤ）法を使用して、所定厚さの窒化膜を蒸着する。その後、全面をエッチングしてゲート電極パターン１７の側壁に窒化膜スペーサ１９を形成する。前記窒化膜スペーサ１９は、後続工程で半導体基板１の活性領域を露出させる開口部を形成する際に、ゲート電極の側壁のエッチングを防止して自己整合方法で開口部を形成するためのエッチング障壁層として機能する。次に、通常のＣＶＤ方法を使用して５，０００〜８，０００Å程度の厚い絶縁膜、例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ：ボロン−リンシリケートガラス）膜を蒸着して、マスク層１５及びスペーサ１９が形成された半導体基板を覆う第１絶縁膜２３を形成する。なお、さらに、ＣＭＰのような通常の平坦化工程を実施して前記第１絶縁膜２３の表面を平坦化してもよい。
【００５３】
図７は、自己整合コンタクトホールを形成する段階の平面図であり、図８及び図９は、各々図７の５Ｂ−５Ｂ’線及び５Ｃ−５Ｃ’線に沿った断面図である。
【００５４】
詳細には、所定のフォトリソグラフィー工程を実施し、図６に示した第１絶縁膜２３の一部をエッチングすることによって、半導体基板１の活性領域のＰ型ウェル５を露出させる第１開口部２５ａ及び第２開口部２５ｂを形成する。図７においてＸ印で示された開口部パターンのように、前記第１開口部２５ａは、半導体基板１の活性領域のＰ型ウェル５と素子分離領域７を同時に露出させ、前記第２開口部２５ｂは、半導体基板１の活性領域のＰ型ウェル５のみを露出させる。
【００５５】
前記第１開口部２５ａ及び第２開口部２５ｂはゲート電極パターン１７の側壁に形成されたスペーサ１９に自己整合的に形成される。これら開口部は、後続工程で形成されるビットラインまたはキャパシタのストレージ電極を半導体基板１の活性領域に電気的に接続させるための導電性のパッド層を形成するために用いられる。
【００５６】
次いで、図７〜図９に示されるように、前記第１及び第２開口部２５ａ、２５ｂが形成された全面にＮ型不純物イオンをイオン注入して前記第１及び第２開口部２５ａ、２５ｂにより露出された半導体基板１のＰ型ウェル５内にＮ型不純物層２１を形成する。
図１０は、パッド層及び層間絶縁膜を形成する段階を示す平面図であり、図１１及び図１２は、各々６Ｂ−６Ｂ’線及び６Ｃ−６Ｃ’線に沿う断面図である。一方、図１３は本発明の他の実施例であって、図１０の６Ｂ−６Ｂ’線に沿う断面図である。
【００５７】
詳細には、半導体基板１の活性領域内のＮ型不純物層２１を露出させる第１開口部２５ａ及び第２開口部２５ｂが形成された上記の第１絶縁膜２３上に導電物質からなる導電膜、例えば不純物がドープされたポリシリコン膜を所定厚さで蒸着した後、エッチバックまたはＣＭＰ工程を実施する。その後、前記第１及び第２開口部２５ａ、２５ｂの内部を埋立てて第１パッド層２５ａ’及び第２パッド層２５ｂ’を形成する。図１０の中央付近に示されるように、前記第１パッド層２５ａ’は後続工程で形成されるビットラインと接続するパッド層であり、前記第２パッド層２５ｂ’は後続工程で形成されるキャパシタのストレージノードコンタクトと接続するパッド層である。
【００５８】
なお、この際、図１３に示したように、前記導電物質で第１及び第２開口部２５ａ、２５ｂを埋立てた後、前記ゲート電極パターン１７のマスク層１５が露出されるまで、エッチバックまたはＣＭＰ工程を遂行し続けてもよい。この場合、第１パッド層２５ａ’及び第２パッド層２５ｂ’が自然に分離される。
【００５９】
次に、第１及び第２パッド層２５ａ’、２５ｂ’が形成された第１絶縁膜２３上にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のような絶縁膜を蒸着した後、ＣＭＰを実施して表面が平坦な第１層間絶縁膜２７を形成する。
【００６０】
図１４はビットラインを形成する段階を示す平面図であり、図１５、図１６及び図１７は各々７Ｂ−７Ｂ’線、７Ｃ−７Ｃ’線及び７Ｄ−７Ｄ’線に沿う断面図である。
【００６１】
詳細には、第１層間絶縁膜２７が形成された前記第１絶縁膜２３上に、所定のフォトリソグラフィー工程を実施し、前記第１パッド層２５ａ’を露出させる形態を持った第３開口部（図１５でビットライン層２９と第１パッド層２５ａ’を接続させる部分）をフォトレジストパターンを用いて形成する。次に、第３開口部が形成された第１層間絶縁膜２７の全面に導電物質、例えばタングステン膜を所定厚さで蒸着してビットライン層２９を形成する。引続き前記ビットライン層２９上にプラズマ化学気相蒸着ＰＥＣＶＤ法を用いることによって形成された所定厚さのシリコン窒化膜、または加熱することによって形成された所定厚さのシリコン窒化膜からなるマスク層３１を形成する。前記ビットライン用導電層としてはタングステンを使用したが、チタン、またはタングステン／チタン窒化物の積層物を使用する場合もある。
【００６２】
次に、所定のフォトリソグラフィー工程を実施してビットラインが形成される領域を限定した後、前記マスク層３１とビットライン層２９を順次に異方性エッチングすることによって図１６に示されたワードラインに直交するビットラインパターンを形成する。前記ビットライン層２９は、符号１１及び１３で示されているゲート電極の側壁に形成されたスペーサ１９により自己整合的に形成された第１パッド層２５ａ’を通じて、半導体基板１の活性領域内のＮ型不純物層２１と接続される。図１５は第１パッド層２５ａ’が素子分離領域７上に形成されている部分の断面図である。したがって、図１５においては、第１パッド層２５ａ’がＮ型不純物層２１と接続することが示されていない。しかしながら、実際は、第１パッド層２５ａ’が埋立てられた第１開口部２５ａパターンが図７に示したように活性領域と素子分離領域上に同時に形成されるため、半導体基板１のＮ型不純物層２１と第１パッド層２５ａ’が電気的に接続されている。
【００６３】
次いで、図１６に示されるように、ビットラインパターンが形成された結果物の全面に、例えば低圧化学気相蒸着ＬＰＣＶＤ方法でシリコン窒化膜を蒸着した後、エッチバックして前記ビットラインパターンの両側壁に絶縁性スペーサ３３を形成する。前記エッチバック工程は前記第１層間絶縁膜２７の表面が露出されるまで遂行する。
【００６４】
図１８はストレージノードコンタクトを自己整合的に形成する段階を示す平面図であり、図１９及び図２０は各々８Ｂ−８Ｂ’線及び８Ｃ−８Ｃ’線に沿う断面図である。
【００６５】
詳細には、ビットラインパターンの側壁に絶縁性スペーサ３３を形成した後、結果物上に絶縁膜、例えばシリコン酸化膜を蒸着することによって、ビットライン２９間の領域を完全に埋立てる第２層間絶縁膜３５を形成する。フォトリソグラフィー工程を実施して半導体基板のソース領域またはドレイン領域上部の層間絶縁膜３５を露出させる形態を持ったフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをエッチングマスクとして使用して前記第２パッド層２５ｂ’の表面が露出されるまで第２及び第１層間絶縁膜３５及び２７を順次に異方性エッチングし、ストレージノードコンタクト形成のための第４開口部３７ａを形成する。この際、前記第４開口部３７ａはビットラインパターンの側壁に形成されたスペーサ３３に自己整合されるように形成される。前記第２及び第１層間絶縁膜３５及び２７はシリコン酸化膜であり、前記ビットライン上のマスク層３１のシリコン窒化膜及びスペーサ３３のシリコン窒化膜に対してエッチング選択性に優れ、連続してエッチングがなされうる。この時前記第４開口部３７ａを形成するためのエッチング工程で使用されるエッチングガスとして、例えば、Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスを使用することができる。
【００６６】
図２１はストレージ電極を形成する段階を示す平面図で、図２２及び図２３は各々９Ｂ−９Ｂ’線及び９Ｃ−９Ｃ’線に沿う断面図である。
【００６７】
詳細には、前記第２パッド層２５ｂ’を露出させる第４開口部３７ａが形成された第２層間絶縁膜上に導電物質、例えば不純物がドープされたポリシリコン膜を蒸着した後、エッチバックや、ＣＭＰ工程を実行し、前記第４開口部３７ａを埋立てることによって、ストレージノードコンタクト３７を形成する。次に、ストレージノードコンタクト３７及び第２層間絶縁膜の全面にストレージ電極用導電物質、例えば不純物がドープされたポリシリコン膜を蒸着する。フォトリソグラフィー工程を用いてストレージ電極を限定するフォトレジストパターン（図示せず）を形成した後、このフォトレジストパターンを用いて前記ポリシリコン膜をパターニングして前記ストレージノードコンタクト３７と接続されたストレージ電極３９を形成する。引続き通常の方法で前記ストレージ電極３９の上部に誘電体膜（図示せず）とプレート電極（図示せず）を形成する。以上の方法によって、本発明の一実施例に係る半導体メモリ装置のキャパシタを製造できる。
【００６８】
なお、本実施例ではストレージノードコンタクト３７を埋立てた後に、ストレージ電極３９を別に形成したが、前記第４開口部３７ａを埋立てながら第２層間絶縁膜３５上に導電物質を形成した後パターニングして、前記ストレージノードコンタクト３７とストレージ電極３９を一体化して形成することもできる。
【００６９】
なお、図７に示されるように、本願発明の自己整合コンタクトを有する半導体メモリ装置は、半導体基板上１に一定間隔及び一定方向に対をなしながら配列する複数のゲート電極と、前記対をなす前記ゲート電極間の活性領域を独立して露出させる第１開口部２５ａと、前記ゲート電極対と対との間の活性領域を独立して露出させる第２開口部２５ｂと、前記第１開口部２５ａ及び第２開口部２５ｂにそれぞれ埋め立てられた導電性第１パッド層及び第２パッド層と、前記第１パッド層及び第２パッド層が形成された前記第１絶縁膜上に形成され、前記第１パッド層の表面を露出させる第３開口部を含む第１層間絶縁膜と、前記第１層間絶縁膜上に前記ゲート電極と直交する方向に形成され、前記第３開口部に埋め立てられる部分と一体化して前記第１パッド層と電気的に接続する部分を有する複数個のビットラインと、前記ビットラインの側壁に形成された絶縁性スペーサと、前記ビットラインと絶縁性スペーサが形成された前記第１層間絶縁膜上に形成された第２層間絶縁膜と、前記ビットラインと前記絶縁性スペーサに自己整合され、前記第２層間絶縁膜及び第１層間絶縁膜を貫通して前記第２パッド層を電気的に接続するストレージ電極を含む。      
【００７０】
前記第２開口部２５ｂは前記活性領域に隣接する素子分離領域をさらに露出させる。
【００７１】
本発明の一実施例では前記ストレージ電極３９の形態を単純スタック型にしたが、セルキャパシタンスを増やすためにシリンダ型またはその他の形態に形成できることは明らかである。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施例に係る半導体メモリ装置のワードラインに垂直な面で切断した断面図である。
【図２】本発明の一実施例に係る半導体メモリ装置のビットラインに垂直な面で切断した断面図である。
【図３】ゲート電極を形成する段階を示す平面図である。
【図４】ゲート電極を形成する段階を示す断面図である。
【図５】第１絶縁膜を形成する段階を示す平面図である。
【図６】図５における４Ｂ−４Ｂ’線に沿う断面図である。
【図７】自己整合コンタクトホールを形成する段階を示す平面図である。
【図８】図７における５Ｂ−５Ｂ’線に沿う断面図である。
【図９】図７における５Ｃ−５Ｃ’線に沿う断面図である
【図１０】パッド層及び層間絶縁膜を形成する段階を示す平面図である。
【図１１】図１０における６Ｂ−６Ｂ’線に沿う断面図である。
【図１２】図１０における６Ｃ−６Ｃ’線に沿う断面図である。
【図１３】本発明の他の実施形態の断面図である。
【図１４】ビットラインを形成する段階を示す平面図である。
【図１５】図１４における７Ｂ−７Ｂ’線に沿う断面図である。
【図１６】図１４における７Ｃ−７Ｃ’線に沿う断面図である。
【図１７】図１４における７Ｄ−７Ｄ’線に沿う断面図である。
【図１８】ストレージノードコンタクトを自己整合的に形成する段階を示す平面図である。
【図１９】図１８における８Ｂ−８Ｂ’線に沿う断面図である。
【図２０】図１８における８Ｃ−８Ｃ’線に沿う断面図である。
【図２１】ストレージ電極を形成する段階を示す平面図である。
【図２２】図２１における９Ｂ−９Ｂ’線に沿う断面図である。
【図２３】図２１における９Ｃ−９Ｃ’線に沿う断面図である。
【図２４】本発明の他の実施例に係る半導体メモリ装置のビットラインに垂直な面で切断した断面図である。
【符号の説明】
【００７３】
３    埋込み不純物層、
５    Ｐ型ウェル、
７    素子分離領域、
２１    Ｎ型不純物層、
２３    第１絶縁膜、
２５ａ’    第１パッド層、
２５ｂ’    第２パッド層、
２７    第１層間絶縁膜、
２９    ビットライン、
３１    マスク層、
３３    スペーサ、
３５    第２層間絶縁膜、
３７    ストレージノードコンタクト、
３９    ストレージ電極。
【図１】
2006261708.tif 000003
【図２】
2006261708.tif 000004
【図３】
2006261708.tif 000005
【図４】
2006261708.tif 000006
【図５】
2006261708.tif 000007
【図６】
2006261708.tif 000008
【図７】
2006261708.tif 000009
【図８】
2006261708.tif 000010
【図９】
2006261708.tif 000011
【図１０】
2006261708.tif 000012
【図１１】
2006261708.tif 000013
【図１２】
2006261708.tif 000014
【図１３】
2006261708.tif 000015
【図１４】
2006261708.tif 000016
【図１５】
2006261708.tif 000017
【図１６】
2006261708.tif 000018
【図１７】
2006261708.tif 000019
【図１８】
2006261708.tif 000020
【図１９】
2006261708.tif 000021
【図２０】
2006261708.tif 000022
【図２１】
2006261708.tif 000023
【図２２】
2006261708.tif 000024
【図２３】
2006261708.tif 000025
【図２４】
2006261708.tif 000026