(57)【要約】      （修正有）【課題】高精度の櫛型電極を有するＭＩＭキャパシタを実現する。【解決手段】第１の層間絶縁膜中に埋設され、各々前記第１の層間絶縁膜中を相互に対向して連続的に延在し、櫛型キャパシタパターンの一部を構成する第１および第２の導体パターンと、前記第１の層間絶縁膜からビア絶縁膜を隔てて形成された第２の層間絶縁膜中に、それぞれ前記第１および第２の導体パターンに対応して埋設され、相互に対向して連続的に延在し、前記櫛型キャパシタパターンの一部を構成する第３および第４の導体パターンを含むＭＩＭキャパシタにおいて、さらに前記ビア絶縁膜中に、前記第１および第３の導体パターンに対応して連続して延在し、前記第１および第３の導体パターンを連続的に接続する第５の導体パターンと、前記第２および第４の導体パターンに対応して連続して延在し、前記第２および第４の導体パターンを連続的に接続する第６の導体パターンとを埋設する。【選択図】  図４
2006261455.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造中にＭＩＭキャパシタを有する半導体装置であって、
前記多層配線構造は、
第１の層間絶縁膜中に埋設された第１の配線層と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を介して形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜中に埋設された第２の配線層と、
前記第２の層間絶縁膜中に形成され、前記第１の配線層と前記第２の配線層とを電気的に接続するビアプラグとよりなり、
前記第１の配線層は、前記第１の層間絶縁膜中に埋設され、各々前記第１の層間絶縁膜中を相互に対向して連続的に延在する第１および第２の導体パターンを含み、
前記第２の配線層は、前記第３の層間絶縁膜中に、それぞれ前記第１および第２の導体パターンに対応して埋設され、前記第３の層間絶縁膜中を、それぞれ前記第１および第２の導体パターンに対応して相互に対向して連続的に延在する第３および第４の導体パターンを含み、
さらに前記第２の層間絶縁膜中には、前記第２の層間絶縁膜中を、前記第１および第３の導体パターンに対応して連続して延在し、前記第１および第３の導体パターンを連続的に接続する第５の導体パターンと、前記第２の層間絶縁膜中を、前記第２および第４の導体パターンに対応して連続して延在し、前記第２および第４の導体パターンを連続的に接続する第６の導体パターンと、が埋設され、
前記第１および第２の導体パターン、前記第３および第４の導体パターン、および前記第５および第６の導体パターンは、ＭＩＭキャパシタを形成することを特徴とする半導体装置。
【請求項２】
前記第１、第３および第５の導体パターンは、互いに同一形状および同一寸法を有し、前記第２、第４および第６の導体パターンは、互いに同一形状および同一寸法を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第５の導体パターンは前記第３の導体パターンに連続して形成され、底部において前記第１の導体パターンにコンタクトし、前記第６の導体パターンは前記第４の導体パターンに連続して形成され、底部において前記第２の導体パターンにコンタクトすることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第３および第４の導体パターンは、前記第３の層間絶縁膜の表面において露出し、前記第３および第４の導体パターンの露出表面は、前記第３の層間絶縁膜の前記表面と一致する平坦面を形成することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第３の導体パターンの側壁面には第１のバリアメタル膜が形成され、前記第１のバリアメタル膜は前記第５の導体パターンの側壁面および底面を連続して覆い、また前記第４の導体パターンの側壁面には第２のバリアメタル膜が形成され、前記第２のバリアメタル膜は前記第６の導体パターンの側壁面および底面を連続して覆うことを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記第１の層間絶縁膜と前記第２の層間絶縁膜との界面には、エッチングストッパとなる第１の絶縁膜が形成されており、前記第２の層間絶縁膜と前記第３の層間絶縁膜との界面には、エッチングストッパとなる第２の絶縁膜が形成されていることを特徴とする請求項３〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
前記第５および第６の導体パターンは、前記第３および第４の導体パターンとは異なった材料より構成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第３および第４の導体パターンは、各々側壁面および底面が、高融点金属膜により覆われていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１および第２の導体パターンは、櫛型電極パターンを形成し、前記第３および第４の導体パターン、および前記第５および第６の導体パターンは、いずれも前記櫛型電極パターンに対応した櫛型電極パターンを形成することを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置。
【請求項１０】
第１の絶縁膜中に埋設され、各々前記第１の絶縁膜中を相互に対向して連続的に延在する第１および第２の導体パターンと、
前記第１の絶縁膜上に第２の絶縁膜を介して形成された第３の絶縁膜中に、それぞれ前記第１および第２の導体パターンに対応して埋設され、前記第３の絶縁膜中を、それぞれ前記第１および第２の導体パターンに対応して相互に対向して連続的に延在する第３および第４の導体パターンとよりなるＭＩＭキャパシタであって、
前記第２の絶縁膜中には、前記第１および第３の導体パターンに対応して連続し、前記第１および第３の導体パターンを連続的に接続する第５の導体パターンが埋設され、
さらに前記第２の絶縁膜中には、前記第２および第４の導体パターンに対応して連続して延在し、前記第２および第４の導体パターンを連続的に接続する第６の導体パターンと、が埋設されていることを特徴とするＭＩＭキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にキャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
いわゆるＭＩＭ（metal-insulator-metal）キャパシタは、Ａ／Ｄコンバータなどのアナログ回路や、フラッシュメモリのポンプ回路などを含む様々な半導体集積回路装置において、容量素子として使われている。
【０００３】
このようなＭＩＭキャパシタは一般に、多層配線構造中に、その一部として形成されることが多い。
【特許文献１】特開２００４−９５７５４号公報
【特許文献２】特開２００４−２４１７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１は、従来のＭＩＭキャパシタの構成例を示す。
【０００５】
図１を参照するに、ＭＩＭキャパシタは多層配線構造中の金属第1層を構成する金属パターンＭ１と、前記金属パターンＭ１に対し層間絶縁膜（図示せず）を介して対向し、多層配線構造中の金属第２層を構成する金属パターンＭ２と、さらに前記金属パターンＭ２に対し層間絶縁膜（図示せず）を介して対向し、多層配線構造中の金属第3層を構成する金属パターンＭ３とよりなり、金属パターンＭ２の上下にキャパシタンスＣが形成されている。図示の例では、金属パターンＭ１およびＭ３を並列接続することにより、前記金属パターンＭ２を第1の電極、前記金属パターンＭ１およびＭ３を第２の電極としたキャパシタンスが２Ｃのキャパシタが形成されている。
【０００６】
ところで、このようなＭＩＭキャパシタを有する半導体装置においては、素子の微細化に伴いキャパシタも微細化され、このため、キャパシタに充分なキャパシタンスを確保することが課題となる。しかし、このような多層配線構造中に形成されたＭＩＭキャパシタにおいて電極面積が減少した場合にも充分なキャパシタンスを確保しようとすると、前記金属パターンＭ１，Ｍ２，Ｍ３の間に介在する層間絶縁膜の膜厚を減少させる必要があるが、前記ＭＩＭキャパシタは多層配線構造中に集積化されているため、このような多層配線構造中における層間絶縁膜の膜厚の減少は、かかる多層配線構造中に形成された配線パターン間の寄生容量を増大させてしまう。
【０００７】
このような事情で、図１に示す従来のＭＩＭキャパシタでは微細化が困難であり、かかるＭＩＭキャパシタを使った半導体集積回路装置の設計において困難が生じていた。
【０００８】
これに対し、従来、多層配線構造中に形成された櫛型電極を使った、例えば図２に示す構成のＭＩＭキャパシタが提案されている。たとえば特許文献１参照。
【０００９】
図２を参照するに、図示しない下側層間絶縁膜上には、第１層金属パターンよりなる櫛型電極Ｍ１ａ，Ｍ１ｂを有する下部キャパシタ部分Ｍ１が形成されており、さらに図示しない第２層間絶縁膜を介して第２層金属パターンよりなる櫛型電極Ｍ１ａ，Ｍ１ｂを有する上部キャパシタ部分Ｍ２が形成されており、さらに前記キャパシタ下部Ｍ１とキャパシタ上部Ｍ２とは、前記第２層間絶縁膜中に形成された多数のビアプラグＶｉａにより、接続されている。
【００１０】
かかる構成によれば、半導体装置の微細化と共に、前記櫛型電極Ｍ１ａ，Ｍ１ｂ間の距離、あるいは前記櫛型電極Ｍ２ｂ，Ｍ２ｂ間の距離を減少させることにより、電極面積の減少にともなうＭＩＭキャパシタのキャパシタンスの減少を補償することができる。また図２の構成によれば、層間絶縁膜の上下にキャパシタが形成され、これらがビアプラグＶｉａにより並列接続されるため、半導体装置が微細化されても、十分なキャパシタンスを確保することができる。
【００１１】
一方、図２のＭＩＭキャパシタでは、キャパシタが微細化され、その結果、上部キャパシタ部分Ｍ２あるいは下部キャパシタ部分Ｍ１においてキャパシタンスを形成する櫛型電極Ｍ２ａ，Ｍ２ｂ、あるいはＭ１ａ，Ｍ１ｂが近接して配列された場合、それぞれの櫛型電極上のビアプラグＶｉａも近接して配列されるため、図３中に示したようにこれらビアプラグＶｉａを結ぶ電気力線が、無視できない、しかし評価が困難な寄生容量を発生させる問題が生じる。特にＡ／Ｄ変換器などでは、５％以内という非常に高いキャパシタンス精度が要求されるため、このようなＭＩＭキャパシタを使った場合には、信頼性の高い動作を得ることができない。また、ＭＩＭキャパシタに大きな誤差を見込まなければならないため、回路設計が困難になる。
【課題を解決するための手段】
【００１２】
本発明は一の側面において、多層配線構造中にＭＩＭキャパシタを有する半導体装置であって、前記多層配線構造は、第１の層間絶縁膜中に埋設された第１の配線層と、前記第１の層間絶縁膜上に第２の層間絶縁膜を介して形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中に埋設された第２の配線層と、前記第２の層間絶縁膜中に形成され、前記第１の配線層と前記第２の配線層とを電気的に接続するビアプラグとよりなり、前記第１の配線層は、前記第１の層間絶縁膜中に埋設され、各々前記第１の層間絶縁膜中を相互に対向して連続的に延在する第１および第２の導体パターンを含み、前記第２の配線層は、前記第３の層間絶縁膜中に、それぞれ前記第１および第２の導体パターンに対応して埋設され、前記第３の層間絶縁膜中を、それぞれ前記第１および第２の導体パターンに対応して相互に対向して連続的に延在する第３および第４の導体パターンを含み、さらに前記第２の層間絶縁膜中には、前記第２の層間絶縁膜中を、前記第１および第３の導体パターンに対応して連続して延在し、前記第１および第３の導体パターンを連続的に接続する第５の導体パターンと、前記第２の層間絶縁膜中を、前記第２および第４の導体パターンに対応して連続して延在し、前記第２および第４の導体パターンを連続的に接続する第６の導体パターンと、が埋設され、前記第１および第２の導体パターン、前記第３および第４の導体パターン、および前記第５および第６の導体パターンは、ＭＩＭキャパシタを形成することを特徴とする半導体装置を提供する。
【００１３】
本発明は他の側面において、第１の絶縁膜中に埋設され、各々前記第１の絶縁膜中を相互に対向して連続的に延在する第１および第２の導体パターンと、前記第１の絶縁膜上に第２の絶縁膜を介して形成された第３の絶縁膜中に、それぞれ前記第１および第２の導体パターンに対応して埋設され、前記第３の絶縁膜中を、それぞれ前記第１および第２の導体パターンに対応して相互に対向して連続的に延在する第３および第４の導体パターンとよりなるＭＩＭキャパシタであって、前記第２の絶縁膜中には、前記第１および第３の導体パターンに対応して連続し、前記第１および第３の導体パターンを連続的に接続する第５の導体パターンが埋設され、さらに前記第２の絶縁膜中には、前記第２および第４の導体パターンに対応して連続して延在し、前記第２および第４の導体パターンを連続的に接続する第６の導体パターンと、が埋設されていることを特徴とするＭＩＭキャパシタを提供する。
【発明の効果】
【００１４】
本発明によれば、前記第１の配線層中において前記第１および第２の導体パターンがキャパシタを形成し、また前記第２の配線層中において前記第３および第４の導体パターンがキャパシタを形成するが、本発明では前記第１の導体パターンと前記第２の導体パターンを、パターン形状に沿った第５の導体パターンにより連続的に接続し、また前記第２の導体パターンと前記第４の導体パターンを、パターン形状に沿った第６の導体パターンにより連続的に接続することにより、これらの導体パターンを複数の、離散的に形成されたビアプラグにより接続した場合にビアプラグ間に生じる寄生容量が低減され、ＭＩＭキャパシタは設計値どおりの所望のキャパシタンスを形成する。本発明のＭＩＭキャパシタは、キャパシタンスが各配線層中において対向する導体パターンの間に生じるため、多層配線構造中に集積化された場合であっても、素子の微細化と共に、キャパシタンス値を減少させることなく、また層間絶縁膜の膜厚を減少させることなく微細化することが可能で、従って、本発明のＭＩＭキャパシタを使うことにより、例えばＡ／Ｄコンバータなど、正確なキャパシタンス値を要求される素子を、微細化することが可能である。さらに、本発明のＭＩＭキャパシタを使うことにより、フラッシュメモリ素子のポンプ回路などにおいて、素子を微細化した場合であっても、所望の昇圧特性を実現することが可能である。また、本発明のＭＩＭキャパシタは、シリコン半導体装置のみならず、ＭＭＩＣなど、化合物半導体装置においても有用である。
【発明を実施するための最良の形態】
【００１５】
［第１実施例］
図４は、本発明の第１実施例によるＭＩＭキャパシタ１０の構成を示す斜視図、図５は、図４のＭＩＭキャパシタ１０の、図４中、ラインＡ−Ａ´に沿った断面図である。
【００１６】
図４，５を参照するに、ＭＩＭキャパシタ１０は、第１の層間絶縁膜と、前記第１の層間絶縁膜１１上に形成された第２の層間絶縁膜１２と、前記第２の層間絶縁膜１２上に形成された第３の層間絶縁膜１３とより構成される多層配線構造中に形成されており、前記第１の層間絶縁膜１１中に第１配線層Ｍｅｔａｌ−１の一部として形成された櫛型キャパシタパターン１１Ｍと、前記第３の層間絶縁膜１３中に第２配線層Ｍｅｔａｌ−３の一部として形成された櫛型キャパシタパターン１３Ｍと、前記第２の層間絶縁膜中にビア層Ｍｅｔａｌ−２の一部として形成され、前記櫛型キャパシタパターン１１Ｍと櫛型キャパシタパターン１３Ｍを接続する、同じく櫛型を有する接続部１２Ｍとより構成されている。
【００１７】
前記櫛型キャパシタパターン１３Ｍは、互いに対向する電極指を構成する第1の櫛型電極パターン１３Ａと第２の櫛型電極パターン１３Ｂとより構成され、前記接続部１２Ｍおよび前記櫛型キャパシタパターン１１Ｍにも、同様な互いに対向する電極指を構成する櫛型導体パターン１２Ａ，１２Ｂおよび櫛型電極パターン１１Ａ，１１Ｂが、それぞれ形成されている。図４の斜視図では、最上層に位置する前記櫛型電極パターン１３Ａ，１３Ｂの電極指のみが見えている。
【００１８】
本実施例では、図５の断面図に示すように、前記櫛型導体パターン１２Ａは、前記櫛型電極パターン１３Ａの連続部として、また前記櫛型導体パターン１２Ｂは、前記櫛型電極パターン１３Ｂの連続部として、前記層間絶縁膜１２中に、同一形状および同一寸法で形成されており、さらに前記櫛型導体パターン１２Ａ，１２Ｂにそれぞれ対応して、前記櫛型電極パターン１１Ａ，１１Ｂが前記層間絶縁膜１１中に、同一形状および同一寸法で形成されている。
【００１９】
その際、前記櫛型電極パターン１１Ａ，１１Ｂは、それぞれ側壁面および底面を高融点金属膜あるいは高融点金属窒化物膜よりなるバリアメタル膜１１ａ，１１ｂにより覆われており、また前記櫛型導体パターン１２Ａ，１２Ｂも、それぞれ側壁面および底面が、バリアメタル膜１２ａ，１２ｂにより覆われている。その際、前記櫛型導体パターン１２Ａ，１２Ｂはそれぞれ前記櫛型電極パターン１３Ａ，１３Ｂの延在部であることから、前記バリアメタル１２ａ，１２ｂは前記層間絶縁膜１３中へと延在し、それぞれ前記櫛型電極パターン１３Ａ，１３Ｂの側壁面を覆っている。換言すると、前記櫛型導体パターン１２Ａと櫛型電極パターン１３Ａの間には、バリアメタル膜は形成されておらず、同様に前記櫛型導体パターン１２Ｂと櫛型電極パターン１３Ｂの間にも、バリアメタル膜は形成されていない。また前記櫛型導体パターン１２Ａは、その下の櫛型電極パターン１１Ａと、前記バリアメタル１２ａを介してコンタクトし、また前記櫛型導体パターン１２Ｂは、その下の櫛型電極パターン１１Ｂと、前記バリアメタル１２ｂ２を介してコンタクトしている。
【００２０】
かかる構成のＭＩＭキャパシタ１０では、前記接続部１２Ｍを構成する櫛型導体パターン１２Ａ，１２Ｂも櫛型キャパシタパターンを構成し、図４および図５に示すように、櫛型電極パターン１１Ａ〜１３Ａより構成される電極指と、櫛型電極パターン１１Ｂ〜１３Ｂより構成される電極指との間にキャパシタンスＣが形成されるが、かかるキャパシタンスＣは、前記ＭＩＭキャパシタ１０が微細化されるにつれて電極指間の距離が減少するため増大し、微細化によるキャパシタ面積の減少によるキャパシタンスの減少が効果的に補償される。
【００２１】
その際、本実施例では、先に図２，３で説明した従来技術と異なり、前記櫛型電極パターン１１Ａと櫛型電極パターン１３Ａ、また前記櫛型電極パターン１１Ｂと櫛型電極パターン１３Ｂとの電気的な接続が、離散的に形成されるビアプラグではなく、上下の櫛型電極パターンに沿って、対応した形状で連続的に延在する櫛型電極パターン１２Ａ，１２Ｂによりなされるため、ビアプラグに伴う寄生容量が生じることがなく、ＭＩＭキャパシタ１０は、所望の、設計値どおりのキャパシタンスを形成する。その際、前記キャパシタンスの形成には、前記櫛型電極パターン１１Ａ〜１３Ａおよび前記櫛型電極パターン１１Ｂ〜１３Ｂの全てが寄与し、このため、先に図２，３で説明した従来の櫛型ＭＩＭキャパシタよりも大きなキャパシタンスを確保することができる。
［第２実施例］
図６は、図４，５のＭＩＭキャパシタ１０を集積化した本発明第２実施例による半導体装置２０の構成を示す。
【００２２】
図６を参照するに、前記半導体装置２０はシリコン基板２１上に形成されており、前記シリコン基板２１中に素子分離領域２１Ｉにより画成された素子領域２１Ａ中に、ソース拡散領域２１ａ，ドレイン拡散領域２１ｂ、ゲート絶縁膜２２Ａおよびゲート電極２２ＢよりなるＭＯＳトランジスタが形成されている。
【００２３】
前記ＭＯＳトランジスタのゲート電極２２Ｂは前記シリコン基板２１上に形成された絶縁膜２２により覆われており、前記絶縁膜２２上には、第１の層間絶縁膜２３、第１のエッチングストッパ膜２３Ｎ、第２の層間絶縁膜２４、第２のエッチングストッパ膜２４Ｎおよび第３の層間絶縁膜２５を積層した、デュアルダマシン構造の多層配線構造が形成されている。典型的には、前記層間絶縁膜２３，２４，２５は多孔質膜や有機ＳＯＧ膜を含む低誘電率有機絶縁膜よりなるが、ＨＳＱ膜やＳｉＯ2膜などの無機絶縁膜であってもよい。また前記エッチングストッパ膜２３Ｎ，２４Ｎは、典型的にはＳｉＮ膜やＳｉＣ膜よりなる。
【００２４】
さらに図６の多層配線構造においては、前記第１の層間絶縁膜２３中に配線溝が形成され、前記配線溝中には、ＴａあるいはＴｉ，ＴａＮあるいはＴｉＮなどの高融点金属膜あるいは高融点金属窒化物膜よりなるバリアメタル膜２３ａを介して、Ｃｕよりなる第１層目の金属配線パターン２３Ｍが充填されている。
【００２５】
さらに前記第３の層間絶縁膜２５中にも配線溝が形成され、前記配線溝中には、前記バリアメタル膜２３ａと同様なバリアメタル膜２５ａを介して、Ｃｕよりなる第２層目の金属配線パターン２５Ｍが充填されている。その際、前記金属配線パターン２５Ｍからは前記層間絶縁膜２４中にＣｕビアプラグ２４Ｍが、前記金属配線パターン２５Ｍの一部として延出し、前記層間絶縁膜２３中の配線パターン２３Ｍに電気的にコンタクトする。また前記バリアメタル膜２５ａは前記Ｃｕビアプラグ２４Ｍの側壁面および底面を連続して覆い、前記Ｃｕビアプラグ２４Ｍは前記Ｃｕ金属配線パターン２３Ｍの表面に、前記バリアメタル膜２５ａを介してコンタクトする。その際、本実施例では、前記金属配線パターン２５Ａは、前記金属配線パターン２３Ａと同一形状および同一寸法を有している。同様に、前記金属配線パターン２５Ｂは、前記金属配線パターン２３Ｂと同一形状および同一寸法を有している。
【００２６】
さらに図６の多層配線構造では、前記層間絶縁膜２３中に、先に図４，５で説明したＭＩＭキャパシタ１０の電極指１１Ａ，１１Ｂに対応して、櫛型Ｃｕ電極パターン２３Ａおよび２３Ｂが、前記バリアメタル膜２３ａにより側壁面および底面を覆われて形成されており、さらに前記層間絶縁膜２４，２５中には前記Ｃｕ電極パターン２３Ａに対応して、それぞれ櫛型のＣｕ中間パターン２４ＡおよびＣｕ電極パターン２５Ａが、前記バリアメタル膜２５ａにより覆われて形成されている。さらに前記層間絶縁膜２４，２５中には前記Ｃｕ電極パターン２３Ｂに対応して、それぞれ櫛型のＣｕ中間パターン２４ＢおよびＣｕ電極パターン２５Ｂが、前記バリアメタル膜２５ａにより覆われて形成されている。
【００２７】
ここで前記Ｃｕパターン２４Ａは、前記ビアプラグ２４Ｍ同様、前記櫛型Ｃｕ電極パターン２５Ａの延出部を構成するが、前記ビアプラグ２４Ｍと異なり、前記櫛型Ｃｕ電極パターン２５Ａの形状に沿って、同一形状で連続的に形成されており、従って、前記Ｃｕ電極パターン２３Ａと同一形状および同一寸法であり、これに連続的にコンタクトする。また前記Ｃｕパターン２４Ｂは、前記ビアプラグ２４Ｍ同様、前記櫛型Ｃｕ電極パターン２５Ｂの延出部を構成するが、前記ビアプラグ２４Ｍと異なり、前記櫛型Ｃｕ電極パターン２５Ｂの形状に沿って、同一形状で連続的に形成されており、従って、前記Ｃｕ電極パターン２３Ｂと同一形状および同一寸法であり、これに連続的にコンタクトする。
【００２８】
このようにして前記多層配線中には、櫛型Ｃｕパターン２３Ａ，２４Ａおよび２５Ａを電極指とする第１の櫛形電極と、櫛形Ｃｕパターン２３Ｂ，２４Ｂおよび２５Ｂを電極指とする第２の櫛型電極とよりなる、先に図３，４で説明した構成を有するＭＩＭキャパシタ１０が、集積化されて形成される。
【００２９】
図７（Ａ）〜９（Ｅ）は、図６の半導体装置２０の製造工程を示す。
【００３０】
図７（Ａ）を参照するに、前記シリコン基板２１上には、前記素子領域２１Ａ中に前記ソース拡散領域２１ａ，２１ｂ、ゲート絶縁膜２２Ａおよびゲート電極２３Ｂを有するＭＯＳトランジスタを形成した後、前記絶縁膜２２を介して前記層間絶縁膜２３が形成されている。
【００３１】
図７（Ａ）の工程では、前記層間絶縁膜２３中に配線溝およびＭＩＭキャパシタ１０の櫛型電極パターンに対応した櫛型形状の溝が形成され、さらにその表面および側壁面を前記バリアメタル膜２３ａで覆った後、これをＣｕ層で充填し、余分のＣｕ層を前記層間絶縁膜２３の表面からＣＭＰ法により除去している。従って、前記Ｃｕ配線パターン２３Ｍの表面および前記Ｃｕパターン２３Ａ，２３Ｂの表面は、前記層間絶縁膜２３の表面と一致する平坦面を形成する。
【００３２】
次に図７（Ｂ）の工程において、前記層間絶縁膜２３上にエッチングストッパ膜２３Ｎ、層間絶縁膜２４、エッチングストッパ膜２４Ｎおよび層間絶縁膜２５が順次形成され、図８（Ｃ）の工程において、前記層間絶縁膜２５中に、前記エッチングストッパ膜２４Ｎが露出するように、前記配線パターン２５Ｍに対応して配線溝２５Ｇを形成し、同時に前記層間絶縁膜２５中に、前記櫛型Ｃｕパターン２５Ａ，２５Ｂに対応して、櫛型溝２５ＴＡ、２５ＴＢを、前記エッチングストッパ膜２４Ｎが露出するように形成する。
【００３３】
さらに図８（Ｄ）の工程において、前記エッチングストッパ膜２４Ｎが露出した配線溝２５Ｇ中に、前記エッチングストッパ膜２３Ｎが露出するように、ビアホール２４Ｖを形成し、同時に前記エッチングストッパ膜２４Ｎが露出した櫛型溝２５ＴＡ，２５ＴＢを、前記エッチングストッパ膜２３Ｎが露出するまで延長する。
【００３４】
さらに、図９（Ｅ）の工程で、前記配線溝２５Ｇの底部に露出しているエッチングストッパ膜２４Ｎ、および前記ビアホール２４Ｖの底部、前記櫛型溝２５ＴＡ，２５ＴＢの底部に露出しているエッチングストッパ膜２３Ｎを除去し、前記配線パターン２３Ｍおよび櫛型Ｃｕパターン２３Ａ，２３Ｂを露出し、さらに前記配線溝２５Ｇおよびビアホール２４Ｖの側壁面および底部、および前記櫛型溝２５ＴＡ，２５ＴＢの側壁面および底部を前記バリアメタル膜２５ａで覆った後、Ｃｕ層を充填する。さらに前記層間絶縁膜２５上の余分なＣｕ層をＣＭＰ法で除去することにより、先に図６で説明した構造が得られる。
【００３５】
本実施例においては、先の図４，５のＭＩＭキャパシタ１０を、半導体集積回路装置の多層配線構造中に集積化することが可能で、半導体集積回路装置が、層間絶縁膜２４，２５の膜厚を減少させることなく微細化された場合でも、充分なキャパシタンスを確保することが可能である。その際、本発明では、櫛型Ｃｕパターン２３Ａあるいは２３Ｂを、対応する櫛型Ｃｕパターン２５Ａあるいは２５Ｂに、櫛型Ｃｕパターン２４Ａあるは２４Ｂを使って連続的に接続するため、先に図２，３で説明した、これら櫛型パターンを離散的なビアプラグで接続する構成に伴う、見積もりが困難な寄生容量の発生の問題が生じることがなく、設計値どおりの正確なキャパシタンスを実現することが可能になる。
［第３実施例］
図１０は、本発明の第３実施例による半導体装置４０の構成を示す。ただし図１０中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００３６】
図１０を参照するに、本実施例では前記多層配線構造をデュアルダマシン法で形成しておらず、前記層間絶縁膜２３中にシングルダマシン法で形成されたＡｌ配線パターン２３Ｍと前記層間絶縁膜２５中にシングルダマシン法で形成されたＡｌ配線パターン２５Ｍとを、前記層間絶縁膜２４中に形成されたＷ（タングステン）プラグ２４Ｗにより接続している。
【００３７】
同様に、本実施例では前記櫛型パターン２３Ａ，２５Ａ、および２３Ｂ，２５ＢとしてＡｌパターンを使い、その間を連続的に接続する櫛型パターン２４Ａ，２４Ｂとして、Ｗパターンを使う。
【００３８】
このようなＷプラグあるいはＷパターンは、前記層間絶縁膜２３上に前記層間絶縁膜２４を形成した時点で、前記層間絶縁膜２４中に形成されたビアホールあるいは櫛型溝をＷ膜で充填し、層間絶縁膜２４上の余計なＷ膜をＣＭＰ法で除去することで形成できる。
【００３９】
なお、本実施例において、前記配線パターン２３Ｍ，２５Ｍ、櫛型パターン２３Ａ，２３Ｂ、櫛型パターン２５Ａ，２５Ｂの形成はシングルダマシン法に限定されるものではなく、他の方法により形成してもよい。
また、本発明のＭＩＭキャパシタは、シリコン半導体装置のみならず、ＭＭＩＣなど、化合物半導体装置においても有用である。
【００４０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】従来のＭＩＭキャパシタの構成を示す斜視図である。
【図２】従来の別のＭＩキャパシタの構成を示す斜視図である。
【図３】図２のＭＩＭキャパシタの問題点を説明する図である。
【図４】本発明の第１実施例によるＭＩＭキャパシタの構成を示す斜視図である。
【図５】図４のＭＩＭキャパシタの断面構造を示す図である。
【図６】本発明の第２実施例による半導体装置の構成を示す図である。
【図７】（Ａ），（Ｂ）は、図６の半導体装置の製造工程を示す図（その１）である。
【図８】（Ｃ），（Ｄ）は、図６の半導体装置の製造工程を示す図（その２）である。
【図９】（Ｅ）は、図６の半導体装置の製造工程を示す図（その３）である。
【図１０】本発明の第３実施例による半導体装置の構成を示す図である。
【符号の説明】
【００４２】
１０  ＭＩＭキャパシタ
１１，１２，１３  層間絶縁膜
１１Ａ，１１Ｂ，１３Ａ，１３Ｂ  櫛型電極パターン
１１Ｍ，１３Ｍ  櫛型キャパシタパターン
１１ａ，１２ａ，１１ｂ，１２ｂ  バリアメタル膜
１２Ａ，１２Ｂ  櫛型導体パターン
１２Ｍ  櫛型接続部
２０，４０  半導体装置
２１  シリコン基板
２１Ａ  素子領域
２１Ｉ  素子分離領域
２１ａ，２１ｂ  ソース／ドレイン拡散領域
２２  絶縁膜
２２Ａ  ゲート絶縁膜
２２Ｂ  ゲート電極
２３，２４，２５  層間絶縁膜
２３Ａ，２４Ａ，２５Ａ  櫛型電極パターン
２３Ｂ，２４Ｂ，２５Ｂ  櫛型電極パターン
２３Ｍ，２５Ｍ  配線パターン
２３Ｎ，２４Ｎ  エッチングストッパ
２３ａ，２５ａ  バリアメタル
２４Ｍ  ビアプラグ
２４Ｖ  ビアホール
２４Ｗ  タングステンプラグ
２４ＷＡ、２４ＷＢ  櫛型タングステンパターン
２５Ｇ  配線溝
２５ＴＡ，２５ＴＢ  櫛型溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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