(57)【要約】【課題】半導体集積装置に於けるセンスアンプ回路、特に不揮発性メモリをメモリ素子に持つ場合の消費電流を低減する。【解決手段】メモリからのデータの読み出し終了と共に直流電流を遮断するためのスイッチ素子を直流電流が流れる経路に挿入する。これにより、メモリのデータの読み出し終了と共にスイッチ素子が直流電流を遮断し、消費電流の大幅な低減が可能となる。【選択図】図１
2006190481.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続される第三のＰ型ＭＯＳトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタとを有することを特徴とする半導体集積装置。
【請求項２】
請求項１記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
【請求項３】
メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び前記第一のＰ型ＭＯＳトランジスタと直列に接続された第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続されたプリチャージのための第三のＰ型ＭＯＳトランジスタと、
前記第二及び第三のＰ型ＭＯＳトランジスタのドレインが入力されるインバータ回路とを有してなり、
前記インバータ回路の出力を前記第二のＰ型ＭＯＳトランジスタのゲート入力とすることを特徴とする半導体集積装置。
【請求項４】
請求項３記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
【請求項５】
メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
前記第一のＮ型ＭＯＳトランジスタのソースに直列に接続されるとともにそのソースが接地線へ接続される第二のＮ型ＭＯＳトランジスタと、
プリチャージのための第一のＰ型ＭＯＳトランジスタとを有してなり、
前記第一のＰ型ＭＯＳトランジスタのゲート入力信号と同一の信号を前記第二のＮ型ＭＯＳトランジスタのゲートに入力することを特徴とする半導体集積装置。
【請求項６】
請求項５記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
【請求項７】
メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び、前記第一のＰ型ＭＯＳトランジスタと並列に接続されたプリチャージのための第二のＰ型ＭＯＳトランジスタと、
前記第一のＮ型ＭＯＳトランジスタのソースに直列に接続された第二のＮ型ＭＯＳトランジスタとを有してなり、
前記第二のＮ型ＭＯＳトランジスタのソースが接地線へ接続され、前記第二のＰ型ＭＯＳトランジスタのゲート入力信号と同一の信号を前記第二のＮ型ＭＯＳトランジスタのゲートに入力することを特徴とする半導体集積装置。
【請求項８】
請求項７記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に構成されたセンスアンプ回路を内蔵する半導体集積装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性メモリのセンスアンプには特開平８−６３９８４に開示されている様なシングルエンド型のセンスアンプが知られていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の従来の技術においては、上記構成をとっていた為、メモリセルトランジスタと負荷トランジスタとの間で直流電流が流れてしまい、消費電流が多くなってしまうという課題を有していた。
【課題を解決するための手段】
【０００４】
本発明は、上記の課題を鑑みてなされたものであり、その目的とするところはセンスアンプ回路を内蔵する半導体集積装置において、消費電力を低減することにある。
【０００５】
上記目的を達成すべく、本発明の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続される第三のＰ型ＭＯＳトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタとを有することを特徴とする。
【０００６】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【０００７】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をＮ型ＭＯＳトランジスタにより遮断することができ、またメモリセルの読み出し時の直流電流をＰ型ＭＯＳトランジスタにより遮断する事ができる。さらに読み出し動作時には読み出し終了と共に直流電流の遮断が行われ、電流が流れる時間は一定となり、動作周波数が下がれば、従来センスアンプをアクティブにしている間中流れていた直流電流を大幅に低減でき、消費電流を大幅に低減することが可能となる。
【０００８】
また、本発明の第２の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続される第三のＰ型ＭＯＳトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタとを有することを特徴とする。
【０００９】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【００１０】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作時の直流電流をＰ型ＭＯＳトランジスタにより遮断することができ、読み出し動作時には読み出し終了と共に直流電流の遮断が行われ、電流が流れる時間は一定となり、動作周波数が下がれば、従来センスアンプをアクティブにしている間中流れていた直流電流を大幅に低減でき、消費電流を大幅に低減することが可能となる。
【００１１】
本発明の第３の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
前記第一のＮ型ＭＯＳトランジスタのソースに直列に接続されるとともにそのソースが接地線へ接続される第二のＮ型ＭＯＳトランジスタと、
プリチャージのための第一のＰ型ＭＯＳトランジスタとを有してなり、
前記第一のＰ型ＭＯＳトランジスタのゲート入力信号と同一の信号を前記第二のＮ型ＭＯＳトランジスタのゲートに入力することを特徴とする。
【００１２】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【００１３】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をＮ型ＭＯＳトランジスタにより遮断することができ、消費電流の大幅な低減が可能となる。
【００１４】
また、本発明の第４の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタを含み前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のＰ型ＭＯＳトランジスタ及び、前記第一のＰ型ＭＯＳトランジスタと並列に接続されたプリチャージのための第二のＰ型ＭＯＳトランジスタと、
前記第一のＮ型ＭＯＳトランジスタのソースに直列に接続された第二のＮ型ＭＯＳトランジスタとを有してなり、
前記第二のＮ型ＭＯＳトランジスタのソースが接地線へ接続され、前記第二のＰ型ＭＯＳトランジスタのゲート入力信号と同一の信号を前記第二のＮ型ＭＯＳトランジスタのゲートに入力することを特徴とする。
【００１５】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【００１６】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をＮ型ＭＯＳトランジスタにより遮断することができ、消費電流の大幅な低減が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下本発明における実施の形態を図を用いて説明する。
【００１８】
（第１の実施形態）
図１は本発明による半導体集積装置のセンスアンプ回路の回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ１１、前記ＭＰ１１に直列に接続されるＰ型ＭＯＳトランジスタＭＰ１２、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ１３、前記ＭＰ１２及びＭＰ１３が接続されたノードｎ１１を入力とするインバータ回路ＩＮＶ１１、ＩＮＶ１１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ１１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ１２により構成されている。
【００１９】
ここで、インバータ回路ＩＮＶ１１及びＮ型ＭＯＳトランジスタＭＮ１１により反転アンプを構成している。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなるとＭＰ１３がＯＮしＭＮ１２がＯＦＦし、ノードｎ１１をＶＤＤ電位まで上昇させる。
【００２０】
センスアンプ回路とＩＯノードＩＯ１はＮ型ＭＯＳトランジスタＭＮ１３により分離されている。ＭＮ１３はプリチャージの際にＩＯノード及びビットラインＢＬ１，ＢＬ２，ＢＬｎの電位が上昇し過ぎるのを防いでいる。前記Ｎ型ＭＯＳトランジスタＭＮ１３のゲートにはＮＯＲゲートＮＯＲ１１の出力が接続される。前記ＮＯＲゲートＮＯＲ１１へはイネーブル信号Ｓ１（アクティブ”Ｌ”）及びＩＯノードＩＯ１が接続されている。
【００２１】
ビットラインＢＬ１，ＢＬ２，ＢＬｎには不揮発性メモリトランジスタＭＦ１１〜ＭＦ１６，ＭＦ１７〜ＭＦ２２，ＭＦ２３〜ＭＦ２８がそれぞれ接続され、各メモリトランジスタはワードライン２本の間にソースライン１本が配置され、各ビットラインへ並列に接続されている。アドレス信号が入力されると、アドレス信号により指定されるＷＬ１からＷＬｎの何れかのワードラインが１本選択される。同様にビットライン選択信号ＹＳＥＬ１からＹＳＥＬｎの１本が選択される事により、メモリトランジスタＭＦ１〜ＭＦ２８の何れか一つが選択される。
【００２２】
前記選択されたメモリトランジスタが消去状態の場合は、電源ＶＤＤが５Ｖの場合１２０μＡ程度の電流をドレイン＝ビットラインから接地線ＶＳＳへ流す能力を有している。一方プログラム状態の場合は、電源ＶＤＤが５Ｖの場合であっても流せる電流がほぼゼロである。
【００２３】
図２は基準電流発生回路の一例を示す回路図である。信号ＳＡＡＣＴはセンスアンプ及び基準電流発生回路をイネーブルにする信号で、インバータ回路ＩＮＶ８へ入力される。インバータ回路ＩＮＶ８の出力信号Ｓ１はＮＯＲゲートＮＯＲ１へ入力され併せて、前記センスアンプ回路のＮＯＲゲートＮＯＲ１１へも入力される。更にＳ１信号はインバータ回路ＩＮＶ９，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構成される遅延回路へも入力されインバータ回路ＩＮＶ４の出力信号ＰＲＣＧとして出力され、前記センスアンプ回路のプリチャージ信号ＰＲＣＧとなる。
【００２４】
ＳＥＮＲＥＦ信号プルアップ用Ｐ型ＭＯＳトランジスタＭＰ１のゲートへはインバータ回路ＩＮＶ９の出力信号Ｓ２が入力される。前記ＮＯＲゲートＮＯＲ１の出力はＮ型ＭＯＳトランジスタＭＮ１のゲートへ接続される。Ｎ型ＭＯＳトランジスタＭＮ１及びＮＯＲゲートＮＯＲ１は前記センスアンプ回路と等価な回路構成とするために入れており、ＭＮ１のソースとドレインを直接接続した回路構成をとっても特に支障は無い。
【００２５】
メモリトランジスタＭＦ１とＮ型ＭＯＳトランジスタＭＮ５及びメモリトランジスタＭＦ２とＮ型ＭＯＳトランジスタＭＮ８はダミーメモリセルを構成しており、アドレス信号ＸＡＤ０により何れを使用するかを選択できる構成になっている。前記センスアンプ回路のソースラインを挟んだ２本の対のワードラインの選択と連動している。
【００２６】
Ｐ型ＭＯＳトランジスタＭＰ２、ＭＰ３，ＭＰ４，ＭＰｎと前記センスアンプ回路のＰ型ＭＯＳトランジスタＭＰ１１とによりｎ：１のカレントミラー回路を構成している。基準電圧発生回路のノードＳＥＮＲＥＦ，ｎ２を通ってダミーメモリセル回路に流れる電流の１／ｎが前記センスアンプ回路のノードｎ１１に流せる電流となる。
【００２７】
図３（ａ）（ｂ）は本発明による半導体集積装置のセンスアンプ回路のメモリトランジスタが消去状態にある場合のタイミング図である。Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ１〜ＭＦ２８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ１１、ＩＯ、ビットラインがＰ型ＭＯＳトランジスタＭＰ１３によりプリチャージされる。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなると、Ｎ型ＭＯＳトランジスタＭＮ１２がＯＦＦしプリチャージの電流が反転アンプに流れるのを防止する。選択されたメモリトランジスタが消去状態であるためプリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ１３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ１の電位が上昇すると、ＮＯＲゲートＮＯＲ１１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ１３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ１１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。
【００２８】
プリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ１１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ１３の駆動力も上昇し、ノードｎ１１の電位も引き下げられる。前記ノード１１の電位がさがるとインバータ回路ＩＮＶ１１の出力ＳＯＵＴの電位が上昇し、Ｎ型ＭＯＳトランジスタＭＮ１１の電流駆動能力が上昇し、ＩＯノードＩＯ１及びビットラインの電荷をメモリトランジスタと共に放電するためノードｎ１１，ＩＯ及びビットラインはＶＳＳレベルまで電位がより早く低下する。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ１１及びＭＰ１２の直列トランジスタを通過する電流以上にメモリトランジスタ並びにＮ型ＭＯＳトランジスタＭＮ１１及びＭＮ１２の直列トランジスタが電流を流せるためノードｎ１１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ１１の電位が低下するとインバータ回路ＩＮＶ１１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。ＳＯＵＴが”Ｈ”レベルとなるとＰ型ＭＯＳトランジスタＭＰ１２はＯＦＦし、メモリトランジスタへ流れる電流を遮断する。従ってセンスアンプの出力データが確定した時点でＰ型ＭＯＳトランジスタＭＰ１２はＯＦＦし、自動的に直流電流が遮断される。この際、センスアンプのイネーブル信号ＳＡＡＣＴはアクティブのままである。
【００２９】
図４（ａ）（ｂ）は本発明による半導体集積装置のセンスアンプ回路のメモリトランジスタがプログラム状態にある場合のタイミング図である。消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ１〜ＭＦ２８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ１１、ＩＯ、ビットラインがＰ型ＭＯＳトランジスタＭＰ１３によりプリチャージされる。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなると、Ｎ型ＭＯＳトランジスタＭＮ１２がＯＦＦしプリチャージの電流が反転アンプに流れるのを防止する。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ１１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ１３の電流駆動能力は低下したままの状態である。又ノードｎ１１も”Ｈ”レベルを維持し、反転アンプＩＮＶ１１の出力ＳＯＵＴはＶＳＳレベルのままとなり、Ｎ型ＭＯＳトランジスタＭＮ１１もＯＦＦし、直流電流は何処にも流れない。
【００３０】
（第２の実施形態）
図５は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ２１、前記ＭＰ２１に直列に接続されるＰ型ＭＯＳトランジスタＭＰ２２、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ２３、前記ＭＰ２２及びＭＰ２３が接続されたノードｎ２１を入力とするインバータ回路ＩＮＶ２１より構成され、前記インバータ回路ＩＮＶ２１の出力ＳＯＵＴは前記Ｐ型ＭＯＳトランジスタＭＰ２２のゲートへ入力される。ＩＯノード及びビットラインは図１に示した構成と同一である。
【００３１】
Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ３１〜ＭＦ４８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ２１、ＩＯ１１、ビットラインがＰ型ＭＯＳトランジスタＭＰ２３によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ２３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ１１の電位が上昇すると、ＮＯＲゲートＮＯＲ２１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ２３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ２１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ１１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。
【００３２】
次にプリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ２１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ２３の駆動力も上昇し、ノードｎ２１の電位も引き下げられる。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ２１及びＭＰ２２の直列トランジスタを通過する電流以上にメモリトランジスタが電流を流せるためノードｎ２１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ２１の電位が低下するとインバータ回路ＩＮＶ２１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。ＳＯＵＴが”Ｈ”レベルとなるとＰ型ＭＯＳトランジスタＭＰ２２はＯＦＦし、メモリトランジスタへ流れる電流を遮断する。従ってセンスアンプの出力データが確定した時点でＰ型ＭＯＳトランジスタＭＰ２２はＯＦＦし、自動的に直流電流が遮断される。この際、センスアンプのイネーブル信号ＳＡＡＣＴはアクティブのままである。
【００３３】
また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ３１〜ＭＦ４８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ２１、ＩＯ１１、ビットラインがＰ型ＭＯＳトランジスタＭＰ２３によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ２１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ２３の電流駆動能力は低下したままの状態である。又ノードｎ２１も”Ｈ”レベルを維持し、反転アンプＩＮＶ２１の出力ＳＯＵＴはＶＳＳレベルのままとなる。
【００３４】
（第３の実施形態）
図６は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、プリチャージ信号ＰＲＣＧをゲート入力とするプリチャージ用Ｐ型ＭＯＳトランジスタＭＰ３３、前記ＭＰ３３が接続されたノードｎ３１を入力とするインバータ回路ＩＮＶ３１、ＩＮＶ３１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ３１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ３２により構成されている。前記インバータ回路ＩＮＶ１１及びＮ型ＭＯＳトランジスタＭＮ１１により反転アンプを構成している。ＩＯノード及びビットラインは図１に示した構成と同一である。
【００３５】
Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ５１〜ＭＦ６８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ３１、ＩＯ２１、ビットラインがＰ型ＭＯＳトランジスタＭＰ３３によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ３３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ２１の電位が上昇すると、ＮＯＲゲートＮＯＲ３１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ３３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ３１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ２１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。
【００３６】
次にプリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ２１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ２３の駆動力も上昇し、ノードｎ３１の電位も引き下げられる。前記ノード３１の電位がさがるとインバータ回路ＩＮＶ３１の出力ＳＯＵＴの電位が上昇し、Ｎ型ＭＯＳトランジスタＭＮ３１の電流駆動能力が上昇し、ＩＯノードＩＯ２１及びビットラインの電荷をメモリトランジスタと共に放電するためノードｎ３１，ＩＯ及びビットラインはＶＳＳレベルまで電位がより早く低下する。ノードｎ３１の電位が低下するとインバータ回路ＩＮＶ３１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。
【００３７】
また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ５１〜ＭＦ６８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ３１、ＩＯ２１、ビットラインがＰ型ＭＯＳトランジスタＭＰ３３によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ３１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ３３の電流駆動能力は低下したままの状態である。又ノードｎ３１も”Ｈ”レベルを維持し、反転アンプＩＮＶ３１の出力ＳＯＵＴはＶＳＳレベルのままとなる。
【００３８】
（第４の実施形態）
図７は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ４１、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ４３、前記ＭＰ４１及びＭＰ４３が接続されたノードｎ４１を入力とするインバータ回路ＩＮＶ４１、前記インバータ回路ＩＮＶ４１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ４１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ４２より構成されている。ＩＯノード及びビットラインは図１に示した構成と同一である。
【００３９】
Ｓ１はセンスアンプのイネーブル信号ＳＡＡＣＴの反転信号でアクティブ”Ｌ”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ７１〜ＭＦ８８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ４１、ＩＯ３１、ビットラインがＰ型ＭＯＳトランジスタＭＰ４３によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用Ｐ型ＭＯＳトランジスタＭＰ４３の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。ＩＯノードＩＯ３１の電位が上昇すると、ＮＯＲゲートＮＯＲ４１の出力電圧は低下し、Ｎ型ＭＯＳトランジスタＭＮ４３の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードｎ４１はプリチャージ信号ＰＲＣＧが”Ｌ”の期間プリチャージされるため、ＩＯノードＩＯ３１及びビットラインより電位が上昇しほぼＶＤＤレベルまで上がる。
【００４０】
次にプリチャージ信号ＰＲＣＧが”Ｈ”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線ＶＳＳへ流れビットラインの電位が低下し、ＮＯＲゲートＮＯＲ４１の出力はＶＤＤレベルまで上昇しＮ型ＭＯＳトランジスタＭＮ４３の駆動力も上昇し、ノードｎ４１の電位も引き下げられる。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ４１を通過する電流以上にメモリトランジスタが電流を流せるためノードｎ４１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ４１の電位が低下するとインバータ回路ＩＮＶ４１の出力ＳＯＵＴの電位は上昇し、Ｎ型ＭＯＳトランジスタＭＮ４１の電流駆動能力が上昇し、ＩＯノードＩＯ３１及びビットラインの電荷をメモリトランジスタと共に放電するためノードｎ４１，ＩＯ及びビットラインはＶＳＳレベルまで電位がより早く低下する。この際リファレンス信号ＳＥＮＲＥＦによって決まるＰ型ＭＯＳトランジスタＭＰ４１を通過する電流以上にメモリトランジスタ並びにＮ型ＭＯＳトランジスタＭＮ４１及びＭＮ４２の直列トランジスタが電流を流せるためノードｎ４１，ＩＯ及びビットラインはＶＳＳレベルまで電位が低下する。ノードｎ４１の電位が低下するとインバータ回路ＩＮＶ４１の出力ＳＯＵＴの電位は上昇し、ＶＤＤレベルとなり、”Ｈ”レベルが読み出される。
【００４１】
また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号ＹＳＥＬ１〜ＹＳＥＬｎ及びワードラインＷＬ１〜ＷＬｎのそれぞれ１本がアクティブとなり、メモリトランジスタＭＦ７１〜ＭＦ８８の内の１つが選択される。次にセンスアンプイネーブル信号Ｓ１が”Ｌ”となり、遅延回路で決まる遅延時間経過後プリチャージ信号ＰＲＣＧが”Ｌ”となり、ノードｎ４１、ＩＯ３１、ビットラインがＰ型ＭＯＳトランジスタＭＰ４３によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。ＮＯＲゲートＮＯＲ４１の出力電圧は低下したままの状態にありＮ型ＭＯＳトランジスタＭＮ４３の電流駆動能力は低下したままの状態である。又ノードｎ４１も”Ｈ”レベルを維持し、反転アンプＩＮＶ４１の出力ＳＯＵＴはＶＳＳレベルのままとなる。
【図面の簡単な説明】
【００４２】
【図１】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【図２】本発明による基準電流発生回路の回路図である。
【図３】本発明による半導体集積装置のセンスアンプの動作タイミング図である。
【図４】本発明による半導体集積装置のセンスアンプの動作タイミング図である。
【図５】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【図６】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【図７】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【符号の説明】
【００４３】
ＭＰ１〜ＭＰｎ  Ｐ型ＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１３  Ｐ型ＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２３  Ｐ型ＭＯＳトランジスタ
ＭＰ３３  Ｐ型ＭＯＳトランジスタ
ＭＰ４１  Ｐ型ＭＯＳトランジスタ
ＭＰ４３  Ｐ型ＭＯＳトランジスタ
ＭＮ１〜ＭＮ１ｎ  Ｎ型ＭＯＳトランジスタ
ＭＮ２３〜ＭＮ２ｎ  Ｎ型ＭＯＳトランジスタ
ＭＮ３１〜ＭＮ３ｎ  Ｎ型ＭＯＳトランジスタ
ＭＮ４１〜ＭＮ４ｎ  Ｎ型ＭＯＳトランジスタ
ＮＯＲ１  ＮＯＲゲート回路
ＮＯＲ１１  ＮＯＲゲート回路
ＮＯＲ２１  ＮＯＲゲート回路
ＮＯＲ３１  ＮＯＲゲート回路
ＮＯＲ４１  ＮＯＲゲート回路
ＮＡＮＤ１  ＮＡＮＤゲート回路
ＮＡＮＤ２  ＮＡＮＤゲート回路
ＮＡＮＤ３  ＮＡＮＤゲート回路
ＩＮＶ１〜ＩＮＶ１１  インバータ回路
ＩＮＶ２１  インバータ回路
ＩＮＶ３１  インバータ回路
ＩＮＶ４１  インバータ回路
ＭＦ１  メモリトランジスタ
ＭＦ２  メモリトランジスタ
ＭＦ１１〜ＭＦ２８  メモリトランジスタ
ＭＦ３１〜ＭＦ４８  メモリトランジスタ
ＭＦ５１〜ＭＦ６８  メモリトランジスタ
ＭＦ７１〜ＭＦ８８  メモリトランジスタ
ＩＯ１  ＩＯノード
ＩＯ１１  ＩＯノード
ＩＯ２１  ＩＯノード
ＩＯ３１  ＩＯノード
ＢＬ１〜ＢＬｎ  ビットラインノード
ＢＬ１１〜ＢＬ１ｎ  ビットラインノード
ＢＬ２１〜ＢＬ２ｎ  ビットラインノード
ＢＬ３１〜ＢＬ３ｎ  ビットラインノード
ＷＬ１〜ＷＬｎ  ワードラインノード
ＳＬ１〜ＳＬｎ／２  ソースラインノード
ＹＳＥＬ１〜ＹＳＥＬｎ  ビットライン選択信号
ＳＡＡＣＴ  センスアンプイネーブル信号
ＰＲＣＧ  プリチャージ信号
ＳＥＮＲＥＦ  基準電流信号
ＳＯＵＴ  センスアンプ出力信号
【図１】
2006190481.tif 000003
【図２】
2006190481.tif 000004
【図３】
2006190481.tif 000005
【図４】
2006190481.tif 000006
【図５】
2006190481.tif 000007
【図６】
2006190481.tif 000008
【図７】
2006190481.tif 000009
【手続補正書】
【提出日】平成18年5月9日(2006.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
入力が第一のノードに接続されたインバータ回路と、前記インバータ回路の出力信号をゲート入力とする第一のＮ型ＭＯＳトランジスタとを含み、前記第一のＮ型ＭＯＳトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号がゲートに入力される第一のＰ型ＭＯＳトランジスタと、
前記第一のＰ型ＭＯＳトランジスタと直列に接続されるとともに、前記反転アンプの出力がゲートに入力され、前記第一のノードがドレインに接続された第二のＰ型ＭＯＳトランジスタと、
前記第一及び第二のＰ型ＭＯＳトランジスタと並列に接続され、前記第一のノードがドレインに接続された第三のＰ型ＭＯＳトランジスタと、
前記第一のＮ型ＭＯＳトランジスタのソースと接地電位の間に直列接続され、プリチャージの際に前記接地電位への電流経路を遮断する第二のＮ型ＭＯＳトランジスタとを有することを特徴とする半導体集積装置。
【請求項２】
請求項１記載の半導体集積装置において、メモリ素子が不揮発メモリで構成されることを特徴とする半導体集積装置。