(57)【要約】【課題】受信状態や受信環境の悪化などによってＰＬＬ入力信号が不安定となる場合や途絶えてしまう場合でも、ＰＬＬ回路内のＶＣＯの発振周波数をＰＬＬ引き込み範囲内に確実に自動調整することができるようにする。【解決手段】ＰＬＬ回路部１０に対してフリーラン周波数設定部２０を設ける。フリーラン周波数設定部２０の周波数比較回路２２で、ＶＣＯ１１の発振周波数を基準周波数と比較し、両者の高低関係および差分に応じて、アップ信号Ｓｕｐおよびダウン信号Ｓｄｗを得る。そのアップ信号Ｓｕｐおよびダウン信号Ｓｄｗによって、フリーラン周波数調整回路２３でフリーラン周波数調整電圧Ｖｃｆを生成し、ＶＣＯ１１に供給して、ＶＣＯ１１の発振周波数をＰＬＬ引き込み範囲内に設定する。【選択図】図１
2006157136.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器を有するＰＬＬ回路部と、
前記電圧制御発振器の発振周波数を基準周波数と比較する周波数比較回路、および、この周波数比較回路の出力信号に基づいて、前記電圧制御発振器の発振周波数を前記ＰＬＬ回路部のＰＬＬ引き込み範囲内に設定するフリーラン周波数調整電圧を生成して、前記電圧制御発振器に出力するフリーラン周波数調整回路を有するフリーラン周波数設定部と、
を備えることを特徴とするＰＬＬ装置。
【請求項２】
請求項１のＰＬＬ装置において、
前記フリーラン周波数設定部は、さらに、前記電圧制御発振器に与えられるＰＬＬ制御電圧から、前記ＰＬＬ回路部が安定な状態にあるか否かを判別し、安定な状態にないと判別したときには、前記フリーラン周波数調整電圧を、前記電圧制御発振器の発振周波数が前記ＰＬＬ回路部のＰＬＬ引き込み範囲内の所定周波数となる電圧値にリセットする調整値リセット回路を有することを特徴とするＰＬＬ装置。
【請求項３】
請求項１のＰＬＬ装置において、
前記周波数比較回路は、一のレベル状態で前記電圧制御発振器の発振周波数をアップさせる第１の出力信号、および一のレベル状態で前記電圧制御発振器の発振周波数をダウンさせる第２の出力信号を出力するものであり、
前記フリーラン周波数調整回路は、前記第１および第２の出力信号を互いに逆方向にカウントするアップダウンカウンタ、および、このアップダウンカウンタのカウント値をアナログ電圧に変換して前記フリーラン周波数調整電圧とするデジタルアナログ変換回路を有するものである、
ことを特徴とするＰＬＬ装置。
【請求項４】
請求項１のＰＬＬ装置において、前記周波数比較回路は、
前記基準周波数の信号に基づいてリセットされて、前記電圧制御発振器の発振出力信号をカウントするカウンタと、
このカウンタのカウント値を、それぞれ前記ＰＬＬ回路部のＰＬＬ引き込み範囲内の、第１の周波数および第１の周波数より高い第２の周波数に対応した第１および第２の基準値と比較する第１および第２のデータ比較回路と、
それぞれ、この第１および第２のデータ比較回路の出力信号をラッチして、一のレベル状態で前記電圧制御発振器の発振周波数をアップさせる信号、および一のレベル状態で前記電圧制御発振器の発振周波数をダウンさせる信号を出力する第１および第２のデータラッチ回路と、
を有することを特徴とするＰＬＬ装置。
【請求項５】
請求項１のＰＬＬ装置において、前記周波数比較回路は、
前記基準周波数の信号に基づいてリセットされて、前記電圧制御発振器の発振出力信号をカウントするカウンタと、
このカウンタのカウント値を、それぞれ前記ＰＬＬ回路部のＰＬＬ引き込み範囲内の、第１の周波数、第１の周波数より高い第２の周波数、第１の周波数より低い第３の周波数、および第２の周波数より高い第４の周波数に対応した第１、第２、第３および第４の基準値と比較する第１、第２、第３および第４のデータ比較回路と、
それぞれ、この第１、第２、第３および第４のデータ比較回路の出力信号をラッチする第１、第２、第３および第４のデータラッチ回路と、
前記第１および第３のデータラッチ回路の出力信号のいずれか一方を、前記電圧制御発振器の発振周波数をアップさせる信号として選択して出力する第１の選択回路、および、前記第２および第４のデータラッチ回路の出力信号のいずれか一方を、前記電圧制御発振器の発振周波数をダウンさせる信号として選択して出力する第２の選択回路と、
前記第１および第２の選択回路の出力信号から、前記電圧制御発振器の発振周波数が前記ＰＬＬ回路部のＰＬＬ引き込み範囲内の所定範囲内にあるか否かを判別し、その判別結果の信号によって前記第１および第２の選択回路における選択を制御する引き込み判別回路と、
を有することを特徴とするＰＬＬ装置。
【請求項６】
請求項１のＰＬＬ装置において、前記電圧制御発振器は、
第１のＭＯＳトランジスタのドレインが第２のＭＯＳトランジスタのゲートに接続されるとともに、前記第２のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのゲートに接続され、
前記第１および第２のＭＯＳトランジスタのソースと基準電位点との間に、バイアス電流供給用の電流源が接続され、
前記第１および第２のＭＯＳトランジスタのドレインと電源との間に、それぞれ第１および第２のインダクタが接続され、前記第１および第２のＭＯＳトランジスタのドレイン間に、第１および第２の可変容量素子が直列に接続された回路、および第３および第４の可変容量素子が直列に接続された回路が接続され、
前記第１および第２の可変容量素子の接続点にＰＬＬ制御電圧が与えられ、前記第３および第４の可変容量素子の接続点に前記フリーラン周波数調整電圧が与えられるものであることを特徴とするＰＬＬ装置。
【請求項７】
請求項１〜６のいずれかのＰＬＬ装置を備え、その前記電圧制御発振器の発振出力信号によって、受信された信号を同期検波する受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、テレビジョン受信機やＦＭ／ＡＭ受信機などの受信機における、受信された信号の同期検波用などに用いられるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備える装置、および、このＰＬＬ装置を備えるテレビジョン受信機やＦＭ／ＡＭ受信機などの受信機に関する。
【背景技術】
【０００２】
テレビジョン受信機やＦＭ／ＡＭ受信機では、選局受信された映像信号や音声信号の同期検波（復調）用に、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、位相比較回路およびループフィルタによって構成されたＰＬＬ回路が用いられる。
【０００３】
この場合、製造時のバラツキなどによって、電源の投入による受信機の起動時や、受信チャンネルの切り替え時など、ＰＬＬ回路がロック状態にないフリーラン時、ＶＣＯの発振周波数がＰＬＬ引き込み範囲内にないと、ＰＬＬ回路において定常位相誤差を生じ、テレビジョン受信機の場合には映像信号に直交歪みを生じる。
【０００４】
このＰＬＬ回路の定常位相誤差による映像信号の直交歪みに対しては、ＰＬＬ回路のループゲインを大きくすることによって、ある程度対処することができるが、ループゲインの増大にも限度がある。そのため、従来、受信機の製造出荷時、ＶＣＯのフリーラン周波数をＰＬＬ引き込み範囲内とするように調整している。
【０００５】
図１０に、特許文献１（特開平９−１８１５７３号公報）の図７および図８に従来の技術として示された、このようにＰＬＬ回路のフリーラン周波数を調整する従来のテレビジョン受信機の一例を示す。
【０００６】
このテレビジョン受信機では、アンテナ１０１で受信されたテレビジョン放送信号が、チューナ部１１０内のチューナ１１１で、チューニング制御回路１１２からのチューニング制御信号によって選局受信され、高周波信号から中間周波信号に変換される。
【０００７】
その中間周波信号は、中間周波増幅回路１２１で増幅された後、映像検波回路１２２で検波されるが、その検波にＰＬＬ回路１３０が用いられる。
【０００８】
ＰＬＬ回路１３０は、ＶＣＯ１３１、位相比較回路１３２およびループフィルタ１３３によって構成され、ＶＣＯ１３１に対しては、コイル１３６およびコンデンサ１３７からなるＬＣ時定数回路１３５が設けられ、受信機の製造出荷時、コイル１３６のインダクタンス値が調整されることによって、電源の投入による受信機の起動時や、受信チャンネルの切り替え時など、ＰＬＬ回路１３０がロック状態にない時のＶＣＯ１３１の発振周波数、すなわちフリーラン周波数が設定される。
【０００９】
ＰＬＬ回路１３０では、位相比較回路１３２で中間周波増幅回路１２１からの中間周波信号とＶＣＯ１３１の発振出力信号とが位相比較されて、その位相誤差信号がループフィルタ１３３に供給され、ループフィルタ１３３からＶＣＯ１３１にＰＬＬ制御電圧が供給されて、ＶＣＯ１３１の発振周波数が制御され、ＶＣＯ１３１の発振出力信号として中間周波増幅回路１２１からの中間周波信号に同期した信号が得られる。
【００１０】
このＶＣＯ１３１の発振出力信号、すなわちＰＬＬ回路１３０の出力信号は、位相シフト回路１３９で所定角だけ位相シフトされて、同期検波用の信号として映像検波回路１２２に供給され、映像検波回路１２２で音声信号を含む映像信号が検波される。
【００１１】
検波後の映像信号は、映像増幅回路１２３で増幅され、同期分離回路１２４で、映像増幅回路１２３からの映像信号から同期信号が分離される。
【００１２】
さらに、ＡＦＴ（Ａｕｔｏ  Ｆｉｎｅ  Ｔｕｎｉｎｇ）回路１４０内の周波数比較回路１４２で、中間周波増幅回路１２１からの中間周波信号の周波数と基準発振器１４１の発振出力信号の周波数とが比較されて、その周波数誤差信号が低域フィルタ１４３に供給され、低域フィルタ１４３の出力電圧がＡＦＴ制御信号として、同期分離回路１２４からの同期信号、およびキー入力部１０３での選局操作に基づく制御信号とともに、チューニング制御回路１１２に供給される。
【００１３】
しかしながら、上記のようにＬＣ時定数回路１３５のコイル１３６のインダクタンス値を調整することによってＶＣＯ１３１のフリーラン周波数を設定する方法は、調整作業が面倒であるとともに、調整のために外付けされたコイル１３６からの不要放射に対する対策を必要とするなどの問題がある。
【００１４】
そこで、上記の特許文献１には、さらに、このようにコイルのインダクタンス値を調整する代わりに、デジタルＡＦＴ回路によってＰＬＬ回路のフリーラン周波数を自動調整することが示されている。
【００１５】
図１１に、この特許文献１の図１に特許文献１の出願の発明として示されている受信機を示す。
【００１６】
この受信機では、ＰＬＬ回路１３０は、上記のようにコイルのインダクタンス値を調整するものとはされない点を除いて、図１０の受信機と同じであるが、デジタルＡＦＴ回路１５０内の周波数比較回路１５１で、中間周波増幅回路１２１からの中間周波信号の周波数が基準周波数と比較されて、周波数差抽出回路１５２で、両者の周波数の差に応じたデータが抽出され、初期設定動作時には、その周波数差データが、動作切替回路１５３を通じ、中継回路１５４を通じて、調整回路１５５に供給されて、調整回路１５５からＰＬＬ回路１３０内のＶＣＯ１３１に、その発振周波数を調整する電圧が供給され、ＶＣＯ１３１のフリーラン周波数が設定される。
【００１７】
この方法によれば、コイルのインダクタンス値を調整するといった面倒な方法によらずに、ＶＣＯ１３１のフリーラン周波数が自動調整される。
【００１８】
上に挙げた先行技術文献は、以下の通りである。
【特許文献１】特開平９−１８１５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１１に示した従来の受信機では、電波の電力が微弱である場合や、移動する車両内で受信するためにマルチパスなどの妨害電波によって受信状態が不安定となる場合には、ＰＬＬ入力信号である中間周波信号が不安定となるため、フリーラン周波数の調整精度が悪くなり、フリーラン周波数を所定範囲内に設定することができないとともに、受信環境が劣悪であるために、ＰＬＬ入力信号である中間周波信号が得られない場合や途絶えてしまう場合には、フリーラン周波数の調整自体ができなくなってしまう問題がある。
【００２０】
特に、モバイル機器によって受信する場合には、電波の電力が微弱である場合や、受信状態や受信環境が悪化する場合が多くなるため、このような問題が大きい。
【００２１】
そこで、この発明は、受信状態や受信環境の悪化などによってＰＬＬ入力信号が不安定となる場合や途絶えてしまう場合でも、ＰＬＬ回路内のＶＣＯの発振周波数をＰＬＬ引き込み範囲内に確実に自動調整することができるようにしたものである。
【課題を解決するための手段】
【００２２】
この発明のＰＬＬ装置は、
電圧制御発振器を有するＰＬＬ回路部と、
前記電圧制御発振器の発振周波数を基準周波数と比較する周波数比較回路、および、この周波数比較回路の出力信号に基づいて、前記電圧制御発振器の発振周波数を前記ＰＬＬ回路部のＰＬＬ引き込み範囲内に設定するフリーラン周波数調整電圧を生成して、前記電圧制御発振器に出力するフリーラン周波数調整回路を有するフリーラン周波数設定部と、
を備えることを特徴とする。
【００２３】
上記の構成の、この発明のＰＬＬ装置では、ＰＬＬ回路のフリーラン周波数の調整に、受信機で受信された信号などのＰＬＬ入力信号、すなわちＰＬＬ回路内の位相比較回路でＶＣＯの発振出力信号と位相比較される信号を用いず、これとは別にフリーラン周波数設定部内でＶＣＯの発振周波数を基準周波数と比較した結果を用いるので、受信状態や受信環境の悪化などによってＰＬＬ入力信号が不安定となる場合や途絶えてしまう場合でも、ＰＬＬ回路内のＶＣＯの発振周波数がＰＬＬ引き込み範囲内に確実に自動調整される。
【発明の効果】
【００２４】
以上のように、この発明によれば、受信状態や受信環境の悪化などによってＰＬＬ入力信号が不安定となる場合や途絶えてしまう場合でも、ＰＬＬ回路内のＶＣＯの発振周波数をＰＬＬ引き込み範囲内に確実に自動調整することができる。
【００２５】
しかも、ＰＬＬ回路のループゲインなどの性能は最適な状態に保持することができるとともに、受信機などの機器の製造出荷時にコイルのインダクタンス値を調整するといった面倒な作業を必要としない。
【発明を実施するための最良の形態】
【００２６】
［１．ＰＬＬ装置の実施形態：図１〜図８］
（１−１．ＰＬＬ装置の一例：図１）
図１は、この発明のＰＬＬ装置の一例を示す。
【００２７】
この発明のＰＬＬ装置は、ＰＬＬ回路部１０とフリーラン周波数設定部２０とによって構成される。
【００２８】
ＰＬＬ回路部１０は、ＶＣＯ１１、位相比較回路１２、およびループフィルタ１３によって構成され、位相比較回路１２でＰＬＬ入力信号ＳｉｎとＶＣＯ１１の発振出力信号Ｓｏｕｔとが位相比較され、その位相誤差信号Ｓｅがループフィルタ１３で帯域制限され、ループフィルタ１３からＶＣＯ１１にＰＬＬ制御電圧Ｖｃｔｌが供給されて、ＶＣＯ１１の発振周波数が制御されることによって、ＶＣＯ１１の発振出力信号ＳｏｕｔとしてＰＬＬ入力信号Ｓｉｎに同期した信号が得られるようにされる。
【００２９】
ＰＬＬ入力信号Ｓｉｎは、例えば、このＰＬＬ装置がテレビジョン受信機に設けられる場合には、チューナ部によって選局受信され、高周波信号から中間周波信号に変換された信号である。
【００３０】
フリーラン周波数設定部２０は、この例では、水晶発振器などの発振周波数が安定な基準発振器２１、周波数比較回路２２、フリーラン周波数調整回路２３、および調整値リセット回路２４によって構成され、ＰＬＬ回路部１０内のＶＣＯ１１の発振出力信号Ｓｏｕｔ、および基準発振器２１からの基準周波数信号Ｓｒｅｆが、周波数比較回路２２に供給される。
【００３１】
周波数比較回路２２では、その発振出力信号Ｓｏｕｔおよび基準周波数信号Ｓｒｅｆによって、ＶＣＯ１１の発振周波数が基準周波数と比較されて、両者の高低関係および差分に応じて、ＶＣＯ１１の発振周波数をアップさせる信号Ｓｕｐ、およびＶＣＯ１１の発振周波数をダウンさせる信号Ｓｄｗが得られる。
【００３２】
フリーラン周波数調整回路２３では、これらアップ信号Ｓｕｐおよびダウン信号Ｓｄｗからフリーラン周波数調整電圧Ｖｃｆが生成され、ＶＣＯ１１に供給される。
【００３３】
フリーラン周波数調整電圧Ｖｃｆは、ＶＣＯ１１の発振周波数が、上記の基準周波数に対して一定の比率の最適周波数より低いときには、アップ信号ＳｕｐによってＶＣＯ１１の発振周波数をアップさせる電圧値とされ、ＶＣＯ１１の発振周波数が、上記の最適周波数より高いときには、ダウン信号ＳｄｗによってＶＣＯ１１の発振周波数をダウンさせる電圧値とされる。
【００３４】
したがって、ＶＣＯ１１の発振周波数がＰＬＬ引き込み範囲内にないときでも、フリーラン周波数調整電圧Ｖｃｆによる調整によって、ＶＣＯ１１の発振周波数がＰＬＬ引き込み範囲内に設定される。
【００３５】
さらに、この例では、ＰＬＬ回路部１０内でＶＣＯ１１に与えられるＰＬＬ制御電圧Ｖｃｔｌが、フリーラン周波数設定部２０内の調整値リセット回路２４に取り込まれ、調整値リセット回路２４において、ＰＬＬ制御電圧Ｖｃｔｌから、ＰＬＬ回路部１０が安定な状態にあるか否かが判別され、ＰＬＬ回路部１０が安定な状態にないと判別されたときには、フリーラン周波数調整回路２３から得られるフリーラン周波数調整電圧Ｖｃｆが、ＶＣＯ１１の発振周波数をＰＬＬ引き込み範囲内のセンター周波数にする電圧値にリセットされ、ＶＣＯ１１の発振周波数がＰＬＬ引き込み範囲内のセンター周波数に戻される。
【００３６】
これによって、受信状態や受信環境の悪化などにより、ＰＬＬ入力信号Ｓｉｎが不安定となり、または途絶えることによって、ＰＬＬ回路部１０のロックが外れるなど、ＰＬＬ回路部１０が不安定な状態になったときでも、次にＰＬＬ入力信号Ｓｉｎが安定に得られるようになったときには即時に、ＰＬＬ回路部１０が安定な状態となり、ロック状態となる。
【００３７】
（１−２．ＶＣＯの一例：図２および図３）
図１のＰＬＬ装置では、ＶＣＯ１１は、ＰＬＬ制御電圧Ｖｃｔｌとフリーラン周波数調整電圧Ｖｃｆの２つの制御電圧によって発振周波数が制御される。図２に、このようなＶＣＯ１１の一例を示す。
【００３８】
図２の例では、ＮＭＯＳトランジスタ３１のソースとＮＭＯＳトランジスタ３２のソースが接続され、その接続点とグランドとの間にバイアス電流供給用の電流源３９が接続され、ＮＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のゲートが接続されて、その接続点が正入力端子４１とされ、ＮＭＯＳトランジスタ３２のドレインとＮＭＯＳトランジスタ３１のゲートが接続されて、その接続点が負入力端子４２とされ、ＮＭＯＳトランジスタ３１および３２のドレインと、電源電圧Ｖｄｄが得られる電源４９との間に、それぞれインダクタ３３および３４が接続され、ＮＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のドレインとの間に、可変容量素子３５および３６の直列回路と、可変容量素子３７および３８の直列回路とが接続され、可変容量素子３５および３６の接続点が第１の入力端子４５とされて、これにＰＬＬ制御電圧Ｖｃｔｌが供給され、可変容量素子３７および３８の接続点が第２の入力端子４７とされて、これにフリーラン周波数調整電圧Ｖｃｆが供給される。
【００３９】
この例のＶＣＯ１１では、ＮＭＯＳトランジスタ３１および３２は互いに正帰還がかかり、インダクタ３３，３４および可変容量素子３５〜３８によって発振回路が構成され、正出力端子４１および負出力端子４２に発振出力信号Ｓｏｕｔとして互いに逆極性の信号が得られる。
【００４０】
インダクタ３３，３４のインダクタンス値をＬｏ、可変容量素子３５，３６の容量値をＣｏ、可変容量素子３７，３８の容量値をＣｘとすると、ＶＣＯ１１の発振周波数ｆｏは、図３の式（１）によって決定される。
【００４１】
したがって、ＰＬＬ制御電圧Ｖｃｔｌにより容量値Ｃｏを調整し、フリーラン周波数調整電圧Ｖｃｆにより容量値Ｃｘを調整することによって、発振周波数ｆｏを別個に制御することができ、可変容量素子３５，３６のサイズと可変容量素子３７，３８のサイズを変えることによって、それぞれの周波数制御感度を別個に設定することができる。
【００４２】
なお、図２は２制御入力型のＶＣＯの一例にすぎず、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタを用いるなど、図２とは別の構成とすることもできる。
【００４３】
（１−３．周波数比較回路の第１の例：図４および図５）
図４に、周波数比較回路２２の一例を示す。
【００４４】
この例では、ＶＣＯ１１の発振出力信号Ｓｏｕｔがカウンタ５１でカウントされるが、基準発振器２１からの基準周波数信号Ｓｒｅｆが分周回路５２で分周され、例えば、分周回路５２の出力信号が低レベルから高レベルに立ち上がったとき、カウンタ５１がリセットされてカウント値が０とされ、その直後の分周回路５２の出力信号が高レベルとなる半周期期間、または次に分周回路５２の出力信号が低レベルから高レベルに立ち上がるまでの一周期期間において、発振出力信号Ｓｏｕｔがカウントされる。
【００４５】
さらに、データ比較回路５３では、カウンタ５１がリセットされる直前におけるカウンタ５１のカウント値が、図５に示すようなＰＬＬ引き込み範囲内の、センター周波数より低い所定周波数ｆ１に対応した基準値Ｄ１と比較され、データ比較回路５４では、カウンタ５１がリセットされる直前におけるカウンタ５１のカウント値が、ＰＬＬ引き込み範囲内の、センター周波数より高い所定周波数ｆ２に対応した基準値Ｄ２と比較される。
【００４６】
データ比較回路５３は、カウント値が基準値Ｄ１以下であるとき、出力信号がアクティブ（高レベル）とされ、カウント値が基準値Ｄ１より大きいとき、出力信号が非アクティブ（低レベル）とされる。データ比較回路５４は、カウント値が基準値Ｄ２以上であるとき、出力信号がアクティブとされ、カウント値が基準値Ｄ２より小さいとき、出力信号が非アクティブとされる。
【００４７】
さらに、データラッチ回路５５で、分周回路５２の出力信号によって、データ比較回路５３の出力信号がラッチされて、上記のアップ信号Ｓｕｐとして出力され、データラッチ回路５６で、分周回路５２の出力信号によって、データ比較回路５４の出力信号がラッチされて、上記のダウン信号Ｓｄｗとして出力される。
【００４８】
したがって、ＶＣＯ１１の発振周波数がｆ１以下で、カウンタ５１のカウント値が基準値Ｄ１以下であるときには、データ比較回路５３の出力信号が高レベル、データ比較回路５４の出力信号が低レベルとなり、図５の左側に示すように、アップ信号Ｓｕｐが高レベル、ダウン信号Ｓｄｗが低レベルとなって、周波数比較回路２２の出力信号として、ＶＣＯ１１の発振周波数をアップさせる信号が得られる。
【００４９】
ＶＣＯ１１の発振周波数がｆ２以上で、カウンタ５１のカウント値が基準値Ｄ２以上であるときには、データ比較回路５３の出力信号が低レベル、データ比較回路５４の出力信号が高レベルとなり、図５の右側に示すように、アップ信号Ｓｕｐが低レベル、ダウン信号Ｓｄｗが高レベルとなって、周波数比較回路２２の出力信号として、ＶＣＯ１１の発振周波数をダウンさせる信号が得られる。
【００５０】
ＶＣＯ１１の発振周波数がｆ１とｆ２の間で、カウンタ５１のカウント値が基準値Ｄ１と基準値Ｄ２の間であるときには、データ比較回路５３および５４の出力信号が共に低レベルとなり、図５の中央部に示すように、アップ信号Ｓｕｐおよびダウン信号Ｓｄｗが共に低レベルとなって、周波数比較回路２２の出力信号は、ＶＣＯ１１の発振周波数をアップもダウンもさせない信号となり、図１に示したフリーラン周波数調整電圧Ｖｃｆは、そのときの電圧値を保持する。
【００５１】
以上の周波数比較（ＶＣＯ１１の発振周波数の検出）は、カウンタ５１が分周回路５２の出力信号によってトリガー（リセット）されるごとに実行される。
【００５２】
分周回路５２の分周比は、基準周波数とカウンタ５１の最適なトリガー周波数との関係から設定すればよい。
【００５３】
ただし、以上の例は、基準周波数がカウンタ５１の最適なトリガー周波数より高い場合であって、基準周波数がカウンタ５１の最適なトリガー周波数より低い場合には、分周回路５２で分周することなく、基準周波数信号Ｓｒｅｆによって直接、カウンタ５１をトリガー（リセット）することができる。
【００５４】
（１−４．周波数比較回路の第２の例：図６および図７）
図６に、周波数比較回路２２の他の例を示し、周波数比較にヒステリシスを持たせる場合である。
【００５５】
具体的に、図４の例と同様に、分周回路５２の出力信号によってカウンタ５１がトリガー（リセット）され、カウンタ５１によってＶＣＯ１１の発振出力信号Ｓｏｕｔがカウントされるが、この例では、カウンタ５１がリセットされる直前におけるカウンタ５１のカウント値が、４つのデータ比較回路６１，６２，６３および６４で、それぞれ基準値と比較される。
【００５６】
すなわち、データ比較回路６１では、カウント値が、図７に示すようなＰＬＬ引き込み範囲内の、センター周波数より低い所定周波数ｆ１に対応した基準値Ｄ１と比較され、データ比較回路６３では、カウント値が、ＰＬＬ引き込み範囲内の、上記のｆ１より低い所定周波数ｆ３に対応した基準値Ｄ３と比較され、データ比較回路６２では、カウント値が、ＰＬＬ引き込み範囲内の、センター周波数より高い所定周波数ｆ２に対応した基準値Ｄ２と比較され、データ比較回路６４では、カウント値が、ＰＬＬ引き込み範囲内の、上記のｆ４より高い所定周波数ｆ４に対応した基準値Ｄ４と比較される。
【００５７】
データ比較回路６１は、カウント値が基準値Ｄ１以下であるとき、出力信号がアクティブ（高レベル）とされ、カウント値が基準値Ｄ１より大きいとき、出力信号が非アクティブ（低レベル）とされる。データ比較回路６３も、カウント値が基準値Ｄ３以下であるとき、出力信号がアクティブとされ、カウント値が基準値Ｄ３より大きいとき、出力信号が非アクティブとされる。
【００５８】
データ比較回路６２は、カウント値が基準値Ｄ２以上であるとき、出力信号がアクティブとされ、カウント値が基準値Ｄ２より小さいとき、出力信号が非アクティブとされる。データ比較回路６４も、カウント値が基準値Ｄ４以上であるとき、出力信号がアクティブとされ、カウント値が基準値Ｄ４より小さいとき、出力信号が非アクティブとされる。
【００５９】
さらに、データラッチ回路６５，６７，６６および６８で、分周回路５２の出力信号によって、それぞれデータ比較回路６１，６３，６２および６４の出力信号がラッチされ、後述の引き込み判別回路７３の出力の判別結果信号Ｓａによって、スイッチ回路７１で、データラッチ回路６５および６７の出力信号のいずれか一方が、アップ信号Ｓｕｐとして選択されるとともに、スイッチ回路７２で、データラッチ回路６６および６８の出力信号のいずれか一方が、ダウン信号Ｓｄｗとして選択される。
【００６０】
引き込み判別回路７３は、オアゲート（ノアゲート）またはアンドゲート（ナンドゲート）によって構成され、アップ信号Ｓｕｐとダウン信号Ｓｄｗが同時に低レベルとなるとき、判別結果信号Ｓａを高レベルとし、アップ信号Ｓｕｐとダウン信号Ｓｄｗのいずれか一方が高レベルとなるとき、判別結果信号Ｓａを低レベルとするものである。
【００６１】
そして、判別結果信号Ｓａが高レベルとなるときには、スイッチ回路７１ではデータラッチ回路６７の出力信号が選択されるとともに、スイッチ回路７２ではデータラッチ回路６８の出力信号が選択され、判別結果信号Ｓａが低レベルとなるときには、スイッチ回路７１ではデータラッチ回路６５の出力信号が選択されるとともに、スイッチ回路７２ではデータラッチ回路６６の出力信号が選択される。
【００６２】
スイッチ回路７１での上記のような選択によって、ＶＣＯ１１の発振周波数をアップさせるか否かの判別にヒステリシスを持たせることができ、スイッチ回路７２での上記のような選択によって、ＶＣＯ１１の発振周波数をダウンさせるか否かの判別にヒステリシスを持たせることができる。
【００６３】
すなわち、図７からも明らかなように（同図の“Ｈ”は信号が低レベルから高レベルに変化することを示し、“Ｌ”は信号が高レベルから低レベルに変化することを示す）、当初、ＶＣＯ１１の発振周波数がｆ３以下であるときには、データ比較回路６１および６３の出力信号が共に高レベルとなり、データラッチ回路６５および６７の出力信号が共に高レベルとなって、そのときのスイッチ回路７１の選択状態の如何にかかわらず、アップ信号Ｓｕｐが高レベルとなり、判別結果信号Ｓａが低レベルとなって、スイッチ回路７１は、データラッチ回路６５（データ比較回路６１）の出力信号を選択する状態とされる。
【００６４】
この状態で、アップ信号Ｓｕｐが高レベルとなることによって、図１に示したフリーラン周波数調整電圧ＶｃｆによりＶＣＯ１１の発振周波数がアップされ、ｆ３より高くなると、データ比較回路６３の出力信号、したがってデータラッチ回路６７の出力信号が低レベルとなるが、このとき、スイッチ回路７１がデータラッチ回路６５の出力信号を選択する状態とされているので、アップ信号Ｓｕｐは高レベルのままであり、ＶＣＯ１１の発振周波数は、さらにアップさせられる。
【００６５】
そして、ＶＣＯ１１の発振周波数がｆ１より高くなると、データ比較回路６１の出力信号、したがってデータラッチ回路６５の出力信号が低レベルとなり、このとき、スイッチ回路７１がデータラッチ回路６５の出力信号を選択する状態とされているので、アップ信号Ｓｕｐが低レベルとなって、フリーラン周波数の調整が停止されるとともに、判別結果信号Ｓａが高レベルとなって、スイッチ回路７１が、データラッチ回路６７（データ比較回路６３）の出力信号を選択する状態に切り替えられる。
【００６６】
この状態で、ＰＬＬ入力信号Ｓｉｎが不安定になるなどによって、または電源電圧の変動や温度の変化などによって、ＶＣＯ１１の発振周波数が低下して、ｆ３以下になると、データ比較回路６３の出力信号、したがってデータラッチ回路６７の出力信号が高レベルとなり、このとき、スイッチ回路７１がデータラッチ回路６７の出力信号を選択する状態とされているので、アップ信号Ｓｕｐが高レベルとなって、ＶＣＯ１１の発振周波数は、ＰＬＬ引き込み範囲内のセンター周波数寄りに引き戻される。
【００６７】
一方、当初、ＶＣＯ１１の発振周波数がｆ４以上であるときには、データ比較回路６２および６４の出力信号が共に高レベルとなり、データラッチ回路６６および６８の出力信号が共に高レベルとなって、そのときのスイッチ回路７２の選択状態の如何にかかわらず、ダウン信号Ｓｄｗが高レベルとなり、判別結果信号Ｓａが低レベルとなって、スイッチ回路７２は、データラッチ回路６６（データ比較回路６２）の出力信号を選択する状態とされる。
【００６８】
この状態で、ダウン信号Ｓｄｗが高レベルとなることによって、図１に示したフリーラン周波数調整電圧ＶｃｆによりＶＣＯ１１の発振周波数がダウンされ、ｆ４より低くなると、データ比較回路６４の出力信号、したがってデータラッチ回路６８の出力信号が低レベルとなるが、このとき、スイッチ回路７２がデータラッチ回路６６の出力信号を選択する状態とされているので、ダウン信号Ｓｄｗは高レベルのままであり、ＶＣＯ１１の発振周波数は、さらにダウンさせられる。
【００６９】
そして、ＶＣＯ１１の発振周波数がｆ２より低くなると、データ比較回路６２の出力信号、したがってデータラッチ回路６６の出力信号が低レベルとなり、このとき、スイッチ回路７２がデータラッチ回路６６の出力信号を選択する状態とされているので、ダウン信号Ｓｄｗが低レベルとなって、フリーラン周波数の調整が停止されるとともに、判別結果信号Ｓａが高レベルとなって、スイッチ回路７２が、データラッチ回路６８（データ比較回路６４）の出力信号を選択する状態に切り替えられる。
【００７０】
この状態で、ＰＬＬ入力信号Ｓｉｎが不安定になるなどによって、または電源電圧の変動や温度の変化などによって、ＶＣＯ１１の発振周波数が上昇して、ｆ４以上になると、データ比較回路６４の出力信号、したがってデータラッチ回路６８の出力信号が高レベルとなり、このとき、スイッチ回路７２がデータラッチ回路６８の出力信号を選択する状態とされているので、ダウン信号Ｓｄｗが高レベルとなって、ＶＣＯ１１の発振周波数は、ＰＬＬ引き込み範囲内のセンター周波数寄りに引き戻される。
【００７１】
すなわち、この例では、図７に示すように、ＶＣＯ１１の発振周波数が、ｆ３以下もしくはｆ４以上、またはｆ３とｆ１との間、もしくはｆ４とｆ２との間であるときには、内側（センター周波数寄り）の、ｆ１とｆ２との間に引き込むように、ＶＣＯ１１の発振周波数が調整されるが、ＶＣＯ１１の発振周波数が、ＰＬＬ引き込み範囲を外れそうになるときには、外側のｆ３以下またはｆ４以上となるまでは、ＶＣＯ１１の発振周波数が調整されない。そのため、この例では、図４の例より安定的にフリーラン周波数を調整することができる。
【００７２】
なお、この例では、ＶＣＯ１１の発振周波数がｆ３とｆ１との間であるときには、スイッチ回路７１がデータラッチ回路６５の出力信号を選択する状態とされている必要があり、ＶＣＯ１１の発振周波数がｆ４とｆ２との間であるときには、スイッチ回路７２がデータラッチ回路６６の出力信号を選択する状態とされている必要があるので、電源の投入による受信機の起動時や、受信チャンネルの切り替え時などには、ＶＣＯ１１の発振周波数がｆ３とｆ１との間またはｆ４とｆ２との間となる場合を考慮して、ＰＬＬ装置（ＰＬＬ装置が設けられる受信機などの機器）の初期化として、スイッチ回路７１をデータラッチ回路６５の出力信号を選択する状態とし、スイッチ回路７２をデータラッチ回路６６の出力信号を選択する状態とする。
【００７３】
この場合、初期化時、ＶＣＯ１１の発振周波数がｆ１とｆ２との間であったときには、データ比較回路６１および６２の出力信号が低レベルとなり、データラッチ回路６５および６６の出力信号が低レベルとなるので、フリーラン周波数の調整が停止される（ＶＣＯ１１の発振周波数はアップもダウンもされない）とともに、引き込み判別回路７３の出力の判別結果信号Ｓａは高レベル（アクティブ）となる。
【００７４】
なお、分周回路５２の要否、および分周回路５２が必要な場合の分周比については、図４の例と同じである。
【００７５】
（１−５．フリーラン周波数調整回路および調整値リセット回路の例：図８）
図８に、フリーラン周波数設定部２０内のフリーラン周波数調整回路２３および調整値リセット回路２４の一例を示す。
【００７６】
この例では、フリーラン周波数調整回路２３は、図４または図６に示したような周波数比較回路２２の出力の、アップ信号Ｓｕｐをカウントアップし、ダウン信号Ｓｄｗをカウントダウンするアップダウンカウンタ８１と、このアップダウンカウンタ８１のカウント値をアナログ電圧に変換するデジタルアナログ変換回路８２とを備えるものとされ、デジタルアナログ変換回路８２の出力のアナログ電圧が、フリーラン周波数調整電圧ＶｃｆとしてＶＣＯ１１に供給される。
【００７７】
さらに、この例では、調整値リセット回路２４は、電圧比較回路９１および９２とオアゲート９３とによって構成され、電圧比較回路９１では、ＰＬＬ制御電圧Ｖｃｔｌが下側基準電圧Ｖ１と比較され、電圧比較回路９２では、ＰＬＬ制御電圧Ｖｃｔｌが上側基準電圧Ｖ２と比較される。
【００７８】
電圧比較回路９１は、ＰＬＬ制御電圧Ｖｃｔｌが下側基準電圧Ｖ１以上であるとき、出力信号が高レベルとなり、ＰＬＬ制御電圧Ｖｃｔｌが下側基準電圧Ｖ１より低いとき、出力信号が低レベルとなるものとされ、電圧比較回路９２は、ＰＬＬ制御電圧Ｖｃｔｌが上側基準電圧Ｖ２以下であるとき、出力信号が高レベルとなり、ＰＬＬ制御電圧Ｖｃｔｌが上側基準電圧Ｖ２より高いとき、出力信号が低レベルとなるものとされる。
【００７９】
そして、電圧比較回路９１および９２の出力信号が、オアゲート９３に供給され、オアゲート９３の出力信号が、リセット信号として、フリーラン周波数調整回路２３のアップダウンカウンタ８１に供給される。アップダウンカウンタ８１は、オアゲート９３の出力信号によりリセットされることによって、カウント値がＰＬＬ引き込み範囲内のセンター周波数に対応した所定値とされる。
【００８０】
したがって、ＰＬＬ回路部１０が不安定な状態となって、ＰＬＬ制御電圧Ｖｃｔｌが下側基準電圧Ｖ１以上または上側基準電圧Ｖ２以下となるときには、電圧比較回路９１または９２の出力信号が高レベルとなり、オアゲート９３の出力信号が高レベルとなって、アップダウンカウンタ８１がリセットされ、アップダウンカウンタ８１のカウント値が所定値とされて、フリーラン周波数調整電圧ＶｃｆとしてＶＣＯ１１の発振周波数をＰＬＬ引き込み範囲内のセンター周波数にする電圧が得られ、ＶＣＯ１１の発振周波数がＰＬＬ引き込み範囲内のセンター周波数に戻される。
【００８１】
したがって、受信状態や受信環境の悪化などにより、ＰＬＬ入力信号Ｓｉｎが不安定となり、または途絶えることによって、ＰＬＬ回路部１０のロックが外れるなど、ＰＬＬ回路部１０が不安定な状態になったときでも、次にＰＬＬ入力信号Ｓｉｎが安定に得られるようになったときには即時に、ＰＬＬ回路部１０が安定な状態となり、ロック状態となる。
【００８２】
［２．受信機の実施形態：図９］
図９は、この発明の受信機の一例としてのテレビジョン受信機を示す。
【００８３】
この例のテレビジョン受信機では、中間周波増幅回路１２１からの中間周波信号をＰＬＬ入力信号とするようにＰＬＬ回路部１０が設けられ、そのＰＬＬ回路部１０に対して上述したフリーラン周波数設定部２０が設けられる。
【００８４】
テレビジョン受信機としては、アンテナ１０１で受信されたテレビジョン放送信号が、チューナ部１１０内のチューナ１１１で、チューニング制御回路１１２からのチューニング制御信号によって選局受信され、高周波信号から中間周波信号に変換される。
【００８５】
その中間周波信号は、中間周波増幅回路１２１で増幅された後、映像検波回路１２２およびＰＬＬ回路部１０に供給され、ＰＬＬ回路部１０内のＶＣＯ１１の発振出力信号Ｓｏｕｔが、位相シフト回路１３９で所定角だけ位相シフトされ、同期検波用の信号として映像検波回路１２２に供給されて、映像検波回路１２２において、音声信号を含む映像信号が検波される。
【００８６】
映像検波回路１２２からの映像信号は、映像増幅回路１２３で増幅され、同期分離回路１２４で、映像増幅後の映像信号から同期信号が分離される。また、映像検波回路１２２からの音声信号は、音声検波回路１２６で検波された後、音声増幅回路１２７で増幅される。
【００８７】
また、中間周波増幅回路１２１からの中間周波信号が、ＡＦＴ回路１４０に供給され、ＡＦＴ回路１４０の出力のＡＦＴ制御信号、同期分離回路１２４からの同期信号、およびキー入力部１０３での選局操作に基づく制御信号が、チューニング制御回路１１２に供給される。
【００８８】
この例のテレビジョン受信機では、ＰＬＬ回路部１０とフリーラン周波数設定部２０とからなる、この発明のＰＬＬ装置が設けられるので、上述したように、受信状態や受信環境の悪化などによってＰＬＬ入力信号の中間周波信号が不安定となる場合や途絶えてしまう場合でも、ＰＬＬ回路部１０内のＶＣＯ１１の発振周波数をＰＬＬ引き込み範囲内に確実に自動調整することができるとともに、ＰＬＬ回路部１０のループゲインなどの性能は最適な状態に保持することができ、しかも面倒な調整作業を必要としない。
【００８９】
［３．他の実施形態または例］
上述した各例では、ＶＣＯの発振周波数と、基準値データ、基準電圧およびカウント値との関係として、発振周波数が高い方向を、基準値データ、基準電圧およびカウンタ値が大きい方向としたが、もちろん逆の関係としてもよい。
【００９０】
また、信号のアクティブおよび非アクティブについても、上述した各例とは逆に、低レベルをアクティブとし、高レベルを非アクティブとしてもよい。要するに、アクティブとは一のレベル状態であり、非アクティブとは他のレベル状態である。
【００９１】
さらに、フリーラン周波数設定部を構成する周波数比較回路、フリーラン周波数調整回路および調整値リセット回路も、上述した例と同様に機能するものであれば、その具体的な回路構成は適宜変更することができる。
【００９２】
また、図９の例はテレビジョン受信機の場合であるが、この発明のＰＬＬ装置は、テレビジョン受信機に限らず、ＦＭ／ＡＭ受信機などの受信機にも用いることができ、また、ＰＬＬ入力信号が不安定となる場合や途絶える場合が想定される機器であれば、受信機以外の機器にも用いることができる。
【図面の簡単な説明】
【００９３】
【図１】この発明のＰＬＬ装置の一例を示す図である。
【図２】ＶＣＯの一例を示す図である。
【図３】図２のＶＣＯの発振周波数を決定する式を示す図である。
【図４】周波数比較回路の第１の例を示す図である。
【図５】図４の周波数比較回路の説明に供する図である。
【図６】周波数比較回路の第２の例を示す図である。
【図７】図６の周波数比較回路の説明に供する図である。
【図８】フリーラン周波数調整回路および調整値リセット回路の一例を示す図である。
【図９】この発明の受信機の一例としてのテレビジョン受信機を示す図である。
【図１０】特許文献１に「従来」として示された受信機を示す図である。
【図１１】特許文献１に「発明」として示された受信機を示す図である。
【符号の説明】
【００９４】
主要部については図中に全て記述したので、ここでは省略する。
【図１】
2006157136.tif 000003
【図２】
2006157136.tif 000004
【図３】
2006157136.tif 000005
【図４】
2006157136.tif 000006
【図５】
2006157136.tif 000007
【図６】
2006157136.tif 000008
【図７】
2006157136.tif 000009
【図８】
2006157136.tif 000010
【図９】
2006157136.tif 000011
【図１０】
2006157136.tif 000012
【図１１】
2006157136.tif 000013