(57)【要約】【課題】  チップ面積の増大を抑制しながら半導体装置のＥＭＩノイズを低減する。【解決手段】  半導体装置２０では、電源配線１１、接地配線１２、最上位配線１３、ビア部１４、ビア部１４Ａ、ビア部１４Ｂ、第１の回路ブロック１５、第２の回路ブロック１６、第３の回路ブロック１７、端子Ｐａｄ、電源端子Ｐｖｄｄ、及び接地端子Ｐｖｓｓが設けられている。電源配線１１及び接地配線１２は最上層に配置形成され、ＲＣフィルタとして機能する。電源配線１１と接地配線１２との配線間隔Ｓで隔てられ、空気で絶縁された配線間容量がＲＣフィルタの容量となり、電源配線抵抗と接地配線抵抗の和がＲＣフィルタの抵抗となる。電源配線１１及び接地配線１２はビアを介して最上層以下の層に配置形成された回路ブロックと電気的に接続されている。【選択図】  図１
2006196803.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層上に形成された電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された接地配線との間に設けられた配線間容量と、前記電源配線
及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、
前記電源配線が高電位側電源に電気的に接続され、前記接地配線が低電位側電源に電気的に接続された回路ブロックと、
を具備することを特徴とする半導体装置。
【請求項２】
誘電体層上に形成された電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された接地配線との間に設けられた配線間容量と、前記電源配線
及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、
前記電源配線及び前記接地配線が形成されている層とは別の層に、回路及び素子を接続する配線が形成され、前記電源配線がビアを介して高電位側電源に電気的に接続され、前記接地配線が前記ビアを介して低電位側電源に電気的に接続された回路ブロックと、
を具備することを特徴とする半導体装置。
【請求項３】
誘電体層上に形成され、最上位配線である電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された最上位配線である接地配線との間に設けられた配線間容量と、前記電源配線及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、
回路及び素子が前記最上位配線よりも下層の配線を用いて接続され、前記電源配線がビアを介して高電位側電源に電気的に接続され、前記接地配線が前記ビアを介して低電位側電源に電気的に接続された回路ブロックと、
を具備することを特徴とする半導体装置。
【請求項４】
前記電源配線と前記接地配線との間は、空気で絶縁分離されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電源配線及び前記接地配線は、九十九折状或いは渦巻状に配置形成されていることを特徴とする請求項１乃至４のいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置や半導体モジュールなどで発生する電磁波干渉ノイズを低減する技術に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化及び半導体装置の高集積化が進展し、マイコン、ＡＳＩＣ（Application  Specific  Integrated  Circuit）などクロックに同期して動作するデジタルＬＳＩのクロック周波数は無線周波数帯域である１ＧＨｚ以上になっている。デジタルＬＳＩのクロック周波数がこのような高周波領域に達した場合、デジタルＬＳＩによって制御される各種電子機器において、最も重要な課題の一つとして、高周波化されたデジタルＬＳＩを発生源とする電磁波放射によるＥＭＩ（Electro  Magnetic  Interference）ノイズの低減がある。ＥＭＩノイズには、スイッチングノイズである電源配線からの伝導ノイズ、ポートからの漏れノイズ（外来ノイズ）、及びＬＳＩ表面からの輻射ノイズがある。
【０００３】
このＥＭＩノイズを低減するために、ＩＣ或いはＬＳＩ外部に容量素子及び抵抗素子からなるＲＣフィルタや容量素子及びインダクタ素子からなるＬＣフィルタなどを設けている（例えば、特許文献１参照。）。また、ＩＣ或いはＬＳＩ内部にＭＯＳＦＥＴのゲート容量を用いた容量素子及び抵抗素子からなるＲＣフィルタなどを設けている（例えば、特許文献２参照。）。
【０００４】
ところが、特許文献１等のＲＣフィルタやＬＣフィルタを用いた場合、ＩＣやＬＳＩを搭載する電子機器のコストが上昇するという問題点がある。また、特許文献２等のＩＣやＬＳＩ内部に設けられたＲＣフィルタを用いた場合、ＩＣやＬＳＩのチップ面積が増加するという問題点がある。
【特許文献１】特開２００２−９３９９７号公報（頁８、図９）
【特許文献２】特開２００１−３３９２８８号公報（頁７、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＥＭＩノイズを低減するＲＣフィルタを備え、且つチップ面積の増大を抑制した半導体装置を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、誘電体層上に形成された電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された接地配線との間に設けられた配線間容量と、前記電源配線及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、前記電源配線が高電位側電源に電気的に接続され、前記接地配線が低電位側電源に電気的に接続された回路ブロックとを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、誘電体層上に形成され、最上位配線である電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された最上位配線である接地配線との間に設けられた配線間容量と、前記電源配線及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、回路及び素子が前記最上位配線よりも下層の配線を用いて接続され、前記電源配線がビアを介して高電位側電源に電気的に接続され、前記接地配線が前記ビアを介して低電位側電源に電気的に接続された回路ブロックとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＥＭＩノイズを低減するＲＣフィルタを備え、且つチップ面積の増大を抑制した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を概略的に示す平面図、図２は図１のＡ−Ａ線に沿う半導体装置を示す断面図である。本実施例ではＥＭＩノイズを低減するためのＲＣフィルタを最上位の配線を用いて形成している。
【００１１】
図１に示すように、半導体装置２０では、電源配線１１、接地配線１２、最上位配線１３、ビア部１４、ビア部１４Ａ、ビア部１４Ｂ、第１の回路ブロック１５、第２の回路ブロック１６、第３の回路ブロック１７、端子Ｐａｄ、電源端子Ｐｖｄｄ、及び接地端子Ｐｖｓｓが設けられ、第１の回路ブロック１５、第２の回路ブロック１６、及び第３の回路ブロック１７は半導体集積回路（ＩＣ）として動作する。
【００１２】
電源配線１１は、電源端子Ｐｖｄｄに接続され、最上位配線１３を用いて半導体装置２０表面に九十九折状に配置形成されている。接地配線１２は、接地端子Ｐｖｓｓに接続され、最上位配線１３を用いて半導体装置２０表面に、電源配線１１と並行して九十九折状に配置形成されている。半導体装置２０のＥＭＩノイズを低減するためのＲＣフィルタは電源配線１１と接地配線１２から構成されている。
【００１３】
電源端子Ｐｖｄｄ、接地端子Ｐｖｓｓ、及び複数の端子Ｐａｄは、半導体装置２０の両側に半導体装置２０の両端と並行して配置形成されている。端子Ｐａｄは、最上位配線１３を介してビア部１４に電気的に接続されている。
【００１４】
第１の回路ブロック１５は、回路ブロックを構成する回路、素子及び配線は最上位配線よりも下層に配置形成され、ビア１４Ａを介して電源配線１１及び接地配線１２と電気的に接続され、ビア１４を介して端子Ｐａｄと電気的に接続されている（図示していない）。第２の回路ブロック１６は、回路ブロックを構成する回路、素子及び配線は最上位配線よりも下層に配置形成され、ビア１４Ｂを介して電源配線１１及び接地配線１２と電気的に接続され、ビア１４を介して端子Ｐａｄと電気的に接続されている（図示していない）。第３の回路ブロック１７は、回路ブロックを構成する回路、素子及び配線は最上位配線よりも下層に配置形成され、ビア１４を介して端子Ｐａｄと電気的に接続されている（図示していない）。
【００１５】
ここで、第１の回路ブロック１５及び第２の回路ブロック１６に電源配線１１と接地配線１２から構成されるＲＣフィルタを設けているのは、第３の回路ブロック１７よりもＥＭＩノイズを削減する必要があるからである。第１の回路ブロック１５及び第２の回路ブロック１６内には、例えば、ローノイズアンプ（ＬＮＡ）などのアナログ回路や低電圧で動作し、動作マージンが比較的小さい論理回路などが設けられている。
【００１６】
図２に示すように、シリコン基板１の第１主面（上面）上に絶縁膜２を介して、１層目配線３ａ及び１層目配線３ｂが選択的に形成されている。１層目配線３ａは、第１の回路ブロック１５の低電位側電源に電気的に接続されている（図示していない）。一方、１層目配線３ｂは、第１の回路ブロック１５の高電位側電源に電気的に接続されている（図示していない）。１層目配線３ａ及び１層目配線３ｂの両側には層間絶縁膜４が形成され、１層目配線３ａ、１層目配線３ｂ、及び層間絶縁膜４の第１主面（上面）には層間絶縁膜５が形成されている。ビア６は、１層目配線３ａ及び１層目配線３ｂ上の層間絶縁膜５をエッチング開口した開口部（図示していない）に選択的に埋設されている。電源配線１１は、ビア６の第１主面（上面）に形成され、ビア６を介して１層目配線３ｂと電気的に接続されている。一方、接地配線１２は、ビア６の第１主面（上面）に形成され、ビア６を介して１層目配線３ａと電気的に接続されている。
【００１７】
ここで、電源配線１１及び接地配線１２は、アルミニウム（ＡＬ）からなり、配線厚Ｈ、配線幅Ｗを有している。電源配線１１と接地配線１２は、配線間隔Ｓで隔てられ、電源配線１１の側面と接地配線１２側面の間は空気絶縁され、この部分がＲＣフィルタを構成する配線間容量となる。
【００１８】
次に、第１の回路ブロックをＥＭＩノイズから防護するためのＲＣフィルタについて図３を参照して説明する。図３はＲＣフィルタを示す回路図である。なお、第２の回路ブロックをＥＭＩノイズから防護するためのＲＣフィルタについては、電源配線及び接地配線の配線長、及び配線間容量の値が異なるだけなので説明は省略する。
【００１９】
図３に示すように、電源端子Ｐｖｄｄと第１の回路ブロック１５の高電位側の間には電源配線抵抗Ｒ１１が形成され、接地端子Ｐｖｓｓと第１の回路ブロック１５の低電位側の間には接地配線抵抗Ｒ２１が形成され、電源配線１１と接地配線１２の間に、第１の回路ブロック１５と並行して配線間容量Ｃ１が形成されている。
【００２０】
ここで、電源配線抵抗Ｒ１１と接地配線抵抗Ｒ２１の和がＲＣフィルタの抵抗Ｒとなり、配線間容量Ｃ１がＲＣフィルタの容量Ｃとなる。
【００２１】
ＲＣフィルタの容量Ｃは、
Ｃ＝（ε×εｏ×Ｈ×Ｌ）／Ｓ・・・・・・・・・・・・・・・・・・・・・（式１）
で表すことができ、εは空気の比誘電率で１、εｏは誘電率、Ｈはアルミの配線厚、Ｌは電源配線１１及び接地配線１２の配線長、Ｓは電源配線１１及び接地配線１２の配線間隔である。なお、電源配線１１及び接地配線１２が相対向して設けられているので、電源配線１１及び接地配線１２の配線長は、同一の長さと考えることができる。
【００２２】
ＲＣフィルタの抵抗Ｒは、
Ｒ＝（２×Ｌ×Ａ）／（Ｗ×Ｈ）・・・・・・・・・・・・・・・・・・・（式２）
と表すことができ、Ａはアルミの抵抗率で２．７３μΩｃｍ、Ｗは電源配線１１及び接地配線１２の配線幅である。
【００２３】
ここで、電源配線１１と接地配線１２で構成されるＲＣフィルタは、低域通過濾波器（ＬＰＦ  Low  Pass  Filter）として動作し、ＥＭＩノイズなどの高周波成分を除去する。
【００２４】
第１の回路ブロック１５のＥＭＩノイズ対策としてのＲＣフィルタに、遮断帯域１６０ＭＨｚ以上の特性が要求された場合、例えば、ＲＣフィルタの容量Ｃが１０ｐＦ、ＲＣフィルタの抵抗Ｒが１００Ωの条件を選択することができる。そして、ＲＣフィルタの容量Ｃが１０ｐＦ、ＲＣフィルタの抵抗Ｒが１００Ωを満足する条件として、必要なパラメータを設定すると、例えば、式（１）及び式（２）から、配線間隔Ｓが１００ｎｍ、配線幅Ｗが６１８ｎｍ、配線厚Ｈが１０００ｎｍ、電源配線１１及び接地配線１２の配線長Ｌが１．１３ｍｍという解を得ることができる。算出されたこれらの数値から、ＲＣフィルタとして必要な面積は比較的小規模にできることがわかる。つまり、ＩＣとしての半導体装置２０の最上層に電源配線１１及び接地配線１２から構成され、ＥＭＩノイズ対策としてのＲＣフィルタが十分設置可能であるということを示唆している。
【００２５】
なお、電源配線１１及び接地配線１２は、それぞれ９０度折れ曲がって形成されているが、ここでは、９０度折れ曲がることによる電源配線１１及び接地配線１２の抵抗減少（所謂  折れ曲がり効果）を考慮していない。折れ曲がり効果が無視できない場合には、折れ曲がり係数を式（２）に追加すればよい。
【００２６】
上述したように、本実施例の半導体装置では、最上層に電源配線１１及び接地配線１２から構成されるＲＣフィルタが設けられている。このＲＣフィルタの容量Ｃは、空気で隔てられている電源配線１１及び接地配線１２間の配線間容量であり、このＲＣフィルタの抵抗Ｒは、電源配線抵抗Ｒ１１と接地配線抵抗Ｒ２１の和である。
【００２７】
このため、ＥＭＩノイズの低減を図るために、半導体装置内に設けられた抵抗素子及び容量素子からなるＲＣフィルタや比較的大容量の容量素子を設ける必要がないので、チップ面積の増大を抑制することができる。また、最上層にＲＣフィルタを設けているので端子などからの外来ノイズや半導体装置表面からの輻射ノイズを低減することができる。更に、ＲＣフィルタを形成する層と回路ブロックを形成する層とを別々に形成しているので、回路ブロックを任意な場所に配置形成することができる。
【００２８】
なお、本実施例では、電源配線１１及び接地配線１２から構成されるＲＣフィルタにアルミ配線を用いているが、銅（Ｃｕ）やタングステン（Ｗ）などの金属配線、或いはタングステンシリサイド（ＷＳｉ）やニッケルシリサイド（ＮｉＳｉ）などの金属シリサイド膜からなる配線を用いてもよい。
【００２９】
また、最上位配線である電源配線１１及び接地配線１２の側面及び上面には、半導体装置２０を保護する表面保護膜を設けていないが、プラズマシリコン窒化（Ｐ−ＳｉＮ）膜などの表面保護膜を設けてもよい。その場合、空気と比較して比誘電率が異なるので、ＲＣフィルタとしての電源配線１１及び接地配線１２の長さを再度最適化する必要がある。
【００３０】
更に、回路ブロックの１層目配線３ｂと電源配線（最上位配線）１１、及び回路ブロックの１層目配線３ａと接地配線（最上位配線）１２とをそれぞれビア６で電気的に接続しているが、回路ブロックの２層目配線乃至最上位配線直下の配線のいずれかの配線と電源配線（最上位配線）１１及び接地配線（最上位配線）１２とをビアで接続してもよい。
【実施例２】
【００３１】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図４は、半導体装置を概略的に示す平面図、図５は図４のＢ−Ｂ線に沿う半導体装置を示す断面図である。本実施例では、ビアを用いたマスクトリミング手法により回路ブロックに配置されるＲＣフィルタの特性を最適化している。
【００３２】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００３３】
図４に示すように、半導体装置２０ａでは、電源配線１１、接地配線１２、最上位配線１３、ビア部１４、ビア部１４ａ、ビア選択部１４ｂ乃至ビア選択部１４ｊ、第１の回路ブロック１５、第２の回路ブロック１６、第３の回路ブロック１７、端子Ｐａｄ、電源端子Ｐｖｄｄ、及び接地端子Ｐｖｓｓが設けられている。
【００３４】
第１の回路ブロック１５の上層部には、ビア部１４ａ、及びビア選択部１４ｂ乃至ビア選択部１４ｊが設けられている。電源配線１１及び接地配線１２と第１の回路ブロック１５との電気的な接続は、ビアのデータの有無を用いて行い、ＲＣフィルタの特性を満足するビア部の選択を行っている（所謂  ビアレーヤを用いたマスクトリミング手法）。ここでは、ビア部１４ａだけにビアデータが存在し、ビア選択部１４ｂ乃至ビア選択部１４ｊにはビアデータが存在しない。つまり、予めビア部１４ａ、及びビア選択部１４ｂ乃至ビア選択部１４ｊの９種類のビアレーヤ或いはビアマスクを用意し、第１の回路ブロック１５に要求されるＲＣフィルタの特性にあう最適なビア部を選択している。
【００３５】
図５に示すように、電源配線１１は、ビア６の第１主面（上面）に形成され、ビア６を介して１層目配線３ａと電気的に接続されている。一方、接地配線１２は、ビア６の第１主面（上面）に形成され、ビア６を介して１層目配線３ｂと電気的に接続されている。
【００３６】
上述したように、本実施例の半導体装置では、最上層に電源配線１１及び接地配線１２から構成されるＲＣフィルタが設けられている。そして、第１の回路ブロック１５と電源配線１１及び接地配線１２とを電気的に接続するためのビア部は、予め用意された複数のビア部から第１の回路ブロック１５に要求されるＲＣフィルタの特性にあうビア部を選択している。このＲＣフィルタの容量Ｃは、空気で隔てられている電源配線１１及び接地配線１２間の配線間容量であり、このＲＣフィルタの抵抗Ｒは、電源配線抵抗Ｒ１１と接地配線抵抗Ｒ２１の和である。
【００３７】
このため、実施例１と同様な効果のほかに、第１の回路ブロック１５などの設計変更や仕様変更などによるＲＣフィルタの特性変更要求に対して、電源配線１１及び接地配線１２のレイアウト変更をせずに迅速に対処することができる。
【００３８】
なお、本実施例では、ビアを用いたマスクトリミング手法により、最適なビア部を選択しているが、複数のビアを配置し、最上位配線の一部をレーザートリミングなどのトリミング手法を用いて不必要なビアに接続する最上位配線を切断し、必要なビアだけを最上位配線に接続する手法を用いてもよい。
【実施例３】
【００３９】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図６は、半導体装置を概略的に示す平面図である。本実施例ではＥＭＩノイズを低減するためのＲＣフィルタを構成する最上位配線の形状を変更している。
【００４０】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００４１】
図６に示すように、半導体装置２０ｂでは、電源配線１１、接地配線１２、最上位配線１３、ビア部１４、ビア部１４Ｃ、ビア部１４Ｄ、第１の回路ブロック１５ａ、第２の回路ブロック１６ａ、第３の回路ブロック１７ｃ、端子Ｐａｄ、電源端子Ｐｖｄｄ、及び接地端子Ｐｖｓｓが設けられ、第１の回路ブロック１５ａ、第２の回路ブロック１６ｃ、及び第３の回路ブロック１７ｃは半導体集積回路（ＩＣ）として動作する。
【００４２】
電源配線１１は、電源端子Ｐｖｄｄに接続され、最上位配線１３を用いて半導体装置２０ｂ表面に渦巻状に配置形成されている。接地配線１２は、接地端子Ｐｖｓｓに接続され、最上位配線１３を用いて半導体装置２０ｂ表面に、電源配線１１と並行して渦巻状に配置形成されている。半導体装置２０ｂのＥＭＩノイズを低減するためのＲＣフィルタは電源配線１１と接地配線１２から構成されている。
【００４３】
第１の回路ブロック１５ａは、回路ブロックを構成する回路、素子及び配線は最上位配線よりも下層に配置形成され、ビア１４Ｃを介して電源配線１１及び接地配線１２と電気的に接続され、ビア１４を介して端子Ｐａｄと電気的に接続されている（図示していない）。第２の回路ブロック１６ａは、回路ブロックを構成する回路、素子及び配線は最上位配線よりも下層に配置形成され、ビア１４Ｄを介して電源配線１１及び接地配線１２と電気的に接続され、ビア１４を介して端子Ｐａｄと電気的に接続されている（図示していない）。第３の回路ブロック１７ａは、回路ブロックを構成する回路、素子及び配線は最上位配線よりも下層に配置形成され、ビア１４を介して端子Ｐａｄと電気的に接続されている（図示していない）。
【００４４】
上述したように、本実施例の半導体装置では、最上層に電源配線１１及び接地配線１２から構成されるＲＣフィルタが設けられている。そして、電源配線１１は渦巻状の形状を有し、接地配線１２は電源配線１１と並行して渦巻状に配置形成されている。このＲＣフィルタの容量Ｃは、空気で隔てられている電源配線１１及び接地配線１２間の配線間容量であり、このＲＣフィルタの抵抗Ｒは、電源配線抵抗Ｒ１１と接地配線抵抗Ｒ２１の和である。このため、実施例１と同様な効果を有する。
【実施例４】
【００４５】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図７は、半導体装置を示す断面図である。本実施例では、電源配線及び接地配線からなるＲＣフィルタを層間絶縁膜間に設けている。
【００４６】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００４７】
図７に示すように、半導体装置２０ｃでは、シリコン基板１の第１主面（上面）上に絶縁膜２を介して、１層目配線３が選択的に形成されている。１層目配線３は、第１の回路ブロック１５に電気的に接続されている（図示していない）。１層目配線３の両側には層間絶縁膜４が形成され、１層目配線３、及び層間絶縁膜４の第１主面（上面）には層間絶縁膜５が形成されている。ビア６は、１層目配線３上の層間絶縁膜５をエッチング開口した開口部（図示していない）に選択的に埋設されている。２層目配線７は、ビア６の第１主面（上面）に形成され、ビア６を介して１層目配線３と電気的に接続されている。２層目配線７の両側には層間絶縁膜８が形成され、２層目配線７及び層間絶縁膜８の第１主面（上面）には層間絶縁膜９が形成されている。層間絶縁膜９の第１主面（上面）に３層目配線である電源配線１１及び接地配線１２が選択的に形成されている。電源配線１１及び接地配線１２の両側には層間絶縁膜３１が形成され、電源配線１１及び接地配線１２及び層間絶縁膜３１の第１主面（上面）には層間絶縁膜３２が形成されている。層間絶縁膜３２の第１主面（上面）には４層目配線３３が選択的に形成されている。
【００４８】
ここで、電源配線１１及び接地配線１２は、回路ブロックのＥＭＩノイズ対策用としてＲＣフィルタ部として機能する。層間絶縁膜３１は、例えば、ＳｉＯＣから構成されているので、比誘電率εが２．６となる。電源配線１１及び接地配線１２の配線厚Ｈ及び配線間隔Ｓが実施例１と同一な場合、空気の比誘電率εが１と比較して２．６倍になるので、実施例１のＲＣフィルタの容量Ｃを２．６倍大きくすることができる。
【００４９】
回路ブロック部は、ＲＣフィルタ部と離間して形成され、回路及び素子を電気的に接続する配線に１層目配線３、２層目配線７、及び４層目配線３３を用いている。
【００５０】
上述したように、本実施例の半導体装置では、４層目配線３３よりも下層の電源配線１１及び接地配線１２から構成されるＲＣフィルタ部が設けられている。ＲＣフィルタ部の容量Ｃは、層間絶縁膜３１であるＳｉＯＣで隔てられている電源配線１１及び接地配線１２間の配線間容量であり、ＲＣフィルタ部の抵抗Ｒは、電源配線抵抗Ｒ１１と接地配線抵抗Ｒ２１の和である。
【００５１】
このため、ＥＭＩノイズの低減を図るために、半導体装置内に設けられた抵抗素子及び容量素子からなるＲＣフィルタや比較的大容量の容量素子を設ける必要がないので、チップ面積の増大を抑制することができる。また、層間絶縁膜３１にＳｉＯＣを用いているので、実施例１よりもＲＣフィルタ部の容量Ｃを大きくすることができる。更に、ＲＣフィルタを形成する層と回路ブロックを形成する層とを別々に形成しているので、回路ブロックを任意な場所に配置形成することができる。
【実施例５】
【００５２】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図８は、半導体装置を概略的に示す平面図である。本実施例では、ＲＣフィルタを構成する電源配線と電源配線の両側に設けられた接地配線の間を同一間隔にし、電源配線と電源配線の両側に設けられた接地配線との間の容量をＲＣフィルタの容量としている。
【００５３】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００５４】
図８に示すように、最上層に電源配線１１及び接地配線１２が交互に繰り返し選択的に設けられ、電源配線１１と接地配線１２との配線間隔Ｓは一定に保たれている。電源配線１１は、ビア６を介して１層目配線３ｂと電気的に接続されている。一方、接地配線１２は、ビア６を介して１層目配線３ａと電気的に接続されている。なお、平面図を用いて図示していないが、最上層に設けられた電源配線１１及び接地配線１２の形状は実施例３と同様な渦巻状を有している。
【００５５】
上述したように、本実施例の半導体装置では、最上層に交互に繰り返し選択的に形成され、電源配線１１及び接地配線１２から構成されるＲＣフィルタが設けられている。そして、電源配線１１と接地配線１２との配線間隔Ｓは一定に保たれている。このＲＣフィルタの容量Ｃは、空気で隔てられている電源配線１１及び接地配線１２間の配線間容量であり、このＲＣフィルタの抵抗Ｒは、電源配線抵抗Ｒ１１と接地配線抵抗Ｒ２１の和である。
【００５６】
このため、ＥＭＩノイズの低減を図るために、半導体装置内に設けられた抵抗素子及び容量素子からなるＲＣフィルタや比較的大容量の容量素子を設ける必要がないので、チップ面積の増大を抑制することができる。また、最上層にＲＣフィルタを設けているので端子などからの外来ノイズや半導体装置表面からの輻射ノイズを低減することができる。そして、電源配線１１と接地配線１２との配線間隔Ｓが一定に保たれているので、実施例３よりもＲＣフィルタの容量Ｃを大きくすることができる。更に、ＲＣフィルタを形成する層と回路ブロックを形成する層とを別々に形成しているので、回路ブロックを任意な場所に配置形成することができる。
【００５７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５８】
例えば、本実施例では、回路ブロックの配線とＲＣフィルタを構成する電源配線及び接地配線を別々の層に配置形成しているが、同一層に形成してもよい。また、電源配線及び接地配線から構成されるＲＣフィルタを回路ブロックのＥＭＩノイズ低減用として用いているが、ＥＭＩノイズ低減用以外の一般的な低域通過濾波器（ＬＰＦ）としても適用できる。更に、ＲＣフィルタを構成する電源配線を回路ブロックの高電位側電源、接地配線を回路ブロックの低電位側電源にそれぞれ接続しているが、ＲＣフィルタを構成する電源配線を回路ブロックの高電位側、接地配線を回路ブロックの低電位側にそれぞれ接続してしてもよい。
【００５９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  誘電体層上に形成された電源配線と前記誘電体層上に形成され、前記電源配線と隣接し、記電源配線との間隔を同一寸法に形成された接地配線との間に設けられた配線間容量と、前記電源配線及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、前記電源配線が高電位側電源に電気的に接続され、前記接地配線が低電位側電源に電気的に接続された回路ブロックとを具備する半導体装置。
【００６０】
（付記２）  誘電体層上に形成された電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された接地配線との間に設けられた配線間容量と、前記電源配線及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、前記電源配線及び前記接地配線が形成されている層とは別の層に、回路及び素子を接続する配線が形成され、前記電源配線が予め複数のビアデータから任意に選択配置されたビアを介して高電位側電源に電気的に接続され、前記接地配線が予め複数の前記ビアデータから任意に選択配置され、前記ビアを介して低電位側電源に電気的に接続された回路ブロックとを具備する半導体装置。
【００６１】
（付記３）  誘電体層上に形成された電源配線と前記誘電体層上に形成され、前記電源配線と離間して形成された接地配線との間に設けられた配線間容量と、前記電源配線及び前記接地配線から構成される配線抵抗とからなるＲＣフィルタと、前記電源配線及び前記接地配線が形成されている層とは別の層に、回路及び素子を接続する配線が形成され、前記電源配線が前記電源配線と接続する最上位配線をトリミング切断して任意に選択されたビアを介して高電位側電源に電気的に接続され、前記接地配線が前記接地配線と接続する最上位配線をトリミング切断して任意に選択され、前記ビアを介して低電位側電源に電気的に接続された回路ブロックとを具備する半導体装置。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る半導体装置を概略的に示す平面図。
【図２】図１のＡ−Ａ線に沿う半導体装置を示す断面図。
【図３】本発明の実施例１に係るＲＣフィルタを示す回路図。
【図４】本発明の実施例２に係る半導体装置を概略的に示す平面図。
【図５】図４のＢ−Ｂ線に沿う半導体装置を示す断面図。
【図６】本発明の実施例３に係る半導体装置を概略的に示す平面図。
【図７】本発明の実施例４に係る半導体装置を示す断面図。
【図８】本発明の実施例５に係る半導体装置を示す断面図。
【符号の説明】
【００６３】
１  シリコン基板
２  絶縁膜
３、３ａ、３ｂ  １層目配線
４、５、８、９、３１、３２  層間絶縁膜
６  ビア
７  ２層目配線
１１  電源配線
１２  接地配線
１３  最上位配線
１４、１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４ａ  ビア部
１４ｂ〜１４ｊ  ビア選択部
１５、１５ａ  第１の回路ブロック
１６、１６ａ  第２の回路ブロック
１７、１７ａ  第３の回路ブロック
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ  半導体装置
３３  ４層目配線
Ｃ１  配線間容量
Ｈ  配線厚
Ｐａｄ  端子
Ｐｖｄｄ  電源端子
Ｐｖｓｓ  接地端子
Ｒ１１  電源配線抵抗
Ｒ１２  接地配線抵抗
Ｓ  配線間隔
Ｗ  配線幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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