(57)【要約】【課題】  フラッシュメモリセルのカップリング比を高精度で検出する。【解決手段】  ダミーメモリセルトランジスタ（ＭＣＴ）およびフローティングゲートとコントロールゲートが短絡された参照フローティングゲートトランジスタ（ＤＴ）のゲートを充放電して、直流電流をそれぞれ検出して、これらのトランジスタ（ＭＣＴ，ＤＴ）のゲート容量を算出する。この算出したゲート容量に基づいて、ゲートカップリング比αｃｇを算出する。【選択図】        図７
2006196114.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲートと前記コントロールゲートと分離されたフローティングゲートとを有する積層型トランジスタ、
前記コントロールゲートの容量値を算出するために、前記積層型トランジスタのコントロールゲートへ電流を供給する第１の手段、
コントロールゲートとフローティングゲートとを有しかつそのコントロールゲートとフローティングゲートとが短絡された参照トランジスタ、
前記参照トランジスタの前記短絡されたフローティングゲートの容量を算出するために、該フローティングゲートへ電流を供給する第２の手段を備え、前記積層型トランジスタおよび参照トランジスタの測定容量値に基づいて容量のカップリング比が求められる、半導体装置。
【請求項２】
前記積層型トランジスタおよび前記参照トランジスタは、前記積層型トランジスタと同一構造を有するメモリセルトランジスタが配置される半導体記憶装置が形成されるチップを分離するスクライブライン上に形成される、請求項１記載の半導体装置。
【請求項３】
前記積層型トランジスタおよび前記参照トランジスタは、メモリセルを構成するトランジスタと同一構造およびサイズを有し、前記カップリング比は、前記積層型トランジスタの全寄生容量に対する前記コントロールゲートとフローティングゲートの間の容量の比である、請求項１記載の半導体装置。
【請求項４】
前記積層型トランジスタは、メモリセルを構成するトランジスタと同一構造を有し、
前記参照トランジスタは、それぞれ、チャネル長の異なる複数のトランジスタ素子を備え、
前記カップリング比は、前記参照トランジスタのゲート容量のチャネル長依存性を参照して求められる、全ゲート容量に対するドレインとフローティングゲートとの間の容量との比である、請求項１または２記載の半導体装置。
【請求項５】
互いにチャネル長の異なる複数の絶縁ゲート型電界効果トランジスタと、
前記複数の絶縁ゲート型電界効果トランジスタのゲートへ個々に電流を供給するための手段とを備え、前記トランジスタのゲートへ供給される直流電流の情報に基づいて、トランジスタのゲートに付随する全容量値に対する拡散層オーバラップ容量の比が算出される、半導体装置。
【請求項６】
行列状に配列されかつ各々がコントロールゲートとフローティングゲートとを有する複数のトランジスタ素子、
各前記行および各前記列に対応して配置されかつ少なくとも前記複数のトランジスタ素子のゲートが接続される信号線を含む複数の信号線、および
前記複数の信号線へ、該信号線の入力容量値を求めるために電流を供給する手段を備える、半導体装置。
【請求項７】
前記複数のトランジスタ素子は、前記複数のトランジスタ素子と同一構造のメモリセルトランジスタが配置される半導体記憶装置が形成されるチップを分離するためのスクライブライン上に配置される、請求項６記載の半導体装置。
【請求項８】
行列状に配列される複数のトランジスタ素子、
各前記行および各前記列に対応して配置されかつ少なくとも前記複数のトランジスタ素子のゲートが接続される信号線を含む複数の信号線、
前記複数の信号線へ、該信号線の入力容量値を求めるために電流を供給する手段、および
前記信号線の測定入力容量値と予め求められた対応のシミュレーション値とから、前記トランジスタ素子のゲート容量のカップリング比を求める手段を備える、カップリング比検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型電界効果トランジスタのゲート容量のカップリング比を求めるための装置に関し、より特定的には、この発明は、積層型トランジスタをメモリセルとして有する半導体装置のメモリセルトランジスタのゲート容量のカップリング比を求めるための装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリと呼ばれる不揮発性半導体記憶装置においては、メモリセルとして、コントロールゲートとフローティングゲートとを有する積層ゲート型トランジスタが用いられる。フローティングゲートに蓄積される電荷量に応じて、メモリセルトランジスタのしきい値電圧が異なる。このメモリセルトランジスタのしきい値電圧が、記憶データの論理値に対応付けられる。メモリセルトランジスタのフローティングゲートは、絶縁膜により取囲まれており、電気的にフローティング状態であり、電荷はフローティングゲート内に閉じ込められる。これにより、データが電源遮断時においても記憶される不揮発性記憶が実現される。
【０００３】
フローティングゲートへの電荷の注入／引抜きのためには、コントロールゲートに所定の電圧が印加される。ソース／ドレインおよびウェル領域（バックゲート）は、このメモリセルトランジスタの消去／プログラム方式に応じてそれぞれ所定の状態に設定される。コントロールゲートに印加される電圧は、フローティングゲートが、チャネル領域との間に存在するため、容量分割される。この容量分割比により、コントロールゲート電圧印加時のフローティングゲートとチャネル領域の間の電圧が決定される。フローティングゲートに記憶データに応じた電荷を蓄積するためには、正確に、このフローティングゲートとチャネル領域またはソース／ドレイン領域の間の電圧レベルを設定する必要がある。また、層間絶縁膜またはゲート絶縁膜の耐圧を保証するためにも、コントロールゲート電圧印加時の各絶縁膜の印加電圧を設定することが必要となる。
【０００４】
この容量分割による絶縁膜への印加電圧を評価するために、通常ゲートカップリング比が用いられる。このゲートカップリング比は、フローティングゲートに付随する全容量に対するコントロールゲートとフローティングゲートとの間の容量の比で表わされる。
【０００５】
実際のメモリセルトランジスタにおいては、製造工程時のばらつきによりトランジスタの形状等のパラメータが異なり、応じてカップリング比が異なる。このカップリング比がバラついた場合、メモリセルのデータ書込／消去特性が保証されないのみならず、コントロールゲートとフローティングゲートの間の層間絶縁膜およびフローティングゲートとメモリセルトランジスタチャネル領域（基板領域）の間の絶縁膜に印加される電界ストレスがばらつき、最大の電界ストレスが印加される半導体記憶装置は、その絶縁膜特性が早く劣化し、寿命が短くなるという問題がある。したがって、フローティングゲートの電荷蓄積量と論理データの論理値との対応を維持しかつ絶縁膜の信頼性を確保するために、カップリング比を正確に評価して、コントロールゲートに印加される電圧レベルを設定する必要がある。
【０００６】
このようなカップリング比を測定する構成が、特許文献１（特開２００２−３３４５９６号公報）および特許文献２（特開２００４−１６４７４５号公報）に開示されている。
【０００７】
特許文献１に示される構成においては、積層ゲート型トランジスタでメモリセルが構成される場合、ソース電圧Ｖｓおよびドレイン電圧Ｖｄをそれぞれ所定値（たとえば０Ｖおよび１．０Ｖ）に設定した状態で、コントロールゲート電圧を増加させ、この積層ゲート型トランジスタを流れるサブスレッショルド電流を測定する。次いで、ソース電圧を、所定のステップ値（たとえば０．１Ｖ）増加させた状態で、再び、コントロールゲート電圧を上昇させていき、サブスレッショルド電流を測定する。同一サブスレッショルド電流値に対するコントロールゲート電圧の差分値ΔＶｇとソース電圧の差分値ΔＶｓとから、フローティングゲート電極とコントロールゲート電極とのカップリング係数を求める。
【０００８】
特許文献２に示される構成においては、不揮発性メモリセルと等価な参照メモリセルと、この参照メモリセルと同様の構成を有するノンフローティング型参照トランジスタとが用いられる。これらの参照メモリセルおよび参照トランジスタを流れる電流を測定する。ゲート電圧に対するドレイン電流のサブスレッショルド領域の傾きから、参照トランジスタおよび参照メモリセルの容量結合比を、これらのドレイン電流曲線の傾きの比として求める。
【０００９】
この特許文献２に示される容量結合比を算出する方法の理論的な解析は、たとえば非特許文献１（“Analysis of the Subthreshold Slope and the Linear Transconductance Techniques for the Extraction of the Capacitance Coupling Coefficients of Floating-Gate Devices”, M. Wong et al., IEEE, ELECTRON DEVICE LETTRERS, Vol.13, No.11, November 1992, pp.566-568）に示されている。
【００１０】
以下、簡単に、非特許文献１に示されるカップリング比の算出法として、相互コンダクタンスＧｍを用いる方法について説明する。相互コンタクタンスＧｍは、次式で表わされる。
【００１１】
【数１】
2006196114.tif 000003
【００１２】
ここで、Ｉｄｓはドレイン電流を示し、Ｖｇｓはゲート−ソース間電圧を示す。
【００１３】
図１は、積層ゲート型トランジスタの電気的等価回路を示す図である。図１において、積層ゲート型トランジスタは、コントロールゲートＣＧと、フローティングゲートＦＧと、ソース領域Ｓと、ドレイン領域Ｄとを有する。フローティングゲートＦＧは、絶縁膜で取囲まれ、他の領域から電気的に分離される。コントロールゲートＣＧは、コントロールゲート端子１に結合され、ソース領域Ｓおよびドレイン領域Ｄが、それぞれソース端子２およびドレイン端子３に結合される。
【００１４】
図２は、この図１に示す積層ゲート型トランジスタの寄生容量を示す図である。図２において、コントロールゲートＣＧとフローティングゲートＦＧの間に、寄生容量Ｃｏｎｏが存在し、フローティングゲートＦＧとソースＳとの間に寄生容量（ソースオーバラップ容量）Ｃｏｖｓが存在し、フローティングゲートＦＧとドレインＤとの間に寄生容量（ドレインオーバラップ容量）Ｃｏｖｄが存在する。
【００１５】
寄生容量Ｃｏｎｏは、コントロールゲートＣＧとフローティングゲートＦＧの重なり部分の絶縁膜（ＯＮＯ膜；酸化膜−窒化膜−酸化膜）により形成され、オーバラップ容量ＣｏｖｓおよびＣｏｖｄは、それぞれ、フローティングゲートＦＧとソース領域Ｓおよびドレイン領域Ｄとの重なり領域の絶縁膜により形成される。
【００１６】
この積層ゲート型トランジスタにおいては、さらに、フローティングゲートＦＧとチャネル領域（半導体基板領域表面）の間に寄生容量Ｃｏｘが形成されて、チャネル領域と基板領域の間に容量Ｃｂが形成される。
【００１７】
今、図２に示すようにコントロールゲートＣＧ、フローティングゲートＦＧ、ソース領域Ｓおよびドレイン領域Ｄに、それぞれ、電荷ＱＣ、ＱＦ、ＱＳおよびＱＤが蓄積され、容量ＣｏｘおよびＣｂの間に電荷ＱＢが存在する状態を考える。
【００１８】
サブスレッショルド領域において、これらの寄生容量は、Ｃｏｎｏ、Ｃｏｖｓ、ＣｏｘおよびＣｏｖｄは、それぞれの端子１−３の電圧と独立な容量値を有する。
【００１９】
この場合、次式が求められる。
【００２０】
ＱＣ＝Ｃｏｎｏ・（ＶＣ−ＶＦ−ＷＣＦ）、
ＱＤ＝Ｃｏｖｄ・（ＶＤ−ＶＦ−ＷＤＦ）、
ＱＳ＝Ｃｏｖｓ・（ＶＳ−ＶＦ−ＷＳＦ）、および
ＱＢ＝Ｃｏｘ・（Ψ−ＶＦ−ＷＢＦ）。
【００２１】
ここで、ＶＣ、ＶＤおよびＶＳは、それぞれ、コントロールゲート電圧、ドレイン電圧、およびソース電圧を示す。また、ＷＣＦ、ＷＤＦ、ＷＳＦおよびＷＢＦは、それぞれの領域界面でのフラットバンド電圧を示す。また、Ψは、チャネル領域の表面ポテンシャルである。
【００２２】
電荷の保存則から、全電荷はゼロであり、ＱＣ＋ＱＤ＋ＱＳ＋ＱＢ＋ＱＦ＝０である。従って、次式（２）が求められる。
【００２３】
【数２】
2006196114.tif 000004
【００２４】
フローティングゲートへの電荷注入が行なわれていない場合、フローティングゲートＦＧにおける電荷ＱＦは一定である。したがって、上式（２）において、フローティングゲート電圧ＶＦを、表面ポテンシャルΨで偏微分すると、次式（３）が与えられる。
【００２５】
【数３】
2006196114.tif 000005
【００２６】
ドレイン電圧ＶＤおよびソース電圧ＶＳは、固定されており、また、オーバーラップ容量ＣｏｖｄおよびＣｏｖｓも、表面ポテンシャルΨに依存しない）。
【００２７】
今、トランジスタのチャネル領域に誘起される反転電荷量をＱｉとすると、チェーンルールを用いて、次式（４）が求められる。
【００２８】
【数４】
2006196114.tif 000006
【００２９】
線形領域では、ドレイン電流Ｉｄｓが、反転電荷量Ｑｉに比例する。今、次式（５）および（６）の定義を行なうと、次式（７）が求められる。
【００３０】
【数５】
2006196114.tif 000007
【００３１】
ここで、ＶＣＳおよびＶＦＳは、それぞれコントロールゲート−ソース間電圧およびフローティングゲート−ソース間電圧である。上式（７）は、ソース電圧ＶＳが、接地電圧レベルに維持されていることを条件とする（ＶＣＳ＝ＶＣ、ＶＣＦ＝ＶＦ）。
【００３２】
上式（５）は、ドレイン電流Ｉｄｓの、コントロールゲート−ソース間電圧に対する変化量を示し、図１に示すメモリセルトランジスタの相互コンダクタンスＧｍｍに対応する。
【００３３】
上式（６）は、フローティングゲート−ソース間電圧の変化に対するドレイン電流Ｉｄｓの変化である。したがって、上式（６）のＧｍｆは、コントロールゲートとフローティングゲートとが短絡されてフローティングゲートがコントロールゲートとして機能するＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の相互コンダクタンスを示す。
【００３４】
したがって、上式（４）および（７）に基づいて、相互コンダクタンスＧｍの比Ｇｍｍ／Ｇｍｆとゲートカップリング比Ｃｏｎｏ／ＣＴとの関係を表わす次式（８）を導き出すことができる。
【００３５】
【数６】
2006196114.tif 000008
【００３６】
しきい値電圧Ｖｔｈに比べて十分大きなゲート電圧が印加された強い反転領域では、表面ポテンシャルΨは、ピンニングされて一定と考えられ、上式（８）における偏微分の項は、０となり、ゲートカップリング比Ｃｏｎｏ／ＣＴは、相互コンダクタンス比Ｇｍｍ／Ｇｍｆで近似することができる。
【００３７】
具体的に、図１に示すメモリセルトランジスタおよびこのメモリセルトランジスタのコントロールゲートとフローティングゲートとが短絡されたフローティングゲートトランジスタそれぞれのドレイン電流−ゲート電圧特性の差分値の比ΔＩｄｓ／ΔＶｇｓを求めてメモリセルトランジスタおよびフローティングゲートトランジスタの各ゲート−ソース間電圧Ｖｇｓに対する相互コンダクタンスＧｍの値を算出して、Ｇｍ−Ｖｇｓ特性を求める。この求めた相互コンダクタンスから最大値の相互コンダクタンスを比較することにより、次式で規定されるゲートカップリング比αｃｇを求めることができる。
【００３８】
αｃｇ＝Ｃｏｎｏ／ＣＴ
非特許文献２（“A Simple Method for On-Chip, Sub-Femto Farad Interconect Capacitance Measurement”, B.W. McGaughy et al., IEEE ELECTRON DEVICE LETTERS, Vol.18, No.1, January 1997, pp.21-23）は、スイッチング素子を介して配線間容量を充放電して、直流電流値を求めることにより、配線間容量を測定する技法を示す。
【特許文献１】特開２００２−３３４５９６号公報
【特許文献２】特開２００４−１６４７４５号公報
【非特許文献１】“Analysis of the Subthreshold Slope and the Linear Transconductance Techniques for the Extraction of the Capacitance Coupling Coefficients of Floating-Gate Devices”, M. Wong et al., IEEE, ELECTRON DEVICE LETTRERS, Vol.13, No.11, November 1992, pp.566-568.
【非特許文献２】“A Simple Method for On-Chip, Sub-Femto Farad Interconnect Capacitance Measurement”, B.W. McGaughy et al., IEEE ELECTRON DEVICE LETTERS, Vol.18, No.1, January 1997, pp.21-23.
【発明の開示】
【発明が解決しようとする課題】
【００３９】
上述の非特許文献１に示される方法においては、表面準位（表面ポテンシャル）が，反転層が形成されたときにピンニングされると仮定しており、前述の式（８）における偏微分項を０としている。したがって、表面ポテンシャルがピンニングされない状態では、このゲートカップリング比αｃｇが、過剰に見積もられ、現実の値よりも大きく評価される場合が生じる。この場合、コントロールゲート−フローティングゲート間電圧が、実際の値よりも低く見積もられ、また、フローティングゲート−チャネル間電圧が、実際の値よりも高く見積もられることになる。
【００４０】
また、メモリセルトランジスタおよびフローティングゲートトランジスタそれぞれにおいて、相互コンダクタンスＧｍの最大値を求めてカップリング比を算出している。しかしながら、この相互コンダクタンスＧｍが最大値となるゲート電圧は、急激にゲート電圧の変化に対してドレイン電流が変化するしきい値電圧Ｖｔｈ近傍である。このようなバイアス条件下では、上述の表面ポテンシャルΨがピニングされて一定となるほど強い反転層が形成される可能性は小さく、相互コンダクタンスＧｍが、ゲートカップリング比を過剰見積もりしてしまう問題が生じる。
【００４１】
前述の特許文献１においても、この最大のドレイン電流曲線の最大値を求めており、従って、相互コンダクタンスＧｍの最大値を用いてカップリング比を算出しており、同様の過剰評価の問題が生じる。
【００４２】
また、特許文献２においては、ドレイン電流のサブスレッショルド領域におけるＳファクタに従って、すなわち、サブスレッショルド領域のドレイン電流の勾配に基づいてカップリング比を算出しており、結果的に同様の手法に従ってカップリング比を算出しており、同様の問題が生じる。
【００４３】
なお、相互コンダクタンスＧｍが最大値を有するのは、ＭＯＳトランジスタにおいて、ゲート電圧の上昇に伴って、反転層が形成され、反転電荷量Ｑｉが増加するものの、その反転電荷の移動度が、垂直方向電界依存性を有しており、ゲート電圧の上昇に伴って、その移動度が低下するためである。別の言い方をすると、ＭＯＳトランジスタにおいて、電荷量に比例するはずのコンダクタンスは、ＭＯＳ容量自身が、ゲート電圧に対して非線形的に変化し（ゲート電圧が小さい場合容量値も小さくなり、非線形的に、反転層形成時にその容量値が変化する）、反転領域電荷量も、非線形的に変化し、その相互コンダクタンスが線形性を失い、最大値が存在することになる。
【００４４】
また、参照素子として、コントロールゲートとフローティングゲートとが短絡されたフローティングゲートトランジスタのような実際のセルと異なる構造の架空の素子の特性を介して必要な特性値を求めており、この参照トランジスタとメモリセルの実際のトランジスタとの不一致が生じた場合、プロセスばらつきを過剰に評価してしまう可能性がある。参照トランジスタとして、単にコントロールゲートが形成されないフローティングゲートとソースおよびドレイン領域が設けられるトランジスタを用いることも考えられるものの、この場合においても、フローティングゲートに対して電極取り出し領域を形成する必要があり、メモリセルトランジスタのフローティングゲートの構造と異なり、正確にメモリセルトランジスタの素子特性を再現できないため、正確な評価ができなくなる。
【００４５】
それゆえ、この発明の目的は、不揮発性メモリセルのカップリング比を高精度に抽出することのできる半導体装置およびカップリング比検出装置を提供することである。
【００４６】
この発明の他の目的は、積層ゲート型トランジスタのカップリング比を高精度に抽出することのできる半導体装置およびカップリング比検出装置を提供することである。
【課題を解決するための手段】
【００４７】
この発明の第１の観点に係る半導体装置は、コントロールゲートとこのコントロールゲートと分離されたフローティングゲートとを有する積層型トランジスタと、この積層型トランジスタの容量値を算出するために、コントロールゲートへ電流を供給する第１の手段と、積層型トランジスタと同一構造を有しかつコントロールゲートとフローティングゲートとが短絡された参照トランジスタと、この参照トランジスタのフローティングゲートの容量を検出するために、フローティングゲートへ電流を供給する第２の手段とを備える。これらのトランジスタの測定容量値に従って、容量のカップリング比が求められる。
【００４８】
この発明の第２の観点に係る半導体装置は、互いにチャネル長の異なる絶縁ゲート型電界効果トランジスタと、これらのトランジスタへゲートへ電流を供給するための手段とを備える。トランジスタのゲートへ供給される直流電流の情報に基づいて、トランジスタのドレインカップリング比が算出される。
【００４９】
この発明の第３の観点に係る半導体装置は、行列状に配列されかつ各々がコントロールゲートとフローティングゲートを有する複数のトランジスタ素子と、各行および各列に対応して配置されかつ少なくともトランジスタ素子のコントロールゲートが接続される信号線を含む複数の信号線と、各信号線へ電流を供給する手段とを含む。供給電流情報に基づいて、信号線の入力容量値が算出される。
【００５０】
この発明に係るカップリング比検出装置は、行列状に配列されかつ各々がコントロールゲートとフローティングゲートとを有する複数のトランジスタ素子と、各行および各列に対応して配置され、少なくともトランジスタ素子のコントロールゲートが接続される信号線を含む複数の信号線と、これらの信号線へ電流を供給する手段とを含む。この供給電流情報に基づいて、信号線の入力容量値が算出される。
【００５１】
この発明の第３の観点に係るカップリング比検出装置は、さらに、この測定された各信号線の入力容量値と予め求められた対応のシミュレーション値とからトランジスタ素子のカップリング比を求める手段を備える。
【発明の効果】
【００５２】
この発明の第１の観点に係る半導体装置においては、積層ゲート型トランジスタのコントロールゲートの容量値および参照トランジスタのフローティングゲートの容量値はそれぞれ、測定された直流電流値情報に基づいて直接算出される。したがって、カップリング比が、相互コンダクタンス比を通して算出されるのではなく、直接、容量比により抽出され、算出時における式の近似に基づく誤差をなくすことができ、応じて、過剰見積もりを防止することができ、高精度でカップリング比の見積もりを行なうことができる。
【００５３】
また、この発明の第２の観点に係る半導体装置においては、チャネル長の異なるトランジスタを利用して直接ゲート容量を測定直流電流値から求めており、正確にドレインオーバラップ容量を算出することができ、応じて、高精度でドレインカップリング比を評価することができる。
【００５４】
また、この発明の第３の観点に係る半導体装置において信号線の入力容量を直接求めることにより、各信号線間容量の影響を考慮して容量値を検出することができる。これらの測定容量がシミュレーションによって求められた値と最小誤差を与えるようにシミュレーション値を変化させることにより、各信号線の寄生容量値を正確に求めることができる。相互コンダクタンス算出時の誤差が導入されるのを防止することができ、正確に各信号線の入力容量値を求めることができ、信号線に接続されるメモリセルトランジスタのカップリング比を正確に算出することができる。
【発明を実施するための最良の形態】
【００５５】
［実施の形態１］
この発明の実施の形態１において、前述の非特許文献２に示されるＣＢＣＭ（チャージ・ベースト・キャパシタンス・メジャメント；Charge Based Capacitance Measurement）法を用いる。以下、このＣＢＣＭ法による微小容量の直接測定法について、まず、簡単に説明する。
【００５６】
図３は、この発明の実施の形態１において用いられる容量値検出回路の原理的構成を示す図である。図３において、容量値検出回路は、電源パッドＰＤ１とノードＮ１の間に接続されるＰチャネルＭＯＳトランジスタＰＱ１と、電源パッドＰＤ２とノードＮ２の間に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ノードＮ１と接地ノードＰＧの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮ２と接地ノードＰＧの間に接続されるＮチャネルＭＯＳトランジスタＮＱ２を含む。
【００５７】
ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のゲートに制御信号Ｇｐが与えられ、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートへ制御信号Ｇｎが与えられる。これらの制御信号ＧｐおよびＧｎは、互いに重なり合わない２相の同相の信号である。ノードＮ１と接地ノードＰＧの間に、容量Ｃｍが接続され、ノードＮ２と接地ノードＰＧの間に容量Ｃｍ＋Ｃｔが接続される。容量Ｃｔが、測定対象の容量であり、Ｃｍは配線等の寄生容量を示している。
【００５８】
図４は、図３に示す容量値検出回路の動作を示す波形図である。図４においては、制御信号ＧｐおよびＧｎと、、ノードＰＤ１からノードＮ１およびノードＰＤ２からノードＮ２それぞれを流れる電流Ｉ１およびＩ２を示す。
【００５９】
互いに重なり合わない制御信号ＧｐおよびＧｎを利用することにより、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が、同時にＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２と導通状態となるのを防止し、応じて、電源パッドＰＤ１およびＰＤ２から接地ノードＰＧへ直流電流（貫通電流）が流れるのを防止する。
【００６０】
制御信号ＧｎがＬレベルとなり、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２が非導通状態となった後に、制御信号ＧｐがＬレベルとなり、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が導通状態となる。応じて、電源パッドＰＤ１およびＰＤ２から、それぞれ容量ＣｍおよびＣｍ＋Ｃｔへ充電電流Ｉ１およびＩ２が流れ、これらの容量ＣｍおよびＣｍ＋Ｃｔがそれぞれ電源電圧Ｖｄｄレベルにまで充電される。
【００６１】
次いで、制御信号ＧｐをＨレベルとして、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を非導通状態とした後、制御信号ＧｎをＨレベルへ立上げて、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を導通状態とする。これにより、容量ＣｍおよびＣｍ＋Ｃｔに充電された電荷がＭＯＳトランジスタＮＱ１およびＮＱ２をそれぞれ介して放電される。
【００６２】
この容量ＣｍおよびＣｍ＋Ｃｔの充放電動作を所定の周波数で繰返し実行し、直流電流値を検出する。この測定には、電源パッドＰＤ１およびＰＤ２に接続される直流電流測定器により検出する。この場合、次式が求められる。
【００６３】
｜Ｉ１−Ｉ２｜＝Ｉｃ
Ｉｃ＝Ｃｔ・Ｖｄｄ・ｆ
ここで、ｆは、制御信号ＧｐおよびＧｎの周波数である。したがって上式から、目標容量値Ｃｔを求めることができる。
【００６４】
Ｃｔ＝Ｉｃ／（Ｖｄｄ・ｆ）      …（９）
すなわち、容量ＣｍおよびＣｍ＋Ｃｔについて、ＭＯＳトランジスタＰＱ１、ＰＱ２およびＮＱ１、ＮＱ２の対称な構造の充放電経路を用いて充放電を行うことにより、この容量値検出回路および測定経路の寄生容量成分Ｃｍ等を相殺することができ、目標容量値Ｃｔを精度よく抽出することができる。この図３に示すＣＢＣＭ法を用いた容量値検出回路を利用して、メモリセルトランジスタのゲートカップリング比を、容量測定に基づいてに抽出する。
【００６５】
図５は、この発明の実施の形態１において用いられるテスト用メモリセルトランジスタの断面構造を概略的に示す図である。図５において、このテスト用メモリセルトランジスタＭＣＴは、基板領域（バックゲート）ＳＵＢ上に間をおいて形成されるソース領域Ｓおよびドレイン領域Ｄと、これらのソース領域Ｓおよびドレイン領域Ｄの間の基板領域ＳＵＢ上に図示しない絶縁膜を介して形成されるフローティングゲートＦＧと、フローティングゲートＦＧ上に図示しない層間絶縁膜を介して形成されるコントロールゲートＣＧを含む。
【００６６】
測定対象のテスト用メモリセルトランジスタＭＣＴは、たとえばＴＥＧ（テスト・エレメント・グループ）を用いて形成され、同一チップ（ウェハー）上に形成されるフラッシュメモリのメモリセルと同一構造およびサイズを有する（メモリセルと同一製造工程で形成される）。このテスト用のメモリセルトランジスタ（以下単にダミーセルトランジスタと称す）ＭＣＴは、先の図２に示すように、メモリセルと同様、寄生容量Ｃｏｎｏ、Ｃｏｖｓ、ＣｏｖｄおよびＣｏｘを有する。ソース領域Ｓおよびドレイン領域Ｄの間のチャネルの実効長は、Ｌｅｆｆである。
【００６７】
図６は、この発明の実施の形態１において用いられる比較参照用トランジスタの断面構造を概略的に示す図である。図６において、比較参照用トランジスタ（以下、フローティングゲートトランジスタと称す）ＤＴは、図５に示すダミーセルトランジスタＭＣＴとコントロールゲートＣＧとフローティングゲートＦＧが短絡されることを除いて同一構造を有しまたサイズも同じであり、これらの対応する部分には同一参照番号を付す。このフローティングゲートトランジスタも、ダミーセルトランジスタと同様、メモリセルトランジスタと同一製造工程で形成される。
【００６８】
図５に示すダミーセルトランジスタＭＣＴのコントロールゲートＣＧが、電流測定時、テストノードＴＮに結合され、また、図６に示すフローティングゲートトランジスタＤＴが、そのフローティングゲートおよびコントロールゲートＣＧが、電流測定時、テストノードＴＮに結合される。これらの図５および図６に示すトランジスタＭＣＴおよびＤＴを用いて、メモリセルトランジスタのカップリング比を抽出する。
【００６９】
図７は、この発明の実施の形態１におけるカップリング比検出回路の構成を概略的に示す図である。図７において、カップリング比検出回路は、ノードＴＮＡおよびＴＮＢの間に接続されかつそのゲートに制御信号Ｇｐを受けるＰチャネルＭＯＳトランジスタＭＰと、ノードＴＮＢと接地ノードの間に接続されかつそのゲートに制御信号Ｇｎを受けるＮチャネルＭＯＳトランジスタＭＮと、テスト信号ＴＥＳＴに従ってテストノードＴＮＢを、トランジスタＭＣＴおよびＤＴの一方に結合する切換回路ＳＷを含む。ノードＴＮＡに電流供給のためのテスト電圧Ｖｔｓｔが供給される。
【００７０】
この切換回路ＳＷは、そのスイッチノードＳＡが、ダミーセルトランジスタＭＣＴのコントロールゲートに接続され、他方のスイッチノードＳＢが、フローティングゲートトランジスタＤＴのコントロールゲートおよびフローティングゲートに結合される。ダミーセルトランジスタＭＣＴのソース、ドレインおよびバックゲートが接地ノードに結合される。フローティングゲートトランジスタＤＴも、同様、ソース、ドレインおよびバックゲートが接地ノードに結合される。したがって、このダミーセルトランジスタＭＣＴおよびフローティングゲートトランジスタＤＴは、切換回路ＳＷから見た容量としては、コントロールゲートとフローティングゲートの間の寄生容量Ｃｏｎｏの容量値の寄与分だけ、フローティングゲートトランジスタＤＴの方が大きくなる。
【００７１】
カップリング比検出回路において、制御信号ＧｐおよびＧｎを、先の図４に示す波形図と同様に、互いに重なり合わない２相の制御信号として、所定の周波数ｆで印加し、ノードＴＮＡに結合される直流電流測定器（図示せず）によりモニタする。テスト信号ＴＥＳＴを切換えることにより、ダミーセルトランジスタおよびフローティングゲートトランジスタＤＴのゲート容量値を、測定電流値に基づいてそれぞれ抽出する。
【００７２】
ダミーセルトランジスタの容量値Ｃｐｎは、図５に示す寄生容量の等価回路から合成容量値を算出することにより、次式で表わされる。
【００７３】
【数７】
2006196114.tif 000009
【００７４】
ただし、このダミーセルトランジスタが対称に形成されており、そのソース領域Ｓおよびドレイン領域Ｄが、同じ大きさのオーバラップ容量をフローティングゲートＦＧとの間で形成し、ドレイン領域オーバラップ容量Ｃｏｖｄは、ソース領域オーバラップ容量Ｃｏｖｓと容量値が等しいと仮定している。また、チャネル形成時の基板領域との間の容量は、無視している。
【００７５】
同様に、フローティングゲートトランジスタＤＴが参照トランジスタとして用いられる場合、その容量値Ｃｔｆは、次式で表わされる。
【００７６】
Ｃｔｆ＝Ｃｏｘ＋２・Ｃｏｖｄ…（１１）
ノードＴＮＢの寄生容量をＣｐとすると、次式が与えられる。
【００７７】
Ｉ１＝（Ｃｔｍ＋Ｃｐ）・Ｖｄｄ・ｆ
Ｉ２＝（Ｃｔｆ＋Ｃｐ）・Ｖｄｄ・ｆ
Ｉ３＝Ｃｐ・Ｖｄｄ・ｆ
電流Ｉ１およびＩ２は、トランジスタＭＣＴおよびＤＴのゲートの充電時の直流電流値を示す。電流Ｉ３は、ノードＴＮＢの寄生容量の充放電時の直流電流であり、以下の方法で測定される。テスト信号ＴＥＳＴにより、切換回路ＳＷをニュートラル状態に設定し、スイッチノードＳＡおよびＳＢを、ノードＴＮＢから切離した状態に設定する。この状態で、制御信号ＧｐおよびＧｎを、ダミーセルトランジスタおよびフローティングゲートトランジスタＤＴのゲート容量値測定時と同じ条件で変化させて測定する。これにより、ダミーセルトランジスタおよびフローティングゲートトランジスタＤＴの容量値ＣｔｍおよびＣｔｆがそれぞれ、次式に従って求められる。
【００７８】
Ｃｔｍ＝（Ｉ１−Ｉ３）／（Ｖｄｄ・ｆ）、
Ｃｔｆ＝（Ｉ２−Ｉ３）／（Ｖｄｄ・ｆ）…（１２）
上式（１１）および（１２）と先のゲートカップリング比αｃｇの式（１０）とから次式（１３）が与えられる。
【００７９】
αｃｇ＝Ｃｏｎｏ／ＣＴ＝Ｃｔｍ／Ｃｔｆ
＝（Ｉ１−Ｉ３）／（Ｉ２−Ｉ３）…（１３）
したがって、この直流電流値Ｉ１−Ｉ３を測定することにより、ゲート容量ＣｔｍおよびＣｔｆが直接算出され、また、カップリング比αｃｇを直接求めることができる。
【００８０】
上述のように、直接外部測定が可能な直流電流値を通して、カップリング比に関係する容量値を測定しており、メモリセルトランジスタ素子における容量と必ずしも比例しない相互コンダクタンスＧｍを用いることがないため、高精度でゲートカップリング比αｃｇを抽出することができる。このゲートカップリング比αｃｇは、メモリセルトランジスタの性能に関係するのみならず、ＯＮＯ膜厚のプロセスのモニタ情報としても重要である。このカップリング比αｃｇをモニタして、プロセス条件などを変更する。ここで、ＯＮＯ膜は、前述のように、酸化膜−窒化膜−酸化膜で構成される絶縁膜であり、コントロールゲートとフローティングゲートの間に形成される膜である。
【００８１】
図８は、この発明の実施の形態１に従うカップリング比検出回路を含む半導体装置の構成を概略的に示す図である。図８において、半導体装置１０は、メモリセルアレイ１６を含むメモリ回路１２と、このメモリセルアレイ１６のトランジスタと同一製造工程で形成されるトランジスタを含むカップリング比検出回路１４を含む。メモリセルアレイ１６は、積層ゲート型トランジスタをメモリセルとして含む。このメモリ回路１２は、メモリセルアレイ１６のメモリセルへのデータの書込／読出／消去を制御する制御回路および必要な内部電圧を生成する内部電圧発生回路を含む。
【００８２】
カップリング比検出回路１４は、図７に示すカップリング比検出回路と同様の構成を備え、外部のテスタからテスト信号ＴＥＳＴ、制御信号Ｇｐ，Ｇｎおよびテスト電圧Ｖｔｓｔが供給される。このカップリング比検出回路１４を用いて、外部のテスタにおいて、直流電流測定を行ない、カップリング比検出回路１４に含まれるダミーセルトランジスタおよびフローティングゲートトランジスタの容量値または直流電流値に基づいて、ゲートカップリング比αｃｇを検出する。
【００８３】
このカップリング比検出回路１４より検出されたカップリング比情報を、メモリ回路１２内のレジスタに格納し、このレジスタに格納されたカップリング比情報に基づいて、メモリ回路１２内で生成される内部電圧レベルが調整されてもよい。メモリセルに印加される電圧を、正確にプロセスパラメータの変動を補償する電圧レベルに設定することができ、正確なデータの書込、読出および消去を行うことができるとともに絶縁膜の耐圧特性を保証することができる。
【００８４】
図９は、この図８に示すカップリング比検出回路１４に対するパッド配置の一例を概略的に示す図である。このカップリング比検出回路１４に対し、パッドＰＡＤ１−ＰＡＤ６が設けられる。パッドＰＡＤ１およびＰＡＤ２に、それぞれテスト電圧Ｖｔｓｔおよび接地電圧ＧＮＤがテスト時与えられ、パッドＰＡＤ３およびＰＡＤ４に、それぞれ、制御信号ＧｐおよびＧｎが与えられる。パッドＰＡＤ５およびＰＡＤ６に、それぞれ、テスト信号ＴＥＳＴ１およびＴＥＳＴ２が与えられる。テスト信号ＴＥＳＴ１およびＴＥＳＴ２は、図７に示すテスト信号ＴＥＳＴに対応し、ダミーダミーセルトランジスタおよびフローティングゲートトランジスタＤＴをそれぞれ選択するために用いられる。これらのパッドＰＡＤ１−ＰＡＤ６に、外部のテスタからプローブを介してそれぞれ信号／電圧が供給される。
【００８５】
ウェハレベルでは、パッドが露出しており、パッドＰＡＤ１−ＰＡＤ６を用いてカップリング比検出回路１４を動作させて、外部で直流電流測定器を用いて電流検出を行なうことができる。
【００８６】
なお、このパッドＰＡＤ１−ＰＡＤ６の配列は、単なる一例であり、このカップリング比検出回路１４の配置に応じて適当なパッド配列が用いられればよい。
【００８７】
［変更例］
図１０（Ａ）および図１０（Ｂ）は、この発明の実施の形態１に従う半導体装置のウェハ工程完了時の配置を概略的に示す図である。図１０（Ａ）に示すように、ウェハプロセス完了時、ウェハＷＦ上に、チップＣＨが形成される。半導体チップＣＨは、スクライブラインＳＬに従ってその領域が規定され、ウェハ工程およびその後のテスト工程完了後、スクライブラインＳＬに沿ってダイシングされて、チップＣＨそれぞれに分離される。この半導体チップＣＨ上には、積層ゲート型トランジスタがメモリセルとして形成されるメモリアレイを含むメモリ回路が配置される。
【００８８】
図１０（Ｂ）は、この図１０（Ａ）に示すウェハＷＦのスクライブラインＳＬ近傍の部分を拡大して示す図である。図１０（Ｂ）においては、４つの半導体チップＣＨ１−ＣＨ４を代表的に示す。これらの半導体チップＣＨ１−ＣＨ４は、それぞれスクライブラインＳＬにより区分される。このスクライブラインＳＬ上に、カップリング比検出回路１４を構成するトランジスタが配置される。スクライブラインＳＬ領域上に、また、図９に示すパッド（ＰＡＤ１−ＰＡＤ６）が配置される。このカップリング比検出回路１４は、半導体チップそれぞれに対応してスクライブラインＳＬ上に形成されてもよく、またウェハＷＦ上の特定の領域におけるスクライブラインＳＬ上に、このカップリング比検出回路１４が配置されてもよい。
【００８９】
これらの図１０（Ａ）および図１０（Ｂ）に示すように、スクライブラインＳＬに、カップリング比検出回路１４および関連のパッドを配置することにより、半導体チップＣＨ（ＣＨ１−ＣＨ４）上には、カップリング比検出に必要な回路は配置されないため、半導体チップ上の領域を、効率的に利用することができる。
【００９０】
なお、この図１０（Ａ）および図１０（Ｂ）に示す半導体チップＣＨには、不揮発性半導体記憶装置とともにロジックなどのプロセサが形成されてもよい。
【００９１】
以上のように、この発明の実施の形態１に従えば、ダミーセルトランジスタおよびコントロールゲートとフローティングゲートとが短絡されたフローティングゲートトランジスタとを用いて、それぞれのゲート容量を直接測定して、ゲートカップリング比を求めている。したがって近似式を利用する場合の誤差の導入を防止することができ、プロセスばらつきを反映したゲートカップリング比を正確に検出することができる。
【００９２】
［実施の形態２］
図１１は、この発明の実施の形態２に従うカップリング比検出回路の構成を概略的に示す図である。図１１において、カップリング比検出回路２４は、互いにチャネル長の異なるフローティングゲートトランジスタＤＴ１−ＤＴ３を、参照用のフローティングゲートトランジスタとして含む。ダミーメモリセルトランジスタＭＣＴおよびフローティングゲートトランジスタＤＴ１−ＤＴ３は、それぞれスイッチング素子ＳＳＷ１、ＳＳＷ２、ＳＳＷ３、およびＳＳＷ４を介してノードＴＮＢに接続される。この図１１に示すカップリング比検出回路２４の他の構成は、図７に示すカップリング比検出回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９３】
フローティングゲートトランジスタＤＴ１−ＤＴ３は、それぞれチャネル実効長Ｌｅｆｆ１−Ｌｅｆｆ３を有し、ダミーセルトランジスタＭＣＴは、チャネル実効長Ｌｅｆｆ１を有する。
【００９４】
スイッチング素子ＳＳＷ１−ＳＳＷ４は、それぞれテスト信号ＴＥＳＴ１−ＴＥＳＴ４に応答して択一的に導通する。
【００９５】
この図１１に示すカップリング比検出回路２４においても、ノードＴＮＢにトランジスタＭＣＴおよびＤＴ１−ＤＴ３を順次接続して直流電流値を測定し、これらの測定直流電流値とノードＴＮＢの寄生容量を流れる直流電流値とに基づいて、それぞれのゲート容量を抽出する。ゲート容量は、チャネル長Ｌｅｆｆ依存性を有する。フローティングゲートトランジスタＤＴ１−ＤＴ３のゲート容量のチャネル長Ｌｅｆｆ依存性に基づいて、ドレインオーバーラップ容量Ｃｏｖｄを求め、次式（１４）で定義されるドレインカップリング比αｄを求める。
【００９６】
αｄ＝Ｃｏｖｄ／ＣＴ…（１４）
寄生容量Ｃｏｘは、チャネル長Ｌｅｆｆに比例するため、単位長さ当りの容量をＣｕｏｘとして、容量Ｃｏｘを次式（１５）で表わす。
【００９７】
Ｃｏｘ＝Ｌｅｆｆ・Ｃｕｏｘ…（１５）
上式（１５）を前述のフローティングゲートトランジスタの容量Ｃｔｆの式（１１）に代入すると、次式（１６）が求められる。
【００９８】
Ｃｔｆ＝Ｌｅｆｆ・Ｃｕｏｘ＋２・Ｃｏｖｄ  …（１６）
このフローティングゲートトランジスタＤＴ１−ＤＴ３に直流電流を流した場合、ノードＴＮＢの寄生容量をＣｐとすると、直流電流値Ｉｆは次式で表わされる。
【００９９】
Ｉｆ＝Ｃｔｆ・（Ｖｄｄ・ｆ）＋Ｃｐ・（Ｖｄｄ・ｆ）
フローティングゲートトランジスタＤＴ１−ＤＴ３をそれぞれスイッチング素子ＳＳＷ２−ＳＳＷ４によりノードＴＮＢに接続して充放電を行なって直流電流を検出する。また、これらのスイッチング素子ＳＳＷ１−ＳＳＷ４をすべて非導通状態に設定し、ノードＴＮＢの充放電を行なって、ノードＴＮＢの寄生容量Ｃｐを求める（直流電流値Ｉｐを求める）。直流電流値の減算Ｉｆ−Ｉｐを行うことにより、容量Ｃｔｆ測定に対するノードＴＮＢの寄生容量の影響を相殺して、正確に、これらのフローティングゲートトランジスタＤＴ１−ＤＴ３のゲート容量Ｃｔｆを求めることができる。
【０１００】
次式（１７）で示される関係が、フローティングゲートトランジスタＤＴ１−ＤＴ３についてそれぞれ成立する。
【０１０１】
【数８】
2006196114.tif 000010
【０１０２】
したがって、上式（１７）から、単位寄生容量Ｃｕｏｘおよびドレインオーバーラップ容量Ｃｏｖｄを、それぞれ、次式（１８）および（１９）に従って求めることができる。
【０１０３】
【数９】
2006196114.tif 000011
【０１０４】
チャネル実効長Ｌｅｆｆは、差分値として上式（１８）において現れており、実際のマスク合わせずれなどの製造プロセスにおける設計値からのずれは相殺され、設計値に基づいてチャネル実効長Ｌｅｆｆの値を利用することができる。また、上式（１９）において、チャネル実効長Ｌｅｆｆ１およびＬｅｆｆ２に対しては、容量Ｃｔｆ２およびＣｔｆ１が係数として用いられているものの、同様、これらは差分値であり、マスク位置ずれの影響は小さくすることができる。この式（１９）についてドレインオーバーラップ容量Ｃｏｖｄを求め、または、式（１７）において、各チャネル長に対してドレインオーバラップ容量を求め、それらの平均値を求めることにより、正確なドレインオーバーラップ容量を算出することができる。
【０１０５】
また、（Ｃｔｆ１−Ｃｔｆ３）および（Ｌｅｆｆ１-Ｌｅｆｆ３）を用いてた線形回帰によって、ＣｕｏｘおよびＣｏｖｄを求めてもよい。
【０１０６】
一方、全容量ＣＴは、ダミーセルトランジスタＭＣＴとフローティングゲートトランジスタＤＴ１を用いると、チャネル実効長Ｌｅｆｆ１に対して、次式で求められる。
【０１０７】
ＣＴ＝Ｃｏｎｏ＋Ｃｔｆ１
＝Ｃｔｆ１／（１−αｃｇ）
ゲートカップリング比αｃｇは、正確に、ダミーセルトランジスタＭＣＴおよびフローティングゲート型トランジスタＤＴ１を用いて求めることができ、また、このフローティングゲートトランジスタＤＴ１のゲート容量Ｃｔｆ１も正確に求めることができ、応じて全容量ＣＴも正確に求めることができる。これにより、ドレインカップリング比αｄ＝Ｃｏｖｄ／ＣＴを正確に求めることができる。
【０１０８】
ドレインカップリング比は、書込／消去時のドレインディスターブ耐性に密接に関係するパラメータである。このドレインカップリング比を、容量の直接測定により高精度で求めることが可能となるため、ドレインディスターブが生じないように、コントロールゲート電圧を調整すれば、正確にドレインディスターブを抑制することができる。また、このドレインカップリング比をプロセスにフィードバックして、ドレインオーバラップ容量を調整することにより、確実にドレインディスターブを防止することができる。
【０１０９】
このドレインカップリング比αｄを求めるカップリング比検出回路２４の半導体装置内の位置は、先の実施の形態１と同様の位置に配置され、半導体装置内またはスクライブライン上に設けられる。
【０１１０】
以上のように、この発明の実施の形態２に従えば、メモリセルトランジスタと同一製造工程で形成されるダミーセルトランジスタおよびチャネル長の異なるフローティングゲートトランジスタを用いて、ゲート容量を直接測定してドレインカップリング比を算出しており、正確にドレインカップリング比を検出することができる。
【０１１１】
［実施の形態３］
図１２（Ａ）および（Ｂ）は、この発明の実施の形態３に従う半導体装置のカップリング比検出図の構成を概略的に示す図である。この実施の形態３においては、不揮発性半導体記憶装置として、ＡＧ−ＡＮＤ型フラッシュメモリを対象とする。このＡＧ−ＡＮＤ型フラッシュメモリにおいては、フローティングゲートとアシストゲートとが交互に配置される。アシストゲートは、ビット線方向に延在して配置される。アシストゲート下部の半導体基板表面に反転層を形成して、ビット線として利用する。非選択アシストゲートは、下部に反転層を形成しないため、セル分離の機能を有する。
【０１１２】
図１２（Ａ）においては、９個のフローティングゲートＦＧ１−ＦＧ９と、２つのアシストゲートＡＧ１およびＡＧ２を示す。フローティングゲートＦＧ１−ＦＧ９それぞれは、メモリセルの部分に対応する。このフローティングゲートＦＧ（ＦＧ１−ＦＧ９）上に、アシストゲートＡＧ１およびＡＧ２と交差する方向に、コントロールゲート線ＬＣＧ１−ＬＣＧ３が配設される。これらのコントロールゲート線ＬＣＧ１−ＬＣＧ３は、それぞれ、メモリセルのコントロールゲートを構成し、フローティングゲートＦＧ（ＦＧ１−ＦＧ９）と重なる部分において容量を形成する。
【０１１３】
図１２（Ａ）に示すように、寄生容量として、種々の配線間容量および配線−フローティングゲート間容量が存在する。
【０１１４】
図１２（Ｂ）は、この図１２（Ａ）に示すコントロールゲート線ＬＣＧ１−ＬＣＧ３のうちの１つのコントロールゲート線ＬＣＧ２に沿った断面構造を概略的に示す図である。この図１２（Ｂ）に示すように、コントロールゲート線ＬＣＧ２下部に、フローティングゲートＦＧ４、ＦＧ５およびＦＧ６が配設され、フローティングゲートＦＧ４およびＦＧ５の間にアシストゲートＡＧ１が配置され、フローティングゲートＦＧ５およびＦＧ６の間にアシストゲートＡＧ２が配置される。
【０１１５】
コントロールゲート線ＬＣＧ２には、配線抵抗Ｒｃｇが分布し、また、コントロールゲート線ＬＣＧ２とフローゲートＦＧ４ないしＦＧ６各々との間に、容量Ｃｏｎｏが存在する。アシストゲートＡＧ１およびＡＧ２各々とコントロールゲート線ＬＣＧ２の間に、寄生容量Ｃａｇｃｇが存在する。フローティングゲートとアシストゲートの間にも、寄生容量が存在する。フローティングゲートＦＧ４−ＦＧ６各々と基板領域の間に容量Ｃｔｕｎが存在し、アシストゲートＡＧ１およびＡＧ２各々と基板領域の間に容量Ｃａｇｓｉが存在する。従って、１つのフローティングゲートＦＧに接続する容量要素成分としては、以下の８つの容量要素が存在する。
【０１１６】
Ｃｏｎｏ：フローティングゲートとコントロールゲート間のＯＮＯ膜を介した容量
Ｃｔｕｎ：フローティングゲートと基板領域間のトンネル絶縁膜を介したＭＯＳ容量
Ｃｆｇａｇ：フローティングゲートとアシストゲートの間の寄生容量
Ｃｆｇｆｇ：隣接セルのフローティングゲート間の寄生容量
Ｃｆｇｃｇ：フローティングゲートと隣接セルのコントロールゲート間の寄生容量
さらに、以下の３種類の容量が存在する。
【０１１７】
Ｃａｇｃｇ：アシストゲートとコントロールゲートの間の寄生容量
Ｃａｇｓｉ：アシストゲートと基板領域間のＭＯＳ容量
Ｃｃｇｃｇ：隣接コントロールゲート間の寄生容量
これらの８個の容量要素が、各ゲートを静電的に接続する。これらのゲート（コントロールゲート、フローティングゲートおよびアシストゲート）のうち、外部から給電可能なのは、コントロールゲートＬＣＧｉとアシストゲートＡＧｉである。
【０１１８】
配線パターンが繰返しパターンであり、これらのコントロールゲートＬＣＧｉおよびアシストゲートＡＧｉの入力容量およびゲート間容量は、その等価回路が、上述の８個の容量要素の繰返しパターンで構成されるネットワークで表現され、応じて、これらの８個の容量要素の値の関数として与えられる。
【０１１９】
図１３は、図１２（Ａ）および（Ｂ）に示すネットワークのゲートおよび寄生容量の配列パターンを示す図である。アシストゲートＡＧ１が、アシストゲート電極ＡＧ１１−ＡＧ１３に各メモリセルに対応して分割され、それぞれ、寄生抵抗Ｒａｇを介して結合される。同様、アシストゲートＡＧ２も、各メモリセルに対応してアシストゲート電極ＡＧ２１−ＡＧ２３に分割される。フローティングゲートＦＧ２、ＦＧ５およびＦＧ８上にはコントロールゲート電極ＣＧ２、ＣＧ５およびＣＧ８が配置され、アシストゲートＡＧ１１−ＡＧ１３とは、各コントロールゲート線との交差部に対応してコントロールゲート電極ＣＧ１１、ＣＧ１２およびＣＧ１３が配設される。同様、アシストゲート電極ＡＧ２１−ＡＧ２３上に、コントロールゲートＣＧ２１−ＣＧ２３が配置される。
【０１２０】
各ゲート間には、それぞれ容量要素が、上述のように、存在する。コントロールゲートＣＧ１３、ＣＧ８およびＣＧ２３は、それぞれ寄生抵抗Ｒｃｇにより結合される。
【０１２１】
したがってこの容量ネットワークを用いて、以下に示す１０種類のコントロールゲートおよびアシストゲートの入力容量と、コントロールゲート線間、アシストゲート線間およびコントロールゲート−アシストゲート間容量を測定する。
【０１２２】
Ｃｍ（１）：ＣＧｉ  ｜ｉ番目のコントロールゲート線の入力容量
Ｃｍ（２）：ＣＧｉ＝ＣＧｉ＋１  ｜ｉ番目およびそれに隣接する（ｉ＋１）番目のコントロールゲート線を束ねて見たときの入力容量
Ｃｍ（３）：ＣＧｉ−ＣＧｉ＋１  ｜ｉ番目およびそれに隣接する（ｉ＋１）番目のコントロールゲート線間の容量
Ｃｍ（４）：ＣＧｉ−ＣＧｉ＋２  ｜ｉ番目および（ｉ＋２）番目のコントロールゲート線間容量
Ｃｍ（５）：ＣＧｉ−ＡＧｊ  ｜ｉ番目のコントロールゲート線とｊ番目のアシストゲート間の容量
Ｃｍ（６）：ＡＧｉ  ｜ｉ番目のアシストゲートの入力容量
Ｃｍ（７）：ＡＧｉ＝ＡＧｉ＋１  ｜ｉ番目とそれに隣接する（ｉ＋１）番目のアシストゲートを束ねて見たときの入力容量
Ｃｍ（８）：ＡＧｉ＝ＡＧｉ＋２  ｜ｉ番目および（ｉ＋２）番目のアシストゲートを束ねて見たときの入力容量
Ｃｍ（９）：ＡＧｉ＝ＡＧｉ＋１＝ＡＧｉ＋２  ｜ｉ番目から（ｉ＋２）番目までのアシストゲートを束ねて見たときの入力容量
Ｃｍ（１０）：ＡＧｉ−ＡＧｉ＋１  ｜ｉ番目とそれに隣接する（ｉ＋１）番目のアシストゲート間の容量
一方、図１３に示す等価回路のシミュレーションにより求められる容量値をＣｓ（ｋ）：（ｋ＝１、…１０）とする。この場合、ゲート容量の測定値Ｃｍ（ｋ）（ｋ＝１、…１０）とシミュレーション値Ｃｓ（ｋ）のその二乗和を最小とすることを条件として与える。８個の容量要素値Ｃｘ（ｎ）（ｎ＝１：Ｃｏｎｏ、ｎ＝２：Ｃｔｕｎ、ｎ＝３：Ｃｆｇａｇ、ｎ＝４：Ｃｆｇｆｇ、ｎ＝５：Ｃｆｇｃｇ、ｎ＝６：Ｃａｇｃｇ、ｎ＝７：Ｃａｇｓｉ、ｎ＝８：Ｃｃｇｃｇ）とすると、解くべき式は、次式（２０）および（２１）で与えられる。
【０１２３】
【数１０】
2006196114.tif 000012
【０１２４】
この最小二乗法により容量要素Ｃｘ（ｎ）を求める場合、以下の手順が用いられる。すなわち、ゲート容量のシミュレーション値Ｃｓ（ｋ）は、以下の式（２２）に示すように、容量要素Ｃｘ（ｎ）の関数Ｆで表わされる。
【０１２５】
【数１１】
2006196114.tif 000013
【０１２６】
したがって、容量要素Ｃｘ（ｎ）でシミュレーション値Ｃｓ（ｋ）を偏微分する場合、この関数Ｆにおける容量要素Ｃｘ（ｎ）の値を所定値ΔＸｎ変化させて、シミュレーション値Ｃｓ（ｋ）の値を変化させる。この関数Ｆの変化値Ｆ（（Ｃｘ（ｎ）＋ΔＸｎ））と元の関数値Ｆ（（Ｃｘ（ｎ））の差分値を、この変分量ΔＸｎで除算する。この差分変化値を、各シミュレーション値Ｃｓ（ｋ）それぞれにおいて、容量要素Ｃｘ（１）からＣｘ（８）それぞれについて変化させて、上述の式（２０）および（２１）に示す条件を満たすようにシミュレーション値を変化させる。最小条件が満たされたときの容量要素値Ｃｘ（ｎ）を求める。ゲート容量は、実際に測定されており、実測値と等価回路のＡＣシミュレーションによる容量値との差が最小となる容量要素の容量値を同定しており、正確に各容量要素成分の値を求めることができる。
【０１２７】
この関数Ｆとしては、線形関数を用いてもよいが、実際の観測容量値Ｃｍ（ｋ）と容量要素Ｃｘ（ｎ）との関係が、線形的であるとは限らないため、汎用性を持たせるため、解法として、非線形最小二乗法を採用する。すなわち、関数Ｆとして、非線形関数を利用する。
【０１２８】
この手順により、容量要素Ｃｘ（ｎ）を求め、次式（２３）に従ってゲートカップリング比を算出する。
【０１２９】
【数１２】
2006196114.tif 000014
【０１３０】
上述の方法に従えば、フローティングゲートトランジスタは必要とされない。したがって、フローティングゲートトランジスタを使用する場合に問題となる可能性のあるメモリセルトランジスタとの整合性の問題を考慮する必要はない。また、容量要素値Ｃｘ（ｎ）が、測定等により既知とすることのできる端子間容量の関数として解析的な表現をするのが困難な場合においても、測定値Ｃｍ（ｋ）を元にした分解が可能となり、各容量要素を精度よく求めることができ、応じてカップリング比を精度よく求めることができる。
【０１３１】
図１４は、この発明の実施の形態３に従うカップリング比検出部の構成を概略的に示す図である。図１４において、図１２に示すフローティングゲート、アシストゲートおよびコントロールゲートがネットワーク状に配置されるアレイネットワーク３４と、このアレイネットワーク３４に配設されるアシストゲートＡＧ１およびＡＧ２にそれぞれ結合されるパッドＰＡＤ１０およびＰＡＤ１１と、コントロールゲート線ＬＣＧ１−ＬＣＧ３それぞれに結合されるパッドＰＡＤ１２−ＰＡＤ１４を含む。
【０１３２】
パッドＰＡＤ１０およびＰＡＤ１１を用いて、アシストゲートＡＧ１およびＡＧ２に関連する容量を測定し、パッドＰＡＤ１２−ＰＡＤ１４を用いて、このコントロールゲート線ＬＣＧ１−ＬＣＧ３に関連する容量を測定する。２番目に隣接するアシストゲート間容量およびコントロールゲート線間容量を測定する場合には、当然、それに応じて、コントロールゲート線およびアシストゲートの数も増大され、パッド数も増大される。
【０１３３】
アシストゲートＡＧ１、ＡＧ２、およびコントロールゲート線ＬＣＧ１−ＬＣＧ３のそれぞれの容量を検出する場合には、先の実施の形態１において説明したＣＢＣＭ法に基づいてゲート容量が用いられてもよい。２本のコントロールゲート線ＬＣＧ１およびＬＣＧ２を束ねて見たときの入力容量を測定する場合には、パッドＰＡＤ１２およびＰＡＤ１３を介して充放電を行なって、直流電流を測定する。コントロールゲート線ＬＣＧ１およびＬＣＧ２間の容量値を測定する場合には、パッドＰＡＤ１２およびＰＡＤ１３の一方を接地し、他方のパッドを充放電して直流電流を測定してこのコントロールゲート線間容量を測定する。
【０１３４】
このゲート間容量を測定する場合、直接、容量測定器により容量が測定されても良い。
【０１３５】
なお、この図１４に示すアレイネットワーク３４においては、図示しないメモリ回路部のメモリセルと同一製造工程で同一パラメータでフローティングゲート、アシストゲートおよびコントロールゲート線が形成され、メモリセルアレイ内のメモリセルトランジスタ配置をシミュレートするアレイネットワークが形成される。ネットワークの規模（フローティングゲート数）は、測定対象の要素数に応じて適宜定められれば良い。、
また、図１４に示す構成において、パッドＰＡＤ１０−ＰＡＤ１４それぞれに、充放電用の回路（トランジスタＭＰおよびＭＮ）が設けられてもよい。
【０１３６】
また、このアレイネットワーク３４は、実施の形態１において示したものと同様、半導体装置内に配置されてもよく、またチップ外部のスクライブラインに配置されてもよい。
【０１３７】
また、ナノプローブなどの微細プローブが利用できる場合には、パッドは十分小さくすることができ、スクライブラインに十分にこのアレイネットワーク３４およびパッドＰＡＤ１０−ＰＡＤ１４を配置することができる。
【０１３８】
また、このＡＧ−ＡＮＤフラッシュメモリにおいてカップリング比を抽出した場合、その抽出したカップリング比情報に基づいて、内部で生成される制御電圧の電圧レベルを調整する回路が設けられてもよい。
【０１３９】
以上のように、この発明の実施の形態３に従えば、メモリセルアレイに配置されるメモリセルと同様の配置およびレイアウトを有するアレイネットワークを用いてアシストゲートおよびコントロールゲートの容量を測定し、シミュレーション値とに基づいて各容量要素の容量値を求めており、ゲートカップリング比αｃｇを高精度で求めることができる。
【産業上の利用可能性】
【０１４０】
この発明に従う半導体装置は、一般に、フローティングゲートおよびコントロールゲートを有する積層ゲート型トランジスタをメモリセルとして利用する不揮発性半導体記憶装置に対して適用することができる。
【０１４１】
また、フローティングゲートを有さず、絶縁膜に電荷を蓄積することにより情報を格納する絶縁膜トラップ型メモリにおいても、実施の形態２の手法を利用することにより、ドレインオーバーラップ容量Ｃｏｖｄを検出することができる。また、同様に、この絶縁膜トラップ型メモリにおいても、容量Ｃｏｘを実施の形態２の手法により算出することができるため（Ｃｏｘ＝Ｌｅｆｆ・Ｃｏｘ）、ゲートカップリング比αｃｇ（＝Ｃｏｘ／ＣＴ）も求めることができる（ＣＴ＝Ｃｏｘ＋２・Ｃｏｖｄ）。
【図面の簡単な説明】
【０１４２】
【図１】積層ゲート型トランジスタの電気的等価回路を示す図である。
【図２】図１に示すトランジスタの容量分布を示す図である。
【図３】従来の容量検出回路の構成を示す図である。
【図４】図３に示す容量検出回路の動作を示す信号および電流波形図である。
【図５】この発明の実施の形態１において用いられるダミーセルトランジスタの断面構造および寄生容量を概略的に示す図である。
【図６】この発明の実施の形態１において用いられるフローティングゲートトランジスタの断面構造および寄生容量を示す図である。
【図７】この発明の実施の形態１におけるカップリング比検出回路の構成を示す図である。
【図８】この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。
【図９】この発明の実施の形態１におけるカップリング比検出回路に対するパッドの配置を概略的に示す図である。
【図１０】（Ａ）および（Ｂ）は、この発明の実施の形態１に従うカップリング比検出回路の配置の他の例を示す図である。
【図１１】この発明の実施の形態２に従うカップリング比検出回路の構成を示す図である。
【図１２】（Ａ）はこの発明の実施の形態３に従うカップリング比検出図の平面レイアウトおよび寄生容量分布を示し、（Ｂ）は、図１２（Ａ）に示す平面レイアウトのコントロールゲート線に沿った断面構造および容量分布を示す図である。
【図１３】図１２（Ａ）および（Ｂ）に示すアレイネットワークのシミュレーション用の等価回路を示す図である。
【図１４】この発明の実施の形態３に従うカップリング比検出部の構成を概略的に示す図である。
【符号の説明】
【０１４３】
ＭＣＴ  ダミーメモリセルトランジスタ、ＤＴ  参照フローティングゲートトランジスタ、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、Ｓ  ソース領域、Ｄ  ドレイン領域、ＭＰ  ＰチャネルＭＯＳトランジスタ、ＭＮ  ＮチャネルＭＯＳトランジスタ、ＳＷ  切換回路、１４  カップリング比検出回路、ＰＡＤ１−ＰＡＤ６，ＰＡＤ１０−ＰＡＤ１４  パッド、１２  メモリ回路、１６  メモリセルアレイ、ＣＨ，ＣＨ１−ＣＨ４  半導体チップ、ＳＬ  スクライブライン、ＤＴ１−ＤＴ３  フローティングゲートトランジスタ、ＳＳＷ１−ＳＳＷ４  スイッチング素子、ＬＣＧ１−ＬＣＧ３  コントロールゲート線、ＡＧ１，ＡＧ２  アシストゲート、ＡＧ１１−ＡＧ１３，ＡＧ２１−ＡＧ２３  アシストゲート、ＣＧ１１−ＣＧ１３，ＣＧ２１−ＣＧ２３  コントロールゲート、ＦＧ１−ＦＧ９  フローティングゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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