(57)【要約】【課題】  使用素子の増加を抑えつつ、読み出し／書き込み時の動作マージンを向上させる。【解決手段】  メモリセルアレイに接続されたワード線及びプレート線に信号を供給する駆動制御回路と、メモリセルアレイと駆動制御回路間のワード線及びプレート線にそれぞれ挿入される第１及び第２のトランジスタと、第１のトランジスタ及びメモリセルアレイ相互間のワード線と第２のトランジスタ及びメモリセルアレイ相互間のプレート線との間に直列に接続される第１のキャパシタ、第３のトランジスタ、第４のトランジスタ及び第２のキャパシタと、第１のキャパシタ及び第３のトランジスタ相互の接続点と第４のトランジスタ及び第２のキャパシタ相互の接続点との間に直列に接続される第５及び第６のトランジスタと、第３及び第４のトランジスタ相互の接続点と第５及び第６のトランジスタ相互の接続点をそれぞれ所定電位に設定する回路電源と、を備える。【選択図】  図１
2006209859.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリセルアレイに接続されたワード線及びプレート線に信号を供給する駆動制御回路と、
前記強誘電体メモリセルアレイと前記駆動制御回路間の前記ワード線及び前記プレート線にそれぞれ挿入される第１及び第２のトランジスタと、
前記第１のトランジスタ及び前記強誘電体メモリセルアレイ相互間の前記ワード線と前記第２のトランジスタ及び前記強誘電体メモリセルアレイ相互間の前記プレート線との間に直列に接続される第１のキャパシタ、第３のトランジスタ、第４のトランジスタ及び第２のキャパシタと、
前記第１のキャパシタ及び前記第３のトランジスタ相互の接続点と前記第４のトランジスタ及び前記第２のキャパシタ相互の接続点との間に直列に接続される第５及び第６のトランジスタと、
前記第３及び第４のトランジスタ相互の接続点と前記第５及び第６のトランジスタ相互の接続点をそれぞれ所定電位に設定する回路電源と、
を備える半導体記憶装置。
【請求項２】
更に、前記第１及び第２のトランジスタ、前記第５及び第６のトランジスタを導通させると共に前記第３及び第４のトランジスタを非導通とし、その後、前記第１及び第２のトランジスタ、前記第５及び第６のトランジスタを非導通とすると共に前記第３及び第４のトランジスタを導通させる昇圧制御手段と、
を備える請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報信号を記憶する半導体記憶装置に関し、特に、強誘電体を用いた不揮発性半導体記憶装置（強誘電体メモリ）に関する。
【背景技術】
【０００２】
強誘電体メモリはＤＲＡＭと類似の構成を有するが、電源の供給を遮断した後も情報を保持することができるという特徴を有する。すなわち、複数のワード線と複数のビット線（データ線）によって画定される領域にメモリセルがマトリクス状に配置される。各メモリセルは、例えば、１つの選択トランジスタとこれに接続される１つまたは２つのキャパシタ等によって構成（１Ｔ１Ｃ型、１Ｔ２Ｃ型）される。選択トランジスタのゲートに上記ワード線、該選択トランジスタのソース・ドレインの一端に上記ビット線が接続され、その他端には上記キャパシタの一端が接続される。キャパシタの他端にはプレート線が接続される。メモリセルのキャパシタの容量絶縁膜には強誘電体が使用され、ビット線及びプレート線による印加電圧によって強誘電体の分極状態が設定され、情報の記憶や読出しが行われる。例えば、特開平６−２２３５８３公報には１Ｔ１Ｃ型の強誘電体メモリの例が開示されている（特許文献１）。
【０００３】
このように構成される強誘電体メモリの大容量化を図るには、強誘電体キャパシタの微細化と電源電圧の低電圧化が必要である。しかし、電源電圧の低下はメモリの読み出し時／書き込み時の動作マージンを減少させる。そこで、電源電圧を昇圧してワード線の信号電圧として使用することが考えられた（特許文献２）。また、電源電圧を昇圧してプレート線の信号電圧として使用することも考えられた（特許文献３）。
【０００４】
【特許文献１】特開平６−２２３５８３号公報
【特許文献２】特開平６−２８８７６号公報
【特許文献３】特開２０００−４０３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体記憶装置にワード線の昇圧回路及びプレート線の昇圧回路を組み込むと、回路構成が複雑化し、使用素子数も増加する。
【０００６】
よって、本発明は使用素子の増加を抑えつつ、読み出し／書き込み時の動作マージンを向上させた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明の半導体記憶装置は、強誘電体メモリセルアレイに接続されたワード線及びプレート線に信号を供給する駆動制御回路と、上記強誘電体メモリセルアレイと上記駆動制御回路間の上記ワード線及び上記プレート線にそれぞれ挿入される第１及び第２のトランジスタと、上記第１のトランジスタ及び上記強誘電体メモリセルアレイ相互間の上記ワード線と上記第２のトランジスタ及び上記強誘電体メモリセルアレイ相互間の上記プレート線との間に直列に接続される第１のキャパシタ、第３のトランジスタ、第４のトランジスタ及び第２のキャパシタと、上記第１のキャパシタ及び上記第３のトランジスタ相互の接続点と上記第４のトランジスタ及び上記第２のキャパシタ相互の接続点との間に直列に接続される第５及び第６のトランジスタと、上記第３及び第４のトランジスタ相互の接続点と上記第５及び第６のトランジスタ相互の接続点をそれぞれ所定電位に設定する回路電源と、を備える。
【０００８】
また、本発明の半導体記憶装置は、上記第１及び第２のトランジスタ、上記第５及び第６のトランジスタを導通させると共に上記第３及び第４のトランジスタを非導通とし、その後、上記第１及び第２のトランジスタ、上記第５及び第６のトランジスタを非導通とすると共に上記第３及び第４のトランジスタを導通させる昇圧制御手段と、を備える。
【０００９】
かかる構成とすることによって、比較的に簡易な構成でワード線及びプレート線の昇圧回路を得ることができる。また、ワード線容量、プレート線容量等による電圧降下のない電源電圧を印加でき、電源電圧の低圧化を進めても、データの読み出し、書き込み動作のマージンを確保できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の強誘電体キャパシタを用いた半導体記憶装置の第１の実施形態について図１乃至図３を参照しつつ説明する。
【００１１】
実施例の半導体記憶装置は、１Ｔ１Ｃ方式のメモリセルを有し、メモリセルのキャパシタには強誘電体を用いた不揮発性の半導体記憶装置である。
【００１２】
図１は、本発明の半導体記憶装置のメモリセルアレイを駆動するワード線及プレート線の昇圧回路１０の基本構成（メモリセルアレイの１行分）を示す回路図である。
【００１３】
同図に示されるように、ワード線ＷＬ及びプレート線ＰＬはメモリセルアレイ３０内のメモリセル３１の配列に対応して左右方向に延在して配線される。メモリセルアレイ３０内には、ワード線ＷＬ及びプレート線ＰＬの対が複数配置され、ワード線ＷＬ及びプレート線ＰＬと直交するように複数のビット線ＢＬ（図３参照）が配置されている。ビット線には図示しないビット線駆動制御回路からビット線駆動信号が供給される。ワード線ＷＬ、プレート線ＰＬ及びビット線によって画定される複数の領域にメモリセル３１がマトリクス状に配列されている。
【００１４】
図３に示されるように、メモリセルアレイ３０を構成する１つのメモリセル３１は選択トランジスタＴｓ及び強誘電体キャパシタＣｓが直列に接続された１Ｔ１Ｃ型で構成されている。選択トランジスタＴｓのゲートはワード線ＷＬに接続され、選択トランジスタＴｓのソース・ドレインの一端はビット線ＢＬに接続されている。選択トランジスタＴｓのソース・ドレインの他端はキャパシタＣｓの一端に接続されている。キャパシタＣｓの他端はプレート線ＰＬに接続されている。なお、メモリセル３１の構成は１Ｔ１Ｃ型に限定されるものではない。
【００１５】
上記ワード線ＷＬ及びプレート線ＰＬには駆動制御回路２０から後述するように駆動信号ＷＬ及び駆動信号ＰＬが供給される。この駆動制御回路２０とメモリセルアレイ３０間のワード線ＷＬにＮＭＯＳトランジスタＴ１が挿入されている。駆動制御回路２０とメモリセルアレイ３０間のプレート線ＰＬにＮＭＯＳトランジスタＴ２が挿入されている。
【００１６】
ワード線ＷＬ上のトランジスタＴ１とメモリセルアレイ３０間のノードＮ１とプレート線ＰＬ上のトランジスタＴ２とメモリセルアレイ３０間のノードＮ２との間に、昇圧用のキャパシタＣ１、ＰＭＯＳトランジスタＴ５、ＰＭＯＳトランジスタＴ６及び昇圧用のキャパシタＣ２が直列に接続されている。また、直列接続されたトランジスタＴ５及びＴ６に対して並列にトランジスタＴ３及びＴ４が接続される。トランジスタＴ５及びＴ６相互の接続点は回路電源Ｖccに接続されている。トランジスタＴ３及びＴ４相互の接続点は回路の基準電位である接地電位ＧＮＤに接続されている。
【００１７】
上述した、トランジスタＴ１、Ｔ３及びＴ４の各ゲートには駆動制御回路２０からゲート制御信号ＦＬＴＷが信号線を介して供給される。また、トランジスタＴ２、Ｔ５及びＴ６の各ゲートには駆動制御回路２０からゲート制御信号線ＦＬＴＰが信号線を介して供給される。
【００１８】
次に、図２を参照して上述した半導体記憶装置における動作を説明する。同図は半導体記憶装置の各部信号波形を示すタイミングチャートである。なお、本発明はメモリセルへのデータの書き込み時にも昇圧による効果を発揮するが、この実施例では読み出し時（及び、読み出し後の再書き込み）のタイミングチャートで説明している。
【００１９】
初期状態の時刻ｔ０において、ワード線の駆動信号ＷＬ及びプレート線の駆動信号ＰＬは「Ｌ」（接地ＧＮＤ）レベルである。ゲート制御信号ＦＬＴＷ及びＦＬＴＰは「Ｈ」（回路電源Ｖcc）レベルである。信号ＦＬＴＷが「Ｈ」レベルであるため、トランジスタＴ１乃至Ｔ４は導通状態となる。また、信号ＦＬＴＰが「Ｈ」レベルであるため、トランジスタＴ５及びＴ６は非導通状態となる。トランジスタＴ１及びＴ２の導通によって駆動制御回路２０の出力信号はワード線ＷＬのノードＮ１及びプレート線ＰＬのノードＮ２に供給される。従って、キャパシタＣ１の一端が接続されたノードＮ１の電位は「Ｌ」レベル、キャパシタＣ２の一端が接続されたノードＮ２の電位も「Ｌ」レベルとなる。また、トランジスタＴ３及びＴ４の導通によってキャパシタＣ１及びＣ２の各他端はそれぞれ接地（「Ｌ」レベルに設定される。それによって、キャパシタＣ１及びＣ２の電荷はリセット（放電）される。なお、ビット線ＢＬの信号ＢＬの波形は図示していないが、初期状態ｔ0では「Ｌ」レベル（接地ＧＮＤ）である。
【００２０】
時刻ｔ１において、ワード線ＷＬの信号ＷＬが「Ｌ」レベルから「Ｈ」レベルに変化する。このとき、信号ＦＬＴＷ及びＦＬＴＰは引き続いて「Ｈ」レベルであるのでトランジスタＴ１乃至Ｔ４の導通・非導通状態は初期状態から変化しない。ノードＮ１の電圧レベルはトランジスタＴ１のゲート電圧Ｖcc−Ｖthn1となる。ここで、Ｖthn1はＮＭＯＳトランジスタＴ１の閾値電圧である。そして、ノードＮ１（信号ＷＬ（「Ｈ」レベル））→キャパシタＣ１→トランジスタＴ３→接地ＧＮＤのループが形成され、キャパシタＣ１がノードＮ１の電圧Ｎ１（＝Ｖcc−Ｖthn1）で充電される。なお、ビット線ＢＬは、図示しないビット線の駆動制御回路によってハイインピーダンス状態にされる。
【００２１】
時刻ｔ２において、プレート線ＰＬの信号ＰＬが「Ｈ」レベル（電圧Ｖcc）に変化する。トランジスタＴ１乃至Ｔ４の動作状態には変化がなく、トランジスタＴ２は導通状態である。このため、ノードＮ２の電圧レベルはトランジスタＴ１のゲート電圧Ｖcc−Ｖthn2となる。ここで、Ｖthn2はＮＭＯＳトランジスタＴ２の閾値電圧である。そして、ノードＮ２（信号ＰＬ（「Ｈ」レベル））→キャパシタＣ２→トランジスタＴ４→接地ＧＮＤのループが形成され、キャパシタＣ２がノードＮ２の電圧Ｎ２（＝Ｖcc−Ｖthn2）で充電される。
【００２２】
時刻ｔ３において、信号ＦＬＴＷ及び信号ＦＬＴＰが共に「Ｌ」レベル（接地ＧＮＤ）に変化する。これにより、ＮＭＯＳトランジスタＴ１乃至Ｔ４は非導通、ＰＭＯＳトランジスタＴ５及びＴ６は導通となる。トランジスタＴ１の非導通によってノードＮ１が駆動制御回路２０側のワード線から分離されてフローティング状態となる。トランジスタＴ２の非導通によってノードＮ２が駆動制御回路２０側のプレート線から分離されてフローティング状態となる。トランジスタＴ３の非導通及びトランジスタＴ５の導通によってノードＮ１にキャパシタＣ１を介して回路電源Ｖccが印加される。これにより、ノードＮ１の電圧はＶcc＋αの電圧に上昇する。
【００２３】
なお、ノードＮ１の電圧は、より正確には以下のように表される。
Ｎ１＝[（Ｖcc−Ｖthn1）×（ＣWL＋Ｃ１）＋Ｖcc×Ｃ１]／（ＣWL＋Ｃ１）  ［Ｖ］
ここで、Ｖthn1はトランジスタＴ１の閾値電圧、ＣWLはワード線ＷＬの寄生容量、Ｃ１
はキャパシタＣ１の容量である。
【００２４】
上述のように、ノードＮ１の電圧はＶcc＋αの電圧に上昇するが、強誘電体キャパシタＣｓに電源電圧Ｖccが印加されるようにする場合、選択トランジスタＴｓの閾値電圧をＶthnsとすると、キャパシタＣｓへの印加電圧は、
【００２５】
ワード線電位−トランジスタＴｓのゲート・ソース間電圧降下＝Ｎ１＋α−Ｖthnsであるから、α＝Ｖthnsとなるように回路パラメータ設定することによって強誘電体キャパシタＣｓに、電源電圧Ｖccを印加することができる。
【００２６】
同様に、トランジスタＴ４の非導通及びトランジスタＴ６の導通によってノードＮ２にキャパシタＣ２を介して回路電源Ｖccが印加される。これにより、ノードＮ２の電圧もＶcc＋βの電圧に上昇する。
【００２７】
なお、ノードＮ２の電圧も、より正確には以下のように表される。
Ｎ２＝[（Ｖcc−Ｖthn2）×（ＣPL＋Ｃ２）＋Ｖcc×Ｃ２]／（ＣPL＋Ｃ２）  ［Ｖ］
ここで、Ｖthn2はトランジスタＴ２の閾値電圧、ＣPLはプレート線ＰＬの寄生容量、Ｃ
２はキャパシタＣ２の容量である。
【００２８】
上述のように、ノードＮ２の電圧はＶcc＋βの電圧に上昇するが、ビット線容量によって生ずる降下電圧Ｖｂｌをβが＝Ｖｂｌとなるように回路パラメータを設定して電圧降下分を補うことで強誘電体キャパシタＣｓのプレート側電極に電源電圧Ｖccが印加されるように設定することができる。
【００２９】
このように、メモリセルの強誘電体キャパシタＣｓに電源電圧Ｖccを低下させることなく印加することができるので読出し動作を確実に行うことができる。
【００３０】
時刻ｔ４において、プレート線ＰＬの信号ＰＬが「Ｌ」レベルに変化する。また、信号ＦＬＴＰが「Ｈ」レベルに変化する。これにより、トランジスタＴ２が導通し、トランジスタＴ６（及びＴ５）が非導通となってプレート線ＰＬのフローティング状態が解除されてノードＮ２の電位が「Ｌ」レベル（接地ＧＮＤ）となり、メモリセルからのデータの読み出しが終了する。
【００３１】
時刻ｔ４から次の時刻ｔ５までの期間は、再書き込み期間である。メモリセルの情報が「１」（＝「Ｈ」レベル）であった場合、メモリセルの選択トランジスタＴｓを導通させたままでプレート線ＰＬの信号ＰＬを「Ｌ」レベルとすると、ビット線ＢＬの電位（「Ｈ」レベル＝１）により再度各メモリセルのキャパシタに「１」が書き込まれる。
【００３２】
なお、メモリセルの情報が「０」（＝「Ｌ」レベル）であった場合、データは読出しによって破壊されないので、再書き込みの必要はない。
【００３３】
時刻ｔ５において、ワード線ＷＬの信号ＷＬが「Ｌ」レベルに、ゲート制御線の信号ＦＬＴＷが「Ｈ」レベルに変化する。信号ＦＬＴＷの「Ｈ」レベルによってトランジスタＴ１，Ｔ３及びＴ４が導通となる。トランジスタＴ１の導通によってノードＮ１の電圧は「Ｌ」レベル（接地ＧＮＤ）となり、フローティング状態が解除される。また、トランジスタＴ３の導通によってキャパシタＣ１の両端は「Ｌ」レベル（接地ＧＮＤ）に接続され、充電電荷はリセット（放電）される。
【００３４】
同様に、トランジスタＴ４の導通によってキャパシタＣ２の両端も「Ｌ」レベル（接地ＧＮＤ）に接続され、充電電荷はリセット（放電）される。このようにして昇圧回路１０の動作は初期状態ｔ０に戻る。
【００３５】
上記実施例においては、時刻ｔ２〜ｔ４の期間においてメモリセルのデータの読出しが行われ、時刻ｔ４〜ｔ５の期間は、必要によりデータの再書き込みが行われる。
【００３６】
以上説明したように、本発明の実施例によれば、ワード線ＷＬ及びプレート線ＰＬを１つの昇圧回路１０で昇圧することにより、昇圧回路１０の素子数の増加を抑えつつ不揮発性メモリアレイ３０におけるデータの読み出しとその後の再書き込みの動作マージンを向上させられる。
【００３７】
図４は、本発明の第２の実施例を示している。同図において図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００３８】
この実施例では、図１に示した信号ＦＬＴＰを信号ＦＬＴＷと信号ＰＬを用いて発生させている。すなわち、信号ＦＬＴＷをインバータＩｎ１を介してＮＡＮＤゲートの一方入力に、信号ＰＬをＮＡＮＤゲートの他方入力に与えることによってＮＡＮＤゲートの出力に信号ＦＬＴＰを得ている。
【００３９】
図５及び図６は、本発明の第３の実施例を示している。図５において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。この実施例では図１に示されるトランジスタＴ１及びＴ２に変えてトランスファーゲートＴＧ１及びＴＧ２を使用している。各ランスファーゲートはＮＭＯＳトランジスタとＰＭＯＳトランジスタによって構成され、ＮＭＯＳトランジスタにはインバータを介してＰＭＯＳトランジスタのゲート制御信号が印加される。他の構成は図１と同様である。
【００４０】
図６は、第３の実施例のタイミングチャートである。ゲート制御信号ＦＬＴＷ及びＦＬＴＰの波形が図２に示されたものとは逆の波形に設定されている。従って、第１の実施例と同様に動作する。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施例における半導体記憶装置の昇圧回路を説明する回路図である。
【図２】本発明の第１の実施例における昇圧回路各部の信号状態を示すタイミングチャートである。
【図３】本発明の実施例におけるメモリセルを説明する回路図である。
【図４】本発明の第２の実施例における半導体記憶装置の昇圧回路を説明する回路図である。
【図５】本発明の第３の実施例おける半導体記憶装置の昇圧回路を説明する回路図である。
【図６】本発明の第３の実施例における昇圧回路各部の信号状態を示すタイミングチャートである。
【符号の説明】
【００４２】
１０  昇圧回路、２０  駆動制御回路、３０  メモリセルアレイ、３１  メモリセル、Ｔ１，Ｔ２，Ｔ３，Ｔ４  ＮＭＯＳトランジスタ、Ｔ５，Ｔ６  ＰＭＯＳトランジスタ、Ｃ1，Ｃ2  昇圧用キャパシタ、ＴＧ１，ＴＧ２  トランスファゲート、Ｉｎ１，Ｉｎ２，Ｉｎ３  インバータ
【図１】
2006209859.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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