(57)【要約】【課題】簡素で、精度を向上できる、コンタクトホールを有する半導体装置およびその製造方法を提供する。【解決手段】備えられた、各メサ領域（３）によって互いに隔離された複数の各トレンチ（２）と、各トレンチ（２）に第１絶縁層（６）によって半導体基板（１）から電気的に絶縁されている電極（４）とが半導体基板（１）に設けられ、上記電極の上端がトレンチの上端よりも深いレベルに位置している構造体の表面（７、８、９）に熱酸化プロセスを施す。これにより、上記構造体の表面の少なくとも一部を覆う第２絶縁層（１０）を形成する。半導体基板（１）がメサ領域（３）の領域において露出するように、平坦化プロセスを実行する。この平坦化プロセス後、第２絶縁層（１０）の残存部分をコンタクトホールマスクとして用いて、メサ領域（３）にコンタクトホール（１２）を形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板（１）に、各メサ領域（３）によって互いに絶縁された複数の各トレンチ（２）と、
上記各トレンチ（２）内に、第１絶縁層（６）によって半導体基板（１）から電気的に絶縁されている各電極（４）とが設けられ、
上記各電極（４）の上端が、上記トレンチ（２）の上端よりも深いレベルに位置する構造体の上記半導体基板（１）に各コンタクトホール（１２）を形成するための半導体装置の製造方法であって、
上記構造体の表面（７、８、９）に熱酸化プロセスを施すことにより、上記構造体の表面の少なくとも一部を覆う第２絶縁層（１０）を形成するステップと、
上記半導体基板（１）が各メサ領域（３）の領域において露出するように、平坦化プロセスを実行するステップと、
上記平坦化プロセス後に、残存した上記第２絶縁層（１０）の残存部分をコンタクトホールマスクとして用いて、上記各メサ領域（３）に上記各コンタクトホール（１２）をそれぞれ形成するステップとを有する半導体装置の製造方法。
【請求項２】
上記熱酸化プロセスを実行する前に、上記各電極（４）の上部領域（８）を露出させる請求項１に記載の半導体装置の製造方法。
【請求項３】
上記第２絶縁層（１０）を形成した後で、上記第２絶縁層（１０）の上に第３絶縁層（１１）を堆積する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
上記平坦化プロセスを、ＣＭＰプロセスおよび／またはエッチングプロセスによって行い、
上記平坦化プロセスによって、上記第２絶縁層（１０）の一部および／または上記第３絶縁層（１１）の一部を除去する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
上記各コンタクトホール（１２）を、エッチングプロセスによって形成し、
上記エッチングプロセスに用いるエッチャントは、上記第２絶縁層（１０）ではなく上記半導体基板（１）のみをエッチングするような選択的エッチャントである請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体装置（特に、トレンチトランジスタ、ＩＧＢＴ、ショットキダイオードなど）の製造方法の中間ステップである請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
上記各電極（４）が、半導体材料によって構成されている請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
上記半導体基板（１）は単結晶シリコンからなり、
上記各電極（４）はポリシリコンからなる請求項７に記載の半導体装置の製造方法。
【請求項９】
上記各電極がトレンチトランジスタの各ゲート電極である請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
メサ領域（３）によって互いに絶縁された複数のトレンチ（２）と、
上記トレンチ（２）毎に備えられた電極（４、５）と、を有する半導体基板（１）を備え、
上記電極は、上記電極の周囲から対応する絶縁部（６、１０、１１）により電気的に絶縁されており、かつ、上記電極の上端が、上記電極が位置する上記トレンチの上端よりも深いレベルに配置されている半導体装置であって、
上記トレンチ（２）毎は、上記トレンチ（２）の上部領域に拡張部分を有し、
上記拡張部分は、上記対応する絶縁部（１０）によって少なくとも部分的に充填されており、
上記絶縁部（１０）の側部境界線は、上記各絶縁部が、メサ領域においてコンタクトホール（１２）を形成するためのコンタクトホールマスクとして用いられるように選択されている半導体装置。
【請求項１１】
上記拡張部分が漏斗型である請求項１０に記載の半導体装置。
【請求項１２】
上記各電極（４）上に位置する上記各絶縁部の一部が複数の絶縁層（１０、１１）を含んでいる請求項１０または１１に記載の半導体装置。
【請求項１３】
上記電極毎における垂直方向の上端の位置が、上記漏斗型をした拡張部分における垂直方向の下端の位置上にある請求項１１または１２に記載の半導体装置。
【請求項１４】
上記漏斗型の拡張部分における垂直方向の下端の位置上に配置された上記各電極の領域は、拡張していない形状である請求項１３に記載の半導体構造。
【請求項１５】
上記各電極は、上記各トレンチの下部領域において薄くなっている請求項１０〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
上記電極毎は、互いに絶縁された上部電極（４）と下部電極（５）とに分かれており、上記下部電極は、上記上部電極よりも薄くなっている請求項１５に記載の半導体装置。
【請求項１７】
上記絶縁部（６）が、上記各トレンチ（２）の下部領域において厚くなっている請求項１５または１６に記載の半導体装置。
【請求項１８】
メサ領域毎に、ソース領域（１４）と基板領域（１５）とが形成されている垂直構造のトランジスタである請求項１０〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
メサ領域毎に、上記ソース領域と上記基板領域とを接続させるためのコンタクトホール（１２）が形成されており、
上記コンタクトホールの横方向端部が、隣り合う各トレンチの絶縁部（１０）において終端している請求項１８に記載の半導体装置。
【請求項２０】
コンタクトホール毎の内部の下部領域に、基板コンタクト領域が形成されている請求項１９に記載の半導体装置。
【請求項２１】
上記半導体基板（１）が第１導電型であり、
上記ソース領域（１４）が第１導電型であり、
上記基板領域（１５）が第２導電型であり、
上記基板コンタクト領域が第２導電型である請求項２０に記載の半導体装置。
【請求項２２】
各メサ領域により互いに隔離されている複数の各トレンチ（２）と、
上記各トレンチ（２）内に設けられた電極（４、５）と、を有する半導体基板（１）を備えた半導体装置であって、
上記電極は、上記電極の各周囲から対応する絶縁部（６、１０、１１）により電気的に絶縁されており、
上記トレンチ（２）毎の上部領域は、拡張部分を有し、
上記拡張部分は、上記対応する絶縁部（１０）によって少なくとも部分的に充填されており、
上記絶縁部（１０）の側部境界線は、上記各絶縁部が、上記各メサ領域において各コンタクトホール（１２）を形成するためのコンタクトホールマスクとして用いられるように選択されており、
電極（４、５）毎の上記上端が、上記電極が位置するトレンチ（２）の上端よりも深いレベルに配置されており、
上記コンタクトホール（１２）に隣り合っている絶縁部（１０）の少なくとも表面領域が水平面の一部を構成し、
上記水平面における垂直方向での位置が、上記各トレンチ（２）における垂直方向でのの上端の位置に相当している、半導体装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、コンタクトホールを有する半導体装置の製造方法に関するものである。上記半導体装置は、半導体基板に、メサ領域によって互いに絶縁された複数のトレンチが設けられ、上記各トレンチ内に第１絶縁層によって半導体基板から電気的に絶縁された電極が設けられている構造体から得られるものである。さらに、本発明は、半導体装置に関するものである。
【０００２】
大規模に集積された半導体装置を製造するには、精度の高い製造方法が必要である。したがって、トレンチトランジスタを製造する際、例えば、各トレンチ間に配置された各メサ領域に形成されている各コンタクトホール（トレンチが形成されている半導体基板の一部で、トレンチ間に配置されている）は、各トレンチから規定された間隔にて配置されている必要がある。上記各コンタクトホールを上記のように配置できない場合、トレンチトランジスタの閾値電圧が大きく変動するという悪影響を生じる。
【０００３】
各メサ領域の各コンタクトホールは、通常、いわゆる「各スペーサー」を用いて製造される。上記各スペーサーは、各コンタクトホールの製造前に形成され、各トレンチと、後で製造される各コンタクトホールとの間の間隔を規定する。スペーサーの形成方法についていくつか考察する。
【０００４】
特許文献ＤＥ  ４０  ４２  １６３  Ｃ２では、上記各スペーサーを、複雑なマスクを用いて製造する。
【０００５】
特許文献ＤＥ  １０２  ４５  ２４９  Ａ１では、上記各スペーサーを、個々に製造される必要のある複数の各絶縁構造を用いて製造する。
【０００６】
特許文献ＵＳ  ５，３８５，８５２では、上記各コンタクトホールの製造に必要な各スペーサーを、トレンチマスクを用いて製造する。
【０００７】
特許文献ＵＳ  ２００２／０００８２８４  Ａ１では、上記各スペーサーを、メサ領域エッチバックプロセスによって製造する。
【０００８】
さらに、特許文献ＵＳ  ５，８０１，４１７では、上記各スペーサーを、ハードマスクを用いて製造する。
【０００９】
これら上記各方法には、上記各スペーサーの製造中に生じる寸法精度差が比較的大きい、という不都合がある。さらに、上記各スペーサーの製造に、付加的なマスクが必要である、という不都合がある。
【００１０】
本発明の目的は、簡素で、精度の向上した、半導体基板における各メサ領域に位置する各コンタクトホールの製造方法を明示することにある。
【００１１】
この目的を達成するために、本発明は、本特許出願の請求項１に記載の製造方法を提示する。さらに、本発明は、本特許出願の請求項１０に記載の半導体装置を提示する。本発明の技術思想に関する有効な改良点および展開形態については、従属請求項に記載している。
【００１２】
半導体基板にコンタクトホールを形成した半導体装置を製造するための、本発明の方法は、
半導体基板に、各メサ領域によって互いに絶縁された複数のトレンチが設けられ、
上記各トレンチ内に、第１絶縁層によって上記半導体基板から電気的に絶縁されている各電極が設けられ、上記各電極の上端が、上記各トレンチの上端よりも深いレベルに位置している、構造体から得られ、本発明の方法は、
上記構造体の表面に対し熱酸化プロセスを施すことにより、上記構造体の表面の少なくとも一部を覆う第２絶縁層を形成するステップと、
上記半導体基板が各メサ領域の領域において露出するように、平坦化プロセスを実行するステップと、
上記平坦化プロセス後に残存した上記第２絶縁層の残存部分をコンタクトホールマスクとして用いて、上記各メサ領域に対し上記各コンタクトホールを形成するステップとを有している。
【００１３】
上記熱酸化プロセスを実行する前に、上記各電極の上部領域を露出すること（上記露出工程をまだ実行していない場合であれば）が好ましい。
【００１４】
上記場合、上記「平坦化」とは、各層の除去（例えば、エッチング、研削、または、研磨によって）を意味するということである。
【００１５】
本発明の方法により、上記各コンタクトホールと上記各トレンチとの間隔を受動的に調整できる。その結果、上記各コンタクトホールの製造に対し、別のマスクを用いる必要がなくなる。上記熱酸化プロセスの寸法精度の差が、別のマスクを用いることにより生じる寸法精度の差よりも十分に小さいので、このタイプのマスクを用いるによる精度劣化を回避できる。
【００１６】
上記熱酸化プロセスにより形成される上記第２絶縁層は、一方では、上記各コンタクトホールと上記各トレンチとの間のスペーサーとして機能する。他方では、上記第２絶縁層は、例えば、後に形成されるソース金属層に対して、上記各電極を、その先端の方で絶縁するように機能する。
【００１７】
以下では、例えば、上記各トレンチ内の各電極がトレンチトランジスタの各ゲート電極であるとする。上記各ゲート電極を上記ソース金属層から十分に絶縁できるように、本発明の方法の好ましい一実施形態では、上記第２絶縁層を形成した後で、その上に（または、その点まで形成されている構造体の全表面に）第３絶縁層を堆積により形成する。
【００１８】
上記第３絶縁層は、上記各トレンチ内の残余の各空き領域内を充填するように形成されることにより、ソース金属層と各ゲート電極との間における絶縁性を向上させる。
【００１９】
各メサ領域の領域面（つまり、各メサ領域の各表面の横方向に延びている部分）において半導体基板を露出するための上記平坦化プロセスは、例えば、ＣＭＰプロセス（化学的機械研磨）および／またはエッチングプロセスであってもよい。上記第２絶縁層の一部および／または上記第３絶縁層の一部は、上記平坦化プロセスによって除去される。
【００２０】
上記各コンタクトホールを、エッチングプロセスによって形成することが好ましい。エッチャントは、上記第２絶縁層ではなく上記半導体基板（メサ領域）のみをエッチングするような選択的エッチャントである。
【００２１】
したがって、選択的エッチングプロセスが実行される。上記平坦化プロセス後に、残存した上記第２絶縁層の残存部分は、エッチングマスクとして用いられる。
【００２２】
本発明の方法は、特に、半導体装置（詳細にはトレンチトランジスタ、ＩＧＢＴ（insulated gate bipolar transistor）、ショットキダイオードなど）の各製造方法の一部として用いられてもよい。
【００２３】
本発明の方法は、基本的には、各コンタクトホールと各トレンチとを、互いに並んで、規定された間隔にて形成する必要がある場合に用いることができる。
【００２４】
これらの各電極（各ゲート電極）は、半導体材料によって構成されていることが好ましい。なぜなら、上記各ゲート電極の表面を、上記熱酸化プロセスによって絶縁材料に変換することも可能となるからである。
【００２５】
また、上記各電極の材料を、非半導体材料によって構成してもよい。この場合、上記熱酸化プロセスの前または後に、上記ゲート電極の上に、別の絶縁体を設ける必要がある。
【００２６】
好ましい一実施形態として、上記半導体基板を単結晶シリコンから構成し、上記ゲート電極をポリシリコンから構成することが挙げられる。しかし、本発明の各構成材料としては、これらに限定されるものではなく、例えば、タングステン、Ｔｉ、窒化チタン、Ｃｕ、または、Ａｌを用いてもよい。
【００２７】
さらに、本発明は、各メサ領域によって互いに絶縁された複数の各トレンチを有する半導体基板を備えた半導体装置の構造体を提示する。ここで、上記トレンチ毎には、それぞれ１つの電極が備えられている。この電極は、その各周囲を絶縁部により囲まれていることによって、電気的に絶縁されている。
【００２８】
また、上記電極の上端は、上記電極が位置する上記トレンチの上端よりも深いレベル（上記トレンチの深さ方向にて内側）に配置されている。
【００２９】
上記トレンチ毎に、上部領域に拡張した拡張部分を有している。この拡張部分は絶縁部によって少なくとも部分的にそれぞれ充填されている。上記各メサ領域において上記各コンタクトホールを形成するためのコンタクトホールマスクとして上記各絶縁部が用いられるように、上記各絶縁部の側部境界線（側端）は選択されている。
【００３０】
本発明の半導体装置の利点は、各トレンチ内に備えられた各電極の絶縁に用いられる各絶縁部が、同時に、各メサ領域において各コンタクトホールを形成するためのスペーサー構造体（間隔規定構造体）としても用いられるという点にある。
【００３１】
これらの各絶縁部が、非常に高精度な酸化プロセスによって少なくとも部分的に形成されるので、上記各コンタクトホールを、上記各メサ領域において非常に正確に配置することができる。
【００３２】
上記拡張部分は、漏斗型または半球形（ボール形状）であることが好ましい。また、上記各電極上に位置する上記各絶縁部の部分は、複数の絶縁層を含んでいてもよい。
【００３３】
好ましい一実施形態として、上記各電極における垂直方向（半導体基板の主表面方向に対し直交する方向）での上端の位置を、漏斗型をした上記拡張部分における垂直方向での下端の位置上に設定することが挙げられる。
【００３４】
漏斗型の拡張部分における垂直方向での下端の位置上に配置されている上記各電極の領域は、基本的には、所望の形状であってもよい。特に好ましい実施形態として、上記各電極を、これらの形成領域において、上向きに広がっていない形状（つまり、例えば、上にいくにしたがって細くなっている形状）とすることが挙げられる。
【００３５】
これらの各電極は、上記各トレンチの下部領域において薄く（半導体基板の主表面方向に対し直交する方向での厚みが薄く）なっていてもよい。この場合、共通のユニットを形成するために、電極の、厚い上部領域（例えば、ゲート電極）と、薄い下部領域（例えば、ソース電極）とが、結合されていてもよい。
【００３６】
あるいは、上記各電極は、互いに絶縁された上部電極と下部電極とに分かれていてもよい。この場合、下部電極は、上部電極よりも薄くなっている。また、上部電極はゲート電極として用いられ、下部電極は（好ましくはソース電位に位置する）フィールドプレートとして機能している。
【００３７】
上記各トレンチの下部領域に位置する絶縁部は、厚く（半導体基板の主表面方向に対し直交する方向での厚みが厚く）構成されていることが有効である。
【００３８】
上記半導体装置は、例えば、垂直構造のトランジスタであってもよい。このような場合の半導体装置では、上記半導体装置のメサ領域毎に、ソース領域と基板領域とが形成されている。この場合、メサ領域毎に、上記ソース領域と基板領域とを接続するための１つのコンタクトホールが形成されていることが有効である。上記場合においては、（メサ領域の表面における）このコンタクトホールの横方向（半導体基板の主表面方向に対し平行な方向）での端部は、隣り合う各トレンチの各絶縁部（正確には、上記各メサ領域の表面に隣り合っている各絶縁部の部分）において終端している。
【００３９】
上記基板領域との接続を、より確実化するために、コンタクトホール毎の下部領域内に、基板コンタクト領域が少なくとも形成されていてもよい。
【００４０】
上記半導体装置がトランジスタであれば、好ましい一実施形態として、上記半導体基板は第１導電型であり、上記ソース領域は第１導電型であり、上記基板領域は第２導電型であり、上記基板コンタクト領域は第２導電型であることが挙げられる。
【００４１】
本発明の実施形態について、図面を参照しながら以下に詳述する。
【００４２】
図１は、本発明の製造方法に関する好ましい一実施形態の第１プロセス段階を示す断面図である。
【００４３】
図２は、本発明の製造方法に関する好ましい一実施形態の第２プロセス段階を示す断面図である。
【００４４】
図３は、本発明の製造方法に関する好ましい一実施形態の第３プロセス段階を示す断面図である。
【００４５】
図４は、本発明の製造方法に関する好ましい一実施形態の第４プロセス段階を示す断面図である。
【００４６】
図５は、本発明の製造方法に関する好ましい一実施形態の第５プロセス段階を示す断面図である。
【００４７】
図６は、本発明の製造方法に関する好ましい一実施形態の第６プロセス段階を示す断面図である。
【００４８】
図面において、同じまたは互いに類似した領域、部材、または、部材群には、同じ参照符号を付記している。さらに、全ての各実施形態では、ドーピング型を互いに入れ替えてもよい。つまり、ｎ型領域をｐ型領域に置換でき、その逆もまた同様である。
【００４９】
図１は、本発明に係る半導体装置の製造方法の開始段階を示している。上記半導体装置は、半導体基板１を備えている。この半導体基板１内には、溝形状の複数の各トレンチ（図１ではトレンチを１つだけ示している）２がそれぞれ備えられている。これらの各トレンチ２は、それぞれ各メサ領域３によって互いに絶縁されている。
【００５０】
上記各トレンチ２には、各ゲート電極４および各ソース電極（ソース電位での電極）５が設けられている。上記各ソース電極５は、上記各ゲート電極４から電気的に絶縁されている。上記各ゲート電極４および上記各ソース電極５は、それぞれ、第１絶縁層６によって、上記半導体基板１から電気的に絶縁されている。
【００５１】
この第１絶縁層６は、トレンチ２の下部領域において（つまり、ソース電極５の領域において）、トレンチ２の上部領域（つまり、ゲート電極４の領域において）と比べて、半導体基板１の主表面方向に平行な方向での厚みが厚くなっている。この第１絶縁層はまた、このプロセス段階では、メサ領域３の表面７を被覆している。
【００５２】
次のプロセスステップ（図２）では、第１絶縁層６を、トレンチ２の深さ方向（半導体基板１の主表面方向に直交する方向）へとエッチバックする。エッチングの深さは、各ゲート電極４の上部領域８が第１絶縁層６の残余部分から突き出て、つまり被覆されていないように、選択される。
【００５３】
次のプロセスステップ（図３）では、図２に示す構造体の表面に熱酸化プロセスを施す。この構造体の表面とは、メサ領域の表面７と、トレンチ２の内壁の被覆されていない領域９の表面と、第１絶縁層６の残余部分から突き出たゲート電極４の一部の表面とからなる表面のことである。メサ領域３の一部とゲート電極４の上部領域８（被覆されていない領域）の一部とは、熱酸化プロセスにより被覆され、第２絶縁層１０となる。
【００５４】
続くプロセスステップ（図４）では、第２絶縁層１０の表面に、第３絶縁層１１（例えば、リンをドープしたケイ酸塩ガラス（ＰＳＧ）、ドープしていないケイ酸塩ガラス（ＵＳＧ）、ＴＥＯＳ（高密度酸化プラズマ（High Density Plasma Oxide））、ＢＰＳＧ（ボロンリンガラス）、または、窒化物）を堆積する。第３絶縁層１１を堆積した結果、トレンチ２内に残った空き領域２２内にも、絶縁材料が充填される。
【００５５】
次のプロセスステップ（図５）では、平坦化プロセス（例えば、ウェット化学的機械研磨および／またはウェットエッチング）を行う。これにより、メサ領域３の表面７は被覆されていない状態になる。また、任意で、より深く平坦化することもできる。重要なのは、残っているメサ領域３の表面７の少なくとも一部が被覆されていない状態になるということである。メサ領域３の上部領域には、上記ソース領域および上記基板領域が形成される。
【００５６】
次のプロセスステップ（図６）では、メサ領域３にコンタクトホール１２を形成する。次に、上記コンタクトホール１２内に、導電性材料１３（例えば、金属）を充填する。この導電性材料１３により、ソース領域１４と基板領域１５とを接続させる。
【００５７】
ここで、前記第２絶縁層１０は、上記コンタクトホール１２を形成するためのマスクとして用いられる。コンタクトホール１２を形成するためのマスクである第２絶縁層１０を用いて、トレンチ２とコンタクトホール１２との間の相対的な位置づけを非常に正確に行うことができる。なぜなら、（熱酸化プロセスによって形成される）第２絶縁層１０の横方向（半導体基板１の主表面方向に平行な方向）での寸法の再現性が非常によいからである。
【００５８】
以下に、本発明の他の観点について詳述する。本発明の方法により、トレンチとコンタクト領域との間隔を、自己整合的に設定できる。その目的は、各パワートランジスタの実装密度を最大にできる（最小ピッチにする）ことである。
【００５９】
従来では、各パワートランジスタの製造方法には、半導体基板に対し、位置合わせされ、当接させたフォトマスクが用いられている。この従来の製造方法では、トレンチとコンタクトホールとの間隔が、フォトリソグラフィー技術（フォトリソグラフィー技術のＣＤディメンジョン、フォトリソグラフィー技術の位置決め許容差）により変動するという不都合を生じている。
【００６０】
この変動は、部材のスケーリング（shrink roadmap、回路線図の縮小率）を制限してしまう。なぜなら、上記コンタクトホール内での基板コンタクト領域の形成（一般的にはｐ＋型注入）位置が、半導体装置のの閾値電圧に影響を与えるからである。
【００６１】
特許文献ＤＥ  ４０  ４２  １６３  Ｃ２では、本発明と対照的に、トレンチをエッチングにより形成する前にボールエッチング（bowl etching）（異方性エッチング）によってスペーサーの範囲を規定するスペーサー技術が用いられている。この技術では、除去が煩雑な、複雑なマスク積層が用いられる。その上、ボールエッチングでは、本発明において用いられるスペーサーによって得られる程度の精度を得ることができない。
【００６２】
上記各トレンチに備えられた各ゲート電極は、Ｔ字の形をしている。ここで、トレンチの上部領域に位置する拡張部分（エッチングプロセスによって形成されたボール形状）には、ゲート電極が少なくとも部分的に充填されている。ゲート電極を半導体基板から絶縁する絶縁層は、ボール領域内に一定の層厚を有している。
【００６３】
本発明では、ボール（拡張部分、つまりＶ型の漏斗）を熱酸化プロセスによって形成するので、ボールを形成するためのエッチングプロセスは必要ではない。なお、このボールには、熱酸化プロセスが行われている間に形成された絶縁材料が充填されている。
【００６４】
したがって、本発明では、特許文献ＤＥ  ４０  ４２  １６３  Ｃ２の開示とは異なって、ボールに、Ｔ型のゲート電極の上部部分ではなく、絶縁材料を充填する。したがって、本発明では、ゲート電極は、Ｔ型ではなく、好ましくはプレート型の形状をしている。また、（平坦化プロセスを実行した後の）拡張部分に位置する絶縁層の層厚は、本発明では、均一ではない。
【００６５】
他の相違点は、本発明では、初めに、ゲート電極を、基本的に垂直に延びる壁を有するトレンチ内に製造し、次に、拡張部分を形成する、という点である。これに関して、このプロセスの進み方は、特許文献ＤＥ  ４０  ４２  １６３  Ｃ２とは逆である。
【００６６】
特許文献ＤＥ  １０２  ４５  ２４９  Ａ１では、スペーサーは、メサを後退させることにより得られる。この製造プロセスは、ここでも、複数のプロセス変動（トレンチの角度の変動、メサエッチバック、スペーサーＴＥＯＳの厚さ、エッチングの変動）の影響を受ける。これらの変動を本発明では回避できる。この特許文献に記載されているメサ領域から突き出ているトレンチ絶縁部を、本発明の方法では用いない。
【００６７】
特許文献  ＵＳ  ６，７５３，２２８  Ｂ２では、スペーサーを用いて、基板コンタクト領域の形成（ｐ＋型注入）範囲を自己整合的に規定する方法が開示されている。この方法は、トレンチを用いない半導体装置に関するものである。この方法の不都合な点は、部材のスケーリングを制限する、スペーサーの幅の変動（トレンチをエッチングしている間のハードマスクの腐食、ポリエッチバックの変動、スペーサー酸化物の厚さ、および、エッチングの変動）が不都合な点である。
【００６８】
特許文献ＵＳ  ５，３８５，８５２では、トレンチマスクを用いて、複数の各凹部形成後に、局部酸化によってスペーサーを形成する。この場合の不都合な点は、ハードマスクである窒化物の存在下でのフィールド酸化が、続いて行われるフィールドプレートエッチングを行う間に、高い内部応力および深刻な不都合となるアンダーカットを生じさせるという点にある。さらに、不都合なことには、ＬＯＣＯＳ酸化（酸化を部分的に抑制する窒化物層を用いた局部酸化）によって設定される、複雑なハードマスクプロセスが必要であり、そのプロセスが大きな変動幅を有するという点にある。
【００６９】
また、特許文献ＵＳ  ２００２  ０００８２８４  Ａ１では、メサのエッチバックによって、スペーサーを形成する。この方法の不都合は、特許文献ＤＥ  １０２  ４５  ２４９  Ａ１に関して記載した不都合と同様である。
【００７０】
特許文献ＵＳ  ５，８０１，４１７では、トレンチハードマスクによってスペーサーを形成する製造方法が開示されている。上記製造方法では、ハードマスクは、酸化物／ポリ／酸化物の積層を含み、スペーサーは、ＳＦＥＴ３の技術思想（トレンチ内において互いに絶縁された２つの各電極を含む（ダブルポリ）において用いられるようなフィールドプレートの技術思想と組み合わせにくいＴＥＯＳを含む。このスペーサーを、フィールドプレートエッチングの間に除去する必要があるだろう。さらに、スペーサーの端部幅の変化量（ハードマスク積層の３つの層、スペーサーＴＥＯＳの厚さ、および、エッチング）は、無視できない程度の大きさとなる。
【００７１】
本発明は、ポスト（後）酸化物形成プロセスを用いることにより、各トレンチ間において自己整合可能なプロセス手順を提示する。同時に、ポスト酸化物を、ゲート金属層とソース金属層との間を絶縁するための最適の絶縁酸化物として用いる。本発明の方法の利点は、以下の各点である。
・ＳＦＥＴ３プロセスとの適合性がある。
・熱酸化を行う間に層厚変動が最小になるようにスペーサー幅の規定を制限することにより、スペーサー幅のプロセス変化量を最小にできる。
・スペーサーを規定する酸化物を、ゲート絶縁部として用いることができる。
【００７２】
本発明の重要な一観点は、スペーサーの幅（トレンチと比べて）の変動を小さくなるように抑制できる自己整合的なトレンチコンタクト部を実現することにより、最も高い実装密度（最小ピッチ）を実現できるということである。
【００７３】
図１は、ＳＦＥＴ３の標準プロセスにおいてポリＧリセス（複数の各ゲートのための凹部）の形成段階に対応している。上記ゲートの凹部は、標準的なプロセスよりも深いところ、例えば約２００ｎｍ深いところに配置されている。これにより、後に、ソース金属層に対して十分に電気絶縁性を確保できる、厚い絶縁部が得られる。次に、不要なゲート酸化物を、残余部分を残さずに除去する（図２）。
【００７４】
次に、ポスト酸化物形成プロセスを実行する。この重要なプロセスでは、ポスト酸化物は、約２００ｎｍ‐３００ｎｍの厚さに成長する。このプロセスにより、シリコン（半導体基板）が約１００ｎｍ‐１５０ｎｍ分消費される（シリコン（半導体基板）の約１００‐１５０ｎｍ分がポスト酸化物になる）。
【００７５】
このようなポスト酸化物は、シリコンの半導体基板の表面上の位置では、平坦に形成され、また、上記ゲート凹部の端部上の、トレンチ側壁の位置に形成されている（図３）。上記ゲート凹部の端部上の、トレンチ側壁の位置に形成された、ポスト酸化物の形状部は、後に、スペーサーとして用いられる。
【００７６】
上記トレンチ上に形成される、ポスト酸化物のギャップ（隙間）を、中間酸化物（第３絶縁層１１）により充填する（図４）。この中間酸化物を、リン、ボロン、または他のドープされていない材料によってドープしてもよく、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）によって、または、プラズマ強化型（in plasma-enhanced fashion）により堆積してもよい。また、ＨＤＰプロセス（高密度プラズマ）を用いてもよい。
【００７７】
上記中間酸化物のエッチバックを、酸化物エッチャー（エッチャント）によって、または、ＣＭＰと酸化物エッチャーとを組み合わせて、必要に応じて完全に異方性エッチングにより実行してもよい（図５）。このエッチングは、各メサ領域のシリコン表面に達すると終了する。
【００７８】
上記スペーサーの各端部は、各トレンチ間の間隔を規定する（図６）。このトレンチのエッチングに続いて、ｐ＋型コンタクト部（基板コンタクト領域）と、（ポリシリコンおよびＡｌＳｉＣｕによる、または、「ホットＡｌＣｕ」（hot deposited ＡｌＣｕ）からなる障壁による）トレンチの充填部とを形成する。
【００７９】
本発明の方法の利点を以下に示す。
・全体仕様に対して大きく影響する、コンタクトホール面の形成に関するズレ／ＣＤ要求が回避される。
・酸化物の厚さの変動が小さいので、スペーサーを非常に正確に設定できる（１５ｎｍよりも狭い変動）。したがって、基板コンタクト領域の形成位置が閾値電圧に及ぼす影響を最小限にできる。
・ポスト酸化物によって得られる、ソース金属に対する誘電体絶縁部の質が、従来技術において用いられているプラズマプロセスによって形成される絶縁部の質よりも高い。
・ゲート酸化物は、酸化プロセスによって形成される酸化物によって補強されている。
【００８０】
本発明の方法は、基本的に、ＥＤＰ（電子データ処理装置（パソコンのマザーボード、ノートブックパソコン））の製造に用いられるＳＦＥＴ３の製造方法に適用し易い（相性のよい）ものである。
【００８１】
本発明の方法を、標準的なトレンチ、または、共通の電極を備えたフィールドプレートトレンチ（ゲート電極と、その下に位置するソース電極とは、共通の電極を形成するために結合されている）を有するトランジスタなどの半導体装置の製造に用いてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の半導体装置の製造方法に関する好ましい一実施形態の第１プロセス段階を示す断面図である。
【図２】上記一実施形態の第２プロセス段階を示す断面図である。
【図３】上記一実施形態の第３プロセス段階を示す断面図である。
【図４】上記一実施形態の第４プロセス段階を示す断面図である。
【図５】上記一実施形態の第５プロセス段階を示す断面図である。
【図６】上記一実施形態の第６プロセス段階を示す断面図である。
【符号の説明】
【００８３】
１      半導体基板 
２      トレンチ
３      メサ領域
４      ゲート電極
５      ソース電極
６      第１絶縁層
７      メサ領域の表面
８      ゲート電極の上部領域
９      トレンチ内壁の被覆されていない領域
１０    第２絶縁層
１１    第３絶縁層
１２    コンタクトホール
１３    導電性材料
１４    ソース材料
１５    基板領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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