(57)【要約】【課題】微細化が容易な半導体記憶装置を提供する。【解決手段】メモリ素子１は、Ｐ型ウェル領域１０２上には形成されゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたゲート電極１０４と、ゲート電極１０４の両側に形成され、電荷を保持する機能を有するメモリ機能体１０５ａ，１０５ｂと、ゲート電極１０４下に形成されたＰ型のチャネル領域１２１と、チャネル領域１２１の両側に形成されたＮ型の第１，第２の拡散領域１０８ａ，１０８ｂとを備えている。Ｎ型の第１，第２の拡散領域１０８ａ，１０８ｂは浅い拡散領域１０６ａ，１０６ｂと深い拡散領域１０７ａ，１０７ｂとから構成されている。浅い拡散領域１０６ａ，１０６ｂは深い拡散領域１０７ａ，１０７ｂとチャネル領域１２１との間に形成されている。【選択図】図１
2006196686.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
上記ゲート電極下に形成された第１導電型のチャネル領域と、
上記チャネル領域の両側に形成された第２導電型のソース・ドレイン拡散領域と
を備え、
上記ソース・ドレイン拡散領域は、
深い拡散領域と、
上記深い拡散領域と上記チャネル領域との間に位置する浅い拡散領域と
を有する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は絶縁体材料から成り、
上記メモリ機能体の少なくとも一部が上記ソース・ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記ソース・ドレイン拡散領域が上記ゲート電極に対してゲート長方向に離間していることを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体の一部が上記深い拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記半導体層がＳＯＩ基板上に形成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【請求項７】
半導体層のチャネル領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極の上面及び側面を覆う第１の絶縁膜を形成する第１の絶縁膜形成工程と、
上記第１の絶縁膜上に電荷保持膜を形成する電荷保持膜形成工程と、
上記半導体層中に浅い拡散領域を形成するためのイオン注入を行う第１のイオン注入工程と、
上記電荷保持膜上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
上記ゲート電極の両側に、少なくとも上記電荷保持膜を含んで電荷を保持する機能を有するサイドウォール形状のメモリ機能体を形成するメモリ機能体形成工程と、
上記メモリ機能体及び上記ゲート電極を注入マスクとして用いて、上記半導体層中に深い拡散領域を形成するためのイオン注入を行う第２のイオン注入工程と
を備え、
上記浅い拡散領域は上記深い拡散領域と上記チャネル領域との間に位置するように形成されることを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法において、
上記第１のイオン注入工程は、上記電荷保持膜形成工程と上記第２の絶縁膜形成工程との間に行われ、
上記メモリ機能体は、上記第１の絶縁膜、上記電荷保持膜及び上記第２の絶縁膜を含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項７に記載の半導体記憶装置の製造方法において、
上記半導体層上に第３の絶縁膜を形成する第３の絶縁膜形成工程を備え、
上記第１のイオン注入工程は、上記第２の絶縁膜形成工程と上記第３の絶縁膜形成工程との間に行われ、
上記メモリ機能体は、上記第１の絶縁膜、上記電荷保持膜、上記第２の絶縁膜及び上記第３の絶縁膜を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の半導体記憶装置の製造方法において、
上記第１のイオン注入工程は、上記第２の絶縁膜をサイドウォール形状にエッチングした後に行われることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項９に記載の半導体記憶装置の製造方法において、
上記第１のイオン注入工程は、上記第１の絶縁膜、上記電荷保持膜及び上記第２の絶縁膜をサイドウォール形状にエッチングした後に行われることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法並びに携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた半導体記憶装置及びその製造方法、並びに、そのような半導体記憶装置を備えた携帯電子機器とに関する。
【背景技術】
【０００２】
従来、不揮発性メモリの一つであるフラッシュメモリとしては、図２５に示すようなメモリセルを持つものがある（例えば特許文献１（特開平５−３０４２７７号公報）参照）。図２５中、９０１は半導体基板、９０２はフローティングゲート、９０３はワード線（コントロールゲート）、９０４は拡散層ソース線、９０５は拡散層ビット線、９０６は素子分離領域、９０７は絶縁膜を、９０９はチャネル領域を、それぞれ示している。
【０００３】
上記フラッシュメモリは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。そして、上記メモリセルを複数配列して構成したメモリセルアレイにおいては、特定のワード線９０３、拡散層ビット線９０５を選択して所定の電圧を印加することにより、所望のメモリセルにおける情報の書き換え、読み出し動作を行うことができる。
【０００４】
図２６は、上記フラッシュメモリのフローティングゲート９０２中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。上記フローティングゲート９０２中の負電荷の量が増加すると、閾値電圧が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向（図２６中の矢印方向）にほぼ平行移動する。
【０００５】
ところで、上記従来のフラッシュメモリでは、ワード線９０３とチャネル領域９０９との間にフローティングゲート９０２を設けている上に、そのフローティングゲート９０２から電荷が漏れないように、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７の厚みを厚くすると共に、フローティングゲート９０２とチャネル領域９０９とを隔てる絶縁膜９０７を厚くしている。したがって、上記従来のフラッシュメモリは、実効的な絶縁膜９０７の薄膜化が困難であるから、微細化できないという問題ある。
【特許文献１】特開平５−３０４２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、微細化が容易な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、第１の発明の半導体記憶装置は、
半導体層と、
上記半導体層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体と、
上記ゲート電極下に形成された第１導電型のチャネル領域と、
上記チャネル領域の両側に形成された第２導電型のソース・ドレイン拡散領域と
を備え、
上記ソース・ドレイン拡散領域は、
深い拡散領域と、
上記深い拡散領域と上記チャネル領域との間に位置する浅い拡散領域と
を有する
ことを特徴としている。
【０００８】
上記構成の半導体記憶装置によれば、上記ゲート電極の両側には、電荷を保持する機能を有するメモリ機能体が形成されている。このメモリ機能体は、図２５に示すような従来のメモリセルとは異なり、ゲート絶縁膜とは分離されている。つまり、上記メモリ機能体はゲート絶縁膜と独立して形成されてゲート電極の下部に位置していない。したがって、上記ゲート絶縁体を薄膜化して、半導体記憶装置を微細化することができる。
【０００９】
また、上記ゲート電極の両側にメモリ機能体を形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
【００１０】
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書き換え時の干渉が効果的に抑制することができる。つまり、一方の上記メモリ機能体の情報を書き換える時に、他方の上記メモリ機能体に悪影響が及ぶのを防ぐことができる。
【００１１】
また、上記深い拡散領域と上記チャネル領域との間に位置するように浅い拡散領域を形成するから、この浅い拡散領域が深い拡散領域よりもゲート電極に近くに位置する。したがって、上記半導体記憶装置での短チャネル効果を抑制することができる。
【００１２】
一実施形態の半導体記憶装置では、上記メモリ機能体は絶縁体材料から成り、上記メモリ機能体の少なくとも一部が上記ソース・ドレイン拡散領域の一部にオーバーラップしている。
【００１３】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体が絶縁体材料から成っているので、製造工程が簡略化され、歩留まりが向上する。
【００１４】
また、上記メモリ機能体が絶縁体材料から成っているので、半導体記憶装置を集積化した際に、隣接するメモリ機能体同士が干渉することがない。
【００１５】
また、上記メモリ機能体の少なくとも一部がソース・ドレイン拡散領域の一部にオーバーラップしているから、メモリ機能体への書き込みを良好に行うことができる。
【００１６】
一実施形態の半導体記憶装置では、上記ソース・ドレイン拡散領域が上記ゲート電極に対してゲート長方向に離間している。
【００１７】
上記実施形態の半導体記憶装置によれば、上記ソース・ドレイン拡散領域はゲート電極に対してゲート長方向に離間しているから、つまり、ゲート電極とソース・ドレイン拡散領域とがオフセット構造になっているから、メモリ機能体への電荷の注入効率が向上して、書き込み及び消去速度を速くすることができる。
【００１８】
一実施形態の半導体記憶装置では、上記メモリ機能体の一部が上記深い拡散領域の一部にオーバーラップしている。
【００１９】
上記実施形態の半導体記憶装置によれば、上記ソース・ドレイン拡散領域上に、高融点金属から成るシリサイド膜を形成した場合、メモリ機能体の一部が深い拡散領域の一部にオーバーラップしているから、上記シリサイド膜とソース・ドレイン拡散領域との接合距離を十分大きく保つことができる。したがって、上記シリサイド膜による接合リーク電流を低減できる。
【００２０】
一実施形態の半導体記憶装置では、上記半導体層はＳＯＩ基板上に形成されている。
【００２１】
上記実施形態の半導体記憶装置によれば、上記半導体層がＳＯＩ基板上に形成されているから、ソース・ドレイン拡散領域と例えばボディ領域との接合容量を著しく小さくすることができる。したがって上記半導体記憶装置の高速化及び低消費電力化が可能となる。
【００２２】
第２の発明の携帯電子機器は、上記第１の発明の半導体記憶装置を備えたことを特徴としている。
【００２３】
上記構成の携帯電子機器によれば、ロジック回路部と混載が容易な上記第１の発明の半導体記憶装置を備えるから、混載による動作速度の向上、及び、部品点数削減による製造コストの削減が可能となる。
【００２４】
第３の発明の半導体記憶装置の製造方法は、
半導体層のチャネル領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極の上面及び側面を覆う第１の絶縁膜を形成する第１の絶縁膜形成工程と、
上記第１の絶縁膜上に電荷保持膜を形成する電荷保持膜形成工程と、
上記半導体層中に浅い拡散領域を形成するためのイオン注入を行う第１のイオン注入工程と、
上記電荷保持膜上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
上記ゲート電極の両側に、少なくとも上記電荷保持膜を含んで電荷を保持する機能を有するサイドウォール形状のメモリ機能体を形成するメモリ機能体形成工程と、
上記メモリ機能体及び上記ゲート電極を注入マスクとして用いて、上記半導体層中に深い拡散領域を形成するためのイオン注入を行う第２のイオン注入工程と
を備え、
上記浅い拡散領域は上記深い拡散領域と上記チャネル領域との間に位置するように形成されることを特徴としている。
【００２５】
上記構成の半導体記憶装置の製造方法によれば、上記メモリ機能体形成工程によってゲート電極の両側にサイドウォール形状のメモリ機能体を形成する。このメモリ機能体は、図２５に示すような従来のメモリセルとは異なり、ゲート絶縁膜とは分離されている。つまり、上記メモリ機能体はゲート絶縁膜と独立して形成されてゲート電極の下部に位置していない。したがって、上記ゲート絶縁体を薄膜化して、半導体記憶装置を微細化することができる。
【００２６】
また、上記ゲート電極の両側にメモリ機能体を形成することによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
【００２７】
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書き換え時の干渉が効果的に抑制することができる。つまり、一方の上記メモリ機能体の情報を書き換える時に、他方の上記メモリ機能体に悪影響が及ぶのを防ぐことができる。
【００２８】
また、上記深い拡散領域とチャネル領域との間に位置するように浅い拡散領域を形成するから、この浅い拡散領域が深い拡散領域よりもゲート電極に近くに位置する。したがって、上記半導体記憶装置での短チャネル効果を抑制することができる。
【００２９】
一実施形態の半導体記憶装置の製造方法では、
上記第１のイオン注入工程は、上記電荷保持膜形成工程と上記第２の絶縁膜形成工程との間に行われ、
上記メモリ機能体は、上記第１の絶縁膜、上記電荷保持膜及び上記第２の絶縁膜を含む。
【００３０】
上記実施形態の半導体記憶装置の製造方法によれば、上記電荷保持膜形成工程と第２の絶縁膜形成工程との間に第１のイオン注入工程を行うので、ゲート電極をマスクとして用いて、浅い拡散領域を形成するためのイオン注入を行える。したがって、上記ゲート電極に対して浅い拡散領域を所望の位置に自己整合的に制御性良く形成することができる。したがって、半導体記憶装置の電気特性のバラツキを抑制することができる。
【００３１】
一実施形態の半導体記憶装置の製造方法では、
上記半導体層上に第３の絶縁膜を形成する第３の絶縁膜形成工程を備え、
上記第１のイオン注入工程は、上記第２の絶縁膜形成工程と上記第３の絶縁膜形成工程との間に行われ、
上記メモリ機能体は、上記第１の絶縁膜、上記電荷保持膜、上記第２の絶縁膜及び上記第３の絶縁膜を含む。
【００３２】
上記実施形態の半導体記憶装置の製造方法によれば、上記第２の絶縁膜形成工程と第３の絶縁膜形成工程との間に第１のイオン注入工程を行うから、ゲート電極及び第２のゲート絶縁膜をマスクとして用いて、浅い拡散領域を形成するためのイオン注入を行える。したがって、上記第２の絶縁膜の膜厚を制御することにより、チャネル領域と浅い拡散領域との間に形成されるオフセット領域のオフセット幅を任意に設定することができる。
【００３３】
また、上記第２の絶縁膜形成工程と第３の絶縁膜形成工程との間に第１のイオン注入工程を行うから、第２の絶縁膜が存在している状態で、浅い拡散領域を形成するためのイオン注入が行われる。したがって、上記浅い拡散領域を形成するためのイオン注入時に発生するプラズマダメージやコンタミから電荷保持膜を守ることができる。その結果、上記半導体記憶装置の信頼性を高めることができる。
【００３４】
一実施形態の半導体記憶装置の製造方法では、上記第１のイオン注入工程は、上記第２の絶縁膜をサイドウォール形状にエッチングした後に行われる。
【００３５】
上記実施形態の半導体記憶装置の製造方法によれば、上記第２の絶縁膜をサイドウォール形状にエッチングした後、上記第１のイオン注入工程を行うから、浅い拡散領域を形成するためのイオン注入エネルギーを低く設定できる。
【００３６】
一実施形態の半導体記憶装置の製造方法では、上記第１のイオン注入工程は、上記第１の絶縁膜、上記電荷保持膜及び上記第２の絶縁膜をサイドウォール形状にエッチングした後に行われる。
【００３７】
上記実施形態の半導体記憶装置の製造方法によれば、上記第１の絶縁膜、電荷保持膜及び第２の絶縁膜をサイドウォール形状にエッチングした後、第１のイオン注入工程を行うから、浅い拡散領域を形成するための注入エネルギーを装置の性能限界まで低くすることができる。
【発明の効果】
【００３８】
第１の発明の半導体記憶装置は、電荷を保持する機能を有するメモリ機能体をゲート電極の両側に形成することによって、メモリ機能体がゲート絶縁膜と独立して形成されてゲート電極の下部に位置していなくなるので、ゲート絶縁体を薄膜化して、微細化することができる。
【００３９】
また、上記ゲート電極の両側にメモリ機能体を形成していることによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
【００４０】
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されているので、メモリ機能体間における書き換え時の干渉が効果的に抑制することができる。
【００４１】
また、深い拡散領域とチャネル領域との間に位置するように浅い拡散領域を形成することによって、この浅い拡散領域が深い拡散領域よりもゲート電極に近くに位置することになるから、短チャネル効果を抑制することができる。
【００４２】
第２の発明の携帯電子機器は、ロジック回路部と混載が容易な上記第１の発明の半導体記憶装置を備えるので、混載による動作速度の向上、及び、部品点数削減による製造コストの削減が可能となる。
【００４３】
第３の発明の半導体記憶装置の製造方法によれば、メモリ機能体形成工程によってゲート電極の両側にサイドウォール形状のメモリ機能体を形成するから、メモリ機能体はゲート絶縁膜と独立して形成されてゲート電極の下部に位置しなくなる。したがって、上記ゲート絶縁体を薄膜化して、半導体記憶装置を微細化することができる。
【００４４】
また、上記ゲート電極の両側にメモリ機能体を形成することによって、各メモリ機能体は独立して動作することができるから、２ビット動作が可能である。
【００４５】
また、一方の上記メモリ機能体と他方の上記メモリ機能体とはゲート電極により分離されていることによって、メモリ機能体間における書き換え時の干渉が効果的に抑制することができる。
【００４６】
また、上記深い拡散領域とチャネル領域との間に位置するように浅い拡散領域を形成することによって、この浅い拡散領域が深い拡散領域よりもゲート電極に近くに位置することになるから、半導体記憶装置での短チャネル効果を抑制することができる。
【発明を実施するための最良の形態】
【００４７】
まず、本発明の半導体記憶装置を構成するメモリ素子について、以下にその概略を説明する。
【００４８】
本発明の半導体記憶装置を構成するメモリ素子は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置されたメモリ機能体と、第１または第２導電型の領域上に絶縁膜を介して設けられたゲート電極とから構成されるか、あるいは、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に形成されたソース・ドレイン領域（拡散領域）とから構成される。
【００４９】
このメモリ素子は、１つの電荷保持膜に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、このメモリ素子は、必ずしも４値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００５０】
本発明の半導体装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００５１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＳｉＣ、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon On Insulator）基板または多層ＳＯＩ基板等の種々の基板、ガラス基板やプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスのいずれであってもよい。
【００５２】
この半導体基板または半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（シリコン局所酸化）膜、トレンチ酸化膜、ＳＴＩ（浅溝型素子分離）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型またはＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００５３】
ゲート絶縁膜または絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００５４】
ゲート電極または電極は、ゲート絶縁膜上に、通常、半導体装置に使用されるような形状または下端部にゲート電極中央に向かって凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層または多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。すなわち、単一のゲート電極とは、単層または多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン、シリコンゲルマニウム：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはゲート絶縁膜を介してチャネル領域が形成されている。
【００５５】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜または領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体からなるドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩ（大規模集積回路）プロセスではごく標準的に用いられる材料であるため、新たな設備投資などを行う必要がなくコストが抑制でき、好ましい。
【００５６】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のようにそれぞれのメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはこのコンタクトプラグがメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００５７】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００５８】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００５９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００６０】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ（チタン酸ジルコン酸鉛）、ＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）、ＳＢＴ（タンタル酸ビスマスストロンチウム）等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００６１】
つまり、メモリ機能体は、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００６２】
メモリ機能体に含まれる電荷保持膜は、直接または絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜または絶縁膜を介して半導体基板（ウェル領域、ボディ領域またはソース・ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。
【００６３】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。さらに、このようにメモリ機能体の上部をゲート電極が覆っていないので、メモリ機能体に溜めた電荷がゲート電極へ抜けるのを抑制することができる。
【００６４】
電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域またはソース・ドレイン領域もしくは拡散領域）またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００６５】
ソース・ドレイン領域は、半導体基板またはウェル領域と逆導電型の拡散領域として、電荷保持膜のゲート電極と反対側のそれぞれに配置されている。ソース・ドレイン領域と半導体基板またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース・ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース・ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００６６】
ソース・ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、素子の寄生抵抗が大きくなりソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース・ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース・ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることにあるためである。
【００６７】
ソース・ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース・ドレイン領域上に、このソース・ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース・ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース・ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００６８】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極または電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜または電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；ゲート電極を含む半導体基板上に粒子状の電荷保持材料を分散させた絶縁膜材料を塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜または積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極または電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００６９】
本発明のメモリ素子を配列してメモリセルアレイを構成する場合、メモリ素子の最良の形態は、例えば、次の（１）〜（１０）の要件を全て満たすものである。
（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する。
（２）上記ワード線の両側にはメモリ機能体が形成されている。
（３）メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体、特にシリコン窒化膜である。
（４）メモリ機能体はＯＮＯ（Oxide Nitride Oxide）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面とほぼ並行な表面を有している。
（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている。
（６）メモリ機能体内で電荷を蓄積する機能を有する領域（例えば、シリコン窒化膜からなる領域）と拡散層とがオーバーラップしている。
（７）ゲート絶縁膜の表面とほぼ並行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書き込み及び消去動作は単一のワード線により行なう。
（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない。
（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。上記（１）〜（１０）の要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記（１）〜（１０）の要件を全て満たす必要はない。
【００７０】
上記（１）〜（１０）の要件のうち複数満たす場合、特に好ましい組み合わせが存在する。例えば、上記（３）の要件「メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体、特にシリコン窒化膜である」と、上記（９）の要件「メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない」と、上記（６）の要件「メモリ機能体内で電荷を蓄積する機能を有する領域（例えば、シリコン窒化膜からなる領域）と拡散層とがオーバーラップしている」との組み合わせが特に好ましい。この組み合わせが好ましい理由を以下に説明する。
【００７１】
メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体であり、且つ、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書き込み動作が良好に行なわれることを発見した。すなわち、上記（３）及び（９）の要件を満たす場合は、上記（６）の要件を満たすことが必須であることが判明した。一方、メモリ機能体内で電荷を保持するのが導電体である場合はメモリ機能体内の導電体と拡散層がオーバーラップしていない場合でも、書き込み動作を行なうことができた。これは、メモリ機能体内の導体が書き込み電極との容量カップリングにより書き込み補助を行なうためである。また、メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書き込み動作を行なうことができた。
【００７２】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、かつメモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。
【００７３】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、またはメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合、ビット線コンタクトがこの電極にショートしてしまう。このように、ビット線コンタクトをこの電極からショートしないように十分な距離離す必要があるため、メモリ素子を微細化することができない。
【００７４】
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる、すなわち電気的に分離する必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある。メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００７５】
更に、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
【００７６】
更にまた、非常に重要な設計事項として、メモリ機能体内の電荷保持領域が絶縁体であり、かつメモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がない場合（上記２つの条件を満たすことにより、セル占有面積の縮小、製造方法の簡略化による歩留まり向上、ならびにコスト削減という非常に重要な効果が得られる）であっても、メモリ機能体内の電荷保持領域と拡散層をオーバーラップさせることにより、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書き込み及び消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用の電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００７７】
以上より、上記（３）、（９）及び（６）の要件を満たすことが特に好ましいのである。
【００７８】
なお、メモリ素子を複数個配列したメモリセルアレイの場合、半導体層上にゲート絶縁膜を介して形成された単一のワード線と、該単一のワード線下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該単一のワード線の両側にのみ形成され、電荷を保持する機能を有し、かつ上記チャネル領域の一部と拡散領域の一部との上に跨って存するメモリ機能体とからなるメモリ素子が該単一のワード線を共有して複数個配列され、該メモリ機能体は絶縁体材料から成り、該１本のワード線を共有する複数のメモリ素子は、該単一のワード線の両側に形成されたメモリ機能体を共有することが好ましい。このような構成をとった場合、実質上上記要件（３）、（９）及び（６）を満たしているので、メモリ素子を複数個配列したメモリセルアレイとなった場合においても、上記効果を奏することとなる。また、上記メモリ素子の情報の書き換えを行なう際に選択されるワード線が、上記単一のワード線のみであれば、メモリ動作に要するワード線の本数を最小とすることができるので、メモリセルアレイを高密度に集積化することができる。
【００７９】
本発明のメモリ素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。より詳しくは、本発明は、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータまたは他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路またはデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００８０】
以下の実施の形態において、上記メモリ素子をより詳細に説明する。
【００８１】
（第１実施形態）
図１は、本発明の第１実施形態のメモリ素子１の断面構造を示すものである。このメモリ素子１は、半導体基板１０１の表面に形成されたＰ型ウェル領域１０２上に形成されている。Ｐ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の両側には、第１，第２のメモリ機能体１０５ａ，１０５ｂが形成されている。ここで、メモリ機能体とは、メモリ機能体または電荷保持膜のうちで書き換え動作により実際に電荷が蓄積される部分を指している。図１に示す例では、電荷を保持するトラップ準位を有して電荷保持膜となるシリコン窒化膜１０９がゲート電極１０４の上面及び側面を覆っており、このシリコン窒化膜１０９のなかでゲート電極１０４の各側壁に面する部分が、実際に電荷を保持する第１，第２のメモリ機能体１０５ａ，１０５ｂになっている。第１，第２の拡散領域１０８ａ，１０８ｂ（Ｎ型の導電型を有する）は、それぞれソース領域またはドレイン領域として機能する。ゲート電極１０４下にはチャネル領域１２１がある。なお、Ｐ型ウェル領域１０２が半導体層の一例であり、第１，第２の拡散領域１０８ａ，１０８がソース・ドレイン拡散領域の一例である。
【００８２】
上記第１，第２の拡散領域１０８ａ，１０８ｂは、接合深さが深い拡散領域１０７ａ，１０７ｂと、接合深さが浅い拡散領域１０６ａ，１０６ｂとから構成されている。この浅い拡散領域１０６ａ，１０６ｂは深い拡散領域１０７ａ，１０７ｂよりもゲート電極１０４に近い位置に形成されている。また、深い拡散領域１０７ａ，１０７ｂのチャネル領域１２１側の端部だけがシリコン窒化膜１０９にオーバーラップしている。なお、浅い拡散領域１０６ａ，１０６ｂの接合深さは１０ｎｍ〜５０ｎｍが好ましい。より詳しくは、浅い拡散領域１０６ａ，１０６ｂの接合深さを１０ｎｍ〜３０ｎｍにした場合、短チャネル効果は抑制されるが、接合深さが浅いため高抵抗となり素子スピードが遅くなる。また、浅い拡散領域１０６ａ，１０６ｂの接合深さを３０ｎｍ〜５０ｎｍにした場合、短チャネル効果が顕著になるが、素子スピードは低抵抗になるため速くなる。したがって、浅い拡散領域１０６ａ，１０６ｂの接合深さは、２０ｎｍ〜４０ｎｍであることがより好ましい。また、深い拡散領域１０７ａ，１０７ｂは３０ｎｍ〜１５０ｎｍになるように形成されることが好ましい。
【００８３】
以上のように、電荷を保持する第１，第２のメモリ機能体１０５ａ，１０５ｂをゲート電極１０４の両側に形成している。したがって、ゲート絶縁膜１０３を薄膜化できるので短チャネル効果を抑制できると共に、読み出し電流を大きくすることができる。その結果、メモリ素子１を高速化することができる。また、浅い拡散領域１０６ａ，１０６ｂを形成する場合と、浅い拡散領域１０６ａ，１０６ｂを形成しない場合とを比べてると、浅い拡散領域１０６ａ，１０６ｂを形成する方が、短チャネル効果を抑制する効果が大きい。したがって、メモリ素子１を微細化することができるので、単位面積あたりのメモリ素子数を多くでき高集積化できる。
【００８４】
図２は、本発明の第１実施形態の他のメモリ素子２を示すものである。このメモリ素子２が図１のメモリ素子１と異なるのは、オフセット構造になっていることである。すなわち、第１，第２の拡散領域１０８ａ，１０８ｂはゲート電極１０４下のチャネル領域１２１までは達しておらず、第１，第２のメモリ機能体１０５ａ，１０５ｂ下のオフセット領域１２０がチャネル領域の一部を構成している。メモリ素子２はオフセット領域１２０の存在により、メモリ素子１と比して、閾値変動が大きくなり、また、高速に書き込みすることができるという効果がある。メモリ素子１はオフセット領域１２０が存在しないため、第１，第２のメモリ機能体１０５ａ，１０５ｂ下の浅い拡散領域１０６ａ，１０６ｂのバンドを曲げて抵抗を上昇させるためには第１，第２のメモリ機能体１０５ａ，１０５ｂへ多量の電子を注入する必要がある。これに対して、メモリ素子２ではオフセット領域１２０が存在するので、メモリ素子１よりも少量の電子でオフセット領域１２０のバンドを曲げて抵抗を増加させることができる。したがって、メモリ素子２はメモリ素子１よりも閾値の変動が大きく、しかもその変動を高速に行うことができるのである。
【００８５】
図３Ａは、図２におけるメモリ素子２のゲート電極１０４、第１，第２のメモリ機能体１０５ｂ、浅い拡散領域１０６ｂ及び深い拡散領域１０７ｂの位置関係を詳しく説明するために、メモリ素子２の一部を拡大したものである。浅い拡散領域１０６ｂは深い拡散領域１０７ｂよりもゲート電極１０４に近い位置に形成されている。また、深い拡散領域１０７ｂのチャネル領域１２１側の端部は、オフセット領域１２０が生じるようにシリコン窒化膜１０９にオーバーラップしている。また、浅い拡散領域１０６ｂ及び深い拡散領域１０７ｂの深さはメモリ素子１と同等である。
【００８６】
以上のように、上記メモリ素子２は、オフセット領域１２０が存在するため、実行チャネル長がメモリ素子１と比して大きくなっている。したがって、メモリ素子２はメモリ素子１よりも短チャネル効果を抑制することができる。
【００８７】
これに対して、上記浅い拡散領域１０６ａ，１０６ｂが存在しない、すなわち、深い拡散領域１１０７ｂのみでソース・ドレイン拡散領域が形成されている場合を図３Ｂに示す。図３Ｂのオフセット領域１２０の幅は、図３Ａのオフセット領域１２０の幅と同じである。また、深い拡散領域１１０７ｂのみでソース・ドレイン拡散領域を形成した場合、ゲート電極１０４近傍の拡散領域の接合深さが深いために、ゲート長方向の電界が大きくなり、浅い拡散領域を形成した場合と比して短チャネル効果が顕著になる。
【００８８】
さらに、図３Ａでは、深い拡散領域１０７ａ，１０７ｂに対してシリコン窒化膜１０９がオーバーラップしている。したがって、図示はしていないが、ソース・ドレイン拡散領域にシリサイド膜を形成した場合、このシリサイド膜による接合リーク電流を低減する効果がある。図示しないが、仮に、浅い拡散領域のみでソース・ドレイン拡散領域を形成した場合、シリサイド膜とＰＮ接合（浅い拡散領域とＰ型ウェル領域との界面）の距離が短くなり、接合リーク電流が増大するという問題が発生する。
【００８９】
図４は、本発明の第１実施形態のさらに他のメモリ素子３を示すものである。このメモリ素子３が図２のメモリ素子２と異なるのは、第１，第２のメモリ機能体１３１ａ，１３１ｂのそれぞれは、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１１３が、シリコン酸化膜１１１，１１２に挟まれた構造を有しているという点である。図４に示すように、シリコン窒化膜１１３がシリコン酸化膜１１１，１１２で挟まれた構造とすることにより、書き換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
【００９０】
なお、図４において、シリコン窒化膜１１３を酸化アルミニウムなどの強誘電体膜に置き換えてもよい。更には、図１、図２において、第１，第２のメモリ機能体１０５ａ，１０５ｂは、ナノメートルサイズの導電体または半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。このとき、この微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、上記微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。また、メモリ機能体１３１ａ，１３１ｂは、必ずしも図４のメモリ素子３のようにサイドウォールスペーサ形状である必要はない。例えば、図２のメモリ素子２では、電荷を保持するトラップ準位を有するシリコン窒化膜１０９はゲート電極１０４の側面及び上面を覆っているが、実質的に電荷を保持するのは、ゲート電極１０４の両側壁に隣接する部分（第１，第２のメモリ機能体１０５ａ，１０５ｂ）である。すなわち、ゲート電極１０４の両側方の領域に電荷を保持する機能もしくは分極を保持する物質が配置されていればよいのである。
【００９１】
上記メモリ素子３の書き込み動作原理を、図５及び図６を用いて説明する。なお、ここではメモリ機能体１３１ａ，１３１ｂが電荷を保持する機能を有する場合について説明する。
【００９２】
ここで、書き込みとは、メモリ素子３がＮチャネル型である場合にはメモリ機能体１３１ａ，１３１ｂに電子を注入することを指すこととする。以後、メモリ素子３はＮチャネル型であるとして説明する。
【００９３】
上記第２のメモリ機能体１３１ｂに電子を注入する、すなわち、書込むためには、図５に示すように、ゲート電極１０４をワード線ＷＬに接続すると共に、第１，第２の拡散領域１０７ａ，１０７ｂを第１，第２のビット線ＢＬ１，ＢＬ２に接続して、第１の拡散領域１０８ａ（Ｎ型の導電型を有する）をソース電極とし、第２の拡散領域１０８ｂ（Ｎ型の導電型を有する）をドレイン電極とする。例えば、第１の拡散領域１０８ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０８ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層１４０が、第１の拡散領域１０８ａ（ソース電極）から第２の拡散領域１０８ｂへ向かって伸びるが、第２の拡散領域１０８ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０８ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンがゲート電極１０４の正電圧（＋５Ｖ）に引き寄せられ、第２のメモリ機能体１３１ｂに注入されることにより書き込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、第１のメモリ機能体１３１ａに対して書き込みは行なわれない。
【００９４】
このようにして、上記第２のメモリ機能体１３１ｂに電子を注入して、書き込みを行なうことができる。
【００９５】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図６に示すように、第２の拡散領域１０８ｂをソース電極にすると共に、第１の拡散領域１０８ａをドレイン電極とする。例えば、第２の拡散領域１０８ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０８ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース・ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書き込みを行なうことができる。
【００９６】
次に、上記メモリ素子３の消去動作原理を図７及び図８で説明する。
【００９７】
上記第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図７に示すように、第１の拡散領域１０８ａに正電圧（例えば＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０８ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極１０４に負電圧（例えば−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極１０４の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０８ｂには０Ｖを印加すればよい。
【００９８】
上記第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡、散領域の電位を入れ替えればよい。つまり、第１の拡散領域１０８ａに０Ｖを印加し、第２の拡散領域１０８ｂに５Ｖを印加すればよい。
【００９９】
上記第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法を、図８を用いて説明する。第１の拡散領域１０８ａに正電圧（例えば＋４Ｖ）、第２の拡散領域１０８ｂに０Ｖ、ゲート電極１０４に負電圧（例えば−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば＋０．８Ｖ）を印加すればよい。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０８ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。この注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０８ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０８ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれる結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【０１００】
この第２の方法によれば、Ｐ型ウェル領域１０２と第１の拡散領域１０８ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０８ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図２及び図４を参照）が存在する場合は、負の電位が印加されたゲート電極１０４により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【０１０１】
なお、上記第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０８ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【０１０２】
何れの消去方法によっても、メモリ素子３は過消去が起きにくいという特徴を有している。ここで、過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値電圧が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory：電気的消去書き込み可能な読み出し専用メモリ）では大きな問題となっており、特に閾値電圧が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。メモリ素子３においては、第１，第２のメモリ機能体１３１ａ，１３１ｂに大量の正孔が蓄積された場合においても、第１，第２のメモリ機能体１３１ａ，１３１ｂ下に電子が誘起されるのみで、ゲート絶縁膜１０３下のチャネル領域１２１のポテンシャルにはほとんど影響を与えない。消去時の閾値電圧はゲート絶縁膜１０３下のポテンシャルにより決まるので、過消去が起きにくいのである。
【０１０３】
次に、上記メモリ素子３の読み出し動作原理を、図９を用いて説明する。
【０１０４】
上記第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、図９に示すように、第１の拡散領域１０８ａをソース電極とし、第２の拡散領域１０８ｂをドレイン電極として、トランジスタ（メモリ素子３）を飽和領域動作させる。例えば、第１の拡散領域１０８ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０８ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１０５】
上記第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、図示はしていないが、第２の拡散領域１０８ｂをソース電極に、第１の拡散領域１０８ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０８ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０８ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース・ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【０１０６】
なお、上記ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、第１，第２のメモリ機能体１３１ａ，１３１ｂの余剰電荷の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値電圧の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【０１０７】
上記第１，第２の拡散領域１０８ａ，１０８ｂがゲート電極１０４端に達している場合、つまり、第１，第２の拡散領域１０８ａ，１０８ｂとゲート電極１０４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値電圧はほとんど変化しなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、第１，第２の拡散領域１０８ａ，１０８ｂとゲート電極１０４とがオーバーラップしていない、すなわち、オフセット領域１２０が存在するほうが好ましい。
【０１０８】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、メモリ素子３のゲート電極１０４にワード線ＷＬを接続し、第１の拡散領域１０７ａに第１のビット線ＢＬ１を接続し、第２の拡散領域１０８ｂに第２のビット線ＢＬ２を接続し、メモリ素子３を複数配列することにより、メモリセルアレイを構成することができる。
【０１０９】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合、ソース・ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース・ドレイン領域に接続されるビット線の本数を半減することができる。
【０１１０】
以上の説明から明らかなように、メモリ素子３によれば、第１，第２のメモリ機能体１３１ａ，１３１ｂはゲート絶縁膜１０３と独立して形成され、ゲート電極１０４の両側に形成されている。そのため、メモリ素子３は２ビット動作が可能である。更には、第１，第２のメモリ機能体１３１ａ，１３１ｂはゲート電極１０４により分離されているので書き換え時の干渉が効果的に抑制される。
【０１１１】
（第２実施形態）
本発明の第２実施形態のメモリ素子における第１，第２のメモリ機能体２６１，２６２は、電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、図１０に示すように、ＯＮＯ構造を有している。すなわち、シリコン窒化膜２４２と、このシリコン窒化膜２４２を挟むシリコン酸化膜２４１，２４３とが第１，第２のメモリ機能体２６１，２６２を構成している。ここで、シリコン窒化膜２４２は電荷を保持する機能を果たす。また、シリコン酸化膜２４１，２４３はシリコン窒化膜２４２中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。なお、シリコン酸化膜２４１が第１の絶縁膜の一例であり、シリコン窒化膜２４２が電荷保持膜の一例であり、シリコン酸化膜２４３が第２の絶縁膜の一例である。
【０１１２】
また、上記第１，第２のメモリ機能体２６１，２６２における電荷を保持する領域（シリコン窒化膜２４２）は、第１，第２の拡散領域２０８ａ，２０８ｂのそれぞれとオーバーラップしている。ここで、オーバーラップするとは、第１，第２の拡散領域２０８ａ，２０８ｂの少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、図１０において、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と第１，第２の拡散領域２０８ａ，２０８ｂとのオフセット領域であり、２８１はゲート絶縁膜２１４の表面に対してほぼ平行に配置された水平領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１最表面部はチャネル領域となる。第１，第２の拡散領域２０８ａ，２０８ｂは、浅い拡散領域２０６ａ，２０６ｂと深い拡散領域２０７ａ，２０７ｂとで構成されている。
【０１１３】
上記第１，第２のメモリ機能体２６１，２６２における電荷を保持する水平領域２８１が、第１，第２の拡散領域２０８ａ，２０８ｂにオーバーラップすることによる効果を説明する。
【０１１４】
図１１は、図１０の第２のメモリ機能体２６２の周辺部の拡大図である。図１１のＷ１はゲート電極２１７の右側底部端と第２の拡散領域２０８ｂとのオフセット幅である。また、図１１のＷ２はゲート電極２１７のゲート長方向の切断面における第２のメモリ機能体２６２の幅である。第２のメモリ機能体２６２のうちシリコン窒化膜２４２のゲート電極２１７と離れた側の端が、第２のメモリ機能体２６２のゲート電極２１７から離れた側の端と一致している。つまり、シリコン窒化膜２４２の図中右端が、第２のメモリ機能体２６２の図中右端と一致している。このため、第２のメモリ機能体２６２の幅をＷ２として定義した。また、Ｗ２−Ｗ１が、メモリ機能体２６２と拡散領域２０８ｂとのオーバーラップ量である。第２のメモリ機能体２６２と第２の拡散領域２０８ｂとのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、シリコン窒化膜２４２において電荷を保持する水平領域２８１が、第２の拡散領域２０８ｂにオーバーラップすることである。つまり、Ｗ２＞Ｗ１なる関係を満たすことが特に重要である。
【０１１５】
なお、図１２に示すように、シリコン窒化膜２４２とシリコン酸化膜１２４１，１２４３とで第２のメモリ機能体１２６２を構成した場合、シリコン窒化膜１２４２のゲート電極２１７と離れた側の端が、第２のメモリ機能体２６２のゲート電極２１７から離れた側の端と一致していないが、第２のメモリ機能体１２６２のゲート電極２１７側の端からシリコン窒化膜２４２のゲート電極と遠い側の端までをＷ２と定義すればよい。なお、上記シリコン酸化膜１２４１が第１の絶縁膜の一例であり、シリコン酸化膜１２４３が第２の酸化膜の一例である。
【０１１６】
図１３は、図１１の構造において、第２のメモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、第２のメモリ機能体２６２を消去状態（ホールが蓄積されている）とし、第１の拡散領域２０８ａをソース領域とし、第２の拡散領域２０８ｂをドレイン領域として、デバイスシミュレーションにより求めた。
【０１１７】
図１３から明らかなように、Ｗ１が１００ｎｍ以上のときには、すなわち、シリコン窒化膜２４２と第２の拡散領域２０８ｂとがオーバーラップしないときには、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリ素子の性能は急速に劣化する。一方、シリコン窒化膜２４２と第２の拡散領域２０８ｂとがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース・ドレイン領域（第１，第２の拡散領域２０８ａ，２０８ｂ）とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１１８】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜２４２と第１，第２の拡散領域２０８ａ，２０８ｂとは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましいことが判明した。
【０１１９】
上記第１のメモリ機能体２６１の水平領域２８１に記憶された情報の読み出しは、上記第１実施形態と同様に、第１の拡散領域２０８ａをソース電極とし、第２の拡散領域２０８ｂをドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、第１，第２のメモリ機能体２６１，２６２の一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、第１，第２のメモリ機能体２６１，２６２の他方に近い領域に形成させるのが好ましい。これにより、第１，第２のメモリ機能体２６１，２６２の他方の記憶状況の如何にかかわらず、第１，第２のメモリ機能体２６１，２６２の一方の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１２０】
一方、上記第１，第２のメモリ機能体２６１，２６２の一方のみに情報を記憶させる場合、または、第１のメモリ機能体２６１と第２のメモリ機能体２６２とを同じ記憶状態にして使用する場合には、情報の読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１２１】
なお、図１０には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル領域）を形成することが好ましい。上記ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書き換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１２２】
本発明のメモリ機能体は、メモリ素子の保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。本第２実施形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２と、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３とを用いている。上記メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、上記メモリ機能体が電荷保持膜のみで構成される場合に比べて、上記メモリ機能体が電荷保持膜と絶縁膜とを含む場合は電荷保持膜の体積を適度に小さくすることができる。上記電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１２３】
また、図１１及び図１２にて示したＷ３は、深い拡散領域２０７ｂが第２のメモリ機能体２６２，１２６２にオーバーラップしている幅を示しており、Ｗ３＞０が好ましい。上記第１実施形態において説明したように、図示はしていないが、ソース・ドレイン領域上にシリサイド膜を形成した場合、シリサイド膜とＰＮ接合の距離を十分に保つことができ、接合リーク電流の増大を防止することができる。
【０１２４】
また、本発明のメモリ機能体は、ゲート絶縁膜の表面に対してほぼ平行に配置される電荷保持膜を含むことが好ましい。言い換えると、上記メモリ機能体における電荷保持膜の上面が、半導体基板の表面からほぼ等しい距離に位置するように配置されることが好ましい。具体的には、図１４の第２のメモリ機能体２２６２のように、例えばシリコン窒化膜等の電荷保持膜２２４２がゲート絶縁膜２１４表面とほぼ平行な面を有しているのが好ましい。言い換えると、電荷保持膜２２４２は、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。第２のメモリ機能体２２６２中に、ゲート絶縁膜２１４表面とほぼ平行な電荷保持膜２２４２があることにより、電荷保持膜２２４２に蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜２２４２をゲート絶縁膜２１４の表面とほぼ平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜２４２の上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１２５】
さらに、上記第２のメモリ機能体２２６２は、ゲート絶縁膜２１４の表面とほぼ平行な電荷保持膜２４２２とチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。なお、シリコン酸化膜２２４４は第１の絶縁膜の一例と第２の絶縁膜との一例とを兼ねている。
【０１２６】
なお、上記電荷保持膜２２４２の膜厚を制御すると共に、電荷保持膜２２４２下の絶縁膜（シリコン酸化膜２２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板２１１の表面から電荷保持膜２２４２中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板２１１の表面から電荷保持膜２２４２中に蓄えられる電荷までの距離を、電荷保持膜２２４２下の上記絶縁膜の最小膜厚値から、電荷保持膜２２４２下の絶縁膜の最大膜厚値と電荷保持膜２２４２の最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜２２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさ（ヒステリシス特性）バラツキを非常に小さくすることが可能となる。
【０１２７】
（第３実施形態）
本発明の第３実施形態のメモリ機能体２６２における電荷保持膜２４２は、図１５に示すように、ほぼ均一な膜厚で、ゲート絶縁膜２１４の表面とほぼ平行に配置された水平領域２８１、さらに、ゲート電極２１７の側面とほぼ平行に配置された垂直領域２８２とを有している。
【０１２８】
上記ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線は、矢印２８３で示すように、シリコン窒化膜２４２を２回通過する。つまり、上記電気力線は垂直領域２８２と水平領域２８１とを通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側（矢印２８３とは逆方向）となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１，２４３の比誘電率は約４である。したがって、水平領域２８１のみが存在する場合よりも、水平領域２８１及び垂直領域２８２が存在する場合の方が、上記電気力の方向つまり矢印２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなる。その結果、上記電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１２９】
書き換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、シリコン窒化膜２４２が垂直領域２８２を含むことにより、書き換え動作時に第２のメモリ機能体２６２に注入される電荷が増加し、書き換え速度が増大する。
【０１３０】
なお、上記シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１３１】
上記シリコン窒化膜２４２に代えて、比誘電率が非常大きい酸化アルミニウムや酸化ハフニウムなどの高誘電体からなる膜を用いるとより好ましい。
【０１３２】
上記第２のメモリ機能体２６２は、ゲート絶縁膜２１４の表面とほぼ平行な水平領域２８１とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）を含んでいるから好ましい。この絶縁膜により、シリコン窒化膜２４２に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１３３】
また、上記第２のメモリ機能体２６２は、ゲート電極２１７と、ゲート電極２１７の側面とほぼ平行な垂直領域２８２とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）を含むのでさらに好ましい。この絶縁膜により、ゲート電極２１７からシリコン窒化膜２４２へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１３４】
また、上記第２のメモリ機能体２６２では、上記第２実施形態と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極２１７の側面の側方に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１３５】
（第４実施形態）
本発明の第４実施形態では、ゲート電極、メモリ機能体及びソース・ドレイン領域間距離の最適化について説明する。
【０１３６】
図１６に示すように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース・ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１３７】
まず、Ｂ＜Ｃの関係を満たすことが好ましい。Ｂ＜Ｃの関係を満たす場合、チャネル領域のうちゲート電極２１７下の部分と、ソース・ドレイン領域となる第１，第２の拡散領域２０８ａ，２０８ｂとの間にはオフセット領域２７１が存する。Ｂ＜Ｃの関係を満たすことにより、第１，第２のメモリ機能体２６１，２６２のシリコン窒化膜２４２に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１３８】
また、上記ゲート電極２１７と第１，第２の拡散領域２０８ａ，２０８ｂとがオフセットしている場合、つまり、Ａ＜Ｂの関係が成立してオフセット領域２７１が存在する場合には、ゲート電極２１７に電圧を印加したときのオフセット領域２７１の反転のしやすさが第１，第２のメモリ機能体２６１，２６２に蓄積された電荷量によって大きく変化し、メモリ効果（ヒステリシス特性）が増大すると共に、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域２７１がない場合においても、メモリ機能体下の第１，第２の拡散領域２０８ａ，２０８ｂの不純物濃度が十分に薄ければ、第１，第２のメモリ機能体２６１，２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１３９】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１４０】
なお、図１６のメモリ素子は、図１０のメモリ素子と実質的に同一の構成を有するものである。
【０１４１】
（第５実施形態）
本発明の第５実施形態では、図１７Ａ〜図１７Ｃを用いてメモリ素子の形成手順につい説明する。上記形成手順はＮチャネルトランジスタを形成する場合を示す。
【０１４２】
まず、図１７Ａに示す半導体基板２１１に、周知の方法により、素子分離領域（図示せず）を形成し、閾値電圧調整用のイオン注入を行う。半導体基板２１１としてシリコン基板を用いることができる。
【０１４３】
次に、上記半導体基板２１１上に、周知の方法でゲート絶縁膜２１４及びゲート電極２１７を形成する。ゲート絶縁膜２１４の膜厚は１ｎｍ〜１０ｎｍに設定し、このゲート電極２１７の膜厚は１５０ｎｍ〜３００ｎｍに設定した。
【０１４４】
次に、上記半導体基板２１１及びゲート電極２１７上に、熱酸化法またはＣＶＤ法（化学気相成長法）でシリコン酸化膜２４１を形成した後、シリコン酸化膜２４１上に、ＣＶＤ法でシリコン窒化膜２４２を形成する。シリコン酸化膜２４１の膜厚は１ｎｍ〜１０ｎｍに設定し、シリコン窒化膜２４２の膜厚は３ｎｍ〜２０ｎｍに設定した。
【０１４５】
次に、Ｎ型の浅い拡散領域２０６ａ，２０６ｂ（図１７Ｃ参照）を形成するためのＮ型不純物イオン２５０を周知のイオン注入法で注入する。Ｎ型の不純物イオンであれば良いが、本実施形態では、砒素イオンをその注入飛程がシリコン酸化膜２４１と半導体基板２１１との界面かそれより僅かに下にくるような注入エネルギーで注入した。例えば、シリコン酸化膜２４１が４ｎｍ、シリコン窒化膜が６ｎｍの場合は、１５ｋｅＶ〜２０ｋｅＶのエネルギーで注入すればよい。砒素イオンの注入量は、５×１０14〜１×１０16／ｃｍ2にした。ここで、シリコン酸化膜２４１とシリコン窒化膜２４２は、ソース、ドレイン領域及びゲート電極上に堆積される膜厚と、ゲート電極２７１の側面に堆積する膜厚は、周知の熱酸化法及びＣＶＤ法を用いた場合、ほぼ同じである。
【０１４６】
次に、上記シリコン窒化膜２４２上にシリコン酸化膜をＣＶＤ法により堆積した後、エッチバックすることにより、図１７Ｂに示すシリコン酸化膜２４３を形成する。このとき、ゲート電極２１７及びソース・ドレイン領域上のシリコン窒化膜２４２及びシリコン酸化膜２４１は除去される条件によりエッチバックは行われたが、これらの膜が残る条件、すなわち、シリコン酸化膜２４３のみをエッチバックしても良い。
【０１４７】
次に、上記半導体基板２１１上に、Ｎ型の深い拡散領域２０７ａ，２０７ｂ（図１７Ｃ参照）を形成するためのＮ型不純物イオン２５１を周知のイオン注入法により、エネルギーが１０ｋｅＶ〜６０ｋｅＶ、注入量が１×１０15〜１×１０16／ｃｍ2の条件で注入した。
【０１４８】
次に、図１７Ｃに示すように、ＲＴＡ（急速熱処理）を行うことによりソース・ドレイン領域に注入されたＮ型不純物を活性化することにより、Ｎ型の浅い拡散領域２０６ａ，２０６ｂとＮ型の深い拡散領域２０７ａ，２０７ｂとからなるＮ型の第１，第２の拡散領域２０８ａ，２０８ｂが形成される。
【０１４９】
次に、図示はしていないが、周知の技術により、層間絶縁膜、メタル配線を形成することにより、メモリ素子が形成される。
【０１５０】
このように、本実施の形成手順では、特殊なプロセスを用いることなく、ゲート電極２１７に対してオフセット領域２７１を持って、かつ、Ｎ型の浅い拡散領域２０６ａ，２０６ｂとＮ型の深い拡散領域２０７ａ，２０７ｂとからなるＮ型の第１，第２の拡散領域２０８ａ，２０８ｂを形成することができる。すなわち、メモリ素子の短チャネル効果を抑制することができる。
【０１５１】
以下に、上記オフセット領域２７１の幅を適宜制御する必要性について説明する。
【０１５２】
上記オフセット領域２７１は、Ｐ型の拡散領域なのでＮチャネルトランジスタにとっては非常に抵抗の高い領域である。したがって、このオフセット領域２７１の幅のバラツキが大きくなると、メモリ素子特性のバラツキが大きくなってしまう。図１３に示したように、オフセット領域２７１の幅を示すＷ１が大きくなるにしたがって、メモリ素子のドライブ電流（Ｉｄ）は小さくなっている。このように、オフセット幅（Ｗ１）のバラツキが大きいと、メモリ素子特性のバラツキも大きくなり、結果として、メモリウィンドウを小さくしてしまう。したがって、オフセット幅（Ｗ１）のバラツキを抑制することは非常に重要である。
【０１５３】
例えば、シリコン酸化膜２４１、シリコン窒化膜２４２及びシリコン酸化膜２４３を堆積してエッチバックした後に、Ｎ型の深い拡散領域２０７ａ，２０７ｂのみでＮ型の拡散領域を形成した場合、つまり、図３Ｂのような構造にした場合、シリコン酸化膜２４１、シリコン窒化膜２４２及びシリコン酸化膜２４３の堆積バラツキに加えて、エッチングによる加工バラツキも加算されて、第１，第２のメモリ機能体２６１，２６２が形成される。一方、上記Ｎ型の拡散領域と第１，第２のメモリ機能体２６１，２６２とのオーバーラップ幅（図３ＢではＷ０に対応）は、注入装置の精度及び熱処理装置の温度均一性によりバラツキは変化するが、これらの装置の精度はいずれも高いため、このオーバーラップ幅はどのメモリ素子もバラツキが非常に小さく形成できる。したがって、オフセット領域２７１の幅のバラツキは、そのほとんどが第１，第２のメモリ機能体２６１，２６２の幅のバラツキに依存している。よって、図３Ｂのような構造を採用したメモリ素子は、その閾値電圧やドレイン電流などの特性のバラツキが非常に大きくなってしまうという問題がある。
【０１５４】
一方、本実施形態の形成手順では、シリコン窒化膜２４２の形成後に、浅いＮ型拡散領域を形成するためのＮ型不純物イオンの注入を行っている。このため、シリコン酸化膜２４１の膜厚とシリコン窒化膜２４２の膜厚のバラツキのみが、オフセット幅に影響を及ぼすので、Ｎ型の拡散領域をＮ型の深い拡散領域２０７ａ，２０７ｂのみで形成する場合と比して、オフセット幅のバラツキを抑制することができる。したがって、本実施形態の形成手順で得られたメモリ素子は特性バラツキを小さくすることができる。
【０１５５】
（第６実施形態）
本発明の第６実施形態では、図１８Ａ〜図１８Ｃを用いてメモリ素子のＮ型不純物イオン２５０の注入タイミングについて説明する。このＮ型不純物イオン２５０は、上記第６実施形態と同様のＮ型の浅い拡散領域２０６ａ，２０６ｂをシリコン基板２１１に形成するためのものである。また、本実施形態におけるＮ型不純物イオン２５０の注入タイミングは、上記第５実施形態の注入タイミングとは異なっている。また、図１８Ａ〜図１８Ｃにおいて、図１７Ａ〜図１７Ｃに示した第５実施形態の構成部と同一の構成部は、図１７Ａ〜図１７Ｃにおける構成部と同一参照番号を付している。
【０１５６】
上記Ｎ型不純物イオン２５０の注入タイミングに関する第一の方法では、図１８Ａに示すように、シリコン窒化膜２４２上にシリコン酸化膜２４３をＣＶＤ法により１０ｎｍ〜４０ｎｍ堆積した後に、Ｎ型不純物イオン２５０を注入する。このとき、シリコン酸化膜２４３は、ゲート電極２１７やソース・ドレイン領域上及びゲート電極側面部に堆積される膜厚はほぼ同じである。このような第一の方法では、上記第５実施形態の効果に加えて、ゲート電極２１７の側面に形成されるシリコン酸化膜２４３のゲート長方向の膜厚を設定することで、任意にオフセット幅を制御することができる。つまり、シリコン酸化膜２４３のうちゲート電極２１７の側面にほぼ平行な垂直領域２８５の厚みを制御することによって、オフセット領域２７１の幅を任意に制御することができる。また、Ｎ型不純物イオン２５０の注入がシリコン酸化膜２４３の形成後に行うことによって、イオン注入工程やその他の工程時に発生するプラズマチャージやコンタミから電荷を保持するシリコン窒化膜２４２を守ることができる。したがって、信頼性の高いメモリ素子を形成することができる。
【０１５７】
また、上記Ｎ型不純物イオン２５０の注入タイミングに関する第二の方法では、まず、図１８Ａと同様に、シリコン窒化膜２４２上にシリコン酸化膜をＣＶＤ法により１０ｎｍ〜４０ｎｍ堆積する。そして、このシリコン酸化膜のみをエッチバックして、図１８Ｂに示すようなシリコン酸化膜２４３を形成した後、Ｎ型不純物イオン２５０を注入する。このような第二の方法では、図１８Ａの第一の方法と同様な効果が得られる。さらに、第一の方法よりも低い注入エネルギー（上記第５実施形態と同じ注入エネルギー）でＮ型不純物イオン２５０の注入を行えるので、Ｎ型の浅い拡散層の接合深さが浅く形成できる。したがって、短チャネル効果を抑制することができるのでメモリ素子を微細化する、すなわち、集積度を大きくすることができる。
【０１５８】
以上のように、上記第一，第二の方法により形成されるメモリ素子は、図９に示したメモリ素子の構造と同様の構造になる。
【０１５９】
また、上記Ｎ型不純物イオン２５０の注入タイミングに関する第三の方法では、図１８Ａと同様に、シリコン窒化膜２４２上にシリコン酸化膜２４３をＣＶＤ法により１０ｎｍ〜４０ｎｍ堆積する。そして、シリコン酸化膜２４１、シリコン窒化膜２４２及びシリコン酸化膜２４３の全てをエッチバックした後、図１８Ｃに示すように、Ｎ型不純物イオン２５０を注入する。このような第三の方法では、ソース・ドレイン領域上に絶縁膜が形成されていないために、注入装置の性能限界レベルの低いエネルギーでＮ型不純物イオン２５０を注入することができるので、Ｎ型の浅い拡散層の接合深さをより浅く形成することができる。したがって、これまでに示した何れの方法よりも、メモリ素子を微細化する、すなわち、集積度を大きくすることができる。
【０１６０】
また、上記第３の方法により形成されるメモリ素子は、図１２に示したメモリ素子の構造と同様の構造になる。より詳しくは、図１８Ｃに示すように、サイドウォール形状のシリコン酸化膜２４１、シリコン窒化膜２４２及びシリコン酸化膜２４３の上方から、Ｎ型不純物イオン２５０のイオン注入を行った後、第３の絶縁体の一例としてのシリコン酸化膜を全面に積層し、上記シリコン酸化膜の一部をエッチングすることにより、図１２に示すような構造が得られる。図１２から明らかなように、シリコン窒化膜２４２のゲート長方向の幅はメモリ機能体２６２のゲート長方向の幅よりも短く、電荷が保持される位置が図１０に示したメモリ素子よりも限定される。したがって、シリコン窒化膜中での電子とホールの再結合によるメモリ効果の消失を防ぐことができるので、保持特性の良いメモリ素子を形成することができる。
【０１６１】
上記第二，第三の方法において、シリコン酸化膜２４３、シリコン窒化膜２４２やシリコン酸化膜２４１がエッチバックされる膜厚はゲート電極２１７の膜厚の１／３以下であるので、下記する理由によりエッチングバラツキがほとんど発生しない。例えば、ゲート電極２１７の膜厚が１５０ｎｍの場合、エッチバックされる膜厚が５０ｎｍ以下になるようにシリコン酸化膜２４３、シリコン窒化膜２４２やシリコン酸化膜２４１を設定すればよい。したがって、第二，第三の方法においてもオフセット幅のバラツキは抑制することができるので、特性バラツキの小さいメモリ素子を形成することができる。
【０１６２】
上記第二，第三の方法におけるエッチングバラツキが生じない理由を以下に説明する。
【０１６３】
図１８Ａにおいて、２８０は垂直領域２８５のゲート電極２１７とは反対側の表面であり、Ｔ０はシリコン酸化膜２４３ａ、シリコン窒化膜２４２及びシリコン酸化膜２４１からなる絶縁膜の膜厚である。ゲート電極２１７の側面が半導体基板２１１のゲート電極２１４側の表面に対してほぼ垂直に加工されるため、シリコン酸化膜２４３の垂直領域２８５の表面２８０も半導体基板２１１のゲート電極２１４側の表面に対してほぼ垂直になっている。しかし、上記絶縁膜の膜厚Ｔ０がゲート電極２１７の膜厚の１／３を超えると、シリコン酸化膜２４３の垂直領域２８５の表面２８０の角度は図中左方向に傾きを持つようになり、シリコン酸化膜２４３の幅は上下方向に不均一になり上部のほうが小さく形成される。これは、シリコン酸化膜２４３をＣＶＤ法により成長させる限り、避けられない現象である。結果的に、エッチバックすると、シリコン酸化膜２４３のサイドウォールは三角形に近い形状となってしまう。このような形状になることは、エッチング量のバラツキによって、サイドウォール幅のバラツキが大きくなることを意味している。一方、上記絶縁膜の膜厚Ｔ０をゲート電極膜厚の１／３以下に設定すると、成長後シリコン酸化膜２４３は上下方向にほぼ均一に形成できる。このため、エッチバック後も垂直領域２８５の表面２８０の角度はゲート電極２１７の側面とほぼ水平、すなわち、半導体基板２１１のゲート電極２１７側の表面に対してほぼ垂直に保てる。したがって、サイドウォール幅のバラツキは非常に小さくなる。
【０１６４】
（第７実施形態）
本発明の第７実施形態のメモリ素子は、図１９に示すように、ＳＯＩ基板を用いている以外は、上記第２実施形態と実質的に同様の構成を有する。なお、図１９においては、図１０に示した第２実施形態の構成部と同一の構成部は、図１０における構成部と同一参照番号を付している。
【０１６５】
上記メモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層２８９が形成されている。このＳＯＩ層２８９内には第１，第２の拡散領域２０８ａ，２０８ｂが形成され、それ以外の領域はボディ領域２８７となっている。
【０１６６】
上記メモリ素子によっても、上記第２実施形態のメモリ素子と同様の作用効果を奏する。さらに、第１，第２の拡散領域２０８ａ，２０８ｂとボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１６７】
（第８実施形態）
本発明の第８実施形態のメモリ素子は、図２０に示すように、Ｎ型の第２の拡散領域２０８ａ，２０８ｂのチャネル２９２側に隣接するＰ型高濃度領域２９１を備える以外は、上記第２実施形態と実質的に同様の構成を有する。なお、図２０においては、図１０に示した第２実施形態の構成部と同一の構成部は、図１０における構成部と同一参照番号を付している。
【０１６８】
上記Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、チャネル領域２９２におけるＰ型を与える不純物濃度より高くなっている。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば５×１０17〜１×１０19ｃｍ-3程度が適当である。また、チャネル領域２９２のＰ型の不純物濃度は、例えば５×１０16〜１×１０18ｃｍ-3とすることができる。
【０１６９】
このように、上記Ｐ型高濃度領域２９１を設けることにより、第１，第２の拡散領域２０８ａ，２０８ｂと半導体基板２１１との接合が、第１，第２のメモリ機能体２６１，２６２の直下で急峻となる。その結果、第１，第２のメモリ機能体２６１，２６２への情報の書き込み動作時、及び、第１，第２のメモリ機能体２６１，２６２の情報の消去動作時にホットキャリアが発生し易くなり、上記書き込み動作及び消去動作の電圧を低下させることが可能となる。または、上記書き込み動作及び消去動作を高速にすることが可能となる。さらに、チャネル領域２９２の不純物濃度は比較的薄いので、第１，第２のメモリ機能体２６１，２６２の情報が消去されている状態であるときの閾値電圧が低く、ドレイン電流は大きくなる。その結果、第１，第２のメモリ機能体２６１，２６２の情報の読出し速度が向上する。したがって、メモリ機能体２６１，２６２の情報の書き換え電圧が低くまたは書き換え速度が高速で、かつ、メモリ機能体２６１，２６２の情報の読出し速度が高速なメモリ素子を得ることができる。
【０１７０】
また、図２０において、ソース・ドレイン領域近傍であって、第１，第２のメモリ機能体２６１，２６２の下、すなわち、ゲート電極２１７の直下ではない領域において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値電圧は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極２１７の直下にある場合に比べて著しく大きい。第１，第２のメモリ機能体２６１，２６２に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、第１，第２のメモリ機能体２６１，２６２に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値電圧は、ゲート電極２１７下のチャネル領域２９２の不純物濃度で決まる閾値電圧まで低下する。すなわち、第１，第２のメモリ機能体２６１，２６２の情報の消去時における閾値電圧は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、第１，第２のメモリ機能体２６１，２６２への情報の書き込み時の閾値電圧は非常に大きな影響を受ける。よって、第１，第２のメモリ機能体２６１，２６２の下であってソース・ドレイン領域近傍にＰ型高濃度領域２９１を配置することにより、第１，第２のメモリ機能体２６１，２６２への情報の書き込み時における閾値電圧のみが非常に大きく変動し、メモリ効果（書き込み時と消去時での閾値電圧の差）を著しく増大させることができる。
【０１７１】
（第９実施形態）
本発明の第９実施形態のメモリ素子は、図２１に示すように、電荷保持膜（シリコン窒化膜２４２）と半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜（シリコン酸化膜２４１に関してゲート絶縁膜２１４と略並行な部分）の厚さＴ１が、ゲート絶縁膜２１４の厚さＴ２よりも薄いこと以外は、上記第２実施形態と実質的に同様の構成を有する。なお、図２１においては、図１０に示した第２実施形態の構成部と同一の構成部は、図１０における構成部と同一参照番号を付している。
【０１７２】
上記ゲート絶縁膜２１４の膜厚Ｔ２には下限値が存在する。この下限値が存在するのは、第１，第２のメモリ機能体２６１，２６２の情報の書き換え動作時において耐圧の要請があるからである。また、上記絶縁膜の厚さＴ２にも下限値が存在する。しかし、上記絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、ゲート絶縁膜２１４の厚さＴ２よりも薄くすることが可能である。
【０１７３】
本実施形態のメモリ素子においては、上述のように、上記絶縁膜の厚さＴ１に対する設計の自由度が高いのは以下の理由による。本実施形態のメモリ素子においては、上記絶縁膜がゲート電極２１７とチャネル領域またはウェル領域とに挟まれていない。これにより、上記絶縁膜には、ゲート電極２１７とチャネル領域またはウェル領域との間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜２１４に対する耐圧の要請にかかわらず、上記絶縁膜の厚さＴ１をゲート絶縁膜２１４の膜厚Ｔ２より薄くすることが可能になるのである。
【０１７４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。
【０１７５】
以上より明らかなように、本実施形態のメモリ素子において電荷保持膜とチャネル領域またはウェル領域とを隔てる上記絶縁膜が、ゲート電極２１７とチャネル領域またはウェル領域とに挟まれていないことが、上記絶縁膜の厚さＴ１の自由度を高くする本質的な理由となっている。
【０１７６】
また、上記絶縁膜の厚さＴ１を薄くすることにより、第１，第２のメモリ機能体２６１，２６２への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、または、書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１７７】
ところで、上記第１，第２のメモリ機能体２６１，２６２中での電気力線は、図１５の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書き換え動作時においては大きな役割を果たしている。上記絶縁膜の厚さＴ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜２４２を通過するようになる。それゆえ、矢印２８４方向の電気力線に沿った第２のメモリ機能体２６２中の実効的な比誘電率が大きくなり、上記電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書き込み動作及び消去動作が高速になる。
【０１７８】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリ素子の耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、または書き込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１７９】
また、上記絶縁膜の厚さＴ１を薄くすることは、絶縁膜２４１のうちゲート電極２１７の側面を接触する部分が薄くなることを意味し、シリコン窒化膜２４２はゲート電極２１７により近いところに位置する。このため、シリコン窒化膜２４２に保持した電荷がチャネル領域またはウェル領域のポテンシャルに与える影響が大きくなる、すなわち、書込時（シリコン窒化膜２４２への電子注入時）には電流が流れにくく、消去時（シリコン窒化膜２４２へのホール注入時）には電流が流れやすくすることができる。したがって、上記書込時及び消去時の電流を大きくすることができ、メモリウィンドウを大きくすることができる。
【０１８０】
なお、上記絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能である。また、上記絶縁膜の厚さＴ１の厚さは、メモリ素子の保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１８１】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴ（薄膜トランジスタ）を駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。上記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書き込み効率の良いメモリセルを実現できる。
【０１８２】
上記絶縁膜の厚さＴ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極２１７に対して、ソース・ドレイン領域がオフセットしているためである。
【０１８３】
（第１０実施形態）
本発明の第１０実施形態のメモリ素子は、図２２に示すように、電荷保持膜（シリコン窒化膜２４２）と半導体基板２１１のチャネル領域またはウェル領域とを隔てる絶縁膜（シリコン酸化膜２４１に関してゲート絶縁膜２１４と略並行な部分）の厚さＴ１がゲート絶縁膜２１４の厚さＴ２よりも厚いこと以外は、上記第２実施形態と実質的に同様の構成を有する。なお、図２２においては、図１０に示した第２実施形態の構成部と同一の構成部は、図１０における構成部と同一参照番号を付している。
【０１８４】
上記ゲート絶縁膜２１４の厚さＴ２には、メモリ素子の短チャネル効果防止の要請から上限値が存在する。一方、上記絶縁膜の厚さＴ１は、メモリ素子の短チャネル効果防止の要請があるにもかかわらず、ゲート絶縁膜２１４の厚さＴ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜２１４の薄膜化が進行したとき）に、ゲート絶縁膜の厚さＴ２とは独立して上記絶縁膜の厚さＴ１を最適に設計できるため、第１，第２のメモリ機能体２６１，２６２がスケーリングの障害にならないという効果を奏する。
【０１８５】
本実施形態のメモリ素子においては、上述のように、上記絶縁膜の厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、上記絶縁膜がゲート電極２１７とチャネル領域またはウェル領域とに挟まれていないことによる。これにより、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、上記絶縁膜の厚さＴ１をゲート絶縁膜２１４の膜厚Ｔ２より厚くすることが可能になるのである。
【０１８６】
上記絶縁膜の厚さＴ１を厚くすることにより、第１，第２のメモリ機能体２６１，２６２に蓄積された電荷が散逸するのを防ぎ、メモリ素子の保持特性を改善することが可能となる。
【０１８７】
したがって、Ｔ１＞Ｔ２とすることにより、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１８８】
なお、上記絶縁膜の厚さＴ１は、書き換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１８９】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書き込み消去ゲート電極を構成し、この書き込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する絶縁膜）が電荷蓄積膜を兼用している。このため、上記従来の不揮発性メモリでは、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求とが相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、物理ゲート長の微細化は０．２ミクロン（２００ｎｍ）程度以下に対して目処が立っていない。本発明のメモリ素子では、上述したように、上記絶縁膜の厚さＴ１とゲート絶縁膜２１４の膜厚Ｔ２とを個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）＝４５ｎｍのメモリ素子（メモリセル）に対して、Ｔ＝１７ｎｍ、Ｔ２＝４ｎｍと個別に設定しても、短チャネル効果の発生しないようにすることができる。つまり、本発明のメモリ素子は微細化しても短チャネル効果の発生を防げる。
ゲート絶縁膜２１４の厚さＴ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極２１７に対してソース・ドレイン領域がオフセットしているためである。また、本発明のメモリ素子はゲート電極に対して、ソース・ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０１９０】
以上要約すると、第１，第２のメモリ機能体２６１，２６２の上部に情報の書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【０１９１】
（第１１実施形態）
本発明の第１１実施形態は、半導体記憶装置のメモリ素子の書き換えを行ったときの電気特性の変化に関する。
【０１９２】
図２３に、Ｎチャネル型メモリ素子のメモリ機能体中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性（実測値）の関係を示す。なお、図２３において、実線は消去状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示し、点線は書き込み状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。
【０１９３】
図２３から明らかなように、消去状態（実線）から書き込み動作を行った場合、単純に閾値電圧が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書き込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、図２６に示したフラッシュメモリの場合と大きく異なる。
【０１９４】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及び難いために起こる特有な現象である。メモリ素子が書き込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてでき難い状態になっている。これが、書き込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１９５】
一方、上記メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値電圧以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１９６】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書き込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１９７】
（第１２実施形態）
図３１に、本発明の携帯電子機器の一例である携帯電話の概略ブロック図を示す。
【０１９８】
上記携帯電話は、主として、制御回路５１１、電池５１２、ＲＦ（無線周波数）回路５１３、表示部５１４、アンテナ５１５、信号線５１６及び電源線５１７を備えている。制御回路５１１には、上記第１〜第１１実施形態のいずれかのメモリ素子を含む半導体記憶装置が組み込まれている。なお、制御回路５１１は、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１９９】
このように、メモリ部と論理回路部の混載プロセスが簡易で、微細化が容易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の信頼性と動作速度を向上させると共に、小型化ができ、かつ、製造コストを削減することが可能になる。
【０２００】
上記第１〜第１１実施形態では、Ｐ型の半導体基板２１１を用いていたが、Ｎ型の半導体基板を用いてもよい。Ｎ型の半導体基板を用いてＮチャネル型のメモリ素子を形成する場合、Ｎ型の半導体基板のゲート電極側の表面部にＰ型のウェル領域を形成し、このＰ型のウェル領域にチャネル領域を形成すればよい。
【０２０１】
上記第１〜第１１実施形態のＮチャネル型のメモリ素子に限定されない。つまり、本発明のメモリ素子はＮチャネル型であってもよいし、Ｐチャネル型であってもよい。例えば、第１〜第１１実施形態のメモリ素子の各構成部において、導電型を反対にすれば、つまり、Ｐ型をＮ型にし、かつ、Ｎ型をＰ型にすれば、Ｐチャネル型のメモリ素子になる。また、Ｐチャネル型のメモリを素子には、Ｎ型の半導体基板とＰ型の半導体基板とのどちらの基板でも用いることができる。Ｐ型の半導体基板を用いてＰチャネル型のメモリ素子を形成する場合、Ｐ型の半導体基板のゲート電極側の表面部にＮ型のウェル領域を形成し、このＮ型のウェル領域にチャネル領域を形成すればよい。
【図面の簡単な説明】
【０２０２】
【図１】図１は本発明の第１実施形態のメモリ素子の概略断面図である。
【図２】図２は本発明の第１実施形態のメモリ素子の変形例の概略断面図である。
【図３Ａ】図３Ａは図２のメモリ素子の要部の拡大概略断面図である。
【図３Ｂ】図３Ｂは比較例のメモリ素子の要部の概略断面図である。
【図４】図４は本発明の第１実施形態のメモリ素子の変形例の概略断面図である。
【図５】図５は本発明の第１実施形態のメモリ素子の書き込み動作を説明するための図である。
【図６】図６は本発明の第１実施形態のメモリ素子の書き込み動作を説明するための図である。
【図７】図７は本発明の第１実施形態のメモリ素子の消去動作を説明するための図である。
【図８】図８は本発明の第１実施形態のメモリ素子の消去動作を説明するための図である。
【図９】図９は本発明の第１実施形態のメモリ素子の読出し動作を説明するための図である。
【図１０】図１０は本発明の第２実施形態のメモリ素子の概略断面図である。
【図１１】図１１は図９のメモリ素子の要部の拡大概略断面図である。
【図１２】図１２は本発明の第２実施形態のメモリ素子の変形例の概略断面図の要部を拡大した図である。
【図１３】図１３は本発明の第２実施形態のメモリ素子の電気特性を示すグラフである。
【図１４】図１４は本発明の第２実施形態のメモリ素子の変形例の要部の拡大概略断面図である。
【図１５】図１５は本発明の第３実施形態のメモリ素子の概略断面図である。
【図１６】図１６は本発明の第４実施形態のメモリ素子の概略断面図である。
【図１７Ａ】図１７Ａは本発明の第５実施形態のメモリ素子の製造方法を説明するための概略断面図である。
【図１７Ｂ】図１７Ｂは本発明の第５実施形態のメモリ素子の製造方法を説明するための概略断面図である。
【図１７Ｃ】図１７Ｃは本発明の第５実施形態のメモリ素子の製造方法を説明するための概略断面図である。
【図１８Ａ】図１８Ａは本発明の第６実施形態のメモリ素子の製造方法を説明するための断面図である。
【図１８Ｂ】図１８Ｂは本発明の第６実施形態のメモリ素子の製造方法の変形例を説明するための断面図である。
【図１８Ｃ】図１８Ｃは本発明の第６実施形態のメモリ素子の製造方法の変形例を説明するための断面図である。
【図１９】図１９は本発明の第７実施形態のメモリ素子の概略断面図である。
【図２０】図２０は本発明の第８実施形態のメモリ素子の概略断面図である。
【図２１】図２１は本発明の第９実施形態のメモリ素子の概略断面図である。
【図２２】図２２は本発明の第１０実施形態のメモリ素子の概略断面図である。
【図２３】図２３は本発明の第１１実施形態のメモリ素子の電気特性を示すグラフである。
【図２４】図２４は本発明の半導体記憶装置を組み込んだ第１２実施形態の携帯電子機器の概略構成図である。
【図２５】図２５は従来のフラッシュメモリの概略断面図である。
【図２６】図２６は上記従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
【０２０３】
１，２，３  メモリ素子
１０１  半導体基板
１０２  Ｐ型ウェル領域
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５ａ  第１のメモリ機能体
１０５ｂ  第２のメモリ機能体
１０９  シリコン酸化膜
１０６ａ，１０６ｂ  浅い拡散領域
１０７ａ，１０７ｂ  深い拡散領域
１０８ａ  第１の拡散領域
１０８ｂ  第２の拡散領域
１１１，１１２  シリコン酸化膜
１１３  シリコン窒化膜
１２０  オフセット領域
１２１  チャネル領域
１３１ａ  第１のメモリ機能体
１３１ｂ  第２のメモリ機能体
２０６ａ，２０６ｂ  浅い拡散領域
２０７ａ，２０７ｂ  深い拡散領域
２０８ａ  第１の拡散領域
２０８ｂ  第２の拡散領域
２１１  半導体基板
２１４  ゲート絶縁膜
２１７  ゲート電極
２４１，２４３  シリコン酸化膜
２４２  シリコン窒化膜
２５０，２５１  Ｎ型不純物イオン
２７１  オフセット領域
２８７  ボディ領域
１２４１，１２４３  シリコン酸化膜
１２６２  第２のメモリ機能体
２２４２  電荷保持膜
２２４４  シリコン酸化膜
２２６２  第２のメモリ機能体
【図１】
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【図２】
2006196686.tif 000004
【図３Ａ】
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【図３Ｂ】
2006196686.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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