(57)【要約】【課題】ＤＲＡＭのメモリセルを構成するトランジスタとして良好な特性を持ち、且つ微細化にも好適な構成の半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板１１と、この半導体基板１１上に形成された素子分離領域２８と、この素子分離領域２８の間の前記半導体基板上に形成され凸部を有する素子形成領域３０と、この素子形成領域３０の凸部に形成されたチャネル部を有するトランジスタＴｒａと、このトランジスタＴｒａに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタＣｔ、Ｃｓとを具備し、前記素子形成領域３０の凸部は前記トランジスタＴｒａのチャネル幅方向に沿って互いに対面する第１、第２斜面とこの第１、第２斜面間に形成された上面とを有し、この上面のチャネル幅方向の幅が６０ｎｍ以下で、かつ前記第１、第２斜面の延長で作られる頂角が鋭角であることを特徴とする半導体記憶装置。【選択図】      図１
2006190841.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成された素子分離領域と、
この素子分離領域の間の前記半導体基板上に形成され凸部を有する素子形成領域と、
この素子形成領域の凸部に形成されたチャネル部を有するトランジスタと、
このトランジスタに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタとを具備し、
前記素子形成領域の凸部は前記トランジスタのチャネル幅方向に沿って互いに対面する第１、第２斜面とこの第１、第２斜面間に形成された上面とを有し、この上面のチャネル幅方向の幅が６０ｎｍ以下で、かつ前記第１、第２斜面の延長で作られる頂角が鋭角であることを特徴とする半導体記憶装置。
【請求項２】
前記凸部は前記半導体基板上に形成された選択的エピタキシャルシリコン領域に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記凸部の前記チャネル幅方向における下端の幅が１８０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トランジスタは前記凸部における前記チャネル幅方向にある第１、第２斜面に形成されたゲート構造を有することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板と、
この半導体基板上に形成された素子分離領域と、
この素子分離領域の間の前記半導体基板上に形成され凸部を有する素子形成領域と、
この素子形成領域の凸部に形成されたチャネル部を有するトランジスタと、
このトランジスタに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタとを具備し、
前記素子形成領域の前記チャネル幅方向において、前記半導体基板の幅より前記凸部における幅の方が狭いことを特徴とする半導体記憶装置。
【請求項６】
前記凸部は前記半導体基板上に形成された選択的エピタキシャルシリコン領域に形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
半導体基板上に素子分離領域を形成し、
この素子分離領域の間の前記半導体基板上に凸部を有する選択的エピタキシャルシリコン領域を有する素子形成領域を形成し、
この選択的エピタキシャルシリコン領域にチャネル部を有するトランジスタを形成し、
このトランジスタに接続された状態で前記半導体基板内または半導体基板上にキャパシタを形成する半導体記憶装置の製造方法において、
前記選択的エピタキシャルシリコン領域は前記素子分離領域間に形成されたスペーサを介して形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタとキャパシタとを組み合わせて形成されたメモリセルを有する半導体記憶装置、例えばＤＲＡＭとその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの記憶容量を大きくするにはそのメモリセルを構成するトランジスタおよびキャパシタを微細化しなければならないが、微細化が進むにつれてトランジスタの駆動力即ちドレイン電流量が低下する傾向がある。特にＤＲＡＭの動作速度を上げるにはトランジスタの駆動力を向上させる必要があるが、駆動力を維持、向上させながらトランジスタを微細化することは非常に困難となってきている。
【０００３】
この問題に対処するために非特許文献１の従来の技術として示されている解決策は、トランジスタを形成するアクティブエリア内で選択的エピタキシャル成長法を用いてエピタキシャルシリコン層を形成し、ここにトランジスタのチャネルを形成することで実質的にチャネル幅を広くする方法である。
【非特許文献１】Jpn. J. Appl. Phys. Vol. 42 (2003) pp. 1865-1869, "Performance of DRAM Cell Transistor with Thermal Desorption Silicon Etching (TDSE) and Selective Si Channel Epi Techniques: Chul-Sung Kim et al.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この非特許文献１に記載されたトランジスタよりも更に高速、高性能のＤＲＡＭのメモリセルに適用できるような特性の向上したトランジスタが望まれている。
【０００５】
従って、この発明の目的は、ＤＲＡＭのメモリセルを構成するトランジスタとして良好な特性を持ち、且つ微細化にも好適な構成の半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
この発明の一実施の形態によれば、半導体基板と、この半導体基板上に形成された素子分離領域と、この素子分離領域の間の前記半導体基板上に形成され凸部を有する素子形成領域と、この素子形成領域の凸部に形成されたチャネル部を有するトランジスタと、このトランジスタに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタとを具備し、前記素子形成領域の凸部は前記トランジスタのチャネル幅方向に沿って互いに対面する第１、第２斜面とこの第１、第２斜面間に形成された上面とを有し、この上面のチャネル幅方向の幅が６０ｎｍ以下で、かつ前記第１、第２斜面の延長で作られる頂角が鋭角であることを特徴とする半導体記憶装置が構成される。
【０００７】
この発明の他の実施の形態によれば、半導体基板と、この半導体基板上に形成された素子分離領域と、この素子分離領域の間の前記半導体基板上に形成され凸部を有する素子形成領域と、この素子形成領域の凸部に形成されたチャネル部を有するトランジスタと、このトランジスタに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタとを具備し、前記素子形成領域の前記チャネル幅方向において、前記半導体基板の幅より前記凸部における幅の方が狭いことを特徴とする半導体記憶装置が構成される。
【０００８】
この発明の更に他の実施の形態によれば、半導体基板上に素子分離領域を形成し、この素子分離領域の間の前記半導体基板上に凸部を有する選択的エピタキシャルシリコン領域を有する素子形成領域を形成し、この選択的エピタキシャルシリコン領域にチャネル部を有するトランジスタを形成し、このトランジスタに接続された状態で前記半導体基板内または半導体基板上にキャパシタを形成する半導体記憶装置の製造方法において、前記選択的エピタキシャルシリコン領域は前記素子分離領域間に形成されたスペーサを介して形成することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
この発明によれば、微細化を実現しつつそのチャネル幅を十分に大きくできて駆動力を確保でき、パンチスルー抑止力およびカットオフ特性を向上させることができるメモリセルトランジスタを用いた半導体記憶装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態を詳細に説明する。
【００１１】
＜第１の実施形態＞
図１はこの発明の第１の実施形態のＤＲＡＭのメモリ部とその周辺回路部の構成を示す断面図であり、（ａ）はＤＲＡＭメモリセルを構成するキャパシタＣｔおよびメモリトランジスタＴｒａの断面構成を示し、（ｂ）、（ｃ）は夫々（ａ）におけるＢ−Ｂ線、Ｃ−Ｃ線で切断して矢示方向に見た断面構成を示す。以下説明する各実施形態で、メモリトランジスタＴｒａは、シリコン基板１１の表面領域における、隣接する２つの素子分離領域２８の間に形成されたシリコン基板１１の領域とその上に形成された台形状のエピタキシャルシリコン領域３０とを含んで素子形成領域即ちアクティブエリア（以下ＡＡと称する）と定義し、このエピタキシャルシリコン領域３０上にトランジスタのチャネル部が形成される。以下、図１に示す構成のＤＲＡＭの製造方法を工程に従って図２乃至図１０を参照して説明する。
【００１２】
最初にメモリ部Ａを形成するために、図２（ａ）において、シリコン基板１１上に例えば２nmのＳｉＯ２膜１２、２００nmのＳｉＮ膜１３、１２００nmのＢＳＧ膜１４を順次形成し、全体をレジスト膜で覆い、リソグラフィ法によりディープトレンチ（以下ＤＴと称する）用のレジストパターンを形成し、このレジストパターンをマスクとして用いてＳｉＮ膜１３、ＢＳＧ膜１４をエッチングしてＤＴパターン１５を形成する。
【００１３】
次いで、図２（ｂ）において、ＢＳＧ膜１４をマスクにしてＳｉＯ２膜１２およびシリコン基板１１をエッチングしてシリコン基板１１中に深さが約８μｍのＤＴ１６を形成する。
【００１４】
次に、図２（ｃ）において、ＢＳＧ膜１４をＶＰＣ（弗酸蒸気）などを用いて除去した後、ＤＴ１６の内面を含む前面にsac-aSi膜１７およびＳｉＮバリア膜１８を順次堆積させる。その後、レジストを全面に塗布し、ＤＴ１６中にのみ深さ１．３μｍ程度のレジスト膜１９が残るまでエッチバックする。
【００１５】
次いで、図２（ｄ）に示すように、レジスト膜１９により覆われた部分を除いて露出したＳｉＮバリア膜１８を例えばＣＤＥなどによりドライエッチングにより除去し、sac-aSi膜１７を露出させた後、レジスト膜１９を除去する。
【００１６】
次いで、図３（ａ）において、露出したsac-aSi膜１７を熱酸化法により酸化させ、ＤＴ１６の側壁上部および上面に約４５nmのＳｉＯ２膜２０をカラー酸化膜として形成する。このとき、ＤＴ１６の下部はＳｉＮバリア膜１８で覆われているため、その下のsac-aSi膜１７は酸化されない。
【００１７】
ついで、図３（ｂ）に示すように、ＳｉＮバリア膜１８をＣＤＥ法または適切なウエットエッチング法により除去し、sac-aSi膜１７を露出させる。このＳｉＮバリア膜１８のエッチングは酸化膜２０に対して選択比が充分にある条件で行われるため、上部カラー酸化膜２０の膜厚の減少は最小限に抑えられる。
【００１８】
更に、図３（ｃ）に示すようにＤＴ１６の下部に露出したsac-aSi膜１７をＣＤＥ法などにより除去する。このとき、sac-aSi膜１７のみを除去するだけでもよいが、必要に応じて図示したようにＤＴ１６下部に露出したシリコン基板１１を所定寸法だけ後退させることにより、ＤＴ１６の下部の露出面積が増大し、後でこの部分に形成されるキャパシタの電極対向面積、即ちキャパシタ容量を増加させることができる。
【００１９】
次いで、図３（ｄ）に示すように、ＲＩＥなどの異方性エッチングによりＳｉＮ膜１３上部にあるカラー酸化膜２０のみを除去し、ＤＴ１６の上部にのみカラー酸化膜２０を残す。
【００２０】
次に、９００℃程度の高温のＰＨ３の気相中に図３（ｄ）に示す工程までに形成されたウエハを晒すことにより、ＤＴ１６下部に露出したシリコン基板１１の露出面にリンＰを拡散させ、キャパシタの一方の電極として用いられる高濃度のｎ＋拡散層２１を図４（ａ）に示すように形成する。この拡散層２１は埋め込み電極と称される。この拡散される不純物としてはＰ以外に例えばＡｓＨ３気相を用いてＡｓを用いることもできる。
【００２１】
その後、図４（ｂ）に示すように、埋め込み電極としての拡散層２１に接するようにＤＴ１６の内部壁面を含む全面にキャパシタ誘電膜として例えばＮＯ膜２２を堆積させ、更にＤＴ１６内部を含む全体に例えばＡｓを含むａＳｉを３００ｎｍ程度の厚さで堆積させる。この堆積されたａＳｉ層はＲＩＥ法などによりエッチバックし、ＤＴ１６内部に深さが６０ｎｍ程度残し、キャパシタの他方の電極であるストレージノード２３が形成される。この結果、ストレージノード２３の上面はここではカラー酸化膜２０の略中間の位置となる。なお、このストレージノード２３を形成するａＳｉ中にドープされる不純物としてはｎ型であればＡｓ以外のドーパントを用いても良い。
【００２２】
次いで、図４（ｃ）に示すように、ＤＴ１６上部のストレージノード２３の上面の位置までＮＯ膜２２をエッチング除去し、その後、カラー酸化膜２０も同じ位置までエッチング除去する。この結果、ＤＴ１６の上部にはシリコン基板１１の上部が露出される。
【００２３】
この状態で、ＤＴ１６内で露出されたシリコン基板１１の表面領域を窒素雰囲気中に曝して窒化させて薄いＳｉＮ膜２４を約５ｎｍ形成する。このＤＴ１６上部側壁にＳｉＮ膜２４を形成する他の方法として、図４（ｃ）に示す状態で全面にＳｉＮ膜を堆積し、異方性エッチングでＳｉＮをエッチングし、ＤＴ１６上部側壁部のみにＳｉＮ膜を薄く残す方法もある。
【００２４】
その後、全面にＡｓをドープさせたａＳｉを２００ｎｍ程度堆積させ、ＲＩＥ法などによりエッチバックして、図５（ａ）に示すように、ＤＴ１６内部のシリコン基板１１表面部を埋めた深さ２０ｎｍ程度のｎ＋型のａＳｉ層２５がキャパシタのストレージノード２３に接続された導電層として形成される。このようにしてＤＲＡＭのメモリ部Ａにメモリセルを構成する素子の一つであるトレンチキャパシタＣｔが形成される。
【００２５】
このトレンチキャパシタＣｔとともに、アクティブエリアＡＡ（以下簡単にＡＡとする）内にはＤＲＡＭメモリセルを構成する他の素子であるトランジスタＴｒａが形成される。このＡＡを形成するため、図５（ａ）に示す状態のシリコン基板１１に対してリソグラフィ法によりＡＡのレジストパターンを形成し、このレジストパターンをマスクにしてＳｉＮ膜１３およびＳｉＯ２膜１２をエッチングすることで図５（ｃ）に示すようにＡＡを挟む素子分離領域用のＳＴＩ溝２６が形成される。このＳＴＩ溝２６は図５（ｂ）における紙面に平行な方向に形成されるもので、そのＣ−Ｃ線で切って矢示方向に見ると図５（ｃ）のようになる。また、図５（ｂ）におけるキャパシタの上部構造の一部はＳＴＩ溝２６と直交する方向のＳＴＩ溝２７により切欠される。
【００２６】
この状態でＳＴＩ溝２６，２７内に露出したシリコン基板１１の表面を熱酸化により酸化させて図示しないが１０ｎｍ程度の酸化膜を形成し、その後、ＨＤＰ法などによりＳＴＩ溝２６、２７を含む全面にＳＴＩ酸化膜が堆積される。その後、ＣＭＰ法によりこのＳＴＩ酸化膜を研磨し、ＳｉＮ膜１３の上面の位置で平坦化させ、更にウエットエッチングによりＳＴＩ酸化膜をシリコン基板１１の表面より３０ｎｍ程度上方までエッチバックする。その後、残ったＳｉＮ膜１３をエッチング除去することにより、ＳｉＯ２膜１２が露出し、図５（ｄ）、（ｅ）、（ｆ）に示すようにＳＴＩ酸化膜２８が充填された素子分離領域が形成される。
【００２７】
尚、図５（ｄ）、（ｅ）はＤＲＡＭメモリセルのキャパシタとトランジスタとを含むメモリ部Ａを示すが、同じシリコン基板１１の他の領域には図５（ｆ）に示した周辺回路部Ｂもこのメモリ部Ａと同時に形成される。この時、図５（ｄ）、（ｅ）に示したメモリセル部Ａと同様に、図５（ｆ）で示した周辺回路部Ｂのα部のようにＳｉＮ膜を除去しても良いし、あるいは同図のβ部のようにレジストマスクを形成することによりＳｉＮ膜１３を除去せずに残すようにしても良い。このレジストマスクを用いることにより、ＳｉＮ膜１３は選択的に残すことができるので、α部とβ部とが周辺回路部Ｂ内で混在するように構成することもできる。その後、シリコン基板１１上に残ったＳｉＯ２膜１２をエッチング除去する。
【００２８】
ここで、次の工程でエピタキシャルシリコン領域３０を形成する前にボロンＢをトランジスタ形成予定のシリコン基板１１の表面領域に例えば１０ＫｅＶを濃度１．０Ｅ−１３で注入しアニールにより活性化しておくことで、形成されるトランジスタのパンチスルーストッパとして用いることができる。パンチスルーストッパのイオン注入は領域３０を形成した後のトランジスタ形成用のイオン注入工程でもできるが、先に注入することによりイオンを低加速で注入でき、プロセスの制御性を高めることができるメリットがある。
【００２９】
次いで、図５（ｇ）、（ｈ）、（ｉ）に示すようにシリコン基板１１の表面に選択的エピタキシャル成長法（以下ＳＥＧ法と称する）により凸型のエピタキシャルシリコン領域３０を形成する。この時、シリコン結晶の面方位により凸型のエピタキシャルシリコン領域３０の突出側面には傾斜面が形成される。なお、このエピタキシャルシリコン領域３０は、ＡＡの上部表面だけでなく、ＳｉＮ膜１３およびＳｉＯ２膜１２が除去されて露出したシリコン基板１１の全ての表面に形成されることになる。従って、図５（ｆ）のβ部に残されたＳｉＮ膜１３の部分のみ形成されない。この実施形態の場合、エピタキシャルシリコン領域３０を形成する前にＳＴＩ酸化膜２８が充填されてＳＴＩ領域が形成されているので、すでに形成されているトレンチキャパシタＣｔのストレージノードと後で形成されたエピタキシャルシリコン領域３０との絶縁性は問題なく確保できる。
【００３０】
ＳＥＧ法によりエピタキシャルシリコン領域３０を形成後、図５（ｆ）に示すようにβ部にのこされたＳｉＮ膜１３を除去し、エピタキシャルシリコン領域３０の表面を７ｎｍ程度の厚さに酸化する。その後、図示しないが、リソグラフィ法とイオンインプラ法によりシリコン基板１１およびエピタキシャルシリコン領域３０の所定位置に対してウエル領域形成用およびチャネル形成用の不純物注入を行う。このインプラ法による不純物注入後、ウエルＲＴＡ法により注入された不純物の活性化処理を行い、先に形成されているシリコン酸化膜を除去したのち、再度エピタキシャルシリコン領域３０の表面に７ｎｍ程度のゲート酸化膜（図示せず）を形成する。なお、エピタキシャルシリコン領域３０を形成する前にシリコン基板１１上の所定位置にイオンインプラ処理および活性化アニール処理を行うようにすることも可能である。
【００３１】
この際、図６（ａ）、（ｂ）、（ｃ）に示すように、酸化の前処理などによりＳＴＩ酸化膜２８の表面が若干エッチバックされるが、最終的にその表面高さがもともとのシリコン基板１１の表面高さ以下にならないようにＳＴＩエッチバック量、及び前処理量を最適化する必要がある。ここではＳＴＩ酸化膜２８の表面が丁度シリコン基板１１の表面と同じ高さになった場合を示している。
【００３２】
図６（ｄ）、（ｅ）に示すように、図示しないゲート酸化膜の形成後、シリコン基板１１の全面に例えば８０ｎｍ程度のゲート電極用のポリシリコン膜３１、５５０ｎｍ程度のＷＳｉ膜３２、および２００ｎｍ程度のキャップＳｉＮ膜３３を堆積させる。その後、リソグラフィ法によりＧＣのレジストパターンを形成し、ＲＩＥによりＳｉＮ膜３３をエッチングする。その後、レジストを除去し、キャップＳｉＮ膜３３をマスクにＷＳｉ膜３２およびポリシリコン膜３１をエッチングすることでゲートコンタクト部分のパターンが形成される。
【００３３】
次いで、図６（ｇ）に示すようにゲート側壁酸化膜３４を熱酸化法により酸化させて約１０ｎｍの厚さに形成する。このとき、シリコン基板１１の露出した表面にも図示しないが同時に酸化膜が形成される。その後、ソース／ドレインのＬＤＤ拡散層３５を形成する。これは、リソグラフィ法によりイオンインプラ用のレジストパターンを形成し、このパターンを用いてイオンインプラ法によりエピタキシャルシリコン領域３０のセルトランジスタＴｒａのチャネル部の両側のソースドレイン形成領域にＰまたはＡｓイオンを注入することによりソース、ドレインのＬＤＤ領域が形成される。この時、同時に図６（ｃ）に示す周辺回路部Ｂのトランジスタ形成用のエピタキシャルシリコン領域３０にも必要に応じてソース、ドレインのＬＤＤ拡散層を形成する。その後、全体をアニールして拡散部の活性化を行う。
【００３４】
更に、図７（ａ）、（ｂ）、（ｃ）に示すように全体にＳｉＮ膜を堆積させてＲＩＥによる異方性エッチングを行い、ゲート側壁酸化膜３４の外側にスペーサＳｉＮ膜３６を形成する。その後、さらにソース、ドレイン用のイオンインプラを行い、活性化のアニールを行って、メモリトランジスタＴｒａが形成される。
【００３５】
その後、図７（ｄ）、（ｅ）、（ｆ）に示すように、全面にバリアＳｉＮ膜３７を８ｎｍの厚さに堆積させ、その上に層間絶縁膜としてＢＰＳＧ膜３８を４００ｎｍの厚さに堆積させる。このとき、後工程でのＣＢショート不良など層間膜埋め込み不良起因による不良低減のために例えば７５０℃で１５分程度のアニールを行う。その後、ＢＰＳＧ膜３８の表面をＣＭＰで平坦化し、その上にプラズマＴＥＯＳ膜３９を全面に６０ｎｍ程度に堆積させる。
【００３６】
次いで、図７（ｇ）、（ｉ）に示すように、キャパシタＣｔのストレージノード部２３の上部に開口部４０を形成するためにリソグラフィ法によりレジストパターンを形成し、このパターンをマスクにして開口部４０に対応する位置にあるプラズマＴＥＯＳ膜３９、ＢＰＳＧ膜３８をエッチング除去して、その底部にバリアＳｉＮ膜３７を露出させる。
【００３７】
次いで、図８（ａ）に示すように、露出したバリアＳｉＮ膜３７を除去してキャパシタＣｔのトレンチ上部に図６（ａ）の工程で残った酸化膜２８の一部を露出させ、図８（ｄ）においてこの露出した酸化膜２８をエッチングにより除去してその下のストレージノードポリシリコン膜２５を露出させる。
【００３８】
この状態で図８（ｇ）、（ｈ）、（ｉ）に示すように全面にＰイオンがドープされたａＳｉ膜４１を２２０ｎｍ程度に堆積させ、シリコン基板１１面から所望の深さになるように開口部４０内に基板１１の面から１５０ｎｍ程度の厚さになるまでエッチバックしてソースコンタクト４１用のサーフェースストラップＳＳが形成される。
【００３９】
更に、図９（ａ）、（ｂ）、（ｃ）に示すように、ＢＰＳＧ膜３８を再度堆積させて開口部４０を埋め、リフロー部のアニールを行う。その後、ＣＭＰで平坦化した後、層間絶縁膜のためのプラズマＴＥＯＳ膜３９を６００ｎｍの厚さに堆積させ、アニールを行ってその層密度を均一化する。
【００４０】
その後、図９（ｄ）に示すようにメモリトランジスタＴｒａのドレイン側にビット線コンタクトを形成するためにリソグラフィ法によりレジストパターンを形成し、このレジストをマスクにしてプラズマＴＥＯＳ膜３９およびＢＰＳＧ膜３８をエッチングで除去する。これによりコンタクトホール４３が形成される。このコンタクトホール４３形成後、レジストを除去し、コンタクトホール４３の底部に露出したバリアＳｉＮ膜３７もエッチングにより除去し、その部分にメモリトランジスタＴｒａのドレイン領域Ｄを露出させる。
【００４１】
この状態で図１０（ａ）に示すようにＰイオンがドープされたａＳｉを全面に堆積し、例えばプラズマＴＥＯＳ膜３９の上面から１５０ｎｍ程度下がった位置までエッチバックを行ってビットコンタクト４４を形成する。
【００４２】
その後、図１（ｄ）、（ｅ）に示したように必要に応じて周辺回路部Ｂの例えばトランジスタＴｒｂのゲートのコンタクト４５を形成するためのコンタクトホールをリソグラフィ法およびその後のＲＩＥ法により形成しておく。
【００４３】
最後に、図１（ａ）〜（ｃ）に示すように、リソグラフィ法によりビット線４６を埋め込むためのビット線開口を形成するためのレジストパターンを形成する。このレジストパターンをマスクにして層間絶縁膜であるプラズマＴＥＯＳ膜３９をエッチングして２００ｎｍ程度の溝を形成し、その後、バリアメタルのＴｉ／ＴｉＮ膜をこの溝の中にスパッタ法により堆積させ、その上にＷを埋め込む。埋め込まれたＷはＣＭＰにより不要部分を除去し、平坦化することでビット線４６が形成される。この時、周辺回路部Ｂでも開口されたコンタクトホールに連続する配線溝が形成され、Ｗが埋め込まれて周辺回路部Ｂの配線も同時に形成される。
【００４４】
図１乃至図１０を参照してメモリトランジスタＴｒａ及びキャパシタＣｔを含むメモリ部Ａおよび周辺回路部Ｂの上に一つの配線層を形成する工程を説明したが、実際のＤＲＡＭチップはシリコン基板１１上に複数層の配線層を有しており、同様の工程を経て多層配線層を有するＤＲＡＭチップが完成される。
【００４５】
図１０（ｄ）は図１０（ｃ）のＡＡ部を拡大して示す図であり、１０（ｅ）は実際のシリコン基板１１上に形成されたエピタキシャルシリコン領域３０の部分を撮影したＳＥＭ写真画像である。図１０（ｄ）から明らかなように、チャネル部ＣＨがシリコン領域３０の傾斜面および上部平面全体に連続して形成されている。
【００４６】
以上説明したこの実施形態のメモリトランジスタＴｒａは、ＡＡ領域上に選択的エピタキシャル成長法により形成されたエピタキシャルシリコン領域３０を形成する際に、このＡＡ領域の幅を所定の寸法、即ち上部幅６０ｎｍ以下で凸部上部領域に頂角１２０°以上１４８°以下の角を形成することにより、微細化を実現しつつチャネル幅が長くて駆動力が大きく、パンチスルー抑止力およびカットオフ特性を向上させることができる。従って、このメモリトランジスタをメモリセル内に用いることで、大容量で良好な特性の例えばＤＲＡＭなどの半導体記憶装置およびその製造方法を提供できる。
【００４７】
＜第２の実施形態＞
以下、図１１乃至図１３を参照してこの発明による第２の実施形態の製造工程およびこの工程を経て製造された半導体記憶装置を説明する。以下の説明では第１の実施形態と同一または同様の部分は同一または同様の参照符号を付してこれらの部分の詳細な説明を省略する。
【００４８】
図１１（ａ）、（ｂ）に示すように、シリコン基板１１のメモリセル部Ａの表面に第１の実施形態と同様にＳｉＯ２膜１２およびＳｉＮ膜１３を順次形成し、レジスト膜を堆積した後、リソグラフィ法によりＡＡのレジストパターンを形成し、このレジストをマスクにＳｉＮ膜１３、ＳｉＯ２膜１２を順次エッチングする。これによりＡＡに沿った方向に図１１（ｂ）に示すＳＴＩ溝２６が形成され、それに直交する方向に図１１（ａ）に示すＳＴＩ溝２７が形成される。なお、図１１（ｂ）は図１１（ａ）の線Ｂ−Ｂで切断して矢示方向に見た断面図である。
【００４９】
ついで、図１１（ｃ）、（ｄ）、（ｅ）に示すように、メモリセル部Ａに形成されたＡＡ部即ちＳＴＩ溝２６，２７の側壁を熱酸化法により酸化させ、例えば１０ｎｍ程度の図示しない酸化膜を形成する。その後、ＨＤＰ法などによりＳＴＩ溝２６，２７に酸化膜２８を充填させ、ＣＭＰ法によりＳｉＮ膜１３が所定厚さ残る状態まで研磨し、平坦化させる。次いで、ウエットエッチングによりＳＴＩ酸化膜２８をシリコン基板１１の表面より３０ｎｍ程度上方にその表面が来るまでエッチバックし、その後、残ったＳｉＮ膜１３を除去する。このようにしてＳＴＩ酸化膜２８が形成される。このとき、図１１（ｅ）に示したように、周辺回路部Ｂではα部のようにセル部Ａと同様にＳｉＮ膜１３を除去してもよい。或いは、レジストマスクでＳｉＮ膜１３をカバーした状態でエッチングすることにより、β部のようにＳｉＮ膜１３を残す領域を形成してもよい。α部とβ部のようにＳｉＮ膜１３が除去された領域と残された領域とを混在させるようにしてもよい。
【００５０】
次いで、図１１（ｆ）、（ｇ）、（ｈ）に示すように、シリコン基板１１上のＳｉＯ２膜１２を除去した後、露出したシリコン基板１１の表面に選択エピタキシャル成長法によりエピタキシャル領域３０を形成する。このとき、シリコンの結晶面方位を反映し、エピタキシャル領域３０は斜面を有する台形状となる。このとき、ＤＲＡＭのメモリセル部Ａおよび周辺回路部ＢのＳｉＮ膜１３を除去したシリコン基板１１の表面領域にはすべてエピタキシャル領域３０が形成される。なお、周辺回路部Ｂのβ部に残したＳｉＮ膜１３は領域３０が形成された後で除去される。
【００５１】
次いで、図１１（ｉ）、（ｊ）、（ｋ）に示すように、エピタキシャル領域３０の表面を７ｎｍ程度に酸化させ、リソグラフィ法及びイオンインプラ法により不純物の注入を行い、所望の位置に所望のウエル領域、チャネル領域を形成する。イオンインプラ工程後、ウエルＲＴＡ法により注入された不純物の活性化を行い、その後、エピタキシャル領域３０の表面に形成した酸化膜を除去し、再度露出したシリコン表面に図示しないゲート酸化膜を７ｎｍ程度に形成する。なお、酸化の前処理などによりＳＴＩ酸化膜２８がエッチバックされるが、最終的にもとのシリコン基板１１の表面より下にならないようにＳＴＩエッチバック量および前処理量を最適化する必要がある。
【００５２】
図示しないゲート酸化膜形成後、図１２（ａ）、（ｂ）、（ｃ）に示すように、シリコン基板１１の全面に例えば８０ｎｍ程度のゲート電極用のポリシリコン膜３１、５５０ｎｍ程度のＷＳｉ膜３２、および２００ｎｍ程度のキャップＳｉＮ膜３３を堆積させる。その後、リソグラフィ法によりＧＣのレジストパターンを形成し、ＲＩＥによりＳｉＮ膜３３をエッチングする。その後、レジストを除去し、キャップＳｉＮ膜３３をマスクにＷＳｉ膜３２およびポリシリコン膜３１をエッチングすることでゲートコンタクト部分のパターンが形成される。ここで、図１２（ｂ）は図１２（ａ）内のＢ−Ｂ線で切断して矢示方向に見た断面図、図１２（ｃ）は同じくＣ−Ｃ線で切断して矢示方向に見た断面図である。
【００５３】
次いで、図１２（ｄ）、（ｅ）、（ｆ）に示すように、第１の実施形態と同様に、ゲート側壁酸化膜３４を熱酸化法により酸化させて約１０ｎｍの厚さに形成する。このとき、シリコン基板１１の露出した表面にも図示しないが同時に酸化膜が形成される。その後、ソース／ドレインのＬＤＤ拡散層を形成する。これは、リソグラフィ法によりイオンインプラ用のレジストパターンを形成し、このパターンを用いてイオンインプラ法によりエピタキシャルシリコン領域３０のセルトランジスタＴｒａのチャネル部の両側のソースドレイン形成領域にＰまたはＡｓイオンを注入することによりソース、ドレインのＬＤＤ領域が形成される。この時、同時に図６（ｃ）に示したと同様に、周辺回路部のトランジスタ形成用のエピタキシャルシリコン領域にも必要に応じてソース、ドレインのＬＤＤ拡散層を形成する。その後、全体をアニールして拡散部の活性化を行う。
【００５４】
更に、全体にＳｉＮ膜を堆積させてＲＩＥによる異方性エッチングを行い、ゲート側壁酸化膜３４の外側にスペーサＳｉＮ膜３６を形成する。その後、さらにソース、ドレイン用のイオンインプラを行い、活性化のアニールを行って、メモリトランジスタＴｒａが形成される。
【００５５】
その後、図１３（ａ）、（ｂ）（ｃ）に示すように、全面にバリアＳｉＮ膜３７を８ｎｍの厚さに堆積させ、その上に層間絶縁膜としてＢＰＳＧ膜３８Ａを所定の厚さに堆積させる。このとき、必要に応じ、後工程でのＷ配線などの埋め込み性の向上のために例えば７５０℃で１５分程度のアニールを行う。
【００５６】
更に、図９、図１０に示したと同様にしてメモリトランジスタＴｒａのドレインに接続されたコンタクト４４を形成し、更にＢＰＳＧ膜３８Ａの表面にＷビット線４６を埋め込み形成する。
【００５７】
更に、メモリトランジスタＴｒａのソースの上方にスタック型のキャパシタＣｓを形成するためにＢＰＳＧ膜３８Ａの上に他のＢＰＳＧ膜３８Ｂを所定の厚さに堆積し、リソグラフィ法によりＢＰＳＧ膜３８Ｂ，３８Ａをエッチングする。これにより、スタックキャパシタＣｓのストレージノード２３をトランジスタＴｒａのソースに接続するためのストレージノードコンタクトホールが形成され、そのコンタクトホールの内壁にバリア層５０を介してＷを埋め込んでストレージノードコンタクト５１を形成する。
【００５８】
この埋め込まれたストレージノードコンタクト５１のＷ膜を所定深さまでエッチバックし、スタックキャパシタＣｓ形成用のトレンチを形成する。このトレンチ内には、ストレージノード２３を形成し、その内壁にＮＯ膜などのキャパシタ誘電膜２２を形成し、さらに内部の空間をキャパシタ電極膜２１で埋めてスタックキャパシタＣｓが形成される。このようにしてこの第２実施形態のスタック型ＤＲＡＭチップが製造される。
【００５９】
この第２の実施形態によれば、図１３に示すように、エピタキシャルシリコン領域３０にメモリセルトランジスタＴｒａを形成した後で、その上方にスタック型キャパシタＣｓを形成したから、トレンチ型キャパシタをシリコン基板１１中に形成する場合と比較してプロセスが比較的容易になり、キャパシタの絶縁性も十分に確保でき、且つキャパシタの容量も大きく取れるなどの効果が得られる。
【００６０】
＜第３の実施形態＞
以下、図１４乃至図１５を参照してこの発明の第３の実施形態の構成およびその製造方法を詳細に説明する。以下の説明でも第１、第２の実施形態と同一または同様の部分については同一または同様の参照符号を付することによりその詳細な説明を省略する。
【００６１】
図１４（ａ）はメモリセル部ＡにトレンチキャパシタＣｔが形成された状態の断面図で、図１４（ｂ）はそのＢ−Ｂ線で切断して矢示方向に見た断面図である。この工程までは第１の実施形態の図１から図５（ｂ）、（ｃ）までの工程と同様にして形成される。
【００６２】
この状態で、図１４（ｃ）、（ｄ）に示すように、ＳｉＮ膜１３をホット(hot)燐酸等でエッチングし、ＳＴＩエッジ部よりＳｉＮ１３の側面を図示のように所定量だけ後退させ、ＳｉＯ２膜１２の表面を少し露出させる。この後退量は通常１０ｎｍ〜３０ｎｍの間で、その後のＳｉＯ２膜１２の剥離やシリコンの選択的エピタキシャル成長の前処理などの条件に応じて適宜設定される。
【００６３】
次に、図１４（ｅ）、（ｆ）に示すように、ＡＡ側壁を熱酸化させて図示しない酸化膜を形成し、その後、ＨＤＰなどによりＳＴＩ溝２６，２７にＳＴＩ酸化膜２８を充填する。更に、ＣＭＰ法によりＳｉＮ膜１３の上面に至るまで平坦化させる。
【００６４】
その後、図１５（ａ）、（ｂ）に示すようにＳｉＮ膜１３を除去し、ＳｉＯ２膜１２を露出させる。
【００６５】
更に、図１５（ｃ）、（ｄ）に示すように露出したＳｉＯ２膜１２をウエットエッチングにより除去し、シリコン基板１１の表面を露出させ、ここに選択的エピタキシャル成長法によりシリコン領域を形成するための前処理を行う。このとき、ＳＴＩ酸化膜２８の側壁も後退するが、ＡＡの幅を超えて広がらないようにＳｉＮ膜１２の後退プロセス量を厳密に設定する必要がある。
【００６６】
次いで、図１５（ｅ）、（ｆ）に示すように露出したシリコン基板１１の表面に選択的エピタキシャル成長法によりシリコン領域３０を成長させる。このとき、シリコン領域３０の高さはＳＴＩ酸化膜２８の高さを越えない限り自由に設定することができる。ここで、エピタキシャルシリコン領域３０の側面はＳＴＩ酸化膜２８の側面により規定され、その上部はシリコンの結晶面方位を反映し、台形状に傾斜した側面となる。
【００６７】
図１５（ｅ）、（ｆ）ではＡＡの上部表面の端部でＳＴＩ酸化膜２８に段差が形成されているが、ＳｉＮ膜１３の後退量とＳｉＯ２膜１２の剥離およびエピタキシャル成長の前処理のウエットエッチング量を合わせることで、図１５（ｇ）、（ｈ）に示すように、ＡＡの上部表面の端部でＳＴＩ酸化膜２８に殆ど段差が形成されないように形成することもできる。これにより同じＡＡ幅いっぱいにメモリセルトランジスタのチャネル幅を広げることができる。また、これらのプロセスは第１の実施形態で説明したように、周辺回路部においてＳｉＮ膜１３を選択的に残すことによりシリコンエピタキシャル領域３０を選択的に形成することができる。
【００６８】
次いで、図１６（ａ）、（ｂ）に示すように、ＳＴＩ酸化膜２８をウエットエッチングによりエッチバックして所望の高さまでエッチングする。ここではシリコン基板１１の表面より僅かに高い位置に設定されている。この時、ＳＴＩ酸化膜２８の上面よりエピタキシャルシリコン領域３０の上面の方が例えば５０ｎｍ程度高く設定される。なお、図示しないが、周辺回路部においてＳｉＮ膜を残してエピタキシャル領域を形成しない領域を形成した場合は、ＳＴＩ酸化膜２８をエッチバックした後でホット燐酸などでその残したＳｉＮを除去することになる。
【００６９】
その後、図６、図７に示した第１の実施形態と同様に、図示しないゲート酸化膜の形成後、シリコン基板１１の全面にゲート電極用のポリシリコン膜３１、ＷＳｉ膜３２、およびキャップＳｉＮ膜を堆積させる。その後、リソグラフィ法によりＧＣのレジストパターンを形成し、ＲＩＥによりＳｉＮ膜をエッチングする。その後、レジストを除去し、キャップＳｉＮ膜をマスクにＷＳｉ膜３２およびポリシリコン膜３１をエッチングすることでゲートコンタクト部分のパターンが形成される。
【００７０】
次いで、リソグラフィ法によりイオンインプラ用のレジストパターンを形成し、このパターンを用いてイオンインプラ法によりエピタキシャルシリコン領域３０のセルトランジスタＴｒａのチャネル部の両側のソースドレイン形成領域にＰまたはＡｓイオンを注入することによりソース、ドレインが形成される。この時、同時に周辺回路部のトランジスタ形成用のエピタキシャルシリコン領域にも必要に応じてソース、ドレインの拡散層を形成する。その後、全体をアニールして拡散部の活性化を行い、メモリトランジスタＴｒａが形成される。
【００７１】
これにより、メモリトランジスタＴｒａの上にはアクティブＷ／Ｌであるゲート電極６０が形成され、トレンチキャパシタＣｔ上にはパッシングＷ／Ｌ６１が形成される。
【００７２】
ここで、エピタキシャル領域３０を形成後にＳＴＩ酸化膜２８をエッチバックする際に、シリコン基板１１の表面よりその表面が下になるようにエッチバックされる場合がある。この場合はＡＡの上部の角が露出しゲート電極加工後に図１６（ｅ）、（ｆ）に示すようになるが、これでも問題はない。
【００７３】
また、エピタキシャル領域３０が高い場合は図１６（ｃ）、（ｄ）に示すようにアクティブＷ／Ｌ６０とパッシングＷ／Ｌ６１の高さが異なるが、ゲート電極用のポリシリコン層３１を厚く堆積してからＣＭＰなどで平坦化して高さを揃えてからＷＳｉ膜３２、キャップＳｉＮを堆積してゲート電極の加工を行うようにしてもよい。このように形成した場合を図１６（ｇ）、（ｈ）に示し、アクティブＷ／Ｌ６０とパッシングＷ／Ｌ６１の高さが同じとなっている。
【００７４】
この後、トレンチキャパシタ型のＤＲＡＭチップ完成までのプロセスは前述の第１の実施形態と略同じであり、説明を省略する。
【００７５】
この第３の実施形態では、ＳＥＧ領域３０がＦＩＮ型ＦＥＴのように高くなり、且つ頂角を持つ形状で、第１の実施形態よりさらに電流を増加させる効果が得られる。
【００７６】
＜第４の実施形態＞
図１７（ａ）、（ｂ）は図１４（ｅ）、（ｆ）の工程に対応し、ここまでは第３の実施形態と同様に形成される。但し、第３の実施態様ではＳｉＮ膜１３はＡＡ領域上でその下面の幅と上面の幅が同じであるが、図１７（ｂ）に示すようにＳｉＮ膜１３の上面の幅を下面の幅より小さくしてその側面をテーパ面としてある。このテーパ面はＳｉＮ膜１３を形成するときにＲＩＥの条件を適宜に設定することで形成可能である。ＳＴＩ酸化膜２８を形成する前に、ＳｉＮ膜１３側面をホット燐酸で後退させ、その後、ＡＡのシリコン側壁を酸化させて図示しない酸化膜を形成し、ＳＴＩ酸化膜２８をＳＴＩ溝に充填してその表面をＣＭＰで平坦化して図１７（ａ）、（ｂ）の状態に仕上げる。
【００７７】
その後、図１７（ｃ）、（ｄ）に示すように、ＳｉＮ膜１３を除去した後、ＳｉＯ２膜１２を除去してシリコン基板１１の表面を露出させる。このとき、ＳＴＩ酸化膜２８がウエットエッチングにより後退するが、ＡＡ幅以上に後退しないようにＳｉＮ膜１３、ＳｉＯ２膜１２の除去時に条件を設定する。その後、ＳｉＮを全面に例えば１５ｎｍ程度に堆積し、ＲＩＥによる異方性エッチングを行って、ＳＴＩ酸化膜２８の側壁にスペーサ７０を形成する。
【００７８】
次いで、露出しているシリコン基板１１の表面を弗酸系の洗浄剤で前処理を行い、そこに図１７（ｅ）、（ｆ）に示すようにシリコンの選択的エピタキシャル成長法によりエピタキシャル領域３０を形成する。このとき、シリコンの結晶方位面との関係で、形成されるエピタキシャル領域３０の上部側壁は傾斜面となるが、ＡＡ幅と高さとの相対関係で、これまで説明してきた第１乃至第３の実施形態のように台形状にならずに、図１７（ｆ）に示すように先端部を鋭角に形成することができる。このことは第１ないし第３の実施形態においても同様である。
【００７９】
また、ＳｉＮスペーサ７０を形成した場合、エピタキシャル成長の条件を適宜選択すると図１７（ｇ）、（ｈ）に示すように、エピタキシャル領域３０の上部に平坦面を形成することもできる。
【００８０】
なお、図示しないが、周辺回路部においてＳｉＮ膜を残してエピタキシャル領域を形成しない領域を形成した場合は、ＳＴＩ酸化膜をエッチバックした後でホット燐酸などでその残したＳｉＮを除去することになる。
【００８１】
続いて、図１８（ａ）、（ｂ）に示すように、ＳＴＩ酸化膜２８をウエットエッチングによりエッチバックして所望の高さにする。ここではＳＴＩ酸化膜２８の上面がシリコン基板１１の表面と同じ高さとなっている。
【００８２】
その後、図１８（ｃ）、（ｄ）に示すように、ホット燐酸によりスペーサ７０を後退させる。このとき、図示しない周辺回路部において、エピタキシャル領域を形成しない領域を設けた場合、即ちＳｉＮ膜を選択的に残しておく場合、後工程でスペーサ７０を剥離するときに同時にＳｉＮ膜を除去することが可能である。
【００８３】
この後、図示しないが、第３の実施形態と同様にゲート電極を形成し、その後、第１の実施形態と同様のプロセスを経ることでトレンチキャパシタＣｔをメモリセル部Ａに形成したＤＲＡＭチップが完成される。
【００８４】
この第４の実施形態では、エピタキシャル領域３０を形成する際にスペーサ７０を用いるので、例えば第１の実施形態の場合と比較してエピタキシャルシリコン領域３０を成長させる前の処理によるＳＴＩ酸化膜２８の側壁の後退がなく、特にＡＡ幅方向の寸法を正確に設定できるとともにその幅を更に縮小でき、メモリセルトランジスタを微細化してもその駆動力を十分に確保できる。また、図１８から明らかなように、スペーサ７０を除去したあとにＡＡ領域の上面とエピタキシャルシリコン領域３０の下端部との間に明確なステップ部が形成されるので、完成品のＤＲＡＭからその製造工程を推定することが容易である。
【００８５】
ここで、メモリセルトランジスタのチャネル部となるエピタキシャルシリコン領域３０の上端部を図１８（ｂ）、（ｄ）に示すように鋭角にすることでトランジスタのパフォーマンスを向上させることができる。
【００８６】
図１９（ａ）は例えば図１（ｃ）の実施形態のようにエピタキシャルシリコン領域３０の断面形状が３角形に形成された場合、図１９（ｃ）は例えば図１５（ｈ）の実施形態のようにエピタキシャルシリコン領域３０の断面形状が５角形に形成された場合を拡大して示し、図１９（ｂ）は図１９（ａ）の円で囲んだ先端部の拡大図である。ここで、領域３０の上端は図１９（ｂ）に示すようにその先端部分の最大幅が１ｎｍ程度に先鋭になっているものとする。又、図１９（ａ）の領域３０の高さは６５ｎｍ、図１９（ｃ）の領域３０の高さは８５ｎｍとし、ＡＡ部の幅はそれぞれ１１０ｎｍと８０ｎｍと設定した。また、領域３０の頂点角度はＡＡ幅１１０ｎｍの場合に８０°、ＡＡ幅８０ｎｍの場合は６２．６°である。図１９（ｄ）は図１９（ｃ）の断面５角形の領域３０（ＡＡ幅１１０ｎｍ）の場合の実際の試作品のＳＥＭ写真例であり、頂点角度は８１．２度であった。
【００８７】
このようにエピタキシャルシリコン領域３０の上端を鋭角にすることで、メモリセルトランジスタＴｒａを形成した際に図２０に示すようにＳファクタの低いトランジスタを形成することができる。シミュレーションの結果、このトランジスタは領域３０の上端の鋭角部で先にオンとなり、その後ゲート電圧を上昇させるにつれ、下方のＡＡ部方向にチャネルが延びていく特性となるが、どのゲートバイアス条件下でも常に角部の電流密度が大きく、角部が主なチャネルとなっているような結果となった。トランジスタの特性は主としてチャネル上部で特性が定まり、十分に小さいＳファクタを持つ特性となる。
【００８８】
図２１は図１９（ａ）の断面三角形（図中ではtriとしてある）の場合と図１９（ｃ）の断面５角形（図中ではpentaとしてある）の場合の形成されたトランジスタのゲート電圧とドレイン電圧との関係を調べた結果のデータを示す。ここでＡＡ幅は１１０ｎｍである。
【００８９】
次に、この発明の各実施形態において用いられるエピタキシャルシリコン領域の上端幅、下端幅とＳファクタとの関係を調べた結果を説明する。
【００９０】
図２２はシリコン基板１１のＳＴＩ酸化膜２８に挟まれたＡＡ部の上に形成されたエピタキシャルシリコン領域（エピ領域）３０を拡大して示し、その上端幅と下端幅の寸法とＳファクタとの関係を調べると、夫々図２３、図２４のような結果となった。図２２に示された一例のエピタキシャルシリコン領域３０は、上端幅が６０ｎｍ、下端幅が１８０ｎｍ、領域３０の上端と下端との間に形成された斜面はシリコンの（１１１）面、上端の面はシリコン基板の表面と平行な（１００）面であり、ＡＡの側面と（１１１）面とのなす角度が１４４．７°、（１１１）面と（１００）面とのなす角度が１２５．２°である台形状の領域３０を使用した。
【００９１】
ここで、図２２に示すように領域３０は２つの（１１１）面でなる斜面を有し、これらの２つの（１１１）斜面を延長して作られる頂角は鋭角となるが、この頂角としては２０°以上９０°未満が望ましい。
【００９２】
図２３はエピタキシャルシリコン領域３０の上端幅とＳファクタとの関係を示し、サンプル１（＃２Ｌｏｗ）およびサンプル２（＃９Ｈｉｇｈ）のグラフから明らかなように、従来の一例（＃１５ＰＯＲ）と比較して、微細化が進んだＤＲＡＭ用のトランジスタにおいて上端幅を６０ｎｍ以下に設定した場合にＳファクタが例えば０．１以下となり好ましい結果が得られた。なお、ここで用いたサンプル１は例えば図１９（ａ）に示したように半導体基板の上に形成されたエピタキシャルシリコン領域３０の高さが６５ｎｍのように低い（Ｌｏｗ）場合、サンプル２は図１９（ｃ）に示すように領域３０の高さが８５ｎｍのようにサンプル１に対して相対的に高い（Ｈｉｇｈ）場合の試料を用いた。
【００９３】
また、領域３０の上端の（１００）面はエピタキシャル成長法により形成されたときは図２２に示すように平面であるが、その後のプロセスにより（１１１）面との交差部が種々の原因により削られて丸くなり、台形状の領域３０の上端の平面部の面積が減少する。このような場合の上端幅は、残存する（１１１）面と（１００）面を延長して両者が交わった２つの点の間の距離として定義すればよい。
【００９４】
また、同じ観点から、従来の一例（ＰＯＲ）ではエピ領域下端幅が小さくなるとかえってＳファクタが上昇する傾向にあるのに比較して、本発明の試作品（ＳＥＧ）では微細化が進んだＤＲＡＭにおいても十分に小さいＳファクタを得られ、特に図２４から明らかなように、下端幅が１８０ｎｍ以下においてＳファクタが低下しており、この１８０ｎｍ以下に設定すると良好な特性が得られることが分かった。
【００９５】
このように、この発明では、エピタキシャルシリコン領域３０の上面の基板表面に平行な（１００）面はその幅が６０ｎｍ以下である場合に特性の良好なトランジスタを形成できることが分かったが、更に台形状の領域３０の傾斜面が（１１１）面のみであり、これに隣接する面は（１００）面であることが重要なファクタであることが分かった。
【図面の簡単な説明】
【００９６】
【図１】この発明の第１の実施形態のメモリセル部と周辺回路部の構成を示す断面図。
【図２】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図３】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図４】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図５】図１のメモリセル部および周辺回路部を形成する工程の一部における構成を示す断面図。
【図６】図１のメモリセル部および周辺回路部を形成する工程の一部における構成を示す断面図。
【図７】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図８】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図９】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１０】図１のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１１】この発明の第２の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１２】第２の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１３】第２の実施態様のメモリセル部の構成を示す断面図。
【図１４】この発明の第３の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１５】この発明の第３の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１６】この発明の第３の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１７】この発明の第４の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１８】この発明の第４の実施態様のメモリセル部を形成する工程の一部における構成を示す断面図。
【図１９】この発明の特徴の一つを説明する為の図。
【図２０】この発明により形成されたトランジスタのＳファクタを説明するグラフ。
【図２１】この発明により形成されたトランジスタのＶｇ−Ｉｄ特性を示すグラフ。
【図２２】ＡＡの上部に形成されたエピタキシャルシリコン領域の拡大図。
【図２３】エピタキシャルシリコン領域の上端幅とＳファクタとの関係を示すグラフ。
【図２４】エピタキシャルシリコン領域の下端幅とＳファクタとの関係を示すグラフ。
【符号の説明】
【００９７】
１１・・・シリコン基板、２８・・・ＳＴＩ酸化膜、３０・・・シリコンエピタキシャル領域、Ｔｒａ・・・メモリセルトランジスタ、Ｃｔ・・・トレンチキャパシタ、ＡＡ・・・アクティブエリア、Ａ・・・メモリセル部、Ｂ・・・周辺回路部、４４，４５・・・コンタクト、４６・・・ビット線、４７・・・配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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