(57)【要約】【課題】ヒューズ回路において、バーンインテストにおいてヒューズにストレス電圧が印加されずにヒューズ回路の初期不良がリジェクトされないという問題がある。【解決手段】メモリセル容量と同じ部材で構成された容量ヒューズ回路において、メモリセル容量に印加される電圧と同じ電圧を発生させる電源電圧発生回路を設け、バーンイン時にはストレス電圧を印加することで、ヒューズ回路の初期不良をリジェクトすることができるヒューズ回路、及びこれを備えた高信頼性で、高速動作可能な半導体記憶装置が得られる。【選択図】  図２
2006190394.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ回路において、ヒューズと電源発生回路を備え、前記ヒューズに対しバーンインテスト時にストレス電圧を印加させ、初期不良をリジェクトすることを特徴とするヒューズ回路。
【請求項２】
前記電源発生回路は、前記ヒューズに対しバーンインテスト時にはストレス電圧を出力し、ヒューズのコネクト状態判定時には判定電圧を出力することを特徴とする請求項１に記載のヒューズ回路。
【請求項３】
前記ヒューズはメモリセル容量と同一部材で構成された容量ヒューズであり、前記ストレス電圧は前記メモリセル容量にバーンイン時に印加される電圧であり、前記判定電圧は前記メモリセル容量の動作時に印加される電圧であることを特徴とする請求項２に記載のヒューズ回路。
【請求項４】
前記電源電圧発生回路は、直列接続された３個以上の抵抗により構成され、前記抵抗の分割比により前記ストレス電圧及び判定電圧を発生させることを特徴とする請求項３に記載のヒューズ回路。
【請求項５】
前記ストレス電圧と、前記判定電圧とをバーンインテストモード信号により制御されたトランスファゲートにより切り替えることを特徴とする請求項４に記載のヒューズ回路。
【請求項６】
ヒューズ回路において、容量ヒューズと、差動アンプと、ラッチ回路と、電源発生回路とを備え、前記容量ヒューズのコネクト状態判定時には前記電源発生回路からの判定電圧を前記容量ヒューズに印加、前記ラッチ回路にヒューズ判定結果をラッチさせ、バーンインテスト時には前記電源回路からのストレス電圧を前記容量ヒューズに印加、初期不良をリジェクトすることを特徴とするヒューズ回路。
【請求項７】
半導体記憶装置において、メモリセル容量と同一部材で構成された容量ヒューズを備え、バーンインテスト時には前記メモリセル容量に印加されるストレス電圧を前記容量ヒューズに印加するヒューズ回路を有することを特徴とする半導体記憶装置。
【請求項８】
前記ヒューズ回路はさらに電源発生回路を備え、該電源発生回路は前記ストレス電圧と判定電圧とを発生させることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記ヒューズ回路はさらにラッチ回路を備え、電源投入時には前記電源発生回路からの判定電圧により前記容量ヒューズのコネクト状態を判定し、そのヒューズ判定結果を前記ラッチ回路にラッチすることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記ストレス電圧はバーンインテスト時に前記メモリセル容量に印加される電圧であり、前記判定電圧は動作時に前記メモリセル容量に印加される電圧であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
半導体記憶装置において、容量ヒューズと、差動アンプと、ラッチ回路と、電源発生回路とを備え、前記容量ヒューズのコネクト状態判定時には前記電源発生回路からの判定電圧を前記容量ヒューズに印加、前記ラッチ回路にヒューズ判定結果をラッチさせ、バーンインテスト時には前記電源回路からのストレス電圧を前記容量ヒューズに印加、初期不良をリジェクトするヒューズ回路を有することを特徴とする半導体記憶装置。
【請求項１２】
前記ヒューズ回路はイネーブル信号をプログラムされたイネーブルヒューズ回路と、アドレス情報とをプログラムされたアドレスヒューズ回路とから構成され、前記半導体記憶装置は前記イネーブルヒューズ回路からの信号を反転するインバータ回路と、前記アドレスヒューズ回路からの信号と入力されるアドレス入力との一致を判定するアドレス比較回路と、トランジスタ列と、を備え、前記トランジスタ列のそれぞれのゲートは前記インバータ回路の出力及びアドレス比較回路の出力にそれぞれ接続され、ドレインとソースはそれぞれ共通接続され、前記トランジスタのドレインからリダンダンシ判定信号を出力することを特徴とする請求項１１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にヒューズ回路を含むリダンダンシ回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体素子が微細化され、半導体装置は大規模化されている。特に半導体記憶装置の分野ではその傾向が顕著である。たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）においては１ギガビットのメモリ容量を有する製品が開発、実用化されている。
【０００３】
これらの半導体記憶装置においては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに、予備のメモリセルアレイを配置した救済用のリダンダンシメモリセルアレイ領域が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリセルの代わりに、リダンダンシメモリセルに置き換えるリダンダンシ回路が採用されている。このリダンダンシ回路の採用により大規模化された半導体記憶装置の歩留まりを向上させ、コストダウンが図られている。
【０００４】
リダンダンシ回路には欠陥メモリセルのアドレス等を記憶させるプログラム素子が必要である。プログラム素子としては、ポリシリや金属配線をレーザートリーマで切断する破壊ヒューズが主として使用されていた。しかしポリシリや金属配線をレーザートリーマで切断する方法では組立後の不良は救済できないことから、近年、パッケージ状態でリダンダンシ置換可能な容量ヒューズも採用されるようになってきている。
【０００５】
従来例として、容量ヒューズを用いたリダンダンシ回路を図４〜図６により説明する。図４に半導体記憶装置の全体ブロック図、図５にリダンダンシ制御ブロック図、図６にヒューズ回路図を示す。
【０００６】
図４に示す半導体記憶装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であり、ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７、テストモードエントリブロック６、ロールコール回路１８、コマンドデコーダ１、制御ロジック回路２、モードレジスタ３、クロックジェネレータ４、ＤＬＬ回路５、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８、データコントロールロジック回路１２、カラムデコーダ１０、センスアンプリファ１１、ロウデコーダ９、ロウリダンダンシセルアレイ１９、カラムリダンダンシセルアレイ２０、メモリセルアレイ９０、ラッチ回路１３、データ出力バッファ１４、データ入力バッファ１５から構成される。
【０００７】
アドレスは、テストモードエントリブロック６、コマンドデコーダ１、モードレジスタ３、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８に供給されている。クロックジェネレータ４は、クロック信号ＣＫ、／ＣＫ、クロックイネーブルＣＫＥを受信して内部クロック信号１０５を発生し、半導体記憶装置の各部に供給する。ＤＬＬ回路５は、クロック信号ＣＫ、／ＣＫを受信して同期信号１０６をラッチ回路１３、データ出力バッファ１４、データ入力バッファ１５に出力している。
【０００８】
コマンドデコーダ１は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びアドレスを受信してデコード結果１０１を制御ロジック回路２に出力する。モードレジスタ３は、アドレスを受信して動作モード設定信号１０２を制御ロジック回路２に出力する。
【０００９】
制御ロジック回路２は、コマンドデコーダ１からの出力１０１とモードレジスタ３の出力１０２に基づいて、クロックジェネレータ４からの内部クロック信号１０５に応答して制御信号１０４を発生する。制御信号１０４は、テストモードエントリブロック６、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８、センスアンプリファ１１、ロウデコーダ９、ラッチ回路１３、ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７に供給される。
【００１０】
こうして、半導体記憶装置内の各部の動作が制御される。尚、リダンダンシ制御回路ブロック（ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７）に供給される制御信号１０４は、プリチャージ（ＰＲＥ）信号及びヒューズコントロール信号である(図５参照)。
【００１１】
ここで、リダンダンシ回路を使用せずデータをリード／ライトする場合の動作は、公知であるので、簡単に説明する。アドレスがロウアドレスバッファ７とカラムアドレスバッファ８に保持され、おのおの保持されているアドレス１０７、１０８に基づいてロウデコーダ９とカラムデコーダ１０とは、メモリセルアレイ９０のアドレスを指定する。
【００１２】
リード動作の場合には、メモリセルアレイ９０から読み出されたデータはセンスアンプリファ１１で増幅され、データ１０９としてデータコントロールロジック回路１２に出力される。データコントロールロジック回路１２からデータ１１０として出力され、そのデータ１１０はラッチ回路１３に入力される。ラッチ回路１３からデータ１１１として出力され、そのデータ１１１が入力されたデータ出力バッファ１４から外部Ｉ／Ｏピンを通してデータ出力される。
【００１３】
また、ライト動作の場合には、リードの場合と逆に、データ入力バッファ１５に入力される外部Ｉ／Ｏピンからのデータは、ラッチ回路１３、データコントロールロジック回路１２を介してセンスアンプリファ１１に供給され、センスアンプリファ１１から、メモリセルアレイ９０の指定されたアドレスのメモリセルに書き込まれる。
【００１４】
次に、リダンダンシ（冗長）回路の制御について説明する。リダンダンシ判定信号１１２、１１３（ロウ側が１１２、カラム側が１１３）が選択されると、そのアドレスに対応したデコーダ回路（ロウ側１１２がロウデコーダ９、カラム側１１３がカラムデコーダ１０）のワード線、Ｙスイッチをストップし、通常のメモリセルアレイ９０内のメモリセルへのアクセスをやめる。それと同時にロウ側１１２がリダンダンシワード線、カラム側１１３がリダンダンシＹスイッチを選択し、対応したリダンダンシセル（ロウ側１１２がロウリダンダンシ１９、カラム側１１３がカラムリダンダンシ２０）にアクセスする。このようにして不良セルを救済させる仕組みになっている。
【００１５】
さらに図５を用いてリダンダンシ制御ブロックを説明する。リダンダンシ制御ブロックはロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７、ロールコール回路１８とから構成される。ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７はロウ側、カラム側のリダンダンシ回路のデコーダであり、それぞれイネーブルヒューズ回路３６、アドレスヒューズ回路３７、アドレス比較回路７０、トランジスタ２３，２５等から構成される。
【００１６】
これらのデコーダ回路は、イネーブルヒューズ判定信号１１７を出力するイネーブルヒューズ回路３６、アドレスヒューズ判定信号１１８を出力するアドレスヒューズ回路３７、アドレスヒューズ判定信号１１８と入力されるアドレス信号とを比較し、一致しているかの比較結果を出力するアドレス比較回路７０、イネーブルヒューズ判定信号１１７の反転信号とアドレス比較結果を入力され、リダンダンシ回路が使用されているかどうかのリダンダンシ判定信号１１２（または１１３）を出力するトランジスタ２３，２５から構成される。リダンダンシ判定信号１１２（又は１１３）は、リダンダンシメモリセル、または通常のメモリセルへのアクセスを制御する信号である。
【００１７】
リダンダンシ判定信号１１２、１１３を生成させるロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７の回路動作について説明する。リダンダンシデコードとしてはロウ側、カラム側とも同一構成であり、まとめて説明する。ＰＲＥ信号１０４をＬｏｗレベルにする事により、ＰＭＯＳトランジスタ２１をオンさせ、リダンダンシ判定信号１１２、１１３をＨｉｇｈレベルにプリチャージする。その後、ＰＲＥ信号１０４をＨｉｇｈレベルにし、ＰＭＯＳトランジスタ２１をオフさせ、インバータ２２を介して信号線１１６をＧＮＤレベルに固定する。
【００１８】
リダンダンシ判定信号１１２、１１３と信号線１１６との間にはヒューズ回路３６，３７の数に対応して、ＮＭＯＳトランジスタ２３、２５の列が設けられている。トランジスタ数は、リダンダンシ使用の場合に活性化するイネーブルヒューズ回路３６とリダンダンシ使用アドレスのヒューズ回路３７の数との総和と同数で、それぞれの信号をゲートに入力される。イネーブルヒューズ回路３６からのイネーブルヒューズ判定信号１１７の反転信号がトランジスタ２３のゲートに、アドレスヒューズ回路３７からのアドレスヒューズ判定信号１１９と、入力されるアドレス１０７又は１０８との一致・不一致信号とがトランジスタ列２５のそれぞれのゲートに入力される。
【００１９】
イネーブルヒューズ判定信号１１７がハイレベルで、アドレスヒューズ回路の出力１１９と入力されるアドレスレベルとが一致した場合には、ＮＭＯＳトランジスタ２３、２５のゲート１１８、１２１のレベルがＧＮＤレベルとなる。そのため、リダンダンシ判定信号１１２、１１３は信号線１１６のＧＮＤレベルへのパスが絶たれ、リダンダンシ判定信号１１２、１１３はＨｉｇｈレベルを保持することになる。逆にリダンダンシ未使用でイネーブルヒューズが未使用、またアドレス比較結果が一本でも異なると、リダンダンシ判定信号１１２、１１３のＨｉｇｈレベルはＮＭＯＳトランジスタ２３、２５のいずれかを介して信号線１１６レベルのＧＮＤレベルに引き落とされる事になる。
【００２０】
ここで、ヒューズ回路３６、３７について図６を用いて説明する。まず、容量ヒューズは、メモリセル容量の電極及び誘電膜と同一部材で構成される。このとき容量のサイズは異なっても良い。容量ヒューズ４１をプログラムする場合、図示しない高電圧回路から容量ヒューズの両極に電界を印加して容量ヒューズを破壊し、高抵抗にさせる。プログラムする容量ヒューズの両極に高電圧をコネクトし、容量ヒューズを破壊した場合は高抵抗４７となり、コネクトされていない場合は容量４１のままである。
【００２１】
容量ヒューズが破壊され高抵抗の場合をコネクト状態、容量のままの場合を未コネクト状態と定義する。このコネクト状態を判別するために、容量ヒューズ４１の一方をＧＮＤに固定し、もう一方の極にある電位をかけ、その電位がコネクト状態（高抵抗４７）ならＧＮＤ電位に引き抜かれ、未コネクト状態（容量４１）ならその電位が残る事でコネクト状態の判別を行う。
【００２２】
具体的には、容量ヒューズの片側１２７をＧＮＤ固定しておき、ヒューズコントロール信号を動作させる。ＦＰＶ信号１２２をＨｉｇｈレベルに、ＦＴＧ信号１２３とＦＣＴ信号１２４をＬｏｗレベルにし、ＮＭＯＳトランジスタ３８、４０をオンさせ、ＮＭＯＳトランジスタ４２、４３、４５はオフにしておく。ＤＣＴＬ信号１２８をＨｉｇｈレベルにする事により、インバータ４９を介し、ＰＭＯＳトランジスタ５２のゲートレベル１３０をＬｏｗレベルにし、ＰＭＯＳトランジスタ５２をオンさせる。電源電圧ＶＰＥＲＩ（周辺回路の電源レベル）をＲ１（５０）とＲ２（５１）との抵抗分割による電圧レベルＨＶＣＣ１２９（＝Ｒ２／（Ｒ１＋Ｒ２）＊ＶＰＥＲＩレベル）が、容量ヒューズ４１の対極１２６に印加されることになる。
【００２３】
ここで、ＨＶＣＣレベルは、メモリセルの容量に印加されるレベルと同じくなるようにする。容量ヒューズ４１の対極１２６がＨＶＣＣチャージされた後、ＦＰＶ信号１２２をＬｏｗレベルにし、トランジスタ３８をオフさせる。対極１２６に印加されたＨＶＣＣレベルは、容量ヒューズ４１の状態により、コネクトされてない場合には対極１２６に印加されたＨＶＣＣレベルがそのまま保持され、コネクトされて容量ヒューズが破壊され高抵抗となっている場合にはＧＮＤに引き抜かれることになる。
【００２４】
十分な時間経過後、ＦＴＧ信号１２３をＨｉｇｈレベルにし、容量ヒューズ４１の対極レベル１２６を差動アンプ４４、ラッチ回路４６に伝え、最終的にラッチ回路４６にてヒューズコネクト情報をラッチする。ヒューズ判定信号１１７、１１９等は、それぞれの容量ヒューズのコネクト状態によって、コネクト時にはＨｉｇｈレベル、未コネクト時にはＬｏｗレベルの状態となる。その後ＦＴＧをＬｏｗレベル、ＦＣＴをハイレベルにする。
【００２５】
上記した容量ヒューズのコネクト状態の読み取りは半導体記憶装置の電源投入時に実行され、読み出されたコネクト状態の情報はラッチ回路で保持され、その後のメモリセルへの書き込み、読み出し動作時にはラッチ回路からのヒューズ判定信号１１７，１１９が使用される。このようにヒューズ情報をラッチ回路に保持させることで、アクセス毎の容量ヒューズへの充放電が不要となり、消費電流の削減及び高速動作が可能となる。
【００２６】
リダンダンシデコーダ１６、１７において、イネーブルヒューズ判定信号１１７の反転信号１１８、アドレスヒューズ判定信号１１９と入力されるアドレス１０７，１０８との比較結果信号１２１により、リダンダンシ判定信号１１２、１１３はハイレベル、またはロウレベルとなる。イネーブルヒューズの論理は、イネーブルヒューズの判定信号１１７の反転信号が使用され、ヒューズ使用のコネクト時にＮＭＯＳトランジスタ２３のゲートレベル１１８をＬｏｗレベルにし、リダンダンシ判定信号１１２、１１３のＧＮＤ引き抜きをストップする。
【００２７】
次にアドレスヒューズ側の論理であるが、ヒューズ判定レベルとアドレス信号のイクスクルーシブオアをとっている。アドレスヒューズ回路３７において、アドレスＡ０にＨｉｇｈレベルがプログラムされているとする。その場合は、ヒューズ判定信号１１９はＨｉｇｈレベルとなっている。そのため、ＮＭＯＳトランジスタ３２がオン、インバータ３０を介して信号線１２０がＬｏｗレベルであるため、ＰＭＯＳトランジスタ２６もオン状態、トランスファゲート２８、２９はオフしている。ここで、アドレスＡ０がＨｉｇｈレベルのときは、Ａ０Ｔ信号はＨｉｇｈレベルとなり、ＮＭＯＳトランジスタ３１がオンするため信号線１２１はＬｏｗレベル状態となり、ＮＭＯＳトランジスタ２５がオフとなる。ＮＭＯＳトランジスタ２５がオフで、リダンダンシ判定信号１１２、１１３はプリチャージされたＨｉｇｈレベルを維持し、信号線１１６のＧＮＤレベルには引き抜かれない。
【００２８】
次に、アドレスヒューズ回路３７において、アドレスＡ０にＬｏｗレベルがプログラムされているとする。その場合は、アドレスヒューズ判定信号１１９はＬｏｗレベルとなっている。そのため、ＮＭＯＳトランジスタ３２がオフ、インバータ３０を介して信号線１２０がＨｉｇｈレベルであるため、ＰＭＯＳトランジスタ２６もオフ状態、トランスファゲート２８、２９はオンしている。ここで、Ａ０がＬｏｗレベルのときは、Ａ０Ｔ信号はＬｏｗレベルとなり、トランスファゲート２８、２９はオンしているため信号線１２１はＬｏｗレベル状態となり、ＮＭＯＳトランジスタ２５がオフとなる。そのため、リダンダンシ判定信号１１２、１１３は信号線１１６のＧＮＤレベルに引き抜かれない。
【００２９】
アドレスヒューズ判定信号１１９と入力されるアドレスＡ０が逆の場合は、前述の逆となり、信号線１２１はハイレベルでＮＭＯＳトランジスタ２５がオン状態となり、リダンダンシ判定信号１１２、１１３は信号線１１６のＧＮＤレベルに引き抜かれる事になる。すなわちヒューズ使用（コネクト）時にアドレスＨｉｇｈレベル、ヒューズ未使用（未コネクト）時にアドレスＬｏｗレベルの場合に、リダンダンシ判定信号１１２、１１３のＧＮＤ引き抜きをストップする。ヒューズにプログラムされた情報１１９と外部アドレスが一致する場合のみ、リダンダンシ判定信号１１２、１１３がＨｉｇｈレベルとなる。
【００３０】
次にテストモードの一つであるロールコールテストについて説明する。テストモードとは、ユーザーが誤エントリしないタイミングでその際の入力アドレスにより、メーカー側の回路評価・選別時短などに用いられるものである。ロールコールテストモードにエントリすると、入力したアドレスがリダンダンシ使用の場合、Ｈｉｇｈレベルデータが出力ピンから出力されるもので、リダンダンシ使用有無が判明する。ロールコール回路１８において、テストモードエントリ回路６からロールコール用のテストモード信号ＴＭＯＤＥ１０３がＨｉｇｈレベル出力された場合、インバータ３３を介し信号線１１６がＬｏｗレベルとなる。
【００３１】
また、アドレスが、リダンダンシ使用の場合であるとリダンダンシ判定信号１１２、１１３がＨｉｇｈレベルであり、インバータ３４を介し信号線１１５がＬｏｗレベルとなる。その２つの信号をＮＯＲ回路３５により、信号線１１４がＨｉｇｈレベルとなる。このデータが、データアウトバッファ１４からＩ／Ｏピンにダイレクトに出力される。リダンダンシ未使用のアドレスであると、Ｌｏｗデータが出力される。以上までが、従来技術の容量ヒューズを用いたリダンダンシ及び、ロールコールテストモードの仕様である。
【００３２】
また、これらのリダンダンシ回路に関して、いくつかの先行特許文献がある。本願発明者が先に出願した特許文献１には、ＤＲＡＭにおいてリダンダンシ回路の容量ヒューズとしてメモリセルを構成する容量と同じ電極構造と容量絶縁膜で構成し、メモリセルの容量に印加される電圧値と同じ電圧を印加して、その容量ヒューズにプログラムされたデータの読み出しを行う技術が示されている。
【００３３】
これらの従来技術の問題は、選別において、初期不良のリジェクト工程であるＢＴ（バーンイン）工程時に、メモリセル容量には高電圧ストレスを印加し劣化によるリジェクトを行うにも関わらず、図６に示されるように容量ヒューズ４１は、半導体記憶装置に電源が投入されたときに1回だけ、容量ヒューズのプログラムデータがチエックされ、そのプログラムデータはラッチ回路に保持される。動作中は容量ヒューズのプログラムデータは読み出されることなく、代りにラッチ回路の情報が使用される。したがってＢＴ工程中は容量ヒューズの両電極は接地電位ＧＮＤとなり、全く電圧ストレスが印加されず、初期不良のリジェクトが行なわれていない事である。
【００３４】
メモリセル容量と同構造（サイズは異なっても良い）を持つ容量ヒューズにおいて、ＢＴ時、メモリセル容量はストレス印加による初期不良リジェクトが行われるにも関わらず、容量ヒューズにはストレス印加がなされず、初期不良リジェクトが行われていなかった。このため容量ヒューズが、メモリセルと同構造となっている場合に容量膜の信頼性を保障する上で大きな問題となってくる。
【００３５】
【特許文献１】特開２００３−３１７４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
このように、メモリセルの容量と同部材で、薄い誘電膜を有する容量ヒューズにおいては、バーンイン工程時にメモリセルの容量と同じくストレス電圧を与え、容量ヒューズの初期不良をリジェクトすることが望まれている。しかし、半導体記憶装置に電源が投入されたときのみに容量ヒューズに電圧が印加されるだけで、その後は容量ヒューズには電圧が印加されないために、バーンイン工程時に初期不良をリジェクトすることができないという問題がある。
【００３７】
本発明の課題は，上記した問題に鑑み、バーンイン工程において容量ヒューズに高電圧を印加させる構成とすることで、容量ヒューズの初期不良をリジェクトできるヒューズ回路、及びこれらを備えた高信頼性の半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００３８】
本願のヒューズ回路は、ヒューズと電源発生回路を備え、前記ヒューズに対しバーンインテスト時にストレス電圧を印加させ、初期不良をリジェクトすることを特徴とする。
【００３９】
本願のヒューズ回路においては、前記電源発生回路は、前記ヒューズに対しバーンインテスト時にはストレス電圧を出力し、ヒューズのコネクト状態判定時には判定電圧を出力することを特徴とする。
【００４０】
本願のヒューズ回路においては、前記ヒューズはメモリセル容量と同一部材で構成された容量ヒューズであり、前記ストレス電圧は前記メモリセル容量にバーンイン時に印加される電圧であり、前記判定電圧は前記メモリセル容量の動作時に印加される電圧であることを特徴とする。
【００４１】
本願のヒューズ回路においては、前記電源電圧発生回路は、直列接続された３個以上の抵抗により構成され、前記抵抗の分割比により前記ストレス電圧及び判定電圧を発生させることを特徴とする。
【００４２】
本願のヒューズ回路においては、前記ストレス電圧と、前記判定電圧とをバーンインテストモード信号により制御されたトランスファゲートにより切り替えることを特徴とする。
【００４３】
本願のヒューズ回路は、容量ヒューズと、差動アンプと、ラッチ回路と、電源発生回路とを備え、前記容量ヒューズのコネクト状態判定時には前記電源発生回路からの判定電圧を前記容量ヒューズに印加、前記ラッチ回路にヒューズ判定結果をラッチさせ、バーンインテスト時には前記電源回路からのストレス電圧を前記容量ヒューズに印加、初期不良をリジェクトすることを特徴とする。
【００４４】
本願の半導体記憶装置は、メモリセル容量と同一部材で構成された容量ヒューズを備え、バーンインテスト時には前記メモリセル容量に印加されるストレス電圧を前記容量ヒューズに印加するヒューズ回路を有することを特徴とする。
【００４５】
本願の半導体記憶装置においては、前記ヒューズ回路はさらに電源発生回路を備え、該電源発生回路は前記ストレス電圧と判定電圧とを発生させることを特徴とする。
【００４６】
本願の半導体記憶装置においては、前記ヒューズ回路はさらにラッチ回路を備え、電源投入時には前記電源発生回路からの判定電圧により前記容量ヒューズのコネクト状態を判定し、そのヒューズ判定結果を前記ラッチ回路にラッチすることを特徴とする。
【００４７】
本願の半導体記憶装置においては、前記ストレス電圧はバーンインテスト時に前記メモリセル容量に印加される電圧であり、前記判定電圧は動作時に前記メモリセル容量に印加される電圧であることを特徴とする。
【００４８】
本願の半導体記憶装置は、容量ヒューズと、差動アンプと、ラッチ回路と、電源発生回路とを備え、前記容量ヒューズのコネクト状態判定時には前記電源発生回路からの判定電圧を前記容量ヒューズに印加、前記ラッチ回路にヒューズ判定結果をラッチさせ、バーンインテスト時には前記電源回路からのストレス電圧を前記容量ヒューズに印加、初期不良をリジェクトするヒューズ回路を有することを特徴とする。
【００４９】
本願の半導体記憶装置においては、前記ヒューズ回路はイネーブル信号をプログラムされたイネーブルヒューズ回路と、アドレス情報とをプログラムされたアドレスヒューズ回路とから構成され、前記半導体記憶装置は前記イネーブルヒューズ回路からの信号を反転するインバータ回路と、前記アドレスヒューズ回路からの信号と入力されるアドレス入力との一致を判定するアドレス比較回路と、トランジスタ列と、を備え、前記トランジスタ列のそれぞれのゲートは前記インバータ回路の出力及びアドレス比較回路の出力にそれぞれ接続され、ドレインとソースはそれぞれ共通接続され、前記トランジスタのドレインからリダンダンシ判定信号を出力することを特徴とする。
【発明の効果】
【００５０】
ヒューズ回路に電源発生回路を備え、ヒューズに対しバーンインテスト時にストレス電圧を印加させる構成とすることで、バーンインテスト時にストレス電圧を印加させることが可能となり、ヒューズ回路の初期不良をリジェクトできる効果が得られる。これらの構成とすることで信頼性の高いヒューズ回路及びこのヒューズ回路を備えた半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００５１】
本発明は、ＢＴ時に強制的にメモリセル容量と同部材で構成された容量ヒューズに高電圧ストレスを印加させ、初期不良をリジェクトするヒューズ回路、およびこれらのヒューズ回路を備えた半導体記憶装置に関する。
【実施例１】
【００５２】
実施例１として、図１、図２を用いて説明する。図１に半導体記憶装置の全体ブロック図、図２にヒューズ回路図を示す。本実施例においては、従来例に比較して、制御信号としてバーンインエントリテストモード信号ＢＩＭＤ１３１が追加され、ヒューズ回路の電源発生回路に高電圧であるＨＶＣＣＢＴの発生部が追加されている。またリダンダンシ制御ブロック８０の構成は図５と同様である。そのため、従来例の回路群の構成要素には同じ符号とし、その説明は省略し、追加された構成のみ説明する。ＢＴ工程とは、選別工程において、ゲート酸化膜・容量膜等に通常動作よりも、高温度・高電圧にて動作を行い、初期不良をリジェクトする工程である。そうする事によって、市場での初期不良のリジェクトを行い、半導体記憶装置の信頼性を高めることができる。
【００５３】
バーンインエントリテストモード信号ＢＩＭＤ１３１はテストモードエントリ回路６から発生され、ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７のそれぞれのイネーブルヒューズ回路３６、アドレスヒューズ回路３７に入力される。このバーンインエントリテストモード信号ＢＩＭＤ１３１をそれぞれＦＰＶ信号１３２、ＦＴＧ信号１３３、ＦＣＴ信号１３４、ＤＣＴＬ信号１３５が入力されるＮＯＲ回路５４、５５、５６、６８に入力する。また、ＢＩＭＤ信号１３１によって、トランスファゲートトランジスタ６９、７０と７１、７２との切り替えを行い、高電圧発生回路により発生される電圧ＨＶＣＣＢＴ、ＨＶＣＣとを切り替えて容量ヒューズの対極に印加する。
【００５４】
高電圧発生回路は電源ＶＰＥＲＩと接地電位の間にＰＭＯＳトランシスタ７４と、抵抗Ｒ３，Ｒ４，Ｒ５とを直列接続して構成される。ＶＰＥＲＩ（周辺電圧レベル）の抵抗７５，７６，７７による分割比によって定まるレベルＨＶＣＣＢＴ（ＢＴ時にメモリセル容量に加わるレベル）とＨＶＣＣ（通常時にメモリセル容量に加わるレベル）とを前記トランスファゲートの切り替えにより信号線１４４に供給する。
【００５５】
バーンインテストモードにエントリすると、ＢＩＭＤ信号１３１がＨｉｇｈレベルとなり、ＮＯＲ回路５４でＦＰＶ信号１３２をストップ、ＮＯＲ回路５５でＦＴＧ信号１３３のインバータ５８の出力１５５をストップ、ＮＯＲ５６でＦＣＴ信号１３４のインバータ５９の出力１５４をストップする。それにより、それぞれのＮＯＲ回路の出力１３６、１３７、１４０がLｏｗレベルとなる。信号線１３６のLｏｗレベルによりインバータ５７の出力１３９がＨｉｇｈレベルになる事で、ＮＭＯＳトランジスタ６０はオン状態となる。
【００５６】
信号線１３７のＬｏｗレベルを受けＮＭＯＳトランジスタ６４、６６はオフ状態となっている。そのため、信号線１４２はその先の信号線１４７、差動アンプ６５、信号線１４８、１４９、ラッチ回路６７、ヒューズ判定信号１１７，１１９とは切り離されている。信号線１４０のＬｏｗレベルによりインバータ７８の出力１３８がＨｉｇｈレベルになる事で、ＮＭＯＳトランジスタ６１はオン状態となる。信号線１４０のＬｏｗレベルを受ける事で、ＮＭＯＳトランジスタ６２はオフ状態となっている。
【００５７】
次にＢＩＭＤ信号１３１のＨｉｇｈレベルを受け、ＮＯＲ回路６８により、ＤＣＴＬ信号１３５がストップされ、信号線１５２がＬｏｗレベルになる事によって、ＰＭＯＳトランジスタ７４がオン状態となり、抵抗回路部にＶＰＥＲＩ（周辺電源レベル）が供給される。また、ＢＩＭＤ信号１３１のＨｉｇｈレベルとそのインバータ７３の出力１５３のＬｏｗレベルにより、トランスファゲートＮＭＯＳトランジスタ６９、ＰＭＯＳトランジスタ７０がオン状態となり、もう一方のトランスファゲートＮＭＯＳトランジスタ７１、ＰＭＯＳトランジスタ７２はオフ状態となっている。そのため抵抗分割により生成されたＨＶＣＣＢＴレベル（＝（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）＊ＶＰＥＲＩ）である１４５が、信号線１４４に伝播する。ＨＶＣＣＢＴレベルはＢＴ時のメモリセル容量に印加されるストレスレベルと同一電圧である。
【００５８】
ＢＩＭＤ信号１３１がＬｏｗレベルの場合には、ＮＯＲ回路５４，５５，５６はそれぞれＦＰＶ１３２，ＦＴＧ１３３，ＦＣＴ１３４を受け、その信号を信号線１３６，１３７，１４０に伝達する。ＮＯＲ回路６８はＤＣＴＬ１３５の信号を信号線１５２に伝達する。またトランスファゲートＮＭＯＳトランジスタ６９、ＰＭＯＳトランジスタ７０はオフされ、トランスファゲートＮＭＯＳトランジスタ７１、ＰＭＯＳトランジスタ７２はオンとなる。ＤＣＴＬ１３５がＬｏｗレベルのときには、抵抗分割により生成されたＨＶＣＣレベル（＝（Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）＊ＶＰＥＲＩ）である１４６が、信号線１４４に伝播する。ＨＶＣＣレベルは通常時にメモリセル容量に加わるレベルと同一電圧である。
【００５９】
メモリセル容量と同じ部材である電極及び誘電膜で構成された容量ヒューズは、容量ヒューズのコネクト状態を読み出す場合にはＨＶＣＣが印加され、ＢＴ時にはＨＶＣＣＢＴが印加される。このＨＶＣＣＢＴレベルは、ＢＴ時にメモリセル容量に印加されるストレスレベルと同一電圧レベルである。この信号線１４４レベルが、ＮＭＯＳトランジスタ６０、６１を介し、容量ヒューズ６３の対極１４２に印加されることになる。ＢＴ時、容量ヒューズ７９にＨＶＣＣＢＴレベルが印加されっぱなしになる事になる。ＢＴ時に容量ヒューズに電圧印加することで初期不良をリジェクトすることが可能となる。
【００６０】
本実施例においては、容量ヒューズ回路にバーンインエントリテストモード信号ＢＩＭＤ１３１を制御信号として追加し、ＢＴ時にはバーンインエントリテストモード信号ＢＩＭＤ１３１により、容量ヒューズに高電圧を印加することで容量ヒューズの初期不良をリジェクトするヒューズ回路、及びこのヒューズ回路を備えた半導体記憶装置が得られる。
【実施例２】
【００６１】
本願の実施例２について図３を用いて説明する。本実施例は実施例１の高電源発生回路を抵抗分割方式でなく、カレントミラーアンプ等を使用した場合の実施例である。本発明の実施例１と同一の構成要素には同一の符号とし、その説明は省略し異なっている回路部のみ説明を行う。
【００６２】
図３のヒューズ回路の電源発生部は電源コントロール信号１５６と、バーンインエントリテストモード信号ＢＩＭＤ１５７とを入力される電源レベル発生回路８５と、電源レベル発生回路８５の出力１５８をＮＭＯＳトランジスタ６０に伝達するＰＭＯＳトランジスタ８１とで構成される。電源レベル発生回路８５はＨＶＣＣＢＴと、ＨＶＣＣとの２つの電源レベルを出力する。ＰＭＯＳトランジスタ８１は、そのソースは電源レベル発生回路８５に、ドレインはトランジスタ６０のドレインに、ゲートはＮＯＲ回路６８の出力に接続される。ＰＭＯＳトランジスタ８１はバーンインエントリテストモード信号ＢＩＭＤ１５７とヒューズコントロール信号１３５が入力されるＮＯＲ回路６８の出力によりその動作を制御され、オン・オフされる。
【００６３】
ＢＩＭＤ信号１５７のＨｉｇｈレベルにより、容量ヒューズコントロール系信号であるＤＣＴＬ１３５、ＦＰＶ１３２、ＦＴＧ１３３、ＦＣＴ１３４がストップされる。ＰＭＯＳトランジスタ８１がオンし、信号線１５８のレベルが、ＮＭＯＳトランジスタ６０、６１を通して容量ヒューズ８２のＧＮＤ対極に印加される。信号線１５８のレベルは電源レベル発生回路８５で生成された電源レベルである。このレベルは電源コントロール信号１５６を受け、ＢＩＭＤ信号１５７により、前述の実施例の図２に示されているＨＶＣＣＢＴレベル（ＢＴ時にメモリセル容量に加わるレベル）と、ＨＶＣＣレベル（通常時にメモリセル容量に加わるレベル）とを切り替える。
【００６４】
ＢＩＭＤ信号１５７がＨｉｇｈレベルのときは、信号線１５８はＨＶＣＣＢＴレベルに、Ｌｏｗレベルのときは、ＨＶＣＣレベルになる。このレベル生成等を電源レベル発生回路８５にて行う。電源レベル発生回路８５の具体的回路は示さないが、カレントミラーアンプ等のＤＲＡＭで用いられている通常の電圧発生回路である。
【００６５】
本実施例においては、メモリセル容量の動作時に印加されるＨＶＣＣと、メモリセル容量のＢＴ時に印加されるＨＶＣＣＢＴとの異なる電圧を発生させる電源レベル発生回路を備え、バーンインエントリテストモード信号ＢＩＭＤ１３１を制御信号として、ＢＴ時には容量ヒューズに高電圧（ＨＶＣＣＢＴ）を印加、容量ヒューズの初期不良をリジェクトするヒューズ回路、及びこのヒューズ回路を備えた半導体記憶装置が得られる。
【００６６】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る半導体記憶装置の全体ブロック図である。
【図２】実施例１に係るヒューズ回路を示す図である。
【図３】実施例２に係るヒューズ回路を示す図である。
【図４】従来例における半導体記憶装置の全体ブロック図である。
【図５】従来例におけるリダンダンシ制御ブロック図である。
【図６】従来例におけるヒューズ回路を示す図である。
【符号の説明】
【００６８】
１    コマンドデコーダ
２    コントロール回路
３    モードレジスタ回路
４    クロックジェネレータ回路
５    ＤＬＬ回路
６    テストモードエントリブロック
７    ロウアドレスバッファ＆リフレッシュカウンタ
８    カラムアドレス＆バーストカウンタ
９    ロウデコーダ
１０    カラムデコーダ
１１    センスアンプリファ
１２    データコントロールロジック回路
１３    ラッチ回路
１４    データ出力バッファ
１５    データ入力バッファ
１６    ロウリダンダンシデコーダ
１７    カラムリダンダンシデコーダ
１８    ロールコール回路
１９    ロウリダンダンシセルアレイ
２０    カラムリダンダンシセルアレイ
３６    イネーブルヒューズ回路
３７    アドレスヒューズ回路
４１，６３，８２    容量ヒューズ
７０    アドレス比較回路
８０    リダンダンシ制御ブロック
８５    電源レベル発生回路
９０    メモリセルアレイ
１０４    ヒューズコントロール信号
１１２    リダンダンシ判定信号（ロウ）
１１３    リダンダンシ判定信号（カラム）
１１７    イネーブルヒューズ判定信号
１１９    アドレスヒューズ判定信号
１３１    バーンインテストモード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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