(57)【要約】      （修正有）【課題】一過性のノイズにより制御側ＣＰＵモジュールと待機側ＣＰＵモジュールで同期ずれが発生しないニ重化システム及びその通信方法を実現する。【解決手段】２つのＣＰＵモジュールは、ＣＰＵモジュール制御部、等値化認識部及びタイマー手段を有し、待機側のＣＰＵモジュール制御部は、待機側ＣＰＵモジュールのメモリの等値化が終了した場合、制御側ＣＰＵモジュールの等値化認識部へ等値化済情報を書き込み、制御側のＣＰＵモジュール制御部は、等値化認識部に等値化済情報が書き込まれていることを認識すると、待機側のＣＰＵモジュール制御部に等値化成功のレスポンスを返し、制御側のＣＰＵモジュール制御部は、制御側ＣＰＵモジュールの等値化認識部へ等値化済情報が書き込まれてからタイマー手段が一定時間が経過した後に、等値化認識部の等値化済情報をクリアする構成とした。【選択図】図１
2006209539.tif 000002
【特許請求の範囲】
【請求項１】
制御側と待機側の２つのＣＰＵモジュールから構成され、これら２つのＣＰＵモジュールのメモリ内容を等価に保つように等値化している二重化システムにおいて、
前記２つのＣＰＵモジュールは、ＣＰＵモジュール制御部、等値化認識部及びタイマー手段を有し、
前記待機側のＣＰＵモジュール制御部は、前記待機側ＣＰＵモジュールのメモリの等値化が終了した場合、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報を書き込み、
前記制御側のＣＰＵモジュール制御部は、前記等値化認識部への等値化済情報の書き込みを認識すると、前記待機側のＣＰＵモジュール制御部に等値化成功のレスポンスを返し、
前記制御側のＣＰＵモジュール制御部は、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報が書き込まれてから前記タイマー手段が一定時間が経過した後に、前記等値化認識部の等値化済情報をクリアすることを特徴とする二重化システム。
【請求項２】
前記待機側のＣＰＵモジュール制御部は、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、再度前記等値化認識部へ等値化済情報を書き込むことを特徴とする請求項１記載の二重化システム。
【請求項３】
前記制御側と待機側の２つのＣＰＵモジュール間の通信経路は二重化されており、前記待機側のＣＰＵモジュール制御部は、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、通信経路を切り替え再度前記等値化認識部へ等値化済情報を書き込むことを特徴とする請求項１記載の二重化システム。
【請求項４】
前記等値化認識部は、前記制御側ＣＰＵモジュールのメモリ上に構成されていることを特徴とする請求項１乃至３のいずれかに記載の二重化システム。
【請求項５】
前記制御側と待機側の２つのＣＰＵモジュール間の通信は、シリアル通信により行われることを特徴とする請求項１乃至４のいずれかに二重化システム。
【請求項６】
前記タイマー手段のタイムアップ時間は、前記待機側のＣＰＵモジュール制御部が前記等値化認識部へ等値化済情報を２回書き込むのに要する時間よりも長いことを特徴とする請求項１乃至５のいずれかに二重化システム。
【請求項７】
制御側と待機側の２つのＣＰＵモジュールから構成され、これら２つのＣＰＵモジュールのメモリ内容を等価に保つように等値化している二重化システムの通信方法において、
前記２つのＣＰＵモジュールは、ＣＰＵモジュール制御部、等値化認識部及びタイマー手段を有し、
前記待機側のＣＰＵモジュール制御部で、前記待機側ＣＰＵモジュールのメモリの等値化が終了した場合、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報を書き込む工程と、
前記制御側のＣＰＵモジュール制御部で、前記等値化認識部への等値化済情報の書き込みを認識すると、前記待機側のＣＰＵモジュール制御部に等値化成功のレスポンスを返す工程と、
前記制御側のＣＰＵモジュール制御部で、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報が書き込まれてから前記タイマー手段が一定時間が経過した後に、前記等値化認識部の等値化済情報をクリアする工程を含むことを特徴とする二重化システムの通信方法。
【請求項８】
前記待機側のＣＰＵモジュール制御部で、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、再度前記等値化認識部へ等値化済情報を書き込む工程を含むことを特徴とする請求項７記載の二重化システムの通信方法。
【請求項９】
前記制御側と待機側の２つのＣＰＵモジュール間の通信経路は二重化されており、前記待機側のＣＰＵモジュール制御部で、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、通信経路を切り替え再度前記等値化認識部へ等値化済情報を書き込む工程を含むことを特徴とする請求項７記載の二重化システムの通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのＣＰＵモジュールの一方が実作業につき、他方のＣＰＵモジュールが待機する二重化システム及びその通信方法に関し、更に詳しくは、制御側と待機側の２つのＣＰＵモジュールのメモリ内容の所定の部分を等価に保つように等値化している二重化システム及びその通信方法に関するものである。
【背景技術】
【０００２】
制御システムの稼動率を高く維持するための手法として、ＣＰＵモジュールを二重化構成として使用することが知られている。
また、近年小型化の動向によりＣＰＵモジュールも小型化されており、その小型化実現のためにはシリアルバスを採用することが有効である。そして、このシリアルバスも二重化することで更なる高稼働率が期待できる。
【０００３】
図３は従来のニ重化システムの構成図である。
ＣＰＵモジュール１ａ及びＣＰＵモジュール１ｂは、互いに同期して動作するとともに、データベースを等値化されるように構成されていて、一方のＣＰＵモジュールが実作業につき、他方のＣＰＵモジュールが待機する二重化構成となっている。
ＣＰＵモジュール１ａにはメモリ２ａ、ＣＰＵモジュール１ｂにはメモリ２ｂが内蔵されており、お互いのメモリ空間に対してリードライトアクセスを行うことができるようになっている。
【０００４】
制御側ＣＰＵモジュール１ａから待機側ＣＰＵモジュール１ｂのメモリ２ｂへデータを書き込む動作を説明する。
制御側ＣＰＵモジュール１ａ内のマクロプロセッサ（図示せず）は待機側ＣＰＵモジュール１ｂのメモリ２ｂへのアドレス・データを発行する。
制御側のＣＰＵモジュール制御部３ａは、マイクロプロセッサからのアドレス・データを受け取り、ＣＰＵモジュール内のバスの調停を行って、１バス通信制御部４ａへアドレス・データを転送する。
１バス通信制御部４ａは、アドレス・データをパラレル／シリアル変換し、待機側ＣＰＵモジュール１ｂにアドレス・データを渡す。
【０００５】
待機側の１バス通信制御部４ｂは、アドレス・データをシリアル／パラレル変換し、ＣＰＵモジュール制御部３ｂに転送する。
ＣＰＵモジュール制御部３ｂはアドレスデコードを行い、メモリ２ｂにデータを書き込む。
【０００６】
上述したように、制御側ＣＰＵモジュール１ａは自身のモジュール内のメモリ２ａにデータを書き込むと同時に、待機側ＣＰＵモジュール１ｂのメモリ２ｂにも同じデータを書き込み、メモリ２ａとメモリ２ｂの内容を等価に保つように等値化している。
【０００７】
図４は従来の等値化確認手順を示したフローチャートである。
図３及び図４を用いて等値化確認の動作について説明する。
制御側のメモリ２ａには等値化認識部２０ａが設けられ、待機側のメモリ２ｂには等値化認識部２０ｂが設けられている。
待機側のＣＰＵモジュール制御部３ｂは、等値化済情報を制御側の等値化認識部２０ａへ書き込む。この例では、等値化済情報として等値化済みの場合を“１”としている。
制御側のＣＰＵモジュール制御部３ａは、等値化認識部２０ａをチェックしており、等値化認識部２０ａに“１”が書き込まれると待機側ＣＰＵモジュール１ｂの等値化が済んだことを認識する（Ｓ１０）。
【０００８】
制御側のＣＰＵモジュール制御部３ａは、待機側のＣＰＵモジュール制御部３ｂに等値化成功のレスポンスを返すとともに、等値化認識部２０ａをクリアし（Ｓ２０）、制御側ＣＰＵモジュール１ａは次のステータスに進む（Ｓ３０）。
そして、待機側のＣＰＵモジュール制御部３ｂが等値化成功のレスポンスを受け取ることで、制御側ＣＰＵモジュール１ａと待機側ＣＰＵモジュール１ｂのハンドシェイクをとっている。
【０００９】
ここで、制御側ＣＰＵモジュール１ａと待機側ＣＰＵモジュール１ｂとの通信はバスが二重化されているので、１バスでの等値化確認が失敗した場合には、２バスに経路を切り替えて、２バス通信制御部５ａ，５ｂ経由で再度同様の等値化確認を行っている。
【００１０】
従来の二重化システムの構成を示したものとして、例えば特許文献１に記載されたものがあった。
【特許文献１】特開２００３−１８６６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図３及び図４の従来例では次の問題点があった。
シリアルバス通信は一対の信号線を用いた通信であるため、一過性のノイズが印加された場合でも通信異常となる可能性があった。
待機側ＣＰＵモジュールから制御側ＣＰＵモジュールへの等値化済通知が正常に行われたにも関わらず、制御側ＣＰＵモジュールから待機側ＣＰＵモジュールへの等値化成功のレスポンスに一過性のノイズが重畳することで待機側ＣＰＵモジュールは等値化成功のレスポンスを受け取ることができない場合がある。
【００１２】
そうすると、待機側ＣＰＵモジュールから制御側ＣＰＵモジュールへ再度等値化済通知をし、制御側ＣＰＵモジュールからの等値化成功のレスポンスを受け取る。この場合、制御側ＣＰＵモジュールは等値化認識部に等値化済通知が書き込まれた時点で等値化終了と判断するのに対し、待機側ＣＰＵモジュールは等値化成功通知を受け取った時点で等値化終了と判断するので、等値化認識部への等値化済通知のリトライが発生すると、制御側と待機側のＣＰＵモジュール間でステータスの違いが生じ、同期ずれが発生してしまう問題点があった。
【００１３】
本発明は上述した問題点を解決するためになされたものであり、一過性のノイズにより制御側ＣＰＵモジュールと待機側ＣＰＵモジュールで同期ずれが発生しないニ重化システム及びその通信方法を実現することを目的とする。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明は次のとおりの構成になっている。
（１）制御側と待機側の２つのＣＰＵモジュールから構成され、これら２つのＣＰＵモジュールのメモリ内容を等価に保つように等値化している二重化システムにおいて、
前記２つのＣＰＵモジュールは、ＣＰＵモジュール制御部、等値化認識部及びタイマー手段を有し、
前記待機側のＣＰＵモジュール制御部は、前記待機側ＣＰＵモジュールのメモリの等値化が終了した場合、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報を書き込み、
前記制御側のＣＰＵモジュール制御部は、前記等値化認識部への等値化済情報の書き込みを認識すると、前記待機側のＣＰＵモジュール制御部に等値化成功のレスポンスを返し、
前記制御側のＣＰＵモジュール制御部は、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報が書き込まれてから前記タイマー手段が一定時間が経過した後に、前記等値化認識部の等値化済情報をクリアすることを特徴とする二重化システム。
【００１５】
（２）前記待機側のＣＰＵモジュール制御部は、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、再度前記等値化認識部へ等値化済情報を書き込むことを特徴とする（１）記載の二重化システム。
【００１６】
（３）前記制御側と待機側の２つのＣＰＵモジュール間の通信経路は二重化されており、前記待機側のＣＰＵモジュール制御部は、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、通信経路を切り替え再度前記等値化認識部へ等値化済情報を書き込むことを特徴とする（１）記載の二重化システム。
【００１７】
（４）前記等値化認識部は、前記制御側ＣＰＵモジュールのメモリ上に構成されていることを特徴とする（１）乃至（３）のいずれかに記載の二重化システム。
【００１８】
（５）前記制御側と待機側の２つのＣＰＵモジュール間の通信は、シリアル通信により行われることを特徴とする（１）乃至（４）のいずれかに二重化システム。
【００１９】
（６）前記タイマー手段のタイムアップ時間は、前記待機側のＣＰＵモジュール制御部が前記等値化認識部へ等値化済情報を２回書き込むのに要する時間よりも長いことを特徴とする（１）乃至（５）のいずれかに二重化システム。
【００２０】
（７）制御側と待機側の２つのＣＰＵモジュールから構成され、これら２つのＣＰＵモジュールのメモリ内容を等価に保つように等値化している二重化システムの通信方法において、
前記２つのＣＰＵモジュールは、ＣＰＵモジュール制御部、等値化認識部及びタイマー手段を有し、
前記待機側のＣＰＵモジュール制御部で、前記待機側ＣＰＵモジュールのメモリの等値化が終了した場合、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報を書き込む工程と、
前記制御側のＣＰＵモジュール制御部で、前記等値化認識部への等値化済情報の書き込みを認識すると、前記待機側のＣＰＵモジュール制御部に等値化成功のレスポンスを返す工程と、
前記制御側のＣＰＵモジュール制御部で、前記制御側ＣＰＵモジュールの等値化認識部へ等値化済情報が書き込まれてから前記タイマー手段が一定時間が経過した後に、前記等値化認識部の等値化済情報をクリアする工程を含むことを特徴とする二重化システムの通信方法。
【００２１】
（８）前記待機側のＣＰＵモジュール制御部で、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、再度前記等値化認識部へ等値化済情報を書き込む工程を含むことを特徴とする（７）記載の二重化システムの通信方法。
【００２２】
（９）前記制御側と待機側の２つのＣＰＵモジュール間の通信経路は二重化されており、前記待機側のＣＰＵモジュール制御部で、前記等値化認識部へ等値化済情報を書き込んだ後、前記制御側のＣＰＵモジュール制御部から等値化成功のレスポンスがない場合、通信経路を切り替え再度前記等値化認識部へ等値化済情報を書き込む工程を含むことを特徴とする（７）記載の二重化システムの通信方法。
【発明の効果】
【００２３】
本発明によれば次のような効果がある。
一過性ノイズの影響で通信のリトライが発生した場合、タイマー手段のタイムアップ時間内において通信のリトライによるステータス変動をマスクすることで、制御側ＣＰＵモジュールと待機側ＣＰＵモジュール間での同期ずれが発生しないようにすることができる。
また、タイマー手段のタイムアップ時間の設定により、一過性のノイズに対するノイズ耐量を状況に応じて変えることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を用いて本発明を詳細に説明する。
図１は本発明の一実施例を示す構成図であり、図２は本発明の等値化確認手順を示したフローチャートである。前出の図と同一のものは同一符号を付ける。
図１で制御側のＣＰＵモジュール制御部３ａにはタイマー手段３０ａが設け、待機側のＣＰＵモジュール制御部３ｂにもタイマー手段３０ｂが設けられている。
【００２５】
図１及び図２を用いて本発明の等値化確認の動作について説明する。
待機側のＣＰＵモジュール制御部３ｂは、等値化済情報を制御側の等値化認識部２０ａへ書き込む。この例では、等値化済情報として等値化済みの場合を“１”としている。
制御側のＣＰＵモジュール制御部３ａは、等値化認識部２０ａをチェックしており、等値化認識部２０ａに“１”が書き込まれると待機側ＣＰＵモジュール１ｂの等値化が済んだことを認識する（Ｓ１０）。
【００２６】
制御側のＣＰＵモジュール制御部３ａは、待機側のＣＰＵモジュール制御部３ｂに等値化成功のレスポンスを返すとともに、タイマー手段３０ａのタイマーをセットする（Ｓ１１）。
タイマー手段３０ａのタイマーは一旦セットされるとタイマーがタイムアップされるまでリセットされることはなく、ＣＰＵモジュール制御部３ａは、タイマーがタイムアップするまで等値化認識部２０ａのクリアが禁止される（Ｓ１２）。タイマーのタイムアップ時間は、例えば、待機側のＣＰＵモジュール制御部が等値化認識部へ等値化済情報を２回書き込むのに要する時間よりも長い時間である。
ＣＰＵモジュール制御部３ａは、タイマー手段３０ａのタイマーがタイムアップすることで等値化認識部２０ａをクリアし（Ｓ２０）、制御側ＣＰＵモジュール１ａは次のステータスに進む（Ｓ３０）。
そして、待機側のＣＰＵモジュール制御部３ｂが等値化成功のレスポンスを受け取ることで、制御側ＣＰＵモジュール１ａと待機側ＣＰＵモジュール１ｂのハンドシェイクをとっている。
【００２７】
この際、制御側ＣＰＵモジュール１ａと待機側ＣＰＵモジュール１ｂとの通信に一過性のノイズが印加され、待機側のＣＰＵモジュール制御部３ｂが等値化成功のレスポンスを受け取れなかった場合、待機側のＣＰＵモジュール制御部３ｂは、通信経路を１バスから２バスへ切り替え、２バス通信制御部５ａ，５ｂ経由で再度“１”を制御側の等値化認識部２０ａへ書き込みを行う。
制御側のＣＰＵモジュール制御部３ａは、等値化認識部２０ａへの“１”の書き込みを認識し、待機側のＣＰＵモジュール制御部３ｂへ等値化成功のレスポンスを返す。
【００２８】
制御側のＣＰＵモジュール制御部３ａは、タイマー手段３０ａがタイムアップするまでは等値化認識部２０ａのクリアが禁止されているため、タイムアップ時間内に等値化認識部２０ａへの再書き込みが発生した場合でも、その間に待機側のＣＰＵモジュール制御部３ｂが正常に等値化成功のレスポンスを受け取ることができれば、制御側ＣＰＵモジュール１ａと待機側ＣＰＵモジュール１ｂとのステータスの違いが生じることはなく、同期ずれを防ぐことができる。
【００２９】
以上例では、等値化認識部２０ａをメモリ上に持つ構成としているが、等値化認識部はＣＰＵモジュール制御部内にレジスタの形で持つ構成としてもよい。
【００３０】
タイマー手段３０ａのタイムアップ時間は、待機側のＣＰＵモジュール制御部が等値化認識部へ等値化済情報の再書き込みを何回許容するかにより変更することができる。また、タイムアップ時間を外部より設定できる構成としてもよい。
【００３１】
なお、ＣＰＵモジュール１ａを待機側、ＣＰＵモジュール１ｂを制御側にしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の等値化確認手順を示したフローチャートである。
【図３】従来のニ重化システムの構成図である。
【図４】従来の等値化確認手順を示したフローチャートである。
【符号の説明】
【００３３】
１ａ，１ｂ  ＣＰＵモジュール
２ａ，２ｂ  メモリ
３ａ，３ｂ  ＣＰＵモジュール制御部
２０ａ  等値化認識部
３０ａ  タイマー手段
【図１】
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【図２】
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【図３】
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【図４】
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