(57)【要約】【課題】  ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供する。【解決手段】  シリアルデータＤ１を取り込むシフトレジスタ１１と、ロードイネーブル信号ＬＥによりシフトレジスタ１１からパラレルデータＤ２を受け取るレジスタ回路１２と、レジスタ回路１２の出力データＤ３をカウントデータとして取り込み、クロック信号ＣＫ２に同期してカウントダウン処理を行い、分周信号ＣＫ３を出力するプログラマブルカウンタ１３と、クロック信号ＣＫ２の動作とは無関係にロードイネーブル信号ＬＥの入力履歴を保持し、その非活性化後のクロック信号ＣＫ２に同期して、カウントデータの更新と更新されたカウントデータによるカウントダウン処理を起動するロード信号ＬＤ２を発生するロード信号発生回路１４を備える。【選択図】  図６
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【特許請求の範囲】
【請求項１】
シリアルデータを取り込むシフトレジスタと、
ロードイネーブル信号により前記シフトレジスタのデータをパラレルデータとして受け取るレジスタ回路と、
前記レジスタ回路の出力データをカウントデータとして取り込み、前記カウントデータに基づいてカウント処理を行うことにより分周信号を出力するプログラマブルカウンタと、
前記ロードイネーブル信号が前記レジスタ回路に入力した時に、前記プログラマブルカウンタに入力されるクロック信号の動作とは無関係に前記ロードイネーブル信号の入力履歴を保持し、前記ロードイネーブル信号の非活性化後の前記クロック信号に同期して、前記プログラマブルカウンタの前記カウントデータを更新するロード信号を発生するロード信号発生回路と、
を備えてなることを特徴とする可変分周器。
【請求項２】
前記ロード信号発生回路は、前記ロードイネーブル信号に応じてプリセットされる第１フリップフロップ回路と、前記ロードイネーブル信号に応じてクリアされる第２フリップフロップ回路を有し、
前記第１フリップフロップ回路は、前記第２フリップフロップ回路の出力するデータ出力信号をクロック信号として入力し、固定されたデータ入力信号を入力された当該クロック信号に同期して出力し、
前記第２フリップフロップ回路は、前記第１フリップフロップ回路のデータ出力信号をデータ入力信号として入力し、前記プログラマブルカウンタに入力される前記クロック信号をクロック信号として入力し、入力された前記データ入力信号を当該クロック信号に同期してデータ出力信号として出力することを特徴とする請求項１記載の可変分周器。
【請求項３】
前記ロード信号発生回路は、前記プログラマブルカウンタに入力される前記クロック信号の停止期間中に前記ロードイネーブル信号の前記パルス入力を保持した場合、前記クロック信号が動作を開始したときに、ロード信号を発生することを特徴とする請求項１または２に記載の可変分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話や無線ＬＡＮを構築するための装置等の通信機器に使用されるＰＬＬ回路を構成する分周器に関し、特に、シフトレジスタ、レジスタ回路、及び、プログラマブルカウンタを備える可変分周器に関する。
【背景技術】
【０００２】
本発明の対象とする可変分周器の一般的な回路構成は、図１に示すように、シフトレジスタ１１、レジスタ回路１２、及び、プログラマブルカウンタ１３を備え、クロック信号ＣＫ１と、データ信号Ｄ１、及び、ロードイネーブル信号ＬＥにより制御されることにより、クロック信号ＣＫ２に対する任意の分周信号ＣＫ３を出力する。
【０００３】
シフトレジスタ１１は、クロック信号ＣＫ１に同期して順次シリアルデータ信号Ｄ１を取り込み、パラレルデータＤ２として出力する。レジスタ回路１２は、シフトレジスタ１１から出力されるパラレルデータＤ２を、ロードイネーブル信号ＬＥに同期して受け取り、出力信号Ｄ３として出力する。但し、ロードイネーブル信号ＬＥは、プログラマブルカウンタ１３に入力されるクロック信号ＣＫ２に関係なく外部より入力されるものである。
【０００４】
プログラマブルカウンタ１３は、ロード信号ＬＤ１に応じてレジスタ回路１２の出力信号Ｄ３を取り込み、クロック信号ＣＫ２に応じてカウント処理を行う。このロード信号ＬＤ１は、プログラマブルカウンタ１３がカウント処理を完了したとき、プログラマブルカウンタ１３自身が発生する信号である。これらの処理を繰り返すことにより、レジスタ回路１２に設定された分周比に応じてクロック信号ＣＫ２の分周信号ＣＫ３が出力される。
【０００５】
図２は、図１の回路における各信号のタイミングチャートであり、プログラマブルカウンタ１３におけるデータの取り込みの動作の例を示すものである。プログラマブルカウンタ１３は、クロック信号ＣＫ２に同期してカウントダウン処理を行うことにより、その内部のカウントデータＤ４が減少していく。時刻ｔ１においてロードイネーブル信号ＬＥがＨレベル（高レベル）となり、レジスタ回路１２の値が「Ｍ」から「Ｎ」に書き換えられて更新される。時刻ｔ１においては、レジスタ回路１２に書き込まれた値「Ｎ」が出力信号Ｄ３として出力されるが、プログラマブルカウンタ１３には反映されない。次に、プログラマブルカウンタ１３は、カウントダウン処理が終了する時刻ｔ２において、ロード信号ＬＤ１にＨレベルを出力する。次に、クロック信号ＣＫ２が立ち上がる時刻ｔ３において、プログラマブルカウンタ１３は、レジスタ回路１２の出力信号Ｄ３の値「Ｎ」を取り込み、引き続きカウントダウン処理を行う。
【０００６】
図３は、図１の回路における各信号のタイミングチャートであり、プログラマブルカウンタ１３における誤ったデータの取り込み動作の例を示すものである。この図３では、説明のため、プログラマブルカウンタ１３とレジスタ回路のビット数を４と仮定し、更に、図２のタイミングチャートより時間軸を拡大している。
【０００７】
先ず、時刻ｔ４において、プログラマブルカウンタ１３はカウントダウン処理を終了し、ロード信号ＬＤ１をＨレベルにして出力する。次に、時刻ｔ５においてロードイネーブル信号ＬＥがＨレベルとなり、レジスタ回路１２のデータが「１５」から「４」へ書き換えられる。ここで、レジスタ回路１２とプログラマブルカウンタ１３との間の配線に寄生する容量等の影響により、出力信号Ｄ３の値が「４」に変化するまでに遅延が生じるが、出力信号Ｄ３における各ビットＤ３（０）〜Ｄ３（３）の配線距離が各々異なるために、各ビットの値が変化する時間に差が生じる。そして、最初にＤ３（１）が変化してから、最後にＤ３（０）が変化するまでの間の時刻ｔ６に、プログラマブルカウンタ１３による取り込みの処理が発生すると、プログラマブルカウンタ１３には誤った値（カウントデータ）「１３」が取り込まれることになる。プログラマブルカウンタ１３が出力信号Ｄ３の値「４」を取り込むには、値「１３」のカウントダウン終了後となる。この例では、プログラマブルカウンタ１３を４ビットと仮定しているが、ビット数が大きい場合は、正しいカウントデータが取り込まれるまでに更に長時間を要する可能性がある。
【０００８】
この問題を解決する従来技術として、下記の特許文献１に示す可変分周器がある。この従来技術における可変分周器は、プログラマブルカウンタ１３が発生するロード信号とは別の第２のロード信号を発生するロード信号発生回路を設けて、２つのロード信号により、出力信号Ｄ３のビット間の遅延時間差に起因する上記誤動作を解決している。図４は、該従来技術におけるロード信号発生回路の一実施例を示す回路図である。図４に示すように、ロード信号発生回路４１はロードイネーブル信号ＬＥ、クロック信号ＣＫ２、及び、内部リセット信号ＲＳＴ’よりロード信号ＬＤ２’を発生する。尚、内部リセット信号ＲＳＴ’は第２のロード信号ＬＤ２’と外部リセット信号ＲＳＴの論理積（ＡＮＤ）で与えられるため、２つのフリップフロップ回路４２，４３以外に、ＡＮＤ回路４４と外部リセット信号ＲＳＴの生成が必要となる。
【０００９】
【特許文献１】特開平１１−１７５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１に示す従来の可変分周器では、プログラマブルカウンタによるロード信号の出力に対して、外部より入力されるロードイネーブル信号が特定のタイミングで入力されることにより、プログラマブルカウンタの各ビットにおけるデータの取り込みタイミングの相違により、プログラマブルカウンタに誤ったデータが取り込まれることで、所望の分周信号を得るまでに長時間を要する場合がある。
【００１１】
また、プログラマブルカウンタへ入力されるクロック信号に同期した新規ロード信号を発生することにより上記の課題を解決しようとした場合、プログラマブルカウンタへのクロック信号が停止しているときはロード信号が発生されないため、クロック信号が動作し始めたときに、再度ロードイネーブル信号を入力し、プログラマブルカウンタへのデータ書き込みを行う必要がある。
【００１２】
更に、特許文献１に開示された従来の可変分周器においては、ロード信号発生回路により第２のロード信号を出力するタイミングの調整を行う場合、フリップフロップ回路を追加する等の回路変更が必要となり、プログラマブルカウンタに取り込まれるデータのビット間の時間差を吸収するための設計自由度が低いという問題がある。
【００１３】
本発明は上記問題点に鑑みてなされたものであり、その目的は、ロードイネーブル信号の特定入力タイミングでのプログラマブルカウンタへの誤データ取り込みに対して、設計自由度が高く、正しいデータに基づく所望の分周出力を早期に出力可能な可変分周器を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る可変分周器は、シリアルデータを取り込むシフトレジスタと、ロードイネーブル信号により前記シフトレジスタのデータをパラレルデータとして受け取るレジスタ回路と、前記レジスタ回路の出力データをカウントデータとして取り込み、前記カウントデータに基づいてカウント処理を行うことにより分周信号を出力するプログラマブルカウンタと、前記ロードイネーブル信号が前記レジスタ回路に入力した時に、前記プログラマブルカウンタに入力されるクロック信号の動作とは無関係に前記ロードイネーブル信号の入力履歴を保持し、前記ロードイネーブル信号の非活性化後の前記クロック信号に同期して、前記プログラマブルカウンタの前記カウントデータを更新するロード信号を発生するロード信号発生回路と、を備えてなることを特徴とする。
【００１５】
更に、本発明に係る可変分周器は、前記ロード信号発生回路が、前記ロードイネーブル信号に応じてプリセットされる第１フリップフロップ回路と、前記ロードイネーブル信号に応じてクリアされる第２フリップフロップ回路を有し、前記第１フリップフロップ回路が、前記第２フリップフロップ回路の出力するデータ出力信号をクロック信号として入力し、固定されたデータ入力信号を入力された当該クロック信号に同期して出力し、前記第２フリップフロップ回路が、前記第１フリップフロップ回路のデータ出力信号をデータ入力信号として入力し、前記プログラマブルカウンタに入力される前記クロック信号をクロック信号として入力し、入力された前記データ入力信号を当該クロック信号に同期してデータ出力信号として出力することを特徴とする。
【００１６】
更に、本発明に係る可変分周器は、前記ロード信号発生回路が、前記プログラマブルカウンタに入力される前記クロック信号の停止期間中に前記ロードイネーブル信号の前記パルス入力を保持した場合、前記クロック信号が動作を開始したときに、ロード信号を発生することを特徴とする。
【００１７】
上記特徴の本発明の可変分周器によれば、レジスタ回路におけるデータ取り込みを実施するためのロードイネーブル信号とプログラマブルカウンタに入力されるクロック信号から、プログラマブルカウンタにデータを取り込むためのロード信号を発生するため、ロードイネーブル信号が特定のタイミングで入力されることにより、プログラマブルカウンタに誤データが取り込まれた場合、誤データでのカウント処理の終了を待つことなく、正しいデータを取り込み、カウント処理を開始することができる。このため、正しいデータに基づく所望の分周出力を早期に出力することができる。
【００１８】
また、ロード信号発生回路が、ロードイネーブル信号の活性化期間終了後のプログラマブルカウンタに入力されるクロック信号に同期してロード信号を発生するため、ロードイネーブル信号の活性化期間（入力パルス幅）を調整するだけで、プログラマブルカウンタに取り込まれるデータのビット間の遅延時間差の変動に対応できる。
【００１９】
更に、ロード信号発生回路は、図５のタイミングチャートに示すように、プログラマブルカウンタに入力されるクロック信号ＣＫ２が停止している期間中の時刻ｔ７にロードイネーブル信号ＬＥのパルスが入力された場合、その入力履歴を保持し、クロック信号ＣＫ２が動作し始めた時刻ｔ８にロード信号ＬＤ２を発生することにより、再度ロードイネーブル信号ＬＥを入力することなくプログラマブルカウンタに新しいデータを取り込むことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る可変分周器の一実施の形態を、図面に基づいて詳細に説明する。尚、図１に示す従来の可変分周器と同じ構成要素、データ、信号等には同じ符号を付して説明する。
【００２１】
図６は、本発明に係る可変分周器の一実施形態におけるブロック構成を示す回路ブロック図である。図６に示すように、本実施形態の可変分周器１００は、シフトレジスタ１１、レジスタ回路１２、プログラマブルカウンタ１３、ロード信号発生回路１４、及び、ＯＲ回路１５を備えて構成されている。
【００２２】
シフトレジスタ１１は、クロック信号ＣＫ１に同期して順次シリアルデータ信号Ｄ１を取り込み、複数ビットのパラレルデータＤ２として出力する。レジスタ回路１２は、シフトレジスタ１１から出力されるパラレルデータＤ２を、ロードイネーブル信号ＬＥに同期して受け取り、複数ビットの出力信号Ｄ３として出力する。但し、ロードイネーブル信号ＬＥは、プログラマブルカウンタ１３に入力されるクロック信号ＣＫ２に関係なく外部より入力されるものである。プログラマブルカウンタ１３は、ＯＲ回路１５が出力するロード信号ＬＤ０に応じて、レジスタ回路１２の出力信号Ｄ３をカウントデータとして取り込み、クロック信号ＣＫ２に同期して取り込んだカウントデータに基づいてカウント処理を行い、具体的には、カウントデータからのカウントダウン処理を行い、分周信号ＣＫ３を出力する。また、プログラマブルカウンタ１３は、従来の可変分周器と同様のロード信号ＬＤ１をカウント処理であるカウントダウン処理の終了と同時に出力する。ＯＲ回路１５が出力するロード信号ＬＤ０は、このロード信号ＬＤ１と後述するロード信号発生回路１４の出力するロード信号ＬＤ２の論理和信号である。ロード信号発生回路１４は、ロードイネーブル信号ＬＥとクロック信号ＣＫ２を入力とし、レジスタ回路１２のパラレルデータＤ３をプログラマブルカウンタ１３へ取り込むためのロード信号ＬＤ２を発生する。これにより、プログラマブルカウンタ１３は、２つのロード信号ＬＤ１とＬＤ２の何れの発生にも各別に応答して、上記各処理の実行を開始する。
【００２３】
プログラマブルカウンタ１３は、カウントダウン処理を終了したとき自ら発生したロード信号ＬＤ１を、ＯＲ回路１５を介してロード信号ＬＤ０として読み込むことにより、レジスタ回路１２のデータを取り込む。一方、プログラマブルカウンタ１３のカウントダウン処理中に、ロードイネーブル信号ＬＥにより新しいパラレルデータＤ２がレジスタ回路１２に取り込まれた場合、ロード信号発生回路１４により発生したロード信号ＬＤ２がＯＲ回路１５を介してロード信号ＬＤ０としてプログラマブルカウンタ１３に入力されることにより、プログラマブルカウンタ１３はレジスタ回路１２のパラレルデータＤ３を取り込む。
【００２４】
図７は、ロード信号発生回路１４の一構成例を示す論理回路図である。図７に示すように、ロード信号発生回路１４は、ロードイネーブル信号ＬＥによりプリセットされる第１フリップフロップ回路１６と、同じくクリアされる第２フリップフロップ回路１７とから構成される。第２フリップフロップ回路１７には、プログラマブルカウンタ１３へ入力されるクロック信号ＣＫ２をクロック信号とし、第１フリップフロップ回路１６のデータ出力信号ＦＬＧがデータ入力信号として入力される。一方、第１フリップフロップ回路１６は、第２フリップフロップ回路１７のデータ出力信号ＬＤ２をクロック信号とし、データ入力信号はＬレベル（低レベル）に固定されている。
【００２５】
図８は、図７のロード信号発生回路１４の動作を説明するためのタイミングチャートである。先ず、時刻ｔ９においてロードイネーブル信号ＬＥがＨレベルとなることにより、第２フリップフロップ回路１７はクロック信号ＣＫ２とは無関係にクリアされるため、データ出力信号ＬＤ２がＬレベルに固定される。これと同時に第１フリップフロップ回路１６もプリセットされるため、そのデータ出力信号ＦＬＧがＨレベルに固定される。次に、ロードイネーブル信号ＬＥがＬレベルとなり非活性化した後の時刻ｔ１０におけるクロック信号ＣＫ２の立ち上がりにおいて、第２フリップフロップ回路１７はＨレベルを、第１フリップフロップ回路１６はＬレベルを夫々出力する。更に、時刻ｔ１１におけるクロック信号ＣＫ２の立ち上がりにおいて、第２フリップフロップ回路１７はＬレベルを出力し、第１フリップフロップ回路１６の出力は変化せずにＬレベルを保持する。このようにして、ロードイネーブル信号ＬＥが入力された後、クロック信号ＣＫ２に同期した１周期分のロード信号ＬＤ２を発生する。
【００２６】
図９は、図７に示す回路構成のロード信号発生回路１４を使用した場合の可変分周器１００の動作を説明するためのタイミングチャートである。
【００２７】
プログラマブルカウンタ１３は、固定周期のクロック信号ＣＫ２に同期して、カウントダウン処理を行っている。時刻ｔ１２において、プログラマブルカウンタ１３はカウントダウン処理を終了し、レジスタ回路１２からパラレルデータＤ３を取り込むためにロード信号ＬＤ１にＨレベルを出力する。次に、時刻ｔ１３において、ロードイネーブル信号ＬＥにＨレベルが入力されることにより、レジスタ回路１２のパラレルデータＤ３が「１５」から「４」に書き換えられる。更に、時刻ｔ１４において、プログラマブルカウンタ１３はレジスタ回路１２のパラレルデータＤ３のデータを取り込む。ここで、レジスタ回路１２のパラレルデータＤ３における各ビットの値は、前述の配線距離の相違等により、新しい値に変化したものとそうでないものが混在しているため、プログラマブルカウンタ１３には「４」ではなく「１３」が誤って書き込まれる。
【００２８】
次に、時刻ｔ１５においてロードイネーブル信号ＬＥがＬレベルとなった後、クロック信号ＣＫ２が立ち上がる時刻ｔ１６において、ロード信号発生回路１４によりロード信号ＬＤ２にＨレベルが出力される。このロード信号ＬＤ２がＯＲ回路１５を介してプログラマブルカウンタ１３に入力されるため、次にクロック信号ＣＫ２が立ち上がる時刻ｔ１７において、プログラマブルカウンタ１３は再度、レジスタ回路１２のパラレルデータＤ３のデータを取り込む。このときレジスタ回路１２のパラレルデータＤ３は「４」に正しく書き換わっているため、プログラマブルカウンタ１３は正しいカウントデータ「４」よりカウントダウン処理を行う。
【００２９】
ここで、例えばレジスタ回路１２のパラレルデータＤ３の遅延が大きいために、プログラマブルカウンタ１３における取り込みの時刻ｔ１７までに、パラレルデータＤ３の値が確定しない場合は、ロードイネーブル信号ＬＥがＬレベルとなり非活性化する時刻ｔ１５を、クロック信号ＣＫ２の周期の単位で遅らせることにより、つまり、ロードイネーブル信号ＬＥの入力パルス幅を長くすることで、取り込みの時刻ｔ１７も同様に遅れるため、パラレルデータＤ３の遅延の拡大に対応した調整が可能となる。
【００３０】
このように、ロードイネーブル信号ＬＥとプログラマブルカウンタ１３により出力されるロード信号ＬＤ１が、図９に示すようなタイミングで変化することにより、プログラマブルカウンタ１３に誤ったカウントデータが書き込まれた場合、ロード信号発生回路１４より出力されるロード信号ＬＤ２により、正しいカウントデータがプログラマブルカウンタ１３に書き込まれるため、誤ったカウントデータによるカウントダウン処理の終了を待つことなく、正しいカウントデータでのカウントダウン処理を開始することができる。
【００３１】
図１０は、本発明に係る可変分周器の第２の実施形態を説明するためのブロック図である。本実施形態では、第１の実施形態において示した可変分周器１００を一般的なＰＬＬ回路内に配置した場合について説明する。
【００３２】
図１０において、ＶＣＯ１０１は電圧制御発振器であり、入力電圧に応じて発振周波数が変化する回路である。パワーコントローラ１０２はＶＣＯ１０１にパワーダウン信号ＰＤを送信することにより、ＶＣＯ１０１の発振を停止させることができる。ＶＣＯ１０１の停止は、可変分周器１００が装着される通信機器において、送受信が行われない期間における消費電力の削減等を目的に行われる。可変分周器１００は、図６に示したものと同一の構成で、ＶＣＯ１０１より出力されるクロック信号ＣＫ２に同期してカウントダウン動作を行い、分周信号ＣＫ３を出力する。
【００３３】
図１１は、図１０に示す回路の動作を示すタイミングチャートである。尚、可変分周器１００の内部の構成要素、データ、信号等については、図６及び図７で用いた符号を用いて説明する。
【００３４】
先ず、初期状態においてパワーダウン信号ＰＤが有効（Ｈレベル）で、ＶＣＯ１０１の発振が停止しているため、可変分周器１００内のプログラマブルカウンタ１３へ入力されるクロック信号ＣＫ２は停止状態である。この状態の時刻ｔ１８において、ロードイネーブル信号ＬＥにＨレベルが入力されることにより、レジスタ回路１２に新しいデータ「Ｎ」が書き込まれる。このとき可変分周器１００内のロード信号発生回路１４においては、クロック信号ＣＫ２が入力されないためロード信号ＬＤ２は出力されない。しかし、ロードイネーブル信号ＬＥにＨレベルが入力されることにより、ロード信号発生回路１４内の第１フリップフロップ回路１６がプリセットされ、この状態が第１フリップフロップ回路１６のデータ出力信号ＦＬＧにおいてＨレベルとして保持される。ロードイネーブル信号ＬＥが立ち下がった後の時刻ｔ１９において、パワーダウン信号ＰＤがＬレベルとなることにより、ＶＣＯ１０１よりクロック信号ＣＫ２が可変分周器１００内のロード信号発生回路１４へ入力される。このとき、ロード信号発生回路１４の第１フリップフロップ回路１６のデータ出力信号ＦＬＧはＨレベルを保持しているため、クロック信号ＣＫ２が最初に立ち上がる時刻ｔ２０において、ロード信号ＬＤ２がＨレベルとなり、レジスタ回路１２のデータ「Ｎ」がプログラマブルカウンタ１３へ書き込まれる。
【００３５】
このように本発明に係る可変分周器を用いることにより、クロック信号の停止時にロードイネーブル信号が有効になった場合も、次のクロック信号の開始時に再度データのロード処理を行うことなく、新しいデータによるカウントダウン処理を開始することができる。
【００３６】
以上で詳細に説明した本発明に係る可変分周器によれば、ロードイネーブル信号が特定のタイミングで入力されることにより、プログラマブルカウンタに誤ったカウントデータが取り込まれた場合において、ロード信号発生回路より出力されるロード信号により、正しいカウントデータがプログラマブルカウンタに取り込まれるため、即座に所望の分周結果を得ることができる。また、本発明に係る可変分周器を構成するロード信号発生回路は、従来技術に比べ、プログラマブルカウンタに取り込まれるパラレルデータの遅延時間のバラツキに対する調整が容易であり、より小規模な回路により実現することが可能である。
【００３７】
更に、プログラマブルカウンタへのクロック信号の停止状態において、ロードイネーブル信号が有効となった場合においても、次のクロック信号の開始においてプログラマブルカウンタへデータが書き込まれるため、再度ロードイネーブル信号を入力することなく、カウント処理を開始することができる。
【図面の簡単な説明】
【００３８】
【図１】従来の可変分周器の一般的な回路構成を示すブロック図
【図２】従来の可変分周器の回路動作を示すタイミングチャート
【図３】従来の可変分周器の誤動作部分を含む回路動作を示すタイミングチャート
【図４】特許文献１に開示された従来技術によるロード信号発生回路の一実施例を示す論理回路図
【図５】本発明に係る可変分周器の一実施形態における特徴的動作を示すタイミングチャート
【図６】本発明に係る可変分周器の一実施形態における回路構成を示す回路ブロック図
【図７】本発明に係る可変分周器のロード信号発生回路の一構成例を示す論理回路図
【図８】図７に示すロード信号発生回路の動作を説明するためのタイミングチャート
【図９】図７に示す回路構成のロード信号発生回路を使用した場合の可変分周器の動作を説明するためのタイミングチャート
【図１０】本発明に係る可変分周器の別実施形態の構成を示すブロック図
【図１１】図１０に示す回路構成を備えた可変分周器の動作を示すタイミングチャート
【符号の説明】
【００３９】
１１：    シフトレジスタ
１２：    レジスタ回路
１３：    プログラマブルカウンタ
１４：    ロード信号発生回路
１５：    ＯＲ回路
１６：    第１フリップフロップ回路
１７：    第２フリップフロップ回路
４１：    従来のロード信号発生回路
４２，４３：  フリップフロップ回路
４４：    ＡＮＤ回路
１００：  本発明に係る可変分周器
１０１：  ＶＣＯ（電圧制御発振器）
１０２：  パワーコントローラ
ＣＫ１：  クロック信号（シフトレジスタのクロック入力）
ＣＫ２：  クロック信号（プログラマブルカウンタのクロック入力）
ＣＫ３：  分周信号（プログラマブルカウンタの出力信号）
Ｄ１：    シリアルデータ信号（シフトレジスタの入力信号）
Ｄ２：    パラレルデータ（シフトレジスタの出力信号）
Ｄ３：    パラレルデータ（レジスタ回路の出力信号）
Ｄ４：    カウントデータ（プログラマブルカウンタの内部データ）
ＬＥ：    ロードイネーブル信号
ＬＤ０：  ロード信号（ＯＲ回路の出力信号）
ＬＤ１：  ロード信号（プログラマブルカウンタの出力信号）
ＬＤ２：  ロード信号（ロード信号発生回路の出力信号）
ＬＤ２’：  ロード信号
ＲＳＴ：  外部リセット信号
ＲＳＴ’：  内部リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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