(57)【要約】【課題】Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び前記第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。【選択図】図３Ｄ
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【特許請求の範囲】
【請求項１】
半導体メモリ素子において、
半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、
前記半導体基板上に前記第１及び第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極層と、を含むことを特徴とする半導体メモリ素子。
【請求項２】
前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記ブロッキング酸化層は、高ｋ物質より形成されたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記半導体基板は、ｐ型基板であり、前記第１及び第２不純物領域は、ＳｂまたはＢｉのうち何れか一つの物質でドーピングされたことを特徴とする請求項１に記載のドーピングされた半導体メモリ素子。
【請求項４】
前記第１及び第２不純物領域は、Ｓｂでドーピングされたことを特徴とする請求項３に記載のドーピングされた半導体メモリ素子。
【請求項５】
前記第１及び第２不純物領域は、Ｂｉでドーピングされたことを特徴とする請求項３に記載のドーピングされた半導体メモリ素子。
【請求項６】
前記半導体基板は、ｎ型基板であり、前記第１及び第２不純物領域は、Ｇａでドーピングされたことを特徴とする請求項１に記載のドーピングされた半導体メモリ素子。
【請求項７】
半導体メモリ素子の製造方法において、
(ａ)半導体基板上に電荷保存層及び誘電体層を含む絶縁膜及びゲート電極層を形成する段階と、
(ｂ)前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、
(ｃ)露出された前記半導体基板の両側上部にＳｂ、ＢｉまたはＧａのうち少なくとも何れか一つの物質をドーピングして第１及び第２不純物領域をそれぞれ形成する段階と、
(ｄ)前記第１及び第２不純物領域を活性化させるために熱処理を実施する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項８】
前記半導体基板は、ｐ型基板であり、前記第１及び第２不純物領域は、ＳｂまたはＢｉのうち何れか一つの物質でドーピングされたことを特徴とする請求項７に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項９】
前記第１及び第２不純物領域は、Ｓｂでドーピングされたことを特徴とする請求項８に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項１０】
前記第１及び第２不純物領域は、Ｂｉでドーピングされたことを特徴とする請求項８に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項１１】
前記半導体基板は、ｎ型基板であり、前記第１及び第２不純物領域は、Ｇａでドーピングされたことを特徴とする請求項７に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項１２】
前記(ｃ)段階の前記ドーピングは、約１５ｋｅＶ以下の加速エネルギーで行われることを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記(ｃ)段階の前記ドーピングされたドーパントの量は５×１０１４／ｃｍ２〜１０１６／ｃｍ２であることを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記(ｄ)段階の前記熱処理は、８５０℃以下で実施することを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記(ａ)段階の前記絶縁膜は、前記半導体基板上にトンネリング酸化層、データ保存層及びトンネリング酸化層を順次に蒸着して形成することを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記トンネリング酸化層は、高ｋ物質より形成することを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法に係り、より詳細には半導体メモリ素子の製造時に熱処理温度を低くめて半導体メモリ素子に使われる誘電物質の結晶化を防止するために不純物領域にＳｂ、ＧａまたはＢｉをドーピングした半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の性能は、情報保存容量とその情報の記録及び消去速度を増加させることに重点を置いて発展されてきた。このような半導体メモリは、回路的に連結された多数のメモリ単位セルを含む。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを含む。ＤＲＡＭの場合、速いアクセス処理の長所があるが、保存された信号の保有時間が短い揮発性メモリ素子である。
【０００４】
不揮発性メモリ素子の代表的な例はフラッシュメモリ素子である。そして、現在ＳＯＮＯＳメモリ素子、ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭなど多様な形態のメモリ素子が開発されている。フラッシュメモリ素子、ＳＯＮＯＳメモリ素子またはフローティングゲート型メモリ素子では共通的に誘電定数の高い誘電物質(Ｈｉｇｈ−ｋ：高ｋ)を使用している。ここで、高ｋ物質は誘電定数がＳｉＯ２の誘電定数である３．９より高い物質と定義する。
【０００５】
図１Ａ及び図１Ｂは、従来技術によるメモリ素子、具体的には高ｋを使用したＳＯＮＯＳメモリ素子の製造工程を示す図面である。
【０００６】
図１Ａを参照すると、半導体基板１１上にトンネリング酸化層１３、電荷保存層１４、ブロッキング酸化層１５、及びゲート電極層１６を順次に形成させ、予め設定されたゲート幅に合わせてトンネリング酸化層１３、電荷保存層１４、ブロッキング酸化層１５、及びゲート電極層１６の両側部を除去し、半導体基板１１の両側上部の表面を露出させる。トンネリング酸化層１３は約３ｎｍのＳｉＯ２より形成させ、電荷保存層１４はＨｆＯ２より形成させ、ブロッキング酸化層１５は約１０ｎｍのＡｌ２Ｏ３より形成させうる。
【０００７】
図１Ｂを参照すると、トンネリング酸化層１３、電荷保存層１４、ブロッキング酸化層１５及びゲート電極層１６構造のゲート両側に露出された半導体基板１１の両側上部に所定の不純物（ｄｏｐａｎｔ）、例えばＢまたはＰなどをイオン注入などによりドーピングする。この時に使われる不純物は、半導体基板１１のドーピング形態によって選ばれ、半導体基板１１がｎ型である場合、第１不純物領域１２ａ及び第２不純物領域１２ｂは、主にＩＩＩ族物質を注入してｐ型でドーピングし、半導体基板１１がｐ型である場合には主にＶ族物質を注入してｎ型でドーピングする。各層の物質は、例えば、トンネリング酸化層１３はＳｉＯ２、電荷保存層１４はＨｆＯ２、そして、ブロッキング酸化層はＡｌ２Ｏ３より形成され、その他に多くの選択可能な物質を使用しうる。
【０００８】
図１Ｂのように半導体基板１１に不純物を注入した後に、通常第１不純物領域１２ａ及び第２不純物領域１２ｂを活性化させるために熱処理工程が行なわれる。このために９００〜１０００℃の高温で加熱する。このような高温熱処理工程によって第１不純物領域１２ａ及び第２不純物領域１２ｂが活性化されると、半導体メモリ素子として有用に使用できる。
【０００９】
しかし、前記した高温熱処理工程は半導体メモリ素子のゲート構造に使用する高誘電定数の誘電物質の結晶化を誘導する恐れがある。一般に、初期蒸着状態で非晶質状態である場合には半導体メモリ素子の作動の際、例えば、ゲート電極１６との絶縁特性を維持することが重要である。しかし、ブロッキング酸化層１５の物質が高温の熱処理工程を通じて結晶化される場合、粒界領域などを通じて漏れ電流が発生してメモリ素子の特性に悪影響を及ぼす恐れがある。
【００１０】
例えば、トンネリング酸化層１３は約３０Å厚さのＳｉＯ２、電荷保存層１４はＨｆＯ２、そして、ブロッキング酸化層１５は約１００Å厚さのＡｌ２Ｏ３より形成し、高温熱処理して製造したメモリ素子の特性を図２Ａ〜図２Ｃに示した。
【００１１】
図２Ａは、酸素雰囲気の７００℃、８００℃及び９００℃で熱処理した場合、半導体メモリ素子のＩＶ特性グラフである。図２Ａを参照すると、０Ｖに接近する場合に徐々に電流密度も減少するが、電流密度の場合に０より大きい値に接近することが分かる。特に、高温(９００℃)で熱処理した場合にはさらに大きい値の電流密度を表すことが分かる。
【００１２】
図２Ｂは、前記図１Ａ及び図１Ｂにより製造された半導体メモリ素子を７００℃、８００℃、９００℃、９５０℃及び１０００℃で熱処理した後に測定したＸＲＤ(Ｘ−ｒａｙ回折)グラフである。図２Ｂを参照すると、熱処理温度を高めるほど７０°の左側のＡｌ２Ｏ３ピークが次第に著しく形成されて結晶化が進行されたことが分かる。すなわち、熱処理温度が高いほど結晶化がよく発生する。
【００１３】
図２Ｃは、前記図１Ａ及び図１Ｂにより製造された半導体メモリ素子に対して熱処理温度によるリテンション特性を測定したグラフである。熱処理温度が８００℃以下では０.２以下の良いリテンション特性値を表すが、９００℃で熱処理した場合にはリテンション特性が特に悪くなることが分かる。
【００１４】
結果的に、高温熱処理工程による高ｋ物質の結晶化が半導体メモリ素子の特性に悪影響を及ぼすことを確認することができる。従って、低温熱処理工程によって高ｋ物質の結晶化が防止できる方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、前記従来技術の問題点を解決するために、半導体メモリ素子の製造工程のうち、特に第１不純物領域及び第２不純物領域の活性化のための熱処理温度を低めることができる半導体メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記目的を達成するために、本発明は、半導体メモリ素子において、半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、前記半導体基板上に前記第１及び第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、前記絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子を提供する。
【００１７】
本発明において、前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記ブロッキング酸化層は、高ｋ物質より形成されたことを特徴とする。
【００１８】
本発明において、前記半導体基板は、ｐ型基板であり、前記第１及び第２不純物領域は、ＳｂまたはＢｉのうち何れか一つの物質でドーピングされたことを特徴とする。
【００１９】
本発明において、前記半導体基板は、ｎ型基板であり、前記第１及び第２不純物領域は、Ｇａでドーピングされたことを特徴とする。
【００２０】
また、本発明は、半導体メモリ素子の製造方法において、(ａ)半導体基板上に電荷保存層及び誘電体層を含む絶縁膜及びゲート電極層を形成する段階と、(ｂ)前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、(ｃ)露出された前記半導体基板の両側上部にＳｂ、ＢｉまたはＧａのうち少なくとも何れか一つの物質をドーピングして第１及び第２不純物領域をそれぞれ形成する段階と、(ｄ)前記第１及び第２不純物領域を活性化させるために熱処理を実施する段階と、を含む半導体メモリ素子の製造方法を提供する。
【００２１】
本発明において、前記(ｃ)段階の前記ドーピングは、約１５ｋｅＶ以下の加速エネルギーで行われることを特徴とする。
【００２２】
本発明において、前記(ｃ)段階の前記ドーピングされたドーパントの量は５×１０１４／ｃｍ２〜１０１６／ｃｍ２であることを特徴とする 。
【００２３】
本発明において、前記(ｄ)段階の前記熱処理は、８５０℃以下で実施することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、フラッシュメモリ素子、ＳＯＮＯＳメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリにおける第１及び第２不純物領域にＳｂ、ＧａまたはＢｉをドーパントとして使用することによって、熱処理温度を低めてメモリ素子に使用する高ｋ物質(高誘電体層)の結晶化を防止することができる。したがって、漏れ電流を減少させることができるので、半導体メモリ素子のリテンション特性を向上させる長所がある。また、従来の一般的に使用する半導体素子の製造工程をそのまま利用しうる長所がある。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して本発明に係るＳｂ、ＧａまたはＢｉをドーピングした半導体メモリ素子及びその製造方法について詳細に説明する。
【００２６】
図３Ａ〜図３Ｄは、本発明に係る半導体メモリ素子の製造工程についての図面である。ここで、各層の厚さは説明のために誇張されることもある。ここではＳＯＮＯＳメモリを例として説明したが、本発明はフラッシュメモリ素子またはフローティングゲート型メモリなど高ｋ物質を使用したメモリ素子全般に亘って適用されうる。
【００２７】
図３Ａを参照すると、半導体基板３１上に第１酸化層３３、電荷保存層３４、第２酸化層３５及びゲート電極層３６が順次に形成されている。ＳＯＮＯＳメモリ素子の場合、第１酸化層３３はトンネリング酸化層、第２酸化層３５はブロッキング酸化層という用語が使われ、以下、トンネリング酸化層３３及びブロッキング酸化層３５と称する。各層の物質は、例えば、トンネリング酸化層１３はＳｉＯ２、電荷保存層１４はＳｉ３Ｎ４またはＨｆＯ２、そして、ブロッキング酸化層はＡｌ２Ｏ３より形成され、その他に多くの選択可能な物質を使用しうる。
【００２８】
図３Ｂを参照すると、ゲート構造を特定するために半導体基板３１上に順次に形成されたトンネリング酸化層３３ないしゲート電極層３６の両側部をエッチングする。結果的に半導体基板３１の両側上部が露出された状態となる。図３Ａ及び図３Ｂは、一般的に知られた従来の半導体工程によって容易に製造しうる。
【００２９】
図３Ｃを参照すると、露出された半導体基板３１の両側上部にイオン注入などの工程を通じて、Ｓｂ、ＧａまたはＢｉのうち何れか一つの物質をドーピングする。ここで、Ｇａはｐ型ドーパントであり、Ｓｂ及びＢｉはｎ型ドーパントである。Ｇａ、ＳｂまたはＢｉは、半導体基板３１のドーピング状態によって選択的に使用しうる。半導体基板３１がｐ型である場合にはＳｂまたはＢｉをドーピングして第１不純物領域３２ａ及び第２不純物領域３２ｂを形成し、半導体基板３１がｎ型である場合にはＧａをドーピングして第１不純物領域３２ａ及び第２不純物領域３２ｂを形成しうる。
【００３０】
これらの具体的なドーピング条件は、約１５ｋｅＶの加速エネルギーで半導体基板３１に注入し、ドーパントの量は５×１０１４／ｃｍ２〜１０１６／ｃｍ２程度に調節することが望ましい。
【００３１】
そして、図３Ｄを参照すると、約８５０℃以下の温度で熱処理工程を実施する。この時の温度範囲は通常の従来技術による熱処理温度範囲である９５０〜１０００℃より低い８５０℃以下である。数秒〜数分間の熱処理工程を実施すれば、第１不純物領域３２ａ及び第２不純物領域３２ｂを活性化させうる。
【００３２】
以下、図面を参照して本発明により製造したＳｂ、ＧａまたはＢｉをドーピングした半導体メモリ素子の特性について詳細に説明する。
【００３３】
図４Ａないし図４Ｃは、ＳｂまたはＧａを第１不純物領域３２ａ及び第２不純物領域３２ｂにドーピングした場合の特性について測定したグラフである。
【００３４】
図４Ａは、それぞれの熱処理温度及び時間による半導体メモリ素子の面抵抗値を示したものであって、この時、Ｓｂをドーパントとして使用した場合には５ｋｅＶの加速電圧により１.５×１０１５／ｃｍ２の密度でドーピングし、Ｇａをドーパントとして使用した場合には１０ｋｅＶの加速電圧により５×１０１５／ｃｍ２の密度でドーピングした。図４Ａを参照すると、Ｓｂをドーピングした場合には全般的に低い面抵抗を有し、Ｇａをドーピングした場合には全般的にＳｂより高く、熱処理温度及び時間が増加するほど面抵抗値が増加することが分かる。
【００３５】
図４Ｂは、図４Ａと同じＳｂまたはＧａを第１不純物領域３２ａ及び第２不純物領域３２ｂにドーピングした半導体メモリ素子に対して熱処理温度及び時間を調節して不純物領域の深さによるドーパントの密度を測定したＳＩＭＳグラフである。図４Ｂを参照すると、Ｓｂをドーピングした場合、６００℃でドーピングした場合と８００℃でドーピングした場合の試片の差はほとんどないことが分かる。しかし、Ｇａをドーピングしたメモリ素子の試片の場合、６００℃で１分間熱処理した試片に比べて９５０℃で３０分間熱処理した試片がドーパントの拡散が促進されて１２０ｎｍの深さまでＧａが存在することが分かる。６００℃で１分間熱処理した場合には熱処理しない場合とほとんど差がない深さでのみドーパントが存在することを確認することができる。
【００３６】
図４Ｃは、図４Ａと同じＳｂまたはＧａを第１不純物領域３２ａ及び第２不純物領域３２ｂにドーピングした半導体メモリ素子に対して１分間６００℃で熱処理を実施した後の漏れ電流を測定したグラフである。ＳｂまたはＧａをドーピングした両試片が何れも低い漏れ電流値を有し、非常に優れた漏れ電流特性を有することを確認することができる。
【００３７】
図５Ａは、Ｇａをドーピングし、熱処理を実施しない状態でＴＥＭを用いて撮影したイメージを示す。図５Ｂは、図５Ａに示したようなＧａを不純物領域にドーピングした半導体メモリ素子に対して６００℃で１分間熱処理を実施した状態でＴＥＭを用いて撮影したイメージを示す。ここで、Ｇａを１０ｋｅＶの加速電圧により５×１０１５／ｃｍ２のドーピング密度でドーピングした。図５Ｃは、Ｓｂをドーピングし、熱処理を実施しない状態でＴＥＭを用いて撮影したイメージを示し、図５Ｄは、図５Ｃに示したようなＳｂを不純物領域にドーピングした半導体メモリ素子に対して６００℃で１分間熱処理を実施した状態でＴＥＭを用いて撮影したイメージを示す。ここでは、Ｓｂを５ｋｅＶの加速電圧により１.５×１０１５／ｃｍ２の密度でドーピングした。図５Ａ〜図５Ｄを参照すると、初期ドーピング直後にはドーピング領域の結晶化が進行していないが、６００℃で１分間の熱処理により結晶化が進行して不純物領域が活性化されたことを確認することができる。
【００３８】
図６Ａ〜図６Ｄは、Ｂｉを第１不純物領域３２ａ及び第２不純物領域３２ｂにドーピングした場合の特性について測定したグラフ及びイメージである。この時、測定に使われた試片は、Ｂｉをドーパントとして使用して５ｋｅＶの加速電圧により７×１０１４／ｃｍ２の密度でドーピングした後、温度及び時間を調節して熱処理を実施したものである。
【００３９】
図６Ａは、熱処理温度及び時間による半導体メモリ素子の面抵抗値を示したものであって、測定温度を変化させた。全般的に８００℃以下で熱処理した試片は低い面抵抗を有し、９５０℃で熱処理した試片は面抵抗値が増加することが分かる。
【００４０】
図６Ｂは、Ｂｉを第１不純物領域３２ａ及び第２不純物領域３２ｂにドーピングした半導体メモリ素子に対して熱処理温度及び時間を調節して不純物領域の深さによるドーパントの密度を測定したＳＩＭＳグラフである。図６Ｂを参照すると、７００℃以下で熱処理した場合には熱処理しない試片に比べて深さによる濃度分布が類似していることが分かる。しかし、９５０℃で１０秒間熱処理した試片の場合は拡散が促進され、特に、１５ｎｍ以下の深さでの濃度値が相対的に大きいことが分かる。
【００４１】
図６Ｃは、Ｂｉを第１不純物領域３２ａ及び第２不純物領域３２ｂにドーピングした半導体メモリ素子に対して１分間６００℃で熱処理を実施した後の漏れ電流を測定したグラフである。低い漏れ電流値を有し、非常に優れた漏れ電流特性を有することを確認することができる。
【００４２】
図６Ｄは、Ｂｉを不純物領域にドーピングした半導体メモリ素子に対して６００℃で１分間熱処理を実施した状態でＴＥＭを用いて撮影したイメージを示す。図６Ｄを参照すると、初期ドーピング直後にはドーピング領域の結晶化が進行していないが、６００℃で１分間の熱処理により結晶化が進行して不純物領域が活性化されたことを確認することができる。
【００４３】
前記した説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。ここではＳＯＮＯＳメモリ素子を例として説明したが、本発明は、従来のフラッシュメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリで高ｋ物質を使用する場合にも適用可能である。したがって、本発明の範囲は説明された実施例によって決められるものではなく、特許請求の範囲に記載された技術的思想によって決まるべきである。
【産業上の利用可能性】
【００４４】
本発明は、半導体メモリ素子の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００４５】
【図１Ａ】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図１Ｂ】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図２Ａ】図１Ａ及び図１Ｂにより製造された従来技術による半導体メモリ素子の電気的特性を示す図面である。
【図２Ｂ】図１Ａ及び図１Ｂにより製造された従来技術による半導体メモリ素子のＸＲＤ曲線を示すグラフである。
【図２Ｃ】図１Ａ及び図１Ｂにより製造された従来技術による半導体メモリ素子の熱処理温度によるリテンション特性を示すグラフである。
【図３Ａ】本発明に係るＳｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図３Ｂ】本発明に係るＳｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図３Ｃ】本発明に係るＳｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図３Ｄ】本発明に係るＳｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図４Ａ】ＳｂまたはＧａを不純物領域にドーピングした半導体メモリ素子の熱処理温度及び時間に対するＲｓ(面抵抗)測定グラフである。
【図４Ｂ】ＳｂまたはＧａを不純物領域にドーピングした半導体メモリ素子の深さによる組成特性を示すＳＩＭＳグラフである。
【図４Ｃ】ＳｂまたはＧａを不純物領域にドーピングした半導体メモリ素子の漏れ電流特性を示すグラフである。
【図５Ａ】Ｇａをドーピングした後、熱処理前のＴＥＭ分析写真である。
【図５Ｂ】Ｇａをドーピングした後、熱処理後のＴＥＭ分析写真である。
【図５Ｃ】Ｓｂをドーピングした後、熱処理前のＴＥＭ分析写真である。
【図５Ｄ】Ｓｂをドーピングした後、熱処理後のＴＥＭ分析写真である。
【図６Ａ】Ｂｉを不純物領域にドーピングした半導体メモリ素子の熱処理温度及び時間に対するＲｓ(面抵抗)測定グラフである。
【図６Ｂ】Ｂｉを不純物領域にドーピングした半導体メモリ素子の深さによる組成特性を示すＳＩＭＳグラフである。
【図６Ｃ】ＳｂまたはＧａを不純物領域にドーピングした半導体メモリ素子の漏れ電流特性を示すグラフである。
【図６Ｄ】Ｂｉを不純物領域にドーピングした半導体メモリ素子に対して６００℃で１分間熱処理を実施した状態でＴＥＭを用いて撮影したイメージを示した図面である。
【符号の説明】
【００４６】
１１、３１  基板
１２ａ、３２ａ  第１不純物領域
１２ｂ、３２ｂ  第２不純物領域
１３、３３  トンネリング酸化層
１４、３４  電荷保存層
１５、３５  ブロッキング酸化層
１６、３６  ゲート電極層
【図１Ａ】
2006196909.tif 000003
【図１Ｂ】
2006196909.tif 000004
【図２Ａ】
2006196909.tif 000005
【図２Ｂ】
2006196909.tif 000006
【図２Ｃ】
2006196909.tif 000007
【図３Ａ】
2006196909.tif 000008
【図３Ｂ】
2006196909.tif 000009
【図３Ｃ】
2006196909.tif 000010
【図３Ｄ】
2006196909.tif 000011
【図４Ａ】
2006196909.tif 000012
【図４Ｂ】
2006196909.tif 000013
【図４Ｃ】
2006196909.tif 000014
【図６Ａ】
2006196909.tif 000015
【図６Ｂ】
2006196909.tif 000016
【図６Ｃ】
2006196909.tif 000017
【図５Ａ】
2006196909.tif 000018
【図５Ｂ】
2006196909.tif 000019
【図５Ｃ】
2006196909.tif 000020
【図５Ｄ】
2006196909.tif 000021
【図６Ｄ】
2006196909.tif 000022