(57)【要約】【課題】  半導体素子を実装したときの耐ヒートサイクル性に優れる。【解決手段】  多層プリント配線板１０は、第１ソルダーレジスト層３１のみの場合に比べて第２ソルダーレジスト層３２の第２開口部３２ａの内側がソルダーダムとして機能するため、１０００個以上のはんだバンプ３４がピッチ７５μｍ〜１７５μｍという高密度で形成されているにもかかわらず、はんだバンプ３４を介して半導体素子５０を実装する際に溶融したはんだが周囲に流出しにくく、はんだバンプ３４の高さを高く維持することができる。【選択図】        図１
2006202881.tif 000002
【特許請求の範囲】
【請求項１】
基板本体の表層に導体層がパターン形成され、該導体層の所定位置に半導体素子を実装するための実装パッドが設けられたプリント配線板であって、
前記導体層上に積層され前記実装パッドに対応する位置に開口部を有する第１〜第ｎソルダーレジスト層（但し、ｎはあらかじめ定められた２以上の整数）と、
前記実装パッド上に形成されたはんだバンプと、
を備え、
前記導体層上には第１ソルダーレジスト層から順に第ｎソルダーレジスト層まで積層され、第ｎソルダーレジスト層の開口部は第（ｎ−１）ソルダーレジスト層の開口部よりも径が大きい、プリント配線板。
【請求項２】
前記実装パッドは、ピッチが７５μｍ〜１７５μｍとなるように形成されている、請求項１に記載のプリント配線板。
【請求項３】
前記実装パッドは、１０００個以上形成されている、請求項１又は２に記載のプリント配線板。
【請求項４】
第１〜第ｎソルダーレジスト層の少なくとも一つは、弾性率が１０ＭＰａ〜１０００ＭＰａの低弾性率材料からなる、請求項１〜３のいずれかに記載のプリント配線板。
【請求項５】
ｎは２である、請求項１〜４のいずれかに記載のプリント配線板。
【請求項６】
基板本体の表層に導体層がパターン形成され、該導体層の所定位置に半導体素子を実装するための実装パッドが設けられたプリント配線板の製法であって、
（ａ）前記実装パッドに対応する位置に開口部を備えた第１ソルダーレジスト層を前記導体層上に形成する工程と、
（ｂ）第（ｋ−１）ソルダーレジスト層の開口部より径の大きな開口部を備えた第ｋソルダーレジスト層を前記第（ｋ−１）ソルダーレジスト層上に形成する操作を、ｋが２からｎ（ｎは予め定めた２以上の整数）まで実施する工程と、
（ｃ）はんだバンプを前記実装パッド上に形成する工程と、
を含むプリント配線板の製法。
【請求項７】
前記（ｃ）の工程では、第１〜第ｎソルダーレジスト層の開口部の内部空間にはんだペーストを前記第ｎソルダーレジスト層とほぼ同等の高さ位置まで充填したあと、該はんだペーストをリフローすることにより前記はんだバンプを形成する、請求項６に記載のプリント配線板の製法。
【請求項８】
前記実装パッドは、ピッチが７５μｍ〜１７５μｍとなるように形成される、請求項６又は７に記載のプリント配線板の製法。
【請求項９】
前記実装パッドは、１０００個以上形成される、請求項６〜８のいずれかに記載のプリント配線板の製法。
【請求項１０】
前記（ａ）の工程及び前記（ｂ）の工程では、第１〜第ｎソルダーレジスト層の少なくとも一つを、弾性率が１０ＭＰａ〜１０００ＭＰａの低弾性率材料で形成する、請求項６〜９のいずれかに記載のプリント配線板の製法。
【請求項１１】
ｎは２である、請求項６〜１０のいずれかに記載のプリント配線板の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線板及びその製法に関し、詳しくは、基板本体の表層に導体層がパターン形成され、該導体層の所定位置に半導体素子を実装するための実装パッドが設けられたプリント配線板及びその製法に関する。
【背景技術】
【０００２】
従来より、基板本体の表層に導体層がパターン形成され、該導体層の所定位置にＩＣチップなどの半導体素子を実装するための実装パッドが設けられたプリント配線板が知られている。この種のプリント配線板では、実装パッドにはんだバンプが形成されている。通常、半導体素子は、その接続端子をはんだバンプと対応するように位置決めしてプリント配線板に載置した状態でリフローすることにより実装される。ここで、プリント配線板の実装パッドにはんだバンプを形成する方法としては、例えば、メタルマスクやプラスティックマスク等の印刷用マスクとプリント配線板の双方に位置合わせのためのアライメントマークを形成しておき、各アライメントマークが整合するように印刷用マスクとプリント配線板とを積層した後、はんだペーストを実装パッド上に印刷し、その後印刷用マスクを除去してはんだペーストをリフローすることによりはんだバンプとする方法が知られている（例えば特許文献１参照）。
【特許文献１】特開平１１−４０９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、このような従来のプリント配線板にはんだバンプを介して半導体素子を実装する場合、はんだバンプを高くすると、溶融したはんだが周囲に流出してショートする等の不具合が発生することがある。そのため、はんだバンプの高さを高くすることができないから、はんだバンプはほとんどフレキシビリティを有さなくなり、加熱と冷却を繰り返すヒートサイクル試験での耐性が十分得られないという問題が生じた。
【０００４】
一方、半導体素子を実装するプリント配線板のファイン化が推進されている現今においては、実装パッドのピッチは２００μｍ以下に設定され実装パッドを高密度に形成することが多いが、このように実装パッドが高密度化されると、上述したはんだバンプ形成方法では、印刷マスクを除去してはんだペーストをリフローしたときに隣接する実装パッド上のはんだバンプ同士がブリッジを形成して繋がってしまい（この問題を「はんだブリッジ」という）、プリント配線板の歩留まりが低くなるという問題が生じた。
【０００５】
本発明は、このような課題に鑑みなされたものであり、半導体素子を実装したときの耐ヒートサイクル性に優れたプリント配線板を提供することを目的の一つとする。また、はんだブリッジによる歩留まりの低下を抑制可能なプリント配線板の製法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００６】
本発明は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００７】
本発明のプリント配線板は、基板本体の表層に導体層がパターン形成され、該導体層の所定位置に半導体素子を実装するための実装パッドが設けられたプリント配線板であって、
前記導体層上に積層され前記実装パッドに対応する位置に開口部を有する第１〜第ｎソルダーレジスト層（但し、ｎはあらかじめ定められた２以上の整数）と、
前記実装パッド上に形成されたはんだバンプと、
を備え、
前記導体層上には第１ソルダーレジスト層から順に第ｎソルダーレジスト層まで積層され、第ｎソルダーレジスト層の開口部は第（ｎ−１）ソルダーレジスト層の開口部よりも径が大きいものである。
【０００８】
このプリント配線板では、第１ソルダーレジスト層のみの場合に比べて第２〜第ｎソルダーレジスト層の開口部の内側がソルダーダムとして機能するため、はんだバンプを介して半導体素子を実装する際に溶融したはんだが周囲に流出しにくく、はんだバンプの高さを高く維持することができる。この結果、半導体素子を実装した後のはんだバンプがフレキシビリティを有することになり、耐ヒートサイクル性が向上する。
【０００９】
本発明のプリント配線板において、前記実装パッドは、ピッチが７５μｍ〜１７５μｍとなるように形成されていてもよいし、１０００個以上形成されていてもよい。このようにはんだバンプが高密度に形成されている場合や多数形成されている場合であっても、第２〜第ｎソルダーレジスト層の開口部の内側がソルダーダムとして機能するため、半導体素子を実装する際に隣接するはんだバンプが繋がってしまうことがない。
【００１０】
本発明のプリント配線板において、第１〜第ｎソルダーレジスト層の少なくとも一つは、弾性率が１０ＭＰａ〜１０００ＭＰａの低弾性率材料からなることが好ましい。こうすれば、低弾性率材料からなるソルダーレジスト層は基板本体と半導体素子との熱膨張差による応力を緩和する機能を発揮するため、半導体素子を実装したプリント配線板の耐ヒートサイクル性が一層向上する。なお、第１〜第ｎソルダーレジスト層のうちの一つが低弾性率材料からなっていてもよいが、すべてが低弾性率材料からなっていることが好ましい。応力を一層緩和することができるからである。
【００１１】
本発明のプリント配線板において、ｎは２であることが好ましい。こうすれば、ソルダーレジスト層を２層積層するだけでよいため、製造工程が長くなりすぎない。
【００１２】
本発明のプリント配線板において、第１〜第ｎソルダーレジスト層は、いずれも厚さが３〜１００μｍの範囲であることが好ましく、特に１０〜５０μｍの範囲であることが好ましい。
【００１３】
本発明のプリント配線板の製法は、基板本体の表層に導体層がパターン形成され、該導体層の所定位置に半導体素子を実装するための実装パッドが設けられたプリント配線板の製法であって、
（ａ）前記実装パッドに対応する位置に開口部を備えた第１ソルダーレジスト層を前記導体層上に形成する工程と、
（ｂ）第（ｋ−１）ソルダーレジスト層の開口部より径の大きな開口部を備えた第ｋソルダーレジスト層を前記第（ｋ−１）ソルダーレジスト層上に形成する操作を、ｋが２からｎ（ｎは予め定めた２以上の整数）まで実施する工程と、
（ｃ）はんだバンプを前記実装パッド上に形成する工程と、
を含むものである。
【００１４】
このプリント基板の製法では、第１ソルダーレジスト層のみの場合に比べて第２〜第ｎソルダーレジスト層の開口部の内側がソルダーダムとして機能するため、はんだバンプを形成する際に隣接するはんだバンプ同士が繋がってはんだブリッジを形成することがない。したがって、プリント基板の製造時に、はんだブリッジによる歩留まりの低下を抑制することができる。また、得られたプリント配線板は、前述のソルダーダムの機能により、はんだバンプを介して半導体素子を実装する際に溶融はんだが周囲に流出しにくく、はんだバンプの高さを高く維持することができるため、半導体素子を実装した後のはんだバンプがフレキシビリティを有することになり、耐ヒートサイクル性が向上する。
【００１５】
本発明のプリント配線板の製法において、前記（ｃ）の工程では、第１〜第ｎソルダーレジスト層の開口部の内部空間にはんだペーストを前記第ｎソルダーレジスト層とほぼ同等の高さ位置まで充填したあと、該はんだペーストをリフローすることにより前記はんだバンプを形成してもよい。こうすれば、第１ソルダーレジスト層の開口部に比べ第２〜第ｎソルダーレジスト層の開口部は径が大きいため、ほぼ第ｎソルダーレジスト層の高さ位置まで充填されたはんだペーストは十分なボリュームを持つことになる。しかも、各ソルダーレジスト層の開口部同士の境界には段差部が生じるが、この段差部に載っているはんだペーストは段差部や開口部の内壁に濡れにくいから実装パッド上へ集まるため、はんだバンプは背が高くなり、高いフレキシビリティを有することになる。例えば、ｎ＝２のとき、第２ソルダーレジストの開口部の中心は、第１ソルダーレジストの開口部の中心と同軸であってもよいが、第２ソルダーレジストが第１ソルダーレジストの開口部にオーバーハングしない範囲でずれていた方が好ましい。また、そのずれ方向は印刷方向とは逆が好ましい。このようにすることで第２ソルダーレジストの開口表面から実装パッドまでの高さが高くなってもボイドを巻き込むことなく確実にはんだペーストを充填できる。
【００１６】
なお、第２〜第ｎソルダーレジストを永久レジスト及び印刷用マスクに用いることで、ソルダーダムとしての機能がより高められる。なぜなら、従来技術のメタルマスクとは異なり、リフロー時にも第ｎソルダーレジストが残存しているため、実装パッド上に充填されたはんだペースト高さとほぼ同様の高さのソルダーレジストがソルダーダムとなるからである。
【００１７】
本発明のプリント配線板の製法において、前記実装パッドは、ピッチが７５μｍ〜１７５μｍとなるように形成されてもよいし、１０００個以上形成されていてもよい。このように実装パッドが高密度に形成されている場合や多数形成されている場合であっても、第２〜第ｎソルダーレジスト層の開口部の内側がソルダーダムとして機能するため、はんだブリッジによる歩留まりの低下を抑制することができる。
【００１８】
本発明のプリント配線板の製法において、前記（ａ）の工程及び前記（ｂ）の工程では、第１〜第ｎソルダーレジスト層の少なくとも一つを、弾性率が１０ＭＰａ〜１０００ＭＰａの低弾性率材料で形成することが好ましい。こうすれば、低弾性率材料で形成されたソルダーレジスト層は基板本体と半導体素子との熱膨張差による応力を緩和する機能を発揮するため、半導体素子を実装したプリント配線板の耐ヒートサイクル性が一層向上する。なお、第１〜第ｎソルダーレジスト層のうちの一つが低弾性率材料からなっていてもよいが、すべてが低弾性率材料からなっていることが好ましい。応力を一層緩和することができるからである。
【００１９】
本発明のプリント配線板の製法において、ｎは２であることが好ましい。こうすれば、ソルダーレジスト層を２層積層するだけでよいため、製造工程が長くなりすぎない。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態である多層プリント配線板１０の構成の概略を示す説明図であり、図１（ａ）は平面図、図１（ｂ）はＡ−Ａ断面図である。また、図２は多層プリント配線板１０に半導体素子５０を実装したときの断面図である。
【００２１】
本実施形態の多層プリント配線板１０は、図１に示すように、基板本体１２の外層にパターン形成された導体層２０と、この導体層２０の所定位置に設けられ半導体素子５０（図２参照）を実装するための実装パッド２０ａと、導体層２０に積層され厚さが３〜１００μｍ（好ましくは１０〜５０μｍ）で弾性率が１０ＭＰａ〜１０００ＭＰａの第１ソルダーレジスト層３１と、この第１ソルダーレジスト層３１に積層され厚さが３〜１００μｍ（好ましくは１０〜５０μｍ）で弾性率が１０ＭＰａ〜１０００ＭＰａの第２ソルダーレジスト層３２とを備えている。このうち、第１ソルダーレジスト層３１は、実装パッド２０ａに対応する位置に第１開口部３１ａを備え、第２ソルダーレジスト層３２は、実装パッド２０ａに対応する位置に第１開口部３１ａと連通し該第１開口部３１ａよりも径の大きな第２開口部３２ａを備えている。また、実装パッド２０ａ上には、先端部分が第２開口部３２ａから上方に突出したはんだバンプ３４が形成されている。このはんだバンプ３４は、第１開口部３１ａの内壁とはほぼ接しているが第２開口部３２ａの内壁からは離れている。また、多層プリント配線板１０には、総計１０００個以上のはんだバンプ３４が７５μｍ〜１７５μｍのピッチで並設されている。なお、第２開口部３２ａの中心は、第１開口部３１ａの中心と略同軸としてもよいが、ここでは第２ソルダーレジスト３２が第１開口部３１ａにオーバーハングしない範囲で第２開口部３２ａの中心を第１開口部３１ａの中心に対して印刷方向（図５（ａ）のスキージ移動方向）とは逆方向にずらしている。また、第２ソルダーレジスト層３２のうち隣接する第２開口部３２ａの間に残る部分は、現像工程や印刷工程等で剥がれることのないように、幅を１５μｍ以上確保することが好ましい。
【００２２】
次に、多層プリント配線板１０の使用例について、図２に基づいて説明する。まず、半導体素子５０を実装する場合について説明する。半導体素子５０を多層プリント配線板１０の上に正確に位置決めして搭載し、所定の温度プロファイル（温度−時間曲線）により熱風又は赤外線ではんだバンプ３４を溶融させてはんだ付けを行う。その後、ＣＣＤカメラやレーザビームなどにより部品位置やはんだ付け状態などの検査を行い、検査にパスした良品のみ出荷する。多層プリント配線板１０は、このようにして実装された半導体素子５０へ電源を供給したり、半導体素子５０の信号線を多層の導体層を介して引き回したりする。本実施形態の多層プリント配線板１０では、第１ソルダーレジスト層３１のみの場合に比べて第２ソルダーレジスト層３２の第２開口部３２ａの内側がソルダーダムとして機能するため、隣接するはんだバンプ３４同士が繋がってはんだブリッジを形成してしまうようなことがない。
【００２３】
次に、多層プリント配線板の製造工程について図３〜図５に基づいて説明する。まず、絶縁層１４、導体層１６、絶縁層１８、導体層２０というように絶縁層と導体層とが交互に複数積層されたビルドアップ層２２をコア基板２４の片面に積層した基板本体１２を用意する（図３（ａ）参照）。この基板本体１２のビルドアップ層２２の外層にはパターン形成された導体層２０が形成され、この導体層２０には、あらかじめ決められた位置に円形の実装パッド２０ａ，２０ａ，…（図１（ａ）参照）が形成されている。各実装パッド２０ａは導体層２０に形成されたパターンにより他の実装パッド２０ａと電気的に接続されていたり、絶縁層１４，１８を貫通するバイアホール１５，１９や内層の導体層１６を介して他の実装パッド２０ａと電気的に接続されていたりする。
【００２４】
この基板本体１２の表面に第１ソルダーレジスト層３１として感光性ドライフィルムを真空ラミネータにより積層する（図３（ｂ）参照）。続いて、第１ソルダーレジスト層３１の第１開口部３１ａを開ける位置にクロム層４１ａにより円パターン（マスクパターン）が描画されたソーダライムガラス基板４１を、このクロム層４１ａが形成された側が第１ソルダーレジスト層３１と密着するように載置し、紫外線で露光する（図３（ｃ）参照）。なお、ソーダライムガラス基板４１を載置する際には、位置ズレが起きないように図示しないアライメントマークや基準穴を用いて正確に位置決めする。続いて、ソーダライムガラス基板４１を外して現像することにより、第１ソルダーレジスト層３１の所定の位置に所定の径（例えば３０〜１４０μｍ）を有する第１開口部３１ａを形成する（図３（ｄ）参照）。その後、紫外線照射処理及び加熱処理を施すことにより第１ソルダーレジスト層３１を完全に硬化させる。
【００２５】
続いて、第１ソルダーレジスト層３１の表面に、第２ソルダーレジスト層３２として感光性ドライフィルムを真空ラミネータにより積層する（図４（ａ）参照）。続いて、第２ソルダーレジスト層３２の第２開口部３２ａを開ける位置にクロム層４２ａにより円パターン（マスクパターン）が描画されたソーダライムガラス基板４２を、このクロム層４２ａが形成された側が第２ソルダーレジスト層３２と密着するように載置し、紫外線で露光する（図４（ｂ）参照）。ここでも先ほどと同様にしてソーダライムガラス基板４２を正確に位置決めする。続いて、ソーダライムガラス基板４２を外して現像することにより、第２ソルダーレジスト層３２の所定の位置に所定の径を有する第２開口部３２ａを形成する（図４（ｃ）参照）。この第２開口部３２ａは、その中心軸が第１開口部３１ａの中心軸に対して第２ソルダーレジスト層３２がオーバーハングしない程度にずれるように形成され且つその径が第１開口部３１ａの径よりも大きくなるように形成される。その後、紫外線照射処理及び加熱処理を施すことにより第２ソルダーレジスト層３２を完全に硬化させる。
【００２６】
続いて、第２ソルダーレジスト層３２をメタルマスクの代わりとしてスキージ４３を用いてはんだペースト３３をスクリーン印刷することにより、第１開口部３１ａ及び第２開口部３２ａにはんだペースト３３を充填する（図５（ａ）参照）。このとき、第２開口部３２ａはその中心が第１開口部３１ａの中心に対してスキージ移動方向の逆方向にずれているため、ボイドを巻き込むことなく確実にはんだペースト３３を両開口部３１ａ，３２ａに充填することができる。具体的には、はんだペースト３３は、スキージ移動方向にスキージ４３が移動することにより図５（ａ）の矢印のようにスキージ移動方向の前方から後方へとローリングして両開口部３１ａ，３２ａに充填される。このとき、両開口部３１ａ，３２ａの間の段差をみると、スキージ移動方向の前方側の段差幅は後方側の段差幅より狭いためボイドを巻き込むことなくはんだペースト３３が充填される。もし逆に、スキージ移動方向の前方側の段差幅が後方側の段差幅より広い場合には、この広い段差幅のところにはんだペースト３３が乗ってしまうためボイドを巻き込みやすくなる。さて、はんだペースト３３の充填後、第２ソルダーレジスト層３２を剥がすことなく、リフローによりはんだペースト３３をはんだバンプ３４に変える（図５（ｂ）参照）。このとき、第２開口部３２ａは第１開口部３１ａよりも径が大きいため、第２開口部３２ａと第１開口部３１ａとの境界に段差部３２ｂが生じているが、図５（ａ）でこの段差部３２ｂに載っていたはんだペースト３３はリフローにより濡れ性の悪い段差部３２ｂや第２開口部３２ａの内周面から離れて実装パッド２０ａ上に集まることになり、図５（ｂ）のように高さの高いはんだバンプ３４が形成される。以上のようにして、本実施形態の多層プリント配線板１０が得られる。
【００２７】
ここで、第１及び第２ソルダーレジスト層３１，３２を作成する際に用いられる感光性ドライフィルムは以下のようにして作製することができる。すなわち、まず、ＤＭＤＧ(ジメチルグリコールジメチルエーテル)に溶解したクレゾールノボラック型エポキシ樹脂（日本化薬製、分子量２５００）の２５％アクリル化物を５６重量部、イミダゾール硬化剤（四国化成製、商品名：２Ｅ４ＭＺ−ＣＮ）２重量部、感光性モノマーであるカプロラクトン変性トリス（アクロキシエチル）イソシアヌレート（東亞合成製、商品名；アロニックＭ３１５）４重量部、光開始剤（チバガイキー社製、商品名：イルガキュア９０７）２重量部、光増感剤（日本化薬製、商品名：ＤＥＴＸ−Ｓ）０．２重量部、ＮＭＰ（Ｎ−メチルピロリドン）３０重量部を混合したものを主成分とし、該主成分に、ポリブタジエン、シリコーンゴム、ウレタン、ＳＢＲ、ＮＢＲ等のゴム系成分やシリカ、アルミナ、ジルコニア等の無機成分などの添加剤を１種以上適宜配合して弾性率（ヤング率）が１０ＭＰａ〜１０００ＭＰａの範囲とした低弾性材料を用意する。続いて、ロールコータ（サーマトロニクス貿易社製）を使用して、この低弾性材料をポリメチルペンテン（ＴＰＸ）（三井化学工業製、商品名：オピュランＸ−８８）製の５０μｍ厚のフィルム上に塗布し、その後、８０℃で２時間、１２０℃で１時間乾燥することにより、厚さ３〜１００μｍの感光性ドライフィルムが得られる。なお、露光・現像を行わずにレーザ光により開口を形成するのであれば、第１及び第２ソルダーレジスト層３１，３２として、例えばエポキシ樹脂、イミド系樹脂、フェノール樹脂、シリコーン樹脂等の熱硬化性樹脂や、ポリオレフィン系樹脂、ビニル系樹脂、イミド系樹脂等の熱可塑性樹脂にポリブタジエン、シリコーンゴム、ウレタン、ＳＢＲ、ＮＢＲ等のゴム系成分やシリカ、アルミナ、ジルコニア等の無機成分が分散した樹脂などのうち上述したヤング率に合致した低弾性材料を用いることもできる。このとき、樹脂に分散させる成分は、１種でも２種以上でもよく、ゴム成分と無機成分の両方を分散させてもよい。
【００２８】
以上詳述した本実施形態の多層プリント配線板１０によれば、第１ソルダーレジスト層３１のみの場合に比べて第２ソルダーレジスト層３２の第２開口部３２ａの内側がソルダーダムとして機能するため、１０００個以上のはんだバンプ３４がピッチ７５μｍ〜１７５μｍという高密度で形成されているにもかかわらず、はんだバンプ３４を介して半導体素子５０を実装する際に溶融したはんだが周囲に流出しにくく、はんだバンプ３４の高さを高く維持することができる。この結果、半導体素子５０を実装した後のはんだバンプ３４がフレキシビリティを有することになり、耐ヒートサイクル性が向上する。また、多層プリント配線板１０を製造する際にも、第２開口部３２ａの内側がソルダーダムとして機能するため、隣接するはんだバンプ３４，３４同士が繋がってはんだブリッジを形成することがない。したがって、はんだブリッジによる歩留まりの低下を抑制することができる。
【００２９】
また、第１開口部３１ａに比べ第２開口部３２ａは径が大きいため、第１及び第２開口部３１ａ，３２ａに充填されるはんだペースト３３は十分なボリュームを持ち、しかも、リフローにより段差部３２ｂに載っていたはんだペースト３３は段差部３２ｂや第２開口部３２ａの内壁から離れて実装パッド２０ａ上へ集まるため、はんだバンプ３４は背が高くなる。また、実装された半導体素子５０と実装パッド２０ａとの間隔は、第２ソルダーレジスト層３２が存在しない場合には少なくとも第１ソルダーレジスト層３１の厚み分が確保されるに過ぎないが、本実施形態では第２ソルダーレジスト層３２が存在しているため少なくとも第１ソルダーレジスト層３１と第２ソルダーレジスト層３２の厚みの和が確保されることになり、半導体素子５０と実装パッド２０ａとの間隔が大きくなる。これらのことから、半導体素子５０を実装したときにははんだバンプ３４はフレキシビリティが高まり応力を緩和する機能を持つため、耐ヒートサイクル性が向上する。
【００３０】
更に、第１及び第２ソルダーレジスト層３１，３２は、弾性率が１０ＭＰａ〜１０００ＭＰａの低弾性率材からなるため、両ソルダーレジスト層３１，３２は比較的撓みやすく、基板本体１２と半導体素子５０との熱膨張差による応力を緩和する機能を発揮する。
【００３１】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００３２】
例えば、上述した実施形態では、ソルダーレジスト層を２層設けたが、ソルダーレジスト層を３層以上設けてもよい。３層以上の場合も、基板本体から遠いソルダーレジスト層ほど開口部の径が大きくなるようにすれば、上述した実施形態と同様の効果が得られる。
【００３３】
また、上述した実施形態では、第１及び第２ソルダーレジスト層３１，３２として弾性率が１０〜１０００ＭＰａの低弾性率材料を使用して応力を緩和する機能を持たせたが、弾性率が１０００ＭＰａを超える材料を使用してもよい。この場合には応力緩和機能はそれほど期待できないが、それ以外は上述した実施形態と同様の効果が得られる。
【００３４】
更に、上述した実施形態では、はんだバンプ３４の先端部分が第２ソルダーレジスト層３２（第ｎソルダーレジスト層）の上面よりも上方に突出するように形成したが、裏面にはんだバンプが配設された半導体チップを実装する場合や第２開口部３２ａ（第ｎソルダーレジスト層の開口部）の開口径より小さく第２開口部３２ａ内に入り込む外部電極を有する半導体チップを実装する場合には、はんだバンプ２３の先端部分が第２ソルダーレジスト層３２の上面よりも下方に位置していてもよい。
【００３５】
更にまた、図１の断面図では左側の実装パッド２０ａは内層の導体層１９と接続していないように見えるが、この断面以外の箇所で内層の導体層１９と接続されている。但し、図１の左側の実装パッド２０ａの代わりに、図６に示すようにバイアホール型の実装パッド１２０ａとしてもよい。
【実施例】
【００３６】
上述した実施形態の製造工程に準じて、実施例１〜１０の多層プリント配線板１０を作製した。実施例１〜１０では、表１に示すように、実装パッドのピッチとパッド数を種々変更した以外は、すべて同じ条件で多層プリント配線板１０を作製した。また、図７に示す製造手順により、比較例１〜１０の多層プリント配線板１１０を形成した。すなわち、比較例では、パターン形成された導体層１２０の所定位置に半導体素子を実装するための実装パッド１２０ａが設けられた基板本体１１２を用意し、この基板本体１１２に上述した実施形態と同様にして第１開口部１３１ａを持つ第１ソルダーレジスト層１３１を形成し（図７（ａ）参照）、続いて第１開口部１３１ａより大きな径の通過孔が形成されたメタルマスクを第１ソルダーレジスト層１３１上に位置決めし（図７（ｂ）参照）、スキージ４３を用いてはんだペースト１３３を第１開口部１３１ａとメタルマスクの通過孔に充填し（図７（ｃ）参照）、その後メタルマスクを外し（図７（ｄ）参照）、リフローによりはんだバンプ１３４を形成した（図７（ｅ）参照）。比較例１〜１０では、表１に示すように、実装パッドのピッチとパッド数を種々変更した以外は、すべて同じ条件で多層プリント配線板１１０を作製した。
【００３７】
なお、各実施例及び各比較例では、各ソルダーレジスト層３１，３２，１３１として弾性率５００ＭＰａの低弾性率材料からなる高さ３０μｍのドライフィルムを使用し、第１開口部３１ａ，１３１ａの径を６０μｍ、第２開口部３２ａの径を１００μｍとし、はんだバンプ３４，１３４のはんだ材料としてＳｎ−Ａｇ系はんだ（Ｓｎ９６〜９８重量％，Ａｇ２〜４重量％）を使用した。また、メタルマスクは通過孔の径が１００μｍで高さが３０μｍのものを使用した。
【００３８】
各実施例及び各比較例の多層プリント配線板を１０００個ずつ作製したあと検査を行い、隣接するはんだバンプ同士が溶融してはんだブリッジを形成するなどの欠陥が生じたものを不良品とし、そのような欠陥のないものを良品として、歩留まりを求めた。そのときの結果を表１に示す。表１から明らかなように、実施例１〜１０ではピッチやパッド数にかかわらず、すべて良品であり歩留まりは１００％であった。これに対して、比較例１〜１０ではパッド数が多いほど、またピッチが狭いほど不良品が多く発生し歩留まりが低下する傾向が見られた。この結果から、各実施例では第２ソルダーレジスト層３２の第２開口部３２ａがソルダーダムとして機能してはんだブリッジの生成が防止されたのに対して、そのような第２ソルダーレジスト層を持たない各比較例でははんだブリッジが生成したことがわかる。
【００３９】
一方、各実施例及び各比較例の多層プリント配線板につき、上述の検査で良品だった１００個を選出し、はんだバンプを介して半導体素子を実装した後、−５５℃×３０分、１２５℃×３０分を１サイクルとしこれを１０００サイクル実施するというヒートサイクル試験を行い、このヒートサイクル試験の前後での抵抗変化率を調べた。そうしたところ、１００個中１個でも抵抗変化率が±１０％を超えたときには評価を×とし、１００個とも抵抗変化率が±１０％以内のときには評価を○とした。その結果を表１に示す。表１から明らかなように、実施例１〜１０ではピッチやパッド数にかかわらず評価はすべて○だったのに対して、比較例１〜１０ではピッチやパッド数にかかわらず評価はすべて×だった。この結果から、各実施例では、第２開口部３２ａがソルダーダムとして機能するためはんだが溶融して流れてしまうのを防止するのではんだバンプ３４の高さが高くなるし高さも安定すること、段差部３２ｂに載っていたはんだペースト３３が中央に集まるためはんだバンプ３４の高さが高くなること、実装された半導体素子５０と実装パッド２０ａとの間隔は少なくとも第１ソルダーレジスト層３１と第２ソルダーレジスト層３２の厚みの和が確保されるため第２ソルダーレジスト層３２が存在しない場合に比べて半導体素子実装後のはんだバンプの高さが高くなること、このように高さの高いはんだバンプ３４はフレキシビリティが高いため応力を緩和すること等により、耐ヒートサイクル性が良好だったものと推察される。また、はんだバンプ３４の高さが安定するため、はんだバンプ３４の高さにばらつきがある場合に比べて、特定のはんだバンプに応力が集中しない効果もあると推察される。これに対して、そのような第２開口部（ソルダーダム）を持たない各比較例では、図８に示すように、半導体素子５０を実装した後ははんだバンプ１３４の高さが低くなったり、隣接するバンプ間ではんだが移動してはんだバンプ１３４の高さや体積にバラツキが生じたりして、高さの低いはんだバンプ１３４や体積の小さなはんだバンプ１３４に応力が集中して耐ヒートサイクル性が不良だったと推察される。なお、実施例の多層プリント配線板は、はんだバンプが変形するのに合わせて応力緩和層も変形するため、はんだバンプの変形が妨げられることはない。
【００４０】
【表１】
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【図面の簡単な説明】
【００４１】
【図１】多層プリント配線板１０の構成の概略を示す説明図であり、図１（ａ）は平面図、図１（ｂ）はＡ−Ａ断面図である。
【図２】多層プリント配線板１０に半導体素子５０を実装したときの断面図である。
【図３】多層プリント配線板１０の製造工程図である。
【図４】多層プリント配線板１０の製造工程図である。
【図５】多層プリント配線板１０の製造工程図である。
【図６】他の実施形態の多層プリント配線板の断面図である。
【図７】比較例の多層プリント配線板１１０の製造工程図である。
【図８】多層プリント配線板１１０に半導体素子５０を実装したときの断面図である。
【符号の説明】
【００４２】
１０  多層プリント配線板、１２  基板本体、１４  絶縁層、１５，１９  バイアホール、１６  導体層、１８  絶縁層、２０  導体層、２０ａ  実装パッド、２２  ビルドアップ層、２４  コア基板、３１  第１ソルダーレジスト層、３１ａ  第１開口部、３２  第２ソルダーレジスト層、３２ａ  第２開口部、３２ｂ  段差部、３３  はんだペースト、３４  はんだバンプ、４１，４２  ソーダライムガラス基板、４１ａ，４２ａ  クロム層、４３  スキージ、５０  半導体素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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