(57)【要約】【課題】セル散布を向上させることができる非揮発性メモリ素子及びその製造方法を提供する。【解決手段】電気的にデータをプログラム及び消去する非揮発性メモリ素子において、半導体基板のフィールド領域中において前記半導体基板内部に形成される下部素子分離膜と、前記下部素子分離膜上に形成され、同一な食刻液に対し、セルトランジスタが形成されるアクティブ領域に形成されるパッド酸化膜、及び前記下部素子分離膜をなす物質膜に比べて食刻率の高い物質膜からなるバッファ膜と、前記バッファ膜上に形成され、同一な食刻液に対し前記バッファ膜に比べて食刻率の低い物質膜からなる上部素子分離膜と、前記下部素子分離膜、バッファ膜及び上部素子分離膜からなる隣接した多数の素子分離膜の間に形成され、トンネル酸化膜が蒸着される表面が扁平であるアクティブ領域と、を備えることを特徴とする非揮発性メモリ素子。【選択図】図１ｇ
2006157010.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータをプログラム及び消去する非揮発性メモリ素子において、
半導体基板のフィールド領域中において前記半導体基板の内部に形成される下部素子分離膜と、
下部素子分離膜上に形成され、同一な食刻液に対し、セルトランジスタが形成されるアクティブ領域に形成されるパッド酸化膜、及び前記下部素子分離膜をなす物質膜に比べて食刻率の高い物質膜からなるバッファ膜と、
バッファ膜上に形成され、同一な食刻液に対し前記バッファ膜に比べて食刻率の低い物質膜からなる上部素子分離膜と、
前記下部素子分離膜、前記バッファ膜及び前記上部素子分離膜からなる隣接した多数の素子分離膜の間に形成され、トンネル酸化膜が蒸着される表面が扁平であるアクティブ領域と、
を備えることを特徴とする非揮発性メモリ素子。
【請求項２】
前記下部素子分離膜及び前記上部素子分離膜はＨＤＰで形成されることを特徴とする請求項１に記載の非揮発性メモリ素子。
【請求項３】
前記バッファ膜はＭＴＯ膜であることを特徴とする請求項１に記載の非揮発性メモリ素子。
【請求項４】
電気的にデータをプログラム及び消去する非揮発性メモリ素子において、
半導体基板のフィールド領域中において前記半導体基板の内部に形成される下部素子分離膜と、
下部素子分離膜上に形成され、同一な食刻液に対し、前記下部素子分離膜をなす物質膜に比べて食刻率の高い物質膜からなるバッファ膜と、
バッファ膜上に形成され、同一な食刻液に対し前記バッファ膜に比べて食刻率の低い物質膜からなる上部素子分離膜と、
前記下部素子分離膜、前記バッファ膜及び前記上部素子分離膜からなる隣接した多数の素子分離膜の間に形成され、トンネル酸化膜が蒸着される表面が扁平であるアクティブ領域と、
アクティブ領域上に形成される均一な厚さのトンネル酸化膜と、
トンネル酸化膜上に形成されるフローティングゲートと、
フローティングゲート上に形成されるゲート層間誘電体膜と、
ゲート層間誘電体膜上に形成されるコントロールゲートと、
を備えることを特徴とする非揮発性メモリ素子。
【請求項５】
前記バッファ膜は、同一な食刻液に対し、前記半導体基板のアクティブ領域上に形成されるパッド酸化膜に比べて食刻率の高い物質膜であることを特徴とする請求項４に記載の非揮発性メモリ素子。
【請求項６】
前記バッファ膜はＭＴＯ膜であることを特徴とする請求項４に記載の非揮発性メモリ素子。
【請求項７】
前記下部素子分離膜及び前記上部素子分離膜はＨＤＰで形成される酸化膜であることを特徴とする請求項４に記載の非揮発性メモリ素子。
【請求項８】
前記フローティングゲート及び前記コントロールゲートはポリシリコン膜で形成されることを特徴とする請求項４に記載の非揮発性メモリ素子。
【請求項９】
前記ゲート層間誘電体膜はＯＮＯ膜で形成されることを特徴とする請求項４に記載の非揮発性メモリ素子。
【請求項１０】
電気的にデータをプログラム及び消去する非揮発性メモリ素子において、
半導体基板のフィールド領域中において前記半導体基板の内部に形成される下部素子分離膜と、
下部素子分離膜上に形成され、同一な食刻液に対し、セルトランジスタが形成されるアクティブ領域に形成されるパッド酸化膜、及び前記下部素子分離膜をなす物質膜に比べて食刻率の高い物質膜からなるバッファ膜と、
バッファ膜上に形成され、同一な食刻液に対し前記バッファ膜に比べて食刻率の低い物質膜からなる上部素子分離膜と、
前記下部素子分離膜、前記バッファ膜及び前記上部素子分離膜からなる隣接した多数の素子分離膜の間に形成され、トンネル酸化膜が蒸着される表面が扁平であるアクティブ領域と、
アクティブ領域上に形成される均一な厚さのトンネル酸化膜と、
トンネル酸化膜上に形成されるフローティングゲートと、
フローティングゲート上に形成されるゲート層間誘電体膜と、
ゲート層間誘電体膜上に形成されるコントロールゲートと、
を備えることを特徴とする非揮発性メモリ素子。
【請求項１１】
前記下部素子分離膜及び前記上部素子分離膜はＨＤＰで形成される酸化膜であることを特徴とする請求項１０に記載の非揮発性メモリ素子。
【請求項１２】
前記バッファ膜はＭＴＯ膜であることを特徴とする請求項１０に記載の非揮発性メモリ素子。
【請求項１３】
前記フローティングゲート及び前記コントロールゲートはポリシリコン膜であることを特徴とする請求項１０に記載の非揮発性メモリ素子。
【請求項１４】
前記ゲート層間誘電体膜はＯＮＯ膜で形成されることを特徴とする請求項１０に記載の非揮発性メモリ素子。
【請求項１５】
電気的にデータをプログラム及び消去する非揮発性メモリ素子の製造方法において、
半導体基板上にパッド酸化膜及び窒化膜を順次蒸着する段階と、
前記窒化膜から前記半導体基板の所定深さに至るように素子分離膜の形成のためのトレンチを形成する段階と、
結果物の全面に第１絶縁膜を蒸着した後、トレンチ中で前記半導体基板の内部に形成されたトレンチ領域の内部のみに前記第１絶縁膜が存在するように湿式食刻工程を実施する段階と、
前記半導体基板の内部に形成されるトレンチ領域の内部のみに前記第１絶縁膜が充填された結果物の上に同一食刻液に対し前記パッド酸化膜及び前記第１絶縁膜に比べて食刻速度の速いバッファ膜を蒸着する段階と、
前記バッファ膜が蒸着された半導体基板の上に同一食刻液に対し前記バッファ膜に比べて食刻速度の遅い第２絶縁膜を蒸着した後、前記窒化膜の表面が露出されるようにエッチバック工程を実施する段階と、
前記窒化膜を食刻して除去した後、湿式エッチバック工程を実施して前記パッド酸化膜及び前記バッファ膜を食刻することにより、セルトランジスタが形成されるアクティブ領域を確保する段階と、
を含むことを特徴とする非揮発性メモリ素子の製造方法。
【請求項１６】
前記バッファ膜はＭＴＯ膜であることを特徴とする請求項１５に記載の非揮発性メモリ素子の製造方法。
【請求項１７】
前記第１絶縁膜及び前記第２絶縁膜はＨＤＰで形成されることを特徴とする請求項１５に記載の非揮発性メモリ素子の製造方法。
【請求項１８】
前記窒化膜は厚さ２０００Åに蒸着されることを特徴とする請求項１５に記載の非揮発性メモリ素子の製造方法。
【請求項１９】
前記窒化膜はＨＦで１００秒間湿式食刻され、リン酸で６０分間湿式食刻されることを特徴とする請求項１８に記載の非揮発性メモリ素子の製造方法。
【請求項２０】
前記パッド酸化膜は厚さ１１５Åに蒸着され、前記バッファ膜は厚さ９５Åに蒸着されることを特徴とする請求項１５に記載の非揮発性メモリ素子の製造方法。
【請求項２１】
前記アクティブ領域を確保するために前記パッド酸化膜及び前記バッファ膜に対し実施する湿式エッチバック工程では、ＨＦで８００秒間湿式食刻することを特徴とする請求項２０に記載の非揮発性メモリ素子の製造方法。
【請求項２２】
アクティブ領域上にトンネル酸化膜、フローティングゲート、ゲート層間誘電体膜及びコントロールゲートを形成する段階をさらに含むことを特徴とする請求項１５に記載の非揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ素子及びその製造方法に係るものであり、詳しくは、セル散布を向上させることができる非揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
データを貯蔵するために使用される半導体メモリ素子は一般に揮発性メモリ素子と非揮発性メモリ素子に区分される。半導体メモリ素子において、まず、ＤＲＡＭ及びＳＲＡＭなどに代表される揮発性メモリ素子はデータの入出力動作は速いが、電源供給の中断時に、貯蔵されたデータが消失するとの特性がある。反面、ＥＰＲＯＭ及びＥＥＰＲＯＭなどに代表される非揮発性メモリ素子はデータの入出力動作は遅いが、電源供給が中断されても貯蔵されたデータがそのまま維持されるとの特性がある。それゆえ、このような非揮発性メモリ素子は音楽または映像データを貯蔵するためのメモリカード、及び移動電話システムのように、電源を恒常供給できないかまたは電源供給が間歇的に中断される状況で幅広く使用される。
【０００３】
一方、このような非揮発性メモリ素子中でも、特にＥＥＰＲＯＭの集積度限界を克服するために一括消去方式の１Ｔｒ／１セル構造を採択するフラッシュメモリ素子は電気的にデータを自由に入出力でき、電力消耗が少ないと共に高速プログラミングが可能であるので、向後にコンピューターのハードディスクドライブに代替できるものとして期待され、漸次その需要が増えつつある。このようなフラッシュメモリ素子は１個のビットラインに２個以上のセルトランジスタが並列に連結されるＮＯＲ型フラッシュメモリと、１個のビットラインに２個以上のセルトランジスタが直列に連結されるＮＡＮＤ型フラッシュメモリに区分される。しかし、このようなフラッシュメモリ素子は電源が中断された場合でも貯蔵されたデータが保存されるとの優秀な特長があるにもかかわらず、揮発性メモリ素子に比べ動作速度が遅いとの短所がある。それゆえ、フラッシュメモリ素子のプログラム及び消去速度を高めるために多様なセル構造とその駆動方法が活発に研究されている。
【０００４】
特に、前記ＮＯＲ型フラッシュメモリ素子は１個のビットラインにシングルトランジスタから構成される多数のメモリセルが並列に連結されて、ビットラインに連結されるドレインと共通ソースラインに連結されるソースとの間に１つのメモリセルトランジスタが連結される構造であって、メモリセルの電流を増大させると共に高速動作が可能であるとの特長がある反面、ビットラインコンタクトとソースラインが占める面積の増大で高集積化を図り難いとの短所がある。
【０００５】
そこで、本分野では半導体デバイスの高集積化及び大容量化の趨勢により、メモリセルを構成するそれぞれの単位素子サイズが縮小されるに従い、制限された面積内に多層構造を形成する高集積化技術も発展を重ねており、このような高集積化技術の一環として積層ゲート構造が広く採択されている。
図２はフラッシュメモリ素子に適用される通常の積層ゲート構造を示す。
【０００６】
図２に示すように、不純物がドーピングされたＰ型またはＮ型の半導体基板１０には通常のＳＴＩ（Shallow Trench Isolation）工程による薄いトレンチ素子分離膜１２が形成される。前記薄いトレンチ素子分離膜１２により定義されたアクティブなチャンネル領域（符号Ａで表示）上にトンネル酸化膜１４、ポリシリコンからなるフローティングゲート１６、ＯＮＯ（Oxide-Nitride-Oxide）膜からなるゲート層間誘電体膜１８、ポリシリコンからなるコントロールゲート２０膜が順次積層されてゲート領域をなす。このとき、前記コントロールゲート２０上にＷＳｉｘなどのタングステンシリコン膜またはタングステン（Ｗ）膜をさらに形成することもできる。
【０００７】
前記フローティングゲートは外部と電気的に完全に絶縁されて孤立された構造を有し、前記フローティングゲートへの電子注入と放出に従いメモリセルの電流が変化する性質を用いてデータを貯蔵する。このようなフローティングゲートへの電子注入はチャンネルでの高温電子を用いたＣＨＥＩ（Channel Hot Electron Injection）方式によりなされ、電子放出はフローティングゲートとコントロールゲートとの間に存在するゲート層間誘電体膜を通じたＦ−Ｎ（Fowler-Nordheim）トンネル方式を通じてなされる。このとき、前記コントロールゲートに印加された電圧はカップリング比率に従い一定量の電圧分がフローティングゲートに印加され、前記カップリング比率を決定する変数が前記トンネル酸化膜のキャパシタンスとＯＮＯ膜からなる前記ゲート層間誘電体膜１８のキャパシタンスである。従って、キャパシタンスの大きさを決定するフローティングゲートの面積が重要である。即ち、フローティングゲートの厚さが薄いほど、フローティングゲートの面積が広いほど、フラッシュメモリ素子の電気的特性が優れてくる。
【０００８】
しかし、半導体素子の集積度が増加してアクティブ領域のゲート線幅が狭くなるに従い、このようなゲートパターンを形成するためのフォトリソグラフィー工程及び食刻工程の散布に起因して、フラッシュメモリ素子のプログラム及び消去電圧の散布が大きくなる現象が現れるとの問題点がある。また、フローティングゲートの全体面積を増加させるために厚く形成する場合、ＳＴＩ膜のギャップフィル（gap fill）マージンが減少されるとの問題点がある。
【０００９】
そこで、このような問題点を解消するための方法として、ＳＡＰ（Self Aligned Poly）工程が適用された。しかし、このようなＳＡＰ構造を適用するにあたって、後続のピラー（pillar）ＣＤ（符号Ａで示す）を合わせるためにパッド酸化膜（図示せず）を除去する過程において湿式エッチバック工程を実施するが、工程時間が長くなるとともに前記ピラーＣＤ内に蒸着されるトンネル酸化膜の厚さが領域別に互いに異なるに従いセル散布に脆いという短所が発生し、このような問題点は図３ａ及び図３ｂをもって説明される。
【００１０】
図３ａに示すように、不純物がドーピングされたＰ型またはＮ型の半導体基板１００上にパッド酸化膜１０２及び窒化膜１０４が順次蒸着される。そして、前記半導体基板１００のアクティブ領域を除いたフィールド領域には通常のＳＴＩ工程によるＳＴＩ膜１０６が形成される。ここで、前記ＳＴＩ膜１０６はＵＳＧ膜で形成する。
【００１１】
図３ｂに示すように、前記ＳＴＩ膜１０６が形成された半導体基板において、例えば、フッ酸（ＨＦ）及びリン酸を用いて前記窒化膜１０４を食刻する。次いで、例えばフッ酸を用いて前記パッド酸化膜１０２を除去した後、積層ゲート形成のためのトンネル酸化膜１０８を蒸着する。
【００１２】
このとき、前記フッ酸を食刻液として使用する場合、前記パッド酸化膜１０２が食刻されると同時にＳＴＩ膜１０６をなすＵＳＧ膜も食刻され、ＳＡＰ構造用ピラーＣＤを確保するために前記ＳＴＩ膜１０６に対する過度な湿式エッチバック工程が不可避になる。しかし、ピラーＣＤを確保できるが、過度な食刻により工程時間が長くなり、前記ＳＴＩ膜１０６と接する半導体基板１００に一定深さの窪み現象（符号Ｂで示す）が発生して、アクティブ領域の表面扁平度が悪くなる。その結果、図３ｂに示すように、符号Ｃで示したピラーＣＤの中間部領域と符号Ｄで示したピラーＣＤの縁部領域でのトンネル酸化膜１０８の蒸着厚さが互いに異なってくる。このようにトンネル酸化膜の蒸着厚さが均一でない場合、セル散布が脆くなるとともにメモリ素子の電気的特性が弱化されて、信頼性が低下する。また、ピラーＣＤを確保するために湿式エッチバックを過度に実施するに伴って、全体工程が遅延されて生産性も低下するとの問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の目的は、ピラーＣＤを確保するための湿式エッチバック時間を短縮させることができる非揮発性メモリ素子及びその製造方法を提供することにある。
本発明の他の目的は、アクティブ領域内にトンネル酸化膜を均一に蒸着させることができる非揮発性メモリ素子及びその製造方法を提供することにある。
【００１４】
本発明のまた他の目的は、所望サイズのピラーＣＤを容易に確保することができる非揮発性メモリ素子及びその製造方法を提供することにある。
本発明のまた他の目的は、セル散布が良好な非揮発性メモリ素子及びその製造方法を提供することにある。
本発明のまた他の目的は、プログラム動作及び消去動作を向上させることができる非揮発性メモリ素子及びその製造方法を提供することにある。
【００１５】
本発明のまた他の目的は、信頼性及び生産性を向上させることができる非揮発性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成するため本発明による非揮発性メモリ素子は、半導体基板のフィールド領域中で前記半導体基板の内部に形成される下部素子分離膜と、下部素子分離膜上に形成され、同一な食刻液に対し、前記下部素子分離膜をなす物質膜に比べて食刻率が高い物質膜からなるバッファ膜と、バッファ膜上に形成され、同一な食刻液に対し前記バッファ膜に比べて食刻率が低い物質膜からなる上部素子分離膜と、前記下部素子分離膜、バッファ膜及び上部素子分離膜からなる隣接した多数の素子分離膜の間に形成され、トンネル酸化膜の蒸着される表面が扁平であるアクティブ領域と、を備えることを特徴とする。
【００１７】
また、本発明による非揮発性メモリ素子の製造方法は、半導体基板上にパッド酸化膜及び窒化膜を順次蒸着する段階と、前記窒化膜から前記半導体基板の所定深さまで至るように素子分離膜の形成のためのトレンチを形成する段階と、結果物の全面に第１絶縁膜を蒸着した後、前記トレンチのうち前記半導体基板の内部に形成されたトレンチ領域内部にのみ前記第１絶縁膜が存在するように湿式食刻工程を実施する段階と、前記半導体基板の内部に形成されたトレンチ領域内部にのみ前記第１絶縁膜が充填される結果物の上部に同一食刻に対し前記パッド酸化膜及び第１絶縁膜に比べて食刻速度が速いバッファ膜を蒸着する段階と、前記バッファ膜が蒸着された半導体基板上に同一食刻液に対し前記バッファ膜に比べて食刻速度が遅い第２絶縁膜を蒸着した後、前記窒化膜の上部表面が露出されるようにエッチバック工程を実施する段階と、前記窒化膜を食刻して除去した後に湿式エッチバック工程を実施して前記パッド酸化膜及びバッファ酸化膜を食刻することにより、セルトランジスタが形成されるアクティブ領域を確保する段階と、を含むことを特徴とする。
【発明の効果】
【００１８】
本発明は、フラッシュメモリ素子のＳＡＰ工程を実施するにあたって、半導体基板の下部に形成される第１ＳＴＩ膜と半導体基板の上部に形成される第２ＳＴＩ膜との間にパッド酸化膜に比べ食刻率の高い絶縁膜をバッファ膜として形成する。その結果、前記パッド酸化膜を食刻する過程で前記バッファ膜がより速い速度で食刻されて、過度な湿式エッチバック工程を実施せずにも十分なピラーＣＤを確保できることにより、後続のトンネル酸化膜の蒸着時に厚さの均一度を向上させることができ、ゲート電極の形成のための導電膜のピーリング時にグルーヴィング及びシームのようなディフェクトが発生することを防止することができる。また、トンネル酸化膜の厚さが均一になるに従い、セル散布が良好になるとともに、セルトランジスタのプログラム及び消去動作特性が向上して半導体素子全体の信頼性が向上し、パッド酸化膜に対する食刻時間を減らすとともに全体工程時間を短縮させることにより、生産性も向上させることができるとの効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、添付図を用いて本発明の実施例を詳しく説明する。
本発明は以下に開示される実施例に限定されず、本発明のカテゴリを外れない範囲内で多様な形態に具現できる。以下の実施例は本発明の開示が完全になるようにし、通常の知識を有した者に発明のカテゴリを完全に知らせるために提供されるものである。
【００２０】
図１ａから図１ｇは本発明の好ましい実施例によるフラッシュメモリ素子の製造方法を順次示す。
まず、図１ａに示すように、不純物がドーピングされたＰ型またはＮ型の半導体基板２００上にパッド酸化膜２０２及び窒化膜２０４を順次蒸着する。このとき、前記パッド酸化膜２０２は、例えば、厚さ１１０Åに蒸着し、前記窒化膜２０４は、例えば、厚さ２０００Åに蒸着する。
【００２１】
次いで、前記窒化膜２０４上に感光膜（図示せず）を塗布した後、通常のフォトリソグラフィー工程を実施してＳＴＩ膜形成のためのトレンチ２０６を形成する。
前記トレンチ２０６が形成された半導体基板２００の全面に第１絶縁膜を厚さ約２０００Åに蒸着した後、湿式食刻工程を実施して、図１ｂに示すように、半導体基板２００内部に埋立てられる第１ＳＴＩ膜２０８を形成する。このとき、前記第１絶縁膜は例えばＨＤＰ（High Density Plasma）で形成される酸化膜であり、このような前記第１絶縁膜は第１ＳＴＩ膜２０８を形成するためにＨＦで約２００−３００秒間、ＳＣ−１で１分間湿式食刻する。より詳しくは、前記第１絶縁膜はＨＦで２５０秒間、ＳＣ−１で１分間湿式食刻する。
【００２２】
図１ｃに示すように、前記第１ＳＴＩ膜２０８が形成された半導体基板２００上に前記第１ＳＴＩ膜２０８を構成するＨＤＰ酸化膜に比べ食刻率の高い物質膜２１０を蒸着する。例えば、前記物質膜としてはＭＴＯ（Middle Temperature Oxide）膜を蒸着することが好ましい。
ＳＴＩ膜を形成する過程において上述のようなＭＴＯ膜２１０を蒸着することは本発明の核心技術であって、このようなＭＴＯ膜２１０は前記パッド酸化膜２０２を食刻するために適用されるエッチング液に対し前記ＨＤＰ酸化膜及びパッド酸化膜２０２に比べて食刻率がより高い特性を有する。従来にはＳＡＰ構造において重要な要因として作用するピラーＣＤを確保するために過度な湿式エッチバック工程が不可避であったが、本実施例ではパッド酸化膜２０２及びＨＤＰ酸化膜に比べて食刻率の高い前記ＭＴＯ膜２１０をバッファ膜として形成することにより、湿式エッチバック時間を減らしながらもピラーＣＤを十分に確保することができる。また、湿式エッチバック時間を減らすことにより、半導体基板２００の一部領域が食刻されて下部に凹んでしまう問題点を解消して、後続の工程を通じて蒸着されるトンネル酸化膜の厚さを均一化させることができる。このように、前記ＭＴＯ膜２１０は所望の幅のピラーＣＤを確保するために形成されるものであるので、セルトランジスタのデザインルールに従いＭＴＯ膜２１０の蒸着厚さを調節することが好ましい。
【００２３】
一方、前記ＭＴＯ膜２１０が形成された半導体基板２００上に第２絶縁膜２１２を形成し、前記第２絶縁膜２１２は前記第１絶縁膜と同様にＨＤＰからなる酸化膜で形成される。このとき、前記第２絶縁膜２１２は前記トレンチ２０６が完全に埋立てられる厚さで蒸着することが好ましく、例えば厚さ５０００Åに形成すればよい。
【００２４】
図１ｄに示すように、前記第２絶縁膜２１２が蒸着された半導体基板２００に対し乾式エッチバックまたは化学的機械研磨などのような平坦化工程を実施して第２ＳＴＩ膜２１２を形成するとともに前記窒化膜２０４の上部表面を露出させる。
図１ｅに示すように、前記窒化膜２０４の上部表面が露出された半導体基板２００に対し、湿式食刻工程を実施して前記窒化膜２０４を除去する。このとき、前記窒化膜２０４に対する湿式食刻工程ではＨＦで１００秒間食刻工程を実施した後、インサイチュでリン酸で６０秒間湿式食刻する。
【００２５】
次いで、図１ｆに示すように、ＨＦで８００秒間前記パッド酸化膜２０２に対し湿式食刻工程を実施する。このとき、フッ酸により前記パッド酸化膜２０２は勿論、ＭＴＯ膜２１０も食刻されて参照符号Ｅで示すように、ＳＡＰ構造のためのピラーＣＤを確保する。ここで、前記符号Ｅで示したピラーＣＤはセルトランジスタが形成されるアクティブ領域を意味する。そして、前記半導体基板２００のフィールド領域には第１ＳＴＩ膜２０８、ＭＴＯ膜２１０及び第２ＳＴＩ膜２１２からなるＳＴＩ膜２１４が形成される。
【００２６】
エッチング液として用いられた前記フッ酸に対し、前記ＭＴＯ膜２１０の食刻率は前記パッド酸化膜２０２、または前記第１ＳＴＩ膜２０８及び第２ＳＴＩ膜２１２を構成するＨＤＰ酸化膜に比べて高い。従って、前記パッド酸化膜２０２を食刻する間に前記ＭＴＯ膜２１０を十分に除去することができるため、従来のように過度な湿式エッチバック工程を実施せずとも参照符号Ｅで示すように、所望サイズのピラーＣＤを確保することができる。従来にはＳＡＰ構造のためのピラーＣＤを確保するために過度な湿式エッチバック工程を実施して、ＳＴＩ膜を構成する物質膜を除去した。このため、工程食刻時間が長くなり、過度な湿式エッチバック工程に起因してＳＴＩ膜とパッド酸化膜との境界部分で半導体基板が浸食されて（前記図３ｂの符号Ｂ参照）、後続の工程を通じて蒸着されるトンネル酸化膜の厚さが領域別に不均一に形成されるとの問題点があった。
【００２７】
しかし、本実施例では前記第１ＳＴＩ膜２０８を形成した後、第２ＳＴＩ膜２１２を形成する前に前記パッド酸化膜２０２及びＨＤＰ酸化膜に比べて食刻率の高いＭＴＯ膜２１０をバッファ膜として形成することにより、前記パッド酸化膜２０２を除去するための湿式エッチバック工程を過度な食刻なしに実施することで、ＳＡＰ構造のためのピラーＣＤ（参照符号Ｅ）を十分に確保することができる。このように湿式エッチバック時間を減らすに伴い、ＳＴＩ膜とパッド酸化膜との境界部分での浸食が一層甚だしかった従来の問題点が解消され、アクティブ領域の扁平度を向上させてトンネル酸化膜を均一な厚さに形成することができる。また、ＳＡＰ工程のための導電膜の蒸着時、十分に確保されたピラーＣＤによるグルーヴィング及びシームのようなディフェクトが発生することを防止することができる。
【００２８】
図１ｇを参照すると、前記ＳＴＩ膜２１４により定義されたアクティブ領域（Ｅ領域）上にトンネル酸化膜２１６を蒸着する。本実施例ではバッファ膜として機能するＭＴＯ膜２１０を第１ＳＴＩ膜２０８と第２ＳＴＩ膜２１２の間に形成することにより、ピラーＣＤを確保するための湿式エッチバック工程時間を一層短縮させることができる。そこで、ＳＴＩ膜とパッド酸化膜との境界部分での半導体基板浸食を緩和させて、図１ｇに示したように、アクティブ領域全体に対し蒸着厚さが均一なトンネル酸化膜を形成することができる。
【００２９】
一方、図示していないが、前記トンネル酸化膜２１６上にポリシリコン膜などの導電膜からなるフローティングゲート、ゲート層間誘電体膜として機能するＯＮＯ膜、及びポリシリコンなどの導電膜からなるコントロールゲートをさらに形成してフラッシュメモリ素子の積層ゲート構造を完成する。そして、前記コントロールゲート上に低抵抗のＷＳｉｘまたはタングステンをさらに形成でき、タングステンを形成する場合にはバリヤメタルとしてＷＳｉとＷＮをさらに形成することもできる。
【００３０】
上述のように、半導体基板のアクティブ領域及びフィールド領域を定義するＳＴＩ膜を形成するにあたって、半導体基板の下部に第１ＳＴＩ膜を形成した後、半導体基板上に第２ＳＴＩ膜を形成する前に、パッド酸化膜、及び第１、第２ＳＴＩ膜を構成する絶縁膜に比べて食刻率の高いＭＴＯ膜をバッファ膜として形成することにより、湿式エッチバック工程時間を短縮させると共に十分なピラーＣＤを確保することができる。その結果、アクティブ領域内にトンネル酸化膜が厚さが均一に蒸着されてセル散布が向上し、セルトランジスタのプログラム及び消去動作特性が向上して、半導体素子全体の信頼性を向上させることができる。また、湿式エッチバック工程時間を短縮させることにより、全体工程時間が短縮されて生産性も向上させることができる。
【図面の簡単な説明】
【００３１】
【図１ａ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｂ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｃ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｄ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｅ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｆ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１ｇ】本発明の実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】従来技術によるフラッシュメモリ素子の積層ゲート構造を示す断面図である。
【図３ａ】従来技術によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３ｂ】従来技術によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３２】
２００  半導体基板、２０２  パッド酸化膜、２０４  シリコン窒化膜、２０６  トレンチ、２０８  第１ＳＴＩ膜、２１０  ＭＴＯ膜、２１２  第２ＳＴＩ膜、２１４  ＳＴＩ膜、２１６  トンネル酸化膜
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図２】
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【図３ａ】
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【図３ｂ】
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