(57)【要約】【課題】標準セルの高さを高くして、能力の高いトランジスタの速度性能を高めると共に、標準セルの高さを高くしたことにより生じる無駄な領域による面積効率の低下を防止する。【解決手段】標準セル１及び２のＮウェル領域Ｎ１内のＰ型拡散領域Ｐ２に形成されるＰ型トランジスタ、また、標準セル４及び５のＰウェル領域Ｐ１内のＮ型拡散領域Ｎ２に形成されるＮ型トランジスタのような大型で能力が高いトランジスタに合わせて標準セルの高さを高く設定し、これら大型トランジスタに最適なウェル領域の境界線を設け、この結果生ずるウェル境界線の高さのずれを、標準セル３のように能力の低いトランジスタを設けたことにより生ずる空間を利用して、ウェル境界線の高さを変換し、異なる種類のウェル領域が隣接しないように配置する。【選択図】図１
2006196872.tif 000002
【特許請求の範囲】
【請求項１】
Ｎウェル領域とＰウェル領域とを有する標準セルにおいて、
前記Ｎウェル領域と前記Ｐウェル領域とを分割する境界線までの前記Ｐウェル領域の高さが、他の標準セルと接する一端と他端とで相互に異なる
ことを特徴とする標準セル。
【請求項２】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域はＰ型トランジスタの活性領域を有し、
前記Ｐウェル領域はＮ型トランジスタの活性領域を有し、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＰ型トランジスタの活性領域と前記Ｐウェル領域内のＮ型トランジスタの活性領域との間の領域に備えた
ことを特徴とする標準セル。
【請求項３】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域はＮウェルコンタクト用の拡散領域を有し、
前記Ｐウェル領域はＰウェルコンタクト用の拡散領域を有し、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＮウェルコンタクト用拡散領域と前記Ｐウェル領域内のＰウェルコンタクト用拡散領域との間の領域に備えた
ことを特徴とする標準セル。
【請求項４】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域はＰチャネル電源容量トランジスタを有し、
前記Ｐウェル領域はＮチャネル電源容量トランジスタを有し、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＰチャネル電源容量トランジスタと前記Ｐウェル領域内のＮチャネル電源容量トランジスタとの間の領域に備えた
ことを特徴とする標準セル。
【請求項５】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域及び前記Ｐウェル領域のうち何れか一方のウェル領域は、アンテナ作用抑制用のダイオードを形成する拡散領域を有し、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記ダイオード形成用の拡散領域以外の領域に備えた
ことを特徴とする標準セル。
【請求項６】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域及び前記Ｐウェル領域は、拡散領域が形成されず、配線領域確保のための領域であって、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域と前記Ｐウェル領域との間に備えた
ことを特徴とする標準セル。
【請求項７】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域はＨレベルを出力するＰ型トランジスタの活性領域を有し、
前記Ｐウェル領域はＮ型トランジスタの活性領域を有し、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えた
ことを特徴とする標準セル。
【請求項８】
前記請求項１記載の標準セルにおいて、
前記Ｎウェル領域はＰ型トランジスタの活性領域を有し、
前記Ｐウェル領域はＬレベルを出力するＮ型トランジスタの活性領域を有し、
前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えた
ことを特徴とする標準セル。
【請求項９】
前記請求項１〜８の何れか１項に記載の標準セルを含む
ことを特徴とする標準セルライブラリ。
【請求項１０】
Ｎウェル領域とＰウェル領域とを有する標準セルであって、前記Ｐウェル領域の両端の高さが第１の高さである第１の標準セルと、
前記Ｐウェル領域の両端の高さが前記第１の高さと異なる第２の高さである第２の標準セルと、
前記Ｐウェル領域の両端の高さのうち、一端の高さが前記第１の高さであり且つ他端の高さが前記第２の高さである第３の標準セルとを備えた
ことを特徴とする標準セルライブラリ。
【請求項１１】
前記請求項１０記載の標準セルライブラリにおいて、
前記Ｐウェル領域の両端の高さが、前記第１の高さ及び第２の高さの何れとも異なる第３の高さである第４の標準セルと、
前記Ｐウェル領域の両端の高さのうち、一端の高さが前記第３の高さであり且つ他端の高さが前記第１の高さ又は前記第２の高さである第５の標準セルとを備えた
ことを特徴とする標準セルライブラリ。
【請求項１２】
前記請求項１０記載の第１、第２及び第３の標準セルを含む標準セルライブラリを用いて設計された
ことを特徴とする半導体装置。
【請求項１３】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域にＰ型トランジスタの活性領域を有し、また、前記Ｐウェル領域にＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＰ型トランジスタの活性領域と前記Ｐウェル領域内のＮ型トランジスタの活性領域との間の領域に備えた
ことを特徴とする半導体装置。
【請求項１４】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域にＮウェルコンタクト用の拡散領域を有し、また、前記Ｐウェル領域はＰウェルコンタクト用の拡散領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＮウェルコンタクト用の拡散領域と、前記Ｐウェル領域内のＰウェルコンタクト用の拡散領域との間の領域に備えた
ことを特徴とする半導体装置。
【請求項１５】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域内にＰチャネル電源容量トランジスタを有し、また、前記Ｐウェル領域内にＮチャネル電源容量トランジスタを有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さに対して変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐチャネル電源容量トランジスタと前記Ｎチャネル電源容量トランジスタとの間の領域に備えた
ことを特徴とする半導体装置。
【請求項１６】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域及び前記Ｐウェル領域のうち何れか一方のウェル領域はアンテナ作用抑制用のダイオードを形成する拡散領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記ダイオード形成用の拡散領域以外の領域に備えた
ことを特徴とする半導体装置。
【請求項１７】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域及び前記Ｐウェル領域には拡散領域が形成されず、配線領域確保のためのセルであって、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域と前記Ｐウェル領域との間に備えた
ことを特徴とする半導体装置。
【請求項１８】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域はＨレベルを出力するＰ型トランジスタの活性領域を有し、また、前記Ｐウェル領域はＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えた
ことを特徴とする半導体装置。
【請求項１９】
前記請求項１２記載の半導体装置において、
前記第３の標準セルは、前記Ｎウェル領域はＰ型トランジスタの活性領域を有し、また、前記Ｐウェル領域はＬレベルを出力するＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えた
ことを特徴とする半導体装置。
【請求項２０】
前記請求項１２記載の半導体装置を配置する半導体装置の配置方法において、
前記第１の標準セル及び前記第２の標準セルを各々複数配置する配置工程と、
前記複数の第１の標準セル及び前記第２の標準セルのうち、互いに隣接する所定の第１及び第２の標準セルの何れか一方を前記第３の標準セルに置き換える置換工程と、
前記複数の第１の標準セル及び前記第２の標準セルのうち、互いに隣接する他の第１の標準セルと他の第２の標準セルとの間に前記第３の標準セルを挿入する第３の標準セル挿入工程とを含む
ことを特徴とする半導体装置の配置方法。
【請求項２１】
前記請求項２０記載の半導体装置の配置方法において、
所定の前記第１又は第２の標準セルに対して、この所定の第１又は第２の標準セルから一定の領域内における他の前記第１又は第２の標準セルと配置変更することにより、前記半導体装置内における前記第１の標準セルと前記第２の標準セルとの隣接する箇所の数が減少かを判断し、減少する場合に前記配置変更を実行する配置変更工程を含む
ことを特徴とする半導体装置の配置方法。
【請求項２２】
前記請求項１４記載の半導体装置に対して、更に、前記Ｎウェル領域内にＮウェルコンタクト用の拡散領域を有し且つ前記Ｐウェル領域内にＰウェルコンタクト用の拡散領域を有し、前記Ｐウェル領域の両端の高さが前記第１の高さである第６の標準セルと、前記Ｎウェル領域内にＮウェルコンタクト用の拡散領域を有し且つ前記Ｐウェル領域内にＰウェルコンタクト用の拡散領域を有し、前記Ｐウェル領域の両端の高さが前記第２の高さである第７の標準セルとを備える半導体装置の配置方法において、
前記第１の標準セル及び前記第２の標準セルの配置を行う配置工程と、
互いに隣接する第１及び第２の標準セルの間に前記第３の標準セルを挿入する第３の標準セル挿入工程と、
一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第１の標準セルの間に前記第６の標準セルを挿入する第６の標準セル挿入工程と、
前記一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第２の標準セルの間に前記第７の標準セルを挿入する第７の標準セル挿入工程とを含む
ことを特徴とする半導体装置の配置方法。
【請求項２３】
前記請求項１５記載の半導体装置に対して、更に、前記Ｎウェル領域内にＰチャネル電源容量トランジスタを有し且つ前記Ｐウェル領域内にＮチャネル電源容量トランジスタを有し、前記Ｐウェル領域の両端の高さが前記第１の高さである第８の標準セルと、前記Ｎウェル領域内に前記Ｐチャネル電源容量トランジスタを有し且つ前記Ｐウェル領域内に前記Ｎチャネル電源容量トランジスタを有し、前記Ｐウェル領域の高さが前記第２の高さである第９の標準セルとを備える半導体装置の配置方法において、
前記第１の標準セル及び前記第２の標準セルの配置を行う配置工程と、
隣接する第１及び第２の標準セルの間に前記第３の標準セルを挿入する第３の標準セル挿入工程と、
一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第１の標準セルの間に前記第８の標準セルを挿入する第８の標準セル挿入工程と、
前記一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第２の標準セルの間に前記第９の標準セルを挿入する第９の標準セル挿入工程とを含む
ことを特徴とする半導体装置の配置方法。
【請求項２４】
前記請求項２３記載の半導体装置の配置方法において、
配置後の前記標準セルの消費電流量の解析を行う消費電流解析工程を含み、
前記第８の標準セル挿入工程は、前記消費電流解析工程により解析された前記消費電流量が所定の基準を超える領域内において、前記第８の標準セルを２つの前記第１の標準セル間に挿入し、
前記第９の標準セル挿入工程は、前記消費電流解析工程により解析された前記消費電流量が前記所定の基準を超える領域内において、前記第９の標準セルを２つの前記第２の標準セル間に挿入する
ことを特徴とする半導体装置の配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は標準セル、標準セルライブラリ、半導体装置、及びその配置法方法に関するものである。
【背景技術】
【０００２】
従来の標準セル方式の半導体装置では、多数の標準セルを隙間なく高密度に配置できるように、標準セルの高さを揃えることが前提となっている。更に、標準セル単体の面積効率を上げて、更に配置時にデザインルールエラーが発生しないように、Ｐウェル領域とＮウェル領域との境界線の高さ（以下、ウェル境界線の高さという）も統一されて設計されている。
【０００３】
図３１は、従来の標準セル方式の半導体装置の配置図の一例である。１００〜１３８は各々標準セルを表し、ｈ１００は標準セルの高さである。また、ｈＰはＰウェル領域の高さを表し、ｈＮはＮウェル領域の高さを表している。同図中において、標準セルの高さは設定高さｈ１００に統一されており、更に、各標準セルの前記境界線までのＰウェル領域の高さは設定高さｈＰに、Ｎウェル領域の高さは設定高さｈＮに統一されている。
【０００４】
このような従来の標準セル方式においては、高さが異なる標準セルを有する半導体集積回路を実現する場合、ブロックごとに標準セルの高さを統一するか、又は、カラムごとに標準セルの高さを統一する方法を採っていた。この技術については、例えば、特許文献１に記載されている。
【０００５】
また、標準セルの内部で拡散層を２重構造にするなどの工夫を施して、トランジスタの最適化を図る場合においても、標準セルの高さ、また、この標準セル内部のウェル境界線の高さについては各標準セル間において、同一になるように設計されていた。この技術については、例えば、非特許文献１に開示されている。
【特許文献１】特開２００４−７９７０２号公報（図１、図５）
【非特許文献１】李  副烈、他２名、「低消費電力ＣＭＯＳ標準セルライブラリ」、［ｏｎｌｉｎｅ］、１９９９年第１回ＬＳＩ  ＩＰデザイン・アワード  ＩＰ賞、［平成１６年６月３日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ／／ｎｅ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ＩＰＪａｐａｎ／ｉｐａｗａｒｄ／９９０６１８ｉｐａ８．ｈｔｍｌ＞
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、標準セルの高さを高く統一し、更に、ウェル境界線の高さを統一すると、能力の低いトランジスタ、いわゆるサイズの小さいトランジスタを実現する際に、無駄な領域が生成されて面積効率が低下するという課題が生じる場合がある。図３２はこの具体例であり、サイズの小さいトランジスタを用いたＣＭＯＳ構成の面積効率の低い標準セルを示す図である。図３２では、Ｎウェル領域Ｎ１内にＰ型トランジスタ形成のためのＰ型拡散領域Ｐ２、また、Ｐウェル領域Ｐ１内にＮ型トランジスタ形成のためのＮ型拡散領域Ｎ２を備える。同図中の１４０はゲート接続を示している。ＷＰ及びＷＮ、並びに、ＬＰ及びＬＮはトランジスタのサイズを示している。ＷＰはＰ型トランジスタの高さ方向の幅、ＷＮはＮ型トランジスタの高さ方向の幅であり、ＬＰはＰ型トランジスタのゲート長、ＬＮはＮ型トランジスタのゲート長である。また、Ｗ１０３はＰ型拡散領域Ｐ２とＮ型拡散領域Ｎ２との間隔を示している。このように、セル高さの高い標準セルに能力の低いトランジスタを配置した場合、間隔Ｗ１０３の無駄な領域が生成されて面積効率が低下するという課題が生じる。そのため、能力が低いトランジスタ、いわゆるサイズの小さいトランジスタを構成するにはセルの高さが低い標準セルを設計することが効率的である。
【０００７】
これとは逆に、標準セルの高さを低く統一し、更に、ウェル境界線の高さを統一すると、能力が高いトランジスタ、いわゆるサイズの大きいトランジスタをセル高さが低い標準セルで実現するには、複数のトランジスタを配置して、これらを並列に接続する構成を採らなければならない。そして、このように、高さが低い標準セルに大きなサイズのトランジスタを構成しようとすると、標準セルが横長になってしまい、また、Ｐ及びＮ両ウェルの境界にできる隙間領域のために、面積的に非効率な構成となってしまう。この具体例として、図３３に、セル高さが低い標準セルに、能力の高いＣＭＯＳトランジスタを構成した標準セルを示す。図３３の標準セルでは、Ｎウェル領域Ｎ１にはＰ型拡散領域Ｐ２が、また、Ｐウェル領域Ｐ１にはＮ型拡散領域Ｎ２が設けられ、Ｐ型トランジスタとＮ型トランジスタが形成されている。Ｗ１０１はＮウェル領域Ｎ１の上端とＰ型拡散領域Ｐ２との間に生じた隙間、Ｗ１００はＰ型拡散領域Ｐ２とＮ型拡散領域Ｎ２との間に生じた隙間、また、Ｗ１０２はＮ型拡散領域Ｎ２とＰウェル領域Ｐ１の下端との間に生じた隙間の距離を示している。また、１４０はゲートに接続される配線を示している。このように、トランジスタを横方向に拡大することにより、Ｎウェル領域Ｎ１の上端からＰ型拡散領域Ｐ２までの間の距離Ｗ１０１及び、Ｐウェル領域Ｐ１の下端からＮ型拡散領域Ｎ２までの間の距離Ｗ１０２及び、Ｐ、Ｎ両ウェルＰ１、Ｎ１の間における拡散領域の距離Ｗ１００を、拡大した領域に相当する分だけ確保する必要があるため、トランジスタ領域の面積効率が低下してしまう。更に同じトランジスタサイズであっても単一のゲートで構成されるトランジスタの方が、単位長さあたりの電流能力が高く、また、単一のゲートで構成されるトランジスタの方がゲート容量も複数のゲート突き出しがないために面積削減が可能となる。従って、セル高さの高い標準セルの方が同一トランジスタサイズであっても高速動作を実現することが可能となっている。
【０００８】
更に、標準セルは様々な論理を有したセルがラインアップされており、Ｐチャネルトランジスタが直列で接続している論理や、Ｎチャネルトランジスタが直列に接続している論理など、各種の組み合わせが存在する。トランジスタを直列に接続する場合、単一トランジスタと応答速度を揃えるためには、直列に接続するトランジスタの能力を高くする必要があり、そのためにはトランジスタのサイズを大きくする必要がある。ゆえに、Ｐチャネルトランジスタが直列の場合には、Ｐチャネルトランジスタのサイズを大きくする必要があり、Ｎチャネルトランジスタが直列の場合には、Ｎチャネルトランジスタのサイズを大きくする必要がある。
【０００９】
よって、標準セルの面積を最小にするためには、用途に応じて標準セルごとでＰウェル領域とＮウェル領域との境界の高さを異なるものにする必要がある。しかし、通常は、同一種類のウェル領域が隣接することを想定して、デザインルールを満たすように拡散領域の周辺部が最小限に設計されているため、拡散領域の周辺部の面積を拡張せずに異なるウェル領域を隣接させるように標準セルを並べることができない。このように、各標準セルにおいて、面積の最小化を実現することが困難となっている。
【００１０】
本発明は前記課題を解決するものであり、トランジスタ等の素子の形状が横長にならないように形成するのに十分な標準セルの高さを確保すると共に、Ｎウェル領域とＰウェル領域との境界線の高さが異なる標準セル同士が隣接する場合においても、ウェル領域を確保するために面積を拡張することなく、面積効率の良い標準セル配置を行うことを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明では、Ｎウェル領域とＰウェル領域との境界線を変形し、標準セルの両端において、一方又は両方の境界線の高さを、隣接する他の標準セルの境界線の高さと合わせるように変換することにより、隣接するウェル領域の種類を全て同種になるようにし、また、標準セルの高さを高めに設定して、例えば、能力の大きい大型トランジスタが横長の形状にならないように設計して高速性能を活かすと共に、標準セルを高めに設定したことにより小さい素子を配置する標準セルに生じる隙間領域を、前記境界線の高さを変換するための領域として利用することにより面積効率を高める。
【００１２】
すなわち、請求項１記載の発明の標準セルは、Ｎウェル領域とＰウェル領域とを有する標準セルにおいて、前記Ｎウェル領域と前記Ｐウェル領域とを分割する境界線までの前記Ｐウェル領域の高さが、他の標準セルと接する一端と他端とで相互に異なることを特徴とする。
【００１３】
請求項２記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域はＰ型トランジスタの活性領域を有し、前記Ｐウェル領域はＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＰ型トランジスタの活性領域と前記Ｐウェル領域内のＮ型トランジスタの活性領域との間の領域に備えたことを特徴とする。
【００１４】
請求項３記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域はＮウェルコンタクト用の拡散領域を有し、前記Ｐウェル領域はＰウェルコンタクト用の拡散領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＮウェルコンタクト用拡散領域と前記Ｐウェル領域内のＰウェルコンタクト用拡散領域との間の領域に備えたことを特徴とする。
【００１５】
請求項４記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域はＰチャネル電源容量トランジスタを有し、前記Ｐウェル領域はＮチャネル電源容量トランジスタを有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＰチャネル電源容量トランジスタと前記Ｐウェル領域内のＮチャネル電源容量トランジスタとの間の領域に備えたことを特徴とする。
【００１６】
請求項５記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域及び前記Ｐウェル領域のうち何れか一方のウェル領域は、アンテナ作用抑制用のダイオードを形成する拡散領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記ダイオード形成用の拡散領域以外の領域に備えたことを特徴とする。
【００１７】
請求項６記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域及び前記Ｐウェル領域は、拡散領域が形成されず、配線領域確保のための領域であって、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域と前記Ｐウェル領域との間に備えたことを特徴とする。
【００１８】
請求項７記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域はＨレベルを出力するＰ型トランジスタの活性領域を有し、前記Ｐウェル領域はＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えたことを特徴とする。
【００１９】
請求項８記載の発明は、前記請求項１記載の標準セルにおいて、前記Ｎウェル領域はＰ型トランジスタの活性領域を有し、前記Ｐウェル領域はＬレベルを出力するＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えたことを特徴とする。
【００２０】
請求項９記載の発明のライブラリは、前記請求項１〜８の何れか１項に記載の標準セルを含むことを特徴とする。
【００２１】
請求項１０記載の発明の標準セルライブラリは、Ｎウェル領域とＰウェル領域とを有する標準セルであって、前記Ｐウェル領域の両端の高さが第１の高さである第１の標準セルと、前記Ｐウェル領域の両端の高さが前記第１の高さと異なる第２の高さである第２の標準セルと、前記Ｐウェル領域の両端の高さのうち、一端の高さが前記第１の高さであり且つ他端の高さが前記第２の高さである第３の標準セルとを備えたことを特徴とする。
【００２２】
請求項１１記載の発明は、前記請求項１０記載の標準セルライブラリにおいて、前記Ｐウェル領域の両端の高さが、前記第１の高さ及び第２の高さの何れとも異なる第３の高さである第４の標準セルと、前記Ｐウェル領域の両端の高さのうち、一端の高さが前記第３の高さであり且つ他端の高さが前記第１の高さ又は前記第２の高さである第５の標準セルとを備えたことを特徴とする。
【００２３】
請求項１２記載の発明の半導体装置は、前記請求項１０記載の第１、第２及び第３の標準セルを含む標準セルライブラリを用いて設計されたことを特徴とする。
【００２４】
請求項１３記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記Ｎウェル領域にＰ型トランジスタの活性領域を有し、また、前記Ｐウェル領域にＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＰ型トランジスタの活性領域と前記Ｐウェル領域内のＮ型トランジスタの活性領域との間の領域に備えたことを特徴とする。
【００２５】
請求項１４記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記Ｎウェル領域にＮウェルコンタクト用の拡散領域を有し、また、前記Ｐウェル領域はＰウェルコンタクト用の拡散領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域内のＮウェルコンタクト用の拡散領域と、前記Ｐウェル領域内のＰウェルコンタクト用の拡散領域との間の領域に備えたことを特徴とする。
【００２６】
請求項１５記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記Ｎウェル領域内にＰチャネル電源容量トランジスタを有し、また、前記Ｐウェル領域内にＮチャネル電源容量トランジスタを有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さに対して変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐチャネル電源容量トランジスタと前記Ｎチャネル電源容量トランジスタとの間の領域に備えたことを特徴とする。
【００２７】
請求項１６記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記Ｎウェル領域及び前記Ｐウェル領域のうち何れか一方のウェル領域はアンテナ作用抑制用のダイオードを形成する拡散領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記ダイオード形成用の拡散領域以外の領域に備えたことを特徴とする。
【００２８】
請求項１７記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記第３の標準セルは、前記Ｎウェル領域及び前記Ｐウェル領域には拡散領域が形成されず、配線領域確保のためのセルであって、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｎウェル領域と前記Ｐウェル領域との間に備えたことを特徴とする。
【００２９】
請求項１８記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記Ｎウェル領域はＨレベルを出力するＰ型トランジスタの活性領域を有し、また、前記Ｐウェル領域はＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えたことを特徴とする。
【００３０】
請求項１９記載の発明は、前記請求項１２記載の半導体装置において、前記第３の標準セルは、前記Ｎウェル領域はＰ型トランジスタの活性領域を有し、また、前記Ｐウェル領域はＬレベルを出力するＮ型トランジスタの活性領域を有し、前記標準セルの一端の前記Ｐウェル領域の高さを他端の前記Ｐウェル領域の高さと異なるように変換し且つ両端において異なる高さの前記Ｐウェル領域を形成する前記Ｎウェル領域及び前記Ｐウェル領域の前記境界線を、前記Ｐ型トランジスタの活性領域と前記Ｎ型トランジスタの活性領域との間の領域に備えたことを特徴とする。
【００３１】
請求項２０記載の発明の半導体装置の配置方法は、前記請求項１２記載の半導体装置を配置する半導体装置の配置方法において、前記第１の標準セル及び前記第２の標準セルを各々複数配置する配置工程と、前記複数の第１の標準セル及び前記第２の標準セルのうち、互いに隣接する所定の第１及び第２の標準セルの何れか一方を前記第３の標準セルに置き換える置換工程と、前記複数の第１の標準セル及び前記第２の標準セルのうち、互いに隣接する他の第１の標準セルと他の第２の標準セルとの間に前記第３の標準セルを挿入する第３の標準セル挿入工程とを含むことを特徴とする。
【００３２】
請求項２１記載の発明は、前記請求項２０記載の半導体装置の配置方法において、所定の前記第１又は第２の標準セルに対して、この所定の第１又は第２の標準セルから一定の領域内における他の前記第１又は第２の標準セルと配置変更することにより、前記半導体装置内における前記第１の標準セルと前記第２の標準セルとの隣接する箇所の数が減少かを判断し、減少する場合に前記配置変更を実行する配置変更工程を含むことを特徴とする。
【００３３】
請求項２２記載の発明の半導体装置の配置方法は、前記請求項１４記載の半導体装置に対して、更に、前記Ｎウェル領域内にＮウェルコンタクト用の拡散領域を有し且つ前記Ｐウェル領域内にＰウェルコンタクト用の拡散領域を有し、前記Ｐウェル領域の両端の高さが前記第１の高さである第６の標準セルと、前記Ｎウェル領域内にＮウェルコンタクト用の拡散領域を有し且つ前記Ｐウェル領域内にＰウェルコンタクト用の拡散領域を有し、前記Ｐウェル領域の両端の高さが前記第２の高さである第７の標準セルとを備える半導体装置の配置方法において、前記第１の標準セル及び前記第２の標準セルの配置を行う配置工程と、互いに隣接する第１及び第２の標準セルの間に前記第３の標準セルを挿入する第３の標準セル挿入工程と、一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第１の標準セルの間に前記第６の標準セルを挿入する第６の標準セル挿入工程と、前記一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第２の標準セルの間に前記第７の標準セルを挿入する第７の標準セル挿入工程とを含むことを特徴とする。
【００３４】
請求項２３記載の発明の半導体装置の配置方法は、前記請求項１５記載の半導体装置に対して、更に、前記Ｎウェル領域内にＰチャネル電源容量トランジスタを有し且つ前記Ｐウェル領域内にＮチャネル電源容量トランジスタを有し、前記Ｐウェル領域の両端の高さが前記第１の高さである第８の標準セルと、前記Ｎウェル領域内に前記Ｐチャネル電源容量トランジスタを有し且つ前記Ｐウェル領域内に前記Ｎチャネル電源容量トランジスタを有し、前記Ｐウェル領域の高さが前記第２の高さである第９の標準セルとを備える半導体装置の配置方法において、前記第１の標準セル及び前記第２の標準セルの配置を行う配置工程と、隣接する第１及び第２の標準セルの間に前記第３の標準セルを挿入する第３の標準セル挿入工程と、一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第１の標準セルの間に前記第８の標準セルを挿入する第８の標準セル挿入工程と、前記一定の領域内に前記第３の標準セルが存在しない場合に、前記一定の領域内の２つの前記第２の標準セルの間に前記第９の標準セルを挿入する第９の標準セル挿入工程とを含むことを特徴とする。
【００３５】
請求項２４記載の発明は、前記請求項２３記載の半導体装置の配置方法において、配置後の前記標準セルの消費電流量の解析を行う消費電流解析工程を含み、前記第８の標準セル挿入工程は、前記消費電流解析工程により解析された前記消費電流量が所定の基準を超える領域内において、前記第８の標準セルを２つの前記第１の標準セル間に挿入し、前記第９の標準セル挿入工程は、前記消費電流解析工程により解析された前記消費電流量が前記所定の基準を超える領域内において、前記第９の標準セルを２つの前記第２の標準セル間に挿入することを特徴とする。
【００３６】
以上により、請求項１〜２４記載の発明では、両端において高さの異なるウェル境界線を有する標準セルを備えるので、異なる高さのウェル境界線を有する標準セルの混在が可能となり、各標準セルにおいて、面積の最小化を実現することが可能となり、面積効率の良い半導体装置が実現できる。
【００３７】
特に、請求項２〜８記載の発明では、能力が低くてサイズが小さいトランジスタを備える標準セルや、基板コンタクトセル、電源容量セル、アンテナセル、フィードセル又はＨレベルセル、Ｌレベルセルなどをウェル高さ変換用のセルとして活用することが可能である。これにより、異なるウェル境界線の高さの標準セルを混在させても、同種のウェル領域を隣接させることが可能となり、標準セルの周辺部のウェル領域を最小に抑えることができるので、高速動作に適したセル高さの高い標準セルを用いても面積効率の良い半導体装置が実現できる。
【００３８】
また、請求項２０記載の発明では、Ｐウェル領域の高さが異なる第１の標準セル及び第２の標準セルと、ウェル高さ変換用の第３の標準セルとによって半導体装置を作成するに際し、第１の標準セルと前記第２の標準セルとが隣接する箇所では、その何れかの標準セルと同一機能を有する第３の標準セルが存在する場合には、その第１又は第２の標準セルを前記第３の標準セルに置換し、同一機能を有する第３の標準セルが存在しない場合には、トランジスタを有さない最小面積の第３の標準セルをその第１及び第２の標準セル間に挿入することにより、面積増加を抑えた半導体装置が実現できる。
【００３９】
更に、請求項２１記載の発明では、第１の標準セルと第２の標準セルとが隣接する箇所が減少する場合にのみ、標準セルの配置変更を実行するので、トランジスタを有さない最小面積の第３の標準セルを挿入する個数を削減できると共に、面積増加を抑えることができる。従って、異なるＰウェル高さの標準セルの混在に対して、各標準セルの面積の最小化を実現した半導体装置が実現できる。
【００４０】
加えて、請求項２２及び２３記載の発明では、所望の一定間隔の範囲内に基板コンタクトセル又は電源容量セルを配置するので、挿入する基板コンタクトセルや電源容量セルの個数を制限して、面積増加を抑えることが可能であると共に、異なるウェル高さの標準セルの混在に対して、各標準セルの面積の最小化を実現した半導体装置が実現できる。
【００４１】
請求項２４記載の発明では、電流消費量が任意の基準を超える領域内に電源容量セルを配置するので、挿入する電源容量セルの数を必要数に抑えることができて、面積増加を抑えつつ、異なるウェル高さの標準セルの混在によって各標準セルの面積の最小化を実現した半導体装置が実現できる。
【発明の効果】
【００４２】
以上説明したように、請求項１〜２４記載の発明によれば、例えば、能力の低いトランジスタ等のように小さい素子を形成する際に生じる空間を利用してＮウェル領域とＰウェル領域との境界線を変形し、Ｎウェル領域とＰウェル領域との境界線の高さが両端において異なるウェル高さ変換標準セルを作成したので、異なるウェル境界線の高さを有する他の複数の標準セルを用いて半導体装置を設計する場合においても、デザインルール上確保すべきウェル領域を小さく設定できて、作成する半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００４３】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００４４】
（第１の実施形態）
図１は、本発明の第１の実施形態における標準セル方式による半導体装置のレイアウトの一例を示す標準セルの配置図である。尚、本実施形態以降において各図中に示す同一符号の標準セルは同一の標準セルを表すものとする。
【００４５】
図１において、１〜５は標準セルを表し、各標準セルにおいて、上側がＮウェル領域Ｎ１、下側がＰウェル領域Ｐ１となっており、前記Ｎウェル領域Ｎ１はＰチャネルトランジスタを形成するＰ型拡散領域（Ｐ型活性領域）Ｐ２を有し、また、前記Ｐウェル領域Ｐ１はＮチャネルトランジスタを形成するＮ型拡散領域（Ｎ型活性領域）Ｎ２を有する。
【００４６】
標準セル１〜５は標準セルの高さを高めに設定することにより、大きなサイズのトランジスタを複数の標準セルに並列構成で分割することなく実現し、面積効率の低下や電流能力の効率低下が発生することを防いでいる。このように本実施形態における標準セルでは、トランジスタの動作速度の性能を高めている。
【００４７】
標準セル１、標準セル２はＰチャネルトランジスタのサイズがＮチャネルトランジスタのサイズより大きく、Ｐ型拡散領域Ｐ２のサイズがＮ型拡散領域Ｎ２のサイズより大きくなっており、Ｐウェル領域Ｐ１の高さが両端においてｈ１（第１の高さ）の標準セル（第１の標準セル）である。標準セル４、標準セル５はＮチャネルトランジスタのサイズがＰチャネルトランジスタのサイズより大きく、Ｎ型拡散領域Ｎ２のサイズがＰ型拡散領域Ｐ２のサイズより大きくなっており、両端におけるＰウェル領域Ｐ１の高さがｈ１とは異なるｈ２（第２の高さ）の標準セル（第２の標準セル）である。標準セル１、２、４、５においては、トランジスタサイズに対して、ウェル境界線が最適な高さとなっており、各標準セルの面積の最小化を実現している。
【００４８】
標準セル３は能力の低いトランジスタによって構成されており、Ｐ型拡散領域Ｐ２とＮ型拡散領域Ｎ２との間に、拡散領域の存在しない空間を有する構成となっている。標準セル３は、この空間を活用して、左右両端において異なる高さとなるようにウェル境界線を変形し、左側に隣接する標準セル２のＮウェル領域Ｎ１とＰウェル領域Ｐ１との境界線の高さ、すなわち、Ｐウェル領域Ｐ１の高さｈ１を、右側に隣接する標準セル４のＰウェル領域Ｐ１の高さｈ２に変換した標準セル（第３の標準セル）となっている。
【００４９】
通常、ウェル境界線の高さが異なるセルを並べて配置させる時には、デザインルールエラーが生じないように、異なる種類のウェル同士における拡散領域の隙間を、同種のウェル同士の場合よりも間隔を多く設けて配置しなければならない。しかし、本実施形態によれば、同種のウェル同士が隣接するように、両端でウェル境界線の高さが違う標準セル３を標準セル２と標準セル４との間に配置するので、ウェル境界線の高さが異なる標準セル同士が隣接しているにもかかわらず、ウェル境界線の高さが同じ標準セル同士を隣接させる場合と同じように、拡散領域間の間隔を短く効率的に配置することが可能となる。
【００５０】
以上のように、本実施形態によれば、標準セルのセル高さを高く設定することによって、トランジスタの動作速度の性能を高め、各標準セルの各々の論理に基づき配置されるトランジスタの占有面積に応じてウェル境界線の高さを最適に設定し、各標準セルの面積の最小化を実現する。また、最適な境界線を設けることにより異なるウェル境界線の高さを有する複数の標準セルが生じるが、通常、異なるウェル境界線の高さを有する標準セル同士が隣接する場合、異なる種類のウェル領域同士が隣接するので、これに対してデザインルールを満足させるためには、同種のウェル領域が隣接する場合に比べて、各標準セル内の拡散領域同士の間隔を大きめに設定しなければならない。しかし、本実施形態によれば、これら異なるウェル境界線の高さの標準セル同士が隣接する場合であっても、小さいサイズのトランジスタを備えた標準セル内にできる拡散領域以外の空間を利用してウェル境界線の高さを変換し、隣接する標準セルのウェル境界線の高さに合わせるので、隣接する標準セルは同種のウェル領域が隣接することとなり、この結果、前記標準セルを効率的に配置することができ、動作速度性能に優れ、面積効率の高い半導体装置の提供を実現することが可能である。
【００５１】
（第２の実施形態）
図２は本発明の第２の実施形態における標準セル方式の半導体装置のレイアウトの一例を示す配置図である。
【００５２】
標準セル１、標準セル２はＰチャネルトランジスタのサイズがＮチャネルトランジスタのサイズより大きく、Ｐ型拡散領域Ｐ２のサイズがＮ型拡散領域Ｎ２のサイズより大きくなっており、Ｐウェル領域Ｐ１の高さが両端においてｈ１（第１の高さ）の標準セル（第１の標準セル）である。標準セル４、標準セル５はＮチャネルトランジスタのサイズがＰチャネルトランジスタのサイズより大きく、Ｎ型拡散領域Ｎ２のサイズがＰ型拡散領域Ｐ２のサイズより大きくなっており、両端におけるＰウェル領域Ｐ１の高さがｈ１とは異なるｈ２（第２の高さ）の標準セル（第２の標準セル）である。標準セル７、８はＮチャネルトランジスタのサイズとＰチャネルトランジスタのサイズが同等の構成となっており、両端におけるＰウェル領域Ｐ１の高さがｈ１及びｈ２の何れとも異なるｈ３（第３の高さ）の標準セル（第４の標準セル）である。
【００５３】
標準セル１、２、４、５、７、８においては、トランジスタサイズに対して、ウェル境界線が最適な高さとなっており、第１の実施形態同様、高速性能と面積削減との両立を実現している。
【００５４】
標準セル３は能力の低いトランジスタによって構成されており、Ｐ型拡散領域Ｐ２とＮ型拡散領域Ｎ２との間に、拡散領域の存在しない空間を有する構成となっている。標準セル３は、この空間を活用して、左右両端において異なる高さとなるようにウェル境界線を変形し、左側に隣接する標準セル２のＮウェル領域Ｎ１とＰウェル領域Ｐ１との境界線の高さ、すなわち、Ｐウェル領域Ｐ１の高さｈ１を、右側に隣接する標準セル４のＰウェル領域Ｐ１の高さｈ２に変換した標準セル（第３の標準セル）となっている。
【００５５】
標準セル６も標準セル３と同様に、能力の低いトランジスタによって構成されており、Ｐ型拡散領域Ｐ２とＮ型拡散領域Ｎ２との間に、拡散領域の存在しない空間を有する構成となっている。その空間を活用してウェル境界線の高さを変換することを実現して、片方の辺においてはＰウェル領域Ｐ１の高さがｈ２で、他の辺においてはｈ３の高さとなる標準セル（第５の標準セル）である。
【００５６】
標準セル３を標準セル１、２と、標準セル４、５の間に配置し、標準セル６を標準セル４、５と、標準セル７、８の間にすることにより、ウェル境界線の高さの違う標準セルを効率的に配置することが可能となる。尚、本実施形態においては、一方のウェル境界線の高さがｈ３の場合、異なるウェル境界線の高さに変換する例として、ｈ２に変換する標準セル６を用いたが、場合によっては、ｈ１に変換する標準セル（第５の標準セル）も考えられる。
【００５７】
以上のように、本実施形態によれば、標準セルのセル高さを高く設定することによって、トランジスタの動作速度の性能を高め、各標準セルの論理に基づき配置されるトランジスタの占有面積に応じてウェル境界線の高さを最適に設定し、各標準セルの面積の最小化を実現する。
【００５８】
また、最適な境界線を設けることにより、異なるウェル境界線の高さを有する複数の標準セルが生じるが、通常、異なるウェル境界線の高さを有する標準セル同士が隣接する場合、異なる種類のウェル領域同士が隣接するので、これに対してデザインルールを満足させるためには、同種のウェル領域が隣接する場合に比べて、各標準セル内の拡散領域同士の間隔を大きめに設定しなければならない。しかし、本実施形態によれば、これら異なるウェル境界線の高さの標準セル同士が隣接する場合であっても、小さいトランジスタを備えた標準セル中の拡散領域以外の空間を利用してウェル境界線の高さを変換し、隣接する標準セルのウェル境界線の高さに合わせるので、隣接する標準セルは同種のウェル領域が隣接することとなり、この結果、前記標準セルを効率的に配置することができ、速度性能に優れ、面積効率の高い半導体装置の提供を実現することが可能である。
【００５９】
特に、本実施形態では、同一機能を有しながら３種類のウェル境界線の高さに対応して、高さを変換する機能を有する標準セルを用いることによって、面積効率の良い標準セルライブラリを構成することができ、また、この標準セルライブラリを用いて面積効率の良い半導体装置の提供を実現している。
【００６０】
（第３の実施形態）
図３は本発明における第３の実施形態の半導体装置の配置方法を示すフローチャートである。また、図４〜図８は、図３の配置方法に基づいて得られる標準セルの配置結果及び標準セルを示す図である。ここでは、図４〜図８を用いて、図３の配置方法について説明する。
【００６１】
先ず、図３のＳ１０１は、異なるウェル境界線の高さを有する標準セルを混在させた状態で初期配置を行う標準セル配置工程である。
【００６２】
また、図４は標準セル配置工程Ｓ１０１における配置結果を示す標準セルの配置図である。標準セル１０４、１０５、１０８、１０９、１１１は標準セルのＰウェル領域の高さｈ１０１（第１の高さ）の標準セル（第１の標準セル）である。標準セル１０６、１０７、１１０は高さｈ１とは異なる標準セルのＰウェル領域の高さｈ１０２（第２の高さ）の標準セル（第２の標準セル）である。
【００６３】
この標準セル配置工程Ｓ１０１の処理が行われた時点においては、各標準セルはウェル高さが最適化されていて、高速性能を有し、且つ面積効率の良い構成を有しているが、標準セル１０５と１０６との間、標準セル１０７と１０８との間、標準セル１０９と１１０との間、及び標準セル１１０と１１１との間はウェル境界線の高さの異なるセルが隣接している構成となっている。
【００６４】
図５（ａ）及び（ｂ）は、図４の標準セル１０５と標準セル１０６のウェルの領域に対するデザインルールを図示したものである。通常、標準セルはウェル境界線の高さが同一である標準セルが隣に配置されることを前提としているため、単独で配置する場合又は異なるウェル領域が隣に配置される場合に比較して、拡散領域の周りに確保するウェル領域を小さく設定することができる。図５（ａ）及び（ｂ）中の破線で示した領域が、単独配置又は隣に異なるウェル領域が配置される場合にデザインルール上必要とされるウェル領域の大きさである。同一種類のウェル領域同士が隣接する場合は、同図５（ａ）中に示すように、Ｎウェル領域Ｎ１に対しては幅ＰＭ１００だけ、Ｐウェル領域Ｐ１に対しては幅ＮＭ１００だけ小さい構成とすることができる。
【００６５】
図５（ｃ）は標準セル１０５と１０６とを隣接させた場合の配置図である。標準セル１０５のＮウェル領域Ｎ１と標準セル１０６のＰウェル領域Ｐ１とが隣接する範囲においては確保するウェル領域が十分ではなく、領域Ｅ１００においてデザインルールエラーが生じている。
【００６６】
このように、ウェル境界線の高さが異なるセルが隣接する箇所においては、デザインルールエラーが発生していることとなる。
【００６７】
本実施形態においては、標準セル１０５と１０６との間、標準セル１０７と１０８との間、標準セル１０９と１１０との間、及び標準セル１１０と１１１との間はウェル境界線の高さの異なるセルが隣接している構成となっているため、同様にデザインルールエラーが発生している。
【００６８】
次に、図３の工程（標準セル置換工程）Ｓ１０２で、ウェル境界線の高さの異なるセルが隣接している箇所において、ウェル境界線の高さを変換する標準セルへの置き換えが実施される。
【００６９】
図６の１１２は標準セル１０５と同一機能、同一能力の標準セルであり、ウェル境界線の高さが標準セルの一方においてｈ１０１（第１の高さ）で、対面する他方の辺においてｈ１０２（第２の高さ）の標準セル（第３の標準セル）となっている。１１４は標準セル１１２と同様にウェル境界線の高さを変換する標準セル（第３の標準セル）であるが、Ｎウェル及びＰウェル領域にはトランジスタを形成する拡散領域を有していない。
【００７０】
また、１１３は標準セル１０８と同一機能、同一能力の標準セルで、ウェルの高さが標準セルの片方においてｈ１０２（第２の高さ）で、対面する他方の辺においてｈ１０１（第１の高さ）の標準セル（第３の標準セル）となっている。１１５は標準セル１１３と同様にウェル境界線の高さを変換する標準セル（第３の標準セル）であるが、Ｎウェル及びＰウェル領域にはトランジスタを形成する拡散領域を有していない。ここでは、これらウェル境界線の高さを変換する標準セルをウェル高さ変換標準セルと呼ぶことにする。
【００７１】
図７は図３に示した工程Ｓ１０２において、異なるウェル境界線の高さを有する標準セル同士が隣接する箇所の一方の標準セルをウェル高さ変換標準セルへ変換した半導体装置の配置図である。ここでは、標準セル１０５の代わりに、ウェル高さ変換標準セルとして標準セル１１２へ置換され、また、標準セル１０８の代わりに標準セル１１３へ置換されている。
【００７２】
次に図３のＳ１０３の工程（第３の標準セル挿入工程）において、ウェル境界線の高さの異なるセルが隣接している箇所に対して、ウェル高さ変換標準セルの挿入が実施される。図７に示す本実施形態では、標準セル１０９、１１０及び１１１の何れもが、大きいトランジスタを備えているため、標準セル１１２、１１３のように、ウェル境界線の高さを変換するための拡散領域間の隙間が存在しない。そこで、ここでは、ウェル高さ変換標準セルのうち、トランジスタの存在しない標準セル１１４又は１１５を、標準セル１０９と標準セル１１０との間、及び標準セル１１０と標準セル１１１との間に挿入する。この標準セル１１４はフィードセルの役割も有し、セルの上層に配線を行うことが可能となっている。図８に示すように、工程Ｓ１０３において、ウェル境界線の高さｈ１の標準セル１０９とウェル境界線の高さｈ１０２の標準セル１１０との間には、前記ウェル高さ変換標準セルのうち、標準セル１１４が挿入され、また、ウェル境界線の高さｈ１０１の標準セル１１０とウェル境界線の高さｈ１０２の標準セル１１１と間には標準セル１１５を挿入することによって、デザインルールエラーが消滅する構成を最小面積で実現している。標準セル１１５は標準セル１１４を横方向に反転させたものである。
【００７３】
図３に示した本実施形態のフローにより、最適なウェル高さの標準セルがデザインルールのエラーを生ずることなく配置され、高速性能を有し、且つ面積削減を実現した半導体装置の配置方法を実現している。
【００７４】
（第４の実施形態）
図９は、本発明の第４の実施形態における半導体装置の配置方法を示すフローチャートである。第３の実施形態のフローに対して、標準セルを初期配置する標準セル配置工程Ｓ１０１と、標準セル置換工程Ｓ１０２との間に、ウェル境界線の高さを変更する高さ変更工程Ｓ２０１と、隣接する標準セルにウェル境界線の高さが合うように、同じ境界線の高さを有する別の配置の標準セルと交換する配置変更工程Ｓ２０２とが追加されている。
【００７５】
標準セルの初期配置Ｓ１０１が完了した後に、ウェル高さ変更の工程Ｓ２０１に移る。この工程Ｓ２０１において、各標準セルが同一機能、同一能力でウェル境界線の高さの違う標準セルとの交換を行う。本工程Ｓ２０１においては、標準セルの交換によって、ウェル境界線の高さの異なる標準セル同士が隣り合う箇所（以下隣接箇所とする。）の数が削減される場合においてのみ実行されるものとする。
【００７６】
図１０は能力の低いトランジスタを備えた標準セルにおいてウェル高さがｈ１０２に設定された標準セルを表しており、標準セル１２１は標準セル１０４と同一機能、同一能力を有し、標準セル１２２は標準セル１０５と同一機能、同一能力を有しており、また、標準セル１２３は標準セル１０８と同一機能、同一能力を有している。
【００７７】
本実施形態においては、標準セル配置工程Ｓ１０１が完了した後の図４の配置図における、標準セル１０４、１０５、１０８に対して、標準セル交換の検討がなされ、工程Ｓ２０１において、標準セル１０４が標準セル１２１へ、標準セル１０５が標準セル１２２へ交換される。
【００７８】
図１１は工程Ｓ２０１におけるウェル境界線の高さ変更が完了した時点の半導体装置の配置図である。標準セル１０４が標準セル１２１に交換され、標準セル１０５が標準セル１２２に交換されており、変更前に存在していた標準セル１０５と１０６の間のウェル高さの違う標準セルの隣接箇所がなくなっている。
【００７９】
次に、配置変更工程Ｓ２０２に移る。この工程Ｓ２０２において、各標準セルに対して一定の基準内で、他の標準セルと配置位置の入れ替えを行う。
【００８０】
ここで、一定基準とは、半導体装置におけるデザインルールや、プロセスパラメータ、配置後の配線工程可否などによって決定される。すなわち、配置変更後の配線工程がデザインルール上問題なく、更に配置後の半導体装置の性能変化が許容範囲内であると認識されると配置の変更が実施される。
【００８１】
また、配置変更工程Ｓ２０２を簡略化するために、配線工程の実施が可能であり、且つ性能劣化が許容範囲内となる等の事項を考慮したうえで、検討する範囲を一定距離範囲に限定し、配置変更を実施する場合も在り得る。
【００８２】
本工程Ｓ２０２における、配置位置の入れ替えは、標準セルの配置位置の入れ替えによって、ウェル境界線の高さの異なる標準セル同士による隣接箇所の数が最小になる場合にのみ、標準セルの配置位置の入れ替えが実行されるものとする。
【００８３】
本実施形態においては、図１１に示す距離ａの範囲以内（一定の領域内）で、他の標準セルとの置き換えが検討される。
【００８４】
標準セル１２１は距離ａの範囲以内で配置位置の変更が検討され、標準セル１２２又は標準セル１０６との位置の入れ替えが検討されるが、何れと交換してもウェル高さの異なる標準セルの隣接箇所の数が少なくならないので、配置位置の変更は実行されない。
【００８５】
同様に各標準セルにおいて、配置位置の変更が検討され、標準セル１１０に対する検討が行われた際に、標準セル１１０と標準セル１１１との配置位置の入れ替えによる変更が実施される。
【００８６】
図１２は前記の配置位置の変更が実施された後の配置図である。この変更によって、標準セル１０９と標準セル１１０との間に存在していたウェル境界線の高さの違う標準セル同士の隣接箇所がなくなっている。
【００８７】
次に工程Ｓ１０２において、ウェル高さ変換標準セルへの置換が実施される。本実施形態においては、標準セル１０８が標準セル１１３に置換される。
【００８８】
次に工程Ｓ１０３において、ウェル高さ変換標準セルの挿入が実施される。本実施形態においては、標準セル１１１と標準セル１１０との間に標準セル１１４が挿入される。
【００８９】
図１３は、工程Ｓ１０２及び１０３が完了した時点の半導体装置の配置図である。
【００９０】
図９に示した本実施形態のフローによる半導体装置の配置方法により、標準セルのセル高さを高くすることによって、トランジスタの速度性能を高めると共に、各標準セルの論理に従って、ウェル境界線の高さを最適に設定して各標準セルの面積の最小化を実現し、また、複数のウェル境界線の高さへ変換する標準セルを備えることにより、前記標準セルを効率的に配置することが可能になり、面積効率の高い半導体装置の提供を実現している。特に本実施形態では、初期配置後に、ウェル高さの異なる標準セルが隣接する箇所を最小にするように、配置変更することによって、ウェル高さ変換標準セルの挿入個数を削減し、面積効率の良い標準セルライブラリ及びこの標準セルライブラリを用いた半導体装置の提供を実現している。
【００９１】
（第５の実施形態）
図１４は、本発明の第５の実施形態における半導体装置の配置方法を示すフローチャートである。本実施形態においては、第４の実施形態の配置方法における図９の工程Ｓ１０２と工程Ｓ１０３との間に、ウェル境界線の高さを変換する標準セルであって基板コンタクトを備えた標準セルを挿入する挿入工程Ｓ３０１が加わっている。
【００９２】
図１５は、本実施形態において、工程Ｓ１０２までが完了した半導体装置の配置図である。
【００９３】
本実施形態においては、標準セル１３０〜１４０は基板に対するコンタクトであるウェルコンタクトを有さない標準セルである。
【００９４】
標準セル１３１と標準セル１３２との間はウェル境界線の高さの違う標準セルが隣接しているため、周りのウェル領域が十分に確保されていないことによるデザインルールエラーが発生している。同様に、標準セル１３６と標準セル１３７との間、また、標準セル１３８と標準セル１３９との間においても同様のデザインルールエラーが発生している。
【００９５】
次に、工程（第３の標準セル挿入工程）Ｓ３０１において、ウェル高さ変換基板コンタクト標準セル（第３の標準セル）の挿入が実施される。ここで、ウェル高さ変換基板コンタクト標準セルとは、ウェル境界線の高さを変換し、左右に接する他の標準セルとウェル境界線の高さを合わせる標準セルであって、ウェルコンタクトを備えた標準セルである。本実施形態の工程Ｓ３０１においては、基板コンタクト標準セルが一定範囲内に最低１個以上挿入されることとする。すなわち、図１５に示すように、一定の距離Ｌの間隔（一定の領域内）に一つ以上の基板コンタクト標準セルの挿入を行い、電源ラインを強化するものとする。尚、距離Ｌは設計における目標性能やプロセスパラメータなどによって、決定される。
【００９６】
図１６はウェル高さ変換基板コンタクト標準セルのレイアウト図であり、標準セル１４１は、Ｎウェル基板コンタクト用の拡散領域ＮＣ１を有するＮウェル領域Ｎ１と、Ｐウェル基板コンタクト用の拡散領域ＰＣ１を有するＰウェル領域Ｐ１とを有し、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）となっている。また、標準セル１４１を高さ方向に想定する軸に対してミラー反転させたものが標準セル１４２となっている。
【００９７】
図２５は、ウェル高さ変換基板コンタクトセル２００の具体的なレイアウト構成を示す。同図（ａ）に示したウェル高さ変換基板コンタクトセル２００は、Ｎウェル領域Ｎ１内に配置した左右に並ぶ２つのＮウェル基板コンタクト用のＰ型拡散領域ＮＣ１に各々ビア２０１を介してセル内電源配線２０２が接続され、このセル内電源配線２０２が、自己の基板コンタクト標準セル２００の図中上方で左右に延びる電源配線ＶＤＤにビア２０３を介して接続される。同様に、Ｐウェル領域Ｐ１内に配置した左右に並ぶ２つのＰウェル基板コンタクト用のＮ型拡散領域ＰＣ１に各々ビア２０４を介してセル内電源配線２０５が接続され、このセル内電源配線２０５が、自己の基板コンタクト標準セル２００の図中下方で左右に延びる接地配線ＶＳＳにビア２０６を介して接続される。そして、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）となっていて、前記Ｎウェル領域Ｎ１とＰウェル領域Ｐ１との境界線が、前記Ｎウェル領域Ｎ１内のＮウェル基板コンタクト用のＰ型拡散領域ＮＣ１とＰウェル領域Ｐ１内のＰウェル基板コンタクト用のＮ型拡散領域ＰＣ１との間の領域に配置されている。
【００９８】
また、図２５（ｂ）に示したウェル高さ変換基板コンタクトセル２１０は、基板電位として電源配線の電源電圧や接地電圧とは異なる任意の所定電圧を基板に与える標準セルである。この基板コンタクトセル２１０は、Ｎウェル領域Ｎ１内のＮウェル基板コンタクト用のＰ型拡散領域ＮＣ１は電源配線ＶＤＤには接続されず、その代わりに、４個のビア２１１を介して上層の配線２１２に接続され、この配線２１２は更に２個のビア２１１を介して更に上層の配線２１３に接続され、この配線２１３が２個のビア２１４を介して、第１の所定電圧供給用の電源配線２１５に接続されていて、この電源配線２１５から第１の所定電圧が基板（Ｎウェル領域Ｎ１）に供給される。同様に、Ｐウェル領域Ｐ１内のＰウェル基板コンタクト用のＮ型拡散領域ＰＣ１は接地配線ＶＳＳには接続されず、その代わりに、４個のビア２１６を介して上層の配線２１７に接続され、この配線２１７は更に２個のビア２１６を介して更に上層の配線２１８に接続され、この配線２１８が２個のビア２１９を介して、第２の所定電圧供給用の電源配線２２０に接続されていて、この電源配線２２０から第２の所定電圧が基板（Ｐウェル領域Ｐ１）に供給される。そして、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）に設定されていて、前記Ｎウェル領域Ｎ１とＰウェル領域Ｐ１との境界線が、前記Ｎウェル領域Ｎ１内のＮウェル基板コンタクト用のＰ型拡散領域ＮＣ１とＰウェル領域Ｐ１内のＰウェル基板コンタクト用のＮ型拡散領域ＰＣ１との間の領域に配置されている。
【００９９】
図１４では、続いて、工程Ｓ３０１において、前記一定の距離Ｌの間隔内の、異なるウェル境界線の高さｈ１０１及びｈ１０２の標準セルが隣接する標準セル間に、ウェル高さ変換基板コンタクト標準セルを挿入する挿入の法則に従って、標準セル１３１と１３２との間に標準セル１４１が挿入され、標準セル１３６と１３７との間に標準セル１４２が挿入される。
【０１００】
その後、工程Ｓ１０３において、ウェル高さ変換標準セル１１５が標準セル１３８と標準セル１３９の間に挿入される。
【０１０１】
図１７は本実施形態において、工程Ｓ１０３までが完了した半導体装置の配置図である。
【０１０２】
本実施形態のフローにより、標準セルのセル高さを高くすることによって、トランジスタの速度性能を高め、各標準セルの各々の論理に基づき配置されるトランジスタの占有面積に応じてウェル境界線の高さを最適に設定し、各標準セルの面積の最小化を実現する。また、一方の辺から他方の辺へウェル境界線の高さを変換する標準セルを備えることにより、前記標準セルを効率的に配置することが可能になり、速度性能に優れ、面積効率の良い半導体装置の提供を実現している。更に、適切な間隔で基板コンタクトを有する標準セルを挿入することによって、半導体装置の基板電位を供給、制御することを可能にし、高性能で面積削減を実現した半導体装置の配置方法を実現している。
【０１０３】
尚、本実施形態においては、元の標準セルに基板コンタクトが存在しない場合を想定しているが、標準セルが基板コンタクトを有したうえで、基板電位を強化する目的でウェル境界線の高さが両端において高さｈ１０１の基板コンタクト標準セル（第６の標準セル）又は高さｈ１０２の基板コンタクト標準セル（第７の標準セル）を一定距離範囲内（一定の領域内）に配置する場合も、例えば、図１４に示した工程Ｓ３０１において、両端が高さｈ１０１の基板コンタクト標準セルを挿入する工程（第６の標準セル挿入工程）また、両端が高さｈ１０２の基板コンタクト標準セルを挿入する工程（第７の標準セル挿入工程）を含むことにより、本実施形態と同様に実施可能である。
【０１０４】
（第６の実施形態）
図１８は本発明の第６の実施形態における半導体装置の配置方法を示すフローチャートである。本実施形態においては、第５の実施形態のウェル高さ変換基板標準セル挿入工程Ｓ３０１の代わりにウェル高さ変換電源容量セル挿入工程Ｓ４０１が加わっている。ここで、ウェル高さ変換電源容量セルとは、前記第５の実施形態までに示したウェル境界線の高さを変換する標準セルであって、Ｐチャネル電源容量トランジスタとＮチャネル電源容量トランジスタを備えた標準セル（第３の標準セル）である。
【０１０５】
図１９は、本実施形態において、工程Ｓ１０２までが完了した半導体装置の配置図である。この時点で、標準セル１４８と標準セル１４９との間はＰウェルの高さの違う標準セルが隣接しているため、周りのウェル領域が十分に確保されていないことによるデザインルールエラーが発生している。同様に、標準セル１５３と標準セル１５４との間、標準セル１５５と標準セル１５６との間においても同様のデザインルールエラーが発生している。
【０１０６】
次に、工程Ｓ４０１において、ウェル高さ変換電源容量セルの挿入が実施される。本実施形態の工程Ｓ４０１においては、電源容量セルが一定範囲内に最低１個以上挿入され、電源ラインの強化が図られることになる。本実施形態では、一定の距離Ｍの間隔（一定の領域内）に一つ以上の電源容量セルの挿入を行うものとする。尚、第５の実施形態と同様に、ウェル境界線の高さを変換する必要がない場であっても、工程Ｓ４０１において、両端が高さｈ１０１で電源容量トランジスタを備える標準セル（第８の標準セル）又は両端の高さがｈ１０２で電源容量トランジスタを備える標準セル（第９の標準セル）を一定の距離Ｍの間隔に備えることも可能である（第８又は第９の標準セル挿入工程）。ここで、距離Ｍは設計における目標性能やプロセスパラメータなどによって決定される距離であって、動作時の消費電流増大による性能劣化が生じる距離よりも小さく、許容範囲内となる距離である。
【０１０７】
図２０はウェル高さ変換電源容量セルのレイアウト図を示す。このウェル高さ変換電源容量セル１５８は、Ｎウェル領域Ｎ１に形成されたＰチャネル電源容量トランジスタＰＴ１と、Ｐウェル領域Ｐ１に形成されたＮチャネル電源容量トランジスタＮＴ１とを備えており、Ｐウェル領域Ｐ１の片側のウェル高さがｈ１０２であり、他の片側の高さがｈ１０１となっている。高さ方向に想定した軸に対して前記電源容量セルセル１５８をミラー反転させたものが、標準セル１５９となっている。
【０１０８】
前記ウェル高さ変換電源容量セル１５８、１５９の回路図及びレイアウト構成を図２６に示す。同図（ａ）に示した電源容量セル１５８のＰチャネル電源容量トランジスタＰＴ１は、ソース及びドレインが電源に接続され、そのゲートには接地電圧（Ｌレベル）が入力される。一方、同図（ａ）に示した電源容量セル１５９のＮチャネル電源容量トランジスタＮＴ１は、ソース及びドレインが接地され、そのゲートには所定電圧（Ｈレベル）が入力される。同図（ｂ）に示した具体的なレイアウト構成は、前記２個の電源容量セル１５８、１５９を一体的に構成した電源容量セル１６０を示す。この電源容量セル１６０において、Ｎウェル領域Ｎ１に形成したＰチャネル電源容量トランジスタＰＴ１では、左右のＰ型拡散領域１６１が配線１６２を介して同電源容量セル１６０の上方に配置した電源配線ＶＤＤに接続され、ゲートＰＧに配線１６４が接続されて、この配線１６４に所定電圧（Ｌレベル）が印加される。一方、Ｐウェル領域Ｐ１に形成したＮチャネル電源容量トランジスタＮＴ１では、左右のＮ型拡散領域１６５が配線１６６を介して同電源容量セル１６０の下方に配置した接地配線ＶＳＳに接続され、ゲートＮＧに配線１６７が接続されて、この配線１６７に所定電圧（Ｈレベル）が印加される。そして、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）に設定されている。
【０１０９】
図１８では、続いて、工程Ｓ４０１において、第４の実施形態に示した挿入の法則に従って、標準セル１４８と１４９との間に標準セル１５８が挿入され、また、標準セル１５３と１５４の間に標準セル１５９が挿入される。
【０１１０】
その後、工程Ｓ１０３において、ウェル高さ変換標準セル１１５が標準セル１５５と標準セル１５６との間に挿入される。
【０１１１】
図２１は本実施形態において、工程Ｓ１０３までが完了した配置図である。
【０１１２】
本実施形態のフローにより、標準セルのセル高さを高くすることによって、トランジスタの速度性能を高め、各標準セルの各々の論理に基づき配置されるトランジスタの占有面積に応じてウェル境界線の高さを最適に設定し、各標準セルの面積の最小化を実現する。また、一方の辺から他方の辺へウェル境界線の高さを変換する標準セルを備えることにより、前記標準セルを効率的に配置することが可能になり、速度性能に優れ、面積効率の良い半導体装置の提供を実現している。更に、適切な間隔で電源容量セルを挿入することによって動作時の消費電流増大による性能劣化の発生を防ぎ、高性能で面積削減を実現した半導体装置の配置方法を実現している。
【０１１３】
（第７の実施形態）
図２２は、本発明の第７の実施形態における半導体装置の配置方法を示すフローチャートである。本実施形態においては、第６の実施形態におけるウェル高さ変換セルへの置換工程Ｓ１０２に代わって消費電流解析工程Ｓ５０１が加わっている。
【０１１４】
図２３は、異なるウェル境界線の高さを有する標準セルが隣接する箇所を削減するための配置変更の工程Ｓ２０２までが完了した半導体装置の配置図である。
【０１１５】
この時点において、標準セル１４８と標準セル１４９との間はウェル境界線の高さの違う標準セルが隣接しているため、周りのウェル領域が十分に確保されていないことによるデザインルールエラーが発生している。また、標準セル１５３と標準セル１５４との間、標準セル１５５と標準セル１５６との間にも同様のデザインルールエラーが発生している。
【０１１６】
次に、工程Ｓ５０１において、消費電流解析が実施される。この工程Ｓ５０１の解析によって、電源容量セルの配置位置が決定される。すなわち、消費電流解析工程Ｓ５０１では、図２３の配置図に基づいて、標準セルが有するトランジスタの活性化率、電流能力を解析する。本実施形態では、図２３の標準セル１４９の近辺が、消費電流の所定の基準値を超える領域であるとして、範囲Ｎの領域に電源容量セルを配置する必要があるとして配置位置が決定される。
【０１１７】
次に、工程（第３の標準セル挿入工程）Ｓ４０１において、ウェル高さ変換電源容量セル（第３の標準セル）の挿入が実施される。本実施形態の工程Ｓ４０１においては、工程Ｓ５０１の解析結果に従って、ウェル境界線の高さを変換する電源容量セルの挿入が実施される。本実施形態では、図２３の範囲Ｎの領域が配置位置として決定されているので、その領域への電源容量セルの挿入が行われる。
【０１１８】
尚、範囲Ｎは設計における目標性能やプロセスパラメータなどによって、決定される距離であって、この範囲Ｎ内に電源容量セルを配置すれば、動作時の消費電流増大による性能劣化が許容範囲内となる距離である。
【０１１９】
工程Ｓ４０１において、前記範囲Ｎ内の、異なるウェル境界線の高さｈ１０１及びｈ１０２の標準セルが隣接する標準セル間に、ウェル高さ変換電源容量セルを挿入する挿入の法則に従って、標準セル１４８と１４９との間に標準セル１５８が挿入される。
【０１２０】
その後、工程Ｓ１０３において、ウェル高さ変換標準セル１１４が標準セル１５３と１５４との間に、また、標準セル１１５が標準セル１５５と標準セル１５６との間に挿入される。
【０１２１】
図２４は本実施形態において、工程Ｓ１０３までが完了した配置図である。
【０１２２】
本実施形態のフローにより、標準セルのセル高さを高くすることによって、トランジスタの速度性能を高め、各標準セルの各々の論理に基づき配置されるトランジスタの占有面積に応じてウェル境界線の高さを最適に設定し、各標準セルの面積の最小化を実現する。また、一方の辺から他方の辺へウェル境界線の高さを変換する標準セルを備えることにより、前記標準セルを効率的に配置することが可能になり、速度性能に優れ、面積効率の良い半導体装置の提供を実現している。更に、消費電流解析に基づく適切な箇所に電源容量セルを挿入することによって、動作時の消費電流増大による性能劣化の発生を防ぎ、高性能で面積削減を実現した半導体装置の配置方法を実現している。
【０１２３】
（第８の実施形態）
次に、本発明の第８の実施形態を説明する。前記第５及び第６の実施形態では、ウェル高さを変換する標準セルとして、各々、図２５及び図２６で説明した基板コンタクトセル及び電源容量セルを使用したが、本実施形態では、他の例として、アンテナセル、フィードセル、ウェル高さ変換Ｈレベルセル及びウェル高さ変換Ｌレベルセルを使用する。
【０１２４】
図２７は、ウェル高さ変換アンテナセル２７０を示す。ここで、アンテナ作用とは、ＬＳＩ製造時に、配線層を下層より順次形成する段階において、上層の配線層が形成されていないために、トランジスタのゲートに接続された配線が浮いている場合が存在し、前記浮き配線がプラズマエッチング等の処理の際に、電荷を収集するアンテナとして動作することである。このアンテナ作用によって浮き配線に貯められた電荷がしきい値を超えると、接続されたトランジスタが破壊してしまうため、トランジスタの破壊防止のために、浮き配線を分割したり、しきい値を超える浮き配線に対してダイオードを付加して接地する必要がある。
【０１２５】
同図のアンテナセル２７０は、このアンテナ作用を抑制するように、しきい値を超える浮き配線に対してダイオードを介して接地する構成を有する。具体的に説明すると、図２７のウェル高さ変換アンテナセル２７０は、前記しきい値を超える浮き配線２７１を有し、この配線２７１はビアＶ１を介して下層の配線２７２に接続され、この配線２７２が更にビアＶ２及びダイオード形成用のＰ型拡散領域Ｐ２及びダイオード形成用のＮ型拡散領域Ｎ２を介して基板（Ｎウェル領域Ｎ１及びＰウェル領域Ｐ１）に接続される。そして、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）に設定されていて、このＰウェル領域Ｐ１とＮウェル領域Ｎ１との境界線が前記ダイオード形成用のＰ型拡散領域Ｐ２及びダイオード形成用のＮ型拡散領域Ｎ２以外の領域に配置されている。尚、図２７では、ダイオード形成用の拡散領域として、Ｐ型拡散領域Ｐ２及びＮ型拡散領域Ｎ２の双方を形成したが、その何れか一方でも良いのは勿論である。更に、図２７では、浮き配線２７１がビアＶ２間も接続された構造となっているが、浮き配線容量を低減するためにビアＶ２間の接続がなされない構造を有することもある。
【０１２６】
図２８は、ウェル高さ変換フィードセルの具体的レイアウト構造を示す。同図のフィードセル２８０は、例えば配線混雑が生じている領域に、配線領域を確保するために配置される標準セルであって、Ｎウェル領域Ｎ１及びＰウェル領域Ｐ１には拡散領域は形成されていない。そして、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）に設定されていて、このＰウェル領域Ｐ１とＮウェル領域Ｎ１との境界線がＰウェル領域Ｐ１とＮウェル領域Ｎ１との間に任意に設定されている。尚、図２８のフィードセル２８０では、電源電圧及び接地電圧の安定化のために、内方に、左右端にまで延びる電源配線ＶＤＤ及び接地配線ＶＳＳが形成される。
【０１２７】
図２９は、ウェル高さ変換Ｈレベルセルの回路図及び具体的レイアウト構造を示す。同図のＨレベルセル３００は、常時ロジック「１」（Ｈレベル）を出力する機能を有する標準セルである。同図（ａ）のＨレベルセル３００では、Ｐ型トランジスタＰＴ１は、そのソースに電源電圧が供給され、そのドレインがロジック「１」を出力し、そのゲートがＮ型トランジスタＮＴ１のドレイン及びゲートに接続される。また、前記Ｎ型トランジスタＮＴ１は、そのソースが接地される。このＨレベルセル３００の具体的レイアウト構造は、同図（ｂ）に示すように、Ｐ型及びＮ型トランジスタＰＴ１、ＮＴ１のゲートが共通ゲートＧとされ、Ｐ型トランジスタＰＴ１の前記共通ゲートＧの図中左方のＰ型拡散領域Ｐ２が配線３０１を介して自己のセル３００上方の電源配線ＶＤＤに接続され、前記共通ゲートＧの図中右方のＰ型拡散領域Ｐ２が配線３０２を介してロジック「１」（Ｈレベル）を出力する出力端子となる。一方、Ｎ型トランジスタＮＴ１の前記共通ゲートＧの図中左方のＮ型拡散領域Ｎ２が配線３０３を介して自己のセル３００下方の接地配線ＶＳＳに接続され、前記共通ゲートＧの図中右方のＮ型拡散領域Ｎ２が配線３０４を介して前記共通ゲートＧに接続される。そして、前記Ｐウェル領域Ｐ１の片側の高さがｈ１０２（第２の高さ）で、Ｐウェル領域Ｐ１の他の片側の高さがｈ１０１（第１の高さ）に設定されていて、Ｐウェル領域Ｐ１とＮウェル領域Ｎ１との境界線が、前記Ｐ型トランジスタＰＴ１の前記Ｐ型拡散領域Ｐ２とＮ型トランジスタＮＴ１の前記Ｎ型拡散領域Ｎ２との間に配置されている。
【０１２８】
図３０は、ウェル高さ変換Ｌレベルセルの回路図及び具体的レイアウト構造を示す。同図のＬレベルセル３１０は、常時ロジック「０」（Ｌレベル）を出力する機能を有する標準セルである。同図（ａ）のＬレベルセル３１０では、Ｐ型トランジスタＰＴ１は、そのソースに電源電圧が供給され、そのドレイン及びゲートがＮ型トランジスタＮＴ１のゲートに接続される。また、前記Ｎ型トランジスタＮＴ１は、そのソースが接地され、そのドレインがロジック「０」を出力する。このＬレベルセル３１０の具体的レイアウト構造を同図（ｂ）に示す。このレイアウト構造は、前記図２９（ｂ）に示したＨレベルセル３００を、横方向に想定する軸に対してミラー反転させたレイアウト構成であるので、その説明を省略する。
【０１２９】
尚、図２９ではＨレベルセルを、図３０ではＬレベルセルを示したが、これ等のセルを複合し、その複合セルをレイアウト構成しても良いのは勿論である。
【産業上の利用可能性】
【０１３０】
本発明にかかる標準セル、標準セルライブラリ、半導体装置、及びその配置方法によれば、各々異なる最適なウェル高さの標準セルがデザインルールのエラーなしに配置され、更に適切な領域で基板コンタクトセル、電源容量セル、アンテナセル、フィードセル、Ｈレベルセル又はＬレベルセルを挿入することによって、高性能で且つ面積効率に優れた各種民生機器搭載の半導体装置として有用である。
【図面の簡単な説明】
【０１３１】
【図１】第１の実施形態における標準セル方式の半導体装置の配置図である。
【図２】第２の実施形態における標準セル方式の半導体装置の配置図である
【図３】第３の実施形態の半導体装置の配置方法のフローチャート図である。
【図４】初期配置（工程Ｓ１０１）での配置結果を示す配置図である。
【図５】標準セルにおけるセル枠とウェル領域との関係を示し、（ａ）はＰウェル高さｈ１０１の標準セル、（ｂ）はＰウェル高さｈ１０２の標準セル、また、（ｃ）は（ａ）及び（ｂ）の標準セルが隣接する場合のレイアウト図である。
【図６】ウェル高さ変換標準セルのレイアウト図である。
【図７】ウェル高さ変換標準セルへの変換（工程Ｓ１０２）後の半導体装置の配置図である
【図８】ウェル高さ変換標準セルの挿入（工程Ｓ１０３）後の半導体装置の配置図である。
【図９】第４の実施形態における半導体装置の配置方法のフローチャート図である
【図１０】能力の小さい標準セルでウェル高さがｈ１０２の標準セルのレイアウト図である。
【図１１】工程１１７における標準セル交換が完了した時点での半導体装置の配置図である。
【図１２】配置位置の入れ替え（工程Ｓ２０２）が実施された後の配置図である。
【図１３】工程Ｓ１０２、Ｓ１０３が完了した時点での半導体装置の配置図である。
【図１４】第５の実施形態における半導体装置の配置方法のフローチャート図である。
【図１５】工程Ｓ１０２までが完了した半導体装置の配置図である。
【図１６】ウェル高さ変換基板コンタクト標準セルのレイアウト図である。
【図１７】工程Ｓ１０３までが完了した配置図である。
【図１８】第６の実施形態における半導体装置の配置方法のフローチャート図である。
【図１９】工程Ｓ１０２までが完了した半導体装置の配置図である。
【図２０】ウェル高さ変換電源容量セルのレイアウト図である。
【図２１】工程Ｓ１０３までが完了した配置図である。
【図２２】第７の実施形態における半導体装置の配置方法のフローチャート図である。
【図２３】工程Ｓ２０２までが完了した半導体装置の配置図である。
【図２４】工程Ｓ１０３までが完了した配置図である。
【図２５】（ａ）はウェル高さ変換基板コンタクトセルの具体的なレイアウト構成を示す図、同図（ｂ）は同ウェル高さ変換基板コンタクトセルの他の具体的なレイアウト構成を示す図である。
【図２６】（ａ）はウェル高さ変換電源容量セルの回路図、同図（ｂ）は同ウェル高さ変換電源容量セルの具体的なレイアウト構成を示す図である。
【図２７】ウェル高さ変換アンテナセルの具体的なレイアウト構成を示す図である。
【図２８】ウェル高さ変換フィードセルの具体的なレイアウト構成を示す図である。
【図２９】（ａ）はウェル高さ変換Ｈレベルセルの回路図、同図（ｂ）は同ウェル高さ変換Ｈレベルセルの具体的なレイアウト構成を示す図である。
【図３０】（ａ）はウェル高さ変換Ｌレベルセルの回路図、同図（ｂ）は同ウェル高さ変換Ｌレベルセルの具体的なレイアウト構成を示す図である。
【図３１】従来の標準セル方式の半導体装置の配置図である。
【図３２】サイズの小さいトランジスタを配置した従来の標準セルの配置図である。
【図３３】サイズの大きいトランジスタを並列に配置した従来の標準セルの配置図である。
【符号の説明】
【０１３２】
１、２、１０４、１０５、
１０８、１０９、１１１、
１３２、１３６、１３９、
１４０、１４９、１５３、
１５６、１５７、          標準セル（第１の標準セル）
４、５、１０６、１０７、
１１０、１２１〜１２３、
１３０、１３１、１３４、
１３７、１３８、１４７、
１４８、１５１、１５４、
１５５、                  標準セル（第２の標準セル）
６                            標準セル（第５の標準セル）
７、８                        標準セル（第４の標準セル）
３、１１２〜１１５、
１３３、１３５、
１５０、１５２              ウェル高さ変換標準セル（第３の標準セル）
１４１、１４２、
２００、２１０            ウェル高さ変換基板コンタクトセル（第３の標準セル）
１５８、１５９、１６０        ウェル高さ変換電源容量セル（第３の標準セル）
２７０                        ウェル高さ変換アンテナセル（第３の標準セル）
２８０                        ウェル高さ変換フィードセル（第３の標準セル）
３００                        ウェル高さ変換Ｈレベルセル（第３の標準セル）
３１０                        ウェル高さ変換Ｌレベルセル（第３の標準セル）
ａ                            置換検討範囲（一定の領域）
Ｌ                            基板コンタクトセル挿入検討範囲（一定の領域）
Ｍ                            電源容量セル挿入検討範囲（一定の領域）
Ｎ                            電源容量セルを配置する範囲
Ｎ１                          Ｎウェル領域
Ｎ２                          Ｎ型拡散領域
ＮＣ１                        Ｎウェル基板コンタクト用拡散領域
ＮＴ１                        Ｎチャネル電源容量トランジスタ
Ｐ１                          Ｐウェル領域
Ｐ２                          Ｐ型拡散領域
ＰＣ１                        Ｐウェル基板コンタクト用拡散領域
ＰＴ１                        Ｐチャネル電源容量トランジスタ
ｈ１、ｈ１０１                ウェル領域の境界線の高さ（第１の高さ）
ｈ２、ｈ１０２                ウェル領域の境界線の高さ（第２の高さ）
Ｓ１０１                      初期配置工程
Ｓ１０２                      ウェル高さ変換セルへの置換工程
Ｓ１０３                      ウェル高さ変換標準セル挿入工程
Ｓ２０１                      ウェル高さ変更工程
Ｓ２０２                      配置変更工程
Ｓ３０１                      ウェル高さ変換基板コンタクトセル挿入工程
Ｓ４０１                      ウェル高さ変換電源容量セル挿入工程
Ｓ５０１                      電流解析工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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