(57)【要約】【課題】半球状シリコン（ＨＳＧ−Ｓｉ）をマスクに用いてトレンチ内の半導体基板表面に凹凸を形成した後に半球状シリコンを除去することで、キャパシタの表面積を拡大して、キャパシタ容量の増大を可能とする。【解決手段】半導体基板１１にトレンチキャパシタ形成する半導体装置の製造方法において、トレンチ１４を形成した後でキャパシタ絶縁膜１９を形成する前に、トレンチ１４の内面に非晶質シリコン膜を形成する工程と、非晶質シリコンを半球状シリコン化する半球状シリコン成長技術によって、トレンチ１４内面に非晶質シリコン膜で複数の半球状シリコン１６を形成する工程と、複数の半球状シリコン１６をマスクにして、トレンチ１４内の半導体基板１１をエッチングし、トレンチ１４内面の半導体基板１１表面に凹部１８を形成する工程と、半球状シリコン１６を除去する工程とを備えた製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチ内の前記半導体基板にキャパシタ電極を形成する工程と、
前記トレンチ内面にキャパシタ絶縁膜を形成する工程とを備えた半導体装置の製造方法において、
前記トレンチを形成した後で前記キャパシタ絶縁膜を形成する前に、
前記トレンチの内面に非晶質シリコン膜を形成する工程と、
非晶質シリコンを半球状シリコン化する半球状シリコン成長技術によって、前記トレンチ内面に前記非晶質シリコン膜で複数の半球状シリコンを形成する工程と、
前記複数の半球状シリコンをマスクにして、前記トレンチ内の前記半導体基板をエッチングし、前記トレンチ内の前記半導体基板表面に凹部を形成する工程と、
前記半球状シリコンを除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記キャパシタ絶縁膜は、高誘電率膜からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半球状シリコン成長技術によって、前記複数の半球状シリコンの成長する大きさを調整することによって、キャパシタ容量を制御する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチキャパシタ、特にディープトレンチ型のキャパシタを形成することが容易な半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体のデザインルールの微細化に伴い、キャパシタ容量の向上が望まれているが、ディープトレンチ型キャパシタの場合、例えば、キャパシタ絶縁膜における材料の変更や薄膜化、また、ディープトレンチを深くすることにより表面積を拡大する方法により改善される。
【０００３】
従来技術により製造されたディープトレンチ型キャパシタを、図３の断面図によって説明する。図３に示すように、半導体基板１１１中にディープトレンチ１１２が形成され、半導体基板１１１の表面から約１μｍの深さまではディープトレンチ１１２の内壁にカラー酸化膜１１３が形成されている。さらに、カラー酸化膜１１３の下部約６μｍのディープトレンチ１１２を囲んだ領域には、砒素やリンを拡散させて形成されたキャパシタ電極１１４が形成されている。このキャパシタ電極１１４の表面にはキャパシタ絶縁膜１１５が形成されている。キャパシタ電極１１４の表面に形成されるキャパシタ絶縁膜１１５には、キャパシタ容量を向上させるため薄膜化する手段があるが、リーク電流を考慮すると限界にきている。一方、ディープトレンチ１１２を深くすることにより表面積を拡大させ、キャパシタ容量を向上させる手段もあるが、ドライエッチングにおけるエッチングレートや選択比を向上させる手段も限界にきている。したがって、これ以上、従来技術によるキャパシタ容量を向上させるのは実質的に困難とされている。
【０００４】
この改善策として、ディープトレンチ内部にＨＳＧ−Ｓｉ（hemispherical grained Si）を成長させて、ディープトレンチの表面積を拡大させる方法が提案されている（例えば、特許文献１参照。）。しかしながら、ＨＳＧ−Ｓｉを残した状態でキャパシタ絶縁膜を形成すると、ＨＳＧ−Ｓｉが電流リークの要因となる可能性がある。また、キャパシタ絶縁膜に、いわゆるハフニウムシリケートや酸化ハフニウムのような高誘電率膜を用いた場合、ＨＳＧ−Ｓｉ表面が部分的にくびれているため、そのくびれた部分も含めて均一な厚さに成膜することが困難であった。
【０００５】
【特許文献１】特開２００３−２０９１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、キャパシタ絶縁膜の膜厚を薄くしたり、トレンチ深さを深くしたりする従来技術においては、キャパシタ容量を向上させるのは限界にきているという点であり、また、ＨＳＧ−Ｓｉを用いた場合には、電流リークの可能性があること、高誘電率膜の成膜性の確保が難しいことなどが問題となる点である。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板にトレンチを形成する工程と、前記トレンチ内の前記半導体基板にキャパシタ電極を形成する工程と、前記トレンチ内面にキャパシタ絶縁膜を形成する工程とを備えた半導体装置の製造方法において、前記トレンチを形成した後で前記キャパシタ絶縁膜を形成する前に、前記トレンチの内面に非晶質シリコン膜を形成する工程と、非晶質シリコンを半球状シリコン化する半球状シリコン成長技術によって、前記トレンチ内面に前記非晶質シリコン膜で複数の半球状シリコンを形成する工程と、前記複数の半球状シリコンをマスクにして、前記トレンチ内の前記半導体基板をエッチングし、前記トレンチ内の前記半導体基板表面に凹部を形成する工程と、前記半球状シリコンを除去する工程とを備えたことを最も主要な特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置の製造方法は、非晶質シリコンを半球状シリコン化する半球状シリコン成長技術によって、トレンチ内面に非晶質シリコン膜のシリコン原子をマイグレーションさせることで、複数の半球状シリコンを形成し、それをエッチングマスクに用いてトレンチの内の半導体基板をエッチングして凹部を形成するため、キャパシタ絶縁膜を形成する領域の表面積を拡大させることができるので、キャパシタ容量を増加させることが可能になるという利点がある。また、半球状シリコンを除去した後にトレンチ内面にキャパシタ絶縁膜を形成することから、半球状シリコンが電流リークの要因となることがないので、キャパシタの性能劣化を防止することができる。さらに、エッチングにより形成した凹部は、キャパシタ絶縁膜を成膜する際にトレンチ内の半導体基板表面が陰になることが抑制されるので、キャパシタ絶縁膜の成膜性の低下が防げるため、均一な厚さのキャパシタ絶縁膜を成膜することが可能になる。これによって、キャパシタ性能の向上が図れる。
【発明を実施するための最良の形態】
【０００９】
いわゆるディープトレンチ型のキャパシタ容量を向上させるという目的を、ＨＳＧ−Ｓｉをエッチングマスクに利用してトレンチ内に凹凸を形成し、その後ＨＳＧ−Ｓｉを除去することで実現した。
【実施例１】
【００１０】
本発明の半導体装置の製造方法に係る一実施例を、図１の製造工程断面図によって説明する。
【００１１】
図１（１）に示すように、例えば熱酸化によって、半導体基板（例えばシリコン基板）１１上に所定膜厚の酸化シリコン膜１２を形成する。次いで酸化シリコン膜１２表面に窒化シリコン膜１３を形成する。上記酸化シリコン膜１２は窒化シリコン膜１３を除去する際のストッパの機能を果たし、窒化シリコン膜１３は、例えば、素子分離領域となるＳＴＩ（Shallow Trench Isolation）（図示せず）を形成するためのマスクとして必要な膜厚で、かつトレンチキャパシタを形成する過程における研磨ストッパとして必要な膜厚に設定される。
【００１２】
次に、上記窒化シリコン膜１３表面に酸化シリコン膜（図示せず）をエッチングのハードマスクとして必要な膜厚に形成する。この酸化シリコン膜は、ウェットエッチングレートの非常に早い膜種で形成されることが望まれるので、例えばホウ素シリケートガラス（ＢＳＧ）、ホウ素リンシリケートガラス（ＢＰＳＧ）などで形成されることが好ましい。
【００１３】
次に、リソグラフィー技術とエッチングとによって、上記エッチングのハードマスクとなる酸化シリコン膜から上記酸化シリコン膜１２までをエッチングしてトレンチを形成するための開口部を形成した後、さらに上記半導体基板１１を所定の深さまでエッチングして、トレンチ（ディープトレンチ）１４を形成する。このトレンチ１４は、半導体基板１１の表面から例えば７μｍの深さまで形成されている。なお、上記トレンチ１４を形成する途中で、半導体基板１１の表面から約１μｍの深さまでのトレンチ１４上部内壁に、カラー絶縁膜１５を、例えば酸化膜で形成する。
【００１４】
次いで、トレンチ１４の内面に、ノンドープ非晶質シリコン膜もしくは１×１０13／ｃｍ2 程度のリンを含む非晶質シリコン膜（図示せず）を、例えば３０ｎｍ〜５０ｎｍの厚さに堆積する。この成膜ではトレンチ１４が埋まらない程度の膜厚に設定する。上記非晶質シリコン膜は例えば化学的気相成長法により成膜することができ、その成膜では、原料ガスにモノシラン（ＳｉＨ4）を用い、その流量を３００ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎに設定し、成膜温度（基板温度）を５００℃〜６００℃、成膜時間を３分〜１０分とした。
【００１５】
続いて、トレンチ１４の内部を埋め込むようにレジスト（図示せず）を塗布形成した後、そのレジストをエッチバックする。このエッチバックでは、カラー絶縁膜１５が形成されている直下のトレンチ１４内壁に形成されている非晶質シリコン膜（図示せず）がレジストでマスクされるように、トレンチ１４内にレジストを残し、それ以外のレジストは除去する。その結果、必要な非晶質シリコン膜以外が露出される。その後、トレンチ１４内に残したレジストをマスクにして不要な非晶質シリコン膜を除去する。その後トレンチ１４内のレジストも除去する。この結果、カラー絶縁膜１５が形成されている直下のトレンチ１４内壁のみに非晶質シリコン膜が残される。
【００１６】
次に、超高真空雰囲気でかつ６５０℃程度の温度雰囲気で行なわれる既知の半球状シリコン成長技術〔ＨＳＧ（Hemispherical Silicon Grain）技術〕によって、非晶質シリコン膜のシリコン原子をマイグレーションさせることで、トレンチ１４内部に残存させた非晶質シリコン膜をＨＳＧ化して半球状シリコン（ＨＳＧ―Ｓｉ）１６を生成する。
【００１７】
次いで、例えば、ホスフィン（ＰＨ3）雰囲気中で半球状シリコン１６にリンを導入する。このリンは、半導体基板１１にも拡散し、拡散領域を形成する。この拡散領域がキャパシタ電極（セルプレート）１７となる。通常、これらはいわゆるｉｎ−ｓｉｔｕで実施される。また前洗浄でトレンチ１４内面に例えばケミカル酸化膜を形成しておくことにより、このＨＳＧ成長過程では半導体基板１１の結晶方位と無関係に半球状シリコン１６を成長させることができる。
【００１８】
次に、図１（２）に示すように、半球状シリコン１６をマスクとして、トレンチ１４内部の半導体基板１１をエッチングして、凹部１８を形成することで、トレンチ１４内の半導体基板１１表面を凹凸にする。
【００１９】
次に、図１（３）に示すように、半球状シリコン１６〔前記図１（２）参照〕をエッチングして除去する。このエッチングはドライエッチングでもウエットエッチングでもよい。例えば、ドライエッチングで行う場合には、一例としては、エッチングガスに、臭化水素（ＨＢｒ）、フッ化シリコン（ＳｉＦ4）、酸素（Ｏ2）、六フッ化イオウ（ＳＦ6）の混合ガスを用いる。それぞれの流量は、例えば、ＨＢｒは２００ｃｍ3／ｍｉｎ〜３００ｃｍ3／ｍｉｎ、ＳｉＦ4は１０ｃｍ3／ｍｉｎ〜１００ｃｍ3／ｍｉｎ、Ｏ2は１０ｃｍ3／ｍｉｎ〜１００ｃｍ3／ｍｉｎ、ＳＦ6は５ｃｍ3／ｍｉｎ〜１０ｃｍ3／ｍｉｎに設定する。また、エッチング雰囲気の圧力を１３．３Ｐａ〜２６．７Ｐａに設定する。また、例えばウエットエッチングで行う場合には、エッチング液にアンモニア水と過酸化水素水との混合液を用いる。上記ドライエッチングおよびウエットエッチングでは、半球状シリコン１６と下地の半導体基板１１（キャパシタ電極１７）とのエッチング選択比が１：１であっても差し支えないが、半導体基板１１（キャパシタ電極１７）のエッチングレートよりも半球状シリコン１６のエッチングレートが高いほうが望ましい。
【００２０】
次に、図１（４）に示すように、凹凸化した上記トレンチ１４内面にキャパシタ絶縁膜１９を形成する。このようにキャパシタ電極１７表面の凹凸化した形状に対して、キャパシタ絶縁膜１９を形成した場合には、半導体基板１１に形成された凹部１８を含む凹凸表面に沿って形成される。
【００２１】
上記キャパシタ絶縁膜１９には、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）を適用することができる。例えば、窒素を含むハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、ルテニウム（Ｒｕ）、酸化ジルコニウム（ＺｒＯ2）等であり、それらは、原子層蒸着法（ＡＬＤ：Atomic Layer Deposition）、有機金属−化学的気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法等を用いることができる。また、キャパシタ絶縁膜１９の膜厚は、例えば、ＨｆＳｉＯＮ膜を用いるのであれば、一例として、７ｎｍとする。
【００２２】
その後、図示はしないが、上記トレンチ１４を導電性物質で埋め込み、それをキャパシタのプレート電極とすることで、トレンチキャパシタが完成する。
【００２３】
上記半導体装置の製造方法は、非晶質シリコンを半球状シリコン化する半球状シリコン成長技術によって、トレンチ１４内面に非晶質シリコン膜のシリコン原子をマイグレーションさせることで、複数の半球状シリコン１６を形成し、それをエッチングマスクに用いてトレンチ１４の内面をエッチングして凹部１８を形成するため、キャパシタ絶縁膜１９を形成する領域の表面積を拡大させることができるので、キャパシタ容量を増加させることが可能になるという利点がある。また、半球状シリコン１６を除去した後にトレンチ１４内面にキャパシタ絶縁膜１９を形成することから、半球状シリコン１６が電流リークの要因となることがないので、キャパシタの性能劣化を防止することができる。さらに、エッチングにより形成した凹部１８は、キャパシタ絶縁膜１９を成膜する際にトレンチ１４表面が陰になることが抑制されるので、キャパシタ絶縁膜１９の成膜性の低下が防げるため、均一な厚さのキャパシタ絶縁膜１９を成膜することが可能になる。これによって、キャパシタ性能の向上が図れる。
【００２４】
また、図２に示すように、上記本発明の半導体装置の製造方法で作製されたキャパシタの容量は、前記図３によって説明した従来のトレンチ（トレンチ内面をＨＳＧ等で加工していないトレンチ）を用いたキャパシタの容量と比較すると、およそ１.５倍に向上した。この比較では、キャパシタ部分のトレンチ深さはいずれも６μｍとし、キャパシタ絶縁膜はいずれも窒化膜と酸化膜との積層膜からなるＮＯ膜を用いた。
【産業上の利用可能性】
【００２５】
本発明の半導体装置の製造方法は、半導体デザインルールの微細化に伴うキャパシタ容量を確保するトレンチキャパシタを用いる半導体装置の製造方法全般に適用することができ、特には、ＤＲＡＭのキャパシタの製造方法という用途に適用することが好適である。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の製造方法に係る一実施例を示した製造工程断面図である。
【図２】本発明の製造方法により製造されたキャパシタ容量と従来のトレンチキャパシタ容量とを比較した図面である。
【図３】従来のトレンチキャパシタの構成を示した概略構成断面図である。
【符号の説明】
【００２７】
１１…半導体基板、１４…トレンチ、１６…半球状シリコン、１８…凹部、１９…キャパシタ絶縁膜
【図１】
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【図２】
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【図３】
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