(57)【要約】【課題】  顧客側のソフトウェア修正を伴うことなく、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の消費電力の低減化を図る。【解決手段】  基準クロック信号を発生させる発振器（１０１）と、上記基準クロック信号の周波数を逓倍して逓倍クロック信号を形成するＰＬＬ回路（１０２）と、上記逓倍クロック信号に基づいて内部クロック信号を形成するクロックパルスジェネレータ（１０３）と、上記内部クロック信号に同期動作する中央処理装置（１０５）と、外部から供給された電源電圧を降圧して内部電源電圧を形成する降圧回路（１０７）と、上記逓倍クロック信号の周波数に応じてチップ内の消費電力を制御する消費電力制御回路（１０８）とを設け、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の消費電力を制御可能にする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準クロック信号を発生させる発振器と、
上記基準クロック信号の周波数を逓倍することによって所定周波数の逓倍クロック信号を形成するためのＰＬＬ回路と、
上記逓倍クロック信号に基づいて、チップ内の各部に供給される内部クロック信号を形成するクロックパルスジェネレータと、
上記クロックパルスジェネレータから出力された内部クロック信号に同期動作する中央処理装置と、
外部から供給された電源電圧を降圧して、チップ内の各部に供給される内部電源電圧を形成するための降圧回路と、
上記逓倍クロック信号の周波数に応じてチップ内の消費電力を制御するための消費電力制御回路と、を含む半導体集積回路。
【請求項２】
上記ＰＬＬ回路は、上記基準クロック信号と上記逓倍クロック信号との位相比較を可能とする位相比較回路と、
上記位相比較回路の比較結果に従って周波数コントロール電圧を形成するためのチャージポンプと、
上記周波数コントロール電圧に応じた周波数で発振する電圧制御発振器と、
上記電圧制御発振器の出力信号を分周するための分周器と、を含んで成る請求項１記載の半導体集積回路。
【請求項３】
外部から取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器と、
上記外部から取り込まれるアナログ信号に代えて、上記ＰＬＬ回路における周波数コントロール電圧を上記ＡＤ変換器に供給可能な選択回路と、
上記ＰＬＬ回路における周波数コントロール電圧が上記選択回路によって選択された状態における上記ＡＤ変換器の出力信号を保持可能な第１レジスタと、
上記中央処理装置から伝達された制御情報を保持可能な第２レジスタと、を含む請求項２記載の半導体集積回路。
【請求項４】
上記消費電力制御回路は、上記第１レジスタの保持情報と、上記第２レジスタの保持情報とを選択可能なセレクタと、
上記セレクタの選択出力に基づいて、チップ内部の消費電力を制御可能な制御信号を生成する演算部と、を含む請求項３記載の半導体集積回路。
【請求項５】
上記演算部は、上記ＡＤ変換器の出力信号に基づいて上記降圧回路の降圧出力電圧を調整するための制御信号を生成する第１演算部を含む請求項４記載の半導体集積回路。
【請求項６】
上記演算部は、上記ＡＤ変換器の出力信号に基づいて上記発振器の発信ゲインを切り換えるための制御信号を生成する第２演算部を含む請求項５記載の半導体集積回路。
【請求項７】
上記演算部は、上記クロックパルスジェネレータに含まれる出力バッファ、及び上記中央処理装置に含まれる出力バッファを含む複数の出力バッファの駆動能力を切り換えるための制御信号を生成する第３演算部を含む請求項６記載の半導体集積回路。
【請求項８】
第１内部クロック信号に同期動作する複数のモジュールから成る第１モジュール群と、
上記第１内部クロック信号とは周波数が異なる第２内部クロック信号に同期動作する複数のモジュールから成る第２モジュール群と、
外部から供給された電源電圧を降圧して、チップ内の各部に供給される内部電源電圧を形成するための降圧回路と、
上記チップ内の消費電力を制御するための消費電力制御回路と、を含み、
上記降圧回路は、上記第１モジュール群に供給される内部電源電圧を上記消費電力制御回路の出力信号に応じて制御する第１降圧回路と、
上記第２モジュール群に供給される内部電源電圧を上記消費電力制御回路の出力信号に応じて制御する第２降圧回路と、を含んで成る半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはＰＬＬ（フェーズ・ロックド・ループ）回路を内蔵した半導体集積回路に関し、例えば一つの半導体基板に形成されたマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
高速動作を実現するマイクロコンピュータでは、入力クロックをＰＬＬにより逓倍し、内部動作クロックを高速化して動作させるものがある（例えば特許文献１参照）。ＰＬＬ回路を用いればその一方の入力端子に基本となるクロック信号を入力し、末端回路に供給されるクロック信号を他方の入力端子に戻してやることで、最終的なクロック信号の位相を基本クロック信号の位相に一致させることができるため、クロックスキューを低減することが可能となる。
【０００３】
【特許文献１】特開２０００−３２４８０６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＬＬ回路を内蔵し、基準クロック信号の周波数を逓倍することによって高速動作を図ることができる。ＰＬＬ回路を用いたクロックジェネレータとしては、通常、４〜２４ＭＨｚまで発振できるものが多い。しかし、４ＭＨｚで発振させている場合にはオーバースペックとなり、電流を無駄に消費する。そうかといって発振周波数を４ＭＨｚに限定してしまうと、それ以上の周波数のクロック信号を形成できないため、汎用性に欠ける。同様のことは、チップ内部の機能モジュールに供給される内部電源電圧や、各種機能モジュールにおける出力ドライバの駆動能力についてもいえる。それについて本願発明者が検討したところ、顧客の要求によって発振周波数などが異なることから、顧客が使用している周波数を周波数設定用レジスタに設定してもらい、そのレジスタの設定値により発振器能力や各ドライバの駆動能力を調整する方法が有効であることが見いだされた。しかしながら、かかる方法によれば、顧客が使用している周波数を周波数設定用レジスタに設定するために顧客側のソフトウェアを修正する必要があるため、実現するのが面倒となる。
【０００５】
本発明の目的は、顧客側のソフトウェア修正を伴うことなく、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の無駄な電力消費を低減するための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、基準クロック信号を発生させる発振器と、上記基準クロック信号の周波数を逓倍することによって所定周波数の逓倍クロック信号を形成するためのＰＬＬ回路と、上記逓倍クロック信号に基づいて、チップ内の各部に供給される内部クロック信号を形成するクロックパルスジェネレータと、上記クロックパルスジェネレータから出力された内部クロック信号に同期動作する中央処理装置と、外部から供給された電源電圧を降圧して、チップ内の各部に供給される内部電源電圧を形成するための降圧回路と、上記逓倍クロック信号の周波数に応じてチップ内の消費電力を制御するための消費電力制御回路とを含んで半導体集積回路を構成する。
【０００９】
上記の手段によれば、消費電力制御回路は、上記逓倍クロック信号の周波数に応じてチップ内の消費電力を制御する。しかもその制御は上記消費電力制御回路、すなわちハードウェアによって行われる。これにより、顧客側のソフトウェア修正を伴うことなく、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の消費電力を適正化する。このことが、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の無駄な電力消費の低減を達成する。
【００１０】
このとき、上記ＰＬＬ回路は、上記基準クロック信号と上記逓倍クロック信号との位相比較を可能とする位相比較回路と、上記位相比較回路の比較結果に従って周波数コントロール電圧を形成するためのチャージポンプと、上記周波数コントロール電圧に応じた周波数で発振する電圧制御発振器と、上記電圧制御発振器の出力信号を分周するための分周器とを含んで構成することができる。
【００１１】
また、外部から取り込まれたアナログ信号をディジタル信号に変換可能なＡＤ変換器と、上記外部から取り込まれるアナログ信号に代えて、上記ＰＬＬ回路における周波数コントロール電圧を上記ＡＤ変換器に供給可能な選択回路と、上記ＰＬＬ回路における周波数コントロール電圧が上記選択回路によって選択された状態における上記ＡＤ変換器の出力信号を保持可能な第１レジスタと、上記中央処理装置から伝達された制御情報を保持可能な第２レジスタとを設けることができる。
【００１２】
上記消費電力制御回路は、上記第１レジスタの保持情報と、上記第２レジスタの保持情報とを選択可能なセレクタと、上記セレクタの選択出力に基づいて、チップ内部の消費電力を制御可能な制御信号を生成する演算部とを含んで構成することができる。
【００１３】
上記演算部は、上記ＡＤ変換器の出力信号に基づいて上記降圧回路の降圧出力電圧を調整するための制御信号を生成する第１演算部を含んで構成することができる。
【００１４】
上記演算部は、上記ＡＤ変換器の出力信号に基づいて上記発振器の発信ゲインを切り換えるための制御信号を生成する第２演算部を含んで構成することができる。
【００１５】
上記演算部は、上記クロックパルスジェネレータに含まれる出力バッファ、及び上記中央処理装置に含まれる出力バッファを含む複数の出力バッファの駆動能力を切り換えるための制御信号を生成する第３演算部を含んで構成することができる。
【００１６】
また、第１内部クロック信号に同期動作する複数のモジュールから成る第１モジュール群と、上記第１内部クロック信号とは周波数が異なる第２内部クロック信号に同期動作する複数のモジュールから成る第２モジュール群と、外部から供給された電源電圧を降圧して、チップ内の各部に供給される内部電源電圧を形成するための降圧回路と、上記チップ内の消費電力を制御するための消費電力制御回路とを含むとき、上記降圧回路は、上記第１モジュール群に供給される内部電源電圧を上記消費電力制御回路の出力信号に応じて制御する第１降圧回路と、上記第２モジュール群に供給される内部電源電圧を上記消費電力制御回路の出力信号に応じて制御する第２降圧回路とを含んで構成する。これによれば、モジュール毎に、クロック信号の周波数に応じて内部電源電圧を制御することによって消費電力の適正化を達成する。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、顧客側のソフトウェア修正を伴うことなく、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の無駄な電力消費を低減することができる。
【発明を実施するための最良の形態】
【００１９】
図２には、本発明にかかる半導体集積回路の一例であるマイクロコンピュータの全体的な構成例が示される。図２に示されるマイクロコンピュータ２００は、特に制限されないが、基準クロック信号を発生させるための発振器（ＯＳＣ）１０１、上記基準クロック信号の周波数を逓倍するためのＰＬＬ（フェーズ・ロックド・ループ）回路１０２、上記ＰＬＬ回路１０２の出力信号に基づいて内部クロック信号を形成するためのクロックパルスジェネレータ（ＣＰＧ）１０３、上記内部クロック信号に同期動作可能なＣＰＵ（中央処理装置）１０５、外部から供給された電源電圧を降圧して内部電源電圧を形成するための内部電源降圧回路（ＡＮＴＣＮＴ）１０７、各部の消費電力を制御するための消費電力制御回路（ＳＵＰＣＮＴ）１０８、システム全体の動作制御を司るシステムコントローラ（ＳＹＳＣＮＴ）１０９、上記ＰＬＬ回路１０２から出力される逓倍クロック信号の周波数認識を可能とする周波数認識制御回路（ＦＲＥＣＮＴ）１１０、入力されたアナログ信号をディジタル信号に変換可能なＡＤ変換器（ＡＤＣ）１１１、所定の機能を有する周辺モジュール（ＭＯＤ）２０２，２０７、時間計測のためのタイマ（ＴＩＭ）２０３、バスステート制御のためのバスステートコントローラ（ＢＵＳＣ）２０４、上記ＣＰＵ１０５で実行されるプログラムなどが記憶されるＲＯＭ（リード・オンリー・メモリ）２０５、上記ＣＰＵ１０５での演算処理の作業領域などとして使用されるＲＡＭ（ランダム・アクセス・メモリ）２０６を含み、単結晶シリコン基板などの一つの半導体基板に形成される。上記半導体基板の縁辺部には、上記複数の機能モジュールを包囲するように複数の端子２０１が設けられ、上記複数の機能モジュールと外部との間で各種信号のやり取りが可能とされる。
【００２０】
図１には、図２に示されるマイクロコンピュータ２００における主要部の詳細な構成例が示される。
【００２１】
発振器１０１は、端子ＥＸＴＡＬ，ＸＴＡＬに外付けされた水晶振動子１０６による振動を利用して基準クロック信号を発生する。発振器１０１には、上記水晶振動子１０６に対して並列接続されるインバータが設けられている。このインバータの駆動能力が高いほど、換言すれば、発振器１０１の発振ゲインが高いほど、多くの電力を消費する。そこで、本例では以下に詳述するように消費電力制御回路１０８からの発振ゲイン切り換え信号１１により発振器１０１の発振ゲインの最適化を図っている。
【００２２】
ＰＬＬ回路１０２は、上記発振器１０１によって生成された基準クロック信号を取り込み、上記基準クロック信号の周波数を逓倍することによって逓倍クロック信号を得る。この逓倍クロック信号は後段のクロックパルスジェネレータ１０３に供給される。上記基準クロック信号の周波数逓倍率（×１，×２，×４）は、後述するシステムコントローラ１０９からの逓倍制御信号１２によって切り換え可能とされる。ＰＬＬ回路１０２から端子ＰＬＬＣＡＰが引き出される。この端子ＰＬＬＣＡＰから周波数コントロール電圧を取り出すことができる。この周波数コントロール電圧は、後述するようにＡＤ変換器１１１に伝達されて、ディジタル信号に変換される。
【００２３】
クロックパルスジェネレータ１０３は、上記ＰＬＬ回路１０２からの逓倍クロック信号を分周することによって、チップ内のＣＰＵ１０５や、ＲＯＭ２０５、ＲＡＭ２０６などの各モジュールに供給される内部クロック信号を形成する。クロックパルスジェネレータ１０３における逓倍クロック信号の分周比は、システムコントローラ１０９からのクロック分周選択信号４５によって制御される。そしてこのクロックパルスジェネレータ１０３内のクロック信号を出力するための出力バッファの駆動能力は後述する消費電力制御回路１０８からの駆動能力制御信号１３によって制御される。特に制限されないが、上記出力バッファの駆動能力の制御は、クロックパルスジェネレータ１０３内の出力バッファを形成するトランジスタの並列接続個数を調整することによって可能とされる。つまり、上記出力バッファを形成するトランジスタの並列接続個数が多くなるほど、上記出力バッファの駆動能力が大きくなる。出力バッファの駆動能力が大きくなるほど、そこでの消費電力は増大する。そこで本例では、以下に詳述するように上記消費電力制御回路１０８からの駆動能力制御信号１３によってクロックパルスジェネレータ１０３内の出力バッファの駆動能力の適正化が図られる。
【００２４】
ＣＰＵ１０５は、演算処理に関して他の機能モジュール等に信号を供給するための出力バッファを備える。そしてこの出力バッファの駆動能力が大きくなるほど、そこでの消費電力は増大する。そこで本例では、出力バッファの駆動能力を、後述する消費電力制御回路１０８からの駆動能力制御信号１４によって制御される。特に制限されないが、上記出力バッファの駆動能力の制御は、ＣＰＵ１０５内の出力バッファを形成するトランジスタの並列接続個数を調整することによって可能とされる。
【００２５】
ＡＤ変換器１１１は、端子ＡＮ０〜ＡＮｘを介して外部から取り込まれたアナログ信号をディジタル信号に変換する機能を有する。上記端子ＡＮ０〜ＡＮｘとＡＤ変換器１１１との間にトランスファＭＯＳによるゲート回路１１３−０〜１１３−ｘが配置され、上記端子ＰＬＬＣＡＰとＡＤ変換器１１１との間にトランスファＭＯＳによるゲート回路１１２−０が配置される。ゲート回路１１２−０は、周波数認識制御回路１２１からのゲート制御信号１５によって動作制御される。ゲート回路１１３−０〜１１３−ｘは、ＡＤ変換器１１１から出力されるゲート制御信号１１５−０〜１１５−ｘによって動作制御される。ゲート回路１１２−０と、ゲート回路１１３−０〜１１３−ｘとは排他的に動作される。例えばゲート回路１１２−０が導通状態とされるとき、ゲート回路１１３−０〜１１３−ｘは非導通状態とされ、ゲート回路１１３−０〜１１３−ｘが導通状態とされるとき、ゲート回路１１２−０は非導通状態とされる。このような制御により、単一のＡＤ変換器１１１を、上記端子ＡＮ０〜ＡＮｘからのアナログ信号のＡＤ変換と、上記ＰＬＬ回路１０２からの周波数コントロール電圧のＡＤ変換とに用いることができる。ＡＤ変換器１１１の出力は、専用データバス１２２を介して周波数認識制御回路１１０に伝達される。
【００２６】
周波数認識制御回路１１０は、上記ＰＬＬ回路１０２から出力される逓倍クロック信号の周波数を認識する機能を有し、第１レジスタＤ＿Ｒｅｇ１、及び第２レジスタＤ＿Ｒｅｇ２を含む。第１レジスタＤ＿Ｒｅｇ１には、上記端子ＰＬＬＣＡＰからの周波数コントロール電圧が、ＡＤ変換器１１１でＡＤ変換されたものが書き込まれる。また、第２レジスタＤ＿Ｒｅｇ２には、上記ＣＰＵ１０５で所定のプログラムが実行されることにより、所定の制御情報が周辺モジュール共通データバス１２１を介して書き込まれる。この上記第１レジスタＤ＿Ｒｅｇ１、及び第２レジスタＤ＿Ｒｅｇ２の保持情報は、電力制御回路１０８に伝達される。尚、上記第１レジスタＤ＿Ｒｅｇ１、及び第２レジスタＤ＿Ｒｅｇ２は、端子ＲＥＳを介して取り込まれるリセット信号によってリセット可能とされる。
【００２７】
内部電源降圧回路１０７は、外部から供給された電源電圧を降圧してチップ内機能モジュールの内部電源電圧を形成する。この内部電源電圧の値は、消費電力制御回路１０８からの内部電圧制御信号１６によって制御可能とされる。
【００２８】
電力制御回路１０８は、上記周波数認識制御回路１１０内の第１レジスタＤ＿Ｒｅｇ１及び第２レジスタＤ＿Ｒｅｇ２の出力、システムコントローラ１０９からのモード信号４４や逓倍制御信号１２などに基づいて、内部電源降圧回路１０７、発振器１０１、クロックパルスジェネレータ１０３、ＣＰＵ１０５などのチップ内機能モジュールの消費電力を制御する。具体的には、ＰＬＬ回路１０２からの逓倍クロック信号の周波数に応じて、内部電源降圧回路１０７の出力電圧や、発振器１０１での発振ゲイン、クロックパルスジェネレータ１０３及びＣＰＵ１０５の出力バッファの駆動能力を制御することで、チップ内部での消費電力を制御する。
【００２９】
図３には、上記ＰＬＬ回路２００の構成例が示される。
【００３０】
上記ＰＬＬ回路１０２は、特に制限されないが、図３に示されるように位相比較器（ＣＯＭＰ）３０１、チャージポンプ３１１、電圧制御発振器（ＶＣＯ）３０４、分周器３０５，３０６、セレクタ（ＳＥＬ）３０７を含んで成る。位相比較器３０１は、上記発振器１０１からの基準クロック信号ｆｒと、上記分周器３０５からの帰還クロック信号ｆｐとの位相比較を行う。この位相比較によりアップ信号Ｕｐ及びダウン信号Ｄｏｗｎが形成される。そしてこのアップ信号Ｕｐ及びダウン信号Ｄｏｗｎは後段のチャージポンプ３１１に供給される。チャージポンプ３１１は、ｐチャネル型ＭＯＳトランジスタ３０２とｎチャンネル型ＭＯＳトランジスタ３０３とが直列接続され、この直列接続ノードとグランドＧＮＤとの間に抵抗３０８とキャパシタ３０９との直列接続回路が設けられて成る。上記抵抗３０８とキャパシタ３０９との直列接続ノードから端子ＰＬＬＣＡＰが引き出される。また、上記ｐチャネル型ＭＯＳトランジスタ３０２のソース電極は高電位側電源に結合され、上記ｎチャンネル型ＭＯＳトランジスタ３０３のソース電極はグランドＧＮＤに結合される。上記位相比較器３０１からのアップ信号Ｕｐによってｐチャネル型ＭＯＳトランジスタ３０２が駆動制御され、それによって上記キャパシタ３０９へのチャージ電流３１０が流れる。また、上記位相比較器３０１からのダウン制御信号Ｄｏｗｎによりｎチャンネル型ＭＯＳトランジスタ３０３が駆動制御され、それによって、上記キャパシタ３０９からのディスチャージ電流が流れる。このキャパシタ３０９の充放電により端子ＰＬＬＣＡＰには、周波数コントロール電圧３１が得られる。上記電圧制御発振器３０４は、上記周波数コントロール電圧３１に応じた周波数のクロック信号を出力する。このクロック信号は、分周器３０５，３０６を介することにより帰還クロック信号ｆｐとして位相比較器３０１に伝達される。ここで上記分周器３０５，３０６は、それぞれ入力信号を１／２分周する。上記電圧制御発振器３０４の出力、分周器３０６の出力、分周器３０５の出力は、セレクタ３０７により選択される。このセレクタ３０７は逓倍制御信号１２によって動作制御され、それによって逓倍クロック信号ＣＬＫ−ＯＵＴの周波数逓倍率（×１，×２，×４）の切り換えが可能とされる。
【００３１】
ここで、上記端子ＰＬＬＣＡＰにおける周波数コントロール電圧３１の電圧レベルＶＰＬＬＣＡＰ〔Ｖ〕と、逓倍クロック信号ＣＬＫ−ＯＵＴ〔ＭＨｚ〕とは、図６に示されるように一定の相関を有しているため、周波数コントロール電圧３１をモニタすることで逓倍クロック信号ＣＬＫ−ＯＵＴの周波数を推定することが可能となる。本例では、周波数コントロール電圧３１をＡＤ変換器１１１でディジタル信号に変換し、それに基づいて、消費電力制御回路１０８でチップ内機能モジュールの消費電力を制御することで、逓倍クロック信号ＣＬＫ−ＯＵＴに応じたチップ内機能モジュールの消費電力制御を行うようにしている。
【００３２】
図４には、上記消費電力制御回路１０８の構成例が示される。
【００３３】
図４に示されるように、上記消費電力制御回路１０８は、選択部（ＳＥＬ）４０４と、演算部４０５とを含む。選択部４０４は、ＣＰＵ１０５から伝達された選択信号４６に従って第１レジスタＤ＿Ｒｅｇ１の出力と、第２レジスタＤ＿Ｒｅｇ２の出力とを選択的に上記演算部４０５に伝達する。演算部４０５は、モード信号４４により低消費電力モードが指定された場合には、選択部４０４の出力信号に応じた出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を形成する。出力信号ＯＵＴ１は第１演算部（ＰＯＥ（１））４０１により形成され、出力信号ＯＵＴ２は第２演算部（ＰＯＥ（２））４０２により形成され、出力信号ＯＵＴ３は第３演算部（ＰＯＥ（３））４０３により形成される。
【００３４】
出力信号ＯＵＴ１は、逓倍クロック信号ＣＬＫ−ＯＵＴの周波数に応じて２段階の切り換えを可能とするもので、駆動能力制御信号１３，１４に対応する。本例では、出力信号ＯＵＴ１に従って、クロックパルスジェネレータ１０３内の出力バッファや、ＣＰＵ１０５内の出力バッファの駆動能力が２段階に切り換えられる。
【００３５】
出力信号ＯＵＴ２は、逓倍クロック信号ＣＬＫ−ＯＵＴの周波数に応じて４段階の切り換えを可能とするもので、発振ゲイン切り換え信号１１に対応する。本例では、出力信号ＯＵＴ２に従って、発振器１０１における発振ゲインが４段階に切り換えられる。
【００３６】
出力信号ＯＵＴ３は、逓倍クロック信号ＣＬＫ−ＯＵＴの周波数に応じて８段階の切り換えを可能とするもので、内部電圧制御信号１６に対応する。本例では、出力信号ＯＵＴ３に従って、内部電源電圧のレベルが８段階に切り換えられる。
【００３７】
図５には、上記のように構成されたマイクロコンピュータ２００の主要動作が示される。
【００３８】
先ず、ハードウェアウェアによる動作について説明する。
【００３９】
マイクロコンピュータ２００を含むシステムの電源が投入されることで電源電圧がマイクロコンピュータ２００に供給され、発振器１０１の動作が安定するまでの発振安定時間が経過して基準クロック信号が安定した後に（Ｓ２）、端子ＲＥＳのリセット信号がネゲートされることでリセットが解除される（Ｓ３）。このリセット解除後に、周波数コントロール電圧３１がＡＤ変換器１１１によりディジタル信号に変換され（Ｓ４）、それが第１レジスタＤ＿Ｒｅｇ１へ転送されて書き込まれる（Ｓ５）。そして、消費電力制御回路１０８において上記第１レジスタＤ＿Ｒｅｇ１の保持情報に基づく演算処理が行われることによって出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３が得られ（Ｓ６）、それに従って、内部電源電圧降圧回路１０７における降圧出力の適正化、発振器１０１における発振ゲインの適正化、クロックパルスジェネレータ１０３やＣＰＵ１０５内の出力バッファにおける駆動能力の適正化により、低消費電力化が図られる（Ｓ７）。その状態でマイクロコンピュータ２００での演算処理が行われる（Ｓ１１）。
【００４０】
次に、ソフトウェアによる動作について説明する。
【００４１】
上記ステップＳ３におけるリセット解除後に、ＣＰＵ１０５によりチップ各部の動作初期設定、ＰＬＬ回路１０２における周波数逓倍設定、及びクロックパルスジェネレータ１０３における分周設定等が行われる（Ｓ８）。そして、ハードウェアによる周波数認識が選択されているか、ソフトウェアによる周波数認識が選択されているかの判断が行われる（Ｓ９）。この判断において、ソフトウェアによる周波数認識が選択されていると判断された場合には、第２レジスタＤ＿Ｒｅｇ２へのデータライトが行われ、この第２レジスタＤ＿Ｒｅｇ２の保持情報が上記ステップＳ６での演算処理に供される。それに対して、上記ステップＳ９の判別において、ハードウェアによる周波数認識が選択されていると判断された場合には、第２レジスタＤ＿Ｒｅｇ２へのデータライトが行われることはなく、第１レジスタＤ＿Ｒｅｇ１の保持情報が上記ステップＳ６での演算処理に供される。
【００４２】
上記例によれば、以下の作用効果を得ることができる。
【００４３】
（１）消費電力制御回路１０８により、チップ内部のモジュールに供給されるクロック信号の周波数に連動してチップ内部の消費電力を適正化することができる。この消費電力を適正化により無駄な電力消費の低減を図ることができる。しかも、この制御はハードウェアによって行われるものであるから、顧客側のソフトウェア修正を伴うことはない。
【００４４】
（２）上記ＰＬＬ回路１０２は、位相比較回路３０１、チャージポンプ３１１、電圧制御発振器３０４を含んで構成することができ、その場合において、端子ＰＬＬＣＡＰから周波数コントロール電圧を得ることができ、この周波数コントロール電圧に基づいて上記ＰＬＬ回路１０２の逓倍クロック信号の周波数を容易に推定することができる。
【００４５】
（３）第１レジスタＤ＿Ｒｅｇ１と第２レジスタＤ＿Ｒｅｇ２とを設けることにより、上記第１レジスタＤ＿Ｒｅｇ１の保持情報に基づく制御と、第２レジスタＤ＿Ｒｅｇ２の保持情報に基づく制御とが可能になる。その場合において、第２レジスタＤ＿Ｒｅｇ２にはＣＰＵ１０５によってデータの書き込みを行うことにより、そのデータを上記消費電力制御回路１０８での制御に反映させることができる。
【００４６】
図７には、上記マイクロコンピュータ２００における主要部の別の構成例が示される。
【００４７】
プロセスの微細化に伴い、スタンバイ時電流低減等を目的にチップ内機能モジュールを複数のグループに分け、このグループ毎に電源電圧の適正化を図ること良い。例えば図７に示されるように、ＣＰＵ（中央処理装置）１０５、ＢＵＳＣ（バスステートコントローラ）２０４、ＲＯＭ（リードオンリーメモリ）２０５を含んで第１モジュール群７０１が形成され、ＴＩＭ（タイマ）２０３、ＳＣＩ（シリアルコミュニケーションインタフェース）７０３、ＰＷＭ（パルス幅変調回路）７０４を含んで第２モジュール群７０２が形成される。クロックパルスジェネレータ１０３は、助行き第１モジュール群７０１に供給される第１クロック信号ＣＬＫ１と、上記第２モジュール群７０２に供給される第２クロック信号ＣＬＫ２とを形成する。このとき、第１クロック選択信号７１０に応じて上記第１クロック信号ＣＬＫ１の周波数を選択することができ、第２クロック選択信号７１１に応じて上記第２クロック信号ＣＬＫ２の周波数を選択することができる。また、内部電源降圧回路１０７は、上記第１モジュール群７０１と上記第２モジュール群７０２とに対応して第１内部電源降圧部（ＡＮＴＣＮＴ（１））１０７−１と、第２内部電源降圧部（ＡＮＴＣＮＴ（１））１０７−２を含み、上記第１モジュール群７０１に供給される内部電源電圧と、上記第２モジュール群７０２に供給される内部電源電圧とを別個に制御することができるようになっている。消費電力制御回路１０８においては、上記第１クロック選択信号７１０に応じて第１内部電源降圧部１０７−１の動作を制御し、上記第２クロック選択信号７１１に応じて第２内部電源降圧部１０７−２の動作を制御する。これにより、モジュール群毎に、クロック周波数と電源電圧の適正化を図ることによって無駄な電力消費を抑えることができる。尚、その他の機能モジュールについては、図１に示されるのと同様であるため、それについての詳細な説明を省略する。
【００４８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、消費電力制御回路１０８の制御対象とされる機能モジュールは、適宜に決定することができる。
【００５０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００５１】
本発明は、複数の機能モジュールを含むことを条件に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータにおける主要部の詳細な構成例ブロック図である。
【図２】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図３】上記マイクロコンピュータに含まれるＰＬＬ回路の詳細な構成例ブロック図である。
【図４】上記マイクロコンピュータに含まれる消費電力制御回路の詳細な構成例ブロック図である。
【図５】上記マイクロコンピュータの主要動作のフローチャートである。
【図６】上記ＰＬＬ回路における主要部の特性図である。
【図７】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【符号の説明】
【００５３】
１０１  発振器
１０２  ＰＬＬ回路
１０３  クロックパルスジェネレータ
１０５  ＣＰＵ
１０８  消費電力制御回路
１０９  システムコントローラ
１１０  周波数認識制御回路
１１１  ＡＤ変換器
２００  マイクロコンピュータ
２０１  端子
２０２  周辺モジュール
２０３  タイマ
２０４  バスステートコントローラ
２０５  ＲＯＭ
２０６  ＲＡＭ
２０７  周辺モジュール
３０１  位相比較回路
３０２  ｐチャネル型ＭＯＳトランジスタ
３０３  ｎチャンネル型ＭＯＳトランジスタ
３０４  電圧制御発振器
３０５，３０６  分周器
３０７  セレクタ
４０１  第１演算部
４０２  第２演算部
４０３  第３演算部
４０４  選択部
４０５  演算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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