(57)【要約】【課題】アナログ入力Ｖｉｎ０の信号線と高低２つのクランプ電位点Ｐ１及びＰ２との間にそれぞれ設けられたダイオードＤ１，Ｄ２及びＤ３，Ｄ４を、アナログ入力信号の正および負方向の過電圧時にそれぞれ導通させてアナログ入力の過電圧を規制する過電圧保護回路を簡単に構成しながら、多チャネルアナログ入力の同時過電圧時にもクランプ電位点Ｐ１及びＰ２の電位変動を小さく、従って規制後の過電圧値を低く抑える。【解決手段】アナログ入力の正常な上限および下限の電圧にほぼ等しい高圧側及び低圧側の電源Ｖｃｃ及び０Ｖにそれぞれ抵抗Ｒ１及びＲ３を介してエミッタが接続されると共に、ベースが当該電源の電位に対し直列ダイオード２個Ｄ１１，Ｄ１２及びＤ１３，Ｄ１４の順電圧降下でバイアスされ、常時は定電流回路を形成するＰＮＰトランジスタＱ１及びＮＰＮトランジスタＱ２のエミッタを、それぞれクランプ電位点Ｐ１及びＰ２とする。【選択図】        図１
2006340253.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号の信号線にアノードが接続され、該アナログ入力信号の正方向の過電圧によって導通する第１のダイオードと、前記信号線にカソードが接続され、前記アナログ入力信号の負方向の過電圧によって導通する第２のダイオードとを持つアナログ入力の過電圧保護回路であって、
前記アナログ入力信号の正常な上限値にほぼ等しい所定の電圧を持つ高圧側電源にアノード端が接続され常時通電状態にある第１の２個直列のダイオード、この第１の２個直列のダイオードのカソード端にベースが接続されると共に前記高圧側電源により第１の抵抗を介しエミッタに給電されて常時通電状態にあるＰＮＰトランジスタ、前記アナログ入力信号の正常な下限値にほぼ等しい所定の電圧を持つ低圧側電源にカソード端が接続され常時通電状態にある第２の２個直列のダイオード、この第２の２個直列のダイオードのアノード端にベースが接続されると共に前記低圧側電源により第２の抵抗を介しエミッタに給電されて常時通電状態にあるＮＰＮトランジスタを備え、
前記第１のダイオードのカソードが前記ＰＮＰトランジスタのエミッタに接続され、前記第２のダイオードのアノードが前記ＮＰＮトランジスタのエミッタに接続されてなることを特徴とするアナログ入力の過電圧保護回路。
【請求項２】
前記過電圧保護回路を経たアナログ入力信号がＡ／Ｄ変換器への被変換アナログ入力となることを特徴とする請求項１に記載のアナログ入力の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ａ／Ｄ変換器などへのアナログ入力信号の正方向および負方向の過大な電圧を制限する回路としてのアナログ入力の過電圧保護回路に関するものである。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【背景技術】
【０００２】
図５はこの種の従来の過電圧保護回路の構成例を示す。同図においてＯＰ１、ＯＰ２は図外の外部機器からのチャネル別のアナログ入力を必要に応じてそれぞれオフセットまたは（および）増幅しアナログ入力信号Ｖｉｎ０として出力するオペアンプで、本例では正常動作時には０〜５Ｖの範囲の信号をデジタル変換対象の信号としてＡ／Ｄ変換器１に向けて出力するものとする。なお、Ｒｓ１、Ｒｓ２はそれぞれオペアンプＯＰ１、ＯＰ２の出力部に挿入された短絡保護抵抗である。
この抵抗Ｒｓ１、Ｒｓ２の出力端とＡ／Ｄ変換器１との間に、且つ電源Ｖｃｃ（本例では５Ｖ）と０Ｖの間に設けられたダイオードＤ１〜Ｄ４からなる回路はアナログ入力信号Ｖｉｎ０の正方向および負方向の正常レベルを越える過大な電圧を制限し、制限後のアナログ入力信号Ｖｉｎ１として後段のＡ／Ｄ変換器１に与える過電圧保護回路である。
【０００３】
ここでダイオードＤ１〜Ｄ４の順電圧降下をＶＦとすると、ダイオードＤ１、Ｄ２はそれぞれオペアンプＯＰ１、ＯＰ２からのアナログ入力信号Ｖｉｎ０の電圧が（Ｖｃｃ＋ＶＦ）（Ｖ）を越えると導通して、この過電圧を電源Ｖｃｃ側へ放出することにより（換言すれば、アナログ入力Ｖｉｎ０の正方向の過電圧をダイオードＤ１、Ｄ２を介し電源Ｖｃｃの電位にクランプすることにより）、Ａ／Ｄ変換器１へのアナログ入力信号Ｖｉｎ１の正方向の過電圧を（Ｖｃｃ＋ＶＦ）（Ｖ）、あるいはその近傍に制限する。
また、ダイオードＤ３、Ｄ４はそれぞれオペアンプＯＰ１、ＯＰ２からのアナログ入力信号Ｖｉｎ０の電圧が（−ＶＦ）（Ｖ）を下回ると導通して、この負方向の過電圧側へ電源０（Ｖ）を印加することによって（換言すれば、アナログ入力Ｖｉｎ０の負方向の過電圧をダイオードＤ３、Ｄ４を介し電源０（Ｖ）の電位にクランプすることにより）、Ａ／Ｄ変換器１へのアナログ入力信号Ｖｉｎ１の負方向の過電圧を（−ＶＦ）（Ｖ）、あるいはその近傍に制限する。
【０００４】
このようにして図５の過電圧保護回路は次式の電圧範囲のアナログ入力信号Ｖｉｎ０はそのままＡ／Ｄ変換器１へのアナログ入力信号Ｖｉｎ１とし、この電圧範囲を越えるアナログ入力信号Ｖｉｎ０の正、負方向の過電圧を制限する。
Ｖｉｎ１＝−ＶＦ〜（Ｖｃｃ＋ＶＦ）（Ｖ）
このため、制限を受けないアナログ入力信号Ｖｉｎ１の電圧範囲が電源電圧の範囲（０〜Ｖｃｃ）（Ｖ）、従って本例ではＡ／Ｄ変換器１の変換範囲（０〜５）（Ｖ）よりダイオードの電圧降下ＶＦ（Ｖ）分上下に超過した電圧範囲となる。
使用するＡ／Ｄ変換器１によってはこの超過電圧（特に負側）が許容できないものもある。このため、図４のように電源Ｖｃｃ、０（Ｖ）の間にダイオードＤ５、抵抗Ｒ０、ダイオードＤ６の直列回路を追加し、電源のＶｃｃと０（Ｖ）の電位に対して、それぞれダイオード電圧降下ＶＦ（Ｖ）分オフセットした、（Ｖｃｃ−ＶＦ）（Ｖ）の電位点Ｐ１と、（０＋ＶＦ）（Ｖ）の電位点Ｐ２を作り、この電位点Ｐ１とＰ２の電位をクランプ電位に用いたり、ダイオードＤ１〜Ｄ４にショットキー・バリア・ダイオードなどの順電圧降下ＶＦの低いタイプのダイオードを特別に選定したりする方式が取られている。
【０００５】
なお、特許文献１には、入力端子からのアナログ入力を増幅する増幅回路に使用している正の高電圧電源および負の低電圧電源よりもそれぞれダイオード電圧降下１段分以上内側で動作電圧範囲内になるようにした２つの基準電圧をそれぞれ作成する、定電圧ダイオードおよび抵抗の直列回路の２組と、増幅回路の入力端子に印加する電圧が２つの基準電圧から逸脱した過電圧となる場合にグランド端子に電流を流し、増幅回路の入力端子電圧が高電圧および低電圧の電源範囲を越えないようにするＰＮＰトランジスタおよびＮＰＮトランジスタを含んだ過電圧保護回路が開示されている。
【特許文献１】特開平５−２５９７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２は図４および後述する図１の過電圧保護回路のアナログ入力に対する過電圧リミット特性の例を示す。なお、図２の横軸は過電圧保護回路への入力となる、つまり過電圧保護回路によって制限される以前の（本例ではオペアンプ出力としての）アナログ入力信号Ｖｉｎ０、図２の縦軸は過電圧保護回路から出力する、つまり過電圧保護回路によって制限された（本例ではＡ／Ｄ変換器１への入力としての）アナログ入力信号Ｖｉｎ１である。
図２において一点鎖線のカーブは図４のアナログ入力が１チャネルのみの場合を示し、破線のカーブは図４のアナログ入力が複数チャネルの場合を示す。この図に示すように１チャネルの場合も複数チャネルの場合も、アナログ入力信号Ｖｉｎ０が正常電圧範囲（０〜Ｖｃｃ）（Ｖ）内にある間は制限されず、この正常電圧範囲を正または負方向に越える過電圧になると、共にカーブの水平方向の勾配が正常電圧範囲の勾配よりも小さくなって過電圧が制限されている。
【０００７】
図３はＡ／Ｄ変換器１の入出力特性の例を示し、図３の横軸はＡ／Ｄ変換器１へのアナログ入力信号Ｖｉｎ１、同図の縦軸はアナログ入力信号Ｖｉｎ１に対するＡ／Ｄ変換値としてのデジタル出力である。本例ではＡ／Ｄ変換器１は１２ビットの変換桁数を持つものとし図２の正常電圧範囲に相当するアナログ入力信号Ｖｉｎ１の電圧としての（０〜Ｖｃｃ）（＝０〜５）（Ｖ）を０から（１２12−１）＝４０９５のデジタル出力に変換する。
なお、図２のアナログ入力信号Ｖｉｎ１の計測電圧範囲である０〜５Ｖの領域と、０Ｖを下回る所定の電圧範囲としてのアンダーレンジ領域と、同じくアナログ入力電圧Ｖｉｎ１の５Ｖを上回る所定の電圧範囲としてのオーバーレンジ領域とを含む電圧範囲がこのＡ／Ｄ変換器１の最大定格の電圧範囲Ｖｒｍであり、この最大定格電圧範囲Ｖｒｍを越える電圧のアナログ入力信号Ｖｉｎ１は許されない。
【０００８】
また、上記アンダーレンジ領域のアナログ入力信号Ｖｉｎ１に対するデジタル出力は０のままであり、オーバーレンジ領域のアナログ入力信号Ｖｉｎ１に対するデジタル出力はフルスケール４０９５のままである。
ところで、図２のアナログ入力信号Ｖｉｎ１の制限された過電圧部分のカーブは、過電圧保護回路の入力インピーダンス（本例では主として抵抗Ｒに依存する）によって定まる勾配を持ち、過電圧入力が１チャネルのみの場合は、この水平方向の勾配が充分緩やかとなって、過電圧制限後のアナログ入力信号Ｖｉｎ１は制限前のアナログ入力信号Ｖｉｎ０の最大の過電圧時においても上述したＡ／Ｄ変換器１の最大定格電圧範囲Ｖｒｍに納まっている。なお、前記アナログ入力信号Ｖｉｎ０の最大過電圧は、本例では過電圧保護回路の前段のオペアンプＯＰ１、ＯＰ２の正、負電源の電圧となる。
【０００９】
しかし、複数チャネルのアナログ入力信号Ｖｉｎ０が同時に過電圧になると抵抗Ｒ０の電圧降下ＶＲ０が増えて制限後の過電圧部分のカーブの水平方向の勾配も増大し、制限後のアナログ入力信号Ｖｉｎ１でもＡ／Ｄ変換器１の最大定格電圧範囲Ｖｒｍを上下に逸脱するようになり、このＡ／Ｄ変換器１が使用できなくなる。
これを解決するためには、例えば図４の過電圧保護回路をチャネル毎に（つまり、複数個）設けることが考えられるが、このような構成にすると実装スペースが増えて、アナログ信号入力装置のコストも高くなるという問題がある。
また別に、例えば図４のオペアンプＯＰ１、ＯＰ２の正、負電源の電圧を小さくして複数チャネルのアナログ入力が同時に最大過電圧になっても制限後のアナログ入力信号Ｖｉｎ１がＡ／Ｄ変換器１の最大定格電圧範囲Ｖｒｍに納まるようにする方法も考えられる。
【００１０】
しかしながらこの場合、当初、Ａ／Ｄ変換の対象としたいと考えていたアナログ入力Ｖｉｎ０の電圧範囲の（０〜５）Ｖの部分を狭めてＡ／Ｄ変換器１へ与えることになり、Ａ／Ｄ変換器１の分解能を落として使わなければならないという問題を生ずる。
本発明はこのような問題を解消し、複数チャネルのアナログ入力信号Ｖｉｎ０が同時に最大過電圧になっても、アナログ信号入力装置の実装スペースやコストを増やしたり、Ａ／Ｄ変換器１の分解能を落として使用したりすることなく、過電圧制限後のアナログ入力信号Ｖｉｎ１をＡ／Ｄ変換器１の最大定格電圧範囲に納めることができるようにしたアナログ入力の過電圧保護回路を提供することを課題とする。
【課題を解決するための手段】
【００１１】
前記の課題を解決するために請求項１のアナログ入力の過電圧保護回路は、
（オペアンプＯＰ１、ＯＰ２などの出力としての）アナログ入力信号（Ｖｉｎ０）の（保護抵抗Ｒｓ１、Ｒｓ２などを経た）信号線にアノードが接続され、該アナログ入力信号の正方向の過電圧によって導通する第１のダイオード（Ｄ１、Ｄ２など）と、前記信号線にカソードが接続され、前記アナログ入力信号の負方向の過電圧によって導通する第２のダイオード（Ｄ３、Ｄ４など）とを持つアナログ入力の過電圧保護回路であって、
前記アナログ入力信号の正常な上限値にほぼ等しい所定の電圧を持つ高圧側電源（Ｖｃｃ）にアノード端が接続され常時通電状態にある第１の２個直列のダイオード（Ｄ１１およびＤ１２）、この第１の２個直列のダイオードのカソード端にベースが接続されると共に前記高圧側電源により第１の抵抗（Ｒ１）を介しエミッタに給電されて常時通電状態にあるＰＮＰトランジスタ（Ｑ１）、前記アナログ入力信号の正常な下限値にほぼ等しい所定の電圧を持つ低圧側電源（０Ｖなど）にカソード端が接続され常時通電状態にある第２の２個直列のダイオード（Ｄ１３およびＤ１４）、この第２の２個直列のダイオードのアノード端にベースが接続されると共に前記低圧側電源により第２の抵抗（Ｒ３）を介しエミッタに給電されて常時通電状態にあるＮＰＮトランジスタ（Ｑ２）を備え、
前記第１のダイオードのカソードが前記ＰＮＰトランジスタのエミッタに接続され、前記第２のダイオードのアノードが前記ＮＰＮトランジスタのエミッタに接続されてなるようにする。
【００１２】
また請求項２に記載のアナログ入力の過電圧保護回路は、請求項１に記載のアナログ入力の過電圧保護回路において、前記過電圧保護回路を経たアナログ入力信号がＡ／Ｄ変換器（１）への被変換アナログ入力となるようにする。
即ち本発明の作用は、アナログ入力信号の信号線と高低２つのクランプ電位点との間にそれぞれ設けられたダイオードを、アナログ入力信号の正方向および負方向の過電圧時にそれぞれ導通させてアナログ入力信号の過電圧を規制する過電圧保護回路において、
アナログ入力信号の正常な上限および下限の電圧にほぼ等しい高圧側および低圧側の所定電圧の電源にそれぞれ抵抗を介してエミッタが接続されると共に、ベースが当該電源の電位に対し直列ダイオード２個の順電圧降下でバイアスされて常時は定電流回路を形成するＰＮＰおよびＮＰＮトランジスタのエミッタを、それぞれ前記高低２つのクランプ電位点とすることで、回路を簡単に構成しながら、多チャネルのアナログ入力信号が同時に過電圧になってもクランプ電位点の電位変動を小さくし、過電圧規制後のアナログ入力が正常な上下限値を大幅に超過することなく、正常な上下限値の極く近傍の値に抑制されるようにするものである。
【発明の効果】
【００１３】
本発明によれば、アナログ入力信号の信号線と高低２つのクランプ電位点との間にそれぞれ設けられたダイオードを、アナログ入力信号の正方向および負方向の過電圧時にそれぞれ導通させてアナログ入力信号の過電圧を規制する過電圧保護回路において、アナログ入力信号の正常な上限および下限の電圧にほぼ等しい高圧側および低圧側の所定電圧の電源にそれぞれ抵抗を介してエミッタが接続されると共に、ベースが当該電源の電位に対し直列ダイオード２個の順電圧降下でバイアスされて常時は定電流回路を形成するＰＮＰおよびＮＰＮトランジスタのエミッタを、それぞれ前記高低２つのクランプ電位点とするようにしたので、次のような効果を得ることができる。
ａ）多チャネルのアナログ入力信号が同時に過電圧になってもクランプ電位点の電位変動を小さくし、過電圧規制後のアナログ入力信号を正常な上下限値の極く近傍の値に抑制できる。
【００１４】
ｂ）過電圧保護回路を特殊な部品を用いることなく簡単、低コストで、且つ省スペースに構成できる。
ｃ）過電圧規制後のアナログ入力信号を被変換入力とするＡ／Ｄ変換器の変換電圧のスパンを、従ってＡ／Ｄ変換器の分解能を最大限利用することができる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の一実施例としての構成を示す回路図である。図１においては図４に対し、電源Ｖｃｃ（本例では５Ｖ）と０Ｖの間に設けられた、ＰＮＰトランジスタＱ１、抵抗Ｒ１とＲ２、および同方向に直列のダイオードＤ１１とＤ１２からなる回路における前記ＰＮＰトランジスタＱ１のエミッタをクランプ電位点Ｐ１とし、同じく電源Ｖｃｃと０Ｖの間に設けられた、ＮＰＮトランジスタＱ２、抵抗Ｒ３とＲ４、および同方向に直列のダイオードＤ１３とＤ１４からなる回路における前記ＮＰＮトランジスタＱ２のエミッタをクランプ電位点Ｐ２としている点が異なる。
ここで、ＰＮＰトランジスタＱ１のエミッタは抵抗Ｒ１を介して電源Ｖｃｃに接続され、ＰＮＰトランジスタＱ１のコレクタは直接、電源０Ｖに接続されている。そして、直列のダイオードＤ１１，Ｄ１２は電源ＶｃｃとＰＮＰトランジスタＱ１のベースとの間に、カソードをベース側に向けて設けられ、抵抗Ｒ２はＰＮＰトランジスタＱ１のベースと電源０Ｖとの間に設けられている。
【００１６】
このような構成により、ダイオードの順電圧降下をＶＦ（Ｖ）とすると、ＰＮＰトランジスタＱ１のベース電位をトランジスタＱ１の動作状態とは無関係に（Ｖｃｃ−２×ＶＦ）（Ｖ）に維持することができる。
なお、ＰＮＰトランジスタＱ１は常時（つまり、ダイオードＤ１、Ｄ２の非導通時）は、前記の抵抗Ｒ１、Ｒ２およびダイオードＤ１１，Ｄ１２によって定電流回路を構成している。そして、ＰＮＰトランジスタＱ１のエミッタ・ベース間の電圧降下もほぼＶＦ（Ｖ）に等しいので、ＰＮＰトランジスタＱ１のエミッタの電位、つまりクランプ電位点Ｐ１の電位は（Ｖｃｃ−ＶＦ）（Ｖ）に維持されている。
また、ＮＰＮトランジスタＱ２のエミッタは抵抗Ｒ３を介して電源０Ｖに接続され、ＮＰＮトランジスタＱ２のコレクタは直接、電源Ｖｃｃに接続されている。そして、同方向に直列のダイオードＤ１３，Ｄ１４は電源０ＶとＮＰＮトランジスタＱ２のベースとの間に、アノードをベース側に向けて設けられ、抵抗Ｒ４はＮＰＮトランジスタＱ２のベースと電源Ｖｃｃとの間に設けられている。
【００１７】
このような構成により、ダイオードの順電圧降下をＶＦ（Ｖ）とすると、ＮＰＮトランジスタＱ２のベース電位をトランジスタＱ２の動作状態とは無関係に（０＋２×ＶＦ）（Ｖ）に維持することができる。
なお、ＮＰＮトランジスタＱ２は常時（つまり、ダイオードＤ３、Ｄ４の非導通時）は、前記の抵抗Ｒ３、Ｒ４およびダイオードＤ１３，Ｄ１４によって定電流回路を構成している。そして、ＮＰＮトランジスタＱ２のベース・エミッタ間の電圧降下もほぼＶＦ（Ｖ）に等しいので、ＮＰＮトランジスタＱ２のエミッタの電位、つまりクランプ電位点Ｐ２の電位は＋ＶＦ（Ｖ）に維持されている。
図外の外部機器からのチャネル別のアナログ入力は図１のオぺアンプＯＰ１、ＯＰ２により必要に応じてそれぞれオフセットまたは（および）増幅され、アナログ入力信号Ｖｉｎ０として出力される。この信号Ｖｉｎ０が電圧Ｖｃｃを上回る過電圧になると該当チャネルのダイオードＤ１または（および）Ｄ２が導通し、クランプ点Ｐ１の電位が高まろうとし、従ってＰＮＰトランジスタＱ１のベース・エミッタ電圧Ｖbeが増加しようとするが、これによるベース電流の増加により、僅かなベース・エミッタ電圧Ｖbeの増加であってもＰＮＰトランジスタＱ１のコレクタ電流を充分増加させることができる。
【００１８】
同様にアナログ入力信号Ｖｉｎ０が電圧０Ｖを下回る過電圧になると該当チャネルのダイオードＤ３または（および）Ｄ４が導通し、クランプ点Ｐ２の電位が低下しようとし、従ってＮＰＮトランジスタＱ２のベース・エミッタ電圧Ｖbeが増加しようとするが、これによるベース電流の増加により、僅かなベース・エミッタ電圧Ｖbeの増加であってもＮＰＮトランジスタＱ２のコレクタ電流を充分増加させることができる。
このようにして、複数チャネルのアナログ入力信号Ｖｉｎ０が同時に過電圧になってもクランプ点Ｐ１、Ｐ２の電位変動を充分小さくすることができる。
図２の実線のカーブは図１の過電圧保護回路についての複数チャネル同時のアナログ入力に対する過電圧リミット特性の実施例を示す。この実線カーブから分かるように複数チャネル同時の過電圧入力であってもほぼ理想的に電源電圧Ｖｃｃおよび０Ｖのごく近傍にクランプすることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例としての構成を示す回路図
【図２】本発明および従来の過電圧保護回路のアナログ入力に対する過電圧リミット特性の例を示す図
【図３】Ａ／Ｄ変換器の入出力特性の例を示す図
【図４】従来の過電圧保護回路の構成例を示す回路図
【図５】従来の過電圧保護回路の別の構成例を示す回路図
【符号の説明】
【００２０】
１                            Ａ／Ｄ変換器
ＯＰ１、ＯＰ２                オペアンプ
Ｒｓ１、Ｒｓ２                短絡保護抵抗
Ｒ１〜Ｒ４                    抵抗
Ｄ１〜Ｄ４、Ｄ１１〜Ｄ１４    ダイオード
Ｖｃｃ                        高圧側電源
Ｐ１                          高圧側クランプ電位点
Ｐ２                          低圧側クランプ電位点
Ｑ１                          ＰＮＰトランジスタ
Ｑ２                          ＮＰＮトランジスタ
【図１】
2006340253.tif 000003
【図２】
2006340253.tif 000004
【図３】
2006340253.tif 000005
【図４】
2006340253.tif 000006
【図５】
2006340253.tif 000007