(57)【要約】【課題】  基準電圧発生回路に情報を書き込むことを不要にすることで書込に伴う不具合を解消するとともに、基準電圧が、製造上のばらつきによるメモリセル特性の変動に追従する利点を失うことなく、経時的な特性の変化を防止できるようにした不揮発性メモリを提供することを目的とする。【解決手段】  メモリセル１１１は、浮遊ゲート１０３と制御ゲート１０５とセレクトゲート１０７とを備え、前記基準電圧発生回路１′は、前記メモリセル１１１における前記浮遊ゲート１０３および制御ゲート１０５は備えず、前記セレクトゲート１０７に相当するゲート１３を備えた疑似セル１から成る。【選択図】  図２
2006190484.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書込及び消去が可能なメモリセルと、基準電圧を発生する基準電圧発生回路と、前記メモリセルの出力電圧と前記基準電圧発生回路の基準電圧とを比較するセンスアンプとを備えた不揮発性メモリにおいて、
前記メモリセルは、セレクトゲートと浮遊ゲート及びこの浮遊ゲートの電圧を制御する制御ゲートを備え、前記基準電圧発生回路は、前記メモリセルにおける前記浮遊ゲート以外の少なくとも１つのゲートに相当する疑似セル用ゲートを備えた疑似セルを含み、前記疑似セル用ゲートに所定の電圧が印加されることを特徴とする不揮発性メモリ。
【請求項２】
電気的に書込及び消去が可能なメモリセルと、基準電圧を発生する基準電圧発生回路と、前記メモリセルの出力電圧と前記基準電圧発生回路の基準電圧とを比較するセンスアンプとを備えた不揮発性メモリにおいて、
前記メモリセルは、セレクトゲートと浮遊ゲート及びこの浮遊ゲートの電圧を制御する制御ゲートを備え、前記基準電圧発生回路は、前記メモリセルにおける制御ゲートに相当する第１ゲートと前記セレクトゲートに相当する第２ゲートを備えた疑似セルを含み、前記第１ゲートにセレクト電圧が印加されるとともに、前記第２ゲートに前記メモリセルの制御電圧よりも低い疑似セル用制御電圧が印加されることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートを備え、電気的に書込および消去が行える不揮発性メモリに関する。
【背景技術】
【０００２】
不揮発性メモリでは、メモリセルが保持している“１”又は“０”の情報を、当該情報に基づくメモリセルの出力電圧（ビット線電位変化）によって読み出すのであるが、メモリセルの微細化や低消費電力化などの要請によって出力電圧は僅かなものにされるため、この出力電圧をカレントミラー型のセンスアンプを用いて検出する構造が採用されている。そして、前記カレントミラー型のセンスアンプを用いる構造では、前記メモリセルの出力電圧と比較される基準電圧を発生するための基準電圧発生回路が備えられるが、一般には、この基準電圧発生回路として、前記メモリセルと全く同一構造のセル（以下、疑似メモリセルという）が採用される。
【０００３】
図８（ａ）は浮遊ゲートを備えるメモリセル１１１の断面図であり、同図（ｂ）は平面レイアウト図である。メモリセル１１１は、高濃度不純物拡散領域１０１，１０１と、これら領域１０１，１０１間よりも短い幅で形成され、トンネル絶縁膜１０２を介してチャネル上に形成された浮遊ゲート１０３と、この浮遊ゲート１０３上に絶縁膜１０４を介して形成され、且つチャネル長方向に直交する方向に長く形成された制御ゲート１０５と、前記浮遊ゲート１０３および制御ゲート１０５を包み且つ前記領域１０１，１０１上にも位置する絶縁膜１０６と、前記領域１０１，１０１を跨ぎ、前記絶縁膜１０６を介して前記ゲート１０３，１０５を乗り越えるようにして形成されるとともに、一部がチャネル上に臨んで形成されたセレクトゲート１０７とからなっている。
【０００４】
図９は、図８のメモリセルを有した不揮発性メモリの主要部を示した回路図である。図の１２０が基準電圧発生回路であり、メモリセル１１１と同構造を有する疑似メモリセル１１２と当該疑似メモリセル１１２に情報を書き込む書込回路１１３とから成る。そして、基準電圧発生回路１２０からの基準電圧とメモリセル１１１からの出力電圧とがセンスアンプ１１４に入力されて情報が読み出されるのであるが、疑似メモリセル１１２に情報を書き込む際の電圧や時間を書込回路１１３にて調整することによって前記疑似メモリセル１１２におけるスレッショルド電圧（Ｖｔｈ）を制御し、メモリセル１１１が“０”を記憶したときの出力電圧と“１”を記憶したときの出力電圧との中間値に、基準電圧発生回路１２０の発生する基準電圧を設定できるようにしたものである（例えば、特許文献１参照）。なお、図９のＳＧとＲＳＧにおける電圧、及びＣＧとＲＣＧにおける電圧は、それぞれ同一とされる。
【０００５】
また、同様の構造を開示したものとしては、特公平７−４３９５０号公報が知られている。この公報に開示された構造は、メモリセルおよびメモリセルに対する読み書き回路と、これと同じ構成を有する疑似メモリセルおよび疑似読み書き回路から成る基準電圧を発生する回路と、外部制御信号に応答して設定電圧を出力する回路とを備え、前記基準電圧を設定するときには、前記設定電圧と基準電圧とを比較し、その比較結果が一致するまで前記疑似メモリセルへの書き込みを繰り返すようにしたものである。
【０００６】
また、他の構造として、図示はしないが、疑似メモリセルには何も書き込まずに安定状態を持たせるようにした構造、例えば、疑似メモリセルがイレース（情報消去）状態で基準となる電圧を出力するようにしたものがある。
【特許文献１】特公平７−１０５１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した疑似メモリセルに情報を書き込むために書込回路を必要とする構造では、チップ面積が大きくなるとともに、疑似メモリセルに情報を書き込む処理がテスト工程で必要になるという欠点も有している。更に、疑似メモリセルには電圧ストレスが加わる頻度が高いので、セル特性が経時的に変化していくことも考えられる。また、疑似メモリセルにおいては情報の書換えは行われないので、疑似メモリセルが電荷保持特性に優れていないとスレッショルド電圧が変動してしまうおそれがある。この電圧変動は、センスマージンを低下させる原因となり、不揮発性メモリの寿命を短くする。
【０００８】
一方、疑似メモリセルを安定状態のまま用いる構造では、当該疑似メモリセルの特性（スレッショルド電圧値）は、その製造条件のみに依存し、基準電圧値の電気的な制御を行うことはしていない。従って、疑似メモリセルの特性にばらつきによってリファレンスマージンが小さくなるという欠点がある。
【０００９】
なお、基準電圧発生回路において疑似メモリセルを用いずに、メモリ周辺回路に用いられるＣＭＯＳトランジスタを用いたものも知られている。しかし、このＣＭＯＳトランジスタとメモリセルとはその構造が大きく違う。従って、製造当初、或いは所定の環境下においては前記ＣＭＯＳトランジスタにて所定の基準電圧を発生し得ても、経時的変化或いは環境変化により、メモリセルの特性の変動とＣＭＯＳトランジスタの特性の変動とに差が生じてくることになり、この変動差によってリファレンスマージンが小さくなるという欠点がある。
【００１０】
この発明は、上記の事情に鑑み、基準電圧発生回路に情報を書き込むことを不要にすることで書込に伴う不具合を解消するとともに、基準電圧が、製造上のばらつきによるメモリセル特性の変動に追従する利点を失うことなく、経時的な特性の変化を防止できるようにした不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の不揮発性メモリは、上記の課題を解決するために、電気的に書込及び消去が可能なメモリセルと、基準電圧を発生する基準電圧発生回路と、前記メモリセルの出力電圧と前記基準電圧発生回路の基準電圧とを比較するセンスアンプとを備えた不揮発性メモリにおいて、前記メモリセルは、セレクトゲートと浮遊ゲート及びこの浮遊ゲートの電圧を制御する制御ゲートを備え、前記基準電圧発生回路は、前記メモリセルにおける前記浮遊ゲート以外の少なくとも１つのゲートに相当する疑似セル用ゲートを備えた疑似セルを含み、前記疑似セル用ゲートに所定の電圧が印加されることを特徴とする。
【００１２】
上記の構成であれば、基準電圧発生回路における疑似セルは浮遊ゲートを有しておらず、この疑似セルに情報を書き込むことはしないから、書き込みに伴う不具合、例えば、書込回路を設けることによるチップ面積の増大及び浮遊ゲート内の電荷の変化による基準電圧の経時的変化といった不具合を解消することができる。そして、上記疑似セルによる基準電圧は、例えば、前記セレクトゲートに相当するゲートにおけるチャネル長の長短などによって所望に設定でき、上記疑似セルは、前記セレクトゲートに相当するゲートを備えるものであり、この点でメモリセルの構造と共通した構造を有することになるから、メモリセルに製造のばらつきによる特性の変動等が生じてもそれに追従して変動差を少なくし、リファレンスマージンが小さくなるを防止することができる。
【００１３】
また、この発明の不揮発性メモリは、電気的に書込及び消去が可能なメモリセルと、基準電圧を発生する基準電圧発生回路と、前記メモリセルの出力電圧と前記基準電圧発生回路の基準電圧とを比較するセンスアンプとを備えた不揮発性メモリにおいて、前記メモリセルは、セレクトゲートと浮遊ゲート及びこの浮遊ゲートの電圧を制御する制御ゲートを備え、前記基準電圧発生回路は、前記メモリセルにおける制御ゲートに相当する第１ゲートと前記セレクトゲートに相当する第２ゲートを備えた疑似セルを含み、前記第１ゲートにセレクト電圧が印加されるとともに、前記第２ゲートに前記メモリセルの制御電圧よりも低い疑似セル用制御電圧が印加されることを特徴とする。
【００１４】
かかる構成においても、前述の構成と同様の作用を奏する。そして、この構成における疑似セルは、前記セレクトゲートに相当するゲートおよび前記制御ゲートに相当するゲートを備えるものであり、この点でメモリセルの構造に一層共通した構造を有することになるから、メモリセルに製造のばらつきによる特性の変動等が生じてもそれに追従して変動差をより少なくできる。
【００１５】
また、この発明の不揮発性メモリは、電気的に書込及び消去が可能なメモリセルと、基準電圧を発生する基準電圧発生回路と、前記メモリセルの出力電圧と前記基準電圧発生回路の基準電圧とを比較するセンスアンプとを備えた不揮発性メモリにおいて、前記メモリセルは、セレクトゲートと浮遊ゲート及びこの浮遊ゲートの電圧を制御する制御ゲートを備え、前記基準電圧発生回路は、前記メモリセルにおける前記浮遊ゲートに相当するゲート、および前記制御ゲートに相当するゲートを備えるとともに、前記浮遊ゲートに相当するゲートと前記制御ゲートに相当するゲートとが電気的に接続されている疑似セルから成ることを特徴とする。
【００１６】
かかる構成においては、浮遊ゲートに相当するゲートは有するが、これは前記制御ゲートに相当するゲートに接続されるものであり、電荷を保持するものではない。従って、前述の構成と同様、疑似セルに情報を書き込むことはしないから同様の作用を奏することになる。そして、この構成における疑似セルは、前記浮遊ゲートに相当するゲート、および前記制御ゲートに相当するゲートを備えるものであり、この点でメモリセルの構造により一層共通した構造を有することになるから、メモリセルに製造のばらつきによる特性の変動等が生じてもそれに追従して変動差をより少なくできる。
【発明の効果】
【００１７】
以上説明したように、この発明によれば、基準電圧発生回路に情報を書き込むことを不要にしたので、当該書込に伴う不具合、例えば、チップ面積の増大及び浮遊ゲート内の電荷の変化による基準電圧の変化といった不具合を解消できるとともに、メモリセルの特性が製造のばらつき等で変動してもそれに基準電圧発生回路が追従できるから、高いリファレンスマージンを安定的に保って確実に情報の読み出しが行えるという効果も併せて奏する。
【発明を実施するための最良の形態】
【００１８】
（実施の形態１）
以下、この発明の実施の形態を図１乃至図３に基づいて説明する。なお、この実施の形態および後の実施の形態においては、いずれも前述した図８の構造を有するメモリセルを有する不揮発性メモリに適用されるものとして説明していく。また、図９と同一構成部分には同一の符号を付記している。
【００１９】
図１（ａ）は、この実施の形態の疑似セル１を示した断面図であり、同図（ｂ）はその平面レイアウト図である。疑似セル１は、高濃度不純物拡散領域１１，１１と、これら領域１１，１１間に渡って、絶縁膜１２を介して形成されたゲート１３とからなる。ゲート１３は、図８のメモリセル１１１におけるセレクトゲート１０７と同一の材質および同一の膜厚を有し、当該セレクトゲート１０７が形成されるときに同時に形成し得るものである。
【００２０】
図２（ａ）は、前記の疑似セル１を３個直列接続したものを基準電圧発生回路１′として設けて成る不揮発性メモリの回路図である。疑似セル１は、図８のメモリセル１１１におけるセレクトゲート１０７に相当するゲート１３のみを備えるので、疑似セル１にはセレクト電圧ＲＳＧのみが印加される。なお、図２（ｂ）は、基準電圧発生回路を、一つの疑似セル１と抵抗１ａとで構成した場合を示している。
【００２１】
上記の構成であれば、基準電圧発生回路１′における疑似セル１は浮遊ゲートを有しておらず、この疑似セル１に情報を書き込むことはしないから、書き込みに伴う不具合、例えば、書込回路を設けることによるチップ面積の増大及び浮遊ゲート内の電荷の変化による基準電圧の経時的変化といった不具合を解消することができる。そして、基準電圧発生回路１′の基準電圧は、例えば、前記疑似セル１におけるチャネル長の長短や疑似セル１の個数、或いは前記の抵抗１ａなどによって所望に設定でき、上記疑似セル１は、前記セレクトゲート１０７に相当するゲート１３を備えるものであり、この点でメモリセル１１１の構造と共通した構造を有することになるから、メモリセル１１１に製造のばらつきによる特性の変動等が生じてもそれに追従することができ、変動差は少なくなるのでリファレンスマージンが小さくなるを防止することができる。
【００２２】
図３は、メモリセル１１１が書込セルとされたときのスレッショルド電圧の経時的変化のグラフ（ａ）、および消去セルとされたときのスレッショルド電圧の経時的変化のグラフ（ｂ）を示すとともに、疑似セル１におけるスレッショルド電圧の変化のグラフ（ｃ），従来型の疑似セルにおけるスレッショルド電圧の変化のグラフ（ｃ′）を示した図である。この図から分かるように、疑似セル１のスレッショルド電圧には殆ど経時的変化が見られないので、書き込みセル、消去セルの両方に対してマージンを保っている。
【００２３】
（実施の形態２）
図４（ａ）は、第２の実施の形態の疑似セル２の断面図であり、同図（ｂ）はその平面レイアウト図である。疑似セル２は、高濃度不純物拡散領域２１，２１と、これら領域２１，２１間よりも短い幅で形成され、絶縁膜２２を介してチャネル長方向に直交する方向に長く形成された第１ゲート２３と、前記第１ゲート２３上及び前記領域２１，２１上に形成された絶縁膜２４と、前記領域２１，２１を跨ぎ、前記絶縁膜２４を介して前記第１ゲート２３を乗り越えるようにして形成されるとともに、一部がチャネル上に臨んで形成された第２ゲート２５とからなっている。
【００２４】
第１ゲート２３は、図８のメモリセル１１１における制御ゲート１０５と同一の材質および同一の膜厚を有し、当該制御ゲート１０５が形成されるときに同時に形成し得るものである。また、第２ゲート２５は、図８のメモリセル１１１におけるセレクトゲート１０７と同一の材質および同一の膜厚を有し、当該セレクトゲート１０７が形成されるときに同時に形成し得るものである。
【００２５】
図５は、前記の疑似セル２を基準電圧発生回路２′として備えた不揮発性メモリの主要部を示した回路図である。前記の疑似セル２は、図８のメモリセル１１１における制御ゲート１０５に相当する第１ゲート２３およびセレクトゲート１０７に相当する第２ゲート２５を備えているので、当該疑似セル２には制御ゲート電圧（ＲＳＧ）およびコントロールゲート電圧（ＲＣＧ）を印加するようにしているが、疑似セル２の制御ゲート電圧（ＲＣＧ）を、メモリセル１１１における制御ゲート電圧（ＣＧ）よりも低く設定し、基準電圧が所定の電圧となるようにしている。
【００２６】
上記の構成であれば、基準電圧発生回路２′における疑似セル２は浮遊ゲートを有しておらず、この疑似セル２に情報を書き込むことはしないから、書き込みに伴う不具合、例えば、書込回路を設けることによるチップ面積の増大及び浮遊ゲート内の電荷の変化による基準電圧の経時的変化といった不具合を解消することができる。そして、基準電圧発生回路２′の基準電圧は、上述のごとく、疑似セル２に印加する電圧ＲＳＧおよびＲＣＧを所定電圧にすることで設定できる。
【００２７】
更に、上記疑似セル２は、制御ゲート１０５に相当する第１ゲート２３およびセレクトゲート１０７に相当する第２ゲート２５を備えるものであり、この点でメモリセル１１１の構造と共通した構造を有することになるから、メモリセル１１１に製造のばらつきによる特性の変動等が生じてもそれに追従して変動差を少なくでき、リファレンスマージンが小さくなるを防止することができる。
【００２８】
（実施の形態３）
図６（ａ）は、第３の実施の形態の疑似セル３を示した断面図であり、同図（ｂ）はその平面レイアウト図である。疑似セル３は、高濃度不純物拡散領域３１，３１と、これら領域３１，３１間よりも短い幅で形成され、絶縁膜３２を介してチャネル上に形成された第１ゲート３３と、この第１ゲート３３上に絶縁膜３４を介して形成されるがコンタクトホール３９を介して前記第１ゲート３３に電気的に接続されるように形成され、且つチャネル長方向に直交する方向に長く形成された第２ゲート３５と、前記第１ゲート３３および第２ゲート３５を包み且つ前記領域３１，３１上にも位置する絶縁膜３６と、前記領域３１，３１を跨ぎ、前記絶縁膜３６を介して前記ゲート３３，３５を乗り越えるようにして形成されるとともに、一部がチャネル上に臨んで形成された第３ゲート３７とからなっている。
【００２９】
第１ゲート３３は、図８のメモリセル１１１における浮遊ゲート１０３と同一の材質及び同一の膜厚を有し、当該浮遊ゲート１０３が形成されるときに同時に形成し得るものである。また、第２ゲート３５は、制御ゲート１０５と同一の材質および同一の膜厚を有し、当該制御ゲート１０５が形成されるときに同時に形成し得るものである。また、第３ゲート３７は、セレクトゲート１０７と同一の材質および同一の膜厚を有し、当該セレクトゲート１０７が形成されるときに同時に形成し得るものである。
【００３０】
図７は、前記の疑似セル３を基準電圧発生回路３′として備えた不揮発性メモリの主要部を示した回路図である。前記の疑似セル３は、図８のメモリセル１１１における制御ゲート１０５に相当する第２ゲート３５およびセレクトゲート１０７に相当する第３ゲート３７を備えいるので、疑似セル３にはコントロールゲート電圧（ＲＳＧ）および制御ゲート電圧（ＲＣＧ）を印加するようにしているが、疑似セル３の制御ゲート電圧（ＲＣＧ）を、メモリセル１１１における制御ゲート電圧（ＣＧ）よりも低く設定し、基準電圧が所定の電圧となるようにしている。
【００３１】
上記の構成であれば、基準電圧発生回路３′における疑似セル３は浮遊ゲートに相当する第１ゲート３３を有するが、第２ゲート３５に電気的に接続されており、電荷保持のためのものでなく、当該疑似セル３に情報を書き込むことはしないから、書き込みに伴う不具合、例えば、書込回路を設けることによるチップ面積の増大及び浮遊ゲート内の電荷の変化による基準電圧の経時的変化といった不具合を解消することができる。そして、基準電圧発生回路３′の基準電圧は、疑似セル３に印加する電圧ＲＳＧおよびＲＣＧを所定電圧にすることで設定できる。
【００３２】
更に、上記疑似セル３は、浮遊ゲート１０３に相当する第１ゲート３３、制御ゲート１０５に相当する第２ゲート３５、及びセレクトゲート１０７に相当する第３ゲート３７を備えるものであり、この点でメモリセル１１１の構造と極めて共通した構造を有することになるから、メモリセル１１１に製造のばらつきによる特性の変動等が生じてもそれに追従して変動差を少なくでき、リファレンスマージンが小さくなるを防止することができる。
【００３３】
なお、以上の実施の形態では、メモリセルとして、セレクトゲートセルと浮遊ゲート型メモリセルとを直列接続した図８のメモリセル１１１が用いられる場合を例に説明したが、これに限るものではなく、メモリセルの構造の違いに応じて疑似セルの構造も適宜変更し得るものである。
【図面の簡単な説明】
【００３４】
【図１】同図（ａ）はこの発明の第１の実施の形態のメモリセルの断面図であり、同図（ｂ）はその平面レイアウト図である。
【図２】同図（ａ）は図１のメモリセルを基準電圧発生回路として備えた不揮発性メモリの主要部の回路図であり、同図（ｂ）は図１のメモリセルおよび抵抗を基準電圧発生回路として備えた場合のその回路図である。
【図３】この発明の疑似セルのスレッショルド電圧等の経時的変化を示すグラフである。
【図４】同図（ａ）はこの発明の第２の実施の形態のメモリセルの断面図であり、同図（ｂ）はその平面レイアウト図である。
【図５】図４のメモリセルを基準電圧発生回路として備えた不揮発性メモリの主要部の回路図である。
【図６】同図（ａ）はこの発明の第３の実施の形態のメモリセルの断面図であり、同図（ｂ）はその平面レイアウト図である。
【図７】図６のメモリセルを基準電圧発生回路として備えた不揮発性メモリの主要部の回路図である。
【図８】同図（ａ）は浮遊ゲートを備えるメモリセルの断面図であり、同図（ｂ）はその平面レイアウト図である。
【図９】従来の不揮発性メモリの主要部の回路図である。
【符号の説明】
【００３５】
１，２，３    メモリセル
１′，２′，３′  基準電圧発生回路
１１１    メモリセル
【図１】
2006190484.tif 000003
【図２】
2006190484.tif 000004
【図３】
2006190484.tif 000005
【図４】
2006190484.tif 000006
【図５】
2006190484.tif 000007
【図６】
2006190484.tif 000008
【図７】
2006190484.tif 000009
【図８】
2006190484.tif 000010
【図９】
2006190484.tif 000011