(57)【要約】【課題】  従来の周期制御パルス発生回路では、タイミングパルスの出力制御が比較一致検出によって行われており、特に分周数が大きな値の場合においては比較一致回路の回路規模が極めて大きくなってしまう。【解決手段】  分周数カウント値を記憶し出力するカウント値ラッチ回路１０３と、分周数カウント値が所定の閾値以下の場合にタイミングパルスを出力する検出回路１０６と、タイミングパルスの目標平均周期に対応する入力周期値と分周数カウント値とを加算する加算回路１０４と、分周数カウント値を所定の値で減算する減算回路１０５と、タイミングパルスを入力切り替え信号とし、加算回路１０４、及び減算回路１０５の出力値のいずれか一方を新たな分周数カウント値としてカウント値ラッチ回路に出力するセレクタ１０７とで構成され、所望の目標平均周期のタイミングパルスを出力する。【選択図】  図１
2006261829.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を発生する基準発振器と、
前記基準信号が入力される毎に、セレクタの出力データを新たな分周数カウント値として記憶し出力するカウント値ラッチ回路と、
前記分周数カウント値が入力され、該分周数カウント値が所定の閾値以下となったとき、タイミングパルスを出力する検出回路と、
出力すべきタイミングパルスの目標平均周期を得るために入力された入力周期値と、前記分周数カウント値とを加算する加算回路と、
前記分周数カウント値が入力され、該分周数カウント値を所定の値で減算する減算回路と、
前記加算回路の出力値と、前記減算回路の出力値とを入力とし、前記タイミングパルスを入力切替信号として、その入力のいずれか一方を出力する前記セレクタとを備え、
前記入力された入力周期値に応じた目標平均周期でタイミングパルスを出力する、
ことを特徴とする周期制御パルス発生回路。
【請求項２】
請求項１に記載の周期制御パルス発生回路において、
前記入力周期値は、目標平均周期Ｔに対して、（Ｔ−１）／τであり、
前記減算回路は、減算する所定の値を１とし、
前記セレクタは、前記基準信号毎に、前記タイミングパルスが入力された時は、前記加算回路の出力を選択出力し、前記タイミングパルスの入力が無い時は、前記減算回路の出力を選択出力し、
前記検出回路は、前記所定の閾値を０とし、前記減算回路にて減算され、前記カウント値ラッチ回路から入力した分周数カウント値が０以下となった場合に、前記タイミングパルスを出力するものである、
ことを特徴とする周期制御パルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周期パルス発生回路に関し、特に、出力パルスの平均周期を極めて高精度に制御可能な周期パルス発生回路に関するものである。
【背景技術】
【０００２】
目標平均周期Ｔの整数倍の時刻の近傍でパルス出力をする周期制御パルス発生回路は、周期Ｎのパルスと周期Ｎ＋１の周期を所定の割合で出力することでトータルとして目標平均周期を有することとなるパルス出力を実現する（例えば、特許文献１参照。）。従来のこのような周期制御パルス発生回路の一例を、図３に示す。
【０００３】
図３において、基準発振器３０１は、周波数ｆo（＝１／τ）の基準信号を発生する。この基準信号は、可変分周器３１３へ入力される。可変分周器３１３は、カウンタ回路３１１と、比較回路３１２とで構成されている。そして、基準信号のパルスは、カウンタ回路３１１でカウントされ、そのカウント値と、分周数ラッチ回路３１４に記憶された分周数とが、比較回路３１２によって比較される。そして、両者が一致した場合に、比較回路３１２から出力端子３２１にタイミングパルスＣが出力される。更に、タイミングパルスＣによって、カウンタ回路３１１はリセットされ、「０」から再びカウントが開始される。
【０００４】
また、入力端子３２０には、数値Ｔ／τ＝Ｎ＋△ｔ（ただし、Ｔは目標平均周期、ＮはＴ／τの整数部、△ｔはＴ／τの小数部）と対応するデジタルデータが入力され、周期ラッチ回路３１９でラッチされる。周期ラッチ回路３１９の出力の整数部Ｎは、分周数制御回路として設けられた加算回路３１５に、基準周期として入力される。
【０００５】
一方、周期ラッチ回路３１９の出力の小数部△ｔは、周期誤差として加算回路３１８に入力される。そして、加算回路３１８によって、この周期誤差△ｔと、周期誤差累積値ラッチ回路３１７における周期誤差累積値の小数部Σ△ｔとが加算され、出力される。
【０００６】
加算回路３１８の出力データは、タイミングパルスＣが発生する毎に、周期誤差累積値ラッチ回路３１７にラッチされ、周期誤差累積値が更新される。
なお、加算回路３１８による加算の結果が「１」以下の場合は、加算結果がそのまま周期誤差累積値ラッチ回路３１７の小数部にラッチされ、加算結果が「１」を越えた場合は、加算結果の整数部および小数部が、周期誤差累積値ラッチ回路３１７の整数部および小数部に、各々ラッチされる。
【０００７】
次に、周期誤差累積値ラッチ回路３１７における周期誤差累積値が、所定の閾値を越えたか否かが検出される。
ここで、所定の閾値を「１」とした場合を例にとると、周期誤差累積値が閾値「１」を越えたか否かは、周期誤差累積値ラッチ回路３１７の整数部出力から判断するようにしている。そして、この周期誤差累積値ラッチ回路３１７の出力データの整数部は、加算回路３１５によって、周期ラッチ回路３１９から出力される基準周期Ｎと加算され、分周数ラッチ回路３１４へ供給される。
【０００８】
ここで、加算回路３１８では、必ず小数同士の加算が行われるから、加算結果の整数部の絶対値は、「０」と「１」しか取りえない。周期誤差△ｔの符号を考慮したとしても、加算回路３１５の出力は、Ｎ−１、Ｎ、Ｎ＋１のいずれかとなる。
【０００９】
すなわち、この周期制御パルス発生回路では、周期誤差が累積加算され、その絶対値が「１」を越えた場合に、加算回路３１５でＮがＮ±１に変更され、分周数ラッチ回路３１４に送られ、次に、タイミングパルスＣの周期に対応する分周数が設定される。
【００１０】
一方、周期誤差が累積加算され、その絶対値が「１」を越えない場合は、周期誤差累積値ラッチ回路３１７の出力の整数部は「０」となり、加算回路３１５の出力はＮとなる。
【００１１】
以上のような制御の結果、周期誤差累積値が無限に累積されることなく、タイミングパルスＣが連続して出力される。そして、この回路によれば、タイミングパルスは、基準信号のカウント値が、Ｎ＋（数値ｍ△ｔの整数部）（ただし、ｍは現時点までにおけるタイミングパルスの発生個数）となる毎に出力される。
【特許文献１】特公平６−９１４３８号公報（第５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の回路においては、比較回路３１２にて、分周数ラッチ回路３１４に記憶された分周数と、カウンタ回路３１１のカウンタ値とを比較し、両者の値が一致か否かによってタイミングパルスＣの出力を決定するため、該比較回路３１２において両者の全ＢＩＴ比較を行わなければならない。
この場合、特に分周数が大きな値の場合においては、比較回路の回路規模が極めて大きくなってしまうという問題があった。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、タイミングパルスの平均周期を極めて高精度に制御できるとともに、タイミングパルス出力制御に必要な回路の規模を抑えることのできる周期制御パルス発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の請求項１に係る周期制御パルス発生回路は、基準信号を発生する基準発振器と、前記基準信号が入力される毎に、セレクタの出力データを新たな分周数カウント値として記憶し出力するカウント値ラッチ回路と、前記分周数カウント値が入力され、該分周数カウント値が所定の閾値以下となったとき、タイミングパルスを出力する検出回路と、出力すべきタイミングパルスの目標平均周期を得るために入力された入力周期値と、前記分周数カウント値とを加算する加算回路と、前記分周数カウント値が入力され、該分周数カウント値を所定の値で減算する減算回路と、前記加算回路の出力値と、前記減算回路の出力値とを入力とし、前記タイミングパルスを入力切替信号として、その入力のいずれか一方を出力する前記セレクタとを備え、前記入力された入力周期値に応じた目標平均周期でタイミングパルスを出力する、ことを特徴とするものである。
【００１５】
また、本発明の請求項２に係る周期制御パルス発生回路は、請求項１に記載の周期制御パルス発生回路において、前記入力周期値は、目標平均周期Ｔに対して、（Ｔ−１）／τであり、前記減算回路は、減算する所定の値を１とし、前記セレクタは、前記基準信号毎に、前記タイミングパルスが入力された時は、前記加算回路の出力を選択出力し、前記タイミングパルスの入力が無い時は、前記減算回路の出力を選択出力し、前記検出回路は、前記所定の閾値を０とし、前記減算回路にて減算され、前記カウント値ラッチ回路から入力した分周数カウント値が０以下となった場合に、前記タイミングパルスを出力する、ことを特徴とするものである。
【発明の効果】
【００１６】
本発明の請求項１に係る周期制御パルス発生回路によれば、基準信号を発生する基準発振器と、前記基準信号が入力される毎に、セレクタの出力データを新たな分周数カウント値として記憶し出力するカウント値ラッチ回路と、前記分周数カウント値が入力され、該分周数カウント値が所定の閾値以下となったとき、タイミングパルスを出力する検出回路と、出力すべきタイミングパルスの目標平均周期を得るために入力された入力周期値と、前記分周数カウント値とを加算する加算回路と、前記分周数カウント値が入力され、該分周数カウント値を所定の値で減算する減算回路と、前記加算回路の出力値と、前記減算回路の出力値とを入力とし、前記タイミングパルスを入力切替信号として、その入力のいずれか一方を出力する前記セレクタとを備え、前記入力された入力周期値に応じた目標平均周期でタイミングパルスを出力するものとしたので、従来における回路と同様、タイミングパルスの平均周期を、基準信号周期の任意の有理数倍に正確に制御可能であるのに加えて、タイミングパルス出力制御を、従来回路では、基準信号パルスのカウント値と、分周数ラッチ回路に記憶された分周数との比較一致検出制御で行っていたのを、本発明では、分周数カウント値の閾値検出制御でもって実現可能となり、タイミングパルス出力制御に必要な回路規模を抑えることができる効果を得られる。
【００１７】
また、本発明の請求項２に係る周期制御パルス発生回路によれば、請求項１に記載の周期制御パルス発生回路において、前記入力周期値は、目標平均周期Ｔに対して、（Ｔ−１）／τであり、前記減算回路は、減算する所定の値を１とし、前記セレクタは、前記基準信号毎に、前記タイミングパルスが入力された時は、前記加算回路の出力を選択出力し、前記タイミングパルスの入力が無い時は、前記減算回路の出力を選択出力し、前記検出回路は、前記所定の閾値を０とし、前記減算回路にて減算され、前記カウント値ラッチ回路から入力した分周数カウント値が０以下となった場合に、前記タイミングパルスを出力するもの、としたので、タイミングパルスの出力制御を、比較一致検出制御でなく、閾値検出制御により実現できる回路を提供できる効果がある。
【発明を実施するための最良の形態】
【００１８】
（実施の形態１）
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は、本発明の実施の形態１による周期制御パルス発生回路を示す図である。
【００１９】
図１において、本実施の形態１に係る周期制御パルス発生回路は、基準信号を発生する基準発振器１０１と、出力すべきタイミングパルスの目標平均周期を得るために入力される入力周期値を記憶する周期ラッチ回路１０２と、周期ラッチ回路１０２で記憶した入力周期値と、カウント値ラッチ回路１０３からの分周数カウント値ＦＤＣとを加算する加算回路１０４と、カウント値ラッチ回路１０３からの分周数カウント値ＦＤＣから所定の値を減算する減算回路１０５と、加算回路１０４の出力Ａｄｏｕｔと、減算回路１０５の出力Ｓｕｂｏｕｔとを入力とし、タイミングパルスＣを入力切替信号として、該両出力のいずれかを選択しセレクタ出力信号Ｓｅｌｏｕｔを出力するセレクタ１０７と、基準信号ＲＰが入力される毎に、セレクタ１０７の出力Ｓｅｌｏｕｔを新たな分周数カウント値ＦＤＣとして記憶し出力するカウント値ラッチ回路１０３と、カウント値ラッチ回路１０３から出力された分周数カウント値ＦＤＣを入力し、該入力した分周数カウント値が、所定の閾値以下の場合に、タイミングパルスＣを出力する検出回路１０６とから構成される。
【００２０】
基準発振器１０１は、周期ラッチ回路１０２、及びカウント値ラッチ回路１０３の動作基準となる基準信号パルスｆo（＝１／τ）を生成する機能を有する。
周期ラッチ回路１０２は、目標平均周期をＴとした場合、入力端子１０８から入力される、数値（Ｔ−１）／τとなる入力周期値を記憶する機能を有する。
【００２１】
カウント値ラッチ回路１０３は、セレクタ１０７の出力データを、新たな分周数カウント値として記憶し、該分周数カウント値ＦＤＣを出力する機能を有する。
加算回路１０４は、周期ラッチ回路１０２の出力値（（Ｔ−１）／τ）と、分周数カウント値ＦＤＣとを随時加算する機能を有する。
【００２２】
減算回路１０５は、分周数カウント値ＦＤＣを入力とし、この分周数カウント値を所定の値で減算した値を、セレクタ１０７に出力する機能を有する。ここでは、該所定の値は、「１」としている。
【００２３】
検出回路１０６は、上記分周数カウント値ＦＤＣが、所定の閾値以下（ここでは、所定の閾値を「０」としている。）か否かの検出を行い、「０以下」の場合に、タイミングパルスＣを出力する機能を有する。
【００２４】
セレクタ１０７は、検出回路１０６から出力されるタイミングパルスＣを入力切り替え信号とし、加算回路１０４の出力値と、減算回路１０５の出力値とのいずれか一方を選択し、カウント値ラッチ回路１０３に出力する機能を有する。
【００２５】
次に、本実施の形態１の周期制御パルス発生回路の動作について説明する。
基準発振器１０１は、周波数ｆo（＝１／τ）の基準信号パルスＲＰを発生する。この基準信号パルスは、周期ラッチ回路１０２、及びカウント値ラッチ回路１０３の動作基準として、各々に入力される。カウント値ラッチ回路１０３は、上記基準信号パルスＲＰが入力されるタイミングで、セレクタ１０７から出力される出力データを、新たな分周数カウント値として記憶し出力する。そしてこの分周数カウント値ＦＤＣは、加算回路１０４、減算回路１０５、及び検出回路１０６に出力される。検出回路１０６では、入力された分周数カウント値ＦＤＣが、「０以下」か否かの閾値検出を行い、分周数カウント値が「０以下」の場合には、出力端子１０９にタイミングパルスＣを出力する。なお、このタイミングパルスＣは、入力切り替え信号としてセレクタ１０７に出力される。
【００２６】
さて、入力端子１０８には、目標平均周期をＴとした場合、数値（Ｔ−１）／τと対応する入力周期値が入力され、周期ラッチ回路１０２に記憶される。この周期ラッチ回路１０２の出力値が加算回路１０４のもう一方の入力値となる。
【００２７】
加算回路１０４は、周期ラッチ回路１０２の出力値（（Ｔ−１）／τ）と、カウント値ラッチ回路１０３から出力される分周数カウント値ＦＤＣとを随時加算し、加算結果をセレクタ１０７の一方の入力値として出力する。
減算回路１０５では、入力された分周数カウント値を「１」減算し、その減算結果を、セレクタ１０７のもう一方の入力値として出力する。
【００２８】
セレクタ１０７では、加算回路１０４、及び減算回路１０５の出力値のいずれか一方を選択し、カウント値ラッチ回路１０３へ出力する。セレクタ１０７の入力切り替え信号であるタイミングパルスＣが入力された場合は、加算回路１０４の出力値Ａｄｏｕｔを、タイミングパルスＣが入力されない場合は、減算回路１０５の出力値Ｓｕｂｏｕｔを選択する。
【００２９】
これにより、カウント値ラッチ回路１０３に記憶される分周数カウント値ＦＤＣは、基準信号パルスＲＰが入力される毎に「１」減算された値に、随時更新される。そして、分周数カウント値ＦＤＣが、「０以下」の値となった場合、該「０以下」の値である分周数カウント値と、入力周期値（（Ｔ−１）／τ）、を加算した値が、次の基準信号パルスＲＰ入力時に、新たな分周数カウント値として、カウント値ラッチ回路１０３に記憶される。
【００３０】
次に、図２を用いて、本発明の実施の形態１に係る周期制御パルス発生回路の動作を詳細に説明する。
図２は、目標平均周期Ｔ＝５．２５／τとした時の回路動作の例を示すタイミングチャートである。
【００３１】
まず周期ラッチ回路１０２には、数値（Ｔ−１）／τと対応する入力周期値、すなわち「４．２５」が、記憶される。そして、この周期ラッチ回路１０２の出力値「４．２５」が、加算回路１０４の一方の入力値となる。このとき、加算回路１０４の出力は、基準信号パルスの期間Ｔ０において、分周数カウント値ＦＤＣが「０」であるので、「４．２５」となり、セレクタ１０７は、タイミングパルスＣを入力したとき、加算回路１０４出力である「４．２５」を選択出力する。
【００３２】
カウント値ラッチ回路１０３は、セレクタ１０７から出力された出力値「４．２５」を分周数カウント値として記憶し、該分周数カウント値「４．２５」を、減算回路１０４、及び検出回路１０６に出力する。このとき、検出回路１０６では、閾値を「０」としているので、タイミングパルスＣは出力しない。
【００３３】
一方、減算回路１０５では、入力した分周数カウント値「４．２５」から「１」を減算した「３．２５」を出力する。このとき、セレクタ１０７は、タイミングパルスＣが入力されないので、減算回路１０５出力Ｓｕｂｏｕｔを選択し、カウント値ラッチ回路１０３に、分周数カウント値「３．２５」が出力される。
【００３４】
この同様の動作を、基準信号パルスＲＰの各クロック毎に行い、分周数カウント値が、図２の、タイミングパルスＣの、１番目の周期Ｔ１において「４．２５」、「３．２５」、「２．２５」、「１．２５」、「０．２５」となった後、さらに「−０．７５」となったとき、分周数カウント値が、検出回路１０６の閾値である「０」以下となることにより、検出回路１０６からタイミングパルスＣが出力される。そして、このタイミングパルスＣが発生したときは、セレクタ１０７によって加算回路１０４の出力が選択されるため、分周数カウント値は、加算回路１０４の出力が周期ラッチ回路１２０の出力値「４．２５」と一回前の分周数カウント値「−０．７５」との和である「３．５」となり、これがセレクタ１０７より出力されることによって、次のタイミングパルスの周期の先頭の期間Ｔ２１での分周数カウント値となる。
【００３５】
以下は、図２に示す期間Ｔ３，Ｔ４，…においても同様の動作が繰り返され、タイミングパルスＣは、基準信号パルスの６分周信号と、５分周信号とが１：３の発生頻度の割合で発生するため、時間平均的に、基準信号パルスの５．２５分周を、実現することができる。
【００３６】
このように、周期Ｎのタイミングパルスと、周期Ｎ＋１のタイミングパルスを所定の割合で出力することで、トータルとして、目標平均周期Ｔのパルス出力を出力することが可能であり、また連続動作時においても、タイミングパルス周期の目標平均周期Ｔに対応する入力周期値を、随時変更することで、タイミングパルスの平均周期を変更することができるものである。
なお、本実施の形態１では、目標平均周期Ｔを、５．２５としたが、何れの目標平均周期の値においても、本発明が有効であるのはいうまでもない。
【００３７】
以上のように、本発明の実施の形態１による周期パルス発生回路は、分周数カウント値を記憶し出力するカウント値ラッチ回路１０３と、分周数カウント値が所定の閾値以下の場合に、タイミングパルスを出力する検出回路１０６と、タイミングパルスの目標平均周期に対応する入力周期値と、分周数カウント値とを加算する加算回路１０４と、分周数カウント値から所定の値を減算する減算回路１０５と、タイミングパルスを入力切替信号とし、加算回路、及び減算回路の出力値のいずれか一方を、新たな分周数カウント値として、カウント値ラッチ回路に出力するセレクタ１０７と、で構成するようにしたので、出力パルスの平均周期を、極めて高精度に制御できるとともに、タイミングパルス出力制御を、閾値検出による制御でもって行うことが可能となり、従来の比較一致検出による制御に比べて、タイミングパルス出力制御に必要な回路の規模を抑えることができる効果が得られる。
【産業上の利用可能性】
【００３８】
本発明にかかる周期制御パルス発生装置は、出力パルスの平均周期を極めて高精度に制御可能な周期制御パルス発生回路に関するものであり、例えば、デジタルＰＬＬ（位相同期ループ）回路等に適用される周期制御パルス発生装置に用いて有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１における周期制御パルス発生回路の構成を示すブロック図
【図２】本発明の実施の形態１における周期制御パルス発生回路の動作例を示すタイミング図
【図３】従来の周期制御パルス発生回路の構成の一例を示すブロック図
【符号の説明】
【００４０】
１０１  基準発振器
１０２  周期ラッチ回路
１０３  カウント値ラッチ回路
１０４  加算回路
１０５  減算回路
１０６  検出回路
１０７  セレクタ
１０８  入力端子
１０９  出力端子
３０１  基準発振器
３１１  カウンタ回路
３１２  比較回路
３１３  可変分周器
３１４  分周数ラッチ回路
３１５，３１８  加算回路
３１７  周期誤差累積値ラッチ回路
３１９  周期ラッチ回路
３２０  入力端子
３２１  出力端子
【図１】
2006261829.tif 000003
【図２】
2006261829.tif 000004
【図３】
2006261829.tif 000005