(57)【要約】【課題】ＲＡＭやロジック回路と比較して動作電力が大きいＲＯＭを搭載したマイクロコンピュータに対して、低消費電力化を図る。【解決手段】ＣＰＵ１１と、ＣＰＵの処理に必要なデータを格納したＲＯＭ１３と、ＲＯＭ１３からの読み出しデータＤ１を退避格納するメモリ１４と、ＲＯＭ１３からメモリ１４に退避格納されたデータに対応するアドレスを格納アドレスとして記憶するとともに、ＣＰＵがアドレスを指定する毎にその指定アドレスを格納アドレスと比較し一致するか否かを判定し、一致のときはＲＯＭ１３からのデータ読み出しを有効にするとともにその読み出しデータをメモリ１４に退避格納し、不一致のときはメモリ１４からのデータ読み出しを有効にする判定制御回路１２と、判定制御回路の判定結果が不一致のときはＲＯＭ１３からの読み出しデータを選択し、一致のときはメモリ１４からの読み出しデータを選択して出力する選択回路１５とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、
前記ＣＰＵの処理に必要なデータを格納した第１の記憶手段と、
前記第１の記憶手段からの読み出しデータを退避格納する第２の記憶手段と、
前記第１の記憶手段から前記第２の記憶手段に退避格納されたデータに対応するアドレスを格納アドレスとして記憶するとともに、前記ＣＰＵがアドレスを指定する毎にその指定アドレスを前記格納アドレスと比較し一致するか否かを判定し、一致のときは前記第１の記憶手段からのデータ読み出しを有効にするとともにその読み出しデータを前記第２の記憶手段に退避格納し、不一致のときは前記第２の記憶手段からのデータ読み出しを有効にする判定制御手段と、
前記判定制御手段の判定結果が不一致のときは前記第１の記憶手段からの読み出しデータを選択し、一致のときは前記第２の記憶手段からの読み出しデータを選択して出力する選択手段とを備えたマイクロコンピュータ。
【請求項２】
前記第１の記憶手段の読み出しデータのデータ幅および前記第２の記憶手段の読み出しデータのデータ幅が、前記ＣＰＵのデータ幅の整数倍の拡大データ幅に設定されており、
前記選択手段は、前記判定制御手段による判定結果で選択した拡大データ幅の読み出しデータのうち、さらに前記ＣＰＵからの指定アドレスに従って、ＣＰＵデータ幅と同幅の読み出しデータを選択するように構成されている請求項１に記載のマイクロコンピュータ。
【請求項３】
前記第１の記憶手段として、前記ＣＰＵのデータ幅と同幅の複数の第１の記憶手段を備え、
前記第２の記憶手段は、前記複数の第１の記憶手段からの読み出しデータを一括して退避格納するように構成され、
前記選択手段は、前記判定制御手段による判定結果で選択した前記複数の第１の記憶手段からの読み出しデータのグループうち、さらに前記ＣＰＵからの指定アドレスに従って、ＣＰＵデータ幅と同幅の読み出しデータを選択するように構成されている請求項１に記載のマイクロコンピュータ。
【請求項４】
前記ＣＰＵは、低消費モード信号を前記第１の記憶手段と前記判定制御手段に出力するように構成され、
前記第１の記憶手段は、前記低消費モード信号を入力したときはデータ読み出しにおいて低速動作するように構成され、
前記判定制御手段は、前記低消費モード信号を入力したときは、前記判定結果が不一致のときは前記ＣＰＵに対して待機信号をアクティブにして出力し、前記判定結果が一致のときは前記待機信号をインアクティブのままとするように構成されている請求項１から請求項３までのいずれかに記載のマイクロコンピュータ。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（中央演算処理装置）が使用する記憶手段としてフラッシュメモリ等の消費電力が大きいメモリが搭載されるマイクロコンピュータについて、その低消費電力を図るための技術に関する。
【背景技術】
【０００２】
図１１は、第１の従来例としてのマイクロコンピュータの概略図を示す（例えば、非特許文献１参照）。ＣＰＵ３１がＲＯＭ（リードオンリーメモリ）３２に対してアクセス信号ｂ１とアドレス信号ａ１を出力する。アクセス信号ｂ１を受けたＲＯＭ３２は、アドレス信号ａ１で指定されたアドレスのデータを読出データｄ１としてＣＰＵ３１に出力する。ＣＰＵ３１は読出データｄ１を内蔵レジスタに格納し、所定の処理を行う。
【０００３】
図１２は、第２の従来例としてのマイクロコンピュータの概略図を示す（例えば、特許文献１参照）。このマイクロコンピュータは、ＣＰＵ４１、キャッシュコントローラ４２、キャッシュメモリ４３およびＲＯＭ４４で構成されている。
【０００４】
ＣＰＵ４１はアクセス信号Ｂ１１とアドレスＡ１１をキャッシュコントローラ４２に出力する。アクセス信号Ｂ１１を受けたキャッシュコントローラ４２は、アドレスＡ１１とキャッシュメモリ４３にキャッシュされているデータのアドレス（以後、キャッシュアドレスとする）とを比較する。
【０００５】
比較結果が一致しているときは、キャッシュコントローラ４２はアクセス信号Ｂ１３とアドレスＡ１３をキャッシュメモリ４３に出力する。キャッシュメモリ４３は読出データＤ１２を出力する。ＣＰＵ４１は読出データＤ１２を格納し、所定の処理を行う。ＣＰＵ４１は、基本ＣＰＵサイクルにてキャッシュデータを読み出し、所定の処理を実行することが可能である。
【０００６】
一方、不一致のときは、最初のＣＰＵサイクルにおいて、キャッシュコントローラ４２はアクセス信号Ｂ１２とアドレスＡ１２をＲＯＭ４４に出力するとともに、書換え制御信号Ｗｃをキャッシュメモリ４３に出力する。アクセス信号Ｂ１２を受けたＲＯＭ４４は読出データＤ１１を出力する。最初のＣＰＵサイクルの次のＣＰＵサイクル以降において、書換え制御信号Ｗｃを受けたキャッシュメモリ４３は読出データＤ１１をキャッシュする。キャッシュ処理が終了すると、アドレスＡ１１とキャッシュアドレスは一致するため、キャッシュコントローラ４２はアクセス信号Ｂ１３とアドレスＡ１３を出力し、キャッシュメモリ４３は上記の通り読出データＤ１２を出力する。
【０００７】
キャッシュコントローラ４２により通常はキャッシュメモリ４３にアクセスし、ＲＯＭ４４にはキャッシュアドレスが不一致のときのみアクセスする。したがって、キャッシュメモリ４３の消費電流がＲＯＭ４４より少なければ、システムとして低消費化が図れる。
【特許文献１】特開平７−１３４７０１号公報（第１３頁、第１７図）
【非特許文献１】ＭＮ１０１ＣシリーズＬＳＩ説明書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
第１の従来例の場合には、ＲＯＭ３１はアクセス信号ｂ１を入力する度にデータｄ１１を出力するため、ＲＯＭ３１の消費電流が大きくなるという課題がある。
【０００９】
また、第２の従来例の場合には、キャッシュアドレスが不一致のときは、結果として、ＣＰＵ４１が所定の処理を実行するまでに、ＲＯＭ４４からキャッシュメモリ４３に再キャッシュする待ち時間が発生することになる。ＣＰＵ４１がＲＯＭ４４のデータを格納するまでにキャッシュメモリ４３の書き換え等の余分な時間を要し、ＣＰＵの処理能力が低下するという課題がある。
【００１０】
本発明は、このような事情に鑑みて創作したものであり、ＣＰＵの処理能力を低下させずにＲＯＭの動作頻度を低減し、マイクロコンピュータの消費電力を削減することを目的としている。
【課題を解決するための手段】
【００１１】
本発明によるマイクロコンピュータは、
ＣＰＵと、
前記ＣＰＵの処理に必要なデータを格納した第１の記憶手段と、
前記第１の記憶手段からの読み出しデータを退避格納する第２の記憶手段と、
前記第１の記憶手段から前記第２の記憶手段に退避格納されたデータに対応するアドレスを格納アドレスとして記憶するとともに、前記ＣＰＵがアドレスを指定する毎にその指定アドレスを前記格納アドレスと比較し一致するか否かを判定し、一致のときは前記第１の記憶手段からのデータ読み出しを有効にするとともにその読み出しデータを前記第２の記憶手段に退避格納し、不一致のときは前記第２の記憶手段からのデータ読み出しを有効にする判定制御手段と、
前記判定制御手段の判定結果が不一致のときは前記第１の記憶手段からの読み出しデータを選択し、一致のときは前記第２の記憶手段からの読み出しデータを選択して出力する選択手段とを備えたものである。
【００１２】
この構成によれば、第１の記憶手段からデータを読み出してＣＰＵに転送すると同時にその読み出しデータを第２の記憶手段に転送格納し退避させておく。この際、ＣＰＵが指定するアドレスは局在することが多く、同一アドレスのデータを読み出す場合、第２の記憶手段に退避したデータを使用することにより、第１の記憶手段への読み出し回数が減り、またその退避格納したデータの読み出しサイクルにペナルティが発生せずデータの読み出しが可能であるので、ＣＰＵの処理性能を落とさず電力を削減する効果がある。
【００１３】
上記の構成において、その一部構成要素について次のような好ましいいくつかの態様がある。
【００１４】
第１には、前記第１の記憶手段の読み出しデータのデータ幅および前記第２の記憶手段の読み出しデータのデータ幅が、前記ＣＰＵのデータ幅の整数倍の拡大データ幅に設定されており、前記選択手段は、前記判定制御手段による判定結果で選択した拡大データ幅の読み出しデータのうち、さらに前記ＣＰＵからの指定アドレスに従って、ＣＰＵデータ幅と同幅の読み出しデータを選択するように構成されているものである。
【００１５】
このように構成すれば、第１の記憶手段への読み出し回数が低減され、さらに電力削減効果がある。
【００１６】
第２には、前記第１の記憶手段として、前記ＣＰＵのデータ幅と同幅の複数の第１の記憶手段を備え、前記第２の記憶手段は、前記複数の第１の記憶手段からの読み出しデータを一括して退避格納するように構成され、前記選択手段は、前記判定制御手段による判定結果で選択した前記複数の第１の記憶手段からの読み出しデータのグループうち、さらに前記ＣＰＵからの指定アドレスに従って、ＣＰＵデータ幅と同幅の読み出しデータを選択するように構成されているものである。
【００１７】
このように構成すれば、ＣＰＵと同じデータ幅の第１の記憶手段を用いて、上記と同等の効果を実現可能である。
【００１８】
第３には、前記ＣＰＵは、低消費モード信号を前記第１の記憶手段と前記判定制御手段に出力するように構成され、前記第１の記憶手段は、前記低消費モード信号を入力したときはデータ読み出しにおいて低速動作するように構成され、前記判定制御手段は、前記低消費モード信号を入力したときは、前記判定結果が不一致のときは前記ＣＰＵに対して待機信号をアクティブにして出力し、前記判定結果が一致のときは前記待機信号をインアクティブのままとするように構成されているものである。
【００１９】
このように構成すれば、ＣＰＵの処理性能が必要ないときにマイクロコンピュータの消費電力を削減することができ、また第２の記憶手段に退避格納したデータを読み出すときには高速読み出しが可能となる。
【発明の効果】
【００２０】
本発明によれば、第１の記憶手段として消費電力が大きなものを使用するときに、そのマイクロコンピュータ全体での消費電力を削減できるとともに、ＣＰＵの処理性能を低下させないですむ。
【発明を実施するための最良の形態】
【００２１】
以下、本発明にかかわるマイクロコンピュータの実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１におけるマイクロコンピュータの概略構成を示すブロック図である。
【００２３】
このマイクロコンピュータは、ＣＰＵ１１と、判定制御回路１２、第１の記憶手段としてのＲＯＭ１３、第２の記憶手段としてのメモリ１４および選択回路１５で構成されている。ＣＰＵ１１は読出制御信号Ｒ０とアドレスＡ１を出力し、読出データＤ３を格納し所定の処理を行う。
【００２４】
判定制御回路１２は、読出制御信号Ｒ０とアドレスＡ１が入力され、アドレスＡ１で指定されたアドレスのデータをＲＯＭ１３またはメモリ１４のどちらから読み出すかの判定を行い、ＲＯＭ１３からデータを読み出すときは、ＲＯＭ読出制御信号Ｒ１とメモリ書込制御信号Ｗ１とメモリアドレスＡ２を出力する。ＲＯＭ読出制御信号Ｒ１はＲＯＭ１３と選択回路１５に出力し、メモリ書込制御信号Ｗ１とメモリアドレスＡ２をメモリ１４に出力する。一方、メモリ１４からデータを読み出すと判定したときは、メモリ読出制御信号Ｒ２とメモリアドレスＡ２をメモリ１４に出力し、メモリ読出制御信号Ｒ２を選択回路１５に出力し、ＲＯＭ読出制御信号Ｒ１とメモリ書込制御信号Ｗ１はインアクティブのままとする。
【００２５】
ＲＯＭ１３は、ＲＯＭ読出制御信号Ｒ１とアドレスＡ１が入力されると、指定されたデータをＲＯＭ読出データＤ１として選択回路１５とメモリ１４に出力する。
【００２６】
メモリ１４は、メモリ書込制御信号Ｗ１を受けると、ＲＯＭ１３から読み出されているＲＯＭ読出データＤ１をメモリアドレスＡ２で指定されたアドレスに格納し、一方、メモリ読出制御信号Ｒ２を受けると、保持しているデータをメモリ読出データＤ２として選択回路１５に出力する。
【００２７】
選択回路１５は、ＲＯＭ読出制御信号Ｒ１を受けると、ＲＯＭ１３からのＲＯＭ読出データＤ１を読出データＤ３としてＣＰＵ１１に出力し、メモリ読出制御信号Ｒ２を受けると、メモリ１４からのメモリ読出データＤ２を読出データＤ３として出力する。
【００２８】
ここでのＲＯＭ読出データＤ１とメモリ読出データＤ２および読出データＤ３のデータ幅はＣＰＵ１１のデータ幅と同幅である。
【００２９】
図２は、判定制御回路１２の詳細を示すブロック図である。
【００３０】
判定制御回路１２は、複数のアドレス格納メモリＭ１，Ｍ２…Ｍｎからなるアドレス一時記憶回路２１、格納メモリ選択回路２２、比較器２３、ＲＯＭ制御回路２４およびメモリ制御回路２５から構成されている。
【００３１】
アドレス格納メモリＭ１，Ｍ２…Ｍｎは、格納アドレスＡｍ１，Ａｍ２…Ａｍｎを比較器２３に対して出力するように構成されている。
【００３２】
比較器２３は、ＣＰＵ１１から出力されたアドレスＡ１とアドレス格納メモリＭ１，Ｍ２…Ｍｎからの格納アドレスＡｍ１，Ａｍ２…Ａｍｎとを比較し、アドレスＡ１が格納アドレスＡｍ１，Ａｍ２…Ａｍｎのいずれかと一致しているときは、アドレス一致信号Ｓｈと一致メモリアドレスＡｈを出力する。アドレス一致信号Ｓｈは格納メモリ選択回路２２とＲＯＭ制御回路２４とメモリ制御回路２５とに与えられ、一致メモリアドレスＡｈはメモリ制御回路２５に与えられる。アドレスＡ１が格納アドレスＡｍ１，Ａｍ２…Ａｍｎのいずれとも一致していないときは、アドレス一致信号Ｓｈも一致メモリアドレスＡｈもインアクティブのままである。
【００３３】
格納メモリ選択回路２２は、比較器２３からのアドレス一致信号Ｓｈがインアクティブのときは、アドレス格納信号Ｓｓ１，Ｓｓ２…Ｓｓ３のうちのいずれか１つをアクティブにし、アドレス格納メモリＭ１，Ｍ２…Ｍｎのうち対応する１つを更新状態にセットし、ＣＰＵ１１からのアドレスＡ１を格納アドレスとして保持するように構成されている。
【００３４】
アドレス格納メモリＭ１，Ｍ２…Ｍｎのそれぞれは、ＣＰＵ１１からの読出制御信号Ｒ０がアクティブのときに、格納メモリ選択回路２２からのアドレス格納信号Ｓｓ１，Ｓｓ２…Ｓｓ３がアクティブにされたとき、更新状態にセットされて、ＣＰＵ１１からのアドレスＡ１を格納アドレスとして保持するように構成されている。
【００３５】
ＲＯＭ制御回路２４は、比較器２３からのアドレス一致信号Ｓｈがインアクティブのときは、ＣＰＵ１１からの読出制御信号Ｒ０をＲＯＭ読出制御信号Ｒ１としてＲＯＭ１３と選択回路１５に出力するように構成されている。また、比較器２３からのアドレス一致信号Ｓｈがアクティブにされたときは、読出制御信号Ｒ０が入力されていてもＲＯＭ読出制御信号Ｒ１をアクティブとはしない。
【００３６】
メモリ制御回路２５は、比較器２３からのアドレス一致信号Ｓｈがインアクティブのときは、メモリ書込制御信号Ｗ１をアクティブにしてメモリ１４に出力する一方、メモリ読出制御信号Ｒ２はインアクティブのままとするように構成されている。一方、アドレス一致信号Ｓｈがアクティブとされたときは、メモリ読出制御信号Ｒ２をアクティブにしてメモリ１４と選択回路１５とに出力するとともに、比較器２３から入力した一致メモリアドレスＡｈからそれに対応するメモリアドレスＡ２をメモリ１４に出力し、一方、メモリ書込制御信号Ｗ１はインアクティブのままとする。
【００３７】
図３は、選択回路１５の詳細を示すブロック図である。本実施の形態の場合、選択回路１５は単純に選択回路１５ａそのものとなっている。
【００３８】
選択回路１５ａは、判定制御回路１２からのＲＯＭ読出制御信号Ｒ１がアクティブになったときは、ＲＯＭ１３から出力されるＲＯＭ読出データＤ１を選択して読出データＤ３としＣＰＵ１１に送出する。逆に、判定制御回路１２からのメモリ読出制御信号Ｒ２がアクティブになったときは、メモリ１４から出力されるメモリ読出データＤ２を選択して読出データＤ３としＣＰＵ１１に送出する。
【００３９】
次に、以上のように構成された本実施の形態のマイクロコンピュータの動作を説明する。図４は、本実施の形態のマイクロコンピュータにおける一連の動作を示すタイミングチャートである。
【００４０】
ＣＰＵ１１が読出制御信号Ｒ０とアドレスＡ１を出力すると、読出制御信号Ｒ０およびアドレスＡ１が判定制御回路１２に入力されるとともに、アドレスＡ１がＲＯＭ１３に与えられる。
【００４１】
判定制御回路１２は、読出制御信号Ｒ０とアドレスＡ１を入力し、アドレスＡ１で指定されたアドレスのデータをＲＯＭ１３から読み出すかメモリ１４から読み出すかの判定を行う。判定の結果、ＲＯＭ１３から読み出すと判定したときは、ＲＯＭ読出制御信号Ｒ１とメモリ書込制御信号Ｗ１をアクティブにするとともに、メモリ１４に対してメモリアドレスＡ２を出力する。アクティブにされたＲＯＭ読出制御信号Ｒ１はＲＯＭ１３と選択回路１５に出力され、メモリ書込制御信号Ｗ１とメモリアドレスＡ２はメモリ１４に出力される。一方、メモリ１４から読み出すと判定したときは、メモリ読出制御信号Ｒ２をアクティブにしてメモリ１４と選択回路１５に出力し、メモリアドレスＡ２をメモリ１４に与える。このとき、ＲＯＭ読出制御信号Ｒ１とメモリ書込制御信号Ｗ１はインアクティブのままとする。
【００４２】
判定制御回路１２の動作をより詳しく説明する。
【００４３】
アドレス格納メモリＭ１，Ｍ２…Ｍｎは、ＣＰＵ１１からの読出制御信号Ｒ０を入力すると、保持している格納アドレスＡｍ１，Ａｍ２…Ａｍｎを比較器２３に出力する。比較器２３は、ＣＰＵ１１からの読出制御信号Ｒ０とアドレスＡ１を入力する。読出制御信号Ｒ０を入力した比較器２３は、ＣＰＵ１１からのアドレスＡ１を格納アドレスＡｍ１，Ａｍ２…Ａｍｎと比較する。
【００４４】
（１）比較結果が不一致の場合
アドレスＡ１が格納アドレスＡｍ１，Ａｍ２…Ａｍｎのいずれとも一致していないときは、比較器２３は、アドレス一致信号ＳｈをインアクティブにしてＲＯＭ制御回路２４および格納メモリ選択回路２２に送出する。インアクティブのアドレス一致信号Ｓｈを入力した格納メモリ選択回路２２は、アドレス一時記憶回路２１におけるアドレス格納メモリＭ１，Ｍ２…Ｍｎのうちの適当な１つに対してアドレス格納信号（Ｓｓ１，Ｓｓ２…Ｓｓ３のうちの対応するもの）を出力し、選択したアドレス格納メモリＭｉ（ｉ＝１，２…ｎ）においてＣＰＵ１１からのアドレスＡ１を更新的に書き込ませる。これと同時に、インアクティブのアドレス一致信号Ｓｈを入力したＲＯＭ制御回路２４は、ＣＰＵ１１からの読出制御信号Ｒ０をアクティブなＲＯＭ読出制御信号Ｒ１としてＲＯＭ１３および選択回路１５に出力する。上記のようにして、ＲＯＭ１３は読み出し状態にセットされ、選択回路１５はＲＯＭ１３からのＲＯＭ読出データＤ１を選択する状態に切り換えられる。インアクティブのアドレス一致信号Ｓｈを受けたメモリ制御回路２５は、メモリ書込制御信号Ｗ１をアクティブにするとともに、メモリ読出制御信号Ｒ２をインアクティブにする。
【００４５】
ＲＯＭ制御回路２４からアクティブなＲＯＭ読出制御信号Ｒ１とＣＰＵ１１からのアドレスＡ１を入力したＲＯＭ１３は、該当のデータをＲＯＭ読出データＤ１として選択回路１５およびメモリ１４に出力する。一方、ＲＯＭ制御回路２４からアクティブなＲＯＭ読出制御信号Ｒ１とインアクティブなメモリ読出制御信号Ｒ２を入力した選択回路１５は、ＲＯＭ１３からのＲＯＭ読出データＤ１を選択して、読出データＤ３としてＣＰＵ１１に転送する。
【００４６】
メモリ制御回路２５からアクティブなメモリ書込制御信号Ｗ１を入力したメモリ１４は、メモリ制御回路２５からのメモリアドレスＡ２においてＲＯＭ１３からのＲＯＭ読出データＤ１を格納する。
【００４７】
上記の動作において、ＲＯＭ読出データＤ１がメモリ１４に退避格納されたことは、アドレス一時記憶回路２１における格納アドレスＡｍｉ（ｉ＝１，２…ｎ）の更新によって記憶されることになる。
【００４８】
（２）比較結果が一致の場合
ＣＰＵ１１からのアドレスＡ１が格納アドレスＡｍ１，Ａｍ２…Ａｍｎのいずれかと一致しているときは、比較器２３は、アドレス一致信号Ｓｈをアクティブにしてメモリ制御回路２５およびＲＯＭ制御回路２４に送出するとともに、アドレスＡ１を一致メモリアドレスＡｈとしてメモリ制御回路２５に転送する。アクティブのアドレス一致信号Ｓｈを入力した格納メモリ選択回路２２は不動作である。また、アクティブのアドレス一致信号Ｓｈを入力したＲＯＭ制御回路２４も不動作で、ＲＯＭ１３に対するＲＯＭ読出制御信号Ｒ１の出力は行われない。一方、アクティブのアドレス一致信号Ｓｈを受けたメモリ制御回路２５は、ＣＰＵ１１からの読出制御信号Ｒ０をアクティブなメモリ読出制御信号Ｒ２としてメモリ１４および選択回路１５に出力するとともに、比較器２３からの一致メモリアドレスＡｈをメモリアドレスＡ２としてメモリ１４に与える。メモリ書込制御信号Ｗ１はインアクティブのままである。上記のようにして、メモリ１４は読み出し状態にセットされ、選択回路１５はメモリ１４からのメモリ読出データＤ２を選択する状態に切り換えられる。
【００４９】
メモリ制御回路２５からアクティブなメモリ読出制御信号Ｒ２とメモリアドレスＡ２を入力したメモリ１４は、キャッシュしているデータをメモリ読出データＤ２として選択回路１５に出力する。一方、メモリ制御回路２５からアクティブなメモリ読出制御信号Ｒ２とインアクティブなＲＯＭ読出制御信号Ｒ１を入力した選択回路１５は、メモリ１４からのメモリ読出データＤ２を選択して、読出データＤ３としてＣＰＵ１１に転送する。
【００５０】
ＣＰＵ１１からのアドレスＡ１が以前にＲＯＭ１３から読み出したアドレスと一致しすでにメモリ１４へ退避格納が行われた場合に該当するとき、メモリ１４からその退避格納済みのデータ読み出しを行うが、ＲＯＭ１３からの読み出しは行わず、ＲＯＭ１３を待機状態とする。
【００５１】
また、不一致のときは、ＲＯＭ１３からデータ読み出しを行い、且つそのデータをメモリ１４に一時保存するとともに、そのアドレスを記憶する。
【００５２】
上記において、判定制御回路１２においてＲＯＭ１３またはメモリ１４のいずれからデータを読み出すかの判定を行うに、ＣＰＵ１１からアドレスＡ１が出力された時点で行うとともに、ＣＰＵ１１へのデータ読み出しとメモリ１４へのデータ保存とを、ＣＰＵ１１のＲＯＭ読出しサイクルと同一サイクルにて行っているため、ＣＰＵ１１の処理性能の低下が発生しない。
【００５３】
本実施の形態のマイクロコンピュータによれば、ＲＯＭからの読出データを再利用することでＲＯＭへの読出し回数を減らすことが可能となり、搭載しているＲＯＭがメモリやロジック回路に比べ動作電流の大きなものであっても、消費電力の削減が可能となる。
【００５４】
（実施の形態２）
図５は、本発明の実施の形態２におけるマイクロコンピュータの概略構成を示すブロック図である。
【００５５】
本実施の形態は、上記の実施の形態１において、データバス幅を拡大したものに相当する。すなわち、ＲＯＭ１３とメモリ１４および選択回路１５をつなぐＲＯＭ読出データＤ１のバスは、ＣＰＵ１１のデータ幅に対して２のべき乗倍（２2，２4，２8…）の拡大データ幅となっている。また、メモリ１４と選択回路１５をつなぐメモリ読出データＤ２のバスも同様の拡大データ幅となっている。
【００５６】
図６は、選択回路１５の詳細を示すブロック図である。選択回路１５は、第１の選択回路１５ａと第２の選択回路１５ｂで構成されている。第１の選択回路１５ａは、拡大データ幅のＲＯＭ読出データＤ１と拡大データ幅のメモリ読出データＤ２との選択を行い、選択読出データＤ４を出力するものとして構成されている。
【００５７】
第２の選択回路１５ｂは、第１の選択回路１５ａの次段に接続され、第１の選択回路１５ａから入力した拡大データ幅の選択読出データＤ４のうちＣＰＵ１１からのアドレスＡ１で指定されるビット位置のデータを選択し、読出データＤ３として出力するように構成されている。
【００５８】
その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００５９】
本実施の形態では、実施の形態１に比べ、ＲＯＭ読出データＤ１およびメモリ読出データＤ２のデータ幅を拡大しているので、ＲＯＭからの読出データの再利用の確率が向上し、ＲＯＭからの読出し回数を減らすことが可能である。結果として、マイクロコンピュータの消費電力の削減が可能となる。
【００６０】
（実施の形態３）
図７は、本発明の実施の形態３におけるマイクロコンピュータの概略構成を示すブロック図である。
【００６１】
本実施の形態は、上記の実施の形態１において、ＲＯＭ１３に相当するものを複数並列的に配設したものに相当する。すなわち、ＣＰＵ１１がアクセス可能なＲＯＭとして複数のＲＯＭ１３ａ，１３ｂ…１３ｎが配置されている。これらのＲＯＭ１３ａ，１３ｂ…１３ｎはＣＰＵ１１からのアドレスＡ１を入力するとともに、判定制御回路１２からのアクティブなＲＯＭ読出制御信号Ｒ１を入力すると、該当するアドレスのデータをＲＯＭ読出データＤ１ａ，Ｄ１ｂ…Ｄ１ｎとして選択回路１５およびメモリ１４に出力するように構成されている。これらのＲＯＭ１３ａ，１３ｂ…１３ｎは、互いに同容量となっている。メモリ１４におけるデータ書き込みは、メモリ書込制御信号Ｗ１がアクティブのときにメモリアドレスＡ２が指定するアドレスに格納される。個々のＲＯＭ読出データＤ１ａ，Ｄ１ｂ…Ｄ１ｎのデータ幅はＣＰＵ１１のデータ幅と同じであり、メモリ読出データＤ２のデータ幅はＲＯＭ読出データＤ１ａ，Ｄ１ｂ…Ｄ１ｎのデータ幅を合計したものに相当する。
【００６２】
図８は、選択回路１５の詳細を示すブロック図である。選択回路１５は、第１の選択回路１５ａと第２の選択回路１５ｂで構成されている。第１の選択回路１５ａは、ＲＯＭ読出データＤ１ａ，Ｄ１ｂ…Ｄ１ｎのグループと拡大データ幅のメモリ読出データＤ２との選択を行い、選択読出データＤ４を出力するものとして構成されている。
【００６３】
第２の選択回路１５ｂは、第１の選択回路１５ａの次段に接続され、第１の選択回路１５ａから入力した拡大データ幅の選択読出データＤ４のうちＣＰＵ１１からのアドレスＡ１で指定されるビット位置のデータを選択し、読出データＤ３として出力するように構成されている。
【００６４】
その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００６５】
本実施の形態では、実施の形態１に比べ、メモリ１４に一時記憶するＲＯＭデータの容量を増大しているので、ＲＯＭからの読出データの再利用の確率が向上し、ＲＯＭからの読出し回数を減らすことが可能である。また、実施の形態２とは異なり、データバス幅の小さなＲＯＭを用いても実施の形態２と同様の効果を実現できる。
【００６６】
（実施の形態４）
本実施の形態は、システムを低消費電力で動作させるモードを有するマイクロコンピュータについてのものである。
【００６７】
図９は、本発明の実施の形態４におけるマイクロコンピュータの概略構成を示すブロック図である。図１０は、図９の判定制御回路１２の詳細を示すブロック図である。
【００６８】
ＣＰＵ１１は、システムを低消費電力で動作させるときにＲＯＭ１３と判定制御回路１２に対して低消費モード信号Ｓｍをアクティブにして出力するように構成されている。ＲＯＭ１３は、ＣＰＵ１１からアクティブな低消費モード信号Ｓｍが入力されると、低消費電力での動作が可能なように動作スピードが低減されるように構成されている。
【００６９】
判定制御回路１２における比較器２３は、アクティブな低消費モード信号Ｓｍが入力されているときにおいて、ＣＰＵ１１から読出制御信号Ｒ０が入力され、ＣＰＵ１１からのアドレスＡ１が格納アドレスＡｍ１，Ａｍ２…Ａｍｎのいずれとも一致しないときは、ＲＯＭ１３からのデータ読出しを行うと判断するのであるが、同時に読出し待機信号Ｓstをアクティブにして、ＲＯＭ１３からＲＯＭ読出データＤ１が出力されるまでの間、読出し待機信号ＳstをＣＰＵ１１へ出力するように構成されている。アドレスが一致するときは、メモリ１４からデータ読み出しを行うと判断するのであるが、このときは読出し待機信号Ｓstはインアクティブのままとする。
【００７０】
判定制御回路１２からアクティブの読出し待機信号Ｓstを入力したＣＰＵ１１は、その動作を停止し、低消費電力を実現するようになっている。
【００７１】
その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００７２】
本実施の形態では、低消費モード信号Ｓｍがアクティブされ、ＲＯＭ１３が低速低消費モードへと遷移された状態で、ＣＰＵ１１から読出制御信号Ｒ０とアドレスＡ１が出力されたときは、判定制御回路１２でのアドレス判定が不一致のときは読出し待機信号ＳstをアクティブにしてＣＰＵ１１の動作を停止し、一方、アドレス判定は一致のときでメモリ１４からメモリ読出データＤ２を読み出すときは、読出し待機信号Ｓstはインアクティブのままとする。以上の結果として、低消費モードであっても、データを高速に読み出すことができる。
【産業上の利用可能性】
【００７３】
本発明の技術は、特に低消費電力が求められる機器に好適なシングルチップマイクロコンピュータ等に有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１におけるマイクロコンピュータの構成を示すブロック図
【図２】本発明の実施の形態１におけるマイクロコンピュータの判定制御回路の構成を示すブロック図
【図３】本発明の実施の形態１におけるマイクロコンピュータの選択回路の構成を示すブロック図
【図４】本発明の実施の形態１におけるマイクロコンピュータの動作を示すタイミングチャート
【図５】本発明の実施の形態２におけるマイクロコンピュータの構成を示すブロック図
【図６】本発明の実施の形態２におけるマイクロコンピュータの選択回路の構成を示すブロック図
【図７】本発明の実施の形態３におけるマイクロコンピュータの構成を示すブロック図
【図８】本発明の実施の形態３におけるマイクロコンピュータの選択回路の構成を示すブロック図
【図９】本発明の実施の形態４におけるマイクロコンピュータの構成を示すブロック図
【図１０】本発明の実施の形態４におけるマイクロコンピュータの判定制御回路の構成を示すブロック図
【図１１】第１の従来例のマイクロコンピュータの概略構成図
【図１２】第２の従来例のマイクロコンピュータの概略構成図
【符号の説明】
【００７５】
１１  ＣＰＵ（中央演算処理装置）
１２  判定制御回路
１３  ＲＯＭ（リードオンリーメモリ；第１の記憶手段）
１３ａ，１３ｂ…１３ｎ  ＲＯＭ
１４  メモリ（第２の記憶手段）
１５  選択回路
１５ａ  第１の選択回路
１５ｂ  第２の選択回路
２１  アドレス一時記憶回路
２２  格納メモリ選択回路
２３  比較器
２４  ＲＯＭ制御回路
２５  メモリ制御回路
Ａ１  アドレス
Ａ２  メモリアドレス
Ａｈ  一致メモリアドレス
Ａｍ１，Ａｍ２…Ａｍｎ  格納アドレス
Ｄ１  ＲＯＭ読出データ
Ｄ１ａ，Ｄ１ｂ…Ｄ１ｎ  ＲＯＭ読出データ
Ｄ２  メモリ読出データ
Ｄ３  読出データ
Ｄ４  選択読出データ
Ｍ１，Ｍ２…Ｍｎ  アドレス格納メモリ
Ｒ０  読出制御信号
Ｒ１  ＲＯＭ読出制御信号
Ｒ２  メモリ読出制御信号
Ｓｈ  アドレス一致信号
Ｓｓ１，Ｓｓ２…Ｓｓ３  アドレス格納信号
Ｓｍ  低消費モード信号
Ｓst  読出し待機信号
Ｗ１  メモリ書込制御信号 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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