(57)【要約】【課題】III-Ｖ族窒化物半導体からなる複数の素子を導電性を持たせた半導体基板上に集積化できるようにする。【解決手段】半導体装置は、上部に互いに間隔をおいて形成され且つｐ型不純物が導入されてなる第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂが形成されたｎ型シリコンからなる半導体基板１１を有している。半導体基板１１における各極性反転領域１２Ａ、１２Ｂの上には、それぞれがIII-Ｖ族窒化物半導体からなる、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂとが互いに独立して形成されており、各ＨＦＥＴ１０Ａ、１０Ｂ同士は配線２２により電気的に接続されている。【選択図】図１
2006196869.tif 000002
【特許請求の範囲】
【請求項１】
上部に互いに間隔をおいて形成された第１導電型の不純物が導入されてなる複数の極性反転領域を有する第２導電型の半導体基板と、
前記各極性反転領域の上にそれぞれ選択的に形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子と、
前記各半導体素子同士を電気的に接続する配線とを備えていることを特徴とする半導体装置。
【請求項２】
前記各半導体素子はそれぞれ少なくとも１つの端子を有し、
前記複数の半導体素子のうちの少なくとも１つは、前記端子が前記半導体基板と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、前記III-Ｖ族窒化物半導体はｎ型層を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記各極性反転領域は、前記半導体基板の主面の面内において、それぞれの周縁部における前記不純物の濃度がその内側部分よりも低いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体基板における前記各極性反転領域の間に形成された絶縁性の素子分離領域をさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板には、前記各極性反転領域の位置を識別する識別印が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記識別印は、前記半導体基板から露出していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１導電型の半導体基板に第２導電型の第１の不純物を選択的に導入することにより、前記半導体基板の上部に互いに間隔をおいた複数の極性反転領域を形成する工程と、
前記半導体基板の上に前記各極性反転領域を含む全面にわたってIII-Ｖ族窒化物からなる半導体層を形成する工程と、
前記半導体層及び半導体基板における前記各極性反転領域の周囲に第２の不純物を選択的に導入して、前記半導体層から前記半導体基板に至る絶縁性を有する素子分離領域を形成することにより、前記各極性反転領域の上にそれぞれが前記半導体層に活性層を含む複数の素子形成領域を形成する工程と、
前記各素子形成領域の上に電極をそれぞれ形成することにより、複数の半導体素子を形成する工程と、
前記複数の半導体素子の上に、各半導体素子同士を電気的に接続する配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記III-Ｖ族窒化物からなる半導体層を形成する工程よりも前に、前記半導体基板に前記各極性反転領域の位置を識別する識別印を形成する工程をさらに備え、
前記複数の素子形成領域を形成する工程において、前記各極性反転領域の間に前記各素子分離領域を選択的に形成する際に、前記識別印により、前記半導体基板における前記各極性反転領域の位置を識別することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
主面から内部に間隔をおいて形成された埋め込み絶縁層を有する半導体基板と、
前記半導体基板の上に互いに間隔をおいて形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子と、
前記各半導体素子同士を電気的に接続する配線とを備えていることを特徴とする半導体装置。
【請求項１１】
前記各半導体素子はそれぞれ少なくとも１つの端子を有し、
前記複数の半導体素子のうちの少なくとも１つは、前記端子が前記半導体基板における前記埋め込み絶縁層の上側部分と電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記各半導体素子はそれぞれ少なくとも１つの端子を有し、
前記複数の半導体素子のうちの少なくとも１つは、前記端子が前記半導体基板における前記埋め込み絶縁層の下側部分と電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記半導体基板における前記各半導体素子の周囲に形成された絶縁性の素子分離領域をさらに備えていることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記主面から内部に間隔をおいて形成された埋め込み絶縁層を有し、導電性を有する半導体基板の上にIII-Ｖ族窒化物からなる半導体層を形成する工程と、
前記半導体層及び半導体基板に対して不純物を選択的に導入して、前記埋め込み絶縁層に至る絶縁性を有する素子分離領域を形成することにより、前記半導体基板の上にそれぞれが前記半導体層に活性層を含む複数の素子形成領域を形成する工程と、
前記各素子形成領域の上に電極をそれぞれ形成することにより、複数の半導体素子を形成する工程と、
前記複数の半導体素子の上に、各半導体素子同士を電気的に接続する配線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、III-Ｖ族窒化物半導体を用いた複数の高出力素子を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
III-Ｖ族窒化物半導体は、 一般式がＢwＡｌxＧａyＩｎzＮ（但し、ｗ＋ｘ＋ｙ＋ｚ＝１，０≦ｗ，ｘ，ｙ，ｚ≦１である。）によって表わされる、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる化合物半導体をいう。
【０００３】
III-Ｖ族窒化物半導体は、その大きいバンドギャップとそれに伴う高い破壊電圧、高い電子飽和速度及び高い電子移動度、並びにヘテロ接合を形成した場合における高い電子濃度等の利点を有することから、短波長発光素子、高出力高周波素子、高周波低雑音増幅素子及び高出力スイッチング素子等への応用を目的とした研究開発が進んでいる。
【０００４】
従来、これらの素子は、III-Ｖ族窒化物半導体自体が持つ優れた材料特性（物性）を利用した、他の材料では実現できない性能を発現する単体素子として開発されている。
【０００５】
図１１は従来のヘテロ接合を用いたIII-Ｖ族窒化物半導体装置の断面構成を示している（例えば、特許文献１又は特許文献２を参照。）。図１１に示すように、従来のIII-Ｖ族窒化物半導体装置は、導電性を持たせた半導体基板１０１の上に、窒化ガリウム（ＧａＮ）からなる動作層１０２及び窒化アルミニウムガリウム（ＡｌＧａＮ）からなる障壁層１０３が順次積層され、互いに異なるバンドギャップを有する動作層１０２と障壁層１０３との界面には、ヘテロ接合が形成されている。
【０００６】
障壁層１０３には、動作層１０２の上部に達する絶縁性の素子分離領域１０４によって区画されており、区画された障壁層１０３の上には、ショットキ性のゲート電極１０５が形成され、該ゲート電極１０５のゲート長方向の両側方にはオーミック性のソース電極１０６及びドレイン電極１０７がそれぞれ形成されている。これにより、半導体装置はヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor、以下、ＨＦＥＴと略称する。）として動作する。
【０００７】
動作層１０２における該動作層１０２と障壁層１０３とのヘテロ接合の界面近傍には、動作層１０２と障壁層１０３との自然分極量及びピエゾ分極量の差、障壁層１０３にドープされたｎ型不純物、並びに動作層１０２及び障壁層１０３における他の制御不能な欠陥に由来する電子が高濃度に蓄積して２次元電子ガス（２ＤＥＧ）を形成し、形成された２ＤＥＧが電界効果トランジスタのチャネルキャリアとして動作する。
【０００８】
ソース電極１０６は、表面ビア配線１０８を介在させて、接地電位とされた半導体基板１０１と電気的に接続されており、高周波又は高速スイッチング動作時の寄生成分を低減する。また、接地電位とされた半導体基板１０１はフィールドプレート（電界緩和プレート）としても機能するため、素子活性領域、とりわけゲート電極１０５のドレイン電極１０７側の端部における電界の集中を緩和するという効果も有する。
【特許文献１】特許第２９９６１６９号公報
【特許文献２】特許第３４０９９５８号公報
【特許文献３】米国特許第６８２５５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来のIII-Ｖ族窒化物半導体装置は、高電圧動作時に半導体基板１０１を介したリーク電流が発生するため、複数の素子（ＨＦＥＴ）を１つの半導体基板１０１上に形成して、該複数の素子同士を電気的に接続したり、集積化したりすることが困難であるという問題がある。
【００１０】
本発明は、前記従来の問題を解決し、III-Ｖ族窒化物半導体からなる複数の素子を導電性を持たせた半導体基板上に集積化できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、半導体装置を、それぞれがIII-Ｖ族窒化物半導体からなる活性層を有する複数の半導体素子を、半導体基板の導電型と異なる極性を持つ極性反転領域の上に形成するか、又は埋め込み絶縁層を有する半導体基板の上に形成する構成とする。
【００１２】
具体的に、本発明に係る第１の半導体装置は、上部に互いに間隔をおいて形成された第１導電型の不純物が導入されてなる複数の極性反転領域を有する第２導電型の半導体基板と、各極性反転領域の上にそれぞれ選択的に形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子と、各半導体素子同士を電気的に接続する配線とを備えていることを特徴とする。
【００１３】
第１の半導体装置によると、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子が、半導体基板の上部に互いに間隔をおいて形成され導電型が半導体基板と異なる複数の極性反転領域の上にそれぞれ選択的に形成されているため、各極性反転領域と半導体基板とのｐｎ接合により生じる空乏層によって、半導体基板の内部においても電気的に絶縁される。このため、各半導体素子を配線により電気的に接続し且つ高電圧で動作をさせても、半導体基板を介した半導体素子同士に生じるリーク電流を極めて小さく抑えることが可能となる。
【００１４】
第１の半導体装置において、各半導体素子はそれぞれ少なくとも１つの端子を有し、複数の半導体素子のうちの少なくとも１つは、端子が半導体基板と電気的に接続されていることが好ましい。このようにすると、半導体素子の１つの端子が接続された半導体基板が電界緩和用のフィールドプレートとして機能するため、より高耐圧化が可能となる。さらに、半導体基板は複数の半導体素子に対して同一の電位に保たれるため、各半導体素子に共通の電位を与える端子、例えばグランド電位と接続すれば、グランド配線を削減することができる。
【００１５】
第１の半導体装置において、第１導電型はｐ型であり、第２導電型はｎ型であり、III-Ｖ族窒化物半導体はｎ型層を含むことが好ましい。このようにすると、ｎ型層を含むIII-Ｖ族窒化物半導体からなる活性層の動作時に印加される正の電源電圧によって、ｎ型の半導体基板に形成されたｐ型の極性反転領域とｎ型の活性層とのｐｎ接合の界面に空乏層が形成されるため、より高い耐圧と低いリーク電流とを実現することができる。
【００１６】
第１の半導体装置において、各極性反転領域は、半導体基板の主面の面内においてそれぞれの周縁部における不純物の濃度がその内側部分よりも低いことが好ましい。このようにすると、極性反転領域と他の領域との間の耐圧がより高くなるため、半導体装置のより高電圧動作が可能となる。
【００１７】
第１の半導体装置は、半導体基板における各極性反転領域同士の間に形成された絶縁性の素子分離領域をさらに備えていることが好ましい。このようにすると、極性反転領域と他の領域との間の耐圧がより高くなるため、半導体装置のより高電圧動作が可能となる。
【００１８】
第１の半導体装置において、半導体基板には、各極性反転領域の位置を識別する識別印が形成されていることが好ましい。このようにすると、III-Ｖ族窒化物半導体からなる活性層を含む半導体層を形成した後に、該半導体層と極性反転領域との位置合わせが容易となる。
【００１９】
この場合に、識別印は半導体基板から露出していることが好ましい。
【００２０】
本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１の不純物を選択的に導入することにより、半導体基板の上部に互いに間隔をおいた複数の極性反転領域を形成する工程と、半導体基板の上に各極性反転領域を含む全面にわたってIII-Ｖ族窒化物からなる半導体層を形成する工程と、半導体層及び半導体基板における各極性反転領域の周囲に第２の不純物を選択的に導入して、半導体層から半導体基板に至る絶縁性を有する素子分離領域を形成することにより、各極性反転領域の上にそれぞれが半導体層に活性層を含む複数の素子形成領域を形成する工程と、各素子形成領域の上に電極をそれぞれ形成することにより、複数の半導体素子を形成する工程と、複数の半導体素子の上に各半導体素子同士を電気的に接続する配線を形成する工程とを備えていることを特徴とする。
【００２１】
第１の半導体装置の製造方法によると、半導体層及び半導体基板における各極性反転領域の間に第２の不純物を選択的に導入して、半導体層から半導体基板に至る絶縁性を有する複数の素子分離領域を形成することにより、III-Ｖ族窒化物からなる半導体層に活性層を含む各素子形成領域を独立に形成できる。その上、各活性層は半導体基板に形成された極性反転領域の上にそれぞれ選択的に形成されるため、各半導体素子は、半導体基板と極性反転領域とのｐｎ接合により生じる空乏層によって、半導体基板の内部においても電気的に絶縁される。このため、各半導体素子を配線により電気的に接続し且つ高電圧で動作をさせても、半導体基板を介した半導体素子同士に生じるリーク電流を極めて小さく抑えることが可能となる。
【００２２】
第１の半導体装置の製造方法は、III-Ｖ族窒化物からなる半導体層を形成する工程よりも前に、半導体基板に前記各極性反転領域の位置を識別する識別印を形成する工程をさらに備え、複数の素子形成領域を形成する工程において、各極性反転領域の間に各素子分離領域を選択的に形成する際に、識別印により、半導体基板における各極性反転領域の位置を識別することが好ましい。このようにすると、III-Ｖ族窒化物半導体からなる活性層を含む半導体層を形成した後に、該半導体層からなる素子形成領域と極性反転領域との位置合わせを容易に行なうことができる。
【００２３】
本発明に係る第２の半導体装置は、主面から内部に間隔をおいて形成された埋め込み絶縁層を有する半導体基板と、半導体基板の上に互いに間隔をおいて形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子と、各半導体素子同士を電気的に接続する配線とを備えていることを特徴とする。
【００２４】
第２の半導体装置によると、半導体基板の上に互いに間隔をおいて形成され、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を有する複数の半導体素子が埋め込み絶縁層を有する半導体基板上に形成されるため、各半導体素子を電気的に接続した集積回路であっても、高電圧動作が可能となる。
【００２５】
第２の半導体装置において、各半導体素子はそれぞれ少なくとも１つの端子を有し、複数の半導体素子のうちの少なくとも１つは、端子が半導体基板における埋め込み絶縁層の上側部分と電気的に接続されていることが好ましい。このようにすると、埋め込み絶縁層上の半導体層が半導体層素子の端子と同一の電位となって、フィールドプレートとして機能するため、各半導体素子が電気的に接続されても、より高電圧動作が可能となる。
【００２６】
第２の半導体装置において、各半導体素子はそれぞれ少なくとも１つの端子を有し、複数の半導体素子のうちの少なくとも１つは、端子が半導体基板における埋め込み絶縁層の下側部分と電気的に接続されていることが好ましい。このようにすると、半導体基板の埋め込み絶縁層の下側の半導体層の電位を共通化することが可能となるため、配線抵抗をより低減することが可能となる。その上、埋め込み絶縁層の下側の半導体層はフィールドプレートとして機能するので、各半導体素子が電気的に接続されても、より高電圧動作が可能となる。
【００２７】
第２の半導体装置は、半導体基板における各半導体素子の周囲に形成された絶縁性の素子分離領域をさらに備えていることが好ましい。このようにすると、半導体素子同士の間の耐圧がより高くなるため、半導体装置のより高電圧動作が可能となる。
【００２８】
本発明に係る第２の半導体装置の製造方法は、主面から内部に間隔をおいて形成された埋め込み絶縁層を有し、導電性を有する半導体基板の上にIII-Ｖ族窒化物からなる半導体層を形成する工程と、半導体層及び半導体基板に対して不純物を選択的に導入して、埋め込み絶縁層に至る絶縁性を有する素子分離領域を形成することにより、半導体基板の上にそれぞれが半導体層に活性層を含む複数の素子形成領域を形成する工程と、各素子形成領域の上に電極をそれぞれ形成することにより、複数の半導体素子を形成する工程と、複数の半導体素子の上に各半導体素子同士を電気的に接続する配線を形成する工程とを備えていることを特徴とする。
【００２９】
第２の半導体装置の製造方法によると、埋め込み絶縁層を有する半導体基板に対して不純物を選択的に導入して、埋め込み絶縁層に至る絶縁性を有する複数の素子分離領域を形成することにより、それぞれがIII-Ｖ族窒化物からなる半導体層に活性層を含む複数の素子形成領域を独立して形成するため、各半導体素子を電気的に接続した集積回路であっても、高電圧動作が可能となる。
【発明の効果】
【００３０】
本発明に係る半導体装置及びその製造方法によると、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を含み且つ互いに電気的に接続された複数の半導体素子を有する半導体装置を導電性を持つ半導体基板上に集積化することが可能となる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３２】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る半導体装置であって、２つの高出力ＨＦＥＴを集積化した半導体装置を示し、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３３】
図１（ｂ）に示すように、例えば、ｎ型シリコン（Ｓｉ）からなる半導体基板１１の上部には、それぞれ導電型がｐ型の第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂが互いに間隔をおいて形成されている。各極性反転領域１２Ａ、１２Ｂの底面及び側面は、それぞれ各極性反転領域１２Ａ、１２Ｂよりもｐ型の不純物濃度が低いｐ型低濃度不純物領域１３により覆われている。このｐ型低濃度不純物領域１３を設けることにより、半導体装置に高電圧を印加した際には、より広い空乏層が半導体基板１１中に広がるため、極性反転領域のみの場合と比べて耐圧が２０％程度向上する。
【００３４】
図１（ａ）及び図１（ｂ）に示すように、半導体基板１１の主面上には、それぞれが複数のIII-Ｖ族窒化物半導体が積層されてなる第１の活性層１４Ａ及び第２の活性層１４Ｂが、第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂの上にそれぞれ形成されている。
【００３５】
ここで、図２に第１の活性層１４Ａ及び第２の活性層１４Ｂの詳細構成を示す。各活性層１４Ａ、１４Ｂは、基板側から順次エピタキシャル成長した、厚さが約５０ｎｍの窒化アルミニウム（ＡｌＮ）からなる初期バッファ層１４１と、それぞれの厚さが２５ｎｍの窒化ガリウム（ＧａＮ）層１４２と窒化アルミニウム（ＡｌＮ）層１４３とを交互に１５層ずつ積層されてなる超格子層と、厚さが１μｍのチャネル層１４４とを含む。ここでは、超格子層がＧａＮ系材料に固有の高い耐圧を保証している。
【００３６】
図１（ａ）及び図１（ｂ）に示すように、第１の活性層１４Ａの上には、第１のゲート電極１５Ａとその両側に間隔をおいて第１のソース電極１６Ａ及び第１のドレイン電極１７Ａとが形成されており、第２の活性層１４Ｂの上には、第２のゲート電極１５Ｂとその両側に間隔をおいて第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂとが形成されている。このように、半導体基板１１上には、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂとが構成されている。ここでは、第１のＨＦＥＴ１０Ａの第１のドレイン電極１７Ａと、第２のＨＦＥＴ１０Ｂの第２のドレイン電極１７Ｂとは、互いに隣接して形成されている。
【００３７】
各ＨＦＥＴ１０Ａ、１０Ｂの周囲には、これらを互いに絶縁する絶縁性の素子分離領域１８が形成されている。素子分離領域１８の底部は、第１の活性層１４Ａ及び第２の活性層１４Ｂの底部と同等の深さにまで達しており、各ＨＦＥＴ１０Ａ、１０Ｂは半導体基板１１中においても、良好な素子分離特性を示す。
【００３８】
素子分離領域１８の上には各ＨＦＥＴ１０Ａ、１０Ｂを含む全面にわたって、例えば膜厚が３００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）からなる層間絶縁膜２０が形成されている。層間絶縁膜２０における第１のソース電極１６Ａ側の領域には、層間絶縁膜２０及び素子分離領域１８を貫通して半導体基板１１と接続される第１のコンタクト２１Ａが形成されている。また、層間絶縁膜２０における第２のソース電極１６Ｂ側の領域には、層間絶縁膜２０及び素子分離領域１８を貫通して半導体基板１１と接続される第２のコンタクト２１Ｂが形成されている。
【００３９】
層間絶縁膜２０の上には、第１のコンタクト２１Ａと第１のソース電極１６Ａとを接続する配線２２、第１のドレイン電極１７Ａと第２のゲート電極１５Ｂとを接続する配線２２及び第２のコンタクト２１Ｂと第２のソース電極１６Ｂとを接続する配線２２等がそれぞれ形成されている。
【００４０】
図３に本発明の第１の実施形態に係る半導体装置と従来の半導体装置における素子間のリーク電流の比較を示す。本発明に係る半導体装置は、３００Ｖ以上の高電圧を印加した時点において、リーク電流が従来の半導体装置と比べて２桁以上も小さく、高耐圧化が実現されていることが分かる。
【００４１】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４２】
図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）及び図６（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４３】
まず、図４（ａ）に示すように、ｎ型シリコンからなる半導体基板１１の出面上に、第１のレジスト膜を塗布し、その後、リソグラフィ法により、第１のレジスト膜から複数のｐ型低濃度不純物領域を形成する領域にそれぞれ開口部を持つ第１のレジストパターン６１を形成する。続いて、形成した第１のレジストパターン６１をマスクとして、ホウ素（Ｂ）を含む第１のイオンビーム７１を加速エネルギー５０ｋｅＶで、ドーズ量が１×１０12ｃｍ-2の注入条件でイオン注入して、半導体基板１１の上部に複数のｐ型低濃度不純物領域１３を形成する。
【００４４】
次に、図４（ｂ）に示すように、第１のレジストパターン６１を除去した後、半導体基板１１の主面上に第２のレジス膜を塗布する。続いて、リソグラフィ法により、第２のレジス膜から、半導体基板の主面における各ｐ型低濃度不純物領域１３の内側であって、極性反転領域を形成する領域にそれぞれ開口部を持つ第２のレジストパターン６２を形成する。続いて、形成した第２のレジストパターン６２をマスクとして、ホウ素（Ｂ）を含む第２のイオンビーム７２を加速エネルギー５０ｋｅＶで、ドーズ量が１×１０13ｃｍ-2の注入条件でイオン注入して、半導体基板１１における各ｐ型低濃度不純物領域１３の内側にそれぞれｐ型の第１の極性反転領域１２Ａ及び第２の極性反転領域１２Ｂを形成する。
【００４５】
次に、図４（ｃ）に示すように、第２のレジストパターン６２を除去した後、半導体基板１１の主面における各極性反転領域１２Ａ、１２ｂ及びｐ型低濃度不純物領域１３が形成されていない領域に、塩素（Ｃｌ2 ）を主成分とするエッチングガスを用いたドライエッチングにより、次工程のＧａＮ系半導体層から活性層（素子形成領域）を形成する際の露光工程に用いるアラインメント用の識別印として凹状の刻印１１ａを形成する。このとき、基板主面における刻印１１ａの形成領域を除く領域は膜厚が２μｍ〜３μｍの第３のレジスト膜（図示せず）で覆って保護しておく。
【００４６】
次に、図５（ａ）に示すように、化学的気相堆積（ＣＶＤ）法により、第３のレジスト膜をマスクとして、酸化シリコンからなる保護膜６３を、刻印１１ａを埋めると共に該刻印１１ａの上に２μｍ程度の厚さに成膜する。続いて、第３のレジスト膜を除去した後、有機金属気相成長（ＭＯＣＶＤ）法により、各極性反転領域１２Ａ、１２ｂ及びｐ型低濃度不純物領域１３を含む半導体基板１１の上に、III-Ｖ族窒化物からなる半導体層１４をエピタキシャル成長により形成する。
【００４７】
次に、図５（ｂ）に示すように、刻印１１ａによりマスクの位置合わせ（アラインメント）を行なった後、半導体層１４における半導体基板１１のｐ型低濃度不純物領域１３同士の間に、加速エネルギーが５００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2のホウ素（Ｂ）を含む第３のイオンビーム７３を選択的にイオン注入することにより、半導体層１４におけるｐ型低濃度不純物領域１３の間に絶縁性の素子分離領域１８を形成する。これにより、半導体層１４から、各極性反転領域１２Ａ、１２Ｂの上に、それぞれIII-Ｖ族窒化物からなる第１の活性層１４Ａ及び第２の活性層１４Ｂが独立して形成される。なお、ここでは、刻印１１ａは図示していない。
【００４８】
次に、図５（ｃ）に示すように、リソグラフィ法により、素子分離領域１８を含め各活性層１４Ａ、１４Ｂの上に、各ソース電極及び各ドレイン電極の形成領域にそれぞれ開口部を持つ第４のレジストパターン（図示せず）を形成する。その後、例えば真空蒸着法又はスパッタ法等により、形成した第４のレジストパターンをマスクとして、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体からなる第１の金属膜を成膜する。その後、第４のレジストパターンを除去する、いわゆるリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれオーミック性の第１のソース電極１６Ａ及び第１のドレイン電極１７Ａ並びに第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂを形成する。続いて、リソグラフィ法により、素子分離領域１８を含め各活性層１４Ａ、１４Ｂの上に、各ゲート電極形成領域に開口部を持つ第５のレジストパターン（図示せず）を形成する。その後、例えば真空蒸着法等により、形成した第５のレジストパターンをマスクとして、パラジウム（Ｐｄ）からなる第２の金属膜を成膜する。その後、第５のレジストパターンを除去するリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれショットキ性の第１のゲート電極１５Ａ及び第２のゲート電極１５Ｂを形成する。これにより、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂが形成される。
【００４９】
次に、図６（ａ）に示すように、ＣＶＤ法により、第１のＨＦＥＴ１０Ａ及び第２のＨＦＥＴ１０Ｂを覆うように、膜厚が３００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）よりなる層間絶縁膜２０を堆積する。続いて、リソグラフィ法及びフルオロカーボンを主成分とするエッチングガスを用いたドライエッチング法により、層間絶縁膜２０に、コンタクト形成領域並びに各ゲート電極１５Ａ、１５Ｂ、各ソース電極１６Ａ、１６Ｂ及び各ドレイン電極１７Ａ、１７Ｂと配線との接続部を露出する開口部をそれぞれ形成する。続いて、リソグラフィ法及び塩素を用いたドライエッチング法により、素子分離領域１８に各ＨＦＥＴ１０Ａ、１０Ｂの基板コンタクト形成用のコンタクトホール１８ａをそれぞれ半導体基板１１を露出するように形成する。
【００５０】
次に、図６（ｂ）に示すように、リソグラフィ法により、層間絶縁膜２０の上に各コンタクトホール１８ａ、各ゲート電極１５Ａ、１５Ｂの一端部、各ソース電極１６Ａ、１６Ｂ及各ドレイン電極１７Ａ、１７Ｂを露出する第６のレジストパターン（図示せず）を形成する。続いて、めっき法により、第６のレジストパターンをマスクとして配線形成用のチタン（Ｔｉ）と金（Ａｕ）とからなる金属膜を堆積し、各コンタクト２１Ａ、２１Ｂ及び配線２２をそれぞれ形成する。
【００５１】
なお、半導体基板１１は、ｎ型に代えてｐ型の半導体基板を用いてもよい。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５３】
図７は本発明の第２の実施形態に係る半導体装置であって、２つの高出力ＨＦＥＴを集積化した半導体装置の断面構成を示している。なお、平面構成は、図１（ｂ）に示した第１の実施形態に係る半導体装置と同等である。また、図７において、図１に示した同一の部材には同一の符号を付すことにより説明を省略する。
【００５４】
第１の実施形態においては、III-Ｖ族窒化物半導体層１４をエピタキシャル成長する基板にｎ型シリコンからなる半導体基板１１を用いたが、図７に示すように、第２の実施形態においては、ｎ型上部シリコン層３０ａ、埋め込み酸化層３０ｂ及びｎ型下部シリコン層３０ｃからなるｎ型のＳＯＩ基板３１を用いる構成とする。
【００５５】
具体的には、ＳＯＩ基板３１は、厚さが０．２μｍのｎ型上部シリコン層３０ａと、該ｎ型上部シリコン層３０ａの下側に形成された厚さが１００ｎｍの酸化シリコンからなる埋め込み酸化層３０ｂと、該埋め込み酸化層３０ｂの下側に形成されたｎ型下部シリコン層３０ｃとを有している。
【００５６】
ｎ型上部シリコン層３０ａにおける、第１のＨＦＥＴ１０Ａ及び第２のＨＦＥＴ１０Ｂの下側には、第１のｐ型低濃度不純物領域３２Ａ及び第２のｐ型低濃度不純物領域３２Ｂが、それぞれ埋め込み酸化層３０ｂと接するように形成されている。
【００５７】
第２の実施形態においては、素子分離領域１８は埋め込み酸化層３０ｂにまで到達している。これにより、両ＨＦＥＴ１０Ａ、１０Ｂは、ＳＯＩ基板３１中においても良好な素子分離特性を示す。
【００５８】
第１のコンタクト２１Ａ及び第２のコンタクト２１Ｂはそれぞれ埋め込み酸化層３０ｂを貫通してｎ型下部シリコン層３０ｃにまで到達している。
【００５９】
なお、素子分離領域１８の下端部をＳＯＩ基板３１のｎ型上部シリコン層３０ａ内に留め、各コンタクト２１Ａ、２１Ｂをｎ型上部シリコン層３０ａと接触させる構成としても良い。このようにしても、ｎ型上部シリコン層３０ａが各ＨＦＥＴ１０Ａ、１０Ｂのソース電極１６Ａ、１６Ｂと同一の電位となって、フィールドプレートとして機能するため、各ＨＦＥＴ１０Ａ、１０Ｂが電気的に接続されても、高電圧動作を行なえるようになる。
【００６０】
図８に本発明の第２の実施形態に係る半導体装置と従来の半導体装置における素子間のリーク電流の比較を示す。本発明に係る半導体装置は、３００Ｖ以上の高電圧を印加した時点において、リーク電流が従来の半導体装置と比べて３桁以上も小さく、より一層の高耐圧化が実現されていることが分かる。
【００６１】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６２】
図９（ａ）〜図９（ｃ）及び図１０（ａ）〜図１０（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００６３】
まず、図９（ａ）に示すように、ＳＯＩ基板３１のｎ型上部シリコン層３０ａの上に、第１のレジスト膜を塗布し、その後、リソグラフィ法により、第１のレジスト膜から複数のｐ型低濃度不純物領域を形成する領域にそれぞれ開口部を持つ第１のレジストパターン６１を形成する。続いて、形成した第１のレジストパターン６１をマスクとして、ホウ素（Ｂ）を含む第１のイオンビーム７４を加速エネルギー５０ｋｅＶで、ドーズ量が１×１０12ｃｍ-2の注入条件でイオン注入して、ｎ型上部シリコン層３０ａに複数のｐ型低濃度不純物領域３２を形成する。なお、ｐ型低濃度不純物領域３２は必ずしも必要ではないが、ｐ型低濃度不純物領域３２を設けると、半導体装置の耐圧がより向上するため好ましい。
【００６４】
次に、図９（ｂ）に示すように、第１のレジストパターン６１を除去した後、リソグラフィ法により、半導体基板１１の主面の各ｐ型低濃度不純物領域３２Ａ、３２Ｂが形成されていない領域を露出する開口部を持つ第２のレジストパターン６４を形成する。続いて、形成した第２のレジストパターン６４をマスクとして、塩素を主成分とするエッチングガスを用いたドライエッチングにより、次工程のＧａＮ系半導体層から活性層（素子形成領域）を形成する際の露光工程に用いるアラインメント用の識別印として、ｎ型上部シリコン層３０ａに孔状の刻印３０ｄを形成する。
【００６５】
次に、図９（ｃ）に示すように、ＣＶＤ法により、第２のレジストパターン６４をマスクとして、酸化シリコンからなる保護膜６３を、刻印３０ｄを埋めると共に該刻印３０ｄの上に２μｍ程度の厚さに成膜する。続いて、第２のレジストパターン６４を除去した後、ＭＯＣＶＤ法により、各ｐ型低濃度不純物領域３２Ａ、３２Ｂを含むＳＯＩ基板３１のｎ型上部シリコン層３０ａの上に、III-Ｖ族窒化物からなる半導体層１４をエピタキシャル成長により形成する。
【００６６】
次に、図１０（ａ）に示すように、刻印３０ｄによりマスクの位置合わせ（アラインメント）を行なった後、半導体層１４におけるｎ型上部シリコン層３０ａのｐ型低濃度不純物領域３２Ａ、３２Ｂ同士の間に、加速エネルギーが５００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2のホウ素（Ｂ）を含む第２のイオンビーム７５を選択的にイオン注入することにより、半導体層１４におけるｐ型低濃度不純物領域３２Ａ、３２Ｂの間に絶縁性の素子分離領域１８を形成する。これにより、半導体層１４から、各ｐ型低濃度不純物領域３２Ａ、３２Ｂの上に、それぞれIII-Ｖ族窒化物からなる第１の活性層１４Ａ及び第２の活性層１４Ｂが独立して形成される。なお、ここでは、刻印３０ｄは図示していない。
【００６７】
次に、図１０（ｂ）に示すように、第１の実施形態と同様に、リソグラフィ法及びリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれチタンとアルミニウムとの積層体からなる第１のソース電極１６Ａ及び第１のドレイン電極１７Ａ並びに第２のソース電極１６Ｂ及び第２のドレイン電極１７Ｂを形成する。続いて、リソグラフィ法及びリフトオフ法により、第１の活性層１４及び第２の活性層１４Ｂの上に、それぞれパラジウムからなる第１のゲート電極１５Ａ及び第２のゲート電極１５Ｂを形成する。これにより、第１の活性層１４Ａを含む第１のＨＦＥＴ１０Ａと、第２の活性層１４Ｂを含む第２のＨＦＥＴ１０Ｂが形成される。
【００６８】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、第１のＨＦＥＴ１０Ａ及び第２のＨＦＥＴ１０Ｂを覆うように、膜厚が３００ｎｍの窒化シリコンからなる層間絶縁膜２０を堆積する。続いて、リソグラフィ法及びフルオロカーボンを主成分とするエッチングガスを用いたドライエッチング法により、層間絶縁膜２０に、コンタクト形成領域並びに各ゲート電極１５Ａ、１５Ｂ、各ソース電極１６Ａ、１６Ｂ及び各ドレイン電極１７Ａ、１７Ｂと配線との接続部を露出する開口部をそれぞれ形成する。続いて、リソグラフィ法及び塩素を用いたドライエッチング法により、素子分離領域１８に各ＨＦＥＴ１０Ａ、１０Ｂの基板コンタクト形成用のコンタクトホール１８ａをそれぞれＳＯＩ基板３１のｎ型下部シリコン層３０ｃを露出するように形成する。
【００６９】
次に、リソグラフィ法、めっき法により、第１のコンタクト２１Ａ及び第２のコンタクト２１Ｂを形成すると共に、層間絶縁膜２０の上に各ゲート電極１５Ａ、１５Ｂの一端部、各ソース電極１６Ａ、１６Ｂ及各ドレイン電極１７Ａ、１７Ｂとそれぞれ接続される配線２２を形成して、図７に示す半導体装置を得る。
【００７０】
なお、ＳＯＩ基板３１は、ｎ型に代えてｐ型の上部シリコン層及び下部シリコン層を有するＳＯＩ基板を用いてもよい。
【００７１】
また、第１及び第２の各実施形態において、第１の活性層１４Ａ及び第２の活性層１４Ｂの少なくともチャネル層１４４及び超格子層のＧａＮ層１４２をｎ型とすると、半導体基板１１における各極性反転領域１２Ａ、１２Ｂがｐ型であるため、各活性層１４Ａ、１４Ｂ内のｎ型層内に空乏層が形成されるので、さらにリーク電流を低減することができる。
【００７２】
なお、第１及び第２の各実施形態において、各活性層１４Ａ、１４ＢにＧａＮ層１４２及びＡｌＮ層１４３からなる超格子層は必ずしも設ける必要はない。超格子層を設けない場合には、各活性層１４Ａ、１４Ｂの少なくともチャネル層１４４をｎ型とすると、半導体基板１１のｐ型の極性反転領域１２Ａ、１２Ｂとの間でｐｎ接合が形成されるため、各活性層１４Ａ、１４Ｂに高い正電圧を印加した場合でも、該ｐｎ接合内に形成される空乏層がより一層広がることから、リーク電流が抑制されて耐圧を向上させることができる。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置及びその製造方法は、それぞれがIII-Ｖ族窒化物半導体からなる独立した活性層を含み且つ互いに電気的に接続された複数の半導体素子を有する半導体装置を導電性を持つ半導体基板上に集積化することができ、高出力素子を含む半導体装置等に有用である。
【図面の簡単な説明】
【００７４】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置における活性層の構成を示す拡大断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の素子間リーク電流と印加電圧との関係を従来の半導体装置と比較して示す特性図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】（ａ）及び（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の素子間リーク電流と印加電圧との関係を従来の半導体装置と比較して示す特性図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１１】従来のIII-Ｖ族窒化物半導体を用いた半導体装置（ＨＦＥＴ）を示す断面図である。
【符号の説明】
【００７５】
１０Ａ  第１のＨＦＥＴ
１０Ｂ  第２のＨＦＥＴ
１１    半導体基板
１１ａ  刻印（識別印）
１２Ａ  第１の極性反転領域
１２Ｂ  第２の極性反転領域
１３    ｐ型低濃度不純物領域
１４Ａ  第１の活性領域
１４Ｂ  第２の活性領域
１４１  初期バッファ層
１４２  窒化ガリウム層
１４３  窒化アルミニウム層
１４４  チャネル層
１５Ａ  第１のゲート電極
１５Ｂ  第２のゲート電極
１６Ａ  第１のソース電極
１６Ｂ  第２のソース電極
１７Ａ  第１のドレイン電極
１７Ｂ  第２のドレイン電極
１８    素子分離領域
１８ａ  コンタクトホール
２０    層間絶縁膜
２１Ａ  第１のコンタクト
２１Ｂ  第２のコンタクト
２２    配線
３０ａ  ｎ型上部シリコン層
３０ｂ  埋め込み酸化層（埋め込み絶縁層）
３０ｃ  ｎ型下部シリコン層
３０ｄ  刻印（識別印）
３１    ＳＯＩ基板
３２Ａ  第１のｐ型低濃度不純物領域
３２Ｂ  第２のｐ型低濃度不純物領域
６１    第１のレジストパターン
６２    第２のレジストパターン
６３    保護膜
６４    第２のレジストパターン
７１    第１のイオンビーム
７２    第２のイオンビーム
７３    第３のイオンビーム
７４    第１のイオンビーム
７５    第２のイオンビーム
【図１】
2006196869.tif 000003
【図２】
2006196869.tif 000004
【図３】
2006196869.tif 000005
【図４】
2006196869.tif 000006
【図５】
2006196869.tif 000007
【図６】
2006196869.tif 000008
【図７】
2006196869.tif 000009
【図８】
2006196869.tif 000010
【図９】
2006196869.tif 000011
【図１０】
2006196869.tif 000012
【図１１】
2006196869.tif 000013