(57)【要約】【課題】  ２ポートアイソレータにおいて、インピーダンス変換回路を設けることなく、容易な方法で入力インピーダンスと出力インピーダンスとをそれぞれ独立して調整することができる非可逆回路素子を提供する。【解決手段】  入力ポート、出力ポート、グランドポートを有する２ポートアイソレータにおいて、マイクロ波用フェライトに配される第１中心導体及び／又は第２中心導体の幅を交差部を除く部位で異ならせて形成しインピーダンス調整を行う。【選択図】      図１
2006157094.tif 000002
【特許請求の範囲】
【請求項１】
永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトに配設する伝送線路で構成された複数の中心導体を備え、
入力ポートと出力ポートとの間に接続された第１インダクタンス素子と、出力ポートとグランドポートとの間に接続された第２インダクタンス素子と、前記入出力ポートと前記出力ポートの間に接続され、前記第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、前記出力ポートとグランドポートの間に接続され、前記第２中心導体と第２並列共振回路を構成する第２キャパシタンス素子と、前記入力ポートと前記出力ポートの間に接続された抵抗素子とを有する２ポートアイソレータの特性調整方法において、
前記マイクロ波用フェライトは、第１主面と、該第１主面に対向する第２主面と、前記第２主面と前記第１主面とに接する側面とを有し、
前記第１インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が入力ポートに電気的に接続され、前記第２主面側の他端が出力ポートに電気的に接続されている第１中心導体で形成され、
前記第２インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から前記第１中心導体と異なる方向に延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が前記出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、前記第１主面側で前記第１中心導体と電気的絶縁状態で交差する第２中心導体で形成され、
前記第１中心導体の伝送線路の幅を前記交差部から前記出力ポートとの間（交差部を除く）において異ならせて入力インピーダンスを調整するとともに、第１並列共振回路の共振周波数を第１キャパシタンス素子で補正することを特徴とする２ポートアイソレータの特性調整方法。
【請求項２】
永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトに配設する伝送線路で構成された複数の中心導体を備え、
入力ポートと出力ポートとの間に接続された第１インダクタンス素子と、出力ポートとグランドポートとの間に接続された第２インダクタンス素子と、前記入出力ポートと前記出力ポートの間に接続され、前記第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、前記出力ポートとグランドポートの間に接続され、前記第２中心導体と第２並列共振回路を構成する第２キャパシタンス素子と、前記入力ポートと前記出力ポートの間に接続された抵抗素子とを有する２ポートアイソレータの特性調整方法において、
前記マイクロ波用フェライトは、第１主面と、該第１主面に対向する第２主面と、前記第２主面と前記第１主面とに接する側面とを有し、
前記第１インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が入力ポートに電気的に接続され、前記第２主面側の他端が出力ポートに電気的に接続されている第１中心導体で形成され、
前記第２インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から前記第１中心導体と異なる方向に延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が前記出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、前記第１主面側で前記第１中心導体と電気的絶縁状態で交差する第２中心導体で形成され、
前記第２中心導体の伝送線路の幅を前記交差部から前記出力ポートとの間（交差部を除く）において異ならせて出力インピーダンスを調整するとともに、第２並列共振回路の共振周波数を第２キャパシタンス素子で補正することを特徴とする２ポートアイソレータの特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し、具体的には携帯電話などの移動体通信システムの中で使用される、アイソレータに関する。
【背景技術】
【０００２】
数１００ＭＨｚから十数ＧＨｚの周波数帯を利用した移動体通信機器や、携帯電話の端末機、あるいは基地局等には、アイソレータなどの非可逆回路素子を用いる例が多い。アイソレータは、例えば移動体通信機器の送信段において、パワーアンプとアンテナとの間に配置され、パワーアンプへの不要信号の逆流を防ぐ、あるいはパワーアンプの負荷側のインピーダンスを安定させる等の目的で用いられる。その特性としては、挿入損失特性、反射損失特性、アイソレーション特性に優れることが要求される。
【０００３】
このような非可逆回路素子として特許文献１に開示されたアイソレータが在る。このアイソレータは、２つの中心導体を用いて構成されるものであり、２ポートアイソレータと呼ばれる。
以下、図１、図２を基にして２ポートアイソレータについて説明する。
この２ポートアイソレータは、図１に示す等価回路を基本構成としている。入力ポートＰ１と出力ポートＰ２との間に、電気的に接続されている第１中心導体２１で形成される第１インダクタンス素子Ｌ１と、前記第１中心導体２１と電気的絶縁状態で交差して配置され、出力ポートＰ２とグランドポートＰ３との間に電気的に接続されている第２中心導体２２で形成される第２インダクタンス素子Ｌ２と、入力ポートＰ１と出力ポートＰ２の間に電気的に接続された第１キャパシタンス素子Ｃｉ及び抵抗素子Ｒと、出力ポートＰ２とグランドポートＰ３の間に電気的に接続され、第２インダクタンス素子Ｌ２と並列共振回路を構成する第２キャパシタンス素子Ｃｆとを有する。２ポートアイソレータの特徴として、第１並列共振回路でアイソレーション特性（逆方向減衰特性）が最大となる周波数が設定され、第２並列共振回路で挿入損失特性が最小となる周波数が設定される。
【０００４】
前記第１インダクタンス素子Ｌ１と前記第２インダクタンス素子Ｌ２は、図２に示すように伝送線路からなる第１中心導体２１、第２中心導体Ｌ２２によって構成される。前記第１中心導体２１、第２中心導体Ｌ２２はマイクロ波フェライト面上で交差し、所定の間隔を持って絶縁されて配されており、前記交差部で電磁気的に結合している。
【０００５】
このような構成により、2ポートアイソレータは、入力ポートＰ１から出力ポートＰ２に信号が伝搬する際には、第２並列共振回路が共振するが、入力ポートＰ１と出力ポートＰ２間の第１並列共振回路は共振しないので、挿入損失特性に優れたものとなる。また、入力ポートＰ１と出力ポートＰ２の間に接続された抵抗素子Ｒにより、出力ポートＰ２から入力ポートＰ１へと逆流して来る電流を吸収している。
【０００６】
図１１は２ポートアイソレータの構成例を示す分解斜視図である。この２ポートアイソレータ１は、上側ケース７２と下側ケース７３とで構成された金属ケースと、永久磁石４０と、マイクロ波用フェライト１０と第１、第２中心導体２１，２２とからなる中心導体組立体３０と、中心導体組立体３０を搭載し、第１、第２キャパシタンス素子Ｃｉ、Ｃｆを積層形成した積層基板５０を備えている。
前記中心導体組立体３０は、板状のマイクロ波用フェライト１０の上面に、第１、第２中心導体２１，２２を、絶縁層（図示せず）を介在させて直交して交差するように配置して構成される。第１中心導体２１，第２中心導体２２は、それぞれ二つの伝送線路で構成され、その両端部２１ａ，２１ｂ、２２ａ，２２ｂは、マイクロ波用フェライト１０の下面に延在し、それぞれの端部２１ａ〜２２ｂは相互に分離されて構成されている。
積層基板５０は、その主面に第１、第２中心導体２１，２２を接続するための接続電極５１〜５４が形成され、内部には第１、第２キャパシタンス素子Ｃｉ、Ｃｆを構成するコンデンサ電極やグランド電極が設けられており、前記電極は、複数の誘電体シートに形成された電極パターンで構成されている。ここで、中心導体接続電極５１は第１入出力ポートＰ１とされ、中心導体接続電極５３，５４は第２入出力ポートＰ２とされ、中心導体接続電極５２は第３ポートＰ３とされる。
第１中心導体Ｌ１の一端部２１ａは、中心導体接続電極５１（入力ポートＰ１）を介して入力外部電極１４に電気的に接続されている。第１中心導体Ｌ１の他端部２１ｂは、中心導体接続電極５４（出力ポートＰ２）を介して出力外部電極１５に電気的に接続されている。第２中心導体Ｌ２の一端部２２ａは、中心導体接続電極５３（出力ポートＰ２）を介して出力外部電極１５に電気的に接続されている。第２中心導体Ｌ２の他端部２２ｂは、中心導体接続電極５２（グランドポートＰ３）を介してアース外部電極１６に電気的に接続されている。
【特許文献１】特開２００４−８８７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
入力ポートＰ１から見た非可逆回路素子の入力インピーダンスＺｉｎ、出力ポートＰ２から見た非可逆回路素子の出力インピーダンスＺｏｕｔは、他の高周波部品とのインピーダンス整合を取り、移動体通信機器の高周波回路部の特性インピーダンス（５０オーム）に調整する必要がある。
【０００８】
２ポートアイソレータにおいて、その入力、出力インピーダンスは、永久磁石からマイクロ波用フェライトへ与えられる直流磁界、マイクロ波用フェライトの磁気特性、中心導体のデザインなどによって適宜設定されるが、入力インピーダンスＺｉｎ、出力インピーダンスＺｏｕｔのそれぞれを、５０オームに調整するには微調整が必要となる。従来、このような微調整は、第１、第２中心導体２１，２２の幅や間隔といったデザインを変更することで行っていた。
しかしながら、単純に第１、第２中心導体２１，２２を構成する伝送線路の幅等を変更しても、第１、第２中心導体２１，２２が相互に結合しているために、第１、第２インダクタンス素子Ｌ１，Ｌ２がともに変化し、その結果、一方のインピーダンスを変更すると、同時にもう一方のインピーダンスも連動して変動する問題があった。このため、入力インピーダンス、出力インピーダンスを、それぞれ独立して調整するのが難しく、外部回路との最適な整合条件を得るのが困難な場合があった。
他の方法として、別途インダクタンス素子、キャパシタンス素子で構成した整合回路（インピーダンス変換回路）を設けることも考えられるが、損失増加につながるため好ましくは無い。
そこで本発明は、２ポートアイソレータにおいて、インピーダンス変換回路を設けることなく、容易な方法で入力インピーダンスと出力インピーダンスとをそれぞれ独立して調整することができる非可逆回路素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトに配設する伝送線路で構成された複数の中心導体を備え、入力ポートと出力ポートとの間に接続された第１インダクタンス素子と、出力ポートとグランドポートとの間に接続された第２インダクタンス素子と、前記入出力ポートと前記出力ポートの間に接続され、前記第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、前記出力ポートとグランドポートの間に接続され、前記第２中心導体と第２並列共振回路を構成する第２キャパシタンス素子と、前記入力ポートと前記出力ポートの間に接続された抵抗素子とを有する２ポートアイソレータの特性調整方法において、
前記マイクロ波用フェライトは、第１主面と、該第１主面に対向する第２主面と、前記第２主面と前記第１主面とに接する側面とを有し、前記第１インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が入力ポートに電気的に接続され、前記第２主面側の他端が出力ポートに電気的に接続されている第１中心導体で形成され、
前記第２インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から前記第１中心導体と異なる方向に延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が前記出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、前記第１主面側で前記第１中心導体と電気的絶縁状態で交差する第２中心導体で形成され、
前記第１中心導体の伝送線路の幅を前記交差部から前記出力ポートとの間（交差部を除く）において異ならせて入力インピーダンスを調整するとともに、第１並列共振回路の共振周波数を第１キャパシタンス素子で補正することを特徴とする２ポートアイソレータの特性調整方法である。
【００１０】
第２の発明は、永久磁石と、前記永久磁石により直流磁界が印加されるマイクロ波用フェライトと、前記マイクロ波用フェライトに配設する伝送線路で構成された複数の中心導体を備え、入力ポートと出力ポートとの間に接続された第１インダクタンス素子と、出力ポートとグランドポートとの間に接続された第２インダクタンス素子と、前記入出力ポートと前記出力ポートの間に接続され、前記第１インダクタンス素子と第１並列共振回路を構成する第１キャパシタンス素子と、前記出力ポートとグランドポートの間に接続され、前記第２中心導体と第２並列共振回路を構成する第２キャパシタンス素子と、前記入力ポートと前記出力ポートの間に接続された抵抗素子とを有する２ポートアイソレータの特性調整方法において、
前記マイクロ波用フェライトは、第１主面と、該第１主面に対向する第２主面と、前記第２主面と前記第１主面とに接する側面とを有し、前記第１インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が入力ポートに電気的に接続され、前記第２主面側の他端が出力ポートに電気的に接続されている第１中心導体で形成され、
前記第２インダクタンス素子は、前記マイクロ波用フェライトの第２主面側から前記第１中心導体と異なる方向に延在し、前記マイクロ波用フェライトの側面から前記マイクロ波用フェライトの第１主面を経て、一端が前記出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、前記第１主面側で前記第１中心導体と電気的絶縁状態で交差する第２中心導体で形成され、
前記第２中心導体の伝送線路の幅を前記交差部から前記出力ポートとの間（交差部を除く）において異ならせて出力インピーダンスを調整するとともに、第２並列共振回路の共振周波数を第２キャパシタンス素子で補正することを特徴とする２ポートアイソレータの特性調整方法である。
【００１１】
本発明者等が２ポートアイソレータについて鋭意研究した結果、第１中心導体を形成する伝送線路の幅を、第２中心導体との交差部から前記出力ポートとの間において異ならせて構成する場合、また、第２中心導体を形成する伝送線路の幅を、前記交差部から前記出力ポートとの間において異ならせて構成する場合に、ＳパラメータＳ１１、Ｓ２２の挙動が、従来にない特徴的な挙動を示すことを知見した。
ここで、ＳパラメータＳ１１は、回路網を入力側から見たときの出力に対する反射係数であって、入力反射係数とも呼ばれる。ＳパラメータＳ２２は、回路網を出力側から見たときの入力に対する反射係数であって、出力反射係数とも呼ばれる。
【００１２】
第１中心導体の形成する伝送線路の幅を、前記交差部から前記出力ポートとの間において異ならせて構成する場合のＳパラメータＳ１１、Ｓ２２の挙動について説明する。
（ａ）入力反射係数Ｓ１１
第１中心導体２１を構成する伝送線路の幅を細くすると、Ｓ１１のＲ（実数部）が大きく、ｊＸ（虚数部）はスミスチャートのマイナス側（容量性）へ移行する。幅を太くすると、Ｓ１１のＲ（実数部）が小さく、ｊＸ（虚数部）はプラス側（誘導性）へ移行する。
（ｂ）出力反射係数Ｓ２２
伝送線路の幅を変化させてもＲ（実数部）、ｊＸ（虚数部）の変化は僅かである。
以上の結果より、例えば入力インピーダンスＺｉｎがインダクティブ（誘電性）であった場合は、伝送線路の幅を細くし、逆にキャパシティブ（容量性）であれば線路幅を太くして入力インピーダンスの微調整を行うことが出来る事がわかる。
なお、第１中心導体の伝送線路の幅を変化させると、アイソレーション（逆方向減衰特性）が最大となる周波数が、伝送線路の幅を小さくすると低周波側へ、幅を大きくすると高周波側へシフトする。これは、中心導体が形成するインダクタンスが変化した結果、第１キャパシタンス素子との共振周波数が変化することによるものであるから、前記第１キャパシタンス素子を適宜調整してアイソレーション特性を最適化することは、容易である。また、伝送線路の幅を異ならせても、挿入損失の変化はごくわずかであった。
【００１３】
第２中心導体の形成する伝送線路の幅を、前記交差部から前記出力ポートとの間において異ならせて構成する場合のＳパラメータＳ１１、Ｓ２２の挙動について説明する。
（ａ）入力反射係数Ｓ１１
伝送線路の幅を変化させてもＲ（実数部）、ｊＸ（虚数部）の変化は僅かである。
（ｂ）出力反射係数Ｓ２２
伝送線路の幅を細くすると、Ｓ２２のＲ（実数部）が大きく、ｊＸ（虚数部）はマイナス側へ移行する。幅を太くすると、Ｓ２２のＲ（実数部）が小さく、ｊＸ（虚数部）はプラス側へ移行する。
以上の結果より、出力インピーダンスＺｏｕｔがインダクティブ（誘電性）であった場合は、伝送線路の幅を細くし、逆にキャパシティブ（容量性）であれば線路幅を太くしてインピーダンスの微調整行い、第２キャパシタンス素子を適宜調整して挿入損失特性を最適化することが出来る事がわかる。
なお、第２中心導体の伝送線路の幅を変化させると、挿入損失が最小となるピーク周波数は、線路幅を細くすると低周波側へ、線路を太くすると高周波側へシフトする。これは、中心導体が形成するインダクタンスが変化した結果、第２キャパシタンス素子との共振周波数が変化することによるものであるから、前記第２キャパシタンス素子を適宜調整して挿入損失特性を最適化することは、容易である。また、伝送線路の幅を異ならせても、アイソレーションが最大となる周波数の変化はごくわずかであった。
【発明の効果】
【００１４】
本発明に係る２ポートアイソレータの特性調整方法によれば、インピーダンス変換回路を設けることなく、容易な方法で入力インピーダンスと出力インピーダンスとをそれぞれ独立して調整することができる。このため、２ポートアイソレータの設計時間を短縮できるとともに、試作回数、費用を減じることが出来る。また、他の高周波部品とのインピーダンスの不整合による挿入損失劣化を生じさせることが無い。
【発明を実施するための最良の形態】
【００１５】
本発明者は、第１中心導体、あるいは第２中心導体を構成する伝送線路の幅を、交差部から出力ポートとの間（交差部を除く）において異ならせることにより、２ポートアイソレータの入力インピーダンス、あるいは出力インピーダンスを制御できることを知見し、本発明に到った。
以下本発明の２ポートアイソレータについて説明する。
図３〜図５は本発明の一実施例に係る２ポートアイソレータの等価回路であり、図１の等価回路の第１、第２インダクタンス素子L１、L2部を、マイクロ波用フェライト１０及び第１、第２中心導体２１，２２で表したものである。
【００１６】
図３に示した２ポートアイソレータでは、前記第１中心導体２１の伝送線路の幅を前記交差部から前記出力ポートＰ２との間の交差部を除く部位において、他の部位（入力ポートＰ１から交差部の間）よりも細く、あるいは太く階段状に構成し、入力インピーダンスＺｉｎを調整している。このように構成することで、出力インピーダンスＺｏｕｔをほとんど変化無くして、入力インピーダンスＺｉｎを調整することが出来る。
前記の如く伝送線路の幅を異ならせることで、第１インダクタンス素子L１のインダクタンス値も変化し第１並列共振回路の共振周波数が移動する。この共振周波数の移動は、２ポートアイソレータの電気的特性の一つである挿入損失には影響しないが、アイソレーション特性（逆方向減衰特性）に影響を及ぼすため、前記共振周波数を第１キャパシタンス素子Ｃｉ’で補正している。このため、電気的特性を減じること無く、入力インピーダンスＺｉｎを調整することが出来る。
【００１７】
図４に示した２ポートアイソレータでは、前記第２中心導体２２の伝送線路の幅を前記交差部から前記出力ポートＰ２との間（グランドポートＰ３から交差部の間）の交差部を除く部位において、他の部位よりも細く、あるいは太く階段状に構成し、出力インピーダンスを調整している。このように構成することで、入力インピーダンスＺｉｎをほとんど変化無くして、出力インピーダンスＺｏｕｔを調整することが出来る。
前記の如く伝送線路の幅を異ならせることで、第１インダクタンス素子L２のインダクタンス値も変化し、第１並列共振回路の共振周波数が移動する。この共振周波数の移動は、２ポートアイソレータのアイソレーション特性には影響しないが、挿入損失に影響を及ぼすため、前記共振周波数を第２キャパシタンス素子Ｃｆ’で補正している。このため、電気的特性を減じること無く、出力インピーダンスＺｏｕｔを調整することが出来る。
図５は、前記第１、第２中心導体２１、２２の伝送線路の幅をそれぞれ異ならせた場合であり、この場合もまた図３、図４にて示した２ポートアイソレータの如く、入力インピーダンスＺｉｎ、出力インピーダンスＺｏｕｔを、ぞれぞれ独立して他方のインピーダンスに影響を与えることなく調整することが出来る。
また第１、第２伝送線路２１，２２を、図６の等価回路に示すように、伝送線路をテーパ状になしたテーパ線路としても良い。
【００１８】
第１．第２中心導体２１，２２の構成例につい説明する。
図７（ａ）は中心導体の平面展開図である。また、図７（ｂ）は中心導体をマイクロ波用フェライトとの組立状態を示す斜視図である。本構成例においては、第１中心導体２１及び第２中心導体２２は、共通部２３（等価回路での出力ポートＰ２となる）から直交する２方向に各々延在する銅板で構成される。第１、第２中心導体２１、２２は、それぞれ幅がＷ１，Ｗ３の一本の伝送線路で形成され、さらに第１中心導体２１については、共通部２３から交差部の間の部位で、伝送線路の幅Ｗ２を細く構成している。この様に構成することで、入力インピーダンスＺｉｎを調整している。
本実施例に用いる中心導体では、幅Ｗ２部がマイクロ波用フェライトの側面から第１主面に至る間に設けられているが、交差部から前記出力ポートＰ２の間に形成すれば良く、第１主面側のみ、あるいは側面側のみ伝送線路の幅Ｗ２を異ならせてもインピーダンスを調整することが出来る。
前記銅板は、例えば厚みは３０μｍのものを用い、更に表面に半光沢の銀メッキを１〜４μｍ施している。このように構成することで高周波における表皮効果による損失を低減している。なお、第１．第２中心導体２１，２２は、図８に示すような複数の伝送線路を並列接続して構成しても良い。
【００１９】
第１中心導体２１及び第２中心導体２２は、一体の銅板から構成しても、第１中心導体２１及び第２中心導体２２を各々別の導体で構成しても良い。また、ポリイミド等、可撓性の耐熱絶縁シートの両面に、第１中心導体２１と第２中心導体２２とを各々印刷またはエッチングにより形成しても良いし、マイクロ波用フェライト１０に第１中心導体２１と第２中心導体２２とをマイクロ波用フェライトに導体ペーストを用いて印刷して形成することも出来、様々な実施態様とすることが可能である。
【００２０】
図９は本発明の一実施例に係る２ポートアイソレータの分解斜視図であり、図１０は２ポートアイソレータの外観斜視図である。本発明の２ポートアイソレータは、マイクロ波用フェライト１０と、マイクロ波用フェライト１０に近接し、互いに電気的絶縁状態で交差するように配置された第１中心導体２１及び第２中心導体２２と、表面に実装用の電極パターン、入出力電極ＩＮ、ＯＵＴ及びグランド電極ＧＮＤ（図示せず）が形成された積層基板５０と、積層基板５０を収容する樹脂ケース８０と、マイクロ波用フェライト１０に直流磁界を供給する永久磁石４０と、永久磁石４０を収容する上ケース７０とを備えるものである。樹脂ケース８０の側面側には外部入力端子８２ａ、外部出力端子８３ａ、グランド端子８１ｄ，８１ｅ，８１ｆ，８１ｇが形成されている。
図１に示した等価回路における第１キャパシタンス素子Ｃｉ、第２キャパシタンス素子Ｃｆは、前記積層基板５０に積層形成されている。また、抵抗素子Ｒは、前記積層基板５０の主面に印刷形成されている。
【００２１】
積層基板５０は、例えば低温焼成が可能なセラミック材料（ＬＴＣＣ材料）からなる誘電体シート上に、ＡｇやＣｕなどを主体とする導電ペーストを印刷して所望の導体パターンを形成し、この誘電体シートを適宜積層し焼成して構成される。各誘電体シートに形成された電極パターンは、適宜ビアホールを介して接続されており、複数のキャパシタンス素子Ｃｉ、Ｃｆが一体化した三次元回路を形成する。
積層基板５０の裏面には、入力端子ＩＮと出力端子ＯＵＴとが、グランド電極ＧＮＤを挟んで配設されている。積層基板５０が図９に示したように実装されると、中心導体組立３０で形成される第１インダクタンス素子Ｌ１と第２インダクタンス素子Ｌ２とが加わり、図１に示した等価回路が構成されて２ポートアイソレータとして機能する。
【００２２】
なお、本実施例では、第１、第２キャパシタンス素子Ｃｉ、Ｃｆを積層基板５０に積層形成しているが、チップコンデンサを採用することも当然可能であり、また抵抗素子もチップ抵抗を用いることが出来る。さらに、第１、第２キャパシタンス素子Ｃｉ、Ｃｆについては、少なくとも一部を積層基板５０の中に電極パターンの形態で内蔵し、残りの容量成分をチップコンデンサとして構成することも出来る。この場合には、外付けのチップコンデンサで容量値を微調整でき、もって第１、第２並列共振回路の共振周波数の微調整が容易となり、優れたアイソレーション、挿入損失特性を得ることが出来る。
【産業上の利用可能性】
【００２３】
本発明に係る２ポートアイソレータの特性調整方法によると、インピーダンス変換回路を設けることなく、容易な方法で入力インピーダンスと出力インピーダンスとをそれぞれ独立して調整することができる。このため、２ポートアイソレータの設計時間を短縮できるとともに、試作回数、費用を減じることが出来る。また、他の高周波部品とのインピーダンスの不整合による挿入損失劣化を生じさせることが無い。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る２ポートアイソレータの等価回路図である。
【図２】従来のポートアイソレータの等価回路図である。
【図３】（ａ）（ｂ）本発明に係る２ポートアイソレータの等価回路図である。
【図４】（ａ）（ｂ）本発明に係る２ポートアイソレータの等価回路図である。
【図５】（ａ）（ｂ）本発明に係る２ポートアイソレータの等価回路図である。
【図６】（ａ）（ｂ）本発明に係る２ポートアイソレータの等価回路図である。
【図７】（ａ）本発明に係る２ポートアイソレータに用いる中心導体の展開図である。（ｂ）中心導体をマイクロ波用フェライトに配置した中心導体組立体の斜視図である。
【図８】（ａ）本発明に係る２ポートアイソレータに用いる中心導体の展開図である。（ｂ）中心導体をマイクロ波用フェライトに配置した中心導体組立体の斜視図である。
【図９】本発明に係る２ポートアイソレータの分解斜視図である。
【図１０】本発明に係る２ポートアイソレータの斜視図である。
【図１１】従来の２ポートアイソレータの分解斜視図である。
【符号の説明】
【００２５】
１０    マイクロ波用フェライト
２１    第１中心導体
２２    第２中心導体
２３    中心導体の共通部
３０    中心導体組立
４０    永久磁石
５０    積層基板
６１，６２    チップコンデンサ
６３    チップ抵抗
７２    上ケース
８０    樹脂ケース
Ｃｉ    第１キャパシタンス素子
Ｃｆ    第２キャパシタンス素子
Ｌ１    第１インダクタンス素子
Ｌ２    第２インダクタンス素子
Ｐ１    入力ポート
Ｐ２    出力ポート
Ｐ３    グランドポート
【図１】
2006157094.tif 000003
【図２】
2006157094.tif 000004
【図３】
2006157094.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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