(57)【要約】【課題】  表示装置において、ディザ方や誤差拡散法を用いた擬似中間諧調表示の品質を向上する。【解決手段】  表示装置１０７ａは、複数の表示素子１０９から各々構成される複数の表示画素１０８がマトリックス状に配置される。並べ替え回路１０３はＲ、Ｇ、Ｂの映像データを順番に出力する。ディザパターン発生器１２３は、ディザパターンを構成する各パターンデータを発生する。加算手段１１は隣り合う表示素子１０９に対応する入力映像データに対して、ディザパターン上の隣り合うパターンデータを各々加算し、該加算値の上位所定数ビットを階調補正された映像データとして提供する。【選択図】    図１
2006154576.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示素子から構成される表示画素がマトリックス状に配置された表示装置の階調を補正する階調補正装置であって、
前記表示素子を表示するための所定数ビットにより表される映像データを入力する入力手段と、
ディザパターンを構成する各パターンデータを発生する発生手段と、
隣り合う前記表示素子に対応する前記映像データに対して、前記ディザパターン上の隣り合うパターンデータを各々加算し、該加算値の前記所定数より小さい数の上位ビットを階調補正された映像データとして提供する加算手段と、
を具備することを特徴とする階調補正装置。
【請求項２】
前記入力手段は、Ｒ、Ｇ、Ｂ信号を並行に入力し、該入力Ｒ、Ｇ、Ｂ信号を前記表示素子の並びに対応する配列で順番に提供する並べ替え手段を有し、
前記加算手段は、前記並べ替え手段から提供されるＲ、Ｇ、Ｂ信号のそれぞれに、前記発生手段から発生される各パターンデータを順番にそれぞれ加算し、該加算値の所定上位ビットを階調補正されたＲ、Ｇ、Ｂ信号として順番に出力し、
前記加算手段から出力されるＲ、Ｇ、Ｂ信号を、並行のＲ、Ｇ、Ｂ信号に変換する変換部を更に具備することを特徴とする請求項1記載の階調補正装置。
【請求項３】
前記入力手段は、前記Ｒ、Ｇ、Ｂ信号を並行に入力して、該入力Ｒ、Ｇ、Ｂ信号を提供し、
前記発生手段は、前記ディザパターン上で連続して配置されている３つのパターンデータを並行して出力し、
前記加算手段は、前記入力Ｒ、Ｇ、Ｂ信号と前記発生手段により発生された前記３つのパターンデータを各々加算して、階調補正されたＲ、Ｇ、Ｂ信号を並行に提供することを特徴とする請求項1記載の階調補正装置。
【請求項４】
前記表示素子の分解能をＬビット、前記入力Ｒ、Ｇ、Ｂ信号の分解能をＭビットとすると、前記パターンデータは、Ｍ−Ｌビットで表されるデータであることを特徴とする請求項２または３記載の階調補正装置。
【請求項５】
複数の表示素子から構成される表示画素がマトリックス状に配置された表示装置の階調を補正する階調補正装置であって、
前記表示素子を表示するための所定数ビットにより表される映像データを入力し、入力映像データを提供する入力手段と、
任意の前記表示素子に対応する前記入力映像データを、前記所定数より小さいビット数の映像データに変換し、該変換の際に生じた誤差量を、前記任意の表示素子に隣接する周辺表示素子に対応する前記入力映像データに、各々特定の割合で加算することにより、階調補正された映像データを提供する誤差拡散処理手段と、
を具備することを特徴とする階調補正装置。
【請求項６】
前記入力手段は、Ｒ、Ｇ、Ｂ信号を並行に入力し、前記入力Ｒ、Ｇ、Ｂ信号を前記表示素子の並びに対応する配列で順番に提供する並べ替え手段を有し、
前記誤差拡散処理手段は、前記並べ替え手段から提供される前記Ｒ、Ｇ、Ｂ信号について、前記誤差拡散処理を順番に行うことを特徴とする請求項１１記載の階調補正装置。
【請求項７】
前記入力手段は、Ｒ、Ｇ、Ｂ信号を並行に入力し、前記誤差拡散処理手段は、前記入力されたＲ、Ｇ、Ｂ信号について前記誤差拡散処理を並行に行うことを特徴とする請求項５記載の階調補正装置。
【請求項８】
複数の表示素子から構成される表示画素がマトリックス状に配置された表示装置の階調を補正する方法であって、
前記表示素子を表示するための所定数ビットにより表される映像データを入力する工程と、
ディザパターンを構成する各パターンデータを発生する工程と、
隣り合う前記表示素子に対応する前記映像データに対して、前記ディザパターン上の隣り合うパターンデータを各々加算し、該加算値の前記所定数より小さい数の上位ビットを階調補正された映像データとして提供する工程と、
を具備することを特徴とする階調補正方法。
【請求項９】
前記入力する工程は、Ｒ、Ｇ、Ｂ信号を並行に入力し、該入力Ｒ、Ｇ、Ｂ信号を前記表示素子の並びに対応する配列で順番に提供し、
前記加算する工程は、前記順番に提供されるＲ、Ｇ、Ｂ信号のそれぞれに、前記発生される各パターンデータを順番にそれぞれ加算し、該加算値の所定上位ビットを階調補正されたＲ、Ｇ、Ｂ信号として順番に出力し、
前記階調補正されたＲ、Ｇ、Ｂ信号を、並行のＲ、Ｇ、Ｂ信号に変換する工程を更に具備することを特徴とする請求項８記載の階調補正方法。
【請求項１０】
前記入力する工程は、前記Ｒ、Ｇ、Ｂ信号を並行に入力して、該入力Ｒ、Ｇ、Ｂ信号を提供し、
前記発生する工程は、前記ディザパターン上で連続して配置されている３つのパターンデータを並行して出力し、
前記加算する工程は、前記入力Ｒ、Ｇ、Ｂ信号と前記発生された３つのパターンデータを各々加算して、階調補正されたＲ、Ｇ、Ｂ信号を並行に提供することを特徴とする請求項８記載の階調補正方法。
【請求項１１】
前記表示素子の分解能をＬビット、前記入力Ｒ、Ｇ、Ｂ信号の分解能をＭビットとすると、前記パターンデータは、Ｍ−Ｌビットで表されるデータであることを特徴とする請求項９または１０記載の階調補正方法。
【請求項１２】
複数の表示素子から構成される表示画素がマトリックス状に配置された表示装置の階調を補正する階調補正方法であって、
前記表示素子を表示するための所定数ビットにより表される映像データを入力し、入力映像データを提供する工程と、
任意の前記表示素子に対応する前記入力映像データを、前記所定数より小さいビット数の映像データに変換し、該変換の際に生じた誤差量を、前記任意の表示素子に隣接する周辺表示素子に対応する前記入力映像データに、各々特定の割合で加算することにより、階調補正された映像データを提供する誤差拡散処理工程と、
を具備することを特徴とする階調補正方法。
【請求項１３】
前記入力する工程は、Ｒ、Ｇ、Ｂ信号を並行に入力し、前記入力されたＲ、Ｇ、Ｂ信号を前記表示素子の並びに対応する配列で順番に提供し、
前記誤差拡散処理工程は、前記順番に提供される前記Ｒ、Ｇ、Ｂ信号について、前記誤差拡散処理を順番に行うことを特徴とする請求項１２記載の階調補正方法。
【請求項１４】
前記入力する工程は、Ｒ、Ｇ、Ｂ信号を並行に入力し、前記誤差拡散処理工程は、前記入力されたＲ、Ｇ、Ｂ信号について前記誤差拡散処理を並行に行うことを特徴とする請求項１２記載の階調補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像表示装置の階調性を擬似階調処理を用いて補正する階調補正装置に関する。
【背景技術】
【０００２】
ＰＤＰ（プラズマディスプレイ）やＬＣＤ（液晶パネルディスプレイ）のようなデジタル映像表示装置では、表示可能な階調が限られている。従って、表示装置の階調を見かけ上増やす方法として、ディザ法や誤差拡散法などの擬似中間調表示が一般に用いられている。
【０００３】
ディザ法は、例えば４×４要素のディザパターンを入力映像フレーム全面に繰り返し適用し、ディザパターン上のパターンデータと対応する入力画素データが加算される。加算結果のうち、表示装置の階調性能に対応するビット数（入力映像データのビット数より小さいビット数）の上位ビットデータが階調処理された映像データとして表示装置に提供される。これにより、表示装置のディザパターンに対応する領域単位で階調性能が向上される。ディザ法の詳細は、例えば下記特許文献１に示されている。この特許文献１のように、ディザ法は量子化処理による量子化雑音の相関性によって生じるモアレ現象を防止するためにも用いられる。
【０００４】
誤差拡散法は、例えば下記特許文献２に示されるように、処理対象である映像データを、量子化の際のビット数よりも少ないビット数の画素信号に変換し、当該ビット変換により生じた誤差を、次の処理対象である画素信号に加算して誤差を拡散する方法である。誤差拡散法は、特許文献２に示されているように、ある画素で発生した誤差成分を、例えばその周囲の４画素に振り分けて、擬似中間調表示を行う。
【特許文献１】特開２００２−３５９８４５号公報（図１、図２）
【特許文献２】特開２００３−１６９２１２号公報（図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
擬似中間調表示の品質は、ディザ法では、ディザパターンのサイズ（パターンデータの数）及び該ディザパターンが適用される表示画面上の領域サイズにより決定される。ディザパターンのサイズが大きい方が細かな擬似中間調表示が可能である。しかし、ディザパターンのサイズ拡大に伴って該ディザパターンが適用される表示画面上の領域サイズも大きくなる。ディザパターンが適用される領域サイズが大きいほど、表示画面上でディザパターンが視覚上認識できるようになり好ましくない。
【０００６】
誤差拡散法では、誤差が拡散される周辺画素の数が多い方が細かな擬似中間調表示が可能である。しかし、誤差が拡散される周辺画素の数の増加に伴って誤差が拡散される表示画面上の領域（拡散領域）サイズも大きくなる。この拡散領域サイズが大きいほど、表示画面上で該拡散領域が視覚上認識できるようになり好ましくない。
【０００７】
従って本発明は、表示装置において、ディザ方や誤差拡散法を用いた擬似中間諧調表示の品質を向上することを目的とする。
【課題を解決するための手段】
【０００８】
上記したような従来の方法では、画素単位で擬似中間調処理を行っている。  ディザ法では、１つのディザパターンが適用される領域サイズは画素サイズにより決定される。誤差拡散法では、画素サイズに応じて誤差が拡散する範囲が決定する。ＰＤＰやＬＣＤなどの表示装置においては、１つの画素がＲ(red)、Ｇ(green)、Ｂ(blue)の３つの表示素子から構成されている。
【０００９】
そこで本発明では、従来は画素の単位で処理を行っていたものを、Ｒ、Ｇ、Ｂの各表示素子を処理最小単位として擬似中間調処理が行われる。これにより、例えばディザ法の場合では、１つのディザパターンが適用される表示画面上の領域サイズを従来に比べて大幅に小さくすることができるので、細かい階調性制御が可能となり、擬似中間調処理の性能を上げることができる。誤差拡散法の場合においても、誤差を従来と同様に拡散させても、その拡散範囲が大幅に小さくなるので、擬似中間調処理の効果を向上させることができる。
【発明の効果】
【００１０】
ディザ方や誤差拡散法を用いた擬似中間諧調表示の品質が向上する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
【００１２】
（第１実施形態） 
図１は本発明に係る階調補正装置の第１の実施形態を示すブロック図である。
【００１３】
端子１００〜１０２には、表示装置に表示されるＲ（ｒｅｄ）、Ｇ（ｇｒｅｅｎ）、Ｂ（ｂｌｕｅ）の信号が並行して入力される。これらの端子から入力されたＲ、Ｇ、Ｂの信号は、並べ替え回路１０３に入力される。並べ替え回路１０３は、入力された３つの信号の配列を、表示装置の表示素子の並びと同じ配列に並べ替え、Ｒ、Ｇ、Ｂ信号（映像データ５０１）を順番に出力する。例えば表示装置の表示素子が左から右へＲ、Ｇ、Ｂ…と並んでいる場合は、映像データ５０１も同じようにＲ、Ｇ、Ｂ…の順番で出力される。並べ替え回路１０３の出力映像データ５０１は、ディザ処理装置１０４に入力される。
【００１４】
ディザ処理装置１０４はディザパターン発生器１１０及び加算器１１１を含む。並べ替え回路１０３の出力映像データ５０１は、加算器１１１の一方の入力端子に供給される。加算器１１１の他方の入力端子には、ディザパターン発生器１１０の出力信号が供給されている。ディザパターン発生器１１０は、ディザ処理装置１０４の入力Ｒ、Ｇ、Ｂ信号の位置に応じてディザパターンの各パターンデータが生成され出力される。加算器１１１は２つの入力信号を加算して出力する。加算器１１１の出力が、ディザ処理装置１０４の出力となる。
【００１５】
ディザ処理装置１０４の出力信号は、信号分離回路１０５に入力される。信号分離回路１０５では、並べ替え回路１０３により順番に提供されるＲ、Ｇ、Ｂの３つの信号から各画素を分離（抽出）し、Ｒ、Ｇ、Ｂの３つの信号を同時出力する。信号分離回路１０５から出力されたＲ、Ｇ、Ｂの３つの信号は、駆動回路１０６を介して表示装置１０７に入力される。
【００１６】
表示装置はＰＤＰあるはＬＣＤ等の表示画面を含み、該表示画面は複数の表示画素を各々含む複数の走査線により構成される。駆動回路１０６は、表示画面の１走査線に対応する映像データ単位で、Ｒ、Ｇ、Ｂ信号を表示装置１０７に出力する。表示装置１０７は駆動回路１０６から供給される１走査線毎のＲ、Ｇ、Ｂ信号に基づいて、カラー映像を表示する。
【００１７】
図２は本実施形態に係るディザ処理を詳細に説明するための図である。
【００１８】
図２（ａ）はディザパターン発生器１１０が有しているディザパターン１５０ａを示し、図２（ｂ）は入力映像データ５０１から構成される映像フレーム５００を示し、図２（ｃ）は表示装置１０７の表示画面１０７ａである。
【００１９】
表示画面１０７ａは表示画素１０８がマトリックス状に配置されている。表示画素１０８は赤を表示する表示素子１０９Ｒ、緑を表示する表示素子１０９Ｇ、青を表示する表示素子１０９Ｂから構成されている。ここではＲ、Ｇ、Ｂの各入力映像データ５０１の分解能が１２ビット、表示装置１０７の分解能が８ビットの場合を例として説明する。
【００２０】
ディザ処理装置１０４により、１２ビットの入力映像データ５０１は、階調性が補正された８ビットの映像データ５０２に変換される。この映像データ５０２の分解能（８ビット）は表示要素１０９に一致する分解能である。ディザパターン１５０は、複数のパターンデータ１５１がマトリックス状に配置されて構成される。パターンデータ１５１のビット数（分解能）は、入力映像データ５０１のビット数（１２ビット）と表示素子１０９のビット数（８ビット）の差に一致するビット数（４ビット）である。すなわち、表示素子１０９の分解能をＬビット、入力映像データ５０１（各Ｒ、Ｇ、Ｂ信号）の分解能をＭビットとすると、パターンデータ１５１は、Ｍ−Ｌビットで表されるデータである。
【００２１】
ディザパターン１５０には、０（＝００００ｂ）から１５（＝１１１１ｂ）までのパターンデータ１５１が配置される（ｂは２進数を示す）。尚、ディザパターン１５０内に配置されるパターンデータ１５１は全て異なる数値であって、同一のデータは配置されない。
【００２２】
ディザパターン１５０は映像フレーム５００全面に繰り返し適用され、ディザパターン上のパターンデータと対応する映像データ５０１が加算される。加算結果のうち、表示装置の階調性能に対応するビット数（映像データ５０１のビット数より小さいビット数）の上位ビットデータが、階調処理された映像データ５０２として提供される。
【００２３】
映像データ５０２は前述したように、信号分離部１０５及び駆動回路１０６によって、表示画面１０７ａの対応する表示素子１０９に提供される。つまり、信号分離部１０５及び駆動回路１０６によって、映像フレーム５００が表示画面１０７ａ上に再現される。従って、フレーム５００のＲ、Ｇ、Ｂ映像データ配列は、表示画面１０７ａのＲ、Ｇ、Ｂ表示素子１０９の配列に対応する。
【００２４】
つまり加算器１１１は、隣合う表示素子（例えば１０９Ｒ及び１０９Ｇ）に対応する映像データ（５０１Ｒ及び５０１Ｇ）に対して、ディザパターン１５０上の隣合うパターンデータ（０及び８）をそれぞれ加算する。加算器１１１は該加算値のうち、表示素子１０９のビット数に対応する数の上位ビットを階調補正された映像データとして提供する。
【００２５】
以上の処理により、端子１００〜１０２から入力された信号がディザ処理を施され、表示装置１０７で表示される。このときのディザ処理は、表示装置の表示素子の並びに従って並べ替えられた信号に対して行っているため、表示装置の表示素子を単位にディザ処理を行うことができる。
【００２６】
このディザ処理によって、各表示素子１０９の分解能は８ビットであるが、表示装置１０７のディザパターン１５０に対応する領域１５２全体で見ると、映像は９ビット分解能で表示されることになる。つまりディザ処理によって、表示画面１０７ａのディザパターン１５０に対応する領域１５２単位で階調性能が向上される。
【００２７】
次に、本実施形態のディザ処理によって得られる映像と従来のディザ処理によって得られる映像の違いを説明する。ここで、例として図３に示すような６×４のディザマトリックスを考える。
【００２８】
従来の方法では、画素を単位に各色別々にディザ処理を行っていた。例えばＲ信号についてディザ処理を行う場合、ディザマトリックスが適用される範囲１６０は図３のように６×４画素の範囲となる。Ｇ信号及びＢ信号についても同様である。
【００２９】
本実施形態では、Ｒ、Ｇ、Ｂを区別せず、表示装置１７の表示素子１０９を単位に処理を行っている。従って、ディザマトリックス１６０が適用される範囲は、図４の範囲１６１に示すように、６×４素子すなわち２×４画素となる。このように従来の方法と比べ、１つのディザマトリックスが適用される画面上の領域サイズを小さくすることができる。すなわち本実施形態によれば、従来と同じディザマトリックスを使用しても、そのマトリクスが適用される領域サイズを小さくすることができる。従って、精細な階調表現が可能で、ディザマトリックスのパターンが表示装置の画面上見えにくくなる。
【００３０】
（第２実施形態）
図５に本発明の第２の実施形態を示す。図１と同じ部分は同じ番号を付し、説明を省略する。
【００３１】
第１の実施形態では、３つの信号を並べ替えて各信号について順番に処理を行っていたが、本実施形態では並べ替えを行わずに３つの信号が同時に（並行して）処理される。
【００３２】
端子１００〜１０２から並行に入力された信号は、それぞれ加算器１２０〜１２２の一方の入力端子に供給される。ディザパターン発生器１２３は、ディザパターンを生成する。加算器１２０〜１２２のそれぞれ他方の入力端子には、ディザパターン発生器１２３から出力されるパターンデータが入力される。
【００３３】
ディザパターン発生器１２３から出力されるパターンデータは、ディザパターン上で連続する互いに異なる値である。例えば図２（ａ）のようなディザパターン１５０の場合、左上の０、８、２というように３つのデータがディザパターン発生器から同時に出力される。従来のディザパターン発生器では、順番に入力される信号に対して処理を行っているため、入力されるデータのタイミングに合わせてディザパターンのデータが１つずつ出力された。本実施形態の場合には、Ｒ、Ｇ、Ｂの３つの入力映像データに対して、同時にディザパターンのパターンデータが出力される。
【００３４】
このとき、どの入力映像データに対してディザパターンのどのデータが出力されるかは、表示装置１０７の表示素子１０９の配列に応じて決定される。例えば、表示装置の表示素子が、Ｒ、Ｇ、Ｂの順番で並んでいたとする。そして、ディザパターンが、パターンデータＡ、パターンデータＢ、パターンデータＣ、パターンデータＤ、……、と構成されていたとする。この場合には、入力されたＲ信号にはパターンデータＡが、入力されたＧ信号にはパターンデータＢが、入力されたＢ信号にはパターンデータＣが、加算器１２０〜１２２により同時に加算される。次に入力される画素については、Ｒ信号にパターンデータＤが加算され、以下、同様の処理となる。
【００３５】
加算器１２０〜１２２にてディザパターンデータが加算された信号は、全て駆動回路１０６に入力される。駆動回路１０６以降の動作は第１実施形態と同様である。
【００３６】
本実施形態の場合においても、図１の第１の実施形態と同様に、表示装置の表示素子を単位にディザ処理が行われる。従って、従来の方法と比べて１つのディザマトリックスが適用される範囲を小さくすることができるので、精細な階調表現が可能で、ディザマトリックスのパターンが表示装置の画面上見えにくくなる。更に本実施形態による誤差拡散処理は、３つの入力信号を同時処理するので、映像処理速度は前記第１の実施形態より高速である。
【００３７】
（第３実施形態）
図６に第３の実施形態を示す。図１と同じ構成要素には同じ番号を付し、説明を省略する。
【００３８】
本実施形態は、誤差拡散処理に本発明を適用した例である。
【００３９】
並べ替え回路１０３から出力された映像データ５０１は、誤差拡散処理回路１３０に入力される。誤差拡散処理回路１３０は加算器１３１、ビット変換器１３２、誤差検出回路１３３、誤差分配回路１３４から構成される。
【００４０】
図７は誤差拡散処理の概要を説明するための映像フレーム５１０を示す図である。映像フレーム５１０は入力映像データ５０１により構成される。映像フレーム５１０のＲ、Ｇ、Ｂの映像データ配列は、図２で示したように表示画面１０７ａ上に形成されたＲ、Ｇ、Ｂの表示素子１０９の配列に対応するものとする。本例では、任意表示素子１７１に対応する入力映像データのビット変換処理における変換誤差Ｅが、周囲４つの表示素子１７２〜１７５に加算（拡散）される。図７では、この誤差Ｅの８／１６が表示素子１７２の映像データに加算され、５／１６が表示素子１７３の映像データに加算され、８／１６が表示素子１７４の映像データに加算され、５／１６が表示素子１７５の映像データに加算されている。このようなビット変換誤差を周辺表示素子に所定の割合で加算する処理は、全表示素子について行われる。この結果、各表示素子には、表示素子１７６のように、周辺素子で生じたビット変換誤差の合計が加算される。
【００４１】
図６の説明に戻る。並べ替え回路１０３からの映像データ５０１は、加算器１３１及び誤差検出回路１３３に入力される。加算器１３１では、誤差分配回路１３４から出力される周辺素子の誤差成分が加算され出力される。加算器１３１の出力は、ビット変換器１３２に入力される。ビット変換器１３２では、入力信号のビット数が変換されて出力される。ビット変換器１３２は例えば入力１２ビットデータの上位８ビットを出力する。
【００４２】
ビット変換器１３２の出力信号は、誤差拡散処理回路１３０の出力信号として出力されると共に、誤差検出回路１３３に入力される。誤差検出回路１３３では、誤差拡散処理回路１３０の入力信号とビット変換器１３２の出力信号から、ビット変換器１３２で行われたビット変換処理により発生した誤差量の検出が行われる。検出された誤差量を示す誤差信号が誤差検出回路１３３から出力され、誤差分配回路１３４に入力される。誤差分配回路１３４では、ある映像データのビット変換の際に検出された誤差量を各々特定の割合で周囲の画素に分配する。つまり誤差分配回路１３４は、注目画素の周囲画素から該注目画素に分配される誤差量の合計を、加算器１３１に出力する。加算器１３１は、誤差拡散処理回路１３０の入力映像データ５０１と、誤差分配回路１３４からの前記誤差量の合計とを加算する。
【００４３】
ビット変換器１３２の出力は、誤差拡散処理回路１３０の出力として、信号分離回路１０５に入力される。信号分離回路１０５以降の動作は第１実施形態と同様である。
【００４４】
従来の誤差拡散処理では、１画素サイズを単位としてＲ、Ｇ、Ｂの色信号毎に別々に処理を行っていたので、ある画素で発生した誤差成分は、その周囲画素に分配されていた。例えばＲ信号について誤差拡散処理を行うと、注目画素のＲの誤差成分が周辺画素のＲ信号に分配される。つまり注目画素のある色信号の誤差成分が、周辺画素の同一色の信号に分配される。Ｇ信号及びＢ信号についても同様である。
【００４５】
本実施形態では、Ｒ、Ｇ、Ｂを区別せず、表示装置の表示素子を単位に処理を行っている。従って、注目表示素子、例えばＲ表示素子の誤差成分は、その周囲のＲ、Ｇ、Ｂ表示素子に分配される。そのため、従来の画素を単位に処理を行う場合に比べ、誤差が分配される領域が小さくなり、表示装置の画面上で該分散領域が見えにくくなる。つまり本実施形態により、精細な階調表現が可能となる。  
（第４実施形態）
図８に本発明の第４実施形態を示す。図１と同じ要素には同じ参照番号を付し、説明を省略する。
【００４６】
上記第３実施形態では、並行に入力された３つの信号を並べ替えて、各信号について順番に誤差拡散処理を行っていたが、本実施形態では並べ替えを行わずに３つの信号が同時に（並行して）誤差拡散処理が行われる。
【００４７】
端子１００〜１０２から並行して入力された映像データは、それぞれ、加算器１４０、１４３、１４６の一方の入力端子に供給される。加算器１４０、１４３、１４６のそれぞれ他方の入力端子には、誤差分配回路１４９から出力される誤差成分が入力される。加算器１４０、１４３、１４６に入力される誤差成分は、互いに異なるデータである。
【００４８】
加算器１４０の出力は、ビット変換器１４１に入力される。ビット変換器１４１では、入力信号のビット数が変換されて出力される。ビット変換器１４１は例えば入力１２ビットデータの上位８ビットを出力する。ビット変換器１４１の出力は、駆動回路１０６に入力されると共に、誤差検出回路１４２に入力される。誤差検出回路１４２では、端子１００からの入力信号とビット変換器１４１の出力信号から、ビット変換器１４１で行われたビット変換の処理により発生した誤差信号の検出が行われる。つまり誤差検出回路１４２は、２つの入力信号の差を誤差信号として出力する。誤差検出回路１４２から出力された誤差信号は、誤差分配回路１４９に入力される。
【００４９】
上記同様に加算器１４３の出力は、ビット変換器１４４に入力され、ビット数が変換される。ビット変換器１４４の出力は、駆動回路１０６に入力されると共に、誤差検出回路１４５に入力される。誤差検出回路１４５では、ビット変換器１４４で行われたビット変換処理により発生した誤差信号の検出が行われる。検出された誤差信号は、誤差分配回路１４９に入力される。
【００５０】
同様に加算器１４６の出力は、ビット変換器１４７に入力され、ビット数が変換される。ビット変換器１４７の出力は、駆動回路１０６に入力されると共に、誤差検出回路１４８に入力される。誤差検出回路１４８では、ビット変換器１４７で行われたビット変換の処理により発生した誤差信号の検出が行われる。検出された誤差信号は、誤差分配回路１４９に入力される。
【００５１】
誤差分配回路１４９は、検出された誤差信号を図７のように特定の割合で周囲画素に分配する。このときの分配は、表示装置の表示素子１０９を単位に行う。すなわち、誤差検出回路１４２、１４５、１４８から、表示装置の素子１０９ごとの誤差成分が入力されるので、誤差分配回路１４９はそれら誤差成分の分配をそれぞれの素子１０９に対して行う。そして、それぞれの素子に対して、周囲の素子から分配された誤差成分の合計が出力される。その出力が、加算器１４０、１４３、１４６で、入力信号と加算される。
【００５２】
本実施形態によれば、図６の第３の実施形態の場合と同様に、表示装置の表示素子を単位にして処理を行うことが出来るので、従来の画素を単位に処理を行う場合に比べ、誤差が分配される領域が小さくなり、表示装置の画面上見えにくくなる。つまり本実施形態により、精細な階調表現が可能となる。更に本実施形態による誤差拡散処理は、３つの入力信号を同時処理するので、映像処理速度は前記第３の実施形態より高速である。
【００５３】
以上の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではなく、様々な変形例を実施することができる。そのような変形例も本発明に含まれるものである。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る階調補正装置の第１の実施形態を示すブロック図である。
【図２】第１の実施形態に係るディザ処理を詳細に説明するための図である。
【図３】従来のディザマトリックスが適用される範囲を示す図である。
【図４】本発明のディザマトリックスが適用される範囲を示す図である。
【図５】本発明の第２実施形態を示す概略ブロック図である。
【図６】本発明の第３実施形態を示す概略ブロック図である。
【図７】誤差拡散処理の概要を説明するための映像フレームを示す図である。
【図８】本発明の第４実施形態を示す概略ブロック図である。
【符号の説明】
【００５５】
１００〜１０２…入力端子、１０３…並べ替え回路、１０４…ディザ処理装置、１０６…信号分離回路、１０６…駆動回路、１０７…表示装置、１５０…ディザパターン、５００…映像フレーム、１０７ａ…表示画面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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