(57)【要約】【課題】メモリアレイと外部データパッドとの間におけるデータのやり取りに必要なスイッチング動作をサポートする技術および回路構成を提供する。【解決手段】書き込みパスにおいて、スイッチング動作は、単一のデータパッドにおいて連続受信された多数のビットをラッチおよびアセンブルする工程と、アクセスモード（例えばインターリーブ、または連続）に基づいて上記ビットを並び替える工程と、チップ構成（例えば４倍、８倍、または１６倍）、ならびにアクセスされるバンク位置に基づいてスクランブル動作を行う工程と、を含んでいる。読み出しパスにおいて同様の動作を（逆の順番で）行って、デバイスから読み出されるデータをアセンブルすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つ以上のメモリアレイと、
コア周波数において駆動される少なくとも１つの並び替えロジック段と、
入力／出力（Ｉ／Ｏ）バッファ段と、
を備えたメモリデバイスであって、
上記並び替えロジック段は、書き込み動作中、データラインの第１のセットにて受信したデータビットを、上記メモリアレイへ書き込むためのデータラインの第２のセット上に並び替え、読み出し動作中、上記データラインの第２のセットを介して上記メモリアレイから読み出したデータを、上記データラインの第１のセット上に並び替えるように構成されたものであり、
上記入力／出力（Ｉ／Ｏ）バッファ段は、複数のデータパッドのそれぞれに対してパッドロジック部を有するものであり、
上記パッドロジック部は、読み出し動作中、上記並び替えロジック段からＮ個のデータビットを上記データラインの第１のセットにてパラレルに受信し、そして上記データビットを上記データパッド上にデータ周波数で連続出力し、書き込み動作中、Ｎ個のデータビットを上記データパッド上にデータ周波数で連続受信し、そして上記Ｎ個のデータビットを、上記データラインの第１のセットにて、並び替えロジック段へパラレルに出力するように構成されたものであり、
上記Ｎは、１より大きい整数であり、
上記データ周波数は、上記コア周波数の少なくとも２倍である、
メモリデバイス。
【請求項２】
上記データ周波数で上記パッドロジック部を駆動するためのデータクロック信号と、上記コア周波数において上記並び替えロジック段を励振するためのコアクロック信号とを、外部クロック信号から生成するように構成されている論理回路構成をさらに備えた、請求項１に記載のメモリデバイス。
【請求項３】
各パッドに対する上記パッドロジック部は、上記外部クロックの各エッジ上のデータの少なくとも１ビットを転送するように構成されている、請求項２に記載のメモリデバイス。
【請求項４】
１つ以上のメモリアレイと、
コア周波数において駆動される並び替えロジック部と、
上記コア周波数において駆動されるスクランブルロジック部と、
複数のデータパッドのそれぞれに対して設けられたパッドロジック部と、を備えたメモリデバイスであって、
上記並び替えロジック部は、データラインの第１のセットにてパラレルに受信されたデータビットを特定のバースト転送タイプに基づいて並び替え、そして並び替えた上記ビットをデータラインの第２のセットに渡すように構成されたものであり、
上記スクランブルロジック部は、データラインの上記第２のセットにて上記並び替えロジック部から受信したデータビットを、上記メモリアレイ内における上記データビットの物理的位置の少なくとも一部に基づいて、上記メモリアレイに書き込むためのデータラインの第３セット上に並び替えるように構成されたものであり、
上記パッドロジック部は、データ周波数でＮ個のデータビットを連続受信し、そして上記Ｎ個のデータビットを、上記データラインの第１のセットにて、受信した順に従って、上記並び替えロジック部にパラレルに出力するように構成されたものであり、
上記データ周波数は、上記コア周波数の少なくとも２倍である、
メモリデバイス。
【請求項５】
上記メモリデバイスは、ダブルデータレート（ＤＤＲ）シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスである、請求項４に記載のメモリデバイス。
【請求項６】
上記メモリデバイスは、ＤＤＲ−II  ＳＤＲＡＭデバイスであって、
上記パッドロジック部は、外部クロック信号の各エッジに対するデータの２ビットをやり取りする、請求項４に記載のメモリデバイス。
【請求項７】
上記並び替えロジック部およびパッドロジック部は、入力／出力（Ｉ／Ｏ）バッファ段内に統合されている、請求項４に記載のメモリデバイス。
【請求項８】
上記スクランブルロジック部は、上記メモリデバイスのメモリ構成のタイプに少なくとも部分的に基づいて、受信されたデータビットをデータラインの上記第２のセット上に並び替えるように構成されている、請求項４に記載のメモリデバイス。
【請求項９】
上記スクランブルロジック部は、各動作において上記メモリデバイスからパラレルにアクセスされるビット数に少なくとも部分的に基づいて、受信されたデータビットをデータラインの上記第２のセット上に並び替えるように構成されている、請求項４に記載のメモリデバイス。
【請求項１０】
１つ以上のメモリアレイと、
複数のパッドと、
上記複数のパッドと上記メモリアレイ間のパイプライン処理されるデータパスと、
を備えたメモリデバイスであって、
上記パイプライン処理されるデータパスは、データ周波数で動作するパッドロジック部と、コア周波数において動作する並び替えロジック部と、を含み、
上記データ周波数は、上記コア周波数の少なくとも２倍である、
メモリデバイス。
【請求項１１】
上記データ周波数で上記パッドロジック部を駆動するためのデータクロック信号と、上記コア周波数において上記並び替えロジック部を駆動するためのコアクロック信号とを、外部クロック信号から生成するように構成されている論理回路構成をさらに有している、請求項１０に記載のメモリデバイス。
【請求項１２】
各パッドに対する上記パッドロジック部は、上記外部クロックの各エッジのデータの少なくとも２ビットを転送するように構成されている、請求項１１に記載のメモリデバイス。
【請求項１３】
上記パッドロジック部と、上記並び替えロジック部の少なくとも一部分とが、入力／出力（Ｉ／Ｏ）バッファ段内に統合されている、請求項１０に記載のメモリデバイス。
【請求項１４】
アドレスおよび／またはデータスクランブルを用いて、メモリデバイスとデータをやり取りする方法であって、
１つ以上のメモリアレイ内において、論理的に近接したアドレスおよび／またはデータが物理的には近接しておらず、
上記方法は、
所定のデータ周波数で、データパッドのN個のデータビットを外部デバイスから連続受信する工程と、
上記N個のデータビットを、受信した順に従って、第１の内部バス上にパラレルに渡す工程と、
上記N個のデータビットを、上記メモリアレイに書き込む前に、コア周波数において第２の内部バス上に少なくとも一回並び替える工程と、を含み、
上記Ｎは１より大きい整数であり、
上記データ周波数は上記コア周波数の少なくとも２倍である、
方法。
【請求項１５】
上記受信を同期するために用いられるデータクロック信号を、上記外部デバイスから受信したクロック信号から生成する工程をさらに含んでいる、請求項１４に記載の方法。
【請求項１６】
上記並び替えを同期するために用いられるコアクロック信号を、上記外部デバイスから受信した上記クロック信号から生成する工程をさらに含んでいる、請求項１５に記載の方法。
【請求項１７】
メモリデバイスとデータをやり取りする方法であって、
１つ以上のメモリアレイから読み出される、あるいは、１つ以上のメモリアレイに書き込まれる複数のデータパッド上のデータビットを、所定の周波数においてやり取りする工程と、
上記データビットを、上記１つ以上のメモリアレイ上に書き込む前に、または、上記複数のパッド上に出力する前に、コア周波数において少なくとも一回並び替える工程と、を含み、
上記データ周波数は、上記コアクロック周波数の少なくとも２倍である、
方法。
【請求項１８】
上記ビットを少なくとも一回並び替える工程は、
バースト転送タイプとバースト開始アドレスとに基づいて上記ビットを並び替える工程と、
標的とするメモリセルの物理的位置に少なくとも部分的に基づいて上記ビットをスクランブルする工程とを含んでいる、請求項１７に記載の方法。
【請求項１９】
上記並び替え工程は、バースト転送タイプに少なくとも部分的に基づいている、請求項１７に記載の方法。
【請求項２０】
データパッドと１つ以上のメモリアレイとの間でデータをやり取りする方法であって、
データクロック信号とコアクロック信号とを外部クロック信号から生成する工程と、
上記メモリアレイに書き込まれるデータビットを、上記データクロック周波数と同期して上記データパッド上にて連続受信する工程と、
上記メモリアレイから読み出されるデータビットを、上記データクロック周波数と同期して上記データパッド上に連続出力する工程と、
上記データビットを、上記メモリアレイに書き込まれる前に、または上記データパッド上に出力される前に、上記コアクロック信号と同期して並び替える工程と、を含み、
上記データクロック信号の周波数は、上記コアクロック信号の周波数の少なくとも２倍である、
方法。
【請求項２１】
上記並び替え工程は、バースト転送タイプおよびバースト開始アドレスに少なくとも部分的に基づいて行われる、請求項２０に記載の方法。
【請求項２２】
上記並び替え工程は、上記１つ以上のアレイ内の標的とするメモリ位置に少なくとも部分的に基づいて行われる、請求項２０に記載の方法。
【請求項２３】
Ｐ個のデータパッドのそれぞれにて、外部クロック信号のサイクル毎にＮ個のデータビットを受信し、そして上記Ｎ個のデータビットをデータラインの第１のセット上にパラレルに渡す手段と、
上記Ｐ個のデータパッドのそれぞれにて受信した上記Ｎ個のデータビットを、上記外部クロック信号の周波数より高い周波数を有するコアクロック信号と同期して並び替え、そして並び替えた上記Ｎビットをデータラインの第２のセット上に渡す手段と、
上記コアクロック信号と同期して並び替えたデータビットを、標的とするアドレスの物理的位置に少なくとも部分的に基づいてスクランブルし、そしてスクランブルされた上記データビットをデータラインの第３のセット上に渡す手段と、を備えたメモリデバイス。
【請求項２４】
上記受信手段が、外部クロックサイクル毎に少なくとも２データビットをラッチ可能な先入れ先だし（ＦＩＦＯ）バッファを備えている、請求項２３に記載のメモリデバイス。
【請求項２５】
上記並び替え手段およびスクランブル手段は、パイプライン処理方式によって動作する、請求項２３に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、メモリデバイスへのアクセスに関する。より具体的には、本発明は、例えばＤＤＲ−II型ＤＲＡＭデバイスなどの、ダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスへのアクセスに関する。
【背景技術】
【０００２】
サブミクロンＣＭＯＳ技術の発展によって、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、および擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）デバイス等の、高速半導体メモリデバイスへの需要が高まってきている。本明細書中においては、これらメモリデバイスをＤＲＡＭデバイスと総称する。
【０００３】
ＤＲＡＭデバイスの一部は、シンクロナスインターフェースを備えている。つまり、一般的に、データはクロックパルスと同期してデバイスに書き込まれ、読み出される。初期のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）デバイスは、１クロックサイクル（例えば立ち上がりエッジにおいて）につき１データビットを転送するため、シングルデータレート（ＳＤＲ）ＳＤＲＡＭデバイスと称される。後発のダブルデータレート（ＤＤＲ）ＳＤＲＡＭデバイスは、入力／出力（Ｉ／Ｏ）バッファを備えていた。この入力／出力（Ｉ／Ｏ）バッファは、クロック信号の立ち上がりエッジおよび立下りエッジの両方において１データビットを転送するため、実効的なデータ転送速度が２倍になる。さらに別のタイプのＳＤＲＡＭデバイスとして、ＤＤＲ−II  ＳＤＲＡＭデバイスと称されるものがある。このＤＤＲ−II  ＳＤＲＡＭデバイスは、一般的にはクロック信号の２倍の周期でＩ／Ｏバッファを動作させることによって、各クロックエッジにおいて２データビットを転送する。このため、データ転送速度を２倍にする（ＳＤＲデータ転送速度の４倍まで）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、残念なことに、メモリ速度の向上に伴い、Ｉ／Ｏバッファの動作、およびクロック周波数の２倍でのデータ処理は、多くの問題を呈するようになる。例えば、現在のＳＤＲＡＭデバイスは、多くの異なるデータ転送モード（例えば、インターリーブまたは連続バーストモード）をサポートしている。しかしこれら転送モードは、データがメモリアレイに書き込まれる前、またはメモリアレイから読み出される前に、そのデータの並べ替えを必要とする。さらにこれらのデバイスは、様々な理由（例えば形状、歩留まり、ならびに速度最適化）により、多くの場合、「スクランブル」技術を用いた物理メモリ接続形態を備えている。この接続形態においては、論理的に近接したアドレスおよび／またはデータが、物理的には近接したものとはならない。このようなデータ並び替えおよびスクランブルは、データパッドとメモリアレイとの間でいつどのようにデータがやり取りされるのかに影響を与え、そして一般的に、複雑なスイッチングロジック部を必要とする。
【０００５】
この複雑性ゆえに、従来のデータパススイッチングロジック部は、一般的には合成によって設計されている。この合成とは、一般的に、高レベル設計言語（例えばＶＨＤＬ）から実際のゲート設計へ変換する処理を指す。しかし残念なことに、合成設計にはいくつかの欠点がある。例えば合成設計は、一般的に、全ての組み合わせ論理をひとつにまとめてしまうため、ゲート遅延が増加し、またマスク領域が広くなる。これによって性能および密度の両方が低下する。さらに、これらの設計におけるタイミング異常および不必要なスイッチング動作は、多くの場合、速度性能を低下させ、また電力消費を増加させる。これらタイミングの問題は、クロック周波数が向上するにつれ、さらに厄介になる。その上、合成による論理設計は体系化されていないという一般的性質があるため、例えば構成が異なる（例えば４倍、８倍、および１６倍）デバイスファミリーのメンバー間において、あるいは構成が異なる単一デバイス内において、再使用が妨げられる。
【０００６】
上記のように、メモリアレイと外部データパッドとの間のデータ転送に必要なスイッチング動作をサポート可能な、柔軟なデータパス論理設計が必要とされている。
【課題を解決するための手段】
【０００７】
本発明の形態は、一般的に、データパッドとメモリアレイ間のデータ転送を効果的に行うための方法およびデバイスを提供する。
【０００８】
本発明の一形態は、一般的に、１つ以上のメモリアレイ、すくなくとも１つの並べ替えロジック段、ならびにＩ／Ｏバッファ段を備えたメモリデバイスを提供する。並べ替えロジック段はコア周波数において駆動され、また一般的に次のように構成されている。つまり、書き込み動作においては、データラインの第１のセットにおいて受信されたデータビットを、メモリアレイに書き込まれるデータラインの第２のセット上に並び替えるように、また、読み出し動作においては、データラインの第２のセットを介してメモリアレイから読み込まれたデータビットを、データラインの第１のセット上に並び替えるように構成されている。入力／出力（Ｉ／Ｏ）バッファ段は、複数のデータパッドのそれぞれに対して、パッドロジック部を備えている。このパッドロジック部は次のように構成されている。つまり、読み出し動作においては、データラインの第１のセットにおいて、並べ替えロジック段からＮ個のデータビットをパラレルに受信し、そしてこのＮ個のデータビットをデータ周波数でデータパッドに連続出力し、書き込み動作においては、Ｎ個のデータビットをデータ周波数でデータパッド上において連続受信し、そしてこのＮ個のデータビットを、データラインの第１のセットにて、並び替えロジック段にパラレル出力するように構成されている。上記において、Ｎは１より大きい整数であり、データ周波数はコア周波数の少なくとも２倍である。
【０００９】
本発明の別の形態は、一般的に、１つ以上のメモリアレイ、並び替えロジック部、スクランブルロジック部、ならびに複数のデータパッドのそれぞれに対するパッドロジック部を備えたメモリデバイスを提供している。上記並び替えロジック部はコア周波数において駆動され、また一般的に次のように構成されている。つまり、データラインの第１のセットにおいてパラレル受信されたデータビットを特定のバースト転送のタイプに基づいて並び替え、そして並び替えたビットをデータラインの第２のセットに渡すように構成されている。上記スクランブルロジック部はコア周波数において駆動され、また一般的に次のように構成されている。つまり、データラインの第２のセットにおいて並び替えロジック部から受信したデータビットを、メモリアレイ内におけるデータビットの物理的位置に少なくとも部分的に基づいて、メモリアレイに書き込まれるデータラインの第３セット上に並び替えるように構成されている。上記パッドロジック部は一般的に次のように構成されている。つまり、データ周波数でＮ個のデータビットを連続受信し、そしてこのＮ個のデータビットを、受信した順番に従って、データラインの第１のセットにおいて、上記並び替えロジック部へパラレルに出力するように構成されている。上記において、データ周波数はコア周波数の少なくとも２倍である。
【００１０】
本発明のさらに別の形態は、１つ以上のメモリアレイ、複数のパッド、ならびにパイプライン型データパスを一般的に備えたメモリデバイスを提供する。このパイプラインデータパスは、複数のパッドとメモリアレイとの間に位置している。このメモリアレイは、データ周波数で動作するパッドロジック部、およびコア周波数において動作する並び替えロジック部を備えている。上記において、データ周波数はコア周波数の少なくとも４倍である。
【００１１】
本発明のなおさらに別の形態は、アドレスおよび／またはデータスクランブルを用いて、メモリデバイスとデータをやりとりする方法を提供する。本方法では、１つ以上のメモリアレイにおいて論理的に近接したアドレスおよび／またはデータは、物理的には近接していない。本方法は、一般的に次の工程を含んでいる：既定のデータ周波数で、データパッドのＮ個のデータビットを外部デバイスから連続受信する工程であって、上記Ｎは１より大きい整数である工程；このＮ個のデータビットを、受信した順に従って、第１の内部バスにパラレルに渡す工程；このＮ個のデータビットを、メモリアレイに書き込む前に、コア周波数において少なくとも第２の内部バス上に少なくとも一回並び替える工程。ここで、データ周波数はコア周波数の少なくとも２倍である。
【００１２】
本発明のさらなる形態は、メモリデバイスとデータをやりとりする方法を提供する。本方法は、一般的に次の工程を含んでいる：１つ以上のメモリアレイから読み込まれる、または１つ以上のメモリアレイに書き込まれるデータビットを、既定のデータ周波数で、複数のデータパッドにおいてやりとりする工程；このデータビットを、１つ以上のメモリアレイに書き込む前、または複数のパッド上に出力する前に、コアクロック周波数において少なくとも一回並び替える工程。ここで、データ周波数はコアクロック周波数の少なくとも２倍である。
【００１３】
本発明のさらに別の形態は、データパッドと１つ以上のメモリアレイとの間でデータをやり取りする方法を提供する。本方法は、一般的に次の工程を含んでいる：コアクロック信号の少なくとも２倍の周波数を有するデータクロック信号、およびコアクロック信号を外部クロック信号から生成する工程；メモリアレイに書き込まれるデータビットを、データクロック信号と同期してデータパッド上において連続受信する工程；メモリアレイから読み込まれた上記データビットを、データクロック信号と同期してデータパッド上に出力する工程；メモリアレイに書き込まれる前、またはデータパッドに出力される前に、上記データビットを、コアクロック信号と同期して並び替える工程。
【００１４】
本発明のなおさらに別の形態は、一般的に次の手段を備えたメモリデバイスを提供する：Ｐ個のデータパッドのそれぞれにおいて、外部クロック信号の１サイクル毎にＮ個のデータビットを受信し、そしてこのＮ個のデータビットを、データラインの第１のセットにパラレルに渡す手段；上記Ｐ個のデータパッドのそれぞれにおいて受信した上記Ｎ個のデータビットを、外部クロック信号より周波数の低いコアクロック信号と同期して並び替え、そしてこの並び替えたＮ個のデータビットをデータラインの第２のセットに渡す手段；コアクロック信号と同期して並び替えられた上記データビットを、標的とするアドレスの物理的位置に少なくとも部分的に基づいてスクランブルし、そしてスクランブルされた上記ビットをデータラインの第３セット上に渡す手段。
【発明を実施するための最良の形態】
【００１５】
本発明の上記特徴が詳細に理解できるよう、前項において要約した本発明に関する実施形態として参照され得るより具体的な説明を、添付の図面に照らして行う。しかしながら、これら添付の図面は、本発明の典型的な実施形態を例証するのみであって、本発明の範囲を限定するものではなく、同等に効果的な本発明の別の実施形態も可能であることに注意されたい。
【００１６】
図１は、本発明の実施形態によるダイナミックランダムアクセスメモリ（ＤＲＡＭ）を示す図である。
【００１７】
図２は、本発明の実施形態による典型的なＤＲＡＭデータパスを示す図である。
【００１８】
図３は、メモリアレイへの典型的なデータ書き込み動作、およびメモリアレイからの典型的なデータ読み出し動作をそれぞれ示す図である。
【００１９】
図４Ａ、図４Ｂ、ならびに図４Ｃは、パッド近傍順序付けロジック部の典型的なブロック図、対応する真理値表、ならびに関連するデータビットをそれぞれ示す。
【００２０】
図５Ａならびに図５Ｂは、典型的な書き込みパス順序付けスイッチングマトリックス、および対応する真理値表を示す。
【００２１】
図６Ａならびに図６Ｂは、典型的な読み出しパス順序付けスイッチングマトリックス、および対応する真理値表をそれぞれ示す。
【００２２】
図７Ａならびに図７Ｂは、図５Ａならびに図６Ａに示すスイッチングマトリックスに対する典型的な設定をそれぞれ示す図である。
【００２３】
図８は、本発明の実施形態による知的アレイスイッチングロジック部の典型的なブロック図を示す図である。
【００２４】
図９は、図８に示す知的アレイスイッチングロジック部に対する典型的なスイッチ配置および信号ルーティングを示す図である。
【００２５】
図１０Ａならびに図１０Ｂは、図９に示すスイッチ配置の単一段を示す図、および対応する真理値表を示す。
【００２６】
図１１は、１６倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【００２７】
図１２Ａおよび１２Ｂは、８倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【００２８】
図１３Ａ〜図１３Ｄは、４倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【００２９】
本発明の実施形態は、一般的に、メモリアレイ／バンクと外部データパッド間のデータ転送に必要なスイッチング動作をサポートする技術および回路構成を提供するものである。書き込みパスにおいて、このようなスイッチング動作は、単一のデータパッドにおいて連続受信した多数のビットをラッチおよびアセンブルする工程；これらのビットを特定のアクセスモード（例えば、インターリーブまたは連続、偶奇）に基づいて並び替える工程；チップ構成（例えば、４倍、８倍、または１６倍）、およびアクセスされるバンク位置に基づいてスクランブル動作を行う工程、を含んでいる。読み出しパスにおいても同様の動作が（逆の順番で）行われ、デバイスから読み出されるデータが準備およびアセンブルされる。
【００３０】
データパスにおいて異なる論理ブロック間における上記スイッチング動作を分散することによって、これら動作（例えば、データのラッチ）の一部のみがデータクロック周波数において実行され、残りの動作（例えば、順序付けおよびスクランブル）は、より低い周波数（例えば、外部クロック周波数の２分の１）において実行され得る。加えて、これらのスイッチング動作を分割することにより、複雑な復号化の全てを１つの複雑なブロックにシリアルに配置するのではなく、上記処理をパラレルに行うことができる（例えば、パイプライン手法）。その結果、ロジックを分散するこの手法は、データパスレベルにおける速度障害を低減し、また（ＤＤＲ−II  ＳＤＲＡＭ）デバイスの性能を改善し得る。
【００３１】
〔簡易パッドロジック部を用いた典型的なメモリデバイス〕
図１は、本発明の一実施形態によるデータパス論理設計を用いた典型的なメモリデバイス（例えばＤＲＡＭデバイス）１００であって、１つ以上のメモリアレイ（またはバンク）１１０に記憶されているデータにアクセスするためのメモリデバイスを示している。
【００３２】
図示されているように、デバイス１００は制御ロジック部１３０を備えていてよい。制御ロジック部１３０は、１セットの制御信号１３２を受信して、１セットのアドレス信号１２６によって特定されたアレイ１１０の位置に記憶されているデータにアクセスする（例えば、読み出し、書き込み、またはリフレッシュ）ためのものである。アドレス信号１２６は、信号１３２に対応してラッチされ、そしてローアドレス信号（ＲＡ）１２２およびカラムアドレス信号（ＣＡ）１２４に変換される。これら信号１２２および１２４は、アレイ１１０の個々のセルにアクセスするために、アドレスロジック部１２０によって使用される。
【００３３】
アレイ１１０から読み出されるデータ信号、またはアレイ１１０に書き込まれるデータ信号（ＤＱ０〜ＤＱ１５）として与えられたデータは、Ｉ／Ｏバッファロジック部１３５を介して、外部データパッドとアレイ１１０との間を転送される。既に説明したように、このデータ転送は多数のスイッチング動作を必要とする。このスイッチング動作は、連続受信された多数のビットをアセンブルする工程と、これらビットをアクセスモード（例えばインターリーブまたは連続、偶奇）に基づいて順序付けする工程と、チップ構成（例えば４倍、８倍、または１６倍）およびアクセスされるデータの物理的位置（例えば具体的なバンク、またはバンク内のパーティション）に基づいてスクランブル動作を行う工程と、を含んでいる。従来のシステムでは、単一の複雑な論理ブロックを用いてこれら全てのスイッチング動作を行うが、本発明の実施形態は、これら動作を複数の論理ブロック間に分散し得るものである。
【００３４】
一部の実施形態では、これらの論理ブロックは、簡易パッドロジック部１５０、パッド近傍順序付けロジック部１６０、および知的アレイスイッチングロジック部１７０を含んでいる。簡易パッドロジック部１５０およびパッド近傍順序付けロジック部１６０は、Ｉ／Ｏバッファリングロジック部１３５内に統合されていても良い。図示されているように、一部の実施形態では、簡易パッドロジック部１５０のみがデータクロック周波数（一般的には、ＤＤＲ−IIに対する外部クロック周波数の２倍）において動作し、一方、パッド近傍順序付けロジック部１６０部および知的アレイスイッチングロジック部１７０は、より遅いメモリコア周波数（一般的には外部クロック周波数の２分の１）において動作し得る。
【００３５】
一般的に、書き込み動作中における簡易パッドロジック部１５０の役割は、連続して（シリアルに）渡される外部パッド上のデータビットを受信し、これらデータビットをパッド近傍順序付けロジック部１６０に（受信した順番に従って）パラレルに渡すことのみである。パッド近傍順序付けロジック部１６０の役割は、特定のアクセスモードに基づいて上記ビットを順序付け（または並び替え）し、そして順序付けされたこれらビットを知的アレイスイッチングロジック部１７０に渡すことである。知的アレイスイッチングロジック部１７０の役割は、１対１のデータスクランブル機能を実行し、１セットの（上記アレイへの）データライン上のデータを、別のデータラインのセットを介してメモリバンクアレイへ書き込むことである。以下に詳述するように、データが厳密にどのようにスクランブルされるのかは、特定のチップ構成（例えば４倍、８倍、および１６倍）、ならびに、アクセスされる特定のバンクパーティションによって決定される。これらの構成部分は、読み出しパスとは逆の手法によって動作する（例えば読み出し動作においてデータが転送される場合）。
【００３６】
〔読み出しおよび書き込みデータパス〕
簡易パッドロジック部１５０、パッド近傍順序付けロジック部１６０、および知的アレイスイッチングロジック部１７０の協同的な機能について、図２に照らして説明する。図２は、本発明の実施形態による典型的な読み出し／書き込みデータパスを示している。理解し易くするために、書き込みおよび読み出しパスについては別々に説明するものとし、最初に読み出しパスについて説明する。
【００３７】
図示されているように、簡易パッドロジック部１５０は適切に配置された複数のコンポーネントを含み得る。簡易パッドロジック部１５０が含み得るコンポーネントとしては、例えば、外部パッド上に連続して与えられる多数のデータビットを受信およびアセンブルするように構成された、先入れ先出し（ＦＩＦＯ）ラッチングバッファなどが挙げられる。各外部データパッドは、それ自身の対応する段１５２を備え、データクロックによって駆動され得る。既に説明したように、ＤＤＲ−II  ＤＲＡＭデバイスにおいて、データは、データクロックの立ち上がりおよび立下りエッジにおいて転送されて、各外部クロックサイクルにおいて４データビットがラッチされる。
【００３８】
各段１５１によって４ビットがラッチ（例えば各外部クロックサイクル）されると、起こりうるアクセスモードに基づいた順序付けのために、これらのビットは、受信された順番に従って、パッド近傍順序付けロジック部１６０にパラレルに転送される。即ち、簡易パッドロジック部１５０は、データ信号をラッチする必要があるのみであって、アドレス信号に基づいた順序付けまたはスクランブルのいずれも行う必要がない。これによって、（より高い）データクロック周波数におけるデータ信号転送時のノイズ異常の可能性を低減することができる。この手法はまた、信号ルーティングを簡素化する。なぜなら、順序付けに必要なアドレス信号は、パッドロジック部へルーティングされる必要がないからである。
【００３９】
図示されているように、データは、データラインのバスを介して、簡易パッドロジック部１５０とパッド近傍順序付けロジック部１６０との間を転送される。上記データラインのバスは、スパイン（spine）読み出し／書き込みデータ（ＳＲＷＤ）ライン１５１と称される。外部データパッドＤＱ＜１５：０＞の総数が１６であるとすると、１つのＤＤＲ−IIデバイスに対して総数６４のＳＲＷＤライン１５１（ＤＤＲ−１デバイスに対しては総数３２、ＤＤＲ−IIIに対しては１２８）が存在することになる（例えば、パッド順序付けロジック部は、各データパッドに対して４：１フェッチを実行）。４ビットが連続受信された後にのみデータが転送されるため、簡易パッドロジック部１５０は、より高いデータクロック周波数において動作する。一方パッド順序付けロジック部１６０は、より低いメモリコアクロック（ＣＬＫコア）周波数において動作可能である。
【００４０】
図示されているように、パッド近傍順序付けロジック部１６０は、対応する各データパッドに対して、スイッチの配置（本明細書中ではマトリックスと称する）を含み、現在の動作のアクセスモード（連続またはインターリーブ、および偶数または奇数モードに対するカラムアドレス０ならびにカラムアドレス１）に従って、ＳＲＷＤＬライン１５１上において受信する４データビットを順序付けし得る。各マトリックス１６２にて順序付けされたビットは、別のデータラインのセットへ出力される。別のデータラインのセットとは、図中の、水平またはＸ軸方向に走るデータライン（ＸＲＷＤＬ）１６１のセットである。即ち、各マトリックス１６２は、ＳＲＷＤライン１５１とＸＲＷＤライン１６１との間において、１：１のデータスクランブル機能を実行することができる。
【００４１】
ＸＲＷＤＬライン１６１は、知的アレイスイッチングロジック部１７０に接続されている。知的アレイスイッチングロジック部１７０は、ＸＲＷＤＬライン１６１を別のデータラインののセット上にスクランブルする。別のデータラインのセットとは、図中の、垂直またはＹ軸方向に走る１セットのデータライン（ＹＲＷＤＬ）である。書き込まれるアクティブなバンク１１０に応じて、およびアクティブなバンク１１０の位置に応じて、上部バッファ段１１２Ｕまたは下部バッファ段１１２Ｌは、アクティブなＹＲＷＤラインを読み出し／書き込みデータライン（ＲＷＤＬ’ｓ）に接続する。この読み出し／書き込みデータライン（ＲＷＤＬ’ｓ）は、メモリアレイ１１０に接続されている。図示されているように、各バンクは、カラムアドレスＣＡ１１およびローアドレスＲＡ１３によって選択される４つの特定のパーティションに分割することができる。例えば、バンク０（左上のバンク１１００）に関して、ＣＡ１１＝１は上半分のパーティションを選択し、ＣＡ１１＝０は下半分のパーティションを選択する。一方、ＲＡ１３＝１は左側のパーティションを選択し、ＲＡ１３＝０は右側のパーティションを選択する。このようにパーティションで区切ることによって、１６倍構成に対してのみならず、４倍および８倍構成に対しても上記アレイが効果的に利用される。
【００４２】
いずれの場合においても、知的アレイスイッチングロジック部１７０はまた、メモリコア周波数において１：１のデータスクランブル機能を実行し、ＸＲＷＤライン１６１からのデータを、ＹＲＷＤｓを介して、アレイ読み出し／書き込みデータ（ＲＷＤ）ラインを通じてメモリバンクアレイに書き込む。以下に詳述するように、データがどのようにスクランブルされるかは、チップ構成（４倍、８倍、１６倍）に応じて決定される。データスクランブルはまた、所定のバンク内の特定のパーティションに基づいて決定され得る。特定のパーティションとは、ねじれ領域１１４中に示されているバンク間のビット線ねじれを考慮した上で、アクセスされるべきパーティションである（このパーティションは、ローアドレスＲＡ１３およびカラムアドレスＣＡ１１によって識別可能である）。
【００４３】
読み出しアクセス中には、データは、知的アレイスイッチングロジック部１７０、パッド近傍スクランブルロジック部１６０、および簡易パッドロジック部１５０を通って反対方向に伝搬する。つまりデータは、メモリアレイ１１０から知的アレイスイッチングロジック部１７０を介してＸＲＷＤライン１６１へ、そしてパッドスクランブルロジック部１６０を介してＳＲＷＤライン１５１へ、そして最終的には簡易パッドロジック部１５０を介してデータパッドへと転送される。図示されているように、パッド近傍スクランブルロジック１６０は、対応する各データパッドに対してスイッチの配置（例えばマトリックス）を備え、データビットを並び替え得る。その結果簡易パッドロジック部１５０は、複雑な論理動作を行うことなく、そしてパッドに送られる長い制御信号線もなく、単純にデータビットを（データクロック速度において）受信した順番に送り出す。
【００４４】
書き込みおよび読み出しアクセス中に、簡易パッドロジック部１５０、パッド近傍順序付けロジック部１６０、および知的アレイスイッチングロジック部１７０によって実行される動作については、図３にまとめてある。なお、簡易パッドロジック部１５０によって、各外部パッド（例えば、構成に基づいて４、８、または１６個のパッド）に対して同一の動作がパラレルに実行される。
【００４５】
まず書き込みアクセスに関しては、簡易パッドロジック部１５０は、外部パッドにおいて（データクロック周波数において）データビットを連続受信する。４データビットを受信後、上記簡易パッドロジック部は、その４データビットを、受信した順番に従って、ＳＲＷＤライン１５１上のパッド近傍順序付けロジック部１６０にパラレルに渡す。工程３０６では、上記パッド近傍順序付けロジック部は、データパターンモードに基づいて、上記データビットをＸＲＷＤライン１６１上に並び替える。工程３０８では、知的アレイスイッチングロジック部１７０は、チップ構成および特定のバンク位置に基づいてスクランブル機能を実行する。この特定のバンク位置は、ねじれ領域１１４に対し、（ＹＲＷＤライン１７１を介して）メモリアレイに書き込むためにアクセスされるバンクの位置である。
【００４６】
次に図３Ｂを参照すると、読み出しアクセスにおいて、知的アレイスイッチングロジック部１７０が、上記アレイから読み込まれたデータを（ＹＲＷＤライン１７１において）受信する。そして工程３１２において、スクランブル機能を実行して上記読み込まれたデータをＸＲＷＤラインへ転送する。工程３１４では、パッド近傍順序付けロジック部１６０が、ＳＲＷＤライン１５１においてビットを並び替える。工程３１６では、簡易パッドロジック部１５０が、並び替えられた上記データビットを（ＳＲＷＤライン１５１において）パラレル受信し、そして工程３１８において、受信した順番に上記データビットをデータパッドへ出力する。
【００４７】
次に、上述した動作を実行する能力のある簡易パッドロジック部１５０、パッド近傍順序付けロジック部１６０、および知的アレイスイッチングロジック部１７０の典型的な回路構成について説明する。個別に説明していくが、これら論理ブロックは実際にはパラレルにスイッチされ、従ってデータが効果的にパイプライン処理され、かつレイテンシが低減されることを当業者であれば理解するであろう。
【００４８】
〔パッド近傍順序付けロジック部〕
既に説明したように、書き込みアクセスにおいて、パッド近傍順序付けロジック部１６０の各段１６２は、簡易パッドロジック部１５０から４データビットを受信し、そしてこの４データビットを特定のデータアクセスモード（即ち連続、またはインターリーブバーストモード）に基づいて並び替える。同様の手法によって、書き込みアクセスにおいて、各段１６４は、知的アレイスイッチングロジック部１７０から４データビットを受信し、そしてこの４データビットを（読み出されるべき順に）並び替える。
【００４９】
ＤＤＲ−IIの動作によると、データビットは、クロックの立ち上がりエッジおよび立下りエッジの両方において有効にラッチされる。添字０、１、２、および３は、第一クロック立ち上がりエッジ、第一クロック立下りエッジ、第二クロック立ち上がりエッジ、ならびに第二クロック立下りエッジにおいてデータがラッチされるイベントを示すために用いてよい。図４Ｃに示すように、これらのデータビットはまた、順に、偶数１（Ｅ１）、奇数１（Ｏ１）、偶数２（Ｅ２）、ならびに奇数２（Ｏ２）データビットとも称される。図４Ａに示すように、これらの偶数／奇数符号は、ＳＲＷＤおよびＸＲＷＤラインへの後置記法として使用して、対応するＤＱパッドからのデータ順序、および対応するＤＱパッドへのデータ順序を反映することができる。書き込み動作において、各ＳＲＷＤデータラインは、段１６２を介して、４本のＸＲＷＤライン（ＸＲＷＤｅ１、ＸＲＷＤｏ１、ＸＲＷＤｅ２、ならびにＸＲＷＤｏ２）のいずれか１つに接続可能である。一方、読み出しシーケンスにおいて、各ＸＲＷＤデータは、段１６４を介して、４本のＳＲＷＤライン（ＳＲＷＤｅ１、ＳＲＷＤｏ１、ＳＲＷＤｅ２、ならびにＳＲＷＤｏ２）のいずれか１つに送られ得る。
【００５０】
上述したように、上記データビットは、受信順に、または出力において駆動されるべき順に、パッドレベルにおいて連続処理される。従ってこれらの添字は、データ順序を識別するために必要である。一部の実施形態では、段１６２および１６４は、（例えばＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＪＥＳＤ７９−２Ａによって定義されている）標準的なデータパターンモードに従ってデータを並び替えるように構成されていてよい。標準的なデータパターンモードは、バースト内の開始アドレス（ＣＡ１およびＣＡ０）のみならず、連続またはインターリーブバーストタイプの転送も特定することができる。上記バーストタイプが（例えばモードレジスタを介して）プログラム可能である一方、上記開始アドレスは（例えば読み出し／書き込み動作を用いて示される）ユーザによって特定される。
【００５１】
図４Ｂは、典型的なテーブル４００を示している。テーブル４００には、異なるバーストモードタイプおよび開始アドレスに基づいて、段１６２および１６４がどのようにデータを並び替えるべきかについて、一番右側の列に列挙されている。またテーブル４００において、インターリーブ＝１は、ＪＥＤＥＣ委員会によって定義されているように、デバイスがデータインターリーブモードにあることを示している。従って最初の４つの入力（インターリーブ＝０）は、カラムアドレス（ＣＡ１およびＣＡ０）によって特定された異なる開始アドレスを有するインターリーブ／連続タイプ転送モードを示している。図示されているように、シーケンシャルタイプのアクセスに対しても、ゼロでない開始アドレスが提供されている場合は、上記データラインは並び替えられる（例えば、開始アドレスに基づいて論理的に桁送りされる）。最後の４つの入力（インターリーブ＝１）は、異なる開始アドレスを有するインターリーブタイプの転送モードを示している。ここでもまた、ゼロでない開始アドレスが提供されている場合は、図示されているように、データラインは並び替えられる。
【００５２】
図５Ａは、スイッチ１６３の典型的な配置を示している。スイッチ１６３は、図４Ｂのテーブル４００に示す並び替えを実行する能力があり、書き込み段１６２において用いられる。図示されているように、スイッチ１６３Ｅの第１のセット（符号ＳＷ０〜ＳＷ３）は、ＳＲＷＤラインから偶数のＸＲＷＤライン（ＸＲＷＤＥ１およびＸＲＷＤＥ２）へデータをスイッチするために使用される。一方、スイッチ１６３Ｏの第２のセット（符号ＳＷ４〜ＳＷ７）は、ＳＲＷＤラインから奇数のＸＲＷＤライン（ＸＲＷＤＯ１およびＸＲＷＤＯ２）へスイッチするために使用される。各ＸＲＷＤラインに対してスイッチされた出力は、ラッチ１６５によって保持される。図５Ｂは、カラムアドレスＣＡ＜１、０＞およびインターリーブ信号に基づいてスイッチ１６３を制御してテーブル４００に示す並び替えを実行するための、典型的な真理値表を示している。
【００５３】
図６Ａは、読み出し段１６４において使用可能なスイッチ１６７の同様の配置を示す。図示されているように、スイッチ１６７Ｅの第１のセット（符号ＳＷ０〜ＳＷ３）は、ＸＲＷＤラインから偶数のＳＲＷＤライン（ＳＲＷＤＥ１およびＳＲＷＤＥ２）へデータをスイッチするために使用される。一方、スイッチ１６７Ｏの第２のセット（符号ＳＷ４〜ＳＷ７）は、ＸＲＷＤラインから奇数のＳＲＷＤライン（ＳＲＷＤＯ１およびＳＲＷＤＯ２）へデータをスイッチするために使用される。各ＳＲＷＤラインに対してスイッチされた出力は、ラッチ１６９によって保持される。図６Ｂは、カラムアドレスＣＡ＜１、０＞およびインターリーブ信号に基づいてスイッチ１６７を制御して、テーブル４００に示す並び替えを実行するための典型的な真理値表を示している。図示されているように、読み出し段１６２および書き込み段１６４は、異なる信号が再使用された、本質的には同一の構造である。これによって、読み出しおよび書き込みタイミングパスの平衡が取れる。
【００５４】
図７Ａおよび図７Ｂは、スイッチ１６３および１６７の典型的な設定を示し、テーブル４００に従ってデータがどのように並び替えられるのかを表している。図示されている実施例は、テーブル４００に示す４番目の入力に対応したアクセスモードをとっている。つまり、ＣＡ０＝１、ＣＡ１＝１によって定義された開始アドレスを有するシーケンシャルアクセスモードをとっている。このアクセスモードは、（ＳＲＷＤライン上の）添字０、１、２、３から（ＸＲＷＤライン上の）１、２、３、０へのスクランブルを必要とする。
【００５５】
図７Ａは、書き込みアクセスのための段１６２のスイッチ設定を示している。図５Ｂに示す真理値表５１０および５２０には、設定例（インターリーブ＝０、ＣＡ１＝１、ＣＡ０＝１）に基づきスイッチＳＷ３およびＳＷ４が閉じる様子が示されている。ＳＷ３が閉じると、ＳＲＷＤＯ２（添字３）がＸＲＷＤＥ１（添字０）へ接続され、そしてＳＲＷＤＯ１（添字１）がＸＲＷＤＥ２（添字２）へ接続される。ＳＷ４が閉じると、ＳＲＷＤＥ１（添字0）がＸＲＷＤＯ１（添字１）へ接続され、そしてＳＲＷＤＥ２（添字２）がＸＲＷＤＯ２（添字３）へ接続される。その結果、テーブル４００の４番目の入力に従って、データラインが正確に順序付けされる。
【００５６】
図７Ｂは、読み出しアクセスのための段１６４のスイッチ設定を示している。図６Ｂに示す真理値表６１０および６２０には、設定の実施例（インターリーブ＝０、ＣＡ１＝１、ＣＡ０＝１）によるとスイッチＳＷ１およびＳＷ６が閉じる様子が示されている。ＳＷ１が閉じると、ＸＲＷＤＯ１（添字１）がＳＲＷＤＥ１（添字０）へ接続され、そしてＸＲＷＤＯ２（添字３）がＸＲＷＤＥ２（添字２）へ接続される。ＳＷ６が閉じると、ＸＲＷＤＥ２（添字２）がＳＲＷＤＯ１（添字１）へ接続され、そしてＸＲＷＤＥ１（添字０）がＳＲＷＤＯ２（添字３）へ接続される。その結果、ビットが、ビットを全て書き出すための適切な順序に並べられる。
【００５７】
同一のスイッチング構造を有する別々の書き込み段１６２および読み出し段１６４を用いることによって、書き込みおよび読み出しタイミングの均衡が助けられる。チップ中心データライン（ＳＲＷＤ）をデータパッド（ＤＱｓ）に接続するＩ／Ｏバッファロジック部内に上記スイッチング段を配置することによって、タイミングバジェットの節約に役立つ。これは、簡易パッドロジック部１５０が、並び替え動作を行う必要なく、データクロック周波数においてデータビットを単純にシフトインおよびシフトアウトできるようにすることによって可能となる。
【００５８】
〔知的アレイスイッチングロジック部〕
既に説明したように、現在のＤＲＡＭデバイスでは、様々な理由によってデータスクランブルが用いられている。その結果、論理的に近接するデータアドレスまたはデータ位置が物理的には近接しないものとなる。このようなスクランブルは、ビットライン長およびワードライン長の平衡を取る目的のために、メモリセルの形状的配置（例えば折りたたみ）を最適化することを許容する。スクランブルはまた、接点およびウェル領域を共有することによってアレイ領域を最適化することができる。ビット線ねじれと称される一部のスクランブルは、近接するビット線の対間における容量結合を低減する目的のために使用してもよい。
【００５９】
知的アレイスイッチングロジック部１７０は、ＸＲＷＤラインをＹＲＷＤラインに知的に接続して必要なスクランブルを行うことによって、様々なタイプのスクランブルを担う。図８に示すように、スイッチングロジック部１７０はコアクロック周波数において動作し、またスクランブル動作は、バンク、ロー、およびカラムアドレスによって制御される。スクランブル動作はまた、デバイス構成（例えば４倍、８倍、または１６倍）によっても制御可能である。このデバイス構成は、同一のスイッチングロジック部１７０を複数のデバイスにおいて再使用することを可能にする。
【００６０】
さらに、スイッチングロジック部１７０は、設計を簡素にし、かつタイミングパスの平衡を取るために、単一マトリックスのアレイを備えていてよい。例えば、図９に示すように、スイッチングロジック部１７０は、マトリックス１７２０−１５のアレイを備えていてよい。各マトリックス１７２は、上記アレイから（ＹＲＷＤラインを介して）、４データビットを（デバイス構成に応じて）１、２、または４本のＸＲＷＤラインへ転送するように構成されたスイッチング１７４の配置を備えていてよい。例えば、４倍構成では、パッドＤＱ＜３：０＞のみが使用されるため、各マトリックス１７２は１本のＸＲＷＤラインへのみデータをスイッチする。同様に８倍構成では、パッドＤＱ＜７：０＞のみが使用されるため、各マトリックス１７２は２本のＸＲＷＤラインのみへデータをスイッチする。１６倍構成では、パッドＤＱ＜１５：０＞のみが使用されるため、各マトリックス１７２は２本のＸＲＷＤラインのみへデータをスイッチする。
【００６１】
図１０Ａは、スイッチ１７４の配置を備えた単一マトリックス１７２の例を示している。このスイッチ１７４の配置は、データパッド０、４、８、ならびに１２に対応している「偶数１」ＸＲＷＤラインと、ビット位置０、４、８、ならびに１２に対するＹＲＷＤデータラインとの間においてデータをスクランブルするように構成されている。これは単一のマトリックスのほんの一例であって、スイッチングロジック部１７０は、パッド０、４、８、１２のみならずパッドの他のセット（例えば１−５−９−１３、２−６−１０−１４、３−７−１１−１５）に対するＸＲＷＤライン（奇数１、偶数２、ならびに奇数２）と、ＹＲＷＤデータラインとにおいて同様のデータスクランブル動作を行う別のマトリックスを有していてよい。
【００６２】
いずれの場合においても、図１０Ｂは、デバイス構成、バンクアドレスＢＡ＜１、０＞、ローアドレスＲＡ１３、ならびにカラムアドレスＣＡ１１に基づいてスイッチ１７４を設定するための真理値表を示している。既に説明したように、ＲＡ１３およびＣＡ１１はアクティブバンク内の特定のパーティションを選択してよい。上記真理値表に示した信号値に基づいたスイッチ１７４の動作は、具体的な実施例に照らすことで最も効果的に説明され得るだろう。マトリックスの復号もまた、読み出し動作中に同位置にあるデータを検索するために重要である。
【００６３】
例えば、図１１は１６倍構成に対するマトリックス１７２の設定を示している。既に説明したように、この場合においてのみ、全データライン（ＤＱ８およびＤＱ１２を含む）が使用される。図１０Ｂに示す真理値表には、１６倍構成が最も簡素あって（スクランブルの影響がない）、対角にある全てのスイッチＳＷ１、ＳＷ２、ＳＷ４、およびＳＷ９がオンになっている。図１１に示すように、ＳＷ１はＹＲＷＤ０＜１２＞をＸＲＷＤＥ１＜１２＞へ接続し、ＳＷ２はＹＲＷＤ０＜８＞をＸＲＷＤＥ１＜８＞へ接続し、ＳＷ４はＹＲＷＤ０＜４＞をＸＲＷＤＥ１＜４＞へ接続し、そしてＳＷ８はＹＲＷＤ０＜０＞をＸＲＷＤＥ１＜０＞へ接続する。
【００６４】
図１２Ａおよび図１２Ｂに示すように、８倍構成に対しては２通りのケースが可能であり、ＲＡ１３は、各メモリバンクアレイの（水平方向に）外側半分または内側半分のいずれかにアクセスしている。真理値表を参照すると、ＲＡ１３＝１の場合、スイッチＳＷ３およびスイッチＳＷ７は（外側のバンクパーティションにアクセスするため）オンになっている。図１２Ａに示すように、ＳＷ３はＹＲＷＤ０＜１２＞をＸＲＷＤＥ１＜４＞へ接続し、一方ＳＷ７はＹＲＷＤ０＜４＞をＸＲＷＤＥ１＜０＞へ接続する。その一方、ＲＡ１３＝０である場合、スイッチＳＷ０およびスイッチＳＷ８は（内側のバンクパーティションにアクセスするため）オンになっている。図１２Ｂに示すように、ＳＷ０はＹＲＷＤ０＜８＞をＸＲＷＤＥ１＜４＞へ接続し、一方ＳＷ８はＹＲＷＤ０＜０＞をＸＲＷＤＥ１＜０＞へ接続する。
【００６５】
図１３Ａ〜図１３Ｄに示すように、４倍構成に対しては４通りのケースが可能である。メモリバンクアレイのパーティションの外側半分または内側半分がＲＡ１３によって制御されるだけでなく、パーティションの上半分または下半分もがＣＡ１１によって選択される。ＣＡ１１がロジック「１」である場合、パーティションの上半分がアクセスされ、一方ＣＡ１１がロジック「０」である場合、パーティションの下半分がアクセスされる。つまり、各バンクアレイが上外側、上内側、下外側、および下内側、の４つのパーティションに分割される。さらに、近接するバンク間においてＲＷＤＬラインがねじれているため（図２のねじれ領域１１４を参照）、上記メモリアレイ内の標的とする記憶場所に到達するためにＲＷＤＬ上のデータをどこに配置するのかが重要になる。
【００６６】
上記ねじれのため、ＲＷＤラインの３２ビットは、左メモリバンクアレイの下半分および右メモリバンクアレイの上半分を通って流れる。一方、ＲＷＤＬの他の３２ビットは、右メモリバンクアレイの下半分および左メモリバンクアレイの上半分を通って流れる。アクセスされる特定のパーティション（右バンクか左バンクか、そのバンクアレイの上半分か下半分か）を適切に識別するために、ＣＡ１１およびバンクアドレスｂｉｔ０（ＢＡ０）は、論理的にＸＯＲされる（例えば、＋記号を用いてＸＯＲを表す。ＣＡ１１およびＢＡ０の双方がロジック「０」またはロジック「１」である場合、ＣＡ１１＋ＢＡ０＝「０」であり、一方ＣＡ１１およびＢＡ０が逆の論理値である場合、ＣＡ１１＋ＢＡ０＝「１」である）。その結果、４倍構成の４通りのケースそれぞれにおいて、近接する各バンクの４分の１の領域がアクセスされる。
【００６７】
図１３Ａは、第一のケースを示している。第一のケースでは、ＲＡ１３＝１およびＣＡ１１＋ＢＡ０＝１である。従って、左メモリバンクアレイの上外側（左）パーティション（ＢＡ０＝０およびＣＡ１１＝１）、ならびに右メモリバンクアレイの下外側（右）パーティション（ＢＡ０＝１およびＣＡ１１＝０）を選択する。図１０Ｂの真理値表を参照すると、この第一のケースでは、スイッチＳＷ５がオンであり、このスイッチＳＷ５がＹＲＷＤ０＜１２＞をＸＲＷＤＥ１＜０＞へ接続している。
【００６８】
図１３Ｂは、第二のケースを示している。第二のケースでは、ＲＡ１３＝０およびＣＡ１１＋ＢＡ０＝１である。従って、左メモリバンクアレイの上内側（右）パーティション（ＢＡ０＝０およびＣＡ１１＝１）、ならびに右メモリバンクアレイの下内側（左）パーティション（ＢＡ０＝１およびＣＡ１１＝０）を選択する。図１０Ｂの真理値表を参照すると、この第二のケースでは、スイッチＳＷ６がオンであり、このスイッチＳＷ６がＹＲＷＤ０＜８＞をＸＲＷＤＥ１＜０＞へ接続している。
【００６９】
図１３Ｃは、第三のケースを示している。第三のケースでは、ＲＡ１３＝１およびＣＡ１１＋ＢＡ０＝０である。従って、左メモリバンクアレイの下外側（左）パーティション（ＢＡ０＝０およびＣＡ１１＝０）、ならびに右メモリバンクアレイの上外側（右）パーティション（ＢＡ０＝１およびＣＡ１１＝１）を選択する。図１０Ｂの真理値表を参照すると、この第三のケースでは、スイッチＳＷ７がオンであり、このスイッチＳＷ７がＹＲＷＤ０＜４＞をＸＲＷＤＥ１＜０＞へ接続している。
【００７０】
図１３Ｄは、第四のケースを示している。第四のケースでは、ＲＡ１３＝０およびＣＡ１１＋ＢＡ０＝０である。従って、左メモリバンクアレイの下内側（右）パーティション（ＢＡ０＝０およびＣＡ１１＝０）、ならびに右メモリバンクアレイの上内側（左）パーティション（ＢＡ０＝１およびＣＡ１１＝１）を選択する。図１０Ｂの真理値表を参照すると、この第四のケースでは、スイッチＳＷ８がオンであり、このスイッチＳＷ８がＹＲＷＤ０＜０＞をＸＲＷＤＥ１＜０＞へ接続している。
【００７１】
この重複スイッチング体系によると、最低限の個数のスイッチが、最低限の条件に基づいてオン／オフされる。これによって電力消費を最小限にし、かつＸＲＷＤライン上の容量性負荷を低減することができる。さらに、ＳＷ８は全ての構成に対してオンになる可能性があるため、一般的に１６倍および８倍構成部品と同じマスクを共有している４倍構成部品に対して余計な遅延ペナルティがない。図示した体系に関する別の利益的な側面は次の通りである。つまり、４倍スイッチング体系の４本のＲＷＤラインの１本が、８倍スイッチング体系の任意の２本のアクティブＲＷＤライン間に配置され、これによってラインからラインへのスイッチング接続効果が低減し、スイッチング性能がさらに向上するという点である。
【００７２】
ＤＤＲ−II  ＤＲＡＭデバイスを具体的に参照しながら実施形態について説明した。当業者であれば、同一の技術および構成部品を一般的に用いて、データ処理に必要なクロック速度を超える速度でデータをクロックする任意のメモリデバイスから利点が得られることを理解するであろう。従って本発明の実施形態は、１クロックサイクルにつき２データビットを転送する（ＤＤＲ−Ｉ）ＤＲＡＭデバイスのみならず、次世代の任意のＤＤＲデバイス（例えば、１クロックサイクルにつき４データビットを転送するＤＤＲ−III）にも用いることができる。
【００７３】
別々の簡易パッドロジック部、パッド近傍順序付けロジック部、および知的アレイスイッチングロジック部を用いたＤＲＡＭデバイスの一実施形態について説明したが、別の実施形態において、分散論理回路を別なように様々に配置して同様の機能を得ることができることについても、当業者であれば理解するであろう。例えば、一実施形態は、（データクロック周波数において動作する）別々の簡易パッドロジック部、ならびに（より低いメモリコアクロック周波数において動作する）単一論理装置を備えていてよい。この単一論理装置は、別々のパッド近傍順序付けロジック部、および知的アレイスイッチングロジック部によって実行される並び替え、およびスクランブル機能の両方を処理する。さらに別の実施形態では、並び替えロジック部を（データクロック周波数において動作する）パッドロジック部と統合し、（より低いメモリコアクロック周波数において動作する）知的スイッチングアレイロジック部を用いて、本明細書において説明したスクランブル機能を実行することも可能である。
【００７４】
〔結論〕
本発明の実施形態を利用して、高いデータクロック周波数を用いるＤＲＡＭデバイスのデータパス速度ストレスを低減することができる。高速パッドロジック部を、様々な別の論理機能（例えば、並び替えおよびスクランブルロジック部）を行うスイッチングロジック部と引き離すことによって、これらの機能を実行するスイッチングロジック部は、より低いクロック周波数（例えば、外部クロック周波数の２分の１、またはデータ周波数の４分の１）において動作可能になる。これによって、関連するタイミング要求が緩和され、かつレイテンシが改善される。これは、メモリアレイからＤＱパッドへのデータ転送時間、およびその逆におけるデータ転送時間の節約によるものである。最適化されたスイッチング配置を用いることによって、読み出しおよび書き込みパスにおいて、さらには異なるデバイス構成において、遅延時間の平衡を取ることが可能になる。
【００７５】
上述の説明は、本発明の実施形態に向けられたものであるが、本発明の基本的な範囲から逸脱することなく、本発明の別の、およびさらなる実施形態も可能である。また、本発明の範囲は、請求項によって決定される。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態によるダイナミックランダムアクセスメモリ（ＤＲＡＭ）を示す図である。
【図２】本発明の実施形態による典型的なＤＲＡＭデータパスを示す図である。
【図３】メモリアレイへの典型的なデータ書き込み動作、およびメモリアレイからの典型的なデータ読み出し動作をそれぞれ示す図である。
【図４Ａ】パッド近傍順序付けロジック部の典型的なブロック図を示す。
【図４Ｂ】図４Ａに示すパッド近傍順序付けロジック部に対応する真理値表を示す。
【図４Ｃ】図４Ａに示すパッド近傍順序付けロジック部に関連するデータビットを示す。
【図５Ａ】典型的な書き込みパス順序付けスイッチングマトリックスを示す。
【図５Ｂ】図５Ａに示す典型的な書き込みパス順序付けスイッチングマトリックスに対応する真理値表を示す。
【図６Ａ】典型的な読み出しパス順序付けスイッチングマトリックスを示す。
【図６Ｂ】図６Ａに示す典型的な読み出しパス順序付けスイッチングマトリックスに対応する真理値表を示す。
【図７Ａ】図５Ａに示すスイッチングマトリックスに対する典型的な設定を示す図である。
【図７Ｂ】図６Ａに示すスイッチングマトリックスに対する典型的な設定を示す図である。
【図８】本発明の実施形態による知的アレイスイッチングロジック部の典型的なブロック図を示す。
【図９】図８に示す知的アレイスイッチングロジック部に対する典型的なスイッチ配置および信号ルーティングを示す図である。
【図１０Ａ】図９に示すスイッチ配置の単一段を示す図を示す。
【図１０Ｂ】図１０Ａに示す単一段に対応する真理値表を示す。
【図１１】１６倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【図１２Ａ】８倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【図１２Ｂ】８倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【図１３Ａ】４倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【図１３Ｂ】４倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【図１３Ｃ】４倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【図１３Ｄ】４倍メモリ構成に対する、図１０Ａに示す単一段のスイッチ設定を示す図である。
【符号の説明】
【００７７】
１１０  メモリアレイ
１２０  アドレスロジック部
１３０  制御ロジック部／タイミング発生部
１３５  Ｉ／Ｏバッファリングロジック部
１５０  簡易パッドロジック部
１６０  パッド近傍順序付けロジック部
１７０  知的アレイスイッチングロジック部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【外国語明細書】
2006202469000001.pdf