(57)【要約】【課題】  検査のための余計なメモリを持つことなく、組込み電子機器の機能検査が確実にできるようにする。【解決手段】  外部ホスト端末３０から供給された検査プログラム及び／又はデータを、ＪＴＡＧ準拠のポート及びバウンダリスキャンセルを搭載する機器ホストＣＰＵ２１のバウンダリスキャンセルにセットし、機能検査が行われる第１の機能ブロック２４及び／又は第２の機能ブロック２５に送信、実行し、出力値を計測手段に送信、測定する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
検査対象となる電子機器と接続され、所定のバウンダリスキャンテスト規格に準拠したポート及びバウンダリスキャンセルを搭載する機器制御手段に対して、前記機器制御手段に接続された外部端末から所定の制御命令を発行することで機能検査を行う、電子機器の機能検査方法において、
第１の制御命令で、前記機器制御手段をバウンダリスキャンテストモードに起動し、
前記バウンダリスキャンセルに、機器機能検査のための検査プログラム及び／又はデータを設定し、
第２の制御命令により、前記検査プログラム及び／又はデータを前記電子機器に送信し、
前記検査対象となる電子機器は、前記検査プログラム及び／又はデータを入力として所定の動作を行った後、出力値を計測手段に送信し、計測することを特徴とする
機能検査方法。
【請求項２】
請求項１記載の機能検査方法において、
前記検査対象となる電子機器は複数あり、それぞれの前記電子機器に対して所定の機能検査を行うことを特徴とする
機能検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器の機能検査を行う機能検査方法に関する。
【背景技術】
【０００２】
従来、ＩＣ（Integrated Circuit）の機能検査としてテストピンを、基板に設置したＩＣのピンに直接押し当てるインサーキットテスト（In-circuit Test）手法が用いられてきた。しかしながら、デバイスの高集積化によるピン数の増加、高密度実装の需要によるパッケージの小型化に伴い、従来のように端子にプローブを当てる検査が困難なほどに端子が小さく、かつ端子間距離が短くなったＩＣが主流となってきたため、簡単に精度の高いテストを行えるような新たなテスト手法が望まれていた。
【０００３】
このような要請に対して、ＩＣの内部ロジックと各ピンとの間に、セルと称するシフトレジスタを配置し、ＩＣの全ての外部入出力ピンを順次走査するようにテストデータの入出力を行うことで、挙動を検査するテストが行われるようになった。この検査方式が、バウンダリスキャンテスト(BST：Boundary Scan Test：境界走査試験)であり、その標準を定めたものがＪＴＡＧ（Joint Test Action Group）と呼ばれ、ＩＥＥＥ１１４９で規格化されている。
【０００４】
ＪＴＡＧ準拠のＩＣには、本来の機能を果たす内部回路のほかに、ＪＴＡＧに対応した回路とＴＡＰ(Test Access Port)と呼ばれる５本の端子（ＴＤＩ：Test Data In，ＴＤＯ：Test Data Out，ＴＭＳ：Test Mode Select，ＴＣＫ：Test ClocK，ＴＲＳＴ：Test ReSeT）から成るシリアルインタフェースを有しており、テストデータの入出力や制御に用いられる。ＪＴＡＧにおけるバウンダリスキャンテストは、テスト用ボード上で検査するＩＣのＴＡＰ端子をデイジーチェーン接続し、複数のＩＣを同時に検査する。
【０００５】
また、ＩＣ（Integrated Circuit）の機能検査には、予め内蔵したフラッシュメモリに機器機能検査（Diagnostic）プログラムを書き込んでおき、外部ホスト端末から機器ホストのＣＰＵ（Central Processing Unit）に制御コマンドを送ることで、この機器機能検査プログラムを機器ホストＣＰＵにダウンロードし、機器機能検査プログラムを実行することで所定の機能を有するデバイスに対して機能検査を実行する方法がある。
【０００６】
上述した従来の機器機能検査の例について図６を参照して説明する。図６に示した合成樹脂等で成型された機器の回路基板１上には機器機能検査プログラムを格納したフラッシュメモリ２、及び検査対象となる機器に対して機能検査の制御を行う機器ホストＣＰＵ３、所定の機能を実現する第１の機能ブロック４，第２の機能ブロック５を設置してある。フラッシュメモリ２からは、予め格納してある機器機能検査プログラムが機器ホストＣＰＵ３に供給されるよう接続してあり、機器ホストＣＰＵ３からの検査用データ等が第１の機能ブロック４，第２の機能ブロック５に供給される。そして、パーソナルコンピュータ、又はマイクロコンピュータ等から成る外部ホスト端末１０と回路基板１とが接続され、外部ホスト端末１０よりＣＰＵ制御コマンドが、機器ホストＣＰＵ３に供給される構成となっている。
【０００７】
機器機能検査を行う際には、外部ホスト端末１０から発行されるＣＰＵ制御コマンドを受けた機器ホストＣＰＵ３の動作により、フラッシュメモリ２から機器機能検査プログラムが機器ホストＣＰＵ３にダウンロードされる。そして、この機器機能検査プログラムを実行することにより、第１の機能ブロック４，第２の機能ブロック５に対してそれぞれ所定の第１の機能検査，第２の機能検査が実施され、図示しない外部の測定器等で出力値を測定、検証していた。
【０００８】
また、機器機能検査の別の例として、特許文献１には、ＩＥＥＥ１３９４ネットワークを介して、相互に接続された機器の診断処理を行うことで、遠隔地から自己試験の実行命令の送信、及び自己試験の結果読取りを行うシステムについて記載されている。
【特許文献１】特開２００２−３１４５４２号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来の機器機能検査においては、事前に機器に内蔵したフラッシュメモリに機器機能検査プログラムを書き込んでおき、外部ホスト端末からの検査指示により、適宜プログラムをダウンロードすることで、検査対象となるデバイスに対して各種検査を実行する形態がとられている。しかしながら、プログラム格納のためには、フラッシュメモリに本来の機器動作に不要なメモリ領域が必要となり、また、プログラム変更時には全メモリ領域の書き換えが必要となる。このため、プログラムの変更箇所以外にも影響を与えてしまうという問題がある。また、機器ホストＣＰＵ、メモリデバイスの安定した動作が得られない場合には機器機能検査プログラムが動かなくなってしまう可能性もある。同様に、機器ホストＣＰＵ自体の動作プログラムが完成するまで機器機能検査プログラムが動かないため、検査対象デバイスに対する機器機能検査を行うことができない、といった様々な問題が生じている。
【００１０】
また、従来から用いられてきたＪＴＡＧのアーキテクチャを用いた機能検査の主流は、バウンダリスキャンテストと呼ばれる部品実装のオープン／ショートテストに用いられており、他のデバイスに対する機能検査としての用いられ方はしていない。また、ＢＩＳＴ（Built In Self Test）と称される自己診断テスト等と組み合わせた検査方法も考えられているが、検査対象となるデバイス内部に検査のための作り込みが必要となる等の理由で実際に使用できる事は稀であった。
【００１１】
また、特許文献１に示した方法では、ＩＥＥＥ１３９４準拠のインタフェースを基板上に設ける必要があるが、このようなインタフェースをＩＣ上に設けることはＩＣの小型化に対する障害となってしまうため適切ではない。
【００１２】
本発明はこのような状況に鑑みて成されたものであり、電子機器が余計なメモリを持つことなく確実な検査ができるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、検査対象となる電子機器と接続され、所定のバウンダリスキャンテスト規格に準拠したポート及びバウンダリスキャンセルを搭載する機器制御手段に対して、機器制御手段に接続された外部端末から所定の制御命令を発行することで機能検査を行う場合に、第１の制御命令で、機器制御手段をバウンダリスキャンテストモードに起動し、バウンダリスキャンセルに、機器機能検査のための検査プログラム及び／又はデータを設定し、第２の制御命令により、検査プログラム及び／又はデータを電子機器に送信し、検査対象となる電子機器は、検査プログラム及び／又はデータを入力として所定の動作を行った後、出力値を計測手段に送信し、計測するようにしたものである。
【００１４】
このようにしたことで、電子機器の機能検査を行う場合に、外部端末から検査プログラム及び／又はデータをロードし、機器制御手段の制御により、機能検査を行い、出力結果を計測することが可能となった。
【発明の効果】
【００１５】
本発明によれば、電子機器の機能検査を行うために必要な検査プログラム及び／又はデータだけをロードし、機能検査を行うため、余計なメモリを追加することなく適切な機能検査を行うことができるという効果がある。
【００１６】
この場合、検査対象となる電子機器は複数あり、それぞれの電子機器に対して所定の機能検査を行うことで、複数の電子機器に対して配線を接続し直したりすることなく機能検査を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施の形態を、添付図面を参照して説明する。本実施の形態では、ＪＴＡＧ用ポート、及びバウンダリスキャンセルを実装した機器ホストＣＰＵを設置した回路基板に適用した例としてある。
【００１８】
まず、本例の回路基板２０の内部構成例を図１のブロック図を参照して説明する。合成樹脂等で成型された機器の回路基板２０には、所定のテストプログラム、ＣＰＵ制御コマンド等を供給するパーソナルコンピュータ、マイクロコンピュータ等から成る外部ホスト端末３０が接続されている。そして、回路基板２０上には、検査対象となる機器に対して機能検査の制御を行う機器ホストＣＰＵ２１、所定の機能を実現する第１の機能ブロック２４，第２の機能ブロック２５が実装されており、機器ホストＣＰＵ２１からの検査用データ等が第１の機能ブロック２４，第２の機能ブロック２５に供給されるように接続してある。本例では、第１の機能ブロック２４，第２の機能ブロック２５に対して機能検査を実施する。
【００１９】
機器ホストＣＰＵ２１は、ＩＥＥＥ１１４９（ＪＴＡＧ）準拠のインタフェースとして、ＪＴＡＧ用ポートＴ１〜Ｔ５を備える。これにより機器ホストＣＰＵ２１は、ＪＴＡＧモードでのバウンダリスキャンテストを実施可能である。ポートＴ１は、ＴＤＩ（Test Data In）であり、テストロジックに対して、命令及びデータをシリアル入力する信号である。ポートＴ２は、ＴＭＳ（Test Mode Select）であり、テスト動作を制御する信号である。ポートＴ３は、ＴＣＫ（Test ClocK）であり、テストロジックにクロックを供給する。ポートＴ４は、ＴＤＯ（Test Data Out）であり、テストロジックからのデータをシリアル出力する信号である。ポートＴ５は、ＴＲＳＴ（Test ReSeT）であり、ＴＡＰコントローラ２３を非同期に初期化する信号である。
【００２０】
また、機器ホストＣＰＵ２１に組み込まれているレジスタＲ１は、バイパスレジスタであり、ポートＴ１（ＴＤＩ）から入力されるデータをポートＴ４（ＴＤＯ）へバイパスさせる。レジスタＲ２は、インストラクションレジスタであり、命令ビットを読込んでデコードすることで、デバイスに各種の機能を実行させることできる。また、機器ホストＣＰＵ２１の内部ロジック２２と、ピン端子Ｐ１〜Ｐ１０の間には、シフトレジスタとしてバウンダリスキャンセルＣ１〜Ｃ１０がシリアル接続され、バウンダリスキャンレジスタを構成している。なお、ＪＴＡＧに準拠した本例の機器ホストＣＰＵ２１において、ＴＡＰコントローラ２３は、レジスタＲ１，Ｒ２及び、バウンダリスキャンセルＣ１〜Ｃ１０で構成されるバウンダリスキャンレジスタ、図示しないＩＤＣＯＤＥレジスタの動作を制御する機能を有する。
【００２１】
ここで、第１の機能ブロック２４として、例えば機能ブロック２４ａのＣＰＵが更に配下にある機能ブロック２４ｂを制御するような機能を想定している。例えば、第１の機能ブロック２４は、仕向けモデルに合わせて変更したい周波数があった場合に、周波数を変更させる機能があるとする。デバイス２４ａの制御でデバイス２４ｂが動作して波形が作られるような仕組みになっていた場合に、デバイス２４ａにＪＴＡＧからテスト動作コマンドを送信することで動作させて、外部の測定器で期待する出力を得られているか検査する事ができる。
【００２２】
また、第２の機能ブロック２５として、例えば、機能ブロック２５ａのＣＰＵと付随するメモリ等の記憶素子である機能ブロック２５ｂに対して動作が行われるような機能を想定している。例えば、デバイス２５ａが動作するために必要なパラメタ(暗号化の鍵等)があるとする。先ず、デバイス２５ａ（ＣＰＵ）に、書き込み動作コマンド、及びデータをＪＴＡＧで送信する。次に、正しく動作するかを検査するために、デバイス２５ａ（ＣＰＵ）に対してテスト動作コマンドを送信する。動作の確認は、外部に設置した計測器、場合によってはＪＴＡＧによってデバイス２５ａ（ＣＰＵ）からの戻り値を捕らえることで行うことができる。
【００２３】
次に、機器機能検査の動作例について図２のフローチャートを参照して説明する。まず、外部ホスト端末３０からの起動命令により、機器ホストＣＰＵ２１について、ＪＴＡＧモードの起動を行うことで、機器ホストＣＰＵ２１のコアロジックを停止する。（ステップＳＴ１）。その後、ＪＴＡＧ用ポートからバウンダリスキャンセルＣ１〜Ｃ１０に所定の検査プログラム又は検査データ、或いは、検査プログラムと検査データの双方（以下、単に検査プログラム及び／又は検査データと称する）をセットする（ステップＳＴ２）。本例では、バウンダリスキャンセルＣ１〜Ｃ１０の順に「０１０１００１０１０」と検査プログラム及び／又は検査データがセットされている。
【００２４】
その後、外部ホスト端末３０からの送信命令により、バウンダリスキャンセル内にセットした検査プログラム及び／又は検査データを、検査対象となる機能ブロック（デバイス）に送信する（ステップＳＴ３）。そして、検査プログラム及び／又は検査データを元に機能ブロック（デバイス）の検査を実行する（ステップＳＴ４）。検査実行後は、機能ブロック（デバイス）からの出力結果を、外部に接続した測定器等で計測する（ステップＳＴ５）。この結果、検査される側の機能ブロック（デバイス）は、ＣＰＵのコアロジックが動作してテストを実行しているのと等価のデータを得て、テストが実行され、この結果は測定器等によって正誤判断を行うことができる。
【００２５】
このようにすることで、不要なメモリを回路基板２０上に設置することなく所定の機能検査を行うことが可能となった。
【００２６】
なお、本例の図３及び図４は、上述した機器機能検査のフローチャートを各機器の関連が理解しやすくなるよう書き換えた図であり、それぞれの動作に対して図２のフローチャートにおけるステップ数を付与して対応付けている。
【００２７】
図３では、機器ホストＣＰＵをＪＴＡＧモードで動作させている。これにより、機器ホストＣＰＵ２１のコアロジックは停止され、外部ホスト端末３０からＪＴＡＧポートを使用した機器ホストＣＰＵ２１の制御が可能になる。そして、バウンダリスキャンセルに検査プログラム及び／又は検査データをセットし、検査対象となる機能ブロックに対してセットした検査プログラム及び／又は検査データを送信するところまで表している。
【００２８】
図４では、図３で機器ホストＣＰＵ２１のバウンダリスキャンセルにセットした検査プログラム及び／又は検査データをＪＴＡＧ制御により検査対象となる第１の機能ブロック，第２の機能ブロックにそれぞれ送信し、機能検査を実行し、出力結果を、計測器等に出力するところまで表している。
【００２９】
次に、従来の機器機能検査方法との比較及び効果について、図５を参照して説明する。まず、図５（ａ）より、機器機能検査プログラムを格納するために、本来の機器動作に用いないメモリ領域が不要となるという効果がある。従来のように、フラッシュメモリ等の記憶素子を回路基板上に組み込むことは、不要に回路を複雑化させる要因となってしまう。しかし、本例のように、バウンダリスキャンセルを使用して機器外部から検査プログラム及び／又は検査データ等を送信することで、予めこれらのデータを記憶素子に書き込んでおく必要が無くなる。
【００３０】
このことは、図５（ａ）及び図５（ｃ）より、検査プログラム変更時にメモリ領域の書き換えが不要であるとも言える。つまり、外部ホスト端末より、検査プログラムを供給することでフラッシュメモリ等の記憶素子を使用しないため、検査プログラムに変更がある場合でも簡単に適用することができる。よって、変更箇所以外に影響を及ぼすことが無い。また毎回異なった検査プログラムを実行することも容易であるという効果がある。
【００３１】
また、図５（ｂ）及び図５（ｃ）より、機器全体の完成度に依存しない機器機能検査が実行可能となる。本例で用いたＪＴＡＧは規格化されたテスト方法であり、デバイスのコアロジックと切り離し動作が可能であるため、機器ホストＣＰＵ２１自体の動作プログラム、及び電子機器全体の完成度にとらわれることなく動作させることが可能である。このため、検証したい機能ブロックのみの検査を個別に実行できるという効果がある。
【００３２】
また、図５（ｃ）より、組み込み前の新機能を反映した検査プログラム及び／又は検査データを簡単に機器ホストＣＰＵにダウンロードして、実行することが可能である。こうすることで、他の機能ブロックについて開発進捗を待つことなしに、随時必要な機能ブロックに対して新しい機能についての動作検証を行えるため、機器機能検査を行うことができる。こうすることで設計工数の削減に繋がるという効果がある。
【００３３】
また、ネットワーク接続されたフィールド上の電子機器に対して、簡単に検査プログラム及び／又は検査データ等をダウンロード、実行することができるため、フィールド検査を手軽に実行することができるという効果がある。
【００３４】
また、本例で示したように、ＪＴＡＧのテストを行う機能は予めデバイスに内蔵されたものであるため、新たな費用を追加することなく簡単に機器機能検査を実施することが可能である。このため、機器への検査プログラム及び／又は検査データの組込み、配線の接続等といった追加作業を行う必要がない上、検査への信頼性を向上させることができるという効果がある。
【００３５】
なお、ここまで説明した実施の形態では、ＪＴＡＧ規格のバウンダリスキャンテストを行う場合に適用したが、その他の同様のバウンダリスキャンテストを行う場合にも本発明は適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施の形態における回路基板の接続例を示したブロック図である。
【図２】本発明の一実施の形態における機器機能検査のフローチャートである。
【図３】本発明の一実施の形態における機器ホストＣＰＵの制御例を示したブロック図である。
【図４】本発明の一実施の形態における機器機能検査の実行例を示したブロック図である。
【図５】本発明の一実施の形態における機器機能検査の従来の方法との比較／効果の例を示したブロック図である。
【図６】従来の機器機能検査の実行例を示したブロック図である。
【符号の説明】
【００３７】
１…回路基板、２…フラッシュメモリ、３…機器ホストＣＰＵ、１０…外部ホスト端末、４…第１の機能ブロック、５…第２の機能ブロック、２０…回路基板、２１…機器ホストＣＰＵ、２２…内部ロジック、２３…ＴＡＰコントローラ、２４…第１の機能ブロック、２５…第２の機能ブロック、３０…外部ホスト端末、Ｃ１〜Ｃ１０…バウンダリスキャンセル、Ｐ１〜Ｐ１０…ピン端子、Ｒ１，Ｒ２…レジスタ、Ｔ１〜Ｔ５…ポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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