(57)【要約】【課題】  ＣＭＯＳプロセスで形成されるロジック回路の設計資産と親和性がよく、従来のマニュアル設計より簡便に設計することのできる、強誘電体容量素子を備えた半導体装置を提供する。【解決手段】  所定幅の電源線１２０Ａと電源線１２０Ｂとの間にトランジスタ等の能動素子が形成されておらず、強誘電体容量素子が形成されている強誘電体容量スタンダードセル１００を用いて、セルベース方式で半導体装置を設計する。【選択図】  図３
2006190912.tif 000002
【特許請求の範囲】
【請求項１】
第１電源線と第２電源線とが、略平行に所定の間隔で並んで形成され、対向する所定幅の第１電源線及び第２電源線を含む矩形状のスタンダードセルが、第１電源線と第２電源線の平行方向に複数並んで形成され、そのうちの少なくとも１つのスタンダードセルは、能動素子を含まず、強誘電体容量素子を含むことを特徴とする半導体装置。
【請求項２】
前記複数のスタンダードセルのうちの少なくとも１つには、複数の強誘電体容量素子が形成されており、そのうちの少なくとも１つは、前記第１電源線及び前記第２電源線のいずれとも接続されておらず、残りの強誘電体容量素子は、第１電源線又は第２電源線のいずれかと接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のスタンダードセルのうちの少なくとも１つには、複数の強誘電体容量素子が形成されており、他のスタンダードセルには、複数の能動素子が形成されており、複数の強誘電体容量素子のうちの少なくとも１つは、前記複数の能動素子のいずれとも電気的に接続されておらず、残りの強誘電体容量素子は、前記複数の能動素子のいずれかと電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記各スタンダードセルは、ｐ型拡散領域及びｎ型拡散領域の２つの拡散領域に２分されており、
前記強誘電体容量素子を含むスタンダードセルには、ｐ型拡散領域又はｎ型拡散領域のいずれか一方の拡散領域に強誘電体容量素子が形成されており、強誘電体容量素子が形成されている拡散領域の方が、他方の拡散領域よりも大きくしていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数のスタンダードセルのうち強誘電体容量素子を含まないスタンダードセルには、記憶回路を構成する能動素子が形成されており、当該記憶回路は、前記強誘電体容量素子と電気的に接続されており、記憶回路に記憶されているデータを強誘電体容量素子が記憶可能としていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体容量素子を備えた半導体装置に関する。
【背景技術】
【０００２】
現在、強誘電体容量素子を用いた不揮発性ラッチ回路を含むシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の開発が行われている。
不揮発性ラッチ回路は、データの入出力がない期間に電力供給をしなくても、データを保持することができるので、従来のトランジスタで構成された揮発性ラッチ回路より消費電力を小さくすることができる他、ラッチ回路の構成に必要なトランジスタの数を激減させることができるので、回路面積を縮小できるというメリットがある。
【０００３】
ところで、上記不揮発性ラッチ回路は、下記の非特許文献１に記載されているように、設計者が、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムに備わるツール（ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツール等）を対話的に操作して、能動素子或いは受動素子といった各素子の特性及び大きさを設定し、レイアウト設計画面上に各素子を配置して結線する、いわゆるマニュアル設計手法によって設計されている。
【非特許文献１】”Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｃａｐａｃｉｔｏｒ  Ｌｏｇｉｃ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  Ｌｏｇｉｃ−ｉｎ−Ｍｅｍｏｒｙ  ＶＬＳＩ”、Ｋｉｍｕｒａ，  Ｈ．；  Ｈａｎｙｕ，  Ｔ．；  Ｋａｍｅｙａｍａ，  Ｍ．；  Ｆｕｊｉｍｏｒｉ，  Ｙ．；  Ｎａｋａｍｕｒａ，  Ｔ．；  Ｔａｋａｓｕ，  Ｈ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ，  Ｖｏｌ．３９，  Ｉｓｓ．６，  Ｊｕｎｅ  ２００４、Ｐａｇｅｓ：  ９１９−  ９２６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
よって、不揮発性ラッチ回路を含むシステムＬＳＩを設計する場合、不揮発性ラッチ回路を含む機能ブロックについては、マニュアル設計手法で設計し、それ以外の機能ブロックについてはセルベース方式等のセミカスタム設計手法で設計するということになり、マニュアル設計手法の工程数が多い分、設計に時間がかかっていた。
そこで本発明は、今まで蓄積してきたＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスで形成されるロジック回路の設計資産（セルライブラリ等）と親和性がよく、従来のマニュアル設計より簡便に設計することのできる、強誘電体容量素子を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る半導体装置は、第１電源線と第２電源線とが、略平行に所定の間隔で並んで形成され、対向する所定幅の第１電源線及び第２電源線を含む矩形状のスタンダードセルが、第１電源線と第２電源線の平行方向に複数並んで形成され、そのうちの少なくとも１つのスタンダードセルは、能動素子を含まず、強誘電体容量素子を含むことを特徴とする。
【発明の効果】
【０００６】
能動素子が形成されておらず、強誘電体容量素子が形成されているスタンダードセルを用いることで、強誘電体容量素子を構成に含む機能ブロック、例えば、不揮発性ラッチ回路をセルベース方式で設計することができるので、従来より簡便に設計することができる。
また、本発明に係る半導体装置において、前記複数のスタンダードセルのうちの少なくとも１つには、複数の強誘電体容量素子が形成されており、そのうちの少なくとも１つは、前記第１電源線及び前記第２電源線のいずれとも接続されておらず、残りの強誘電体容量素子は、第１電源線又は第２電源線のいずれかと接続されているとしてもよいし、前記複数のスタンダードセルのうちの少なくとも１つには、複数の強誘電体容量素子が形成されており、他のスタンダードセルには、複数の能動素子が形成されており、複数の強誘電体容量素子のうちの少なくとも１つは、前記複数の能動素子のいずれとも電気的に接続されておらず、残りの強誘電体容量素子は、前記複数の能動素子のいずれかと電気的に接続されているとしてもよい。
【０００７】
スタンダードセルに形成されている複数の強誘電体容量素子のうち第１電源線及び第２電源線のいずれとも接続されていないもの、及び他のスタンダードセルに形成されている能動素子と電気的に接続されていないものは、実質的に強誘電体容量素子として動作しないダミーの強誘電体容量素子である。これらダミーの強誘電体容量素子は、エッチング工程等のプロセス上のばらつき要因による強誘電体容量素子間の容量特性差を緩和することを目的として形成されている。強誘電体容量素子間の容量特性差を緩和することで、強誘電体容量素子の分極動作を安定させることができる。
【０００８】
また、本発明に係る半導体装置において、前記各スタンダードセルは、ｐ型拡散領域及びｎ型拡散領域の２つの拡散領域に２分されており、前記強誘電体容量素子を含むスタンダードセルには、ｐ型拡散領域又はｎ型拡散領域のいずれか一方の拡散領域に強誘電体容量素子が形成されており、強誘電体容量素子が形成されている拡散領域の方が、他方の拡散領域よりも大きくしているとしてもよい。
【０００９】
この構成により、強誘電体容量素子が形成されている拡散領域により多くの強誘電体容量素子を配置することができる。
また、本発明に係る半導体装置において、前記複数のスタンダードセルのうち強誘電体容量素子を含まないスタンダードセルには、記憶回路を構成する能動素子が形成されており、当該記憶回路は、前記強誘電体容量素子と電気的に接続されており、記憶回路に記憶されているデータを強誘電体容量素子が記憶可能としていてもよい。
【００１０】
この構成により、例えば、揮発性ラッチ回路が保持しているデータを、強誘電体容量素子に記憶させることができるので、当該揮発性ラッチ回路に対して電力供給の遮断が適宜行われるような回路に本発明を適用することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態である半導体集積回路について図面を用いて説明する。
＜半導体集積回路の構成＞
図１は、半導体集積回路の平面レイアウトをモデル的に示した図である。
半導体集積回路１は、セルベース方式でレイアウトされており、その平面レイアウトには、ＩＯ領域２と、配置配線領域３が設けられている。
【００１２】
セルベース方式とは、論理ゲートレベルの要素回路であるスタンダードセル群を予めライブラリ化して用意しておき、論理合成、レイアウト、ネットリストレベルシミュレーションといった各段階において、スタンダードセルを最小単位として扱うセミカスタム設計方式である。
ＩＯ領域２は、データ入出力用の入出力セル、電源セル、外部と接続するための電極パッド等が形成される領域である。
【００１３】
配置配線領域３は、長尺状のセル領域３１及びチャネル領域３２が並列に交互に並んで成る領域であり、セル領域３１には、スタンダードセルが配置され、チャネル領域３２には、配線が形成される。
図２は、図１に示す点線四角で囲んだ領域３３を拡大した平面レイアウト図である。
領域３３には、強誘電体容量スタンダードセル１００、ドライバスタンダードセル２００、Ｄ−フリップフロップスタンダードセル３００が、この順に左側から並んで形成されている。
【００１４】
各スタンダードセルはいずれも、所定幅の電源線１２０Ａの一部及び電源線１２０Ｂの一部を含む矩形状である。
電源線１２０Ａと電源線１２０Ｂとの間の距離を、一般的にスタンダードセル高さと呼んでいるが、このスタンダードセル高さは規定の距離である。そして、強誘電体容量スタンダードセル１００、ドライバスタンダードセル２００、及びＤ−フリップフロップスタンダードセル３００の各セル内には、効率の良い形態で素子の配置及び配線がなされている。
【００１５】
強誘電体容量スタンダードセル１００、ドライバスタンダードセル２００、Ｄ−フリップフロップスタンダードセル３００の各セルは電気的に接続されており、不揮発性ラッチ回路を構成している。
すなわち、半導体集積回路１は、不揮発性ラッチ回路を備えた集積回路である。
強誘電体容量スタンダードセル１００は、強誘電体容量素子が配置されているセルであり、トランジスタ等の能動素子は配置されていない。
【００１６】
ドライバスタンダードセル２００は、強誘電体容量スタンダードセル１００に配置されている強誘電体容量素子を駆動するための駆動回路を構成するトランジスタ等の能動素子及び抵抗等の受動素子が配置されているセルである。
Ｄ−フリップフロップスタンダードセル３００は、Ｄ−フリップフロップを構成する能動素子及び受動素子が配置されているセルである。
【００１７】
＜強誘電体容量スタンダードセル１００の構成＞
図３は、強誘電体容量スタンダードセル１００の平面レイアウト図である。
なお、同図では、多層構造体である強誘電体容量スタンダードセル１００において、強誘電体容量素子の形成位置を明示するために、強誘電体容量素子１０２ａ〜１０２ｄ（厳密には各強誘電体容量素子の上部電極の平面形状）と、異なる層を電気的に接続するコンタクト（「ビア」とも言う。）と、電源線１２０Ａ及び電源線１２０Ｂとを実線で示しており、各強誘電体容量素子の下部電極と、Ｎ型拡散領域１３０及びＰ型拡散領域１３１の２つの拡散領域の境界線を点線で示している。
【００１８】
強誘電体容量スタンダードセル１００は、Ｎ型の導電性を有する活性領域（チャネル）が形成されるＮ型拡散領域１３０及びＰ型の導電性を有する活性領域（チャネル）が形成されるＰ型拡散領域１３１の２つの拡散領域に二分されており、その境界線を点線１３２で示している。そして、強誘電体容量素子１０２ａ〜１０２ｄは、Ｎ型拡散領域１３０に形成されている。
【００１９】
図４は、半導体集積回路１の主面に対して図３に示すＡ−Ａ’線で垂直に切断した場合の断面を示す図であり、図５は、半導体集積回路１の主面に対して図３に示すＢ−Ｂ’線で垂直に切断した場合の断面を示す図であり、図６は、半導体集積回路１の主面に対して図３に示すＣ−Ｃ’線で垂直に切断した場合の断面を示す図である。
図４、５、６に示す半導体基板１００のＮ型拡散領域１３０には、ｎウェル１２６が形成されており、Ｐ型拡散領域１３１には、ｐウェル１２７が形成されている。そして、ｎウェル１２６の上には、活性領域１２５、１２５ａ〜１２５ｈが形成され、ｐウェル１２７の上には活性領域１２９が形成されている。また、活性領域１２５、１２５ａ〜１２５ｈ、１２９が形成されていない半導体基板１００の部位の上には、素子間分離層１０５が形成されている。
【００２０】
素子間分離層１０５と各活性領域１２５ａ〜１２５ｈ、１２９の上には、膜厚が約２００ｎｍのシリコン酸化膜である第１層間絶縁層１０６、膜厚が約１００ｎｍのシリコン酸化膜である第２層間絶縁層１０７、膜厚が５〜２００ｎｍのシリコン窒化膜である絶縁性を有する下部水素バリア膜１０８が、この順に積層されている。
また、第１層間絶縁層１０６及び第２層間絶縁層１０７には、メタル配線１１９ａ〜１１９ｈ（メタル配線１１９ｅ〜１１９ｈについては図示せず）と、コンタクト１０３ａ〜１０３ｐが形成されている。コンタクト１０３ａ〜１０３ｐは、タングステンから成る。
【００２１】
下部水素バリア膜１０８の上には、強誘電体容量素子１０２ａ〜１０２ｄが形成されている。そして、各強誘電体容量素子を覆う形で、膜厚が約５０ｎｍの窒化チタンアルミニウム膜である上部水素バリア膜１１１が形成されている。
すなわち、各強誘電体容量素子は、下部水素バリア膜１０８及び上部水素バリア膜１１１によって囲まれている。水素バリア膜は、水素によって還元劣化する強誘電体膜を保護するためのものである。
【００２２】
水素バリア膜で囲まれた内側の、強誘電体容量素子１０２ａ〜１０２ｄ以外の部分には、シリコン酸化膜である第３層間絶縁層１０９、第４層間絶縁層１１０がこの順に積層されており、水素バリア膜の外側は、シリコン酸化膜である第５層間絶縁層１１２、第６層間絶縁層１１８がこの順に積層されている。
第５層間絶縁層１１２及び第６層間絶縁層１１８には、メタル配線である電源線１２０Ａ及び１２０Ｂが形成されている。
【００２３】
活性領域１２５と電源線１２０Ｂは、複数のコンタクト（図４にはコンタクト１２１のみが示されている）によって電気的に接続されており、活性領域１２９と電源線１２０Ｂについても同様に、複数のコンタクト（図４にはコンタクト１２２のみが示されている）によって電気的に接続されている。
＜強誘電体容量素子の構成＞
ここで、強誘電体容量素子の積層構造について説明する。
【００２４】
なお、強誘電体容量素子１０２ａ〜１０２ｄそれぞれの構造は同一であるため、強誘電体容量素子１０２ａについてのみ説明する。
強誘電体容量素子１０２ａは、２つの下部電極１０１ａ、１０１ｂ、強誘電体膜１１６ａ、上部電極１１７ａで構成される。
下部電極１０１ａは、窒化チタンアルミニウム膜１１３ａ、イリジウム膜１１４ａ、酸化イリジウム膜１１５ａがこの順に下から積層されて成り、同様に、下部電極１０１ｂは、窒化チタンアルミニウム膜１１３ｂ、イリジウム膜１１４ｂ、酸化イリジウム膜１１５ｂがこの順に下から積層されて成る。
【００２５】
下部電極１０１ａ、１０１ｂは、スタンダードセル高さ方向に一列に所定の間隔で並んで形成されている。
窒化チタンアルミニウム膜１１３ａ、１１３ｂは、水素バリア性を有し、膜厚が約５０ｎｍである。
また、イリジウム膜１１４ａ、１１４ｂ及び酸化イリジウム膜１１５ａ、１１５ｂそれぞれの膜厚は約５０ｎｍである。
【００２６】
強誘電体膜１１６ａは、膜厚が約１００ｎｍのＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）から成り、下部電極１０１ａ、１０１ｂを跨ってパターニングされている。そして、強誘電体膜１１６ａの下部電極１０１ｂと接触する部位には、開口部１２８が形成されている。
強誘電体膜１１６ａの上には、膜厚が約５０ｎｍの白金から成る上部電極１１７ａが形成されており、開口部１２８によって、上部電極１１７ａと下部電極１０１ｂは電気的に接続されている。
【００２７】
強誘電体容量素子１０２ａの下部電極１０１ａは、コンタクト１０３ａ、活性領域１２５ａ、コンタクト１０３ｉを介してメタル配線１１９ａと電気的に接続されており、下部電極１０１ｂは、コンタクト１０３ｂ、活性領域１２５ｂ、コンタクト１０３ｊを介してメタル配線１１９ｂと電気的に接続されている。上部電極１１７ａは、下部電極１０１ｂを介してメタル配線１１９ｂから電位の供給を受ける。
【００２８】
以下に、強誘電体容量素子１０２ｂ〜１０２ｄの電気的な接続関係についても述べる。
強誘電体容量素子１０２ｂの強誘電体膜１１６ｂには、下部電極１０１ｄと接触する部位に開口部が形成されており、上部電極１１７ｂと下部電極１０１ｄは電気的に接続されている。
そして、強誘電体容量素子１０２ｂの下部電極１０１ｃは、コンタクト１０３ｃ、活性領域１２５ｃ、コンタクト１０３ｋを介してメタル配線１１９ｃと電気的に接続されており、下部電極１０１ｄは、コンタクト１０３ｄ、活性領域１２５ｄ、コンタクト１０３ｌを介してメタル配線１１９ｄと電気的に接続されている。
【００２９】
下部電極１０１ｃは、メタル配線１１９ｃから電位の供給を受け、上部電極１１７ｂは、下部電極１０１ｄを介してメタル配線１１９ｄから電位の供給を受ける。
強誘電体容量素子１０２ｃの強誘電体膜１１６ｃ（図示せず）には、下部電極１０１ｆと接触する部位に開口部が形成されており、強誘電体容量素子１０２ｃの上部電極１１７ｃ（図示せず）と下部電極１０１ｆは電気的に接続されている。
【００３０】
そして、強誘電体容量素子１０２ｃの下部電極１０１ｅは、コンタクト１０３ｅ、活性領域１２５ｅ（図示せず）、コンタクト１０３ｍを介してメタル配線１１９ｅ（図示せず）と電気的に接続されており、下部電極１０１ｆは、コンタクト１０３ｆ、活性領域１２５ｆ（図示せず）、コンタクト１０３ｎを介してメタル配線１１９ｆ（図示せず）と電気的に接続されている。
【００３１】
下部電極１０１ｅは、メタル配線１１９ｅ（図示せず）から電位の供給を受け、上部電極１１７ｃ（図示せず）は、下部電極１０１ｆを介してメタル配線１１９ｆ（図示せず）から電位の供給を受ける。
強誘電体容量素子１０２ｄの強誘電体膜１１６ｄ（図示せず）には、下部電極１０１ｈと接触する部位に開口部が形成されており、強誘電体容量素子１０２ｄの上部電極１１７ｄ（図示せず）と下部電極１０１ｈは電気的に接続されている。
【００３２】
そして、強誘電体容量素子１０２ｄの下部電極１０１ｇは、コンタクト１０３ｇ、活性領域１２５ｇ（図示せず）、コンタクト１０３ｏを介してメタル配線１１９ｇ（図示せず）と電気的に接続されており、下部電極１０１ｈは、コンタクト１０３ｈ、活性領域１２５ｈ（図示せず）、コンタクト１０３ｐを介してメタル配線１１９ｈ（図示せず）と電気的に接続されている。
【００３３】
下部電極１０１ｇは、メタル配線１１９ｇ（図示せず）から電位の供給を受け、上部電極１１７ｄ（図示せず）は、下部電極１０１ｈを介してメタル配線１１９ｈ（図示せず）から電位の供給を受ける。
メタル配線１１９ａ〜１１９ｈは、ドライバスタンダードセル２００及びＤ−フリップフロップスタンダードセル３００に形成されている素子に接続されているメタル配線と接続されている。
【００３４】
＜不揮発性ラッチ回路＞
ここで、図２に示した強誘電体容量スタンダードセル１００、ドライバスタンダードセル２００及びＤ−フリップフロップスタンダードセル３００で構成される不揮発性ラッチ回路について説明する。
図７は、不揮発性ラッチ回路のゲート回路図である。
【００３５】
同図に示す強誘電体容量素子１０２ａ〜１０２ｄは、上述の強誘電体容量素子１０２ａ〜１０２ｄと同一であり、強誘電体容量スタンダードセル１００に形成されている。
回路２０１、２０２は、強誘電体容量素子１０２ａ〜１０２ｄに接続される配線ＰＬ０、ＰＬ１に電圧を印加するための駆動回路であり、ドライバスタンダードセル２００内に形成されている。
【００３６】
回路３０１〜３０７は、Ｄ−フリップフロップの基本機能を構成する回路群であり、回路３０８は入力クロックＣＬＫを反転させるインバータ回路である。回路３０１〜３０８は、Ｄ−フリップフロップスタンダードセル３００内に形成されている。
次に、不揮発性ラッチ回路の動作について説明する。
図９は、図８に示す不揮発性ラッチ回路に対応するタイミングチャート図である。
【００３７】
同図に示すように、不揮発性ラッチ回路は、電源供給、情報退避、電源遮断、情報復帰の４つの状態を遷移する。
制御信号ＮＭＬは、省電力制御に用いられる信号であり、ハイレベルが維持されている間は電源供給状態が維持され、ローレベルに変化すると、不揮発性ラッチ回路は情報退避状態に移行する。
【００３８】
なお、電源供給状態では、不揮発性ラッチ回路は、従来の揮発性ラッチ回路と同様の動作を行う。
情報退避状態では、Ｄ−フリップフロップスタンダードセル３００内に形成されている揮発性ラッチ回路が保持しているデータを、強誘電体容量スタンダードセル１００に形成されている強誘電体容量素子に転送する動作が行われる。
【００３９】
すなわち、半導体集積回路１に備わる制御回路（図示せず）において、信号ＳＡＰ、ＳＡＮ、ＰＬＢ０、ＰＬＢ１が生成され、揮発性ラッチ回路のノードＡ、Ｂが保持している相補なデータを強誘電体容量の分極方向に変換する。
次に、電源遮断状態を説明する。
この状態では、全ての信号がＯＦＦされており、強誘電体容量素子は、電力を消費することなく、分極方向としてデータを保持している。
【００４０】
最後に、情報復帰状態について説明する。
この状態では、各強誘電体容量素子が保持している分極情報を、揮発性ラッチ回路の電圧情報に変換する動作が行われる。
まず、ＮＭＬ信号がローレベルからハイレベルに変化することで、上述の制御回路が信号ＳＡＰ、ＳＡＮ、ＰＬＢ０、ＰＬＢ１を生成して、情報復帰を行う。
【００４１】
図９は、上述の不揮発性ラッチ回路の状態遷移を示した図である。
電源供給状態８１０は、不揮発性ラッチ回路に電源が供給されている状態を表し、反対に、電源遮断状態８２０は、不揮発性ラッチ回路に電源が遮断されている状態を表す。
不揮発性ラッチ回路は、電源供給状態８１０では、揮発レジスタ８１１として機能し、電源遮断状態８２０では、不揮発性レジスタ８２２として機能する。
【００４２】
不揮発性ラッチ回路の状態遷移を制御する信号は制御信号ＮＭＬである。
ＮＭＬがＬＯＷからＨＩＧＨに変化した時に、電源遮断状態８２０から電源供給状態８１０へ遷移し、ＮＭＬがＨＩＧＨからＬＯＷに変化した時に、電源供給状態８１０から電源遮断状態８２０へ遷移する。
電源遮断状態８２０から電源供給状態８１０へ遷移する際に、揮発性レジスタ８１１が保持していたデータは、不揮発性レジスタ８２２に転送される。
＜その他の変形例＞
本発明は、上述の実施形態に限定されるものではなく、以下に示す変形例も本発明に含まれる。
【００４３】
＜変形例１＞
図１０は、変形例１に係る強誘電体容量スタンダードセル１００Ａの平面レイアウト図である。
なお、同図では、強誘電体容量スタンダードセル１００の平面レイアウトを示した図３と同様、強誘電体容量素子の形成位置を明示するべく、強誘電体容量素子１０２ｅ〜１０２ｈ（厳密には各強誘電体容量素子の上部電極の平面形状）と、異なる層を電気的に接続するコンタクトと、電源線１２０Ａ及び電源線１２０Ｂとを実線で示しており、各強誘電体容量素子の下部電極と、Ｎ型拡散領域１３０及びＰ型拡散領域１３１の２つの拡散領域の境界線を点線で示している。
【００４４】
図１１は、半導体集積回路１の主面に対して図１０に示すＤ−Ｄ’線で垂直に切断した場合の断面を示す図である。
強誘電体容量スタンダードセル１００Ａには、ダミーの強誘電体容量素子１０２ｅ、１０２ｈが形成されている。
強誘電体容量素子１０２ｅ、１０２ｈはいずれも、メタル配線と接続されておらず、データ保持に用いられない。
【００４５】
強誘電体容量素子１０２ｅは、下部電極１０１ｉ〜１０１ｋ、強誘電体膜１１６ｅ（図示せず）、上部電極１１７ｅ（図示せず）から成る。
強誘電体容量素子１０２ｈは、下部電極１０１ｒ〜１０１ｔ、強誘電体膜１１６ｈ（図示せず）、上部電極１１７ｈ（図示せず）から成る。
強誘電体容量素子１０２ｆは、下部電極１０１ｌ〜１０１ｎ、強誘電体膜１１６ｆ、上部電極１１７ｆから成る。下部電極１０１ｌは、メタル配線と接続されておらず、実質的に機能しないダミー下部電極である。
【００４６】
強誘電体容量素子１０２ｆは、コンタクト１０３ｑ、１０３ｒ、１０３ｕ、１０３ｖ、活性領域１２５ｍ、１２５ｎを介してメタル配線（図示せず）と接続されており、データ保持に用いられる。
強誘電体容量素子１０２ｇは、下部電極１０１ｏ〜１０１ｑ、強誘電体膜１１６ｇ（図示せず）、上部電極１１７ｇ（図示せず）から成る。下部電極１０１ｏは、メタル配線と接続されておらず、実質的に機能しないダミー下部電極である。
【００４７】
強誘電体容量素子１０２ｇは、コンタクト１０３ｓ、１０３ｔ、１０３ｗ、１０３ｘ、活性領域を介してメタル配線と接続されており、データ保持に用いられる。
一般的に強誘電体容量素子の下部電極をパターニングで形成する際に、エッチング工程等のプロセス上のばらつき要因による形状の不均一性が発生することがある。そこで、変形例１に係る強誘電体容量スタンダードセル１００Ａは、ダミーの下部電極を実際に使用する下部電極の周りに複数形成することで、容量特性の均一化を図るようにしている。
【００４８】
＜変形例２＞
図１２は、変形例２に係る強誘電体容量スタンダードセル１００Ｂの平面レイアウト図である。
なお、同図では、強誘電体容量スタンダードセル１００の平面レイアウトを示した図３と同様、強誘電体容量素子の形成位置を明示するべく、強誘電体容量素子１０２Ａ〜１０２Ｄ（厳密には各強誘電体容量素子の上部電極の平面形状）と、異なる層を電気的に接続するコンタクトと、電源線１２０Ａ及び電源線１２０Ｂとを実線で示しており、各強誘電体容量素子の下部電極と、Ｎ型拡散領域１３０ＡとＰ型拡散領域１３１Ａの境界線を点線で示している。
【００４９】
同図に示すように変形例２の強誘電体容量スタンダードセル１００Ｂの特徴は、強誘電体容量素子が形成されているＮ型拡散領域１３０Ａの面積を、Ｐ型拡散領域１３１Ａの面積より大きくしている点である。
通常は、電子と正孔の移動速度の違いから、Ｎ型拡散領域の面積はＰ型拡散領域に比べ５分の６倍程度に設計されている。
【００５０】
強誘電体容量素子を配置するＮ型拡散領域を拡大することで、より多くの強誘電体容量素子を配置することが可能となる。
なお、強誘電体容量素子１０２Ａ、１０２Ｄはいずれも、メタル配線と接続されておらず、データ保持に用いられないダミーの強誘電体容量素子である。
強誘電体容量素子１０２Ａは、下部電極１０１Ａ〜１０１Ｅ、強誘電体膜Ａ（図示せず）、上部電極Ａ（図示せず）から成る。
【００５１】
強誘電体容量素子１０２Ｄは、下部電極１０１Ｐ〜１０１Ｔ、強誘電体膜Ｄ（図示せず）、上部電極Ｄ（図示せず）から成る。
強誘電体容量素子１０２Ｂは、下部電極１０１Ｆ〜１０１Ｊ、強誘電体膜Ｂ、上部電極Ｂから成る。下部電極Ｆは、メタル配線と接続されておらず、実質的に機能しないダミー下部電極である。
【００５２】
強誘電体容量素子１０２Ｂは、コンタクト１０３Ｇ〜１０３Ｋ、活性領域（図示せず）、１０３Ａ〜１０３Ｄを介してメタル配線（図示せず）と接続されており、データ保持に用いられる。
強誘電体容量素子１０２Ｃは、下部電極１０１Ｋ〜１０１Ｏ、強誘電体膜Ｃ（図示せず）、上部電極Ｃ（図示せず）から成る。下部電極Ｋは、メタル配線と接続されておらず、実質的に機能しないダミー下部電極である。
【００５３】
強誘電体容量素子１０２Ｃは、コンタクト１０３Ｌ〜１０３Ｏ、活性領域（図示せず）、１０３Ｅ〜１０３Ｈを介してメタル配線と接続されており、データ保持に用いられる。
本変形例では、第１変形例における単位ブロック２２０ａ及び２２０ｂに代えて、強誘電体容量素子をそれぞれ３つ追加した単位ブロック３２０ａ及び３２０ｂとしている。また、ダミーの単位ブロック２３０ａ及び２３０ｂに代えて、ダミーの強誘電体容量素子をそれぞれ３つ追加したダミーの単位ブロック３３０ａ及び３３０ｂとしている。
＜補足＞
なお、以下のものも本発明に含まれる。
（１）エッチング工程等のプロセス上のばらつき要因による強誘電体容量素子間の容量特性差を緩和するために、強誘電体容量素子を構成する下部電極、強誘電体膜及び上部電極の面積を従来のものより大きくしてもよい。
（２）上述の不揮発性ラッチ回路において、Ｄ−フリップフロップ回路を備えていたが、２つのインバータ回路で構成される単純なラッチ回路を備えるものであってもよい。
（３）強誘電体膜は、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）以外に、ＰＺＴ（ＰｂＺｒＴｉＯ3）でもよい。
【産業上の利用可能性】
【００５４】
本発明は、強誘電体容量素子を備えた半導体装置に適用できる。
【図面の簡単な説明】
【００５５】
【図１】半導体集積回路１の平面レイアウトをモデル的に示した図である。
【図２】領域３３を拡大した平面レイアウト図である。
【図３】強誘電体容量スタンダードセル１００の平面レイアウト図である。
【図４】図３に示すＡ−Ａ’線で垂直に切断した場合の半導体集積回路１の断面を示す図である。
【図５】図３に示すＢ−Ｂ’線で垂直に切断した場合の半導体集積回路１の断面を示す図である。
【図６】図３に示すＣ−Ｃ’線で垂直に切断した場合の半導体集積回路１の断面を示す図である。
【図７】不揮発性ラッチ回路のゲート回路図である。
【図８】図７に示す不揮発性ラッチ回路に対応するタイミングチャート図である。
【図９】不揮発性ラッチ回路の状態遷移を示した図である。
【図１０】変形例１に係る強誘電体容量スタンダードセル１００Ａの平面レイアウト図である。
【図１１】図１０に示すＤ−Ｄ’線で垂直に切断した場合の半導体集積回路１の断面を示す図である。
【図１２】変形例２に係る強誘電体容量スタンダードセル１００Ｂの平面レイアウト図である。
【符号の説明】
【００５６】
１            半導体集積回路
２            ＩＯ領域
３            配置配線領域
３１          セル領域
３２          チャネル領域
３３          領域
１００        強誘電体容量スタンダードセル
１０１ａ〜ｔ、１０１Ａ〜Ｔ  下部電極
１０２ａ〜ｈ、１０２Ａ〜Ｄ  強誘電体容量素子
１０３ａ〜ｘ、１０３Ａ〜Ｈ  コンタクト
１０４        半導体基板
１０５        素子間分離層
１０６        第１層間絶縁層
１０７        第２層間絶縁層
１０８        下部水素バリア膜
１０９        第３層間絶縁層
１１０        第４層間絶縁層
１１１        上部水素バリア膜
１１２        第５層間絶縁層
１１３ａ〜ｃ  窒化チタンアルミニウム膜
１１４ａ〜ｃ  イリジウム膜
１１５ａ〜ｃ  酸化イリジウム膜
１１６ａ〜ｃ  強誘電体膜
１１７ａ〜ｃ  上部電極
１１８        第６層間絶縁層
１１９ａ〜ｃ  メタル配線層
１２０Ａ、Ｂ  電源線
１２５、１２５ａ〜１２５ｈ、１２９  活性領域
１２６        ｎウェル
１２７        ｐウェル
１２８        開口部
１３０        Ｎ型拡散領域
１３１        Ｐ型拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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