(57)【要約】【課題】  微細なパターン形成方法を提供する。【解決手段】  シリコン基板１１上にＴＥＯＳ膜１２、ポリシリコン膜１３を順に形成する工程と、ＴＥＯＳ膜１２上にレジスト膜１４をパターニングして第１のパターン１５を形成する工程と、第１のパターン１５をエッチングしてライン幅を細くする工程と、得られた第１のパターン１６をマスクとしてポリシリコン膜１３をエッチングして第２のパターン１７を形成する工程と、第２のパターン１７を被覆するように基板１１全面に所定の厚さのＢＳＧ膜１８を形成する工程と、第２のパターン１７のライン間の隙間にポリシリコン膜１９を埋め込む工程と、ポリシリコン膜１９の両側のＢＳＧ膜１８およびＴＥＯＳ膜１２をエッチングして第３のパターン２０を形成する工程と、を具備する。【選択図】  図９
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【特許請求の範囲】
【請求項１】
基板の主面に第１および第２の膜を順に形成する工程と、
前記第２の膜上にレジスト膜を形成し、前記レジスト膜をパターニングして第１のパターンを形成する工程と、
前記第１のパターンをエッチングして、前記第１のパターンのラインの幅を細くする工程と、
前記第１のパターンをマスクとして前記第２の膜をエッチングし、前記第１のパターンが転写された第２のパターンを形成する工程と、
前記第２のパターンを被覆するように前記基板全面に所定の厚さの第３の膜を形成する工程と、
前記被覆された第２のパターンのラインの隙間に第４の膜を埋め込む工程と、
前記埋め込まれた第４の膜の両側の前記第３の膜、および前記第３の膜の下層にある前記第１の膜をエッチングして第３のパターンを形成する工程と、
を具備することを特徴とするパターン形成方法。
【請求項２】
前記第１および第３の膜が、前記第２および第４の膜と異なるエッチング選択比を有することを特徴とする請求項１に記載のパターン形成方法。
【請求項３】
前記第１および第３の膜がシリコン酸化膜またはシリコン窒化膜であり、前記第２および第４の膜がシリコン膜であることを特徴とする請求項１に記載のパターン形成方法。
【請求項４】
前記第３の膜の厚さが、前記第２のパターンのラインの幅に略等しいことを特徴とする請求項１に記載のパターン形成方法。
【請求項５】
前記エッチング後の第１のパターンのラインの幅が、前記エッチング前の第１のパターンのラインの幅の１／２に略等しいことを特徴とする請求項１に記載のパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法に係り、特に半導体装置の製造に用いられる微細なパターン形成方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程において半導体基板上にパターンを形成する方法として、光リソグラフィ技術が広く用いられている。  
光リソグラフィ技術では、光の回折効果のために光の波長で決まる解像限界があるため、半導体装置の高集積化に伴って要求されている解像限界以下の微細なパターンを形成することが困難である。
【０００３】
これに対して、光リソグラフィ技術において光の波長による解像限界を越える微細なパターンを形成する方法が知られている（例えば、特許文献１、または特許文献２参照。）。
【０００４】
特許文献１に開示されパターンの形成方法は、光リソグラフィ法により基板上にシリコン窒化膜の第１のパターンを形成した後、第１のパターンの側壁にシリコン酸化膜の第１の側壁膜を形成し、第１のパターンを除去することによりシリコン酸化膜の第２のパターンを形成している。
【０００５】
次に、この新たな第２のパターンの側壁にシリコン窒化膜の第２の側壁膜を形成し、第２のパターンを除去することにより、第１のパターンの１／４のピッチを有する微細な第３のパターンを形成している。
【０００６】
特許文献２に開示されたパターンの形成方法は、光リソグラフィ法により基板上にレジストの第１のパターンを形成した後、第１のパターンの側壁に誘電体の第１の側壁膜を形成し、離間して対向した第１の誘電体側壁膜の隙間をポリマーで埋め込んでいる。
【０００７】
次に、第１のパターンを除去することにより一方の間隙がポリマーで埋め込まれた誘電体膜の第２のパターンを形成している。
【０００８】
次に、第２のパターンの他方の側壁にポリマーの第２の側壁膜を形成し、離間して対向したポリマーの第２の側壁膜の隙間に誘電体膜を埋め込んだ後、ポリマーを除去することにより第２のパターンに誘電体膜のラインを追加し、第１のパターンの１／３のピッチを有する微細な第２のパターンを形成している。
【０００９】
然しながら、特許文献１または特許文献２に開示されたパターンの形成方法では、形成した膜を基板表面に達するまでエッチングする工程を複数有しているので、工程数が増大するという問題がある。
【００１０】
また、形成した膜を基板表面に達するまでエッチング除去する際には、露出した基板表面が僅かながらもエッチングされるので、エッチングする工程が多いほど基板表面に深い段差、およびパターンのラインの両側に非対象な段差が生じる問題がある。
【００１１】
その結果、このパターンをマスクとして基板に微細パターンを形成する場合に、この段差により加工精度が低下し、半導体装置の特性に影響を及ぼす恐れがある。
【００１２】
例えば、このパターンをマスクとしてＲＩＥ法によりゲート電極材料をエッチングする場合に、ゲート電極材料の表面に生じた非対称な段差により段差の最深部では他の部分よりも先にゲート絶縁膜が露出してしまう。
【００１３】
近年の半導体装置の微細化に伴い、ゲート絶縁膜は１ｎｍ程度と非常に薄いので、オーバーエッチングにより先に露出したゲート絶縁膜が破壊される恐れがある。
【特許文献１】米国特許第６０６３６８８号明細書（ＦＩＧ．１−ＦＩＧ．１２）
【特許文献２】米国特許第６６３８４４１号明細書（ＦＩＧ．１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、微細なパターン形成方法を提供する。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一態様のパターン形成方法では、基板の主面に第１および第２の膜を順に形成する工程と、前記第２の膜上にレジスト膜を形成し、前記レジスト膜をパターニングして第１のパターンを形成する工程と、前記第１のパターンをエッチングして、前記第１のパターンのラインの幅を細くする工程と、前記第１のパターンをマスクとして前記第２の膜をエッチングし、前記第１のパターンが転写された第２のパターンを形成する工程と、前記第２のパターンを被覆するように前記基板全面に所定の厚さの第３の膜を形成する工程と、前記被覆された第２のパターンのライン間の隙間に第４の膜を埋め込む工程と、前記埋め込まれた第４の膜の両側の前記第３の膜、および前記第３の膜の下層にある前記第１の膜をエッチングして第３のパターンを形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１６】
本発明によれば、微細なパターン形成方法が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１８】
図１乃至図９は、本発明の実施例に係るパターン形成方法を工程順に示す断面図である。
【００１９】
図１に示すように、基板として、例えばゲート絶縁膜９とゲート電極膜１０が積層されたシリコン基板１１を用意し、ゲート電極膜１０上に第１の膜、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ２００ｎｍ程度のＴＥＯＳ（Tetraethyl Ortho Silicate）膜１２を形成し、ＴＥＯＳ膜１２上に第２の膜、例えばＣＶＤ法により厚さ５０ｎｍ程度のポリシリコン膜１３を形成する。
【００２０】
次に、図２に示すように、ポリシリコン膜１３上にレジスト膜１４を、例えば厚さ３００ｎｍ程度形成する。  
次に、図３に示すように、光リソグラフィ法により、レジスト膜１４に露光装置に用いる光の波長による解像限界に近いライン幅Ｌ１、例えば６０ｎｍ程度、とライン幅Ｌ１に略等しいスペース幅Ｓ１を有する第１のパターン１５を形成する。
【００２１】
次に、図４に示すように、第１のパターン１５に、例えば酸素プラズマを用いたプラズマエッチングによりラインの幅を細くする、所謂スリミング処理を施し、ライン幅Ｌ２、スペース幅Ｓ２を有する第１のパターン１６に変換する。  
即ち、第１のパターン１５のラインをスリミング幅Ｌ３が、例えばＬ１／４の１５ｎｍ程度になるようにエッチングすることにより、ライン幅Ｌ２がライン幅Ｌ１の１／２の３０ｎｍ程度、スペース幅Ｓ２がスペース幅Ｓ１の３／２の９０ｎｍ程度の第１のパターン１６が得られる。
【００２２】
次に、図５に示すように、第１のパターン１６をマスクとして、例えばＨＢｒを含むガスを用いたＲＩＥ（Reactive Ion Etching）法により、ポリシリコン膜１３をエッチングして、第１のパターン１６が転写された第２のパターン１７を形成する。その後、第１のパターン１６は除去する。
【００２３】
次に、図６に示すように、第２のパターン１７全体を被覆するように第３の膜、例えばＣＶＤ法によるＢＳＧ（Boron Silicate Glass）膜１８を全面に形成する。  
この際、第２のパターン１７のライン側壁の膜厚Ｔ１が第２のパターン１７のライン幅Ｌ２の３０ｎｍに略等しくなるようにする。その結果、第２のパターン１７の隣接するライン１７ａ、１７ｂ間の隙間Ｓ３も第２のパターン１７のスペース幅Ｓ２の１／３の３０ｎｍとなり、ライン幅Ｌ２と略等しくなる。
【００２４】
次に、図７に示すように、第２のパターン１７のライン間の隙間を充填するように第４の膜、例えばＣＶＤ法によりポリシリコン膜１９を全面に形成する。
【００２５】
次に、図８に示すように、第２のパターン１７が露出するまで、例えばＣＭＰ（Chemical Mechanical Polishing）法により基板１１の表面を研磨してＢＳＧ膜１８およびポリシリコン膜１９の上部を除去する。これにより、ポリシリコン膜１９が第２のパターン１７のライン間の隙間に埋め込まれる。
【００２６】
次に、図９に示すように、第２のパターン１７のライン間の隙間に重点されたポリシリコン膜１９の両側のＢＳＧ膜１８およびＢＳＧ膜１８の下層のＴＥＯＳ膜１２を、例えばＣ4Ｆ8ガスを用いたＲＩＥ法によりゲート電極膜１０の表面に達するまでエッチングする。  
これにより、ＴＥＯＳ膜１２とポリシリコン膜１３が順に積層された第１のライン２０ａと、ＴＥＯＳ膜１２とＢＳＧ膜１８とポリシリコン膜１９が順に積層された第２のライン２０ｂがゲート電極膜１０の表面に隣接して形成され、ライン幅Ｌ２、ライン幅Ｌ２に略等しいスペース幅Ｓ３を有する第３のパターン２０が得られる。
【００２７】
即ち、第３のパターン２０は第１のパターン１５の１／２のピッチを有しており、光リソグラフィ法の解像限界を超える微細なパターンを形成することが可能である。
【００２８】
ここで、図１０に示すように、ＢＳＧ膜１８およびＢＳＧ膜１８の下層のＴＥＯＳ膜１２をゲート電極膜１０の表面２１に達するまでエッチングする際に、露出したゲート電極膜１０の表面２１が僅かながらもエッチングされ段差２２が生じるが、本実施例では、ゲート電極膜１０の表面２１までエッチングする工程は１回のみであり、基板の表面までエッチングする工程を複数有する方法に比べて、段差２２の発生は最小限に抑えられ且つパターン形成後の表面２１上には非対称な段差が生じない。
【００２９】
次に、第３のパターン２０をマスクとして、シリコン基板１１上のゲート電極膜１０をエッチングすることにより、微細なゲート電極を有するＭＯＳトランジスタを製造することができる。
【００３０】
以上説明したように、本実施例によれば、光リソグラフィ法の解像限界に近いラインの幅をエッチングにより細くした第１のパターン１６を第２のパターン１７に転写し、第２のパターン１７のライン間に同じ幅のラインを埋め込んで追加形成したので、第１のパターン１５の１／２のピッチを有し、光リソグラフィ法の解像限界を超える微細なパターンを形成することができる。
【００３１】
その結果、微細なゲート電極を有するＭＯＳトランジスタを形成することができる。従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
【００３２】
ここでは、第１のパターン１５の１／２のピッチを有する第３のパターン２０を形成する場合について説明したが、これに限定されるものではなく目的に応じてスペース幅Ｓ１、スリミング幅Ｌ３、膜厚Ｔ１等は適宜定めても構わない。
【００３３】
また、第２のパターン１７が露出するまで基板１１の表面を研磨してＢＳＧ膜１８およびポリシリコン膜１９の上部を除去する場合について説明したが、図１１に示すように、ポリシリコン膜１９の上部のみを除去してＢＳＧ膜１８を露出させても構わない。
【００３４】
これによれば、図１２に示すように、ＢＳＧ膜１８の膜厚Ｔ１分の段差を有する第３のパターン３０が得られるが、ＣＭＰ工程が短縮できる利点がある。
【００３５】
更に、第１および第３の膜として、ＴＥＯＳ膜１２およびＢＳＧ膜１８を用いる場合について説明したが、第２および第４の膜であるポリシリコン膜１３、１９より大きなエッチングレートが得られる膜であれば良く、ＰＳＧ（Phosphor Silicate Glass）膜あるいはシリコン窒化膜でも構わない。
【００３６】
即ち、第１および第３の膜としては、第２および第４の膜と異なるエッチング選択比を有するものであれば特に限定されず、シリコン酸化膜およびシリコン窒化膜の中から互いに同種あるいは異種のものを用いることができる。
【００３７】
また、第２および第４の膜としても、ポリシリコン膜やアモルファスシリコン膜などのシリコン膜の中から互いに同種あるいは異種のものを選択することが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図２】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図３】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図４】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図５】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図６】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図７】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図８】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図９】本発明の実施例に係るパターン形成方法を工程順に示す断面図。
【図１０】本発明の実施例に係るパターンの下端部形状を示す断面図。
【図１１】本発明の他の実施例に係るパターン形成方法を工程順に示す断面図。
【図１２】本発明の他の実施例に係るパターン形成方法を工程順に示す断面図。
【符号の説明】
【００３９】
９  ゲート絶縁膜
１０  ゲート電極膜
１１  シリコン基板
１２  ＴＥＯＳ膜（第１の膜）
１３  ポリシリコン膜（第２の膜）
１４  レジスト膜
１５、１６  第１のパターン
１７  第２のパターン
１８  ＢＳＧ膜（第３の膜）
１９  ポリシリコン膜（第４の膜）
２０、３０  第３のパターン
２１  表面
２２  段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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