(57)【要約】【課題】高い誘電率を有し、かつシリコン基板との界面が安定なゲート絶縁膜を備えた半導体装置およびその製造方法を提供することを目的としている。【解決手段】半導体装置は、シリコン基板１１の主表面上に設けられたアモルファスマトリックス層２２と前記アモルファスマトリックス層中に散在された高誘電率の結晶体２１とを備えたパイロセラミクスにより形成されたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１４とを具備している。【選択図】      図２
2006202853.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の主表面上に設けられたアモルファスマトリックス層と前記アモルファスマトリックス層中に散在された高誘電率の結晶体とを備えたパイロセラミクスにより形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを具備すること
を特徴とする半導体装置。
【請求項２】
前記アモルファスマトリックス層は、ＳｉＯ２を含むこと
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極を挟むように前記シリコン基板中に設けられたソース／ドレインと、
前記ゲート電極の側壁に設けられたスペーサと、
前記ゲート電極上、ソース／ドレイン上に設けられたシリサイド層とを更に具備すること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
シリコン基板の主表面上にアモルファス層を形成する工程と、
前記アモルファス層に高誘電率の結晶種を注入する工程と、
前記アモルファス層に熱処理を行い、前記アモルファス層中に注入された前記結晶種を析出して高誘電率の結晶核を形成する第１熱処理工程と、
前記結晶核を有するアモルファス層に熱処理を行い、前記結晶核を成長させて高誘電率の結晶体を形成すると共に、前記アモルファス層をパイロセラミクス層に形成する第２熱処理工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項５】
シリコン基板の主表面中に高誘電率の結晶種を注入する工程と、
前記基板の主表面に結晶種を含んだアモルファス層を形成する工程と、
前記アモルファス層に熱処理を行い、前記アモルファス層中に注入された前記結晶種を析出して高誘電率の結晶核を形成する第１熱処理工程と、
前記結晶核を有するアモルファス層に熱処理を行い、前記結晶核を成長させて高誘電率の結晶体を形成すると共に、前記アモルファス層をパイロセラミクス層に形成する第２熱処理工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート絶縁膜等に適用されるものである。
【背景技術】
【０００２】
近年の半導体装置の微細化により、ゲート絶縁膜もますます薄くなっている。そのため、ゲート電極に電圧を印加しない場合であっても、キャリアがゲート絶縁膜を通過して電流がリークする、いわゆるオフリーク電流が増加することが問題となっている。そこで、ゲート絶縁膜の実効的な膜厚を増大してオフリーク電流を低減する一対策として、高誘電率結晶材料（いわゆるHigh-k 材料）をゲート絶縁膜に適用することが試みられている。
【０００３】
しかし、高誘電率結晶材料をゲート絶縁膜に適用すると、高誘電率結晶材料中の酸素がシリコン基板中に拡散するため、シリコン基板と高誘電体酸結晶材料との界面に薄いＳｉＯ２層が形成されてしまう。そのため、結果として全体の誘電率がこのＳｉＯ２層に支配され、ゲート絶縁膜全体の誘電率が改善されないだけでなく、シリコン基板との安定な界面が形成されないという問題がある(例えば、非特許文献１、２を参照)。
【０００４】
一方、シリコン基板とゲート絶縁膜との間に熱力学的に安定な界面を形成するために、ＳｉＯ２層をマトリックスとしたシリケイト（Silicate）系酸化膜をゲート絶縁膜に適用する研究が最近盛んになっている。特に、一番良く研究されているものとしては、例えば、(ZrO2)x(SiO2)1-x、(HfO2)x(SiO2)1-x、(Gd2O3)x(SiO2)1-x等であるが、その他の候補として、例えば、(La2O3)x(SiO2)1-x、(Y2O3)x(SiO2)1-x等も視野に入れ初めている。これらのシリケイト材料とシリコン基板との界面は、従来のSiO2-Siの界面と良く似ているため、高品質チャネル領域が得られる可能性がある。
【０００５】
上記シリケイト系酸化膜に関する研究と開発は、現在アモルファス構造を中心であるが、上記アモルファス構造は、分極率が低く、高い誘電率が得られない。そのため、上記シリケイト系酸化膜では、十分に高い誘電率が得られないという問題がある（例えば、非特許文献３、４を参照）。
【０００６】
上記のように、従来の半導体装置およびその製造方法では、高い誘電率を有し、かつシリコン基板との界面が安定なゲート絶縁膜が得られないという事情があった。
【非特許文献１】Z. Yu, J. Ramdani and J. A Curless et al, “Epitaxial oxide thin films on Si(001)”, J. Vac. Sci. Technol. B 18(4) (2000) 2139.
【非特許文献２】G. B Alers, D. J. Werder and Y. Chabal et al,  “Intermixing at the tantalum oxide/silicon interface in gate dielectric structures”, Appl. Phys. Lett., 73(1998)1517
【非特許文献３】J. A Gupta, D. Landheer and J. P. McCaffrey et al., “ Gadolinium silicate gate dielectric films with sub-1.5 nm equivalent oxide thickness”, Appl. Phys. Lett., 78(2001)1718
【非特許文献４】G. D Wilk and R. M. Wallace, “Electrical properties of hafnium silivate gate dielectrics deposited directly on silicon”, Appl. Phys. Lett., 74(1999)2854
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みて、高い誘電率を有し、かつシリコン基板との界面が安定なゲート絶縁膜を備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、シリコン基板の主表面上に設けられたアモルファスマトリックス層と前記アモルファスマトリックス層中に散在された高誘電率の結晶体とを備えたパイロセラミクスにより形成されたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを具備する半導体装置を提供できる。
【０００９】
この発明の一態様によれば、シリコン基板の主表面上にアモルファス層を形成する工程と、前記アモルファス層に高誘電率の結晶種を注入する工程と、前記アモルファス層に熱処理を行い、前記アモルファス層中に注入された前記結晶種を析出して高誘電率の結晶核を形成する第１熱処理工程と、前記結晶核を有するアモルファス層に熱処理を行い、前記結晶核を成長させて高誘電率の結晶体を形成すると共に、前記アモルファス層をパイロセラミクス層に形成する第２熱処理工程とを具備する半導体装置の製造方法を提供できる。
【００１０】
この発明の一態様によれば、シリコン基板の主表面中に高誘電率の結晶種を注入する工程と、前記基板の主表面に結晶種を含んだアモルファス層を形成する工程と、前記アモルファス層に熱処理を行い、前記アモルファス層中に注入された前記結晶種を析出して高誘電率の結晶核を形成する第１熱処理工程と、前記結晶核を有するアモルファス層に熱処理を行い、前記結晶核を成長させて高誘電率の結晶体を形成すると共に、前記アモルファス層をパイロセラミクス層に形成する第２熱処理工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１１】
この発明によれば、高い誘電率を有し、かつシリコン基板との界面が安定なゲート絶縁膜を備えた半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、図１および図２を用いて説明する。図１は、第１の実施形態に係る半導体装置を模式的に示す断面構造図である。図２は、図１中のゲート絶縁膜１３を拡大して示す断面構造図である。
【００１４】
図示するように、シリコン基板１１の主表面上に設けられた素子分離膜１２により分離された素子領域に、ゲート絶縁型電界効果トランジスタＴＲが設けられている。上記トランジスタＴＲは、基板１１上に設けられたゲート絶縁膜１３、ゲート絶縁膜１３上に設けられたゲート電極１４、ゲート電極１４上に設けられたシリサイド層１４Ｓ、基板１１中にゲート電極１４を挟むように設けられたソースＳ／ドレインＤ、ソースＳ／ドレインＤ上に設けられたシリサイド層１５、およびゲート電極１４側壁に設けられたスペーサ１６を備えている。上記トランジスタＴＲ上、素子分領膜１２上に絶縁層１７が設けられている。
【００１５】
ここで、上記ゲート絶縁膜１３は、パイロセラミクス（Pyroceramics）により形成されている。次に、図２を用いて、パイロセラミクスで形成されたゲート絶縁膜１３についてさらに詳しく説明する。
【００１６】
ゲート絶縁膜１３を形成しているパイロセラミクスは、基板１１上に設けられたアモルファスマトリックス層２２と、上記アモルファスマトリックス層２２中に散在された高誘電率の結晶体２１とを備えている。
【００１７】
上記結晶体２１は、例えば、Ba1-XSiXTiO3、Ta2O5、SrTiO3、BaTiO3、TiO2、Ga2O3、HfO2、およびZrO2等により形成されている。結晶体２１の大きさは、例えば、数ｎｍ〜数十ｎｍ程度であることが望ましい。
【００１８】
上記アモルファスマトリックス層２２は、主にＳｉＯ２により形成されている。そのため、アモルファスマトリックス層２２とシリコン基板１１との界面１９は、非常に安定である。これは、シリコン（Si）とＳｉＯ２との結合エネルギーは、他の物質に比べものにならないほど大きいからである。そのため、アモルファスマトリックス層２２を備えたゲート絶縁膜１３とシリコン基板１１との界面も安定となる。
【００１９】
上記のアモルファスマトリックス層２２および結晶体２１を備えたパイロセラミクスの誘電率は、例えば、４００〜８００程度である。しかし、組成・膜厚等によっては、これ以上の誘電率、例えば、３０００程度とすることも可能である。この誘電率は、従来のいわゆるHigh-k材料の誘電率が、例えば、２０〜４０程度であることを鑑みれば、High-k材料よりも２０倍以上に誘電率が上昇することとなる。
【００２０】
上記のように、この実施形態に係る半導体装置のゲート絶縁膜１３は、パイロセラミクスにより形成されており、パイロセラミクスは、基板１１上に設けられたアモルファスマトリックス層２２と、上記アモルファスマトリックス層２２中に散在された高誘電率の結晶体２１とを備えている。
【００２１】
上記アモルファスマトリックス層２２は、主にＳｉＯ２により形成されている。さらに、シリコン（Ｓｉ）とＳｉＯ２との結合エネルギーは、他の物質に比べものにならないほど大きい。そのため、シリコン基板１１とゲート絶縁膜１３との界面１９を非常に安定にすることができる。
【００２２】
一方で、パイロセラミクスはアモルファスマトリックス層２２中に散在された高誘電率の結晶体２１を備えている。上記結晶体２１は、その結晶構造に依存した方向性を有しているため、ゲート電極１４に印加される電圧に対して大きく分極することができる。そのため、ゲート絶縁膜１３全体の誘電率を上昇することができる。その結果、ゲート絶縁膜１３の実効的な膜厚を増大して、いわゆるオフリーク電流を防止でき、微細化に対して有利である。
【００２３】
上記ゲート絶縁膜１３の膜厚は従来の十倍程度の、例えば、数十ｎｍ〜数百ｎｍ程度とすることが可能である。
【００２４】
この実施形態に係るトランジスタＴＲのゲート絶縁膜１３の誘電率は、例えば、４００〜８００程度にできる。これは、従来のいわゆるHigh-k材料をゲート絶縁膜に適用した場合の誘電率が、例えば、２０〜４０程度であることを鑑みれば、High-k材料の２０倍以上に誘電率を上昇できる。
【００２５】
さらに、結晶体２１のいわゆる膨張係数は負の値にすることもでき、アモルファスマトリックス層２２のいわゆる膨張係数は正の値を有している。そのため、ゲート絶縁膜１３に温度変化があった場合でも、結晶体２１およびアモルファスマトリックス層２２との間で体積の膨張を打ち消し合うことができる。よって、急激な温度変化によるクラックの発生等を防止し、信頼性を向上することができる点で有利である。また、温度変化の影響はゲート絶縁膜１３の膜厚が薄いほど顕著であるため、微細化に対しても有利である。
【００２６】
次に、この実施形態に係る半導体装置の製造方法について、図１および図２で示した半導体装置を例に挙げ、図３乃至図９を用いて説明する。
【００２７】
図３は、この実施形態に係る半導体装置の製造方法のタイムチャート図である。図４乃至図８は、この実施形態に係る半導体装置の一工程を示す断面構造図である。図９は、この実施形態に係る半導体装置の温度−結晶核形成速度および温度−結晶核成長速度を示す図である。この説明においては、図３に示すタイミングチャート図に則して説明する。
【００２８】
まず、周知の工程を用いて、シリコン基板１１の主表面上に素子分離膜１２を形成し、素子領域を形成する。
【００２９】
続いて、図４に示すように、基板１１の主表面の素子領域上に周知の工程、例えば、熱酸化法等によって、基板１１を熱してシリコン酸化膜（ＳｉＯ２膜）２０を形成する。
【００３０】
続いて、図５に示すように、上記シリコン酸化膜２０中に、例えば、イオン注入法によりBa、Ti、Al等の高誘電率のイオン（結晶種）２３を注入する。
【００３１】
続いて、図６に示すように、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、例えば、組成がxSiO2+(100-x-y)BaTiO3+yAl2O3（ｘ＝20〜25、y＝10〜20）であるアモルファス層２４を形成する。
【００３２】
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６５０℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
【００３３】
続いて、図７に示すように、時刻ｔ３〜ｔ４の間、上記アモルファス層２４を、例えば、温度Ｔ２（例えば、６５０℃程度）において時間Δｔ２（例えば、１０分間程度）の間熱処理することによって、上記アモルファス層２４中に高密度に高誘電率の結晶核２７を析出させる。ここで、上記結晶核２７の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
【００３４】
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核２７が最も速く析出される温度Ｔ２であることが望ましい。即ち、図９中の実線３１に示すように、温度Ｔ２の時に結晶核２７が析出する速度Ｖ１となり最も速いため、短時間で高密度の結晶核２７が形成される。
【００３５】
続いて、時刻ｔ４の際に、上記結晶核２７を備えたアモルファス層２４を、昇温速度α２において温度Ｔ３（例えば、７００℃程度）まで上昇させる。ここで、速度α２は、上記結晶核２７の不均一な成長を防止するために、大きい（速い）方が望ましい。
【００３６】
続いて、図８に示すように、時刻ｔ５〜ｔ６の間、上記結晶核２７を備えたアモルファス層２４を、例えば、温度Ｔ３（例えば、７００℃程度）において時間Δｔ３（例えば、１０分間程度）の間熱処理することによって、上記結晶核２７を成長させ結晶体２１を形成する。同時に、上記結晶核２７を成長させて結晶体２１を形成することによって、アモルファス層２４中に上記イオン注入工程により注入された高誘電率のイオン（結晶種）２３を十分に析出させて、アモルファスマトリックス層２２を形成し、パイロセラミクス層１３を形成する。ここで、上記結晶体２１の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
【００３７】
さらに、上記工程（時刻ｔ５〜ｔ６）において、熱処理を行う温度は、結晶核２７が最も速く成長する温度Ｔ３であることが望ましい。即ち、図９中の実線３２に示すように、温度Ｔ３の時に結晶核２７が成長する速度Ｖ２が最も速くなり、短時間で結晶核２７が成長する。
【００３８】
ここで、図９中の実線３１、３２との囲まれた領域３５で熱処理をすることは望ましくない。領域３５では、結晶核２７の密度も低くなり、成長も十分にできないため、誘電率も低くなるからである。
【００３９】
続いて、時刻ｔ６の際に、上記結晶体２１を備えたパイロセラミクス層１３を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
【００４０】
以上の工程により、シリコン基板１１上に高誘電率の結晶体２１およびアモルファスマトリックス層２２を備え、誘電率が、例えば、４００〜８００程度であってゲート絶縁膜として働くパイロセラミクス（Pyroceramics）層１３を形成できる。
【００４１】
以後、周知の工程により、ゲート電極１４、ソースＳ／ドレインＤ、シリサイド層１４Ｓ、１５、スペーサ１６、および絶縁層１７を形成し、図１および図２に示す半導体装置を製造する。
【００４２】
上記のように、この実施形態に係る半導体装置の製造方法は、結晶種２３が注入されたアモルファス層２４を熱処理することにより、アモルファス層２４中に結晶核２７を形成する（図７）。続いて、上記アモルファス層２４をさらに熱処理することにより結晶核２７を成長させて高誘電率の結晶体２１を形成すると共に、アモルファスマトリックス層２２を形成し、パイロセラミクス層１３を形成する（図８）。
【００４３】
その結果、結晶核２７の形成温度領域（時刻ｔ３〜ｔ４）と結晶体２１の成長温度領域（時刻ｔ５〜ｔ６）という二段階に分けて熱処理工程を設計・実施することにより、ゲート絶縁膜として良好に働くパイロセラミクス層１３を形成することができることが分かった。
【００４４】
上記のような製造方法によれば、以下のような効果が得られる。
【００４５】
（１）非常に高い誘電率を有するゲート絶縁膜１３を得ることができるため、ゲート絶縁膜の実効的な膜厚を増大してオフリーク電流を防止でき、微細化に対して有利である。
【００４６】
高誘電率結晶材料（いわゆるHigh-k 材料）をシリコン基板上に直接形成するのに対して、シリコン基板１１上に高誘電率の結晶核２７を成長させてアモルファスマトリックス層２２中に散在された高誘電率の結晶体２１を形成する（図８）。
【００４７】
ここで、例えば、ＣＶＤ（Chemical Vapor Deposition）法等により、High-k 材料をシリコン基板上に形成した場合は、High-k 材料中の酸素がシリコン基板中に引っ張られてシリコン基板とHigh-k 材料と界面に薄い（例えば、７Å程度）ＳｉＯ２層が形成されてしまう。このＳｉＯ２層は非常に薄いため、結果として全体の誘電率が高くならない。
【００４８】
しかし、シリコン基板１１上にはアモルファスマトリックス層２２中に散在された高誘電率の結晶体２１が形成されているため、ゲート絶縁膜１３全体として高い誘電率を得ることができる。
【００４９】
（２）幅広い範囲で誘電率の制御が可能であるため、実際のデバイスに必要な誘電率を有するゲート絶縁膜１３を容易に提供できる。
【００５０】
図９に示すように、この実施形態に係る半導体装置のパイロセラミクスで形成されたゲート絶縁膜１３は、結晶核２７が形成される実線３１で示す温度領域および結晶核２７が成長する実線３２で示す温度領域の二つの温度領域を備えている。そのため、例えば、実線３１で示す温度領域では低い温度で熱処理をし、実線３２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、誘電率の比較的低いゲート絶縁膜１３が形成できる。
【００５１】
このように、上記熱処理工程（図７、図８）の際に、上記実線３１、３２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体２１・アモルファスマトリックス層２２を形成できる。そのため、誘電率のマージンを拡大でき、容易に目的の誘電率を有したゲート絶縁膜を形成できる点で有利である。
【００５２】
また、上記イオン注入工程（図５）の際に、結晶種２３の種類・組成・注入量等を選択することによって、ゲート絶縁膜として働くために必要な誘電率を制御することも可能である。
【００５３】
上記のように、組成等が同様であっても、イオン注入工程（図５）、熱処理工程（図７、図８）の際に最適なものを多様に選択することができるため、目的に応じて幅広い範囲（例えば、誘電率が数十〜数千程度）での誘電率の制御が可能である。
【００５４】
（３）シリコン基板１１との界面が安定で、ゲートリークを防止でき、ゲート絶縁膜１３の信頼性を向上できる。
【００５５】
熱処理工程（図８）の際に、注入されたイオン（結晶種）２３を十分に析出させることによって、主にＳｉＯ２により形成されたアモルファスマトリックス層２２を形成できる。ここで、シリコン基板１１とアモルファスマトリックス層２２との界面は非常に安定である。
【００５６】
そのため、基板１１とゲート絶縁膜１３との界面を非常に安定にすることができる。かつ、結晶体２１は上記のような基板１１との界面が緻密なアモルファスマトリックス層２２中に形成されているので、結晶体２１の粒界等によるゲートリークおよびクラック等を防止でき、信頼性を向上できる。
【００５７】
さらに、上記界面は、熱力学的に安定で理想的な界面であるため、信頼性の高いチャネル領域が得られる点で有利である。
【００５８】
（４）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、結晶体２１が高密度で緻密に形成されたパイロセラミクスのゲート材料を形成することができる。
【００５９】
ゲート絶縁膜１３として働くためには、結晶体２１がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きくとると結晶核２７が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核２７を大きく成長させて大きな結晶体２１を形成できる。
【００６０】
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図９）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体２１が高密度で緻密に形成されたパイロセラミクスのゲート材料を形成することができる。時間Δｔ２が小さすぎると結晶核２７の密度が低下して、結晶体２１を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核２７が大きく成長しすぎてストレスによるクラックが生じ、リーク電流が発生し易くなる可能性があるからである。
【００６１】
（５）結晶核２７の成長を均一にできる。
【００６２】
速度α２をできるだけ大きく（速く）することによって、アモルファス層２４の温度を結晶核２７が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核２７それぞれが成長する時刻を均一にできる。そのため、結晶核２７の成長を均一にでき、結晶体２１の粒径を均一にできる点で有利である。
【００６３】
（６）イオン注入法により、イオン（結晶種）２３の注入量（ドープ量）とドープの深さを精密に制御することができ、アモルファス層２４の必要な組成および膜厚の精度を向上できる。
【００６４】
イオン注入法を用いて必要な組成のイオンをシリコン酸化膜２０にドープする際に、例えば、ドーズ量や印加電圧等を選択することにより、アモルファス層２４の組成および膜厚を容易に制御できる。そのため、アモルファス層２４の必用な組成および膜厚を精密にコントロールすることができる。
【００６５】
尚、上記イオンの注入量は、この実施形態で示したのは単なる一例でしかなく、ドープするイオン（結晶種）２３によってそのドープ量も変わる。その他の注入するイオン２３としては、例えば、Ｚｒ、Ｈｆ等であり、対応する酸化物が高誘電率を有しており、かつＳｉＯ２とアモルファス構造を作れるものであることが望ましい。ここで、ＳｉＯ２は非常に良いアモルファス形成剤で、広い組成範囲で他のドープ材料とアモルファス構造を形成できる。
【００６６】
［第２の実施形態（イオン注入法）］
次に、この発明の第２の実施形態に係る半導体装置の製造方法について、図１０および図１１を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
【００６７】
まず、図１０に示すように、シリコン基板１１中に直接、例えば、イオン注入法を用いて、高誘電率のBa、Ti、Al等のイオン（結晶種）２３をゲート絶縁膜１３となる所要の膜厚と同じ深さ４１まで注入する。
【００６８】
続いて、図１１に示すように、例えば、熱酸化法によって、酸素雰囲気中で１０００℃程度の温度で基板１１を熱して、上記高誘電率のイオン２３を有するシリコン酸化膜（ＳｉＯ２膜）２０を形成する。
【００６９】
以下、上記第１の実施形態と同様の工程を用いて、図１および図２に示す半導体装置を製造できる。
【００７０】
上記のような製造方法によれば、上記第１の実施形態と同様な効果を有する。さらに、必要に応じてイオン２３の注入工程とシリコン酸化膜２０を形成する工程との順序を入れ換えることが可能である。
【００７１】
［第３の実施形態（レーザー蒸着法）］
次に、この発明の第３の実施形態に係る半導体装置の製造方法について、図１２を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図１２は、この実施形態に係る半導体装置の一製造工程を模式的に示す図である。
【００７２】
まず、図１２に示すように、SiO2、BaTiO3、Al2O3等の酸化物粉末状を必要な組成比により均一に混ぜて、シンターリング（sintering）することによってペレット（pellet）状のセラミックスターゲット５１を作製する。
【００７３】
続いて、光源５４から照射されたレーザービーム５５を上記ターゲット５１に照射してターゲット５１を熱することによって、ターゲット５１中の酸化物粉末を羽毛状（plume）にして飛ばす。さらに、上記羽毛状に飛ばされた酸化物粉末をシリコン基板１１の主表面上に蒸着させ、アモルファス層２４を形成する。以下、上記第１の実施形態と同様の工程により、図１および図２に示す半導体装置を製造できる。
【００７４】
上記のような製造方法によれば、上記第１の実施形態と同様な効果を有する。さらに、シリコン基板１１の温度を、例えば、４００℃程度と低減することができるため、低温で
信頼性の良いアモルファス層２４を形成できる点で高性能デバイスを作成するのに非常に有利である。
【００７５】
一方、ターゲット５１から羽毛状に飛ばされた分子・原子等は、単に蒸発するだけでなく、非常に高エネルギー（例えば、温度に換算すれば１億℃程度）を有している。そのため、例え同じ組成であっても、シリコン基板１１に蒸着された物質は、より高い誘電率等のその他の方法では得られない物性を持つことができる。
【００７６】
さらに、この方法によれば、原子を一層ずつ積層することができ、制御性を向上できる点で有利である。
【００７７】
また、光源５４から照射されたレーザービーム５５の波長、強度等を選択できるため、アモルファス層２４の組成、構造と膜厚を精密に制御することができ、信頼性を向上できる点で有利である。
【００７８】
［第４の実施形態（ゾル・ゲル法）］
次に、この発明の第４の実施形態に係る半導体装置の製造方法について、図１３を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図１３は、この実施形態に係る半導体装置の一製造工程を模式的に示す図である。
【００７９】
まず、図１３に示すように、シリコン基板１１の主表面上の滴出口６１から所要の高誘電体の組成を有する有機溶液６３が垂らされ、高速回転（spin ）している基板１１上に塗布する。
【００８０】
続いて、例えば、上記有機溶液６３が塗布された基板１１を、例えば、６５０℃程度の温度で２０分程度熱処理して、基板１１上にアモルファス層２４を形成する。
【００８１】
以下、上記第１の実施形態と同様の工程により、図１および図２に示す半導体装置を製造できる。
【００８２】
上記のような製造方法によれば、上記第１の実施形態と同様な効果を有する。さらに、有機溶液６３を塗布するのみでよいため、例えば、レーザー等の設備が必要なく、製造コストを非常に低減できる点で有利である。さらに、上記熱処理工程において、温度を低減でき、高性能デバイスを作製するのに非常に有利である。加えて、組成と膜厚のコントロールが非常に精密できる点で有利である。
【００８３】
尚、アモルファス層２４の作製方法に関してはその他、ＭＢＥ(Molecular-Beam-Epitxy)法、ＣＶＤ(Chemical-Vapor-Deposition)法、ＰＶＤ（Physical-Vapor-Deposition）法等の現存薄膜作製方法のほとんど全てが使用可能である。但し、先ずはアモルファス構造を作って、その後結晶核の形成温度領域と結晶の成長温度領域という二段階に分けて熱処理工程を設計し実施することは共通する。
【００８４】
また、上記第１乃至第４の実施形態においては、ＭＯＳＦＥＴ等のゲート絶縁型電界効果トランジスタを一例に挙げて説明した。しかし、上記ＭＯＳＦＥＴに限らず、例えば、いわゆるダブルゲート型電界効果トランジスタ（FINFET）、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、フラッシュメモリ等のゲート絶縁膜を有する素子を備えた半導体装置に適用可能であることは勿論である。
【００８５】
以上、第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８６】
【図１】この発明の第１の実施形態に係る半導体装置を示す断面構造図。
【図２】この発明の第１の実施形態に係る半導体装置のゲート絶縁膜を説明するための断面構造図。
【図３】この発明の第１の実施形態に係る半導体装置の製造方法を説明するためのタイミングチャート図。
【図４】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図５】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図６】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図７】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図８】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図９】この発明の第１の実施形態に係る半導体装置の製造方法を説明するためのもので、温度−結晶核形成速度および温度−結晶核成長速度を示す図。
【図１０】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１１】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１２】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１３】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【符号の説明】
【００８７】
１１…シリコン基板、１３…ゲート絶縁膜、１４…ゲート電極、２１…結晶体、２２…アモルファスマトリックス層、１９…シリコン基板とアモルファスマトリックス層との界面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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