(57)【要約】【課題】  電源インピーダンスの低減化を図りつつパッケージの小型化を実現したＬＧＡ構成の半導体集積回路装置を提供する。【解決手段】  ＬＧＡ（ランド・グリッド・アレイ）構成からなる半導体集積回路装置において、基板表面側に半導体集積回路チップを搭載し、信号用端子を構成するランドを上記基板裏面側にグリッド状に面配置し、電源電圧及び接地電位を供給するための電源用端子を構成する電極をそれぞれ上記基板側面側に設けるようにする。【選択図】  図１
2006261550.tif 000002
【特許請求の範囲】
【請求項１】
基板表面側に半導体チップが搭載され、
信号用端子を構成するランドが上記基板裏面側に面配置され、
電源用端子を構成する電極が上記基板側面に配置されてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記電源端子は、電源電圧用端子と接地電位用端子の２つからなり、
上記電源電圧用端子は、上記基板内部に形成された第１内層パターンが上記基板側面まで伸ばされて接続された第１側面電極で構成され、
上記接地電位用端子は、上記基板内部に形成された上記第１内層パターンと異なる層からなる第２内層パターンが基板側面まで伸ばされて接続された第２側面電極で構成されることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記基板は方形からなり、
上記第１及び第２側面電極は、上記基板高さ方向の４つの側面に少なくとも２個ずつ設けられ、
上記４つの第１側面電極は、上記第１内層パターンを介して相互に接続され、
上記４つの第２側面電極は、上記第２内層パターンを介して相互に接続され、
上記第１及び第２側面電極は、上記基板に設けられるスルーホール導電体と同じ工程で同時に形成される導電体を用いるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１側面電極及び第２側面電極は、上記基板端部の裏面側まで延び、上記信号端子を構成するランドの基本グリッドパターンに合わせた接触面を持つことを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記第１内層パターンは、上記スルーホールを介して基板裏面側に形成され、上記信号端子を構成するランドの基本グリッドパターンに合わせ第１ダミーランドに接続され、
上記第２内層パターンは、上記スルーホールを介して基板裏面側に形成され、上記信号端子を構成するランドの基本グリッドパターンに合わせ第２ダミーランドに接続されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
上記電源端子は、電源電圧用端子と接地電位用端子の２つからなり、
上記電源電圧用端子は、上記基板表面に形成された第１配線パターンが上記基板側面まで伸ばされて接続された第１側面電極で構成され、
上記接地電位用端子は、上記基板表面に形成された第２配線パターンが上記基板側面まで伸ばされて接続された第２側面電極で構成されることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記基板は方形からなり、
上記第１及び第２側面電極は、上記基板高さ方向の４つの側面にそれぞれ少なくとも２個ずつ設けられた複数個からなり、
上記第１配線パターンは、半導体チップを取り囲むように形成された第１配線と、上記第１配線の四隅から上記基板の四隅に延びる第２配線とからなり、上記第１配線にボンディングワイヤの一端が接続され、上記第２配線が上記側面電極に接続され、
上記第２配線パターンは、上記第１配線の４つの辺に沿って延びる第３配線と、上記第３配線の一端から上記第２配線に沿って上記基板四隅にそれぞれ延びる第４配線とからなり、上記第３配線にボンディングワイヤの一端が接続され、上記第４配線が側面電極に接続されてなり、
信号用ボンディング電極及びスルーホールは、上記第３配線の外側に配置されてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記第１配線パターンは、接地電位用配線を構成し、
上記第２配線パターンは、電源電圧用配線を構成することを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
上記第１側面電極及び第２側面電極は、上記基板端部の裏面側まで延び、上記信号端子を構成するランドの基本グリッドパターンに合わせた接触面を持つことを特徴とする半導体集積回路装置。
【請求項１０】
請求項７において、
上記第１又は第２配配線は、スルーホールを介して基板裏面側に形成され、上記信号端子を構成するランドの基本グリッドパターンに合わせ第１ダミーランドに接続され、
上記第３又は第４配配線は、スルーホールを介して基板裏面側に形成され、上記信号端子を構成するランドの基本グリッドパターンに合わせ２１ダミーランドに接続されてなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特にＬＧＡ（Land Grid Array)パッケージの小型化技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本願発明を成した後の公知例調査によって、基板側面に電極を持つものの例としては、特開平１０−２２９１４２号公報、特開２００１−１８５６４０公報が報告された。特開平１０−２２９１４２号公報では、実装後の半田付け状態の確認と、その修復あるいは電気的特性の改造に側面電極を利用するというものである。特開２００１−１８５６４０公報では、基板の四隅に電極を設けてプリント配線基板に半田付けしてハンダボールのリフローの際の半導体集積回路装置の基板と上記プリント基板の熱膨張計数の差による応力が四隅のハンダボールに集中するのを緩和させる。
【特許文献１】特開平１０−２２９１４２号公報
【特許文献２】特開２００１−１８５６４０公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１及び２は、いずれもハンダボールを用いたＢＧＡ（Ball Grid Array)構成半導体集積回路装置であり、しかも半導体集積回路装置の端子削減や電源インピーダンスの改善に向けられていない。ＬＧＡパッケージは、半導体パッケージの中で小型薄型で多ピンにすることができる。しかしながら、製品の高機能や高速化に対応して電源を強化する必要があり、上記多ピンのうち電源供給端子及び接地端子に多数ピンが割り当てられる。本願発明者においては、上記のような電源強化のために多数の電源供給端子及び接地端子が割り当てられてしまうことの結果、その分信号端子数が制限され、あるいは大きなサイズのパッケージが必要になるという問題を有することに気が付いた。
【０００４】
この発明の目的は、電源インピーダンスの低減化及びパッケージの小型化を実現したＬＧＡ構成の半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ＬＧＡ構成の半導体集積回路装置において、基板表面側に半導体チップを搭載し、信号用端子を構成するランドが上記基板裏面側にグリッド状に面配置し、電源電圧や接地電位を供給する電源用端子を構成する電極を上記基板側面に配置する。
【発明の効果】
【０００６】
側面電極からの電圧供給により電源強化が実現でき、その分裏面に設けられるランド数が大幅に少なくなってパッケージの小型化を実現することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る半導体集積回路装置の一実施例の概略断面図が示されている。この実施例は、ＬＧＡ構成の半導体集積回路装置に向けられている。この実施例においては、特に制限されないが、４層配線基板が用いられる。つまり、基板コア材の表面及び裏面の他に内部に２層の配線層を持つことより全体で４層配線構造とされる。この実施例では、上記基板の２つの内層配線を電源供給用に使用される。そして、これらの内層配線には、基板側面に設けられた側面電極から電源電圧ＶＤＤと接地電位ＧＮＤとがそれぞれ供給される。
【０００８】
これらの側面電極は、電源供給用として独立した端子として用いるものであり、前記特許文献１のように実装後の半田付け状態の確認と、その修復あるいは電気的特性の改造等に用いるような補助的なものとは本質的に異なる。つまり、特許文献１のような補助的に使用する場合には、半導体集積回路装置の外部端子の削減したり、電源インピーダンスを低下させたりするというような発想は存在しないからである。
【０００９】
例えば、同図左側の側面電極は、接地用外部端子として使用されて上層側の内部配線に接続される。この上層内部配線は、スルーホールを介して基板表面に設けられたワイヤ接続ランドに接続される。上記ワイヤ接続ランドは、ワイヤによって半導体チップＬＳＩの対応する接地用ボンディング電極と接続される。特に制限されないが、半導体集積回路装置のテスティング等のためのソケットからの電源供給を可能にするために、上記上層内部配線はスルーホールを介して基板裏面に設けられた外部端子としてのダミーランドに接続される。このダミーランドは、上記のように選別等のためのソケットからの接地を可能にするだけでよく、半導体集積回路装置としての電源インピーダンスを考慮する必要がないので１個で構成することもできる。
【００１０】
例えば、同図右側の側面電極は、電源電圧用外部端子として使用されて下層側の内部配線に接続される。この下層内部配線は、図示しないけれども、上記同様にスルーホールを介して基板表面に設けられたワイヤ接続ランドに接続される。上記ワイヤ接続ランドは、図示しないけれども上記同様にワイヤによって半導体チップＬＳＩの対応する電源電圧用ボンディング電極と接続される。特に制限されないが、半導体集積回路装置の選別等のためのソケットからの電源供給を可能にするために、図示しないけれども上記下層内部配線はスルーホールを介して基板裏面に設けられた外部端子としてのダミーランドに接続される。このダミーランドは、上記同様に上記のように選別等のためのソケットからの電源供給を可能にするでだけでよく、半導体集積回路装置としての電源インピーダンスを考慮する必要がないので１個で構成することもできるものである。
【００１１】
上記基板表面において、上記ワイヤ接続ランド部を除いてエポキシ系樹脂ソルダーレジストが選択的に形成される。上記ソルダーレジストの半導体チップ搭載部には、液状のエポキシ系樹脂かからなるダイペーストによって半導体チップＬＳＩが接着される。半導体チップＬＳＩのボンディング電極は、上記基板表面に設けられ接続ランドと金線からなるワイヤによって接続される。基板裏面において、上記外部電極としての電極ランドを除いて上記同様なソルダーレジストが設けられる。上記電極ランドは、グリッド状に配置される。そして、この表面部には、封止樹脂としてのレジンが設けられる。
【００１２】
この実施例では、半導体集積回路装置の電源インピーダンスを決定するのは、側面電極から半導体集積回路装置の電源バッドに至るまでの経路で決定される。図１では、代表として例示的に２つの側面電極しか示されてないが、後述するように方形からなる基板の４つの辺に対応した４つの側面にＧＮＤとＶＤＤに対応した２個ずつの側面電極が設けられ、上記上層内部配線によりＧＮＤが共通化されており、下層内部配線でＶＤＤが共通化されている。半導体集績回路チップに対応した複数のＧＮＤ用の複数のワイヤ接続ランドは、それぞれの付近に設けられたスルーホールを介して上層内部配線に共通に接続される。半導体集チップに対応した複数のＶＤＤ用の複数のワイヤ接続ランドは、それぞれの付近に設けられたスルーホールを介して下層内部配線に共通に接続される。
【００１３】
このように内部配線層は、直接的に大きな接続幅を持って側面電極に接続されており、かかる上層及び下層内部配線は、上記信号用のスルーホール部を除いてそれぞれの層においてほぼ全面的に形成された大きなプレートであるので、そのインピーダンスを極めて小さくすることができる。しかも、上記側面電極自体も大きく形成することができるからそこでの接続抵抗も小さくすることができる。この結果、半導体集績回路チップＬＳＩにおける各電源パッドに至る電源インピーダンスは、結局上記のような上層及び下層内部配線とワイヤ接続ランドとを接続する短い長さのスルーホールにより決定されることとなり、電源インピーダンスの低減を図ることができる。つまり、電源配線の低抵抗化、低インダクタンス化を図ることができる。
【００１４】
図２には、この発明に係る半導体集積回路装置がプリント基板に搭載された状態の一実施例の概略断面図が示されている。この実施例では、マザー基板としてプリント基板が用いられ、上記半導体集積回路装置の裏面に設けられたランドと、プリント基板の表面に設けられたランド（電極パッド）とがリフロー処理されたハンダにより接続される。このとき、次に説明するような実装方法により、側面電極に対応して上記プリント基板には上記信号用のランドよりも大きなサイズのランドが設けられ、そこに上記信号用のランドよりも大きなサイズのハンダが設けらており、上記リフロー処理によって側面電極の上部まで伸びて電気的接続を可能にする。この実施例では、側面電極は裏面まで延びており、上記リフロー処理によるハンダリフロー処理による上記のような接続を助けるように作用させるものである。
【００１５】
図３には、この発明に係る半導体集積回路装置の実装方法を説明するための一実施例の工程図が示されている。工程（ａ）に示すように、プリント基板に前記半導体集積回路装置のランドに対応したランド及びそれを取り囲むようにソルダーレジストが設けられる。特に、側面電極に対応したランドは、信号線用のランドに比べて大きなサイズにされている。工程（ｂ）に示すように、上記ランド表面にはハンダが選択的に形成される。上記側面電極に対応した大きなランドは、信号線用のランドに比べて大きなサイズのハンダが設けられる。工程（ｃ）に示すように、この発明に係る半導体集積回路装置（デバイス）が搭載される。つまり、デバイスのランドと上記プリント基板のランドとが上記ハンダを介して重ね合わされるように上記デバイスがプリント基板に搭載される。工程（ｄ）に示すように、リフローが行われて上記デバイスのランドと上記プリント基板のランドとがハンダにより接続される。このとき、側面電極においては、上記のように多い量のハンダが予め設けられているので、上記リフローによりハンダが側面電極上部まで延びて良好な電気的接続が行われる。
【００１６】
図４には、この発明に係る半導体集積回路装置の製造方法の一実施例を説明するための概略工程図が示されている。この実施例では、ＭＡＰ（Mold Array Process) つまり一括モールド技術によるものと、個別モールド技術によるものが例示的に示されている。いずれのモールド技術でも、第１工程では複数の半導体チップに対応した基板を形成する。第２工程では基板に半導体チップを搭載するダイボンディングを行う。第３工程ではワイヤボンディングを行う。そして、第４工程において、一括モールド技術では上記複数の半導体チップを一体的に前記レジン等により封止する。個別モールド技術では、個々の半導体チップを前記レジン等により封止する。第５工程において、一括モールド技術ではダイシングによって個々の半導体集積回路装置に分離する。個別モールド技術では、ルーター加工又はプレス切断によって、半導体集積回路装置の四隅の部分の切り離しを行う。
【００１７】
図５には、この発明に係る半導体集積回路装置の他の一実施例の概略断面図が示されている。この実施例は、前記ＭＡＰ（一括モールド技術）に向けた半導体集積回路装置の概略断面図が示されている。この実施例では、前記第１工程での基板の形成において、側面電極は、スルーホールと同じ工程で形成される。この結果、かかる側面電極部には大きな貫通穴が設けられている。この実施例では、この貫通穴を塞ぐように基板表面に形成される銅層等の配線層が前記第４工程でのレジンが上記側面電極部に充填されるのを防ぐシールとして残される。それ故、第１工程での上記側面電極の形成は、裏面側からのメッキ処理により形成されることになる。
【００１８】
同図において、右側に点線で示したように複数同時に封止される他の半導体集積回路装置が存在し、かかる隣接する半導体集積回路装置の側面電極が同じ貫通穴で形成される。その上部を上記のような基板表面の配線層をシールとして残すことにより、上記レジンが側面電極部に充填してしまうことを防止する。
【００１９】
図６には、この発明に係る半導体集積回路装置の更に他の一実施例の概略断面図が示されている。この実施例は、前記図５の実施例の変形例であり、シール材として図５に示した基板表面に形成される銅層等の配線層に替えて、テープ等のシールによって塞がれる。つまり、上記第２工程や第３工程において、つまりは第４工程の前までに上記貫通穴の上部を塞ぐシールが設けられる。これによって、簡単に上記第４工程において、レジンが側面電極部に充填してしまうことを防止する。そして、第５工程でのダイシングによって上記テープがレジンとともに切断されて同図のようにシールとして残される。
【００２０】
図７には、この発明に係る半導体集積回路装置に用いられる基板の一実施例の概略構成図が示されている。同図は、ＭＡＰ（一括モールド技術）に向けた基板が示されている。同図には、３×９個のような半導体集積回路装置を形成する場合が示されている。そして、右側には１つの半導体集積回路装置に対応した上層内部配線に対応した概略パターン図が示されている。ただし、上層内部配線は、前記のような信号線を形成するためのスルーホール部との接続を避けるための開口パターンが省略されている。
【００２１】
四角形からなる基板の４辺には、それぞれ２個の貫通穴が設けられており、それぞれの辺にＶＤＤとＧＮＤ用の２つの貫通穴が設けられ、その表面はメッキ処理が行われて側面電極として用いられる。例示的に示されたＧＮＤ用の側面電極は、上層内部配線に直結されており、４つの辺に設けられた４つの側面電極が共通に接続される。同図では省略されているが、下層内部配線は４つのＶＤＤ用の側面電極に接続される。同図には、上記貫通穴は、隣接する半導体集積回路装置の側面電極が一体的に形成されるものであり、前記第５工程のダイシングによりそれぞれ切断されることにより、個々の半導体集積回路装置の側面電極として分離される。
【００２２】
図８には、この発明に係る半導体集積回路装置の他の一実施例の上面図が示されている。この実施例は、封止前の半導体集積回路装置の上面図が示されている。ただし、ボンディングワイヤは、１つの辺に対応したものが例示的に示されている。この実施例では、前記図１、図５及び図６のような４層配線基板に替えて、基板表面及び裏面に設けられた２つの配線層を用いる２層配線基板が用いられる。基板中央部には半導体チップＬＳＩが搭載される。信号線の引き回し等のような他の理由によって、内部配線が必要ならば４層配線基板を用いることも可能である。
【００２３】
上記半導体チップＬＳＩを取り囲むように最も内側にＧＮＤバーが設けられる。このＧＮＤバーの四隅から基板の四隅に向かって延びる配線が形成されてＧＮＤ側面電極と接続される。上記ＧＮＤバーの外側に隣接して４つのＶＤＤバーが設けられる。このＶＤＤバーは一端側が基板の四隅に向かって延びる配線が形成されてＶＤＤ側面電極と接続される。つまり、このＶＤＤバーの一端側は、上記ＧＮＤバーの四隅から基板の四隅に向かって延びる配線と一対をなすように選ばれる。したがって、側面電極は、上記基板の四隅部で上記ＧＮＤバー又はＶＤＤバーに延びる配線と接続され、基板の四隅部から中間部に向かって延びるように形成される。このように上記ＧＮＤバー及びＶＤＤバーと側面電極とを接続する配線を基板の対角線上に沿って配置することにより、信号線用のスルーホール＋パッドの配置の障害になることはない。
【００２４】
ボンディングワイヤは、ＧＮＤに対応したものが上記ＧＮＤバーに接続され、ＶＤＤに対応したものがその外側に設けられたＶＤＤバーに接続される。この結果、電源用のボンディングワイヤの長さが短くされて、電源インピーダンスを小さくする上で有益である。そして、信号に対応したボンディングワイヤの基板側は、ボンディングポスト部として代表として例示的に示されているように上記ＶＤＤの更に外側に配置されたワイヤ接続ランドに接続される。同図で省略されているワイヤ接続ランドは、上記基板の４つの辺に沿ってそれぞれ２列に設けられる。この外側には上記基板の辺に沿って２列にスルーホール＋パッドが設けられる。その内側にも上記基板の辺に沿って２列にスルーホール＋パッドが設けられる。
【００２５】
上記例示的に示されているワイヤ接続ランドは、同様に代表として例示的に示されている配線によって同様に代表として例示的に示されている配線によって外側２列のスルーホール＋パッドにそれぞれ接続される。同様な配線によって、上記内側にも設けられたスルーホール＋パッドにも同様な配線によって接続される。上記のように信号線用のボンディングワイヤは、半導体チップと上記ワイヤ接続ランドと直線的に接続される。上記のようにＶＤＤバーやＧＮＤバーにおいては、上記信号用のワイヤの向きに沿った箇所にワイヤを接続することができる。この構成は、隣接ワイヤ同士の接触を防止する上で有益なものとなる。
【００２６】
図９には、この発明に係る半導体集積回路装置の他の一実施例の裏面図が示されている。この実施例は、図８の実施例の半導体集積回路装置の裏面図であり、大きな丸で示されたのが裏面電極、つまりは外部端子としてのランドであり、太い線で示された裏面配線によって小さな二重丸で示されたスルーホール＋パッドと接続される。このスルーホール＋パッドは、スルーホールによって表面側に接続され、前記のような配線及びワイヤ接続ランドと電気的に接続される。この実施例では、基板の各辺に沿って４列にランドがグリッド状に配置される。
【００２７】
例えば、３１２個程度のパッドを持つ半導体チップでは、電源インピーダンス等の低減化のために６４個もの電源パッドが設けられ、信号用は２４８個から構成される。この実施例では、上記６４個の電源パッドは、ＧＮＤバー及びＶＤＤバーを介して合計８個の側面電極に集約される。この結果、裏面に設けられるランドは、信号用の２４８程度でよい。この結果、使用する基板の大幅な小型化を図ることができる。つまり、半導体集積回路装置に設けられる電源端子が全端子に占める割合に対応して基板裏面に形成される実質的な端子数を１／５〜１／３も減らすことができる。そして、図８の実施例では、使用する基板も２層基板でよいので図１の実施例のような４層基板を用いる場合に比べても大幅なコスト低減を図ることができる。さらに、側面電極からは基板表面に設けられた配線層を用いてボンディングワイヤ部まで導くことができるから、図１の実施例に比べても大幅な低抵抗化及び低インダクタンス化を図ることができる。
【００２８】
図１０には、この発明に係る半導体集積回路装置のテスティング方法の一実施例を説明するための概略構成図が示されている。この実施例では、既存ＬＧＡソケットを用いてデバイスの電気的接続の方法が示されている。既存ＬＧＡソケットは、デバイスの裏面にグリッド状に設けられたランドに対応したコンタクトピンを有している。そこで、上記側面電極を基板端部において裏面側まで伸ばし、言い換えるならば、側面電極に沿って基板裏面には裏面配線が形成される。このとき、グリッド状のコンタクトピン、つまりは既存のＬＧＡのランドの位置に対応して上記裏面電極の一部が存在するように設けられる。これにより、ソケットの最も外側のコンタクトピンは上記側面電極に接続された裏面配線のいずれか１箇所と接触させることができる。つまり、テスティングにおいては、側面電極用のコンタクトピンを持つような専用ソケットを別途に開発することなく、既存ＬＧＡソケットを流用することにより、テスティング（エージング又はバーンインを含む）を低コストで実施することができる。
【００２９】
図１１には、この発明に係る半導体集積回路装置のテスティング方法の他の一実施例を説明するための概略構成図が示されている。この実施例では、前記図１のデバイスのようにダミーランドが設けられる。このダミーランドは、図１の実施例では内層配線とスルーホール、図８の実施例ではＧＮＤバーあるいはその接続配線から、ＶＤＤバーあるいはその接続配線からスルーホールを介してダミーランドに接続される。同図では、このような配線手段をデバイス内部の点線で表している。このダミーランドは、図９の裏面パターンのように信号線用のランドとともにグリッド状に配置される。これにより、ダミーランドを電源供給用として用いることにより、それに対応したコンタクトピンから電源供給が可能になる。テスティングにおいては、側面電極用のコンタクトピンを持つような専用ソケットを開発することなく、既存ＬＧＡソケットを流用することによりテスティング（エージング又はバーンインを含む）を低コストで実施することができる。
【００３０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体集積回路装置の電源電圧ＶＤＤとして、３．３Ｖと１．５Ｖ又は１．２Ｖのような２種類の電源電圧を供給する場合、例えば図８の実施例では４つの辺の中央部に側面電極を設け、更に外側に電源バーを追加し、追加された最も外側の電源バーは、直線的に上記中央部の側面電極に延びるような配線を１本又はスルホール＋パッドを避させるようにして形成すればよい。また、上記のような２種類の電源電圧を供給する場合、図１の実施例では、下層内部配線を２つに分けて構成し、スルーホールを介して基板表面のワイヤ接続ランドに接続させればよい。また、ワイヤボンディングのため、あるいはハンダフローによるハンダ付けを良好にするためにランドの表面に設けられるメッキ処理等は種々の実施形態を採ることができる。この発明は、ＬＧＡ構成の半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００３１】
【図１】この発明に係る半導体集積回路装置の一実施例を示す概略断面図である。
【図２】この発明に係る半導体集積回路装置がプリント基板に搭載された状態の一実施例を示す概略断面図である。
【図３】この発明に係る半導体集積回路装置の実装方法を説明するための一実施例を示す工程図である。
【図４】この発明に係る半導体集積回路装置の製造方法の一実施例を説明するための概略工程図である。
【図５】この発明に係る半導体集積回路装置の他の一実施例を示す概略断面図である。
【図６】この発明に係る半導体集積回路装置の更に他の一実施例を示す概略断面図である。
【図７】この発明に係る半導体集積回路装置に用いられる基板の一実施例を示す概略構成図である。
【図８】この発明に係る半導体集積回路装置の他の一実施例を示す上面図である。
【図９】この発明に係る半導体集積回路装置の他の一実施例を示す裏面図である。
【図１０】この発明に係る半導体集積回路装置のテスティング方法の一実施例を説明するための概略構成図である。
【図１１】この発明に係る半導体集積回路装置のテスティング方法の他の一実施例を説明するための概略構成図である。
【符号の説明】
【００３２】
ＬＳＩ…半導体チップ。
【図１】
2006261550.tif 000003
【図２】
2006261550.tif 000004
【図３】
2006261550.tif 000005
【図４】
2006261550.tif 000006
【図５】
2006261550.tif 000007
【図６】
2006261550.tif 000008
【図７】
2006261550.tif 000009
【図８】
2006261550.tif 000010
【図９】
2006261550.tif 000011
【図１０】
2006261550.tif 000012
【図１１】
2006261550.tif 000013