(57)【要約】【課題】  出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応できるレギュレータ回路を安価に提供する。【解決手段】  電源端子（ＶＤＤ）と出力端子（ＶＯＵＴ）との間に接続された出力トランジスタ（Ｑ１０）と、出力端子と接地端子との間の出力電圧を分圧して中間ノード（Ｎ１）から分圧電圧を生成する分圧回路（Ｒ１，Ｒ２）と、基準電圧と分圧電圧との差に応じた誤差信号を発生するエラーアンプ（Ｑ１〜Ｑ８、１１）と、誤差信号に応じて出力トランジスタを制御する制御トランジスタ（Ｑ９）とを備えるレギュレータ回路において、出力端子と分圧回路の中間ノード（Ｎ１）との間に第１の位相補正用コンデンサ（Ｃ１）を接続し、出力端子とエラーアンプの所定のノード（Ｎ２）との間に第２の位相補正用コンデンサ（Ｃ２）を接続する。【選択図】      図４
2006099500.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と出力端子と接地端子とを持つレギュレータ回路であって、前記電源端子と前記出力端子との間に接続された出力トランジスタと、該出力端子と前記接地端子との間の出力電圧を分圧して中間ノードから分圧電圧を生成する分圧回路と、基準電圧と前記分圧電圧との差に応じた誤差信号を発生するエラーアンプと、前記誤差信号に応じて前記出力トランジスタを制御する制御トランジスタとを備え、前記出力トランジスタを制御することにより前記出力電圧を安定化させる、前記レギュレータ回路において、
前記出力端子と前記分圧回路の前記中間ノードとの間に接続された第１の位相補正用コンデンサと、
前記出力端子と前記エラーアンプの所定のノードとの間に接続された第２の位相補正用コンデンサと
を有することを特徴とするレギュレータ回路。
【請求項２】
請求項１に記載のレギュレータ回路において、
前記エラーアンプは、前記基準電圧が供給される制御端子を持つ第１のトランジスタと、前記分圧電圧が供給される制御端子を持つ第２のトランジスタと、前記第１のトランジスタおよび前記第２のトランジスタの一方の主要電極端子と前記接地端子との間に接続された定電流源と、前記第１のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第１のカレントミラー回路と、前記第２のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第２のカレントミラー回路と、前記第１のカレントミラー回路および前記第２のカレントミラー回路と前記接地端子との間に接続された第３のカレントミラー回路とから構成され、
前記第１のカレントミラー回路と前記第３のカレントミラー回路との接続点が前記誤差信号を出力する出力ノードであり、前記第３のカレントミラー回路は、前記出力ノードに一方の主要電極端子が接続されたトランジスタを含み、当該トランジスタの制御端子が前記所定のノードであることを特徴とするレギュレータ回路。
【請求項３】
請求項２に記載のレギュレータ回路において、
前記エラーアンプを構成するトランジスタがバイポーラトランジスタで構成されており、前記第３のカレントミラー回路は、前記第２のカレントミラー回路と前記接地端子との間に接続された別のトランジスタを含み、当該別のトランジスタの制御端子と前記所定のノードとの間には同じ抵抗値を持つ２つの抵抗器が直列に接続され、該２つの抵抗器の接続点と前記別のトランジスタの一方の主要電極端子とが直接接続されていることを特徴とするレギュレータ回路。
【請求項４】
請求項３に記載のレギュレータ回路において、
前記第２の位相補正用コンデンサは、０．５ｐＦ〜２０ｐＦの範囲の容量値を持ち、前記２つの抵抗器の各々は、２００Ω〜６０ｋΩの範囲の抵抗値を持つことを特徴とするレギュレータ回路。
【請求項５】
請求項４に記載のレギュレータ回路において、
前記２つの抵抗器の抵抗値と前記第２の位相補正用コンデンサの容量値とで規定される時定数が、進み位相補償を施したい周波数によって決められることを特徴とするレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ回路に関し、特に、大電流出力を必要とするシリーズレギュレータＩＣに関する。
【背景技術】
【０００２】
レギュレータ回路は、外部から供給される電源電圧を安定化し、安定化された出力電圧を出力端子へ供給する回路である。レギュレータ回路の出力端子には、出力コンデンサ（出力容量）が接続された上で、負荷が接続される。これにより、負荷には、レギュレータ回路で安定化され、かつ出力コンデンサで平滑化された出力電圧が供給される。
【０００３】
レギュレータ回路の出力側に接続される出力コンデンサＣＯとしては、電解コンデンサやタンタルコンデンサが一般的であるが、小型化の要請などに応えるため、より小容量のセラミックコンデンサも用いられるようになってきている。
【０００４】
ところで、コンデンサは、その種類によって異なるＥＳＲ値（Equivalent Series Resistance：等価直列抵抗）を持つことが知られている。例えば、電解コンデンサは、周波数や温度により変化するが、おおよそ０．１〜１００［Ω］のＥＳＲ値を有し、タンタルコンデンサは、０．０１〜１［Ω］のＥＳＲ値を有する。また、セラミックコンデンサは、０．００１〜０．１［Ω］のＥＳＲ値を有している。そして、レギュレータ回路の出力端子に接続される出力コンデンサのＥＳＲ値が、レギュレータ回路の位相補償レンジとの関係において適切でない場合、発振が生じることがある。
【０００５】
従来のレギュレータ回路は、例えば、図１に示されるように構成されている。
【０００６】
図示のレギュレータ回路は、電源端子ＶＤＤと、接地端子ＧＮＤと、出力端子ＶＯＵＴとを有する３端子レギュレータ回路（シリーズレギュレータＩＣ）である。図示のレギュレータ回路は、出力電流が例えば１５０ｍＡ以上の大電流出力用であるので、それを構成するトランジスタはバイポーラトランジスタである。周知のように、バイポーラトランジスタは、制御端子としてベースを持ち、一対の主要電極端子としてコレクタおよびエミッタを持つ。
【０００７】
このレギュレータ回路は、定電流源１１と、第１乃至第１０のトランジスタＱ１〜Ｑ１０と、第１及び第２の抵抗器Ｒ１、Ｒ２と、位相補正用コンデンサＣ１とを有している。
【０００８】
定電流源１１と第１乃至第８のトランジスタＱ１〜Ｑ８とは、第１及び第２の抵抗器Ｒ１、Ｒ２で分圧された分圧電圧と、図示しない参照電圧生成回路で生成された参照電圧との差に応じた誤差信号を発生するエラーアンプを構成する。
【０００９】
第９のトランジスタＱ９は、エラーアンプが出力する誤差信号を増幅して第１０のトランジスタＱ１０のベースに供給する制御トランジスタとして働く。
【００１０】
第１０のトランジスタＱ１０は、電源端子ＶＤＤと出力端子ＶＯＵＴとの間に接続される出力トランジスタ（パワートランジスタ）であって、電源端子ＶＤＤに与えられる入力電圧をレギュレートして出力電圧を出力端子ＶＯＵＴへ供給する。
【００１１】
第１及び第２の抵抗器Ｒ１及びＲ２は、互いに直列接続され、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に接続される。これら抵抗器Ｒ１及びＲ２は、前述の通り、出力電圧を分圧して分圧電圧を生成する分圧回路として働く。
【００１２】
位相補正用コンデンサＣ１は、出力端子ＶＯＵＴと上記分圧回路の分圧電圧を生成する中間ノードＮ１との間に接続されている。
【００１３】
第１及び第２の抵抗器Ｒ１及びＲ２と位相補正用コンデンサＣ１との組み合わせは、進相補償回路として動作する（例えば、非特許文献１参照）。また、上述したレギュレータ回路は、例えば非特許文献２に記載されている。
【００１４】
次に、エラーアンプの構成について説明する。第１のトランジスタＱ１は、ｎｐｎ形バイポーラトランジスタから成り、そのベースには基準電圧が供給される。第２のトランジスタＱ２も、ｎｐｎ形バイポーラトランジスタから成り、そのベースには分圧電圧が供給される。第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタ同士は接続され、定電流源１１を介して接地される。
【００１５】
第１のトランジスタＱ１のコレクタと電源端子ＶＤＤとの間には、第３および第４のトランジスタＱ３、Ｑ４から構成される第１のカレントミラー回路が接続されている。第３および第４のトランジスタＱ３、Ｑ４は、ｐｎｐ形バイポーラトランジスタから成る。第３および第４のトランジスタＱ３、Ｑ４のエミッタは電源端子ＶＤＤに接続されている。第３のトランジスタＱ３のベースは第４のトランジスタＱ４のベースに接続されている。第４のトランジスタＱ４のベースは、第４のトランジスタＱ４のコレクタに接続されている。第４のトランジスタＱ４のコレクタは第１のトランジスタＱ１のコレクタに接続されている。
【００１６】
第２のトランジスタＱ２のコレクタと電源端子ＶＤＤとの間には、第５および第６のトランジスタＱ５、Ｑ６から構成される第２のカレントミラー回路が接続されている。第５および第６のトランジスタＱ５、Ｑ６は、ｐｎｐ形バイポーラトランジスタから成る。第５および第６のトランジスタＱ５、Ｑ６のエミッタは電源端子ＶＤＤに接続されている。第５のトランジスタＱ５のベースは第６のトランジスタＱ６のベースに接続されている。第６のトランジスタＱ６のベースは、第６のトランジスタＱ６のコレクタに接続されている。第６のトランジスタＱ６のコレクタは第２のトランジスタＱ２のコレクタに接続されている。
【００１７】
第１のカレントミラー回路および第２のカレントミラー回路と接地端子との間には、第７および第８のトランジスタＱ７、Ｑ８から構成される第３のカレントミラー回路が接続されている。第７および第８のトランジスタＱ７、Ｑ８は、ｎｐｎ形バイポーラトランジスタから成る。第７および第８のトランジスタＱ７、Ｑ８のエミッタは接地端子に接続されている。第７のトランジスタＱ７のベースは第８のトランジスタＱ８のベースに接続されている。第７のトランジスタＱ７のコレクタは第３のトランジスタＱ３のコレクタに接続されている。第８のトランジスタＱ８のベースは第８のトランジスタＱ８のコレクタに接続されている。第８のトランジスタＱ８のコレクタは第５のトランジスタＱ５のコレクタに接続されている。
【００１８】
第１のカレントミラー回路と第３のカレントミラー回路との接続点（換言すれば、第３のトランジスタＱ３および第７のトランジスタＱ７のコレクタ）が、上記誤差信号を出力する出力ノードである。
【００１９】
制御トランジスタとして動作する第９のトランジスタＱ９は、ｎｐｎ形バイポーラトランジスタから成り、そのベースが上記出力ノードに接続され、エミッタが接地端子に接続されている。
【００２０】
出力トランジスタとして動作する第１０のトランジスタＱ１０は、ｐｎｐ形バイポーラトランジスタから成り、そのベースが第９のトランジスタＱ９のコレクタに接続され、エミッタが電源端子ＶＤＤに接続され、コレクタが出力端子ＶＯＵＴに接続されている。
【００２１】
図１のレギュレータ回路において、電源端子ＶＤＤに電源電圧（例えば、３〜７［Ｖ］）が与えられると、第１及び第２のトランジスタＱ１，Ｑ２には、これらのベースに与えられる電圧差に応じた電流が流れる。第１のトランジスタＱ１のベースに供給される参照電圧は、例えば、０．６〜１．２［Ｖ］である。
【００２２】
第１及び第２のカレントミラー回路は、第１及び第２のトランジスタＱ１，Ｑ２に流れる電流と同じ大きさの電流を第７及び第８のトランジスタＱ７，Ｑ８にそれぞれ流す。第７及び第８のトランジスタＱ７，Ｑ８に供給される電流の差が、第９のトランジスタＱ９のベースに電圧（誤差信号）を与え、それによって第９のトランジスタＱ９に流れる電流が変化する。その結果、第１０のトランジスタＱ１０のベース電流が変化し、出力端子ＶＯＵＴに供給される出力電圧（例えば、０．８〜５［Ｖ］）がレギュレート（安定化）される。
【００２３】
位相補正用コンデンサＣ１は、例えば、２０ｐＦの容量値を持ち、このレギュレータ回路の位相補償レンジを拡大（位相進み補償）する。
【００２４】
一般に、レギュレータ回路が発振しないためには、ゲインが０ｄＢになる周波数での位相余裕（マージン）が例えば４５°以上に保たれている必要がある。
【００２５】
図２に、図１のレギュレータ回路から位相補正用コンデンサＣ１を削除したレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図２から、位相補正用コンデンサＣ１がないレギュレータ回路では、ゲインが０ｄＢになる周波数での位相余裕（マージン）がないことが分かる。そのため、位相補正用コンデンサＣ１がないレギュレータ回路は発振する。
【００２６】
図３に、図１のレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図３から、位相補正用コンデンサＣ１があるレギュレータ回路でも、ゲインが０ｄＢになる周波数での位相余裕（マージン）がないことが分かる。そのため、位相補正用コンデンサＣ１があるレギュレータ回路でも発振する。
【００２７】
このように、出力コンデンサＣＯのＥＳＲが低い場合には、たとえ位相補正用コンデンサＣ１を設けたとしても、レギュレータ回路が発振することが分かる。
【００２８】
【非特許文献１】トランジスタ技術  ９８．０８号  ｐ４０９
【非特許文献２】「実用アナログ電子回路設計法」、渡辺一雄著、総合電子出版社発行、１９９６．６．２２、第１版４章  低電圧設計法と設計留意点  ｐ１１０
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上述したように、従来のレギュレータ回路は、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応することが困難であるという問題点を有している。
【００３０】
そこで、本発明は、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応できるレギュレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明によれば、電源端子（ＶＤＤ）と出力端子（ＶＯＵＴ）と接地端子とを持つレギュレータ回路であって、前記電源端子と前記出力端子との間に接続された出力トランジスタ（Ｑ１０）と、該出力端子と前記接地端子との間の出力電圧を分圧して中間ノード（Ｎ１）から分圧電圧を生成する分圧回路（Ｒ１，Ｒ２）と、基準電圧と前記分圧電圧との差に応じた誤差信号を発生するエラーアンプ（Ｑ１〜Ｑ８、１１）と、前記誤差信号に応じて前記出力トランジスタを制御する制御トランジスタ（Ｑ９）とを備え、前記出力トランジスタを制御することにより前記出力電圧を安定化させる、前記レギュレータ回路において、前記出力端子と前記分圧回路の前記中間ノードとの間に接続された第１の位相補正用コンデンサ（Ｃ１）と、前記出力端子と前記エラーアンプの所定のノード（Ｎ２）との間に接続された第２の位相補正用コンデンサ（Ｃ２）とを有することを特徴とするレギュレータ回路が得られる。
【００３２】
上記レギュレータ回路において、前記エラーアンプは、前記基準電圧が供給される制御端子を持つ第１のトランジスタ（Ｑ１）と、前記分圧電圧が供給される制御端子を持つ第２のトランジスタ（Ｑ２）と、前記第１のトランジスタおよび前記第２のトランジスタの一方の主要電極端子と前記接地端子との間に接続された定電流源（１１）と、前記第１のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第１のカレントミラー回路（Ｑ３，Ｑ４）と、前記第２のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第２のカレントミラー回路（Ｑ５，Ｑ６）と、前記第１のカレントミラー回路および前記第２のカレントミラー回路と前記接地端子との間に接続された第３のカレントミラー回路（Ｑ７，Ｑ８）とから構成される。前記第１のカレントミラー回路と前記第３のカレントミラー回路との接続点が前記誤差信号を出力する出力ノード（Ｎ３）である。前記第３のカレントミラー回路は、前記出力ノードに一方の主要電極端子が接続されたトランジスタ（Ｑ７）を含み、当該トランジスタの制御端子が前記所定のノード（Ｎ２）である。
【００３３】
また、上記レギュレータ回路において、前記エラーアンプを構成するトランジスタは、バイポーラトランジスタで構成されて良い。その場合、前記第３のカレントミラー回路は、前記第２のカレントミラー回路と前記接地端子との間に接続された別のトランジスタ（Ｑ８）を含み、当該別のトランジスタの制御端子と前記所定のノードとの間には同じ抵抗値を持つ２つの抵抗器（Ｒ３，Ｒ４）が直列に接続され、該２つの抵抗器の接続点と前記別のトランジスタの一方の主要電極端子とが直接接続されていることが望ましい。
【００３４】
更に、上記レギュレータ回路において、前記第２の位相補正用コンデンサ（Ｃ２）は、０．５ｐＦ〜２０ｐＦの範囲の容量値を持ち、前記２つの抵抗器（Ｒ３，Ｒ４）の各々は、２００Ω〜６０ｋΩの範囲の抵抗値を持つことが好ましい。そして、前記２つの抵抗器の抵抗値と前記第２の位相補正用コンデンサの容量値とで規定される時定数は、進み位相補償を施したい周波数によって決められる。
【００３５】
なお、上記括弧内の符号は、本願発明の理解を容易にするために付したものであって、何ら本発明を限定するものではない。
【発明の効果】
【００３６】
レギュレータ回路の発振を防止するために、第１の位相補正用コンデンサばかりでなく第２の位相補正用コンデンサをも備えているので、低容量、低ＥＳＲに対応できるレギュレータ回路を提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３８】
図４に本発明の一実施の形態に係るレギュレータ回路（シリーズレギュレータＩＣ）の回路図を示す。このレギュレータ回路は、従来のレギュレータ回路とほぼ同じ構成を有しており、第２の位相補正用コンデンサＣ２を含む位相補正回路部４０を有している点で異なっている。
【００３９】
詳述すると、このレギュレータ回路は、定電流源１１と、第１乃至第１０のトランジスタＱ１〜Ｑ１０と、第１及び第２の抵抗器Ｒ１、Ｒ２と、第１の位相補正用コンデンサＣ１と、位相補正回路部４０とを有している。ここで、位相補正回路部４０は、第３及び第４の抵抗器Ｒ３及びＲ４（例えば、５［ｋΩ］及び５［ｋΩ］）と、第２の位相補正用コンデンサＣ２（例えば、３［ｐＦ］）とから構成されている。
【００４０】
換言すると、図示のレギュレータ回路は、電源端子ＶＤＤと出力端子ＶＯＵＴとの間に接続された出力トランジスタＱ１０と、この出力端子ＶＯＵＴと接地端子との間の出力電圧を分圧して中間ノードＮ１から分圧電圧を生成する分圧回路（Ｒ１，Ｒ２）と、基準電圧と分圧電圧との差に応じた誤差信号を発生するエラーアンプ（Ｑ１〜Ｑ８、１１）と、誤差信号に応じて出力トランジスタＱ１０を制御する制御トランジスタＱ９とを備える。レギュレータ回路は、出力トランジスタＱ１０を制御することにより出力電圧を安定化させるものである。そして、図示のレギュレータ回路は、出力端子ＶＯＵＴと分圧回路（Ｒ１，Ｒ２）の中間ノードＮ１との間に接続された第１の位相補正用コンデンサＣ１と、出力端子ＶＯＵＴとエラーアンプの所定のノードＮ２（後述する）との間に接続された第２の位相補正用コンデンサＣ２を含む位相補正回路部４０とを更に備えている。
【００４１】
図示のレギュレータ回路は、大電流出力を必要とするレギュレータ回路であるので、それを構成するトランジスタはすべてバイポーラトランジスタで構成されている。周知のように、バイポーラトランジスタは、制御端子としてベースを持ち、一対の主要電極端子としてコレクタ及びエミッタを持っている。
【００４２】
定電流源１１と第１乃至第８のトランジスタＱ１〜Ｑ８は、２つの入力信号（後述する分圧電圧及び参照電圧）の差に基づく誤差信号を生成するエラーアンプを構成する。
【００４３】
第１及び第２のトランジスタＱ１及びＱ２は、ともにｎｐｎ形バイポーラトランジスタから成る。これらトランジスタＱ１及びＱ２のエミッタは定電流源１１に共通に接続され、コレクタは後述する第１及び第２のカレントミラー回路に夫々接続されている。また、第１のトランジスタＱ１のベースには、図示しない参照電圧生成回路で生成された参照電圧が供給される。第２のトランジスタＱ２のベースには、分圧回路（Ｒ１，Ｒ２）の中間ノードＮ１から出力される分圧電圧が供給される。そして、第１及び第２のトランジスタＱ１及びＱ２は、これらのベースに供給される電圧の差に応じて、定電流源１１が生成した定電流を分割する。
【００４４】
第３及び第４のトランジスタＱ３及びＱ４は、ともにｐｎｐ形バイポーラトランジスタから成る。これらトランジスタＱ３及びＱ４のエミッタはともに電源端子ＶＤＤに接続され、ベースは互いに接続されるとともに第４のトランジスタＱ４のコレクタにも接続されている。また、第３のトランジスタＱ３のコレクタは、後述する第７のトランジスタＱ７のコレクタに接続されている。これらトランジスタＱ３及びＱ４は、第１のカレントミラー回路を構成し、第１のトランジスタＱ１に流れる電流と同一の電流を第７のトランジスタＱ７に供給する。
【００４５】
第５及び第６のトランジスタＱ５及びＱ６は、ともにｐｎｐ形バイポーラトランジスタから成る。これらトランジスタＱ５及びＱ６のエミッタはともに電源端子ＶＤＤに接続され、ベースは互いに接続されるとともに第６のトランジスタＱ６のコレクタにも接続されている。また、第５のトランジスタＱ５のコレクタは、後述する第８のトランジスタＱ８のコレクタに接続されている。これらトランジスタＱ５及びＱ６は、第２のカレントミラー回路を構成し、第２のトランジスタＱ２に流れる電流と同一の電流を第８のトランジスタＱ８に供給する。
【００４６】
第７及び第８のトランジスタＱ７及びＱ８は、ともにｎｐｎ形バイポーラトランジスタから成る。第７のトランジスタ（誤差信号生成用トランジスタ）Ｑ７のエミッタは接地端子に接続され、ベースは位相補正回路部４０の第３の抵抗器Ｒ３の一方の端子に接続されている。第８のトランジスタＱ８のエミッタは接地端子に接続され、ベースは位相補正回路部４０の第４の抵抗器Ｒ４の一方の端子に接続されている。第８のトランジスタＱ８のコレクタは、第３及び第４の抵抗器Ｒ３，Ｒ４の接続点に接続されている。また、第７及び第８のトランジスタＱ７及びＱ８は、第３のカレントミラー回路を構成し、第７のトランジスタＱ７のコレクタである出力ノードＮ３に、第７のトランジスタＱ７と第８のトランジスタＱ８とに夫々供給される電流の差に応じた電圧（誤差信号）を発生させる。
【００４７】
第９のトランジスタＱ９は、ｎｐｎ形バイポーラトランジスタから成る。第９のトランジスタＱ９のエミッタは接地端子に、コレクタは第１０のトランジスタＱ１０のベースに、ベースは第７のトランジスタＱ７のコレクタ（第３のトランジスタＱ３のコレクタ）Ｎ３に、夫々接続されている。第９のトランジスタＱ９は、誤差信号に応じて第１０のトランジスタＱ１０のベースに流れる電流を制御する制御トランジスタとして動作する。
【００４８】
第１０のトランジスタＱ１０は、ｐｎｐ形バイポーラトランジスタから成る。第１０のトランジスタＱ１０のエミッタは電源端子ＶＤＤに接続され、コレクタは出力端子ＶＯＵＴに接続されている。第１０のトランジスタＱ１０は、そのベース電流に応じて、電源端子ＶＤＤに与えられる電源電圧をレギュレートし、出力電圧として出力端子ＶＯＵＴへ供給する。
【００４９】
第１及び第２の抵抗器Ｒ１及びＲ２は、互いに直列接続され、出力端子ＶＯＵＴと接地端子との間に接続される。また、これら抵抗器Ｒ１及びＲ２の接続点（中間ノード）Ｎ１が、前述の通り第２のトランジスタＱ２のベースに接続される。第１及び第２の抵抗器Ｒ１及びＲ２は、出力端子ＶＯＵＴに供給される出力電圧を分圧し、分圧電圧を第２のトランジスタＱ１のベースに供給する分圧回路として働く。
【００５０】
第１の位相補正用コンデンサＣ１は、出力端子ＶＯＵＴと分圧回路の中間ノードＮ１との間に接続されている。
【００５１】
位相補正回路部４０の第２の位相補正用コンデンサＣ２の一方の端子は、出力端子ＶＯＵＴに接続され、他方の端子は、第７のトランジスタＱ７のベースに夫々接続されている。すなわち、第７のトランジスタＱ７のベースがエラーアンプの所定のノードＮ２である。第２の位相補正用コンデンサＣ２は、出力電圧に応じて第７のトランジスタＱ７のベース電位を変化させ、エラーアンプから出力される誤差信号を補正する。
【００５２】
以上の構成により、図４のレギュレータ回路は、従来と同様に、電源端子ＶＤＤに与えられた電源電圧をレギュレートし、レギュレートされた電源電圧を出力電圧として、出力端子ＶＯＵＴに供給する。
【００５３】
本実施の形態に係るレギュレータ回路は、第１の位相補正用コンデンサＣ１ばかりでなく、第２の位相補正用コンデンサＣ２を含む位相補正回路部４０をも備えているので、従来のレギュレータ回路よりもより一層進み位相補償を行うことができる。
【００５４】
図５に、図４のレギュレータ回路から第３及び第４の抵抗器Ｒ３，Ｒ４を削除したレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図５から、第３及び第４の抵抗器Ｒ３，Ｒ４がないレギュレータ回路では、ゲインが０ｄＢになる周波数での位相余裕（マージン）がないことが分かる。そのため、第３及び第４の抵抗器Ｒ３，Ｒ４がないレギュレータ回路は発振する。
【００５５】
図６に、図４のレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図６から、図４のレギュレータ回路では、ゲインが０ｄＢになる周波数での位相余裕（マージン）が６０°程度あることが分かる。また、位相が０°となる周波数以上の周波数帯では、ゲインが負となっているので、このレギュレータ回路は発振することはない。
【００５６】
以上説明したように、本実施の形態に係るレギュレート回路は、第１の位相補正用コンデンサＣ１ばかりでなく、第２の位相補正用コンデンサＣ２を含む位相補正回路部４０をも備えているので、低容量、低ＥＳＲの出力コンデンサＣＯに対応することができる。
【００５７】
尚、位相補正回路部４０を構成する第３及び第４の抵抗器Ｒ３，Ｒ４は、第３のカレントミラー回路を構成する第７及び第８のトランジスタＱ７及びＱ８のベース−エミッタ間電位を同一にする必要があるので、同じ抵抗値を持っている。また、第３及び第４の抵抗器Ｒ３，Ｒ４の抵抗値としては、２００Ω〜６０ｋΩの範囲であることが望ましい。下限の抵抗値を２００Ωと設定したのは、第３及び第４の抵抗器Ｒ３，Ｒ４を流れる電流が１μＡ程度で、第７及び第８のトランジスタＱ７及びＱ８のエミッタ抵抗が２６Ω程度あるので、その影響を受けないようにするためである。また、上限の抵抗値を６０ｋΩと設定したのは、それ以上高い抵抗値を製造することは製造プロセス上バラツキが大きくなり、同じ抵抗値を持つ抵抗器を製造することが困難になるからである。
【００５８】
一方、第２の位相補正用コンデンサＣ２の容量値としては、０．５ｐＦ〜２０ｐＦの範囲にあることが好ましい。上記コンデンサＣ２の容量値を０．５ｐＦ〜２０ｐＦの範囲としたのは、上記の容量値を持つコンデンサを半導体上に製造する上での問題より、適度な値としたものである。
【００５９】
また、第３及び第４の抵抗器Ｒ３，Ｒ４の抵抗値と第２の位相補正用コンデンサＣ２の容量値とで規定される時定数は、進み位相補償を施したい周波数によって決められる。
【００６０】
本発明者は、図４に示すレギュレータ回路において、第７のトランジスタＱ７のベース−コレクタ間にコンデンサを接続することにより、さらに進み位相補償の効果が上がることを確認している。そのコンデンサの容量値としては、５ｐＦ〜５０ｐＦの範囲が適当であった。
【００６１】
尚、本発明は、上述した実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変更が可能なのはいうまでもない。例えば、上述した実施の形態では、バイポーラトランジスタで構成されたレギュレータ回路について説明しているが、本発明は、出力電流が５０ｍＡ〜１００ｍＡの範囲の小出力電流用の場合には、ＭＯＳＦＥＴで構成されたレギュレータ回路にも同様に適用可能である。各ＭＯＳＦＥＴは、制御端子としてゲートを持ち、一対の主要電極端子としてドレインおよびソースを持つ。その場合には、第１の位相補正用コンデンサに加えて、少なくとも第２の位相補正用コンデンサを備えたもので構成することができる。
【図面の簡単な説明】
【００６２】
【図１】従来のレギュレータ回路の一例の回路図である。
【図２】図１のレギュレータ回路から位相補正用のコンデンサを削除したレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。
【図３】図１のレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。
【図４】本発明の一実施の形態に係るレギュレータ回路の回路図である。
【図５】図４のレギュレータ回路から位相補正回路部の２つの抵抗器を削除したレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。
【図６】図４のレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。
【符号の説明】
【００６３】
１１      定電流回路
４０      位相補正回路部
Ｑ１〜Ｑ１０      トランジスタ
Ｒ１〜Ｒ４      抵抗器
Ｃ１      第１の位相補正用コンデンサ
Ｃ２      第２の位相補正用コンデンサ
ＣＯ      出力コンデンサ
ＥＳＲ      等価直列抵抗
ＶＤＤ      電源端子
ＶＯＵＴ      出力端子
ＲＬ      負荷抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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