(57)【要約】    【課題】  コンタクトプラグが第１配線に対し幅広である場合においても、意図しない短絡が防止できる。    【解決手段】  コンタクトプラグＶ２は、隣接する複数のＭ１配線に跨って形成され、複数のＭ１配線と１つのＭ２配線とを接続する。    【選択図】  図７
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【特許請求の範囲】
【請求項１】
第１層内に第１の配線幅及びスペースで形成される複数の第１配線と、
前記第１層と異なる第２層内に前記第１の配線幅及びスペースより大きい第２の配線幅及びスペースで形成される複数の第２配線と、
この第１配線及び第２配線を接続するコンタクトプラグとを備え、
前記コンタクトプラグは、隣接する複数の前記第１配線に跨って形成されこの複数の前記第１配線と１つの前記第２配線とを接続するパターンを有することを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグは、前記第１配線の間隙部分と一致する突起部を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトプラグの中心が、隣接する２本の前記第１配線の間隙の中心と略一致し、前記コンタクトプラグの端部が隣接する２本の前記第１配線の端部又は内部に位置することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記コンタクトプラグの中心が、隣接する３本の前記第１配線の中央の１本の位置と略一致し、その端部が隣接する３本の前記第１配線の残り２本の位置と略一致する請求項１記載の半導体装置。
【請求項５】
前記半導体装置は、不揮発性半導体記憶装置であり、
ビット線が、前記第１配線を用いて形成され、
セルソース線が、前記第１配線と前記第２配線とを前記コンタクトプラグにより接続して形成される
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、微細な配線幅及び配線スペースで形成された多層配線の間をコンタクトプラグで接続するようにされた半導体装置に関する。
【背景技術】
【０００２】
半導体素子の微細化の要求に伴い、半導体装置中の配線の多層化が進展している。多層化された配線間は、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグにより接続される（例えば、特許文献１参照）。従来は、配線のコンタクトプラグ接続位置にコンタクトフリンジを形成するのが通常であった。
【０００３】
一方、微細化の要求に伴い、各配線の配線幅及びスペースも細くすることが要求され、例えば最近のＮＡＮＤ型ＥＥＰＲＯＭでは、最小加工寸法（ワード線、ビット線等の配線幅やスペース）を７０ｎｍ未満とすることが提案されている。このような微細配線層と、他の配線層とをコンタクトプラグを介して接続する場合には、フォトリソグラフィの解像度の制約から、上記のようなコンタクトフリンジを十分に確保することは難しい。このため、最小加工寸法の配線パターンは、等間隔でかつコンタクトフリンジ等を設けず、コンタクトフリンジ近傍では、途中で配線幅が変わらない直線的な配線としている。
【０００４】
他方、電源線や、グローバル配線に用いられる上層配線層と、そのコンタクトプラグは、十分微細化が進んでいない。上層配線層及びそのコンタクトプラグの膜厚は、厚くする必要がある。これは、上層配線については、配線抵抗を低減させるためであり、コンタクトプラグについては、上下層の配線間容量を低減させるためである。さらに配線やコンタクトプラグの膜厚が厚くなると、加工アスペクト比の制約、プロセスコストの制約から、配線の幅およびスペース、コンタクトプラグの径(サイズ)およびスペースも大きくとる必要が生じる。
配線材料を銅（Ｃｕ）とすることにより（Ｃｕ配線）、配線抵抗を低下させる試みもなされているが、これによる効果は限界がある。最近のＮＡＮＤ型ＥＥＰＲＯＭでは、電源線や、グローバル配線に用いられる上層配線層の線幅や、そのコンタクトプラグ径は、最小加工寸法の２倍以上にもなっている。
【０００５】
【特許文献１】特開２００４−１４６８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、最近の半導体装置では、コンタクトプラグのサイズの縮小スピードが、最小加工寸法が適用される配線幅の縮小スピードに比べ鈍化しており、しかも最小加工寸法が適用される配線パターンには、周期性が求められコンタクトフリンジ等を形成することができない状況である。このような状況で、１つのコンタクトプラグを１つの最小幅配線に接続する場合、コンタクトプラグを最小幅配線からはみ出させた状態で接続することになる。しかし、このような接続では、リソグラフィ時における位置合わせ誤差や加工形状のバラツキから、隣接する別の最小幅配線にコンタクトプラグが意図せず短絡してしまい、接続不良が生じやすくなる。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、第１層内に第１の配線幅及びスペースで形成される複数の第１配線と、前記第１層と異なる第２層内に前記第１の配線幅及びスペースより大きい第２の配線幅及びスペースで形成される複数の第２配線と、この第１配線及び第２配線を接続するコンタクトプラグとを備え、前記コンタクトプラグは、隣接する複数の前記第１配線に跨って形成されこの複数の前記第１配線と１つの前記第２配線とを接続することを特徴とすることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、コンタクトプラグが隣接する複数の第１配線に跨るように形成され複数の第１配線と第２配線の１つとがコンタクトプラグにより接続される。このため、コンタクトプラグが第１配線に対し幅広である場合においても、意図しない短絡が防止できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、本発明の実施の形態が適用され得る一例として、ＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルをマトリクス状に配列して構成される。このメモリセルアレイ１０１のビット線データをセンスするか、或いは書き込むデータを保持し、ビット線に供給するためにセンスアンプ兼データラッチ１０２が設けられている。
【００１０】
センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられている。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるＰ型ウェルの電位を制御するために設けられている。
【００１１】
メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧を発生するために、書き込み電圧発生回路１０８が設けられている。この書き込み電圧発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる中間電圧を発生するための中間電圧発生回路１０９が設けられている。中間電圧発生回路１０９は、上述の書き込み電圧よりは低いが、電源電圧より昇圧された中間電圧を発生するものである。
【００１２】
これらの書き込み電圧発生回路１０８及び中間電圧発生回路１０９を制御するために、駆動信号制御回路１１０が設けられている。また、書き込み電圧発生回路１０８の出力電圧及び中間電圧発生回路１０９の出力電圧の制御を行うために、出力制御回路１１１が設けられている。
【００１３】
図２は、メモリセルアレイ１０１の一つのＮＡＮＤセル部分の断面図であり、図３は図２のII（ａ）〜II（ｂ）断面図である。図４はそれぞれ図２のＮＡＮＤセルの等価回路図である。
図２〜図４に示すように、ＮＡＮＤセル１は、ｐ−型ウエルに１６個のメモリセルＭＣ０〜１５が形成された構造を有する。各メモリセルＭＣは、同一の構成を有しており、基板３の表面に所定の間隔を設けて形成されたｎ＋型の拡散領域５（ソース／ドレイン）と、基板３のうち拡散領域５同士の間に位置するチャネル領域７と、領域５、７の周囲に形成された素子分離絶縁膜９と、チャネル領域７上にゲート絶縁膜１１を介して形成された浮遊ゲート１３と、浮遊ゲート１３上に絶縁膜１５を介して所定方向の延びるように形成されたワード線ＷＬと、を備える。ワード線ＷＬのうち、浮遊ゲート１３上に位置する部分が制御ゲート１６として機能する。
なお、図２において、浮遊ゲート層ＦＧは、浮遊ゲート１３が形成される電荷蓄積層を示し、制御ゲート層ＣＧは、制御ゲート１６が形成される導電層を示している。
【００１４】
ＮＡＮＤセル１は、隣接する１６個のメモリセルＭＣ０〜ＭＣ１５が、それぞれの間にソース／ドレイン拡散層５を共用する形で直列接続されて構成される。この明細書では、ＮＡＮＤセル１を構成するメモリセルの数が１６個である場合を例示しているが、その数は例えば８、３２、６４個等であってもよい。
【００１５】
メモリセルＭＣ０側には、選択ゲート線ＳＧ１を有する選択トランジスタＴｒ１が形成されている。この選択トランジスタＴｒ１は、ＮＡＮＤセル１と共通ソース線ＣＥＬＳＲＣとの接続／切り離しを制御するものである。
一方、メモリセルＭＣ１５側には、選択ゲート線ＳＧ２を有する選択トランジスタＴｒ２が形成されている。選択トランジスタＴｒ２は、ビット線ＢＬとＮＡＮＤセル１との接続／切り離しを制御するものである。なお、選択ゲート線ＳＧ１、２の上には導電膜１７が形成されている。導電膜１７は、選択ゲート線ＳＧ１、２と接続されていてもよいし、浮遊状態とされていてもよい。ワード線および導電膜１７の配線層は、最小配線幅及び最小スペースに、最小加工寸法が適用される配線層である。
【００１６】
メモリセルＭＣ０〜ＭＣ１５及び選択トランジスタＴｒ１、Ｔｒ２の上には、これらを覆うように第１層間絶縁膜１９が形成されている。第１層間絶縁膜１９上にはＭ０配線が形成されている。Ｍ０配線は、拡散領域５等のアクティブ・エリアから、コンタクトプラグＣＢを介して各種配線を引き出すための最下層の配線である。例えば、図２に示すように、共通ソース線ＣＥＬＳＲＣの一部がＭ０配線として利用される。この共通ソース線ＣＥＬＳＲＣとして利用されるＭ０配線は、選択トランジスタＴｒ１の一部を形成するｎ＋型の拡散領域２１にコンタクトプラグＣＢを介して接続される。共通ソース線ＣＥＬＳＲＣは、後述するＭ１配線、Ｍ２配線及びその間のコンタクトプラグにより、メモリセルアレイの外部にまで引き出される。
【００１７】
このＭ０配線及び第１層間絶縁膜１９を覆うように、第２層間絶縁膜２２が形成されている。第２層間絶縁膜２２の上にはＭ１配線が形成されている。Ｍ１配線もまた、主としてビット線ＢＬとして用いられるものであり、最小配線幅及び最小スペースに、最小加工寸法が適用される配線層である。ビット線ＢＬとして用いられるＭ１配線は、コンタクトプラグＶ１を介して下層のＭ０配線と接続される。このＭ０配線が、更にコンタクトプラグＣＢを介して選択トランジスタＴｒ２の一端である拡散領域２１に電気的に接続されることにより、ビット線ＢＬが選択トランジスタＴｒ２に接続される。
【００１８】
また、Ｍ１配線の上には、第３層間絶縁膜２３を介してＭ２配線が形成される。このＭ２配線は、電源線や共通ソース線ＣＥＬＳＥＣやグローバル配線等に用いられる。Ｍ２配線は、配線長が長く、配線に流れる電流量も大きい。このため、配線抵抗を下げるため、Ｍ２配線は下層のＭ１配線よりも膜厚が厚くされており、アスペクト比の制約等から最小線幅も最小加工寸法の５〜６倍程度に大きくされている。
【００１９】
図２では図示されないが、Ｍ２配線で、共通ソース線ＣＥＬＳＲＣ線のものは、Ｍ１配線とコンタクトプラグＶ２を介して接続されるが、コンタクトプラグＶ２およびＭ２配線のサイズと、Ｍ１配線のサイズとの差から、１本のＭ２配線は、複数本のＭ１配線と１つのコンタクトプラグＶ２により接続される。
なお、Ｍ０配線、Ｍ１配線、Ｍ２配線の材料としては、タングステン（Ｗ）あるいはアルミニウム（Ａｌ）が最も一般的であるが、Ｍ０配線、Ｍ１配線、Ｍ２配線の少なくとも１つを、銅（Ｃｕ）を材料として形成することにより、配線幅をより小さくすることが可能となる。
【００２０】
図５は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうちの一つを選択して行われる。
【００２１】
図６は、この実施の形態に係る多層配線であるＭ０配線、Ｍ１配線、Ｍ２配線並びにＭ０とＭ１の間を接続するコンタクトプラグＶ１、及びＭ１とＭ２の間を接続するコンタクトプラグＶ２のレイアウト例を示す平面図である。この図６では、特に共通ソース線ＣＥＬＳＲＣ及び、基板電位制御回路１０７からメモリセルアレイ１０１のｐ−型ウエルに接続されるセルウエル線ＣＰＷＥＬＬの構造を示している。図７は、これらの断面構造を示す模式図である。なお、図６では、最下層のＭ０配線を一番上に、最上層のＭ２配線を一番下となるように表現がなされ、コンタクトプラグＣＢやアクティブ・エリアは図示が省略されている。また図７は、Ｍ１配線、及びＭ２配線が紙面と垂直な方向（紙面の法線方向）に延びているものとして記載されている。
【００２２】
Ｍ１配線は、図６に示すように、Ｍ０配線とＭ２配線の間の層に配線される最小配線幅・最小配線スペースに最小加工寸法を適用している配線である。上述の理由により、Ｍ１配線は、コンタクトフリンジ近傍で配線幅を変えることなく、直線状に、等間隔に配置される（図６参照）。
一方、Ｍ２配線は、共通ソース線ＣＥＬＳＲＣやその他の信号線、電源線に用いられるＭ１配線よりも上層の配線である。Ｍ２配線は、配線に流れる電流量が大きいため、電気抵抗をできるだけ小さくする必要があり、膜厚が厚く形成される。従って、上述の理由により、Ｍ１配線と比べ、Ｍ２配線の幅およびスペースは大きくなる。また、Ｍ１配線とＭ２配線間の容量を低減するために、Ｍ１配線とＭ２配線を接続するコンタクトプラグＶ２も、膜厚を厚くする必要がある。従って、上述の理由により、Ｖ１と比べＶ２のサイズは大きくなる。一例として、Ｍ１配線の線幅、及びコンタクトプラグＶ１の幅が６０ｎｍ程度である場合、コンタクトプラグＶ２の幅はその約３倍の１８０ｎｍ程度、Ｍ２配線の幅は約５倍の３００ｎｍ程度となる。
【００２３】
本実施の形態では、このような幅の差に鑑み、１つのコンタクトプラグＶ２を、２本のＭ１配線に跨るように形成している。例えば、共通ソース線ＣＥＬＳＲＣとされるＭ２配線の部分に着目すると、２本のＭ１配線Ｍ１ｃに跨るように、コンタクトプラグＶ２が形成され、このコンタクトプラグＶ２に、共通ソース線ＣＥＬＳＲＣとされるＭ２配線が接続される。同様に、セルウエル線ＣＰＷＥＬＬとされるＭ２配線に着目すると、２本のＭ１配線Ｍ１に跨るように、コンタクトプラグＶ２が形成され、このコンタクトプラグＶ２に、セルウエル線ＣＰＷＥＬＬとされるＭ２配線が接続される。
【００２４】
コンタクトプラグＶ２の形成工程を簡単に説明する。最初に、第３層間絶縁膜２３がＭ１配線上に形成された後、この第３層間絶縁膜２３に、２本のＭ１配線に跨るよう、コンタクトホールをフォトリソグラフィ法を用いて形成する。その後、このコンタクトホールの内部も含めてバリアメタル（ＴｉＮなど）を堆積し、続いて金属層（たとえばＡｌ）などを形成する。このバリアメタルと金属層は、Ｖ２およびＭ２の導体部分になる。その後、Ｍ２配線をフォトリソグラフィ法等を用いて形成する。なお、コンタクトプラグＶ２の底面の形状は、Ｍ１配線の間隙部分（この場合はＶ２の底面中央）と一致し下方向に凸な突起部を有する形状となる。これは、Ｍ１配線の材料である金属（Ａｌ、Ｃｕ等）よりも、第３層間絶縁膜２３の材料であるシリコン酸化膜のエッチングレートが高いためである。
【００２５】
このように、１本のＭ２配線が、１つのコンタクトプラグＶ２により、２本のＭ１配線に接続されるよう、コンタクトプラグＶ２のレイアウトがなされている。具体的には、コンタクトプラグＶ２の中心位置を、２本のＭ１配線の中間に位置し、且つコンタクトプラグＶ２の端部が、該２つのＭ１配線の内部或いは外側の端部に略一致するように、コンタクトプラグＶ２を形成する。幅の差を考慮せず、図８に示すように、コンタクトプラグＶ２を、１本のＭ１配線に接続しようとすると、フォトリソグラフィの僅かな位置ズレや、わずかな加工形状のばらつき等により、コンタクトプラグＶ２が２本のＭ１配線を短絡してしまうことが生じうる。本実施の形態の場合、図９に示すように１つのコンタクトプラグＶ２を２本のＭ１配線に跨るように形成するので、多少の加工誤差が生じたとしても、意図せず隣接するＭ１配線同士が短絡されることが無くなる。
【００２６】
以上、発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の改変、追加及び置換等が可能である。例えば、１つのコンタクトプラグＶ２に跨らせるＭ１配線の数は、２本に限らず、例えば３本か（図１０参照）、それ以上とすることも可能である。図１０に示すように３本とする場合には、コンタクトプラグＶ２の中心を、３本のＭ１配線の中央の１本と一致させるようにし、コンタクトプラグＶ２の端部が、３本のＭ１配線の両側の２本の内部あるいは外側の端面と一致するように、コンタクトプラグＶ２を形成する。
【００２７】
また、上記の実施の形態ではＮＡＮＤ型ＥＥＰＲＯＭを例にとって説明したが、この発明は、例えばＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭ、又は３Ｔｒ−ＮＡＮＤ型ＥＥＰＲＯＭ等、配線の微細化が進展している様々な半導体装置にも適用可能であることは言うまでもない。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態が適用され得るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。
【図２】メモリセルアレイ１０１の一つのＮＡＮＤセル部分の断面図を示す。
【図３】図２のII（ａ）〜II（ｂ）断面図である。
【図４】図２のＮＡＮＤセルの等価回路図である。
【図５】ＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。
【図６】この実施の形態に係る多層配線であるＭ０配線、Ｍ１配線、及びＭ２配線、並びにＭ０とＭ１の間を接続するコンタクトプラグＶ１、及びＭ１とＭ２の間を接続するコンタクトプラグＶ２のレイアウト例を示す平面図である。
【図７】Ｍ０〜Ｍ２配線及びコンタクトプラグＶ１、Ｖ２の断面構造を示す模式図である。
【図８】１つのコンタクトプラグＶ２を１本のＭ１配線に接続した場合を示す。
【図９】１つのコンタクトプラグＶ２を２本のＭ１配線に跨るように形成した場合を示す。
【図１０】１つのコンタクトプラグＶ２を３本のＭ１配線に跨るように形成した場合を示す。
【符号の説明】
【００２９】
１・・・ＮＡＮＤセル、  ３・・・半導体基板、  ５・・・拡散領域、  ７・・・チャネル領域、  ９・・・素子分離絶縁膜、  １１・・・ゲート絶縁膜、  １３・・・浮遊ゲート、  １５・・・絶縁膜、  １６・・・制御ゲート、  １７・・・導電膜、  １９・・・層間絶縁膜、  ２１・・・拡散領域、  ２３・・・層間絶縁膜、  ＭＣ０〜１５・・・メモリセル、  Ｔｒ１〜２・・・選択トランジスタ、  ＷＬ０〜１５・・・ワード線、  ＳＧ１〜２・・・選択ゲート線、  ＣＥＬＳＥＣ・・・共通ソース線、  ＢＬ・・・ビット線、  Ｍ０・・・Ｍ０配線、  Ｍ１・・・Ｍ１配線、  Ｍ２・・・Ｍ２配線、  ＣＢ、Ｖ１、Ｖ２・・・コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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