(57)【要約】  【課題】  製造時におけるゲート絶縁膜への損傷を防止しながら、ホットキャリアに対する耐性を向上できるにようにする。  【解決手段】  半導体装置は、半導体基板１０の主面上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２の上に形成されたゲート電極１３とを有している。ゲート絶縁膜１２の両端面を含むゲート電極１３の両側面上には第１の絶縁膜であるオフセットスペーサ膜１６が形成され、オフセットスペーサ膜１６におけるゲート電極１３の反対側の面上には第２の絶縁膜からなるサイドウォール１７がそれぞれ形成されている。ドレイン拡散層１５側に形成されたサイドウォール１７は、その下部が半導体領域の主面よりも低い位置に形成されている。【選択図】      図１
2006196736.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート絶縁膜の両端面を含む前記ゲート電極の両側面上に形成された第１の絶縁膜と、
前記第１の絶縁膜における前記ゲート電極の反対側の面上にそれぞれ形成された第２の絶縁膜からなるサイドウォールと、
前記半導体領域における前記ゲート電極の両側に拡がるソース拡散層及びドレイン拡散層とを備え、
前記ドレイン拡散層側に形成された前記サイドウォールは、その下部が前記半導体領域の主面よりも低い位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜は、その下端部が前記半導体領域の主面と接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース拡散層及びドレイン拡散層は、それぞれの内側の端部が前記ゲート電極の側部の下側に位置し、且つ接合深さが前記ソース拡散層及びドレイン拡散層よりも浅いエクステンション拡散層を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ドレイン拡散層側に形成された前記サイドウォールは、その下部が前記半導体領域の主面が掘り込まれてなる第１の溝部に埋め込まれていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ソース拡散層側に形成された前記サイドウォールは、その下部が前記半導体領域の主面と接して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース拡散層側に形成された前記サイドウォールは、その下部が前記半導体領域の主面が掘り込まれてなる第２の溝部に埋め込まれていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
半導体領域の上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、
前記記ゲート絶縁膜の両端面を含む前記ゲート電極の両側面上に第１の絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体領域における少なくともドレイン形成領域側に対してエッチングを行なうことにより、前記半導体領域の主面を掘り下げる工程（ｄ）と、
前記第１の絶縁膜における前記ゲート電極の反対側の面上に第２の絶縁膜からなるサイドウォールを形成する工程（ｅ）と、
前記ゲート電極、第１の絶縁膜及びサイドウォールをマスクとして、前記半導体領域に対して第１のイオン注入を行なって、前記半導体領域における前記ゲート電極のゲート長方向に拡がるソース拡散層及びドレイン拡散層を形成する工程（ｆ）と備えていることを特徴とする半導体装置の製造方法。
【請求項８】
前記工程（ｄ）と前記工程（ｅ）との間に、
前記ゲート電極及び第１の絶縁膜をマスクとして、前記半導体領域に対して第２のイオン注入を行なって、前記半導体領域における前記ゲート電極の両側部の下側から外側に拡がると共に、接合深さが前記ソース拡散層及びドレイン拡散層よりも浅いエクステンション拡散層を形成する工程（ｇ）をさらに備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）において、前記半導体領域における前記ドレイン形成領域側の前記サイドウォールの形成位置に第１の溝部を選択的に形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）において、前記半導体領域における前記ソース形成領域側の前記サイドウォールの形成位置に第２の溝部を選択的に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に微細化されたＭＩＳ型トランジスタを含む半導体装置及び製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化の要求に対して、ＭＩＳＦＥＴ（金属−絶縁体−半導体型電界効果トランジスタ）においても、ますます微細化が進んでいる。一方、半導体集積回路装置に印加される電源電圧は低電圧化が進んでいるとはいえ、微細化の進展ほどではない。従って、このように電源電圧を下げずにＭＩＳＦＥＴのサイズを微細化していくと、素子内部の特にドレイン近傍における電界強度が高くなるため、高い電界強度の領域に流れ込んだキャリアは、非常に高いエネルギーを持つようになる。このとき、キャリアの一部は、ゲート絶縁膜と半導体基板（シリコン基板）との間に生じる電位障壁よりも高いエネルギーを持つホットキャリアとなってゲート絶縁膜に捕獲される。ゲート絶縁膜に捕獲されたホットキャリアは空間電荷を形成するため、ＭＩＳＦＥＴにおける閾値電圧値等のＦＥＴ特性を変動させることになる。
【０００３】
このような問題に対して、ドレイン側の電流経路を基板面から遠ざけることで、ホットキャリアがゲート絶縁膜に捕獲されにくくする方法がある。
【０００４】
例えば、ドレイン側の電流経路をゲート電極の直下において基板面から遠ざける方法として、ゲート電極の形成時に半導体基板に対してオーバエッチングを行ない、半導体基板におけるドレイン・ソース領域にエッチング溝を形成した後、形成されたエッチング溝にドレイン・ソース拡散層を形成する方法が提案されている。
【０００５】
以下、下記の特許文献１に記載されている従来の半導体装置の製造方法について図９（ａ）及び（ｂ）を参照しながら説明する。
【０００６】
まず、図９（ａ）に示すように、シリコンからなる半導体基板１０１の主面上に酸化シリコンからなるゲート酸化膜１０２を形成した後、形成したゲート酸化膜１０２の上にゲート電極形成用のポリシリコン膜を堆積する。続いて、シリコン窒化膜をポリシリコン膜の上に成膜し、成膜したシリコン窒化膜をリソグラフィ技術によってパターニングして、シリコン窒化膜からゲート電極形成用のハードマスク１０４を形成する。続いて、ハードマスク１０４を用いて、ポリシリコン膜及びゲート酸化膜１０２に対して異方性のドライエッチングを行なって、ポリシリコン膜からゲート電極１０３を形成する。このとき、半導体基板１０１の上部に段差が形成される程のオーバエッチを行なって、エッチング溝１０１ａを形成する。
【０００７】
次に、図９（ｂ）に示すように、ゲート電極１０３をマスクとして半導体基板１０１にヒ素イオンを注入して、浅い接合面を有する低濃度拡散領域１１０を形成する。その後、半導体基板１０１の上にゲート電極１０３を覆うようにシリコン窒化膜を堆積し、堆積したシリコン窒化膜をエッチバックすることにより、窒化シリコンからなるサイドウォール１０８を形成する。続いて、ゲート電極１０３及びサイドウォール１０８をマスクとして半導体基板１０１にリンイオンを注入して、半導体基板１０１におけるゲート電極１０３の外側の領域に、低濃度拡散層１１０よりも接合深さが深い高濃度拡散領域１１１を形成して、ＬＤＤ（lightly doped drain）構造を有するＭＩＳ型半導体装置を得ることができる。
【特許文献１】特開平２−１５６６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体集積回路装置の微細化及び高速化が進むと、ゲート絶縁膜１０２の膜厚も薄膜化され、ゲート絶縁膜１０２の膜厚における仕上がりばらつきが、飽和電流値及び閾値電圧値等のＦＥＴ特性にそのままばらつきとして顕著に現われる。例えば、前記従来の製造方法においては、半導体基板１０１をオーバエッチする際に、ゲート絶縁膜１０２の端部が同時にエッチングされてしまい、ＦＥＴ特性にばらつきが生じるという問題がある。
【０００９】
本発明は、前記従来の問題に鑑み、半導体装置の製造時におけるゲート絶縁膜への損傷を防止しながら、ホットキャリアに対する耐性を向上できるにようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、半導体基板におけるソース・ドレイン領域の上面を掘り下げる際にゲート絶縁膜の端面を絶縁膜からなる保護膜により覆う構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、半導体領域の主面上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、ゲート絶縁膜の両端面を含むゲート電極の両側面上に形成された第１の絶縁膜（保護膜）と、第１の絶縁膜におけるゲート電極の反対側の面上にそれぞれ形成された第２の絶縁膜からなるサイドウォールと、半導体領域におけるゲート電極の両側に拡がるソース拡散層及びドレイン拡散層とを備え、ドレイン拡散層側に形成されたサイドウォールは、その下部が半導体領域の主面よりも低い位置に形成されていることを特徴とする。
【００１２】
本発明の半導体装置によると、ゲート絶縁膜の両端面を含むゲート電極の両側面上には保護膜である第１の絶縁膜が形成されているため、半導体基板におけるソース・ドレイン領域の上面をエッチングにより掘り下げる際に、ゲート絶縁膜がエッチングダメージを受けるおそれがない。従って、製造時におけるゲート絶縁膜に対する損傷を防止すると共に、ホットキャリアに対する耐性を向上することができる。
【００１３】
本発明の半導体装置において、第１の絶縁膜はその下端部が半導体領域の主面と接していることが好ましい。このように、第１の絶縁膜の下端部が半導体領域の主面と接していることから、第１の絶縁膜が形成された後にソース・ドレイン領域が掘り下げられたことが分かる。
【００１４】
本発明の半導体装置において、ソース拡散層及びドレイン拡散層は、それぞれの内側の端部がゲート電極の側部の下側に位置し、且つ接合深さがソース拡散層及びドレイン拡散層よりも浅いエクステンション拡散層を有していることが好ましい。このようにすると、エクステンション拡散層の不純物濃度をソース拡散層及びドレイン拡散層よりも低くすれば、ソース拡散層及びドレイン拡散層をＬＤＤ構造とすることができる。
【００１５】
本発明の半導体装置において、ドレイン拡散層側に形成されたサイドウォールはその下部が半導体領域の主面が掘り込まれてなる第１の溝部に埋め込まれていることが好ましい。このようにすると、ドレイン拡散層はサイドウォール部分のみが掘り下げられることになるため、ドレイン拡散層の接合深さを浅く形成することができる。その結果、短チャネル効果を生じにくくすることができる。
【００１６】
本発明の半導体装置において、ソース拡散層側に形成されたサイドウォールは、その下部が半導体領域の主面と接して形成されていることが好ましい。このように、半導体領域におけるソース拡散層側が掘り下げられていないことから、ソース拡散層の拡散抵抗が上昇しなくなる。その結果、飽和電流特性に優れた半導体装置を得ることができる。
【００１７】
また、本発明の半導体装置において、ソース拡散層側に形成されたサイドウォールは、その下部が半導体領域の主面が掘り込まれてなる第２の溝部に埋め込まれていてもよい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体領域の上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、ゲート絶縁膜の両端面を含むゲート電極の両側面上に第１の絶縁膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体領域における少なくともドレイン形成領域側に対してエッチングを行なうことにより、半導体領域の主面を掘り下げる工程（ｄ）と、第１の絶縁膜におけるゲート電極の反対側の面上に第２の絶縁膜からなるサイドウォールを形成する工程（ｆ）と、ゲート電極、第１の絶縁膜及びサイドウォールをマスクとして、半導体領域に対して第１のイオン注入を行なって、半導体領域におけるゲート電極のゲート長方向に拡がるソース拡散層及びドレイン拡散層を形成する工程（ｇ）と備えていることを特徴とする。
【００１９】
本発明の半導体装置の製造方法によると、ゲート絶縁膜の両端面を含むゲート電極の両側面上に第１の絶縁膜を形成した後、半導体領域における少なくともドレイン形成領域側に対してエッチングを行なうことにより半導体領域の主面を掘り下げるため、少なくともドレイン形成領域側の半導体領域の主面を掘り下げる際に、ゲート絶縁膜がエッチングダメージを受けるおそれがない。従って、ゲート絶縁膜に対する損傷を防止すると共に、ホットキャリアに対する耐性を向上することができる。
【００２０】
本発明の半導体装置の製造方法は、工程（ｅ）と工程（ｆ）との間に、ゲート電極及び第１の絶縁膜をマスクとして、半体領域に対して第２のイオン注入を行なって、半導体領域におけるゲート電極の両側部の下側から外側に拡がると共に、接合深さがソース拡散層及びドレイン拡散層よりも浅いエクステンション拡散層を形成する工程（ｈ）をさらに備えていることが好ましい。
【００２１】
本発明の半導体装置の製造方法は、工程（ｄ）において、半導体領域におけるドレイン形成領域側のサイドウォールの形成位置に第１の溝部を選択的に形成することが好ましい。
【００２２】
本発明の半導体装置の製造方法は、工程（ｄ）において、半導体領域におけるソース形成領域側のサイドウォールの形成位置に第２の溝部を選択的に形成することが好ましい。
【発明の効果】
【００２３】
本発明に係る半導体装置及びその製造方法によると、半導体基板におけるソース・ドレイン領域の上面をエッチングにより掘り下げる際に、ゲート絶縁膜がエッチングダメージを受けるおそれがなくなる。その結果、製造時におけるゲート絶縁膜に対する損傷を防止すると共に、ホットキャリアに対する耐性を向上することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００２５】
図１は本発明の第１の実施形態に係る半導体装置であって、ＭＩＳＦＥＴの断面構成を示している。
【００２６】
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０の主面上には、膜厚が約３ｎｍの酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜１２を介在させた導電性を有するポリシリコンからなるゲート電極１３が形成されている。半導体基板１０におけるゲート電極１３のゲート長方向側にはそれぞれｎ型のドレイン拡散層１４及びソース拡散層１５が形成され、これらドレイン拡散層１４及びソース拡散層１５の各上部は、ホットキャリアに耐性を持たせるように、エッチングにより１０ｎｍ程度の深さに掘り込まれることにより掘り込み部１０ａが形成されている。なお、掘り込み部１０ａの深さは、５ｎｍ以上且つ３０ｎｍ以下程度が好ましい。
【００２７】
ゲート電極１３におけるゲート長方向側であって、ゲート絶縁膜１２の両端面を含む両側面上には、膜厚が約１０ｎｍの第１の絶縁膜としての高温ＣＶＤ酸化（high temperature oxide：ＨＴＯ）膜１６からなるオフセットスペーサ膜１６がそれぞれ形成されている。ここで、オフセットスペーサ膜１６の下端部は半導体基板１０の主面と接しており、掘り込み部１０ａの底面には達していない。すなわち、半導体基板１０の表面におけるオフセットスペーサ膜１６が形成されている領域は、ゲート絶縁膜１２が形成されている領域の表面とほぼ同一の高さとなる。これに対し、半導体基板１０の表面におけるドレイン拡散層１４、ソース拡散層１５及びエクステンション拡散層１８の一部が形成されている領域は、ゲート絶縁膜１２及びサイドウォール１７が形成されている領域の表面よりも低くなっている。
【００２８】
ゲート電極１３のゲート長方向側の両側面上には、オフセットスペーサ膜１６を挟んで、第２の絶縁膜としての窒化シリコン（ＳｉＮ）からなり、幅が約５０ｎｍのサイドウォール１７がその下部を掘り込み部１０ａの底面に達するように形成されている。
【００２９】
半導体基板１０におけるゲート電極１３のゲート長方向側の側部の下側には、ドレイン拡散層１４及びソース拡散層１５とそれぞれ接続され、且つドレイン拡散層１４及びソース拡散層１５よりも接合深さが浅いｎ型のエクステンション拡散層１８が形成されている。ここで、エクステンション拡散層１８の不純物濃度は、ドレイン拡散層１４及びソース拡散層１５と同等かそれ以下とする。
【００３０】
以下、前記のように構成された半導体装置の製造方法について図２（ａ）〜図２（ｄ）を参照しながら説明する。
【００３１】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１０の主面上に、熱酸化法により、膜厚が約３ｎｍのシリコン酸化膜を形成する。続いて、化学的気相堆積（ＣＶＤ）法により、シリコン酸化膜の上に、膜厚が約２００ｎｍのポリシリコン膜と膜厚が約５０ｎｍのシリコン窒化膜とを順次堆積する。その後、リソグラフィ法及びドライエッチング法により、堆積したシリコン窒化膜からゲート電極パターンを有するハードマスク膜２０を形成する。続いて、ハードマスク膜２０を用いて、ポリシリコン膜に対して例えば塩素（Ｃｌ2 ）を主成分とするエッチングガスによる異方性エッチングを行ない、続いて、シリコン酸化膜に対してフッ素を主成分とするエッチングガスを用いてドライエッチングを行ない、それぞれポリシリコン膜からゲート電極１３を形成し、シリコン酸化膜からゲート絶縁膜１２を形成する。その後、比較的に成膜温度が高い、例えば７３０℃程度の成膜温度のＣＶＤ法により、膜厚が約１０ｎｍのＨＴＯ膜をゲート電極１３を覆うように半導体基板１０の主面上に成膜する。続いて、成膜したＨＴＯ膜に対してエッチバックを行なって、ゲート絶縁膜１２の両端面を含むゲート電極１３におけるゲート長方向側の両側面上に、ＨＴＯ膜からなるオフセットスペーサ膜１６を形成する。ここで、オフセットスペーサ膜１６は、ゲート絶縁膜１２を保護するだけでなく、その膜厚に応じてエクステンション拡散層１８におけるゲート電極１３とのオーバラップ量を調節する機能を有しており、その膜厚は例えば５ｎｍ以上且つ１５ｎｍ以下程度が好ましく、形成するトランジスタの動作特性に応じて調整すればよい。なお、オフセットスペーサ膜１６はＨＴＯ膜には限られない。すなわち、段差被覆性に優れる絶縁膜であれば良く、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜を用いることができる。
【００３２】
次に、図２（ｂ）に示すように、ハードマスク膜２０、ゲート電極１３及びオフセットスペーサ膜１６をマスクとして、例えば塩素を主成分とするエッチングガスを用いて、半導体基板１０の主面に対してオーバエッチングを行なって、半導体基板１０のソース・ドレイン形成領域の上部に深さが１０ｎｍ程度の掘り込み部１０ａを形成する。ここで、掘り込み部１０ａの深さは５ｎｍ以上且つ３０ｎｍ以下程度が好ましく、形成するトランジスタの動作特性に応じて調整すればよい。
【００３３】
次に、図２（ｃ）に示すように、ハードマスク膜２０、ゲート電極１３及びオフセットスペーサ膜１６をマスクとして、例えばヒ素（Ａｓ+ ）イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約２×１０13ａｔｏｍｓ／ｃｍ2 及びチルト角が約４０°の注入条件で、十分なゲートオーバラップが形成されるように半導体基板１０にイオン注入をすることにより、半導体基板１０のソース・ドレイン形成領域の上部に、比較的に不純物濃度が低いエクステンション拡散層１８を形成する。
【００３４】
次に、図２（ｄ）に示すように、ＣＶＤ法により、膜厚が約５０ｎｍのシリコン窒化膜をゲート電極１３を覆うように半導体基板１０の上に成膜する。続いて、成膜したシリコン窒化膜に対して、ＣＨＦ3 又はＣＦ4 等のフルオロカーボンを主成分とするエッチングガスによりエッチバックを行なって、半導体基板１０の掘り込み部１０ａの上で且つ各オフセットスペーサ膜１６の外側の面上にシリコン窒化膜からなるサイドウォール１７を形成する。このとき、ハードマスク膜２０は窒化シリコンからなるため、サイドウォール１７を形成する際に除去される。その後、ゲート電極１３、オフセットスペーサ膜１６及びサイドウォール１７をマスクとして、例えばヒ素（Ａｓ+ ）イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約５×１０15ａｔｏｍｓ／ｃｍ2 及びチルト角が約７°の注入条件で半導体基板１０にイオン注入をすることにより、半導体基板１０の上部にドレイン拡散層１４及びソース拡散層１５を形成する。
【００３５】
これにより、半導体基板１０におけるドレイン拡散層１４及びソース拡散層１５の上部が掘り下げられることにより、ホットキャリアに対する耐性を向上できるＬＤＤ構造を持つＭＩＳＦＥＴを得ることができる。
【００３６】
その上、第１の実施形態によると、図２（ｂ）に示す掘り込み部１０ａの形成工程において、あらかじめ形成されているゲート絶縁膜１２は、その両端面が絶縁膜からなるオフセットスペーサ膜１６により覆われて保護されているため、半導体基板１０に対するオーバエッチング時のエッチングダメージを受けることがなくなる。その結果、動作特性に優れる半導体装置を製造することができる。
【００３７】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例に係る半導体装置について図面を参照しながら説明する。
【００３８】
図３は本発明の第１の実施形態の一変形例に係る半導体装置であって、ＭＩＳＦＥＴの断面構成を示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００３９】
図３に示すように、本変形例に係る半導体装置は、半導体基板１０におけるドレイン拡散層１４の上部のみを掘り込んで掘り込み部１０ａを形成している。すなわち、半導体基板１０の表面におけるソース拡散層１５及びソース側のエクステンション拡散層１８が形成されている領域は、ゲート絶縁膜１２及びサイドウォール１７が形成されている領域の表面とほぼ同一の高さとなる。これに対し、半導体基板１０の表面におけるドレイン拡散層１４及びドレイン側のエクステンション拡散層１８の一部が形成されている領域は、ゲート絶縁膜１２及びサイドウォール１７が形成されている領域の表面よりも低くなっている。このように、ソース拡散層１５の上部を掘り下げない構成とすると、ソース拡散層１５とチャネル領域との間の距離が第１の実施形態の場合と比べて短くなるため、ソース拡散層１５における拡散抵抗が上昇することがない。その結果、飽和電流特性が優れたＭＩＳＦＥＴを得ることができる。
【００４０】
以下、前記のように構成された半導体装置の製造方法について図４（ａ）〜図４（ｄ）を参照しながら説明する。
【００４１】
まず、図４（ａ）に示すように、第１の実施形態と同様にして、シリコンからなる半導体基板１０の主面上に、ハードマスク膜２０を用いて、ゲート絶縁膜１２及びゲート電極１３をパターニングする。続いて、リソグラフィ法により、半導体基板１０の主面上におけるドレイン形成領域を露出する厚さが約５００ｎｍのレジストパターン２１を形成する。
【００４２】
次に、図４（ｂ）に示すように、形成したレジストパターン２１をマスクとして、塩素を主成分とするエッチングガスにより、半導体基板１０の主面をエッチングして、半導体基板１０におけるドレイン形成領域の上部を約１０ｎｍ掘り下げた掘り下げ部１０ａを形成する。なお、掘り込み部１０ａの深さは、５ｎｍ以上且つ３０ｎｍ以下程度が好ましい。
【００４３】
次に、図４（ｃ）に示すように、レジストパターン２１を除去した後、ハードマスク膜２０、ゲート電極１３及びオフセットスペーサ膜１６をマスクとして、ヒ素イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約２×１０13ａｔｏｍｓ／ｃｍ2 及びチルト角が約４０°の注入条件で、十分なゲートオーバラップが形成されるように半導体基板１０にイオン注入をすることにより、半導体基板１０のソース・ドレイン形成領域の上部に、比較的に不純物濃度が低いエクステンション拡散層１８を形成する。
【００４４】
次に、図４（ｄ）に示すように、ＣＶＤ法により、膜厚が約５０ｎｍのシリコン窒化膜をゲート電極１３を覆うように半導体基板１０の上に成膜する。続いて、成膜したシリコン窒化膜に対して、フルオロカーボンを主成分とするエッチングガスによりエッチバックを行なって、半導体基板１０の上で且つ各オフセットスペーサ膜１６の外側の面上にシリコン窒化膜からなるサイドウォール１７を形成する。本変形例によると、各サイドウォール１７は、ドレイン形成領域側においては半導体基板１０の掘り込み部１０ａの底面上に形成され、ソース形成領域側においては、半導体基板１０の主面上に形成される。続いて、ゲート電極１３、オフセットスペーサ膜１６及びサイドウォール１７をマスクとして、ヒ素イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約５×１０15ａｔｏｍｓ／ｃｍ2 及びチルト角が約７°の注入条件で半導体基板１０にイオン注入をすることにより、半導体基板１０の上部にドレイン拡散層１４及びソース拡散層１５を形成する。
【００４５】
前述したように、本変形例によると、図４（ｂ）に示すように、ドレイン拡散層１４の上部にホットキャリアに対する耐性を向上させる掘り込み部１０ａを形成する際に、ゲート絶縁膜１２の端面は、オフセットスペーサ膜１６により覆われているためエッチングダメージを受けるおそれがなくなる。その上、ソース拡散層１５の上部は掘り込まれないため、飽和電流値が高いＭＩＳＦＥＴを得ることができる。
【００４６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００４７】
図５は本発明の第２の実施形態に係る半導体装置であって、ＭＩＳＦＥＴの断面構成を示している。図５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４８】
図５に示すように、第２の実施形態に係る半導体装置は、半導体基板１０におけるドレイン拡散層１４及びソース拡散層１５の上部を全面的に掘り下げる代わりに、サイドウォール１７の形成領域に対してのみ選択的に掘り込んで溝部１０ｂを形成している。このようにすると、ドレイン拡散層１４及びソース拡散層１５における各接合深さを全面的に掘り下げる場合と比べて浅くできるため、短チャネル効果を抑制することができる。
【００４９】
以下、前記のように構成された半導体装置の製造方法について図６（ａ）〜図６（ｄ）を参照しながら説明する。
【００５０】
まず、図６（ａ）に示すように、第１の実施形態と同様にして、シリコンからなる半導体基板１０の主面上に、ハードマスク膜２０を用いて、ゲート絶縁膜１２及びゲート電極１３をパターニングする。続いて、リソグラフィ法により、半導体基板１０の主面上におけるソース・ドレイン形成領域で且つゲート電極１３の各サイドウォール形成領域を露出する開口部２２ａを有する厚さが約５００ｎｍのレジストパターン２２を形成する。
【００５１】
次に、図６（ｂ）に示すように、形成したレジストパターン２２をマスクとして、塩素を主成分とするエッチングガスにより、半導体基板１０の主面をエッチングして、半導体基板１０における各サイドウォール形成領域をそれぞれ約１０ｎｍ掘り下げた溝部１０ｂを形成する。なお、溝部１０ｂの深さは、５ｎｍ以上且つ１０ｎｍ以下程度が好ましい。
【００５２】
次に、図６（ｃ）に示すように、レジストパターン２２を除去した後、ハードマスク膜２０、ゲート電極１３及びオフセットスペーサ膜１６をマスクとして、ヒ素イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約２×１０13ａｔｏｍｓ／ｃｍ2 及びチルト角が約４０°の注入条件で、十分なゲートオーバラップが形成されるように半導体基板１０にイオン注入をすることにより、半導体基板１０のソース・ドレイン形成領域の上部に、比較的に不純物濃度が低いエクステンション拡散層１８を形成する。
【００５３】
次に、図６（ｄ）に示すように、ＣＶＤ法により、膜厚が約５０ｎｍのシリコン窒化膜をゲート電極１３を覆うように半導体基板１０の上に成膜する。続いて、成膜したシリコン窒化膜に対して、フルオロカーボンを主成分とするエッチングガスによりエッチバックを行なって、半導体基板１０の上で且つ各オフセットスペーサ膜１６の外側の面上にシリコン窒化膜からなるサイドウォール１７を形成する。第２の実施形態によると、サイドウォール１７は、半導体基板１０のゲート電極（オフセットスペーサ膜１６）の両側方に形成された各溝部１０ｂにその下部を嵌め込むように形成される。続いて、ゲート電極１３、オフセットスペーサ膜１６及びサイドウォール１７をマスクとして、ヒ素イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約５×１０15ａｔｏｍｓ／ｃｍ2 及びチルト角が約７°の注入条件で半導体基板１０にイオン注入をすることにより、半導体基板１０の上部にドレイン拡散層１４及びソース拡散層１５を形成する。
【００５４】
前述したように、第２の実施形態によると、図６（ｂ）に示すように、サイドウォール形成領域にホットキャリアに対する耐性を向上させる溝部１０ｂを形成する際に、あらかじめ形成されているゲート絶縁膜１２は、その両端面が絶縁膜からなるオフセットスペーサ膜１６により覆われて保護されているため、半導体基板１０に対するオーバエッチング時のエッチングダメージを受けることがなくなる。その上、ドレイン拡散層１４及びソース拡散層１５の接合深さを全面的に掘り下げる場合と比べて浅くできるため、空乏層の拡がりが抑制される結果、短チャネル効果が生じにくくなる。
【００５５】
なお、第２の実施形態においては、溝部１０ｂの幅とサイドウォール１７の下部領域の幅を同一寸法としているが、サイドウォール１７の一部が溝部１０ｂから外側にはみだして、ドレイン拡散層１４及びソース拡散層１５が形成されている半導体基板１０の主面上にその一部がまたがるように形成されてもよい。
【００５６】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例に係る半導体装置について図面を参照しながら説明する。
【００５７】
図７は本発明の第２の実施形態の一変形例に係る半導体装置であって、ＭＩＳＦＥＴの断面構成を示している。図７において、図５に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５８】
図７に示すように、本変形例に係る半導体装置は、半導体基板１０におけるドレイン拡散層１４側のサイドウォール形成領域のみを掘り込んで溝部１０ｂを形成している。このようにすると、ソース拡散層１５とチャネル領域との間の距離が第２の実施形態と比べて短縮されるため、ソース拡散層１５における拡散抵抗が上昇することがない。その結果、飽和電流特性が優れたＭＩＳＦＥＴを得ることができる。
【００５９】
以下、前記のように構成された半導体装置の製造方法について図８（ａ）〜図８（ｄ）を参照しながら説明する。
【００６０】
まず、図８（ａ）に示すように、第１の実施形態と同様にして、シリコンからなる半導体基板１０の主面上に、ハードマスク膜２０を用いて、ゲート絶縁膜１２及びゲート電極１３をパターニングする。続いて、リソグラフィ法により、半導体基板１０の主面上におけるドレイン形成領域側のサイドウォール形成部分を露出する開口部２３ａを有する厚さが約５００ｎｍのレジストパターン２３を形成する。
【００６１】
次に、図８（ｂ）に示すように、形成したレジストパターン２３をマスクとして、塩素を主成分とするエッチングガスにより、半導体基板１０の主面をエッチングして、半導体基板１０におけるドレイン形成領域側のサイドウォール形成部分を約１０ｎｍ掘り下げた溝部１０ｂを形成する。なお、溝部１０ｂの深さは、５ｎｍ以上且つ１０ｎｍ以下程度が好ましい。
【００６２】
次に、図８（ｃ）に示すように、レジストパターン２３を除去した後、ハードマスク膜２０、ゲート電極１３及びオフセットスペーサ膜１６をマスクとして、ヒ素イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約２×１０13ａｔｏｍｓ／ｃｍ2 及びチルト角が約４０°の注入条件で、十分なゲートオーバラップが形成されるように半導体基板１０にイオン注入をすることにより、半導体基板１０のソース・ドレイン形成領域の上部に、比較的に不純物濃度が低いエクステンション拡散層１８を形成する。
【００６３】
次に、図８（ｄ）に示すように、ＣＶＤ法により、膜厚が約５０ｎｍのシリコン窒化膜をゲート電極１３を覆うように半導体基板１０の上に成膜する。続いて、成膜したシリコン窒化膜に対して、フルオロカーボンを主成分とするエッチングガスによりエッチバックを行なって、半導体基板１０の上で且つ各オフセットスペーサ膜１６の外側の面上にシリコン窒化膜からなるサイドウォール１７を形成する。本変形例によると、各サイドウォール１７は、ドレイン形成領域側においては半導体基板１０の溝部１０ｂにその下部が嵌まり込み、ソース形成領域側においては、半導体基板１０の主面上に形成される。続いて、ゲート電極１３、オフセットスペーサ膜１６及びサイドウォール１７をマスクとして、ヒ素イオンを注入エネルギーが約５０ｋｅＶ、ドーズ量が約５×１０15ａｔｏｍｓ／ｃｍ2 及びチルト角が約７°の注入条件で半導体基板１０にイオン注入をすることにより、半導体基板１０の上部にドレイン拡散層１４及びソース拡散層１５を形成する。
【００６４】
前述したように、本変形例によると、図８（ｂ）に示すように、ドレイン拡散層１４の上部にホットキャリアに対する耐性を向上させる溝部１０ｂを形成する際に、ゲート絶縁膜１２の端面は、オフセットスペーサ膜１６により覆われているためエッチングダメージを受けるおそれがなくなる。その上、ドレイン拡散層１４の接合深さを浅くできることから、空乏層の拡がりが抑制されて、短チャネル効果が生じにくくなる。また、ソース拡散層１５の上部を掘り込まないため、飽和電流値が高いＭＩＳＦＥＴを得ることができる。
【００６５】
なお、本変形例においては、溝部１０ｂの幅とサイドウォール１７の下部領域の幅とを同一寸法としているが、サイドウォール１７の一部が溝部１０ｂから外側にはみだして、ドレイン拡散層１４が形成されている半導体基板１０の主面上にその一部がまたがるように形成されても良い。
【産業上の利用可能性】
【００６６】
本発明は、半導体装置の製造時におけるゲート絶縁膜に対する損傷を防止しながら、ホットキャリアに対する耐性を向上することができるという効果を有し、特に微細化されたＭＩＳ型トランジスタを含む半導体装置及び製造方法等に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】本発明の第１の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図６】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】本発明の第２の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図９】（ａ）及び（ｂ）は従来の半導体装置（ＭＩＳＦＥＴ）の製造方法を示す工程順の構成断面図である。
【符号の説明】
【００６８】
１０    半導体基板（半導体領域）
１０ａ  掘り込み部
１０ｂ  溝部
１２    ゲート絶縁膜
１３    ゲート電極
１４    ドレイン拡散層
１５    ソース拡散層
１６    オフセットスペーサ膜（第１の絶縁膜）
１７    サイドウォール（第２の絶縁膜）
１８    エクステンション拡散層
２０    ハードマスク膜
２１    レジストパターン
２２    レジストパターン
２２ａ  開口部
２３    レジストパターン
２３ａ  開口部
【図１】
2006196736.tif 000003
【図２】
2006196736.tif 000004
【図３】
2006196736.tif 000005
【図４】
2006196736.tif 000006
【図５】
2006196736.tif 000007
【図６】
2006196736.tif 000008
【図７】
2006196736.tif 000009
【図８】
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【図９】
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