(57)【要約】【課題】  被処理基体を加工する際に、マスク形状に起因する被処理基体の形状異常の発生を防止でき、被処理基体の形状異常によるデバイスの歩留まり低下を抑制可能な半導体装置の製造方法を提供する。【解決手段】  被処理基体（１１ｓ，１２）上に第１レジスト膜１３、第１絶縁膜１４、第２レジスト膜１５、第１絶縁膜１４よりも厚い第２絶縁膜１６及び第３レジスト膜１７を順次積層する工程、第３レジスト膜１７の一部を選択的に除去する工程、露出した第２絶縁膜１６を加工する工程、露出した第２レジスト膜１５を加工するとともに第３レジスト膜１７を除去する工程、第２絶縁膜１６の高さ方向の一部を残しつつ露出した第１絶縁膜１４を加工する工程、及び露出した第１レジスト膜１３を加工する工程とを含む。【選択図】      図７
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【特許請求の範囲】
【請求項１】
被処理基体上に第１レジスト膜を塗布する工程と、
前記第１レジスト膜上に第１絶縁膜を堆積する工程と、
前記第１絶縁膜上に第２レジスト膜を塗布する工程と、
前記第２レジスト膜上に前記第１絶縁膜よりも厚く第２絶縁膜を堆積する工程と、
前記第２絶縁膜上に第３レジスト膜を塗布する工程と、
前記第３レジスト膜の一部を選択的に除去する工程と、
露出した前記第２絶縁膜を加工する工程と、
露出した前記第２レジスト膜を加工するとともに前記第３レジスト膜を除去する工程と、
前記第２絶縁膜の高さ方向の一部を残しつつ露出した前記第１絶縁膜を加工する工程と、
露出した前記第１レジスト膜を加工する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１レジスト膜を加工した後、露出した前記被処理基体を加工するとともに前記第２絶縁膜を除去する工程と、
前記第２レジスト膜を除去する工程と、
前記第２レジスト膜を除去した後、露出した前記被処理基体を更に加工する工程
とを更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記被処理基体を加工するとともに前記第２絶縁膜を除去する工程、及び前記被処理基体を更に加工する工程のそれぞれは、フルオロカーボン系ガスを用いて処理することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２レジスト膜を除去する工程は、酸素ガス、水素ガス及びアンモニアガスのいずれかを含むガスを用いて前記第２レジスト膜を除去することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜を加工する工程、前記第２レジスト膜を加工する工程、前記第１絶縁膜を加工する工程、前記第１レジスト膜を加工する工程、前記被処理基体を加工する工程、前記第２レジスト膜を除去する工程、及び前記被処理基体を更に加工する工程は、同一チャンバにて連続してドライエッチングすることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細加工技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高集積化に伴い、より精密な微細加工技術への要求が高まっている。中でもコンタクトホール加工やディープトレンチキャパシタのマスク加工においては、加工深さとホール径の比（アスペクト比）が１０以上の加工も要求されている。このような高アスペクト比の絶縁膜加工には通常ドライエッチング技術を用いる。例えば、レジスト膜のホールパターンを形成し、フルオロカーボン系ガスを用いたドライエッチング技術によってレジスト膜をマスクとしてシリコン酸化膜（ＳｉＯ2膜）等の被処理基体にホールパターンを形成する。また、多層レジストプロセスを用いて下層レジスト、塗布型シリコン酸化膜（ＳＯＧ膜）、及び上層レジストを積層し、この積層構造を利用してドライエッチング技術を用いて被処理基体を加工する手法も検討されている（例えば、特許文献１参照。）。
【０００３】
しかし、ドライエッチング技術によるイオン照射を行うことによってレジスト膜の肩部は容易に削られてしまう。このため、レジスト膜のパターン端部において、基板平面に対して角度を有するファセットが形成される。このファセットが大きくなるにつれて、基板平面に対して垂直に入射してきたイオンは方向を曲げられてしまい、既に加工されたホール側壁の被処理基体に衝突する。この現象によってアスペクト比の高いホールはボーイング形状になる。ここで、ホールとしてコンタクトホールを考えると、ボーイング形状を有する場合にはその後のメタル材料の埋め込みが困難となり、埋め込み不良によってデバイスの歩留まりを低下させてしまう。このように、被処理基体を加工する際に、マスク形状に起因して被処理基体に形状異常が生じ、デバイスの歩留まりを低下させる場合があった。
【特許文献１】特開２００１−２８４２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、被処理基体を加工する際に、マスク形状に起因する被処理基体の形状異常の発生を防止でき、被処理基体の形状異常によるデバイスの歩留まり低下を抑制可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法は、（イ）被処理基体上に第１レジスト膜を塗布する工程と、（ロ）第１レジスト膜上に第１絶縁膜を堆積する工程と、（ハ）第１絶縁膜上に第２レジスト膜を塗布する工程と、（ニ）第２レジスト膜上に第１絶縁膜よりも厚く第２絶縁膜を堆積する工程と、（ホ）第２絶縁膜上に第３レジスト膜を塗布する工程と、（ヘ）第３レジスト膜の一部を選択的に除去する工程と、（ト）露出した第２絶縁膜を加工する工程と、（チ）露出した第２レジスト膜を加工するとともに第３レジスト膜を除去する工程と、（リ）第２絶縁膜の高さ方向の一部を残しつつ露出した第１絶縁膜を加工する工程と、（ヌ）露出した第１レジスト膜を加工する工程とを含むことを要旨とする。
【発明の効果】
【０００６】
本発明によれば、被処理基体を加工する際に、マスク形状に起因する被処理基体の形状異常の発生を防止でき、被処理基体の形状異常によるデバイスの歩留まり低下を抑制可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
本発明の実施の形態に係る半導体装置は、図１及び図２に示すように、半導体基板１と、半導体基板１の上部に形成された対向する半導体領域（ソース及びドレイン領域）１１ｓ，１１ｄと、ソース及びドレイン領域１１ｓ，１１ｄに挟まれたチャネル層上にゲート絶縁膜２を介して配置されたゲート電極２１を備える。図１に示した半導体基板１上にはゲート電極２１の表面を覆うようにＳｉＯ2膜等の層間絶縁膜１２が配置されている。ソース及びドレイン領域１１ｓ，１１ｄ上には、ソースコンタクト３ｓ及びドレインコンタクト３ｄを介してソース電極４ｓ及びドレイン電極４ｄが配置されている。
【０００９】
図１及び図２に示した半導体装置の製造方法を、図３〜図１５を用いて説明する。なお、以下に述べる半導体装置の製造方法では、図１に示したソース領域１１ｓ直上部分を主に説明する。
【００１０】
（イ）まず、半導体基板１を用意する。そして、半導体基板１に形成される半導体素子領域をＳＴＩで素子分離した後に、化学気相成長（ＣＶＤ）法等により、半導体基板１上にゲート絶縁膜２及びゲート電極となるポリシリコン層２１を図３に示すように堆積する。そして、フォトリソグラフィ技術及びエッチング技術等により、ゲート絶縁膜２及びポリシリコン層２１の一部を選択的に除去することで、図４に示すようにゲート電極２１を形成する。引き続き、ゲート電極２１をマスクとして用いてイオン注入及び熱処理を行い、半導体基板１の上部にソース及びドレイン領域１１ｓ，１１ｄを自己整合的に形成する。その後、図５に示すように、ＣＶＤ法等により、半導体基板１上にゲート電極２１を覆うように層間絶縁膜１２を例えば１．５μｍ程度堆積し、被処理基体を形成する。なお、この「被処理基体」は製造工程の進行と共に、随時「新たな被処理基体」に変化するものであり、現在対象とする処理プロセスがなされる基体という意味に定義される。
【００１１】
（ロ）次に、多層レジストプロセスを用いて、層間絶縁膜１２上に、ノボラック樹脂を主成分とするレジスト組成物等の第１レジスト膜１３を例えば３００〜５００ｎｍ程度塗布する。第１レジスト膜１３としては、特に、エッチング耐性の面から炭素含有量が８０重量％以上の有機化合物を使用することが望ましい。８０重量％より少ないと、エッチング耐性が低下し、更には第１絶縁膜１４との密着性が悪化する。更に、第１レジスト膜１３上に第１絶縁膜１４を例えば３０〜１００ｎｍ程度の膜厚Ｔ１で堆積する。第１絶縁膜１４がＳＯＧ膜であれば、第１レジスト膜１３上に塗布後、ベーキングすることにより第１絶縁膜１４を形成する。更に、図６に示すように、第１絶縁膜１４上にレジスト組成物等の第２レジスト膜１５を例えば４００ｎｍ程度塗布する。第２レジスト膜１５としては、第１レジスト膜１３と同様のレジスト組成物等が使用可能である。
【００１２】
（ハ）更に、第２レジスト膜１５上に第２絶縁膜１６を第１絶縁膜１４の膜厚Ｔ１より厚く、例えば１００〜３００ｎｍ程度の膜厚Ｔ２で堆積する。第２絶縁膜１６がＳＯＧ膜であれば、第２レジスト膜１５上に塗布後、ベーキングすることにより第２絶縁膜１６を形成する。引き続き、第２絶縁膜１６上に第３レジスト膜１７を図７に示すように塗布する。第３レジスト膜１７としては、ノボラック樹脂、ポリヒドロキシスチレン誘導体又はポリメタクリル酸メチル誘導体等を主成分とする一般的なフォトレジスト材料等が使用可能である。そして、フォトリソグラフィ技術を用いて第３レジスト膜１７を図８に示すようにパターニングする。引き続き、パターニングされた第３レジスト膜１７をマスクとして、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術を用いて、図９に示すように第２絶縁膜１６の一部を選択的に除去する。続いて、第２絶縁膜１６をマスクとして、ドライエッチング技術を用いて図１０に示すように第２レジスト膜１５の一部を除去し、同時に第３レジスト膜１７を除去する。更に、ドライエッチング技術により、第２絶縁膜１６をマスクとして用いて、図１１に示すように第１絶縁膜１４の一部を除去し、第１絶縁膜１４、第２レジスト膜１５及び第２絶縁膜１６の３層構造のマスクを形成する。このとき、第２絶縁膜１６の表面の一部は削られるが、第１絶縁膜１４の膜厚Ｔ１と膜厚Ｔ２の差分だけ高さ方向の一部が残存する。３層構造のマスクを用いて、ドライエッチング技術により図１２に示すように第１レジスト膜１３の一部を選択的に除去する。この結果、被処理基体（１１ｓ，１２）上に、第１レジスト膜１３、第１絶縁膜１４、第２レジスト膜１５及び第２絶縁膜１６の４層の積層構造からなるマスクのパターン（ホールパターン）が形成される。
【００１３】
（ニ）次に、フッ素（Ｆ）を含むガス系、例えばフルオロカーボン（Ｃ4Ｆ6）、酸素（Ｏ2）及びアルゴン（Ａｒ）等のガス系を用いたドライエッチング技術により、図１３に示すようにソース領域１１ｓまでの深さＤ１に対し、この深さＤ１よりも浅い深さＤ２まで層間絶縁膜１２を加工する。このとき第２絶縁膜１６は削られて消失し、更に第２レジスト膜１５に若干のファセット１８を生じるが、エッチング形状に影響を及ぼすには至っていない。ファセット１８が第１絶縁膜１４よりも上側にある時期に、層間絶縁膜１２の加工を実質的に中断する。
【００１４】
（ホ）次に、Ｆを含まないガス系、例えばＯ2ガス、水素（Ｈ2）ガス及びアンモニア（ＮＨ3）ガスのいずれかを用いたドライエッチング技術によって異方性を確保しながら、ファセット１８が形成された第２レジスト膜１５のみを図１４に示すように除去する。ここから、第１レジスト膜１３及び第１絶縁膜１４からなるマスクを用いて、Ｃ4Ｆ8、Ｏ2及びＡｒ等のガス系を用いたドライエッチング技術によって、図１５に示すように層間絶縁膜１２の一部を半導体基板１に達する所望の深さＤ１まで選択的に除去する。ここでも、第１絶縁膜１４の消失後、第１レジスト膜１３に若干のファセット１８を生じることはあるが、エッチング形状に影響を及ぼすまでに至らず、結果的に、溝部（コンタクトホール）１９等が形成される。溝部１９等に金属膜を埋め込むことにより、図１に示したソースコンタクト３ｓ及びドレインコンタクト３ｄが形成される。更に、ソースコンタクト３ｓ及びドレインコンタクト３ｄ上にソース電極４ｓ及びドレイン電極４ｄを形成する。その他必要な配線等を施して半導体装置が完成する。
【００１５】
ここで、本発明の実施の形態の比較例を、図２２及び図２３を用いて説明する。半導体基板１０１上にＳｉＯ2膜等の層間絶縁膜１０２を堆積する。層間絶縁膜１０２上に、レジスト膜１０３、ＳＯＧ膜及びレジスト膜を積層する。フォトリソグラフィ技術及びエッチング技術を用いて、ＳＯＧ膜上のレジスト膜をパターニングし、ＳＯＧ膜を加工したうえでレジスト膜１０３のホールパターンを形成する。続いてフルオロカーボン系ガスを用いたドライエッチング技術によって、図２２に示すように、レジスト膜１０３上の残存しているＳＯＧ膜を除去しつつ、レジスト膜１０３をマスクとして層間絶縁膜１０２を加工する。このとき、ドライエッチング時のイオン衝撃によるスパッタリング効果によってレジスト膜１０３にファセット１０４が生じる。ファセット１０４はエッチングの進行に伴い更に大きくなり、垂直に入射してきたイオンを反射し、イオンの軌道１０５を曲げてしまう。層間絶縁膜１０２に、この斜めに入射するイオンによる加工形状（ボーイング）１０６が生じる。このため、レジスト膜１０３を除去後、図２３に示すようにメタル材料の金属膜１０７をスパッタリングによって堆積するときに、ボーイング１０６部分はメタル材料が堆積しにくく、段切れ１０８を形成する。この段切れ１０８は明らかにデバイス特性を悪化させる。
【００１６】
これに対して、本発明の実施の形態に係る半導体装置の製造方法によれば、
図７に示すように第１絶縁膜１４より厚く第２絶縁膜１６を堆積し、第２絶縁膜１６の一部を残しながら第１絶縁膜１４を加工して、残存した第２絶縁膜１６をマスクとして第１レジスト膜１３を加工すること等で、図１２に示した第１レジスト膜１３、第１絶縁膜１４、第２レジスト膜１５及び第２絶縁膜１６の積層構造からなるマスクのパターン（ホールパターン）を形成可能となる。この積層マスクを用いて、層間絶縁膜１２の加工の際に、図１３に示したファセット１８の形成や変質・変形が生じた第２レジスト膜１５を、図１４に示すように加工途中で除去したうえで、図１５に示すように層間絶縁膜１２の残りの加工を行う。したがって、ファセット１８によるイオンの反射に起因したボーイングの形成を回避でき、垂直なコンタクトホールを形成することが可能となる。即ち、マスク材料形状に起因する形状異常のない絶縁膜加工を実現可能となる。
【００１７】
なお、図９に示した第２絶縁膜１６の加工、図１０に示した第２レジスト膜１５の加工、図１１に示した第１絶縁膜１４の加工、図１２に示した第１レジスト膜１３の加工、図１３に示した層間絶縁膜１２の加工、図１４に示した第２レジスト膜１５の除去、及び図１５に示した層間絶縁膜１２の加工は、フルオロカーボン系のガス系と、Ｏ2ガス系及びＨ2ガス系のいずれかとをガス供給源として少なくとも有する同一の絶縁膜ＲＩＥ装置によって連続処理することも可能である。このように、マスクの膜構成が複雑であるが、装置処理能力等への悪影響を避けることが出来る。また、図６及び図７に示した第１レジスト膜１３、第１絶縁膜１４、第２レジスト膜１５及び第２絶縁膜１６のそれぞれの塗布・堆積は、すべて通常用いられる塗布装置で連続して行うことが可能である。
【００１８】
（変形例）
本発明の実施の形態の変形例において、図１に示した半導体装置のゲート電極２１の加工工程を説明する。近年、微細化に伴いゲート電極のライン・エッジ・ラフネス（ＬＥＲ）を低減することが課題となっている。なぜならゲート電極の側壁が荒れているとトランジスタの性能バラツキが大きくなり、デバイスの歩留まりや信頼性を悪化させる要因になるからである。このＬＥＲ悪化は有機材料膜であるレジストがドライエッチング中のイオン照射によって変質・変形することが一因であると考えられる。
【００１９】
以下、本発明の実施の形態の変形例に係る半導体装置の製造方法を図１６〜図２１を用いて説明する。
【００２０】
（イ）図１に示すような半導体基板１を用意し、熱酸化やＣＶＤ法等により半導体基板１上にゲート絶縁膜及びゲート電極となるポリシリコン層２１を堆積する。次に、ＣＶＤ法等により、図１６に示すようにポリシリコン層２１上にゲート電極加工用のハードマスクとして例えばシリコン窒化膜（ＳｉＮ膜）等のハードマスク膜２２を３００ｎｍ程度堆積し、被処理基体を形成する。更に、被処理基体の最上層（ハードマスク膜）２２上に第１レジスト膜２３、第１絶縁膜２４、第２レジスト膜２５及び第１絶縁膜２４より膜厚が厚い第２絶縁膜２６を順次積層する。
【００２１】
（ロ）次に、第２絶縁膜２６上に第３レジスト膜２７を塗布し、第３レジスト膜２７をパターニングする。引き続き、図８〜図１２に示した第２絶縁膜１６、第２レジスト膜１５、第１絶縁膜１４及び第１レジスト膜１３を加工する手順と同様に、エッチング技術を用いて、第２絶縁膜２６、第２レジスト膜２５、第１絶縁膜２４及び第１レジスト膜２３を順次加工する。この結果、図１７に示すように第２絶縁膜２６、第２レジスト膜２５、第１絶縁膜２４及び第１レジスト膜２３からなる積層構造のマスクのパターン（ラインパターン）が形成される。
【００２２】
（ハ）次に、ドライエッチング技術を用いて、この積層構造のマスクを用いて露出したハードマスク膜２２を加工する。エッチング途中において、第２絶縁膜２６が削られて消失し、図１８に示すように、第２レジスト膜２５には有機材料の改質・変形にともなう凹部２８が形成され始めている。ここで、例えばＯ2ガスを用いたドライエッチング技術によって改質・変形した第２レジスト膜２５を図１９に示すように除去する。この結果、マスクの表面を凹部の無い平坦な状態に戻すことが可能である。
【００２３】
（ニ）次に、残存しているハードマスク膜２２を加工することによって、図２０に示すように再び凹部２９が若干生じる、もしくは生じる可能性があるものの、ハードマスク膜２２に転写するほどの悪化は避けることが出来る。続いて残存した第１レジスト膜２３をレジストリムーバ等を用いて除去すれば、図２１に示すように、ハードマスク膜２２からなるゲート電極加工用のハードマスクパターンを側壁荒れなく形成することができる。このハードマスクパターンをマスクとして用いてポリシリコン層２１を加工すれば、ＬＥＲを低減したゲート電極２１を形成可能となる。
【００２４】
ここで、本発明の実施の形態の変形例の比較例を、図２４及び図２５を用いて説明する。半導体基板上のポリシリコン層２０１上に、ゲート電極加工用のハードマスク膜２０２を堆積する。ハードマスク膜２０２上に、レジスト膜２０３、ＳＯＧ膜及びレジスト膜を積層する。フォトリソグラフィ技術及びエッチング技術を用いてＳＯＧ膜及びレジスト膜２０３からなる積層構造のラインパターンを形成する。続いてこの積層構造をマスクとしてハードマスク膜２０２をドライエッチング技術を用いて加工する。このとき、レジスト膜２０３上に残存していたＳＯＧ膜が削られて消失した後、図２４に示すようにドライエッチングによるイオン衝撃によって、レジスト膜２０３の上部に有機材料の改質・変形にともなう凹部２０５が生じている。更にエッチングが進行すると、図２５に示すように、凹部２０５がハードマスク膜２０２に転写し、ハードマスク膜２０２の凹部２０６を形成している。このハードマスク膜２０２を用いて下地のゲート電極２０１を加工した場合、凹部２０６がそのまま転写する事によってゲート電極２０１のＬＥＲが悪化し、デバイス特性を劣化させてしまう。
【００２５】
これに対して、本発明の実施の形態の変形例によれば、図１８に示すようにＯ2ガスを用いたドライエッチング技術によって改質・変形した第２レジスト膜２５を除去することによって、図１９に示すようにマスク表面を凹部の無い状態に戻すことが可能である。したがって、図２１に示すように側壁荒れの無いハードマスク膜２２のパターンを形成でき、ＬＥＲを低減したゲート電極形成が可能となる。このため、トランジスタの性能ばらつきが小さくなるので、デバイスの歩留まりや信頼性を向上させることができる。
【００２６】
（その他の実施の形態）
上記のように、本発明を実施の形態及び変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。既に述べた実施の形態及び変形例の説明においては、マスクとして第１レジスト膜１３，２３、第１絶縁膜１４，２４、第２レジスト膜１５，２５、第２絶縁膜１６，２６の４層の積層構造をそれぞれ説明したが、同様にして第３レジスト膜１７，２７上に第３絶縁膜、第４レジスト膜、第４絶縁膜、・・・・・、第ｍレジスト膜（ｍ：５以上の整数）、第ｍ絶縁膜を順に積層・加工して、マスクの層の数を増やすことにより、更に加工性・制御性を向上させることも可能である。
【００２７】
上記実施の形態では、半導体装置の製造方法について例示したが、本発明は、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子の製造方法のパターン形成工程に適用できることは、上記説明から容易に理解できるであろう。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態に係る半導体装置の一例を示す断面図（図２の線分Ｉ−Ｉに沿った断面図）である。
【図２】本発明の実施の形態に係る半導体装置の一例を示す層間絶縁膜を省略した上面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図３に引き続く工程断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図４に引き続く工程断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図５に引き続く工程断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図６に引き続く工程断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図７に引き続く工程断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図８に引き続く工程断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図９に引き続く工程断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１０に引き続く工程断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１１に引き続く工程断面図である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１２に引き続く工程断面図である。
【図１４】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１３に引き続く工程断面図である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法の一例を示す図１４に引き続く工程断面図である。
【図１６】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す工程斜視図である。
【図１７】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す図１６に引き続く工程斜視図である。
【図１８】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す図１７に引き続く工程斜視図である。
【図１９】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す図１８に引き続く工程斜視図である。
【図２０】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す図１９に引き続く工程斜視図である。
【図２１】本発明の実施の形態の変形例に係る半導体装置の製造方法の一例を示す図２０に引き続く工程斜視図である。
【図２２】比較例の半導体装置の製造方法の一例を示す工程断面図である。
【図２３】比較例の半導体装置の製造方法の一例を示す図２２に引き続く工程断面図である。
【図２４】比較例の半導体装置の製造方法の他の一例を示す工程斜視図である。
【図２５】比較例の半導体装置の製造方法の他の一例を示す図２４に引き続く工程斜視図である。
【符号の説明】
【００２９】
１…半導体基板
２…ゲート絶縁膜
３ｄ…ドレインコンタクト
３ｓ…ソースコンタクト
４ｄ…ドレイン電極
４ｓ…ソース電極
１１ｓ…半導体領域（ソース領域）
１１ｄ…半導体領域（ドレイン領域）
１２…層間絶縁膜
１３，２３…第１レジスト膜
１４，２４…第１絶縁膜
１５，２５…第２レジスト膜
１６，２６…第２絶縁膜
１７，２７…第３レジスト膜
２１…ゲート電極（ポリシリコン層）
２２…ハードマスク膜
【図１】
2006261530.tif 000003
【図２】
2006261530.tif 000004
【図３】
2006261530.tif 000005
【図４】
2006261530.tif 000006
【図５】
2006261530.tif 000007
【図６】
2006261530.tif 000008
【図７】
2006261530.tif 000009
【図８】
2006261530.tif 000010
【図９】
2006261530.tif 000011
【図１０】
2006261530.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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