(57)【要約】【課題】重金属による汚染の影響を低減し、リーク電流を低減することができる半導体装置及びその製造方法を提供すること。【解決手段】半導体装置１は、半導体基板中に形成されたｎ型半導体領域４と、ｎ型半導体領域４よりも半導体基板の表面から深い位置に形成されたｐ型半導体領域３と、ｐ型半導体領域３の一部に形成された重金属捕獲領域５とを有する。重金属捕獲領域５は、重金属の拡散速度がｐ型半導体領域３よりも重金属捕獲領域５において遅くなるように形成される。例えば、重金属捕獲領域５は、ホウ素がドープされたホウ素層を有する。【選択図】      図５
2006261452.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成されたｎ型半導体領域と、
前記ｎ型半導体領域よりも前記半導体基板の表面から深い位置に形成されたｐ型半導体領域と、
前記ｐ型半導体領域の一部に形成された重金属捕獲領域と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
重金属の拡散速度が前記ｐ型半導体領域よりも前記重金属捕獲領域において遅くなるように、前記重金属捕獲領域は形成された
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記重金属捕獲領域は、ホウ素がドープされたホウ素層を有し、
前記ホウ素層における前記ホウ素の濃度は、前記ｐ型半導体領域における濃度よりも高い
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記ホウ素層における前記ホウ素の濃度は、１×１０１８／ｃｍ３以上である
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記ｐ型半導体領域は、ｐ型ウエル層である
半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
更に、前記ｎ型半導体領域に接続されたキャパシタを有するメモリセルを具備する
半導体装置。
【請求項７】
（ａ）半導体装置が形成されたチップを提供する工程と、
ここで、前記半導体装置は、半導体基板中に形成されたｎ型半導体領域と、前記ｎ型半導体領域と接合するｐ型半導体領域とを備え、
（ｂ）前記チップをパッケージングする工程と、
（ｃ）前記（ｂ）工程の後に、前記ｎ型半導体領域と前記ｐ型半導体領域との間に、通常動作時よりも高い逆方向バイアスを印加する工程と
を具備する
半導体装置の製造方法。
【請求項８】
（Ａ）半導体装置が形成されたチップを提供する工程と、
ここで、前記半導体装置は、半導体基板中に形成されたｎ型半導体領域と、前記ｎ型半導体領域よりも前記半導体基板の表面から深い位置に形成されたｐ型半導体領域と、前記ｐ型半導体領域の一部に形成された重金属捕獲領域とを備え、
（Ｂ）前記チップをパッケージングする工程と、
（Ｃ）前記（Ｂ）工程の後に、前記ｎ型半導体領域と前記ｐ型半導体領域との間に、通常動作時よりも高い逆方向バイアスを印加する工程と
を具備する
半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記重金属捕獲領域は、ホウ素がドープされたホウ素層を有し、
前記ホウ素層における前記ホウ素の濃度は、前記ｐ型半導体領域における濃度よりも高い
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記ホウ素層における前記ホウ素の濃度は、１×１０１８／ｃｍ３以上である
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、半導体装置における重金属汚染の影響に対処するための技術に関する。
【背景技術】
【０００２】
半導体装置中のｐｎ接続には、空乏層が形成される。この空乏層中に結晶欠陥や重金属などが存在すると、それらは深い準位を形成し、電子と正孔の再結合中心となる。そのため、空乏層内で電流が発生し、動作電圧程度の比較的低い逆バイアス電圧によっても、接合リーク電流（junction leakage current）が流れる。接合リーク電流の増大は、回路の誤動作を招くため、重金属などの汚染物の除去が不可欠である。
【０００３】
特に、ＤＲＡＭ（Dynamic Random Access Memory）においては、キャパシタに電荷を格納することによって、データが保持される。よって、接合リーク電流の増大は、キャパシタからの電荷のリークを招き、ＤＲＡＭの情報保持特性の劣化の原因となる。従来のＤＲＡＭは、例えば、特許文献１や特許文献２に開示されている。
【０００４】
図１は、従来のＤＲＡＭの構造を示す断面図である。このＤＲＡＭ１００において、ビット線１３０を共有する２つのセルトランジスタが１つの活性領域に形成されている。その活性領域は、基板に埋め込まれた素子分離構造（STI: Shallow Trench Isolation）１１０によって囲まれている。また、基板中にｐ型ウエル層１０２が形成され、そのｐ型ウエル層１０２中にｐ型チャネルドープ層１０３が形成されている。ｐ型ウエル層１０２には、少なくとも基板電位が与えられ、また、ｐ型チャネルドープ層１０３は、トランジスタのしきい値電圧を決定する。また、基板表面付近には、ソース・ドレインとなるｎ型（低濃度）拡散層１０４が形成されている。また、ｎ型拡散層１０４の下には、特許文献２に記載されているような電界緩和のための埋め込み層１０９が形成されてもよい。尚、ｐ型ウエル層１０２の下部には、図示されていないｎ型埋め込みウエル層が形成されている。
【０００５】
基板上には、ゲート絶縁膜１１１が形成されており、そのゲート絶縁膜１１１上にはゲート電極１２０が形成されている。このゲート電極１２０は、リンが導入された多結晶シリコン膜と、タングステンシリサイド膜から構成されている。ゲート電極１２０の側面には、ゲート絶縁膜耐圧を向上させるために、熱酸化膜１２２が形成されている。また、ゲート電極１２０の側部には、サイドスペーサ１２３が形成されている。また、ゲート電極１２０の上部には、ゲート電極加工用の窒化シリコン膜１３２が形成されている。窒化シリコン膜１３２上には層間絶縁膜１３３が形成されている。
【０００６】
また、ゲート絶縁膜１１１、窒化シリコン膜１３２及び層間絶縁膜１３３を貫通するようにプラグ１３１が形成されている。プラグ１３１の１つは、ビット線１３０とｎ型拡散層１０４を接続している。他のプラグ１３１は、他のｎ型拡散層１０４とプラグ１４３とを接続している。そのプラグ１４３は、キャパシタ１５０に接続されている。また、ビット線１３０とプラグ１４３との間には、層間絶縁膜１４１が形成されている。更に、ビット線１３０とキャパシタ１５０の間には、層間絶縁膜１４２が形成されている。
【０００７】
このようなＤＲＡＭ１００を有する半導体装置は、上述のセルトランジスタを駆動し、かつ、情報処理をする周辺回路を有している。
【０００８】
図２は、半導体装置のチップを作製し、そのチップをパッケージ化するための、従来のフローを示している。また、図３は、製造されたパッケージの構造を模式的に示している。図３においては、例として、ＢＧＡ（Ball Grid Array）パッケージが示されている。半導体装置は、図２に示されるパッケージ組立工程を経て、図３に示されるようなＢＧＡパッケージに組立てられる。
【０００９】
従来の組立工程によれば、まず、半導体装置が形成されたウエハを所定の厚さにするために、ウエハの裏面（半導体装置が形成されていない側）の研削が行われる（ステップＳ１０１，Ｓ１０２）。次に、ダイシングが行われ、半導体チップ２００が得られる（ステップＳ１０３）。次に、その半導体チップ２００が、接着剤（あるいは接着テープ）２０２を介して、ＢＧＡ基板２０１に貼り付けられる（ステップＳ１０４）。次に、ワイヤボンディングが行われ、半導体チップ２００の電極パッドとＢＧＡ基板２０１の電極パッドとの間に、ワイヤ２０３が接続される（ステップＳ１０５）。次に、半導体チップ２００が樹脂２０４で封止され、また、樹脂硬化のためにベーキングが行われる（ステップＳ１０６）。最後に、ＢＧＡ基板２０１に、半田ボール２０５が取り付けられる（ステップＳ１０７）。
【００１０】
上述の半導体装置の製造方法によれば、ステップＳ１０１、Ｓ１０２において、銅やニッケルなどの重金属が、裏面からウエハ内に導入されることが知られている。図４は、ウエハ内に導入された銅及びニッケルの分布の一例を示している。図４において、縦軸は濃度を示し、横軸は裏面からの深さを示している。このような重金属は、半導体基板がシリコン基板である場合、上記ステップＳ１０６中のベーキングの熱によって、基板中を容易に拡散してしまう。そして、それら重金属は、図１に示されたＤＲＡＭ１００が形成された部分（ウエハ表面）に到達してしまう。例えば、樹脂硬化のためのベーキングが、１７５℃で数時間行われるとする。この熱負荷においては、銅の拡散長が約１ｍｍであり、ニッケルの拡散長が約０．１ｍｍである。よって、半導体チップの厚さが０．２ｍｍ以下まで薄くなると、重金属は、裏面からＤＲＡＭ１００が形成された表面部分に拡散してしまう。
【００１１】
図１に示されたＤＲＡＭ１００において、ｐ型ウエル層１０２（ｐ型チャネルドープ層１０３）とｎ型拡散層１０４との間に、ｐｎ接合が形成されている。ここで、上述の理由により、重金属が、ｐ型ウエル層１０２とｎ型拡散層１０４との間に形成される空乏層まで拡散してくる可能性がある。その場合、ＤＲＡＭ１００の動作時であってｐｎ接合に逆バイアスが印加される時、接合リーク電流が発生してしまう。特に、キャパシタ１５０に接続されたｎ型拡散層１０４とｐ型ウエル層１０２との接合において、接合リーク電流が発生すると、キャパシタ１５０に格納された情報が破壊されてしまう。このように、重金属による汚染は、ＤＲＡＭ１００の情報保持特性の劣化の原因となる。
【００１２】
【特許文献１】特開２００３−１７５８６号公報
【特許文献２】特許３２１２１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、重金属による汚染の影響を低減することができる半導体装置及びその製造方法を提供することにある。
【００１４】
本発明の他の目的は、リーク電流を低減することができる半導体装置及びその製造方法を提供することにある。
【００１５】
本発明の更に他の目的は、歩留まりを向上させることができる半導体装置及びその製造方法を提供することにある。
【００１６】
本発明の更に他の目的は、情報保持特性を向上させることができるＤＲＡＭ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明の第１の観点において、半導体装置（１）は、半導体基板中に形成されたｎ型半導体領域（４）と、ｎ型半導体領域（４）よりも半導体基板の表面から深い位置に形成されたｐ型半導体領域（２，３）と、ｐ型半導体領域（２，３）の一部に形成された重金属捕獲領域（５）とを有する。
【００１９】
この半導体装置（１）において、重金属の拡散速度がｐ型半導体領域（２，３）よりも重金属捕獲領域（５）において遅くなるように、重金属捕獲領域（５）は形成されている。例えば、重金属捕獲領域（５）は、ホウ素がドープされたホウ素層を有し、そのホウ素層におけるホウ素の濃度は、ｐ型半導体領域（３）における濃度よりも高い。そのホウ素層におけるホウ素の濃度は、例えば１×１０１８／ｃｍ３以上である。また、ｐ型半導体領域（２，３）は、ｐ型ウエル層である。
【００２０】
このような重金属捕獲領域（５）によって、重金属の拡散が防止される。従って、重金属による汚染の影響が低減され、リーク電流が低減される。この半導体装置（１）は、ｎ型半導体領域（４）に接続されたキャパシタ（５０）を有するメモリセルを備えていると好適である。すなわち、本発明に係る技術は、ＤＲＡＭに適用されると好ましい。リーク電流が低減されるので、ＤＲＡＭの情報保持特性が向上する。
【００２１】
本発明の第２の観点において、半導体装置の製造方法は、（ａ）半導体装置が形成されたチップを提供する工程を備える。この半導体装置は、半導体基板中に形成されたｎ型半導体領域（４）と、ｎ型半導体領域（４）と接合するｐ型半導体領域（２，３）とを備える。本発明に係る製造方法は、更に、（ｂ）チップをパッケージングする工程と、（ｃ）上記（ｂ）工程の後に、ｎ型半導体領域（４）とｐ型半導体領域（２，３）との間に、通常動作時よりも高い逆方向バイアスを印加する工程とを備える。
【００２２】
本発明の第３の観点において、半導体装置の製造方法は、（Ａ）半導体装置（１）が形成されたチップを提供する工程を備える。この半導体装置（１）は、半導体基板中に形成されたｎ型半導体領域（４）と、ｎ型半導体領域（４）よりも半導体基板の表面から深い位置に形成されたｐ型半導体領域（２，３）と、ｐ型半導体領域（２，３）の一部に形成された重金属捕獲領域（５）とを備える。重金属捕獲領域（５）は、例えば、ホウ素がドープされたホウ素層を有し、そのホウ素層におけるホウ素の濃度は、ｐ型半導体領域（３）における濃度よりも高い。そのホウ素層におけるホウ素の濃度は、例えば１×１０１８／ｃｍ３以上である。本発明に係る製造方法は、更に、（Ｂ）チップをパッケージングする工程と、（Ｃ）上記（Ｂ）工程の後に、ｎ型半導体領域（４）とｐ型半導体領域（２，３）との間に、通常動作時よりも高い逆方向バイアスを印加する工程とを備える。
【発明の効果】
【００２３】
本発明に係る半導体装置及びその製造方法によれば、重金属による汚染の影響が低減される。
【００２４】
本発明に係る半導体装置及びその製造方法によれば、リーク電流が低減される。
【００２５】
本発明に係る半導体装置及びその製造方法によれば、歩留まりが向上する。
【００２６】
本発明に係るＤＲＡＭ及びその製造方法によれば、情報保持特性が向上する。
【発明を実施するための最良の形態】
【００２７】
添付図面を参照して、本発明による半導体装置及びその製造方法を説明する。
【００２８】
（第１の実施の形態）
図５は、本発明に係る半導体装置の構造を示す断面図である。この半導体装置は、半導体基板（シリコン基板）上に形成されたＤＲＡＭ１を備えている。ＤＲＡＭ１において、ビット線３０を共有する２つのセルトランジスタが１つの活性領域に形成されている。その活性領域は、半導体基板に埋め込まれた素子分離構造（STI: Shallow Trench Isolation）１０によって囲まれている。また、基板中にｐ型ウエル層２が形成され、そのｐ型ウエル層２中にｐ型チャネルドープ層３が形成されている。ｐ型ウエル層２には、少なくとも基板電位が与えられ、また、ｐ型チャネルドープ層３は、トランジスタのしきい値電圧を決定する。また、基板表面付近には、ソース・ドレインとなるｎ型（低濃度）拡散層４が形成されている。つまり、ｐ型ウエル層２（ｐ型チャネルドープ層３）は、ｎ型拡散層４よりも半導体基板の表面から深い位置に形成されている。尚、ｐ型ウエル層２の下部には、図示されていないｎ型埋め込みウエル層が形成されている。
【００２９】
基板上には、ゲート絶縁膜１１が形成されており、そのゲート絶縁膜１１上にはゲート電極２０が形成されている。このゲート電極２０は、リンが導入された多結晶シリコン膜と、タングステンシリサイド膜から構成されている。ゲート電極２０の側面には、ゲート絶縁膜耐圧を向上させるために、熱酸化膜２２が形成されている。また、ゲート電極２０の側部には、サイドスペーサ２３が形成されている。また、ゲート電極２０の上部には、ゲート電極加工用の窒化シリコン膜３２が形成されている。窒化シリコン膜３２上には層間絶縁膜３３が形成されている。
【００３０】
また、ゲート絶縁膜１１、窒化シリコン膜３２及び層間絶縁膜３３を貫通するようにプラグ３１が形成されている。プラグ３１の１つは、ビット線３０とｎ型拡散層４を接続している。他のプラグ３１は、他のｎ型拡散層４とプラグ４３とを接続している。そのプラグ４３は、キャパシタ５０に接続されている。また、ビット線３０とプラグ４３との間には、層間絶縁膜４１が形成されている。更に、ビット線３０とキャパシタ５０の間には、層間絶縁膜４２が形成されている。
【００３１】
図５に示されるように、本発明によれば、ｐ型ウエル層２の一部に、重金属捕獲領域５が形成されている。ｐ型ウエル層２は、ｎ型拡散層４よりも基板表面から深い位置に形成されているので、重金属捕獲領域５も、ｎ型拡散層４よりも基板表面から深い位置に形成されている。また、図５に示されるように、重金属捕獲領域５は、ＳＴＩ１０よりも基板表面から深い位置に形成されていてもよい。
【００３２】
この重金属捕獲領域５は、例えば、ホウ素がドープされたホウ素層を有している。そのホウ素層におけるホウ素の濃度が、ｐ型ウエル層２における濃度よりも高くなるように、ホウ素層（高濃度ホウ素導入層）は形成されている。例えば、そのホウ素層におけるホウ素の濃度は、１×１０１８／ｃｍ３以上である。例えば、ホウ素の濃度は、３×１０１８／ｃｍ３である。これにより、重金属の拡散速度は、ｐ型ウエル層２よりも重金属捕獲領域５において遅くなる。
【００３３】
図５において、ＮＭＯＳトランジスタが例示されているが、ＰＭＯＳトランジスタが用いられてもよい。その場合、基板中にｎ型ウエル層が形成され、また、そのｎ型ウエル層上に、ソース・ドレインとしてのｐ型拡散層が形成される。また、ｎ型ウエル層の下方には、ｐ型埋め込みウエル層が形成される。この場合、上述の重金属捕獲領域５は、ｐ型埋め込みウエル層に形成されればよい。
【００３４】
すなわち、本発明によれば、基板中にｎ型半導体領域（ｎ型拡散層４；ｎ型ウエル）及びｐ型半導体領域（ｐ型ウエル層２，３；ｐ型埋め込みウエル層）が形成される。ｐ型半導体領域は、ｎ型半導体領域よりも半導体基板の表面から深い部分を有する。そして、そのｐ型半導体領域の一部の領域に、重金属捕獲領域５が設けられる。この重金属捕獲領域５の一部または全体は、ホウ素濃度が１×１０１８／ｃｍ３以上のホウ素高濃度層である。
【００３５】
高濃度のホウ素層が形成されているため、重金属捕獲領域５における重金属の拡散速度は、その領域の周りよりも遅くなる。従って、図２に示された組立工程が行われたとしても、重金属は、ウエハ裏面から素子部分まで到達しにくくなる。銅やニッケルなどの重金属が、ベーキングの熱によりウエハ裏面から表面の方へ拡散してきたとしても、それら重金属は、本発明による重金属捕獲領域５に捕獲される。従って、ｐ型ウエル層２（ｐ型チャネルドープ層３）とｎ型拡散層４との接合により形成される空乏層に到達する重金属が減少する。このように、本発明に係る半導体装置によれば、重金属による汚染の影響が低減される。よって、空乏層における接合リーク電流の発生が抑制される。接合リーク電流が低減されるため、特、ＤＲＡＭにおいては、情報保持特性が向上する。
【００３６】
（第２の実施の形態）
図６は、本発明に係るパッケージ組立工程を示すフローチャートである。このパッケージ組立工程により、半導体装置のチップが提供され、そのチップがパッケージ化される。例として、図３に示されたＢＧＡ（Ball Grid Array）パッケージが製造されるとする。
【００３７】
まず、半導体装置が形成されたウエハを所定の厚さにするために、ウエハの裏面（半導体装置が形成されていない側）の研削が行われる（ステップＳ１，Ｓ２）。次に、ダイシングが行われ、半導体チップ２００が得られる（ステップＳ３）。次に、その半導体チップ２００が、接着剤（あるいは接着テープ）２０２を介して、ＢＧＡ基板２０１に貼り付けられる（ステップＳ４）。次に、ワイヤボンディングが行われ、半導体チップ２００の電極パッドとＢＧＡ基板２０１の電極パッドとの間に、ワイヤ２０３が接続される（ステップＳ５）。次に、半導体チップ２００が樹脂２０４で封止され、また、樹脂硬化のためにベーキングが行われる（ステップＳ６）。次に、ＢＧＡ基板２０１に、半田ボール２０５が取り付けられる（ステップＳ７）。
【００３８】
更に、本発明によれば、パッケージ組み立て後に、ｐ型ウエル層２（ｐ型チャネルドープ層３）とｎ型拡散層４との間に、通常動作時よりも高い逆方向バイアスが印加される（ステップＳ８）。
【００３９】
図７Ａ及び図７Ｂは、上記ステップＳ８による作用・効果を説明するためのバンド図である。図７Ａ及び図７Ｂにおいて、上側のバンドが伝導帯ＣＢで、下側のバンドが価電子帯ＶＢである。正にイオン化した重金属イオンは、Ｍ＋で示されている。上記ステップＳ１、Ｓ２において導入された重金属が、ステップＳ６におけるベーキングの熱負荷によって、ｐ型ウエル層２（ｐ型チャネルドープ層３）とｎ型拡散層４との間に形成される空乏層７に拡散してくる。この時、図７Ａに示されるように、正にイオン化した重金属Ｍ＋は、ｐ型ウエル層２側に引き寄せられる。また、上記ステップＳ８において、逆方向バイアスが印加されると、図７Ｂに示されるように、バンドの曲がりが急峻になる。その結果、重金属イオンＭ＋の移動が促進、加速される。
【００４０】
このように、ｐ型ウエル層２（ｐ型チャネルドープ層３）とｎ型拡散層４との間に、通常動作時よりも高い逆方向バイアスを印加することによって、空乏層７に達した重金属を有効に取り除けることが可能となる。従って、本発明に係る半導体装置の製造方法によれば、重金属による汚染の影響が低減される。よって、空乏層７における接合リーク電流の発生が抑制される。接合リーク電流が低減されるため、特、ＤＲＡＭにおいては、情報保持特性が向上する。
【００４１】
（第３の実施の形態）
第１の実施の形態で示された半導体装置（図５参照）が提供された後、第２の実施の形態で示されたパッケージ組立工程（図６参照）が実行されると、更に効果的である。すなわち、半導体装置のｐ型ウエル層２には、重金属捕獲領域５が形成されている。また、パッケージ組み立て後に、ｐ型ウエル層２（ｐ型チャネルドープ層３）とｎ型拡散層４との間に、通常動作時よりも高い逆方向バイアスが印加される（ステップＳ８）。
【００４２】
本実施の形態による作用・効果は以下の通りである。図６に示されたステップＳ１、Ｓ２において導入された重金属が、ステップＳ６におけるベーキングの熱負荷によって、ウエハ裏面から表面の方へ拡散してくる。この場合、重金属捕獲領域５が形成されているので、ｐ型ウエル層２（ｐ型チャネルドープ層３）とｎ型拡散層４との接合により形成される空乏層７に到達する重金属が減少する。
【００４３】
また、図８には、図７Ａ及び図７Ｂと同様のバンド図が示されている。図８において、上側のバンドが伝導帯ＣＢで、下側のバンドが価電子帯ＶＢである。正にイオン化した重金属イオンは、Ｍ＋で示されている。重金属捕獲領域５を通り抜けて重金属が空乏層７に到達したとしても、図８に示されるように、正にイオン化した重金属Ｍ＋は、ｐ型ウエル層２側に引き寄せられる。ステップＳ８において、逆方向バイアスが印加されると、バンドの曲がりが急峻になり、重金属イオンＭ＋の移動が促進、加速される。更に、重金属捕獲領域５におけるホウ素濃度が１×１０１８／ｃｍ３以上の場合、図８に示されるように、バンドの曲がりが急峻になり、重金属が高濃度ホウ素層に捕獲される。
【００４４】
このように、本発明に係る半導体装置及びその製造方法によれば、重金属による汚染の影響が低減される。重金属が空乏層７に達したとしても、その重金属を空乏層７から効果的に取り除くことが可能である。従って、空乏層７における接合リーク電流の発生が更に抑制される。接合リーク電流が低減されるため、特、ＤＲＡＭにおいては、情報保持特性が向上する。
【００４５】
以下、本発明による効果を数値的に示すために、本願発明者らによって行われた実験の結果が開示される。半導体装置としては、図１に示された従来のＤＲＡＭ１００と、図５に示された本発明に係るＤＲＡＭ１の２種類が用いられた。また、パッケージ組立方法としては、図２に示された従来の手法と、図６に示された本発明に係る手法の２通りが用いられた。これらの組み合わせにより、４種類のパッケージが製造された。パッケージとしては、図３に示されたＢＧＡパッケージが用いられた。
【００４６】
図９には、これら４種類のパッケージのそれぞれに対する選別歩留が示されている。この選別工程においては、ｎ型拡散層４に動作電圧（１．８Ｖ）が印加され、また、ｐ型チャネルドープ層３およびｐ型ウエル層２に動作電圧（−０．５Ｖ）が印加された状態で、情報保持特性の評価がなされている。
【００４７】
まず、従来技術の場合、すなわち、図１に示されたＤＲＡＭ１００と、図２に示された手法が用いられた場合、所定の情報保持特性を満足した選別歩留は、９５％であった。
【００４８】
次に、第１の実施の形態の場合、すなわち、図５に示されたＤＲＡＭ１と、図２に示された手法が用いられた場合、所定の情報保持特性を満足した選別歩留は、９７％であった。選別歩留は、従来技術より向上した。この歩留向上は、ＳＴＩ下部に設けられた重金属捕獲領域５が、パッケージ組立時の重金属汚染の影響を低減したためである。
【００４９】
次に、第２の実施の形態の場合、すなわち、図１に示されたＤＲＡＭ１００と、図６に示された手法が用いられた場合、所定の情報保持特性を満足した選別歩留は、９８％であった。ここで、選別工程の前の上記ステップＳ８において、ｎ型拡散層４に動作電圧（１．８Ｖ）より大きい電圧（３Ｖ）が印加され、また、ｐ型チャネルドープ層３およびｐ型ウエル層２に動作電圧（−０．５Ｖ）より大きい電圧（−１．５Ｖ）が印加された状態で、２時間動作が行われた。このように、通常動作時よりも高い逆方向バイアスを印加する工程を設けることにより、選別歩留は、従来技術より向上した。この歩留向上は、バンドの曲がりが急峻化し、空乏層７に達した重金属がｐ型ウエル層２側に引き寄せられたためである。
【００５０】
次に、第３の実施の形態の場合、すなわち、図５に示されたＤＲＡＭ１と、図６に示された手法が用いられた場合、所定の情報保持特性を満足した選別歩留は、９９．５％まで向上した。このように、本発明に係る半導体装置とその製造方法を組み合わせることによって、選別歩留を飛躍的に向上させることが可能となった。この歩留向上は、空乏層７に達する重金属が重金属捕獲領域５によって有効に取り除かれ、また、空乏層７に達した重金属がｐ型ウエル層２側に引き寄せられたためである。
【００５１】
以上に説明されたように、本発明に係る半導体装置及びその製造方法によれば、重金属による汚染の影響が低減される。従って、リーク電流が低減される。また、歩留まりが向上し、コストが低減される。更に、本発明に係るＤＲＡＭ及びその製造方法によれば、情報保持特性が向上する。情報保持特性が向上するので、消費電力が低減される。
【図面の簡単な説明】
【００５２】
【図１】図１は、従来のＤＲＡＭの構造を示す断面図である。
【図２】図２は、従来のパッケージ組立工程を示すフローチャートである。
【図３】図３は、ＢＧＡパッケージの構造を示す模式図である。
【図４】図４は、従来のＤＲＡＭにおける重金属の分布を示すグラフである。
【図５】図５は、本発明に係る半導体装置の構造を示す断面図である。
【図６】図６は、本発明に係るパッケージ組立工程を示すフローチャートである。
【図７Ａ】図７Ａは、本発明の第２の実施の形態による作用を説明するためのバンド図である。
【図７Ｂ】図７Ｂは、本発明の第２の実施の形態による作用を説明するためのバンド図である。
【図８】図８は、本発明の第３の実施の形態による作用を説明するためのバンド図である。
【図９】図９は、本発明の効果を説明するための図である。
【符号の説明】
【００５３】
１    ＤＲＡＭ
２    ｐ型ウエル層
３    ｐ型チャネルドープ層
４    ｎ型拡散層
５    重金属捕獲領域
７    空乏層
１０    ＳＴＩ
１１    ゲート絶縁膜
２０    ゲート電極
２２    酸化膜
２３    サイドスペーサ
３０    ビット線
３１    プラグ
３２    窒化シリコン膜
３３    層間絶縁膜
４１    層間絶縁膜
４２    層間絶縁膜
４３    プラグ
５０    キャパシタ
２００    半導体チップ
２０１    ＢＧＡ基板
２０２    接着剤
２０３    ワイヤ
２０４    樹脂
２０５    半田ボール
【図１】
2006261452.tif 000003
【図２】
2006261452.tif 000004
【図３】
2006261452.tif 000005
【図４】
2006261452.tif 000006
【図５】
2006261452.tif 000007
【図６】
2006261452.tif 000008
【図７Ａ】
2006261452.tif 000009
【図７Ｂ】
2006261452.tif 000010
【図８】
2006261452.tif 000011
【図９】
2006261452.tif 000012