(57)【要約】【課題】  受信側制御部の電源オフ時に送信側制御部を即時にディセーブルにして受信側制御部にかかる電気的ストレスを低減して耐破壊性能を向上させる。【解決手段】  通常動作中、コントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２が何等かの障害により電源オフになると、エンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１がオン状態によりリセット回路３１の出力“Ｈ”レベルがＡＮＤ回路３２の一方の入力端子に入力され、もう一方の入力端子には電源Ｖｃｃ−２オフに対応する“Ｌ”レベルの信号が入力される。これにより、ＡＮＤ回路３２の出力は“Ｈ”レベルとなり、該出力がリセット信号としてエンジンＩ／Ｆ部１８７に入力され、該リセット信号に基づくリセット動作によりエンジンＩ／Ｆ部１８７がディセーブルに制御される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
送信インタフェース部を有する送信側制御部と、受信インタフェース部を有する受信側制御部とを接続した状態で、各々異なる電源で動作する前記送信インタフェース部及び受信インタフェース部間の接合制御を行なうインタフェース制御回路において、
前記送信側制御部は、
前記受信インタフェース部の電源レベルを取り込む電源レベル取込手段と、
前記電源レベル取込手段により取り込まれた電源レベルに基づき前記受信インタフェース部が電源オフであることを検知して前記送信インタフェース部をディセーブルに制御する制御手段と
を具備することを特徴とするインタフェース制御回路。
【請求項２】
前記制御手段は、
前記受信インタフェース部の電源レベルと、前記送信インタフェース部の電源レベルを入力し、該両入力の論理演算により前記送信インタフェース部をディセーブルにする制御信号を出力する論理演算回路により構成される
ことを特徴とする請求項１記載のインタフェース制御回路。
【請求項３】
前記受信側制御部は、
前記受信インタフェース部の電源レベルが規定レベルより低下したことを検知して該受信インタフェース部をリセットする受信側リセット回路
を具備し、
前記論理演算回路は、
前記受信インタフェース部の電源レベルとして、前記受信側リセット回路の出力を入力する
ことを特徴とする請求項２記載のインタフェース制御回路。
【請求項４】
前記送信側制御部は、
前記論理演算回路における前記受信インタフェース部の電源レベル入力ラインに介挿され、前記送信側制御部と前記受信側制御部が接続手段により接続された時には接地接続され、前記送信側制御部と前記受信側制御部が前記接続手段による接続を解除された時には前記受信インタフェース部の電源オン時相当の信号を出力するバッファ回路
を具備することを特徴とする請求項２記載のインタフェース制御回路。
【請求項５】
前記送信側制御部は、
入出力ポートに接続される電源ラインを通じて前記送信インタフェース部及び受信インタフェース部各電源の電源状態を監視する監視手段と、
前記制御手段により前記送信インタフェース部がディセーブルに制御された時、前記監視手段の監視結果に基づき障害原因を特定する障害原因特定手段
を具備することを特徴とする請求項１記載のインタフェース制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各々異なる電源で動作する送信インタフェース部及び受信インタフェース部間の接合制御を行なうインタフェース制御回路に係わり、詳しくは、受信インタフェース部の電源オフ時に送信側インタフェース部からのデータ送信によって受信側インタフェース部にかかる電気的ストレスを低減するための送信ディセーブル制御機能の改良に関する。
【背景技術】
【０００２】
近年、プリンタ機能や複写機能等を有する複合機等の画像形成装置では、省電力モードを備える機種が増えつつある。
【０００３】
省電力モードでは、消費電力を低減するため、例えば、画像形成処理不要時には、印刷エンジン部や該印刷エンジン部を制御するエンジン制御基板の電源供給をオフしたり、エンジン制御基板に対向する制御側であるコントローラ基板内の動作不要部分に対する電源供給をオフするなどの電源制御が行なわれる。
【０００４】
ここで、画像形成処理不要時に電源オフの対象となるコントローラ基板内の動作不要部分としては、印刷エンジン部とのインタフェース（Ｉ／Ｆ）を司るエンジンＩ／Ｆ回路などがある。
【０００５】
つまり、省電力モードでは、印刷エンジン部とエンジン制御基板、及びコントローラ基板内のエンジンＩ／Ｆ回路の電源がオフに制御される。
【０００６】
その後、省電力モードから通常モードに復帰する時、それまで電源オフしていた基板や回路への電源供給が再開される。
【０００７】
しかしながら、例えば、エンジン制御基板の電源立ち上がりとコントローラ基板内のエンジンＩ／Ｆ回路の電源立ち上がりを完全に同期させることは困難であり、送信側であるエンジンＩ／Ｆ回路の信号の初期レベルによっては、受信側であるエンジン制御基板の電源が所定のレベルまで立ち上がっていない状態に対して電流が回り込むなどの電気的ストレスを与え、受信側デバイス（エンジン制御基板）の仕様によっては、最悪時には破壊に至る可能性もある。
【０００８】
このように、受信側が電源断となった時に送信側からのデータ送信によって受信側の回路が破壊されることを防止するための対策として、下記特許文献１記載のバッファ回路では、受信側バッファ回路の電源がオフの時、送信側バッファ回路の入力が“Ｈｉｇｈ”レベルであっても、受信側バッファ回路の電源オフに起因するローインピーダンスの影響により出力ラインが“Ｌｏｗ”レベルとなる回路構造を採用し、バッファの入力と出力のレベルが異なることを検出回路で検出して送信側バッファ回路をディセーブル（無効）とするようにしている。
【特許文献１】特開平５−３７３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１記載の技術（従来技術）では、送信側バッファ回路から一旦信号を出力した後に、該送信側バッファ回路の入力と出力とのレベルの相違を検出するため、当該レベル相違検出処理期間中のデータ送信によって、電源がオフされた状態の受信側バッファ回路に対して少なからず電気的ストレスがかかるという問題点があった。
【００１０】
更に、従来技術において、検出回路は、送信側バッファ回路の入力と出力のレベルの相違によりエラーを検出することはできても、そのエラー原因を特定する機能は有しておらず、エラー原因を特定して復旧作業を迅速に進めることができないという問題点があった。
【００１１】
本発明は、上記問題点を解消し、受信側制御部の電源オフ時に送信側制御部を即時にディセーブルにすることにより受信側制御部にかかる電気的ストレスを低減して耐破壊性能を向上させることができると共に、ディセーブルに至った時の障害原因の特定も容易に行なうことが可能なインタフェース制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１記載の発明は、送信インタフェース部を有する送信側制御部と、受信インタフェース部を有する受信側制御部とを接続した状態で、各々異なる電源で動作する前記送信インタフェース部及び受信インタフェース部間の接合制御を行なうインタフェース制御回路において、前記送信側制御部は、前記受信インタフェース部の電源レベルを取り込む電源レベル取込手段と、前記電源レベル取込手段により取り込まれた電源レベルに基づき前記受信インタフェース部が電源オフであることを検知して前記送信インタフェース部をディセーブルに制御する制御手段とを具備することを特徴とする。
【００１３】
請求項２記載の発明は、上記請求項１記載の発明において、前記制御手段は、前記受信インタフェース部の電源レベルと、前記送信インタフェース部の電源レベルを入力し、該両入力の論理演算により前記送信インタフェース部をディセーブルにする制御信号を出力する論理演算回路により構成されることを特徴とする。
【００１４】
請求項３記載の発明は、上記請求項２記載の発明において、前記受信側制御部は、前記受信インタフェース部の電源レベルが規定レベルより低下したことを検知して該受信インタフェース部をリセットする受信側リセット回路を具備し、前記論理演算回路は、前記受信インタフェース部の電源レベルとして、前記受信側リセット回路の出力を入力することを特徴とする。
【００１５】
請求項４記載の発明は、上記請求項２記載の発明において、前記送信側制御部は、前記論理演算回路における前記受信インタフェース部の電源レベル入力ラインに介挿され、前記送信側制御部と前記受信側制御部が接続手段により接続された時には接地接続され、前記送信側制御部と前記受信側制御部が前記接続手段による接続を解除された時には前記受信インタフェース部の電源オン時相当の信号を出力するバッファ回路を具備することを特徴とする。
【００１６】
請求項５記載の発明は、上記請求項１記載の発明において、前記送信側制御部は、入出力ポートに接続される電源ラインを通じて前記送信インタフェース部及び受信インタフェース部各電源の電源状態を監視する監視手段と、前記制御手段により前記送信インタフェース部がディセーブルに制御された時、前記監視手段の監視結果に基づき障害原因を特定する障害原因特定手段を具備することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、送信側制御部内の送信インタフェース部と、受信側制御部内の受信インタフェース部とが対向接続されて各々異なる電源で動作する構成における送信及び受信インタフェース部間の接合制御に際し、送信側制御部が、受信インタフェース部の電源レベルを取りこみ、該取り込まれた電源レベルに基づき受信インタフェース部が電源オフであることを検知して送信インタフェース部をディセーブルに制御するようにしたため、従来のように、送信側回路から一旦信号を出力した後に、該送信側回路の入力と出力とのレベルの相違を検出する等の処理時間をかけることなく、受信側回路（受信インタフェース部）の電源オフ時に送信側回路（送信インタフェース部）を即時にディセーブルにすることができ、これにより、受信側回路にかかる電気的ストレスを低減して耐破壊性能を向上させることができる。
【００１８】
望ましくは、本発明において、制御手段は、受信インタフェース部の電源レベルと、送信インタフェース部の電源レベルを入力し、該両入力の論理演算により送信インタフェース部をディセーブルにする制御信号を出力する論理演算回路によって実現でき、この論理演算回路を用いたハード構成によってディセーブルを起動するため、受信インタフェース部の電源オフ時、送信インタフェース部をディセーブルする制御の即時性を高めることができる。
【００１９】
また、本発明では、受信インタフェース部の電源レベルを監視して該受信インタフェース部をリセットする受信側リセット回路を有し、論理演算回路は、受信インタフェース部の電源レベルとして上記受信側リセット回路の出力を入力するため、受信側インタフェース部の電源が安定した後に、論理演算回路を通じて送信側のディセーブル制御が実施でき、かつ、受信側インタフェース部の電源の立ち上がり波形に影響を受けないディセーブル制御を実現できる。
【００２０】
また、本発明によれば、送信側制御部は、論理演算回路における受信インタフェース部の電源レベル入力ラインに挿入され、送信側制御部と受信制御部の接続時には接地接続され、接続解除時には受信インタフェース部の電源オン時相当の信号を出力するバッファ回路を有するため、受信側制御部をコネクタ等により接続しないで送信側制御部単体での検査を行う際、受信側インタフェース部の電源レベルによって送信側インタフェース部にリセット（ディセーブル）がかかることを防止できる。
【００２１】
また、本発明によれば、送信側制御部は、送信インタフェース部がディセーブルに制御された時、入出力ポートに接続される電源ラインを通じて監視される送信及び受信インタフェース部各電源の電源状態に基づき障害原因を特定する障害原因特定手段を有するため、送信インタフェース部がディセーブルに制御された時、入出力ポートに引き込まれている上記各電源の状態を見ることで障害原因を容易に特定でき、該障害原因を例えばエラーコードの表示等により報知することで、障害の発生した基板（受信制御部内の受信インタフェース等）の交換等の障害復旧作業への迅速な対応が図れると共に、基板の誤交換などの不適切な対応を防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について添付図面を参照して詳細に説明する。
【００２３】
図１は、本発明に係る画像形成装置の機能構成を示すブロック図である。
【００２４】
この画像形成装置１０は、例えば、プリンタ、複写（コピー）、スキャナ、ＦＡＸ（ファクシミリ）等の各機能を１台に集約した複合機であり、相手ファクシミリ装置等との通信インタフェースを司る通信インタフェース（Ｉ／Ｆ）部１１、複数のキーと液晶表示器等の表示部を有する操作パネルから成り、該操作パネルのキー押下により上記各種機能〔プリンタ、コピー、スキャナ、ＦＡＸ〕の実行指示等を入力すると共に、操作ガイダンスや実行機能の動作状態等の各種情報を表示部に表示する操作表示部１２、原稿上の画像を読み取る読取部（スキャナ）１３、印刷エンジン部及び印刷エンジン制御部を有し、読取部１３により読み取られた画像データ、ＰＣ（パーソナル・コンピュータ）等のホスト（情報処理端末）５０から入力されるデータ、ＦＡＸ受信した画像データ等を上記印刷エンジン部により記録媒体に印刷（画像形成）する画像形成部１４、ホスト５０から入力されるデータを画像形成部１４で印刷する印刷（プリンタ）機能、読取部１３で原稿から読み取られた画像データを画像形成部１４で印刷する複写（コピー）機能、読取部１３で原稿から読み取られた画像データを通信Ｉ／Ｆ部１１を介して相手ファクシミリ装置に送信すると共に、相手ファクシミリ装置から通信Ｉ／Ｆ部１１を介して受信される画像データを画像形成部１４で印刷するファクシミリ（ＦＡＸ）伝送機能機能等の各種機能に係わる制御を行なう他、装置全体の制御を行なう制御部１８、商用交流（ＡＣ）電源を各電圧の直流電源に各々変換する複数の直流電源回路２０（２０−１，２０−２，…）を具備して構成される。
【００２５】
図２は、本発明に係わる画像形成装置（図１参照）の画像形成部１４及び制御部１８の詳細構成を示すブロック図である。
【００２６】
図２において、画像形成部１４は、制御部１４内の後述するエンジンインタフェース（Ｉ／Ｆ）部１８７から送信されるビットマップデータを受信し、該ビットマップデータを後述する印刷エンジン１６に転送するエンジン制御部１５、該エンジン制御部１５の制御下で、ビットマップデータに基づき、電子写真プロセスにより、上記画像データに対応する画像を記録媒体に印刷出力する印刷エンジン１６を備える。
【００２７】
また、制御部１８は、ＣＰＵ（中央制御部）１８１、該ＣＰＵ１８１とシステムバスＢ１及びＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）バスＢ２間のデータの橋渡しを行うバスブリッジ（Ｂｕｓ  Ｂｒｉｄｇｅ）１８２、システムバスＢ１に接続され、システムを制御するデータ等を記憶するシステムＲＡＭ（Ｓｙｓｔｅｍ  ＲＡＭ）１８３、同じく、上記各種機能動作用のプログラム等を記憶するプログラムＲＯＭ（Ｐｒｏｇｒａｍ  ＲＯＭ）１８４、Ｉ／ＯバスＢ２に接続され、ＣＰＵ１８１とホスト５０とのインタフェースを司るホストインタフェース（Ｉ／Ｆ）部１８５、同じく、ＣＰＵ１８１とユーザインタフェース（ＵＩ）手段である操作表示部（操作パネル＝ＵＩパネル）１２とのインタフェースを司るＵＩインタフェース（Ｉ／Ｆ）部１８６、同じく、ＣＰＵ１８１と画像形成部１４内のエンジン制御部１５とのインタフェースを司るエンジンインタフェース（Ｉ／Ｆ）部１８７を具備して構成される。
【００２８】
ＣＰＵ１８１は、上記各Ｉ／Ｆ部１８５，１８６，１８７を通じて、それぞれ、当該各Ｉ／Ｆ部１８５，１８６，１８７に接続されるホスト５０、操作パネル１２、画像形成部１４間で制御データをはじめとする各種データを送受しつつ該当する各機能の動作制御を行なう。
【００２９】
なお、Ｉ／ＯバスＢ２に接続されるＩ／Ｆとしては、この他、ＣＰＵ１８１と読取部１３間のインタフェースを行うスキャナＩ／Ｆ部等もあるが、図２においては図示を省略している。
【００３０】
ここで、例えば、ホスト５０から印刷指示されたデータの印刷動作に着目すると、制御部１８のＣＰＵ１８１は、ホスト５０から印刷指示されたデータをホストＩ／Ｆ部１８５を通じて取り込み、該データを画像形成部１４内の印刷エンジン１６で印刷可能なビットマップデータに変換した後、該ビットマップデータを、エンジンＩ／Ｆ部１８７を通じ、ビデオクロック等の同期信号に同期させてエンジン制御部１５に転送する。
【００３１】
エンジン制御部１５は、エンジンＩ／Ｆ部１８７から転送されてくるビットマップデータを、内部に設けられる制御部インタフェース部（以下、コントローラＩ／Ｆ部）１５１で受信して印刷エンジン１６に送る処理を行い、印刷エンジン１６はエンジン制御部１５内のコントローラＩ／Ｆ部１５１を通じて送られてくるビットマップデータに基づき記録媒体に画像を印刷出力する。
【００３２】
上記印刷動作制御に係わるデータ転送を考えた場合、制御部１８と該制御部１８内のエンジンＩ／Ｆ１８７がそれぞれ送信側処理手段と送信側Ｉ／Ｆ手段の役目を果たし、画像形成部１４内のエンジン制御部１５と該エンジン制御部１５内のコントローラＩ／Ｆ部１５１がそれぞれ受信側処理手段と受信側Ｉ／Ｆ手段の役目を果たしている。
【００３３】
これら送信側処理手段、送信側Ｉ／Ｆ手段、受信側処理手段及び受信側Ｉ／Ｆ手段は、それぞれ、電子回路基板により構成され、該当する各直流電源回路２０から供給される各々異なる電源で動作している。
【００３４】
そして、省電力を図るために、上記送信側処理手段及び送信側Ｉ／Ｆ手段と、受信側処理手段及び受信側Ｉ／Ｆ手段が動作不要な場合にはそれぞれ電源をオフにして給電を停止し、動作が必要になった場合に電源をオンにして給電を再開するという電源オン／オフ制御が制御部１８（例えば、Ｉ／ＯバスＢ２に接続して設けることができる電源制御部）によって実現されている。
【００３５】
このような運用状況下において、送信側Ｉ／Ｆ手段が電源オンの時に受信側Ｉ／Ｆ手段が電源オフとなった場合における受信側Ｉ／Ｆ手段の破壊を防止するため、本発明の画像形成装置１０では、送信側Ｉ／Ｆ手段と受信側Ｉ／Ｆ手段との間の結合制御すなわちインタフェース制御機能として、送信側処理手段は、受信側Ｉ／Ｆ手段の電源がオフとなった時、自処理手段内のインタフェース回路（送信側Ｉ／Ｆ手段）を通じた受信側Ｉ／Ｆ手段への信号出力を即時にディセーブル（ハイインピーダンス状態）に制御する制御手段を備えている。
【００３６】
この制御手段は、例えば、受信側Ｉ／Ｆ手段の電源レベルと、送信側Ｉ／Ｆ手段の電源レベルを入力し、該両入力の論理演算により送信側Ｉ／Ｆ手段をディセーブル（ハイインピーダンス状態）にする制御信号を出力する論理演算回路（後述の各実施例におけるＡＮＤ回路３２）により構成される。
【００３７】
以下、本発明に係わる送信側Ｉ／Ｆ手段と受信側Ｉ／Ｆ手段間のインタフェース制御機能について各実施例を挙げて詳細に説明する。
【実施例１】
【００３８】
図３は、実施例１に係わる画像形成装置１０の制御部１８及びエンジン制御部１５間のインタフェース制御に係わる機能構成を示すブロック図である。
【００３９】
なお、図３は、制御部１８とエンジン制御部１５が例えばコネクタ２５により対向して接続されている状態を示している。
【００４０】
本実施例において、制御部１８とエンジン制御部１５との接続は、上記コネクタ２５に限らず、ケーブル等の他の接続手段を用いても実現できる。
【００４１】
図３において、制御部１８には、上述したＣＰＵ１８１、バスブリッジ１８２、エンジンＩ／Ｆ１８７の他、リセット回路３１、２入力（この例では反転入力）／１出力の論理演算回路〔ＡＮＤ回路：負論理ＯＲ（正論値）ＡＮＤ回路〕３２、ＡＮＤ回路３２の一入力端子と上記コネクタ２５間に設けられる対向側電源引込線３６が備わる。
【００４２】
一方、エンジン制御部１５には、上述したコントローラＩ／Ｆ部１５１の他、該コントローラＩ／Ｆ部１５１の電源線と上記コネクタ２５間に設けられる電源送込み線４６が備わる。
【００４３】
制御部１８とエンジン制御部１５が上記コネクタ２５により接続された時、エンジンＩ／Ｆ１８７の出力線３５とコントローラＩ／Ｆ１５１の入力線４５が当該コネクタ２５を介して導通可能に接続されると共に、制御部１８内の対向側電源引込線３６とエンジン制御部１５内の電源送込み線４６とがコネクタ２５を介して導通可能に接続される。
【００４４】
図３において、制御部１８では、エンジンＩ／Ｆ部１８７が、直流電源回路２０から供給される電源Ｖｃｃ−１により動作し、ＣＰＵ１８１及びバスブリッジ１８２は他の直流電源回路２０から供給される別の電源（例えば、Ｖｃｃ−０）により動作する。電源Ｖｃｃ−１と電源Ｖｃｃ−０は、直流電源回路２０から供給される電源を制御部１８内でＦＥＴ等を用いて電源系統を分離しても良い。
【００４５】
他方、エンジン制御部１５では、コントローラＩ／Ｆ１５１が、更に他の直流電源回路２０から供給される電源Ｖｃｃ−２により動作する。
【００４６】
電源Ｖｃｃ−１で動作するエンジンＩ／Ｆ部１８７を有する制御部１８において、リセット回路３１は、電源Ｖｃｃ−１の電圧レベルを監視し、該電圧レベルが規定レベルにある時には例えば“Ｈｉｇｈ（以下、Ｈ）”レベルの信号を、また、電源Ｖｃｃ−１の電源レベルが規定レベルより低下した時には“Ｌｏｗ（以下、Ｌ）”レベルの信号を出力する。
【００４７】
なお、リセット回路３１は、電源Ｖｃｃ−１の電源レベルが規定レベルより低下した時の出力信号をリセット信号としてエンジンＩ／Ｆ部１８７に出力する機能回路であるが、本実施例では、当該リセット回路３１の出力がＡＮＤ回路３２の一入力端子に入力されている。
【００４８】
ＡＮＤ回路３２は、制御部１８のエンジンＩ／Ｆ部１８７の出力をディセーブル（ｄｉｓａｂｌｅ）にするためのリセット信号を出力する回路であり、一方（第１）の入力端子にはリセット回路３１の出力側が、もう一方（第２）の入力端子には対向側電源引込線３６が各々接続されると共に、出力端子はエンジンＩ／Ｆ１８７のリセット信号入力端子に接続されている。
【００４９】
これにより、ＡＮＤ回路３２は、第１の入力端子に入力されるリセット回路３１の出力と、第２の入力端子に入力される（エンジン制御部１５側から電源送込み線４６→コネクタ２５→対向側電源引込線３６を通じて入力される）エンジン制御部１５内のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２の電圧レベル間での負論理和演算を行い、該演算結果をエンジンＩ／Ｆ部１８７のリセット信号入力端子に出力する。
【００５０】
ここで、エンジンＩ／Ｆ部１８７は、ＡＮＤ回路３２における負論理和演算結果がアクティブ〔 “Ｌ”レベル〕となった時の出力信号をリセット信号として取り込んで自Ｉ／Ｆ部をリセットする仕様を有するものとする。
【００５１】
また、制御部１８において、バスブリッジ１８２には汎用Ｉ／Ｏポート（ＰＩＯ）１８２１が設けられ、該ＰＩＯ１８２１には、エンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１と、対向電源引込線３６を通じてエンジン制御部１５から引き込まれるコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２が接続されている。
【００５２】
これにより、ＣＰＵ１８は、制御部１８内のエンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１と、エンジン制御部１５内のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２の電圧レベルを各々個別に検知することができる。
【００５３】
かかる実施例１の構成において、制御部１８及びエンジン制御部１５が絡むプリンタ動作等に関する動作制御時、省電力モードから通常モードに切り換えられ、制御部１８においては電源Ｖｃｃ−１が給電されることによりエンジンＩ／Ｆ部１８７が例えばホスト５０から印刷指示されたデータをビットマップデータに変換してコントローラＩ／Ｆ部１５１に転送する送信側Ｉ／Ｆ手段として動作し、他方、エンジン制御部１５においては電源Ｖｃｃ−２が給電されることによりコントローラＩ／Ｆ部１５１がエンジンＩ／Ｆ部１８７から転送されてくるビットマップデータを印刷エンジン１６に受け渡す受信側Ｉ／Ｆ手段として動作する。
【００５４】
この通常モードでの運用中、電源Ｖｃｃ−２が何等かの障害によって電源オフとなった時の動作について図４を参照して説明する。
【００５５】
図４は、正常動作から電源Ｖｃｃ−２オフへと移行する時の制御部１８及びエンジン制御部１５各部の信号並びに動作状態を示すタイミングチャートである。
【００５６】
図４に示すように、時間ｔ１１までの正常動作時、電源Ｖｃｃ−１〔図４（ａ）〕はオン状態（“Ｈ”レベル）にあり、リセット回路３１の出力〔図４（ｂ）〕も“Ｈ”レベルを維持している。
【００５７】
また、この正常動作時、電源Ｖｃｃ−２〔図４（ｃ）〕もオン状態（“Ｈ”レベル）にある。
【００５８】
これにより、上記リセット回路３１の出力“Ｈ”レベルと、電源Ｖｃｃ−２の電圧レベル“Ｈ”レベルを入力とするＡＮＤ回路３２の出力〔図４（ｄ）〕は“Ｈ”レベルとなり、エンジンＩ／Ｆ部１８７の動作状態〔図４（ｅ）〕は、ＡＮＤ回路３２からのリセット信号を受信しないために通常動作状態（ｅｎａｂｌｅ：信号ドライブ状態）を維持している。
【００５９】
併せて、エンジン制御部１５側でも、電源Ｖｃｃ−２〔図４（ｃ）〕がオン状態（“Ｈ”レベル）にあることにより、コントローラＩ／Ｆ部１５１の動作状態〔図４（ｆ）〕は通常動作状態（ｅｎａｂｌｅ）を維持している。
【００６０】
かかる通常動作中、時間ｔ１１で電源Ｖｃｃ−２が何等かの障害により電源オフになると、電源Ｖｃｃ−１〔図４（ａ）〕がオン状態（“Ｈ”レベル）で、リセット回路３１の出力〔図４（ｂ）〕も“Ｈ”レベルのまま、電源Ｖｃｃ−２〔図４（ｃ）〕がオフ状態（“Ｌ”レベル）になる。
【００６１】
これにより、上記リセット回路３１の出力“Ｈ”レベルと、電源Ｖｃｃ−２の電圧レベル“Ｌ”レベルを入力とするＡＮＤ回路３２の出力〔図４（ｄ）〕は“Ｌ”レベルとなり、該出力がリセット信号としてエンジンＩ／Ｆ部１８７に入力される。
【００６２】
その結果、エンジンＩ／Ｆ部１８７の動作状態〔図４（ｅ）〕は、ＡＮＤ回路３２からのリセット信号に基づくリセット動作によりｄｉｓａｂｌｅ状態となる。
【００６３】
ここで、エンジン制御部１５のコントーラＩ／Ｆ部１５１は、時間ｔ１１での電源Ｖｃｃ−２の電源オフに合わせてｄｉｓａｂｌｅ状態となっているが、ＡＮＤ回路３２の働きによって、電源Ｖｃｃ−２の電源オフ後、即時にエンジンＩ／Ｆ部１８７がディセーブル状態に制御されてデータ（ビットマップデータ）の送出が停止されるため、ディセーブル状態の受信側（コントーラＩ／Ｆ部１５１）に対する送信側（エンジンＩ／Ｆ部１８７）からのデータ送信が続いて受信側の破壊が起こる事態を未然に防止できる。
【００６４】
また、電源Ｖｃｃ−２の電源オフにより即時にエンジンＩ／Ｆ部１８７がディセーブル状態に制御されると、当該ディセーブル状態に移行したことを認識したＣＰＵ１８１がＰＩＯ１８２１にアクセスして該ＰＩＯ１８２１に引き込まれている電源Ｖｃｃ−１及び電源Ｖｃｃ−２の電圧レベルを検知する処理を行う。
【００６５】
図４に示す例の場合、ＣＰＵ１８１は、時間ｔ１１でエンジンＩ／Ｆ部１８７がディセーブル状態になった後、ＰＩＯ１８２１を通じて電源Ｖｃｃ−２がオフとなったことを検知し、該電源Ｖｃｃ−２により動作するコントローラＩ／Ｆ１５１が障害に陥ったことを特定する。
【００６６】
更に、ＣＰＵ１８１は、この時の障害特定結果を操作パネル１２の表示部に表示することも可能である。
【００６７】
上記障害特定結果の具体例として、例えば、「コントローラＩ／Ｆ１５に障害発生」を意味するエラーコード等を操作パネル１２に表示することにより、ユーザによる受信側Ｉ／Ｆ手段の障害復旧の迅速な対応が可能になる。
【００６８】
次に、図３に示す本実施例の構成において、省電力モードから通常モードへの復帰する際の動作について図５を参照して説明する。
【００６９】
図５は、省電力モードから通常動作（プリンタ動作等）モード移行時の制御部１８及びエンジン制御部１５各部の信号並びに動作状態を示すタイミングチャートである。
【００７０】
省電力モードでは、電源制御回路１９の制御によって、印刷エンジン１６やエンジン制御部１５、及び制御部１８内のエンジンＩ／Ｆ部１８７などに対する給電が停止され、電力消費が抑えられている。
【００７１】
従って、図５における時間ｔ２１までの省電力モードでは、エンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１〔図５（ａ）〕はオフ状態（“Ｌ”レベル）にあるのは勿論、エンジン制御部１５内のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２〔図５（ｃ）〕もオフ状態（“Ｌ”レベル）にある。
【００７２】
この時、エンジンＩ／Ｆ部１８７の動作状態〔図５（ｅ）〕も、コントローラＩ／Ｆ部１５１の動作状態〔図５（ｆ）〕も共にｄｉｓａｂｌｅ状態に保たれる。
【００７３】
省電力モード継続中、時間ｔ２１において、例えばホスト５０からプリント指示が与えられる等により印刷エンジン１６やエンジン制御部１５、及び制御部１８内のエンジンＩ／Ｆ部１８７を動作する必要に迫られると、制御部１８がエンジンＩ／Ｆ部１８７及びコントローラＩ／Ｆ１５１の電源をオンにする制御を行なう。
【００７４】
この省電力モードからの復帰時、通常であれば、エンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１及びコントローラＩ／Ｆ１５１の電源Ｖｃｃ−２は同時に電源オンするが、同図に示すように、電源Ｖｃｃ−１が時間ｔ２１でオンになるのに対して、所定時間遅れて時間ｔ２２でオンになる事態が起こり得る。
【００７５】
本実施例の構成（図３参照）では、このような状況下においても、ＡＮＤ回路３２による上述のディセーブル制御機能が働く。
【００７６】
具体的には、時間ｔ２１以降時間ｔ２２まで、エンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１〔図５（ａ）〕がオン状態（“Ｈ”レベル）で、かつコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２〔図５（ｃ）〕がオフ状態（“Ｌ”レベル）である期間が続き、当該期間中は、電源Ｖｃｃ−１を監視しているリセット回路３１の出力〔図５（ｂ）〕は“Ｈ”レベルとなり、該リセット回路３１の出力“Ｈ”レベルと、電源Ｖｃｃ−２の電圧レベル“Ｌ”レベルを入力とするＡＮＤ回路３２の出力〔図５（ｄ）〕は“Ｌ”レベルとなり、エンジンＩ／Ｆ部１８７の動作状態〔図５（ｅ）〕は、ＡＮＤ回路３２からのリセット信号を受信し続けることによりｄｉｓａｂｌｅ状態に保たれる。
【００７７】
従って、この期間中は、送信側であるエンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１〔図５（ａ）〕がオン状態（“Ｈ”レベル）であっても、当該エンジンＩ／Ｆ部１８７がディセーブル状態に維持されてデータ送信が行われないことから、受信側であるコントローラＩ／Ｆ部１５１で電源Ｖｃｃ−２〔図５（ｃ）〕がオフ状態（“Ｌ”レベル）のために受信できない状態の時に送信側からデータが送信されることはなく、受信側の破壊は未然に防止できる。
【００７８】
なお、図５に示す省電力モードからの復帰動作時、コントローラＩ／Ｆ部１５１で電源Ｖｃｃ−２が正常に電源オンせず、エンジンＩ／Ｆ部１８７がディセーブル状態に制御された場合、制御部１８のＣＰＵ１８１は、エンジンＩ／Ｆ部１８７の初期化を行う必要があるが、この時には、エンジンＩ／Ｆ部１８７に対してＡＮＤ回路３２からリセット信号が入力されているため、アクセスが不可であり、当該画像形成装置１０が正常に起動しないことになる。
【００７９】
しかしながら、この時、ＣＰＵ１８１は、バスブリッジ１８２内のＰＩＯにアクセスすることで、コントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２がオフであるという障害原因を特定することができ、該特定した障害原因を操作パネル１２に表示することができる。
【００８０】
なお、特定した障害原因は、操作パネル１２上にエラーコード等により表示するようにすれば、ユーザが障害原因を認識し易くなり、障害復旧作業を迅速に行える他、正常な基板が誤って交換される等、不適切な対応の防止にもつながり、利便性を高めることができる。
【００８１】
このように、本実施例では、データ送信側処理基板（この例では、制御部１８）は、データ受信側処理基板（同、エンジン制御部１５）内の対送信側Ｉ／Ｆ手段（同、コントローラＩ／Ｆ部１５１）の電源がオフとなった時、自処理基板内の対受信側Ｉ／Ｆ手段（同、エンジンＩ／Ｆ部１８７）を即時にディセーブルに制御する制御手段を設けたため、正常動作中に対送信側Ｉ／Ｆ手段（同、コントローラＩ／Ｆ部１５１）の電源がオフとなった時も、省電力モードからの復帰時に対送信側Ｉ／Ｆ手段（同、コントローラＩ／Ｆ部１５１）の電源が正常にオン状態にならなかった時にも、送信側からのデータ送信を即時に停止することにより、電源断により受信応答できない受信側に電気的ストレスがかかること、最悪の場合には破壊に至ることを未然に回避できる。
【００８２】
特に、本実施例では、送信側Ｉ／Ｆ手段すなわち制御部１８のエンジンＩ／Ｆ部１８７の出力をディセーブル（ｄｉｓａｂｌｅ）にするためのリセット信号を出力する回路を論理演算回路によるハードウェア構成で実現するため、電源が規定レベルを少し割っただけで即時にディセーブル状態に移行でき、受信側にストレスがかかる期間を短縮し、その分だけ対破壊性能を向上させることができる。
【００８３】
また、本実施例では、データ送信側処理基板（この例では、制御部１８）は、自処理基板内の対受信側Ｉ／Ｆ手段の電源と、データ受信側処理基板（同、エンジン制御部１５）内の対送信側Ｉ／Ｆ手段の電源の電源レベルを各々監視する構成としてＰＩＯ１８２１を備え、自処理基板内の対受信側Ｉ／Ｆ手段がディセーブル状態に制御された時、電源レベル監視手段の電源レベル監視結果に基づき障害状況を特定する障害状況特定機能を備えるため、ディセーブルに至った障害をユーザに報知することができ、基板交換等の適切な対応を促し、迅速な障害復旧が行える。
【実施例２】
【００８４】
図６は、実施例２に係わる画像形成装置１０の制御部１８Ａ及びエンジン制御部１５Ａ間のインタフェース制御に係わる機能構成を示すブロック図である。
【００８５】
図６において、図３に示した実施例１に係わる制御部１８及びエンジン制御部１５内の各部と同様の機能を果たす部分には同一の符号を付している。
【００８６】
図６に示すように、実施例２に係わる特有の構成として、エンジン制御部１５Ａは、コントローラＩ／Ｆ部１５１の動作用電源Ｖｃｃ−２の電圧レベルを監視し、該電圧レベルが規定レベルにある時には例えば“Ｈ”レベルの信号を、また、電源Ｖｃｃ−２の電源レベルが規定レベルより低下した時には“Ｌ”レベルの信号を出力するリセット回路４１が設けられる。
【００８７】
なお、リセット回路４１は、Ｖｃｃ−２の電源レベルが規定レベルより低下した時の出力信号をリセット信号としてコントローラＩ／Ｆ部１５１に出力する機能回路であるが、本実施例では、当該リセット回路４１の出力はＡＮＤ回路３２の一入力端子にも取り込まれる構成となっている。
【００８８】
また、エンジン制御部１５Ａには、上記リセット回路４１の出力端子とコネクタ２５間にリセット出力送込み線４７が設けられる。
【００８９】
一方、制御部１８側では、ＡＮＤ回路３２の一入力端子（リセット回路３１の出力に接続される方でない入力端子）とコネクタ２５間に、対向側リセット出力取込線３７が設けられる。
【００９０】
この対向側リセット出力取込線３７は、バスブリッジ１８２内のＰＩＯ１８２１のリセット出力取込端子にも接続されている。
【００９１】
図６において、制御部１８Ａとエンジン制御部１５Ａがコネクタ２５により接続された時、エンジンＩ／Ｆ１８７の出力線３５とコントローラＩ／Ｆ１５１の入力線４５が当該コネクタ２５を介して導通可能に接続されると共に、制御部１８Ａ内の対向側リセット出力取込線３７とエンジン制御部１５内のリセット出力送込み線４７とがコネクタ２５を介して導通可能に接続される。
【００９２】
このように、実施例２では、エンジン制御部１５ＡのコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２を監視するリセット回路４１の出力を、リセット出力送込み線４７、コネクタ２５及び対向側リセット出力引込線３７を通じてＡＮＤ回路３２の入力端子に引き込む構成を有している。
【００９３】
従って、本実施例の構成上の特徴は、先に述べた実施例１では制御部１８内のＡＮＤ回路３２の入力端子に対向側のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２を取り込む構成であったのに対して、本実施例では、ＡＮＤ回路３２の入力端子に対向側のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２のレベルを監視するリセット回路４１の出力を取り込む構成とした点にある。これ以外の構成は、実施例１に係わる構成（図３参照）と同様である。
【００９４】
また、その動作に関しては、通常動作中におけるコントローラＩ／Ｆ部１５１（受信側Ｉ／Ｆ手段）の電源オフ時（図４参照）、あるいは、省電力モードから通常動作への復帰時（図５参照）、実施例１では、ＡＮＤ回路３２が、制御部１８内のリセット回路３１の出力とエンジン制御部１５内のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２の電圧レベルとの負論理和演算によりリセット信号（アクティブ）を出力してエンジンＩ／Ｆ部１８７をディセーブルに制御していたのに対して、実施例２では、ＡＮＤ回路３２が、制御部１８内のリセット回路３１の出力とエンジン制御部１５内のリセット回路４１の出力との負論理和演算によりリセット信号（アクティブ）を出力してエンジンＩ／Ｆ部１８７をディセーブルに制御することになる。
【００９５】
なお、この実施例２のディセーブル制御に係わる動作は、図４中、あるいは図５中における電源Ｖｃｃ−２に関するタイミングチャート〔図４（ｃ），図５（ｃ）〕をエンジン制御部１５内のリセット回路４１の出力のタイミングチャートとして置き換えることで実現できるため、ここでの詳しい説明は割愛する。
【００９６】
但し、本実施例では、エンジン制御部１５内のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２の電圧レベルをリセット回路４１を通してＡＮＤ回路３２に入力することで、電源Ｖｃｃ−２の電圧レベルが安定した後に、制御部１８内のエンジンＩ／Ｆ部１８７の出力をイネーブルできるという利点を有する他、エンジンＩ／Ｆ部１８７のリセット信号となるＡＮＤ回路３２の出力が電源Ｖｃｃ−２の立ち上がり時の波形に影響されることがないという効果も見込める。
【実施例３】
【００９７】
図７は、実施例３に係わる画像形成装置１０の制御部１８Ｂ及びエンジン制御部１５Ｂ間のインタフェース制御に係わる機能構成を示すブロック図である。
【００９８】
図７において、図６に示した実施例２に係わる制御部１８Ａ及びエンジン制御部１５Ａ内の各部と同様の機能を果たす部分には同一の符号を付している。
【００９９】
図７に示すように、実施例３に係わる特有の構成として、制御部１８には、ＡＮＤ回路３２の一入力端子への入力ライン（エンジン制御部１５Ｂからの電源引込ライン３７につながるライン）に、３ステートバッファ３３が介挿されている。
【０１００】
この３ステートバッファ３３は、コネクタ２５によって制御部１８Ｂとエンジン制御部１５Ｂとが接続された時に、コネクタ２５及びエンジン制御部１５Ｂ内のアース線４２を介してＧＮＤ（接地）に接続されるようになっている。
【０１０１】
従って、この時には、エンジン制御部１５Ｂのリセット回路４１の出力が、リセット出力送込み線４７、コネクタ２５、対向側リセット出力引込線３７、３ステートバッファ３３を通じてＡＮＤ回路３２の入力となる。
【０１０２】
これにより、ＡＮＤ回路３２は、実施例２と同様に動作し、正常動作中に電源Ｖｃｃ−２が電源オフとなった場合、あるいは、省電力モードから通常動作モードへの復帰時に電源Ｖｃｃ−１がオンとなった後、電源Ｖｃｃ−２がオフのままの場合、リセット信号を出力してエンジンＩ／Ｆ部１８７をディセーブルに制御する。
【０１０３】
これに対し、制御部１８Ｂとエンジン制御部１５Ｂとがコネクタ２５による接続を解除された時には、３ステートバッファ３３のゲート端子は、ＧＮＤへの接続も解除される。
【０１０４】
この状態で、ＡＮＤ回路３２の入力端子には、コネクタ２５による制御部１８Ｂとエンジン制御部１５Ｂ間の接続時に取り込まれるリセット回路４１の出力のうち、コントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２が電源オンの時の出力相当の信号レベルが入力される。
【０１０５】
この時、ＡＮＤ回路３２は、エンジンＩ／Ｆ部１８７の電源Ｖｃｃ−１がオン状態にある限り、“Ｈ”レベルの信号（非リセット信号）を出力し、これにより、エンジンＩ／Ｆ部１８７にディセーブルがかかることはない。
【０１０６】
このように、本実施例では、ＡＮＤ回路３２における電源Ｖｃｃ−２の電源レベル入力ラインに、制御部１８Ｂとエンジン制御部１５Ｂ間のコネクタ２５による接続時にはＧＮＤ接続され、上記コネクタ２５による接続解除時にはコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２オン時にレベルに相当する信号を出力する３ステートバッファ３３を挿入したため、制御部１８からコネクタ２５によるエンジン制御部１５Ｂの接続を解いて制御部１８単体での検査を行う際、送信側Ｉ／Ｆ手段であるエンジンＩ／Ｆ部１８７にリセットがかかることを防止でき、制御部１８単体での検査作業を円滑に進めることができる。
【０１０７】
なお、上記各実施例においては、制御部１８のエンジンＩ／Ｆ部１８７の出力をディセーブルとするために、エンジンＩ／Ｆ部１８７のリセット信号を使うようにしたが、専用のゲート信号を設け、該ゲート信号の制御を行なうようにしても良い。
【０１０８】
この場合には、ゲート信号には、エンジン制御部１５内のコントローラＩ／Ｆ部１５１の電源Ｖｃｃ−２、若しくは、該電源Ｖｃｃ−２の電源レベルに基づくリセット回路４１の出力を直接接続すれば良い。
【０１０９】
また、上記実施例では、制御部１８からエンジン制御部１５へのデータ出力時を前提としたデータ送信ディセーブル制御について説明したが、両者の間では、当然ながら、エンジン制御部１５から制御部１８へのデータ出力も行われる。
【０１１０】
この場合には、送信側制御部となるエンジン制御部１５に上記実施例における制御部１８と同様のディセーブル回路を設け、かつ受信側制御部となる制御部１８に上記実施例におけるエンジン制御部１５と同様のディセーブル支援回路を設けることにより、同様の機能を実現できる。
【０１１１】
この他、本発明は、上記し、且つ図面に示す実施例に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。
【０１１２】
例えば、本発明は、実施例で挙げた画像形成装置に限らず、各々異なる電源で動作する送信側制御部と受信側制御部間の対向接続構成を有する各種電子機器に広く適用可能である。
【産業上の利用可能性】
【０１１３】
本発明は、送信側制御部内の送信インタフェース部と、受信側制御部内の受信インタフェース部とが対向接続されて各々異なる電源で動作する構成を有する画像形成装置等の各種電子機器に適用でき、送信側制御部が、受信インタフェース部の電源レベルを取りこみ、該取り込まれた電源レベルに基づき受信インタフェース部が電源オフであることを検知して即時に送信インタフェース部をディセーブルに制御することにより、受信側回路にかかる電気的ストレスを低減して耐破壊性能を向上させることができる。
【図面の簡単な説明】
【０１１４】
【図１】本発明に係る画像形成装置の機能構成を示すブロック図。
【図２】本発明の画像形成装置の画像形成部及び制御部の詳細構成を示すブロック図。
【図３】実施例１に係わる画像形成装置の制御部及びエンジン制御部間のインタフェース制御に係わる機能構成を示すブロック図。
【図４】正常動作から受信側電源オフ移行時の制御部及びエンジン制御部各部の信号並びに動作状態を示すタイミングチャート。
【図５】省電力モードから通常動作移行時の制御部及びエンジン制御部各部の信号並びに動作状態を示すタイミングチャート。
【図６】実施例２に係わる画像形成装置の制御部及びエンジン制御部間のインタフェース制御に係わる機能構成を示すブロック図。
【図７】実施例３に係わる画像形成装置の制御部及びエンジン制御部間のインタフェース制御に係わる機能構成を示すブロック図。
【符号の説明】
【０１１５】
１０…画像形成装置、１１…通信インタフェース（Ｉ／Ｆ）部、１２…操作表示部（操作パネル）、１３…読取部（スキャナ）、１４…画像形成部、１５，１５Ａ，１５Ｂ…エンジン制御部、１５１…コントローラインタフェース（Ｉ／Ｆ）部、４１…リセット回路、４２…アース線、４５…入力線、４６…電源送込み線、４７…リセット出力送込み線、１６…印刷エンジン、１８，１８Ａ，１８Ｂ…制御部、１８１…ＣＰＵ（中央制御部）、１８２…バスブリッジ（Ｂｕｓ  Ｂｒｉｄｇｅ）、１８２１…Ｉ／Ｏポート（ＰＩＯ）、１８３…システムＲＡＭ（Ｓｙｓｔｅｍ  ＲＡＭ）、１８４…プログラムＲＯＭ（Ｐｒｏｇｒａｍ  ＲＡＭ）、１８５…ホストインタフェース（Ｉ／Ｆ）部、１８６…ＵＩインタフェース（Ｉ／Ｆ）部、１８７エンジンインタフェース（Ｉ／Ｆ）部、３１…リセット回路、３２…論理演算回路（ＡＮＤ回路）、３３…３ステートバッファ、３５…出力線、３６…対向側電源引込線、３７…対向側リセット出力引込線、２０（２０−１，２０−１，…）…直流電源回路、５０…ホスト（情報処理端末）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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