(57)【要約】【課題】  回路構成または処理の煩雑化が低減された半導体記憶装置およびメモリセルの救済方法を提供する。【解決手段】  強誘電体メモリ１００は、ビットラインＢＬ００およびＢＬｂ００とワードラインＷＬ１とに接続されたメモリセルＭＣ１００と、ビットラインＢＬ００およびＢＬｂ００と補助用ワードラインＡＷＬとに接続された補助用メモリセルＡＭＣ００と、ビットラインＢＬ００およびＢＬｂ００の電位を検出するセンスアンプ部１６３と、ワードラインＷＬ１を駆動するワードラインドライバ１２０と、ワードラインドライバ１２０がワードラインＷＬ１を駆動する際、補助用ワードラインＡＷＬを駆動する補助用ワードラインドライバ１５０とを有する。【選択図】          図１
2006209817.tif 000002
【特許請求の範囲】
【請求項１】
所定のビット線および第１ワード線に接続された非補助用メモリセルと、
前記所定のビット線および第２ワード線に接続された補助用メモリセルと、
前記第１ワード線を駆動する第１駆動回路と、
前記第１駆動回路が前記第１ワード線を駆動する際、前記第２ワード線を駆動する第２駆動回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１ワード線を示す第１アドレスを保持し、入力された第２アドレスと前記第１アドレスとを比較する判定回路をさらに有し、
前記第２駆動回路は、前記第１アドレスと前記第２アドレスとが一致した場合、前記第２ワード線を駆動することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記判定回路には所定信号が入力され、
前記判定回路は、前記所定信号の電位が第１レベルである場合、前記第１アドレスと前記第２アドレスとを比較し、前記所定信号の電位が第２レベルである場合、動作しないことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記非補助用メモリセルは、第１コンデンサと、前記第１ワード線の電位に基づいて前記第１コンデンサと前記所定のビット線との間の接続をオン／オフする第１トランジスタとを有し、
前記補助用メモリセルは、第２コンデンサと、前記第２ワード線の電位に基づいて前記第２コンデンサと前記所定のビット線との間の接続をオン／オフする第２トランジスタとを有することを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記所定のビット線は第１および第２ビット線よりなり、
前記非補助用メモリセルは、２つの第１コンデンサと、前記第１ワード線の電位に基づいて前記２つの第１コンデンサうち一方と前記第１ビット線との間の接続をオン／オフする第１トランジスタと、前記第１ワード線の電位に基づいて前記２つの第１コンデンサのうち他方と前記第２ビット線との間の接続をオン／オフする第２トランジスタとを有し、
前記補助用メモリセルは、２つの第２コンデンサと、前記第２ワード線の電位に基づいて前記２つの第２コンデンサうち一方と前記第２ビット線との間の接続をオン／オフする第３トランジスタと、前記第２ワード線の電位に基づいて前記２つの第２コンデンサのうち他方と前記第２ビット線との間の接続をオン／オフする第４トランジスタとを有し、
前記第１ビット線の電位と前記第２ビット線の電位とを検出し、当該第１および第２ビット線の電位差を取得する検出回路をさらに有することを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１および第２コンデンサは強誘電体キャパシタであることを特徴とする請求項４または５記載の半導体記憶装置。
【請求項７】
前記第１駆動回路は、それぞれメモリセルが接続された複数のワード線を駆動し、
前記第１ワード線は前記複数のワード線のいずれかであることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
所定のビット線へデータを出力する非補助用メモリセルからの読み出し／書き込みを、前記所定のビット線へデータを出力する補助用メモリセルを用いて救済するためのメモリセルの救済方法であって、
前記非補助用メモリセルと共に前記補助用メモリセルを駆動する第１工程と、
前記第１工程により前記所定のビット線に出力されたデータを取得する第２工程と
を有することを特徴とするメモリセルの救済方法。
【請求項９】
入力された第１アドレスと予め保持しておいた第２アドレスとを比較する第３工程をさらに有し、
前記第１工程は、第３工程の結果、前記第１アドレスと前記第２アドレスとが一致する場合、前記非補助用メモリセルと共に前記補助用メモリセルも駆動することを特徴とする請求項８記載のメモリセルの救済方法。
【請求項１０】
所定信号の電位を検出する第４工程をさらに有し、
前記第３工程は、前記第４工程で前記所定信号の電位が第１レベルである場合、前記第１アドレスと前記第２アドレスとを比較し、前記第４工程で前記所定信号の電位が第２レベルである場合、実行されず、
前記第１工程は、前記所定信号の電位が前記第１レベルである場合、前記補助用メモリセルを駆動しないことを特徴とする請求項９記載のメモリセル救済方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびメモリセルの救済方法に関し、特に欠陥のあるメモリセルを救済することが可能な半導体記憶装置およびメモリセルの救済方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置では、プロセスばらつきなどにより生じた欠陥のあるメモリセルを救済するために、このメモリセルの代わりにデータを格納する冗長メモリセルを別途設ける構成が用いられている。
【０００３】
例えば以下に示す特許文献１には、ボンディングパッドを挟んで配置された一対のメモリセル領域それぞれに、通常使用するメモリセルと、救済に使用する冗長メモリセルとを設けた半導体記憶装置が開示されている。この構成において、一方のメモリセル領域に含まれるメモリセルに欠陥がある場合、半導体記憶装置は、この欠陥メモリセルに代わって他方のメモリセル領域に含まれる冗長メモリセルを使用する。したがって、欠陥メモリセルのアドレスに対してデータを書き込む際、半導体記憶装置は欠陥メモリセルのアドレスに代わって冗長メモリセルのアドレスへデータを書き込む。同様に、欠陥メモリセルのアドレスからデータを読み出す際、半導体記憶装置は欠陥メモリセルのアドレスに代わって冗長メモリセルのアドレスからデータを読み出す。
【０００４】
上記したような従来技術では、冗長メモリセルを使用するか否かを判定する冗長判定回路が設けられる。この冗長判定回路には、欠陥メモリセルのアドレスがヒューズなどであらかじめプログラムされている。冗長判定回路は、入力されたアドレス（以下、入力アドレスと言う）とプログラムされているアドレス（以下、冗長アドレスと言う）とを比較し、両アドレスが一致している場合、冗長メモリセルに対してデータを読み出すまたは書き込む。
【特許文献１】特開平５−１８９９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記したような従来技術では、欠陥メモリセルおよび冗長メモリセルから読み出したデータのうち欠陥メモリセルから読み出したデータのみを選択的に取得する構成が必要となるため、回路構成または処理が煩雑化してしまうという問題が存在する。
【０００６】
そこで本発明は、上記の問題に鑑みてなされたものであり、回路構成または処理の煩雑化が低減された半導体記憶装置およびメモリセルの救済方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するために、本発明による半導体記憶装置は、所定のビット線および第１ワード線に接続された非補助用メモリセルと、所定のビット線および第２ワード線に接続された補助用メモリセルと、第１ワード線を駆動する第１駆動回路と、第１駆動回路が第１ワード線を駆動する際、第２ワード線を駆動する第２駆動回路とを有して構成される。
【０００８】
第１ワード線と共に第２ワード線を駆動することで、非補助用メモリセル（例えば通常のメモリセル）に格納されたデータ（電位や電荷等）と補助用メモリセルに格納されたデータとが共に所定のビット線に出力される。したがって、例えば非補助用メモリセルに欠陥がある場合でも、ビット線に出現するデータを正規のデータに補正することができる。すなわち、欠陥のある非補助用メモリセルからの読み出しを補助用メモリセルを用いて救済することができる。また、非補助用メモリセルと補助用メモリセルとの双方を用いてビット線にデータを出力する構成であるため、欠陥のある非補助用メモリセルから読み出したデータと補助用メモリセルから読み出したデータとを選択するための回路構成または処理を必要としない。
【０００９】
また、本発明は、所定のビット線へデータを出力する非補助用メモリセルからの読み出し／書き込みを、所定のビット線へデータを出力する補助用メモリセルを用いて救済するためのメモリセルの救済方法であって、非補助用メモリセルと共に補助用メモリセルを駆動する第１工程と、第１工程により所定のビット線に出力されたデータを取得する第２工程とを有して構成される。
【００１０】
非補助用メモリセル（例えば通常のメモリセル）と共に補助用メモリセルを駆動することで、非補助用メモリセルに格納されたデータと補助用メモリセルに格納されたデータとが共に所定のビット線に出力される。したがって、例えば非補助用メモリセルに欠陥がある場合でも、ビット線に出現するデータを正規のデータに補正することができる。すなわち、欠陥のある非補助用メモリセルからの読み出しを補助用メモリセルを用いて救済することができる。また、非補助用メモリセルと補助用メモリセルとの双方を用いてビット線にデータを出力する構成であるため、欠陥のある非補助用メモリセルから読み出したデータと補助用メモリセルから読み出したデータとを選択するための回路構成または処理を必要としない。
【発明の効果】
【００１１】
本発明によれば、回路構成または処理の煩雑化が低減された半導体記憶装置およびメモリセルの救済方法を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００１３】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、本実施例では、半導体記憶装置として、半導体基板上に形成された強誘電体素子の分極状態を利用することで情報を記憶する強誘電体メモリ１００を例に挙げる。
【００１４】
〔構成〕
図１は、強誘電体メモリ１００の構成を示すブロック図である。図１に示すように、強誘電体メモリ１００は、ロウデコーダ（ＸＤＥＣ）１１０とワードラインドライバ１２０と補助判定回路１３０と補助用ロウデコーダ（ＡＸＤＥＣ）１４０と補助用ワードラインドライバ１５０とメモリセル部１６０とを有する。また、補助判定回路１３０と補助用ロウデコーダ１４０と補助用ワードラインドライバ１５０とメモリセル部１６０における一部（具体的には図２における補助用選択トランジスタＡＴ０および補助用アドレス０を含む構成）とは、補助用メモリセルユニット１７０を構成する。
【００１５】
この構成において、外部回路、例えば図示しないＣＰＵ（Central Processing Unit）から入力されたアドレス（以下、単に入力アドレスと言う）は、ロウデコーダ１１０と補助判定回路１３０とに入力される。ロウデコーダ１１０は、入力アドレスをデコードする。また、ロウデコーダ１１０は、デコードしたアドレスに対応するワードラインＷＬ０、ＷＬ１、…を所定の動作電位に立ち上げさせるためのワードラインイネーブル信号ＷＬＥＮ０、ＷＬＥＮ１、…を生成し、これをワードラインドライバ１２０に入力する。
【００１６】
ワードラインドライバ１２０は、ロウデコーダ１１０からワードラインイネーブル信号ＷＬＥＮ０、ＷＬＥＮ１、…が入力されると、これに対応するワードラインＷＬ０、ＷＬ１、…を所定の動作電位に立ち上げる。
【００１７】
一方、補助判定回路１３０は、メモリセル部１６０における欠陥のあるメモリセルＭＣ、すなわち補助を必要とするメモリセルＭＣのアドレスを予め保持している。以下の説明では、このアドレスを補助アドレスと言う。補助アドレスは、例えばヒューズなどを用いることで補助判定回路１３０内にプログラムされる。補助判定回路１３０は、入力アドレスと補助アドレスとを比較し、両アドレスが一致する場合、補助用ロウデコーダ１４０を動作させるため補助実行イネーブル信号ＡＸＥを生成し、これを補助用ロウデコーダ１４０に入力する。
【００１８】
補助用ロウデコーダ１４０は、補助実行イネーブル信号ＡＸＥが入力されると、補助用ワードラインＡＷＬを所定の動作電位に立ち上げさせるための補助用ワードラインイネーブル信号ＡＷＬＥＮを生成し、これを補助用ワードラインドライバ１５０に入力する。
【００１９】
補助用ワードラインドライバ１５０は、補助用ロウデコーダ１４０から補助用ワードラインイネーブル信号ＡＷＬＥＮが入力されると、補助用ワードラインＡＷＬを所定の動作電位に立ち上げる。
【００２０】
次に、図１におけるメモリセル部１６０の詳細な構成を図２と共に説明する。図２は、メモリセル部１６０の回路構成およびその周辺構成を示す図である。
【００２１】
図２に示すように、メモリセル部１６０は、メインプレートラインドライバ１６１と選択トランジスタＴ０００、Ｔ０１０、…と補助用選択トランジスタＡＴ０とセンスアンプ部１６３とメモリセルＭＣ０００〜ＭＣ０ｎ０，ＭＣ１００〜ＭＣ１ｎ０，…と、補助用メモリセルＡＭＣ００〜ＡＭＣｎ０、…とを有する。
【００２２】
この構成において、例えばワードラインＷＬ０およびプレートラインＰＬ００ならびにこれらに接続されたメモリセルＭＣ０００〜ＭＣ０ｎ０は、アドレス００の記憶領域を構成する。同様に、例えばワードラインＷＬ１およびプレートラインＰＬ１０ならびにこれらに接続されたメモリセルＭＣ１００〜ＭＣ１ｎ０は、アドレス１０の記憶領域を構成する。一方、補助用ワードラインＡＷＬおよび補助用プレートラインＡＰＬ０ならびにこれらに接続された補助用メモリセルＡＭＣ００〜ＡＭＣｎ０は、補助用アドレス０の記憶領域を構成する。
【００２３】
メインプレートラインドライバ１６１は、図示しない外部回路から入力されたタイミング制御信号に従ってメインプレートラインＭＰＬの電位を制御する。すなわち、メインプレートラインドライバ１６１は、外部回路からタイミング制御信号が入力されると、メインプレートラインＭＰＬを所定の動作電位に立ち上げる。
【００２４】
メインプレートラインＭＰＬと各プレートラインＰＬ００、ＰＬ１０、…ならびに補助用プレートラインＡＰＬ０との間には、選択トランジスタＴ０００、Ｔ０１０、…ならびに補助用選択トランジスタＡＴ０よりなるプレートラインドライバ１６２が設けられている。
【００２５】
選択トランジスタＴ０００、Ｔ０１０、…のゲートはワードラインドライバ１２０により電位が制御されるワードラインＷＬ０、ＷＬ１、…にそれぞれ接続される。すなわち、選択トランジスタＴ０００、Ｔ０１０、…はワードラインドライバ１２０によりオン／オフが制御される。したがって、選択トランジスタＴ０００、Ｔ０１０、…はワードラインドライバ１２０からの制御に従ってメインプレートラインＭＰＬとプレートラインＰＬ００、ＰＬ１０、…とをそれぞれ接続する。
【００２６】
同様に、補助用選択トランジスタＡＴ０のゲートは、補助用ワードラインドライバ１５０により電位が制御される補助用ワードラインＡＷＬに接続される。すなわち、補助用選択トランジスタＡＴ０は、補助用ワードラインドライバ１５０によりオン／オフが制御される。したがって、補助用選択トランジスタＡＴ０は補助用ワードラインドライバ１５０からの制御に従ってメインプレートラインＭＰＬと補助用プレートラインＡＰＬ０とを接続する。
【００２７】
また、図２におけるメモリセルＭＣ０００〜ＭＣ０ｎ０、…、ＭＣ１００〜ＭＣ１ｎ０、…それぞれは、２つの選択トランジスタＭＴと２つの強誘電体キャパシタＣとを有する。すなわち、各メモリセルＭＣは、２つの選択トランジスタＭＴと２つの強誘電体キャパシタＣとで１つのデータ（“Ｈ”，“Ｌ”）を構成する、いわゆる２Ｔ２Ｃ型のメモリである。例えばメモリセルＭＣ０００は、選択トランジスタＭＴ０００およびＭＴ００１と、強誘電体キャパシタＣ０００およびＣ００１とを有する。同様に、メモリセルＭＣ０ｎ０は選択トランジスタＭＴ０ｎ０およびＭＴ０ｎ１と強誘電体キャパシタＣ０ｎ０およびＣ０ｎ１とを有し、メモリセルＭＣ１００は選択トランジスタＭＴ１００およびＭＴ１０１と強誘電体キャパシタＣ１００およびＣ１０１とを有し、メモリセルＭＣ１ｎ０は選択トランジスタＭＴ１ｎ０およびＭＴ１ｎ１と強誘電体キャパシタＣ１ｎ０およびＣ１ｎ１とを有する。
【００２８】
各メモリセルＭＣにおける２つの強誘電体キャパシタＣはデータを記憶するための電位保持手段である。１つのメモリセルＭＣは、１ビットのデータを２つの強誘電体キャパシタＣで保持された電位の差として記憶する。例えば強誘電体キャパシタＣ０００に“Ｈ”レベルの電位を保持し、強誘電体キャパシタＣ００１に“Ｌ”レベルの電位を保持することで、メモリセルＭＣ０００は“Ｈ”である１ビットのデータを記憶する。他のメモリセルＭＣ０１０〜ＭＣ０ｎ０、…、ＭＣ１００〜ＭＣ１ｎ０、…に関しても同様である。
【００２９】
各メモリセルＭＣにおける強誘電体キャパシタＣは選択トランジスタＭＴを介してビットラインＢＬにそれぞれ接続される。例えばメモリセルＭＣ０００において、強誘電体キャパシタＣ０００は選択トランジスタＭＴ０００を介してビットラインＢＬ００に接続され、強誘電体キャパシタＣ００１は選択トランジスタＭＴ００１を介してビットラインＢＬｂ００に接続される。他のメモリセルＭＣ０１０〜ＭＣ０ｎ０、…、ＭＣ１００〜ＭＣ１ｎ０、…に関しても同様である。
【００３０】
アドレス００に含まれるメモリセルＭＣ０００〜ＭＣ０ｎ０それぞれにおける選択トランジスタＭＴ０００〜ＭＴ０ｎ１のゲートは、ワードラインＷＬ０にそれぞれ接続される。したがって、選択トランジスタＭＴ０００〜ＭＴ０ｎ１は、ワードラインドライバ１２０からの制御に従ってビットラインＢＬ００〜ＢＬｂｎ０と強誘電体キャパシタＣ０００〜Ｃ０ｎ１とをそれぞれ接続する。例えばメモリセルＭＣ０００において、選択トランジスタＭＴ０００はワードラインドライバ１２０からの制御に従って強誘電体キャパシタＣ０００とビットラインＢＬ００とを接続し、選択トランジスタＭＴ００１はワードラインドライバ１２０からの制御に従って強誘電体キャパシタＣ００１とビットラインＢＬｂ００とを接続する。このような構成は、他のメモリセルＭＣ０１０〜ＭＣ０ｎ０、…ならびに他のアドレス１０、…に関しても同様である。
【００３１】
一方、図２における補助用メモリセルＡＭＣ００〜ＡＭＣｎ０、…それぞれは、メモリセルＭＣ０００〜ＭＣ０ｎ０、…、ＭＣ１００〜ＭＣ１ｎ０、…と同様に、２つの選択トランジスタ（以下、補助用選択トランジスタと言う）ＡＭＴと２つの強誘電体キャパシタ（以下、補助用強誘電体キャパシタと言う）ＡＣとを有する。すなわち、各補助用メモリセルＡＭＣは、２つの選択トランジスタＭＴと２つの強誘電体キャパシタＣとで１つのデータ（“Ｈ”，“Ｌ”）を構成する２Ｔ２Ｃ型のメモリと同様の構成を有している。例えば補助用メモリセルＡＭＣ００は、補助用選択トランジスタＡＭＴ００およびＡＭＴ０１と、補助用強誘電体キャパシタＡＣ００およびＡＣ０１とを有する。同様に、補助用メモリセルＡＭＣｎ０は補助用選択トランジスタＡＭＴｎ０およびＡＭＴｎ１と補助用強誘電体キャパシタＡＣｎ０およびＡＣｎ１とを有する。
【００３２】
各補助用メモリセルＡＭＣにおける２つの補助用強誘電体キャパシタＡＣは、メモリセルＭＣと同様に、データを記憶するための電位保持手段である。１つの補助用メモリセルＡＭＣは、１ビットのデータを２つの補助用強誘電体キャパシタＡＣで保持された電位の差として記憶する。例えば補助用強誘電体キャパシタＡＣ００に“Ｈ”レベルの電位を保持し、補助用強誘電体キャパシタＡＣ０１に“Ｌ”レベルの電位を保持することで、補助用メモリセルＡＭＣ００は“Ｈ”である１ビットのデータを記憶する。他の補助用メモリセルＡＭＣ１０〜ＡＭＣｎ０、…に関しても同様である。
【００３３】
各補助用メモリセルＡＭＣにおける補助用強誘電体キャパシタＡＣは補助用選択トランジスタＡＭＴを介してビットラインＢＬにそれぞれ接続される。例えば補助用メモリセルＡＭＣ００において、補助用強誘電体キャパシタＡＣ００は補助用選択トランジスタＡＭＴ００を介してビットラインＢＬ００に接続され、補助用強誘電体キャパシタＡＣ０１は補助用選択トランジスタＡＭＴ０１を介してビットラインＢＬｂ００に接続される。他の補助用メモリセルＡＭＣ１０〜ＡＭＣｎ０、…に関しても同様である。
【００３４】
補助用メモリセルＡＭＣ００〜ＡＭＣｎ０それぞれにおける補助用選択トランジスタＡＭＴ００〜ＡＭＴｎ１のゲートは、補助用ワードラインＡＷＬにそれぞれ接続される。したがって、補助用選択トランジスタＡＭＴ００〜ＡＭＴｎ１は、補助用ワードラインドライバ１５０からの制御に従ってビットラインＢＬ００〜ＢＬｂｎ０と補助用強誘電体キャパシタＡＣ００〜ＡＣｎ１とをそれぞれ接続する。例えば補助用メモリセルＡＭＣ００において、補助用選択トランジスタＡＭＴ００は補助用ワードラインドライバ１５０からの制御に従って補助用強誘電体キャパシタＡＣ００とビットラインＢＬ００とを接続し、補助用選択トランジスタＡＭＴ０１は補助用ワードラインドライバ１５０からの制御に従って補助用強誘電体キャパシタＡＣ０１とビットラインＢＬｂ００とを接続する。このような構成は、他の補助用メモリセルＡＭＣ１０〜ＡＭＣｎ０、…に関しても同様である。
【００３５】
また、図２におけるビットラインＢＬ００〜ＢＬｂｎ０、…はセンスアンプ部１６３に接続される。センスアンプ部１６３は、各ビットラインＢＬ００〜ＢＬｂｎ０、…に生じた電位をそれぞれストアし、これらを図示しないデイジット線へ出力する。なお、図示しないデイジット線へ出力された電位は、例えば図示しないレベル変換器へ入力される。レベル変換器は、ペアとなるビットラインＢＬからそれぞれ１ビットのデータを生成し、これを出力する。例えばレベル変換器は、ペアをなすビットラインＢＬ００とビットラインＢＬｂ００とにそれぞれ現れた電位から、これらの差に基づいて１ビットのデータを生成し、これを出力する。
【００３６】
ここで、読み出し時、各ビットラインＢＬ００〜ＢＬｂｎ０、…には、ビットラインＢＬの容量ＣBLとこのビットラインＢＬに接続された強誘電体キャパシタＣの容量ＣCとによって強誘電体キャパシタＣに蓄えられた電荷ＱCを電荷再分配した電位
ＶBL＝ＱC／（ＣBL＋ＣC）
が現れる。
【００３７】
例えばワードラインＷＬ０が駆動された際のビットラインＢＬ００およびＢＬｂ００に着目すると、ビットラインＢＬ００には、強誘電体キャパシタＣ０００の容量ＣC000とビットラインＢＬ００の容量ＣBL00とで強誘電体キャパシタＣ０００に蓄えられた電荷ＱC000を電荷再分配した電位
ＶBL00＝ＱC000／（ＣBL00＋ＣC000）
が現れる。一方、ビットラインＢＬｂ００には、強誘電体キャパシタＣ００１の容量Ｃc001とビットラインＢＬｂ００の容量ＣBLb00とで強誘電体キャパシタＣ００１に蓄えられた電荷ＱC001を電荷再分配した電位
ＶBLb00＝ＱC001／（ＣBLb00＋ＣC001）
が現れる。
【００３８】
したがって、センスアンプ部１６３には、ビットラインＢＬ００の電位ＶBL00とビットラインＢＬｂ００の電位ＶBLb00との電位差
ΔＶ（＝ＶBL00−ＶBLb00）
が入力される。
【００３９】
また、メモリセルＭＣを補助用メモリセルＡＭＣで補助しつつ、これらからデータを読み出す場合、すなわち本実施例特有の動作である、メモリセルＭＣと補助用メモリセルＡＭＣとが同時に駆動された場合、ビットラインＢＬには、ビットラインＢＬの容量ＣBLとこのビットラインＢＬに接続された強誘電体キャパシタＣの容量ＣCおよび補助用強誘電体キャパシタＡＣの容量ＣACとによって、強誘電体キャパシタＣに蓄えられた電荷ＱCと補助用強誘電体キャパシタＡＣに蓄えられた電荷ＱACとを電荷再分配した電位
ＶaveBL＝（ＱC＋ＱAC）／（ＣC＋ＣAC＋ＣBL）
が現れる。
【００４０】
例えばワードラインＷＬ１と補助用ワードラインＡＷＬとが駆動された際のビットラインＢＬ００およびＢＬｂ００に着目すると、ビットラインＢＬ００には、ビットラインＢＬ００の容量ＣBL00とこのビットラインＢＬ００に接続された強誘電体キャパシタＣ１００の容量ＣC100および補助用強誘電体キャパシタＡＣ００の容量ＣAC00とによって、強誘電体キャパシタＣ１００に蓄えられた電荷ＱC100と補助用強誘電体キャパシタＡＣ００に蓄えられた電荷ＱAC00とを電荷再分配した電位
ＶaveBL00＝（ＱC100＋ＱAC00）／（ＣC100＋ＣAC00＋ＣBL00）
が現れる。一方、ビットラインＢＬｂ００には、ビットラインＢＬｂ００の容量ＣBLb00とこのビットラインＢＬｂ００に接続された強誘電体キャパシタＣ１０１の容量ＣC101
および補助用強誘電体キャパシタＡＣ０１の容量ＣAC01とによって、強誘電体キャパシタＣ１０１に蓄えられた電荷ＱC101と補助用強誘電体キャパシタＡＣ０１に蓄えられた電荷ＱAC01とを電荷再分配した電位
ＶaveBLb00＝（ＱC101＋ＱAC01）／（ＣC101＋ＣAC01＋ＣBLb00）
が現れる。
【００４１】
したがって、センスアンプ部１６３には、ビットラインＢＬ００の電位ＶBL00とビットラインＢＬｂ００の電位ＶBLb00との電位差
ΔＶ＝ＶaveBL00−ＶaveBLb00
が入力される。
【００４２】
〔原理〕
ここで、補助用メモリセルＡＭＣを用いて欠陥のあるメモリセルＭＣを救済する本実施例特有の原理について説明する。以下の説明では、簡略化のため、例えば強誘電体キャパシタＣ１００およびＣ１０１が製造工程におけるプロセスばらつきにより所望する面積Ｓを同様に得られなかったことで、メモリセルＭＣ１００が欠陥のあるメモリセルＭＣとなった場合を例に挙げる。ただし、本発明は、面積Ｓに限らず、何らかの要因（例えば強誘電体層の膜厚など）で強誘電体キャパシタＣが所望するヒステリシス特性を得られなかったことにより欠陥となったメモリセルＭＣに対して有効である。また、強誘電体キャパシタＣ１００およびＣ１０１のいずれか一方のみが所望するヒステリシス特性を得られなかったことでメモリセルＭＣ１００が欠陥となった場合でも、本発明は有効である。
【００４３】
本説明において、強誘電体キャパシタＣの面積Ｓとは、強誘電体キャパシタＣを構成する電極間に形成された強誘電体層の電極面と平行な面の面積である。
【００４４】
強誘電体キャパシタＣの分極状態はヒステリシス曲線によって表すことができる。図３（ａ）に、正常な強誘電体キャパシタＣ、例えばメモリセルＭＣ０００における強誘電体キャパシタＣ０００のヒステリシス曲線を示し、図３（ｂ）に所望する面積Ｓが得られなかった強誘電体キャパシタＣ、例えばメモリセルＭＣ１００における強誘電体キャパシタＣ１００のヒステリシス曲線を示す。なお、図３（ａ）および（ｂ）において、縦軸は単位面積あたりの分極Ｐ［μＣ／ｃｍ2］を示し、横軸は単位長さあたりの電圧Ｖ［Ｖ／ｃｍ］を示す。また、本説明ではメモリセルＭＣ０００の強誘電体キャパシタＣ００１は正常であるため、そのヒステリシス曲線は図３（ａ）に示すものと同様である。さらに、本説明ではメモリセルＭＣ１００の強誘電体キャパシタＣ１０１は所望する面積Ｓが得られていないため、そのヒステリシス曲線は図３（ｂ）に示すものと同様である。
【００４５】
まず、図３（ａ）に示すように、正常な強誘電体キャパシタＣ０００のヒステリシス曲線は、電圧が０Ｖのとき、点ａおよび点ｂで縦軸と交わる。この点ａおよび点ｂは、強誘電体キャパシタＣ０００の残留分極量を示す。すなわち、強誘電体キャパシタＣ０００は、図３（ａ）の点ａが示す残留分極状態において“Ｈ（Ｈｉｇｈ）”のデータを保持し、点ｂが示す残留分極状態において“Ｌ（Ｌｏｗ）”のデータを保持する。なお、“Ｈ”とは所定値以上の電圧がある状態を示し、“Ｌ”とは電圧が無いもしくは所定値よりも低い状態を示す。
【００４６】
また、図３（ａ）に示すヒステリシス曲線において、点ａから点ｅまので区間（ただし、点ｃを通る）は強誘電体キャパシタＣ０００の反転応答の領域（反転応答領域）であり、点ｂから点ｅまでの区間（ただし、点ｄを通る）は強誘電体キャパシタＣ０００の非反転応答の領域（非反転応答領域）である。なお、点ｅは反転応答領域と非反転応答領域との端点である。さらに、図３（ａ）において、直線ＣBLaは点ａで表される残留分極状態に対応するビットラインＢＬ００の容量（以下、ビット線容量と言う）を表す直線であり、直線ＣBLbは点ｂで表される残留分極状態に対応するビット線容量を表す直線である。したがって、点ｅの電位と交点ｃの電位との電位差（図３（ａ）におけるＶ１参照）は“Ｈ”レベルの電圧を示し、点ｅの電位と交点ｄの電位との電位差（図３（ａ）におけるＶ０参照）は“Ｌ”レベルの電圧を示す。
【００４７】
ここで、例えばメモリセルＭＣ０００に“Ｈ”データが格納されていたとすると、強誘電体キャパシタＣ０００には“Ｈ”レベルが格納され、強誘電体キャパシタＣ００１には“Ｌ”レベルが格納されている。このメモリセルＭＣ０００からデータを読み出す場合、ビットラインＢＬ００には交点ｃの電位（上述におけるＶBL00に相当）が出現し、ビットラインＢＬｂ００には交点ｄの電位（上述におけるＶBLb00に相当）が出現する。したがって、メモリセルＭＣ０００から“Ｈ”データを読み出す際には、交点ｄの電位と交点ｃの電位との電位差（図３（ａ）におけるΔＶ参照）がセンスアンプ部１６３に入力される。
【００４８】
また、例えばメモリセルＭＣ０００に“Ｌ”データが格納されていたとすると、強誘電体キャパシタＣ０００には“Ｌ”レベルが格納され、強誘電体キャパシタＣ００１には“Ｈ”レベルが格納されている。このメモリセルＭＣ０００からデータを読み出す場合、ビットラインＢＬ００には、交点ｄの電位（上述におけるＶBLb00に相当）が出現し、ビットラインＢＬｂ００には、交点ｃの電位（上述におけるＶBL00に相当）が出現する。したがって、メモリセルＭＣ０００から“Ｌ”データを読み出す際には、交点ｄの電位と交点ｃの電位との電位差（図３（ａ）におけるΔＶ参照）がセンスアンプ部１６３に入力される。
【００４９】
一方、所望する面積Ｓが得られなかった強誘電体キャパシタＣ１００のヒステリシス曲線は、図３（ｂ）に示すように、電圧が０Ｖのとき、点ａ’および点ｂ’で縦軸と交わる。この点ａ’および点ｂ’は、強誘電体キャパシタＣ１００の残留分極量を示す。すなわち、強誘電体キャパシタＣ１００は、図３（ｂ）の点ａ’が示す残留分極状態において“Ｈ”のデータを保持し、点ｂ’が示す残留分極状態において“Ｌ”のデータを保持する。
【００５０】
また、図３（ｂ）に示すヒステリシス曲線において、点ａ’から点ｅ’まので区間（ただし、点ｃ’を通る）は強誘電体キャパシタＣ１００の反転応答領域であり、点ｂ’から点ｅ’までの区間（ただし、点ｄ’を通る）は強誘電体キャパシタＣ１００の非反転応答領域である。さらに、図３（ｂ）において、直線ＣBLa’は点ａ’で表される残留分極状態に対応するビット線容量を表す直線であり、直線ＣBLb’は点ｂ’で表される残留分極状態に対応するビット線容量を表す直線である。したがって、点ｅ’の電位と交点ｃ’の電位との電位差（図３（ｂ）におけるＶ１’参照）は“Ｈ’”レベルの電圧を示し、点ｅ’の電位と交点ｄ’の電位との電位差（図３（ｂ）におけるＶ０’参照）は“Ｌ’”レベルの電圧を示す。
【００５１】
ここで、例えばメモリセルＭＣ１００に“Ｈ”データが格納されていたとすると、強誘電体キャパシタＣ１００には“Ｈ’”レベルが格納され、強誘電体キャパシタＣ００１には“Ｌ’”レベルが格納されている。このメモリセルＭＣ１００からデータを読み出す場合、ビットラインＢＬ００には交点ｃ’の電位（上述におけるＶBL00に相当）が出現し、ビットラインＢＬｂ００には交点ｄ’の電位が出現する。したがって、メモリセルＭＣ１００から“Ｈ”データを読み出す際には、交点ｄ’の電位と交点ｃ’の電位（上述におけるＶBL00に相当）との電位差（図３（ｂ）におけるΔＶ参照）がセンスアンプ部１６３に入力される。
【００５２】
また、例えばメモリセルＭＣ１００に“Ｌ”データが格納されていたとすると、強誘電体キャパシタＣ１００には“Ｌ”レベルが格納され、強誘電体キャパシタＣ１０１には“Ｈ”レベルが格納されている。このメモリセルＭＣ１００からデータを読み出す場合、ビットラインＢＬ００には、交点ｄの電位（上述におけるＶBLb00に相当）が出現し、ビットラインＢＬｂ００には、交点ｃの電位（上述におけるＶBL00に相当）が出現する。したがって、メモリセルＭＣ１００から“Ｌ”データを読み出す際には、交点ｄの電位と交点ｃの電位との電位差（図３（ａ）におけるΔＶ参照）がセンスアンプ部１６３に入力される。
【００５３】
ただし、本実施例のように各メモリセルＭＣが２Ｔ２Ｃ型である場合、“Ｈ”データおよび“Ｌ”データを読み出す際にセンスアンプ部１６３に入力される電位差ΔＶは、センスアンプ部１６３の判別感度（動作マージンとも言う）以上である必要がある。図３（ａ）に示すような正常な強誘電体キャパシタＣ０００およびＣ００１のヒステリシス曲線では、反転応答領域（区間ａ−ｅ）と非反転応答領域（区間ｂ−ｅ）との軌跡の差が十分大きいため、十分な値の電位差ΔＶ（図３（ａ）参照）を得ることができる。すなわち、判別感度以上の電位差ΔＶを得ることが可能である。
【００５４】
一方、所望する面積Ｓが得られなかった強誘電体キャパシタＣ１００およびＣ１０１のヒステリシス曲線では、図３（ａ）と図３（ｂ）とを比較すると明らかなように、反転応答領域（区間ａ’−ｅ’）と非反転応答領域（区間ｂ’−ｅ’）との軌跡の差が小さい。このため、交点ｄ’の電位と交点ｃ’の電位との差である電位差ΔＶが小さくなり、これがセンスアンプ部１６３の判別感度（図４におけるΔＶsa）以上とならない場合が存在する。このような場合、センスアンプ部１６３においてビットラインＢＬ００およびビットラインＢＬｂ００に生じた電位差ΔＶから“Ｈ”レベルと“Ｌ”レベルとを判別することができない。
【００５５】
そこで本実施例では、このような所望するヒステリシス特性が得られなかった強誘電体キャパシタＣ１００および強誘電体キャパシタＣ１０１を含むメモリセルＭＣ１００を駆動する際、補助用メモリセルＡＭＣ００も同時に駆動する。これにより、本実施例では、補助用メモリセルＡＭＣ００における補助用強誘電体キャパシタＡＣ００およびＡＣ０１を用いて強誘電体キャパシタＣ１００およびＣ１０１の面積Ｓをそれぞれ見かけ上補強する。
【００５６】
ここで、図４を用いて面積Ｓと電位差ΔＶとの関係を説明する。図４に示すように、電位差ΔＶは強誘電体キャパシタの面積Ｓに対して極大値を持つ。ただし、近年の強誘電体キャパシタのような微細化された強誘電体キャパシタでは、面積Ｓが電位差ΔＶの極大値を取る値よりも十分に小さい。したがって、このような強誘電体キャパシタでは、面積Ｓが大きくなるほど電位差ΔＶも大きくなると扱うことができる。例えばセンスアンプ部１６３の判別感度を図４におけるΔＶsaとすると、面積Ｓが大きくなるほどΔＶsaよりも大きな電位差ΔＶが得られる。すなわち、センスアンプ部１６３における検出に十分な電位差ΔＶが得られる。
【００５７】
例えば正常な強誘電体キャパシタＣ０００およびＣ００１の面積ＳをＳ1とすると、この強誘電体キャパシタＣ０００およびＣ００１によりビットラインＢＬ００およびＢＬｂ００にそれぞれ出現する電位差ΔＶは、図４に示すように、ΔＶ1（＝ＶBL00−ＶBLb00）となる。これは判別感度ΔＶsaよりも大きな値であるため、センスアンプ部１６３はビットラインＢＬ００およびＢＬｂ００から精度良く“Ｈ”データおよび“Ｌ”データを検出することができる。
【００５８】
一方、所望する面積Ｓが得られなかった強誘電体キャパシタＣ１００およびＣ１０１の面積ＳをＳ2（＜Ｓ1）とすると、この強誘電体キャパシタＣ１００およびＣ１０１によりビットラインＢＬ００およびＢＬｂ００にそれぞれ出現する電位差ΔＶは、図４に示すように、ΔＶ2（＜ΔＶ1）となる。これは判別感度ΔＶsaよりも小さな値であるため、センスアンプ部１６３はビットラインＢＬ００およびＢＬｂ００から“Ｈ”データおよび“Ｌ”データを検出することができない。
【００５９】
そこで本実施例では、上述したように、所望する面積Ｓが得られなかった、すなわち所望するヒステリシス特性が得られなかった強誘電体キャパシタＣ１００と共に補助用強誘電体キャパシタＡＣ００をビットラインＢＬ００に接続する。同様に、所望するヒステリシス特性が得られなかった強誘電体キャパシタＣ１０１と共に補助用強誘電体キャパシタＡＣ０１をビットラインＢＬｂ００に接続する。これにより、ビットラインＢＬ００に接続される強誘電体キャパシタ（ここではＣ１００）の面積が、例えば図４におけるＳ3に見かけ上増加する。同様に、ビットラインＢＬｂ００に接続される強誘電体キャパシタ（ここではＣ１０１）の面積が、例えば図４におけるＳ3に見かけ上増加する。
【００６０】
以上のようにビットラインＢＬ００およびＢＬｂ００それぞれに接続する強誘電体キャパシタＣ１００およびＣ１０１の面積Ｓをそれぞれ補強することで、メモリセルＭＣ１００から“Ｈ”データおよび“Ｌ”データを読み出す際にビットラインＢＬ００およびＢＬｂ００間に出現する電位差ΔＶが、図４に示すように、ΔＶ2よりも大きな値を持つΔＶ3（＝ＶaveBL00−ＶaveBLb00）となる。
【００６１】
本実施例では、この電位差ΔＶ3がセンスアンプ部１６３の判別感度ΔＶsaよりも大きくなるように、補助用強誘電体キャパシタＡＣの例えば面積Ｓを設計する。これにより、欠陥のあるメモリセル（本説明ではＭＣ１００）からの読出しに際しても、センスアンプ部１６３がビットラインＢＬ００およびＢＬｂ００から精度良く“Ｈ”データおよび“Ｌ”データを検出できる。ここで、強誘電体キャパシタＣに対するレイアウトの連続性を保持することも考慮に入れると、補助用強誘電体キャパシタＡＣの面積Ｓを強誘電体キャパシタＣの面積と同等とすることが好ましい。ただし、これに限定されず、例えば補助用強誘電体キャパシタＡＣの面積Ｓを強誘電体キャパシタＣの面積Ｓよりも大きめに設計することも可能である。
【００６２】
ただし、強誘電体キャパシタＣと補助用強誘電体キャパシタＡＣとが同時に接続された場合にビットラインＢＬに現れる電位は、上述したように、ビットラインＢＬの容量ＣBLと強誘電体キャパシタＣの容量ＣCと補助用強誘電体キャパシタＡＣの容量ＣACとで、強誘電体キャパシタＣおよび補助用強誘電体キャパシタＡＣに蓄えられた電荷（ＱC＋ＱAC）を電荷再分配した電位である。すなわち、ビットラインＢＬに現れる電位（ＶaveBL）は、強誘電体キャパシタＣのみがビットラインＢＬに接続された際に出現する電位
ＶBL＝ＱC／（ＣBL＋ＣC）
を、補助用強誘電体キャパシタＡＣに蓄えられた電荷ＱACによる電位
ＶAC＝ＱAC／(ＣC＋ＣAC＋ＣBL)
で補強した値となっている。ただし、強誘電体キャパシタＣと共に補助用強誘電体キャパシタＡＣをビットラインＢＬに接続することで、強誘電体キャパシタＣに蓄積された電荷ＱCのみによってビットラインＢＬに現れる電位ＶCは
ＶC＝ＱC／(ＣC＋ＣAC＋ＣBL)
となる。このため、補助用強誘電体キャパシタＡＣをさらに接続することによって増加するビットラインＢＬの電位Ｖincは
Ｖinc＝ＶaveBL−ＶBL＝（ＱACＣC＋ＱACＣBL−ＱCＣAC）／（ＣC＋ＣAC＋ＣBL）（ＣC＋ＣBL））
となる。
【００６３】
そこで本実施例では、強誘電体キャパシタＡＣにより補強される電位Ｖincが所定電圧（＝２ΔＶsa−ＶBL）よりも大きな値となるように、補助用強誘電体キャパシタＡＣの面積Ｓを設定する。これにより、平均値ＶaveBL、すなわち図４におけるΔＶ3を判別感度ΔＶsa以上とすることができる。
【００６４】
例えば“Ｌ”レベルを０Ｖ、判別感度ΔＶsaを２００ｍＶと仮定し、所望する面積Ｓが得られなかった強誘電体キャパシタＣのみが接続された際にビットラインＢＬに現れる電位ＶBLを１００〜１８０ｍＶ程度の範囲に含まれる値と仮定すると、補助用強誘電体キャパシタＡＣの面積Ｓは、これにより補強される電位Ｖincが２０〜１００ｍＶ程度以上となるように設計される。
【００６５】
〔動作〕
次に、本実施例による強誘電体メモリ１００の動作、特にメモリセル部１６０における各メモリセルＭＣ（図２参照）の動作を、メモリセルＭＣ０００またはＭＣ１００からの読出し動作に着目して説明する。
【００６６】
図５は、ワードラインＷＬ０およびＷＬ１と、補助用ワードラインＡＷＬと、メインプレートラインＭＰＬと、ビットラインＢＬ００およびＢＬｂ００との電位波形を示すタイミングチャートである。
【００６７】
・・正常なメモリセルＭＣ０００からの読出し動作
まず、正常なメモリセルＭＣ０００から“Ｈ”データを読み出す際の電位波形を図５（ａ）と共に説明する。この際、強誘電体キャパシタＣ０００には“Ｈ”レベルが格納されており、強誘電体キャパシタＣ００１には“Ｌ”レベルが格納されている。
【００６８】
図２に示すロウデコーダ１１０および補助判定回路１３０に図示しない外部回路から入力アドレスが入力されると、ロウデコーダ１１０はこの入力アドレスに該当するアドレス（本説明ではアドレス００）のワードラインＷＬ０を立ち上げさせるためのワードラインイネーブル信号ＷＬＥＮ０を生成し、これをワードラインドライバ１２０へ入力する。
【００６９】
一方、補助判定回路１３０は、入力された入力アドレスと予め保持している補助アドレスとを比較する。本説明では、メモリセルＭＣ０００が正常なメモリセルＭＣであるため、補助判定回路１３０において入力アドレスと一致する補助アドレスが保持されていない。したがって、補助判定回路１３０は、補助実効イネーブル信号ＡＸＥを生成しない。このため、補助用ロウデコーダ１４０から補助用ワードラインイネーブル信号ＡＷＬＥＮが出力されない。すなわち、補助用ワードラインＡＷＬが立ち上がることは無い。
【００７０】
また、以上のようにワードラインイネーブル信号ＷＬＥＮ０が入力されると、ワードラインドライバ１２０はワードラインＷＬ０を立ち上げる。以下の説明では、これが立ち上がるタイミングをｔ１とする。
【００７１】
図５（ａ）に示すように、タイミングｔ１においてワードラインＷＬ０が立ち上がると、メモリセルＭＣ０００における選択トランジスタＭＴ０００およびＭＴ００１がオンし、且つプレートラインドライバ１６２における選択トランジスタＴ０００がオンする。これにより、強誘電体キャパシタＣ０００とビットラインＢＬ００とが接続されると共に、強誘電体キャパシタＣ００１とビットラインＢＬｂ００とが接続され、且つメインプレートラインＭＰＬとプレートラインＰＬ００とが接続される。
【００７２】
次に、タイミングｔ２においてメインプレートラインＭＰＬが立ち上がると、強誘電体キャパシタＣ０００に蓄積された電荷がビットラインＢＬ００に分配され、また、強誘電体キャパシタＣ００１に蓄積された電荷がビットラインＢＬｂ００に分配される。これにより、ビットラインＢＬ００とビットラインＢＬｂ００との間に電位差ΔＶ（＝ΔＶ1）が出現する。本説明では、強誘電体キャパシタＣ０００およびＣ００１の面積Ｓをそれぞれ所望する面積Ｓ1（図３参照）とするため、ビットラインＢＬ００およびＢＬｂ００間には判別感度ΔＶsa（図３参照）よりも大きな電位差ΔＶ1（＝ＶBL00−ＶBLb00）（図３参照）が出現する。
【００７３】
次に、タイミングｔ３においてセンスアンプ部１６３が活性化されると、センスアンプ部１６３にはビットラインＢＬ００およびＢＬｂ００の電位がストアされる。センスアンプ部１６３は、ストアしたビットラインＢＬ００およびＢＬｂ００の電位をストアすると、これらの電位差ΔＶ1からビットラインＢＬ００およびＢＬｂ００に出現した電位をそれぞれ検出し、この結果に基づいてビットラインＢＬ００およびＢＬｂ００の電位を“Ｈ”レベルまたは“Ｌ”レベルにゲイン調整した後、これらを図示しないデイジット線へ出力する。本説明では、ビットラインＢＬ００の電位を“Ｈ”レベルにゲイン調整し、ビットラインＢＬｂ００の電位を“Ｌ”レベルにゲイン調整し、これらをデイジット線へ出力する。
【００７４】
次に、タイミングｔ４においてメインプレートラインＭＰＬが立ち下がり、また、タイミングｔ５においてセンスアンプ部１６３内部でビットラインＢＬ００およびＢＬｂ００が０Ｖにイコライズされることにより、強誘電体キャパシタＣ０００に“Ｈ”レベルが再書き込みされると共に、強誘電体キャパシタＣ００１に“Ｌ”レベルが再書き込みされる。
【００７５】
その後、タイミングｔ６においてワードラインＷＬ０が立ち下がり、メモリセルＭＣ０００からの読み出し動作が終了する。
【００７６】
・・欠陥のあるメモリセルＭＣ１００からの読出し動作
また、欠陥のあるメモリセルＭＣ１００から“Ｈ”データを読み出す際の電位波形を図５（ｂ）と共に説明する。この際、強誘電体キャパシタＣ１００には“Ｈ”レベルが格納されており、強誘電体キャパシタＣ１０１には“Ｌ”レベルが格納されている。
【００７７】
図２に示すロウデコーダ１１０および補助判定回路１３０に図示しない外部回路から入力アドレスが入力されると、ロウデコーダ１１０はこの入力アドレスに該当するアドレス（本説明ではアドレス１０）のワードラインＷＬ１を立ち上げさせるためのワードラインイネーブル信号ＷＬＥＮ１を生成し、これをワードラインドライバ１２０へ入力する。
【００７８】
一方、補助判定回路１３０は、入力された入力アドレスと予め保持している補助アドレスとを比較する。本説明では、メモリセルＭＣ１００が欠陥を有するため、補助判定回路１３０においてこのアドレスが補助アドレスとして保持されている。したがって、補助判定回路１３０は、補助実効イネーブル信号ＡＸＥを生成し、これを補助用ロウデコーダ１４０へ入力する。補助実効イネーブル信号ＡＸＥが入力された補助用ロウデコーダ１４０は、補助用ワードラインＡＷＬを立ち上げさせるための補助用ワードラインイネーブル信号ＡＷＬＥＮを生成し、これを補助用ワードラインドライバ１５０へ入力する。
【００７９】
また、以上のようにワードラインイネーブル信号ＷＬＥＮ１と補助用ワードラインイネーブル信号ＡＷＬＥＮとがワードラインドライバ１２０および補助用ワードラインドライバ１５０へそれぞれ入力されると、ワードラインドライバ１２０はワードラインＷＬ１を立ち上げ、また、補助用ワードラインドライバ１５０は補助用ワードラインＡＷＬを立ち上げる。以下の説明では、これらが立ち上がるタイミングをｔ１とする。
【００８０】
図５（ｂ）に示すように、タイミングｔ１においてワードラインＷＬ１および補助用ワードラインＡＷＬが立ち上がると、メモリセルＭＣ１００における選択トランジスタＭＴ１００およびＭＴ１０１がオンすると共に、補助用メモリセルＡＭＣ００における補助用選択トランジスタＡＭＴ００およびＡＭＴ０１がオンし、且つプレートラインドライバ１６２における選択トランジスタＴ０１０および補助用選択トランジスタＡＴ０がオンする。これにより、強誘電体キャパシタＣ１００および補助用強誘電体キャパシタＡＣ００とビットラインＢＬ００とが接続されると共に、強誘電体キャパシタＣ１０１および補助用強誘電体キャパシタＡＣ０１とビットラインＢＬｂ００とが接続され、且つメインプレートラインＭＰＬとプレートラインＰＬ１０および補助用プレートラインＡＰＬ０とが接続される。
【００８１】
次に、タイミングｔ２においてメインプレートラインＭＰＬが立ち上がると、強誘電体キャパシタＣ１００および補助用強誘電体キャパシタＡＣ００に蓄積された電荷がビットラインＢＬ００にそれぞれ分配され、また、強誘電体キャパシタＣ１０１および補助用強誘電体キャパシタＡＣ０１に蓄積された電荷がビットラインＢＬｂ００にそれぞれ分配される。これにより、ビットラインＢＬ００とビットラインＢＬｂ００との間に電位差ΔＶ（＝ΔＶ3）が出現する。本説明では、強誘電体キャパシタＣ１００の面積と補助用強誘電体キャパシタＡＣ００の面積とを合計した面積Ｓおよび、強誘電体キャパシタＣ１０１の面積と補助用強誘電体キャパシタＡＣ０１の面積とを合計した面積ＳをそれぞれＳ3（図３参照）とするため、ビットラインＢＬ００およびＢＬｂ００間には判別感度ΔＶsa（図３参照）よりも大きな電位差ΔＶ3（＝ＶaveBL00−ＶaveBLb00）（図３参照）が出現する。
【００８２】
次に、タイミングｔ３においてセンスアンプ部１６３が活性化されると、センスアンプ部１６３にはビットラインＢＬ００およびＢＬｂ００の電位がストアされる。センスアンプ部１６３は、ストアしたビットラインＢＬ００およびＢＬｂ００の電位をストアすると、これらの電位差ΔＶ1からビットラインＢＬ００およびＢＬｂ００に出現した電位をそれぞれ検出し、この結果に基づいてビットラインＢＬ００およびＢＬｂ００の電位を“Ｈ”レベルまたは“Ｌ”レベルにゲイン調整した後、これらを図示しないデイジット線へ出力する。本説明では、ビットラインＢＬ００の電位を“Ｈ”レベルにゲイン調整し、ビットラインＢＬｂ００の電位を“Ｌ”レベルにゲイン調整し、これらをデイジット線へ出力する。
【００８３】
次に、タイミングｔ４においてメインプレートラインＭＰＬが立ち下がり、また、タイミングｔ５においてセンスアンプ部１６３内部でビットラインＢＬ００およびＢＬｂ００が０Ｖにイコライズされることにより、強誘電体キャパシタＣ１００および補助用強誘電体キャパシタＡＣ００に“Ｈ”レベルがそれぞれ再書き込みされると共に、強誘電体キャパシタＣ１０１および補助用強誘電体キャパシタＡＣ０１に“Ｌ”レベルがそれぞれ再書き込みされる。
【００８４】
その後、タイミングｔ６においてワードラインＷＬ１が立ち下がり、メモリセルＭＣ１００および補助用メモリセルＡＭＣ００からの読み出し動作が終了する。
【００８５】
以上のように、強誘電体キャパシタＣ１００およびＣ１０１が劣化しているために正常動作できないアドレス１０に対して補助用アドレス０を同時に動作させることで、本実施例では、本来フェイルとなるアドレス１０からの読み出しを正常に完了することが可能となる。
【００８６】
〔作用効果〕
以上で説明したように、本実施例では、所望するヒステリシス特性を得られない強誘電体キャパシタＣを含むことにより欠陥となったメモリセルＭＣに対して読み出し／書き込みを行う際、メモリセルＭＣと同様の構成を有する補助用メモリセルＡＭＣも動作させる。これにより、本実施例では所望するヒステリシス特性を得られない強誘電体キャパシタＣの特性が補助用メモリセルＡＭＣにおける補助用強誘電体キャパシタＡＣにより補助されるため、センスアンプ部１６３における動作マージン（判別感度）以上の電位差ΔＶを、ペアをなすビットラインＢＬ間に発生させることができる。したがって、正常な動作を継続することが可能となる。結果、強誘電体メモリ１００の歩留りを向上させることができる。
【００８７】
また、本実施例では、欠陥のあるメモリセルＭＣと補助用メモリセルＡＭＣとの双方を用いてビットラインＢＬの電位を制御する構成であるため、欠陥のあるメモリセルＭＣから読み出したデータと補助用メモリセルＡＭＣから読み出したデータとを選択するための回路構成または処理を必要としない。結果、強誘電体メモリ１００の回路構成または処理の煩雑化を低減することができる。
【００８８】
ただし、強誘電体キャパシタＣのヒステリシス曲線の正常値からのずれは、上記で説明した強誘電体層の面積Ｓの他に、例えば強誘電体層の膜厚やキャパシタ電極の形状などにも起因して生じるものである。本実施例は、これらのような要因や、その他の要因によって強誘電体キャパシタＣが所望するヒステリシス特性を得られなかった場合でも、同様に効果を発揮するものであることは言うまでもない。
【００８９】
さらに本実施例では、半導体基板上に形成された強誘電体素子の分極状態を利用することで情報を記憶する強誘電体メモリ１００を例に挙げたが、本発明はこれに限定されず、例えば一般的な電気蓄積型のコンデンサを用いた半導体メモリを用いて同様に実施することができることは言うまでもない。
【実施例２】
【００９０】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００９１】
従来技術では、欠陥のあるメモリセルＭＣのアドレスに対する読み出し／書き込みの際、このメモリセルＭＣの代わりに冗長メモリセルＰＭＣを使用する構成であるため、欠陥のあるメモリセルＭＣのアドレスに対する読み出し／書き込みと正常なメモリセルＭＣに対する読み出し／書き込みとに関わらず、冗長判定回路を動作させる必要がある。このため、従来技術による半導体記憶装置では、例えばプロセスにおける精度が向上し、欠陥のあるメモリセルが減少もしくは実質的に無くなった場合でも冗長判定回路を必ず動作させなければならない。すなわち、従来技術による半導体記憶装置では欠陥の有る無しに関わらず、消費電力を低減させることが不可能である
そこで本実施例では、例えば実施例１で例に挙げた強誘電体メモリ１００を応用することで、欠陥の有無に応じて消費電力を低減させることができるように構成された強誘電体メモリ２００を例に挙げる。
【００９２】
〔構成〕
図６は、本実施例による強誘電体メモリ２００の構成を示すブロック図である。図６と図１とを比較すると明らかなように、本実施例による強誘電体メモリ２００は、実施例１による強誘電体メモリ１００における補助判定回路１３０が補助判定回路２３０に置き換えられている。
【００９３】
補助判定回路２３０は、実施例１による補助判定回路１３０と同様に、メモリセル部１６０における欠陥のあるメモリセルＭＣ、すなわち補助を必要とするメモリセルＭＣの補助アドレスを予め保持している。
【００９４】
また、補助判定回路２３０には、入力アドレスの他に、補助用メモリセルユニットイネーブル信号ＡＥＮが入力される。補助判定回路２３０は、補助用メモリセルユニットイネーブル信号ＡＥＮが入力されている期間のみ、入力アドレスと補助アドレスとを比較し、両アドレスが一致する場合、補助用ロウデコーダ１４０を動作させるため補助実行イネーブル信号ＡＸＥを生成し、これを補助用ロウデコーダ１４０に入力する。
【００９５】
このように本実施例では、補助用メモリセルユニットイネーブル信号ＡＥＮが補助判定回路２３０に入力されている期間のみ、補助判定回路２３０およびこれの後段に位置する回路（補助用ロウデコーダ１４０、補助用ワードラインドライバ１５０および補助用アドレス０等）が動作する。すなわち、この期間のみ、補助用メモリセルユニット１７０が動作する。
【００９６】
また、補助用メモリセルユニットイネーブル信号ＡＥＮが補助判定回路２３０に入力されていない期間では、補助用メモリセルユニット１７０が非活性（不動作）となる。これにより、補助用メモリセルユニット１７０での電力消費が無くなる。すなわち、この期間、強誘電体メモリ２００の消費電力を低減することが可能となる。例えばメモリセル部１６０に欠陥のあるメモリセルＭＣが存在しない場合、補助判定回路２３０に補助用メモリセルユニットイネーブル信号ＡＥＮが入力されないように構成することで、欠陥の有無に応じて強誘電体メモリ２００の消費電力を低減させることができる。
【００９７】
また、補助用メモリセルユニットイネーブル信号ＡＥＮは、例えば図示しない制御回路（例えばＣＰＵなど）において生成したものを入力してもよいし、図７に示すような構成を用いて入力してもよい。
【００９８】
図７に示す構成では、図６におけるノードＰがヒューズ１８１を介して電源電圧ＶＤＤ（具体的には電源ライン）に接続されると共に、ヒューズ１８２を介して接地されている。ここで、例えばメモリセル部１６０に欠陥のあるメモリセルＭＣが存在しない場合、図７におけるヒューズ１８１を切断する。すなわち、電源ラインとノードＰとの間を電気的に切断する。これにより、ノードＰの電位は常にグランドレベル（０Ｖ）となるため、補助判定回路２３０には補助用メモリセルユニットイネーブル信号ＡＥＮが入力されない。結果、補助用メモリセルユニット１７０が非活性となる。
【００９９】
一方、例えばメモリセル部１６０に欠陥のあるメモリセルＭＣが存在する場合、図７におけるヒューズ１８２を切断する。すなわち、グランドとノードＰとの間を電気的に切断する。これにより、ノードＰには常に電源電圧ＶＤＤ（“Ｈ”レベル）が印加されるため、補助判定回路２３０には常に補助用メモリセルユニットイネーブル信号ＡＥＮが入力される。結果、補助用メモリセルユニット１７０が活性化し、必要に応じて補助用メモリセルＡＭＣが駆動される。
【０１００】
〔動作〕
次に、本実施例による強誘電体メモリ２００の動作を、読出し動作に着目して説明する。
【０１０１】
・欠陥のあるメモリセルＭＣが存在しない場合の動作
まず、欠陥のあるメモリセルＭＣがメモリセル部１６０に存在しない場合の動作について説明する。この動作では、補助判定回路２３０には補助用メモリセルユニットイネーブル信号ＡＥＮが入力されていない。すなわち、補助用メモリセルユニット１７０が動作していない。
【０１０２】
この状態で、図６に示すロウデコーダ１１０および補助判定回路２３０に図示しない外部回路から入力アドレスが入力されると、ロウデコーダ１１０はこの入力アドレスに該当するアドレス（本説明ではアドレス００とする）のワードラインＷＬ０を立ち上げさせるためのワードラインイネーブル信号ＷＬＥＮ０を生成し、これをワードラインドライバ１２０へ入力する。
【０１０３】
一方、補助判定回路２３０には、上述したように補助用メモリセルユニットイネーブル信号ＡＥＮが入力されていないため、入力された入力アドレスと予め保持している補助アドレスとの比較を実行しない。したがって、補助用ワードラインＡＷＬが立ち上がることは無い。
【０１０４】
また、以上のようにワードラインイネーブル信号ＷＬＥＮ０が入力されると、ワードラインドライバ１２０はワードラインＷＬ０を立ち上げる。以降、実施例１において図５（ａ）を用いて説明した動作を実行することで、各メモリセルＭＣからの読出し動作を実行する。
【０１０５】
・欠陥のあるメモリセルＭＣが存在する場合の動作
また、欠陥のあるメモリセルＭＣがメモリセル部１６０に存在する場合にの動作について説明する。この動作では、補助判定回路２３０には常に補助用メモリセルユニットイネーブル信号ＡＥＮが入力されている。すなわち、補助用メモリセルユニット１７０が機能している。
【０１０６】
・・正常なメモリセルＭＣ０００からの読出し動作
この状態で、例えば正常なメモリセルＭＣ（本説明ではこれをＭＣ０００とする）からデータを読み出す場合、図６に示すロウデコーダ１１０および補助判定回路２３０には図示しない外部回路から入力アドレスが入力される。入力アドレスが入力されると、ロウデコーダ１１０はこの入力アドレスに該当するアドレス（本説明ではアドレス００）のワードラインＷＬ０を立ち上げさせるためのワードラインイネーブル信号ＷＬＥＮ０を生成し、これをワードラインドライバ１２０へ入力する。
【０１０７】
一方、補助判定回路２３０は、入力された入力アドレスと予め保持している補助アドレスとを比較する。本説明では、メモリセルＭＣ０００が正常なメモリセルＭＣであるため、補助判定回路２３０において入力アドレスと一致する補助アドレスが保持されていない。したがって、補助判定回路２３０は、補助実効イネーブル信号ＡＸＥを生成しない。このため、補助用ロウデコーダ１４０から補助用ワードラインイネーブル信号ＡＷＬＥＮが出力されない。すなわち、補助用ワードラインＡＷＬが立ち上がることは無い。
【０１０８】
また、以上のようにワードラインイネーブル信号ＷＬＥＮ０が入力されると、ワードラインドライバ１２０はワードラインＷＬ０を立ち上げる。以降、実施例１において図５（ａ）を用いて説明した動作を実行することで、メモリセルＭＣ０００からの読出し動作を実行する。
【０１０９】
・・欠陥のあるメモリセルＭＣ０００からの読出し動作
一方、補助用メモリセルユニットイネーブル信号ＡＥＮが補助判定回路２３０には入力されている状態で、例えば欠陥のあるメモリセルＭＣ（本説明ではこれをＭＣ１００とする）からデータを読み出す場合、図６に示すロウデコーダ１１０および補助判定回路２３０には図示しない外部回路から入力アドレスが入力される。入力アドレスが入力されると、ロウデコーダ１１０はこの入力アドレスに該当するアドレス（本説明ではアドレス１０）のワードラインＷＬ１を立ち上げさせるためのワードラインイネーブル信号ＷＬＥＮ１を生成し、これをワードラインドライバ１２０へ入力する。
【０１１０】
一方、補助判定回路２３０は、入力された入力アドレスと予め保持している補助アドレスとを比較する。本説明では、メモリセルＭＣ１００が欠陥を有するため、補助判定回路２３０においてこのアドレスが補助アドレスとして保持されている。したがって、補助判定回路２３０は、補助実効イネーブル信号ＡＸＥを生成し、これを補助用ロウデコーダ１４０へ入力する。補助実効イネーブル信号ＡＸＥが入力された補助用ロウデコーダ１４０は、補助用ワードラインＡＷＬを立ち上げさせるための補助用ワードラインイネーブル信号ＡＷＬＥＮを生成し、これを補助用ワードラインドライバ１５０へ入力する。
【０１１１】
また、以上のようにワードラインイネーブル信号ＷＬＥＮ１と補助用ワードラインイネーブル信号ＡＷＬＥＮとがワードラインドライバ１２０および補助用ワードラインドライバ１５０へそれぞれ入力されると、ワードラインドライバ１２０はワードラインＷＬ１を立ち上げ、また、補助用ワードラインドライバ１５０は補助用ワードラインＡＷＬを立ち上げる。以降、実施例１において図５（ｂ）を用いて説明した動作を実行することで、メモリセルＭＣ１００および補助用メモリセルＡＭＣ００からの読出し動作を実行する。
【０１１２】
〔作用効果〕
以上で説明したように、本実施例では、実施例１で説明した構成の他に、補助用メモリセルユニット１７０を活性化または不活性化する構成を有しているため、実施例１による効果のほかに、必要に応じて補助用メモリセルユニット１７０における消費電力を削減することができるという効果をえられる。結果、強誘電体メモリ２００の消費電力を低減することが可能となる。
【０１１３】
なお、実施例２では、本実施例特有の構成を実施例１で示した強誘電体メモリ１００に適用した場合を例に挙げたが、本発明はこれに限定されず、例えば一般的な電気蓄積型のコンデンサを用いた半導体メモリに適用することも可能である。
【０１１４】
また、上記実施例１および実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施例１による強誘電体メモリ１００の構成を示すブロック図である。
【図２】本発明の実施例１によるメモリセル部１６０およびその周辺回路の構成を示す図である。
【図３】（ａ）は正常な強誘電体キャパシタＣ０００のヒステリシス曲線を示すグラフであり、（ｂ）は所望する面積Ｓが得られなかった強誘電体キャパシタＣ１００のヒステリシス曲線を示すグラフである。
【図４】強誘電体キャパシタＣの面積ＳとペアをなすビットラインＢＬ間に生じる電位差ΔＶとの関係を示すグラフである。
【図５】（ａ）は正常なメモリセルＭＣ０００から“Ｈ”データを読み出す際のタイミングチャートであり、（ｂ）は欠陥のあるメモリセルＭＣ１００および補助用メモリセルＡＭＣ００から“Ｈ”データを読み出す際のタイミングチャートである。
【図６】本発明の実施例２による強誘電体メモリ２００の構成を示すブロック図である。
【図７】本発明の実施例２における補助用メモリセルイネーブル信号ＡＥＮを生成するための構成の一例を示す図である。
【符号の説明】
【０１１６】
ＡＣ００〜ＡＣｎ１、…  補助用強誘電体キャパシタ
ＡＥＮ  補助用メモリセルユニットイネーブル信号
ＡＭＣ００〜ＡＭＣｎ０、…  補助用メモリセル
ＡＭＴ００〜ＡＭＴｎ１、ＡＴ０  補助用選択トランジスタ
ＡＰＬ０  補助用プレートライン
ＡＷＬ  補助用ワードライン
ＡＷＬＥＮ  補助用ワードラインイネーブル信号
ＡＸＥ  補助実効イネーブル信号
ＢＬ００〜ＢＬｂｎ０、…  ビットライン
Ｃ０００〜Ｃ１ｎ１、…  強誘電体キャパシタ
ＭＣ０００〜ＭＣ１ｎ０、…  メモリセル
ＭＰＬ  メインプレートライン
ＭＴ０００〜ＭＴ１ｎ１、…、Ｔ０００、Ｔ０１０、…  選択トランジスタ
ＰＬ００、ＰＬ１０、…  プレートライン
ＷＬ０、ＷＬ１、…  ワードライン
ＷＬＥＮ０、ＷＬＥＮ１、…  ワードラインイネーブル信号
１００、２００  強誘電体メモリ
１１０  ロウデコーダ
１２０  ワードラインドライバ
１３０、２３０  補助判定回路
１４０  補助用ロウデコーダ
１５０  補助用ワードラインドライバ
１６０  メモリセル部
１６１  メインプレートラインドライバ
１６２  プレートラインドライバ
１６３  センスアンプ部
１７０  補助用メモリセルユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006209817.tif 000008
【図７】
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