(57)【要約】      （修正有）【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線２と、埋め込み酸化膜と、複数のワード線５と、ワード線５とビット線２間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト７を上面に有する複数の拡散層８があり、複数のブロックに区分されたビット線２同士は拡散層８を介して電気的に接続されており、コンタクト領域となる拡散層８の近傍領域に形成されたビット線２間に形成された素子分離領域９とを備える。さらに、ビット線２上及び素子分離領域９上に跨り、側壁絶縁膜を有するダミーワード線１４を備え、側壁絶縁膜は、素子分離領域９と、埋め込み酸化膜と、ビット線２との境界領域上を覆う。【選択図】  図１
2006196688.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に、第１の方向に延在するように形成された埋め込み拡散層よりなる複数のビット線と、
前記ビット線上に形成された埋め込み絶縁膜と、
前記半導体基板上に、前記第１の方向と直交する第２の方向に延在するように形成された複数のワード線と、
前記ワード線が前記ビット線間の領域と交差する領域に形成された電荷保持膜と、
互いに隣り合う前記ビット線がソース領域及びドレイン領域として機能し、前記電荷保持膜がゲート絶縁膜として機能し、前記ワード線がゲート電極として機能する複数のメモリセルと、
外部と電気的に接続されたコンタクトを上面に有する複数の拡散層と、
前記複数のビット線は、複数のブロックに区分されるように、各々分断されており、隣り合う前記ブロックにおける対応し合う前記ビット線同士は、前記ビット線同士に対応するように設けられた前記拡散層を介して電気的に接続されており、
コンタクト領域となる前記拡散層の近傍領域に形成されている互いに隣り合う前記ビット線間に形成され、隣り合う前記ビット線間を電気的に分離する素子分離領域とを備えた不揮発性半導体記憶装置であって、
前記コンタクト領域において、前記第２の方向に延在すると共に、前記ビット線上及び前記素子分離領域上を跨るように形成され、側面に側壁絶縁膜を有するダミーワード線をさらに備え、
前記側壁絶縁膜は、前記素子分離領域と、前記埋め込み絶縁膜と、前記ビット線との境界領域上を覆っていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記拡散層は、前記隣り合うブロックにおける対応し合う前記ビット線に直接接続する第１の拡散層と、前記第１の拡散層及び前記コンタクトと直接接続する第２の拡散層とから構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロックの一端側に存在する第１の前記コンタクト領域と前記ブロックの他端側に存在する第２の前記コンタクト領域とにおいて、
前記複数のビット線は１本置きに間引かれていると共に、前記第１のコンタクト領域と前記第２のコンタクト領域とで互い違いに間引かれていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ダミーワード線は電気的にフローティングであることを特徴とする請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記ダミーワード線はダメージ保護素子と接続されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ダメージ保護素子はダイオード構造又は酸化膜構造であることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板中に、第１の方向に延在するように形成された埋め込み拡散層よりなる複数のビット線と、前記ビット線上に形成された埋め込み絶縁膜と、前記半導体基板の上に、前記第１の方向と直交する第２の方向に延在するように形成された複数のワード線と、前記ワード線が前記ビット線間の領域と交差する領域に形成された電荷保持膜と、互いに隣り合う前記ビット線がソース領域及びドレイン領域として機能し、前記電荷保持膜がゲート絶縁膜として機能し、前記ワード線がゲート電極として機能する複数のメモリセルと、外部と電気的に接続されたコンタクトを上面に有する複数の拡散層と、前記複数のビット線は、複数のブロックに区分されるように、各々分断されており、隣り合う前記ブロックにおける対応し合う前記ビット線同士は、前記ビット線同士に対応するように設けられた前記拡散層を介して電気的に接続されており、コンタクト領域となる前記拡散層の近傍領域に形成されている互いに隣り合う前記ビット線間に形成され、隣り合う前記ビット線間を電気的に分離する素子分離領域とを備えた不揮発性半導体記憶装置の製造方法であって、
前記コンタクト領域において、前記第２の方向に延在すると共に、前記ビット線上及び前記素子分離領域上を跨るように、ダミーワード線を形成する工程と、
前記ダミーワード線の側面に側壁絶縁膜を形成する工程とを含み、
前記側壁絶縁膜は、前記素子分離領域と、前記埋め込み絶縁膜と、前記ビット線との境界領域上を覆うように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
前記拡散層を形成する工程は、前記隣り合うブロックにおける対応し合う前記ビット線に直接接続する第１の拡散層を形成する工程と、前記第１の拡散層及び前記コンタクトと直接接続する第２の拡散層を形成する工程とを含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、コンタクトレス方式のメモリセルアレイにおける共用コンタクト領域で生じるリーク電流を抑制する構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化に伴い、メモリセルサイズの縮小化が進んでいる。このメモリセルサイズの縮小化に従って、コンタクトレス方式が採用されたメモリセルアレイが提案されている（例えば、特許文献１及び２参照）。
【０００３】
図１０は、コンタクトレス方式が採用された一般的なメモリセルアレイの平面図を示している。
【０００４】
図１０に示すように、複数のワード線５と直交するように長尺の複数の埋め込み拡散ビット線２が形成されており、この埋め込み拡散ビット線２がソース・ドレインとして機能する。このように、複数のメモリセルにソース・ドレインを共有させると共に、メモリセル複数個おきにソース・ドレインへのコンタクト７を１箇所形成する構造（共用コンタクト構造）を採用することにより、メモリセル１個あたりに要するコンタクト面積を低減して高集積化を実現している。なお、コンタクトレス方式という名称は一般的に用いられているものであるが、実際には、図１０にも示したように、コンタクトは必須である。
【０００５】
以下に、コンタクトレス方式が採用されたメモリセルアレイ領域における共用コンタクト構造の一例として、第１の従来例に係る不揮発性半導体記憶装置について、図１１（ａ）及び（ｂ）を参照しながら説明する（例えば特許文献２参照）。
【０００６】
図１１（ａ）及び（ｂ）は、第１の従来例に係る不揮発性半導体記憶装置の構造を示す要部の断面図であって、図１１（ａ）は図１０に示したＸ−Ｘ断面の概略構造を示しており、図１１（ｂ）は図１０に示したＹ−Ｙ断面の概略構造を示している。
【０００７】
また、ここでは、不揮発性半導体記憶装置の一例として、トラップ構造を有する不揮発性半導体記憶装置を用いて説明する。不揮発性半導体記憶装置のメモリ効果は、本発明の主目的ではないので、トラップ構造に関する説明は本従来例において省略するが、トラップ構造は例えばＯＮＯ膜構造よりなる場合であってもよいし、トンネル膜とフローティングゲートとＯＮＯ膜とのスタック構造よりなる場合であってもよい。
【０００８】
図１１（ａ）に示すように、ｐ型基板１の表面部には、溝が形成されており、この溝における側面及び底面には、Ｎ型不純物拡散層である埋め込み拡散ビット線２が形成されている。互いに隣り合う埋め込み拡散ビット線２が一対となってソース及びドレインとして機能する。埋め込み拡散ビット線２の上には、ｐ型基板１に形成された溝を埋め込むように埋め込み酸化膜３が形成されており、ｐ型基板１の上には、トラップ構造４が形成されている。埋め込み酸化膜３及びトラップ構造４の上には、コントロールゲートとなるワード線５が形成されている。ワード線５の上には、層間絶縁膜６が形成されている。なお、溝における埋め込み酸化膜３の膜厚は、特許文献２によると約１５０ｎｍである。
【０００９】
一方、図１１（ｂ）に示すように、ｐ型基板１の上には、埋め込み拡散ビット線２及び埋め込み酸化膜３が下から順に形成されており、埋め込み酸化膜３の上には、ワード線５が形成されている。埋め込み酸化膜３の上には、ワード線５を覆うように層間絶縁膜６が形成されている。埋め込み酸化膜３及び層間絶縁膜６中には、下端が埋め込み拡散ビット線２に接続するコンタクト７が形成されている。なお、コンタクト７は、メモリセルアレイ領域を形成した後に、埋め込み酸化膜３及び層間絶縁膜６中にコンタクトホールを開設し、該コンタクトホールに例えばアルミニウムなどを埋め込むことによって形成される。また、前述した埋め込み拡散ビット線２は、複数のワード線５の下を通って延びるように形成されている。
【００１０】
以上のように、第１の従来例に係る不揮発性半導体記憶装置によると、複数のメモリセルにソース・ドレインを共有させると共に、メモリセル複数個おきにソース・ドレインへのコンタクト７を１箇所形成することにより、メモリセル１個あたりに要するコンタクト面積を低減して高集積化が図られている。
【００１１】
第１の従来例においては、前述したように、層間絶縁膜６と埋め込み拡散ビット線２上の埋め込み酸化膜３とを同質と見なして、埋め込み酸化膜３が存在していることは特に考慮することなく、コンタクト７を形成するためのコンタクトホールを開設している。特許文献１によると、埋め込み酸化膜３の膜厚は約１００ｎｍ、特許文献２によると、埋め込み酸化膜３の膜厚は約１５０ｎｍである。通常、層間絶縁膜６の膜厚が１０００ｎｍ前後であることを考慮すると、層間絶縁膜６の膜厚が１０〜２０％程度厚くなったものであると見なすことも可能と言える。
【００１２】
しかしながら、埋め込み拡散ビット線２における拡散層表面は、ｐ型基板１の表面よりも埋め込み酸化膜３の膜厚程度の分だけ低い位置に存在するため、開設されるコンタクトホールのアスペクト比が大きいので、コンタクト径を精度良く開設してコンタクト７を形成することは困難である。さらに、このコンタクトホールを形成する場合、実質的には、層間絶縁膜６の膜厚に埋め込み酸化膜３の膜厚が加算された膜厚分をエッチングする必要があるので、コンタクトホールを開設する際のエッチングにオーバーエッチングを行なう必要があるが、メモリセルの微細化に伴って、埋め込み拡散ビット線２の膜厚が薄いので、コンタクトホールがｐ型基板１まで突き抜けてしまうことにより、ビット線リークが発生するという問題がある。また、メモリセルの微細化に伴って、埋め込み拡散ビット線２の幅と、互いに隣り合う埋め込み拡散ビット線２間隔とが狭くなるので、埋め込み拡散ビット線２上にコンタクトホールを正確に開設してコンタクト７を形成することが困難であるという問題がある。
【００１３】
ところで、近年、コンタクト径の微細化に伴ってコンタクト抵抗が高くなるということが問題となっている。コンタクト抵抗を低減する方法として、Self Align Silicide 技術（以下、サリサイド技術と記す）を用いることが提案されている。前述した第１の従来例では、埋め込み酸化膜３上にコンタクト７を設ける構成であるので、埋め込み拡散ビット線２における拡散層表面をシリサイド化することができない。このため、コンタクト抵抗が高くなると共にコンタクト抵抗がばらつくことが問題になる。
【００１４】
そこで、以下に、コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト構造の例として、第２の従来例に係る不揮発性半導体記憶装置について、図１２並びに図１３（ａ）及び（ｂ）を参照しながら説明する。
【００１５】
図１２並びに図１３（ａ）及び（ｂ）は、第２の従来例に係る不揮発性半導体記憶装置の構造を示しており、図１２は概略平面図であり、図１３（ａ）は図１２のＹ−Ｙ線における要部の断面図であり、図１３（ｂ）は図１２のＸ１−Ｘ１線における要部の断面図であり、図１３（ｃ）は図１２のＸ２−Ｘ２線における要部の断面図である。なお、図１３（ｂ）に示す構造は、前述した図１１（ａ）と同じ構造であるので、その説明は繰り返さない。
【００１６】
図１２に示すように、複数のワード線５と直交するように、複数の埋め込み拡散ビット線２が形成されており、この埋め込み拡散ビット線２がソース・ドレインとして機能する。このように、複数のメモリセルにソース・ドレインを共有させると共に、メモリセル複数個おきにソース・ドレインへのコンタクト７を１箇所形成する共用コンタクト構造を採用することにより、メモリセル１個あたりに要するコンタクト面積を低減して高集積化を実現している。また、複数の埋め込み拡散ビット線２の各々は分断されて、分断された各々が集まって短冊状の複数のブロックを構成しており、また、コンタクト領域となるコンタクト７の近傍領域を挟んで互いに向かい合うブロックにおける対応し合う複数の埋め込み拡散ビット線２同士を電気的に接続するように、注入拡散層８が形成されている。さらに、コンタクト領域では、隣り合う埋め込み拡散ビット線２間に、注入拡散層８及び埋め込み拡散ビット線２と隣り合うように素子分離９が形成されている。このように、コンタクト近傍において、注入拡散層８と島状の素子分離９とが交互に並んで形成されている。
【００１７】
一方、図１３（ａ）に示すように、ｐ型基板１の表面部には、溝が形成されており、該溝は、コンタクト７が形成される領域近傍において分断されている。溝の内部には、該溝の側面及び底面に沿うと共にｐ型基板１の表面領域まで延びるように、埋め込み拡散ビット線２が形成されており、埋め込み拡散ビット線２の上には、溝を埋め込むように埋め込み酸化膜３が形成されている。なお、溝が中断している領域においては、埋め込み酸化膜３は形成されていない。また、ｐ型基板１の表面部には、埋め込み拡散ビット線２と部分的に重なるように、すなわち、埋め込み拡散層２同士を電気的に接続するように、例えばＮ型不純物拡散層よりなる注入拡散層８が形成されている。埋め込み酸化膜３の上には、ワード線５が形成されている。埋め込み酸化膜３の上には、ワード線５を覆うように層間絶縁膜６が形成されており、該層間絶縁膜６中には、下端が注入拡散層８に接続するコンタクト７が形成されている。なお、コンタクト７は、メモリセルアレイ領域を形成した後に、層間絶縁膜６中にコンタクトホールを開設し、該コンタクトホールに例えばアルミニウムなどを埋め込むことによって形成される。また、前述した埋め込み拡散ビット線２は、複数のワード線５の下を通って延びるように形成されている。
【００１８】
また、図１３（ｃ）に示すように、ｐ型基板１には、素子分離９と注入拡散層８とが交互に並んで形成されている。また、素子分離９及び注入拡散層８の上には、層間絶縁膜６が形成されており、該層間絶縁膜６中には、下端が注入拡散層７に接続するコンタクト７が形成されている。
【００１９】
なお、コンタクトレス方式が採用されたメモリセルアレイとしては、第２の従来例に係る不揮発性半導体記憶装置の構成以外にも、例えば、図１４（ａ）及び（ｂ）に示すように、埋め込み酸化膜３が熱酸化膜よりなる場合（特許文献１の構成に対応する）、又は図１５（ａ）及び（ｂ）に示すように、埋め込み酸化膜３が堆積膜よりなる場合であっても同様に構成可能である。なお、図１４（ａ）は図１２のＹ−Ｙ線における要部の断面図、図１４（ｂ）は図１２のＸ１−Ｘ１線における要部の断面図を示しており、また、図１５（ａ）は図１２のＹ−Ｙ線における要部の断面図、図１５（ｂ）は図１２のＸ１−Ｘ１線における要部の断面図を示している。また、図１４（ａ）及び（ｂ）並びに図１５（ａ）及び（ｂ）のそれぞれに示された構造において、前述した埋め込み酸化膜３以外の構成は、図１３（ａ）及び（ｂ）に示した構造と同様であるので、ここではその説明は繰り返さない。
【００２０】
以上のように、第２の従来例に係る不揮発性半導体記憶装置によると、第１の従来例とは異なり、コンタクト７を開設する箇所には埋め込み酸化膜３が形成されていないので、コンタクトホールのアスペクト比が大きくならない。したがって、コンタクトホールを形成する際のエッチングにおいてオーバーエッチングを行なう必要がなくなり、また、注入拡散層８の拡散深さが十分な深さになるように設定することにより、コンタクト７がｐ型基板１まで突き抜けてしまうという問題を回避できる。また、コンタクト７は表面積が比較的広い注入拡散層８の上に形成されるため、埋め込み拡散ビット線２上に正確にコンタクトホールを開設してコンタクト７を形成する必要がないので、コンタクト７と埋め込み拡散ビット線２との位置関係を直接的に考慮しなくてもかまわない。
【００２１】
また、第２の従来例に係る不揮発性半導体記憶装置の場合、前述した図１３（ａ）では図示していないが、注入拡散層８の表面をサリサイド化してシリサイド層を形成することが可能であり、コンタクト抵抗を低減することができる。なお、サリサイド技術はワード線の抵抗を低減するためにも用いられる。また、サリサイド技術を適用する際には、ゲート電極の側面に側壁絶縁膜を形成しておくことが不可欠である。
【００２２】
ここで、第２の従来例に係る不揮発性半導体記憶装置の製造において、サリサイド技術を適用する場合の不揮発性半導体記憶装置の製造方法について、図１６（ａ）〜（ｃ）を参照しながら説明する。
【００２３】
まず、図１６（ａ）に示すように、ｐ型基板１の表面部に形成された溝の側面及び底面に沿うように埋め込み拡散ビット線２を形成した後、該埋め込み拡散ビット線２の上に、溝を埋め込むように埋め込み酸化膜３を形成する。さらに、埋め込み酸化膜３の上にゲート電極となるワード線５を形成する。続いて、ゲート電極であるワード線５の側面を覆う側壁絶縁膜１０ａを形成する目的で、埋め込み酸化膜３の上に、ワード線５を覆うようにカバレッジの良い絶縁膜１０を堆積する。
【００２４】
次に、図１６（ｂ）に示すように、カバレッジの良い絶縁膜１０に対して異方性の強いドライエッチングを施すことにより、ワード線５の側面に側壁絶縁膜１０ａを残留させる。このようにして、ワード線５の側面に側壁絶縁膜１０ａが形成される。続いて、砒素を用いたイオン注入１１を行なうことにより、ｐ型基板１の表面部における埋め込み拡散ビット線２が分断されている領域に注入拡散層８を形成する。
【００２５】
次に、図１６（ｃ）に示すように、ｐ型基板１の全面に亘って金属膜を堆積した後、高温の熱処理を短時間に行なう、いわゆるＲＴＡ（Rapid Thermal Anneal）を行なうことにより、金属膜と半導体とが接している部分のみに半導体と金属との化合物を形成する。続いて、金属膜のみを洗浄によって除去することにより、半導体と金属との化合物であるシリサイド層１２のみを残留させる。シリサイド層１２を形成することにより、ワード線５の抵抗を低減することができると共に、コンタクト７と注入拡散層８との接触抵抗を低減することができる。
【００２６】
なお、コンタクトレス方式が採用されたメモリセルアレイにおいて、絶縁膜１０を堆積しない場合には、前述の図１２に示したように、互いに隣り合うワード線５間において、ｐ型基板１が露出することになる。この場合にシリサイド層を形成すると、図示していないが、ｐ型基板１の露出部分にまでシリサイド層１２が形成されるので、埋め込み拡散ビット線２とｐ型基板１とが短絡してしまうことになる。したがって、図１６（ｃ）に示したように、ｐ型基板１が露出しないように、ワード線５の側面に側壁絶縁膜１０ａを形成するだけではなく、互いに隣り合うワード線５間の領域を絶縁膜によって埋めておくことも必要である。
【００２７】
以上のように、第２の従来例に係る不揮発性半導体記憶装置によると、メモリセルの高集積化に伴ってワード線５であるゲート電極が微細化されても、ワード線５の抵抗を低減することができるので、ワード線５の信号遅延を抑制することができる。
【特許文献１】特開昭６１-２２２１５９号公報
【特許文献２】特開平９−３１２３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
ところで、前述した第２の従来例においては、図１６（ｂ）に示したように、カバレッジの良い絶縁膜１０に対して異方性の強いドライエッチングを行なうことにより、ワード線５の上面が露出するまでエッチングが行なわれるが、このエッチングの際に、埋め込み酸化膜３の一部分がエッチングされて、素子分離９の端部において、ｐ型基板１が露出してしまう。その後に、サリサイド技術を適用すると、埋め込み拡散ビット線２とｐ型基板１とが短絡してしまうことにより、ビット線リークが発生するという課題が生じる。
【００２９】
まず、第２の従来例にサリサイド技術を適用した場合に生じる前述の課題について、図１７（ａ）及び（ｂ）並びに図１８（ａ）〜（ｃ）を参照しながら、以下に具体的に説明する。
【００３０】
図１７（ａ）及び（ｂ）は、図１６（ｂ）及び（ｃ）のそれぞれに示した工程断面図に対応した要部の断面図であり、本課題を説明するための断面図を示している。
【００３１】
図１７（ａ）に示すように、ワード線５の上面が露出するように、ワード線５を覆うように形成された絶縁膜１０に対して異方性の強いドライエッチングを行なうことにより、ワード線５の側面に側壁絶縁膜１０ａを残留させる。この工程において、コンタクト７を開設する領域の近傍領域はメモリセル領域に比べて平坦であるので、コンタクト７を開設する領域に存在する絶縁膜１０はいち早くエッチングされ尽くしてしまうと共に、埋め込み酸化膜３についてもある程度エッチングされることになる。したがって、図１７（ａ）に示すように、コンタクト７を開設する領域の近傍領域におけるｐ型基板１の表面は凸型形状に露出することになる。
【００３２】
次に、図１７（ｂ）に示すように、ｐ型基板１における凸型形状に露出した部分に注入拡散層８を形成した後に、図１６（ｃ）での説明と同様にして、シリサイド層１２を形成すると、シリサイド層１２も凸型形状に形成される。
【００３３】
また、図１８（ａ）〜（ｃ）は、図１６（ａ）〜（ｃ）のそれぞれに示した工程断面図に対応する要部を拡大した断面図であるが、それぞれ、図１２のＸ４−Ｘ４線における工程概略断面図を示している。
【００３４】
図１８（ａ）に示すように、素子分離９及び埋め込み酸化膜３の上にカバレッジの良い絶縁膜１０を堆積する。
【００３５】
次に、異方性の強いドライエッチングにより、絶縁膜１０をエッチングしていくが、絶縁膜１０におけるコンタクト７を開設する領域の近傍領域に存在する部分は、絶縁膜１０におけるメモリセル領域に存在する部分に比べて平坦であるので、図１８（ｂ）に示すように、絶縁膜１０におけるコンタクト７を開設する領域の近傍領域に存在する部分はいち早くエッチングされ尽くしてしまう。
【００３６】
さらに、この異方性の強いドライエッチングは、ワード線５の上面が露出するまで継続されるため、図１８（ｃ）に示すように、埋め込み酸化膜３に加えて素子分離９までも、ある程度エッチング除去されるので、ｐ型基板１が部分的に露出してしまう。
【００３７】
図１９（ａ）は、前述した図１８（ｃ）における素子分離９の端部付近を拡大した断面図を示している。図１９（ａ）に示すように、素子分離９がある程度エッチング除去されて、ｐ型基板１が部分的に露出している。また、図１９（ｂ）に示すように、絶縁膜１０をエッチングする工程においては、埋め込み酸化膜３及び素子分離１０に加えて、ｐ型基板１も幾分削れてしまうことも考えられる。さらに、埋め込み酸化膜３の構造が、前述の図１４（ａ）及び（ｂ）に示したような熱酸化膜よりなる場合であれば、図１９（ｃ）に示すように、ｐ型基板１の表面が露出することになる。
【００３８】
図１２に示したように、図１２のＸ４−Ｘ４線における断面領域には、注入拡散層８が形成されていないために、このような状態で、サリサイド層を形成する工程を実施すると、埋め込み拡散ビット線２とｐ型基板１における露出部分とが共にシリサイド化されて短絡してしまうという問題が生じる。また、ｐ型基板１における露出している部分は、ドライエッチングに曝されているので、ｐ型基板１における露出している部分は、ドライエッチングによるダメージによって結晶性の欠陥が発生している。このため、ビット線リークが発生し易くなっているという問題も生じる。
【００３９】
さらに、前述した第２の従来例においては、図１２に示したように、コンタクト７を形成する領域近傍において、注入拡散層８と島状の素子分離９とが交互に並んで形成されているが、島状の素子分離９は埋め込み拡散ビット線２のピッチ以下の微細な形状であることが必要である。このため、島状の素子分離９は素子分離能力の高いものが要求される。島状の素子分離９の素子分離能力が低いと、互いに隣り合う埋め込み拡散ビット線２同士でリークしてしまう。
【００４０】
次に、前述した第２の従来例における素子分離に関する課題について、図２０及び図２１（ａ）〜（ｃ）を参照しながら、以下に具体的に説明する。図２０及び図２１（ａ）〜（ｃ）は、第２の従来例における素子分離に関する課題を説明するための図であって、図２０は概略平面図であり、図２１（ａ）は図２０のＸ４−Ｘ４線における要部の断面図であり、図２１（ｂ）は図２０のＸ３−Ｘ３線における要部の断面図であり、図２１（ｃ）は図２０のＸ２−Ｘ２線における要部の断面図である。
【００４１】
図２０に示すように、島状の素子分離９が形成されている領域の近傍領域は、大別して３つの部分から成り立っている。すなわち、図２１（ａ）に示すように、素子分離９と、埋め込み酸化膜３及び埋め込み拡散ビット線２とが重なる部分、図２１（ｂ）に示すように、素子分離９と、埋め込み酸化膜３及び埋め込み拡散ビット線２と、注入拡散層８とが重なる部分、図２１（ｃ）に示すように、素子分離９と注入拡散層８とが重なる部分である。
【００４２】
ここで、図２１（ｃ）に示すように、素子分離９が微細になっても素子分離能力が十分発揮されるように、素子分離９の下にはチャネルストッパー層１３が形成されている。チャネルストッパー層１３はｐ型層であって、イオン注入により、素子分離９の下に選択的に形成されている。しかしながら、チャネルストッパー層１３を形成するためのイオン注入が、メモリセル本体に注入されたり又は拡散したりすると、メモリセルの特性又は信頼性に影響を与える。このため、チャネルストッパー層１３を形成する領域は、コンタクト７が形成される領域の近傍領域に限定される必要がある。したがって、コンタクト７が形成される領域から少し離れた図２１（ｂ）に示した断面では、深い注入拡散層８が形成されているにもかかわらず、素子分離９の下にはチャネルストッパー層１３が存在していないので、図２１（ｂ）に示した領域では素子分離９による素子分離能力が低下してしまうという問題がある。
【００４３】
また、前述の図１８（ａ）〜（ｃ）を用いて説明したように、素子分離９は、ワード線５の側面に側壁絶縁膜１０ａを残留させる工程におけるドライエッチングによって削られることになる。このことが更なる要因となり、素子分離９の素子分離能力が一層低下してしまうという問題がある。
【００４４】
さらに、メモリセルの微細化が進展するのに伴って、埋め込み拡散ビット線２の位置を島状の素子分離９に合わせるための合わせ精度が不十分である場合には、埋め込み拡散ビット線２の短絡又は断線が生じるという問題もある。
【００４５】
前記に鑑み、本発明の目的は、コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域のリーク電流を抑制することができると共に微細化が可能な不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００４６】
前記の目的を達成するために、本発明に係る不揮発性半導体記憶装置は、半導体基板中に、第１の方向に延在するように形成された埋め込み拡散層よりなる複数のビット線と、ビット線上に形成された埋め込み絶縁膜と、半導体基板上に、第１の方向と直交する第２の方向に延在するように形成された複数のワード線と、ワード線がビット線間の領域と交差する領域に形成された電荷保持膜と、互いに隣り合うビット線がソース領域及びドレイン領域として機能し、電荷保持膜がゲート絶縁膜として機能し、ワード線がゲート電極として機能する複数のメモリセルと、外部と電気的に接続されたコンタクトを上面に有する複数の拡散層と、複数のビット線は、複数のブロックに区分されるように、各々分断されており、隣り合うブロックにおける対応し合うビット線同士は、ビット線同士に対応するように設けられた拡散層を介して電気的に接続されており、コンタクト領域となる拡散層の近傍領域に形成されている互いに隣り合うビット線間に形成され、隣り合うビット線間を電気的に分離する素子分離領域とを備えた不揮発性半導体記憶装置であって、コンタクト領域において、第２の方向に延在すると共に、ビット線上及び素子分離領域上を跨るように形成され、側面に側壁絶縁膜を有するダミーワード線をさらに備え、側壁絶縁膜は、素子分離領域と、埋め込み絶縁膜と、ビット線との境界領域上を覆っていることを特徴とする。
【００４７】
本発明に係る不揮発性半導体記憶装置によると、コンタクト領域において、側面に側壁絶縁膜を有するダミーワード線を設けていると共に、側壁絶縁膜によって素子分離領域と埋め込み絶縁膜とビット線との境界領域上を覆っていることにより、コンタクトレス方式が採用された不揮発性半導体記憶装置における共用コンタクト領域において、半導体基板が露出することを防ぐと共に半導体基板へのダメージを防止することができる。このため、不揮発性半導体記憶装置のコンタクト領域におけるビット線のリーク電流を低減させることができる。したがって、不揮発性半導体記憶装置の製造歩留まりを向上させることができる。また、微細化されても素子分離能力に優れた不揮発性半導体記憶装置を実現することができる。
【００４８】
本発明に係る不揮発性半導体記憶装置において、拡散層は、隣り合うブロックにおける対応し合うビット線に直接接続する第１の拡散層と、第１の拡散層及びコンタクトと直接接続する第２の拡散層とから構成されていることが好ましい。
【００４９】
このようにすると、コンタクトと直接接続する第２の拡散層とビット線との電気的接続を確実に行なうことができる。また、これにより、熱拡散工程を用いることなく電気的接続が確実になるので、素子分離領域の素子分離能力が低下することを防止することができる。
【００５０】
本発明に係る不揮発性半導体記憶装置において、ブロックの一端側に存在する第１のコンタクト領域とブロックの他端側に存在する第２のコンタクト領域とにおいて、複数のビット線は１本置きに間引かれていると共に、第１のコンタクト領域と第２のコンタクト領域とで互い違いに間引かれていることが好ましい。
【００５１】
このようにすると、素子分離領域を大きくとることができるので、ビット線と素子分離との位置合わせが容易になり、不揮発性半導体記憶装置の高集積化が実現できる。
【００５２】
本発明に係る不揮発性半導体記憶装置において、ダミーワード線は電気的にフローティングであることが好ましい。
【００５３】
このようにすると、ダミーワード線が高電圧に長時間曝されることによって破壊に至ることを防止することができる。
【００５４】
本発明に係る不揮発性半導体記憶装置において、ダミーワード線はダメージ保護素子と接続されていることが好ましい。
【００５５】
このようにすると、ダミーワード線に隣り合うワード線が静電誘導によるダメージを受けることを防止することができる
本発明に係る不揮発性半導体記憶装置において、ダメージ保護素子はダイオード構造又は酸化膜構造であることが好ましい。
【００５６】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板中に、第１の方向に延在するように形成された埋め込み拡散層よりなる複数のビット線と、ビット線上に形成された埋め込み絶縁膜と、半導体基板の上に、第１の方向と直交する第２の方向に延在するように形成された複数のワード線と、ワード線がビット線間の領域と交差する領域に形成された電荷保持膜と、互いに隣り合うビット線がソース領域及びドレイン領域として機能し、電荷保持膜がゲート絶縁膜として機能し、ワード線がゲート電極として機能する複数のメモリセルと、外部と電気的に接続されたコンタクトを上面に有する複数の拡散層と、複数のビット線は、複数のブロックに区分されるように、各々分断されており、隣り合うブロックにおける対応し合うビット線同士は、ビット線同士に対応するように設けられた拡散層を介して電気的に接続されており、コンタクト領域となる拡散層の近傍領域に形成されている互いに隣り合うビット線間に形成され、隣り合うビット線間を電気的に分離する素子分離領域とを備えた不揮発性半導体記憶装置の製造方法であって、コンタクト領域において、第２の方向に延在すると共に、ビット線上及び素子分離領域上を跨るように、ダミーワード線を形成する工程と、ダミーワード線の側面に側壁絶縁膜を形成する工程とをさらに備え、側壁絶縁膜は、素子分離領域と、埋め込み絶縁膜と、ビット線との境界領域上を覆うように形成されることを特徴とする。
【００５７】
本発明に係る不揮発性半導体記憶装置の製造方法によると、コンタクト領域において、ダミーワード線を形成すると共に、素子分離領域と埋め込み絶縁膜とビット線との境界領域上を覆うようにダミーワード線の側面に側壁絶縁膜を形成することにより、コンタクトレス方式が採用された不揮発性半導体記憶装置における共用コンタクト領域において、半導体基板が露出することを防ぐと共に半導体基板へのダメージを防止することができる。このため、不揮発性半導体記憶装置のコンタクト領域におけるビット線のリーク電流を低減させることができる。したがって、不揮発性半導体記憶装置の製造歩留まりを向上させることができる。また、微細化されても素子分離能力に優れた不揮発性半導体記憶装置を実現することができる。
【００５８】
本発明に係る不揮発性半導体記憶装置の製造方法において、拡散層を形成する工程は、隣り合うブロックにおける対応し合うビット線に直接接続する第１の拡散層を形成する工程と、第１の拡散層及びコンタクトと直接接続する第２の拡散層を形成する工程とを含むことが好ましい。
【００５９】
このようにすると、コンタクトと直接接続する第２の拡散層とビット線との電気的接続を確実に行なうことができる。また、これにより、熱拡散工程を用いることなく電気的接続が確実になるので、素子分離領域の素子分離能力が低下することを防止することができる。
【発明の効果】
【００６０】
本発明の不揮発性半導体記憶装置及びその製造方法によると、コンタクトレス方式が採用された不揮発性半導体記憶装置における共用コンタクト領域において、半導体基板が露出することを防ぐと共に半導体基板へのダメージを防止することにより、不揮発性半導体記憶装置の拡散ビット線のリーク電流を低減させることができる。したがって、不揮発性半導体記憶装置の製造歩留まりを向上させることができる。また、微細化されても素子分離能力に優れた不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００６１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。本発明の第１の実施形態では、不揮発性半導体記憶装置の例が、第１及び第２の従来例と同様に、コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト構造を有し、半導体基板の表面部の溝に形成された埋め込み拡散ビット線を有する不揮発性半導体記憶装置である場合について説明する。
【００６２】
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造の概略を示す平面図であり、図２（ａ）は図１のＸ５−Ｘ５線における要部の断面図であり、図２（ｂ）は図１のＹ−Ｙ線における要部の断面図である。
【００６３】
図１に示すように、複数のワード線５と直交するように、複数の埋め込み拡散ビット線２が形成されており、この埋め込み拡散ビット線２がソース・ドレインとして機能する。このように、複数のメモリセルにソース・ドレインを共有させると共に、メモリセル複数個おきにソース・ドレインへのコンタクト７を１箇所形成する構造（共用コンタクト構造）を採用することにより、メモリセル１個あたりに要するコンタクト面積を低減して高集積化を実現している。また、複数の埋め込み拡散ビット線２の各々は分断されて、分断された各々が集まって短冊状の複数のブロックを構成しており、また、コンタクト領域となるコンタクト７の近傍領域を挟んで互いに向かい合うブロックにおける対応し合う複数の埋め込み拡散ビット線２同士を電気的に接続するように、注入拡散層８が形成されている。さらに、コンタクト領域では、隣り合う埋め込み拡散ビット線２間に、注入拡散層８及び埋め込み拡散ビット線２と隣り合うように素子分離９が形成されている。このように、コンタクト近傍において、注入拡散層８と島状の素子分離９とが交互に並んで形成されている。
【００６４】
また、図１に示すように、コンタクト領域において、ワード線５と並ぶように且つ注入拡散層８を挟むように、ワード線５と同層の電極材料よりなるダミーワード線１４が形成されている。この点が、本発明の第１の実施形態に係る不揮発性半導体記憶装置の最大の特徴である。なお、ダミーワード線１４は、ワード線５と同一の工程で形成されることが好ましい。
【００６５】
なお、ここで、図示はしていないが、前述の第１及び第２の従来例と同様に、不揮発性半導体記憶装置はメモリ領域にてトラップ構造を有しており、すなわち、ワード線５はトラップ構造を有している。また、このトラップ構造は例えばＯＮＯ膜構造よりなる場合であってもよいし、トンネル膜とフローティングゲートとＯＮＯ膜とのスタック構造よりなる場合であってもよい。但し、ダミーワード線１４はトラップ構造を有していない。
【００６６】
さらに、図１に示すように、ｐ型基板１における素子分離９の下部領域には、チャネルストッパー層１３が形成されている。なお、チャネルストッパー層１３は、後述においても説明するが、ｐ型基板１における素子分離９の下部領域まで到達するような加速エネルギーで、ｐ型基板１と同じ導電型のホウ素をｐ型基板１に対してイオン注入することによって形成される。
【００６７】
また、図２（ａ）に示すように、ｐ型基板１の表面部には、溝が形成されており、該溝は、コンタクト７を形成する領域近傍において分断されている。ｐ型基板１における溝の下部領域には、チャネルストッパー層１３が形成されている。また、溝の内部には、該溝の側面及び底面に沿うと共にｐ型基板１の表面領域まで延びるように、埋め込み拡散ビット線２が形成されており、埋め込み拡散ビット線２の上には、溝を埋め込むように埋め込み酸化膜３が形成されている。なお、溝が中断している領域においては、埋め込み酸化膜３は形成されていない。また、ｐ型基板１の表面部には、埋め込み拡散ビット線２と部分的に重なるように、すなわち、埋め込み拡散層２同士を電気的に接続するように、例えばＮ型不純物拡散層よりなる注入拡散層８が形成されている。埋め込み酸化膜３の上には、メモリ領域にワード線５が形成されていると共にコンタクト領域にダミーワード線１４が形成されており、また、ワード線５の側面及びダミーワード線１４の側面には、側壁絶縁膜１０ａが形成されており、さらに、ワード線５間、及びダミーワード線５とワード線５との間は、埋め込み酸化膜３が露出しないように側壁絶縁膜１０ａによって覆われている。ここで、ダミーワード線１４は、埋め込み酸化膜３の端部に位置しており、側壁絶縁膜１０ａのうち、ダミーワード線１４におけるコンタクト７側の側面に形成された側壁絶縁膜１０ａは、埋め込み酸化膜３の端部を覆うように位置している。また、埋め込み酸化膜３の上には、ワード線５及びダミーワード線１４を覆うように層間絶縁膜６が形成されており、該層間絶縁膜６中には、下端が注入拡散層８に接続するコンタクト７が形成されている。なお、コンタクト７は、メモリセルアレイ領域を形成した後に、層間絶縁膜６中にコンタクトホールを開設し、該コンタクトホールに例えばアルミニウムなどを埋め込むことによって形成される。また、前述した埋め込み拡散ビット線２は、複数のワード線５及びダミーワード線１４の下を通って延びるように形成されている。
【００６８】
また、図２（ｂ）に示すように、溝を有するｐ型基板１中には素子分離９が形成されており、溝の内部には、該溝の側面及び底面に沿って埋め込み拡散ビット線２が形成されている。埋め込み拡散ビット線２の上には埋め込み酸化膜３が形成されている。また、図２（ｂ）に示す断面では、素子分離９及び埋め込み酸化膜３の上には、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａが位置しており、該側壁絶縁膜１０ａの上には層間絶縁膜６が形成されている。
【００６９】
次に、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法について、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）を参照しながら説明する。なお、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、前述した図２（ａ）及び（ｂ）に示した不揮発性半導体記憶装置を製造する工程を示す要部工程断面図であって、図３（ａ）及び（ｃ）並びに図４（ａ）及び（ｃ）は図１のＹ−Ｙ線における要部の断面図を示しており、図３（ｂ）及び（ｄ）並びに図４（ｂ）及び（ｄ）は図１のＸ５−Ｘ５線における要部の断面図を示している。
【００７０】
まず、図３（ａ）及び（ｂ）に示すように、内部にチャネルストッパー層１３を備えたｐ型基板１の表面部に形成された溝の内部には、該溝の側面及び底面に沿うように、コンタクト７を開設する領域近傍で分断された埋め込み拡散ビット線２が形成されており、該埋め込み拡散ビット線２の上には埋め込み酸化膜３が形成されている。また、ｐ型基板１中の埋め込み拡散ビット線２間に、埋め込み拡散ビット線２及び埋め込み酸化膜３を挟むように、素子分離９が形成されている。さらに、埋め込み酸化膜３の上には、前述したワード線５及びダミーワード線１４が形成されている。また、ダミーワード線１４は、埋め込み酸化膜３の端部に形成されている。このような状態で、ｐ型基板１の全面に、ワード線５及びダミーワード線１４を覆うように、カバレッジの良い絶縁膜１０を堆積する。
【００７１】
次に、図３（ｃ）及び（ｄ）に示すように、カバレッジの良い絶縁膜１０に対して異方性の強いドライエッチングを施すことにより、ワード線５の側面及びダミーワード線１４の側面に側壁絶縁膜１０ａを残留させる。このとき、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａの端部は、図３（ｃ）に示すように、埋め込み拡散ビット線２における露出している部分の一部を覆っている。また、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａの端部は、図３（ｄ）に示すように、埋め込み酸化膜３と素子分離９との境界上を含む、埋め込み酸化膜３及び素子分離９上の全体を覆っている。
【００７２】
次に、図４（ａ）及び（ｂ）に示すように、ｐ型基板１の露出部に対して砒素のイオン注入１０を行なうことにより、分断している埋め込み拡散ビット線２同士を電気的に接続する注入拡散層８を形成する。
【００７３】
次に、図４（ｃ）及び（ｄ）に示すように、ｐ型基板１の全面に亘って金属膜を堆積した後に、ＲＴＡを施すことにより、金属膜と半導体とが接している部分のみに、半導体及び金属よりなる化合物を形成する。その後、洗浄によって残存している金属膜のみを除去して、半導体及び金属よりなる化合物であるシリサイド層１２を残留させる。なお、その後に、層間絶縁膜６及びコンタクト７が形成された構造が、前述した図２（ａ）及び（ｂ）に示す構造である。
【００７４】
以上の構成によると、ワード線５の側面及びダミーワード線１４の側面に側壁絶縁膜１０ａが形成された状態は、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａによって、埋め込み酸化膜３の端部が覆われている（図３（ｃ）参照）状態であると共に、該埋め込み酸化膜３と素子分離９との境界が覆われている（図３（ｄ）参照）状態である。すなわち、埋め込み酸化膜３の端部近傍にダミーワード線１４を形成しておくことにより、ダミーワード線１４の側壁に形成される側壁絶縁膜１０ａによって、埋め込み酸化膜３の端部と、該埋め込み酸化膜３と素子分離９との境界とを覆うことができるので、従来例のようにｐ型基板１が露出することを防止することができる。このため、注入拡散層８を形成した後にサリサイド技術を適用すると、図２（ｂ）に示す断面図では、シリサイド層１２が形成されることはない。したがって、埋め込み拡散ビット線２はｐ型基板１との短絡を防止できる。また、素子分離９は、ワード線５の側面に側壁絶縁膜１０ａを残留させる工程におけるドライエッチングによって削られることがないので、素子分離９の素子分離能力が低下することを防止することができる。
【００７５】
なお、注入拡散層８と埋め込み拡散ビット線２との電気的な接続を確実に行なう目的で、注入拡散層８を形成する際に、注入拡散層８が埋め込み拡散ビット線２が存在する領域まで十分に拡散するように、熱拡散を行なう工程を追加してもよい。
【００７６】
また、図示していないトラップ構造を形成する際の熱工程により、チャネルストッパー層１３が拡散されないように、チャネルストッパー層１３の形成は、通常、トラップ構造を形成した後に行なうが、従来例で示した構造であれば、チャネルストッパー層１３を形成する際のイオン注入はワード線５の近傍においても行なわれることになるので、トラップ構造にダメージを与えてメモリセルの信頼性を低下させてしまう。
【００７７】
しかしながら、図１に示すように、ダミーワード線１４は、素子分離９又は埋め込み酸化膜３上にしか形成されず、トラップ構造を有していない。また、ダミーワード線１４が、たとえ部分的にトラップ構造を有している場合であっても、ダミーワード線１４は素子分離９又は埋め込み酸化膜３上にしか形成されず、メモリセルとして機能しない。このため、トラップ構造を形成した後に、ダミーワード線１４が形成される領域の近傍にチャネルストッパー層１３を予め形成しても、メモリセルの信頼性が低下することはない。
【００７８】
なお、不揮発性半導体記憶装置の動作には、通常、高電圧が要求されるために、埋め込み拡散ビット線３に対しても１０Ｖ近傍の高電圧が印加されることになる。このため、ダミーワード線１４も高電圧に長時間曝されることによって破壊に至る可能性がある。
【００７９】
しかしながら、本実施形態では、ダミーワード線１４は素子分離９又は埋め込み酸化膜３上にしか形成されておらず、メモリセルとして機能しないため、ダミーワード線１４は電気的にフローティングにしておくことも可能であるので、ダミーワード線１４も高電圧に長時間曝されることによって破壊に至ることを防止することができる。
【００８０】
但し、ダミーワード線１４が電気的にフローティングであると、ダミーワード線１４が製造工程中に帯電した場合には、ダミーワード線１４の電位が著しく高くなることが考えられるため、ダミーワード線１４と隣接しているワード線５も静電誘導を受けて、ワード線５に存在するトラップ構造がダメージを受けることになる。
【００８１】
したがって、ダミーワード線１４にダメージ保護素子を接続しておくことにより、ダミーワード線１４に隣り合うワード線５が静電誘導によるダメージを受けることを防止することができる。なお、ダメージ保護素子は、ダイオード構造である場合であっても、薄い絶縁膜構造よりなる場合であってもよい。
【００８２】
なお、リソグラフィー又はエッチングなどのパターン形成技術と製造工程中における帯電とを鑑みると、ダミーワード線１４の幅も含めて、メモリセル本体のワード線５は均一であることが望ましく、ダミーワード線１４の幅はメモリセル本体のワード線５と同じ幅であることが望ましい。
【００８３】
以上に説明したように、本発明に係る第１の不揮発性半導体記憶装置及びその製造方法によると、コンタクトレス方式が採用された不揮発性半導体記憶装置の共用コンタクト領域において、半導体基板の露出及び半導体基板へのダメージを防止して、不揮発性半導体記憶装置の拡散ビット線のリーク電流を低減させることができる。その結果、不揮発性半導体記憶装置の歩留まりを向上させることができる。また、微細化されても素子分離能力に優れた不揮発性半導体記憶装置を実現することができる。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。本発明の第２の実施形態では、不揮発性半導体記憶装置の例が、本発明の第１の実施形態と同様に、コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト構造を有し、半導体基板の表面部の溝に形成された埋め込み拡散ビット線を有する不揮発性半導体記憶装置である場合について説明する。
【００８５】
図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す要部の断面図である。図６（ａ）〜（ｃ）並びに図７（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部の工程断面図である。なお、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す概略平面図は図１と同様であり、図５、図６（ａ）〜（ｃ）並びに図７（ａ）及び（ｂ）は、図１のＹ−Ｙ線における断面に対応する要部の断面図である。
【００８６】
本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法が、前述した第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法と異なる点は、不揮発性半導体記憶装置における共用コンタクト領域の注入拡散層の構造及びその製造方法であって、その他の部分は第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法と同様であるので、以下では、その異なる点を中心に説明する。
【００８７】
まず、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造について説明する。
【００８８】
図５に示すように、本発明の第２の実施形態に係る不揮発性半導体記憶装置では、共用コンタクト領域における注入拡散層は、第１の注入拡散層１６と第２の注入拡散層１７とから構成されている。すなわち、第１の注入拡散層１６及び第２の注入拡散層１７よりなる注入拡散層は、２回のイオン注入によって形成されている。ここで、第１の注入拡散層１６は、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａの下部にまで拡散されるように形成されている。また、ダミーワード線１４は、第１の実施形態と同様に、埋め込み酸化膜３の端部に位置しており、本実施形態では、ダミーワード線１４が、コンタクト７側にずれて形成されている。すなわち、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａは、埋め込み拡散ビット線２の端部及び第１の注入拡散層１６を覆うように形成されている。
【００８９】
次に、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００９０】
まず、図６（ａ）に示すように、埋め込み酸化膜３の上には、前述したワード線５及びダミーワード線１４が形成されている。また、ダミーワード線１４は、埋め込み酸化膜３の端部に位置しており、本実施形態では、ダミーワード線１４が、コンタクト７側にずれて形成されている。このような状態で、ｐ型基板１の露出部に対して、例えば５０ＫｅＶ程度以下のリンイオンによる第１のイオン注入１８を行なうことにより、第１の注入拡散層１６を形成する。第１の注入拡散層１６の不純物濃度は、埋め込み拡散ビット線２の不純物濃度と同じ程度であることが望ましいが、これに限る趣旨ではない。
【００９１】
次に、図６（ｂ）に示すように、ｐ型基板１の全面に、ワード線５及びダミーワード線１４を覆うように、カバレッジの良い絶縁膜１０を堆積する。
【００９２】
次に、図６（ｃ）に示すように、カバレッジの良い絶縁膜１０に対して異方性の強いドライエッチングを施すことにより、ワード線５の側面及びダミーワード線１４の側面に側壁絶縁膜１０ａを残留させる。このとき、ダミーワード線１４の側面に形成された側壁絶縁膜１０ａの端部は、図６（ｃ）に示すように、埋め込み拡散ビット線２における露出している部分の一部を覆うと共に第１の注入拡散層１６の端部とを覆っている。
【００９３】
次に、図７（ａ）に示すように、ｐ型基板１の露出部に対して砒素イオンによる第２のイオン注入１９を行なうことにより、第２の注入拡散層１７を形成する。
【００９４】
次に、図７（ｂ）に示すように、ｐ型基板１の全面に亘って金属膜を堆積した後に、ＲＴＡを施すことにより、金属膜と半導体とが接している部分のみに、半導体及び金属よりなる化合物を形成する。その後、洗浄によって残存している金属膜のみを除去して、半導体及び金属よりなる化合物であるシリサイド層１２を残留させる。続いて、層間絶縁膜６及びコンタクト７を形成すると、図７（ｂ）に示す図５と同じ構造を得ることができる。
【００９５】
以上に説明したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法によると、前述した本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法による効果に加えて以下の効果が得られる。すなわち、ダミーワード線１４の側面に側壁絶縁膜１０ａを形成する前に第１の注入拡散層１６を形成して、ダミーワード線１４の側面に側壁絶縁膜１０ａを形成した後に第２の注入拡散層１７を形成することにより、第１の注入拡散層１６が埋め込み拡散ビット線２と第２の注入拡散層１４とを直接接続させる。このため、第２の注入拡散層１７を熱拡散させる工程を用いることなく、第２の注入拡散層１４と埋め込み拡散ビット線２との電気的接続を確実に行なうことができる。さらに、熱拡散工程を用いないことにより、素子分離９の素子分離能力が低下することを防止して、素子分離９の特性を良好に保つことができる。特に、本実施形態のように、ダミーワード線１４がコンタクト７側にずれて形成され、側壁絶縁膜１０ａ形成後における注入拡散層の形成が、ダミーワード線１４の側壁絶縁膜１０ａの存在によって十分に熱拡散しない場合に、本発明は効果的である。
【００９６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。本発明の第３の実施形態では、不揮発性半導体記憶装置の例として、本発明の第１の実施形態と同様に、コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト構造を有し、半導体基板の表面部の溝に形成された埋め込み拡散ビット線を有する不揮発性半導体記憶装置である場合について説明する。
【００９７】
図８は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の構造を示す要部の平面図である。
【００９８】
図８に示す本発明の第３の実施形態に係る不揮発性半導体記憶装置は、埋め込み拡散ビット線２は、素子分離９が形成されているコンタクト領域では、メモリセル領域と比べて１本置きに間引かれて形成された構造を有している。すなわち、島状の素子分離９における埋め込み拡散ビット線２のピッチ長さ（ワード線方向のピッチ長さ）は、メモリ領域における埋め込み拡散ビット線２のビット長さ（ワード線方向のピッチ長さ）の２倍であり、コンタクト７は、メモリ領域における埋め込み拡散ビット線２に対して１本置きに形成されている。
【００９９】
各埋め込み拡散ビット線２に対するコンタクト領域において開設される、１つのメモリセルに関するソース・ドレインの各コンタクト７は、各埋め込み拡散ビット線２の長尺方向の一端側のコンタクト領域と他端側のコンタクト領域とに位置している。さらに、一端側のコンタクト領域で間引かれている埋め込み拡散ビット線２と他端側のコンタクト領域で間引かれている埋め込み拡散ビット線２とは互い違いになっている。したがって、例えば、図８に示すように、矢印ａに示すコンタクト７及び矢印ｂに示すコンタクト７をそれぞれソース・ドレインとすると共に、矢印ｃに示すワード線５を選択して所望の電圧（例えば５Ｖ程度）を与えると、図中の点線に示すように電流が流れて、記憶装置として機能する。
【０１００】
また、コンタクト領域におけるワード線５方向において、埋め込み拡散ビット線２の幅と間隔とに対して、素子分離特性を所望の耐圧に保てる程度に素子分離９の幅と注入拡散層７の幅を大きくすると共に、埋め込み拡散ビット線２と素子分離９との重ね合わせズレに余裕がある程度に調整する。
【０１０１】
こうすると、本実施形態では、共用コンタクト領域において、本発明の第１の実施形態及び第２の実施形態に比べて、素子分離９の幅をワード線５方向に大きくできる。特に、メモリセルにおけるワード線５方向のサイズが小さくなる場合、島状の素子分離９は、メモリセルにおけるワード線５方向のサイズに比べて大きくなっているので、素子分離特性が良好になる。このため、メモリセルアレイの高集積化が可能である。
【０１０２】
なお、本実施形態では、図８の領域ｅにおいて埋め込み拡散ビット線２と素子分離９とが接しているので、図９の領域ｄに示すようなダミーワード線１４が形成されていない場合であれば、領域ｄにおいて、第２の従来例にて図１８（ａ）〜（ｃ）を用いて説明したように、ｐ型基板１が露出する。しかしながら、図８に示すように、本実施形態では、第１及び第２の実施形態と同様に、ダミーワード線１４が形成されているので、ダミーワード線１４とワード線５との間は絶縁膜によって埋め込まれている。このため、ｐ型基板１が露出することはない。
【０１０３】
以上に説明したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置によると、コンタクトレス方式の不揮発性半導体記憶装置の共用コンタクト領域において、素子分離を有する構造を採用する際に、素子分離を大きくすることができ、埋め込み拡散ビット線と島状の素子分離との位置合わせが容易になり、不揮発性半導体記憶装置の高集積化が実現できる。
【産業上の利用可能性】
【０１０４】
以上のように、本発明の不揮発性半導体記憶装置及びその製造方法は、コンタクトレス方式の不揮発性半導体記憶装置の共用コンタクト領域において半導体基板の露出を防ぎ、且つ、半導体基板へのダメージを防止できるので、不揮発性半導体記憶装置の拡散ビット線のリーク電流を低減させることができ、不揮発性半導体記憶装置製造の歩留まりを向上することができるものであり、特に、不揮発性半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す概略平面図である。
【図２】（ａ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す要部の断面図であり、図１のＹ−Ｙ線における要部の断面図であり、（ｂ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部の断面図であり、図１のＸ５−Ｘ５線における要部の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部の工程断面図であり、（ａ）及び（ｃ）は図１のＹ−Ｙ線における要部の工程断面図であり、（ｂ）及び（ｄ）は図１のＸ５−Ｘ５線における要部の工程断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部の工程断面図であり、（ａ）及び（ｃ）は図１のＹ−Ｙ線における要部の工程断面図であり、（ｂ）及び（ｄ）は図１のＸ５−Ｘ５線における要部の工程断面図である。
【図５】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す要部の断面図である。
【図６】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部の工程断面図である。
【図７】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部の工程断面図である。
【図８】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構造を示す要部の断面図である。
【図９】本発明の第３の実施形態に係る不揮発性半導体記憶装置の構造の説明における比較例の要部の断面図である。
【図１０】第１の従来例に係る不揮発性半導体記憶装置の構造を示す概略平面図である。
【図１１】（ａ）は第１の従来例に係る不揮発性半導体記憶装置の構造を示す要部の断面図であって、図１０のＸ−Ｘ線における断面図であり、（ｂ）は従来の不揮発性半導体記憶装置の構造を示す要部の断面図であって、図１０のＹ−Ｙ線における断面図である。
【図１２】第２の従来例に係る不揮発性半導体記憶装置の構造を示す概略平面図である。
【図１３】（ａ）〜（ｃ）は第２の従来例に係る不揮発性半導体記憶装置の構造を示す要部の断面図であって、（ａ）は図１２のＹ−Ｙ線における要部の断面図であり、（ｂ）は図１２のＸ１−Ｘ１線における要部の断面図であり、（ｃ）は図１２のＸ２−Ｘ２線における要部の断面図である。
【図１４】（ａ）及び（ｂ）は第２の従来例に係る不揮発性半導体記憶装置の構造の変形例を示す要部の断面図であって、（ａ）は図１２のＹ−Ｙ線における要部の断面図である、（ｂ）は図１２のＸ１−Ｘ１線における要部の断面図である。
【図１５】（ａ）及び（ｂ）は第２の従来例に係る不揮発性半導体記憶装置の構造の変形例を示す要部の断面図であり、図１２のＹ−Ｙ線における要部の断面図である。
【図１６】（ａ）〜（ｃ）は第２の従来例に係る不揮発性半導体記憶装置の製造方法においてサリサイド技術を適用した場合における要部の工程断面図である。
【図１７】（ａ）及び（ｂ）は第２の従来例にサリサイド技術を適用した場合に生じる課題を説明するための要部の断面図である。
【図１８】（ａ）〜（ｃ）は第２の従来例にサリサイド技術を適用した場合に生じる課題を説明するための要部拡大断面図である。
【図１９】（ａ）〜（ｃ）は第２の従来例にサリサイド技術を適用した場合に生じる課題を説明するための要部拡大断面図である。
【図２０】（ａ）〜（ｃ）は第２の従来例における素子分離に関する課題を説明するための要部の断面図である。
【図２１】（ａ）〜（ｃ）は第２の従来例における素子分離に関する課題を説明するための要部の断面図である。
【符号の説明】
【０１０６】
１  ｐ型基板
２  埋め込み拡散ビット線
３  埋め込み酸化膜
４  トラップ構造
５  ワード線
６  層間絶縁膜
７  コンタクト
８  注入拡散層
９  素子分離
１０  カバレッジの良い絶縁膜
１０ａ  側壁絶縁膜
１１  イオン注入
１２  シリサイド層
１３  チャネルストッパー層
１４  ダミーワード線
１５  イオン注入
１６  第１の注入拡散層
１７  第２の注入拡散層
１８  第１のイオン注入
１９  第２のイオン注入
１７  ダミーワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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