(57)【要約】【課題】検証テストベンチにおいて、非同期の高速シリアルインターフェース回路が存在する場合でも、高速シリアルバスモデルを容易に作成できるようにするとともに、精度を低下させることなく検証を行う。【解決手段】テストベンチ１のシリアルテストシナリオ８で、高速シリアルバスモデル５を制御し、非同期の高速シリアルバスを模擬する。高速シリアルバスモデル５は、検証対象回路であるASIC２の基準クロック信号を受信クロック信号として取り込む。受信クロック信号と非同期の独立クロックを生成して、これに基づき、送信クロック信号を生成する。ASIC２では本来共通である受信クロック信号と送信クロック信号とを別々にすることにより、任意の送信タイミングを容易に設定できるようにする。【選択図】図１
2006202002.tif 000002
【特許請求の範囲】
【請求項１】
非同期高速シリアルバスの動作を模擬する高速シリアルバスモデル手段と、前記高速シリアルバスモデル手段を制御するシリアルテストシナリオ手段とを具備する検証テストベンチにおいて、前記高速シリアルバスモデル手段の送信クロック信号の基準となる独立クロック信号を検証対象回路の基準クロック信号とは独立に生成する手段を備え、前記高速シリアルバスモデル手段に、検証対象回路の基準クロック信号を前記高速シリアルバスモデル手段の受信クロック信号として取り込む手段と、前記独立クロック信号に基づいて送信クロック信号を生成する送信クロック信号生成手段とを設け、検証対象回路では本来共通である受信クロック信号と送信クロック信号とを別々にして送信クロック信号を独立に設定可能にすることを特徴とする検証テストベンチ。
【請求項２】
前記送信クロック信号生成手段は、前記受信クロック信号と前記独立クロック信号とに基づいて前記検証対象回路の基準クロック信号とは非同期の複数のタイミング信号を生成する手段と、前記複数のタイミング信号の１つを前記シリアルテストシナリオ手段からの選択信号に従って順次選択して送信クロック信号とする選択手段とを備えることを特徴とする請求項１記載の検証テストベンチ。
【請求項３】
前記送信クロック信号に関するタイミング状態情報を表示する手段を備えたことを特徴とする請求項１または２記載の検証テストベンチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検証テストベンチに関し、特に、半導体集積回路の高速シリアルインターフェース回路の検証に用いる検証テストベンチに関する。
【背景技術】
【０００２】
近年では、微細加工技術の向上により、LSI（大規模集積回路）の動作が高速化するとともに、多くの機能が１つのLSIに集積される方向にある。特に、IEEE802.3やUSBやIEEE1394などのシリアルバスによるシリアルデータ転送が高速化されている。高速シリアルデータ転送を制御する高速シリアルコントローラでは、物理層のPHY回路においてアナログ信号をデジタル信号に変換し、データリンク層のLINK回路に転送し、そこで規定の形式に変換することにより、データの送受信を行っている。PHY回路は、LINK回路から送られてきたパラレルデータを、高速のシリアル信号に変換して出力するものである。これらの回路の検証は、高速化するにつれて困難になってきている。
【０００３】
そのため、高速シリアルインターフェース回路を内蔵するASICの動作を検証するテストベンチには、精度や測定効率の向上が強く求められている。例えば、ASICにバス接続されるバスモデルと、各種設定を行うテストシナリオを、別物として取り扱うことで、複数のデータパスが存在するASICにおける同時動作の検証を可能にして、テストベンチの効率や汎用性を向上させている。以下に、LSIなどの検証に関する従来技術の例をいくつかあげる。
【０００４】
特許文献１に開示された「非同期データ転送方法」は、論理合成ツールの使用方法を単純化し、同期式回路の様なタイミング要素を切り離した検証を可能とする非同期データ転送方法である。LSI内部のTCLK動作部分と、RCLK動作部分との非同期インターフェース部分の送信側においては、転送データの確定基準タイミングを、データ転送基準信号のアサート・タイミングのクロック・エッジとする。受信側においては、最初に転送基準信号のアサートを検出したクロック・エッジでサンプリングした転送データを使用することが可能という状態を作り出す。転送基準信号の最終出力段F/Fと、STRBと対になって転送される転送データの最終出力段F/Fから出力される信号を、RCLKで動作するF/Fでサンプリングする。
【０００５】
特許文献２に開示された「高速シリアルバスコントローラ」は、不具合の発生が、PHY回路かLINK回路なのかの切り分けを容易にして、小型化と低コスト化に対応できるようにしたものである。PHY回路を高速シリアルバスI/Fに接続して、アナログ信号を送受信する。高速シリアルバスコントローラは、パケットデータの入出力を行うLINK回路を有する。PHY回路とLINK回路との間でやりとりされるパケットデータを、チェック回路に入力する。第１のDMA回路で、LINK回路との間でやりとりされるデータのDMA転送を行う。第２のDMA回路で、チェック回路から入力するデータのDMA転送を行う。アービタ回路で、第１のDMA回路と第２のDMA回路からの入出力要求に対するアービトレーションを行い、データの入出力を行う。
【０００６】
特許文献３に開示された「高速シリアルコントローラ」は、PHY回路に依存しない回路部分のデバッグができる、PHY回路を内蔵する高速シリアルコントローラである。物理層に設けられたPHY回路で、アナログ信号をデジタル信号に変換する。変換されたデジタルデータを、物理層に隣接するデータリンク層に設けられたLINK回路で、規定の形式のデータに変換する。それぞれのインターフェース部に、テスト回路を接続する。それらインターフェース部を流れるパラレルデータを、シリアルテストインターフェースにより直接観測する。
【特許文献１】特開2002-215568号公報
【特許文献２】特開2004-104216号公報
【特許文献３】特開2004-271282号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のテストベンチには、つぎのような問題がある。非同期の高速シリアルインターフェース回路が存在する場合、並列動作をさせると、高速シリアルバスモデルの動作タイミングが変動する。この変動により、検証対象装置の内部回路に転送されるデータのタイミングが変動する。変動があっても、非同期のタイミングでの送信動作はできるが、受信動作時には、高速シリアルバスモデルが誤動作してしまう。高速シリアルインターフェースの非同期吸収機能やリカバリー機能は、アナログ回路であるPHY回路（物理層回路）に通常設けられている。ところが、高速シリアルバスモデルに、非同期吸収機能やリカバリー機能を盛り込むのは非常に困難である。検証精度を向上させるには、高速シリアルバスモデルのタイミングが変動しないように、高速シリアルバスモデルのクロック信号のタイミングを精密かつ安定に調整できるようにする必要があるが、それも非常に困難である。
【０００８】
本発明の目的は、上記従来の問題を解決して、検証テストベンチにおいて、非同期の高速シリアルインターフェース回路が存在する場合でも、高速シリアルバスモデルの作成を容易にし、検証精度を低下させることなく検証を行うことができるようにすることである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明では、非同期高速シリアルバスの動作を模擬する高速シリアルバスモデル手段と、高速シリアルバスモデル手段を制御するシリアルテストシナリオ手段とを具備する検証テストベンチにおいて、高速シリアルバスモデル手段の送信クロック信号の基準となる独立クロック信号を検証対象回路の基準クロック信号とは独立に生成する手段を備え、高速シリアルバスモデル手段に、検証対象証回路の基準クロック信号を高速シリアルバスモデル手段の受信クロック信号として取り込む手段と、独立クロック信号に基づいて送信クロック信号を生成する送信クロック信号生成手段とを設け、検証対象回路では本来共通である受信クロック信号と送信クロック信号とを別々にして送信クロック信号を独立に設定可能にする構成とした。
【００１０】
また、送信クロック信号生成手段に、受信クロック信号と独立クロック信号とに基づいて検証対象回路の基準クロック信号とは非同期の複数のタイミング信号を生成する手段と、複数のタイミング信号の１つをシリアルテストシナリオ手段からの選択信号に従って順次選択して送信クロック信号とする選択手段とを備えた。さらに、送信クロック信号に関するタイミング状態情報を表示する手段を備えた。
【発明の効果】
【００１１】
上記のように構成することにより、バスモデル作成が容易になり、検証精度を低下させることなく検証を行うことができる。また、任意の試験タイミングを容易に設定できる。さらに、バスモデルが自動的にタイミングを切り替えることで、効率よく検証することができる。また、タイミング信号の状態を表示することにより、機能カバレッジを確認でき、回路に不具合が発生した場合も、解析情報として役立ち、効率よく開発することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図１〜図３を参照しながら詳細に説明する。
【実施例１】
【００１３】
本発明の実施例１は、検証対象装置回路の基準クロック信号を、高速シリアルバスモデルの受信クロック信号として取り込み、受信クロック信号とは非同期の送信クロック信号を生成し、検証対象装置では本来共通である受信クロック信号と送信クロック信号とを別々にした検証テストベンチである。
【００１４】
図１は、本発明の実施例１における検証テストベンチの構成を示す概念図である。バスモデルを３つとテストシナリオを２つ示してあるが、この数はいくつでもよい。図１において、テストベンチ１は、検証対象回路を検査するための試験装置である。ASIC２は、テストベンチで検査する対象の回路である。CPUバスモデル３は、基板回路のCPUのバスを模擬する試験回路部分である。周辺バスモデル４は、基板回路の周辺回路用インターフェースバスを模擬する試験回路部分である。高速シリアルバスモデル５は、基板回路の高速シリアルバスを模擬する試験回路部分である。PHY回路６は、ASIC中の高速シリアルバスの駆動回路である。周辺テストシナリオ７は、周辺バスモデルに対応したテストシナリオである。シリアルテストシナリオ８は、高速シリアルバスモデルに対応したテストシナリオである。受信CLKは、高速シリアルバスの基準クロックであり、PHY回路から供給されるクロック信号である。独立CLKは、高速シリアルバスの送信クロック信号の基準信号としてテストベンチで独立に生成されたクロック信号である。受信クロック信号と同じ周波数であってもよいが、位相関係は独立である。
【００１５】
上記のように構成された本発明の実施例１におけるテストベンチの動作を説明する。高速シリアルバスモデル５の送受信動作用のクロック信号を、送信用と受信用とで別にする。受信クロック信号については、検証対象回路の基準クロック信号を取り込み、それを受信クロック信号とする。送信クロック信号については、高速シリアルバスモデル５固有のクロック信号を生成して、それを送信クロック信号とする。検証対象回路に対して、非同期タイミングでデータを送信する。受信については、検証対象回路のタイミングに同期してデータを受け取るようにする。
【００１６】
周辺テストシナリオ７は、CPUバスモデル３に対して起動をかけ、周辺回路用インターフェースバスに関連する動作について、ASIC２の設定を行う。シリアルテストシナリオ８も同様に、CPUバスモデル３に対して起動をかけ、高速シリアルバスに関連する動作について、ASIC２の設定を行う。周辺テストシナリオ７は、周辺バスモデル４に対して起動をかける。シリアルテストシナリオ８は、高速シリアルバスモデル５に対して起動をかける。各バスモデルの動作が設定されて起動されると、各バスモデルはそれぞれ、ASIC２に対して動作を開始する。この点の基本的な動作は従来の検証テストベンチと同様であるので、詳しい説明は省略する。
【００１７】
高速シリアルバスモデル５は、ASIC２のPHY回路６で生成される基準クロック信号を、高速シリアルバスモデル５の受信クロック信号として取り込む。この基準クロック信号は、本来は、高速シリアルバスの送信クロック信号と受信クロック信号として使用される信号である。高速シリアルバスモデル５は、ASIC２から送信されてきたデータを、その受信クロック信号のタイミングで取り込んでいく。これにより、高速シリアルバスモデル５は、PHY回路６から出力されるシリアルデータのクロックタイミングで、データを容易に取り込むことができるようになる。そのため、高速シリアルバスモデル５は、PHY回路６の機能として本来必要な非同期吸収機能やクロックリカバリー機能のような複雑な機能モデルを必要としない。高速シリアルバスモデル５は、データを取りこぼしたり誤動作したりせずに、ASIC２の出力をチェックできる。
【００１８】
また、高速シリアルバスモデル５からASIC２にデータを送信する場合は、PHY回路６に供給されるクロック信号とは別のクロック信号を、高速シリアルバスモデル５の送信クロック信号として用いる。この送信クロック信号は、テストベンチで独立に生成する信号である。この信号を基にして、対応するスピードのシリアル転送用クロック信号に変換し、高速シリアルバスモデル５からASIC２にデータを送信する。高速シリアルバスモデル５固有の送信クロック信号で、高速シリアルバスモデル５からASIC２にデータ送信するため、ASIC２に入力するタイミングは自由に調整できる。その結果、タイミング検証の精度を低下させることなく検証できる。
【００１９】
上記のように、本発明の実施例１では、検証テストベンチを、非同期動作の高速シリアルバスモデルの送信クロック信号は独自のクロック信号を使用し、受信クロック信号は検証対象回路の基準クロック信号を取り込んで使用するようにして、検証対象回路では本来共通である受信クロック信号と送信クロック信号を別にして試験を行う構成としたので、試験装置の検証モデルを容易に構成でき、検証精度も低下しない。
【実施例２】
【００２０】
本発明の実施例２は、受信クロック信号と独立クロック信号とに基づいて検証対象回路の基準クロック信号とは非同期の複数のタイミング信号を生成し、複数のタイミング信号の１つを非同期高速シリアルインタフェーステストシナリオ手段からの選択信号に従って順次選択して送信クロック信号とする検証テストベンチである。
【００２１】
図２は、本発明の実施例２における検証テストベンチの高速シリアルバスモデルに中に設けた送信クロック信号の生成手段の概念図である。図２において、送信CLK切り替え部９は、高速シリアルバスモデルに中に設けた送信クロック信号の生成手段である。CLK生成部10は、受信クロック信号と独立クロック信号に基づいて、複数のタイミング信号を生成する手段である。CLK選択部11は、CLK生成部10で生成した複数のタイミング信号のうちの１つを、シリアルテストシナリオ８からのCLK切り替え信号により選択して、送信クロック信号として出力する手段である。
【００２２】
上記のように構成された本発明の実施例２における検証テストベンチの動作を説明する。PHY回路６は、ベンダー固有の回路を使用するのが通常であり、PHY回路６の特性は、ベンダーごとに異なる。そのため、高速シリアルバスモデルとの非同期関係の状態については、PHY回路６の状態を確認しながら、高速シリアルバスモデル５のクロック調整をする必要がある。受信クロック信号をASIC２のPHY回路６から取り込むことにより、その受信クロック信号をベースにして、非同期クロック信号を作成できる。作成したクロック信号を高速シリアルバスモデル固有の送信クロック信号として、高速シリアルバスモデル５を動作させることができる。こうすることにより、送信タイミングを容易に調整できる。高速シリアルバスモデル５が自動で送信タイミングを切り替えることで、効率よくASIC２を検証することができる。
【００２３】
高速シリアルバスモデル５内にある送信CLK切り替え部９は、ASIC２のPHY回路６から取り込む受信クロック信号と、高速シリアルバスモデル５に供給される独立クロック信号を、CLK生成部10に入力する。CLK生成部10は、ASIC２のPHY回路６からの受信クロック信号と、テストベンチ１で独立に生成した独立クロック信号とを基本として、複数の異なるタイミングのクロック信号を生成する。これらのクロック信号は、周波数や信号間位相関係を考慮して生成される。具体的には、例えば、PLL回路で任意の周波数や位相の信号を生成する。受信クロック信号の周波数の99％の周波数の信号とか、受信クロック信号と同じ周波数で位相がπ/4だけ遅れた信号など、自由に生成することができる。必要に応じて、ジッタ付のPLL回路で位相が変動するタイミング信号を生成することもできる。もちろん、入力した受信クロック信号や独立クロック信号をそのまま使うこともできるし、それらの信号に同期した信号を生成することもできる。
【００２４】
CLK選択部11には、CLK生成部10から出力される複数のクロック信号が入力される。また、シリアルテストシナリオ８からのCLK切り替え信号も入力される。CLK切り替え信号の値により、複数のクロック信号のうちの１つを選択する。CLK切り替え信号の値は、シリアルテストシナリオ８により順次切り替えられるようになっているので、送信クロック信号を変更しながら、検証対象回路を検証できる。
【００２５】
また、検証動作モードの１つに、高速シリアルバスモデル５が自動で送信クロック信号を順次切り替えながら動作するモードもある。これにより、PHY回路６の特性が変動したり、動作が異なったりしても、PHY回路６からのクロック信号を基本にして、必要なクロックタイミングを生成できるため、検証精度が低下することはない。また、容易にタイミング検証を実施できるようになり、開発効率が向上し、汎用性の非常に高いバスモデルが実現できる。
【００２６】
上記のように、本発明の実施例２では、検証テストベンチを、受信クロック信号と独立クロック信号とに基づいて検証対象回路の基準クロック信号とは非同期の複数のタイミング信号を生成し、複数のタイミング信号の１つを非同期高速シリアルインタフェーステストシナリオ手段からの選択信号に従って順次選択して送信クロック信号とする構成としたので、タイミング検証精度が向上し、汎用性も非常に高くなる。
【実施例３】
【００２７】
本発明の実施例３は、送信クロック信号に関するタイミング状態情報を表示する検証テストベンチである。
【００２８】
図３は、本発明の実施例３における検証テストベンチで、送信クロック信号に関するタイミング状態情報を表示する手段の概念図である。図３（ａ）において、状態表示制御回路12は、送信CLK切り替え部９からの信号に基づいて、送信クロック信号に関するタイミング状態情報を生成して状態表示手段を制御する回路である。タイミング状態表示手段13は、送信クロック信号に関するタイミング状態情報を表示する手段である。図３（ｂ）は、送信クロック信号に関するタイミング状態情報の表示例である。
【００２９】
上記のように構成された本発明の実施例３における検証テストベンチの送信クロック信号に関するタイミング状態情報の表示動作を説明する。状態表示制御回路12は、送信CLK切り替え部９からの信号に基づいて、送信クロック信号に関するタイミング状態情報を生成して、タイミング状態表示手段13に送る。タイミング状態表示手段13は、送信クロック信号に関するタイミング状態情報を表示する。シリアルテストシナリオ８からのCLK切り替え信号に基づいて、送信クロック信号の選択モードを表示する。その選択モードに応じて、具体的な同期、非同期関係を表示する。さらに、送信クロック信号の周波数を表示する。また、送信クロック信号の基準となる信号が、独立クロック信号か受信クロック信号かを表示する。さらに、ジッタを加えている場合は、その量を表示する。
【００３０】
このように、現在検証動作している高速シリアルバスモデルのクロックタイミングを、タイミング状態表示手段13に表示する。これにより、検証対象回路に不具合が発生した場合に、表示情報が解析情報として役立つので、検証対象回路の解析作業の効率がよくなる。また、検証対象回路が正常に動作する範囲である機能カバレッジを詳しく確認することができ、検証品質が向上する。
【００３１】
上記のように、本発明の実施例３では、検証テストベンチに、送信クロック信号に関するタイミング状態情報を表示する手段を設けたので、効率よく検証作業ができる。
【産業上の利用可能性】
【００３２】
本発明の検証テストベンチは、非同期の高速シリアルインターフェース回路が存在する半導体集積回路の検証に用いる検証テストベンチとして最適である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１における検証テストベンチの構成を示す概念図である。
【図２】本発明の実施例２における検証テストベンチの高速シリアルバスモデルに中に設けた送信クロック信号生成手段の概念図である。
【図３】本発明の実施例３における検証テストベンチの送信クロック信号のタイミング状態表示手段の構成を示す概念図である。
【符号の説明】
【００３４】
１・・・テストベンチ、２・・・ASIC、３・・・CPUバスモデル、４・・・周辺バスモデル、５・・・高速シリアルバスモデル、６・・・PHY回路、７・・・周辺テストシナリオ、８・・・シリアルテストシナリオ、９・・・送信CLK切り替え部、10・・・CLK生成部、11・・・CLK選択部、12・・・状態表示制御回路、13・・・タイミング状態表示手段。
【図１】
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【図２】
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【図３】
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