(57)【要約】【課題】  開口幅の異なる素子分離用溝内に素子分離用絶縁膜を確実に埋め込み、且つ素子特性の劣化を防止する。【解決手段】  シリコン基板１に狭い開口幅の第１の素子分離用溝８と広い開口幅の第２の素子分離用溝１７を形成する。素子分離用溝８、１７内にＨＴＯ膜９を形成すると共に、素子分離用溝８内が埋まる程度の膜厚でポリシラザン膜１０を形成しＲＩＥ法でエッチバックして平面部のポリシラザン膜１０を除去する。素子分離用溝１７内にＨＤＰ膜１８を埋め込み形成し、ＣＭＰ法で研磨してＳＴＩ２、５を形成する。容積の広い第２の素子分離用溝１７内にはポリシラザン膜１０を多量に充填しないので、応力や固定電荷の問題を引き起こすことなくＳＴＩ２、５を形成できる。【選択図】  図１
2006196843.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された狭い開口幅の第１の素子分離用溝と、
前記半導体基板に形成された前記第１の素子分離領域の幅よりも広い開口幅の第２の素子分離用溝と、
前記第１および第２の素子分離用溝の内面に形成された第１の素子分離用絶縁膜と、
前記第１の素子分離用溝内を埋め込むように前記第１の素子分離用絶縁膜の内側に充填されると共に、前記第２の素子分離用溝の側壁に形成された前記第１の素子分離用絶縁膜の内側に形成された第２の素子分離用絶縁膜と、
前記第２の素子分離用溝内を埋め込むように前記第２の素子分離用絶縁膜の内側でかつ前記第２の素子分離用溝の底面に形成された前記第１の素子分離用絶縁膜上に充填された第３の素子分離用絶縁膜とを具備したことを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板に形成された狭い開口幅の第１の素子分離用溝と、
前記半導体基板に形成された前記第１の素子分離用溝の幅よりも広い開口幅の第２の素子分離用溝と、
前記第１および第２の素子分離用溝の内面に形成された第１の素子分離用絶縁膜と、
前記第１の素子分離用溝内を埋め込むように前記第１の素子分離用絶縁膜の内側に充填されると共に、前記第２の素子分離用溝の内面に形成された前記第１の素子分離用絶縁膜の内側に形成された第２の素子分離用絶縁膜と、
前記第２の素子分離用溝内を埋め込むように前記第２の素子分離用絶縁膜の内側に充填された第３の素子分離用絶縁膜とを具備したことを特徴とする半導体装置。
【請求項３】
半導体基板上に少なくとも絶縁膜を形成する工程と、
フォトリソグラフィ処理により前記絶縁膜および半導体基板をエッチングして狭い開口幅の第１の素子分離用溝および広い開口幅の第２の素子分離用溝を形成する工程と、
前記第１および第２の素子分離用溝の内面に第１の素子分離用絶縁膜を形成する工程と、
前記第１の素子分離用溝内に充填可能な膜厚で前記第１の素子分離用溝および前記第２の素子分離用溝の内面に形成された前記第１の素子分離用絶縁膜の内側に第２の素子分離用絶縁膜を形成する工程と、
前記第２の素子分離用溝の底部に形成された前記第１の素子分離用絶縁膜が露出するよう、前記第２の素子分離用溝内に形成された前記第２の素子分離用絶縁膜の前記底部に対応する部分をエッチング除去する工程と、
前記第２の素子分離用溝を埋め込むよう前記第２の素子分離用溝内に形成された前記第１の素子分離用絶縁膜上であって前記第２の素子分離用絶縁膜の内側に第３の素子分離用絶縁膜を充填する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に少なくとも絶縁膜を形成する工程と、
フォトリソグラフィ処理により前記絶縁膜および半導体基板をエッチングして狭い開口幅の第１の素子分離用溝および広い開口幅の第２の素子分離用溝を形成する工程と、
前記第１および第２の素子分離用溝の内面に第１の素子分離用絶縁膜を形成する工程と、
前記第１の素子分離用溝内に充填可能な膜厚で前記第１の素子分離用溝および前記第２の素子分離用溝の内面に形成された前記第１の素子分離用絶縁膜の内側に第２の素子分離用絶縁膜を形成する工程と、
前記第２の素子分離用溝を埋め込むように前記第２の素子分離用溝内に形成された前記第２の素子分離用絶縁膜の内側に第３の素子分離用絶縁膜を充填する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に少なくとも絶縁膜を形成する工程と、
フォトリソグラフィ処理により前記導電膜、絶縁膜および半導体基板をエッチングして狭い開口幅の第１の素子分離用溝および広い開口幅の第２の素子分離用溝を形成する工程と、
前記第１および第２の素子分離用溝の内面に第１の素子分離用絶縁膜を形成する工程と、
前記第１の素子分離用溝内に充填可能な膜厚で第２の素子分離用絶縁膜を前記第１および第２の素子分離用溝内に形成された前記第１の素子分離用絶縁膜の内側に形成する工程と、
前記第２の素子分離用溝内に形成した前記第２の素子分離用絶縁膜を除去する工程と、
前記第２の素子分離用絶縁膜が除去されることで露出した前記第２の素子分離用溝内の前記第１の素子分離用絶縁膜上に第３の素子分離用絶縁膜を充填する工程
とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、開口幅の異なる素子分離用溝に絶縁膜を埋め込むことで素子分離領域を形成する構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の素子分離方法として、平坦性および微細化に優れるＳＴＩ（Shallow Trench Isolation）法が一般に使用されている。ところが、最小加工幅寸法のレベルが７０ｎｍ程度まで微細化が進んだ現在では、ＳＴＩ法による素子分離領域の埋め込み材として広く用いられるＨＤＰ（High Density Plasma）−ＣＶＤ法によるシリコン酸化膜では、埋め込み時のアスペクト比が高く素子分離領域を充填することが困難となって来た。この問題を解決するため、例えば特許文献１に示すような技術が提案されている。これは、塗布型のシリコン酸化膜としてポリシラザン（poly-silazane）を用い、ＳＴＩ内を充填する技術である。
【特許文献１】特開２００３−３１６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記した特許文献１に示される技術では、開口幅の異なる素子分離領域を備える半導体装置においては次のような技術的課題があった。
すなわち、ＨＤＰ膜などを形成して発生するボイド部分に塗布型のシリコン酸化膜を塗布して形成する場合に、塗布後にシリコン酸化膜として形成するために熱処理をする必要がある。
【０００４】
これは、塗布型シリコン酸化膜（ポリシラザン膜）をＳＴＩに充填するプロセスでは、デンシファイが不足すると、膜密度が低くエッチングレートが高くなり、加工時の制御が困難になるからである。そのため、後の加工をする前に、例えばＮ２雰囲気で８００℃、３０分程度の熱処理を行う。しかし、その際に、ポリシラザン膜の膜収縮率がＨＤＰ膜に対し大きいため、ある程度以上の幅を持つ素子分離領域（ＳＴＩ）部でポリシラザン−ＨＤＰ界面に剥れ（クラック）が発生する。この剥れ領域にコントロールゲートである多結晶シリコンが入り込みゲート−シリコン基板間に耐圧不良が発生するという問題があった。
【０００５】
また、ポリシラザン膜を使用した場合、有機溶媒に含有されるカーボンがＳＴＩ内の膜中に不純物として高い濃度で残留するが、このカーボンが熱処理工程により拡散し、ＳＴＩ界面近傍のシリコン基板内に正の固定電荷を形成するようになる。ところが、この固定電荷が原因で、Ｎチャンネル型のＭＯＳトランジスタの素子領域近傍の端部で閾値が低下し、オフリークが増加するという問題が発生している。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、素子分離用溝に絶縁膜を埋め込んで形成する素子分離領域が異なる開口幅のものを備える場合でも、素子の特性に悪影響を与えることなく形成することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、半導体基板と、この半導体基板に形成された狭い開口幅の第１の素子分離用溝と、前記半導体基板に形成された前記第１の素子分離領域の幅よりも広い開口幅の第２の素子分離用溝と、前記第１および第２の素子分離用溝の内面に形成された第１の素子分離用絶縁膜と、前記第１の素子分離用溝内を埋め込むように前記第１の素子分離用絶縁膜の内側に充填されると共に、前記第２の素子分離用溝の側壁に形成された前記第１の素子分離用絶縁膜の内側に形成された第２の素子分離用絶縁膜と、前記第２の素子分離用溝内を埋め込むように前記第２の素子分離用絶縁膜の内側でかつ前記第２の素子分離用溝の底面に形成された前記第１の素子分離用絶縁膜上に充填された第３の素子分離用絶縁膜とを具備したところに特徴を有する。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板上に少なくとも絶縁膜を形成する工程と、フォトリソグラフィ処理により前記絶縁膜および半導体基板をエッチングして狭い開口幅の第１の素子分離用溝および広い開口幅の第２の素子分離用溝を形成する工程と、前記第１および第２の素子分離用溝の内面に第１の素子分離用絶縁膜を形成する工程と、前記第１の素子分離用溝内に充填可能な膜厚で前記第１の素子分離用溝および前記第２の素子分離用溝の内面に形成された前記第１の素子分離用絶縁膜の内側に第２の素子分離用絶縁膜を形成する工程と、前記第２の素子分離用溝の底部に形成された前記第１の素子分離用絶縁膜が露出するよう、前記第２の素子分離用溝内に形成された前記第２の素子分離用絶縁膜の前記底部に対応する部分をエッチング除去する工程と、前記第２の素子分離用溝を埋め込むよう前記第２の素子分離用溝内に形成された前記第１の素子分離用絶縁膜上であって前記第２の素子分離用絶縁膜の内側に第３の素子分離用絶縁膜を充填する工程
とを具備したところに特徴を有する。
【発明の効果】
【０００９】
本発明の半導体装置によれば、微細化の進展に伴い埋め込みが困難となって来ている素子分離形成において、狭い開口幅の第１の素子分離用溝には、塗布型酸化膜を用いることで、素子分離用溝内を完全に絶縁膜で充填することを可能とすると共に、広い開口幅の第２の素子分離領域内に充填される塗布型酸化膜の体積を最小限に抑えることにより、塗布型酸化膜を使用する際に問題となる膜収縮による剥れ、および塗布型酸化膜の溶媒中に含有されるカーボン起因の固定電荷形成に伴うトランジスタ特性劣化を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリに提供した場合の第１の実施形態について図１ないし図９を参照して説明する。
図１および図２は、ＮＡＮＤ型フラッシュメモリのメモリセル領域および周辺回路領域に形成するトランジスタの模式的な断面図およびその平面図である。まず、メモリセル領域を示す図２（ａ）において、半導体基板としてのシリコン基板１には、素子分離領域としてＳＴＩ２が形成されており、これによって素子形成領域としての活性領域３が分離形成されている。
【００１１】
この場合、ＳＴＩ２は、狭い開口幅を有する第１の素子分離用溝に絶縁膜を埋め込んで形成されたものである。活性領域３と直交する方向に所定間隔でゲート電極４が多数形成されている。このゲート電極４と活性領域３と交差する部分にはメモリセルトランジスタが形成されている。それら各メモリセルトランジスタには、フローティングゲートが形成されている。そのフローティングゲートに対して絶縁膜を介してゲート電極４が形成されている。
【００１２】
次に、周辺回路領域を示す図２（ｂ）において、同様にしてシリコン基板１に素子分離領域としてＳＴＩ５が形成されており、これによって素子形成領域としての活性領域６が分離形成されている。この活性領域６と直交する方向にゲート電極７が形成されている。ＳＴＩ５は、広い開口幅を有する第２の素子分離用溝に絶縁膜を埋め込んで形成されたものである。ゲート電極７と活性領域６とが交差する部分には周辺回路用のトランジスタが形成されている。このようなトランジスタは周辺回路領域の他の部分にも形成されていて、高耐圧トランジスタや低耐圧トランジスタなど、メモリセルトランジスタを駆動するための種々のトランジスタとして形成されている。
【００１３】
次に、図１を参照して断面構造について説明する。図１（ａ）は、図２（ａ）中の切断線Ａ−Ａに沿った断面つまりメモリセル領域のゲート電極４の形成方向で切断して示しており、同じく、図１（ｂ）は、図２（ｂ）中の切断線Ｂ−Ｂに沿った断面つまり周辺回路領域のトランジスタのゲート電極７の形成方向で切断して示している。
【００１４】
まず、図１（ａ）において、シリコン基板１には、たとえば１４０ｎｍピッチでＳＴＩ２が形成されている。このＳＴＩ２は、狭い開口幅（図４（ａ）中、ｄ１で示す幅寸法）で形成される第１の素子分離用溝８に第１の素子分離用絶縁膜としてのＨＴＯ（High Temperature Oxide）膜９および第２の素子分離用絶縁膜としての塗布型酸化膜であるポリシラザン膜１０が内部を埋めるように形成された構成である。この場合、ＨＴＯ膜９は、第１の素子分離用溝８の内面である側壁部および底面部に、膜厚がたとえば２０ｎｍで形成される。さらに、ＨＴＯ膜９の内側の残りの空間を充填可能な膜厚でポリシラザン膜１０が埋めこまれている。
【００１５】
ＳＴＩ２の上面はシリコン基板１の表面より高く形成されている。ＳＴＩ２で分離されたシリコン基板１の活性領域３の表面には、ゲート絶縁膜としてシリコン酸化膜１１がたとえば８ｎｍの膜厚で形成されている。このシリコン酸化膜１１の上部には、フローティングゲート電極を構成する第１の多結晶シリコン膜１２が膜厚１４０ｎｍで積層形成されている。
【００１６】
第１の多結晶シリコン膜１２は、活性領域３と同じ幅寸法で積層形成されている。第１の多結晶シリコン膜１２の上面はＳＴＩ２の上面よりも高い位置となるように形成されている。ＳＴＩ２と第１の多結晶シリコン膜１２の上面には、フローティングゲート電極とコントロールゲート電極との間に形成されるインターポリ絶縁膜としてＯＮＯ（Oxide-Nitride-Oxide）膜１３がたとえば１５ｎｍ程度の膜厚で形成されている。
【００１７】
ＯＮＯ膜１３の上面には、第２の多結晶シリコン膜１４、ＷＳｉ（タングステンシリコン）膜１５およびシリコン酸化膜１６が積層形成され、これらによりコントロールゲート電極が構成されている。この場合、第２の多結晶シリコン膜１４は、下地のＯＮＯ膜１３の凹凸状態を解消するように上面が平坦化されている。
【００１８】
次に、周辺回路部のトランジスタを示す図１（ｂ）において、シリコン基板１には所定間隔でＳＴＩ５が形成されている。このＳＴＩ５は、広い開口幅（図４（ｂ）中、ｄ２で示す幅寸法）で形成される第２の素子分離用溝１７に、第１の素子分離用絶縁膜としてのＨＴＯ膜９が第２の素子分離用溝１７の内面である側壁部および底面部に２０ｎｍの膜厚で形成され、第２の素子分離用絶縁膜としてのポリシラザン膜１０が第２の素子分離用溝１７の側壁部に形成されたＨＴＯ膜９の内側に膜厚３０ｎｍ程度で形成され、残りの部分に第３の素子分離用絶縁膜としてのＨＤＰ膜１８が第２の素子分離用溝１７を埋め込むよう形成された構成となっている。
【００１９】
ＳＴＩ５の上面はシリコン基板１の表面より高く形成されている。ＳＴＩ５で分離された活性領域６の表面には、高耐圧トランジスタ用のゲート絶縁膜としてシリコン酸化膜１９がたとえば４０ｎｍ程度の膜厚で形成されている。このシリコン酸化膜１１の上部には、メモリセルトランジスタと同様にして、ゲート電極を構成する第１の多結晶シリコン膜１２、ＯＮＯ膜１３、第２の多結晶シリコン膜１４、ＷＳｉ膜１５、シリコン酸化膜１６が順次積層されている。
【００２０】
上記構成においては、第１の素子分離用溝８内にＨＴＯ膜９およびポリシラザン膜１０を充填してＳＴＩ２を形成し、第２の素子分離用溝１７内にＨＴＯ膜９、ポリシラザン膜１０、ＨＤＰ膜１８を充填してＳＴＩ５を形成しているので、狭い開口幅の第１の素子分離用溝８内をポリシラザン膜１０で確実に充填した構成としながら、開口幅の広い第２の素子分離用溝１７には製造工程上で使用した少量のポリシラザン膜１０を用いる構成とすることができる。これにより、広い開口幅の第２の素子分離用溝１７内に大量のポリシラザン膜を使用した際に問題となる膜収縮による膜剥れおよび、不純物であるカーボン起因の固定電荷形成に伴うトランジスタのオフリーク劣化問題を抑制することができる。
【００２１】
次に、上記構成の製造工程について図３ないし図９を参照して説明する。
まず、図３に示すように、シリコン基板１上に、熱酸化技術を用いてゲート絶縁膜として機能するシリコン酸化膜１１を膜厚８ｎｍで形成する。これは前述したようにメモリセルトランジスタのゲート酸化膜として機能するものである。また、製造工程は図示しないが、このとき、周辺回路領域の高耐圧トランジスタを形成する部分にはゲート酸化膜として膜厚４０ｎｍのシリコン酸化膜１９を形成する。
【００２２】
次に減圧ＣＶＤ法（Chemical Vapor Deposition）により、多結晶シリコン膜１２を膜厚１４０ｎｍで形成する。この多結晶シリコン膜１２はフローティングゲート電極として機能する。続いて、多結晶シリコン膜１２の上に、ＳＴＩ加工時にマスク材およびストッパとして機能するシリコン窒化膜２０を減圧ＣＶＤ法にて膜厚７０ｎｍで形成する。
【００２３】
続いて、図４に示すように、フォトリソグラフィ技術により、フォトレジストを素子分離用溝の形成に対応した所定の形状にパターン加工し、これをマスクとして、ＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜２０、第２の多結晶シリコン膜１３、第１の多結晶シリコン膜１２、シリコン酸化膜１１、１９、シリコン基板１をエッチング加工する。メモリセル領域には狭い開口幅ｄ１の第１の素子分離用溝８、周辺回路領域には広い開口幅ｄ２の第２の素子分離用溝１７を形成し、この後アッシング技術をもちいてフォトレジストを除去する。
【００２４】
次に、ＲＴＯ（Rapid Thermal Oxidation）法により第１および第２の素子分離領域およびシリコン基板を４ｎｍ酸化する。（図示せず）その後、図５に示すように、埋め込みカバレッジの優れるＨＴＯ膜９を第１の素子分離用溝８の間口が塞がりボイドができない程度の膜厚、例えば２０ｎｍで基板全面に成膜する。
【００２５】
続いて、図６に示すように、塗布型酸化膜としてのポリシラザン膜１０をメモリセル領域の第１の素子分離用溝８を完全に充填するのに必要な膜厚、例えば３０ｎｍ基板全面に塗布し４００℃の低温水蒸気雰囲気中で不純物除去および膜の緻密化のために酸化処理を行うと共に、８００〜９００℃程度の不活性雰囲気中にて熱処理を行う。この場合、酸化処理を強く行うと、ポリシラザン膜１０をシリコン酸化膜に転換させる場合の膜質は向上するが、それと同時にゲート絶縁膜としてのシリコン酸化膜１１にバーズビークが形成されて特性の劣化につながるため酸化量を十分に設定することは難しい。
【００２６】
また、この時第２の素子分離用溝１７にはポリシラザン膜１０が第２の素子分離用溝の開口幅に比べて薄く（例えば３０ｎｍ）成膜されているので、第２の素子分離用溝内が埋め込まれることはない。流動性を有するポリシラザンの塗布膜の性質上、第２の素子分離用溝内の底面部と側壁部とが交差する隅の部分ではポリシラザン膜１０ａで示しているように、他の平坦な部分のポリシラザン膜１０と比較して若干厚く且つ丸みを帯びた状態に成膜される。
【００２７】
次に、図７に示すように、ＲＩＥ法によりポリシラザン膜１０のエッチバック処理を行う。この場合、第２の素子分離用溝１７においては底面に形成されたＨＴＯ膜９が露出するよう、第２の素子分離用溝１７の底部に形成されたポリシラザン膜１０が除去され、第２の素子分離用溝１７の側壁部に形成されたＨＴＯ膜９の内側のみにポリシラザン膜１０が残るように加工する。このとき、メモリセル領域においては、第１の素子分離用溝８内にのみポリシラザン膜１０が残る。
【００２８】
次に、図８に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法によりＨＤＰ膜（シリコン酸化膜）１８を形成する。この場合、ＨＤＰ膜１８は、第２の素子分離用溝１７内を完全に埋めることができる程度の厚い膜厚で形成される。メモリセル領域においては、図７（ａ）に示した状態の上にＨＤＰ膜１８が形成される。
【００２９】
続いて、図９に示すように、ＣＭＰ法によりＨＤＰ膜１８およびＨＴＯ膜９をシリコン窒化膜２０をストッパ膜として研磨し、平坦化処理を行う。この状態では、第１の素子分離用溝８内では、ＨＴＯ膜９およびポリシラザン膜１０が充填された状態のＳＴＩ２が形成され、第２の素子分離用溝１７内では、ＨＴＯ膜９、ポリシラザン膜１０およびＨＤＰ膜１８が充填された状態のＳＴＩ５が形成される。ＳＴＩ５においては、ポリシラザン膜１０が形成されているものの、その膜厚は３０ｎｍ以下の薄いものであるから、内部に占める割合は小さい。
【００３０】
次に、図１に示すように、メモリセル領域の第１の素子分離用溝８内のＨＴＯ膜９およびポリシラザン膜１０をエッチバック処理して高さを第１の多結晶シリコン膜１２の中間部位くらいとなるようにした後、シリコン窒化膜２０を除去する。さらに、ＯＮＯ膜１３を１５ｎｍ堆積した後、コントロールゲート電極として第２の多結晶シリコン膜１４およびＷＳｉ（タングステンシリサイド）膜１５を形成すると共に、ゲート電極の加工時に使用するマスク材としてのシリコン窒化膜１６を成膜する。
この後、図１の状態には示されていないが、フォトリソグラフィ技術及びＲＩＥ技術等によりマスク材としてのシリコン窒化膜１６を用いてエッチング処理を行うことで、図２に示しているようなゲート電極４、７のパターン構造が得られる。
【００３１】
上記した製造工程を用いることで、アスペクト比の高いメモリセル領域の第１の素子分離用溝８にＨＴＯ膜９とポリシラザン膜１０を用いて完全に充填することができ、しかも、開口幅の広い第２の素子分離用溝１７内にはポリシラザン膜１０を薄く形成する構成とすることができ、埋め込み性の向上を図ると共に厚く形成するポリシラザン膜に起因して発生する膜収縮による膜剥れおよび不純物であるカーボン起因の固定電荷形成に伴うトランジスタのオフリーク劣化問題の解消を図ることができる。
【００３２】
（第２の実施形態）
図１０ないし図１２は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、第２の素子分離用溝１７の内面に形成しているポリシラザン膜１０の形状である。すなわち、図１０（ｂ）に示すように、ポリシラザン膜１０は、第２の素子分離溝１７の内面である底面部にも形成された状態である。
【００３３】
この場合、開口幅の広い第２の素子分離用溝１７内において、ポリシラザン膜１０の充填される容積が第１の実施形態のものに比べて増加している。しかし、膜厚は３０ｎｍ以下と薄いので、全体として溝内を占める容積割合は少なく、このような構成によっても、ほぼ第１の実施形態と同様の作用効果を得ることができる。また、このような構成を採用することで、以下に説明する製造工程上では工程数を削減する利点が生ずる。
【００３４】
すなわち、この第２の実施形態においては、第１の実施形態の図６で示す工程を実施した後に、ポリシラザン膜１０をエッチバックしてメモリセル領域および周辺回路領域の平面部から除去する処理を省略している。したがって、次にＨＤＰ膜１８を形成した状態では、図１１に示すように、ポリシラザン膜１０がそのまま残った状態となっている。
【００３５】
この後、ＣＭＰ法により、シリコン窒化膜２０をストッパ材としてＨＤＰ膜１８、ポリシラザン膜１０およびＨＴＯ膜９を研磨する。これにより、図１２に示すように、メモリセル領域においては第１の実施形態と同様の構成が得られる。また、周辺回路領域においては、第２の素子分離用溝１７の内面のＨＴＯ膜９の内側つまり側壁部および底面部にポリシラザン膜１０が残るようになる。
【００３６】
このような製造工程を採用することで次の効果がある。すなわち、ポリシラザン膜１０の使用量が少なく、しかも膜の剥がれや固定電荷形成の影響が小である場合には、第１の実施形態とほぼ同様の特性を備える構成を得るための工程として、エッチバック処理を省略することができ、これによって工数の削減および工程短縮を図ることができるようになる。
【００３７】
（第３の実施形態）
図１３ないし図１７は本発明の第３の実施形態を示すものであり、以下、第１の実施形態と異なる部分について説明する。
図１３の構成は、第１の実施形態における図１の構成に相当するものである。この構成においては、図１３（ａ）の構成は同じであり、図１３（ｂ）に示す構成については、第２の素子分離用溝１７内を充填する構成として、ポリシラザン膜１０をなくすようにしたところである。これによって、第２の素子分離用溝１７の内面には、ＨＴＯ膜９が形成されるとともにその内側にＨＤＰ膜１８が充填された構成となる。
【００３８】
したがって、ポリシラザン膜１０を用いることで発生していた第２の素子分離用溝１７の部分についての技術的課題を全くなくすことができ、より完全にポリシラザン膜１０に起因する剥れや固定電荷形成などの悪影響を抑制することが可能となる。
【００３９】
次に上記構成の製造工程について第１の実施形態と異なる部分を中心に説明する。
図１４は、第１の実施形態の図６の状態の構成に加えて、フォトリソグラフィ処理によりメモリセル領域をフォトレジスト２１で覆うようにパターニングした状態を示すものである。次に、図１５に示すように、フォトレジスト２１をマスクとして、例えば弗化アンモニウム溶液を使用して、周辺回路部のポリシラザン膜１０を除去する。この後、フォトレジスト２１を除去する。
【００４０】
この場合、ポリシラザン膜１０の塗布直後に、緻密化および不純物除去を目的に４００℃程度の低温で水蒸気添加酸化雰囲気において熱処理を行う。この熱処理の温度は低いため、ポリシラザン膜１０は、熱酸化膜に対してウェットエッチングレートが格段に速くなる。この特性を利用して、ＨＴＯ膜９に対してポリシラザン膜１０を選択的に除去することが可能となる。
【００４１】
次に、図１６に示すように、周辺回路部の開口幅の広い第２の素子分離用溝１７内に、ＨＤＰ膜１８を完全に充填可能な膜厚で形成する。続いて、図１７に示すように、ＣＭＰ法を用いてシリコン窒化膜２０をストッパ膜として使用し、ＨＤＰ膜１８、ポリシラザン膜１０およびＨＴＯ膜９を削り平坦化を行う。
【００４２】
この後、前述同様にしてメモリセル領域の第１の素子分離用溝８内のＨＴＯ膜９およびポリシラザン膜１０のエッチバック処理、シリコン窒化膜２０の除去処理を実施する。続いて、ＯＮＯ膜１３、第２の多結晶シリコン膜１４、ＷＳｉ膜１５およびシリコン窒化膜１６を成膜し、図１３の構成を得る。さらに、フォトリソグラフィ技術及びＲＩＥ技術等によりゲート電極４、７のパターン構造を形成する。
【００４３】
このような第３の実施形態によれば、第１の実施形態と比べて工程数は若干増加するが、周辺回路部の第２の素子分離用溝１７の内部にポリシラザン膜１０を全く使用しない構成とすることができ、これによってポリシラザン膜１０に起因した剥れや固定電荷形成を確実に抑制することができるようになる。
【００４４】
（第４の実施形態）
図１８ないし図２２は本発明の第４の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。この実施形態では、上記各実施形態と異なり、素子分離領域を形成した後にゲート電極を形成する製造工程を採用している半導体装置たとえばＤＲＡＭ（Dynamic Random Access Memory）などのメモリ素子についてゲート電極を形成する前までの状態およびその製造工程を示している。
【００４５】
すなわち、図１８（ａ）に示すように、半導体基板としてのシリコン基板２２のメモリセル領域には狭い幅寸法のＳＴＩ２３が形成されている。このＳＴＩ２３によって素子形成領域としての活性領域２４がシリコン基板２２に分離形成されている。また、図１８（ｂ）に示すように、シリコン基板２２の周辺回路領域には広い幅寸法のＳＴＩ２５が形成されている。このＳＴＩ２５によって素子形成領域としての活性領域２６が分離形成されている。
【００４６】
また、メモリセル領域の活性領域２４の表面には、メモリセルトランジスタ用のゲート絶縁膜としてシリコン酸化膜２７が膜厚８ｎｍで形成されている。このシリコン酸化膜２７およびＳＴＩ２３を覆うようにゲート電極材料としての多結晶シリコン膜２８が形成されている。周辺回路領域の活性領域２６の表面には、メモリセルトランジスタ駆動用の高耐圧トランジスタのゲート絶縁膜としてシリコン酸化膜２９が膜厚４０ｎｍで形成されている。このシリコン酸化膜２９およびＳＴＩ２５を覆うように上述同様の多結晶シリコン膜２８が形成されている。
【００４７】
上記したＳＴＩ２３は、狭い開口幅（図１８（ａ）中、ｄ１で示す幅寸法）で形成される第１の素子分離用溝３０の内部に、第１の実施形態と同様にして、第１の素子分離用絶縁膜としてのＨＴＯ（High Temperature Oxide）膜９、第２の素子分離用絶縁膜としての塗布型酸化膜であるポリシラザン膜１０が内部を充填する構成である。この場合、ＨＴＯ膜９は、第１の素子分離用溝３０の内面である側壁部および底面部に、膜厚がたとえば２０ｎｍで形成される。そして、ＨＴＯ膜９の内側の残りの空間を充填可能な膜厚でポリシラザン膜１０が埋め込まれている。
【００４８】
ＳＴＩ２５は、広い開口幅（図１８（ｂ）中、ｄ２で示す幅寸法）で形成される第２の素子分離用溝３１の内面に形成されている。ＳＴＩ２５の構成は、第２の素子分離用溝３１の内面である側壁部および底面部に、第１の素子分離用絶縁膜としてのＨＴＯ膜９が２０ｎｍの膜厚で形成され、第２の素子分離用絶縁膜としてのポリシラザン膜１０が第２の素子分離用溝３１の側壁部に形成されたＨＴＯ膜９の内側に膜厚３０ｎｍ程度で形成され、残りの部分に第３の素子分離用絶縁膜としてのＨＤＰ膜１８が第２の素子分離用溝３１を埋め込むように形成されている。
【００４９】
上記のように構成したので、第１の実施形態と同様に、狭い開口幅の第１の素子分離用溝３０内にポリシラザン膜１０を確実に充填した構成としながら、開口幅の広い第２の素子分離用溝３１には製造工程上で使用した少量のポリシラザン膜１０を用いる構成とすることができる。これによって、広い開口幅の第２の素子分離用溝３０内に大量のポリシラザン膜を使用した際に問題となる膜収縮による膜剥れおよび、不純物であるカーボン起因の固定電荷形成に伴うトランジスタのオフリーク劣化問題を抑制することができる。
【００５０】
次に、上記構成の製造工程について図１９ないし図２２を参照して概略的に説明する。
まず、半導体基板上にシリコン酸化膜３２を６ｎｍ、ストッパ材としてのシリコン窒化膜２０を７０ｎｍ順次堆積する。次に、フォトリソグラフィ法を用いてフォトレジストを素子分離用溝の形成に対応した形状にパターン加工し、これをマスクとして、ＲＩＥ法により、シリコン窒化膜２０、シリコン酸化膜３２、シリコン基板２２をエッチング加工する。メモリセル領域には狭い開口幅の第１の素子分離用溝３０、周辺回路領域には広い開口幅の第２の素子分離用溝３１を形成する。このとき、メモリセル領域の第１の素子分離用溝３０は、たとえば１４０ｎｍピッチで形成する。
【００５１】
次に、図１９に示すように、ＲＴＯ法により第１および第２の素子分離領域３０、３１のシリコン基板２２の表面部を４ｎｍ酸化する（図示せず）。その後、ＨＴＯ膜９を素子分離領域に間口が塞がりボイドが出来ない程度に厚い膜厚、例えば２０ｎｍ成膜する。次に、ポリシラザン膜１０をメモリセル領域を完全に充填するのに必要な膜厚、例えば３０ｎｍ塗布し４００℃の低温水蒸気酸化雰囲気中で熱処理を行い膜の緻密化を行う。この時、第２の素子分離用溝３１内にはポリシラザン膜１０が完全に充填されないようにしている。また、このとき、底面部と側面部が交差する部分ではポリシラザン膜１０ａで示しているように丸みを帯びた形状に形成されている。
【００５２】
次に、図２０に示すように、ＲＩＥ法を用いてポリシラザン膜１０のエッチバックを行い、第２の素子分離用溝３１内の側壁のみにポリシラザン膜１０を残す。続いて、図２１に示すように、第２の素子分離領用溝３１内をＨＤＰ膜１８にて完全に充填するように成膜する。この後、ＣＭＰ法を用いてシリコン窒化膜２０をストッパ膜として使用し、ＨＤＰ膜１８およびＨＴＯ膜９を削り平坦化を行う。
【００５３】
次に、図２２に示すように、メモリセル領域の第１の素子分離用溝３０の内部に充填されたポリシラザン膜１０を緻密化することでエッチングレートを抑えるようにするため、８００℃のＮ２雰囲気中で３０分の熱処理工程を実施する。この後、弗化アンモニウム溶液を使用しポリシラザン膜１０、ＨＴＯ膜９およびＨＤＰ膜１８をエッチバックする。これにより、ＳＴＩ２３および２５が形成される。次に、Ｈｏｔ Ｈ３ＰＯ４（ホットリン酸）処理によりシリコン窒化膜２０をシリコン酸化膜３２に対し選択的に除去する。
【００５４】
この後、図１８に示したように、シリコン酸化膜３２を例えば弗化アンモニウム溶液を使用して剥離し、ゲート酸化膜２７、２９を形成すると共に、ゲート電極として用いる多結晶シリコン膜２８を積層形成し、以下、ゲート電極の形成工程へと進む。
【００５５】
上記方法を用いることで、ＤＲＡＭなどのＳＴＩを先に形成する半導体装置の製造方法において、微細パターン部の第１の素子分離用溝３０内を塗布膜であるポリシラザン膜１０を使用し完全に埋切ることが可能となると同時に、第２の素子分離用溝３１内においてポリシラザン膜１０を使用した際に問題となる、膜収縮による膜剥れおよび、カーボン起因の固定電荷形成を、充填されるポリシラザン膜量を最小限に抑えることで大幅に改善することが可能となる。
【００５６】
なお、上記第４の実施形態では第２の素子分離用溝３１内の側壁にポリシラザン膜１０を残す構成の場合を示したが、第２の実施形態と同様に、工程を簡略化して第２の素子分離用溝３１内の底面部にもポリシラザン膜１０が残る構成とすることもできるし、第３の実施形態と同様に、フォトリソグラフィ法により周辺回路部の素子分離領域のみ開口した後、周辺回路部のポリシラザン膜１０をウエットエッチングにより完全に除去するようにした構成を採用することもできる。
【００５７】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１および第２の素子分離用溝の開口幅の寸法は、上記した例の場合に限らず、適宜の幅寸法の場合に適用することができる。
塗布型酸化膜は、ポリシラザン膜に限らず、他のＳＯＧ（Spin On Glass）でも適用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態を示すメモリセル領域および周辺回路領域の模式的な断面図
【図２】図１の切断位置に対応した平面図
【図３】製造工程の各段階で示す図１相当図（その１）
【図４】製造工程の各段階で示す図１相当図（その２）
【図５】製造工程の各段階で示す図１相当図（その３）
【図６】製造工程の各段階で示す図１相当図（その４）
【図７】製造工程の各段階で示す図１相当図（その５）
【図８】製造工程の各段階で示す図１相当図（その６）
【図９】製造工程の各段階で示す図１相当図（その７）
【図１０】本発明の第２の実施形態を示す図１相当図
【図１１】製造工程の各段階で示す図１１相当図（その１）
【図１２】製造工程の各段階で示す図１１相当図（その２）
【図１３】本発明の第３の実施形態を示す図１相当図
【図１４】製造工程の各段階で示す図１３相当図（その１）
【図１５】製造工程の各段階で示す図１３相当図（その２）
【図１６】製造工程の各段階で示す図１３相当図（その３）
【図１７】製造工程の各段階で示す図１３相当図（その４）
【図１８】本発明の第４の実施形態を示す図１相当図
【図１９】製造工程の各段階で示す図１８相当図（その１）
【図２０】製造工程の各段階で示す図１８相当図（その２）
【図２１】製造工程の各段階で示す図１８相当図（その３）
【図２２】製造工程の各段階で示す図１８相当図（その４）
【符号の説明】
【００５９】
図面中、１、２２はシリコン基板（半導体基板）、２、５、２３、２５はＳＴＩ、３、６、２４、２６は活性領域（素子形成領域）、４、７はゲート電極、８、３０は第１の素子分離用溝、９はＨＴＯ膜（第１の素子分離用絶縁膜）、１０はポリシラザン膜（塗布型酸化膜、第２の素子分離用絶縁膜）、１７、３１は第２の素子分離用溝、１８はＨＤＰ膜（第３の素子分離用絶縁膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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