(57)【要約】      （修正有）【課題】フローティングゲート電極間のブリッジ発生を抑制し、カップリング比を増加させるフラッシュメモリ素子のフローティングゲート電極形成方法の提供。【解決手段】半導体基板上にフローティングゲート電極用第１シリコン膜、パッド窒化膜を形成し、トレンチを定義する段階と、前記定義されたトレンチに埋め込み絶縁膜を形成し、前記パッド窒化膜が露出するまで平坦化工程を行い、素子分離膜を形成する段階と、前記パターニングされたパッド窒化膜を除去し、前記パッド窒化膜が除去された領域にフローティングゲート電極用第２シリコン膜を形成する段階と、前記第２シリコン膜上にシリンダ型フローティングゲート電極形成用パターンを形成し、これをエッチングマスクとして前記第２シリコン膜にエッチング工程を行い、前記フローティングゲート電極用第１シリコン膜上にシリンダ型フローティングゲート電極パターンを形成する段階とを含む。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板上にフローティングゲート電極用第１シリコン膜、パッド窒化膜を形成し、前記パッド窒化膜、前記第１シリコン膜および前記半導体基板の所定の領域をパターニングしてトレンチを定義する段階と、
前記定義されたトレンチに埋め込み絶縁膜を形成し、前記パッド窒化膜が露出するまで平坦化工程を行い、素子分離膜の形成工程を完了する段階と、
前記パターニングされたパッド窒化膜を除去し、前記パッド窒化膜が除去された領域にフローティングゲート電極用第２シリコン膜を形成する段階と、
前記第２シリコン膜上にシリンダ型フローティングゲート電極形成用パターンを形成し、これをエッチングマスクとして前記第２シリコン膜にエッチング工程を行い、前記フローティングゲート電極用第１シリコン膜上にシリンダ型フローティングゲート電極パターンを形成する段階とを含むことを特徴とするフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項２】
前記シリンダ型フローティングゲート電極パターンは、
前記素子分離膜と前記素子分離膜に隣接した素子分離膜との間に位置させることを特徴とする請求項１記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項３】
前記シリンダ型フローティングゲート電極パターンが形成された結果物に誘電膜を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項４】
前記誘電膜は、
前記シリンダ型フローティングゲート電極の上面部分および側面部分と接触するように形成することを特徴とする請求項３記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子のフローティングゲート電極形成方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子の製造方法に際して、フローティングゲート電極とコントロールゲート電極との間には誘電膜が形成されるが、最近、フラッシュメモリ素子が段々高集積化・高密度化するにつれて、フローティングゲート電極パターン間のスペーサ不足により、フローティングゲート電極間にブリッジ(bridge)が発生するうえ、フローティングゲート電極パターン間に誘電膜が蒸着されないため、カップリング比が大きく減少するという問題点が発生した。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、フローティングゲート電極間のブリッジ発生を抑制し、カップリング比を増加させるフラッシュメモリ素子のフローティングゲート電極形成方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明の思想は、半導体基板上にフローティングゲート電極用第１シリコン膜、パッド窒化膜を形成し、前記パッド窒化膜、前記第１シリコン膜および半導体基板の所定の領域をパターニングしてトレンチを定義する段階と、前記定義されたトレンチに埋め込み絶縁膜を形成し、前記パッド窒化膜が露出するまで平坦化工程を行い、素子分離膜の形成工程を完了する段階と、前記パターニングされたパッド窒化膜を除去し、前記パッド窒化膜が除去された領域にフローティングゲート電極用第２シリコン膜を形成する段階と、前記第２シリコン膜上にシリンダ型フローティングゲート電極形成用パターンを形成し、これをエッチングマスクとして前記第２シリコン膜にエッチング工程を行い、前記フローティングゲート電極用第１シリコン膜上にシリンダ型フローティングゲート電極パターンを形成する段階とを含む、フラッシュメモリ素子のフローティングゲート電極形成方法を提供する。
【０００５】
前記シリンダ型フローティングゲート電極パターンは、前記素子分離膜と前記素子分離膜に隣接した素子分離膜との間に位置させることが好ましい。
【０００６】
前記シリンダ型フローティングゲート電極パターンが形成された結果物に誘電膜を形成する段階をさらに含むことが好ましい。
【０００７】
前記誘電膜は、前記シリンダ型フローティングゲート電極の上面部分および側面部分と接触するように形成することが好ましい。
【発明の効果】
【０００８】
本発明によれば、シリンダ型フローティングゲート電極を形成することにより、前記誘電膜と前記フローティングゲート電極パターン間の接触面積が大きく増加してカップリング比を改善することができ、ゲート電極パターン間のオーバーレイを確保することができてブリッジを防止することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜または半導体基板の‘上’に在るあるいは接触していると記載される場合、前記ある膜は、前記他の膜または半導体基板に直接的に接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
【００１０】
図１〜図５は本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための斜視図である。
【００１１】
図１を参照すると、シリコン材質からなる半導体基板１０の全面上部にゲート酸化膜１２、フローティングゲート電極用第１シリコン膜であるフローティングゲート電極用第１ポリシリコン膜１４、パッド窒化膜１６を順次形成し、パッド窒化膜１６上の所定の領域にフォトレジストパターン（図示せず）を形成する。この形成されたフォトレジストパターン（図示せず）をエッチングマスクとしてパッド窒化膜１６、フローティングゲート電極用第１ポリシリコン膜１４、ゲート酸化膜１２および半導体基板の所定の深さをエッチングしてトレンチを定義する。
【００１２】
前記トレンチを定義するために形成されたフォトレジストパターン（図示せず）を除去する工程を行い、前記結果物の全面にＨＤＰ酸化膜のような埋め込み絶縁膜を形成する。
【００１３】
前記埋め込み絶縁膜の形成された結果物の全面に、前記パッド窒化膜１６が露出するまでＣＭＰ工程（平坦化工程）を行い、前記パッド窒化膜１６をウェットエッチング工程によって除去することにより、素子分離膜１８の形成工程が完了する。
【００１４】
図２を参照すると、前記結果物のパッド窒化膜１６が除去された領域にフローティングゲート電極用第２シリコン膜であるフローティングゲート電極用第２ポリシリコン膜１９を形成し、前記素子分離膜１８の埋め込み絶縁膜が露出するまでＣＭＰ工程のような平坦化工程を行う。
【００１５】
図３を参照すると、前記フローティングゲート電極用第２ポリシリコン膜１９上に、シリンダ型フローティングゲート電極を定義するためのフォトレジストパターン２０（シリンダ型フローティングゲート電極形成用パターン）を形成する。前記フォトレジストパターン２０は、所望のシリンダ型フローティングゲート電極パターンと同一の形状に前記フローティングゲート電極用第２ポリシリコン膜１９上に形成され、以後エッチング工程の際にエッチングマスクとして用いられ、シリンダ型フローティングゲート電極パターンを形成する。
【００１６】
図４を参照すると、前記フォトレジストパターン２０をエッチングマスクとしてエッチング工程を行い、シリンダ型フローティングゲート電極パターン２２を形成する。
【００１７】
前記シリンダ型フローティングゲート電極パターン２２は、前記パッド窒化膜１６が除去された領域である素子分離膜１８と素子分離膜１８との間にのみ形成されることにより、既存のフローティングゲート電極形成方法で現われる、第２ポリシリコン膜１９が素子分離膜上にオーバーラップする現象が起こらない。したがって、ゲート電極パターン間のオーバーレイ(overlay)を確保することがきるため、パターン間のブリッジを防止することができる。次に、前記フォトレジストパターン２０を除去する工程を行う。
【００１８】
前記シリンダ型フローティングゲート電極パターン２２は、従来の技術と同様の四角柱状のフローティングゲート電極パターン形成のためのエッチング工程の際にプロファイルスロープ現象がなくなり、フローティングゲート電極間のスペースを減少させてセルサイズをより縮小させることができ、フローティングゲート電極パターン２２の高さを従来より高くすることができる。
【００１９】
図５を参照すると、前記シリンダ型フローティングゲート電極パターン２２が形成された結果物の全面に誘電膜としてＯＮＯ(oxide-nitride-oxide)膜２４を形成する。ＯＮＯ膜２４は、前記シリンダ型フローティングゲート電極の上面部分および側面部分と接触するように形成される。
【００２０】
前記ＯＮＯ膜２４がシリンダ型フローティングゲート電極パターン２２の形成された結果物の上に形成されると、前記ＯＮＯ膜２４とフローティングゲート電極パターン２２間の接触面積が大きく増加してカップリング比(coupling ratio)を改善することができる。
【００２１】
図６および図７は従来の技術によって形成されたフローティングゲート電極パターンである。図６に示したフローティングゲート電極パターンとその上部に形成されるＯＮＯ膜間の接触面積は、式１（上方面積と側方面積）であり、図７に示したフローティングゲート電極パターンとその上部に形成されるＯＮＯ膜間の接触面積はＡ＊Ｂ（上方面積）であり、本発明によって形成されたシリンダ型フローティングゲート電極パターン２２とその上部に形成されるＯＮＯ膜間の接触面積は、式２（上方面積と側方面積）である。
【数１】
2006190943.tif 000002
【数２】
2006190943.tif 000003
【００２２】
表１に示すように、Ａ＝Ｂ＝Ｈ、Ｃ＝０．８Ａと仮定するとき、シリンダ型フローティングゲート電極パターン２２に接触するＯＮＯ膜２４の面積は、３．９２Ａ２であって、１．８Ａ２の接触面積を持つ図６およびＡ２の接触面積を持つ図７より広いことが分かる。すなわち、シリンダ型フローティングゲート電極パターン２２は、台形のフローティングゲート電極パターンより約２倍程度、セルフアラインフローティングゲート電極パターンよりは約４倍程度大きいことが分かる。
【表１】
2006190943.tif 000004
【００２３】
本発明によれば、シリンダ型フローティングゲート電極を形成することにより、前記ＯＮＯ膜２４とフローティングゲート電極パターン２２間の接触面積が大きく増加してカップリング比を改善することができ、ゲート電極パターン間のオーバーレイを確保することができてブリッジを防止することができる。
【００２４】
本発明は具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更が可能なのは当該分野で通常の知識を有する者には明らかなことであり、そのような変形または変更は特許請求の範囲に属する。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための斜視図である。
【図２】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための斜視図である。
【図３】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための斜視図である。
【図４】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための斜視図である。
【図５】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための斜視図である。
【図６】従来のフローティングゲート電極パターンの説明図である。
【図７】従来のフローティングゲート電極パターンの説明図である。
【符号の説明】
【００２６】
１０    半導体基板
１６    パッド窒化膜
１９    ポリシリコン膜
２２    シリンダ型フローティングゲート電極
２４    ＯＮＯ膜
【図１】
2006190943.tif 000005
【図２】
2006190943.tif 000006
【図３】
2006190943.tif 000007
【図４】
2006190943.tif 000008
【図５】
2006190943.tif 000009
【図６】
2006190943.tif 000010
【図７】
2006190943.tif 000011