(57)【要約】【課題】  半導体装置の製造方法に関し、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを含む半導体装置を作製する場合、ポリシリコンもしくはシリサイドを用いたゲート電極で発生する空乏化やフェルミレベルピンニングを抑止する為、メタルゲート電極を用い、しかも、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの各メタルゲート電極を簡単な工程で、且つ、容易に作り分けることを可能にする。【解決手段】  ゲート絶縁膜１４上にＨｆ膜１５を形成する工程と、ｎ型ＭＯＳＦＥＴ部分のＨｆ膜１５のみに窒素を導入し窒素含有Ｈｆ膜１５Ｎとしてからｐ型ＭＯＳＦＥＴ部分を含めてＰｔ膜１７を形成する工程と、熱処理することでｐ型ＭＯＳＦＥＴ部分のＨｆ膜１５とＰｔ膜１７とを合金化する工程とが含まれる。【選択図】        図６
2006261190.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜上に第１の金属膜を形成する工程と、
ｎ型ＭＯＳＦＥＴ部分の第１の金属膜のみに窒素を導入してからｐ型ＭＯＳＦＥＴ部分を含めてＰｔからなる第２金属膜を形成する工程と、
熱処理することでｐ型ＭＯＳＦＥＴ部分の第１の金属膜と第２の金属膜とを合金化する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
ｎ型ＭＯＳＦＥＴ部分の第１の金属膜に窒素を導入するに際し、第１の金属膜と第２の金属膜との合金化を抑制する為、導入する窒素の量に於ける下限を１０21ｃｍ-3とし、そして、第１の金属膜の仕事関数を増加させない為、当該導入する窒素の量に於ける上限を１０22ｃｍ-3としたこと
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
ゲート絶縁膜上に形成する第１の金属膜は、仕事関数がシリコンのミッドギャップより伝導帯側にある金属であってＨｆ、Ｍｇ、Ｉｎ、Ｚｒ、Ｎｂ、Ａｌ、Ｍｎ、Ｐｂ、Ｔａ、Ａｇから選択され、第１の金属膜上に堆積する第２の金属膜は、仕事関数がシリコンのミッドギャップより価電子帯側にある金属であってＰｔ、Ｒｕ、Ｃｏ、Ａｕ、Ｐｄ、Ｎｉ、Ｒｅ、Ｉｒから選択されたものであること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
Ｈｆである第１の金属膜とＰｔである第２の金属膜との膜厚変化、及び、第１の金属膜と第２の金属膜の種類を変えることによりｎ型ＭＯＳＦＥＴ部分のゲート電極とｐ型ＭＯＳＦＥＴ部分のゲート電極とに於ける仕事関数の制御を行うこと
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
ｎ型ＭＯＳＦＥＴ部分に於けるゲート電極が窒素を導入した第１の金属膜及び窒素を含まない第１の金属膜と合金化可能な第２の金属膜の積層膜からなり、且つ、ｐ型ＭＯＳＦＥＴ部分に於けるゲート電極が前記第１の金属膜の金属と前記第２の金属膜の金属との合金で構成された金属膜からなること
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとが含まれる半導体装置及びその半導体装置を製造するのに好適な方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴは更に微細化されようとしているが、従来から多用されてきたポリシリコン、シリサイドからなるゲート電極に於いては、ゲート絶縁膜界面が空乏化されることに依る実効的なゲート絶縁膜厚増加が懸念され、また、実効的なゲート絶縁膜厚を減少させることができる高誘電率膜との間ではフェルミレベルピンニングが発生する。
【０００３】
前記したような空乏化、フェルミレベルピンニングを排除するためには、メタルゲート電極を用いることが有効である。また、金属は一般に低抵抗であるため、金属を用いることによってゲートの抵抗を低下させることができる。
【０００４】
ところで、半導体装置では、同一基板内にｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを作り込むことが必要となるものが存在することは良く知られていて、その場合、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとでは、閾値電圧を変えることが必要である。
【０００５】
その場合、ゲート電極がポリシリコン若しくはシリサイドを用いたものであれば、不純物を注入することで閾値電圧を制御できるのであるが、メタルを用いたものでは、メタルが材料固有の仕事関数を有していて、不純物を注入するなどして仕事関数を変えることはできないから、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとでは、それぞれ異なった仕事関数を持つメタル材料が必要となる。
【０００６】
図１４乃至図２０は従来の技術に依ってＣＭＯＳを含む半導体装置を作製する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【０００７】
図１４参照
（１）
図示の状態は、通常の技法を適用し、Ｓｉ半導体基板１にゲート以外の構成が殆ど作り込まれた半導体装置を表しているが、その大部分は省略してある。即ち、ｎ型ＭＯＳＦＥＴ部分にはｐ型ウエル、ｐ型ＭＯＳＦＥＴ部分にはｎ型ウエルをそれぞれ形成し、ダミーのゲート電極を形成して浅い低濃度のソース領域及びドレイン領域を形成し、サイドウォール２を形成してから高濃度のソースコンタクト領域及びドレインコンタクト領域を形成し、全体に絶縁膜３を形成し、必要あれば、表面を研磨してダミーのゲート電極に於ける頂面を表出させ、そのダミーのゲート電極を除去し、それに依って、サイドウォール２に囲まれたゲートパターンの凹所が生成され、その凹所の底にはＳｉ半導体基板１のチャネル領域が表出される。
（２）
そこで、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用して全面にゲート絶縁膜４を堆積する。
【０００８】
図１５参照
（３）
ＣＶＤ法を適用することに依り、全面にＨｆ膜５を成膜する。尚、ＣＶＤ法は、他の成膜法、例えばＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｓｉｏｎ）法、或いは、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）などに代替することができる。
【０００９】
図１６参照
（４）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ｎ型ＭＯＳＦＥＴ部分のゲート領域を覆うレジスト膜６を形成する。
【００１０】
図１７参照
（５）
前記工程（３）の場合と同様、例えばＣＶＤ法を適用することに依り、ｐ型ＭＯＳＦＥＴ部分に於けるＨｆ膜５及びゲート絶縁膜４を除去する。
【００１１】
図１８参照
（６）
再びＣＶＤ法を適用してゲート絶縁膜４Ａを形成する。
【００１２】
図１９参照
（７）
レジスト膜６及びその上に在るゲート絶縁膜４Ａを除去してから、ＣＶＤ法を適用してＰｔ膜７を成膜する。尚、この場合もＣＶＤ法はＰＶＤ法やＡＬＤ法に代替して良い。
【００１３】
図２０参照
（８）
ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を適用してＰｔ膜７を研磨し、Ｈｆ膜５を表出させる。これに依り、ｎ型ＭＯＳＦＥＴ部分のＨｆからなるゲート電極５Ｇとｐ型ＭＯＳＦＥＴ部分のＰｔからなるゲート電極７Ｇが完成される。尚、ゲート電極５Ｇとゲート電極７Ｇとは仕事関数が相違することから、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの閾値電圧が相違することは云うまでもない。
【００１４】
前記したように、メタルゲート電極を用い、しかも、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを同一基板に作り込む場合には、半導体装置を製造するのに多くの工程が必要となり、製造プロセスが複雑化することを回避することができず、従って、製造コストは増加する。
【００１５】
ところで、本発明の詳細な内容については、後に〔発明の開示〕の項で明らかにされるが、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを作製する際、ｎ型ＭＯＳＦＥＴのメタルゲート電極中に窒素を導入している。
【００１６】
然しながら、従来、本発明と目的や効果は相違するのであるが、メタルゲート電極中に窒素を導入することは行われている（例えば、特許文献１を参照。）。
【００１７】
然しながら、特許文献１に開示された発明では、ゲート電極の仕事関数を変える為に窒素の導入を行うものであって、この特許文献１の発明と本発明との相違点は、以下の〔発明の開示〕に依って明らかになる。
【特許文献１】特開２０００−３１２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明では、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを含む半導体装置を作製する場合、ポリシリコンもしくはシリサイドを用いたゲート電極で発生する空乏化やフェルミレベルピンニングを抑止する為、メタルゲート電極を用い、しかも、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの各メタルゲート電極を簡単な工程で、且つ、容易に作り分けることを可能にする。
【課題を解決するための手段】
【００１９】
本発明に依る半導体装置及びその製造方法に於いては、ゲート絶縁膜上に第１の金属膜を形成する工程と、ｎ型ＭＯＳＦＥＴ部分の第１の金属膜のみに窒素を導入してからｐ型ＭＯＳＦＥＴ部分を含めて第２金属膜を形成する工程と、熱処理することでｐ型ＭＯＳＦＥＴ部分の第１の金属膜と第２の金属膜とを合金化する工程とが含まれてなることが特徴の１つになっている。
【００２０】
ここで、第１の金属膜として、Ｈｆ、Ｍｇ、Ｉｎ、Ｚｒ、Ｎｂ、Ａｌ、Ｍｎ、Ｐｂ、Ｔａ、Ａｇから選択した金属を用いることができ、そして、第２の金属膜として、Ｐｔ、Ｒｕ、Ｃｏ、Ａｕ、Ｐｄ、Ｎｉ、Ｒｅ、Ｉｒから選択した金属を用いることができる。
【発明の効果】
【００２１】
前記手段を採ることに依り、ｎ型ＭＯＳＦＥＴのメタルゲート電極とｐ型ＭＯＳＦＥＴのメタルゲート電極とを作製する工程で、工程を異にするのは、一方のメタルゲート電極に窒素を導入する工程のみであり、ｎ型及びｐ型の各メタルゲート電極をそれぞれ個別に作り分ける場合に比較すると、その工程数は削減される。そして、一方のメタルゲート電極を形成した後、他方のメタルゲート電極形成予定部分に在る一方のメタルゲート電極材料を除去する必要がない為、ゲート絶縁膜界面にダメージを与えることがない。
【発明を実施するための最良の形態】
【００２２】
本発明では、仕事関数を異にするｎ型、ｐ型のメタルゲート電極を簡便に作り分けるため、ゲート絶縁膜上に仕事関数がシリコンのミッドギャップより伝導帯側に在る第１のメタル膜を堆積し、ｎ型ＭＯＳＦＥＴのメタルゲート電極となるべき領域にのみ窒素を導入する。その後、仕事関数がシリコンのミッドギャップより価電子帯側に在る第２のメタル膜を堆積してから熱処理を行う。
【００２３】
ｐ型ＭＯＳＦＥＴのメタルゲート電極となるべき領域では第１のメタル膜と第２のメタル膜とが合金化し、第１及び第２のメタル膜の仕事関数を反映した仕事関数に変化するのであるが、第１の金属膜に窒素を導入したｎ型ＭＯＳＦＥＴのメタルゲート電極となるべき領域では第１のメタル膜と第２のメタル膜は合金化せず、ゲート絶縁膜上のメタルは第１のメタル膜の仕事関数をもつことになり、ｎ型ＭＯＳＦＥＴのメタルゲート電極とｐ型ＭＯＳＦＥＴのメタルゲート電極とでは異なる仕事関数をもつことになる。
【００２４】
本発明を成すにあたって行った実験に於いて、ゲート絶縁膜上にメタル膜を堆積し、ゲート電極形状にパターン化し、種々な処理を施した後、Ｃ−Ｖ特性を測定して得られた結果が図１に示されている。
【００２５】
図１の線図に於いて、破線の特性線ＡはＨｆを材料とするメタルゲート電極の特性を、実線の特性線Ｂは窒素を導入したＨｆにＰｔを堆積して熱処理したメタルゲート電極の特性を、実線の特性線ＣはＨｆにＰｔを堆積して熱処理したメタルゲート電極の特性をそれぞれ示している。
【００２６】
特性線Ｃを得た試料、即ち、Ｈｆ膜にＰｔ膜を堆積して熱処理を行ったメタルゲート電極は、特性線Ａを得た試料、即ち、Ｈｆ膜のみのメタルゲート電極と比較して閾値電圧は変化した。これに対し、窒素を導入したＨｆにＰｔを堆積して熱処理を行ったメタルゲート電極、即ち、特性線Ｂを得た試料では、Ｈｆ膜のみの場合と比較して閾値電圧が変化していないことが看取される。従って、Ｈｆに窒素を導入することに依り、Ｐｔとの合金化を抑制することが可能である。
【００２７】
図２はＰｔとの合金化を抑制するために窒素を導入したＨｆからなる電極の深さ方向分析の結果を表す線図である。図からすると、窒素はＨｆ内部からＳｉＯ2 ゲート絶縁膜とＨｆとの界面まで１０21ｃｍ-3以上存在していることが判る。
【００２８】
図３はゲート絶縁膜上にＨｆ膜とＰｔ膜を堆積して熱処理を施したメタルゲート電極の深さ方向分析結果を表す線図である。図からすると、Ｐｔがゲート絶縁膜とＨｆとの界面まで到達し、合金化していることが看取される。このときの、Ｈｆ中の窒素濃度は１０21ｃｍ-3以下である。
【００２９】
前記したところから、ＨｆとＰｔとの合金化を抑制するには、Ｈｆに対し窒素を１０21ｃｍ-3以上導入することが必要があり、また、Ｈｆ膜の仕事関数を増加させない為には導入窒素は１０22ｃｍ-3以下とすることが望ましい。
【実施例１】
【００３０】
図４乃至図７は実施例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３１】
図４参照
（１）                                                                            サイドウォールで囲まれたゲートパターンの凹所を生成させるまでの工程は、前記従来の技術で説明した工程と全く同じであるから説明を省略し、次の工程から説明する。尚、１１はＳｉ半導体基板である。
【００３２】
ＣＶＤ法を適用することに依り、サイドウォール１２で囲まれた凹所内を含む全面にゲート絶縁膜１４を形成し、次いで、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法の何れかの成膜法を適用することに依り、同じく全面に第１の金属膜であるＨｆ膜１５を堆積する。図中、記号１３は絶縁膜を指示している。尚、Ｈｆ膜１５は酸素を含まないことが好ましい。酸素が導入された場合には、抵抗が増大し、仕事関数が変化して目標とする値が得られない場合があり、また、合金化も妨げられる。
【００３３】
図５参照
（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ｐ型ＭＯＳＦＥＴ部分のゲート領域を覆うレジスト膜１６を形成する。
【００３４】
（３）
イオン注入法を適用することに依り、ｎ型ＭＯＳＦＥＴ部分に於いて表出されたＨｆ膜１５に〜１０22ｃｍ-3程度の窒素イオンを注入する。図では、窒素含有Ｈｆ膜を記号１５Ｎで指示してある。
【００３５】
図６参照
（４）
レジスト膜１６を剥離してから、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法の何れかの成膜法を適用することに依り、Ｈｆ膜１５及び窒素含有Ｈｆ膜１５Ｎ上の全面に第２の金属膜であるＰｔ膜１７を堆積する。
【００３６】
図７参照
（５）
合金化熱処理を行う。これに依り、ｎ型ＭＯＳＦＥＴ部分のＰｔ膜１７は合金化されないが、ｐ型ＭＯＳＦＥＴ部分のＰｔ膜１７は下地のＨｆ膜１５と合金化される。図では、これを合金膜１８として示してある。従って、ｎ型ＭＯＳＦＥＴの閾値電圧Ｖthは低く、ｐ型ＭＯＳＦＥＴの閾値電圧Ｖthは高くなる。尚、ｐ型ＭＯＳＦＥＴ部分に於いて、第１の金属膜であるＨｆを除去することはないので、合金化終了後、ｎ型ＭＯＳＦＥＴ部分とｐ型ＭＯＳＦＥＴ部分とでゲート電極の高さに差を生じることはなく、そして、この点は他の実施例でも同様である。
【実施例２】
【００３７】
図８乃至図１３は実施例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３８】
図８参照
（１）                                                                            熱酸化法（或いはＣＶＤ法）を適用することに依り、Ｓｉ半導体基板２１上にゲート絶縁膜２２を形成し、次いで、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法の何れかの成膜法を適用することに依り、ゲート絶縁膜２２上にＨｆ膜２３を形成する。
【００３９】
図９参照
（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ｐ型ＭＯＳＦＥＴ部分のゲート領域を覆うレジスト膜２４を形成する。
【００４０】
（３）
イオン注入法を適用することに依り、ｎ型ＭＯＳＦＥＴ部分に於いて表出されたＨｆ膜２３に〜１０22ｃｍ-3程度の窒素イオンを注入する。図では、窒素含有Ｈｆ膜を記号２３Ｎで指示してある。
【００４１】
図１０参照
（４）
レジスト膜２４を剥離してから、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法の何れかの成膜法を適用することに依り、Ｈｆ膜２３及び窒素含有Ｈｆ膜２３Ｎ上の全面にＰｔ膜２５を堆積する。
【００４２】
図１１参照
（５）
合金化熱処理を行う。これに依り、ｎ型ＭＯＳＦＥＴ部分のＰｔ膜２５は合金化されないが、ｐ型ＭＯＳＦＥＴ部分のＰｔ膜２５は下地のＨｆ膜２３と合金化される。従って、ｎ型ＭＯＳＦＥＴの閾値電圧Ｖthは低く、ｐ型ＭＯＳＦＥＴの閾値電圧Ｖthは高くなる。尚、図では合金膜を記号２５Ａで指示してある。
【００４３】
図１２参照
（６）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ｎ型ＭＯＳＦＥＴ部分では、Ｐｔ膜２５、窒素含有Ｈｆ膜２３、ゲート絶縁膜２２をエッチングし、また、ｐ型ＭＯＳＦＥＴ部分では、ＰｔとＨｆとの合金膜２５Ａ、ゲート絶縁膜２２をエッチングして、それぞれのゲートを作製する。
【００４４】
図１３参照
（７）
この後、通常の技法、即ち、イオン注入法、ＣＶＤ法、異方性エッチング法などを適用し、低不純物濃度の浅いソース領域及びドレイン領域、サイドウォール２６の形成、高不純物濃度のソースコンタクト領域及びドレインコンタクト領域などを形成、絶縁膜２７や電極配線の形成を行って半導体装置を完成する。
【００４５】
他の実施の形態について説明すると、例えば、第１の金属膜と第２の金属膜との膜厚比の如何に依って、合金化後のｐ型ＭＯＳＦＥＴ部分に於けるゲート電極の仕事関数を変化させることもできる。例えば、Ｈｆに対してＰｔの膜厚が厚い程、ｐ型ＭＯＳＦＥＴ部分に於けるゲート電極の仕事関数はＰｔの仕事関数のに近付き、Ｐｔの膜厚が薄い程、Ｈｆの仕事関数に近付くことになる。
【００４６】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができので、以下、それを付記として例示する。
【００４７】
（付記１）
ゲート絶縁膜上にＨｆからなる第１の金属膜を形成する工程と、
ｎ型ＭＯＳＦＥＴ部分の第１の金属膜のみに窒素を導入してからｐ型ＭＯＳＦＥＴ部分を含めてＰｔからなる第２金属膜を形成する工程と、
熱処理することでｐ型ＭＯＳＦＥＴ部分の第１の金属膜と第２の金属膜とを合金化する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【００４８】
（付記２）
ｎ型ＭＯＳＦＥＴ部分の第１の金属膜に窒素を導入するに際し、第１の金属膜と第２の金属膜との合金化を抑制する為、導入する窒素の量に於ける下限を１０21ｃｍ-3とし、そして、第１の金属膜の仕事関数を増加させない為、当該導入する窒素の量に於ける上限を１０22ｃｍ-3としたこと
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４９】
（付記３）
ゲート絶縁膜上に形成する第１の金属膜は、仕事関数がシリコンのミッドギャップより伝導帯側にある金属であって、Ｍｇ、Ｉｎ、Ｚｒ、Ｎｂ、Ａｌ、Ｍｎ、Ｐｂ、Ｔａ、Ａｇから選択され、第１の金属膜上に堆積する第２の金属膜は、仕事関数がシリコンのミッドギャップより価電子帯側にある金属であって、Ｒｕ、Ｃｏ、Ａｕ、Ｐｄ、Ｎｉ、Ｒｅ、Ｉｒから選択されたものであること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００５０】
（付記４）
Ｈｆである第１の金属膜とＰｔである第２の金属膜との膜厚変化、及び、第１の金属膜と第２の金属膜の種類を変えることによりｎ型ＭＯＳＦＥＴ部分のゲート電極とｐ型ＭＯＳＦＥＴ部分のゲート電極とに於ける仕事関数の制御を行うこと
を特徴とする（付記１）記載の半導体装置の製造方法。
【００５１】
（付記５）
ｐ型ＭＯＳＦＥＴ部分に於ける第１の金属膜と第２の金属膜との合金化終了後、ｎ型ＭＯＳＦＥＴ部分及びｐ型ＭＯＳＦＥＴ部分の各ゲートが無段差で平坦に連なって形成されること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００５２】
（付記６）
Ｈｆからなる第１の金属膜が酸素を含まないものであること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００５３】
（付記７）
ｎ型ＭＯＳＦＥＴ部分に於けるゲート電極が窒素を導入した第１の金属膜及び窒素を含まない第１の金属膜と合金化可能な第２の金属膜の積層膜からなり、且つ、ｐ型ＭＯＳＦＥＴ部分に於けるゲート電極が前記第１の金属膜の金属と前記第２の金属膜の金属との合金で構成された金属膜からなること
を特徴とする半導体装置。
【図面の簡単な説明】
【００５４】
【図１】電極のＣＶ特性を表す線図である。
【図２】窒素を導入したＨｆ電極の深さ方向分析結果を表す線図である。
【図３】合金化したＨｆ−Ｐｔ電極の深さ方向分析結果を表す線図である。
【図４】実施例１を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図５】実施例１を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図６】実施例１を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図７】実施例１を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図８】実施例２を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図９】実施例２を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図１０】実施例２を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図１１】実施例２を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図１２】実施例２を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図１３】実施例２を説明する工程要所に於ける半導体装置の要部切断側面図である。
【図１４】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【図１５】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【図１６】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【図１７】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【図１８】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【図１９】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【図２０】従来例を説明する為の工程要所に於ける半導体装置の要部切断側面図である。
【符号の説明】
【００５５】
１１  Ｓｉ半導体基板
１２  サイドウォール
１３  絶縁膜
１４  ゲート絶縁膜
１５  Ｈｆ膜（第１の金属膜）
１５Ｎ  窒素含有Ｈｆ膜
１６  レジスト膜                                                                １７  Ｐｔ膜（第２の金属膜）
【図１】
2006261190.tif 000003
【図２】
2006261190.tif 000004
【図３】
2006261190.tif 000005
【図４】
2006261190.tif 000006
【図５】
2006261190.tif 000007
【図６】
2006261190.tif 000008
【図７】
2006261190.tif 000009
【図８】
2006261190.tif 000010
【図９】
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【図１０】
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【図１１】
2006261190.tif 000013
【図１２】
2006261190.tif 000014
【図１３】
2006261190.tif 000015
【図１４】
2006261190.tif 000016
【図１５】
2006261190.tif 000017
【図１６】
2006261190.tif 000018
【図１７】
2006261190.tif 000019
【図１８】
2006261190.tif 000020
【図１９】
2006261190.tif 000021
【図２０】
2006261190.tif 000022