(57)【要約】【課題】半導体装置の高集積化を行う。【解決手段】半導体装置は、第１ソース／ドレイン層１１と、第１ソース／ドレイン層１１の上方に設けられ、且つ第１開口部を有する第１ゲート電極Ｍ１と、第１開口部の側面上を覆うように設けられた第１ゲート絶縁膜１４と、第１ソース／ドレイン層１１上且つ第１ゲート絶縁膜１４の側面上に設けられた第１ベース層１３と、第１ベース層１３上に設けられた第２ソース／ドレイン層１６と、第２ソース／ドレイン層１６の上方に設けられ、且つ第２開口部を有する第２ゲート電極Ｍ２と、第２開口部の側面上を覆うように設けられた第２ゲート絶縁膜１９と、第２ソース／ドレイン層１６上且つ第２ゲート絶縁膜１９の側面上に設けられた第２ベース層１８と、第２ベース層１８上に設けられた第３ソース／ドレイン層２１とを含む。【選択図】      図２
2006261421.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース／ドレイン層と、
第１方向に延びるように前記第１ソース／ドレイン層の上方に設けられ、且つ第１開口部を有する第１ゲート電極と、
前記第１開口部の側面上を覆うように設けられた第１ゲート絶縁膜と、
前記第１ソース／ドレイン層上且つ前記第１ゲート絶縁膜の側面上に設けられ、且つ第１導電型からなる第１ベース層と、
前記第１ゲート電極の上方且つ前記第１ベース層上に設けられた第２ソース／ドレイン層と、
前記第１方向と直交する方向に延びるように前記第２ソース／ドレイン層の上方に設けられ、且つ第２開口部を有する第２ゲート電極と、
前記第２開口部の側面上を覆うように設けられた第２ゲート絶縁膜と、
前記第２ソース／ドレイン層上且つ前記第２ゲート絶縁膜の側面上に設けられ、且つ前記第１導電型からなる第２ベース層と、
前記第２ゲート電極の上方且つ前記第２ベース層上に設けられた第３ソース／ドレイン層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１乃至第３ソース／ドレイン層は、第２導電型からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１乃至第３ソース／ドレイン層は、金属からなり、
前記第１及び第２ベース層は、半導体層であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１ソース／ドレイン層と、
第１方向に延びるように前記第１ソース／ドレイン層の上方に設けられ、且つ第１開口部を有する第１ゲート電極と、
前記第１開口部の側面上を覆うように設けられた第１ゲート絶縁膜と、
前記第１ソース／ドレイン層上且つ前記第１ゲート絶縁膜の側面上に設けられた第１ベース層と、
前記第１ゲート電極の上方且つ前記第１ベース層上に設けられた第２ソース／ドレイン層と、
前記第２ソース／ドレイン層上に設けられたコンタクト層と、
前記コンタクト層上に設けられた第３ソース／ドレイン層と、
前記第１方向と直交する方向に延びるように前記第３ソース／ドレイン層の上方に設けられ、且つ第２開口部を有する第２ゲート電極と、
前記第２開口部の側面上を覆うように設けられた第２ゲート絶縁膜と、
前記第３ソース／ドレイン層上且つ前記第２ゲート絶縁膜の側面上に設けられた第２ベース層と、
前記第２ゲート電極の上方且つ前記第２ベース層上に設けられた第４ソース／ドレイン層と
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板と、
第１方向に延びるように前記半導体基板上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記第１ゲート電極両側且つ前記半導体基板内に設けられた第１及び第２ソース／ドレイン層と、
前記第１ソース／ドレイン層上に設けられたコンタクト層と、
前記コンタクト層上に設けられた第３ソース／ドレイン層と、
前記第１方向と直交する方向に延びるように前記第３ソース／ドレイン層の上方に設けられ、且つ開口部を有する第２ゲート電極と、
前記開口部の側面上を覆うように設けられた第２ゲート絶縁膜と、
前記第３ソース／ドレイン層上且つ前記第２ゲート絶縁膜の側面上に設けられたベース層と、
前記第２ゲート電極の上方且つ前記ベース層上に設けられた第４ソース／ドレイン層と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、縦方向のチャネルを有するＭＯＳ（Metal Oxide Semiconductor）トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
半導体製造技術の進展により、半導体装置の高速化及び高集積化が進んでいる。これに伴い、半導体装置に用いられる素子の微細化及び高集積化が要求される。
【０００３】
例えばＤＲＡＭ（Dynamic Random Access Memory）では、格子状に配置された複数のワード線ＷＬと複数のビット線対ＢＬ，／ＢＬとに複数のメモリセルが接続される。そして、メモリセルが有する記憶素子としてのキャパシタの選択には平面型トランジスタが用いられる。また、ＤＲＡＭでは、例えば折り返しビット線レイアウト（１つのセンスアンプに接続されるビット線対ＢＬ，／ＢＬが、センスアンプに対して同一方向に配置されるレイアウト）が用いられる。
【０００４】
この折り返しビット線レイアウトは、局所的プロセスばらつきに強い反面、記憶素子であるキャパシタが非常にまばらに配置される。その理由は、キャパシタを高密度にすると、任意のワード線ＷＬをオンにした時、ビット線対ＢＬ，／ＢＬにそれぞれ接続されるキャパシタの両方がビット線に繋がってしまうからである。即ち、一本のワード線上の全てのキャパシタがビット線に繋がってしまう。このような理由により、メモリセルの高集積化には限界がある。
【０００５】
また、この種の関連技術として、ＬＳＩ（Large-Scale Integrated Circuit）の集積率を向上する技術が開示されている（非特許文献１、非特許文献２参照）。
【非特許文献１】J. M. Hergenrother et al., The vertical replacement-gate (VRG) MOSFET, Solid-State Electronics 46 (2002), p939-950
【非特許文献２】H. Takato et al., High Performance CMOS Surrounding Gate Transistor (SGT) for Ultra High Density LSIs, Tech. Dig. Int. Electron Devices Meet., 1988, p222
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のトランジスタのうち任意のトランジスタのみを選択することができ、且つ微細化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体装置は、第１ソース／ドレイン層と、第１方向に延びるように前記第１ソース／ドレイン層の上方に設けられ、且つ第１開口部を有する第１ゲート電極と、前記第１開口部の側面上を覆うように設けられた第１ゲート絶縁膜と、前記第１ソース／ドレイン層上且つ前記第１ゲート絶縁膜の側面上に設けられ、且つ第１導電型からなる第１ベース層と、前記第１ゲート電極の上方且つ前記第１ベース層上に設けられた第２ソース／ドレイン層と、前記第１方向と直交する方向に延びるように前記第２ソース／ドレイン層の上方に設けられ、且つ第２開口部を有する第２ゲート電極と、前記第２開口部の側面上を覆うように設けられた第２ゲート絶縁膜と、前記第２ソース／ドレイン層上且つ前記第２ゲート絶縁膜の側面上に設けられ、且つ前記第１導電型からなる第２ベース層と、前記第２ゲート電極の上方且つ前記第２ベース層上に設けられた第３ソース／ドレイン層とを具備する。
【０００８】
本発明の第２の視点に係る半導体装置は、第１ソース／ドレイン層と、第１方向に延びるように前記第１ソース／ドレイン層の上方に設けられ、且つ第１開口部を有する第１ゲート電極と、前記第１開口部の側面上を覆うように設けられた第１ゲート絶縁膜と、前記第１ソース／ドレイン層上且つ前記第１ゲート絶縁膜の側面上に設けられた第１ベース層と、前記第１ゲート電極の上方且つ前記第１ベース層上に設けられた第２ソース／ドレイン層と、前記第２ソース／ドレイン層上に設けられたコンタクト層と、前記コンタクト層上に設けられた第３ソース／ドレイン層と、前記第１方向と直交する方向に延びるように前記第３ソース／ドレイン層の上方に設けられ、且つ第２開口部を有する第２ゲート電極と、前記第２開口部の側面上を覆うように設けられた第２ゲート絶縁膜と、前記第３ソース／ドレイン層上且つ前記第２ゲート絶縁膜の側面上に設けられた第２ベース層と、前記第２ゲート電極の上方且つ前記第２ベース層上に設けられた第４ソース／ドレイン層とを具備する。
【０００９】
本発明の第３の視点に係る半導体装置は、半導体基板と、第１方向に延びるように前記半導体基板上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極両側且つ前記半導体基板内に設けられた第１及び第２ソース／ドレイン層と、前記第１ソース／ドレイン層上に設けられたコンタクト層と、前記コンタクト層上に設けられた第３ソース／ドレイン層と、前記第１方向と直交する方向に延びるように前記第３ソース／ドレイン層の上方に設けられ、且つ開口部を有する第２ゲート電極と、前記開口部の側面上を覆うように設けられた第２ゲート絶縁膜と、前記第３ソース／ドレイン層上且つ前記第２ゲート絶縁膜の側面上に設けられたベース層と、前記第２ゲート電極の上方且つ前記ベース層上に設けられた第４ソース／ドレイン層とを具備する。
【発明の効果】
【００１０】
本発明によれば、複数のトランジスタのうち任意のトランジスタのみを選択することができ、且つ微細化が可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のレイアウト図である。  
基板（図示せず）の主表面の上方には、複数の第１ワード線Ｍ１−０〜Ｍ１−ｎが配置されている。また、複数の第１ワード線Ｍ１は、それぞれがＸ方向に延びるように配置されている。
【００１３】
第１ワード線Ｍ１の上方には、複数の第２ワード線Ｍ２−０〜Ｍ２−ｍが配置されている。また、複数の第２ワード線Ｍ２は、それぞれがＸ方向と直交するＹ方向に延びるように配置されている。なお、図１には、２本の第１ワード線Ｍ１−１，Ｍ１−２と、３本の第２ワード線Ｍ２−１，Ｍ２−２，Ｍ２−３とを一例として示している。
【００１４】
複数の第１ワード線Ｍ１と複数の第２ワード線Ｍ２とのクロスポイントには、２つの垂直型トランジスタＴｒ１，Ｔｒ２を含む垂直型トランジスタ回路ＶＴがそれぞれ配置されている。なお、垂直型トランジスタとは、チャネルが基板の主表面に対して垂直方向に形成されるトランジスタをいう。
【００１５】
垂直型トランジスタ回路ＶＴは、垂直型トランジスタＴｒ１とＴｒ２とが縦方向に直列に接続されている。また、垂直型トランジスタＴｒ１とＴｒ２との一方のソース／ドレイン領域は共有されている。なお、図１には、垂直型トランジスタＴｒ２を構成するｐ型半導体層１８（トランジスタＴｒ２のチャネルが形成される層）とゲート絶縁膜１９とソース／ドレイン領域１６，２１との平面形状を表している。
【００１６】
垂直型トランジスタ回路ＶＴの具体的な構成を以下に説明する。図２は、図１に示したII−II線に沿った断面図である。
【００１７】
基板（図示せず）の主表面の上方には、コンタクトプラグＶ１が設けられている。このコンタクトプラグＶ１は、垂直型トランジスタ回路ＶＴの入力部或いは出力部となる。垂直型トランジスタ回路ＶＴは、コンタクトプラグＶ１を介して他の回路或いは端子等に接続される。
【００１８】
コンタクトプラグＶ１の上には、ｎ＋型半導体層からなるソース／ドレイン領域（ソース／ドレイン層）１１が設けられている。このソース／ドレイン領域１１は、垂直型トランジスタＴｒ１のソース／ドレイン領域となる。また、ソース／ドレイン領域１１は、平面形状が例えば円形を有し、後述する第１ワード線Ｍ１の開口部の径より大きい径を有する。
【００１９】
ソース／ドレイン領域１１の上方には、Ｘ方向に延びるようにゲート電極（第１ワード線）Ｍ１が設けられている。第１ワード線Ｍ１は、例えば円形の開口部を有している。
【００２０】
ソース／ドレイン領域１１と第１ワード線Ｍ１との間には、絶縁膜１２（例えば、ＳｉＯ２からなる）が設けられている。ソース／ドレイン領域１１の上、且つ第１ワード線Ｍ１の開口部内には、垂直型トランジスタＴｒ１のチャネルが形成されるベース領域であるｐ型半導体層１３が設けられている。ｐ型半導体層１３と第１ワード線Ｍ１との間には、ゲート絶縁膜１４（例えば、ＳｉＯ２からなる）が設けられている。
【００２１】
ｐ型半導体層１３の上、且つ第１ワード線Ｍ１の上方には、ｎ＋型半導体層からなるソース／ドレイン領域１６が設けられている。ソース／ドレイン領域１６は、垂直型トランジスタＴｒ１のソース／ドレイン領域、及び垂直型トランジスタＴｒ２のソース／ドレイン領域となる。また、ソース／ドレイン領域１６は、平面形状が例えば円形を有し、第１ワード線Ｍ１の開口部の径より大きい径を有する。
【００２２】
ソース／ドレイン領域１６と第１ワード線Ｍ１との間には、絶縁膜１５（例えば、ＳｉＯ２からなる）が設けられている。
【００２３】
ソース／ドレイン領域１６の上方には、ゲート電極（第２ワード線）Ｍ２が設けられている。第２ワード線Ｍ２は、例えば円形の開口部を有している。この第２ワード線Ｍ２の開口部は、第１ワード線Ｍ１と第２ワード線Ｍ２とのクロスポイントに配置される。具体的には、第２ワード線Ｍ２の開口部は、第１ワード線Ｍ１の開口部の直上に配置される。
【００２４】
ソース／ドレイン領域１６と第２ワード線Ｍ２との間には、絶縁膜１７（例えば、ＳｉＯ２からなる）が設けられている。
【００２５】
ソース／ドレイン領域１６の上、且つ第２ワード線Ｍ２の開口部内には、垂直型トランジスタＴｒ２のチャネルが形成されるベース領域であるｐ型半導体層１８が設けられている。ｐ型半導体層１８と第２ワード線Ｍ２との間には、ゲート絶縁膜１９（例えば、ＳｉＯ２からなる）が設けられている。
【００２６】
ｐ型半導体層１８の上、且つ第２ワード線Ｍ２の上方には、ｎ＋型半導体層からなるソース／ドレイン領域２１が設けられている。ソース／ドレイン領域２１は、垂直型トランジスタＴｒ２のソース／ドレイン領域となる。また、ソース／ドレイン領域２１は、平面形状が例えば円形を有し、第２ワード線Ｍ２の開口部の径より大きい径を有する。
【００２７】
ソース／ドレイン領域２１と第２ワード線Ｍ２との間には、絶縁膜２０（例えば、ＳｉＯ２からなる）が設けられている。ソース／ドレイン領域２１の上には、コンタクトプラグＶ２が設けられている。このコンタクトプラグＶ２は、垂直型トランジスタ回路ＶＴの入力部或いは出力部となる。垂直型トランジスタ回路ＶＴは、コンタクトプラグＶ２を介して他の回路或いは端子等に接続される。垂直型トランジスタＴｒ１，Ｔｒ２の周囲は、層間絶縁膜２２により覆われている。
【００２８】
次に、このように構成された半導体装置の製造方法の一例を図３乃至図１０を用いて説明する。
【００２９】
先ず、図３に示すように、層間絶縁膜２２ａ（ＳｉＯ２からなる）内にコンタクトプラグＶ１（Ａｌ、Ｗ等の金属材料からなる）が形成された状態から、それらの上にｎ＋型半導体層（ソース／ドレイン領域）１１を形成する。このｎ＋型半導体層１１は、リン（Ｐ）或いはヒ素（Ａｓ）がドープされたシリコン（Ｓｉ）をスパッタ法或いはＣＶＤ（Chemical Vapor Deposition）法等により堆積して形成される。
【００３０】
次に、図４に示すように、ｎ＋型半導体層１１をリソグラフィ法によりパターニングし、ソース／ドレイン領域１１を形成する。
【００３１】
次に、図５に示すように、層間絶縁膜２２ａの上にソース／ドレイン領域１１を覆う層間絶縁膜２２ｂを形成する。この層間絶縁膜２２ｂは、ＳｉＯ２をプラズマＣＶＤ法により堆積して形成される。そして、層間絶縁膜２２ｂの表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
【００３２】
この際、ソース／ドレイン領域１１がゲート電極（第１ワード線）Ｍ１と接触しないように、ソース／ドレイン領域１１の上にＳｉＯ２を残す。この結果、ソース／ドレイン領域１１の上に絶縁膜１２が形成される。
【００３３】
次に、図６に示すように、層間絶縁膜２２ｂの上にゲート電極Ｍ１となる導電性材料をスパッタ法或いはＣＶＤ法等により堆積する。そして、ゲート電極Ｍ１をリソグラフィ法によりパターニングする。この際、ゲート電極Ｍ１に円形の開口部を形成する。この開口部は、ソース／ドレイン領域１１が埋まっている場所の上方に形成される。図７は、パターニングされたゲート電極Ｍ１を示す平面図である。
【００３４】
次に、図８に示すように、ゲート電極Ｍ１の上及び開口部内に層間絶縁膜２２ｃ（ＳｉＯ２からなる）を堆積する。そして、層間絶縁膜２２ｃの表面をＣＭＰ法により平坦化する。その後、ゲート電極Ｍ１の開口部内でソース／ドレイン領域１１に達するように、層間絶縁膜２２ｃにＲＩＥ（Reactive Ion Etching）法により穴を開ける。この際、ゲート電極Ｍ１の開口部の側壁にはＳｉＯ２が残るが、これをゲート絶縁膜１４として利用する。
【００３５】
次に、図９に示すように、ゲート電極Ｍ１の開口部内を埋め込むように、ｐ型半導体層１３を形成する。このｐ型半導体層１３は、ホウ素（Ｂ）がドープされたＳｉをＣＶＤ法等により堆積して形成される。そして、開口部以外に形成された余分なＳｉと層間絶縁膜２２ｃとをＣＭＰ法により取り除く。この際、ゲート電極Ｍ１の上の層間絶縁膜２２ｃは、ゲート電極Ｍ１とソース／ドレイン領域１６とが接触しないように薄く残す。この結果、絶縁膜１５が形成される。
【００３６】
次に、図１０に示すように、ｐ型半導体層１３の上に、ｎ＋型半導体層（ソース／ドレイン領域）１６を堆積する。このｎ＋型半導体層１６は、リン（Ｐ）或いはヒ素（Ａｓ）がドープされたＳｉをスパッタ法或いはＣＶＤ法により堆積して形成される。そして、このｎ＋型半導体層１６をリソグラフィ法によりパターニングし、ソース／ドレイン領域１６を形成する。
【００３７】
次に、垂直型トランジスタＴｒ２を構成するゲート電極（第２ワード線）Ｍ２、ｐ型半導体層１８、ゲート絶縁膜１９及びソース／ドレイン領域２１を形成する。これらの製造方法は、垂直型トランジスタＴｒ１と同様である。
【００３８】
その後、層間絶縁膜２２が堆積された状態から、層間絶縁膜２２内にソース／ドレイン領域２１を露出する図示せぬ開口をＲＩＥ法により形成する。この開口内に例えばＡｌ、Ｗ等の金属材料を埋め込み、不要な金属材料を例えばＣＭＰ法を用いて除去することによりソース／ドレイン領域２１に接続されたコンタクトプラグＶ２が形成される。このようにして、図２に示した半導体装置が形成される。
【００３９】
なお、上記製造方法は一例であり、文献１（J. M. Hergenrother et al., The vertical replacement-gate (VRG) MOSFET, Solid-State Electronics 46 (2002), p939-950）や、文献２（H. Takato et al., High Performance CMOS Surrounding Gate Transistor (SGT) for Ultra High Density LSIs, Tech. Dig. Int. Electron Devices Meet., 1988, p222）等の製造方法を使用してもよい。
【００４０】
このように構成された半導体装置の動作について説明する。図１１は、図１に示した半導体装置の回路図である。
【００４１】
図１１において、垂直型トランジスタ回路が６（＝２×３）個配置されている（図中のＶＴ１〜ＶＴ６）。任意の垂直型トランジスタ回路に電流を流す場合、当該垂直型トランジスタ回路に接続された第１ワード線Ｍ１と第２ワード線Ｍ２とをハイレベルにする。
【００４２】
例えば垂直型トランジスタ回路ＶＴ５に電流を流す場合、第１ワード線Ｍ１−２と第２ワード線Ｍ２−２とをハイレベルにする。この時、他の垂直型トランジスタ回路（ＶＴ１，ＶＴ２，ＶＴ３，ＶＴ４，ＶＴ６）に接続された第１ワード線Ｍ１と第２ワード線Ｍ２とは、いずれか或いは両方がローレベルである。すなわち、これらの垂直型トランジスタ回路には、電流が流れない。
【００４３】
したがって、複数の垂直型トランジスタ回路のうち任意の１つの垂直型トランジスタ回路のみをオンさせることができる。この半導体装置は、複数の垂直型トランジスタ回路の入力部と出力部との接続を組み合わせることにより、所望のロジック回路を構成することができる。
【００４４】
また、本実施形態は、ＦＢＣ（Floating Body Cell）に適用することも可能である。なお、ＦＢＣとは、ＭＯＳトランジスタのフローティングボディに電荷を蓄積することによりデータを記憶するセルである。垂直型トランジスタをＦＢＣで構成することで、半導体記憶装置を構成することができる。また、複数のＦＢＣうち任意の１つのＦＢＣのみを選択することができる。
【００４５】
以上詳述したように本実施形態によれば、任意の縦方向及び横方向の２本のワード線を選択することで、そのクロスポイントに配置された垂直型トランジスタ回路に貫通電流を流すことができる。すなわち、マトリクス状に垂直型トランジスタ回路を配置した場合でも、任意の垂直型トランジスタ回路のみをオンさせることができる。
【００４６】
また、垂直型トランジスタを用いて半導体装置を構成しているため、プレーナ（平面）型トランジスタに比べて回路面積を縮小することができる。さらに、２つの垂直型トランジスタを上下に配置することができるため、回路面積を縮小することができる。
【００４７】
また、２つの垂直型トランジスタの一方のソース／ドレイン領域を共通の半導体層で構成している。よって、垂直型トランジスタ回路の製造工程を削減することができる。
【００４８】
なお、本実施形態では、ｎチャネルＭＯＳトランジスタを２つ直列に接続して半導体装置を構成したが、ｐチャネルＭＯＳトランジスタを２つ直列に接続してもよい。
【００４９】
また、各ソース／ドレイン領域にメタル層を用いたショットキー型トランジスタにより垂直型トランジスタ回路を構成してもよい。メタル層としては、コバルトシリサイド（ＣｏＳｉ）やプラチナシリサイド（ＰｔＳｉ）等を挙げることができる。また、その他の材料であってもよい。
【００５０】
このソース／ドレイン領域としてのメタル層は、Ｓｉ層にＣｏをスパッタ法により堆積させた後、ＲＴＡ（Rapid Thermal Anneal）法によりＳｉとＣｏとを反応させて形成する。このようにして垂直型トランジスタ回路を構成することで、垂直型トランジスタ回路の動作速度を向上させることができる。
【００５１】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係る半導体装置の断面図である。垂直型トランジスタ回路ＶＴは、垂直型トランジスタＴｒ１とＴｒ２とが直列に接続されて構成されている。垂直型トランジスタＴｒ１の構成は、第１の実施形態と同じである。
【００５２】
ソース／ドレイン領域１６の上には、コンタクトプラグＶ３が設けられている。コンタクトプラグＶ３の上には、ｐ＋型半導体層からなるソース／ドレイン領域２３が設けられている。このソース／ドレイン領域２３は、ホウ素（Ｂ）がドープされたＳｉにより構成される。また、ソース／ドレイン領域２３は、例えば平面形状が円形を有し、後述する第２ワード線Ｍ２の開口部の径より大きい径を有する。
【００５３】
ソース／ドレイン領域２３の上方には、第２ワード線Ｍ２が設けられている。この第２ワード線Ｍ２は、円形の開口部を有している。ソース／ドレイン領域２３と第２ワード線Ｍ２との間には、絶縁膜２６が設けられている。
【００５４】
ソース／ドレイン領域２３の上、且つ第２ワード線Ｍ２の開口部内には、垂直型トランジスタＴｒ２のチャネルが形成されるベース領域であるｎ型半導体層２４が設けられている。このｎ型半導体層２４は、リン（Ｐ）或いはヒ素（Ａｓ）がドープされたＳｉにより構成される。ｎ型半導体層２４と第２ワード線Ｍ２との間には、ゲート絶縁膜１９が設けられている。
【００５５】
ｎ型半導体層２４の上及び第２ワード線Ｍ２の上方には、ｐ＋型半導体層からなるソース／ドレイン領域２５が設けられている。このｐ＋型半導体層は、リン（Ｐ）或いはヒ素（Ａｓ）がドープされたＳｉにより構成される。
【００５６】
このように構成することで、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとにより垂直型トランジスタ回路ＶＴを構成することができる。すなわち、第１ワード線Ｍ１をハイレベル、第２ワード線Ｍ２をローレベルにすることにより、垂直型トランジスタ回路ＶＴに電流を流すことができる。
【００５７】
なお、垂直型トランジスタ回路ＶＴのうち下側に配置された垂直型トランジスタＴｒ１をｐチャネルＭＯＳトランジスタで構成し、上側に配置された垂直型トランジスタＴｒ２をｎチャネルＭＯＳトランジスタで構成してもよい。
【００５８】
また、２つの垂直型トランジスタを共にｎチャネルＭＯＳトランジスタで構成してもよい。さらに、２つの垂直型トランジスタを共にｐチャネルＭＯＳトランジスタで構成してもよい。
【００５９】
また、第１の実施形態と同様に、ショットキー型トランジスタにより垂直型トランジスタを構成してもよい。
【００６０】
（第３の実施形態）
第３の実施形態は、垂直型トランジスタ回路を構成する２つのトランジスタのうち一方をプレーナ型トランジスタ、他方を垂直型トランジスタにしたものである。
【００６１】
図１３は、本発明の第３の実施形態に係る半導体装置の断面図である。例えばＳｉからなるｎ型半導体基板３１の表面領域には、プレーナ型トランジスタＴｒ３が形成されている。
【００６２】
このプレーナ型トランジスタＴｒ３は、例えばＳｉＯ２により形成されたゲート絶縁膜３２と、このゲート絶縁膜３２の上に形成されたゲート電極（第１ワード線）Ｍ１と、ゲート電極の両側壁に形成された側壁絶縁膜（図示せず）と、ｎ型半導体基板３１内に形成されたソース／ドレイン領域（ｐ＋型拡散層）３３，３４とにより構成されている。
【００６３】
ソース／ドレイン領域３４の上には、コンタクトプラグＶ４が設けられている。コンタクトプラグＶ４の上には、垂直型トランジスタＴｒ２が設けられている。また、第２ワード線Ｍ２は、第１ワード線Ｍ１の延伸方向に直交する方向に配置されている。なお、垂直型トランジスタＴｒ２の構成は、第２の実施形態で示した垂直型トランジスタＴｒ２と同じである。
【００６４】
このように半導体装置を構成しても第１及び第２の実施形態と同様の効果を得ることができる。なお、本実施形態では、ｐチャネルＭＯＳトランジスタを２つ直列に接続して半導体装置を構成したが、ｎチャネルＭＯＳトランジスタを２つ直列に接続してもよい。また、２つのトランジスタのうち一方をｎチャネルＭＯＳトランジスタ、他方をｐチャネルＭＯＳトランジスタにしてもよい。
【００６５】
なお、上記各実施形態において、第１ワード線Ｍ１及び第２ワード線の開口部やソース／ドレイン領域の形状を円形にしている。しかし、これに限定されるものではなく、四角形等のその他の形状であってもよい。
【００６６】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置のレイアウト図。
【図２】図１に示したII−II線に沿った断面図。
【図３】図２に示した半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く半導体装置の製造方法を示す断面図。
【図５】図４に続く半導体装置の製造方法を示す断面図。
【図６】図５に続く半導体装置の製造方法を示す断面図。
【図７】図６に示した半導体装置の平面図。
【図８】図６に続く半導体装置の製造方法を示す断面図。
【図９】図８に続く半導体装置の製造方法を示す断面図。
【図１０】図９に続く半導体装置の製造方法を示す断面図。
【図１１】図１に示した半導体装置の回路図。
【図１２】本発明の第２の実施形態に係る半導体装置の断面図。
【図１３】本発明の第３の実施形態に係る半導体装置の断面図。
【符号の説明】
【００６８】
ＶＴ…垂直型トランジスタ回路、Ｔｒ１，Ｔｒ２…垂直型トランジスタ、Ｔｒ３…平面型トランジスタ、Ｍ１…ゲート電極（第１ワード線）、Ｍ２…ゲート電極（第２ワード線）、Ｖ１〜Ｖ４…コンタクトプラグ、１１，１６，２１，２３，２５，３３，３４…ソース／ドレイン領域、１２，１５，１７，２０，２６…絶縁膜、１３，１８…ｐ型半導体層、１４，１９，３２…ゲート絶縁膜、２２…層間絶縁膜、２４…ｎ型半導体層、３１…ｎ型半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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