(57)【要約】【課題】  特性劣化することなくプルアップ／プルダウンの有効／無効を制御可能な入力保護回路を提供する。【解決手段】  上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。【選択図】図１
2006261233.tif 000002
【特許請求の範囲】
【請求項１】
外部入出力端子と内部回路との間に接続され、該外部入出力端子に入力される過電圧から前記内部回路を保護する第１の入力保護手段と、
所定の電圧源と、前記外部入出力端子と前記第１の入力保護手段との間と、に接続され、前記外部入出力端子がオープン時に所定の電圧を保持するプルアップ手段であって、該プルアップ手段の有効／無効を切換える切替手段を有するプルアップ手段と、
を備えることを特徴とする入力保護回路。
【請求項２】
前記プルアップ手段は、前記外部入出力端子と前記第１の入力保護手段との間と、前記切替手段と、に接続され、前記外部入出力端子に入力される過電圧から前記切替手段を保護する第２の入力保護手段を更に備えることを特徴とする請求項１に記載の入力保護回路。
【請求項３】
前記第１及び第２の入力保護手段は、受動抵抗素子で構成される入力保護抵抗であることを特徴とする請求項２に記載の入力保護回路。
【請求項４】
前記切替手段は、能動素子で構成されることを特徴とする請求項３に記載の入力保護回路。
【請求項５】
前記切替手段は、ＭＯＳトランジスタで構成されることを特徴とする請求項４に記載の入力保護回路。
【請求項６】
外部入出力端子と内部回路との間に接続され、該外部入出力端子に入力される過電圧から前記内部回路を保護する第１の入力保護手段と、
所定の電圧源と、前記外部入出力端子と前記第１の入力保護手段との間と、に接続され、前記外部入出力端子がオープン時に所定の電圧を保持するプルダウン手段であって、該プルダウン手段の有効／無効を切換える切替手段を有するプルダウン手段と、
を備えることを特徴とする入力保護回路。
【請求項７】
前記プルダウン手段は、前記外部入出力端子と前記第１の入力保護手段との間と、前記切替手段と、に接続され、前記外部入出力端子に入力される過電圧から前記切替手段を保護する第２の入力保護手段を更に備えることを特徴とする請求項６に記載の入力保護回路。
【請求項８】
前記第１及び第２の入力保護手段は、受動抵抗素子で構成される入力保護抵抗であることを特徴とする請求項７に記載の入力保護回路。
【請求項９】
前記切替手段は、能動素子で構成されることを特徴とする請求項８に記載の入力保護回路。
【請求項１０】
前記切替手段は、ＭＯＳトランジスタで構成されることを特徴とする請求項９に記載の入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力保護回路に関し、特に、プルアップ／プルダウンの有効／無効を制御可能な入力保護回路に関する。
【背景技術】
【０００２】
一般に、集積回路等の内部回路と外部入力端子（入力パッド）との間には、内部回路（内部トランジスタ等）を静電気から守るために入力保護抵抗が挿入される。また、外部入力端子がオープン状態となった場合に、プルアップ抵抗／プルダウン抵抗を挿入してハイレベル状態／ローレベル状態を保持し、ノイズ等の影響によって内部回路が誤作動することを防止している。
【０００３】
特許文献１には、外部入力端子と内部回路との間に挿入された入力保護抵抗と、一端が所定の電源に接続され、他端が入力保護抵抗と内部回路の間に接続されたプルアップあるいはプルダウン抵抗と、を備えている入力保護回路（特許文献１の図３、図４）と、外部入力端子と内部回路との間に挿入された入力保護抵抗と、一端が所定の電源に接続され、他端が外部入力端子と入力保護抵抗との間に接続されたプルアップ抵抗／プルダウン抵抗と、を備えている入力保護回路と、が開示されている（特許文献１の図１、図２）。
【特許文献１】特開平０３−０７９１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のプルアップ抵抗／プルダウン抵抗は、様々な用途に用いられるが、プルアップ／プルダウンを必要に応じて無効とする機能が要求される場合がある。
一例として、品質保証のためのリーク試験を行なう場合が挙げられる。例えば、データバスの外部入力端子間が物理的にショートしているか否かを試験する場合、内部回路の入力部に設けられたプルアップ／プルダウンを無効にして各外部入力端子間に電圧をかけてリーク電流を計測する必要がある。
【０００５】
この場合、例えば、図７及び図１０に示す回路が考えられる。
図７は、プルアップ抵抗Ｒｐｕをｐ型ＭＯＳトランジスタ７０で構成し、一端を電源Ｖｄｄに接続し他端を入力保護抵抗７１とバッファ回路（内部回路）７２との間に接続した場合の回路図を示している。同様に、図１０は、プルダウン抵抗Ｒｐｄをｎ型ＭＯＳトランジスタ７４で構成し、一端を電源Ｖｓｓに接続し他端を入力保護抵抗７１とバッファ回路７２との間に接続した場合の回路図を示している。
【０００６】
図７において、ＭＯＳトランジスタ７０をＯＮ状態とした場合、バッファ回路７２の入力インピーダンスは高いので、電源Ｖｄｄから外部入力端子（入力パッド）７３に対して直流電流が流れる。この時、ＭＯＳトランジスタ７０がＯＮ状態の時のソース−ドレイン間の抵抗をＲｐｕ、入力保護抵抗７１の抵抗値をＲｅｓｄ、入力保護抵抗７１で発生する電圧をＶｓｈｉｆｔ＿ｐｕ、外部入力端子７３の電圧をＶｐａｄ、バッファ回路７２への入力電圧をＶｉｎとすると、次式が成り立つ。
【０００７】
Ｖｓｈｉｆｔ＿ｐｕ＝（Ｖｄｄ−Ｖｐａｄ）×Ｒｅｓｄ／（Ｒｐｕ＋Ｒｅｓｄ）
Ｖｉｎ            ＝Ｖｐａｄ＋Ｖｓｈｉｆｔ＿ｐｕ
したがって、外部入力端子７３から見た閾値電圧は、入力保護抵抗７１で発生する電圧Ｖｓｈｉｆｔ＿ｐｕ分だけシフトし、バッファ回路７２の閾値電圧をＶｔｈとすると、次式で表される。
【０００８】
Ｖｐａｄ            ＝Ｖｔｈ−Ｖｓｈｉｆｔ＿ｐｕ
ここで、図８には、ＭＯＳトランジスタ７０がＯＦＦ状態の時の図７に示したバッファ回路７２の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示している。また、図９は、ＭＯＳトランジスタ７０がＯＮ状態の時の図７に示したバッファ回路７２の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示している。
【０００９】
図８では、外部入力端子７３から見た閾値電圧は約０．６Ｖであるのに対して、図９に示す閾値電圧は、約０．０１Ｖ（Ｖｓｈｉｆｔ＿ｐｕ）だけシフトしていることがわかる。
【００１０】
同様に、図１０において、ＭＯＳトランジスタ７４をＯＮ状態とした場合は、ＭＯＳトランジスタ７４がＯＮ状態の時のドレイン−ソース間の抵抗をＲｐｄ、入力保護抵抗７１で発生する電圧をＶｓｈｉｆｔ＿ｐｄとすると、次式が成り立つ。
【００１１】
Ｖｓｈｉｆｔ＿ｐｄ＝（Ｖｐａｄ−Ｖｓｓ）×Ｒｅｓｄ／（Ｒｐｄ＋Ｒｅｓｄ）
Ｖｉｎ            ＝Ｖｐａｄ−Ｖｓｈｉｆｔ＿ｐｄ
したがって、外部入力端子７３から見た閾値電圧は、入力保護抵抗７１で発生する電圧Ｖｓｈｉｆｔ＿ｐｄ分だけシフトし、バッファ回路７２の閾値電圧をＶｔｈとすると、次式で表される。
【００１２】
Ｖｐａｄ            ＝Ｖｔｈ＋Ｖｓｈｉｆｔ＿ｐｄ
図１１には、ＭＯＳトランジスタ７４がＯＦＦ状態の時の図１０に示したバッファ回路７２の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示している。また、図１２は、ＭＯＳトランジスタ７４がＯＮ状態の時の図１０に示したバッファ回路７２の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係を示している。
【００１３】
図１１では、外部入力端子７３から見た閾値電圧は約０．６Ｖであるのに対して、図１２に示す閾値電圧は、約０．０１Ｖ（Ｖｓｈｉｆｔ＿ｐｕ）だけシフトしていることがわかる。
【００１４】
以上のように、外部入力端子７３から見た閾値電圧が変動してしまうと、入力されるクロック信号のＤｕｔｙ比が変動してしまうという入力信号に対する特性劣化の問題があった。
【００１５】
また、特許文献１に開示されている図１及び図２に記載の入力保護回路の外部入力端子と入力保護抵抗との間にプルアップ抵抗／プルダウン抵抗をＭＯＳトランジスタで構成することも考えられるが、内部トランジスタを直接外部端子に接続することはＥＳＤ上問題となる。
【００１６】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、特性劣化することなくプルアップ／プルダウンの有効／無効を制御可能な入力保護回路を提供することである。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明に係る入力保護回路は、外部入出力端子と内部回路との間に接続され、該外部入出力端子に入力される過電圧から前記内部回路を保護する第１の入力保護手段と、所定の電圧源と、前記外部入出力端子と前記第１の入力保護手段との間と、に接続され、前記外部入出力端子がオープン時に所定の電圧を保持するプルアップ手段であって、該プルアップ手段の有効／無効を切換える切替手段を有するプルアップ手段と、を備える。
【００１８】
本発明によると、プルアップ手段は、切替手段によってプルアップ手段の有効／無効を切換えることが可能となるので、例えば、リーク試験時などに必要に応じてプルアップ手段を有効／無効に切換えて試験することが可能となる。
【００１９】
さらに、プルアップ手段は、所定の電圧源と、前記外部入出力端子と前記第１の入力保護手段との間と、に接続されているので、例えば、内部回路に接続されるバッファ回路７２（図７、図１０）の閾値電圧が、プルアップ手段の有効時と無効時とで異なってしまう（シフトする）特性劣化を防止することが可能となる。
【００２０】
また、本発明に係る入力保護回路は、外部入出力端子と内部回路との間に接続され、該外部入出力端子に入力される過電圧から前記内部回路を保護する第１の入力保護手段と、所定の電圧源と、前記外部入出力端子と前記第１の入力保護手段との間と、に接続され、前記外部入出力端子がオープン時に所定の電圧を保持するプルダウン手段であって、該プルダウン手段の有効／無効を切換える切替手段を有するプルダウン手段と、を備える入力保護回路であっても同様の効果を奏する。
【発明の効果】
【００２１】
以上のように、本発明によると、特性劣化することなくプルアップ／プルダウンの有効／無効を制御可能な入力保護回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図１〜図６に基づいて説明する。
図１及び図２は、本発明の実施例に係る入力保護回路の構成例を示している。
図１は、本実施例に係るプルアップの有効／無効を制御可能な入力保護回路の構成例を示している。
【００２３】
図１に示す本実施例に係る入力保護回路１は、外部入力端子（入力パッド）２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗（第１の入力保護手段）４と、一端が電源Ｖｄｄに接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ（切替手段）５及び入力保護抵抗（第２の入力保護手段）６で構成されるプルアップ手段と、を備えている。
【００２４】
また、ＭＯＳトランジスタ５と入力保護抵抗６は直列に接続されている。
以上の構成において、入力保護抵抗４は、静電気放電等の過電圧からバッファ回路３以後に接続される内部トランジスタを保護する。また、ＭＯＳトランジスタ５と直列に接続される入力保護抵抗６は、静電気放電等の過電圧からＭＯＳトランジスタ５を保護する。
【００２５】
したがって、内部回路を静電気放電のストレスにより内部回路（ＭＯＳトランジスタ５やバッファ回路３以後に接続される内部トランジスタ）が劣化又は破壊することを防止することが可能となる。
【００２６】
ＭＯＳトランジスタ５は、ＯＮ状態の時にはソース−ドレイン間の抵抗がプルアップ抵抗として機能し、ＯＦＦ状態の時にはプルアップを無効とする制御を行なう。
したがって、例えば、リーク試験時に必要に応じてプルアップの有効／無効を制御することが可能となる。その結果、各外部入力端子間の物理的なショートを検出することが可能となるので、製造時にバラツキのある製品を選別することが容易となり当該製品の品質を向上することが可能となる。
【００２７】
また、直列に接続されたＭＯＳトランジスタ５及び入力保護抵抗６の一端は、外部入力端子２と入力保護抵抗４との間に接続されているので、プルアップが有効な場合であっても電源から入力保護抵抗４に直流電流が流れず、閾値電圧がシフトするようなＤＣパスを発生させない効果を奏する。
【００２８】
ここで、図３には、ＭＯＳトランジスタ５がＯＦＦ状態の時の図１に示したバッファ回路３の入力電圧と出力電圧との関係を示している。また、図４は、ＭＯＳトランジスタ５がＯＮ状態の時の図１に示したバッファ回路３の入力電圧と出力電圧との関係を示している。
【００２９】
図３に示す外部入力端子２から見た閾値電圧と、図４に示す閾値電圧と、は共に約０．６Ｖとなっており、閾値電圧のシフトが生じていないことがわかる。
図２は、本実施例に係るプルダウンの有効／無効を制御可能な入力保護回路の構成例を示している。
【００３０】
図２に示す本実施例に係る入力保護回路１０は、外部入力端子（入力パッド）２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗（第１の入力保護手段）１１と、一端がグランド（Ｖｓｓ）に接続され、他端が外部入力端子２と入力保護抵抗１１との間に接続されたｎ型ＭＯＳトランジスタ（切替手段）１２及び入力保護抵抗（第２の入力保護手段）１３で構成されるプルダウン手段と、を備えている。
【００３１】
また、ＭＯＳトランジスタ１２と入力保護抵抗１３は、直列に接続されている。
以上の構成も、図１と同様に、入力保護抵抗１１が、静電気放電等の過電圧からバッファ回路３以後に接続される内部トランジスタを保護し、入力保護抵抗１３が、静電気放電等の過電圧からＭＯＳトランジスタ１２を保護する。
【００３２】
したがって、内部回路を静電気放電のストレスにより内部回路（ＭＯＳトランジスタ１２やバッファ回路３以後に接続される内部トランジスタ）が劣化又は破壊することを防止することが可能となる。
【００３３】
また、ＭＯＳトランジスタ１２がＯＮ状態の時にはドレイン−ソース間の抵抗がプルダウン抵抗として機能し、ＯＦＦ状態の時にはプルダウンを無効となるので、例えば、リーク試験時に必要に応じてプルダウンの有効／無効を制御することが可能となる。その結果、各外部入力端子間の物理的なショートを検出することが可能となり、製造時にバラツキのある製品を選別することが容易となり当該製品の品質を向上することが可能となる。
【００３４】
また、直列に接続されたＭＯＳトランジスタ１２及び入力保護抵抗１３の一端は、外部入力端子２と入力保護抵抗１１との間に接続されているので、プルダウンが有効な場合であっても閾値電圧がシフトするようなＤＣパスを発生させない効果を奏する。
【００３５】
ここで、図５には、ＭＯＳトランジスタ１２がＯＦＦ状態の時の図２に示したバッファ回路３の入力電圧と出力電圧との関係を示している。また、図６は、ＭＯＳトランジスタ１２がＯＮ状態の時の図２に示したバッファ回路３の入力電圧と出力電圧との関係を示している。
【００３６】
図５に示す外部入力端子２から見た閾値電圧と、図６に示す閾値電圧と、は共に約０．６Ｖとなっており、閾値電圧のシフトが生じていないことがわかる。
以上の図１及び図２では、ＭＯＳトランジスタ５及び１２が内部回路（内部トランジスタ）に含まれている場合について示したが、これに限定する趣旨ではなく、ＭＯＳトランジスタ５及び１２が内部回路に含まれない場合であっても本発明の効果は得られるのは当然である。
【００３７】
また、図１及び図２には、入力保護回路１又は１０を外部入力端子２に対して使用した場合を示しているが、これに限定する趣旨ではない。すなわち、本実施例に係る入力保護回路１又は１０を外部出力端子に対して使用した場合であっても同様の効果を奏する。
【図面の簡単な説明】
【００３８】
【図１】本実施例に係るプルアップの有効／無効を制御可能な入力保護回路の構成例を示している。
【図２】本実施例に係るプルダウンの有効／無効を制御可能な入力保護回路の構成例を示している。
【図３】ＭＯＳトランジスタがＯＦＦ状態の時の図１に示した回路の入力電圧と出力電圧との関係を示す図である。
【図４】ＭＯＳトランジスタがＯＮ状態の時の図１に示した回路の入力電圧と出力電圧との関係を示す図である。
【図５】ＭＯＳトランジスタがＯＦＦ状態の時の図２に示した回路の入力電圧と出力電圧との関係を示す図である。
【図６】ＭＯＳトランジスタがＯＮ状態の時の図２に示した回路の入力電圧と出力電圧との関係を示す図である。
【図７】プルアップ抵抗をｐ型ＭＯＳトランジスタで構成し、一端を電源に接続し他端を入力保護抵抗と内部回路との間に接続した場合の回路の例を示す図である。
【図８】ＭＯＳトランジスタがＯＦＦ状態の時の図７に示したバッファ回路の入力電圧と出力電圧との関係を示す図である。
【図９】ＭＯＳトランジスタがＯＮ状態の時の図７に示したバッファ回路の入力電圧と出力電圧との関係を示す図である。
【図１０】プルダウン抵抗をｎ型ＭＯＳトランジスタで構成し、一端を電源に接続し他端を入力保護抵抗と内部回路との間に接続した場合の回路の例を示す図である。
【図１１】ＭＯＳトランジスタがＯＦＦ状態の時の図１０に示したバッファ回路の入力電圧と出力電圧との関係を示す図である。
【図１２】ＭＯＳトランジスタがＯＮ状態の時の図１０に示したバッファ回路の入力電圧と出力電圧との関係を示す図である。
【符号の説明】
【００３９】
１      入力保護回路
２      外部入力端子（入力パッド）
３      バッファ回路
４      入力保護抵抗
５      ＭＯＳトランジスタ
６      入力保護抵抗
１０      入力保護回路
１１      入力保護抵抗
１２      ＭＯＳトランジスタ
１３      入力保護抵抗
【図１】
2006261233.tif 000003
【図２】
2006261233.tif 000004
【図３】
2006261233.tif 000005
【図４】
2006261233.tif 000006
【図５】
2006261233.tif 000007
【図６】
2006261233.tif 000008
【図７】
2006261233.tif 000009
【図８】
2006261233.tif 000010
【図９】
2006261233.tif 000011
【図１０】
2006261233.tif 000012
【図１１】
2006261233.tif 000013
【図１２】
2006261233.tif 000014