(57)【要約】【課題】  種々の信号を正しいタイミングで各位置に供給可能な半導体集積回路装置を提供する。【解決手段】  半導体集積回路装置は、第１領域を有する半導体基板１内に設けられ、周期的に計数し、計数の結果の第１カウンタ信号を出力する第１カウンタ１２を含む。グローバルリセット回路１４は、半導体基板上に設けられ、グローバルリセット信号を出力する。第１ローカルリセット回路１３は、第１領域内に設けられ、グローバルリセット信号を供給され且つ設定値の第１カウンタ信号を受信した際に第１ローカルリセット信号を出力する。第１回路３は、第１領域内に設けられ、第１ローカルリセット信号を供給される。【選択図】      図１
2006261544.tif 000002
【特許請求の範囲】
【請求項１】
第１領域を有する半導体基板と、
前記第１領域内に設けられ、周期的に計数し、計数の結果の第１カウンタ信号を出力する第１カウンタと、
前記半導体基板上に設けられ、グローバルリセット信号を出力するグローバルリセット回路と、
前記第１領域内に設けられ、前記グローバルリセット信号を供給され且つ設定値の前記第１カウンタ信号を受信した際に第１ローカルリセット信号を出力する第１ローカルリセット回路と、
前記第１領域内に設けられ、前記第１ローカルリセット信号を供給される第１回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
第１領域および第２領域を有する半導体基板と、
前記第１領域および前記第２領域内に１つずつ設けられ、それぞれが第１クロック信号に同期して同じタイミングで同じ値を周期的に計数し、計数の結果のカウンタ信号を出力する複数のカウンタと、
前記第１領域内に設けられ、前記カウンタ信号を供給され、前記カウンタ信号がｎ（ｎは自然数）回計数する度に位相が０となる第２クロック信号を出力する第１クロック回路と、
前記第１領域内に設けられ、前記第２クロック信号に同期して動作する第１回路と、
前記第２領域内に設けられ、前記カウンタ信号を供給され、前記カウンタ信号がｍ（ｍはｎと異なる自然数）回計数する度に位相が０となる第３クロック信号を出力する第２クロック回路と、
前記第２領域内に設けられ、前記第３クロック信号に同期して動作し、前記カウンタ信号の値がｎとｍとの公倍数を取る際に前記第１回路にデータを供給する第２回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項３】
第１領域および第２領域を有する半導体基板と、
前記第１領域および前記第２領域内に１つずつ設けられ、それぞれが同じタイミングで同じ値を計数し、計数の結果のカウンタ信号を出力する複数のカウンタと、
前記第１領域内に設けられ、前記カウンタ信号を供給され、前記カウンタ信号が第１値のときに第１信号を出力する第１回路と、
前記第２領域内に設けられ、前記カウンタ信号を供給され、前記第１信号を受信した際の前記カウンタ信号の値の情報を含んだ第２信号を前記第１回路に供給する第２回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項４】
第１領域および第２領域を有する半導体基板と、
前記第２領域内に設けられ、前記第１クロックに同期して周期的に計数し、計数の結果の第１カウンタ信号を出力する第１カウンタと、
前記第１カウンタ信号および前記第１クロック信号を供給され、値がｎ（ｎは自然数）の前記第１カウンタ信号と、前記第１状態の前記第１クロック信号とを供給された際に位相が０となる第２クロック信号を出力する第１クロック回路と、
前記第２領域内に設けられ、前記第２クロック信号に同期して動作する第１回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項５】
前記第１カウンタは、同じ値の前記第１カウンタ信号を供給し続ける機能、前記第１カウンタ信号の供給および停止を選択する機能、強制的にある値から計数を開始する機能、の少なくとも１つを有することを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば、半導体基板上の複数の領域への信号の供給に関する。
【背景技術】
【０００２】
ＩＣ（integrated circuits）チップ上の各機能領域は、クロック信号に従って、相互に同期した状態を保ちながら動作する。クロック信号は、いわゆるクロックメッシュ、クロックツリー、と呼ばれる方法を用いて、各機能領域に同じタイミングで分配される。クロックメッシュ法では、クロック信号の配線がＩＣチップ上でメッシュ状に配置される。クロックツリー法では、複数の小領域の群からなり、相互に同じタイミングで信号を受信できる複数の中領域が個用意され、各中領域に設けられた中継回路から、各小領域に同じタイミングで信号が供給される。
【０００３】
近時、ＩＣチップの高機能化に伴い、各機能領域が相互に異なるクロック周波数で動作することが要求されることがある。この場合、クロックメッシュ法、クロックツリー法の何れにおいても、周波数の異なるクロックごとに、クロック信号配線が設けられる必要がある。
【０００４】
また、ＩＣチップの高速度化に伴い、クロック信号の周波数が大きくなっている。このため、クロック信号の１周期の時間（サイクルタイム）は、現在、非常に短い。このことに加え、ＩＣチップの製造技術の向上に伴い、ＩＣチップが有する半導体素子のサイズが小さくなっている。このため、機能領域相互間に大きな距離が存在し、ＩＣチップ上のある位置から他の位置に信号が到達するのに要する時間が長くなっている。
【０００５】
クロック信号のサイクルタイムの短縮、２位置間の距離の伸長によって、ある種の信号を、ＩＣチップ上の各位置に同じタイミングで到達させることが困難になっている。このような信号として、リセット信号が挙げられる。リセット信号は、ＩＣチップの全体に同じタイミングで到達しなければならない。しかしながら、上記した理由により、リセット信号がある位置に達するのにクロック信号の複数サイクル必要な場合が生じる。このため、リセット信号が到達するタイミングが位置によって異なり、動作状態に移行するタイミングに差異が生じ、ＩＣチップが誤動作する。
【０００６】
このような問題への対応策として、リセット信号をツリー構造にする方法、機能領域へのリセット信号の全てのパス中に同数個直列接続されたＦＦ（flip flop）を挿入する方法が考えられる。ツリー化する方法は、クロック信号の場合と同じである。ツリー化するためには、ＩＣチップごとに、各中継回路の数および位置を設定する必要がある。このため、クロック信号に加えリセット信号のツリー化のために設計に多大な時間を要する。
【０００７】
ＦＦを挿入する方法では、リセット信号の到達に最も時間を要するリセット信号パス中のＦＦの数に、他のパス中のＦＦの数を合わせることにより、各機能領域にリセット信号が同じタイミングで到達する。しかしながら、この方法では、ＦＦ無しでリセット信号の到達に要する時間を予測し、この時間に応じた数のＦＦを挿入する必要があるので、設計が困難である。また、本来のＩＣチップの動作に不要なＦＦを大量に必要になるので、製造コストが増大する。
【０００８】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開2001-7293号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、種々の信号を正しいタイミングで各位置に供給可能な半導体集積回路装置を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による半導体集積回路装置は、第１領域を有する半導体基板と、前記第１領域内に設けられ、周期的に計数し、計数の結果の第１カウンタ信号を出力する第１カウンタと、前記半導体基板上に設けられ、グローバルリセット信号を出力するグローバルリセット回路と、前記第１領域内に設けられ、前記グローバルリセット信号を供給され且つ設定値の前記第１カウンタ信号を受信した際に第１ローカルリセット信号を出力する第１ローカルリセット回路と、前記第１領域内に設けられ、前記第１ローカルリセット信号を供給される第１回路と、を具備することを特徴とする。
【００１１】
本発明の第２の視点による半導体集積回路装置は、第１領域および第２領域を有する半導体基板と、前記第１領域および前記第２領域内に１つずつ設けられ、それぞれが第１クロック信号に同期して同じタイミングで同じ値を周期的に計数し、計数の結果のカウンタ信号を出力する複数のカウンタと、前記第１領域内に設けられ、前記カウンタ信号を供給され、前記カウンタ信号がｎ（ｎは自然数）回計数する度に位相が０となる第２クロック信号を出力する第１クロック回路と、前記第１領域内に設けられ、前記第２クロック信号に同期して動作する第１回路と、前記第２領域内に設けられ、前記カウンタ信号を供給され、前記カウンタ信号がｍ（ｍはｎと異なる自然数）回計数する度に位相が０となる第３クロック信号を出力する第２クロック回路と、前記第２領域内に設けられ、前記第３クロック信号に同期して動作し、前記カウンタ信号の値がｎとｍとの公倍数を取る際に前記第１回路にデータを供給する第２回路と、を具備することを特徴とする。
【００１２】
本発明の第３の視点による半導体集積回路装置は、第１領域および第２領域を有する半導体基板と、前記第１領域および前記第２領域内に１つずつ設けられ、それぞれが同じタイミングで同じ値を計数し、計数の結果のカウンタ信号を出力する複数のカウンタと、前記第１領域内に設けられ、前記カウンタ信号を供給され、前記カウンタ信号が第１値のときに第１信号を出力する第１回路と、前記第２領域内に設けられ、前記カウンタ信号を供給され、前記第１信号を受信した際の前記カウンタ信号の値の情報を含んだ第２信号を前記第１回路に供給する第２回路と、を具備することを特徴とする。
【００１３】
本発明の第４の視点による半導体集積回路装置は、第１領域および第２領域を有する半導体基板と、前記第２領域内に設けられ、前記第１クロックに同期して周期的に計数し、計数の結果の第１カウンタ信号を出力する第１カウンタと、前記第１カウンタ信号および前記第１クロック信号を供給され、値がｎ（ｎは自然数）の前記第１カウンタ信号と、前記第１状態の前記第１クロック信号とを供給された際に位相が０となる第２クロック信号を出力する第１クロック回路と、前記第２領域内に設けられ、前記第２クロック信号に同期して動作する第１回路と、を具備することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、種々の信号を正しいタイミングで各位置に供給可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１実施形態）
第１実施形態は、ＩＣチップ上のリセット信号の供給に関する。図１は、本発明の第１実施形態に係る半導体集積回路装置の主要部を概略的に示す図である。図１に示すように、ＩＣチップ（半導体基板）１は、複数の領域２に分割されている。図２は、１つの領域２をより詳しく示すブロック図である。各領域２は、以下に説明する図２の構成を有する。
【００１７】
図１、図２に示すように、各領域２内には機能回路３が、１つまたは複数個設けられている。各機能回路３は、所定の動作、信号処理、情報の記憶等を行い、種々のアナログ素子、論理回路、メモリ等から構成される。
【００１８】
また、各領域２内には、リセット信号タイミング部１１が設けられる。リセットタイミング回路１１は、グローバルカウンタ１２とローカルリセット回路１３とを有する。任意の領域２内には、各機能回路３のリセットを指示するグローバルリセット回路１４が設けられる。グローバルリセット回路１４は、各領域２内のリセットタイミング回路１１に、グロ−バルリセット信号ＧＲを供給する。
【００１９】
各機能回路３、グローバルカウンタ１２、ローカルリセット回路１３には、共通のクロック信号ＣＬＫが同じタイミングで供給される。ＩＣチップ１上の各機能回路３に同じタイミングでクロック信号ＣＬＫを供給する方法には、種々のものが考えられているが、以下に典型的なものについて簡単に説明する。なお、本実施形態の内容は、クロック信号ＣＬＫの分配方法によっては限定されず、各機能回路３に同じタイミングでクロック信号ＣＬＫを供給できれば、どのような手法でも構わない。
【００２０】
図３は、クロック信号ＣＬＫの分配方法の１つを示す図である。ＩＣチップ１は、クロック源１５を有する。また、ＩＣチップ１は、各領域２の適当な数からなる複数の中領域へと分割される。そして、各中領域ごとに、バッファ１６が設けられる。クロック源１５は、バッファ１６に同じタイミングでクロック信号ＣＬＫを供給する。各バッファ１６は、供給されたクロック信号ＣＬＫを、自身が属する中領域内の各機能回路３に供給する。中領域の構成、およびクロック源１５の位置は、クロック源１５からのクロック信号ＣＬＫが全バッファ１６に遅延無く（または、クロック信号ＣＬＫの１サイクル以内。以下同じ。）に届くように決定される。また、バッファ１６の位置は、各中領域内の全機能回路３内のフリップフロップに遅延無く届くように決定される。束ねられる領域２の段数、クロック源１５、バッファ１６の構成を適切に設定することにより、全機能回路３に同じタイミングでクロック信号ＣＬＫが供給される。
【００２１】
さらに、いわゆるクロックメッシュと呼ばれる手法が取られてもよい。図４に示すように、クロックメッシュでは、図３の構成のクロック源１５から機能回路３までの各信号経路が、機能回路３内のフリップフロップＦＦへの接続ノードの直前で相互に接続されている。このため、各クロック信号経路の長さが、同じであることが理想であるが、相互に異なる場合でも、各機能回路３にクロック信号が到達するタイミングのばらつきを図３の場合よりさらに小さくできる。
【００２２】
図１に示すように、任意の領域２内に、グローバルリセット回路１３が設けられる。グローバルリセット回路１３は、各機能回路３のリセットを指示する旨のグローバルリセット信号ＧＲを、各リセット信号タイミング回路１１に供給する。グローバルリセット信号ＧＲの経路は、その到達点の位置に応じて遅延が発生するとしても、通常の配線で構成される。
【００２３】
各グローバルカウンタ１２は、相互に接続されている。グローバルカウンタ１２は、クロック信号ＣＬＫのタイミングに従って、計数動作を行う。そして、計数の結果としてのカウンタ信号ＧＣを出力する。全グローバルカウンタ１２は、通常の動作において、全て同じ値を、周期的に計数している必要がある。これは、例えば、以下の方法により達成できる。まず、ＩＣチップ１への電源供給の開始時に、基準のグローバルカウンタ１２の値を、隣接する（２段目の）グローバルカウンタ１２が参照してこれに合わせる。次に、２段目に隣接する３段目のグローバルカウンタ１２が２段目の値を参照してこれに合わせる。以上の動作を全グローバルカウンタ１２の値が一致するまで順次行われる。
【００２４】
各ローカルリセット回路１３には、カウンタ信号ＧＣおよびグローバルリセット信号ＧＲが供給される。ローカルリセット回路１３は、以下に述べる手順に従って、ローカルリセット信号ＬＲを出力する。
【００２５】
図５は、第１実施形態に係る半導体集積回路装置の主要部の波形を示すタイミングチャートである。図５では、図１に示すグローバルリセット回路１４に近いリセットタイミング回路１１ａ、および最も遠いリセットタイミング回路１１ｃのみに関する動作を示している。しかしながら、他の全てのリセットタイミング回路１１も同様の規則に則って動作する。
【００２６】
図５に示すように、クロック信号ＣＬＫのタイミングに合わせて、各領域２内のグローバルカウンタ１２は、同じタイミングで同じ値を計数している。グローバルカウンタ１２は周期的に計数を続けており、図５では、例として０乃至７（８サイクル）を繰り返し計数している。この数の決定の方法は、後述する。
【００２７】
グローバルリセット回路１４は、カウンタ信号ＧＣの値を参照しながら、グローバルカウンタ１２の値が０となったタイミングＴ１において、グローバルリセット信号ＧＲを出力する。グローバルリセット信号ＧＲは、各リセットタイミング回路１１（ローカルリセット回路１３）への信号パスを介して各リセットタイミング回路１１に到達する。
【００２８】
各リセットタイミング回路１１とグローバルリセット回路１４と間の信号パスは、相互に長さが異なる。このため、グローバルリセット信号ＧＲは、リセットタイミング回路１１ａにはグローバルカウンタ１２の値が１の間のタイミングＴ２に到達し、リセットタイミング回路１１ｂにはグローバルカウンタ１２の値が５の間のタイミングＴ３に到達する。少なくともグローバルカウンタ１２の値が５を計数するまでには、グローバルリセット信号ＧＲは全リセットタイミング回路１１に到達している。
【００２９】
各ローカルリセット回路１３は、グローバルリセット信号ＧＲを受信しても、直ぐには、ローカルリセット信号ＬＲを出力しない。この後、全ローカルリセット回路１３は、カウンタ信号ＧＣの値を観測し、値が７となったタイミングＴ４でローカルリセット信号ＬＲ（ＬＲａ、ＬＲｂ）を出力する。そして、各機能回路３は、ローカルリセット信号ＬＲを同じタイミングＴ５で受信し、リセットを解除する。
【００３０】
なお、ローカルリセット回路１３は、本実施形態中で説明した動作を行えば、どのような構成をとっても構わないが、典型的には、以下のように実現される。例えば、上記例では、グローバルカウンタ１２の周期は８なので、ローカルリセット回路１３には、３ビットからなるカウンタ信号ＧＣが供給される。そして、グローバルカウンタ１２の８サイクル目でローカルリセット信号ＬＲが出力される。よって、ローカルリセット回路１３は、グローバルリセット信号ＧＲをラッチし、“１１１”のカウンタ信号ＧＣが供給された際に、ラッチしていた信号を出力する。以上のような動作を実現できる回路構成が用いられる。
【００３１】
次に、各信号のタイミングおよび領域２の範囲の設定の規則について説明する。上記の説明では、グローバルカウンタ１２の値が７の時にローカルリセット信号ＬＲが出力されるように規定されている。このタイミングは、グローバルリセット信号ＧＲがリセットタイミング回路１１に到達するのに要する最大の時間より長く設定される。こうすることにより、全ローカルリセット回路１３がグローバル信号ＧＲを受信した後に、同じタイミングでローカルリセットＬＲを出力させることができる。
【００３２】
また、各領域２の範囲は、その領域２内のリセットタイミング回路１３からのリセット信号ＬＲが、グローバルカウンタ１２の１サイクル以内に届く位置（機能回路３）を境界として設定される。こうすることにより、全機能回路３が、ローカルリセット信号ＬＲを受信した直後のサイクルの開始に動作を開始することができる。
【００３３】
本発明の第１実施形態に係る半導体集積回路装置によれば、各領域２は、相互に同じタイミングで同じ値を計数するグローバルカウンタ１２と、グローバルリセット信号ＧＲを受信後にグローバルカウンタ１２が所定の値となった際にローカル信号を出力するローカルリセット回路１３と、を有する。このため、グローバルリセット信号ＧＲが、各ローカルリセット回路１３に、相互に異なるタイミングで到達したとしても、ローカルリセット回路１３がローカルリセット信号ＬＲが出力するタイミングを揃えることができる。そして、各ローカルリセット信号ＬＲは、各機能回路３に、グローバルカウンタ１２の１サイクル以内に到達するので、全機能回路３を同じタイミングでリセットすることができる。
【００３４】
（第２実施形態）
第２実施形態は、クロックの周波数が領域２ごとに異なる場合の、機能回路３の信号の送受信のタイミングに関する。
【００３５】
図６は、本発明の第２実施形態に係る半導体集積回路装置の主要部を概略的に示す図である。図６に示すように、ＩＣチップ（半導体基板）２１は、複数の領域２へと分割されている。各領域２に付されているＡ乃至Ｅの記号は、同じ記号を有する領域２内の各部が、同じ周波数のクロック信号で動作することを示している。図７は、第２実施形態における、１つの領域２をより詳しく示すブロック図である。各領域２は、以下に説明する図７の構成を有する。
【００３６】
図６、図７に示すように、各領域２内のグローバルカウンタ１２にクロック信号ＣＬＫが供給される。クロック信号ＣＬＫは、例えば図３、図４に示した構成を用いて、全グローバルカウンタ１２に同じタイミングで供給される。各グローバルカウンタ１２は、クロック信号ＧＣと同じタイミングで同じ値を計数し、カウンタ信号ＧＣを各機能回路３に供給する。カウンタ信号ＧＣは、後述のクロック変換回路２２にも供給される。
【００３７】
クロック信号ＣＬＫは、また、各領域２内のクロック変換回路２２に供給される。クロック変換回路２２は、公知の方法を用いて、クロック信号ＣＬＫを、自身が属する領域が要求する周波数のクロック信号ＣＬＫｂ乃至ＣＬＫｅへと変換する。例えば、クロック信号が２ＧＨｚであって、Ｂが付された領域内のクロック変換回路２２は、クロック信号ＣＬＫから１ＧＨｚのクロック信号ＣＬＫｂを生成する。よって、クロック信号ＣＬＫｂの位相は、カウンタ信号ＧＣの値が２サイクル経る度に０となる。
【００３８】
同様に、クロック変換回路２２は、例えばＣの領域２で７５０ＭＨｚのクロック信号ＣＬＫｃを、Ｄの領域２で６６６ＭＨｚのクロック信号ＣＬＫｄを、Ｅの領域２で５００ＭＨｚのクロック信号ＣＬＫｅを生成する。クロック信号ＣＬＫｃ乃至ＣＬＫｅの位相は、カウンタ信号ＧＣの値が３、４等の自然数サイクル経る度に０となる。なお、図では、変換されたクロック信号を包括的にＣＣＬＫと記載する。
【００３９】
クロック信号ＣＬＫｂ乃至ＣＬＫｅは、領域２内の各機能回路３に供給される。各機能回路３は、クロック信号ＣＬＫｂ乃至ＣＬＫｅに同期して動作する。なお、Ａの領域２内の各機能回路３は、クロック信号ＣＬＫａに同期して動作する。
【００４０】
次に、図８を参照して、機能回路３のより詳しい動作について説明する。図８は、第２実施形態に係る半導体集積回路装置の主要部の波形を示すタイミングチャートである。図８に示すように、クロック変換回路２２は、各クロック信号ＣＬＫｂ乃至ＣＬＫｅが、カウンタ信号ＧＣの値が０（タイミングＴ１０）の時に位相が０となるようにクロック信号の変換を行う。このため、カウンタ信号ＧＣのサイクル数が２の倍数となる度（例えばタイミングＴ１１）に、クロック信号ＣＬＫの位相、およびクロック信号ＣＬＫの２倍の周期のクロック信号ＣＬＫｂの位相は０となる。
【００４１】
同様に、タイミングＴ１２を含む、カウンタ信号ＧＣのサイクル数が３の倍数となる度に、クロック信号ＣＬＫ、ＣＬＫｃの位相が０となる。また、タイミングＴ１３を含む、カウンタ信号ＧＣのサイクル数が４の倍数となる度に、クロック信号ＣＬＫ、ＣＬＫｂ、ＣＬＫｅの位相は０となる。このように、カウンタ信号ＧＣのサイクル数が種々の値の倍数となるたびに、クロック信号ＣＬＫ、ＣＬＫｂ乃至ＣＬＫｅの２つ以上の位相が０となる。さらに、カウンタ信号ＧＣのサイクル数が２４の倍数となる度に、全てのクロック信号ＣＬＫ、ＣＬＫｂ乃至ＣＬＫｅの位相が０となる。タイミングＴ１４乃至Ｔ１６は、クロック信号ＣＬＫ、ＣＬＫｂ乃至ＣＬＫｅのいずれかの位相が合うタイミングである。
【００４２】
このように、各機能回路３は、カウンタ信号ＧＣの値を監視するのみで、自身のクロック信号以外のクロック信号と位相が合うタイミングを知得することができる。各機能回路３の制御部には、予め他の機能回路３のクロック信号の周波数が記憶されている。または、その情報を、ＩＣチップ２１の動作開始直後に交換する。そして、機能回路３同士が、相互にクロック信号の周波数の位相が０となるタイミングにデータの転送を行う。このため、クロック信号の周波数が異なる領域間でも、データを同期転送、およびリセット信号の供給等を行うことができる。
【００４３】
本発明の第２実施形態に係る半導体集積回路装置によれば、各領域２内に、同じタイミングで同じ値を計数するグローバルカウンタ１２が設けられる。そして、各領域のクロック信号ＣＬＫ、ＣＬＫｂ乃至ＣＬＫｅは、グローバルカウンタ１２と同期している。よって、各機能回路３は、カウンタ信号ＧＣの値を監視するのみで、自身のクロック信号と他の機能回路３のクロック信号との位相が合うタイミングを、クロック信号の周波数が相互に異なっている場合でも、知得できる。よって、クロック信号の周波数が異なる複数の領域２間でも、データの授受のタイミングの制御が容易になる。
【００４４】
（第３実施形態）
第３実施形態は、複数のユニット間でバスを介して通信が行われる場合に関する。
【００４５】
図９は、本発明の第３実施形態に係る半導体集積回路装置の主要部を概略的に示している。図９に示すように、複数のユニットＵ０乃至Ｕ６が設けられる。なお、これらユニットＵ０乃至Ｕ６は、１つの半導体チップ上に設けられていてもよいし、複数の半導体チップ上に分散されていてもよい。各ユニットＵ０乃至Ｕ６は、所定の動作、信号処理、情報の記憶等を行い、種々のアナログ素子、論理回路、メモリ等から構成される。また、ユニットＵ０乃至Ｕ６は、全体で１つの機能単位を構成する回路群であってもよいし、相互に機能的に独立した回路群であってもよい。何れの場合も、図１０に示すように、各ユニットＵ０乃至Ｕ６は、１つまたは複数の機能回路３から構成される。
【００４６】
各ユニットＵ０乃至Ｕ６は、グローバルカウンタ１２を有する。全てのグローバルカウンタ１２は、同じタイミングで同じ値を計数する。各グローバルカウンタ１２は、バスＢを介して相互に接続されている。
【００４７】
各ユニットＵ０乃至Ｕ６は、バスＢにより相互に接続されている。バスは、図９では１本の線で象徴的に示されているが、実際はデータの転送量に応じた複数の配線の集合体から構成されている。また、１つのバスＢが通信の行われる時間をずらすことにより複数のユニットにより共用されていてもよいし、２つのユニットの全ての組み合わせごとに専用のバスが設けられていてもよい。
【００４８】
次に、ユニットＵ０乃至Ｕ６のより詳しい動作について、図９乃至図１１を参照して説明する。ユニットＵ０乃至Ｕ６は、例えばＩＣチップに電源が投入された際、および通常動作時に一定時間ごとに、計測モードに移行する。図１１は、第３実施形態に係る半導体集積回路装置の主要部の波形を示すタイミングチャートである。
【００４９】
図９に示すように、まず、ユニットＵ０乃至Ｕ６の１つ、例えばユニットＵ０がマスターとして動作し、残りがスレイブとして動作する。まず、図９乃至図１１に示すように、ユニットＵ０は、カウンタＧＣの値が０の時に計測用のデータＤ（例えばパルス）を送信する。その他のユニットＵ１乃至Ｕ６は、カウンタＧＣの値が０の時にデータＤが送信されることを予め知得している。
【００５０】
送信されたデータは、バスＢを介して各ユニットＵ１乃至Ｕ６に到達する。この際、送信されたデータは、ユニット０と各ユニットＵ１乃至５との間の距離に応じて、異なる時間の経過後にユニットＵ１乃至５に到達する。例えば、図１１に示すように、ユニットＵ１、Ｕ２は、データ送信後、カウンタ信号ＧＣの１サイクル以内にデータＤを受信する。同様に、ユニットＵ３、Ｕ４、Ｕ５は、データＤの送信後、カウンタ信号ＧＣの２サイクル以内にデータＤを受信する。ユニットＵ６は、データＤの送信後、カウンタ信号ＧＣの３サイクル以内にデータＤを受信する。各ユニットＵ１乃至Ｕ６は、データＤを受信した際のカウンタ信号ＧＣの値を観察することにより、データＤの受信に、何サイクル要するかを知得することができる。そして、各ユニットＵ１乃至Ｕ６は、ユニットＵ０からのデータの受信に何サイクル要するかを、信号Ｒを用いてユニットＵ０に知らせる。
【００５１】
以上の一連の動作が、各ユニットＵ１乃至Ｕ６をマスターとして、順次行われる。このような作業により、各ユニットＵ０乃至Ｕ６は、自分以外のユニットＵ０乃至Ｕ６にデータが到達するのに要する時間を知得できる。
【００５２】
従来、複数のユニットがバスにより接続されている場合、例えばある２つのユニット間での通信が行われる場合、データの通信に先立ち、両者が送受信可能な状態であることを確認し合うためのハンドシェイクが行われる。ハンドシェイクとして、既知の様々な方法が考案されているが、いずれの場合においても、ハンドシェイクを実行するのに要する時間が必要とされる。
【００５３】
これに対して、本実施形態によれば、各ユニットＵ０乃至Ｕ６は、ユニットＵ相互間で送受信に要する時間を知得している。このため、各ユニットＵ０乃至Ｕ６が、例えば、送受信に通常要する時間以上の時間経過後にも通信相手からの応答がない場合、再度、通信を試みることにより、通信を確保できる。すなわち、通信の度にハンドシェイクを行わなくとも、通信のエラーを検出することができ、ハンドシェイクに要する時間を削減できる。この、通信の制御は、例えば、機能回路３のひとつである通信制御部３ａにより行われる。
【００５４】
また、各ユニットを設計する段階では、例えば、他のユニットとの接続関係、各ユニット間のバスの距離、等を知ることはできない。このような事情であるにも関わらず、データが各ユニット間を往来する時間は、ユニット相互間の距離に左右され、さらに動作時の環境（温度、電圧）によっても左右される。このため、ユニット相互間での通信を確保しつつ、通信時間を最短化するのが困難である。
【００５５】
これに対して、本実施形態によれば、ユニットＵ０乃至Ｕ６がどのように用いられたかによらずに、各ユニットＵ０乃至Ｕ６間の通信を確保しつつ、通信時間を短くすることができる。よって、ユニットＵ０乃至Ｕ６の設計が容易になる。また、各ユニットＵ０乃至Ｕ６（通信制御部３ａ）が一定時間ごとに計測モードに移行するようにすれば、環境の変化に応じて、各ユニットＵ０乃至Ｕ６が記憶する送受信サイクルを逐次、更新できる。
【００５６】
本発明の第３実施形態に係る半導体集積回路装置によれば、各ユニットＵ０乃至Ｕ６は、同じタイミングで同じ値を計数するグローバルカウンタ１２を有する。そして、各ユニットＵ０は、自分以外のユニットＵ０乃至Ｕ６との間での送受信サイクルをグローバルカウンタ１２の値に関連付けて記憶する。よって、ユニットＵ０乃至Ｕ６が用いられる条件によらずに、各ユニットＵ０乃至Ｕ６は、効率的に相互に通信できる。
【００５７】
（第４実施形態）
第４実施形態は、相互に異なる周波数のクロック信号を作成する方法に関する。
【００５８】
図１２は、本発明の第４実施形態に係る半導体集積回路装置を示す図である。図１２に示すように、ＩＣチップ（半導体基板）３１は、複数の領域２へと分割されている。各領域２に付されているＦ乃至Ｌの記号は、同じ記号を有する領域２内の各部が、同じ位相の同じ周波数のクロック信号で動作することを示している。
【００５９】
Ｆの付された領域２の機能回路３は、例えば２ＧＨｚのクロック信号ＣＬＫで動作する。Ｇ、Ｈの付された領域２の機能回路３は、クロック信号ＣＬＫの半分の周波数（例えば１ＧＨｚ）のクロック信号で動作する。Ｇ、Ｈが付された領域のクロック信号は、相互に位相が１８０°ずれている。
【００６０】
同様に、Ｉ、Ｊ、Ｋ、Ｌの付された領域２の機能回路３は、クロック信号ＣＬＫの４分の１の周波数（例えば５００ＭＨｚ）のクロック信号で動作する。Ｉ、Ｊ、Ｋ、Ｌが付された領域のクロック信号は、位相が、順に９０°進んでいる。
【００６１】
図１３は、第４実施形態における、１つの領域２をより詳しく示すブロック図である。各領域２は、以下に説明する図１３の構成を有する。
【００６２】
図１２、図１３に示すように、各領域２内のグローバルカウンタ１２にクロック信号ＣＬＫが供給される。クロック信号ＣＬＫは、例えば図３、図４に示した構成を用いて、全グローバルカウンタ１２に同じタイミングで供給される。各グローバルカウンタ１２は、クロック信号ＣＬＫと同じタイミングで同じ値を計数し、カウンタ信号ＧＣを、後述のクロック変換回路３２に供給する。本実施形態では、カウンタ信号ＧＣは、例えば２ビットから構成される。
【００６３】
クロック変換回路３２は、クロック信号ＣＬＫおよびカウンタ信号ＧＣから、自身が属する領域２が要求する周波数のクロック信号ＣＬＫｆ乃至ＣＬＫｌを生成する。よって、クロック変換回路３２は、生成されるべきクロック信号ＣＬＫｆ乃至ＣＬＫｌの周波数および位相に応じて、相互に異なる構成を有する。
【００６４】
次に、クロック変換回路３２の具体例について、図１４乃至図２０を参照して説明する。図１４乃至図１９は、それぞれ、第４実施形態に係るクロック変換回路３２の１つを示しており、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌが付された領域２内のクロック変換回路３２をそれぞれ示している。図２０は、第４実施形態における主要部の波形を示すタイミングチャートである。各クロック信号ＣＬＫｇ乃至ＣＬＫｌは、所定の値のカウンタ信号ＧＣとクロック信号ＣＬＫが供給される度にハイレベルとなる。
【００６５】
図１４に示すように、Ｇが付された領域２内のクロック変換回路３２は、アンド回路ＡＮＤ１により実現される。アンド回路ＡＮＤ１には、カウンタ信号の下位１ビットを示す信号ＧＣ［０］、クロック信号ＣＬＫが供給される。よって、アンド回路ＡＮＤ１は、図２０に示すように、カウンタ信号ＧＣの下位１ビットが１で且つクロック信号ＣＬＫがハイレベルの間ハイレベルとなるクロック信号ＣＬＫｇを出力する。クロック信号ＣＬＫｈは、クロック信号ＣＬＫの半分の周波数である。
【００６６】
図１５に示すように、Ｈが付された領域２内のクロック変換回路３２は、アンド回路ＡＮＤ２により実現される。アンド回路ＡＮＤ２には、信号ＧＣ［０］の否定論理信号、クロック信号ＣＬＫが供給される。よって、アンド回路ＡＮＤ２は、図２０に示すように、カウンタ信号ＧＣの下位１ビットが０で且つクロック信号ＣＬＫがハイレベルの間ハイレベルとなるクロック信号ＣＬＫｈを出力する。クロック信号ＣＬＫｈの立ち上がりのタイミングは、クロック信号ＣＬＫｇのそれと同じ周波数で位相が１８０°ずれている。
【００６７】
図１６に示すように、Ｉが付された領域２内のクロック変換回路３２は、アンド回路ＡＮＤ３により実現される。アンド回路ＡＮＤ３には、カウンタ信号の上位１ビットを示す信号ＧＣ［１］、信号ＧＣ［０］、クロック信号ＣＬＫが供給される。よって、アンド回路ＡＮＤ３は、図２０に示すように、カウンタ信号ＧＣのビット列が“１１”で且つクロック信号ＣＬＫがハイレベルの間ハイレベルとなるクロック信号ＣＬＫｉを出力する。クロック信号ＣＬＫｉは、クロック信号ＣＬＫの４分の１の周波数である。
【００６８】
図１７に示すように、Ｊが付された領域２内のクロック変換回路３２は、アンド回路ＡＮＤ４により実現される。アンド回路ＡＮＤ４には、信号ＧＣ［１］の否定論理信号、信号ＧＣ［０］の否定論理信号、クロック信号ＣＬＫが供給される。よって、アンド回路ＡＮＤ４は、図２０に示すように、カウンタ信号ＧＣのビット列が“００”で且つクロック信号ＣＬＫがハイレベルの間ハイレベルとなるクロック信号ＣＬＫｊを出力する。クロック信号ＣＬＫｊの立ち上がりのタイミングは、クロック信号ＣＬＫｉのそれと同じ周波数で位相が９０°進んでいる。
【００６９】
図１８に示すように、Ｋが付された領域２内のクロック変換回路３２は、アンド回路ＡＮＤ５により実現される。アンド回路ＡＮＤ５には、信号ＧＣ［１］、信号ＧＣ［０］の否定論理信号、クロック信号ＣＬＫが供給される。よって、アンド回路ＡＮＤ５は、図２０に示すように、カウンタ信号ＧＣのビット列が“１０”で且つクロック信号ＣＬＫがハイレベルの間ハイレベルとなるクロック信号ＣＬＫｋを出力する。クロック信号ＣＬＫｋの立ち上がりのタイミングは、クロック信号ＣＬＫｊのそれと同じ周波数で位相が９０°進んでいる。
【００７０】
図１９に示すように、Ｌが付された領域２内のクロック変換回路３２は、アンド回路ＡＮＤ６により実現される。アンド回路ＡＮＤ６には、信号ＧＣ［１］の否定論理信号、信号ＧＣ［０］、クロック信号ＣＬＫが供給される。よって、アンド回路ＡＮＤ６は、図２０に示すように、カウンタ信号ＧＣのビット列が“０１”で且つクロック信号ＣＬＫがハイレベルの間ハイレベルとなるクロック信号ＣＬＫｌを出力する。クロック信号ＣＬＫｌの立ち上がりのタイミングは、クロック信号ＣＬＫｋのそれと同じ周波数で位相が９０°進んでいる。
【００７１】
本発明の第４実施形態に係る半導体集積回路装置によれば、各領域２内に、同じタイミングで同じ値を計数するグローバルカウンタ１２が設けられ、各領域２のクロック信号ＣＬＫは、グローバルカウンタ１２からのカウンタ信号ＧＣとクロック信号ＣＬＫとを論理回路に供給することにより生成される。このため、機能回路３が相互に周波数の異なるクロック信号ＣＬＫ、ＣＬＫｇ乃至ＣＬＫｌで動作する場合でも、クロック信号ＣＬＫ、ＣＬＫｇ乃至ＣＬＫｌが各機能回路３に到達するタイミングのずれは、最大でもクロック信号ＣＬＫを各領域２に分配する際に発生する程度である。よって、各機能回路３の設計の際に考慮されるべき要因が緩和されることにより、設計が容易になる。
【００７２】
（第５実施形態）
第５実施形態では、相互に異なる値を計数するグローバルカウンタを用いて、相互に位相の異なるクロック信号が生成される。
【００７３】
図２１は、本発明の第５実施形態に係る半導体集積回路装置を示す図である。図２１に示すように、ＩＣチップ（半導体基板）４１は、複数の領域２へと分割されている。各領域２に付されているＭ乃至Ｑの記号は、同じ記号を有する領域２内の各部が、同じ位相の同じ周波数のクロック信号で動作することを示している。
【００７４】
Ｍの付された領域２の機能回路３は、例えば２ＧＨｚのクロック信号ＣＬＫで動作する。Ｎ、Ｏ、Ｐ、Ｑの付された領域２の機能回路３は、クロック信号ＣＬＫの４分１の周波数（例えば５００ＭＨｚ）のクロック信号で動作する。Ｎ、Ｏ、Ｐ、Ｑの付された領域２でのクロック信号は、相互に位相が９０°ずれている。
【００７５】
各領域２は、図１３に示す構成を有する。ただし、グローバルカウンタ１２の値は、２ビットからなり、領域２に応じて後述するように相互に異なる。計数のタイミングは同じである。また、各領域２内のクロック変換回路３２は、図１６の構成を有し、後述のように、領域２に応じたクロック信号ＣＬＫに応じて、相互に位相の異なるクロック信号ＣＬＫｎ乃至ＣＬＫｑを出力する。
【００７６】
図２２は、第５実施形態における主要部の波形を示すタイミングチャートである。図２２に示すように、Ｎ、Ｏ、Ｐ、Ｑがそれぞれ付された領域２内のカウンタ信号ＧＣ１乃至ＧＣ４の値は、相互に異なり、Ｎ、Ｏ、Ｐ、Ｑの順に１ずつ少ない。このようなカウンタ信号ＧＣ１乃至ＧＣ４が各領域２において、図１６に示すクロック変換回路３２に供給される。このため、各クロック変換回路３２は、カウンタ信号ＧＣ１乃至ＧＣ４の値が“１１”で且つクロック信号ＣＬＫがハイレベルとなっている間ごとに、クロック信号ＣＬＫｎ乃至ＣＬＫｑを出力する。よって、図２２に示すように、クロック信号ＣＬＫｎ乃至ＣＬＫｑの周波数は、クロック信号ＣＬＫの４分の１で、クロック信号ＣＬＫｎ乃至ＣＬＫｑの位相は、順に９０°ずつ進んでいる。
【００７７】
本発明の第５実施形態に係る半導体集積回路装置によれば、各領域２内に、同じタイミングで計数するグローバルカウンタ１２が設けられ、各領域２のクロック信号ＣＬＫｎ乃至ＣＬＫｑは、グローバルカウンタ１２からのカウンタ信号ＧＣとクロック信号ＣＬＫとを論理回路に供給することにより生成される。そして、各領域２内の論理回路を同じ構成とし、且つ各グローバルカウンタ１２の値をずらすことにより、相互に位相の異なる同じ周波数のクロック信号ＣＬＫｎ乃至ＣＬＫｑを生成できる。領域２相互間でのクロック信号ＣＬＫ、ＣＬＫｎ乃至ＣＬＫｑのタイミングのずれは、最大でもクロック信号ＣＬＫを各領域に分配する際に発生する程度である。よって、各機能回路３の設計の際に考慮されるべき要因が緩和されることにより、設計が容易になる。
【００７８】
（第６実施形態）
第６実施形態は、上記の各実施形態に付加して用いることができ、クロック信号の制御に関する。
【００７９】
図２３は、本発明の第６実施形態に係る半導体集積回路装置の一部を示す図であり、領域２を示している。図２３に示すように、１つのグローバルカウンタ１２に対して制御部５１が設けられている。制御部５１は、制御信号ＣＮＴ１、ＣＮＴ２を出力する。制御信号ＣＮＴ１、ＣＮＴ２は、グローバルカウンタ１２に供給される。グローバルカウンタ１２のカウンタ部５２は、制御信号ＣＮＴ１を供給され、制御信号ＣＮＴ１の内容に応じてその値を強制的に変更可能なように構成されている。
【００８０】
グローバルカウンタ１２は、出力段において、例えばトランジスタ等のスイッチ部５２を有する。スイッチ部５２は制御信号ＣＮＴ２に応じてオン・オフし、これに応じてカウンタ信号ＧＣが出力されたり停止されたりする。クロック変換回路３２は、例えば図１６に示す構成を有する。
【００８１】
図２４は、第６実施形態における主要部の波形を示すタイミングチャートである。クロック変換回路３２には、信号ＧＣ［０］、ＧＣ［１］、クロック信号ＣＬＫが供給される。よって、図２４に示すように、クロック変換回路３２は、カウンタ信号ＧＣ５の値が“１１”で且つクロック信号ＣＬＫがハイレベルとなっている間ごとにハイレベルとなるクロック信号ＣＬＫｒを出力する。
【００８２】
この後、タイミングＴ２１において、カウンタ部５２にカウンタ信号ＧＣ５の出力を停止する旨の制御信号ＣＮＴ１が供給される。この結果、カウンタ信号ＧＣ５の出力が停止される。このため、この間、クロック変換回路３２からのクロック信号ＣＬＫｒは、ハイレベルとはならない。
【００８３】
次に、タイミングＴ２２において、カウンタ部５２にカウンタ信号ＧＣ５の出力を開始する旨の制御信号ＣＮＴ１が供給される。この結果、カウンタ信号ＧＣ５の出力が再開される。カウンタ信号ＧＣ５の出力が停止されている間に、制御信号ＣＮＴ２によってカウンタ信号ＧＣ５の値を強制的に書き換えることによって、カウンタ信号ＧＣ５の出力再開後のクロック信号ＣＬＫｒの位相を、カウンタ信号ＧＣ５の出力停止前の位相と変えることができる。なお、カウンタ信号ＧＣ５の出力停止前のクロック信号ＣＬＫｒの位相は、クロック信号ＣＬＫｉと一致している。
【００８４】
このようなクロック信号ＣＬＫｒは、カウンタ信号ＧＣ５の出力再開時に、停止前から計数を継続していれば“１１”から計数されるべきところが、再開時の値は“１０”へと設定され、この値から計数が再開される。よって、再開後のクロック信号ＣＬＫｒの位相は停止前から変化し、クロック信号ＣＬＫｌと同じ位相になる。したがって、適当な値のカウンタ信号ＧＣ５から計数を再開することによって、再開後のクロック信号ＣＬＫｒの位相を、任意に設定することができる。
【００８５】
一方、再開の際、制御信号ＣＮＴ２によって、カウンタ信号ＧＣ５の値を特に、強制的に変更しなければ、カウンタ信号ＧＣの出力が停止されている間もカウンタ部５２は計数動作を続け、カウンタ信号ＧＣの出力が再開された際にも、停止時から継続した値が出力される。
【００８６】
また、制御信号ＣＮＴ２によって、カウンタ信号ＧＣ５の値が同じ値を計数し続けるようにすることもできる。この値を、“１１”以外の値とすることにより、この値が供給されている間、クロック信号ＣＬＫｒをローレベルに固定することができる。
【００８７】
本発明の第６実施形態に係る半導体集積回路装置によれば、各領域２のクロック信号ＣＬＫｒは、各領域２相互間で同じタイミングで計数するグローバルカウンタ１２からのカウンタ信号ＧＣとクロック信号ＣＬＫとを論理回路に供給することにより生成される。そして、カウンタ信号ＧＣ５を強制的に適当な値に設定することにより、クロック信号ＣＬＫｒの出力を停止、再開したり、クロック信号ＣＬＫｒの位相を任意に変更したりすることができる。
【００８８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１実施形態に係る半導体集積回路装置を示す図。
【図２】第１実施形態における領域をより詳しく示すブロック図。
【図３】クロック信号の分配方法を示すブロック図。
【図４】クロック信号の分配方法を示す回路図。
【図５】第１実施形態における主要部の波形を示すタイミングチャート。
【図６】本発明の第２実施形態に係る半導体集積回路装置を示す図。
【図７】第２実施形態における領域をより詳しく示すブロック図。
【図８】第２実施形態における主要部の波形を示すタイミングチャート。
【図９】本発明の第３実施形態に係る半導体集積回路装置を示す図。
【図１０】第３実施形態のユニットをより詳しく示すブロック図。
【図１１】第３実施形態における主要部の波形を示すタイミングチャート。
【図１２】本発明の第４実施形態に係る半導体集積回路装置を示す図。
【図１３】第４実施形態における領域をより詳しく示すブロック図。
【図１４】第４実施形態に係るクロック変換回路の１つを示す図。
【図１５】第４実施形態に係るクロック変換回路の１つを示す図。
【図１６】第４実施形態に係るクロック変換回路の１つを示す図。
【図１７】第４実施形態に係るクロック変換回路の１つを示す図。
【図１８】第４実施形態に係るクロック変換回路の１つを示す図。
【図１９】第４実施形態に係るクロック変換回路の１つを示す図。
【図２０】第４実施形態における主要部の波形を示すタイミングチャート。
【図２１】第５実施形態に係る半導体集積回路装置を示す図。
【図２２】第５実施形態における主要部の波形を示すタイミングチャート。
【図２３】第６実施形態に係る半導体集積回路装置を示す図。
【図２４】第６実施形態における主要部の波形を示すタイミングチャート。
【符号の説明】
【００９０】
１、２１、３１、４１…ＩＣチップ、２…領域、３…機能回路、３ａ…通信制御部、１１、１１ａ、１１ｂ…リセットタイミング回路、１２…グローバルカウンタ、１３…ローカルリセット回路、１４…グローバルリセット回路、１５…クロック源、１６…バッファ、２２、３２…クロック変換回路、２３、５１…制御部、ＣＬＫ、ＣＬＫｂ−ＣＬＫｒ…クロック信号、ＧＲ…グローバルリセット信号、ＬＲ、ＬＲａ、ＬＲｂ…ローカルリセット信号、ＧＣ…カウンタ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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