(57)【要約】【課題】電極層上のキャップ層の除去と、層間膜の平坦化を同時に行うことができる半導体装置の製造方法を提供する。【解決手段】ダミーゲート電極（電極層）３およびキャップ層４を被覆するように半導体基板１上に、キャップ層４とダミーゲート電極３の境界位置に表面位置を合わせた層間絶縁膜９を形成する。その後、ダミーゲート電極３上の層間絶縁膜９およびキャップ層４をセリア系スラリーを用いたＣＭＰ法により除去する。層間絶縁膜９の表面位置からキャップ層４が凸状に突き出ている場合には、セリア系スラリーを用いたＣＭＰ法によってキャップ層４は除去される。また、キャップ層４が除去されて、ダミーゲート電極３と層間絶縁膜９の上面位置が一致した後には、セリア系スラリーの圧力依存性により、層間絶縁膜９の研磨レートは極端に遅くなるため、層間絶縁膜９の研磨が抑制される。【選択図】図４
2006196512.tif 000002
【特許請求の範囲】
【請求項１】
基板に所定のパターンの電極層を形成し、前記電極層上にキャップ層を形成する工程と、
前記電極層および前記キャップ層を被覆するように前記基板上に、前記キャップ層と前記電極層の境界位置に表面位置を合わせた層間膜を形成する工程と、
前記電極層上の前記層間膜および前記キャップ層をセリア系スラリーを用いた化学機械的研磨法により除去して、前記電極層の露出および前記層間膜の平坦化を行う工程と
を有する半導体装置の製造方法。
【請求項２】
前記電極層は、ゲート電極のパターンをもち、
前記電極層の露出および前記層間膜の平坦化を行う工程の後に、前記電極層を除去し、前記層間膜内にゲート用溝部を形成する工程と、前記ゲート用溝部にゲート電極材料を埋め込む工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記キャップ層として、窒化シリコン膜を形成する
請求項１記載の半導体装置の製造方法。
【請求項４】
前記層間膜として、酸化シリコン膜を形成する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記層間膜を形成する工程の前に、前記電極層の側壁に側壁絶縁膜を形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記セリア系スラリーは、前記電極層の露出および前記層間膜の平坦化後に、前記層間膜の研磨レートを低減させ得る界面活性剤を含む
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、半導体装置の製造工程において化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法による平坦化技術を用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ホールをキャリアとする第１の半導体素子と電子をキャリアとする第２の半導体素子とを有する半導体装置、例えばｐチャネルおよびｎチャネルの絶縁ゲート型電界効果トランジスタ（以下ＭＯＳと略称するが、ゲート絶縁膜は酸化膜に限定されるものではない）による相補型のＭＯＳ（いわゆるＣＭＯＳ）では、一般的にゲート電極としてポリシリコンが使われてきた。
【０００３】
ＣＭＯＳの電流駆動能力（Ｉｄｓ）は、一般的に式（１）で与えられる。式（１）において、μｅｆｆは電荷の移動度、Ｃｏｘはゲート絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇはゲート電圧、Ｖｔｈはしきい値、ｍはボディ効果定数を示す。
【０００４】
【数１】
2006196512.tif 000003
【０００５】
ゲート絶縁膜容量Ｃｏｘは、実際にはゲート材料であるポリシリコンの容量も含まれており、これによりＩｄｓは低下し、その結果、回路遅延時間τは大きくなってしまう（式（２）参照）。式（２）において、ＣＴｒはトランジスタの容量、ＣＭｔｌは配線容量、Ｖｄｄは電源電圧を示す。
【０００６】
【数２】
2006196512.tif 000004
【０００７】
このような背景から、ゲートに空乏層が発生しない、メタルゲートが適用されている（例えば、特許文献１参照）。従来のメタルゲートをもつ半導体装置の製造方法について、図８〜図１０を参照して説明する。
【０００８】
図８（ａ）に示すように、半導体基板１０１には、ポリシリコン膜によりダミーゲート電極１０３が形成される。ダミーゲート電極１０３は窒化シリコン膜からなるキャップ層１０４および側壁絶縁膜１０５で覆われている。なお、すでに、半導体基板１０１には、素子分離絶縁膜１０２、エクステンション領域１０６、ソース・ドレイン領域１０７、シリサイド層１０８が形成されている。その後、例えば酸化シリコン膜からなる層間絶縁膜１０９を形成する。
【０００９】
次に、図８（ｂ）に示すように、ＣＭＰ法によってキャップ層１０４が露出するまで平坦化を実施する。本来ならば、このＣＭＰ法によってキャップ層１０４を除去したいが、研磨剤の選択比の関係から、それを行うことは出来ない。仮に行った場合、疎部のゲート、及びゲートの発生していない部分において過剰な研磨が発生してしまう。
【００１０】
ＣＭＰ法による平坦化終了後、図９（ａ）に示すように、ＲＩＥ（Reactive Ion Etching）などのドライエッチングもしくはウェットエッチングによりキャップ層１０４の除去を行う。
【００１１】
図９（ａ）のＡ部を拡大した図９（ｂ）に示すように、実際にはキャップ層１０４以外に窒化シリコン膜により形成された側壁絶縁膜１０５もエッチングされてしまう。
【００１２】
その後、図１０（ａ）に示すように、ダミーゲート電極１０３を除去してゲート用溝部Ｍを形成し、図１０（ｂ）に示すように、ゲート用溝部Ｍにゲート電極材料である金属層１１１を埋め込む。これにより、ゲート電極は完成するが、ゲート用溝部Ｍの広がりに起因して、ゲート電極の形状が左右に広がった形状になり、微細化に悪影響を与えてしまう。
【特許文献１】特開２００３−２５８１２１号公報
【特許文献２】特開２０００−２１６１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記の問題は、図８（ｂ）に示す平坦化工程において、ＣＭＰ法によってキャップ層１０４まで除去できないことに起因している。酸化シリコン膜のＣＭＰ法は、従来ではスラリー（研磨液）として、シリカ系スラリーが使用されている。
【００１４】
シリカ系スラリーを用いたＣＭＰ法によってキャップ層１０４を除去しようとすると、酸化シリコン膜／窒化シリコン膜の研磨選択比が３程度と小さいことから、疎部のゲート、及びゲートの発生していない部分において、層間絶縁膜１０９である酸化シリコン膜の過剰な研磨が発生してしまう。
【００１５】
また、酸化シリコン膜／窒化シリコン膜の研磨選択比の高さから、近年では酸化シリコン膜の平坦化にセリア系スラリーが使用されている（特許文献２参照）。しかしながら、セリア系スラリーを用いたＣＭＰ法では、研磨選択比の高さから、平坦化された状態（図８（ｂ）参照）においては、キャップ層１０４である窒化シリコン膜は削れないという問題がある。
【００１６】
本発明は上記の事情に鑑みてなされたものであり、その目的は、電極層上のキャップ層の除去と、層間膜の平坦化を同時に行うことができる半導体装置の製造方法を提供することにある。
【００１７】
本発明の他の目的は、電極層上のキャップ層の除去と、層間膜の平坦化を同時に行うことにより、金属層からなるゲート電極の広がりを抑制することができ、信頼性を向上させた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に所定のパターンの電極層を形成し、前記電極層上にキャップ層を形成する工程と、前記電極層および前記キャップ層を被覆するように前記基板上に、前記キャップ層と前記電極層の境界位置に表面位置を合わせた層間膜を形成する工程と、前記電極層上の層間膜および前記キャップ層をセリア系スラリーを用いた化学的機械的研磨法により除去して、前記電極層の露出および前記層間膜の平坦化を行う工程とを有する。
【００１９】
例えば、前記電極層は、ゲート電極のパターンをもち、前記電極層の露出および前記層間膜の平坦化を行う工程の後に、前記電極層を除去し、前記層間膜内にゲート用溝部を形成する工程と、前記ゲート用溝部にゲート電極材料を埋め込む工程とを有する。
【００２０】
上記の本発明の半導体装置の製造方法では、電極層およびキャップ層を被覆するように基板上に、キャップ層と電極層の境界位置に表面位置を合わせた層間膜を形成した後に、電極層上の層間膜およびキャップ層をセリア系スラリーを用いた化学機械的研磨法により除去している。
上記のように層間膜の表面位置からキャップ層が凸状に突き出ている場合には、セリア系スラリーを用いた化学機械研磨法によってキャップ層は除去される。
また、キャップ層が除去されて、電極層と層間膜の上面位置が一致した後には、セリア系スラリーの圧力依存性により、層間膜の研磨レートは極端に遅くなるため、電極層のない部分における層間膜の研磨が抑制される。
以降の工程としては、例えば、電極層を除去して層間膜内にゲート用溝部を形成し、ゲート用溝部にゲート電極材料を埋め込むことにより、ゲート電極が形成される。
【発明の効果】
【００２１】
本発明の半導体装置の製造方法によれば、電極層上のキャップ層の除去と、層間膜の平坦化を同時に行うことができる。
また、本発明の半導体装置の製造方法によれば、電極層上のキャップ層の除去と、層間膜の平坦化を同時に行うことにより、金属層からなるゲート電極の広がりを抑制することができ、信頼性を向上させた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の半導体装置の製造方法の実施の形態について、図１〜図７を参照して説明する。
【００２３】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１に、ＳＴＩ（Shallow Trench Isolation）技術等を用いて、素子分離絶縁膜２を形成する。
【００２４】
次に、図１（ｂ）に示すように、半導体基板１上に、例えばポリシリコンからなるダミーゲート電極３を形成し、ダミーゲート電極３上に例えば窒化シリコンからなるキャップ層４を形成する。ダミーゲート電極３は、ゲート電極のパターンで形成される。上記の構造は、ＣＶＤ技術、リソグラフィ技術、エッチング技術を用いて形成する。
【００２５】
次に、図２（ａ）に示すように、ダミーゲート電極３およびキャップ層４をマスクとして、ｎ型あるいはｐ型の不純物をイオン注入して、半導体基板１にエクステンション領域６を形成する。ｎチャネルトランジスタの場合にはｎ型エクステンション領域を形成し、ｐチャネルトランジスタの場合にはｐ型エクステンション領域を形成する。
【００２６】
次に、図２（ｂ）に示すように、ダミーゲート電極３およびキャップ層４の側壁に、例えば窒化シリコン膜からなる側壁絶縁膜５を形成する。側壁絶縁膜５は、ダミーゲート電極３およびキャップ層４を被覆するように半導体基板１上に、ＣＶＤ法により窒化シリコン膜を堆積させ、ＲＩＥ法によりエッチングを行うことにより形成する。
【００２７】
次に、図３（ａ）に示すように、ダミーゲート電極３、キャップ層４、側壁絶縁膜５をマスクとして、ｎ型あるいはｐ型の不純物をイオン注入して、半導体基板１にソース・ドレイン領域７を形成する。ｎチャネルトランジスタの場合にはｎ型ソース・ドレイン領域を形成し、ｐチャネルトランジスタの場合にはｐ型ソース・ドレイン領域を形成する。
【００２８】
次に、図３（ｂ）に示すように、サリサイドプロセス技術により、キャップ層４および側壁絶縁膜５をマスクとして、ソース・ドレイン領域７のみにシリサイド層８（例えばコバルトシリサイド層）を形成する。
【００２９】
次に、図４（ａ）に示すように、半導体基板１およびキャップ層４上に、層間絶縁膜（層間膜）９を形成する。層間絶縁膜９の形成では、例えば、ＨＤＰ（High Density Plasma）法により酸化シリコン膜を堆積させる。ここで重要なのは、層間絶縁膜９の上面位置が、キャップ層４とダミーゲート電極３の境界位置にくるように、層間絶縁膜９の膜厚を調整することである。
【００３０】
次に、図４（ｂ）に示すように、セリア系スラリーを用いたＣＭＰ法により、ダミーゲート電極３上の層間絶縁膜９と、キャップ層４を除去する。背景技術の欄で述べたように、セリア系スラリーは、酸化シリコン膜／窒化シリコン膜の研磨選択比が大きい（５０〜１５０）ため、平坦化した状態では窒化シリコン膜は削れずに研磨ストッパとして作用する。しかしながら、本実施形態では、層間絶縁膜９の上面から、窒化シリコン膜のキャップ層４は凸状に突き出ている。本願発明者は、凸状に突き出ている場合には、セリア系スラリーでも窒化シリコン膜が削れることを見出した。なお、凸状に突き出ている場合には、膜種によらず研磨が可能であった。
【００３１】
このため層間絶縁膜９の表面から凸状に突き出ている、ダミーゲート電極３上のキャップ層４および層間絶縁膜９は、セリア系スラリーを用いたＣＭＰにより研磨される。また、セリア系スラリーには、研磨圧力依存性が存在する。
【００３２】
図５は、セリア系スラリーを用いたＣＭＰ法により酸化シリコン膜を研磨した場合における、研磨レートの圧力依存性を示す図である。図５の横軸は、被研磨膜である酸化シリコン膜にかかる圧力を示し、縦軸は研磨レートを示す。
【００３３】
セリア系スラリーには、研磨砥粒としての酸化セリウム粒子に加えて、適当な界面活性剤が添加されている。界面活性剤としては、例えば、ポリアクリル酸アンモニウムを用いる。このように、界面活性剤を加えると、図５において実線で示すように、研磨レートに圧力依存性をもたせることができる。なお、図５の点線は圧力依存性がない場合の研磨レートの変化を示す。
【００３４】
このように、セリア系スラリーが、研磨レートの圧力依存性をもつことにより、図４（ｂ）に示す平坦化工程において、キャップ層４およびキャップ層４上の層間絶縁膜９を削っている場合には、力が凸部に局所的にかかるため、図５において、圧力の高い領域（研磨レートの速い領域）での研磨となる。
【００３５】
キャップ層４が削れると、ダミーゲート電極３およびその周囲の層間絶縁膜９の上面が一致しているため、力は全面に分散され、ダミーゲート電極３および層間絶縁膜９の上面にかかる圧力は低くなる。すなわち、研磨圧力の低い領域（研磨レートの遅い領域）での研磨となり、それ以降の層間絶縁膜９の研磨が進行しない。
【００３６】
このように、セリア系スラリーは、キャップ層４を除去後に研磨が自動的に止まる効果（オートストップ性）をもつことから、疎部のゲート、及びゲートの発生していない部分において、層間絶縁膜９である酸化シリコン膜の研磨が抑制される。
【００３７】
以下にＣＭＰ条件を示す。例えば、研磨圧力は３００ｈＰａであり、定盤の回転数は１００ｒｐｍ、研磨ヘッドの回転数は１０７ｒｐｍである。また、研磨パッドとして発泡ポリウレタン樹脂（ロデール社製  製品名ＩＣ１４００）、スラリーとしてセリア系スラリー（ＥＫＣ、旭硝子、ＪＳＲ、日立化成など）を用い、スラリーの流量は２００ｃｃ／ｍｉｎ、温度は２５〜３０℃とする。研磨時間はキャップ層４を除去した後に３０秒オーバー研磨を行う（トルクエンドポイント使用）。研磨装置として荏原、ＡＭＡＴ、東京精密などの装置を用いる。
【００３８】
キャップ層４の除去および層間絶縁膜９の平坦化後、図６（ａ）に示すように、ＲＩＥなどのドライエッチング、あるいはウェットエッチングにより、ダミーゲート電極３を除去する。これにより、ゲート用溝部Ｍが形成される。
【００３９】
次に、図６（ｂ）に示すように、ゲート用溝部Ｍの少なくとも底部にゲート絶縁膜１０を形成し、さらに、ゲート用溝部Ｍ内にゲート電極材料として金属層１１を埋め込む。ゲート絶縁膜１０としては、例えば熱酸化法により酸化シリコン膜を形成する。ゲート絶縁膜１０は、例えば高誘電体膜であってもよい。高誘電体膜としては、酸化ハフニウム膜などを用いる。金属層１１としては、例えばタングステン膜を形成する。
【００４０】
次に、図７に示すように、ＣＭＰ法により、層間絶縁膜９上に堆積した不要なゲート絶縁膜１０および金属層１１を除去する。以上により、メタルゲート電極を備えた半導体装置が製造される。
【００４１】
以上説明したように、本実施形態に係る半導体装置の製造方法では、ダミーゲート電極３およびキャップ層４を被覆するように半導体基板１上に、キャップ層４とダミーゲート電極３の境界位置に表面位置を合わせた層間絶縁膜９を形成した後に、ダミーゲート電極３上の層間絶縁膜９およびキャップ層４を、セリア系スラリーを用いたＣＭＰ法により除去して、ダミーゲート電極３の露出および層間絶縁膜９の平坦化を行っている。
【００４２】
上記のように層間絶縁膜９の表面位置からキャップ層４を凸状に突き出させることにより、セリア系スラリーを用いたＣＭＰ法によってキャップ層４を除去することができる。
【００４３】
また、キャップ層４が除去されて、ダミーゲート電極３と層間絶縁膜９の上面位置が一致した後には、セリア系スラリーの圧力依存性により、層間絶縁膜９の研磨レートは極端に遅くなるため、ゲートのない部分における層間絶縁膜９の研磨が抑制される。
【００４４】
以上のようにして、キャップ層４の除去および層間絶縁膜９の平坦化を同時に行うことができ、かつ、ゲート用溝部Ｍの広がりが生じないことから、ゲート用溝部Ｍに金属層１１を埋め込むことにより、微細かつ正確なパターンのメタルゲートを形成することができる。これにより、電流駆動能力を向上させることができ、信頼性のある半導体装置を製造することができる。
【００４５】
本発明は、上記の実施形態の説明に限定されない。
例えば、層間絶縁膜９の上面からキャップ層４が突き出ていれば、キャップ層４は窒化シリコン膜でなくてもＣＭＰ法により除去できることから、キャップ層４の材料には特に限定はない。また、本発明は、メタルゲートの形成のためのダミーゲート電極３の露出工程以外の工程にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４６】
【図１】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図２】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図３】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図４】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図５】セリア系スラリーを用いた場合における研磨圧力と、酸化シリコン膜の研磨レートとの関係を示す図である。
【図６】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図７】本実施形態に係る半導体装置の製造方法の工程断面図である。
【図８】従来の半導体装置の製造方法の工程断面図である。
【図９】従来の半導体装置の製造方法の工程断面図である。
【図１０】従来の半導体装置の製造方法の工程断面図である。
【符号の説明】
【００４７】
１…半導体基板、２…素子分離絶縁膜、３…ダミーゲート電極、４…キャップ層、５…側壁絶縁膜、６…エクステンション領域、７…ソース・ドレイン領域、８…シリサイド層、９…層間絶縁膜、１０…ゲート絶縁膜、１１…金属層、１０１…半導体基板、１０２…素子分離絶縁膜、１０３…ダミーゲート電極、１０４…キャップ層、１０５…側壁絶縁膜、１０６…エクステンション領域、１０７…ソース・ドレイン領域、１０８…シリサイド層、１０９…層間絶縁膜、１１０…ゲート絶縁膜、１１１…金属層
【図１】
2006196512.tif 000005
【図２】
2006196512.tif 000006
【図３】
2006196512.tif 000007
【図４】
2006196512.tif 000008
【図５】
2006196512.tif 000009
【図６】
2006196512.tif 000010
【図７】
2006196512.tif 000011
【図８】
2006196512.tif 000012
【図９】
2006196512.tif 000013
【図１０】
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