(57)【要約】【課題】配線性が向上した半導体装置を提供すること【解決手段】本発明に係る半導体装置１は、第１配線層Ｍ１中に形成された複数の第１電源配線１１（１２）と、第２配線層Ｍ４中に形成された複数の第２電源配線２１（２２）と、第１配線層Ｍ１と第２配線層Ｍ４を接続する複数のビア３１（３２）とを備える。複数の第２電源配線２１（２２）は、複数の第１電源配線１１（１２）と複数の交差点においてオーバーラップする。複数のビア３１（３２）は、その複数の交差点の一部に規則的に配置される。【選択図】      図２
2006196627.tif 000002
【特許請求の範囲】
【請求項１】
第１配線層中に形成された複数の第１電源配線と、
第２配線層中に形成され、前記複数の第１電源配線と複数の交差点においてオーバーラップする複数の第２電源配線と、
前記複数の交差点の一部に規則的に配置され、前記第１配線層と前記第２配線層を接続する複数のビアとを具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記複数のビアの配置パターンは、所定のパターンの繰り返しで構成される
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記複数の第１電源配線は、第１方向に沿って形成され、
前記複数のビアは、前記複数の第１電源配線に対してｎ本（ｎは自然数）おきに配置された
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記複数の第２電源配線は、前記第１方向に交差する第２方向に沿って形成され、
前記複数のビアは、前記複数の第２電源配線に対してｍ本（ｍは自然数）おきに配置された
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記複数の第１電源配線は、等間隔で形成され、
前記複数の第２電源配線は、等間隔で形成された
半導体装置。
【請求項６】
メモリを有するコンピュータ上で実行される半導体装置の設計プログラムであって、
（Ａ）第１レイアウト層と第２レイアウト層を前記メモリ上に構築するステップと、
（Ｂ）複数の第１電源配線を、前記第１レイアウト層に配置するステップと、
（Ｃ）前記複数の第１電源配線と複数の交差点においてオーバーラップする複数の第２電源配線を、前記第２レイアウト層に配置するステップと、
（Ｄ）前記複数の交差点の一部を選択するステップと、
（Ｅ）前記選択された一部の交差点のそれぞれに複数のビアを配置するステップと
を前記コンピュータに実行させるための
半導体装置の設計プログラム。
【請求項７】
請求項６に記載の半導体装置の設計プログラムであって、
前記（Ｄ）ステップにおいて、前記一部の交差点の配置が所定のパターンの繰り返しになるように、前記複数の交差点から前記一部の交差点が選択される
半導体装置の設計プログラム。
【請求項８】
請求項７に記載の半導体装置の設計プログラムであって、
前記（Ｂ）ステップにおいて、前記複数の第１電源配線は、第１方向に沿って配置され、
前記（Ｄ）ステップにおいて、前記一部の交差点は、前記複数の第１電源配線に対してｎ本（ｎは自然数）おきに選択される
半導体装置の設計プログラム。
【請求項９】
請求項８に記載の半導体装置であって、
前記（Ｃ）ステップにおいて、前記複数の第２電源配線は、前記第１方向に交差する第２方向に沿って配置され、
前記（Ｄ）ステップにおいて、前記一部の交差点は、前記複数の第２電源配線に対してｍ本（ｍは自然数）おきに選択される
半導体装置の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその半導体装置を設計するための技術に関する。特に、本発明は、半導体装置における電源配線の配置に関する。
【背景技術】
【０００２】
ＬＳＩの設計を行う際に、設計や確認の時間を短縮し、人為的ミスを除去するには、コンピュータの利用は不可欠である。このようなコンピュータを利用した半導体装置の設計システムは、ＣＡＤ（Computer Aided Design）システムと呼ばれている。セルベースのＬＳＩ設計方法によれば、複数のセルがライブラリとして構築される。設計者は、ＣＡＤを利用し、コンピュータ上に定義されたレイアウト空間に所望のセルを配置することによって、ＬＳＩの設計を行う。これにより、設計ＬＳＩの構成を示すレイアウトデータが得られる。
【０００３】
従来のＬＳＩの設計において、電源配線（電源線、グランド線）の配置は、次のように行われていた。図１は、従来の半導体装置における電源配線の配置を概略的に示している。図１に示されるように、多層配線層のうち例えば配線層Ｍ１には、電源線１１１とグランド線１１２が、Ｘ方向に沿って互いに平行に形成されている。電源線１１１とグランド線１１２は、交互に形成されている。また、多層配線層のうち例えば配線層Ｍ４には、電源線１２１とグランド線１２２が、Ｙ方向に沿って互いに平行に形成されている。電源線１２１とグランド線１２２は、交互に形成されている。
【０００４】
複数の電源線１１１と複数の電源線１２１は、複数の交差点でオーバーラップしており、電源線１１１と電源線１２１を接続するビア１３１が、その複数の交差点の全てに形成されている。また、複数のグランド線１１２と複数のグランド線１２２は、複数の交差点でオーバーラップしており、グランド線１１２とグランド線１２２を接続するビア１３２が、その複数の交差点の全てに形成されている。尚、ビア１３１とビア１３２は、スタック構造を有している。
【０００５】
関連する技術が、特許文献１に開示されている。この特許文献１に開示された半導体集積回路装置は、回路ブロックより上層の第１配線層に形成された第１の電源配線と、第１配線層より上層の第２配線層に形成された第２の電源配線を有している。第１の電源配線の配線密度は、下方に位置する回路ブロックの種類に依存している。第２の電源配線は、一様に形成されている。これら、第１の電源配線と第２の電源配線との交点に、ビアが形成されている。
【０００６】
【特許文献１】特開２００３−１２４３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１において、ビア１３１やビア１３２は、スタック構造を有している。そのため、例えば上記配線層Ｍ１とＭ４の間の配線層Ｍ２においては、それらビア１３１、１３２を迂回するように他の配線を形成する必要があった。すなわち、配線性が悪かった。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明に係る半導体装置（１）は、第１配線層（Ｍ１）中に形成された複数の第１電源配線（１１、１２）と、第２配線層（Ｍ４）中に形成された複数の第２電源配線（２１、２２）と、第１配線層（Ｍ１）と第２配線層（Ｍ４）を接続する複数のビア（３１、３２）とを備える。複数の第２電源配線（２１、２２）は、複数の第１電源配線（１１、１２）と複数の交差点においてオーバーラップする。複数のビア（３１、３２）は、その複数の交差点の一部に規則的に配置される。ここで、規則的な配置パターンとは、所定のパターンの繰り返しで構成されるパターンを意味する。
【００１０】
このように、本発明によれば、複数のビア（３１、３２）が上記一部の交差点のみに配置される。よって、ビアが配置されない領域（４１、４２）に対しては、自由に配線をすることが可能となる。従って、配線性が向上する。また、複数のビア（３１、３２）が一部の交差点のみに配置されるので、コンピュータ（５０）を用いて設計を行う際に作成されるレイアウトデータ（５８）の量が削減される。従って、そのレイアウトデータ（５８）を処理する際の計算機（５１）の負荷が低減される。
【００１１】
更に、本発明によれば、複数のビア（３１、３２）は、所定のルールに基づいて規則的に配置される。よって、上記レイアウトデータ（５８）において、ビアを記述するデータ（言語）も、ある規則性を有することになる。これにより、レイアウトデータ（５８）の圧縮率が向上する。従って、そのレイアウトデータ（５８）を処理する際の計算機（５１）の負荷が低減される。
【００１２】
このような電源配線の構造は、ＡＳＩＣ（Application Specific Integrated Circuit）に適用されてもよい。その場合、本発明に係る電源配線の構造は下地層（６０）に予め形成される。下地層（６０）の上のカスタマイズ層（７０）には、ユーザの要望に応じた回路が設計される。ここで、そのカスタマイズ層（７０）におけるビア（７１）は、下地層（６０）と同一のルールに基づいて、下地層（６０）中のビア（３１）に対応する位置に形成される。本発明によれば、下地層（６０）中におけるビア（３１）の配置はある規則性を有するため、ユーザがカスタマイズ層（７０）においてビア（７１）を配置する際に、その配置を容易に実行することが可能となる。つまり、ＡＳＩＣの設計が容易になる。
【発明の効果】
【００１３】
本発明に係る半導体装置、及び半導体装置の設計プログラムによれば、配線性が向上する。
【００１４】
本発明に係る半導体装置、及び半導体装置の設計プログラムによれば、その半導体装置の設計を表すレイアウトデータを処理する際の計算機の負荷が低減される。
【００１５】
本発明に係る半導体装置、及び半導体装置の設計プログラムによれば、ＡＳＩＣやＩＰコアの設計が容易になる。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照して、本発明による半導体装置、半導体装置設計システム、及び半導体装置設計プログラムを説明する。
【００１７】
図２は、本発明の実施の形態に係る半導体装置１の構造の一例を示す平面図である。その平面は、互いに直交するＸ方向とＹ方向によって規定される。図２においては、ある配線領域２内における電源配線（電源線、グランド線）の配置が概略的に示されている。
【００１８】
この半導体装置１は、多層の配線層を有している。その多層の配線層のうち例えば配線層Ｍ１には、電源電位ＶＤＤを供給するための複数の電源線１１が、Ｘ方向に沿って形成されている。複数の電源線１１は、互いに平行に等間隔で形成されている。また、その配線層Ｍ１には、グランド電位ＧＮＤを供給するための複数のグランド線１２が、Ｘ方向に沿って形成されている。複数の電源線１２は、互いに平行に等間隔で形成されている。電源線１１とグランド線１２は、交互に形成されている。更に、多層の配線層のうち例えば配線層Ｍ４には、電源電位ＶＤＤを供給するための複数の電源線２１が、Ｙ方向に沿って形成されている。複数の電源線２１は、互いに平行に等間隔で形成されている。また、その配線層Ｍ４には、グランド電位ＧＮＤを供給するための複数のグランド線２２が、Ｙ方向に沿って形成されている。複数の電源線２２は、互いに平行に等間隔で形成されている。電源線２１とグランド線２２は、交互に形成されている。
【００１９】
配線層Ｍ１に形成された複数の電源線１１と、配線層Ｍ４に形成された複数の電源線２１は、複数の交差点においてオーバーラップしている。本発明によれば、これら複数の交差点のうち一部の交差点に、電源線１１と電源線２１を接続するビア３１、すなわち配線層Ｍ１と配線層Ｍ４を接続するスタック構造のビア３１が配置されている。より具体的には、図２において、複数の電源線１１のうち電源線１１ａに対しては、ビア３１が形成されている。残りの電源線１１ｂに対してはビア３１が形成されていない。つまり、複数の交差点のうち、電源線１１ｂと電源線２１がオーバーラップする交差点４１には、ビア３１が配置されていない。
【００２０】
また、配線層Ｍ１に形成された複数のグランド線１２と、配線層Ｍ４に形成された複数のグランド線２２は、複数の交差点においてオーバーラップしている。本発明によれば、これら複数の交差点のうち一部の交差点に、グランド線１２とグランド線２２を接続するビア３２、すなわち配線層Ｍ１と配線層Ｍ４を接続するスタック構造のビア３２が配置されている。より具体的には、図２において、複数のグランド線１２のうちグランド線１２ａに対しては、ビア３２が形成されている。残りのグランド線１２ｂに対してはビア３１が形成されていない。つまり、複数の交差点のうち、グランド線１２ｂとグランド線２２がオーバーラップする交差点４２には、ビア３２が配置されていない。
【００２１】
更に、本発明によれば、複数のビア３１（複数のビア３２）は、所定のルールに基づいて「規則的に」配置されている。ここで、規則的な配置とは、所定のパターンが繰り返し配置されていることを意味する。つまり、複数のビア３１（複数のビア３２）の配置パターンは、所定のパターンの繰り返しで構成される。
【００２２】
図２においては、複数のビア３１は、複数の電源線１１に対して１本おきに配置されている。よって、配線領域２において、電源線１１ａと電源線１１ｂは、Ｙ方向に交互に現れる。より一般的には、複数のビア３１は、複数の電源線１１に対してｎ本（ｎは自然数）おきに配置される。この場合、直近の２本の電源線１１ａの間隔（ピッチ）Ｐｙは、隣接する電源線１１の間隔の（ｎ＋１）倍となる。尚、複数のビア３１は、複数の電源線２１に対しても、ｍ本（ｍは自然数）おきに配置されてもよい。この場合、直近の２本の電源線２１ａの間隔（ピッチ）Ｐｘは、隣接する電源線２１の間隔の（ｍ＋１）倍となる。グランド線１２、２２に関しても同様である。
【００２３】
また、図３は、半導体装置の構造の他の例を示している。図３において、図２に示された構成と同様の構成には同じ符号が付され、その説明は適宜省略される。図３において、複数の交差点のうち、電源線１１ａ及び電源線２１ａに対応する交差点には、ビア３１が形成されている。また、電源線１１ｂと電源線２１ｂのいずれかに対応する交差点４１には、ビア３１が配置されていない。同様に、複数の交差点のうち、グランド線１２ａ及びグランド線２２ａに対応する交差点には、ビア３２が形成されている。また、グランド線１２ｂとグランド線２２ｂのいずれかに対応する交差点４２には、ビア３２が配置されていない。
【００２４】
図３において、Ｘ方向に延設された電源線１１は、Ｙ方向に“１１ａ、１１ａ、１１ｂ”の順で規則的に現れる。つまり、ビア３１は、Ｙ方向において、２本の電源線１１ａに対して連続に配置され、その次の電源線１１ｂには配置されない。また、Ｙ方向に延設された電源線２１は、Ｘ方向に“２１ａ、２１ｂ”の順で規則的に現れる。つまり、ビア３１は、複数の電源線２１に対して１本おきに配置されている。すなわち、複数のビア３１は、所定のルールに基づいて規則的に配置されている。グランド線１２、２２に関しても同様であり、複数のビア３２は、所定のルールに基づいて規則的に配置されている。
【００２５】
図４は、以上に説明された半導体装置１を設計するためのシステム（ＣＡＤ）の構成を示すブロック図である。この半導体装置設計システム５０は、演算処理装置５１、メモリ５２、設計プログラム５３、入力装置５４、表示装置５５、及び記憶装置５６を備えている。メモリ５２は、レイアウトが行われる作業領域として用いられ、それにはレイアウト空間が構築される。記憶装置５６は、例えばハードディスク装置により実現され、その記憶装置５６には、複数のセルを示すデータがセルライブラリ５７として格納されている。その複数のセルには、ＮＡＮＤゲート等の基本セル、ＲＡＭ等のマクロセルが含まれる。
【００２６】
演算処理装置５１は、メモリ５２や記憶装置５６にアクセス可能である。設計プログラム（自動レイアウトツール）５３は、演算処理装置５１によって実行されるコンピュータプログラムである。入力装置５４としては、キーボードやマウスが例示される。出力装置５５としては、ディスプレイが例示される。ユーザ（設計者）は、ディスプレイに表示された情報を参照しながら、入力装置５４を用いて様々なデータやコマンドを入力することが可能である。このような、半導体装置設計システム５０によって、半導体装置１のレイアウトを示すレイアウトデータ５８が作成される。作成されたレイアウトデータ５８は、例えば記憶装置５６に格納される。
【００２７】
設計プログラム５３の命令に従って演算処理装置５１が処理を実行することによって、以下に示される半導体装置の設計方法が実現される。
【００２８】
図５は、半導体装置の設計方法の一例を示すフローチャートである。まず、演算処理装置５１は、メモリ５２上に複数のレイアウト層を構築する。図６に概念的に示されているように、その複数のレイアウト層は、例えばレイアウト層Ｌ１〜Ｌ５を有している。レイアウト層Ｌ１は、例えば、上述の配線層Ｍ１に対応し、レイアウト層Ｌ４は、上述の配線層Ｍ４に対応する。
【００２９】
次に、電源配線の配置が行われる（ステップＳ１０）。具体的には、レイアウト層Ｌ１において、複数の電源線１１がＸ方向に沿って等間隔に配置される（図２参照）。また、レイアウト層Ｌ４において、複数の電源線２１がＹ方向に沿って等間隔に配置される。複数の電源線１１と複数の電源線２１は、複数の交差点においてオーバーラップする。グランド線に関しても同様である。つまり、レイアウト層Ｌ１において、複数のグランド線１２がＸ方向に沿って等間隔に配置される。また、レイアウト層Ｌ４において、複数のグランド線２２がＹ方向に沿って等間隔に配置される。
【００３０】
次に、ビア３１（ビア３２）の配置が行われる（ステップＳ２０）。具体的には、上述の複数の交差点から、ビア３１を配置するための一部の交差点が選択される。その一部の交差点は、その配置パターンが「規則的」になるように選択される。そのために、規則的な配置の基準となる「配置ルール」の設定が行われる（ステップＳ２１）。例えば、設計者は、入力装置５４を用いることによって、以下のような配置ルールを設定する（図２参照）。
【００３１】
Ｘ方向
（１ａ）ネット名：ＶＤＤ
（１ｂ）Ｘ方向オフセット値：Ｏｘ
（１ｃ）配線ピッチ：Ｐｘ
（１ｄ）配線層：Ｍ４
（１ｅ）配線主軸：Ｙ方向
（１ｆ）配線幅：Ｗｘ
【００３２】
Ｙ方向
（２ａ）ネット名：ＶＤＤ
（２ｂ）Ｙ方向オフセット値：Ｏｙ
（２ｃ）配線ピッチ：Ｐｙ
（２ｄ）配線層：Ｍ１
（２ｅ）配線主軸：Ｘ方向
（２ｆ）配線幅：Ｗｙ
【００３３】
この配置ルールにおいて、「ネット名」は、ネットリストにおける回路や配線の名前を示す。ネット名“ＶＤＤ”は電源線を示し、ネット名“ＧＮＤ”はグランド線を示す。「オフセット値」は、設計者がビア３１を配置したい配線（１１ａ、２１ａ）のうち配線領域２の座標原点から直近の１本と、その座標原点との距離を示す。「配線ピッチ」は、設計者がビア３１を配置したい配線（１１ａ、２１ａ）同士の距離（配線中心間の距離）を示す。「配線層」は、次のステップＳ２２で実行される「検索処理」が行われる対象を示す。「配線主軸」は、対象となる配線が延設されている方向を示す。「配線幅」は、対象となる配線の幅を示す。
【００３４】
次に、上記ステップＳ２１で設定された配置ルールに適合する構造、すなわち設計者がビア３１を配置したい構造の検索が実行される（ステップＳ２２）。例えば、Ｘ方向に対する配置ルールに応じて、“配線層Ｍ４において、座標「Ｏｘ＋Ｐｘ×ｉ（ｉは０以上の整数）」に位置し、Ｙ方向に延設された電源線２１”の検索が行われる。その結果、電源線２１ａ（図２参照）が自動的に抽出される。また、Ｙ方向に対する配置ルールに応じて、“配線層Ｍ１において、座標「Ｏｙ＋Ｐｙ×ｊ（ｊは０以上の整数）」に位置し、Ｘ方向に延設された電源線１１”の検索が行われる。その結果、電源線１１ａ（図２参照）が自動的に抽出される。
【００３５】
このように抽出された電源線１１ａと電源線２１ａがオーバーラップする交差点が、ビア３１が配置される対象となる交差点であり、上述の全ての交差点の中から自動的に選択される。選択された一部の交差点は、規則的な配置パターンを有している。例えば、図２に示される半導体装置１の設計が行われる場合、その一部の交差点は、複数の電源線１１に対して１本おきに選択されている。図３に示される半導体装置１’が設計される場合、電源線１１ａの繰り返し回数などが、配置ルールに追加されればよい。
【００３６】
次に、上記ステップＳ２２で選択された一部の交差点のそれぞれに、複数のビア３１が配置される（ステップＳ２３）。このようにして、ビア３１の配置が自動的に行われる。グランド線１２、２２に対するビア３２の配置も同様に行われる。
【００３７】
その後、記憶装置５６に格納されたセルライブラリ５７から、所望のセルを表すデータが読み出され、その読み出されたセルがレイアウト空間の所定の場所に配置される（ステップＳ３０）。例えば、ＲＡＭ等のマクロセルや、ＮＡＮＤ等の基本セルの配置が行われる。その後、詳細な配線が行われる（ステップＳ４０）。この工程では、各セル間が必要に応じて接続され、所望の機能が得られる。その後、作成されたレイアウトの検証が行われる（ステップＳ５０）。例えば、設計されたＬＳＩのタイミング解析などが行われる。このようにして、レイアウトデータ５８が作成され、記憶装置５６に格納される。
【００３８】
以上に説明された半導体装置１、及びその半導体装置１の設計技術による効果は、以下の通りである。本発明によれば、ビア３１、３２が上述の一部の交差点のみに配置される。よって、ビアが配置されない領域４１、４２に対しては、自由に配線をすることが可能となる。従って、配線性が向上する。
【００３９】
また、ビア３１、３２が一部の交差点のみに配置されるので、レイアウトデータ５８の量が削減される。チップによっては、交差点の数は全部で１０００万に及ぶ場合がある。ビア３１、３２が配置される交差点の数を、例えば１／３に減少させることによって、レイアウトデータ５８の量を大幅に削減することが可能である。これにより、レイアウトデータ５８からマスクデータを作成する場合など、レイアウトデータ５８を処理する際の計算機の負荷が低減される。
【００４０】
更に、本発明によれば、複数のビア３１、３２は、所定のルールに基づいて規則的に配置される。よって、レイアウトデータ５８において、それらビアを記述するデータ（言語）も、ある規則性を有することになる。例えば、ビア３１の座標を、既出の式を用いて、単に（Ｏｘ＋Ｐｘ×ｉ、Ｏｙ＋Ｐｙ×ｊ）と表すことが可能である。このような簡易性・規則性は、データ量及びデータ圧縮の観点から有利である。すなわち、本発明によれば、レイアウトデータ５８の量が削減され、且つ、レイアウトデータ５８の圧縮率が向上する。従って、そのレイアウトデータ５８を処理する際の計算機の負荷が低減される。
【００４１】
また、このような電源配線の構造は、ＡＳＩＣ（Application Specific Integrated Circuit）やＩＰコアに適用されてもよい。図７は、ＡＳＩＣの構造を概念的に示す断面図である。ＡＳＩＣにおいて、下地層６０は複数のマクロ回路を有しており、予め製造されている。その下地層６０の上のカスタマイズ層７０に、ユーザの要望に応じた回路が形成される。本発明に係る電源配線構造がＡＳＩＣに適用される場合、その電源配線は下地層６０に予め形成される。その場合、カスタマイズ層７０におけるビア７１は、下地層６０と同一のルールに基づいて形成される。つまり、図７に示されるように、カスタマイズ層７０におけるビア７１は、下地層６０中のビア３１に対応する位置に形成される。本発明によれば、下地層６０中におけるビア３１の配置はある規則性を有する。そのため、ユーザがカスタマイズ層７０においてビア７１を配置する際は、その規則性に基づいて、ビア７１の配置を容易に実行することが可能となる。ユーザは、ビア７１をどこに配置すればよいかを容易に把握することができる。また、ＣＰＵ等のＩＰコアの設計においても、この電源構造をそのまま使用することが可能である。このように、本発明によれば、ＡＳＩＣやＩＰコアの設計が容易になる。
【図面の簡単な説明】
【００４２】
【図１】図１は、従来の半導体装置の構造を示す平面図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の構造の一例を示す平面図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の構造の他の例を示す平面図である。
【図４】図４は、本発明の実施の形態に係る半導体装置設計システムの構成を示すブロック図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の設計方法を示すフローチャートである。
【図６】図６は、多層のレイアウト層を示す概念図である。
【図７】図７は、ＡＳＩＣの構造を示す断面図である。
【符号の説明】
【００４３】
１    半導体装置
２    配線領域
１１    電源線（Ｘ方向）
１２    グランド線（Ｘ方向）
２１    電源線（Ｙ方向）
２２    グランド線（Ｙ方向）
３１    電源線用ビア
３２    グランド線用ビア
５０    半導体装置設計システム
５１    演算処理装置
５２    メモリ
５３    設計プログラム
５４    入力装置
５５    出力装置
５６    記憶装置
５７    セルライブラリ
５８    レイアウトデータ
６０    下地層
７０    カスタマイズ層
７１    ビア
【図１】
2006196627.tif 000003
【図２】
2006196627.tif 000004
【図３】
2006196627.tif 000005
【図４】
2006196627.tif 000006
【図５】
2006196627.tif 000007
【図６】
2006196627.tif 000008
【図７】
2006196627.tif 000009