(57)【要約】【課題】  簡単な構成を採ることで、細線状素子領域に於けるソース領域及びドレイン領域からチャネル領域に向かって機械的な応力を効率良く印加し、キャリヤ移動度を向上させようとする。【解決手段】  細線状チャネル領域４を挟んで細線状ソース領域８及び細線状ドレイン領域９が配設された細線状素子領域と、細線状ソース領域８及び細線状ドレイン領域９それぞれの少なくとも側面を覆う圧縮或いは引張の応力を発生する応力発生膜１１或いは１２とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
細線状チャネル領域を挟んで細線状ソース領域及び細線状ドレイン領域が配設された細線状素子領域と、                                                                  細線状ソース領域及び細線状ドレイン領域それぞれの少なくとも側面を覆う圧縮或いは引張の応力を発生する応力発生膜と
を備えてなることを特徴とする細線状ＭＯＳＦＥＴを含む半導体装置。
【請求項２】
応力発生膜が細線状ソース領域及び細線状ドレイン領域それぞれの側面に形成されてなること
を特徴とする請求項１記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【請求項３】
応力発生膜が細線状ソース領域及び細線状ドレイン領域それぞれの頂面に形成されてなること
を特徴とする請求項１記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【請求項４】
応力発生膜がＳｉとの化合物で構成されてなること
を特徴とする請求項１記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【請求項５】
細線状ソース領域及び細線状ドレイン領域が絶縁膜上に在ること
を特徴とする請求項１記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化及び高速化の進展が著しい超微細化トランジスタの一つであって、大規模半導体集積回路を構成するのに用いて好適な細線状ＭＯＳＦＥＴと呼ばれる半導体装置に関する。
【背景技術】
【０００２】
現在、ＭＯＳＦＥＴの主流は、バルク基板に於ける表面チャネルを利用するプレーナー型ＭＯＳＦＥＴであって、その素子間分離にはＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法が多用されている。
【０００３】
また、ＭＯＳＦＥＴには、微細、低消費電力、低コストである新しいトランジスタ構造の開発が期待されていて、特に、４５ｎｍノード以降では、例えば、薄いシリコン層を絶縁分離した完全空乏型のＦＥＴや、３次元構造の例えば細線状ＭＯＳＦＥＴ（フィン型チャネルＦＥＴ）などのいわゆるマルチゲート型ＦＥＴが注目されている。
【０００４】
このようなＭＯＳＦＥＴのトランジスタ特性を改善する為、チャネル領域にストレスを印加してキャリヤ移動度を向上させ、電流駆動力を上昇させる試みがなされている。
【０００５】
従来のプレーナー型ＭＯＳＦＥＴに於いては、ＭＯＳＦＥＴに於けるゲート電極の上層にストレス膜を設けてチャネル領域に応力を印加する方法、ソース領域及びドレイン領域の基板を深く掘り込みストレス発生材料を埋め込むことでチャネル領域に応力を印加する方法などが知られている。
【０００６】
然しながら、前記したように、ＭＯＳＦＥＴが微細化されつつあるので、更に効率良く応力を印加し、トランジスタ特性を向上できる手段の開発が希求されている。
【０００７】
微細なＭＯＳＦＥＴの一種であるマルチゲート型ＦＥＴに於いては、例えば、幅１０ｎｍで高さが２０ｎｍの細線状チャネル領域を１本乃至複数本形成し、その両側面にゲート電極を設けた構造になっていて、細線状チャネル領域が１０ｎｍ程度以下である場合、ショートチャネル効果の抑制が期待されている。
【０００８】
図１７は公知技術に依る細線状素子領域をもつ細線状ＭＯＳＦＥＴを表す要部切断斜面図であり、図に於いて、２はシリコンからなる基板（図示せず）上に形成されたＳｉＯ2 からなる絶縁層、３はシリコンからなる細線状素子領域、６はＳｉＮ或いはＳｉＯ2 からなるキャップ膜、７は多結晶シリコン或いは金属シリサイドからなるゲート電極、１０はＳｉＯ2 からなるサイドウォールをそれぞれ示している。
【０００９】
図１８は図１７に見られる細線状ＭＯＳＦＥＴを表す要部切断平面図であり、図１９は図１８中の線Ｘ−Ｘで切断した要部切断側面図、図２０は図１８中の線Ｙ１−Ｙ１で切断した要部切断側面図側面図、図２１は図１８中の線Ｙ２−Ｙ２で切断した要部切断側面図である。尚、図１７に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、そして、４は細線状チャネル領域、５はゲート絶縁膜、８はソース領域、９はドレイン領域を示している。
【００１０】
前記細線状ＭＯＳＦＥＴに於いては、細線状素子領域３の両側面にゲート絶縁膜５を形成しなければならず、その加工時に発生するラフネスに起因するキャリヤ移動度の低下が問題となっている。また、イオンを増加させるには、細線状素子領域３を高くして実効的なゲート幅を大きくすることが考えられるが、その場合、ゲートリーク電流も増大する旨の問題も起こる。
【００１１】
そこで、前記したチャネル領域に応力を印加してキャリヤ移動度を向上させることが考えられるのであるが、その場合、ｎ−ＭＯＳＦＥＴに於いては、チャネル方向に引張応力を、また、ｐ−ＭＯＳＦＥＴに於いては、チャネル方向に圧縮応力を制御性良く印加することが必要である。
【００１２】
ところで、Ｓｉからなるストライプ状のトランジスタ形成アイランド部の延在方向両端に該アイランド部のストライプ幅よりも広い幅をもつ土台部を設け、該アイランド部と下地のシリコン基板とを分離するフィールド酸化膜に依って発生する応力を緩和する半導体装置が知られているが（例えば、特許文献１を参照。）、この半導体装置では、シリコン細線の底面部分を熱酸化することで基板と絶縁分離して応力を緩和するようにしているのであるが、本発明では、後記するように、特許文献１の発明とは逆に応力を印加することを目的にしている。そして、特許文献１の発明では、製造過程でシリコン細線の側壁に絶縁膜を形成する点で本発明と似ているようであるが、その絶縁膜はゲート絶縁膜を形成する際に除去しているので、最終的なトランジスタ構造では残らない。
【特許文献１】特開平６−３４２９１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明では、簡単な構成を採ることで、細線状素子領域に於けるソース領域及びドレイン領域からチャネル領域に向かって機械的な応力を効率良く印加し、キャリヤ移動度を向上させようとする。
【課題を解決するための手段】
【００１４】
本発明に依る細線状ＭＯＳＦＥＴを含む半導体装置に於いては、細線状チャネル領域を挟んで細線状ソース領域及び細線状ドレイン領域が配設された細線状素子領域と、細線状ソース領域及び細線状ドレイン領域それぞれの少なくとも側面を覆う圧縮或いは引張の応力を発生する応力発生膜とを備えてなることが基本になっている。
【発明の効果】
【００１５】
前記手段を採ることに依り、細線状素子領域に於けるソース領域及びドレイン領域からチャネル領域に向かって機械的応力を効率良く印加することが可能となり、細線状ＭＯＳＦＥＴに於けるキャリヤ移動度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
図１の（Ａ）及び（Ｂ）は応力を印加する手段を説明する為の細線状ＭＯＳＦＥＴを表す要部切断側面図であり、図１７乃至図２１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、（Ａ）はソース領域及びドレイン領域からチャネル領域に圧縮応力が印加される場合、そして、（Ｂ）はソース領域及びドレイン領域からチャネル領域に引張応力が印加される場合をそれぞれ説明している。
【００１７】
図１の（Ａ）では、ソース領域８の両側面、及び、ドレイン領域９の両側面にＳｉＯ2 或いはＳｉＧｅなどからなり、チャネル圧縮応力を発生する応力発生膜１１が形成されている。
【００１８】
図１の（Ｂ）では、ソース領域８の両側面、及び、ドレイン領域９の両側面にＳｉＮなどからなり、チャネル引張応力を発生する応力発生膜１２が形成されている。
【００１９】
応力発生膜１１或いは１２を形成するには、細線状ＭＯＳＦＥＴに於けるサイドウォール１０が形成された後、細線状素子領域３に於けるソース領域８及びドレイン領域９の両側面、また、必要あれば表面も露出させ、その後、熱酸化膜、熱窒化膜、ＳｉＧｅ膜など応力を発生する膜を形成すれば良い。
【００２０】
シリコンからなる細線状素子領域３の場合、チャネル圧縮応力の発生は、ソース領域８及びドレイン領域９の各側面にＳｉＯ2 或いはＳｉＧｅを成長させることに依って、ソース領域８及びドレイン領域９に於けるシリコンの格子間隔が伸び、図の黒矢印に見られる方向に応力が拡がり、これに依って、ゲート電極７直下のチャネル領域４に於いては、ソース領域８側及びドレイン領域９側の両方向から圧縮するように力が加わる。
【００２１】
これに対し、チャネル引張応力の発生は、ソース領域８及びドレイン領域９の各側面にＳｉＮなどを成長させることに依って、ソース領域８及びドレイン領域９に於けるシリコンの格子間隔が縮み、図の黒矢印に見られる方向に応力が拡がり、これに依って、ゲート電極７直下のチャネル領域４に於いては、ソース領域８側及びドレイン領域９側の両方向から引っ張るように力が加わる。
【００２２】
前記説明した手段に依って、（Ａ）の場合では、正孔の移動度が、そして、（Ｂ）の場合では、電子の移動度がそれぞれ向上し、そして、細線状素子領域３に於けるソース領域８とドレイン領域９との側壁に応力を生成する被膜を形成するのであるから、絶縁膜を用いても、電気的な接触が損なわれることはなく、従って、圧縮及び引張の両方の応力を印加することが可能である為、ｎ型及びｐ型の何れでも移動度を増加させることができる。
【実施例１】
【００２３】
図２乃至図１６は本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図であり、何れの図に於いても、（Ａ）は要部平面、（Ｂ）は（Ａ）の線Ｘ−Ｘに沿う切断面、（Ｃ）は（Ａ）の線Ｙ１−Ｙ１に沿う切断面、（Ｄ）は（Ａ）の線Ｙ２−Ｙ２に沿う切断面を示している。
【００２４】
図２参照
（１）
Ｓｉ基板１Ａ上にＳｉＯ2 層１Ｂ及び薄いＳｉ層１Ｃを積層したＳＯＩ基板１上にＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用してＳｉＯ2 或いはＳｉＮからなる第１マスク膜２１を形成し、次いで、リソグラフィ技術に於けるレジストプロセスを適用して第１マスク膜２１上にレジストからなる第２マスク膜２２を形成する。
【００２５】
図３参照
（２）
第２マスク膜２２の露光及び現像を行って細線状パターンを形成してから、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を適用することに依り、パターン化された第２マスク膜２２をマスクとして、第１マスク膜２１のエッチングを行ってパターン化する。
【００２６】
（３）
ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を適用することに依り、第１マスク膜２１をマスクとしてＳＯＩ基板１に於けるＳｉ層１Ｃをエッチングして細線状素子領域２３を形成する。
【００２７】
図４参照
（４）
引き続きＲＩＥ法を適用することに依り、ＳＯＩ基板１のＳｉＯ2 層１Ｂを表面から厚み方向の約１０ｎｍ程度までエッチングする。この理由は、細線状素子領域２３に於ける側壁加工形状を改善する為である。然しながら、この工程は、必要に応じて実施すれば良いので、以下の工程では、この工程を実施しなかったものとして説明する。
【００２８】
図５参照
（５）
熱酸化法、或いは、ＣＶＤ法を適用することに依り、細線状素子領域２３に於ける両側面及び頂面を覆うゲート絶縁膜２４を形成する。尚、ゲート絶縁膜２４は、細線状素子領域２３の両側面のみでなく、頂面にも形成されるので、その頂面に形成された部分をキャップ膜２４Ｃとする。また、ゲート絶縁膜２４の材料は、ＳｉＯ2 、ＳｉＯＮ、ＳｉＮ、ＨｆＯ、ＨｆＳｉＯ、Ｈｉｇｈ−ｋ材料などから選択して良い。
【００２９】
図６参照
（６）
ＣＶＤ法を適用することに依り、全面にゲート電極を作製する為の多結晶Ｓｉ膜２５を形成する。
【００３０】
図７参照
（７）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、多結晶Ｓｉ膜２５上に於いて細線状素子領域２３と直交する方向にゲート電極パターンのレジスト膜（図示せず）を形成し、次いで、ＲＩＥ法を適用し、前記レジスト膜をマスクとして多結晶Ｓｉ膜２５のパターニングを行ってゲート電極２５Ｇを形成する。
【００３１】
図８参照
（８）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜を形成し、次いで、そのＳｉＯ2 膜を異方性エッチングしてゲート電極２５Ｇの側面にサイドウォール２６を形成する。尚、サイドウォール２６の材料としては、ＳｉＯ2 をＳｉＮに代替して良い。
【００３２】
図９参照
（９）
イオン注入法を適用することに依り、ｐ型ＭＯＳの場合にはｎ型不純物イオンを、そして、ｎ型ＭＯＳの場合にはｐ型不純物イオンを注入してソース領域２７及びドレイン領域２８を形成する。
【００３３】
イオン注入は、ゲート電極２５Ｇを形成する前にチャネルドーピングを行い、ゲート電極２５Ｇの形成後にＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）やポケット注入などを行っても良い。
【００３４】
図１０参照
（１０）
ＲＩＥ法及びＨＦ系水溶液処理を適用することに依り、細線状素子領域２３上を覆っているキャップ膜２４Ｃのエッチングを行ってソース領域２７及びドレイン領域２８を表出させる。
【００３５】
図１１参照
（１１）
ＣＶＤ、例えば、ＵＨＶ−ＣＶＤ（ｕｌｔｒａ  ｈｉｇｈ  ｖａｃｕｕｍ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、工程（１０）で表出された細線状ソース領域２７及び細線状ドレイン領域２８を覆う例えばＳｉＧｅからなる厚さ１０ｎｍ〜２０ｎｍ程度の応力発生膜３０を形成する。尚、ＳｉＧｅをエッチングするには、Ｓｉと同様、ＲＩＥ法を用いて良い。
【００３６】
図１２
（１２）
ＣＶＤ法を適用することに依り、厚さ２００ｎｍのＳｉＯ2 からなる層間絶縁膜３１を形成し、次いで、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を適用することに依り、層間絶縁膜３１の研磨を行って平坦化する。
【００３７】
図１３
（１３）
リソグラフィ技術に於けるレジストプロセス、及び、エッチングガスをＣＦ4 とするＲＩＥ法を適用することに依り、層間絶縁膜３１のエッチングを行って、ソース領域２７及びドレイン領域２８の直上及びその近傍を露出する開口３１Ａを形成する。
【００３８】
図１４参照
（１４）
ＣＶＤ法を適用することに依り、開口３１Ａを充分に埋め込み、且つ、表面に展延する程度の厚さにＷ膜を形成し、次いで、ＣＭＰ法を適用し、層間絶縁膜３１が表出されるまでＷ膜の研磨を行ってソースコンタクトプラグ３２Ｓ及びドレインコンタクトプラグ３２Ｄを形成する。尚、ＷはＳｉ、ＳｉＧｅ、Ａｌなどに代替することができる。
【００３９】
図１５参照
（１４Ａ）
前記工程（１４）では、開口３１ＡにＷを埋め込んでソースコンタクトプラグ３２Ｓ及びドレインコンタクトプラグ３２Ｄを形成したが、Ｗを例えばＳｉＧｅからなる応力発生材料に代替することで、応力発生兼ソースコンタクトプラグ３３Ｓ及び応力発生兼ドレインコンタクトプラグ３３Ｄとすることができる。このようにした場合、図１１を用いて説明した工程（１１）で形成した応力発生膜３０は省略することができる。
【００４０】
図１６参照
（１４Ｂ）                                                                        図４を用いて説明した工程（４）では、ＳＯＩ基板１のＳｉＯ2 層１Ｂを厚み方向の中間までエッチングした例を挙げたが、その後、前記説明した工程（５）乃至工程（１３）と同じ工程を継続し、工程（１４）で作製した開口３１Ａを例えばＳｉＧｅからなる応力発生材料を埋め込み、応力発生兼ソースコンタクトプラグ３４Ｓ及び応力発生兼ドレインコンタクトプラグ３４Ｄとすることができる。
【００４１】
また、前記実施例では、ＳＯＩ基板１に於けるＳｉ層１Ｃの下地はＳｉＯ2 膜１Ｂになっているが、これを省略して、Ｓｉバルク基板にしても良く、更にまた、ソース領域及びドレイン領域はＳｉの他にＮｉＳｉ、ＣｏＳｉなども用いることができる。
【００４２】
本発明に於いては、前記説明した実施例を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００４３】
（付記１）
細線状チャネル領域を挟んで細線状ソース領域及び細線状ドレイン領域が配設された細線状素子領域と、                                                                  細線状ソース領域及び細線状ドレイン領域それぞれの少なくとも側面を覆う圧縮或いは引張の応力を発生する応力発生膜と
を備えてなることを特徴とする細線状ＭＯＳＦＥＴを含む半導体装置。
【００４４】
（付記２）
応力発生膜が細線状ソース領域及び細線状ドレイン領域それぞれの側面に形成されてなること
を特徴とする（付記１）記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【００４５】
（付記３）
応力発生膜が細線状ソース領域及び細線状ドレイン領域それぞれの頂面に形成されてなること
を特徴とする（付記１）記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【００４６】
（付記４）
応力発生膜がＳｉとの化合物で構成されてなること
を特徴とする（付記１）記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【００４７】
（付記５）
細線状ソース領域及び細線状ドレイン領域が絶縁膜上に在ること
を特徴とする（付記１）記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【００４８】
（付記６）
細線状ソース領域及び細線状ドレイン領域がＳｉとの化合物、或いは、金属からなること
を特徴とする（付記５）記載の細線状ＭＯＳＦＥＴを含む半導体装置。
【図面の簡単な説明】
【００４９】
【図１】応力を印加する手段を説明する為の細線状ＭＯＳＦＥＴを表す要部切断側面図である。
【図２】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図３】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図４】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図５】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図６】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図７】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図８】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図９】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１０】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１１】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１２】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１３】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１４】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１５】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１６】本発明の半導体装置を製造する工程を説明する為の工程要所に於ける細線状ＭＯＳＦＥＴを表す要部説明図である。
【図１７】公知技術に依る細線状素子領域をもつ細線状ＭＯＳＦＥＴを表す要部切断斜面図である。
【図１８】図１７に見られる細線状ＭＯＳＦＥＴを表す要部切断平面図である。
【図１９】図１８中の線Ｘ−Ｘで切断した要部切断側面図である。
【図２０】図１８中の線Ｙ１−Ｙ１で切断した要部切断側面図である。
【図２１】図１８中の線Ｙ２−Ｙ２で切断した要部切断側面図である。
【符号の説明】
【００５０】
１  ＳＯＩ基板
１Ａ  Ｓｉ基板
１Ｂ  ＳｉＯ2 層
１Ｃ  Ｓｉ層
２  ＳｉＯ2 からなる絶縁層
３  シリコンからなる細線状素子領域
４  細線状チャネル領域
５  ゲート絶縁膜
６  ＳｉＮ或いはＳｉＯ2 からなるキャップ膜
７  多結晶シリコン或いは金属シリサイドからなるゲート電極
８  ソース領域
９  ドレイン領域
１０  ＳｉＯ2 からなるサイドウォール
１１  圧縮応力発生膜
１２  引張応力発生膜
【図１】
2006196757.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006196757.tif 000017
【図１６】
2006196757.tif 000018
【図１７】
2006196757.tif 000019
【図１８】
2006196757.tif 000020
【図１９】
2006196757.tif 000021
【図２０】
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【図２１】
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