(57)【要約】【課題】  データを蓄積するための記憶材料体として均質な結晶性を有するクロスポイント構造の半導体記憶装置の製造方法を提供する。【解決手段】  同方向に延伸する複数の上部電極配線Ｔと上部電極配線Ｔの延伸方向と直交する方向に延伸する複数の下部電極配線Ｂを備え、上部電極配線Ｔと下部電極配線Ｂの間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、複数の下部電極配線Ｂとその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して複数の下部電極配線Ｂを形成する下部電極配線形成工程と、複数の下部電極配線Ｂ上に、記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、下部電極配線形成工程と記憶材料体膜堆積工程の間に、熱処理によるアニールを施して、下部電極配線Ｂの表面の研磨によるダメージを回復するアニール工程と、を有する。【選択図】  図１
2006196516.tif 000002
【特許請求の範囲】
【請求項１】
同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
前記複数の下部電極配線とその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して前記複数の下部電極配線を形成する下部電極配線形成工程と、
前記複数の下部電極配線上に、前記記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、
前記下部電極配線形成工程と前記記憶材料体膜堆積工程の間に、熱処理によるアニールを施すアニール工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記アニール工程における前記熱処理の加熱温度が３００℃乃至８００℃の範囲内にあることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
前記複数の下部電極配線とその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して前記複数の下部電極配線を形成する下部電極配線形成工程と、
前記複数の下部電極配線上に、前記記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、
前記記憶材料体膜堆積工程の以降に、熱処理によるアニールを施すアニール工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記アニール工程における前記熱処理の加熱温度が３００℃乃至８００℃の範囲内にあることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
前記複数の下部電極配線とその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して前記複数の下部電極配線を形成する下部電極配線形成工程と、
前記複数の下部電極配線上に、前記記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、
前記記憶材料体膜上に前記上部電極配線の材料となる第２電極膜を堆積する第２電極膜堆積工程と、
前記第２電極膜をエッチングすることにより前記上部電極配線を形成する上部電極配線形成工程と、
前記上部電極配線間に残存する前記記憶材料体膜をエッチングして前記記憶材料体を形成する記憶材料体形成工程と、
前記記憶材料体形成工程の以降に、熱処理によるアニールを施すアニール工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記記憶材料体膜上に前記上部電極配線の材料となる第２電極膜を堆積する第２電極膜堆積工程と、
前記第２電極膜をエッチングすることにより前記上部電極配線を形成する上部電極配線形成工程と、
前記上部電極配線間に残存する前記記憶材料体膜をエッチングして前記記憶材料体を形成する記憶材料体形成工程と、
前記記憶材料体形成工程の以降に、熱処理によるアニールを施すアニール工程と、を有することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置の製造方法。
【請求項７】
前記記憶材料体形成工程の以降のアニール工程における前記熱処理の加熱温度が３００℃乃至８００℃の範囲内にあることを特徴とする請求項５または６に記載の半導体記憶装置の製造方法。
【請求項８】
前記下部電極配線形成工程が、
半導体基板上に前記下部電極配線の材料となる第１電極膜を堆積する工程と、
前記第１電極膜をエッチングすることにより前記下部電極配線を形成する工程と、
前記下部電極配線上に前記絶縁膜を堆積する工程と、
前記絶縁膜を前記下部電極配線の表面が露出するまで研磨する工程と、を有することを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置の製造方法。
【請求項９】
前記下部電極配線形成工程が、
半導体基板上に前記絶縁膜を堆積する工程と、
前記絶縁膜を加工することによりストライプ状に段差を形成する工程と、
前記下部電極配線の材料となる第１電極膜を前記段差の形成された前記絶縁膜上に堆積する工程と、
前記第１電極膜を前記絶縁膜の表面が露出するまで研磨する工程と、を有することを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１０】
前記記憶材料体膜が、Ｐｒ，Ｃａ，Ｌａ，Ｓｒ，Ｇｄ，Ｎｄ，Ｂｉ，Ｂａ，Ｙ，Ｃｅ，Ｐｂ，Ｓｍ，Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ，Ｔｉ，Ｃｕ，Ｍｎ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１１】
前記記憶材料体膜が、
Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れか１種の元素)、
Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れか１種の２価のアルカリ土類金属）、
ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れか１種の３価の希土類元素）、
Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、
Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、
Ｎｄ１−ＸＧｄＸＭｎＯ３系、
の内の何れか１つの一般式（但し、０≦ｘ≦１，０≦ｚ＜１）で表される系のペロブスカイト構造の酸化物であることを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１２】
前記下部電極配線材料が、白金族金属の貴金属単体、前記貴金属をベースとした合金、Ｉｒ，Ｒｕ，Ｒｅ，Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３），ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３），ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項１〜１１の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１３】
前記上部電極配線材料が、白金族金属の貴金属、Ａｇ，Ａｌ，Ｃｕ，Ｎｉ，Ｔｉ，Ｔａの中から選択される金属単体またはその合金、Ｉｒ，Ｒｕ，Ｒｅ，Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３），ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３），ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項１〜１２の何れか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、より詳細には、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
一般的に、ＤＲＡＭ、ＮＯＲ型フラッシュメモリ、ＦｅＲＡＭ等の半導体記憶装置は、メモリを蓄積する素子部分と、このメモリ素子を選択するための選択トランジスタとを備えて１つのメモリセルが構成されている。これに対し、クロスポイント構造のメモリセルは、この選択トランジスタを廃して、ビット線とワード線の交点（クロスポイント）にメモリデータを蓄積する記憶材料体のみを配して形成される。このクロスポイント構造のメモリセル構成は、選択されたビット線とワード線の交点の蓄積データを、選択トランジスタを用いずに直接読み出すことになるため、選択メモリセルに接続する選択ビット線或いは選択ワード線に接続する非選択メモリセルを介して流れる寄生電流が、選択メモリセルを流れる読み出し電流に重畳することによる動作スピードの遅延、消費電流の増大等の問題があるものの、単純な構造であるためメモリセル面積の縮小による大容量化が可能であるとして注目されている。
【０００３】
該クロスポイント構造のメモリデバイスが、ＭＲＡＭ（磁気抵抗メモリ）、及び、ＦｅＲＡＭ（強誘電体メモリ）に対して提案されている。例えば、下記の特許文献１の図２に、強磁性トンネル磁気抵抗効果（ＴＭＲ効果：Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）、即ち磁化方向の違いによる抵抗変化を利用するＭＲＡＭに対して、クロスポイント構造を適用した例が開示されており、また、下記の特許文献２の図２等に、強誘電体特性（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）、即ち電界による残留分極の違いを利用するＦｅＲＡＭに対して、クロスポイント構造を適用した例が開示されている。
【０００４】
更に、例えば、下記の特許文献３に、巨大磁気抵抗効果（ＣＭＲ効果：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）、即ち電界による抵抗変化効果を有するペロブスカイト構造の材料を、メモリデータを蓄積する記憶材料体に適用したクロスポイント構造の半導体記憶装置及びその製造方法が提案されている。
【０００５】
この電界による抵抗変化効果を利用するクロスポイント構造の半導体記憶装置の製造方法として、最も簡便な手法を以下に説明する。図１は、クロスポイント構造のメモリセルの平面レイアウト図である。Ｒ１で指示された領域が下部電極配線Ｂの配線パターンを定義する領域を、Ｒ２で指示された領域が上部電極配線Ｔの配線パターンを定義する領域を夫々示す。ここで、上部電極配線Ｔと下部電極配線Ｂの何れか一方がワード線となり、他方がビット線となる。また、図１８（ａ），（ｂ）乃至図２３（ａ），（ｂ）は従来の製造方法を工程順に示したものであり、図１８（ａ）乃至図２３（ａ）は、図１のＸ−Ｘ´に沿った垂直断面図を、図１８（ｂ）乃至図２３（ｂ）は、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示したものである。
【０００６】
先ず、トランジスタ回路等（図示せず）を形成したシリコン半導体基板上１１にメモリセル下の層間絶縁膜１２を形成した後、トランジスタ回路等の存在により発生する段差を緩和するために、所謂ＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄ）により表面を平坦化する。
【０００７】
続いて、下部電極配線Ｂとなる電極材料膜１３を全面に堆積した後、フォトリソグラフィの手法によって、ストライプ状（ライン＆スペース）にパターンニングしたレジストＲ１をマスクとして、電極材料膜１３をエッチングすることにより、図１８（ａ），（ｂ）に示すような下部電極配線Ｂを形成する。
【０００８】
次に、レジストＲ１を除去した後、図１９（ａ），（ｂ）に示すように、隣接する下部電極配線Ｂ間の領域を埋め込むのに十分な膜厚の絶縁膜１４を全面に堆積する。
【０００９】
次に、所謂ＣＭＰ法（化学的機械的研磨法）により、絶縁膜１４を下部電極配線Ｂの表面レベルまで研磨する。この結果、図２０（ａ），（ｂ）に示すように、下部電極配線Ｂ間が絶縁膜１４で埋め込まれる。埋め込まれた絶縁膜１４の表面と下部電極配線Ｂの表面とが略同じ高さになることにより、表面全体が略平滑な構造が形成される。該研磨工程の目的は、引き続いて成膜される抵抗体膜をでき得る限り平坦な表面上に成膜することにある。これは、後工程の抵抗体膜のエッチングにおいて、抵抗体膜と下部電極膜との間にエッチングの選択比が無いため、下部電極の段差上に抵抗体膜を成膜するのが困難なことに因る。
【００１０】
次に、データを蓄積するための記憶材料体となる巨大磁気抵抗効果を有するペロブスカイト構造の抵抗体膜１５（記憶材料体膜）を全面に成膜する。引き続き上部電極配線Ｔとなる電極材料膜１６を全面に成膜することにより、図２１（ａ），（ｂ）に示すような構造になる。
【００１１】
次に、フォトリソグラフィの手法によってストライプ状（ライン＆スペース）にパターンニングしたレジストＲ２をマスクとして、上記電極材料膜１６をエッチングすることにより、上部電極配線Ｔを形成する。更に、上部電極配線Ｔ間に残存する抵抗体膜１５をエッチングして除去することにより、図２２（ａ），（ｂ）に示すような構造になる。
【００１２】
次に、レジストＲ２を除去した後、図２３（ａ），（ｂ）に示すように、メタル配線下の層間絶縁膜１７を全面に堆積する。その後、下部電極配線Ｂ、上部電極配線Ｔ、メモリセル以外のトランジスタ回路等へのコンタクト（コンタクト形成部は図示せず）を形成し、メタル配線（図示せず）を行う。
【００１３】
【特許文献１】特開２００１−２７３７５７号公報
【特許文献２】特開２００３−２８８７８４号公報
【特許文献３】特開２００３−６８９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来の製造方法には、以下に説明する２つの問題点がある。
【００１５】
先ず、上記従来の製造方法では、図２０（ａ），（ｂ）に示す下部電極配線Ｂの段差を緩和するための絶縁膜１４の研磨工程において、下部電極配線Ｂ上に堆積した絶縁膜１４の膜厚、及び、研磨レートのシリコン基板面内全体のばらつきを補償するために、下部電極配線Ｂの表面がある程度研磨に晒されることを回避できない。即ち、シリコン基板面内に亘って研磨不足（下部電極配線Ｂ上の絶縁膜残り）を発生させないために、絶縁膜１４の膜厚が薄い領域、研磨レートが速い領域ほど、下部電極配線Ｂの表面はより多くのオーバー研磨を受ける。該オーバー研磨によって、下部電極配線Ｂの表面に下部電極材料の結晶性が乱れたダメージ層Ｄ１が形成される。
【００１６】
データを蓄積する記憶材料体として用いられる、電界による抵抗変化効果を有するペロブスカイト構造の材料からなる抵抗体膜は、下部電極上にエピタキシャル薄膜（単結晶状薄膜）として成膜するのが望ましい。エピタキシャル薄膜はその結晶性に関して、下地層となる下部電極表面との関係が重要となる。抵抗体膜は、上記ダメージ層Ｄ１上に成膜されると、下地の影響を受け、結晶方位が不均一な膜になる。抵抗体膜の結晶性の劣化は、抵抗値と抵抗変化率のばらつきを引き起こし、メモリ動作上の電気的特性の低下を招く。
【００１７】
また、上記従来の製造方法の第２の問題点として、図２２（ａ），（ｂ）に示す抵抗体膜１５の加工は、一般的に異方性ドライエッチングの手法で行われるが、加工の際にエッチングした抵抗体膜１５の側壁面に、プラズマイオン等によるエッチングダメージが入る。また、エッチング時の化学反応により堆積物が生成されるので、この堆積物の除去を目的とした薬液処理を行うが、この際、薬液によるダメージが抵抗体膜１５の側壁面に入る。
【００１８】
抵抗体膜１５の該ダメージ領域（ダメージ層Ｄ２）の結晶性は、内部の結晶性とは異なる。また、電荷がトラップされ易い準位を形成してしまう。このため、該ダメージ領域の影響を受けて、スイッチング特性が安定しない、データリテンション（保持特性）が悪い等の問題を引き起こす。下部電極配線及び上部電極配線の加工寸法が微細化して、両配線の交差面積（クロスポイントの領域）が小さくなるほど、該ダメージ領域の影響が顕著となり、微細化への障害となる。
【００１９】
本発明は、上記問題点に鑑みてなされたものであり、従来の製造方法で発生したダメージ層の回復を目的とし、データを蓄積するための記憶材料体として均質な結晶性を有するクロスポイント構造の半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、前記複数の下部電極配線とその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して前記複数の下部電極配線を形成する下部電極配線形成工程と、前記複数の下部電極配線上に、前記記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、前記下部電極配線形成工程と前記記憶材料体膜堆積工程の間に、熱処理によるアニールを施すアニール工程と、を有することを第１の特徴とする。
【００２１】
また、本発明に係る半導体記憶装置の製造方法は、上記第１の特徴のアニール工程に代えて、前記記憶材料体膜堆積工程の以降に、熱処理によるアニールを施すアニール工程を有することを第２の特徴とする。
【００２２】
更に、本発明に係る半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極配線と前記上部電極配線の延伸方向と直交する方向に延伸する複数の下部電極配線を備え、前記上部電極配線と前記下部電極配線の間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、前記複数の下部電極配線とその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して前記複数の下部電極配線を形成する下部電極配線形成工程と、前記複数の下部電極配線上に、前記記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、前記記憶材料体膜上に前記上部電極配線の材料となる第２電極膜を堆積する第２電極膜堆積工程と、前記第２電極膜をエッチングすることにより前記上部電極配線を形成する上部電極配線形成工程と、前記上部電極配線間に残存する前記記憶材料体膜をエッチングして前記記憶材料体を形成する記憶材料体形成工程と、前記記憶材料体形成工程の以降に、熱処理によるアニールを施すアニール工程と、を有することを第３の特徴とする。
【００２３】
ここで、上記各特徴の半導体記憶装置の製造方法において、夫々の前記アニール工程における前記熱処理の加熱温度が３００℃乃至８００℃の範囲内にあることを特徴とする。
【００２４】
更に、上記各特徴の半導体記憶装置の製造方法において、前記下部電極配線形成工程は、半導体基板上に前記下部電極配線の材料となる第１電極膜を堆積する工程と、前記第１電極膜をエッチングすることにより前記下部電極配線を形成する工程と、前記下部電極配線上に前記絶縁膜を堆積する工程と、前記絶縁膜を前記下部電極配線の表面が露出するまで研磨する工程とを有するか、或いは、半導体基板上に前記絶縁膜を堆積する工程と、前記絶縁膜を加工することによりストライプ状に段差を形成する工程と、前記下部電極配線の材料となる第１電極膜を前記段差の形成された前記絶縁膜上に堆積する工程と、前記第１電極膜を前記絶縁膜の表面が露出するまで研磨する工程とを有することを特徴とする。
【００２５】
更に、上記各特徴の半導体記憶装置の製造方法において、前記記憶材料体膜が、Ｐｒ，Ｃａ，Ｌａ，Ｓｒ，Ｇｄ，Ｎｄ，Ｂｉ，Ｂａ，Ｙ，Ｃｅ，Ｐｂ，Ｓｍ，Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ，Ｔｉ，Ｃｕ，Ｍｎ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であることを特徴とする。
【００２６】
また、上記各特徴の半導体記憶装置の製造方法において、前記記憶材料体膜が、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れか１種の元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れか１種の２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れか１種の３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（但し、０≦ｘ≦１，０≦ｚ＜１）で表される系のペロブスカイト構造の酸化物であることを特徴とする。
【００２７】
更に、上記各特徴の半導体記憶装置の製造方法において、前記上部電極配線材料が、白金族金属の貴金属、Ａｇ，Ａｌ，Ｃｕ，Ｎｉ，Ｔｉ，Ｔａの中から選択される金属単体またはその合金、Ｉｒ，Ｒｕ，Ｒｅ，Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３），ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３），ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする。
【発明の効果】
【００２８】
本発明に係る半導体記憶装置の製造方法では、下部電極配線表面のダメージ層Ｄ１を回復させるために熱処理によるアニール工程を設けているので、下部電極配線上にエピタキシャル薄膜に近い膜質の抵抗体膜を成膜できる。このため、抵抗体膜の結晶性に起因する抵抗値のばらつきが改善される。
【００２９】
また、本発明に係る半導体記憶装置の製造方法では、下部電極配線表面のダメージ層Ｄ１上に成膜した抵抗体膜をエピタキシャル薄膜に近い膜質に変化させる目的の熱処理によるアニール工程を設けているので、同様に抵抗値のばらつきが改善される。
【００３０】
また、本発明に係る半導体記憶装置の製造方法では、抵抗体膜の側壁面のダメージ層Ｄ２を回復させるために熱処理によるアニール工程を設けているので、クロスポイント領域の全体に亘って均一な膜質の抵抗体膜を形成できる。このため、電極線幅に対する特性の依存性が改善され、素子の微細化が可能となる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係るクロスポイント構造の半導体記憶装置の製造方法（以下、適宜「本発明方法」と称す。）の実施の形態につき、４つの実施形態に分けて、図面に基づいて詳細に説明する。
【００３２】
図１は、本発明方法で形成されるメモリセル及びメモリセルアレイを形成するための平面レイアウト図であり、Ｒ１で指示された領域が下部電極配線Ｂの配線パターンを定義する領域を、Ｒ２で指示された領域が上部電極配線Ｔの配線パターンを定義する領域を夫々示す。当該平面レイアウト図は、従来のクロスポイント構造のメモリセルと同じである。尚、以下の各実施形態では、メモリセルの記憶材料体として巨大磁気抵抗効果を有するＣＭＲ材料（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３  ）薄膜を用いてクロスポイント構造のメモリセル及びメモリセルアレイを構成したＲＲＡＭを一例として、そのメモリセルアレイ構成の具体的な製造方法を示す。
【００３３】
〈第１実施形態〉
図２（ａ），（ｂ）乃至図７（ａ），（ｂ）に、本発明方法の第１実施形態を工程順に示す。図２（ａ）乃至図７（ａ）は、図１のＸ−Ｘ´に沿った垂直断面図を、図２（ｂ）乃至図７（ｂ）は、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示したものである。尚、本発明において「垂直」は、特に断らない限り、半導体基板１１の表面に対して垂直な場合を意味する。
【００３４】
先ず、従来の製造方法と同様に、トランジスタ回路等（図示せず）を形成したシリコン半導体基板１１上にメモリセル下の層間絶縁膜としてＢＰＳＧ膜１２を膜厚１３００ｎｍで形成し、ＣＭＰ法（化学的機械的研磨法）により６００ｎｍまで研磨し、表面を平坦化する。続いて、図２（ａ），（ｂ）に示すように、下部電極配線ＢとなるＰｔ膜１３（第１電極膜に相当）を全面にスパッタする。本実施形態では、膜厚２００ｎｍのＰｔ膜１３を堆積した。
【００３５】
次に、図３（ａ），（ｂ）に示すように、フォトリソグラフィの手法によってストライプ状（ライン＆スペース）にパターンニングしたレジストＲ１をマスクとして、Ｐｔ膜１３をエッチングすることにより、下部電極配線Ｂを形成する。本実施形態では、ライン幅０．３μｍ、スペース幅０．３μｍのストライプ状のレジストパターンを用いて、エッチングを行った。
【００３６】
次に、レジストＲ１を除去した後、図４（ａ），（ｂ）に示すように、下部電極配線Ｂ間を埋め込むのに十分な膜厚の絶縁膜であるシリコン酸化膜１４を全面に堆積する。本実施形態では、膜厚４００ｎｍのシリコン酸化膜を堆積した。
【００３７】
次に、ＣＭＰ法（化学的機械的研磨法）によりシリコン酸化膜１４を下部電極配線Ｂの表面レベルまで研磨する。以上が、下部電極配線Ｂを形成する下部電極配線形成工程である。
【００３８】
当該下部電極配線形成工程における最後の研磨工程の結果、図５（ａ），（ｂ）に示すように、下部電極配線Ｂ間をシリコン酸化膜１４で埋め込み、埋め込まれたシリコン酸化膜１４の表面と下部電極配線Ｂの表面を略同じ高さに平滑化することにより、表面全体が略一様な平面状の構造が形成される。しかしながら、当該研磨工程によって、図５（ａ），（ｂ）に模式的に示すように、下部電極配線Ｂの表面に下部電極材料の結晶性が乱れたダメージ層Ｄ１が形成される。
【００３９】
次に、上記ダメージ層Ｄ１の回復を目的として、アニール工程を行う。本実施形態では、５００℃の温度、常圧（１０１３Ｐａ）、Ｎ２雰囲気中で３０分間熱処理を行った。当該アニール工程により、図６（ａ），（ｂ）に模式的に示すように、下部電極配線Ｂの表面のダメージ層Ｄ１が無くなる。即ち、下部電極配線Ｂの表面の結晶性が回復する。
【００４０】
次に、図７（ａ），（ｂ）に示すように、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３  ）を材料とする記憶材料体膜である抵抗体膜１５を下部電極配線Ｂとシリコン酸化膜１４の表面に形成する（記憶材料体膜堆積工程）。本実施形態の記憶材料体膜堆積工程においては、下地のダメージ層Ｄ１が無くなったので、結晶方位が均一なエピタキシャル薄膜（単結晶状薄膜）が形成できる。
【００４１】
〈第２実施形態〉
次に、本発明方法の第２実施形態を、図面に基づいて詳細に説明する。第２実施形態は、上記第１実施形態の変形例で、第１実施形態とは、下部電極配線Ｂを形成する下部電極配線形成工程が異なる。図８（ａ），（ｂ）乃至図１２（ａ），（ｂ）に、本発明方法の第２実施形態を工程順に示す。図８（ａ）乃至図１２（ａ）は、図１のＸ−Ｘ´に沿った垂直断面図を、図８（ｂ）乃至図１２（ｂ）は、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示したものである。
【００４２】
先ず、従来の製造方法と同様に、トランジスタ回路等（図示せず）を形成したシリコン半導体基板１１上にメモリセル下の層間絶縁膜としてＢＰＳＧ膜１２を膜厚１３００ｎｍで形成し、ＣＭＰ法（化学的機械的研磨法）により８００ｎｍまで研磨し、表面を平坦化する。続いて、図８（ａ），（ｂ）に示すように、フォトリソグラフィの手法によってストライプ状（ライン＆スペース）にパターンニングしたレジストＲ１´をマスクとして、ＢＰＳＧ膜１２をエッチングすることにより、ＢＰＳＧ膜１２の表面に高さｄの段差（ストライプ状の凹凸）を形成する。本実施形態では、ライン幅０．３μｍ、スペース幅０．３μｍのストライプ状のレジストパターンを用いてエッチングを行い、高さ２００ｎｍの段差を形成した。
【００４３】
次に、レジストＲ１´を除去した後、図９（ａ），（ｂ）に示すように、上記ＢＰＳＧ膜１２の表面の段差間を埋め込むのに十分な膜厚の下部電極配線ＢとなるＰｔ膜１３（第１電極膜に相当）を全面に堆積する。本実施形態では、膜厚３００ｎｍのＰｔ膜１３を堆積した。
【００４４】
次に、ＣＭＰ法（化学的機械的研磨法）でＰｔ膜１６を層間絶縁膜表面レベルまで研磨することにより、図１０（ａ），（ｂ）に示すように、ＢＰＳＧ膜１２の段差間に下部電極配線Ｂを形成する。以上が、下部電極配線Ｂを形成する下部電極配線形成工程である。しかしながら、当該下部電極配線形成工程における最後の研磨工程によって、図１０（ａ），（ｂ）に模式的に示すように、下部電極配線Ｂの表面に下部電極材料の結晶性が乱れたダメージ層Ｄ１が形成される。
【００４５】
次に、上記ダメージ層Ｄ１の回復を目的として、第１実施形態と同様にアニール工程を行う。本実施形態では、５００℃の温度、常圧（１０１３Ｐａ）、Ｎ２雰囲気中で３０分間熱処理を行った。当該アニール工程により、図１１（ａ），（ｂ）に模式的に示すように、下部電極配線Ｂの表面のダメージ層Ｄ１が無くなる。即ち、下部電極配線Ｂの表面の結晶性が回復する。
【００４６】
次に、図１２（ａ），（ｂ）に示すように、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３  ）を材料とする記憶材料体膜である抵抗体膜１５を下部電極配線Ｂとシリコン酸化膜１４の表面に形成する（記憶材料体膜堆積工程）。本実施形態の記憶材料体膜堆積工程においては、下地のダメージ層Ｄ１が無くなったので、結晶方位が均一なエピタキシャル薄膜（単結晶状薄膜）が形成できる。
【００４７】
〈第３実施形態〉
次に、本発明方法の第３実施形態を、図面に基づいて詳細に説明する。第３実施形態は、上記第１実施形態または第２実施形態の変形例で、第１実施形態または第２実施形態とは、アニール工程の実行順とその目的が異なる。図１３（ａ），（ｂ）及び図１４（ａ），（ｂ）に、本発明方法の第３実施形態の特徴部分を工程順に示す。図１３（ａ）及び図１４（ａ）は、図１のＸ−Ｘ´に沿った垂直断面図を、図１３（ｂ）及び図１４（ｂ）は、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示したものである。
【００４８】
先ず、上記第１実施形態または第２実施形態の下部電極配線形成工程により下部電極配線Ｂを形成し、形成された下部電極配線Ｂを有する半導体基板上、つまり、下部電極配線Ｂとシリコン酸化膜１４の表面に、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３  ）を材料とする記憶材料体膜である抵抗体膜（ＰＣＭＯ膜）１５を形成する（記憶材料体膜堆積工程）。
【００４９】
引き続き、上部電極配線ＴとなるＰｔ膜１６（第２電極膜に相当）を全面に堆積する（第２電極膜堆積工程）。本実施形態では、上述の下部電極配線形成工程により形成した下部電極配線Ｂとシリコン酸化膜１４の表面に、膜厚１００ｎｍのＰＣＭＯ膜１５と、膜厚２００ｎｍのＰｔ膜１６を順次堆積することにより、図１３（ａ），（ｂ）に示す構造になった。
【００５０】
しかしながら、上記第１実施形態または第２実施形態と異なり、上記記憶材料体膜堆積工程の前にアニール工程を行っていないため、形成されたＰＣＭＯ膜１５は、下部電極配線Ｂの表面のダメージ層Ｄ１の影響により結晶方位が不均一な膜質となっている。
【００５１】
次に、Ｐｔ膜１６を成膜した直後に、ＰＣＭＯ膜１５を結晶方位が均一なエピタキシャル薄膜（単結晶状薄膜）に変化させることを目的として、アニール工程を行った。本実施形態では、５００℃の温度、常圧（１０１３Ｐａ）、Ｎ２雰囲気中で３０分間熱処理を行った。尚、当該アニール工程は、必ずしもＰｔ膜１６を成膜した直後に行う必要はなく、ＰＣＭＯ膜１５の成膜後であればよい。例えば、図１４（ａ），（ｂ）に示すような構造に対して、即ち、Ｐｔ膜１６をパターニングして形成した上部電極配線Ｔ上に、メタル配線下の層間絶縁膜１７を堆積した直後に、当該アニール工程を施してもよい。
【００５２】
〈第４実施形態〉
次に、本発明方法の第４実施形態を、図面に基づいて詳細に説明する。第４実施形態は、上記第１乃至第３実施形態の後工程に関するもので、上部電極配線ＴとなるＰｔ膜１６を堆積するまでの処理は、第１乃至第３実施形態の何れかの各工程を用いる。図１５（ａ），（ｂ）乃至図１７（ａ），（ｂ）に、本発明方法の第４実施形態を工程順に示す。図１５（ａ）乃至図１７（ａ）は、図１のＸ−Ｘ´に沿った垂直断面図を、図１５（ｂ）乃至図１７（ｂ）は、図１のＹ−Ｙ´に沿った垂直断面図を、夫々示したものである。
【００５３】
先ず、上記第１実施形態または第２実施形態の下部電極配線形成工程により下部電極配線Ｂを形成し、形成された下部電極配線Ｂを有する半導体基板上、つまり、下部電極配線Ｂとシリコン酸化膜１４の表面に、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３  ）を材料とする記憶材料体膜である抵抗体膜（ＰＣＭＯ膜）１５を形成する（記憶材料体膜堆積工程）。本実施形態では、上記第１実施形態または第２実施形態と同様のアニール工程を、ＰＣＭＯ膜１５の形成前に行っているために、下部電極配線Ｂの表面のダメージ層Ｄ１の影響を排除した結晶方位が均一なエピタキシャル薄膜（単結晶状薄膜）のＰＣＭＯ膜１５が得られる。
【００５４】
引き続き、上部電極配線ＴとなるＰｔ膜１６（第２電極膜に相当）を全面に堆積する（第２電極膜堆積工程）。本実施形態では、上述の下部電極配線形成工程により形成した下部電極配線Ｂとシリコン酸化膜１４の表面に、膜厚１００ｎｍのＰＣＭＯ膜１５と、膜厚２００ｎｍのＰｔ膜１６を順次堆積することにより、図１５（ａ），（ｂ）に示す構造になった。
【００５５】
次に、図１６（ａ），（ｂ）に示すように、フォトリソグラフィの手法によってストライプ状（ライン＆スペース）にパターンニングしたレジストＲ２をマスクとして、Ｐｔ膜１６とＰＣＭＯ膜１５とを順次エッチングすることにより、上部電極配線Ｔと記憶材料体を順番に形成する（上部電極配線形成工程と記憶材料体形成工程）。本実施形態では、ライン幅０．３μｍ、スペース幅０．３μｍのストライプ状のレジストパターンを用いて、エッチングを行った。しかしながら、当該記憶材料体形成工程では、ＰＣＭＯ膜１５の側壁にエッチング処理によるエッチングダメージ層Ｄ２が存在する。
【００５６】
次に、レジストＲ２を除去した後、ダメージ層Ｄ２の回復を目的として、アニール工程を行う。本実施形態では、５００℃の温度、常圧（１０１３Ｐａ）、Ｎ２雰囲気中で３０分間熱処理を行った。当該アニール工程により、図１７（ａ），（ｂ）に模式的に示すように、ＰＣＭＯ膜１５の側壁のダメージ層Ｄ２が無くなる。即ち、均質な結晶性の記憶材料体膜がクロスポイント領域の全体に亘って形成できる。
【００５７】
次に、本発明方法を用いてクロスポイント構造のメモリセルを作製した場合の効果について、従来の製造方法と比較して説明する。
【００５８】
図２４に、本発明方法の第１実施形態で作製した抵抗体膜と従来の製造方法により作製した抵抗体膜の抵抗値の分布を夫々示す。図２４に示すように、従来の製造方法により作製した抵抗体膜では、約３桁の抵抗値のばらつきがある。これは、下部電極配線の表面のダメージ層に起因する抵抗体膜の結晶性のばらつきによるものである。これに対して、本発明方法では、当該ダメージを回復するためのアニール工程を設けているため、抵抗体膜の抵抗値のばらつきが１桁以内に改善されている。また、抵抗体膜は、抵抗値も低くエピタキシャル薄膜に近い膜質となっている。尚、上記第２実施形態でも、下部電極配線形成工程が異なるだけであるので、全く同様の効果が期待できる。更に、上記第３実施形態でも、下部電極配線の表面の研磨ダメージ層上に成膜した抵抗体膜をエピタキシャル薄膜に近い膜質に変化させる目的のアニール工程を有するため、同様の効果が期待できる。
【００５９】
次に、図２５に、クロスポイント構造のメモリセルの抵抗体膜の抵抗率の値を、クロスポイントの線幅（下部電極配線及び上部電極配線の線幅）に対してプロットした特性を示す。ここで、抵抗率は、下記の数１で定義される物理量であり、本来抵抗体膜の材料の性質で決まるものであるので線幅に対して一定値になる。
【００６０】
（数１）
（抵抗率）＝（抵抗体素子の抵抗）×（クロスポイント領域の面積）÷（抵抗体の膜厚）
【００６１】
図２５に示すように、従来の製造方法により作製したメモリセルでは、線幅が小さくなるに従い抵抗率が増大している。これは、線幅が小さくなるに従って、本来のエピタキシャル薄膜の特性と違う性質を持つダメージ領域の占める割合が大きくなることによる。これに対して、本発明方法の第４実施形態により作製したメモリセルでは、線幅に対して抵抗率は一定となっている。これは、本発明方法の第４実施形態では、上部電極配線形成工程と記憶材料体形成工程により上部電極配線間に残存する抵抗体膜をエッチングして除去した後、アニール工程を行い、エッチング後の抵抗体膜の側壁に存在したダメージ層が回復して、クロスポイント領域の全体に亘って均一な特性の抵抗体膜が形成されていることを示している。
【００６２】
以上より明らかなように、本発明方法では、抵抗体膜の特性を阻害するダメージ層を無くしたので、抵抗のばらつき、線幅に対する依存性が改善された。また、これらの改善効果によって、メモリセルのスイッチング特性、データ保持特性の向上が期待される。
【００６３】
次に、本発明方法の別の実施形態について説明する。
【００６４】
上記第１乃至第４実施形態では、データを蓄積するための記憶材料体となる記憶材料体膜としてＰＣＭＯ膜を使用したが、記憶材料体膜はＰＣＭＯ膜に限られるものではない。記憶材料体膜は、ＰＣＭＯ膜以外で、Ｐｒ，Ｃａ，Ｌａ，Ｓｒ，Ｇｄ，Ｎｄ，Ｂｉ，Ｂａ，Ｙ，Ｃｅ，Ｐｂ，Ｓｍ，Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ，Ｔｉ，Ｃｕ，Ｍｎ，Ｃｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物を用いても構わない。より具体的には、記憶材料体膜は、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ，Ｃｏ，Ｆｅ，Ｎｉ，Ｇａの中から選択される何れか１種の元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ，Ｓｒ，Ｐｂ，Ｂａの中から選択される何れか１種の２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ，Ｌａ，Ｐｒ，Ｎｄ，Ｇｄ，Ｄｙの中から選択される何れか１種の３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（但し、０≦ｘ≦１，０≦ｚ＜１）で表される系のペロブスカイト構造の酸化物であってもよい。更には、本発明方法は、ペロブスカイト構造の酸化物以外の記憶材料体を有するクロスポイント構造のメモリセルの作製に対しても有効である。
【００６５】
また、上述した第１乃至第４実施形態では、下部電極配線材料及び上部電極配線材料を何れもＰｔ膜としたが、これらの電極配線材料はＰｔ膜に限られるものではない。例えば、下部電極配線材料が、白金族金属の貴金属単体、前記貴金属をベースとした合金、Ｉｒ，Ｒｕ，Ｒｅ，Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３），ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３），ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることが好ましい。更に、上部電極配線材料が、白金族金属の貴金属、Ａｇ，Ａｌ，Ｃｕ，Ｎｉ，Ｔｉ，Ｔａの中から選択される金属単体またはその合金、Ｉｒ，Ｒｕ，Ｒｅ，Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３），ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３），ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることが好ましい。
【００６６】
また、上記第１乃至第４実施形態の各アニール工程では、何れも熱処理の条件が、５００℃の温度、常圧（１０１３Ｐａ）、Ｎ２雰囲気中、処理時間３０分間であったが、処理条件はこれらに限定されるものではない。例えば、処理雰囲気は、Ａｒ等の非酸化性ガス、若しくは、上部電極材料及び下部電極材料が耐酸化性の材料であれば、Ｏ２等の酸化性ガス中であっても構わない。また、これらの混合ガス雰囲気中でも良い。更に、処理温度（加熱温度）については、３００℃以上でダメージ層の回復効果が現れる。処理温度の上昇に従って、より短時間でダメージ層の回復効果を達成できるが、８００℃を超える温度ではトランジスタ回路等の特性に影響を及ぼすので、処理温度としては、５００℃を含む３００℃乃至８００℃の範囲内にあるのが好ましい。
【００６７】
また、上記第４実施形態では、上部電極配線形成工程と記憶材料体形成工程において、ストライプ状にパターンニングしたレジストＲ２をマスクに、上部電極配線材料及び抵抗体膜のエッチングを行ったが、これに限定されるものではない。例えば、図１５に示す工程で、上部電極配線となる第２電極膜の上に、マスク材料膜を全面に堆積し、ストライプ状にパターンニングしたレジストＲ２で該マスク材料を加工し、レジストＲ２を除去した後、ストライプ状にパターンニングした該マスク材料膜をマスクとして上部電極配線材料及び抵抗体膜のエッチングを行っても良い。この場合、抵抗体膜のエッチングの際のレジストの存在の有無の違いで、本発明方法の効果が失われるものではない。
【００６８】
また、上記第４実施形態では、その前工程として、上記第１実施形態または第２実施形態の下部電極配線形成工程により下部電極配線Ｂを形成した後に、抵抗体膜の形成前に上記第１実施形態または第２実施形態のアニール工程を行う場合を説明したが、上記第１実施形態または第２実施形態に代えて、その前工程として、上記第３実施形態と同様に、下部電極配線形成工程後に一旦抵抗体膜を堆積した後に、例えば、上部電極配線となるＰｔ膜を成膜した後に、第３実施形態のアニール工程を行うようにしても構わない。
【００６９】
また、上記第１実施形態では、下部電極配線間を埋め込む絶縁膜をシリコン酸化膜としたが、当該絶縁膜はシリコン酸化膜に限定されるものではない。他の絶縁膜、例えば、ＳｉＮ、ＳｉＯＮ等の絶縁膜でも構わない。何れの絶縁膜でも、絶縁膜の研磨時の下部電極配線へのオーバー研磨は回避できないので、本発明方法が有効に機能する。
【図面の簡単な説明】
【００７０】
【図１】クロスポイント構造のメモリセル及びメモリセルアレイの平面レイアウト図
【図２】本発明に係る半導体記憶装置の製造方法の第１実施形態における製造工程を説明する工程断面図
【図３】本発明に係る半導体記憶装置の製造方法の第１実施形態における製造工程を説明する工程断面図
【図４】本発明に係る半導体記憶装置の製造方法の第１実施形態における製造工程を説明する工程断面図
【図５】本発明に係る半導体記憶装置の製造方法の第１実施形態における製造工程を説明する工程断面図
【図６】本発明に係る半導体記憶装置の製造方法の第１実施形態における製造工程を説明する工程断面図
【図７】本発明に係る半導体記憶装置の製造方法の第１実施形態における製造工程を説明する工程断面図
【図８】本発明に係る半導体記憶装置の製造方法の第２実施形態における製造工程を説明する工程断面図
【図９】本発明に係る半導体記憶装置の製造方法の第２実施形態における製造工程を説明する工程断面図
【図１０】本発明に係る半導体記憶装置の製造方法の第２実施形態における製造工程を説明する工程断面図
【図１１】本発明に係る半導体記憶装置の製造方法の第２実施形態における製造工程を説明する工程断面図
【図１２】本発明に係る半導体記憶装置の製造方法の第２実施形態における製造工程を説明する工程断面図
【図１３】本発明に係る半導体記憶装置の製造方法の第３実施形態における製造工程を説明する工程断面図
【図１４】本発明に係る半導体記憶装置の製造方法の第３実施形態における製造工程を説明する工程断面図
【図１５】本発明に係る半導体記憶装置の製造方法の第４実施形態における製造工程を説明する工程断面図
【図１６】本発明に係る半導体記憶装置の製造方法の第４実施形態における製造工程を説明する工程断面図
【図１７】本発明に係る半導体記憶装置の製造方法の第４実施形態における製造工程を説明する工程断面図
【図１８】従来のクロスポイント構造の半導体記憶装置の製造方法における製造工程を説明する工程断面図
【図１９】従来のクロスポイント構造の半導体記憶装置の製造方法における製造工程を説明する工程断面図
【図２０】従来のクロスポイント構造の半導体記憶装置の製造方法における製造工程を説明する工程断面図
【図２１】従来のクロスポイント構造の半導体記憶装置の製造方法における製造工程を説明する工程断面図
【図２２】従来のクロスポイント構造の半導体記憶装置の製造方法における製造工程を説明する工程断面図
【図２３】従来のクロスポイント構造の半導体記憶装置の製造方法における製造工程を説明する工程断面図
【図２４】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるアニール工程による効果を説明する図
【図２５】本発明に係る半導体記憶装置の製造方法の第４実施形態におけるアニール工程による効果を説明する図
【符号の説明】
【００７１】
１１：    半導体基板（シリコン基板）
１２：    メモリセル下の層間絶縁膜（ＢＰＳＧ膜）
１３：    第１電極膜（下部電極配線の電極材料膜、Ｐｔ膜）
１４：    絶縁膜（シリコン酸化膜）
１５：    記憶材料体、記憶材料体膜（ＰＣＭＯ膜）
１６：    第２電極膜（上部電極配線の電極材料膜、Ｐｔ膜）
１７：    メモリセルとメタル配線間の層間絶縁膜（シリコン酸化膜）
Ｂ：      下部電極配線
Ｔ：      上部電極配線
Ｄ１：    研磨後の下部電極表面のダメージ層
Ｄ２：    パターニング後の記憶材料体側面のダメージ層
Ｒ１、Ｒ１´：  下部電極配線の配線パターンを定義する領域、及び、その配線パターンにパターニングされたレジスト
Ｒ２：    上部電極配線の配線パターンを定義する領域、及び、その配線パターンにパターニングされたレジスト
【図１】
2006196516.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１８】
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【図１９】
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【図２０】
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【図７】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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