(57)【要約】【課題】  Ｉ信号及びＱ信号それぞれに対して最適なシンボルタイミングにてＡ／Ｄ変換することが可能な受信装置を提供すること。【解決手段】  アナログ出力の直交復調部１は、直交変調された信号を復調して、同相成分であるＩ信号と、前記同相成分と直交する直交成分であるＱ信号とを出力する。Ａ／Ｄ変換器４及びＡ／Ｄ変換器５は、それぞれＬＰＦ２及びＬＰＦ３を介して出力されたＩ信号及びＱ信号をディジタル変換する。移相器７及び移相器８は、それぞれＡ／Ｄ変換器４及びＡ／Ｄ変換器５に対して、位相データ設定部９からの位相データに基づいて、独立してＡ／Ｄ変換クロックを出力する。【選択図】  図１
2006157652.tif 000002
【特許請求の範囲】
【請求項１】
直交変調された信号を同相成分であるＩ信号と、前記同相成分と直交する直交成分であるＱ信号とに復調するアナログ出力の直交復調部と、
前記直交復調部から出力されたＩ信号をディジタル変換する第一のアナログディジタル変換器と、
前記直交変調部から出力されたＱ信号をディジタル変換する第二のアナログディジタル変換器と、
前記第一のアナログディジタル変換器及び前記第二のアナログディジタル変換器に対して独立して変換クロックを出力するクロック出力部と、
を備える受信装置。
【請求項２】
請求項１記載の受信装置であって、
前記クロック出力部は、
基準クロックを発生する発振器と、
前記発振器から出力された前記基準クロックを遅延して前記第一のアナログディジタル変換器に対して出力する第一の移相器と、
前記発振器から出力された前記基準クロックを遅延して前記第二のアナログディジタル変換器に対して出力する第二の移相器と、
前記第一の移相器及び前記第二の移相器に対して個別に制御データを出力する位相データ設定部と、
を有する受信装置。
【請求項３】
請求項２記載の受信装置であって、
前記位相データ設定部は、
前記第一の移相器及び前記第二の移相器の各々に対して、所定のオフセット値を記憶するオフセット値記憶部と、
前記オフセット値記憶部に記憶された前記第一の移相器に対するオフセット値と、前記第一のアナログディジタル変換器及び前記第二のアナログディジタル変換器から出力されたＩ信号及びＱ信号が復号された信号の位相データである共通位相データとを加算して前記第一の移相器に対して出力する第一の加算器と、
前記オフセット値記憶部に記憶された前記第二の移相器に対するオフセット値と、前記共通位相データとを加算して前記第二の移相器に対して出力する第二の加算器と、
を有する受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直交変調信号を受信する受信技術に関する。
【背景技術】
【０００２】
ディジタル高速無線通信装置の受信機は、誤り無くディジタルデータを復号するために、受信信号をアナログ信号からディジタル信号に変換するアナログディジタル変換（以下、Ａ／Ｄ変換と記す）のクロックタイミングを再生し調節する仕組みを備えている。受信処理は通常、直交変調されたＩＦ信号を同相成分（以下、Ｉ信号と記す）及び直交成分（以下、Ｑ信号と記す）のベースバンド信号に復調した後、ＬＰＦによりＡ／Ｄ変換クロック周波数のナイキスト周波数以上の高調波成分、又は不要な隣接チャネル成分を除去してからＡ／Ｄ変換し、ディジタル処理により復号を行う。
【０００３】
ここで従来、Ａ／Ｄ変換クロックタイミングの再生手段としては、Ａ／Ｄ変換したＩ／Ｑ信号からシンボル点を抜き出しＩ／Ｑ信号の自乗和が最大となるように、あるいは、ゼロクロス点を抜き出して自乗和が最小となるように、一定周期で発振する基準クロックタイミングを前後させて調節するよう構成したものが知られている（例えば、特許文献１参照）。
【０００４】
このクロックタイミング再生手段によれば、シンボルレートの１倍又は２倍程度のＡ／Ｄ変換クロックで最適なシンボル識別点を捉えることができるため、高シンボルレートに適用でき、また、多値変調方式にも適用可能である。
【０００５】
また、クロックタイミングの調節手段としては、基準クロックを複数の遅延回路により遅延させて位相の異なる何種類ものクロックを並列に用意し、そのクロック群の中から１つを選んでＡ／Ｄ変換クロックとする方法などが知られている（例えば、特許文献２参照）。
【０００６】
このクロックタイミング調節手段によれば、時間ｙから時間ｙ×（Ｎ−１）まで、ｙ時間ステップで（Ｎ−１）個の遅延クロック群を生成し、その遅延クロック群の中から１つを選択して遅延クロックとして出力する。
【特許文献１】特開２０００−６９１００号公報（第６頁、第１図）
【特許文献２】特開平１０−２２９４２３号公報（第２２頁、第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１及び特許文献２に記載された、クロックタイミング再生手段又はクロックタイミング調節手段は、Ｉ／Ｑ間の時間差については考慮されていないため、Ｉ信号のサンプリング点が最適であったとしてもＱ信号のサンプリング点はＩＱ間遅延誤差分だけずれる結果となり、サンプリングしたＩ／Ｑ信号が所望のシンボル領域から外れ誤ったシンボル点として識別される可能性が高くなるといった事情があった。
【０００８】
本発明は、上記従来の事情に鑑みてなされたものであって、Ｉ信号及びＱ信号それぞれに対して最適なシンボルタイミングにてＡ／Ｄ変換することが可能な受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の受信装置は、直交変調された信号を同相成分であるＩ信号と、前記同相成分と直交する直交成分であるＱ信号とに復調するアナログ出力の直交復調部と、前記直交復調部から出力されたＩ信号をディジタル変換する第一のアナログディジタル変換器と、前記直交変調部から出力されたＱ信号をディジタル変換する第二のアナログディジタル変換器と、前記第一のアナログディジタル変換器及び前記第二のアナログディジタル変換器に対して独立して変換クロックを出力するクロック出力部と、を備える。
【００１０】
この構成により、Ｉ信号及びＱ信号間それぞれに対するＡ／Ｄ変換のクロックを調整することで、Ｉ信号及びＱ信号間の時間差をキャンセルし、最適なシンボルタイミングにてＡ／Ｄ変換することができる。
【００１１】
また、本発明の受信装置において、前記クロック出力部は、基準クロックを発生する発振器と、前記発振器から出力された前記基準クロックを遅延して前記第一のアナログディジタル変換器に対して出力する第一の移相器と、前記発振器から出力された前記基準クロックを遅延して前記第二のアナログディジタル変換器に対して出力する第二の移相器と、前記第一の移相器及び前記第二の移相器に対して個別に制御データを出力する位相データ設定部と、を有する。
【００１２】
この構成により、Ｉ信号及びＱ信号に対して移相器を用いて位相を調整し、個別にＡ／Ｄ変換を行うことができる。
【００１３】
また、本発明の受信装置において、前記位相データ設定部は、前記第一の移相器及び前記第二の移相器の各々に対して、所定のオフセット値を記憶するオフセット値記憶部と、前記オフセット値記憶部に記憶された前記第一の移相器に対するオフセット値と、前記第一のアナログディジタル変換器及び前記第二のアナログディジタル変換器から出力されたＩ信号及びＱ信号が復号された信号の位相データである共通位相データとを加算して前記第一の移相器に対して出力する第一の加算器と、前記オフセット値記憶部に記憶された前記第二の移相器に対するオフセット値と、前記共通位相データとを加算して前記第二の移相器に対して出力する第二の加算器と、を有する。
【００１４】
この構成により、動的に変換する受信信号に対して、Ａ／Ｄ変換のクロックタイミングを調整することができる。
【発明の効果】
【００１５】
本発明によれば、Ｉ信号及びＱ信号それぞれに対して最適なシンボルタイミングにてＡ／Ｄ変換することが可能な受信装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について、図面を用いて説明する。
【００１７】
始めに、本発明の実施形態の受信装置の一例として、高速ディジタル無線伝送装置の受信機を例にとって説明する。高速ディジタル無線伝送においては、高シンボルレートで動作速度又は信号帯域幅がある一定以上を超える場合において、その具現化手段としてはデバイス性能やコスト、消費電力等の都合により、直交復調部はアナログ回路で構成するのが一般的である。
【００１８】
よって直交復調以降は、復調された同相成分の信号であるＩ信号と直交成分である信号のＱ信号は別々のアナログ経路を通ることとなり、回路素子の特性ばらつき等によりわずかながらＩ／Ｑ間に時間差が生じてしまう。
【００１９】
特に、Ａ／Ｄ変換前に高調波成分を除去するために挿入されるＬＰＦはコイルとコンデンサが仕様構成素子であるため、元々大きな遅延時間を有するうえに個々の回路特性を完全に合わせ込むことが非常に困難なため、Ｉ／Ｑ間で時間差が発生する最大の要因となりうる。
【００２０】
一方、シンボルレートが高くなるにつれてシンボル周期は短くなり、Ｉ／Ｑ間時間差のシンボル周期に対する割合は増える方向であり、さらに多値変調の場合は近接シンボル点どうしの距離が近く識別範囲が狭くなるために、シンボル点を誤って識別してしまう確率が一層高くなる。
【００２１】
そこで、本発明の実施形態の受信装置は、Ｉ信号及びＱ信号それぞれに対するＡ／Ｄ変換のクロックを個別に調整することで、Ｉ／Ｑ信号間の時間差をキャンセルし、Ｉ信号及びＱ信号それぞれに対して最適なシンボルタイミングにてＡ／Ｄ変換することを実現するものである。
【００２２】
図１は、本発明の実施形態に係る受信装置の概略構成を示すブロック図である。
【００２３】
図１に示すように、本実施形態の受信装置は、直交変調された例えば、中間周波数（以下、ＩＦと記す）の受信信号を同相成分であるＩ信号と同相成分と直交する直交成分であるＱ信号に復調し、アナログ信号を出力する直交復調部１と、直交復調されたＩ信号から不要な高調波成分を除去するローパスフィルタ（以下、ＬＰＦと記す）２及びＱ信号から不要な高調波成分を除去するＬＰＦ３と、ＬＰＦ２通過後のＩ信号をディジタル信号に変換するアナログディジタル変換器（以下、Ａ／Ｄ変換器と記す）４及びＬＰＦ３通過後のＱ信号をディジタル信号に変換するＡ／Ｄ変換器５と、Ａ／Ｄ変換の基準クロックを発生する発振器６と、基準クロックのタイミングを可変させてＩ信号のＡ／Ｄ変換クロックを作る移相器７及びＱ信号のＡ／Ｄ変換クロックを作る移相器８と、移相器７及び移相器８に移相データを設定する移相データ設定部９と、受信したＩＱ信号の復号を行う復調処理部１０とを備えている。
【００２４】
次に、本実施の形態におけるＩ／Ｑ間時間差キャンセルの仕組みついて、図２ないし図４を用いて詳細に説明する。
【００２５】
図２は、本発明の実施形態における移相器の一例を示すブロック図である。
【００２６】
図２に示すように、本実施形態の移相器７、８は、ｎビットの制御データにより遅延時間を可変できる移相器であって、基準クロックを時間δｔ０遅延させる初段の遅延素子（ＤＬ０）２１、δｔ１遅延させる２段目の遅延素子（ＤＬ１）２２、δｔｎ−１遅延させるｎ段目の遅延素子（ＤＬｎ−１）２３と、遅延素子を通過した信号と通過しない信号とを切り換えて出力する初段の切換器（ＳＥＬ０）２４、２段目の切換器（ＳＥＬ１）２５、ｎ段目の切換器（ＳＥＬｎ−１）２６とを有して構成される。なお、３段目からｎ−１段目については図を簡略化するために表現を省略している。
【００２７】
図３は、本発明の実施形態における移相データ設定部の一例を示す詳細ブロック図である。
【００２８】
図３に示すように、本実施形態の位相データ設定部９は、Ｉ側のオフセット値を保持するオフセット値レジスタ３１と、Ｑ側のオフセット値を保持するオフセット値レジスタ３２と、復調処理部１０が発し受信信号に応じて動的に変化するＩ／Ｑ共通の移相データに対し定常的にオフセットを付加する加算器３３及び加算器３４とを有して構成される。
【００２９】
図４は、本発明の実施形態の受信装置における、Ｉ／Ｑ間で時間差がある場合の動作説明図である。
【００３０】
図４は変調方式が６４ＱＡＭで、最も移動距離が大きい場合のシンボルＡ点からＢ点への遷移におけるＩ／Ｑ間の時間差によるシンボル点の誤差を示している。Ｉ信号とＱ信号を同一タイミングでサンプリングし、このときＩ信号が最適なサンプル点であった場合に、Ｉ／Ｑ間で時間差がないときにはＢ点がシンボル点として捉えられるが、例えばシンボルレートが５０Ｍｂａｕｄで、Ｉ信号に対してＱ信号がシンボルレート周期（＝２０ｎｓｅｃ）の１０％（＝２ｎｓｅｃ）遅ければ、本来入るべきシンボル領域の隣のシンボル領域であるＢ’点の位置にシンボル点が現れてしまうことを示している。シンボルレート５０Ｍｂａｕｄ程度の変調信号を通過させるＬＰＦにおいて、遅延時間数ｎｓｅｃ程度のばらつきはごく標準的なものである。
【００３１】
Ｑ信号の遅れを補正するためにはＱ信号のＡ／Ｄ変換クロックをＩ信号のＡ／Ｄ変換クロックより遅らせれば良く、２ｎｓｅｃ遅らせる場合は、図３のＱ側オフセット値レジスタ３２に２ｓｅｃ、Ｉ側のオフセット値レジスタ３１には０ｎｓｅｃに相当する値を設定すれば良い。 逆にＩ側を遅らせるのであればＱ側オフセット値レジスタ３２を０ｎｓｅｃとし、Ｉ側オフセット値レジスタに遅延時間に相当する値を設定すればよい。
【００３２】
加算器３３及び加算器３４では、復調処理部１０にて復号されたデータにおけるＩ／Ｑ同一値が設定される共通移相データに、オフセット値レジスタ３１及び３２のデータをそれぞれ加算し、図１の移相器７にＩ側の最終的な移相データとして、移相器８にＱ側の最終的な移相データとして出力する。なお、Ｉ／Ｑ間の時間差は基本的に静的で変動しないものであるため、初期調整段階においてオフセット値レジスタに値を設定しておけば良い。
【００３３】
次に、２ｎｓｅｃを設定する場合の移相器の構成例を図２を用いて説明する。なお、説明を簡素化するために切換器の遅延時間はないものとする。
【００３４】
移相データの設定ビット幅をｎビット、遅延素子２１の遅延時間を１０（＝１０×２０）ｐｓｅｃ、遅延素子２２の遅延時間を２０（＝１０×２１）ｐｓｅｃ、遅延素子２３の遅延時間を（１０×２ｎ−１）ｐｓｅｃとすれば、２ｎｓｅｃ遅延は、４段目（８０ｐｓｅｃ）、７段目（６４０ｐｓｅｃ）、８段目（１２８０ｐｓｅｃ）の切換器が遅延素子側を選択し、１段目、２段目、３段目、５段目、６段目、９段目以降ｎ段目までの切換器が遅延素子を通らない側を選択することで実現ができる。最大で１０ｎｓｅｃ程度の遅延時間を想定するのであれば１０ビット（ｎ＝１０）で移相器を構成すればよい。
【００３５】
なお、Ｉ／Ｑ間の時間差は高シンボルレート及び多値変調伝送においては可能な限り誤差要因を排除すべきであり、移相器はできるだけ細かなステップで時間調節できる方が好ましく、設定分解能１０ｐｓｅｃ程度の移相器はＰＥＣＬ（正エミッタ結合ロジック）等の汎用デバイスで容易に具現化できる。
【００３６】
次に、本発明の実施形態におけるＩ／Ｑ間の時間差を求める方法について図４と図５を用いて説明する。図５は本発明の実施形態におけるＩ／Ｑ間時間差測定するときの概略構成を示すブロック図である。
【００３７】
図５は図１の構成に測定用信号源としてＩ／Ｑ信号を直交変調してＩＦ信号として出力する信号発生器１１を加えたものであり、基準クロックとして信号発生器１１からサンプルクロックを供給する構成としたものである。
【００３８】
信号発生器１１は主としてＩＱデータ発生部１１ａと直交変調部１１ｂとを有して構成され、Ｉ／Ｑ間で時間差がないものとする。この構成において、信号発生器１１は図４に示すＡ点とＢ点間を遷移するＩ信号及びＱ信号を直交変調して出力し、Ａ／Ｄ変換器４及びＡ／Ｄ変換器５の出力を観測する。初期状態として、Ｉ側の移相オフセット値レジスタ７とＱ側の移相オフセット値レジスタ８の設定値は同じ値とし、Ｉ又はＱいずれかの振幅が最大となる点にオフセット値を調整する。次に、この調整点がＩ側の振幅が最大となる調整点であった場合は、Ｑ側のオフセット値を調整してＱの振幅を最大とする。最初の調整点がＱ振幅の最大点であった場合は次にＩ側のオフセット値を調整してＩ振幅を最大とする。ここがＡ点又はＢ点の理想となるべきシンボル点であり、ここで設定したＩ側オフセット値とＱ側オフセット値の差分がＩ／Ｑ間時間差を表す。
【００３９】
このような本発明の実施形態の受信装置によれば、Ｉ信号及びＱ信号それぞれに対するＡ／Ｄ変換のクロックタイミングを個別に調整することで、Ｉ／Ｑ信号間の時間差をキャンセルし、Ｉ信号及びＱ信号それぞれに対して最適なシンボルタイミングにてＡ／Ｄ変換することが可能となる。
【産業上の利用可能性】
【００４０】
本発明の受信装置は、Ｉ信号及びＱ信号それぞれに対して最適なシンボルタイミングにてＡ／Ｄ変換することが可能な効果を有し、高速ディジタル無線伝送装置の受信機等に有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係る受信装置の概略構成を示すブロック図
【図２】本発明の実施形態における移相器の一例を示すブロック図
【図３】本発明の実施形態における移相データ設定部の一例を示す詳細ブロック図
【図４】本発明の実施形態の受信装置における、Ｉ／Ｑ間で時間差がある場合の動作説明図
【図５】本発明の実施形態におけるＩ／Ｑ間時間差測定するときの概略構成を示すブロック図
【符号の説明】
【００４２】
１  直交復調部
２、３  ＬＰＦ
４、５  Ａ／Ｄ変換器
６  発振器
７、８  移相器
９  移相データ設定部
１０  復調処理部
１１  信号発生器
２１、２２、２３  遅延素子
２４、２５、２６  切換器
３１、３２  オフセット値レジスタ
３３、３４  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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