(57)【要約】【課題】  パネル効率向上によりＸｅ分圧が増加傾向にあり、駆動電圧が増加しつつある。駆動電圧の増加でもっとも大きな影響が出るのはアドレスＩＣである。このため、高電圧駆動とアドレス回路の実用化設計の両立が求められていた。  また、アドレスデータ伝送に関しても、周波数がそこそこ高く電圧伝送であり、並列信号伝送であったために、ノイズ発生が多く、布線取りまわしの煩雑さなどが大きな課題であった。【解決手段】  アドレス電圧の増加に対しては、ばらつき分を別電源で印加することにより、アドレスＩＣの負担を軽減する。一方、アドレスデータの伝送に関しては、ＣＴＬなどの超高速電流伝送方式で直列データとして電流伝送し、信号線の本数を減らすのと同時にノイズの発生も軽減した。【選択図】  図１
2006337397.tif 000002
【特許請求の範囲】
【請求項１】
アドレス回路系全体のＧＮＤをフローティング状態とし、セルの放電ばらつきを補正する電圧を前記アドレス回路系のＧＮＤに印加することを特徴とするプラズマディスプレイ駆動回路。
【請求項２】
プラズマディスプレイの信号処理を行う信号処理回路に含まれるアドレス駆動回路にアドレス信号を送り出す送り出し側と、前記送り出し側から送り出されるアドレス信号を受け取る受け側との間を所定の伝送方式により接続し、アドレスデータを直列処理して出力することを特徴とするプラズマディスプレイ駆動回路。
【請求項３】
請求項２記載のプラズマディスプレイ駆動回路において、
前記所定の伝送方式が、高速に電流を伝送させる高速電流伝送方式であることを特徴とするプラズマディスプレイ駆動回路。
【請求項４】
請求項３記載のプラズマディスプレイ駆動回路において、
前記高速電流方式が、ＣＴＬであることを特徴とするプラズマディスプレイ駆動回路。
【請求項５】
請求項２記載のプラズマディスプレイ駆動回路において、
前記所定の伝送方式が、高速の光ファイバーを用いた伝送方式であることを特徴とするプラズマディスプレイ駆動回路。
【請求項６】
放電により画像を表示するプラズマディスプレイにおいて、
アドレス回路系全体のＧＮＤをフローティング状態とし、任意の電圧を発生させる回路の出力電圧を前記アドレス回路系のＧＮＤに印加し、アドレス回路の出力状態に基づいてＧＮＤ以外に２種類の電位をアドレス電極に印加するように構成することを特徴とするプラズマディスプレイ駆動回路。
【請求項７】
請求項１から６記載のプラズマディスプレイ駆動回路を備えたことを特徴とするプラズマディスプレイ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルを用いたプラズマディスプレイ表示装置に係わり、特にアドレス電極を駆動するアドレス駆動回路の駆動技術に関する。
【背景技術】
【０００２】
ＰＤＰを用いたプラズマディスプレイ表示装置（以下、「ＰＤＰ表示装置」と省略する）では一般に、サブフィールド構成などを制御する画像プロセッサＬＳＩとアドレス駆動回路（通常複数のＩＣで構成）の間の信号伝送に、ＴＴＬレベルやＣＭＯＳ信号レベルの電圧が使われている。さらに、信号のスピードが速いために、信号の一部を並列に並べ替え、並列の電圧信号で画像プロセッサからアドレスＩＣへ送られている。効率化を図るために、信号伝送を差動形式の電流伝送の形態に変え、電圧振幅を小さくし、かつスピードを早くすることで信号線の本数を少なくする「ＬＶＤＳ（低振幅差動信号：Low Voltage Differential Signaling）」と呼ばれる高速電流差動伝送方式を適用し、受信した直列信号をアドレス駆動回路側の直列/並列変換回路で並列信号に変換してアドレス駆動回路に加える技術が開発されている（例えば特許文献１の図１２など）。
【０００３】
また、近年、ＬＶＤＳ伝送方式より効率のよいＣＴＬ（Current Transfer Logic）伝送方式が研究されている（非特許文献１）。
【０００４】
【特許文献１】特開２００５−１７７２５号公報（図１２）
【非特許文献１】日経エレクトロニクス  ２００４  １１−２２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、ＰＤＰではセル数（画素数）が非常に多い。例えば画素数の少ないＶＧＡと呼ばれるパネルにおいても、６４０×３×４８０＝９２１，６００セルも有り、画素数の多いフルハイビジョンでは、１９２０×３×１０８０＝６，２２０，８００セルとなる。従って、それぞれのセルでの放電特性（放電開始電圧特性）のばらつきが大きな問題となる。このセル間の放電特性のばらつきを軽減するために、リセット放電を行うが、現実的には放電特性のばらつきが各セルの電圧差となって現れて来る。
【０００６】
図６にセルの放電特性を模式的に示す。図６の上下にドットを伴った棒状のマークは、それぞれのセルにおいて安定な放電が行われる動作電圧範囲を示している。しかしながら、図６からも明らかなように、数多くのセルを制御する場合は、符号２２で示す共通となる電圧範囲が制御可能な安定動作電圧範囲（以下、符号２２を付す）であることがわかる。
【０００７】
従来は、アドレス信号波形２３に示すように、ＧＮＤ（Groundの略称で、接地を意味する。グラウンドあるいはグランドともいう。信号接地（Signal Ground）の場合、2点間で電気信号をやり取りする場合の基準電位（0V）とみなされる）から安定動作電圧範囲２２の中に何時も収まるような駆動電圧であるアドレス電圧Ｖａでアドレス電極を駆動し、アドレス動作を行っていた。
【０００８】
一方、パネルの効率向上の有力な手段として、放電ガスの１成分であるキセノン（Ｘｅ）の分圧比を増加させる方法があり、最近の傾向となりつつある。これは下記理由による。すなわち、Ｘｅ分圧を上げることにより、放電で発生する紫外線の波長が長くなり、蛍光体での可視光への変換効率が増加することや、発生した紫外線の（自己）吸収が少なくなるなど、紫外線利用効率が向上することによりパネル効率の向上が実現できるためである。
しかしながら、Ｘｅ分圧を上げることにより放電開始電圧も上昇し、高い駆動電圧が必要となることも知られており、駆動半導体（特にＩＣ）には大きな負担となっている。特に、高速信号を扱うアドレス（データ）電極駆動用ＩＣ（以下、簡単に「アドレスＩＣ」と記す）では、上記した放電特性のバラツキを含めた全体のアドレス駆動電圧が増加することになり、アドレスＩＣの負担が重く、パネル効率の向上と駆動電圧増加による例えば耐圧増加，電力損失増加などの課題とのバランスを考慮して設計がなされているのが実情である。
ところで、低コスト化を図るためには、回路数の多いアドレス駆動回路のＩＣ化は必須であり、最近では、更なる低コスト化を目指し、集積度を増加させる傾向となっている。この時の障害は、アドレスＩＣの耐圧増加と電力損失である。
【０００９】
アドレスＩＣは、駆動電圧の増加のみならず、データ量の増加、例えばＶＧＡからＸＧＡ、さらにはフルハイビジョン（フルＨＤ）のように、処理スピードは増加する傾向にある。
【００１０】
さらには、高画質化のためにサブフィールドを増加すれば、アドレス動作に要する時間も短縮する必要があり、アドレスＩＣは更なる高速化が要求される。
【００１１】
また、アドレスＩＣにとってはアドレス放電の電流は微小であっても、アドレス電極が持つ電極容量Ｃへの充放電の電流は大きく、損失は数１で表される。
（数１）  Ｐ＝ＣＶａ２ｆ       
但し、Ｐは電力損失、Ｖａはアドレス電圧、ｆは動作周波数である。
数１からアドレス電圧Ｖａの増加と動作周波数ｆの増加により、電極容量Ｃが一定であっても電力損失Ｐは大幅に増加することがわかる。
【００１２】
数１において、電極容量Ｃはパネル構造で決まり、使用する誘電体材料、ガラス材料の誘電率や電極面積、電極形状に大きく影響される。容量低減のためのパネルにおける改良は推進するにしても、すぐには大きな改善は期待できない。
【００１３】
一方、動作周波数ｆは、ＶＧＡ、ＸＧＡ、フルＨＤなどと情報量は増加する一途である。さらには、画質を向上するために、サブフィールドを増加する傾向にあり、今後の傾向として増加することはあっても、低下することは考えにくい。
【００１４】
さらには、アドレスＩＣのチップの問題以外においても、損失が増加することに対し、放熱対策が重要な課題となる。このため、コストアップも大きな課題となる。今後のＰＤＰ表示装置の普及を考えた場合、使用数量の大きなアドレスＩＣおよびその周辺部のコスト低減は、今後の大きな課題となっている。
【００１５】
駆動ＩＣの耐圧を低減する技術は、従来、Ｙサステイン電極の駆動部に用いられている。すなわち、特許文献１の図２７に示されるように、Ｙサステイン電極の駆動部を構成するスキャン回路とＹサステイン駆動回路において、スキャン回路の基準電位（仮想ＧＮＤ）をＹサステイン駆動回路の出力に接続してフローティングさせ、サステイン放電時Ｙサステイン駆動回路でＹサステイン電極を駆動するとき、スキャン回路にかかる電圧（耐圧）を低減している。
【００１６】
しかし、特許文献１の図２９に記載の如く、スキャン回路が動作するアドレス動作時には、スキャン回路はＹサステイン駆動回路を介して接地（Ｙサステイン駆動回路の出力電位はほぼ接地電位となる）されるので、スキャン回路の消費電力（電力損失）の低減はできない。
【００１７】
また、特許文献１の図２７に記載の如く、絶縁分離を行うフォトカプラーを介してスキャン回路に接続される制御信号は高々数本であり、スキャン回路のフローティング化は容易であった。これは次の理由による。すなわち、スキャン回路は、アドレス動作時、走査すべきＹサステイン電極をアドレスサイクルに同期して順次指定する信号を生成するシフトレジスタを有しており、最初のアドレスサイクルのみ‘１’が入力されると、アドレスサイクルに同期してシフトされ、出力回路を介してＹサステイン電極が順次走査される。これにより、スキャン回路に入力される本数は数本ですむ。これに対して、アドレス駆動回路には表示データが入力されるので、接続本数は非常に多くなる。
【００１８】
なお、フローティング技術は、上記以外に、特許文献２に記載の如く、リセット期間でのランプ波形生成にも用いられているが、耐圧低減や電力損失のためのものではない。
【００１９】
本発明は、上記した事情に鑑みてなされたもので、その目的は、アドレス駆動回路の耐電圧を低減するとともに、その電力損失を低減できるプラズマディスプレイ表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、電圧振幅の小さな電流伝送方式に変換し、かつ、並列信号の本数を削減するために高速の直列（シリアル）信号とする。当然のことながら、削減した信号線に対応する絶縁に必要な結合素子の個数も減少する。
【００２１】
また、絶縁用の結合素子により、アドレス回路全体がフローティングでき、アドレス駆動ＩＣそのものに印加される電圧を大幅に低減できる。
【００２２】
絶縁用結合素子とアドレス駆動ＩＣの間には、直列（シリアル）信号に変換された信号をアドレス駆動ＩＣが処理できるスピードまで落とす必要があり、並列（パラレル）化してアドレス駆動ＩＣに分配する直並列（シリパラ）変換回路を挿入する。
【００２３】
すなわち、特許請求の範囲に記載された発明により上記課題を解決できる。
【発明の効果】
【００２４】
本発明によれば、アドレス駆動回路の耐電圧を低減するとともに、その電力損失を低減できるプラズマディスプレイ表示装置を提供できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の最良の形態について、図面を参照しながら説明する。なお、各図において、共通な機能を有する要素には同一な符号を付して示し、一度説明した要素については、その重複する説明を省略する。
【実施例１】
【００２６】
本実施例は、図６の放電特性の特徴及び前記した数１から、アドレス電極を駆動する交流電圧を低減できれば、アドレスＩＣの耐圧や損失の負担を低減できることに基づいている。これについて、図５を用いて説明する。
【００２７】
図５は、本実施例によるアドレス電極駆動方法を模式的に示す図である。図５において、上下にドットを持った棒状のマークは、図５と同様、それぞれのセルにおける安定な放電が行われる動作電圧範囲を示している。ここで、全てのセルが安定な放電を行うことができる安定動作電圧範囲は符号２２で示されている。この安定動作電圧範囲２２内にあるアドレス電圧が常にアドレス電極に印加されれば、それぞれのセルは確実にアドレス動作を行うことを意味する。このため、アドレス電圧の出力ピーク値Ｖａは、常に安定動作電圧範囲２２に入っていなければならない。
【００２８】
このアドレス電圧Ｖａは、図５に示すように、全てのセルのうちで最も低い放電開始電圧より所定量僅かに低い電圧Ｖａｏｆｆと、電圧Ｖａと電圧Ｖａｏｆｆとの差電圧である電圧Ｖｓａとに分解することができる。電圧Ｖａｏｆｆは、全てのセルのうちで最も低い放電開始電圧より低いので、該電圧をアドレス電極に印加しても放電を引き起こすことがない。従って、電圧Ｖａｏｆｆに０Ｖと電圧Ｖｓａを重畳することにより、０Ｖでは放電せず、電圧Ｖｓａを重畳すれば放電を引き起こすことになる。つまり、電圧Ｖａｏｆｆをオフセット電圧として、これに０Ｖとピーク電圧Ｖｓａを有する信号を重畳すれば、アドレス制御が可能となる。以下、０Ｖとピーク電圧Ｖｓａを有する信号を、混乱を避けるために便宜上「実効アドレス信号２４」と称し、そのピーク電圧Ｖｓａを「実効アドレス電圧」と称して、アドレス電圧Ｖａと区別するものとする。なお、アドレス信号波形２５は上記した本実施例の駆動方法を示すものである。
【００２９】
そこで、アドレス駆動回路で０Ｖとピーク電圧Ｖｓａを有する実効アドレス信号を生成し、これに電圧Ｖａｏｆｆのオフセット電圧を重畳し、電圧Ｖａｏｆｆと電圧Ｖａ＝Ｖａｏｆｆ＋Ｖｓａの２つの電圧値を有するアドレス信号でアドレス電極を駆動すれば、アドレス動作を行うことができる。
【００３０】
このようにすれば、アドレス駆動回路を構成するアドレスＩＣは、回路ロスを無視すれば電源の電圧値をＶｓａとすることができ、電源電圧を従来の電源の電圧（Ｖａ）より大幅に下げることができる。これにともない、アドレスＩＣの耐圧，電力損失を低減でき、さらに電極容量Ｃの充放電で生じる損失も低減できるので、アドレスＩＣのチップ面積を小さくでき、小型化が可能でコストダウンが見込める。また、高集積化も容易となる。
【００３１】
さらに、アドレスＩＣ群の損失が低減できるため、放熱構造が簡略となり、実装が容易であるだけでなく部品としてのコスト低減も容易となる。
本実施例では、上記したアドレス駆動法を実現するために、詳細は後述するが、アドレス駆動回路で実効アドレス信号を生成し、これに電圧Ｖａｏｆｆのオフセット電圧を重畳し、アドレス回路部全体をフローティングさせる回路構成とする。つまり、アドレス回路部全体のグラウンド（以下、「ＧＮＤ」と記す）を表示装置のＧＮＤからフローティングさせる回路構成とする。
【００３２】
しかし、アドレス駆動回路の回路系全体をフローティングさせようとすると、信号スピードの速い本数の多い並列アドレスデータを絶縁分離する（フローティング側の回路のＧＮＤを本体の回路のＧＮＤから絶縁する）必要が新たに生じる。
【００３３】
そこで、画像プロセッサＬＳＩとアドレスＩＣ間の信号伝送の形態（インターフェース）として、例えばＬＶＤＳ，ＴＭＤＳ（Transition Minimized Differential Signaling），ＣＴＬのような電圧振幅の小さな高速電流差動伝送方式を採用し、動作を高速化することで並列処理されていた信号を直列として信号線の本数を削減し、絶縁分離のカプラーを介してフローティングしたアドレス回路系に供給し、受信した直列信号をアドレス回路側で直列／並列変換回路で並列信号に変換してアドレス駆動回路に加えるようにする（詳細は後述）。つまり、高速電流差動伝送方式のインターフェースとアドレス回路側に配設する直列／並列変換回路とを組み合わせれば、アドレス回路部のフローティングを容易に実現することができ、また、ノイズ特性や信号引き回しの煩雑さを改善することもできる。
【００３４】
以下、本実施例の実施例について、図１を用いて具体的に説明する。図１は実施例を示す図である。
【００３５】
図１において、ＰＤＰ１は従来と同様であり、対向して配置された前面板２Ｆと背面板２Ｒとからなる。前面板２Ｆは、Ｙサステイン（スキャン）電極３とＸサステイン電極４を備えている。ＰＤＰ表示装置としては、前面板２Ｆを通して発光した光を見ることになる。ＸおよびＹサステイン電極は、例えばガラス基板である前面板２Ｆの内面側に銀や銅などの金属電極とＩＴＯなどの透明電極がストライプ状に積層されて形成されたもので、それらの電極を覆うように誘電体（図示せず、ガラスを成分としている）が配置されている。背面板２Ｒ上には、Ｘサステイン電極４とＹサステイン電極３に直交するようにアドレス電極５が形成されている。
【００３６】
スキャン回路８はアドレス時にＹサステイン電極３を走査（スキャン）する。Ｙサステイン駆動回路７は、サステイン放電時に、スキャン回路８を介してＹサステイン電極３側から高電圧のパルス（Ｙサステインパルス）を印加してサステイン放電を生じさせ、Ｘサステイン駆動回路６は、Ｘサステイン電極４側から高電圧のパルス（Ｘサステインパルス）を印加してサステイン放電を生じさせる。これらのサステイン放電はサステイン放電期間にＸ，Ｙ側から交互に行われる。
【００３７】
スキャン回路８は、特許文献１の図２７と同様、図１に示すように、Ｙサステイン駆動回路７とはフローティング状態で接続されている。すなわち、スキャン回路８の仮想ＧＮＤ８Ｇは、Ｙサステインパルスで振られることになり、以下に説明するアドレス駆動回路と類似の形態を取っている。
【００３８】
１００は前記した実効アドレス信号２４を生成するアドレス回路部を示し、アドレス回路部１００は、直列／並列信号変換回路１１とアドレス駆動回路９とからなる。直列／並列信号変換回路１１は、画像プロセッサＬＳＩ１３からカプラー１２（詳細は後述）を介して入力された直列アドレスデータ１５を並列アドレスデータ１６に変換し、変換した並列アドレスデータ１６をアドレス駆動回路９に供給する。アドレス駆動回路９は複数のアドレスＩＣ９０とからなり、アドレス時、各アドレスＩＣ９０は分割されたアドレス電極５のうちの対応する複数電極をそれぞれスキャン回路８からの走査信号（図示せず）に同期して駆動する。直列／並列信号変換回路１１で変換された並列アドレスデータ１６は対応するアドレス駆動回路９の各アドレスＩＣ９０にそれぞれ入力され、各アドレスＩＣ９０はデータに応じた実効アドレス信号２４をアドレス電極５に供給する。
【００３９】
アドレス回路部１００の基準電位である仮想ＧＮＤ１７は、ＰＤＰ表示装置全体の接地電位であるＧＮＤからはフローティングされている。そして、仮想ＧＮＤ１７には前記したオフセット電圧Ｖａｏｆｆの振幅を与えるアドレスバイアス発生回路１０の出力が接続されている。つまり、アドレス回路部１００の仮想ＧＮＤ１７はアドレスバイアス発生回路１０の出力で変動することになる。
【００４０】
アドレスバイアス発生回路１０は、アドレス時のスキャン回路８からの走査信号（図示せず）に同期してオフセット電圧Ｖａｏｆｆを生成し、実効アドレス信号２４にオフセット電圧Ｖａｏｆｆを重畳させる動作を行う。
【００４１】
従って、アドレス電極５には、アドレス時、ＰＤＰ表示装置の接地電位であるＧＮＤを基準にして、オフセット電圧Ｖａｏｆｆ＋実効アドレス信号電圧（電圧０，電圧Ｖｓａ）が印加されるので、前記したように実効アドレス信号に対応したアドレス動作を行うことができ、アドレスＩＣ９０の電源電圧を従来に比べて下げることが可能となる。つまり、耐圧および損失を低減できることになる。
【００４２】
アドレス回路部１００には画像プロセッサＬＳＩ１３からカプラー１２を介して表示データであるアドレスデータが供給される。画像プロセッサＬＳＩ１３は、アドレスデータを直列アドレスデータに変換して、ＬＶＤＳ，ＴＭＤＳ，ＣＴＬなどの高速電流差動伝送方式のインターフェース１４を用いてカプラー１２に送信する。
【００４３】
カプラー１２は、ＰＤＰ表示装置本体のＧＮＤとアドレス回路部１００の仮想ＧＮＤ１７を絶縁分離する機能を有する信号伝送部品である。つまりアドレス回路部１００の仮想ＧＮＤ１７は、ＰＤＰ表示装置本体のＧＮＤとカプラー１２を介して直流的には絶縁されている。
【００４４】
なお、カプラーと伝送路を兼用できる光ファイバーによる伝送方式も適用可能であることは説明するまでもない。光ファイバーによる高速信号の伝送は、特に新しいものでないため、詳細な説明は省略するが、光ファイバーそのものが電気的に絶縁されており、カプラーの機能を兼用している。
【００４５】
また、信号の受け側の形態によっては、カプラーの代わりに単なる容量による分離でもよい。本実施例では、原理が簡単に説明できるカプラーを用いて説明する。
【００４６】
図２はアドレスＩＣの内部をより詳細に説明する図で、その（ａ）図はアドレスＩＣの簡略構成図、その（ｂ）図は出力部の具体的構成を示す図である。なお、図２において、図１に同一な機能を有するものには同一符号を付して示し、その重複する詳細な説明を省略する。
【００４７】
図２（ａ）に示すように、アドレスＩＣ９０の内部には、一つのアドレス電極５を駆動するアドレス回路９１が複数構成されており、その出力回路の具体的構成を図２（ｂ）に示す。アドレスＩＣの場合、アドレス回路９１の入力回路のロジック部（図示せず）は出力回路９２とともに同一チップ上に構成されるが、一般的には動作電圧が低い（例えば５Ｖ程度）。一方、出力回路９２は、アドレスバイアス発生回路１０の出力電圧（オフセット電圧Ｖａｏｆｆ）が重畳されるとはいえ、仮想ＧＮＤ１７に対して数１０Ｖの印加電圧が必要であるため、その電源電圧として高電圧Ｖｃｃ（この電圧は回路による低下分を無視すれば前記したＶｓａとほぼ等しい）が必要となる。
【００４８】
図２では、図示を容易とするために便宜上、入力回路および出力回路に供給する電源を、アドレス回路部１００に供給される電源１８で纏めて示している。しかし、例えば、直列／並列信号変換回路、アドレスＩＣのロジック部および出力回路に必要な電源電圧が異なる場合は、それぞれの回路が必要とする電源の数だけ持てばよい。アドレス回路部１００の電源もフローティングさせる必要があるため、明記したもので、アドレス回路部１００の電源１８のＧＮＤが仮想ＧＮＤ１７としてフローティング状態で使われる。
【００４９】
アドレスＩＣ９０の回路は、高圧部の出力回路、低圧部の入力回路のロジック部（図示せず）に一般には分かれている。しかし、ＩＣとしては同一チップ上に形成されるため、ロジック部の超高速動作は難しい。そこで、図１では、動作の最適化を図るため、高速信号を処理する直列／並列信号変換回路１１をアドレスＩＣ９０から分離している。もし、アドレスＩＣ９０のロジック部（図示せず）で超高速処理が出来れば、直列／並列信号変換回路１１の機能を取り込み、直列／並列信号変換回路１１を省略してもよい。
【００５０】
図３，図４はカプラーの具体的な構成を示したものである。図３に示すカプラー１２は、例えばインターフェース１４の端末に設けられた電気信号を光信号に変換する発光素子１９（例えば発光ダイオードあるいはレーザダイオード）と、発光素子１９からの光信号を再び電気信号（直列アドレスデータ１５）に変換する受光素子２０（例えばフォトダイオードあるいはフォトトランジスタ）とで構成され、ＰＤＰ表示装置の接地電位であるＧＮＤからアドレス回路部１００のＧＮＤ（仮想ＧＮＤ１７）を絶縁分離している。図４に示すカプラー１２は、高周波・高速パルスを効率よく伝送する高速パルストランス２１で構成した例である。図３，図４のいずれのカプラーにおいても、高速信号パルスは伝送するが、直流分は分離する構成となっている。入力部のインターフェース１４は前述のＬＶＤＳ，ＴＭＤＳ，ＣＴＬのような高速電流差動伝送形式であり、直列アドレスデータ１５は電流出力でも電圧出力でも良い。なぜなら、高速電流差動伝送方式のインターフェース１４を用いることにより、カプラー１２を、アドレス回路部１００の直列／並列信号変換回路１１の近傍に設置できる。従って、カプラー１２から直列／並列信号変換回路１１への信号流入にとなう信号の劣化、ノイズの発生などを低減できることになる。
また、アドレス回路側で直流分を再生できる回路を設けることで、単なる容量結合でカプラー機能を代用することも出来ることは説明するまでも無い。
【００５１】
以下、図１を用いて信号の流れを説明する。画像プロセッサＬＳＩ１３からアドレスデータが時系列的に配列され、高速パルス信号で高速電流差動伝送方式のインターフェース１４を通してアドレス回路部１００の近傍に配設されたカプラー１２に伝送される。従来は一般に、インターフェース１４の部分は、ほどほど高速の信号線数の多い並列電圧信号で伝送されており、画像プロセッサＬＳＩ１３とアドレス回路部との距離が長いため、配線の引き回しが煩雑で、ノイズの発生、信号の劣化などが大きかった。本実施例では、例えばＣＴＬに代表される高速電流差動伝送のインターフェースで伝送され、カプラー１２に入力されるため、信号線数が少なくまた信号電圧も小さくできる。従って、ノイズの発生、信号の劣化などが大幅に抑えられる。
【００５２】
アドレス回路部１００の近傍に配設されたカプラー1２では、高速の信号のみ伝送し、直流的には完全に分離された回路構成のアドレス回路部１００にアドレス信号を伝送する。
【００５３】
絶縁分離のためのカプラー1２からアドレス回路部１００に入力された直列アドレスデータ信号は、先ず直列／並列信号変換回路１１で並列データ信号に変換されて、アドレスＩＣ９０が処理できて、しかも、信号劣化が顕著にならない程度のスピードに落とされ、アドレス駆動回路９を構成する対応する各アドレスＩＣ９０に入力される。アドレス駆動回路側に直列／並列信号変換回路１１を配置する構成としたので、インターフェース１４の信号線数を少なくすることができる。
【００５４】
アドレス駆動回路９は、フローティングされており、パネル放電開始電圧のばらつき分に略対応するオフセット電圧Ｖａｏｆｆを差し引いた実効アドレス信号を生成するので、駆動電圧を従来よりも低く抑えることができ、耐圧や電力損失などを低減できる。この実効アドレス信号がアドレスＩＣ９０から出力され、そこにアドレスバイアス発生回路１０からのパネル放電開始電圧のばらつき電圧を補正するオフセット電圧が重畳され、アドレス電極５に印加される。この動作により、アドレス駆動回路９は、従来よりも低電圧で動作が可能となり、上記した耐圧を低減できるとともに、電力損失を低減でき、またその他の多くの効果を生み出すことができる。
【００５５】
すなわち、耐圧や電力損失を低減できるので、アドレスＩＣのチップ面積を小さくでき、高集積化が容易となる。これにともない、アドレスＩＣの低コスト化が可能で、また素子の耐圧を低く出来るため高速動作可能なプロセスも利用できるようになり、性能向上も容易となる。
【００５６】
また、電力損失を低減できるので、放熱設計が容易となり、実装が容易であるだけでなく部品としてのコスト低減も容易となる。例えば冷却用のファンの削減が容易となる可能性も有している。
【００５７】
上記した実施例では、アドレス期間のアドレス動作に限定したが、本実施例はこれに限定されるものではなく、ＰＤＰの駆動方式によっては、リセット期間やサステイン期間にアドレス電圧を印加する必要がある場合にも、好適に適用できることはいうまでもない。
【００５８】
つまり、上記した原理を応用すれば、アドレスＩＣの出力状態（ＬｏｗあるいはＨｉｇｈ状態）により、ＧＮＤ電位以外にも２種類の電位をアドレス電極に印加できる。例えば上記実施例では、２種類の電位は仮想ＧＮＤ電位と電圧Ｖａであるが、アドレス動作期間以外では、これと異なる電圧値であってもよいことはいうまでもない。リセット期間、サステイン期間などアドレス期間以外にもアドレス電極の電位の自由度が増加し、パネルの安定駆動には大きな効果があるものと期待できる。
【産業上の利用可能性】
【００５９】
一般のテレビ、表示端末にも応用できるため、利用の可能性は高い。また、従来アドレスＩＣの耐圧や損失の点から実現できなかったことも容易に出来るようになり、コスト低減のみならず性能向上に果す役割も大きい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例。
【図２】実施例に係わるアドレスＩＣ出力部の具体例。
【図３】実施例に係わるフォトカプラーを用いたカプラーの構造図。
【図４】実施例に係わる高速パルストランスを用いたカプラーの構造図。
【図５】本実施例によるアドレス電極駆動原理を模式的に説明する図。
【図６】従来回路の動作説明図。
【符号の説明】
【００６１】
１  ＰＤＰ、２Ｆ  前面板、２Ｒ  背面板、３  Ｙサステイン電極、４  Ｘサステイン電極、５  アドレス電極、６  Ｘサステイン駆動回路、７  Ｙサステイン駆動回路、８  スキャン回路、９  アドレス駆動回路、１０  アドレスバイアス発生回路、１１  直列／並列信号変換回路、１２  カプラー、１３  画像プロセッサＬＳＩ、１４  インターフェース、１５  直列アドレスデータ、１６  並列アドレスデータ、１７  仮想ＧＮＤ、１８  電源、１９  発光素子、２０  受光素子、２１  高速パルストランス、２２  安定動作電圧範囲、２３  アドレス信号波形、２４  実効アドレス信号、２５  アドレス信号波形、９０  アドレスＩＣ、９１  アドレス回路、９２  出力回路、１００  アドレス回路部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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