(57)【要約】【課題】  製造コストの増大や半導体装置性能を損なうことのなく、静電気放電耐量の高い半導体静電気放電保護装置を提供することを目的とする。【解決手段】  半導体基板に形成した半導体回路上に導電体を配設し、前記導電体の一部を電源ラインに接続し、残る前記導電体をグランドラインに接続することにより気中放電モデルにおける静電気放電耐量を向上させることができる。さらに、半導体回路に占める導電体面積比を４０％以上とすることで面積効率の良い半導体静電気保護装置とする。【選択図】  図１
2006261154.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に半導体回路を有する半導体装置において、前記半導体装置を構成する半導体回路上に静電気放電保護用の導電体が配設されている半導体装置。
【請求項２】
前記導電体は、金属であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属は、前記半導体回路の配線に用いられる金属と同時に形成されることを特徴とする請求項２記載の半導体装置
【請求項４】
前記導電体は、電源ラインに接続される導電体とグランドラインに接続される導電体であること特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体回路上に配設される前記導電体の総面積と、前記半導体回路が形成されたチップの面積との比は、４０％以上であることを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板上に形成されている半導体回路上面に、前記半導体回路に含まれる半導体素子を静電気放電破壊から保護する複数の導電体を設け、前記導電体の一部を電源ラインに接続しＶＤＤ保護導電体とし、電源ラインに接続されていない前記保護導電体をグランドラインに接続しＧＮＤ保護導電体とし、前記ＶＤＤ保護導電体の総面積と前記ＧＮＤ保護導電体の総面積との比を調整してＥＳＤ耐量を決定する半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電（ＥＳＤ）保護手段を有する半導体装置に関し、特に、ＣＭＯＳに応用される静電気放電保護手段を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成する半導体回路に含まれるトランジスタなどの半導体素子は、静電気放電イベントによって酷く損傷されることがある。半導体回路に対する静電気放電暴露の主な源は帯電した人体であり（『人体モデル』、ＨＢＭ）、人体からの放電は、約１００ナノ秒にわたって数アンペアのピーク電流を半導体回路に対して発生する。静電気放電の第２の源は金属物体からの放電であり（『機械モデル』、ＭＭ）、この源は、立ち上り時間（ｒｉｓｅ ｔｉｍｅ）がＨＢＭの静電気放電源より著しく大きい過渡現象（ｔｒａｎｓｉｅｎｔ）を誘起する可能性がある。第３の源は、『帯電デバイスモデル』（ＣＤＭ）に現れる。このモデルでは、半導体回路に含まれる半導体素子等そのものが帯電するようになる。半導体装置を静電気放電から保護するには、前記放電の原因となる前記帯電を地面に放電することにある。
【０００３】
より速い動作速度、より小さい動作電圧、より大きな充填密度およびより少ないコストについての需要により、すべてのデバイスの寸法の減少が余儀なくされるにつれ、半導体回路における静電気放電現象は重要性を増している。
【０００４】
従来の静電気放電保護手段を有する半導体装置について、図６を基に説明する。図６は従来の静電気放電保護手段を有する半導体装置である。（例えば、特許文献１参照。）
図６において、酸化金属半導体（ＭＯＳ）の半導体回路で採用される最も普通な保護手段は、半導体基板１１０に形成されるＮＭＯＳトランジスタ１１７と関連づけられる寄生２極トランジスタ（ｐａｒａｓｉｔｉｃ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）である。ＮＭＯＳトランジスタ１１７のドレイン１１２は半導体装置に含まれる保護すべき半導体回路１２１に接続する入出力端子１２０に接続しており、またそのソース１１３とゲート１１１は接地されている。保護水準または故障閾値は、ＮＭＯＳトランジスタ１１７のゲート１１１の下方におけるドレイン１１２からソース１１３までのＮＭＯＳトランジスタ１１７の幅を変更することにより設定することができる。ストレス条件下で、保護すべき入出力端子１２０とグランドライン１１８（接地）との間の支配的な電流導電経路には、このＮＭＯＳトランジスタ１１７の寄生２極トランジスタが関与する。この寄生２極トランジスタは、接地ストレスイベント（ｇｒｏｕｎｄ ｓｔｒｅｓｓ ｅｖｅｎｔ）に関してプラス極性の場合はスナップバック領域（ｓｎａｐｂａｃｋ ｒｅｇｉｏｎ）で動作し、マイナス極性の場合はダイオードの順方向特性で動作する。即ち、前記寄生２極トランジスタの前記スナップバック領域動作や前記順方向特性動作が正常に動作する限り、入出力端子１２０に加わる静電気放電ストレスは放電されるので半導体回路１２１は破壊することはない。
【０００５】
スナップバック条件にある寄生２極トランジスタとして動作するＮＭＯＳ保護デバイスに見られる主要な故障メカニズムは、セカンドブレークダウン（ｓｅｃｏｎｄ ｂｒｅａｋｄｏｗｎ）の開始である。セカンドブレークダウンは、キャリアの熱的発生によって、衝突イオン化電流（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ ｃｕｒｒｅｎｔ）の低下が相殺される場合に、デバイス中でサーマルランナウェイ（ｔｈｅｒｍａｌ ｒｕｎａｗａｙ）を常に誘発する現象である。セカンドブレークダウンは自己加熱の結果、ストレス下にあるデバイス中で始まる。セカンドブレークダウンが始まるＮＭＯＳデバイスのピーク温度はストレス電流（ｓｔｒｅｓｓ ｃｕｒｒｅｎｔ）のレベルとともに上昇することが知られている。
【０００６】
以上、簡単に従来モデルの静電気放電技術に関して説明したが、静電気放電現象および半導体回路における保護方法に関しては、例えば特許文献１や非特許文献１に記載されている。
【０００７】
近年、新たな静電気放電モデルがクローズアップされている。この静電気放電モデルは『気中放電モデル』と呼ばれており、この破壊モデルは帯電体からＩＣパッケージに直接放電することによる静電破壊をイメージしている。
【０００８】
気中放電モデルの静電気放電測定等価回路の簡略図を図７に示す。図７において、スイッチ１０１をオン、スイッチ１０２をオフ状態で電源１００から抵抗１０３を介して容量１０５に静電気が充電され、スイッチ１０１をオフ、スイッチ１０２をオンにすることで容量１０５に充電された静電気が抵抗１０４を介して半導体回路を実装した回路ボード１０６に印加される。この気中放電モデルの測定方法に関しては非特許文献１に記載されている。
【０００９】
図８にＩＥＣでの気中放電モデル規格を示す。市場からはレベル４の静電気放電耐量を求められており、市場要求に対して静電気放電保護素子の重要性が高まっている。
【特許文献１】特開平５−１８０８９９号公報
【非特許文献１】ＩＥＣ規格、ＩＥＣ−６１０００−４−２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の従来の半導体装置において、以下の問題がある。
【００１１】
ＨＢＭモデルやＭＭモデル、ＣＤＭモデルに対する静電気放電保護は、特許文献１や非特許文献１に開示されている方法により対応できるが、気中放電モデルに対しては不十分であり、市場要求であるレベル４に対応することが困難であるという問題がある。
【００１２】
上述した問題は、静電気放電保護素子面積を増大することにより対応できるが、静電気放電保護素子が大きくなり、チップ面積が増大するという課題がある。
【００１３】
また、静電気放電保護素子に受動素子、例えば抵抗やコイル、容量等を接続することにより静電気放電耐量を上げることは可能であるが、チップ面積が増大する可能性があるだけでなくＣＲ時定数が低下するため、半導体装置の性能が低下するという問題がある。
【００１４】
さらに、気中放電モデルによる静電気放電ストレスは、入出力端子に印加されるだけでなくチップ内部の半導体回路１２１に直接印加されることがある。このとき、前記静電気放電ストレスが入出力端子に印加された場合は、従来方法により対応することが可能であるが、チップ内部の半導体回路１２１に直接印加された静電気放電ストレスには対応できないという問題がある。
【００１５】
本発明は以上のような点に着目してなされたもので、製造コストの増大や半導体装置性能を損なうことのない気中静電気放電に強い静電気放電保護手段を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体基板上に半導体回路を有する半導体装置において、前記半導体装置を構成する半導体回路上に静電気放電保護用の導電体が配設されている静電気放電保護手段を有することを特徴とする半導体装置とした。
（２）前記導電体は、金属である静電気放電保護手段を有する（１）記載の半導体装置とした。
（３）前記導電体は、電源ライン接続される導電体とグランドラインに接続される導電体であること特徴とする静電気放電保護手段を有する（１）記載の半導体装置とした。
（４）前記半導体回路上に配設される導電体の総面積と、前記半導体回路が形成されたチップの面積との比は、４０％以上であることを特徴とする静電気放電保護手段を有する（１）記載の半導体装置とした。
（５）半導体基板上に形成されている半導体回路上面に、前記半導体回路に含まれる半導体素子を静電気放電破壊から保護する複数の導電体を設け、前記導電体の一部を電源ラインに接続しＶＤＤ保護導電体とし、電源ラインに接続されていない前記保護導電体をグランドラインに接続しＧＮＤ保護導電体とし、前記ＶＤＤ保護導電体の総面積と前記ＧＮＤ保護導電体の総面積との比を調整してＥＳＤ耐量を決定する静電気放電保護手段を有する半導体回路の設計方法とした。
【発明の効果】
【００１７】
本発明は静電気放電保護手段を有する半導体装置において、半導体基板上に半導体装置が構成されている半導体回路上に導電体を配設することにより、気中放電モデルの静電気放電ストレスは前記導電体に印加されるので、半導体回路内への静電気放電ストレス印加を防ぎ、静電気放電保護手段を有する半導体装置の面積増大や半導体装置性能を損なうことなく、チップの静電気放電耐量を向上させることが可能となる。さらに、本発明の静電気放電保護手段を有する半導体装置において、前記導電体として配線と同じ金属を利用することにより、製造工程を増やすことがない。
【００１８】
また、半導体装置の静電気放電保護能力に応じて最適なラインに前記導電体を接続することにより、良好な静電気放電耐量を有する静電気放電保護手段を有する半導体装置を構成することが可能となる。
【００１９】
そして、チップ（半導体基板）上に構成されている半導体回路上に配設される前記導電体の面積と、前記チップ（半導体基板）の面積との比を４０％以上とすることにより、面積効率の良い静電気放電保護手段を有する半導体装置とすることができるだけでなく、安定的に前記導電体を形成することが可能となる。
【００２０】
以上述べてきたように、本発明の静電気放電保護手段を有する半導体装置により、製造コストを増大させることなく高性能な静電気放電保護手段を有する半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００２１】
【実施例１】
【００２２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２３】
図１は本発明の静電気放電保護手段を有する半導体装置の第一の実施例を示す模式的平面図である。図２は,図１に示すＡ−Ａ線より見た模式的断面図である。この図ではＭＯＳトランジスタ７のゲートに接続されるコンタクトと配線は省略されている。
【００２４】
図１及び図２において、半導体基板１、例えば抵抗率１Ωｃｍ〜２０Ωｃｍの不純物濃度の半導体基板１に、半導体デバイス、例えばＭＯＳトランジスタ７が形成されており、ＭＯＳトランジスタ７はソースとなる拡散層３ａとドレインとなる拡散層３ｂ及びゲートとなる多結晶シリコン２により構成されている。拡散層３ａ、３ｂ及び多結晶シリコン２に接続される配線５ａ、５ｂ及び５ｃは、例えばスパイク防止のためシリコン添加したアルミニウムにより形成され、コンタクト４ａ、４ｂ及び4ｃを介して拡散層３ａ、３ｂ及び多結晶シリコン２に接続されている。ＭＯＳトランジスタ７上には、例えばスパイク防止のためシリコン添加したアルミニウムからなる導電体６ａが配線５ａ対してデザインルールの最小寸法以上のスペースで形成される。このとき、配線５ａ、５ｂと５ｃ及び導電体６ａとを同時に形成することにより、製造工程を増大させることがない。
【００２５】
上述した構成の本発明の静電気放電保護手段を有する半導体装置を用いて、図７に示す気中放電モデルの静電気放電試験を行った時の現象に関して、例えば、図３の二つのＭＯＳトランジスタ７ａと７ｂを有する半導体回路を参照しながら以下説明する。
【００２６】
図３においては、本発明と直接かかわらない半導体回路の入出力端子は省略してある。静電気放電試験を行った場合、静電気放電ストレスが半導体回路に印加される。前記半導体回路に印加された気中放電による静電気放電ストレスは、入出力端子に印加されるだけでなく入出力端子に接続していない半導体回路の配線に印加される場合がある。入出力端子に印加された静電気放電ストレスは、ＨＢＭモデルやＭＭモデルのように入出力端子に接続された従来技術の静電気放電保護素子を介して静電気放電ストレスが放出されるが、前記入出力端子を介さないで半導体回路の配線に印加される静電気放電ストレスは、導電体６ａ，６ｂ，６ｃや６ｄに吸収されグランドライン８や電源ライン９に放出される。このことから、入出力端子以外に印加された静電気放電ストレスは、導電体６ａから６ｄを介してグランドライン８や電源ライン９に放出され、ＭＯＳトランジスタ７ａや７ｂに静電気放電ストレス印加されることを防ぐので、気中放電モデルの静電気放電ストレスに対して良好な耐量を得ることが可能となる。このとき、前記入出力端子以外に印加された静電気放電ストレスは、全て導電体６ａから６ｄに印加されるわけではなく半導体回路に占める導電体の面積比により決まる。図４にチップ面積に占める導電体６の面積比と気中放電モデルの静電気放電耐量の関係を示す。図４において、導電体面積比を４０％以上とすることにより安定した高い静電気放電耐量が得られることが確認できる。これは、前記導電体面積比を４０％以上とすることにより、チップに印加される多くの静電気放電ストレスが導電体６に印加され、半導体基板１上に形成したＭＯＳトランジスタ７に静電気放電ストレス印加されることを防ぐとともに、導電体６を形成するための工程、具体的には導電体６のパターニングのためのエッチング時のローディング効果を得ることが可能となったためである。
【００２７】
さらに、本発明の静電気放電保護手段を有する半導体装置は、グランドライン８に接続している導電体６と電源ライン９に接続している導電体６があるため、半導体装置の気中放電モデルの静電気放電耐量をコントロールできる。図５は本発明の静電気放電保護手段を有する半導体装置における気中放電モデルでの静電気放電耐量の極性依存性を示した図である。図５を参照しながら以下に、本発明の静電気放電保護手段を有する半導体装置が静電気放電耐量をコントロール可能な理由を示す。
【００２８】
導電体６に電源ライン９のみが接続していた場合、プラス極性の静電気放電ストレスと電源ライン９との電位差は、マイナス極性の静電気放電ストレスと電源ライン９との電位差よりも小さい。これにより、導電体６に電源ライン９のみが接続していた場合、マイナス極性の静電気放電ストレス電流はプラス極性の静電気放電ストレス電流よりも流れやすくなるため、マイナス極性の静電気放電耐量はプラス極性の静電気放電耐量よりも大きくなる。導電体６をグランドライン８もしくは電源ライン９のどちらかに接続する場合、導電体６に接続するライン電位により静電気放電耐量が変化するので、半導体回路設計時に半導体装置の静電気放電耐量を考慮し導電体６をグランドライン８もしくは電源ライン９に接続するか選択する必要があったが、本発明は半導体装置の静電気放電耐量を考慮して導電体６に接続する電源ラインとグランドラインの比により、気中放電モデルにおける静電気放電耐量の極性依存性をコントロールすることが可能となる。
【００２９】
本発明の第一の実施例において、半導体基板に形成する半導体デバイスとしてＭＯＳトランジスタ７を形成した場合について説明したが、半導体デバイスとしてバイポーラを形成した場合においてもＭＯＳトランジスタ７を形成した場合と同様の効果を得ることが可能であることは言うまでも無く、前記半導体基板に形成する半導体デバイス種類や有無が本発明の本質に何ら影響を与えることが無いということは言うまでもない。
【００３０】
また、本発明の第一の実施例において、導電体として形成する金属はシリコン添加したアルミニウムである場合について説明したが、導電体として他の金属を形成した場合においてもシリコン添加したアルミニウムを形成した場合と同様の効果を得ることが可能であることは言うまでも無く、前記導電体に形成する金属種類が本発明の本質に何ら影響を与えることが無いということは言うまでもない。
【図面の簡単な説明】
【００３１】
【図１】本発明の静電気放電保護手段を有する半導体装置の第一の実施例を示す模式的平面図
【図２】同半導体装置の図１におけるＡ−Ａ線断面図
【図３】同半導体装置の第一の実施例の静電気放電試験時の模式図
【図４】同半導体装置における気中放電モデルでの導電体面積比と静電気放電耐量の関係を示した図
【図５】同半導体装置における気中放電モデルでの静電気放電耐量の極性依存性を示した図
【図６】従来の静電気放電保護手段を有する半導体装置を示す断面図
【図７】気中放電モデルの静電気放電測定等価回路の簡略図
【図８】ＩＥＣにおける気中放電モデル規格
【符号の説明】
【００３２】
１  半導体基板
２  多結晶シリコン
３  拡散層
４  コンタクト
５  配線
６  導電体
７  ＭＯＳトランジスタ
８  グランドラインＧＮＤ
９  電源ラインＶＤＤ
１２  層間絶縁膜
１００  電源
１０１  スイッチ
１０２  スイッチ
１０３  抵抗
１０４  抵抗
１０５  容量
１０６  回路ボード
１１０  半導体基板
１１１  ゲート
１１２  ドレイン
１１３  ソース
１１７  ＮＭＯＳトランジスタ
１１８  グランドライン
１１９  層間絶縁膜
１２０  入出力端子
１２１  半導体回路
【図１】
2006261154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006261154.tif 000008
【図７】
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【図８】
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