(57)【要約】【課題】  正確な冗長救済を行う。【解決手段】  参照電圧発生回路１３ａの入力を電源レベル調整ヒューズ１４ａと内部レジスタ１５ａの出力とをセレクタ１６ａで切り替え可能な構成とする。これによって、ヒューズ１４ａの切断前に内部レジスタ１５ａの出力を用いて、ヒューズ１４ａの切断後と同一の内部電源電圧出力を可能とした。これにより内部電源を用いた冗長救済判定テストが可能となり、かつＢＩＳＴを用いて実動作と同速のテストを実行することで、テスト時と実動作時の内部電圧誤差を解消し、マージナルビットの高精度冗長救済判定を実現する。【選択図】        図１
2006209861.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなる第１のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第１の内部電圧発生回路とを備える１つもしくは複数のダイナミックＲＡＭと、
前記参照電圧を不揮発的に記憶する第１の不揮発的参照電圧記憶手段と、
前記参照電圧を揮発的に記憶する第１の揮発的参照電圧記憶手段もしくは外部端子に接続される第１の電圧制御手段と、
前記第１の不揮発的参照電圧記憶手段の出力と前記第１の揮発的参照電圧記憶手段もしくは前記第１の電圧制御手段の出力を選択して前記第１の内部電圧発生回路に入力するセレクタと、
書き込み／読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックＲＡＭから読み出したデータ内容とを比較することによりテスト結果を判定する１つもしくは複数の結果判定部を有する第１の内蔵メモリテスト手段と
を備えた半導体集積回路。
【請求項２】
前記第１の内蔵メモリテスト手段は、前記複数のダイナミックＲＡＭにおける前記第１の揮発的参照電圧記憶手段の書き込みデータ値を個別に変更し、外部端子から与えられた参照電圧と前記複数のダイナミックＲＡＭの内部電圧とがそれぞれ同一電圧となるようにチューニングする電圧チューニング手段を有する請求項１に記載の半導体集積回路。
【請求項３】
前記第１の内蔵メモリテスト手段は、前記第１の不揮発的参照電圧記憶手段に書き込むデータの記憶手段と、冗長救済判定手段を有する請求項１または２に記載の半導体集積回路。
【請求項４】
前記第１の不揮発的参照電圧記憶手段は電気ヒューズである請求項１に記載の半導体集積回路。
【請求項５】
請求項１から４のいずれかに記載の半導体集積回路のテスト手法であって、前記第１の揮発的参照電圧記憶手段により揮発的に記憶された参照電圧に基づいて発生された内部電圧でかつ、実チップと同一動作速度でダイナミックＲＡＭのファンクションテストを実施する半導体集積回路のテスト手法。
【請求項６】
前記複数のダイナミックＲＡＭが、すべて活性化された状態でダイナミックＲＡＭの前記ファンクションテストが行われる請求項５記載の半導体集積回路のテスト手法。
【請求項７】
前記ファンクションテスト時に前記第１の揮発的参照電圧記憶手段に書き込まれるデータと、前記ファンクションテスト後に前記第１の不揮発的参照電圧記憶手段に書き込まれるデータとが同一である請求項５記載の半導体集積回路のテスト手法。
【請求項８】
前記第１の揮発的参照電圧記憶手段に複数の異なるデータを書き込むことで、複数の内部電圧レベルで前記ファンクションテストを実施し、前記ファンクションテスト後に前記複数の異なる参照電圧設定データうちのいずれかの参照電圧設定データが前記不揮発的記憶手段に書き込まれる請求項５記載の半導体集積回路のテスト手法。
【請求項９】
複数のメモリセルからなる第１のメモリセルアレイと、参照電圧に基づいた電圧を発生する第１の内部電圧発生回路を備える１つもしくは複数のダイナミックＲＡＭと、
前記参照電圧を不揮発的に記憶する電気ヒューズと、
書き込み／読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックＲＡＭから読み出したデータ内容とを比較することによりテスト結果を判定する１つもしくは複数の結果判定部を有する第１の内蔵メモリテスト手段と
を備えた半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路のテスト手法であって、前記参照電圧を不揮発的に記憶する電気ヒューズを切断した後に、冗長救済判定テストを実施する半導体集積回路のテスト手法。
【請求項１１】
前記内部電圧がビット線プリチャージ電圧である請求項１〜４，９のいずれかに記載の半導体集積回路。
【請求項１２】
前記内部電圧がセルプレート電圧である請求項１〜４，９のいずれかに記載の半導体集積回路。
【請求項１３】
前記内部電圧が前記第１のメモリセルアレイの基板バイアス電圧である請求項１〜４，９のいずれかに記載の半導体集積回路。
【請求項１４】
前記内部電圧が前記ダイナミックＲＡＭの主電源電圧である請求項１〜４，９のいずれかに記載の半導体集積回路。
【請求項１５】
前記内部電圧がワード線昇圧電圧である請求項１〜４，９のいずれかに記載の半導体集積回路。
【請求項１６】
前記内部電圧がビット線プリチャージ電圧である請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法。
【請求項１７】
前記内部電圧がセルプレート電圧である請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法。
【請求項１８】
前記内部電圧が前記第１のメモリセルアレイの基板バイアス電圧である請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法。
【請求項１９】
前記内部電圧が前記ダイナミックＲＡＭの主電源電圧である請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法。
【請求項２０】
前記内部電圧がワード線昇圧電圧である請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法。
【請求項２１】
さらに１つもしくは複数のスタティックＲＡＭと、前記スタティックＲＡＭをテストする第２の内蔵メモリテスト手段と、ロジック回路を有する請求項１〜４，９のいずれかに記載の半導体集積回路。
【請求項２２】
前記第１の内蔵メモリテスト手段からの出力信号によって、前記第２の内蔵メモリテスト手段が制御されて前記スタティックＲＡＭが活性化される請求項２１に記載の半導体集積回路。
【請求項２３】
請求項２１または２２に記載の半導体集積回路のテスト手法であって、前記複数のスタティックＲＡＭがすべて活性化された状態、もしくはロジック回路が活性化された状態、もしくは前記複数のスタティックＲＡＭとロジック回路が同時に活性化された状態でダイナミックＲＡＭのファンクションテストが行われる半導体集積回路のテスト手法。
【請求項２４】
前記スタティックＲＡＭは、複数のメモリセルからなる第２のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第２の内部電圧発生回路を備え、さらに、前記スタティックＲＡＭの参照電圧を不揮発的に記憶する第２の揮発的参照電圧記憶手段と、前記スタティックＲＡＭの参照電圧を揮発的に記憶する第２の揮発的参照電圧記憶手段もしくは外部端子に接続される第２の電圧制御手段と、前記第２の不揮発的参照電圧記憶手段の出力と前記第２の揮発的参照電圧記憶手段もしくは前記第２の電圧制御手段の出力を選択して前記第２の内部電圧発生回路に入力する第２のセレクタとを備える請求項２１記載の半導体集積回路。
【請求項２５】
前記第２の内部電圧が第２のメモリセルアレイの基板バイアス電圧、もしくはワード線またはビット線昇圧電源電圧である請求項２４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に混載メモリとそのテスト回路構成およびテスト手法に関するものである。
【背景技術】
【０００２】
近年、特に混載ＤＲＡＭにはＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を低コストで実現するための高集積化と、高速ランダム動作性能が要求されてきているが、その一方で、動作マージンを確保することが非常に困難になりつつある。これは、ＤＲＡＭではメモリセルキャパシタに蓄積された電荷を、読み出しビット線と参照ビット線の間の差電圧（読み出し電圧）として読み出し、それをセンスアンプで増幅することで”０”，”１”情報を読み出しているのであるが、この読み出し電圧が減少することが原因である。
【０００３】
読み出し電圧の減少の大きな要因の１つはセルキャパシタ容量の減少である。これは、いわゆるスタック型キャパシタの場合、微細化が進むとともにキャパシタの２次元方向のサイズだけでなく、高さ方向のサイズも露光マージン（デフォーカスマージン）が低下することによって縮小されるためである。キャパシタに高誘電率絶縁膜を導入する等が行われているが、キャパシタ容量が以前の３０ｆＦ以上から場合によっては数ｆＦ程度にまで、急速に減少してきている。
【０００４】
また、ＤＲＡＭ電源電圧の減少も読み出し電圧を減少させている。これは、現状の混載ＤＲＡＭが、低コスト化のために、通常の標準ＣＭＯＳプロセスに対して最小の工程追加で実現される、いわゆるロジックコンパチプロセスとなっており、メモリセルトランジスタ以外のＤＲＡＭ部にはロジック部と同一のトランジスタを使用する必要があるためである。微細化に従ってロジック部のトランジスタ電源電圧が急速に減少しているのに合わせて、ＤＲＡＭ部の電源電圧も急速に減少してきている。
【０００５】
一方、ＤＲＡＭは多くの内部電圧を有している。例えば、ビット線プリチャージ電圧（ＶＢＰ）、セルプレート電圧（ＶＣＰ）、基板電圧（ＶＢＢ）がある。さらには、ＤＲＡＭ主電圧（ＶＤＤ）や、ワード線昇圧電圧（ＶＰＰ）を内部で電圧発生させる場合もある。これらの内部電源発生電圧はプロセスばらつきによって変動するために、通常ヒューズトリミングによってチップ毎に電圧レベルを調整した後に出荷される。内部電源電圧の設定精度には高い精度が求められ、例えばビット線読み出し電圧の基準電圧となるＶＢＰであれば、特に小読み出し電圧となる今後の混載ＤＲＡＭにおいては、最低１０ｍＶオーダーの設定精度が必要となってきている。
【０００６】
図１３に内部電圧（ここでは代表例としてＶＢＰ）を外部テスタから印加して、冗長救済判定を行う際のテスト回路構成の例を示している。従来では電源調整用ヒューズと冗長救済用ヒューズ切断は冗長救済判定後にまとめて行われており（テスト工数削減のため）、冗長救済判定時における内部電圧出力をヒューズによる調整後の値とすることができなかった。このため、ヒューズ切断による調整後（と想定される）内部電圧を外部から印加する冗長救済判定テストが一般的に行われていた。
【０００７】
図１３において、２００１はメモリテスタ、２００２はＤＲＡＭマクロ、２００３は内部電圧電源、２００４はメモリ制御回路、２００５はメモリアレイ、２００６はＳＲＡＭマクロ、２００７はロジック回路である。ＶＢＰはビット線プリチャージ電圧、ＶＤＤはＤＲＡＭ主電圧、ＶＳＳは接地電圧である。
【０００８】
また、１はドライバ、２はアンプ、３はプログラマブル参照電圧発生回路、４はヒューズ、５はテストパターンをＤＲＡＭマクロ１００２へ与えるシーケンサ、６はＤＲＡＭマクロ１００２からの読み出しデータを入力する冗長判定回路、７は電圧が可変の電源回路である。Ｒは寄生抵抗、Ｌは寄生インダクタンスである。
【０００９】
また、図１４に従来のテストフローを示している。従来のテストフローでは、混載メモリ（ＤＲＡＭ）とロジック回路に対してそれぞれ異なるテスタを用いてウェハテスト、パッケージテストを順に実施していた。ウェハテストにおいて、ＤＲＡＭテストはメモリテスタを用いて行い、ロジックテストはロジックテスタを用いて行う。また、パッケージテストにおいて、メモリテストはメモリテスタを用いて行い、ロジックテストはロジックテスタを用いて行う
ウェハテストにおいて、内部電源電圧は、ファンクションテスト（実動作よりも低い周波数での冗長救済のためのテスト）前に行われるＤＣ内部電源テストでモニタされた出力電圧に基づいて予め定められたテーブルに沿ってヒューズ切断情報を抽出し、ターゲット電圧と一致するように調整される（電源調整接続ヒューズ決定）。なお、ＤＣ内部電源テストは、内部電源電圧モニタの前にコンタクト・電流テストが行われる。
【００１０】
さらに、ファンクション（冗長救済判定）テストでは内部電圧をヒューズトリミングで調整された後に出力されると予測される電圧を外部（メモリテスタ）から印加して、ＰＡＳＳ／ＦＡＩＬテストを行うことにより、ワーストビットの冗長救済判定を行う。これによって、冗長救済ロウ・カラム（＝切断ヒューズ）が決定する。しかも、このファンクションテストは、通常、実動作周波数よりも低い（メモリテスタ性能が律速する）周波数で行われる。もちろん、高額な高速度テスト対応メモリテスタを用いれば、実動作速度と同一の周波数でテストを行うことができるが、今後更に混載メモリの高速化や搭載マクロ数の増大が進み、またスケーリングによって、チップコストに対するテストコストの増大が顕著となってくることを考えると非現実的である。
【００１１】
読み出し電圧が減少している状況で動作マージンを確保するためには、内部電圧の変動に影響を受けやすいマージナルビットの冗長救済判定時の内部電源電圧レベルを実動作時の内部電圧発生レベルと同一にすることで、精度良く冗長救済されることが望ましい。
【特許文献１】特許第３０１４４２０号
【特許文献２】特開２００１−３５１９９号公報
【特許文献３】特開平８−３１５５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら従来の構成の場合、図１５に示すように、外部から内部電源電圧を印加して冗長救済判定テストを実施することによって、ワーストビットを判定した時の内部電圧と、実動作時に内部電源で電圧を発生した時の電圧とが異なる問題が生じる。我々の経験に基づくところによると、最悪のケースでは前記ＶＢＰ電源において、この電圧誤差は容易に１００ｍＶを超え、結果として、特に小読み出し電圧で、かつ実動作周波数の高速化が進む今後の微細化ＤＲＡＭにおいて、マージナルビットの動作マージンが十分に確保されないという問題が生じる。なお、図１５には、外部（テスタ）の出力部でのテスト時のＶＢＰ，ＶＳＳと、内部（チップ）におけるテスト時のＶＢＰ，ＶＳＳと、実動作時のＶＢＰ，ＶＳＳとが示されている。図１５では、例えば内部（チップ）においては、テスト時のＶＢＰと実動作時のＶＢＰとの間に電圧誤差があること、テスト時のＶＢＰ，ＶＳＳと実動作時のＶＢＰ，ＶＳＳとの間で動作周波数が異なることが示されている。
【００１３】
この冗長救済判定時の内部電圧と実動作時の内部電圧誤差は、
（Ａ）ＡＣ的な電源負荷特性が異なることと、
（Ｂ）駆動電源の過渡応答特性が異なる(電源自体が異なる)こと
によって生じる。
【００１４】
（Ａ）のＡＣ的な負荷特性が異なる要因としては、
１）内部電源電圧を外部印加する際にはテストボードやピン、ピンからＤＲＡＭマクロまでの配線等による寄生抵抗や寄生インダクタンス等の実動作時には付加されない負荷が加わること、
２）テスト時と実動作時とで動作周波数が異なるが、メモリ内部の負荷電流特性自体が周波数特性を有しているためにテスト時と実動作時とで負荷が異なること、
３）複数のメモリマクロ搭載時には同時に動作しているマクロ数によって負荷電流特性が変化すること、
４）テスト時と実動作時でＶＤＤやＶＳＳ等の電源ラインノイズが異なること
によって、参照電圧レベルが目標値からずれたり、アンプの応答特性などが影響を受けたりする。
【００１５】
これには次が影響する。
【００１６】
４ａ）複数ＤＲＡＭマクロで構成される半導体集積回路において、テスト時と実動作時とで同時動作するマクロ数が異なる。
【００１７】
４ｂ）通常ＳＯＣでは、ＤＲＡＭと同一半導体基板上にＳＲＡＭマクロが形成されるが、ＤＲＡＭテスト時と実動作時とで、同時動作するＳＲＡＭマクロ数が異なる。
【００１８】
４ｃ）ＳＯＣでＤＲＡＭと同一半導体基板上に形成されるロジック回路の活性化率が、ＤＲＡＭテスト時と実動作時とで異なる。例えばメモリテスタを使ったＤＲＡＭテスト時にはロジック回路は活性化されていないのが通常である。
【００１９】
これらの問題を解決して、テスト時と実動作時の内部電源電圧を一致させるには、まずヒューズによって調整された後の内部電圧出力レベルとした内部電源を用いて、かつ実動作と同一速度でのテストによって、マージナルビットの冗長救済を実施する必要がある。
【００２０】
特許第３０１４４２０号公報には内部電源電圧出力をヒューズ切断後の値に擬似的に調整可能な電源調整手法について記載されているが、そもそも、目的が通常実動作速度よりも遅いバーンインテスト時に内部電源を用いて加速電圧を発生することであり、実動作と同速のテストを可能とする手段を有していない。
【００２１】
また特開２００１−３５１９９号公報も同様に、実動作と同速のテストを可能とする手段を有しておらず、本発明の目的とは異なっている。
【００２２】
さらに、特開平８−３１５５９８号公報には電源マージナルテスト機能を有するＢＩＳＴ（Built In Self Test）回路について記載されている。しかし、ＢＩＳＴを用いて内部電源レベルは可変であるが、テスト時と実動作時の内部電圧レベルを同一化する目的ではなく、加速試験のために通常よりも高い電圧を印加することを想定しており、テスト時と実動作時の内部電圧レベルを同一化する手段も備えていない。
【００２３】
つまり、ＢＩＳＴを内部電源レベルの精密設定およびそれによる冗長救済精度向上に利用する構成およびテスト手法に関しては公知の技術は無く、さらに上記１）、２）、３）、４）の影響までを加味した精密な内部電源レベルの設定およびそれによる冗長救済精度向上に利用する構成およびテスト手法に関しては当然、解決手段が存在していない。
【００２４】
さらに、図１４に記載される従来のテストフローでは、内部電源電圧はファンクションテスト前に行われるＤＣ内部電源テストでモニタした電圧に基づいて、予め定められたテーブルに沿って、予め定められたターゲット電圧に調整される。しかし、このターゲット電圧自体が、ある限定された評価結果から統計的解析で定められるものであって、実際の個々のチップのそれぞれのメモリマクロに対して、ターゲット電圧自体が動作マージンを最大化する電圧であることを保証するものではないと言う問題もある。
【００２５】
ここまでは、ＤＲＡＭのＶＢＰ電源を例に挙げて説明してきたが、言うまでもなく上記ＶＣＰ，ＶＢＢ，ＶＤＤ，ＶＰＰ回路に関しても同様の課題を有している。さらに、ＳＲＡＭについても、現状は内部電源を備えていないことが通常であるが、今後の微細化に伴ってリーク電流の増大やスタティックノイズマージンの減少が課題となっており、この対策のために、例えばアレイ部の基板バイアス用電源や、ワード線、ビット線昇圧用電源が用いられる可能性がある。これらＳＲＡＭの内部電源電圧を精密に設定し、冗長救済を高精度化する必要があるという課題はＤＲＡＭと共通である。
【００２６】
本発明は、上記の問題点であるファンクションテスト時の内部電圧と実動作時の内部電圧間の誤差を削減し、実際のＳＯＣ動作状態を再現した冗長救済判定テストを実施することによって、動作マージンを律速するマージナルビットを高精度に救済することを目的としている。また、内部電源電圧自体を個々のマクロごとに動作マージンが最大となる電圧に設定を可能とし、さらにテスト工程数の削減（テストコストの削減）も可能とすることを目的とする。
【課題を解決するための手段】
【００２７】
この目的を達成するために、本願で開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２８】
上記課題を解決するために、本発明の半導体記憶装置は、前記請求項１に示される構成を有している。すなわち、複数のメモリセルからなる第１のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第１の内部電圧発生回路とを備える１つもしくは複数のダイナミックＲＡＭと、参照電圧を不揮発的に記憶する第１の不揮発的参照電圧記憶手段と、前記参照電圧を揮発的に記憶する第１の揮発的参照電圧記憶手段もしくは外部端子に接続される第１の電圧制御手段と、前記第１の不揮発的参照電圧記憶手段の出力と前記第１の揮発的参照電圧記憶手段もしくは前記第１の電圧制御手段の出力を選択して前記第１の内部電圧発生回路に入力するセレクタと、書き込み／読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックＲＡＭから読み出したデータ内容とを比較することによりテスト結果を判定する１つもしくは複数の結果判定部を有する第１の内蔵メモリテスト手段とを備えた半導体集積回路である。
【００２９】
この構成に対して、請求項５の方法が適用される。この方法は、前記第１の揮発的参照電圧記憶手段により揮発的に記憶された参照電圧に基づいて発生された内部電圧でかつ、実チップと同一動作速度でダイナミックＲＡＭのファンクションテストを実施するという方法である。
【００３０】
請求項１の構成に対して請求項５のテスト手法を適用することで、第１の内部電圧発生回路の電圧レベルを電圧調整後の値として、かつ前記第１の内蔵メモリテスト手段を用いて実チップの動作速度と同速でファンクションテストが実行できる。そのため、実動作時と全く同一の内部電圧レベルで冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。
【００３１】
また、本発明の半導体記憶装置は、前記請求項２に示される構成を有している。すなわち、請求項１に記載の半導体集積回路において、前記第１の内蔵メモリテスト手段は、前記複数のダイナミックＲＡＭにおける前記第１の揮発的参照電圧記憶手段の書き込みデータ値を個別に変更し、外部端子から与えられた参照電圧と前記複数のダイナミックＲＡＭの内部電圧とがそれぞれ同一電圧となるようにチューニングする電圧チューニング手段を有する。
【００３２】
この構成によって、内蔵マクロ数が増大した際も、テスタのＤＣ電圧モニタチャネル数に律速されずに、複数の前記第１の揮発的参照電圧記憶手段に対して同一もしくは異なるバイナリデータを書き込むことで、複数のマクロの内部電源電圧をすべて同一の電圧に容易に設定をすることができる。
【００３３】
また、本発明の半導体記憶装置は、前記請求項３、４に記載される構成を有している。すなわち、請求項１または２に記載の半導体集積回路において、前記第１の内蔵メモリテスト手段は、前記第１の不揮発的参照電圧記憶手段に書き込むデータの記憶手段と、冗長救済判定手段を有する。さらに前記第１の不揮発的参照電圧記憶手段は電気ヒューズである。
【００３４】
この構成により、メモリテスタを用いず、ロジックテスタのみで内部電圧の精密レベル設定と、冗長救済判定、電源調整用・冗長救済用ヒューズ切断が可能となり、短時間すなわち低コストでかつ構成度のテスト・冗長救済判定が可能となる。
【００３５】
また、本発明の半導体記憶装置のテスト手法は、前記請求項６に記載される構成を有している。すなわち、請求項５記載に記載の半導体集積回路のテスト手法において、前記複数のダイナミックＲＡＭが、すべて活性化された状態でダイナミックＲＡＭの前記ファンクションテストが行われる。このテスト手法によって、周辺ダイナミックＲＡＭから電源ライン・グランドラインを介して回り込むノイズが最も大きく影響する条件下で冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。また、同時テストによるテスト時間の短縮も可能となる。
【００３６】
また、本発明の半導体記憶装置のテスト手法は、前記請求項７に記載される構成を有している。すなわち、請求項５に記載の半導体集積回路のテスト手法において、前記ファンクションテスト時に前記第１の揮発的参照電圧記憶手段に書き込まれるデータと、前記ファンクションテスト後に前記第１の不揮発的参照電圧記憶手段に書き込まれるデータとが同一である。
【００３７】
このテスト手法によって、ファンクションテスト時と実動作時で全く同一の内部電源電圧レベルに設定することができるため、マージナルビットの動作マージンを確保できる。
【００３８】
また、本発明の半導体記憶装置のテスト手法は、前記請求項８に記載される構成を有している。すなわち、請求項５記載の半導体集積回路のテスト手法において、前記第１の揮発的参照電圧記憶手段に複数の異なるデータを書き込むことで、複数の内部電圧レベルで前記ファンクションテストを実施し、前記ファンクションテスト後に前記複数の異なる参照電圧設定データうちのいずれかの参照電圧設定データが前記不揮発的記憶手段に書き込まれる。
【００３９】
このテスト手法によって、複数の内部電圧レベルでの冗長救済判定の結果から、動作下限電圧やフェイルビット数が最小となるように内部電圧に合わせ込みができるために、マージナルビットの動作マージンが最大化できる。また、実際に動作マージンが最大となる内部電圧値を選ぶために、事前にＤＣレベルをモニタしてその結果から予め想定しているターゲット電圧に調整するテスト工程が不要となり、テスト工数の削減あるいは内部電圧モニタ端子および回路が不要にできる。
【００４０】
また、本発明の半導体記憶装置は、前記請求項９に記載される構成を有している。すなわち、複数のメモリセルからなる第１のメモリセルアレイと、参照電圧に基づいた電圧を発生する第１の内部電圧発生回路を備える１つもしくは複数のダイナミックＲＡＭと、前記参照電圧を不揮発的に記憶する電気ヒューズと、書き込み／読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックＲＡＭから読み出したデータ内容とを比較することによりテスト結果を判定する１つもしくは複数の結果判定部を有する第１の内蔵メモリテスト手段とを備えた半導体集積回路である。
【００４１】
この構成によって、揮発的参照電圧記憶装置を用いずに、高精度な冗長救済判定が可能となる。
【００４２】
また、本発明の半導体記憶装置のテスト手法は、前記請求項１０に記載される構成を有している。すなわち、請求項９に記載の半導体集積回路において、前記参照電圧を不揮発的に記憶する電気ヒューズを切断した後に、冗長救済判定テストを実施するテスト手法である。
【００４３】
この手法によって、一旦揮発的参照電圧記憶手段を用いて擬似的にヒューズトリミング後の内部電圧を発生させるテスト工数を削減し、かつ高精度な冗長救済判定が可能となる。
【００４４】
また、本発明の半導体記憶装置は前記請求項１１に示される構成を有している。すなわち、請求項１〜４，９のいずれかに記載の半導体集積回路において、前記内部電圧がビット線プリチャージ電圧である。
【００４５】
この構成によって、セルの読み出し特性つまり動作下限電圧に非常に敏感なビット線プリチャージレベルをスクリーニング時と実動作時で同一のレベルに高精度に設定できるため、確実なワーストビット救済と動作マージンの確保が可能となる。
【００４６】
また、本発明の半導体記憶装置は前記請求項１２に示される構成を有している。すなわち、請求項１〜４，９のいずれかに記載の半導体集積回路において、前記内部電圧がセルプレート電圧である。
【００４７】
この構成によって、特に近年の高誘電体キャパシタ絶縁膜材料で顕著となっている、キャパシタ絶縁膜の印加電圧に大きく依存するトンネルリーク電流を、高精度なセルプレート電圧設定によるスクリーニングで最小化でき、電荷保持時間を最大化できる。
【００４８】
また、本発明の半導体記憶装置は前記請求項１３に示される構成を有している。すなわち、請求項１〜４，９のいずれかに記載の半導体集積回路において、前記内部電圧が前記第１のメモリセルアレイの基板バイアス電圧である。
【００４９】
この構成によって、メモリセルトランジスタのチャネルリークとジャンクションリークを、高精度な基板バイアス電圧設定によってスクリーニングすることによって最小化でき、電荷保持時間を最大化できる。
【００５０】
また、本発明の半導体記憶装置は前記請求項１４に示される構成を有している。すなわち、請求項１〜４，９のいずれかに記載の半導体集積回路において、前記内部電圧が前記ダイナミックＲＡＭの主電源電圧である。
【００５１】
特に消費電流が大きく、かつ周波数依存性をもつＤＲＡＭ主電源電圧を従来のように外部から印加して冗長判定を行った場合、ボード上配線等によるインダクタンスやグラウンドノイズの影響を大きく受け、実動作時との電圧レベルが大きくずれる可能性があったが、本発明の構成を用いることで、スクリーニング時と実動作時で主電源電圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
【００５２】
また、本発明の半導体記憶装置は前記請求項１５に示される構成を有している。すなわち、請求項１〜４，９のいずれかに記載の半導体集積回路において、前記内部電圧がワード線昇圧電圧である。
【００５３】
実動作時のワード線昇圧電圧は、チャージポンプによって発生されているためにＡＣ的に変動しているが、従来のテスト手法のように外部電圧印加を行う場合は、このＡＣ変動までを反映させたスクリーニングが不可能であった。本発明の構成を用いることで、スクリーニング時と実動作時で同一のワード線昇圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
【００５４】
また、本発明の半導体記憶装置のテスト手法は前記請求項１６に示される構成を有している。すなわち、請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧がビット線プリチャージ電圧である。
【００５５】
この構成によって、セルの読み出し特性つまり動作下限電圧に非常に敏感なビット線プリチャージレベルをスクリーニング時と実動作時で同一のレベルに高精度に設定できるため、確実なワーストビット救済と動作マージンの確保が可能となる。
【００５６】
また、本発明の半導体記憶装置のテスト手法は前記請求項１７に示される構成を有している。すなわち、請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧がセルプレート電圧である。
【００５７】
この構成によって、特に近年の高誘電体キャパシタ絶縁膜材料で顕著となっている、キャパシタ絶縁膜の印加電圧に大きく依存するトンネルリーク電流を、高精度なセルプレート電圧設定によるスクリーニングで最小化でき、電荷保持時間を最大化できる。
【００５８】
また、本発明の半導体記憶装置のテスト手法は前記請求項１８に示される構成を有している。すなわち、請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧が前記第１のメモリセルアレイの基板バイアス電圧である。
【００５９】
この構成によって、メモリセルトランジスタのチャネルリークとジャンクションリークを、高精度な基板バイアス電圧設定によってスクリーニングすることによって最小化でき、電荷保持時間を最大化できる。
【００６０】
また、本発明の半導体記憶装置のテスト手法は前記請求項１９に示される構成を有している。すなわち、請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧が前記ダイナミックＲＡＭの主電源電圧である。
【００６１】
特に消費電流が大きく、かつ周波数依存性をもつＤＲＡＭ主電源電圧を従来のように外部から印加して冗長判定を行った場合、ボード上配線等によるインダクタンスやグラウンドノイズの影響を大きく受け、実動作時との電圧レベルが大きくずれる可能性があったが、本発明の構成を用いることで、スクリーニング時と実動作時で主電源電圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
【００６２】
また、本発明の半導体記憶装置のテスト手法は前記請求項２０に示される構成を有している。すなわち、請求項５〜８，１０のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧がワード線昇圧電圧である。
【００６３】
実動作時のワード線昇圧電圧は、チャージポンプによって発生されているためにＡＣ的に変動しているが、従来のテスト手法のように外部電圧印加を行う場合は、このＡＣ変動までを反映させたスクリーニングが不可能であった。本発明の構成を用いることで、スクリーニング時と実動作時で同一のワード線昇圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
【００６４】
また、本発明の半導体記憶装置は前記請求項２１に示される構成を有している。すなわち、請求項１〜４，９のいずれかに記載の半導体集積回路において、さらに１つもしくは複数のスタティックＲＡＭと、前記スタティックＲＡＭをテストする第２の内蔵メモリテスト手段と、ロジック回路を有する。
【００６５】
この構成により、ロジックテスタからのテストモード設定により、ダイナミックＲＡＭ、スタティックＲＡＭ、およびロジック回路を同時に活性化させた状態で、それらから電源ライン・グランドを介して回り込むノイズが影響する、よりＳＯＣの実動作条件に近い条件での冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。また、同時テストによるテスト時間の短縮も可能となる。
【００６６】
また、本発明の半導体記憶装置は前記請求項２２に示される構成を有している。すなわち、請求項２１に記載の半導体集積回路において、前記第１の内蔵メモリテスト手段からの出力信号によって、前記第２の内蔵メモリテスト手段が制御されて前記スタティックＲＡＭが活性化される。
【００６７】
この構成によってロジックテスタを用いずとも、スタティックＲＡＭの活性化が可能となり、容易に高精度冗長救済判定が実施可能となる。    
【００６８】
また、本発明の半導体記憶装置のテスト手法は前記請求項２３に示される構成を有している。すなわち、請求項２１または２２に記載の半導体集積回路のテスト手法であり、前記複数のスタティックＲＡＭがすべて活性化された状態、もしくはロジック回路が活性化された状態、もしくは前記複数のスタティックＲＡＭとロジック回路が同時に活性化された状態でダイナミックＲＡＭのファンクションテストが行われる。
【００６９】
このテスト手法によって、ダイナミックＲＡＭ、スタティックＲＡＭ、およびロジック回路を同時に活性化させて、それらから電源ライン・グランドラインを介して回り込むノイズがワーストとなる条件での冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。
【００７０】
また、本発明の半導体記憶装置は前記請求項２４に示される構成を有している。すなわち、請求項２１記載の半導体集積回路において、前記スタティックＲＡＭは、複数のメモリセルからなる第２のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第２の内部電圧発生回路を備え、さらに、前記スタティックＲＡＭの参照電圧を不揮発的に記憶する第２の揮発的参照電圧記憶手段と、前記スタティックＲＡＭの参照電圧を揮発的に記憶する第２の揮発的参照電圧記憶手段もしくは外部端子に接続される第２の電圧制御手段と、前記第２の不揮発的参照電圧記憶手段の出力と前記第２の揮発的参照電圧記憶手段もしくは前記第２の電圧制御手段の出力を選択して前記第２の内部電圧発生回路に入力する第２のセレクタとを備える。
【００７１】
この構成により、今後の微細プロセスで必要となってくるスタティックＲＡＭの内部電源の電圧レベルを精密に合わせ込んだ冗長救済判定が可能となり、スタティックＲＡＭのマージナルビットの正確な救済も可能となる。
【００７２】
また、本発明の半導体記憶装置は前記請求項２５に示される構成を有している。すなわち、請求項２４記載の半導体集積回路において、前記第２の内部電圧が第２のメモリセルアレイの基板バイアス電圧、もしくはワード線またはビット線昇圧電源電圧である。
【００７３】
この構成により、微細化されたスタティックＲＡＭの低電力化のために用いられるメモリアレイ部の基板バイアス電源や、ビット線昇圧電圧をスピード・動作下限・リーク電流が最適となるバイアスに精密に合わせ込むことができる。
【発明の効果】
【００７４】
従来のテスト手法では、外部から内部電源電圧を印加して冗長救済判定テストを実施するために、スクリーニングと実動作時とで内部電源のＡＣ的な負荷特性が異なることと、負荷を駆動する電源が異なるためにその応答特性が異なっていた。このため、スクリーニング時内部電圧と実動作時内部電圧の相違によって正確なマージナルビット冗長救済が不可能であったが、本発明によって、内部電源電圧を用い、かつ実動作と同速の条件でのスクリーニングが可能となる。そのため、精度の高いワーストビット救済でマージナルビットの動作マージンの確保ができる。また、マクロごとに同一もしくは異なる内部電圧レベルでのマルチ内部電圧レベルファンクションテストを実施し、もっとも動作マージンの大きくなる内部電圧レベルを最終内部電圧として設定することで、更なる動作マージンの確保が可能となる。さらに、ファンクションテスト時にダイナミックＲＡＭ、スタティックＲＡＭ、ロジック回路を同時動作させることで、実際のＳＯＣ動作時の電源ノイズの影響までも考慮に入れた冗長救済判定が可能となり、マージナルビットの動作マージンを拡大することができる。なお、このテスト手法はダイナミックＲＡＭだけでなく、内部電源を備えるスタティックＲＡＭ等の混載メモリの動作マージン拡大に適用可能である。
【発明を実施するための最良の形態】
【００７５】
(第１の実施の形態)
以下、本発明の第１の実施の形態について、図面を参照しながら説明する。
【００７６】
図１は本発明の第１の実施の形態における半導体記憶装置の回路構成を示している。図１において、２１０１はメモリテスタ、２１０２ａ，２１０２ｂはＤＲＡＭマクロ、２１０３ａ，２１０３ｂは内部電圧電源、２１０４ａ，２１０４ｂはメモリ制御回路、２１０５ａ，２１０５ｂはメモリアレイである。ＶＢＰ，ＶＢＰ’はビット線プリチャージ電圧である。１１ａ，１１ｂはドライバ、１２ａ，１２ｂはアンプ、１３ａ，１３ｂは参照電圧発生回路、１４ａ，１４ｂは不揮発的参照電圧記憶手段であるヒューズ、１５ａ，１５ｂはレジスタ、１６ａ，１６ｂはセレクタ、１７はＤＲＡＭ  ＢＩＳＴ、１８はシーケンサ部、１９ａ，１９ｂは読み出し結果判定部である。
【００７７】
ＤＲＡＭ  ＢＩＳＴ１７は一般的に知られているものであって、テストモード制御信号によってテストパターンを発生する図面には記載されていないパターンジェネレータと、パターンジェネレータからの信号を受けてメモリ制御信号や書き込みデータを発生する図面には記載されていないタイミングジェネレータとから構成されるシーケンサ部１８と、期待値データとメモリから読み出されたデータとを比較し、パス／フェイル判定を行う読み出し結果判定部１９ａ，１９ｂとを備えている。
【００７８】
ＢＩＳＴを用いることで、実動作と同速のテストが実現されるが、テスタには通常メモリテスタ２１０１を使用する。なぜならば、メモリのフェイルアドレス情報を解析してロウ・カラム冗長救済切断ヒューズを決定する手段をメモリテスタ２１０１が備えており、テストが容易であるからである。
【００７９】
テスト時にはテストモード制御信号によって、上記レジスタ１５ａ，１５ｂの出力が、上記参照電圧発生回路１３ａ，１３ｂに入力され、それ以外の場合は上記ヒューズ１４ａ，１４ｂの出力が上記参照電圧発生回路１３ａ，１３ｂに入力される。アンプ１２ａ，１２ｂおよびドライバ１１ａ，１１ｂによって出力電圧ＶＢＰ，ＶＢＰ’が上記参照電圧と同一となるように制御される。
【００８０】
図２に上記参照電圧発生回路１３ａ，１３ｂの構成を示している。図２において、ＶＤＤはＤＲＡＭ主電圧、ＶＳＳは接地電圧、ＶＲＥＦは参照電圧、Ｒ２１〜Ｒ２６は抵抗、ＳＷ２１〜２４はスイッチ、Ｓ２１〜２４は電圧調整信号である。ここで、抵抗としては抵抗素子だけでなくトランジスタを用いても良い。
【００８１】
この構成によって、電圧調整信号がレジスタ１５ａ，１５ｂもしくはヒューズ１４ａ，１４ｂのどちらから与えられるかに関係なく、上記電圧調整信号が同一ディジタル信号でさえあれば、同一の参照電圧ＶＲＥＦを出力することができる。つまり、ヒューズ切断前であってもレジスタ１５ａ，１５ｂからヒューズ切断時と同一の電圧調整信号を入力することで、擬似的にヒューズ切断後の参照電圧が発生され、結局擬似的にヒューズ切断後の内部電源電圧を出力することができる。
【００８２】
以上のように構成された半導体記憶装置を用いたテスト手法について、図３に示されている本発明の第１の実施の形態における半導体記憶装置のテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、ＤＲＡＭテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。ＤＲＡＭテストとしては、ＤＣ内部電源テストとファンクションテスト（実動作と同一周波数でのテスト）とが順に行われる。ＤＣ内部電源テストはメモリテスタ２１０１を用いて行われ、ファンクションテストはメモリテスタ２１０１とＤＲＡＭ  ＢＩＳＴ１７を用いて行われる。
【００８３】
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
【００８４】
まず、ウェハ状態でのファンクションテストを行う前に、ＤＣ状態での内部電圧電源の発生電圧をモニタする。プロセスばらつき等によってモニタ電圧がターゲット電圧からずれている場合は、予め定められたテーブルに従って、電源レベル調整用ヒューズ１４ａ，１４ｂの切断情報を抽出する。なお、内部電源電圧モニタの前にコンタクト・電流テストが行われる。
【００８５】
次に、上記ヒューズ１４ａ，１４ｂの切断情報に基づき、ヒューズ切断時に上記参照電圧発生回路１３ａ，１３ｂに入力されるデータと同一のデータが上記レジスタ１５ａ，１５ｂから出力されるように、レジスタ１５ａ，１５ｂのデータを設定する。ここで、それぞれのマクロに対して異なるレジスタデータを設定することで、異なる内部電圧を発生させることができる。この結果、電源調整用のヒューズ１４ａ，１４ｂの切断後の内部電源出力レベルで内部電圧電源を用いて、引き続いて行われるファンクションテスト（パス／フェイルテスト）を実行することができる。
【００８６】
また、このファンクションテストは上記ＤＲＡＭ  ＢＩＳＴ１７を用いることで実動作と同速の条件で実施することができる。ファンクションテストでのパス・フェイル情報をもとに冗長救済判定が行われ、冗長救済ロウ・カラムが決定し、冗長救済ヒューズ情報（切断ヒューズデータ）が抽出される。ファンクションテスト終了後に、トリミング装置を使って、内部電源調整用ヒューズと冗長救済用ヒューズとをまとめて切断し、パッケージ検査を最終的に実施することになる。
【００８７】
つまり、本発明の実施の形態をとることによって、ファンクションテスト（冗長救済）時と実動作時とでは、内部電源が駆動する負荷のＡＣ特性は全く同一であり、かつ駆動電源が同一であるので、電源自体の応答特性も全く同一にできる。このため、ファンクションテスト時と実動作時とにＤＲＡＭコアに供給される内部電源電圧レベルは全く同一となる。したがって、電圧変動に対して敏感なマージナルビットを正確に検出し、冗長救済することで動作マージンを向上させることができる。さらに、複数のマクロを同時にテストあるいは活性化させることによって、電源ライン・グランドラインからのノイズの回り込みが最も厳しい条件下で冗長救済判定を行うことができる。
【００８８】
ここでは、ＤＲＡＭマクロが２つの場合について示しているが、別にそれ以上でも以下でも構わない。また、ヒューズやレジスタはそれぞれのＤＲＡＭマクロ内に配しているが、マクロの外に配しても良い。また、電圧制御データはレジスタ１５ａ，１５ｂを介してセレクタ１６ａ，１６ｂに供給されているが、直接供給されても良い。また、電圧制御データは外部端子から入力されても、ＤＲＡＭ  ＢＩＳＴ１７から入力されても良い。
【００８９】
(第２の実施の形態)
以下、本発明の第２の実施の形態について、図面を参照しながら説明する。
【００９０】
図４は本発明の第２の実施の形態における半導体記憶装置の回路構成を示している。図４において、２２０１はメモリテスタ、２２０２ａ，２２０２ｂはＤＲＡＭマクロ、２２０３ａ，２２０３ｂは内部電圧電源、２２０４ａ，２２０４ｂはメモリ制御回路、２２０５ａ，２２０５ｂはメモリアレイである。４１ａ，４１ｂはドライバ、４２ａ，４２ｂはアンプ、４３ａ，４３ｂは参照電圧発生回路、４４ａ，４４ｂは不揮発的参照電圧記憶手段であるヒューズ、４５ａ，４５ｂはレジスタ、４６ａ，４５ｂはセレクタ、４７はＤＲＡＭ  ＢＩＳＴ、４８はシーケンサ部、４９ａ，４９ｂは読み出し結果判定部、４１０ａ，４１０ｂは電圧チューニング部である。
【００９１】
電圧チューニング部４１０ａ，４１０ｂは、例えば特開２００１−３５１９９号公報に記載されている電圧チューニング回路で構成され、外部（メモリテスタ２２０１）から与えられた参照電圧と内部発生電圧（モニタ電圧）とが同一となるように上記レジスタ４５ａ，４５ｂをＤＲＡＭマクロ２２０２ａ，２２０２ｂごとに設定できる。その他の構成は、図１に示される構成と同様であるので詳細な説明は省略する。
【００９２】
次に図５に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、ＤＲＡＭテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。ＤＲＡＭテストとしては、ＤＣ内部電源テストとファンクションテスト（実動作と同一周波数でのテスト）とが順に行われる。ＤＣ内部電源テストのうちコンタクト・電流テストはメモリテスタ２２０１を用いて行われ、内部電圧チューニング回路による電源調整用レジストデータ決定はメモリテスタ２２０１とＤＲＡＭ  ＢＩＳＴ４７を用いて行われる。ファンクションテストはメモリテスタ２２０１とＤＲＡＭ  ＢＩＳＴ４７を用いて行われる。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。
【００９３】
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
【００９４】
ファンクションテスト前のＤＣ内部電源テスト時に、電圧チューニング部４１０ａ，４１０ｂを動作させることで、すべてのマクロを外部から印加された参照電圧と同一の電圧に設定できる。上記電圧チューニング部４１０ａ，４１０ｂによって決定されたレジスタデータは、電源調整用ヒューズ切断データと同一となる。その他フローは図３と同様であるので詳細な説明は省略する。
【００９５】
このようなＤＲＡＭ  ＢＩＳＴ４７に内部電圧をチューニングする電圧チューニング部４１０ａ，４１０ｂが内蔵される構成によって、内蔵ＤＲＡＭマクロ数が増大した際も、メモリテスタ２２０１のＤＣ電圧モニタチャネル数に律速されずに、上記レジスタ４５ａ，４５ｂに対して同一もしくは異なるデータを書き込むことで、複数のＤＲＡＭマクロの内部電源電圧をすべて同一の電圧に容易に設定をすることができ、かつ高精度な冗長救済判定が可能となる。
【００９６】
もちろん、ここでは電圧チューニング部を各ＤＲＡＭマクロごとに設けているが、複数のＤＲＡＭマクロに対して共通に設けても良い。また参照電圧はすべてのＤＲＡＭマクロに対して共通としているが、各ＤＲＡＭマクロに対して個別に供給することもできる。
【００９７】
(第３の実施の形態)
以下、本発明の第３の実施の形態について、図面を参照しながら説明する。
【００９８】
図６は本発明の第３の実施の形態における半導体記憶装置の回路構成を示している。図６において、２３０１はメモリテスタ、２３０２ａ，２３０２ｂはＤＲＡＭマクロ、２３０３ａ，２３０３ｂは内部電圧電源、２３０４ａ，２３０４ｂはメモリ制御回路、２３０５ａ，２３０５ｂはメモリアレイである。６１ａ，６１ｂはドライバ、６２ａ，６２ｂはアンプ、６３ａ，６３ｂは参照電圧発生回路、６４ａ，６４ｂは不揮発的参照電圧記憶手段であるヒューズ、６５ａ，６５ｂはレジスタ、６６ａ，６５ｂはセレクタ、６７はＤＲＡＭ  ＢＩＳＴ、６８はシーケンサ部、６９ａ，６９ｂは読み出し結果判定部である。
【００９９】
この構成は図１から電圧モニタ端子を取り払っており、ＤＲＡＭ  ＢＩＳＴ６７から電圧制御データが各マクロに入力される構成である。その他については図１と同様の構成であるので詳細な説明は省略する。
【０１００】
次に図７に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、ＤＲＡＭテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。ＤＲＡＭテストとしては、ＤＣ内部電源テストとファンクションテスト（実動作と同一周波数でのテスト）とが順に行われた後、複数の内部電圧テストの結果から最適内部電圧および冗長救済ロウ・カラムを決定し、切断ヒューズデータを決める。ＤＣ内部電源テストであるコンタクト・電流テストはメモリテスタ２３０１を用いて行われ、ファンクションテストはメモリテスタとＤＲＡＭ  ＢＩＳＴ６７を用いて行われる。
【０１０１】
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
【０１０２】
図７には、電圧モニタの結果から予め定めたターゲット電圧に設定するのではなく、実際に異なる内部電圧レベルで複数のファンクション（冗長救済判定）テストを実施し、その結果から最適な内部電圧レベルを選択するフローを示している。最適な内部電圧レベルを決定するある一手法としては、ファンクションテストの結果、最もフェイル数の少ない内部電圧値を最適電圧値とするという手法である。
【０１０３】
本発明の実施の形態をとることによって、前記第１の実施の形態と同様に、ファンクションテスト時と実動作時での内部電源電圧誤差を完全になくした冗長救済判定テストを行いながら、かつ、そもそも従来からのテスト手法で課題である、最初に定めていた内部電源のターゲット電圧自体が、個々のチップにおいては最適とは限らないという課題を解決することができる。複数のＤＲＡＭマクロに対して、最終的に最も大きな動作マージンを達成できたそれぞれの内部電圧調整用レジスタ値をそれぞれの切断ヒューズデータ値とすることで、各ＤＲＡＭマクロ個別に、実動作を反映させた最適な内部電圧設定およびその内部電圧値での高精度な冗長救済判定が可能となる。また、電圧モニタを特に必要としないため、搭載マクロ数が増大した際でもテスタチャネル律速を引き起こすことがない。また、すべてのＤＲＡＭマクロの電圧調整用レジスタに対して同一の電圧設定データを与えて複数のテストを行うとすれば、容易にＤＲＡＭ  ＢＩＳＴ６７から電圧制御データを制御できる。
【０１０４】
もちろん、電圧モニタ端子を備えた構成、あるいはテスタから電圧制御データを制御する構成に対して上記テスト手法を適用しても良い。
【０１０５】
(第４の実施の形態)
以下、本発明の第４の実施の形態について、図面を参照しながら説明する。
【０１０６】
図８は本発明の第４の実施の形態における半導体記憶装置の回路構成を示している。図８において、２４０１はメモリテスタ、２４０２ａ，２４０２ｂはＤＲＡＭマクロ、２４０３ａ，２４０３ｂは内部電圧電源、２４０４ａ，２４０４ｂはメモリ制御回路、２４０５ａ，２４０５ｂはメモリアレイ、２４０６はＳＲＡＭマクロ、２４０７はロジック回路である。８１ａ，８１ｂはドライバ、８２ａ，８２ｂはアンプ、８３ａ，８３ｂは参照電圧発生回路、８４ａ，８４ｂは不揮発的参照電圧記憶手段であるヒューズ、８５ａ，８５ｂはレジスタ、８６ａ，８６ｂはセレクタ、８７はＤＲＡＭ  ＢＩＳＴ、８８はシーケンサ部、８９ａ，８９ｂは読み出し結果判定部、８１０はＳＲＡＭ  ＢＩＳＴ（もしくはＳＲＡＭ  ＢＩＳＲ（Built In Self Repair））である。
【０１０７】
この構成は、図１に示した構成に対してＳＯＣで同一半導体基板上に形成されるＳＲＡＭマクロ２４０６とそれをテストするためのＳＲＡＭ  ＢＩＳＴ８１０およびロジック回路２４０７が加わり、上記ＳＲＡＭ  ＢＩＳＴ８１０がＤＲＡＭ  ＢＩＳＴ８７によって制御される構成を示している。
【０１０８】
次に図９に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、ＤＲＡＭテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。ＤＲＡＭテストとしては、ＤＣ内部電源テストとファンクションテスト（実動作と同一周波数でのテスト）とが順に行われる。ＤＣ内部電源テストはメモリテスタ２４０１を用いて行われ、ファンクションテストはメモリテスタ２４０１とＤＲＡＭ  ＢＩＳＴ８７を用いて行われる。ファンクションテスト時において、ＳＲＡＭマクロ２４０６および／またはロジック回路２４０７がアクティブとなる。
【０１０９】
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
【０１１０】
図９に示しているように、ＤＲＡＭマクロ２４０２ａ，２４０２ｂのファンクションテスト時にＤＲＡＭ  ＢＩＳＴ８７からの制御信号によって、ＳＲＡＭ  ＢＩＳＴ８１０を介してＳＲＡＭマクロ２４０６を活性化あるいはテストできる。また同時にメモリテスタ２４０１からロジック回路２４０７を活性化（あるスキャンテストパターンを実行）することもできる。
【０１１１】
本発明の実施の形態をとることによって、通常ＳＯＣチップ動作時の電源ライン・グランドを介したノイズを再現したマージナルビットの高精度冗長救済判定が可能となる。特に、すべての複数ＳＲＡＭマクロおよびロジック回路を同時活性すると、実際のＳＯＣ動作時の電源ライン・グランドラインを介するノイズワースト条件を再現したマージナルビットの冗長救済判定が可能となる。また、ＳＲＡＭ活性化時にＳＲＡＭ自身のテストを実施することで、テスト時間の短縮も実現できる。
【０１１２】
もちろん、ＳＲＡＭ  ＢＩＳＴ８１０はＳＲＡＭ  ＢＩＳＲでも良い。また、ここではＳＲＡＭ  ＢＩＳＴがＤＲＡＭ  ＢＩＳＴに制御される構成を示しているが、ＳＲＡＭ  ＢＩＳＴを直接テスタから制御する構成でも同様の効果を得ることができる。
【０１１３】
(第５の実施の形態)
以下、本発明の第５の実施の形態について、図面を参照しながら説明する。
【０１１４】
図１０は本発明の第５の実施の形態における半導体記憶装置の回路構成を示している。図１０において、２５０１はロジックテスタ、２５０２ａ，２５０２ｂはＤＲＡＭマクロ、２５０３ａ，２５０３ｂは内部電圧電源、２５０４ａ，２５０４ｂはメモリ制御回路、２５０５ａ，２５０５ｂはメモリアレイ、２５０６はＳＲＡＭマクロ、２５０７はロジック回路である。１０１ａ，１０１ｂはドライバ、１０２ａ，１０２ｂはアンプ、１０３ａ，１０３ｂは参照電圧発生回路、１０４ａ，１０４ｂは不揮発的参照電圧記憶手段であるヒューズ、１０５ａ，１０５ｂはレジスタ、１０６ａ，１０６ｂはセレクタ、１０７はＤＲＡＭ  ＢＩＳＲ、１０８はシーケンサ部、１０９ａ，１０９ｂは読み出し結果判定部、１０１０ａ、１０１０ｂは電圧調整ヒューズ用レジスタ、１０１１はＳＲＡＭ  ＢＩＳＴ（もしくはＳＲＡＭ  ＢＩＳＲ）である。
【０１１５】
図１０の構成は、図８の構成に対してＤＲＡＭ  ＢＩＳＴ８７がＤＲＡＭ  ＢＩＳＲ１０７に置き換わっている。つまり、図示されていない冗長救済判定手段を備えた内蔵テスト回路となっている。また、上記ＤＲＡＭ  ＢＩＳＲ１０７は電源調整用切断ヒューズデータを記憶するレジスタ１０１０ａ，１０１０ｂも備えており、さらにＤＲＡＭがＢＩＳＲを備えたことでＤＲＡＭテストをロジックテスタ２５０１で行う構成としている。また、電圧調整用ヒューズ１０４ａ，１０４ｂには一般的な電気ヒューズを用いる構成としている。
【０１１６】
次に図１１に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、ＤＲＡＭテストが行われた後ヒューズ切断が行われる。ＤＲＡＭテストとしては、ＤＣ内部電源テストとファンクションテスト（実動作と同一周波数でのテスト）とが順に行われる。ウェハテストはロジックテスタ２５０１とＤＲＡＭ  ＢＩＳＲ１０７とＳＲＡＭ  ＢＩＳＲを用いて行われる。ファンクションテスト時において、ＳＲＡＭマクロ２５０６についてテストが行われ、および／またはＳＲＡＭマクロ２５０６がアクティブとなる。またこのときに、ロジックテストが行われ、および／またはロジック回路２５０７がアクティブとなる。
【０１１７】
また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
【０１１８】
図１１に示しているように、ＤＲＡＭのファンクションテスト時にＤＲＡＭ  ＢＩＳＲ１０７からの制御信号によって、ＳＲＡＭ  ＢＩＳＴ１０１１を介してＳＲＡＭマクロ２５０７を活性化あるいはテストできる。また同時にロジックテスタ２５０１からロジック回路２５０７を活性化あるいはテストすることもできる。
【０１１９】
本発明の実施の形態をとることによって、ロジックテスタ２５０１を使ってＤＲＡＭマクロ２５０２ａ，２５０２ｂ，ＳＲＡＭマクロ２５０６，ロジック回路２５０７をすべて並列でテストでき、しかも実際のＳＯＣ動作時の電源ライン・グランドを介するノイズワースト条件を再現した、ＤＲＡＭマクロのマージナルビットの冗長救済判定が可能となる。さらに、電圧調整用ヒューズ１０４ａ，１０４ｂに電気ヒューズを用い、かつＤＲＡＭ  ＢＩＳＲ１０７に内蔵される電圧調整ヒューズ用レジスタ１１０ａ、１１０ｂのデータを用いることで、専用のトリミング装置を用いず（つまりロジックテスタ２５０１を用いて）ヒューズ切断ができる。これらにより、冗長救済精度を向上させながらテスト工数削減とテスト時間が可能となる。
【０１２０】
(第６の実施の形態)
以下、本発明の第６の実施の形態について説明する。
【０１２１】
本発明の第６の実施の形態は、特に上記不揮発的参照電圧記憶手段が電気ヒューズである時のみに可能なＤＲＡＭ内部電源の高精度設定手法である。
【０１２２】
図１２のテストフロー図に基づいて説明を行う。上記本発明の第５の実施の形態でも説明したように、電気ヒューズを用いることで、ヒューズ切断自体をロジックテスタ上で行える。この場合、ＤＣ内部電圧モニタの結果から電源調整用ヒューズを切断して、内部電圧出力を調整後の値とした状態でファンクション（冗長救済判定）テストを実施することで高精度な冗長救済判定が可能となる。
【０１２３】
このとき、従来ならば、電源調整用ヒューズ切断と冗長救済用ヒューズ切断を別々に行うためには、ヒューズトリミング装置を２度用いる必要がありテスト工数のオーバーヘッドが大きかったが、本発明の実施の形態ではテストとヒューズ切断がすべてロジックテスタ上で実施できるため、その課題は発生しない。また、本実施の形態においては、特に上記揮発的参照電圧記憶手段を必ずしも必要としないために、チップ面積の削減も可能となる。
【０１２４】
上記第１から第６の発明の実施の形態においては、ＶＢＰ内部電圧電源を例に挙げて説明してきたが、言うまでもなく前記ＶＣＰ，ＶＢＢ，ＶＤＤ，ＶＰＰ回路に関しても同様の構成およびテスト手法を用いることができる。
【０１２５】
(第７の実施の形態)
以下、本発明の第７の実施の形態について説明する。
【０１２６】
本発明の第７の実施の形態は、上で記載したＤＲＡＭ内部電源の高精度設定手法を、ＳＲＡＭの内部電源に対しも同様に適用する形態である。現状、ＳＲＡＭは内部電源を備えていないことが通常であるが、今後の微細化に伴ってリーク電流の増大やスタティックノイズマージンの減少が課題となっており、この対策のために例えばアレイ部の基板バイアス用電源や、ワード線、ビット線昇圧用電源が用いられる可能性がある。
【０１２７】
本発明の実施の形態をとることによって、これらのＳＲＡＭの内部電源電圧を精密に設定し、マージナルビットの冗長救済を高精度に実施することができる。
【０１２８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えるべきであり、本発明の技術的思想の範囲内で様々な変形が可能であることはいうまでもない。
【産業上の利用可能性】
【０１２９】
本発明にかかる半導体記憶装置およびそのテスト手法は、内部電源を用い、かつ実動作と同速の冗長救済判定を実施することによって、高精度の冗長救済判定を実現し、ＤＲＡＭに限らずＳＲＡＭやその他の内部電源を有するメモリでの内部電源電圧設定精度の向上と冗長救済精度向上によるメモリ動作マージン向上を実現する手法として有用である。
【図面の簡単な説明】
【０１３０】
【図１】本発明の第１の実施の形態における半導体集積回路の回路図である。
【図２】本発明の第１の実施の形態における参照電圧発生回路の回路図である。
【図３】本発明の第１の実施の形態における半導体集積回路を用いたテストフロー図である。
【図４】本発明の第２の実施の形態における半導体集積回路の回路図である。
【図５】本発明の第２の実施の形態における半導体集積回路を用いたテストフロー図である。
【図６】本発明の第３の実施の形態における半導体集積回路の回路図である。
【図７】本発明の第３の実施の形態における半導体集積回路を用いたテストフロー図である。
【図８】本発明の第４の実施の形態における半導体集積回路の回路図である。
【図９】本発明の第４の実施の形態における半導体集積回路を用いたテストフロー図である。
【図１０】本発明の第５の実施の形態における半導体集積回路の回路図である。
【図１１】本発明の第５の実施の形態における半導体集積回路を用いたテストフロー図である。
【図１２】本発明の第６の実施の形態における半導体集積回路を用いたテストフロー図である。
【図１３】先行技術における半導体集積回路図である。
【図１４】先行技術における半導体集積回路を用いたテストフロー図である。
【図１５】先行技術における内部電圧誤差の模式図である。
【符号の説明】
【０１３１】
ＶＢＰ，ＶＢＰ‘・・・ビット線プリチャージ電圧
ＶＤＤ・・・ＤＲＡＭ主電圧
ＶＳＳ・・・接地電圧
ＶＲＥＦ・・・参照電圧
Ｒ２１〜２６・・・抵抗
ＳＷ２１〜２４・・・スイッチ
Ｓ２１〜２４・・・電圧調整信号
Ｒ・・・寄生抵抗
Ｌ・・・寄生インダクタンス
１，１１ａ／ｂ，４１ａ／ｂ，６１ａ／ｂ，８１ａ／ｂ，１０１ａ／ｂ・・・ドライバ
２，１２ａ／ｂ，４２ａ／ｂ，６２ａ／ｂ，８２ａ／ｂ，１０２ａ／ｂ・・・アンプ
３，１３ａ／ｂ，４３ａ／ｂ，６３ａ／ｂ，８３ａ／ｂ，１０３ａ／ｂ・・・参照電圧発生回路
４，１４ａ／ｂ，４４ａ／ｂ，６４ａ／ｂ，８４ａ／ｂ，１０４ａ／ｂ・・・ヒューズ
５，１５ａ／ｂ，４５ａ／ｂ，６５ａ／ｂ，８５ａ／ｂ，１０５ａ／ｂ・・・レジスタ
６，１６ａ／ｂ，４６ａ／ｂ，６６ａ／ｂ，８６ａ／ｂ，１０６ａ／ｂ・・・セレクタ
７，１７ａ／ｂ，４７ａ／ｂ，６７ａ／ｂ，８７ａ／ｂ，１０７ａ／ｂ・・・ＤＲＡＭ  ＢＩＳＴ
１８，４８，６８，８８，１０８・・・シーケンサ部
１９ａ／ｂ，４９ａ／ｂ，６９ａ／ｂ，８９ａ／ｂ，１０９ａ／ｂ・・・読み出し結果判定部
４１０ａ／ｂ・・・電圧チューニング部
８１０，１０１１・・・ＳＲＡＭ  ＢＩＳＴ（ＳＲＡＭ  ＢＩＳＲ）
１０１０ａ／ｂ・・・電圧調整ヒューズ用レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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