(57)【要約】【課題】差動アンプ構成の比較器において、差動アンプの２つの入力端電圧がバランスした状態から、２つの入力端の一方に信号電圧Ｖｘを、他方に参照電圧ＲＡＭＰを直接与えて比較を行うと、比較器の出力が全く反転をしなかったり、あるいは、参照電圧ＲＡＭＰの入力後直ちに反転をしたりするおそれがある。【解決手段】リセット手段によるリセット動作後（オートゼロ後）に、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を、一旦電圧ＶＳ１から電圧ＶＳ２に変更し、しかる後に参照電圧ＲＡＭＰを階段状（傾斜状）に変化させることで、参照電圧ＲＡＭＰの入力中に、即ち参照電圧ＲＡＭＰとアナログ信号Ｖｘとの比較期間中に比較器３１の出力Ｖｃｏが確実に反転するようにする。【選択図】図１
2006340044.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間を基に前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、
前記アナログ−デジタル変換手段は、
２つの入力端の電位をリセットするリセット手段を有し、一方の入力端に与えられる前記アナログ信号と他方の入力端に与えられる前記参照電圧とを比較する差動アンプ構成の比較手段と、
前記比較手段による比較開始から比較完了までの比較時間を計測する計測手段と、
前記リセット手段によるリセット動作後に前記他方の入力端の電圧を所定の電圧に変更する変更手段とを有する
ことを特徴とする固体撮像装置。
【請求項２】
前記所定の電圧は、前記リセット手段によるリセット動作後の前記２つの入力端の電圧差を補償する電圧値に設定されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを具備する固体撮像装置において、
２つの入力端の電位をリセットするリセット手段を有し、前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して一方の入力端に与えられるアナログ信号と他方の入力端に与えられる傾斜状の参照信号とを比較する差動アンプ構成の比較手段を用いて前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換方法であって、
前記リセット手段によるリセット動作後に前記他方の入力端の電圧を所定の電圧に変更し、
しかる後前記参照信号を傾斜状に変化させて前記比較手段による比較開始から比較完了までの比較時間を計測し、
その比較時間を基に前記アナログ信号をデジタル信号に変換する
ことを特徴とする固体撮像装置におけるアナログ−デジタル変換方法。
【請求項４】
固体撮像装置と、
被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系とを具備する撮像装置であって、
前記固体撮像装置は、
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を傾斜状の参照信号と比較し、その比較時間を基に前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段とを備え、
前記アナログ−デジタル変換手段は、
２つの入力端の電位をリセットするリセット手段を有し、一方の入力端に与えられる前記アナログ信号と他方の入力端に与えられる前記参照電圧とを比較する差動アンプ構成の比較手段と、
前記比較手段による比較開始から比較完了までの比較時間を計測する計測手段と、
前記リセット手段によるリセット動作後に前記他方の入力端の電圧を所定の電圧に変更する変更手段とを有する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換して読み出す構成の固体撮像装置、この固体撮像装置におけるアナログ−デジタル変換方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置として、近年、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載のＣＭＯＳイメージセンサが報告されている（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】W.Yang et.al,“An Integrated 800x600 CMOS Image System” ISSCC Digest of Technical Papers，pp.304-305，Feb.1999
【０００４】
図８は、従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００の構成を示すブロック図である。
【０００５】
図８において、単位画素１０１は、フォトダイオードおよび画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１０２を構成している。この画素アレイ部１０２の行列状の画素配置に対して、行毎に行制御線１０３（１０３−１，１０３−２，…）が配線され、列毎に列信号線１０４（１０４−１，１０４−２，…）が配線されている。画素アレイ部１０２の行アドレスや行走査の制御は、行走査回路１０５により行制御線１０３−１，１０３−２，…を介して行われる。
【０００６】
列信号線１０４−１，１０４−２，…の一端側には、これら列信号線１０４−１，１０４−２，…毎にＡＤＣ１０６が配置されてカラム処理部（列並列ＡＤＣブロック）１０７を構成している。また、ＡＤＣ１０６の各々に対して、ランプ（ＲＡＭＰ）波形の参照電圧ＲＡＭＰを生成するデジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog Converter)と略す）１０８と、所定周期のクロックＣＫに同期してカウント動作を行うことにより、後述する比較器１１０で比較動作が行われる時間を計測するカウンタ１０９とが設けられている。
【０００７】
ＡＤＣ１０６は、行制御線１０３−１，１０３−２，…毎に、選択行の単位画素１０１から列信号線１０４−１，１０４−２，…を経由して得られるアナログ信号を、ＤＡＣ１０８で生成される参照電圧ＲＡＭＰと比較する比較器１１０と、この比較器１１０の比較出力に応答してカウンタ１０９のカウント値を保持するメモリ装置１１１とからなり、単位画素１０１から与えられるアナログ信号をＮビットのデジタル信号に変換する機能を有している。
【０００８】
カラム処理部１０７のＡＤＣ１０６の各々に対する列アドレスや列走査の制御は、列走査回路１１２によって行われる。すなわち、ＡＤＣ１０６の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路１１２による列走査によって順に２Ｎビット幅の水平出力線１１３に読み出され、当該水平出力線１１３によって信号処理回路１１４まで伝送される。信号処理回路１１４は、２Ｎビット幅の水平出力線１１３に対応した２Ｎ個のセンス回路、減算回路および出力回路などによって構成されている。
【０００９】
タイミング制御回路１１５は、マスタークロックＭＣＫに基づいて行走査回路１０５、ＡＤＣ１０６、ＤＡＣ１０８、カウンタ１０９および列走査回路１１２などの各動作に必要なクロック信号やタイミング信号を生成し、これらクロック信号やタイミング信号を該当する回路部分に供給する。
【００１０】
次に、上記構成の従来例に係るＣＭＯＳイメージセンサ１００の動作を、図９のタイミングチャートを用いて説明する。
【００１１】
ある選択行の単位画素１０１からの列信号線１０４−１，１０４−２，…への１回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧ＲＡＭＰを比較器１１０に与えることで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。この比較動作において、参照電圧ＲＡＭＰと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力Ｖｃｏの極性が反転する。この比較器１１０の反転出力を受けて、メモリ装置１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ１が保持される。
【００１２】
この１回目の読み出し動作では、単位画素１０１のリセット成分ΔＶの読み出しが行われる。このリセット成分ΔＶ内には、単位画素１０１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、１回目の読み出し時の列信号線１４の信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、ランプ波形の参照電圧ＲＡＭＰを調整することにより、比較器１１０での比較期間を短くすることが可能である。本従来例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【００１３】
２回目の読み出しでは、リセット成分ΔＶに加え単位画素１０１毎の入射光量に応じた信号成分の読み出しが、１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１０１から列信号線１０４−１，１０４−２，…への２回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧ＲＡＭＰを比較器１１０に与えることで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。
【００１４】
参照電圧ＲＡＭＰが比較器１１０に与えられると同時に、カウンタ１０９で２回目のカウントがなされる。そして、２回目の比較動作において、参照電圧ＲＡＭＰと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力Ｖｃｏの極性が反転する。この比較器１１０の反転出力を受けて、メモリ装置１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ２が保持される。このとき、１回目のカウント値Ｎ１と２回目のカウント値Ｎ２とは、メモリ装置１１１内の異なった場所に保持される。
【００１５】
上述した一連のＡＤ変換動作の終了後、列走査回路１１２による列走査により、メモリ装置１１１に保持された１回目と２回目のそれぞれＮビットのデジタル信号が２Ｎ本の水平出力線１１３を経て信号処理回路１１４に供給され、当該信号処理回路１１４内の減算回路（図示せず）において（２回目の信号）−（１回目の信号）の減算処理がなされた後に外部へ出力される。その後、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
以上説明したように、ＡＤＣ１０６では、選択行の単位画素１０１から列信号線１０４−１，１０４−２，…を経由して得られる信号電圧Ｖｘを、ＤＡＣ１０８で生成される参照電圧ＲＡＭＰと比較器１１０で比較し、その比較出力に応答してカウンタ１０９のカウント値をメモリ装置１１１に保持することで、信号電圧ＶｘをＮビットのデジタル信号に変換する動作が行われる。
【００１７】
ここで、比較器１１０としては、一般的に良く知られている差動アンプ構成のものを用いることが考えられる。この差動アンプ構成の比較器１１０において、差動アンプの２つの入力端電圧がバランスした状態から、２つの入力端の一方に信号電圧Ｖｘを、他方に参照電圧ＲＡＭＰを直接与えて比較を行うと、比較器１１０の出力が参照電圧ＲＡＭＰの入力中に正常に反転する場合もあるが、全く反転をしなかったり、あるいは、参照電圧ＲＡＭＰの入力後直ちに反転をしたりするおそれがある。
【００１８】
そこで、本発明は、差動アンプ構成の比較器を用いたＡＤ変換動作において、参照電圧ＲＡＭＰの入力中に比較出力を確実に反転させることを可能にした固体撮像装置、この固体撮像装置におけるＡＤ変換方法および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明では、光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、この画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを具備する固体撮像装置において、２つの入力端の電位をリセットするリセット手段を有し、前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して一方の入力端に与えられるアナログ信号と他方の入力端に与えられる傾斜状の参照信号とを比較する差動アンプ構成の比較手段を用いて前記アナログ信号をデジタル信号に変換するＡＤ変換を行うに当たって、前記リセット手段によるリセット動作後に前記他方の入力端の電圧を所定の電圧に変更し、しかる後前記参照信号を傾斜状に変化させて前記比較手段による比較開始から比較完了までの比較時間を計測し、その比較時間を基にＡＤ変換を行う構成を採っている。
【００２０】
上記構成の固体撮像装置において、リセット手段によるリセット動作後に、比較手段の参照信号が与えられる入力端の電圧を一旦所定の電圧に変更し、しかる後に参照信号を傾斜状に変化させることで、比較手段の２つの入力端電圧に多少のばらつきが残ったとしても、比較手段の参照信号が与えられる入力端の電圧が必ず、アナログ信号が与えられる入力端の電圧よりも高くなるために、参照信号の入力中に、即ち参照信号とアナログ信号との比較期間中に比較手段の出力が確実に反転するようになる。
【発明の効果】
【００２１】
本発明によれば、差動アンプ構成の比較器を用いたＡＤ変換動作において、参照信号の入力中に比較出力を確実に反転させることができるために、ＡＤ変換動作を確実に行うことができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２３】
［ＣＭＯＳイメージセンサの構成］
図１は、本発明の一実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
【００２４】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２に加えて、行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８を有する構成となっている。
【００２５】
このシステム構成において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、カラム処理部１４、参照電圧供給部１５および列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照電圧供給部１５および列走査回路１６などに対して与える。
【００２６】
また、画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８などの周辺回路は、画素アレイ部１２と同一のチップ（半導体基板）１９上に集積される。
【００２７】
単位画素１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【００２８】
画素アレイ部１２には、単位画素１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ列ｎ行の画素配列に対して行毎に行制御線２１（２１−１〜２１−ｎ）が配線され、列毎に列信号線２２（２２−１〜２２−ｍ）が配線されている。行制御線２１−１〜２１−ｎの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタあるいはデコーダなどによって構成され、行制御線２１−１〜２１−ｎを介して画素アレイ部１２の行アドレスや行走査の制御を行う。
【００２９】
カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、即ち列信号線２２−１〜２２−ｍ毎に設けられたＡＤＣ（アナログ−デジタル変換回路）２３−１〜２３−ｍを有し、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。本発明ではこれらＡＤＣ２３−１〜２３−ｍの構成を特徴としており、その詳細については後述する。
【００３０】
参照電圧供給部１５は、時間が経過するにつれてレベルが階段状（傾斜状）に変化（本例では、下降）する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧ＲＡＭＰを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）１５１を有している。なお、ランプ波形の参照電圧ＲＡＭＰを生成する手段としては、ＤＡＣ１５１に限られるものではない。
【００３１】
ＤＡＣ１５１は、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御の下に、当該タイミング制御回路１８から与えられるクロックＣＫに基づいて参照電圧ＲＡＭＰを生成し、参照信号線２４を介してカラム処理部１５のＡＤＣ２３−１〜２３−ｍの各々に供給する。
【００３２】
ここで、本発明が特徴とするＡＤＣ２３−１〜２３−ｍの構成の詳細について具体的に説明する。
【００３３】
なお、ＡＤＣ２３−１〜２３−ｍの各々は、単位画素１１全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素１１の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。
【００３４】
通常フレームレートモードと高速フレームレートモードのモード切り替えは、タイミング制御回路１８から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、タイミング制御回路１８に対しては、外部の上位装置（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
【００３５】
ＡＤＣ２３−１〜２３−ｍは全て同じ構成となっており、ここでは、ＡＤＣ２３−ｍを例に挙げて説明するものとする。ＡＤＣ２３−ｍは、比較器３１、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３２、転送スイッチ３３およびメモリ装置３４を有する構成となっている。
【００３６】
比較器３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、参照電圧供給部１５から供給されるランプ波形の参照電圧ＲＡＭＰとを比較し、例えば、参照電圧ＲＡＭＰが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧ＲＡＭＰが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。この比較器３１の具体的な回路例および動作例の詳細については後述する。
【００３７】
アップ／ダウンカウンタ３２は非同期カウンタであり、タイミング制御回路１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路１８からクロックＣＫがＤＡＣ１５１と同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００３８】
具体的には、通常フレームレートモードでは、１つの単位画素１１からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
【００３９】
一方、高速フレームレートモードでは、ある行の単位画素１１についてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素１１について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
【００４０】
転送スイッチ３３は、タイミング制御回路１８から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３２のカウント結果をメモリ装置３４に転送する。
【００４１】
一方、例えばＮ＝２の高速フレームレートでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３２の垂直２画素分についてのカウント結果をメモリ装置３４に転送する。
【００４２】
このようにして、画素アレイ部１２の各単位画素１１から列信号線２２−１〜２２−ｍを経由して列毎に供給されるアナログ信号が、ＡＤＣ２３（２３−１〜２３−ｍ）における比較器３１およびアップ／ダウンカウンタ３２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４（３４−１〜３４−ｍ）に格納される。
【００４３】
列走査回路１６は、シフトレジスタなどによって構成され、カラム処理部１４におけるＡＤＣ２３−１〜２３−ｍの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、ＡＤＣ２３−１〜２３−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。
【００４４】
なお、本発明には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
【００４５】
上記構成の本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０では、アップ／ダウンカウンタ３２のカウント結果を、転送スイッチ３３を介して選択的にメモリ装置３４に転送することができるため、アップ／ダウンカウンタ３２のカウント動作と、当該アップ／ダウンカウンタ３２のカウント結果の水平出力線１７への読み出し動作とを独立して制御することが可能である。
【００４６】
（比較器３１の回路例）
図２は、比較器３１の具体的な回路構成の一例を示す回路図である。本例に係る比較器３１は、差動アンプ３１０を基本構成とした差動比較器となっている。
【００４７】
図２において、差動アンプ３１０は、ソースが共通に接続されたＮｃｈ．の入力トランジスタ対３１１，３１２と、これらトランジスタ対３１１，３１２の各ドレインと電源ＶＤＤとの間に接続され、ゲートが共通に接続されたＰｃｈ．のトランジスタ対３１３，３１４と、入力トランジスタ対３１１，３１２のソース共通接続ノードとグランドとの間に接続されたＮｃｈ．の電流源トランジスタ３１５とから構成されている。
【００４８】
この差動アンプ３１０において、入力トランジスタ対３１１，３１２の各ゲートとドレインとの間にＰｃｈ．のトランジスタ３１６，３１７がそれぞれ接続されている。これらトランジスタ３１６，３１７は、各ゲートにＬｏｗアクティブのリセットパルスＰＳＥＴが与えられることでオン状態となり、入力トランジスタ対３１１，３１２の各ゲートとドレインとを短絡し、これらトランジスタ対３１１，３１２の各ゲート電圧、即ち比較器３１の２つの入力端の電圧をリセットするリセット手段として機能する。
【００４９】
入力トランジスタ対３１１，３１２の各ゲートには、ＤＣレベルをカットするための容量３１８，３１９の各一端がそれぞれ接続されている。容量３１８の他端は、画素アレイ部１２の各単位画素１１から出力されるアナログ信号Ｖｘを伝送する列信号線２２（２２−１〜２２−ｍ）に接続される。容量３１９の他端は、ＤＡＣ１５１で生成された参照電圧ＲＡＭＰを伝送する参照信号線２４に接続されている。
【００５０】
（比較器３１の動作例）
続いて、上記構成の比較器３１の回路動作について、図３のタイミングチャートを用いて説明する。
【００５１】
単位画素１１から列信号線２２に後述するリセット成分を読み出し、ＤＡＣ１５１から参照信号線２４に任意の電圧ＶＳ１を与え、列信号線２２と参照信号線２４の電位が安定した後、比較を開始する直前にリセットパルスＰＳＥＴを活性化（Ｌｏｗアクティブ）することで、トランジスタ３１６，３１７がオン状態となって入力トランジスタ対３１１，３１２の各ゲートとドレインとを短絡し、これら入力トランジスタ対３１１，３１２の動作点をドレイン電圧としてリセットする。
【００５２】
この決定された動作点で、差動アンプ３１０の２つの入力端電圧、即ち入力トランジスタ対３１１，３１２の各ゲート電圧のオフセット成分（アナログ信号Ｖｘと参照電圧ＲＡＭＰのＤＣオフセットおよび入力トランジスタ対３１１，３１２の閾値ばらつきに起因するオフセット）がほぼキャンセルされる（以下、この動作を「オートゼロ」という）。すなわち、差動アンプ３１０の２つの入力端電圧がほぼ同電圧になる。このオートゼロにより、その後のアナログ信号Ｖｘと参照電圧ＲＡＭＰとの比較期間を短くすることが可能となる。
【００５３】
ただし、オートゼロにおいては、オートゼロ期間が短かった場合などに、差動アンプ３１０の２つの入力端電圧に多少のばらつきが残ることが考えられる。したがって、任意の電圧ＶＳ１からそのまま参照電圧ＲＡＭＰを比較器３１に入力してアナログ信号Ｖｘとの比較を行ったときに、比較器３１の出力Ｖｃｏが参照電圧ＲＡＭＰの入力中に正常に反転する場合もあるが、全く反転をしなかったり、あるいは、参照電圧ＲＡＭＰの入力後直ちに反転をしたりする懸念がある。また、オフセットが完全にキャンセルされた場合にも、任意の電圧ＶＳ１からそのまま参照電圧ＲＡＭＰを入力してアナログ信号Ｖｘとの比較を行うと、比較器３１の出力Ｖｃｏは、全く反転をしないか、あるいは、参照電圧ＲＡＭＰの入力後直ちに反転をしてしまう。
【００５４】
そこで、本実施形態においては、例えば参照信号線２４の電位を変更する変更部２５を追加し、この変更部２５の作用により、オートゼロ後、即ちリセット手段であるトランジスタ３１６，３１７によるリセット動作後に、参照信号線２４の電位、即ち比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を、任意の電圧ＶＳ１からそれよりも高い電圧ＶＳ２（ＶＳ２＞ＶＳ１）に変更する構成を採っている。
【００５５】
変更部２５は、例えば電圧ＶＳ２が与えられる電圧線２５１と参照信号線２４との間に接続された例えばＮｃｈ．のトランジスタ２５２によって構成されている。このトランジスタ２５２は、オートゼロ後、即ちリセットパルスＰＳＥＴの消滅後に、タイミング制御回路１５で生成されるＨｉｇｈアクティブの制御パルスＣＳ４がゲートに印加されることによってオン状態となり、参照信号線２４に電圧ＶＳ２を与える。
【００５６】
このように、オートゼロ後に、即ちトランジスタ３１６，３１７によるリセット動作後に、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を、一旦電圧ＶＳ１から電圧ＶＳ２に変更し、その後に参照電圧ＲＡＭＰを階段状に変化させるようにすることで、オートゼロ期間が短かった場合などに、差動アンプ３１０の２つの入力端電圧に多少のばらつきが残ったとしても、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧が必ず、アナログ信号Ｖｘが与えられる入力端の電圧よりも高くなるために、参照電圧ＲＡＭＰの入力中に、即ち参照電圧ＲＡＭＰとアナログ信号Ｖｘとの比較期間中に比較器３１の出力Ｖｃｏが確実に反転するようになる。すなわち、比較器３１の出力Ｖｃｏが全く反転をしなかったり、あるいは、参照電圧ＲＡＭＰの入力後直ちに反転をしたりするようなことはない。
【００５７】
ここで、電圧ＶＳ２については、電圧ＶＳ１に比べてあまりにも電圧値が大きい場合、参照電圧ＲＡＭＰとアナログ信号Ｖｘとの比較期間自体を長く設定しないと比較器３１の出力Ｖｃｏが反転しなくなる。そのために、電圧ＶＳ２については、オートゼロのばらつき、即ちトランジスタ３１６，３１７によるリセット動作後における差動アンプ３１０の２つの入力端電圧の差を補償する程度の電圧値、一般的には数ｍＶから数十ｍＶ以下に設定することが好ましい。
【００５８】
なお、本例では、電圧線２５１と参照信号線２４との間に接続されたＮｃｈ．のトランジスタ２５２からなる変更部２５を設けて、当該変更部２５の作用により、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を所定の電圧ＶＳ２に変更するとしたが、これは一例に過ぎず、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を所定の電圧ＶＳ２に変更する変更手段としては、トランジスタ２５２からなる変更部２５に限られるものではない。
【００５９】
変更手段の他の例としては、例えば、参照電圧ＲＡＭＰを発生するＤＡＣ１５１自体が考えられる。このＤＡＣ１５１において、任意の電圧ＶＳ１からそのまま参照電圧ＲＡＭＰを発生するのではなく、任意の電圧ＶＳ１を発生した後、一旦所定の電圧ＶＳ２を発生し、しかる後ランプ波形の参照電圧ＲＡＭＰを発生することで、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を所定の電圧ＶＳ２に変更することができる。
【００６０】
以下に、変更手段の機能を持つＤＡＣ１５１につき具体例を挙げて説明する。図４は、変更手段の機能を持つＤＡＣ１５１の具体的な構成例を示すブロック図である。
【００６１】
図４に示すように、本例に係るＤＡＣ１５１は、スロープ用電流源アレイ４１、順次選択回路４２、オフセット用電流源アレイ４３、オフセット選択回路４４および抵抗４５を有する構成となっている。抵抗４５は、回路入力端子４６と回路出力端子４７との間に接続されている。回路入力端子４６には、所定の基準電圧ＶＲＥＦが与えられる。
【００６２】
スロープ用電流源アレイ４１は、例えば図５に示す構成の単位電流源回路５０がアレイ状に配置された構成となっている。単位電流源回路５０は、ソースが共通に接続された例えばＮｃｈ．のスイッチトランジスタ対５１，５２と、これらスイッチトランジスタ対５１，５２のソース共通接続ノードとグランドとの間に接続された電流源トランジスタ５３とから構成されている。オフセット用電流源アレイ４３も、スロープ用電流源アレイ４１と同様に、単位電流源回路５０がアレイ状に配置された構成となっている。
【００６３】
上記構成のＤＡＣ１５１において、単位電流源回路５０の制御パルスＳまたはその反転パルスＸＳがアクティブになり、スイッチトランジスタ５１または５２がオンすることにより、抵抗４５の一端に電流が流れ、回路出力端子４７から出力される参照電圧ＲＡＭＰが変化する。順次選択回路４２による順次選択に従い、抵抗４５の回路出力端子４７側に流れる電流が徐々に増加するように単位電流源回路５０のスイッチトランジスタ対の一方（５１または５２）が順次オンしていくことにより、スロープ波形（階段状波形）の参照電圧ＲＡＭＰが生成される。
【００６４】
また、参照電圧ＲＡＭＰを生成する前に、当該参照電圧ＲＡＭＰの生成と全く同様にして、単位電流源回路５０スイッチトランジスタ対５１，５２を制御することにより、所定の電圧ＶＳ２をオフセットとして生成することができる。外部より任意に設定可能なオフセット量に応じて決まるオフセット選択回路４４の出力により、抵抗４５の回路入力端子４６側に任意の単位電流源回路５０の電流が流れるように制御が行われることにより、回路出力端子４７から任意の電圧（オフセット）ＶＳ２が出力される。
【００６５】
変更手段としては、その他、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を任意の電圧Ｖ１から一旦所定の電圧ＶＳ２に変更できるものであればその構成は問わなく、上記２つの例に限られるものではない。
【００６６】
［ＣＭＯＳイメージセンサの動作］
次に、上記構成のＣＭＯＳイメージセンサ１０の全体の動作について、図６のタイミングチャートを用いて説明する。
【００６７】
ここでは、単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット動作と転送動作とが行われ、リセット動作では所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素１１から列信号線２２−１〜２２−ｍに出力され、転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素１１から列信号線２２−１〜２２−ｍに出力される。
【００６８】
先ず、ＤＡＣ１５１により任意の電圧ＶＳ１を設定する。そして、行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの１回目の読み出し動作が安定した後、リセットパルスＰＳＥＴによって比較器３１がリセットされ、その後例えば変更部２５によってＡＤＣ２３−１〜２３−ｍの各比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧が任意の電圧ＶＳ１から所定の電圧ＶＳ２に変更され、しかる後ＤＡＣ１５１からランプ波形の参照電圧ＲＡＭＰが各比較器３１に与えられることで、各比較器３１において列信号線２２−１〜２２−ｍの各信号電圧（アナログ信号）Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる。
【００６９】
参照電圧ＲＡＭＰが比較器３１に与えられると同時に、タイミング制御回路１８からアップ／ダウンカウンタ３２に対してクロックＣＫが与えられることで、当該アップ／ダウンカウンタ３２では１回目の読み出し動作時の比較器３１での比較時間がダウンカウント動作によって計測される。そして、参照電圧ＲＡＭＰと列信号線２２−１〜２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３１の出力Ｖｃｏは“Ｈ”レベルから“Ｌ”レベルへ反転する。この比較器２１の出力Ｖｃｏの極性反転を受けて、アップ／ダウンカウンタ３２は、ダウンカウント動作を停止して比較器３１での1回目の比較期間に応じたカウント値を保持する。
【００７０】
この１回目の読み出し動作では、先述したように、単位画素１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線２２−１〜２２−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、参照電圧ＲＡＭＰを調整することにより比較期間を短くすることが可能である。本実施形態では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。
【００７１】
２回目の読み出し動作では、リセット成分ΔＶに加えて、単位画素１１毎の入射光量に応じた信号成分Ｖsig が、１回目のリセット成分ΔＶの読み出し動作と同様の動作によって読み出される。すなわち、選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの２回目の読み出しが安定した後、ＤＡＣ１５１から参照電圧ＲＡＭＰがＡＤＣ２３−１〜２３−ｍの各比較器３１に与えられることで、比較器３１において列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧ＲＡＭＰとの比較動作が行われる同時に、この比較器３１での２回目の比較時間が、アップ／ダウンカウンタ３２において１回目とは逆にアップカウント動作によって計測される。
【００７２】
このように、アップ／ダウンカウンタ３２のカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、当該アップ／ダウンカウンタ３２内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われる。そして、参照電圧ＲＡＭＰと列信号線２２−１〜２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３１の出力Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３２には、（２回目の比較期間）−（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
【００７３】
（２回目の比較期間）−（１回目の比較期間）＝（信号成分Ｖsig ＋リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分）−（リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分）＝（信号成分Ｖsig ）であり、以上２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理により、単位画素１１毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤＣ２３（２３−１〜２３−ｍ）毎のオフセット成分も除去されるため、単位画素１１毎の入射光量に応じた信号成分Ｖsig のみを取り出すことができる。ここで、単位画素１１毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理である。
【００７４】
２回目の読み出し時には、入射光量に応じた信号成分Ｖsig が読み出されるので、光量の大小を広い範囲で判定するために参照電圧ＲＡＭＰを大きく変化させる必要がある。そこで、本実施形態に係るＣＭＯＳイメージセンサ１０では、信号成分Ｖsig の読み出しを１０ビット分のカウント期間（１０２４クロック）で比較を行うようにしている。この場合、１回目と２回目との比較ビット数が異なるが、参照電圧ＲＡＭＰのランプ波形の傾きを１回目と２回目とで同じにすることにより、ＡＤ変換の精度を等しくできるため、アップ／ダウンカウンタ３２による（２回目の比較期間）−（１回目の比較期間）の減算処理の結果として正しい減算結果が得られる。
【００７５】
上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３２にはＮビットのデジタル値が保持される。そして、カラム処理部１４の各ＡＤＣ２３−１〜２３−ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次外部へ出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
【００７６】
以上説明したように、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０において、オートゼロ後に、即ちリセット手段であるトランジスタ３１６，３１７によるリセット動作後に、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧を、一旦電圧ＶＳ１から電圧ＶＳ２に変更し、しかる後に参照電圧ＲＡＭＰを階段状（傾斜状）に変化させることにより、リセットパルスＰＳＥＴによる比較器３１のリセット状態によらず、参照電圧ＲＡＭＰの入力中に、即ち参照電圧ＲＡＭＰとアナログ信号Ｖｘとの比較期間中に比較器３１の出力Ｖｃｏが確実に反転するようになる。
【００７７】
すなわち、オートゼロ期間が短かった場合などに、差動アンプ３１０の２つの入力端電圧に多少のばらつきが残ったとしても、比較器３１の参照電圧ＲＡＭＰが与えられる入力端の電圧が必ず、アナログ信号Ｖｘが与えられる入力端の電圧よりも高くなるために、参照電圧ＲＡＭＰとアナログ信号Ｖｘとの比較期間中に比較器３１の出力Ｖｃｏが確実に反転するようになる。その結果、ＡＤ変換動作を確実に行うことができる。そして、比較器３１による比較開始から比較完了までの比較時間をアップ／ダウンカウンタ３２で計測することで、その比較時間を基に信号電圧（アナログ信号）Ｖｘをデジタル信号に変換することができる。
【００７８】
また、本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０では、ＡＤＣ２３−１〜２３−ｍの各々がメモリ装置３４を持っているため、ｉ行目の単位画素１１についてＡＤ変換後のデジタル値をメモリ装置３４に転送し、水平出力線１７から外部へ出力しながら、ｉ＋１行目の単位画素１１について読み出し動作とアップ／ダウンカウント動作を並行して実行することができる。
【００７９】
ただし、ＡＤＣ２３−１〜２３−ｍの各々がメモリ装置３４を持つことは必須の要件ではない。すなわち、ＡＤＣ２３−１〜２３−ｍの各々がメモリ装置３４を持たない構成のＣＭＯＳイメージセンサに対しても、上記実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０と同様に本発明を適用することが可能である。
【００８０】
［適用例］
上記実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。
【００８１】
図７は、本発明に係る撮像装置の構成の一例を示すブロック図である。図７に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。
【００８２】
レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０が用いられる。
【００８３】
カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部６３に対する制御を行う。特に、撮像デバイス６２の列並列ＡＤＣが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】差動アンプ構成の比較器の回路例を示す回路図である。
【図３】比較器の回路動作の説明に供するタイミングチャートである。
【図４】変更手段の機能を持つＤＡＣの具体的な構成例を示すブロック図である。
【図５】ＤＡＣの電流源アレイを構成する単位電流源回路の構成例を示す回路図である。
【図６】本実施形態に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。
【図７】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図８】従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。
【図９】従来例に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。
【符号の説明】
【００８５】
１０…ＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３…行走査回路、１４…カラム処理部、１５…参照電圧供給部、１６…列走査回路、１７…水平出力線、１８…タイミング制御回路、２１−１〜２１−ｎ…行制御線、２２−１〜２２−ｍ…列信号線、２３−１〜２３−ｍ…ＡＤＣ（アナログ−デジタル変換回路）、２４…参照信号線、２５…変更部、３１…比較器、３２…アップ／ダウンカウンタ、３３…転送スイッチ、３４…メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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