(57)【要約】【課題】  相変化メモリ素子を備える半導体記憶装置の集積密度を上げる。【解決手段】  相変化メモリセルは、直列に接続された相変化メモリ素子２１〜２３とダイオードとから構成される。隣接する２つの相変化メモリセルは、共通の活性領域４８内に順次に形成されたｎ型半導体層８及びｐ型半導体層９とで形成されたダイオードを有し、且つ、双方のビット線コンタクトプラグは、ｎ型半導体層の下層に配置される高濃度ｎ型半導体層７に接続された、サイドウオール膜２６を有する共通のビット線コンタクトプラグ２７ｂで構成する。【選択図】  図３
2006196594.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、相互に平行に延びる複数のビット線と、該ビット線と交差し且つ相互に平行に延びる複数の選択線と、前記ビット線と前記選択線との各交差部分にそれぞれ配設される複数の相変化型のメモリセルとを備え、前記メモリセルが、対応するビット線と対応する選択線との間に接続される半導体記憶装置において、
前記メモリセルと前記ビット線とを接続するビット線コンタクトプラグが、隣接する２つのメモリセルで共用されていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルが、相変化メモリ素子と該相変化メモリ素子と直列に接続されるダイオードとを備え、該ダイオードは、前記半導体基板の内部に形成され前記ビット線コンタクトプラグに電気的に接続されたｎ型半導体層と該ｎ型半導体層の上に形成されたｐ型半導体層とで形成されるｐｎ接合を有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記隣接する２つのメモリセルのダイオードが、共通の半導体活性領域内に配設されたｐ型半導体層及びｎ型半導体層によって構成され、且つ、前記ビット線コンタクトプラグを被覆する絶縁膜によって相互に区画されている、請求項２に記載の半導体記憶装置。
【請求項４】
前記隣接する２つのメモリセルのダイオードが、素子分離領域で区画された別の活性領域内に形成され、前記ビット線コンタクトプラグを介して前記隣接するメモリセルの双方のｎ型半導体層が相互に接続されている、請求項２に記載の半導体記憶装置。
【請求項５】
前記ビット線コンタクトプラグは、前記ｐｎ接合を形成するｐ型半導体層及びｎ型半導体層と絶縁されて前記半導体基板中に埋め込まれており、前記ｐｎ接合を形成するｎ型半導体層の下部に配設された別のｎ型半導体層に直接に接触する、請求項２に記載の半導体記憶装置。
【請求項６】
前記ビット線が、前記相変化メモリ素子及び選択線の上方に配設される、請求項１〜５の何れか一に記載の半導体記憶装置。
【請求項７】
前記選択線が、前記ビット線の上方に配設される、請求項１〜５の何れか一に記載の半導体記憶装置。
【請求項８】
前記ビット線が側壁絶縁膜を有し、前記選択線と前記相変化素子とを接続するコンタクトプラグが、前記ビット線の側壁絶縁膜と自己整合的に形成される、請求項７に記載の半導体記憶装置。
【請求項９】
半導体基板上に、相互に平行に延びる複数のビット線と、該ビット線と交差し且つ相互に平行に延びる複数の選択線と、前記ビット線と前記選択線との各交差部分にそれぞれ配設される複数の相変化型のメモリセルとを備え、前記メモリセルが、対応するビット線と対応する選択線との間に接続される半導体記憶装置の製造法において、
半導体基板上に素子分離領域を形成して、前記半導体基板を複数の活性領域に区画する工程と、
前記活性領域内に、ｎ型コンタクト層と、ｎ型半導体層及びｐ型半導体層を有するダイオードとを順次に形成する工程と、
底部が前記ｎ型コンタクト層に接続し側壁絶縁膜を有するコンタクトプラグを前記活性領域内に形成し、該活性領域内のダイオードを２つに分割する工程と、
一方の電極が前記ｐ型半導体層に接続する相変化素子を形成する工程と、
前記コンタクトプラグに接続するビット線と、前記相変化素子の他方の電極に接続する選択線とを形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に、相互に平行に延びる複数のビット線と、該ビット線と交差し且つ相互に平行に延びる複数の選択線と、前記ビット線と前記選択線との各交差部分にそれぞれ配設される複数の相変化型のメモリセルとを備え、前記メモリセルが、対応するビット線と対応する選択線との間に接続される半導体記憶装置の製造法において、
半導体基板上に素子分離領域を形成して、前記半導体基板を複数の活性領域に区画する工程と、
前記活性領域内に、ｎ型コンタクト層と、ｎ型半導体層及びｐ型半導体層を有するダイオードとを順次に形成する工程と、
側壁絶縁膜を有し、隣接する２つの活性領域にまたがり、該２つの活性領域の双方のｎ型コンタクト層に接続するコンタクトプラグを前記素子分離領域に形成する工程と、
一方の電極が前記ｐ型半導体層に接続する相変化素子を形成する工程と、
前記コンタクトプラグに接続するビット線と、前記相変化素子の他方の電極に接続する選択線とを形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、更に詳しくは、相変化メモリ素子を用いたメモリセル（ＰＣＲＡＭセル）を有する半導体記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、相変化材料（カルコゲナイド）をメモリ素子として用いたＰＣＲＡＭ（phase-change random-access-memory） 装置が知られている。ＰＣＲＡＭ装置は、記憶が不揮発性であること、高速作動が可能であること、及び、大容量化が可能であることから特に最近になって注目されている。特許文献１には、従来のＰＣＲＡＭセルを有する半導体装置が記載されている。図３０（ａ）及び（ｂ）はそれぞれ、特許文献１に記載された半導体装置の回路構成及び構造を示している。
【０００３】
図３０（ａ）において、半導体記憶装置２００は、行方向に延びる複数のビット線ＢＬ（ＢＬ０、ＢＬ１、．．．ＢＬｎ）と、列方向に延びる複数の選択線ＳＬ（ＳＬ０、ＳＬ１、．．．．ＳＬｍ）と、各ビット線ＢＬと各選択線ＳＬとの交点に配設されたメモリセル（ＰＣＲＡＭセル）５１とを有する。各ＰＣＲＡＭセル５１は、相変化材料から形成された相変化メモリ素子（カルコゲナイド素子）５２と、相変化メモリ素子５２に直列に接続された、ｐｎ接合を有するダイオード（整流素子）５３とから構成される。ＰＣＲＡＭセル５１は、対応するビット線ＢＬと対応する選択線ＳＬとの間に、ダイオード５３の極性が選択線ＳＬ側からビット線ＢＬ側に順方向となるように接続されている。
【０００４】
カルコゲナイド素子５２は、熱を加える態様によって、アモルファス状態又は結晶状態の何れかの状態をとり、アモルファス状態又は結晶状態に対応させて、たとえば“１”又は“０”のデータを記憶する。ダイオード５３は、同じビット線ＢＬに接続されている他の選択セルが書き換えられる際に流れる電流によって非選択セルが書き換えられることを防止する、いわゆるディスターブ防止の目的で挿入される。なお、ダイオードに代えてＭＯＳＦＥＴ等の選択スイッチを用いることもできる。
【０００５】
記憶の読出しにあたっては、選択されたメモリセル５１に、選択線ＳＬからビット線ＢＬに向かって順方向となるような電圧を印加する。相変化メモリ素子５２は、結晶状態又はアモルファス状態の何れかによって、抵抗値が異なり、従って、電圧印加時に流れる電流値が異なる。この電流値をセンスアンプ（ＳＡ）５４で増幅して読み取ることで、メモリセル５１の記憶が読み出される。
【０００６】
図３０（ｂ）において、半導体基板１１０上に、絶縁膜１２０を介してシリコン層が堆積されてＳＯＩ基板２０１を構成している。シリコン層は、素子分離溝（浅溝）１３０によって各活性領域２５０に区画されており、各活性領域２５０には、ｎ型半導体領域１５０とｐ型半導体領域１６０とが形成され、これらは、ダイオード５３のｐｎ接合を構成している。
【０００７】
ｐ型半導体領域１６０の上には、コンタクト領域２６０を介してカルコゲナイド膜２９０が形成されており、カルコゲナイド膜２９０の上には、バリアメタル層３００、３１０を介して選択線３１５が形成されている。一方、ｎ型半導体領域１５０の上には、コンタクト領域３６０を介してビット線コンタクトプラグ３５０が形成されており、ビット線コンタクトプラグ３５０は、その上部のビット線１４０に接続されている。同様な形式のＰＣＲＡＭ装置は、特許文献２にも記載がある。
【特許文献１】ＵＳＰ６，５３１、３７３号
【特許文献２】特開平５−２１７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献１に記載のＰＣＲＡＭ装置では、ダイオードのｐｎ接合を構成するｐ型半導体領域１６０とｎ型半導体領域１５０とが横方向に並んで配置されている。また、各メモリセル毎にビット線コンタクトプラグ３５０を１つづつ配置している。従って、半導体記憶装置の更なる高密度化の観点からは、このような配置を見直すことが望まれる。
【０００９】
本発明は、上記従来のＰＣＲＡＭ装置のメモリセルを改良し、もって更に高密度化が可能な相変化メモリセルを有する半導体記憶装置、及び、そのような半導体記憶装置を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体記憶装置は、半導体基板上に、相互に平行に延びる複数のビット線と、該ビット線と交差し且つ相互に平行に延びる複数の選択線と、前記ビット線と前記選択線との各交差部分にそれぞれ配設される複数の相変化型のメモリセルとを備え、前記メモリセルが、対応するビット線と対応する選択線との間に接続される半導体記憶装置において、
前記メモリセルと前記ビット線とを接続するビット線コンタクトプラグが、隣接する２つのメモリセルで共用されていることを特徴とする。
【００１１】
また、本発明の第１の視点に係る半導体記憶装置の製造方法は、半導体基板上に、相互に平行に延びる複数のビット線と、該ビット線と交差し且つ相互に平行に延びる複数の選択線と、前記ビット線と前記選択線との各交差部分にそれぞれ配設される複数の相変化型のメモリセルとを備え、前記メモリセルが、対応するビット線と対応する選択線との間に接続される半導体記憶装置の製造法において、
半導体基板上に素子分離領域を形成して、前記半導体基板を複数の活性領域に区画する工程と、
前記活性領域内に、ｎ型コンタクト層と、ｎ型半導体層及びｐ型半導体層を有するダイオードとを順次に形成する工程と、
底部が前記ｎ型コンタクト層に接続し側壁絶縁膜を有するコンタクトプラグを前記活性領域内に形成し、該活性領域内のダイオードを２つに分割する工程と、
一方の電極が前記ｐ型半導体層に接続する相変化素子を形成する工程と、
前記コンタクトプラグに接続するビット線と、前記相変化素子の他方の電極に接続する選択線とを形成する工程とを備えることを特徴とする。
【００１２】
更に、本発明の第２の視点に係る半導体記憶装置の製造方法は、半導体基板上に、相互に平行に延びる複数のビット線と、該ビット線と交差し且つ相互に平行に延びる複数の選択線と、前記ビット線と前記選択線との各交差部分にそれぞれ配設される複数の相変化型のメモリセルとを備え、前記メモリセルが、対応するビット線と対応する選択線との間に接続される半導体記憶装置の製造法において、
半導体基板上に素子分離領域を形成して、前記半導体基板を複数の活性領域に区画する工程と、
前記活性領域内に、ｎ型コンタクト層と、ｎ型半導体層及びｐ型半導体層を有するダイオードとを順次に形成する工程と、
側壁絶縁膜を有し、隣接する２つの活性領域にまたがり、該２つの活性領域の双方のｎ型コンタクト層に接続するコンタクトプラグを前記素子分離領域に形成する工程と、
一方の電極が前記ｐ型半導体層に接続する相変化素子を形成する工程と、
前記コンタクトプラグに接続するビット線と、前記相変化素子の他方の電極に接続する選択線とを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体記憶装置によると、隣接する２つのメモリセルとビット線とを接続するビット線コンタクトプラグを１つのコンタクトプラグで共用することにより、メモリセルの高集積化が可能になる。
【００１４】
本発明の半導体記憶装置の好ましい態様では、前記メモリセルが、相変化メモリ素子と該相変化メモリ素子と直列に接続されるダイオードとを備え、該ダイオードは、前記半導体基板の内部に形成され前記ビット線コンタクトプラグに電気的に接続されたｎ型半導体層と該ｎ型半導体層の上に形成されたｐ型半導体層とで形成されるｐｎ接合を有する。ｐｎ接合を積層されるｐ型半導体層及びｎ型半導体層で構成することにより、更にメモリセルの高集積化が可能になる。
【００１５】
前記隣接する２つのメモリセルのダイオードが、共通の半導体活性領域内に配設されたｐ型半導体層及びｎ型半導体層によって構成され、且つ、前記ビット線コンタクトプラグを被覆する絶縁膜によって、相互に区画されている構成も本発明の好ましい態様である。２つのメモリセルのダイオードを１つの活性領域に形成することにより、更なる高集積化が可能になる。
【００１６】
上記に代えて、前記隣接する２つのメモリセルのダイオードが、素子分離領域で区画された別の活性領域内に形成され、前記ビット線コンタクトプラグを介して前記隣接するメモリセルの双方のｎ型半導体層が相互に接続されている構成を採用することも出来る。ビット線コンタクトプラグを、２つの活性領域にまたがらせて素子分離領域内に形成することにより、同様に高集積化が可能である。
【００１７】
更に上記に代えて、前記ビット線コンタクトプラグが、前記ｐｎ接合を形成するｐ型半導体層及びｎ型半導体層と絶縁されて前記半導体基板中に埋め込まれており、前記ｐｎ接合を形成するｎ型半導体層の下部に配設された別のｎ型半導体層に直接に接触する態様を採用することも出来る。同様に高集積化が可能である。
【００１８】
前記ビット線を、前記相変化メモリ素子及び選択線の上方に配設する構成、或いは、前記選択線を、前記ビット線の上方に配設する構成の何れも採用可能である。選択線をビット線よりも上方に配設する場合には、前記ビット線が側壁絶縁膜を有し、前記選択線と前記相変化素子とを接続するコンタクトプラグが、前記ビット線の側壁絶縁膜と自己整合的に形成される構成が採用できる。更なる高集積化が可能である。
【００１９】
本発明の半導体記憶装置の製造方法によると、ビット線コンタクトプラグを隣接する２つのメモリセルに共用する構成により、半導体記憶装置を高集積化して製造可能である。
【００２０】
本発明の好ましい態様の半導体記憶装置では、隣接する２つの相変化メモリ素子がその下部電極の直下に、縦方向に配列されたｐ型半導体領域及びｎ型半導体領域からなるダイオードを有し、かつ、隣接する２つの相変化メモリ素子が、両者の間に配置された１つのビット線コンタクトプラグを共有する。ビット線コンタクトプラグは、少なくともその一部が半導体基板内にｐ型半導体領域及びｎ型半導体領域を貫通して形成され、半導体基板内にてダイオードの一方の電極部分と接続される。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照し、本発明の半導体記憶装置を、その好適な実施形態に基づいて説明する。図１は、本発明の一実施形態に係る半導体記憶装置として構成されるＰＣＲＡＭ装置の構成を示す回路図である。ＰＣＲＡＭ装置１００のメモリアレイは、列方向（Ｙ方向）に延びる複数の選択線ＳＬ (ＳＬ０、ＳＬ１、．．．ＳＬn)と、行方向（Ｘ方向）に延びる複数のビット線ＢＬ（ＢＬ０、ＢＬ１、．．．ＢＬｍ）とがマトリックス状に配置され、各ビット線ＢＬと各選択線ＳＬとの交点には、１つの相変化メモリセル（ＰＣＲＡＭセル）４１が配設される。各相変化メモリセル４１は、１個の相変化メモリ素子（カルコゲナイド素子）４２と、この相変化メモリ素子４２と直列に接続された、ｐｎ接合からなるダイオード（整流素子）４３とで構成される。各メモリセル４１は、対応する選択線ＳＬと対応するビット線ＢＬとの間に、ビット線ＢＬがダイオード４３のｎ極側に接続されるように、挿入されている。ＰＣＲＡＭ装置１００のビット線ＢＬは、センスアンプ（ＳＡ）４４に接続され、選択線ＳＬの一端は、ワードドライバー（ＷＤ）４５に接続される。
【００２２】
図２は、図１のＰＣＲＡＭメモリアレイのパターンの一部を拡大して示す平面図である。なお、この平面図を含む添付の平面図は、部材を構成するパターンの模式的形状を示すものであり、実際の部材の形状を示すものではない。例えば、図示するパターンは正方形あるいは長方形によって描画されているが、実際の部材では頂角が丸くあるいは鈍角に形成されている。
【００２３】
ＰＣＲＡＭメモリアレイでは、複数の選択線ＳＬがＹ方向（列方向）に延び、複数のビット線ＢＬがＸ方向（行方向）に延びるように配置されている。選択線ＳＬとビット線ＢＬとが重なる領域を列方向につないで、カルコゲナイド素子４２が配置される。カルコゲナイド素子４２は、相変化材料（カルコゲナイド）を、上部電極及び下部電極を構成する上下２層の電極間に挟んだ構造を有する。下部電極は、ダイオード４３のｐｎ接合を構成するｐ型半導体層に接続され、ｐｎ接合を構成するｎ型半導体層は、ビット線コンタクト孔２５を介して、上方のビット線ＢＬに接続される。一方、上部電極は、カルコゲナイド素子４２と同一形状のパターンに形成され、上部電極を構成するメタルが選択線ＳＬとなる。各活性領域４８には、２つのメモリセルの下部電極コンタクト孔１８が開口し、これらに共通のビット線コンタクトプラグ孔が配置される。
【００２４】
図３は、図１のＰＣＲＡＭ装置の完成断面の一部を示す。向かって右にＰＣＲＡＭアレイ領域４７の部分を、左に周辺回路領域４６の部分を示す。なお、図２を含む添付の断面図は、断りがない限り、図２に示すＰＣＲＡＭアレイのＡ-Ａ’線を通る断面を示している。半導体基板１の表面近傍には、素子分離領域６が形成されており、素子分離領域６は、半導体基板１を複数の活性領域４８に区分する。ＰＣＲＡＭアレイ領域４７の各活性領域４８には、下から順次に高濃度ｎ型半導体領域７、低濃度ｎ型半導体領域８及び高濃度ｐ型半導体領域９が、活性領域４８全体に形成されている。低濃度半導体領域８とｐ型高濃度半導体領域９とにより、ダイオード４３のｐｎ接合が形成される。高濃度ｎ型半導体領域７は、シリコン窒化膜（サイドウオール膜）２６によって側部が被覆されたビット線コンタクトプラグ２７ｂを経由して、上部のビット線３０ａに接続されている。ビット線コンタクトプラグ２７ｂの底面には、高濃度ｎ型半導体層７とのコンタクトを良好にするために、シリサイド層２７ａが形成されている。
【００２５】
高濃度ｐ型半導体領域９の上には、層間絶縁膜１７を貫通する２本の下部電極コンタクトプラグ２１が、ビット線コンタクトプラグ２７ｂを挟んで形成されている。各コンタクトプラグ２１の頂部には、カルコゲナイド膜２２及び上部電極２３が形成されている。上部電極２３はそのままＹ方向に延びて選択線ＳＬを構成する。本構成により、ＰＣＲＡＭアレイ領域４７の各活性領域４８には、２つのメモリセルが形成され、この２つのメモリセルに、共通のビット線コンタクトプラグ２７ｂが配置される。２つのメモリセルの双方のダイオード４３は、ビット線コンタクトプラグ２７ｂの側壁表面に形成されたサイドウオール膜２６によって相互に区画、絶縁されている。
【００２６】
半導体基板１の周辺回路領域４６の各活性領域４８には、周辺回路を構成するｐ型及びｎ型ＭＩＳＦＥＴが形成されている。周辺回路領域４６からＰＣＲＡＭアレイ領域４７には、第２層配線を構成する上部配線３３が延びて、上部配線３３が双方の領域間４６，４７で信号を伝達している。
【００２７】
以下、図４から図１２を参照し、上記実施形態に係るＰＣＲＡＭ装置の製造方法を説明する。 まず、図４（ａ）に示すように、たとえば１０Ωｃｍの抵抗率を有するｐ形シリコン単結晶からなる半導体基板１の主面に、素子分離領域６を形成する。素子分離領域６は、例えば、半導体基板１の主面に浅溝５を形成し、浅溝５内にシリコン酸化膜を埋設することで形成される。浅溝５は、たとえば、０.３μｍの深さを有し、予めその内壁にシリコン酸化膜を熱酸化法で形成していてもよい。浅溝５内にシリコン酸化膜を堆積し、これをＣＭＰ(Chemical Mechanical Polishing)法により研磨する。これによって、浅溝５内にのみシリコン酸化膜を残し、素子分離領域６を形成する。素子分離領域６により囲まれるＰＣＲＡＭアレイ領域４７内の活性領域４８のパターンは、図２に示すように、例えば矩形状の平面形状を有する。 
【００２８】
次に、周辺回路領域４６に、フォトレジストをマスクとし、リン（Ｐ）をイオン注入してｎ型ウエル４を形成する。さらに、フォトレジストをマスクにし、ボロン（Ｂ）をイオン注入して、ｐ型ウエル３を形成する。次いで、ＰＣＲＡＭアレイ領域４７に、フォトレジストをマスクにしたイオン注入法により、ダイオード４３のｐｎ接合となる部分の下部に、ビット線コンタクトプラグとの接続のための高濃度ｎ型半導体領域７を形成する。続いて、ダイオード４３のｐｎ接合を構成する低濃度ｎ型半導体領域８、及び、高濃度ｐ型半導体領域９を順次に形成する。低濃度ｎ型半導体領域８の濃度は、例えば、１Ｅ１７〜１Ｅ１８atoms/cm3程度とし、高濃度ｐ型半導体領域９の濃度は、例えば１Ｅ１９〜１Ｅ２０atoms/cm3程度とする。これらのイオン注入に引き続き、活性化アニールを行うことにより、ダイオード４３のｐｎ接合が形成される。
【００２９】
次に、図４（ｂ）に示すように、ｐ型ウエル３及びｎ型ウエル４が形成された周辺回路領域４６内の活性領域４８に、熱酸化法により周辺回路のＭＩＳＦＥＴのゲート絶縁膜１０を形成する。引き続き、半導体基板１の全面に、たとえば不純物としてリン（Ｐ）を３×１０12atoms/cm3 の濃度で導入された多結晶シリコン膜１１を５０ｎｍの膜厚で堆積し、その上に、例えば１００ｎｍの膜厚のタングステン膜１２を堆積する。このとき、タングステン膜１２と多結晶シリコン膜１１との間には双方の反応を防止する目的で、たとえば、窒化タングステン（ＷＮ）膜（図示せず）を挿入することが望ましい。多結晶シリコン膜１１はＣＶＤ(Chemical Vapor Deposition)法により、タングステン膜１２および窒化タングステン膜はスパッタ法により、それぞれ形成することができる。その後、シリコン窒化膜をたとえば２００ｎｍ厚みに堆積する。更に、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングを行い、ＭＩＳＦＥＴのゲート電極１３とその上のキャップ絶縁膜１４とを形成する。 
【００３０】
次に、キャップ絶縁膜１４およびゲート電極１３と、フォトレジスト（図示せず）とをマスクとし、周辺回路領域４６のｎチャネルＭＩＳＦＥＴが形成される領域に、たとえばヒ素（Ａｓ）またはリン（Ｐ）を不純物としてイオン注入し、ｎチャネルＭＩＳＦＥＴのための低濃度不純物領域１５ａを形成する。その後、周辺回路領域４６のｐチャネルＭＩＳＦＥＴが形成される領域に、たとえば不純物としてボロン（Ｂ）をイオン注入して、ｐチャネルＭＩＳＦＥＴのための低濃度不純物領域１５ａを形成する。 
【００３１】
次に、半導体基板１の全面に、シリコン窒化膜をたとえば３０ｎｍ厚みに堆積する。その後、図５（ａ）に示すように、シリコン窒化膜を、異方性ドライエッチングしてキャップ絶縁膜１４およびゲート電極１３の側壁に残し、サイドウオール膜１６とする。さらに、半導体基板１の全面に、シリコン窒化膜（図示せず）をたとえば２０ｎｍ厚みに堆積する。このシリコン窒化膜は、図５（ｂ）を参照して説明する下部電極コンタクト孔１８を開口するとき、その一部が素子分離領域６にかかる場合に、その削れを最小限に抑える目的で形成される。 
【００３２】
次に、周辺回路領域４６のｎチャネルＭＩＳＦＥＴが形成される領域にフォトレジスト膜を形成し、このフォトレジスト膜とサイドウオール膜１６とをマスクにして、不純物としてたとえばボロン（Ｂ）をイオン注入し、ｐチャネルＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物領域１５ｂを形成する。さらに、周辺回路領域４６のｐチャネルＭＩＳＦＥＴが形成される領域にフォトレジスト膜を形成し、このフォトレジスト膜とサイドウオール膜１６とをマスクにして、不純物としてたとえばリン（Ｐ）をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物領域１５ｂを形成する。 
【００３３】
次に、たとえば膜厚が４００ｎｍのシリコン酸化膜をＣＶＤ法により形成し、図５（ｂ）に示すように、この表面をＣＭＰ(Chemical Mechanical Polishing)法により研磨して平坦化し、層間絶縁膜１７を形成する。このとき、たとえば、シリコン酸化膜としては、ＴＥＯＳ(Tetra Methoxy Silane) を原料ガスとしたＣＶＤ法により形成されたシリコン酸化膜を用いてもよい。また、これを堆積する際に、所定量のボロン（Ｂ）およびリン（Ｐ）をシリコン酸化膜中に導入したのち、熱処理を加えることでシリコン酸化膜をリフローさせることも可能である。しかるのちに、ＣＭＰ法を併用して平坦性を向上させ、層間絶縁膜１７を形成することができる。 
【００３４】
次に、ＰＣＲＡＭアレイ領域４７の下部電極コンタクト孔１８をフォトリソグラフィ技術とドライエッチング技術とを用い開口する。下部電極コンタクト孔１８は、図２に示すように、平面的には、活性領域４８上のＸ方向両端部近傍に形成される。このとき、先に述べたように、下部電極コンタクト孔１８と素子分離領域６との合わせずれにより、万一、双方の一部が重なり合うと、下部電極コンタクト孔１８をドライエッチングする際に、素子分離領域６が削られることになる。この部分で、メタルプラグを形成すると、半導体基板１内に形成されたｐｎ接合８、９とコンタクトプラグとが接触することになり、所望の回路を形成することができなくなる。これを防止するために、図５（ａ）を参照して説明したように、半導体基板１の全面にシリコン窒化膜が形成されている。本構造は、双方間のマスクマージンが確保できなくなるような、微細化されたメモリセルの形成に、特に有益な構造である。 
【００３５】
その後、図６（ａ）に示すように、開口された下部電極コンタクト孔１８の中には、ＣＶＤ法などによりタングステンを堆積した後、ＣＭＰ法などにより研磨することでコンタクトプラグ２１を形成する。プラグ材料としては、タングステンのほかに、銅膜などを用いてもよい。ただし、半導体基板１への金属原子の熱拡散による信頼性の低下を考慮すれば、金属膜は高融点金属であることが好ましい。この金属膜としては、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等、あるいは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）等の高融点金属窒化膜が例示できる。 
【００３６】
金属膜の形成に先立ち、半導体基板１の表面に形成した高濃度ｐ型半導体領域９との良好な接続を確保する目的で、ｐ型半導体領域９の表面にメタルシリサイド膜１９を形成する。このメタルシリサイド膜としては、たとえば、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等のシリサイド膜が好ましい。なお、メタルシリサイド膜１９とコンタクトプラグ２１との間には、両者の反応を防止し良好な接触抵抗を維持する目的で、バリアメタル２０が設けられる。バリアメタル２０には、たとえば、ＣＶＤ法により窒化チタン膜を堆積する。バリアメタル２０及びコンタクトプラグ２１は、相変化材料（カルコゲナイド）と接触することになり、相変化メモリ素子４２の下部電極を構成する。 
【００３７】
次に、図６（ｂ）に示すように、ＰＣＲＡＭアレイ領域４７に相変化材料として、たとえば、カルコゲナイド膜２２と上部電極膜２３とをそれぞれ成膜する。カルコゲナイド膜２２としては、たとえばＧｅ2Ｓｂ2Ｔｅ5を膜厚５０ｎｍから２００ｎｍの範囲でスパッタ法により堆積し、上部電極膜２３としては、たとえばタングステン膜を膜厚１００ｎｍでスパッタ法により堆積する。次に、フォトリソグラフィ技術とドライエッチング技術とを用い、これら２層の膜をパターニングすることで、図２に示したようなカルコゲナイド素子４２が形成される。カルコゲナイド膜２２には、たとえば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Se）等の元素のうち、いずれか２つ、あるいは３つ以上を含む材料を用いてもよい。
【００３８】
また、上部電極２３には、タングステンの他に下部電極の候補として先に挙げた材料を用いてもよい。上部電極２３をそのまま選択線ＳＬとする場合には、選択線ＳＬとしてのシート抵抗を低減する目的で、上部電極膜２３の上に第２のメタル材料を積層することが望ましい。この第２のメタル材料には、上部電極膜２３よりも抵抗率の小さい材料が望ましい。 
【００３９】
次に、図７に示すように、ＰＣＲＡＭアレイ領域４７のビット線コンタクト孔２５を、フォトリソグラフィ技術とドライエッチング技術とを用いて開口する。このとき、まず、フォトレジストをマスクにして、層間絶縁膜１７および層間絶縁膜２４を開口する。続いて、先に開口した層間絶縁膜１７、２４をマスクとして、半導体基板１内に形成されている、ｐｎ接合を構成する高濃度ｐ型半導体領域９および低濃度ｎ型半導体領域８を開口し、さらに、ｐｎ接合の下部に位置する高濃度ｎ型半導体領域７の一部をエッチングする。
【００４０】
次に、後に形成するビット線コンタクトプラグ２７ｂと、ｐｎ接合を構成する高濃度ｐ型半導体領域９および低濃度ｎ型半導体領域８とを電気的に絶縁する目的で、ビット線コンタクト孔２５の内部に、たとえば熱ＣＶＤ法によりシリコン窒化膜２６を形成し、異方性ドライエッチングによりビット線コンタクト孔２５の側壁に残す。 
【００４１】
その後、半導体基板１の全面に、ＣＶＤ法などによりタングステン膜を成膜し、ＣＭＰ法などにより研磨することにより、ビット線コンタクト孔２５内にこれを残し、ビット線コンタクトプラグ２７ｂを形成する。 このとき、ビット線コンタクトプラグ２７ｂと、高濃度ｎ型半導体領域７との良好な電気的接触を確保する目的で、あらかじめ、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等のシリサイド膜２７ａを形成することが好ましい。 
【００４２】
図８は、図７と同じ工程における図７の断面と直交方向の断面を示す。ビット線コンタクトプラグ２７ｂは、素子分離領域６で区分された活性領域４８の幅全体に形成される。
【００４３】
次に、図９に示すように、周辺回路領域４６のコンタクト孔２９を、フォトリソグラフィ技術とドライエッチング技術とを用いて開口する。このとき、フォトレジスト２８をマスクにして、層間絶縁膜２４および層間絶縁膜１７をドライエッチングにより除去する。フォトレジスト２８は、ＰＣＲＡＭアレイ領域４７を覆っていることから、先に形成したＰＣＲＡＭアレイ領域４７のビット線コンタクトプラグ２７ｂがこのエッチングから保護される。 
【００４４】
次に、図１０に示すように、ビット線を形成するために、半導体基板１の全面にたとえばタングステン膜３０を、たとえばＣＶＤ法により堆積する。ここで、メタルプラグが接触する各種下地、すなわち、周辺回路領域４７におけるＭＩＳＦＥＴのソース、ドレイン領域である高濃度不純物領域１５ｂとの間で良好な電気的導通を確保することを目的として、あらかじめ、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等のシリサイド膜２７ａを形成することが好ましい。 
【００４５】
次に、図１１に示すように、フォトリソグラフィ技術とドライエッチング技術とを用い、所望のビット線となるようにタングステン膜３０をパターニングする。この配線は、ＰＣＲＡＭアレイ領域４７ではビット線３０ａとなり、周辺回路領域４６では局所配線３０ｂとなる。続いて、層間絶縁膜３１として、たとえば、シリコン酸化膜をプラズマＣＶＤ法により堆積する。次に、フォトレジストをマスクにして層間絶縁膜３１をドライエッチングすることで、所望の接続孔を形成する。 
【００４６】
次に、図１２に示すように、第２層配線３３を形成する。第２層配線３３と第１層配線３０ａ、３０ｂとの間は、コンタクトプラグ３２を介して接続される。第２層配線３３は、たとえば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタンの積層とすることができ、コンタクトプラグ３２は、チタン（Ｔｉ）、窒化チタンおよびタングステンの積層とすることができる。第２層配線３３の上には、さらに層間絶縁膜を介して第３層配線あるいはそれ以上の配線層を有してもよいが、ここでは説明を省略する。 
【００４７】
図１３から図１５は、本発明の第２の実施形態に係る半導体記憶装置を製造する工程を示す断面図である。本実施形態に係る半導体装置の製造方法では、ＰＣＲＡＭアレイ領域４７のビット線３０ａおよびビット線コンタクトプラグ２７ｂを、カルコゲナイド膜よりも先に形成する点において、第１の実施形態に係る半導体記憶装置の製造方法とは異なる。
【００４８】
まず、第１の実施形態に係る製造方法で説明した図５（ａ）の工程までと同様な工程の後に、層間絶縁膜１７を形成する。続いて、第１の実施形態の図６を参照して説明した手順と同様の手順により、ビット線コンタクト孔２５、側壁絶縁膜２６、シリサイド膜２７ａ、およびビット線コンタクトプラグ２７ｂを形成する（図１３）。 
【００４９】
次に、第１の実施形態の図１０および図１１を参照して説明したと手順と同様の手順により、周辺回路領域のコンタクト孔２９と局所配線３０ｂ、およびＰＣＲＡＭアレイ部のビット線３０ａを形成する（図１４）。その後、ＰＣＲＡＭ下部電極コンタクト孔１８を形成し、次いで、第１の実施形態の図１２を参照して説明した手順と同様な手順で、上部電極２３を形成する（図１５）。このとき、ＰＣＲＡＭアレイ領域４７の下部電極コンタクト孔１８は、層間絶縁膜１７、２４をエッチングすることで半導体基板１の表面を露出させる。下部電極コンタクト孔１８内に下部電極コンタクトプラグ２１を形成した後に、カルコゲナイド膜２２が、その頂部に形成され、更に、その上に上部電極２３が形成されて相変化メモリ素子４２が形成される。
【００５０】
第２の実施形態に係る半導体記憶装置では、ビット線コンタクト孔２５の長さを短くすることで、その長さの制御性が向上する。また、カルコゲナイド膜２２を含む相変化メモリ素子４２を後から形成することで、相変化材料に加えられるプロセス中の熱処理を低減することが可能になり、素子特性の劣化を防止することができる。
【００５１】
図１６から図１９は、本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。本実施形態では、ＰＣＲＡＭアレイ領域４７のビット線コンタクト孔２５と周辺回路領域４６のコンタクト孔２９とを同時に開口することで、プロセス工程を短縮するものである。また、ビット線３０ａを先に形成し、このビット線３０ａにシリコン窒化膜からなるキャップ絶縁膜３５および側壁絶縁膜３６を設けることで、後から形成するＰＣＲＡＭ下部電極コンタクト孔１８が、ビット線構造に対し自己整合的に形成され、セル面積の縮小が可能になる。 
【００５２】
まず、図１６に示すように、フォトリソグラフィ技術とドライエッチング技術とを適用してＰＣＲＡＭアレイ領域４７のビット線コンタクト孔２５と周辺回路領域４６のコンタクト孔２９とを同時に開口する。このとき、ＰＣＲＡＭアレイ領域４７のビット線コンタクト孔２５は、層間絶縁膜１７をエッチングしてコンタクト孔２５ａを開口することで半導体基板１の表面を露出させる第１のドライエッチング工程と、層間絶縁膜１７に開口したコンタクト孔２５ａをマスクにして半導体基板１の高濃度ｎ型半導体領域７の半ばまでをエッチングして下部コンタクト孔２５ｂを開口する第２のドライエッチング工程とからなる。第２のドライエッチング工程では、先に開口した周辺回路領域４７のコンタクト孔２９は、フォトレジスト２８により被覆されていることから、この部分において半導体基板１はエッチングされない。 
【００５３】
次に、図１７に示すように、ＰＣＲＡＭアレイ領域４７のビット線コンタクト孔２５、および周辺回路領域４６のコンタクト孔２９にメタルプラグ２７ｂを埋設する。このステップは、図１３を参照して説明した第２の実施形態の手順と同様に行われる。その後、同じく図１７に示すように、ＰＣＲＡＭアレイ領域４７のビット線３０ａ、および周辺回路領域４６の局所配線３０ｂを形成する。このとき、半導体基板１の全面に、たとえば、タングステン膜をスパッタ法により堆積し、フォトリソグラフィ技術とドライエッチング技術とを適用してパターニングする。 
【００５４】
続いて、図１８に示すように、たとえばシリコン窒化膜をプラズマＣＶＤ法により堆積し、これをパターニングすることにより、ビット線３０ａ及び局所配線３０ｂ上にキャップ絶縁膜３５を形成する。これらを、フォトリソグラフィ技術とドライエッチング技術とを適用してパターニングする。次に、たとえばシリコン窒化膜をプラズマＣＶＤ法により堆積し、たとえば異方性ドライエッチング技術により、ＰＣＲＡＭアレイ領域４７のビット線３０ａと、周辺回路領域４６の局所配線３０ｂとの側部に、キャップ絶縁膜３５に連続する側壁絶縁膜３６として残す。なお、キャップ絶縁膜３５及び側壁絶縁膜３６は、省略してもよい。 
【００５５】
その後、ＰＣＲＡＭ下部電極コンタクト孔１８を、第２の実施形態と同様な手順で形成する。キャップ絶縁膜３５及び側壁絶縁膜３６をなすシリコン窒化膜は、ＰＣＲＡＭ下部電極コンタクト孔１８を開口するときのドライエッチングストッパーとして機能し、ＰＣＲＡＭ下部電極コンタクト孔１８をビット線３０ａに対して自己整合的に形成することが可能になる。 
【００５６】
図２０から図２３は、本発明の第１の実施形態に係る半導体記憶装置について、その平面構造を、製造工程に従って順次に示す平面図である。図２０は、活性領域４８、及び、下部電極コンタクト孔１８を形成する工程を示し、下部電極コンタクト孔１８が、活性領域４８のＸ方向の両端部近傍に形成される旨を示している。図２１は、カルコゲナイド素子４２を形成する工程を示し、カルコゲナイド素子４２が、下部電極コンタクト孔１８内に形成された下部電極コンタクトプラグ２１の頂部に形成され、且つ、Ｙ方向に並ぶ上部コンタクトプラグ２１に沿って延びるように形成される旨を示している。図２２は、ビット線コンタクト孔２５を形成する工程を示し、ビット線コンタクト孔２５が、２つのメモリセルの下部電極コンタクト孔１８の中央に形成され、２つのメモリセルにビット線コンタクトプラグ２７ｂが共用される旨を示している。図２３は、ビット線３０ａを形成する工程を示し、ビット線３０ａがＸ方向に並ぶコンタクト孔２５上にこれらと整列して延びる旨を示している。
【００５７】
図２４および図２５は、第１の実施形態に係る半導体記憶装置の変形例について示すもので、図２２及び図２３にそれぞれ対応する平面図である。本変形例では、ビット線コンタクトプラグ孔２５の幅を、下部電極コンタクト孔１８の幅よりも広く形成し、ビット線３０ａを下部電極コンタクト孔１８から離れた位置に配置している。
【００５８】
図２６から図２９は、第１の実施形態に係る半導体記憶装置の別の変形例について示すもので、図２０から図２３にそれぞれ対応する平面図である。まず、半導体基板１上には、素子分離膜が形成され、ＰＣＲＡＭアレイ領域４７の各メモリセル毎に個別の活性領域４８が形成される。各活性領域４８には、第１実施形態と同様な高濃度ｎ型半導体層７、低濃度ｎ型半導体層８、及び、高濃度ｐ型半導体層９が形成され、、また、１つのＰＣＲＡＭ下部電極コンタクト孔１８が形成される（図２６）。次いで、図２７に示すように、それぞれの列の活性領域４８に対応してカルコゲナイド素子４２を形成する。次いで、図２８に示すように、行方向に隣接する活性領域４８間にまたがるように、素子分離膜を貫通してビット線コンタクト孔２５を形成し、そのコンタクト孔２５に絶縁膜で被覆されたビット線コンタクトプラグを埋め込む。ビット線コンタクトプラグには、その底面にシリサイド膜（図３の２７ａに相当する）が形成され、シリサイド膜を介して隣接する双方の高濃度ｎ型半導体層に接続している。引き続き、図２９に示すように、下部電極コンタクトプラグ、カルコゲナイド素子４２及びビット線コンタクトプラグの上部に、Ｘ方向に延びるビット線３０ａを形成する。
【００５９】
本変形例では、１つの活性領域には１つのカルコゲナイド素子を形成し、Ｘ方向に隣接するメモリセルに、１つの共用ビット線コンタクトプラグを配設している。
【００６０】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体記憶装置は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。
【産業上の利用可能性】
【００６１】
本発明の半導体記憶装置は、相変化メモリ素子を用いる不揮発性半導体記憶装置として、各種電子機器に用いられる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体記憶装置の回路図。
【図２】第１の実施形態に係る半導体記憶装置の要部平面パターンを示す平面図。
【図３】第１の実施形態に係る半導体記憶装置を示す、図２のＡ−Ａ’線に沿う断面図。
【図４】（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体記憶装置の製造段階の断面図。
【図５】（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体記憶装置の図４に後続する製造段階の断面図。
【図６】（ａ）及び（ｂ）はそれぞれ、第１の実施形態に係る半導体記憶装置の図５に後続する製造段階の断面図。
【図７】第１の実施形態に係る半導体記憶装置の、図６に後続する製造段階の断面図。
【図８】第１の実施形態に係る半導体記憶装置の、図７と同じ製造段階の、図７と直交方向の断面図。
【図９】第１の実施形態に係る半導体記憶装置の、図７に後続する製造段階の断面図。
【図１０】第１の実施形態に係る半導体記憶装置の、図９に後続する製造段階の断面図。
【図１１】第１の実施形態に係る半導体記憶装置の、図１０に後続する製造段階の断面図。
【図１２】第１の実施形態に係る半導体記憶装置の、図１１に後続する最終製造段階の断面図。
【図１３】本発明の第２の実施形態に係る半導体記憶装置の製造段階の断面図。
【図１４】第２の実施形態に係る半導体記憶装置の、図１３に後続する製造段階の断面図。
【図１５】第２の実施形態に係る半導体記憶装置の、図１４に後続する製造段階の断面図。
【図１６】第３の実施形態に係る半導体記憶装置の製造段階の断面図。
【図１７】第３の実施形態に係る半導体記憶装置の、図１６に後続する製造段階の断面図。
【図１８】第３の実施形態に係る半導体記憶装置の、図１７に後続する製造段階の断面図。
【図１９】第３の実施形態に係る半導体記憶装置の、図１８に後続する製造段階の断面図。
【図２０】第１の実施形態に係る半導体記憶装置の製造段階の平面図。
【図２１】第１の実施形態に係る半導体記憶装置の、図２０に後続する製造段階の平面図。
【図２２】第１の実施形態に係る半導体記憶装置の、図２１に後続する製造段階の平面図。
【図２３】第１の実施形態に係る半導体記憶装置の、図２２に係る製造段階の平面図。
【図２４】第１の実施形態に係る半導体記憶装置の変形例の製造段階の平面図。
【図２５】第１の実施形態に係る半導体記憶装置の変形例の、図２４に後続する製造段階の平面図。
【図２６】第１の実施形態に係る半導体記憶装置の別の変形例の製造段階の平面図。
【図２７】第１の実施形態に係る半導体記憶装置の別の変形例の、図２６に後続する製造段階の平面図。
【図２８】第１の実施形態に係る半導体記憶装置の別の変形例の、図２７に後続する製造段階の平面図。
【図２９】第１の実施形態に係る半導体記憶装置の別の変形例の、図２８に後続する製造段階の平面図。
【図３０】（ａ）及び（ｂ）はそれぞれ、従来の相変化メモリ素子を備える半導体記憶装置の回路図及び断面図。
【符号の説明】
【００６３】
１：半導体基板
３：ｐ型ウエル
４：ｎ型ウエル
５：浅溝
６：素子分離領域
７：高濃度ｎ型半導体領域
８：低濃度ｎ型半導体領域
９：高濃度ｐ型半導体領域
１０：ゲート絶縁膜
１１：多結晶シリコン膜
１２：タングステン膜
１３：ゲート電極
１４：キャップ絶縁膜
１５ａ：低濃度不純物領域
１５ｂ：高濃度不純物領域
１６：シリコン窒化膜（サイドウオール膜）
１７：層間絶縁膜
１８：下部電極コンタクト孔
１９：メタルシリサイド膜
２０：バリアメタル
２１：コンタクトプラグ
２２：カルコゲナイド膜
２３：上部電極
２４：層間絶縁膜
２５：ビット線コンタクト孔
２５ａ：コンタクト孔
２５ｂ：コンタクト孔
２６：シリコン窒化膜（サイドウオール膜）
２７ａ：シリサイド膜
２７ｂ：ビット線コンタクトプラグ
２８：フォトレジスト
２９：周辺回路領域コンタクト孔
２９：コンタクト孔
３０：タングステン膜
３０ａ：ビット線
３０ｂ：局所配線
３１：層間絶縁膜
３２：コンタクトプラグ
３３：上部配線
４１：ＰＣＲＡＭセル
４２：カルコゲナイド素子（相変化メモリ素子）
４３：ダイオード
４４：センスアンプ
４５：ワードドライバ
４６：周辺回路領域
４７：ＰＣＲＡＭアレイ領域
４８：活性領域
５１：ＰＣＲＡＭセル
５２：カルコゲナイド素子（相変化メモリ素子）
５３：ダイオード
５４：センスアンプ
【図１】
2006196594.tif 000003
【図２】
2006196594.tif 000004
【図３】
2006196594.tif 000005
【図４】
2006196594.tif 000006
【図５】
2006196594.tif 000007
【図６】
2006196594.tif 000008
【図７】
2006196594.tif 000009
【図８】
2006196594.tif 000010
【図９】
2006196594.tif 000011
【図１０】
2006196594.tif 000012
【図１１】
2006196594.tif 000013
【図１２】
2006196594.tif 000014
【図１３】
2006196594.tif 000015
【図１４】
2006196594.tif 000016
【図１５】
2006196594.tif 000017
【図１６】
2006196594.tif 000018
【図１７】
2006196594.tif 000019
【図１８】
2006196594.tif 000020
【図１９】
2006196594.tif 000021
【図２０】
2006196594.tif 000022
【図２１】
2006196594.tif 000023
【図２２】
2006196594.tif 000024
【図２３】
2006196594.tif 000025
【図２４】
2006196594.tif 000026
【図２５】
2006196594.tif 000027
【図２６】
2006196594.tif 000028
【図２７】
2006196594.tif 000029
【図２８】
2006196594.tif 000030
【図２９】
2006196594.tif 000031
【図３０】
2006196594.tif 000032