(57)【要約】【課題】  チップサイズおよびピーク電流を増加することなくスタティックメモリセルを高速に初期化する。【解決手段】  複数のメモリセル行が、一方向に並ぶスタティックメモリセルにより構成される。ワード線は、メモリセル行にそれぞれ接続されている。初期化動作時に、ワード制御回路は、データをメモリセルに書き込むために、活性化期間を互いに重複しながらワード線を順次活性化する。データが書き込まれたメモリセルは、書き込み回路の駆動力を補助し、次にデータが書き込まれるメモリセルを駆動する。このため、書き込み回路の回路サイズを小さくできる。書き込みデータがメモリセルに順次書き込まれるため、ビット線に流れる電流値を最小限にでき、ビット線の配線幅を小さくできる。さらに、書き込み回路のピーク電流値を減らすことができ、電源配線の幅を小さくできる。この結果、半導体メモリのサイズを小さくできる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
マトリックス状に配置されたスタティックメモリセルと、
一方向に並ぶスタティックメモリセルで構成される複数のメモリセル行と、
前記メモリセル行にそれぞれ接続された複数のワード線と、
前記メモリセル行のスタティックメモリセルにそれぞれ接続された複数のビット線と、
前記ビット線に接続され、全ての前記スタティックメモリセルに同じ論理値に書き込む初期化動作時に、前記ビット線を介して前記スタティックメモリセルにデータを出力する書き込み回路と、
前記初期化動作時に、前記ワード線を、活性化期間を互いに重複しながら順次活性化するワード制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記ワード制御回路は、同時に活性化するワード線の数を徐々に増やすことを特徴とすることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記ワード制御回路は、ビット線方向に分散しているワード線を順次活性化することを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記書き込み回路内に形成され所定数のビット線に共通なライトアンプと、
前記ビット線にそれぞれ接続され、前記ライトアンプを前記ビット線のいずれかに接続するための複数のカラムスイッチと、
前記初期化動作時に、前記ワード線の活性化に同期して、前記カラムスイッチを順次オンするカラム制御回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記ワード制御回路は、複数サイクルで前記初期化動作を実行し、互いに隣接するサイクルにおいて、後のサイクルでは、前のサイクルで活性化したワード線を後のサイクルの開始時に同時に活性化するとともに、前のサイクルで活性化されていないワード線を、活性化期間を互いに重複しながら順次活性化することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックメモリセルに記憶されるデータの初期化機能を有する半導体メモリに関する。
【背景技術】
【０００２】
スタティックＲＡＭ等の半導体メモリでは、各スタティックメモリセルは、パワーオン後にある値を記憶している。この値は、スタティックメモリセルのレイアウト等に依存して決まるランダムな値である。例えば、パワーオン後にスタティックメモリセルの記憶値を全て同じに設定する場合、半導体メモリを搭載するシステムは、パワーオン毎にスタティックメモリセルを初期化する必要がある。一般的にはこの場合、システムは、通常の書き込みサイクルを複数回実施することでスタティックメモリセルを初期化する。このため、初期化時間は長くなる。初期化時間を短くするためには、半導体メモリに初期化回路を搭載する必要がある。初期化回路は、例えば、パワーオンに同期して複数のワード線を同時に活性化し、同じビット線に接続され異なるワード線に接続された複数のスタティックメモリセルに”０データ”を同時に書き込む。
【０００３】
なお、特開平１−２０１８９７号公報には、ピーク電流を削減するために、同時にアクセスされる複数のメモリブロックにおいて、ワード線の活性化タイミングを互いにずらす技術が記載されている。
【特許文献１】特開平１−２０１８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数のワード線を初期化回路によって同時に活性化する場合、ライトアンプ等の書き込み回路は、複数のスタティックメモリセルを同時に駆動するために、駆動力を大きくする必要がある。このため、ライトアンプのレイアウトサイズは大きくなる。また、初期化動作中に、複数のスタティックメモリセルからビット線に同時に電流が流れるため、ビット線の配線は、大きな電流に耐えるために太くする必要がある。ビット線を太くすると、ビット線の負荷は増加する。負荷の大きいビット線を駆動するために、さらに大きいライトアンプが必要になる。さらに、ピーク電流が大きくなるため、電源線を太くする必要がある。この結果、メモリセルアレイ、ライトアンプ部および電源線のサイズが増加し、チップサイズが増加する。なお、チップサイズの増加は、スタティックメモリセルの初期化のためだけに有用であり、初期化後の通常動作には不要である。
【０００５】
本発明の目的は、チップサイズを増加することなくスタティックメモリセルを高速に初期化することにある。さらに、ピーク電流を増加することなくスタティックメモリセルを高速に初期化することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体メモリの一形態では、複数のメモリセル行が、一方向に並ぶスタティックメモリセルにより構成される。複数のワード線は、メモリセル行にそれぞれ接続されている。複数のビット線は、メモリセル行のスタティックメモリセルにそれぞれ接続されている。全てのスタティックメモリセルに同じ論理値に書き込む初期化動作時に、書き込み回路は、ビット線を介してスタティックメモリセルに書き込みデータを出力する。ワード制御回路は、初期化動作時に、ワード線を、活性化期間を互いに重複しながら順次活性化する。最初に活性化されたワード線に接続されたスタティックメモリセルは、ビット線に接続され、初期化用の書き込みデータを記憶する。活性化されたワード線は、次のワード
線が活性化された後も活性化し続ける。このため、書き込みデータを記憶したスタティックメモリセルは、ビット線に書き込みデータを出力する。次に活性化されたワード線に接続されたスタティックメモリセルは、書き込み回路の駆動力だけでなく、書き込みデータを記憶したスタティックメモリセルの駆動力を利用して、書き込みデータを記憶する。スタティックメモリセルの駆動力を利用して、他のスタティックメモリセルに書き込みデータを順次書き込むことで、書き込み回路の駆動力を最小限にできる。すなわち、書き込み回路のサイズを小さくできる。また、ワード線が順次活性化されるため、書き込みデータはスタティックメモリセルに順次書き込まれる。このため、ビット線に流れる電流値を最小限にできる。さらに、書き込みデータはスタティックメモリセルに順次書き込まれるため、初期化動作中のピーク電流値を減らすことができ、電源配線の幅を太くする必要がなくなる。この結果、半導体メモリのサイズを小さくできる。
【０００７】
本発明の半導体メモリの一形態における好ましい例では、ワード制御回路は、同時に活性化するワード線の数を徐々に増やす。書き込みデータを記憶したスタティックメモリセルは、ビット線に書き込みデータを出力する書き込み回路として機能する。ワード線が順次活性化されることで、書き込みデータを記憶するスタティックメモリセルの数は、徐々に増加する。このため、この増加に合わせて活性化するワード線の数を徐々に増やしても、書き込み回路の駆動力を増加させる必要はない。活性化するワード線の数を徐々に増やすことで、書き込みデータが書き込まれるスタティックメモリセルの数は、飛躍的に増える。この結果、初期化動作時間を短縮できる。
【０００８】
本発明の半導体メモリの一形態における好ましい例では、ワード制御回路は、ビット線方向に分散しているワード線を順次活性化する。このため、ワード線の活性化毎に、ビット線方向に分散しているスタティックメモリセルに書き込みデータが書き込まれる。したがって、スタティックメモリセルからビット線に出力される書き込みデータによりビット線上に流れる電流は、ビット線上に分散する。この結果、初期化動作において、ビット線の所定の箇所に電流が集中することを防止でき、ビット線の配線幅を最小限にできる。
【０００９】
本発明の半導体メモリの一形態における好ましい例では、複数のカラムスイッチは、ビット線にそれぞれ接続され、書き込み回路内に形成されるライトアンプをビット線のいずれかに接続する。ライトアンプは、所定数のビット線に共通である。カラム制御回路は、初期化動作時に、ワード線の活性化に同期して、カラムスイッチを順次オンする。ライトアンプが所定数のビット線に共通な場合に、ワード線の活性化に同期してカラムスイッチを順次オンすることで、ライトアンプは、ビット線に書き込みデータを順次出力できる。カラムスイッチが順次オンするため、ライトアンプは複数のビット線を同時に駆動する必要はない。したがって、ライトアンプの駆動力を最小限にできる。すなわち、書き込み回路のサイズを小さくできる。
【００１０】
本発明の半導体メモリの一形態における好ましい例では、ワード制御回路は、複数サイクルで初期化動作を実行する。具体的には、ワード制御回路は、互いに隣接するサイクルにおいて、後のサイクルでは、前のサイクルで活性化したワード線を後のサイクルの開始時に同時に活性化するとともに、前のサイクルで活性化されていないワード線を、活性化期間を互いに重複しながら順次活性化する。すなわち、前のサイクルで活性化されたワード線が、後のサイクルで再び活性化される。このため、後のサイクルにおいて、多くのスタティックメモリセルの駆動力を利用して、他のスタティックメモリセルに書き込みデータを書き込むことができる。リセット動作は、サイクル毎に独立している。したがって、通常の書き込み動作で使用されるタイミング生成回路などの制御回路を流用できる。すなわち、既に設計されたＳＲＡＭを利用して、本発明のリセット機能を有するＳＲＡＭを容易に開発できる。また、初期化動作モード専用の回路が減るため、ＳＲＡＭのチップサイズを小さくすることができる。
【発明の効果】
【００１１】
本発明では、チップサイズおよびピーク電流を増加することなくスタティックメモリセルを高速に初期化できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号名の末尾の”Ｘ”は、負論理を示している。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１３】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してスタティックＲＡＭ（以下、ＳＲＡＭと称する）として形成されている。本発明は、クロックＣＬＫに同期して動作するＳＲＡＭに適用される。
【００１４】
ＳＲＡＭは、入力バッファ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、出力バッファ１０ｆ、動作制御部１２、ライトアンプ部１４（書き込み回路）、リードアンプ部１６、デコーダ部１８、カラムスイッチ部２０およびメモリセル部２２を有している。入力バッファ１０ａ、１０ｂ、１０ｃ、１０ｄは、クロックＣＬＫ、複数ビットで構成されるアドレスＡＤ、ライトイネーブル信号ＷＥおよびリセット信号ＲＳＴそれぞれ受け、受けた信号を動作制御部１２に出力する。入力バッファ１０ｅは、例えば８ビットで構成される入力データＤＩＮを受け、受けたデータをライトアンプ部１４に出力する。出力バッファ１０ｆは、リードアンプ部１６からの読み出しデータ（例えば、８ビット）を受け、受けたデータを出力データＤＯＵＴとして出力する。本実施形態では、互いに独立したデータ端子ＤＩＮ、ＤＯＵＴが形成されているが、入力データＤＩＮと出力データＤＯＵＴとに共通のデータ端子が形成されてもよい。
【００１５】
動作制御部１２は、ＳＲＡＭの動作全体を制御するために、例えば、ライトイネーブル信号ＷＥに応じて内部ライトイネーブル信号ＩＷＥを出力し、リセット信号ＲＳＴに応じて内部リセット信号ＩＲＳＴを出力する。動作制御部１２は、ＳＲＡＭを動作せせるために図示しないタイミング信号を出力する。また、動作制御部１２は、アドレスＡＤに応じて正論理のアドレスＡＤＲと負論理のアドレス／ＡＤＲとを生成する。
【００１６】
ライトアンプ部１４は、書き込み動作中（ＩＷＥ＝高レベル）に書き込みデータを増幅してデータバスＤＴに出力するための複数のライトアンプを有している。また、ライトアンプ部１４は、内部リセット信号ＩＲＳＴに応答して後述する初期化動作を実行するために動作する。リードアンプ部１６は、読み出し動作中（ＩＷＥ＝低レベル）にデータバスＤＴを介して転送される読み出しデータを増幅し、出力バッファ１０ｆに出力するための複数のリードアンプを有している。
【００１７】
デコーダ部１８は、通常動作モード中に、アドレスＡＤＲ、／ＡＤＲの下位ビットに応じて、カラム選択信号Ｃ０−Ｃ７のいずれかを選択する。選択されたカラム選択信号は、後述するカラムスイッチをオンするためにカラムスイッチ部２０に出力される。デコーダ部１８は、通常動作モード中に、アドレスＡＤＲ、／ＡＤＲの上位ビットに応じてワード線Ｗ００−７７のいずれかを選択する。また、デコーダ部１８は、初期化動作を実行する初期化動作モード中に、カラム選択信号Ｃ０−Ｃ７およびワード線Ｗ００−７７を順次活性化する。
【００１８】
カラムスイッチ部２０は、図示しない複数のカラムスイッチを有している。メモリセル部２２は、マトリックス状に配置された複数のスタティックメモリセルを有している。カラムスイッチ部２０およびメモリセル部２２の詳細は、後述する図６で説明する。
【００１９】
図２は、図１に示したデコーダ部１８の詳細を示している。図２は、特に、ワード線を選択するためのワードデコーダ部を示している。デコーダ部１８は、動作制御部１２から出力されるアドレスＡＤＲ（ＡＤＲ０−５）、／ＡＤＲ（／ＡＤＲ０−５）に応じてワード線を選択するためのデコード信号（負論理）を生成する複数の３入力ＮＡＮＤゲートと、内部リセット信号ＩＲＳＴに同期して、内部リセット信号ＩＲＳＴを遅延させた遅延リセット信号Ｒ０−７（負論理）を順次生成するワード制御回路とを有している。また、デコーダ部１８は、３入力ＮＡＮＤゲートの出力と遅延リセット信号（Ｒ０−７のいずれか）のオア論理をプリデコード信号ＰＤＥＣ（正論理；ＰＤＥＣ０Ｘ−７Ｘ、ＰＤＥＣＸ０−Ｘ７のいずれか）として出力する複数の２入力ＮＡＮＤゲートと、プリデコード信号ＰＤＥＣに応じてワード線Ｗ００−７７を活性化するワードデコーダＷＤＥＣとを有している。ここで、ワード線Ｗ７７の”７７”は、８進数であり、２進数の”１１１  １１１”および１０進数の”６３”に等しい。すなわち、この実施形態では、ワード線の数は６４本である。
【００２０】
プリデコード信号ＰＤＥＣの”７Ｘ”は、ワード線を選択するための６ビットの行アドレスＡＤＲ５−０のうち、上位の３ビットＡＤＲ５−３が８進数の”７”を示すことを表している（下位の３ビットＡＤＲ２−０の値は不問）。同様に、プリデコード信号ＰＤＥＣの”Ｘ７”は、下位の３ビットＡＤＲ２−０が８進数の”７”を示すことを表している（上位の３ビットＡＤＲ５−３の値は不問）。他のプリデコード信号ＰＤＥＣも同様である。図中の左側に示した３入力ＮＡＮＤゲートは、上位のプリデコード信号ＰＤＥＣ０Ｘ−７Ｘを生成するために、行アドレスの上位ビット群ＡＤＲ５−３、／ＡＤＲ５−３をデコードする上位デコーダとして動作する。図中の右側に示した３入力ＮＡＮＤゲートは、下位のプリデコード信号ＰＤＥＣＸ０−Ｘ７を生成するために、行アドレスの下位ビット群ＡＤＲ２−０、／ＡＤＲ２−０をデコードする下位デコーダとして動作する。
【００２１】
ワード制御回路内の太線で示したインバータ回路ＤＩＮＶ１は、遅延要素を含むことを表している。遅延リセット信号Ｒ０は、プリデコード信号ＰＤＥＣ７Ｘを生成するＮＡＮＤゲートのみに供給される。遅延リセット信号Ｒ１は、プリデコード信号ＰＤＥＣ６Ｘを生成するＮＡＮＤゲートのみに供給される。遅延リセット信号Ｒ２は、プリデコード信号ＰＤＥＣ５Ｘ−４Ｘを生成するＮＡＮＤゲートに供給される。遅延リセット信号Ｒ３は、プリデコード信号ＰＤＥＣ３Ｘ−０Ｘを生成するＮＡＮＤゲートに供給される。同様に、遅延リセット信号Ｒ４は、プリデコード信号ＰＤＥＣＸ７を生成するＮＡＮＤゲートのみに供給される。遅延リセット信号Ｒ５は、プリデコード信号ＰＤＥＣＸ６を生成するＮＡＮＤゲートのみに供給される。遅延リセット信号Ｒ６は、プリデコード信号ＰＤＥＣＸ５−Ｘ４を生成するＮＡＮＤゲートに供給される。遅延リセット信号Ｒ７は、プリデコード信号ＰＤＥＣＸ３−Ｘ０を生成するＮＡＮＤゲートに供給される。
【００２２】
ワードデコーダＷＤＥＣは、６４個の２入力ＮＡＮＤゲートを有している。各ＮＡＮＤゲートの入力は、上位のプリデコード信号ＰＤＥＣ０Ｘ−７Ｘのいずれかと、下位のプリデコード信号ＰＤＥＣＸ０−Ｘ７のいずれかとを受け、６４本のワード線Ｗ００−７７のいずれかを活性化する。すなわち、上位のプリデコード信号ＰＤＥＣ０Ｘ−７Ｘと、下位のプリデコード信号ＰＤＥＣＸ０−Ｘ７の組み合わせにより、ワード線Ｗ００−７７のいずれかが選択される。プリデコード信号ＰＤＥＣは、通常動作モード中、行アドレスＡＤＲ５−０、／ＡＤＲ５−０（外部アドレスＡＤ）を用いて生成され、初期化動作モード中、遅延リセット信号Ｒ０−７を用いて生成される。
【００２３】
図３は、図２に示したインバータ回路ＤＩＮＶ１の詳細を示している。インバータ回路ＤＩＮＶ１は、３つのＣＭＯＳインバータと、初段のＣＭＯＳインバータの出力に接続されたＣＲ時定数回路とで構成されている。例えば、抵抗Ｒは、拡散抵抗等を用いて形成される。容量Ｃは、ｎＭＯＳトランジスタのゲート絶縁膜を用いて形成される。遅延要素を有するインバータ回路ＤＩＮＶ１は、図３の構成に限定されない。例えば、複数のＣＲ時定数回路が形成されてもよい。
【００２４】
図４は、図１に示したデコーダ部１８の詳細を示している。図４は、特に、ビット線およびカラムスイッチを選択するためのカラムデコーダ部を示している。デコーダ部１８は、遅延リセット信号Ｒ０−７にそれぞれ同期してリセットパルス信号ＲＰを生成するパルス生成回路ＰＬＳと、リセットパルス信号ＲＰを遅延させた信号またはカラム選択信号ＣＬ０−７に同期してカラム選択信号Ｃ０−７を生成するカラム生成回路ＣＬＧとを有している。カラム選択信号Ｃ０−７は、通常動作モード中、カラム選択信号ＣＬ０−７を用いて生成され、初期化動作モード中、リセットパルス信号ＲＰを用いて生成される。カラム生成回路ＣＬＧにおいて、太線で示したインバータ回路ＤＩＮＶ２は、他のインバータ回路に比べて遅延時間が長い。例えば、インバータ回路ＤＩＮＶ２は、３つのＣＭＯＳインバータを直列に接続して構成され、他のインバータ回路は、１つのＣＭＯＳインバータで構成されている。
【００２５】
図５は、図４に示したデコーダ部（カラムデコーダ部）の初期化動作モード中の動作を示している。まず、遅延リセット信号Ｒ０−７は、ＳＲＡＭの外部から供給されるリセット信号ＲＳＴ（内部リセット信号ＩＲＳＴ）の活性化（立ち上がりエッジ）に同期して低レベルに順次活性化される。遅延リセット信号Ｒ０−７は、図２に示したワード制御回路により、ほぼインバータ回路ＤＩＮＶ１の遅延時間毎に順次活性化される。図４に示したパルス生成回路ＰＬＳは、各遅延リセット信号Ｒ０−７の立ち下がりエッジに同期して、リセットパルス信号ＲＰを所定期間高レベルに変化する。カラム生成回路ＣＬＧは、リセットパルス信号ＲＰの立ち上がりエッジに同期してカラム選択信号Ｃ０−７を順次生成する。カラム選択信号Ｃ０−７の高レベル期間は、互いにオーバラップしない。このため、初期化動作において、後述する図６に示すコラムスイッチ（ｎＭＯＳトランジスタ）は、同時にオンしない。
【００２６】
図６は、図１に示したメモリセル部２２、カラムスイッチ部２０およびライトアンプ部１４の詳細を示している。メモリセル部２２は、マトリックス状に配置され、相補のビット線ＢＬ、ＢＬＸおよびワード線ＷＬに接続された複数のスタティックメモリセルＭＣを有している。各メモリセルＭＣは、一対のインバータを有し書き込みデータを保持するラッチと、ラッチの相補の記憶ノード（各インバータの出力ノード）にそれぞれ一端が接続された一対のトランスファトランジスタ（ｎＭＯＳトランジスタ）とを有している。トランスファトランジスタの他端は、相補のビット線ＢＬ、ＢＬＸのいずれかに接続されている。トランスファトランジスタのゲートは、ワード線（Ｗ００−Ｗ７７のいずれか）に接続されている。また、複数のメモリセル行ＭＣＲが、図の横方向に並ぶスタティックメモリセルＭＣにより構成されている。ワード線Ｗ００−Ｗ７７は、メモリセル行ＭＣＲにそれぞれ接続されている。複数のメモリセル列ＭＣＣが、図の縦方向に並ぶスタティックメモリセルＭＣにより構成されている。相補のビット線ＢＬ、ＢＬＸは、メモリセル列ＭＣＣにそれぞれ接続されている。
【００２７】
メモリセル行ＭＣＲは、行アドレスＡＤＲ５−０により割り当てられている順に配置されている。例えば、８進数の”００”に割り当てられたメモリセル行ＭＣＲが図の上側に配置され、８進数の”７７”に割り当てられたメモリセル行ＭＣＲは図の下側に配置されている。メモリセル行ＭＣＲ（ワード線）は、図２で説明したように、上位のプリデコード信号ＰＤＥＣと下位のプリデコード信号ＰＤＥＣとの組み合わせにより選択される。
【００２８】
カラムスイッチ部２０は、ビット線ＢＬとデータバスＤＴ、ビット線ＢＬＸとデータバスＤＴＸを接続するカラムスイッチ（ｎＭＯＳトランジスタ）を有している。データバスＤＴ、ＤＴＸは、ライトアンプ部１４にそれぞれ接続されている。データバスＤＴは、メモリセルＭＣからビット線ＢＬ（またはＢＬＸ）に読み出されたデータをデータ端子ＤＯＵＴに出力するために、リードアンプ部１６に接続される。この実施形態では、データバスＤＴ、ＤＴＸは、８個のメモリセル列ＭＣＣ毎に共通に配線されている。このため、書き込み動作および読み出し動作毎に、カラムアドレスに応じて８個のカラム選択信号Ｃ０−７のいずれかが高レベルに活性化され、８個のカラムスイッチのいずれかがオンする。データバスＤＴ（またはＤＴＸ）に供給された書き込みデータは、オンされたカラムスイッチを介して対応するビット線ＢＬ（またはＢＬＸ）に出力される。
【００２９】
ライトアンプ部１４は、相補の書き込みデータをデータバスＤＴ、ＤＴＸに出力するためのライトアンプＷＡを有している。例えば、スタティックメモリセルＭＣにおいて、ビット線ＢＬ側の記憶ノードに”論理０”が書き込まれるとき、データバスＤＴに接続されたライトアンプＷＡのみが駆動される。ビット線ＢＬＸ側の記憶ノードに”論理０”が書き込まれるとき、データバスＤＴＸに接続されたライトアンプＷＡのみが駆動される。
【００３０】
”論理０”のデータがデータ端子ＤＩＮに供給されるとき、スタティックメモリセルＭＣにおいてビット線ＢＬ側の記憶ノードが”論理０”を記憶する。反対に、”論理１”のデータがデータ端子ＤＩＮに供給されるとき、スタティックメモリセルＭＣにおいてビット線ＢＬＸ側の記憶ノードが”論理０”を記憶する。なお、書き込み動作において、データバスＤＴ、ＤＴＸに対応する一対のライトアンプＷＡを同時に駆動してもよい。ライトアンプＷＡの駆動力は、２個のスタティックメモリセルＭＣにデータを書き込むことができる駆動力に設計されている。ライトアンプＷＡの駆動力を最小限に設計することで、ライトアンプＷＡを構成するトランジスタのサイズは小さくなる。したがって、ライトアンプＷＡのレイアウトサイズを小さくできる。
【００３１】
図７および図８は、図２に示したワードデコーダ部１８の初期化動作モード中の動作を示している。この実施形態では、例えば、ＳＲＡＭは、４クロックサイクルで初期化動作を実行する。ここでは、動作制御部１２がラッチしているアドレスのビットが全て”０”の場合（ＡＤＲ０−５が全て”０”）について説明する。まず、ＳＲＡＭは、クロックＣＬＫの立ち上がりエッジに同期してリセット信号ＲＳＴの高レベルを検出し、動作モードを通常動作モードから初期化動作モードに移行する。ここで、通常動作モードは、ＳＲＡＭを搭載するシステムがＳＲＡＭに対して書き込み動作および読み出し動作を実行するモードである。初期化動作モードは、全てのスタティックメモリセルＭＣに”論理０”を書き込むモードである。初期化動作モード中、データバスＤＴに接続されたライトアンプＷＡは、ビット線ＢＬに”論理０”を出力するために駆動され、データバスＤＴＸに接続されたライトアンプＷＡは駆動されず、データバスＤＴＸを高インピーダンス状態に設定する。
【００３２】
次に、内部リセット信号ＩＲＳＴが高レベルに変化し、初期化動作が開始される。初期化動作では、図５に示したように、遅延リセット信号Ｒ０−７は、低レベルに順次活性化される。図７および図８では、遅延リセット信号Ｒ０−７の立ち下がりエッジのタイミングを破線で示している。遅延リセット信号Ｒ０の立ち下がりエッジに同期して、ワード線Ｗ００、Ｗ７０が活性化される。ワード線Ｗ００は、動作制御部１２がラッチしているアドレスに応じて活性化される。ワード線Ｗ７０は、図２に示したデコーダ部１８のワード制御回路の動作により活性化される。また、図５に示したように、遅延リセット信号Ｒ０の立ち下がりエッジに同期して、カラム選択信号Ｃ０−７が順次活性化される。そして、ワード線Ｗ００、Ｗ７０に対応するメモリセル行ＭＣＲにおいて、ライトアンプＷＡ毎に
８個のメモリセル列ＭＣＣのスタティックメモリセルＭＣに”論理０”が順次書き込まれる。
【００３３】
次に、遅延リセット信号Ｒ１の立ち下がりエッジに同期して、ワード線Ｗ６０が活性化され、カラム選択信号Ｃ０−７が順次活性化される。そして、ワード線Ｗ６０に対応するメモリセル行ＭＣＲにおいて、ライトアンプＷＡ毎に８個のメモリセル列ＭＣＣのスタティックメモリセルＭＣに”論理０”が順次書き込まれる。次に、遅延リセット信号Ｒ２の立ち下がりエッジに同期して、ワード線Ｗ４０、５０が活性化され、カラム選択信号Ｃ０−７が順次活性化される。そして、ワード線Ｗ４０、５０に対応するメモリセル行ＭＣＲにおいて、ライトアンプＷＡ毎に８個のメモリセル列ＭＣＣのスタティックメモリセルＭＣに”論理０”が順次書き込まれる。
【００３４】
図２に示したデコーダ部１８のワード制御回路は、初期化動作中に、上位のプリデコード信号ＰＤＥＣに対応するワード線を順次活性化した後、下位プリデコード信号ＰＤＥＣに対応するワード線を順次活性化する。このため、活性化されるワード線の数は、遅延リセット信号Ｒ３−７の立ち下がりエッジ毎に徐々に増えていく。一度活性化されたワード線は、初期化動作が終了するまで非活性化されない。活性化されたワード線に接続され”論理０”が書き込まれたスタティックメモリセルＭＣは、ビット線ＢＬを”論理０”に出力する駆動力を有する。このため、これらのスタティックメモリセルＭＣは、他のスタティックメモリセルＭＣを新たに”論理０”に初期化するためのライトアンプＷＡを補助する回路としても機能する。ライトアンプＷＡを補助する回路として機能するスタティックメモリセルＭＣが徐々に増えるため、同時に活性化するワード線の本数を徐々に増やすことが可能になる。
【００３５】
例えば、遅延リセット信号Ｒ４が出力される前に、８本のワード線Ｗ００、Ｗ１０、Ｗ２０、Ｗ３０、Ｗ４０、Ｗ５０、Ｗ６０、Ｗ７０が活性化されている。遅延リセット信号Ｒ４の出力により、新たに８本のワード線Ｗ０７、Ｗ１７、Ｗ２７、Ｗ３７、Ｗ４７、Ｗ５７、Ｗ６７、Ｗ７７が活性化される。このため、新たに活性化されるワード線に接続されるスタティックメモリセルＭＣの初期化動作は、既に活性化されたワード線に接続されたスタティックメモリセルＭＣの駆動力を利用して実行可能である。したがって、ライトアンプＷＡは、最大２個のスタティックメモリセルＭＣにデータを書き込む駆動力があればよい。
【００３６】
初期化動作の進行に伴い、初期化されるスタティックメモリセルＭＣの数は増える。しかし、ライトアンプＷＡが駆動するスタティックメモリセルＭＣの数は、実質的に増えない。したがって、図８に示したように、ライトアンプＷＡの消費電流ＩＷＡ（ピーク電流）は、一定の幅に抑えられる。この結果、電源配線の幅を太くする必要がなくなる。
【００３７】
初期化動作の後半ほど一度に初期化されるスタティックメモリセルＭＣの数を増やすことができるため、ライトアンプＷＡの駆動力を大きくすることなく、かつ、初期化動作に必要な期間は短くなる。初期化動作では、ビット線ＢＬ方向に分散するワード線が徐々に活性化される。このため、ライトアンプＷＡを補助する回路として機能するスタティックメモリセルＭＣにビット線ＢＬから流れる電流（他のスタティックメモリセルＭＣに”論理０”を書き込むための接地電流）は、ビット線ＢＬ上に分散する。初期化のためにビット線ＢＬ上に流れる電流を分散することで、エレクトロマイグレーションの規格を満足するためのビット線ＢＬの配線の幅を太くする必要がなくなる。
【００３８】
以上、第１の実施形態では、順次初期化されたスタティックメモリセルＭＣは、ライトアンプＷＡを補助する回路として機能し、初期化されていない他のスタティックメモリセルＭＣを初期化する。また、カラムスイッチを順次オンすることで、メモリセル列ＭＣＣ
毎にスタティックメモリセルＭＣを初期化する。このため、ライトアンプＷＡの駆動力を最小限にでき、ライトアンプＷＡの回路サイズを小さくできる。また、ライトアンプＷＡが消費する電流のピーク値を小さくできる。初期化されるスタティックメモリセルＭＣの数を順次増やすことができるため、初期化動作時間を短縮できる。
【００３９】
ワード制御回路は、図２に示したように、初期化動作中、ロウアドレスの上位に対応するプリデコード信号ＰＤＥＣおよびロウアドレスの下位に対応するプリデコード信号ＰＤＥＣを順次活性化する。このため、ワード線の活性化毎に、ビット線ＢＬの配線方向に分散しているスタティックメモリセルＭＣに書き込みデータを書き込むことができる。したがって、ビット線ＢＬの所定の箇所に電流が集中することを防止でき、ビット線の配線幅を最小限にできる。
【００４０】
ライトアンプＷＡの回路サイズを小さくできるため、ＳＲＡＭのチップサイズを小さくできる。ＳＲＡＭは、リセット端子で受けるリセット信号ＲＳＴに応答して初期化動作を開始する。このため、ＳＲＡＭの外部からの要求に応じて初期化動作を実行できる。
【００４１】
図９は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のデコーダ部１８の代わりにデコーダ部１８Ａが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。
【００４２】
図１０は、図９に示したデコーダ部１８Ａの詳細を示している。デコーダ部１８Ａは、リングオシレータ２４、分周器２６およびデコーダ２８を有している。リングオシレータ２４は、内部リセット信号ＩＲＳＴの立ち上がりエッジに同期して発振動作を開始し、内部リセット信号ＩＲＳＴが高レベルの期間に発振信号ＯＳＣを出力する。分周器２６は、発振信号ＯＳＣの周波数を分周して、様々な周波数を有する複数の分周信号Ｄ１−ｎを生成する。デコーダ２８は、分周信号Ｄ１−ｎを利用して、所定のタイミングで立ち下がる遅延リセット信号Ｒ０−７を生成する。遅延リセット信号Ｒ０−７の生成タイミングは、第１の実施形態（図５）と同じである。遅延リセット信号Ｒ０−７は、遅延要素を用いず、発振信号を用いて正確なタイミングで生成される。長い遅延時間を作るためのＣＲ時定数回路等が不要になるため、レイアウトサイズが比較的大きい拡散抵抗領域およびＭＯＳ容量等を形成しなくてよいため、チップサイズは第１の実施形態に比べて小さくなる。
【００４３】
図１１は、図９に示したデコーダ部１８Ａの詳細を示している。特に、図１１は、ワード線を選択するためのワードデコーダ部を示している。この実施形態では、遅延リセット信号Ｒ０−７は、図１０に示した回路により生成される。このため、ワード制御回路内の遅延リセット信号Ｒ０−７を順次生成するためのインバータ回路ＤＩＮＶ１等の論理ゲート（第１の実施形態の図２）は存在しない。アドレスＡＤＲ、／ＡＤＲを受けてデコード信号を生成する複数の３入力ＮＡＮＤゲートの論理と、ワードデコーダＷＤＥＣは、第１の実施形態と同じである。
【００４４】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リングオシレータ２４および分周器２６等を用いて遅延リセット信号Ｒ０−７が生成される。このため、遅延リセット信号Ｒ０−７を正確なタイミングで生成できる。ＣＲ時定数回路等が不要になるため、ＳＲＡＭのチップサイズを小さくできる。
【００４５】
図１２は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説
明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のデコーダ部１８の代わりにデコーダ部１８Ｂが形成されている。デコーダ部１８Ｂは、入力バッファ１０ａが出力する内部クロックＩＣＬＫを受けている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。
【００４６】
図１３は、図１２に示したデコーダ部１８Ｂの詳細を示している。デコーダ部１８Ｂは、カウンタ３０およびデコーダ３２を有している。カウンタ３０は、内部リセット信号ＩＲＳＴの高レベル期間に動作し、内部クロックＩＣＬＫに同期してカウンタ値を示すカウンタ信号ＣＮＴを出力する。デコーダ３２は、カウンタ信号ＣＮＴが予め設定された第１および第２カウンタ値を示すときに、第１および第２リセット信号ＲＳＴ１−２を高レベルに活性化する。第１および第２リセット信号ＲＳＴ１−２の活性化期間は、クロックの１周期である。
【００４７】
図１４および図１５は、図１２に示したデコーダ部１８Ｂの詳細を示している。特に、図１４および図１５は、ワード線を選択するためのワードデコーダ部を示している。図１４および図１５は、遅延リセット信号Ｒ０−７（負論理）を順次生成するワード制御回路が、第１の実施形態（図２）と相違する。その他の構成は、図２と同じである。すなわち、図１４に示した３入力ＮＡＮＤゲートは、上位のプリデコード信号ＰＤＥＣ０Ｘ−７Ｘを生成するために、行アドレスの上位ビット群ＡＤＲ５−３、／ＡＤＲ５−３をデコードする上位デコーダとして動作する。図１５に示した３入力ＮＡＮＤゲートは、下位のプリデコード信号ＰＤＥＣＸ０−Ｘ７を生成するために、行アドレスの下位ビット群ＡＤＲ２−０、／ＡＤＲ２−０をデコードする下位デコーダとして動作する。また、デコーダ部１８Ｂは、３入力ＮＡＮＤゲートの出力と遅延リセット信号（Ｒ０−７のいずれか）のオア論理をプリデコード信号ＰＤＥＣ（正論理；ＰＤＥＣ０Ｘ−７Ｘ、ＰＤＥＣＸ０−Ｘ７のいずれか）として出力する複数の２入力ＮＡＮＤゲートを有している。図１４および図１５では、図２のワードデコーダＷＤＥＣは記載していない。
【００４８】
図１４に示したワード制御回路は、第１リセット信号ＲＳＴ１の活性化（高レベル）に応答して、遅延リセット信号Ｒ０−３を順次生成する論理と、第２リセット信号ＲＳＴ２の活性化（高レベル）に応答して、遅延リセット信号Ｒ０−３を同時に生成する論理とを組み合わせて構成されている。図１５に示したワード制御回路は、第２リセット信号ＲＳＴ２の活性化（高レベル）に応答して、遅延リセット信号Ｒ４−７を順次生成する論理で構成されている。太線で示したインバータ回路ＤＩＮＶ１は、上述した図３に示すように、遅延要素を含む。プリデコード信号ＰＤＥＣを出力するＮＡＮＤゲートは、図２と同じである。
【００４９】
図１６および図１７は、図１４および図１５に示したワードデコーダ部の動作を示している。この実施形態では、例えば、ＳＲＡＭは、２クロックサイクルで初期化動作を実行する。この実施形態では、最初のクロックサイクル中に、遅延リセット信号Ｒ０−３により活性化されたワード線は、クロックサイクルの終わりに非活性化される。この動作は、図１４に示したワード制御回路が第１リセット信号ＲＳＴ１に応答して動作することで実行される。次のクロックサイクルでは、遅延リセット信号Ｒ４−７は、第２リセット信号ＲＳＴ２により順次活性化される。さらに、遅延リセット信号Ｒ０−３は第２リセット信号ＲＳＴ２によりクロックサイクルの最初に同時に活性化される。ワードデコーダ部の動作は、遅延リセット信号Ｒ４の活性化の前後で一部のワード線が一時的に非活性化されること、および初期化動作に必要なクロックサイクル数が異なることを除き、第１の実施形態（図７および図８）と同じである。
【００５０】
初期化動作モード中、クロックサイクル毎にワード線を非活性化することで、例えば、ライトアンプＷＡの動作タイミングは、通常動作モード中と同じになる。したがって、初期化動作中にライトアンプＷＡの動作を制御するタイミング生成回路（動作制御回路１２内に形成される）を専用に形成する必要はない。この結果、ＳＲＡＭのチップサイズを小さくできる。
【００５１】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線が、クロックサイクル毎に非活性化されることで、通常の書き込み動作で使用されるタイミング生成回路などの制御回路を流用できる。このため、既に設計されたＳＲＡＭを利用して、本発明のリセット機能を有するＳＲＡＭを容易に開発できる。
【００５２】
なお、上述した実施形態では、簡易な回路設計（例えば、図２）を優先するために、初期化動作中、ロウアドレスの上位に対応するプリデコード信号ＰＤＥＣおよびロウアドレスの下位に対応するプリデコード信号ＰＤＥＣが順次活性化される例について述べた。本発明はかかる実施形態に限定されるものではない。ワード制御回路の論理を変更することで、さらに厳密に、ビット線方向に分散しているワード線を順次活性化してもよい。
【００５３】
同様に、上述した実施形態では、簡易な回路設計（例えば、図２）を優先するために、遅延リセット信号Ｒ０−７の活性化毎に、順次活性化するワード線の数を、２本、１本、４本、３本、８本、８本、１６本、２４本に設定する例について述べた。本発明はかかる実施形態に限定されるものではない。ワード制御回路の論理を変更することで、順次活性化するワード線の数を、１本、２本、４本、８本、．．．（２のｎ乗；ｎ＝０、１、２、３、．．．）に設定してもよい。あるいは、順次活性化するワード線の数を、２本、４本、８本、１６本、．．．（２のｎ乗；ｎ＝１、２、３、４．．．）に設定してもよい。
【００５４】
上述した実施形態では、初期化動作中に、カラムスイッチを順次オンすることで、メモリセル列ＭＣＣ毎に初期化する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、初期化動作中に各ビット線ＢＬを接地線に接続するｎＭＯＳトランジスタを形成し、初期化動作中に、複数のカラムスイッチを同時にオンし、複数のメモリセル列ＭＣＣを同時に初期化してもよい。この場合、初期化時間を短縮できる。
【００５５】
上述した実施形態では、各ライトアンプＷＡが８本のデータバスＤＴに共有されるＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ライトアンプＷＡ毎にデータバスＤＴが配線されるＳＲＡＭに適用してもよい。
【００５６】
上述した実施形態では、本発明を、各ライトアンプＷＡが８本のデータバスＤＴに共有されるＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ライトアンプＷＡ毎にデータバスＤＴが配線されるＳＲＡＭに適用してもよい。
【００５７】
上述した実施形態では、本発明を、６４本のワード線を有するＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。ワード線の数は、メモリ容量、データのビット数等に応じて増やしてもよい。
【００５８】
上述した第３の実施形態では、ＳＲＡＭは、初期化動作モード中に、カウンタ３０を用いて第１および第２リセット信号ＲＳＴ１、ＲＳＴ２を生成し、クロックサイクル毎に独立してワード線を活性化する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＳＲＡＭは、初期化動作モード中に、クロックＣＬＫに同期して順
次変化するアドレスＡＤを受け、このアドレスＡＤをデコードすることで第１および第２リセット信号ＲＳＴ１、ＲＳＴ２を生成してもよい。この場合、カウンタ３０が不要になるため、回路規模を削減できる。
【００５９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
マトリックス状に配置されたスタティックメモリセルと、
一方向に並ぶスタティックメモリセルで構成される複数のメモリセル行と、
前記メモリセル行にそれぞれ接続された複数のワード線と、
前記メモリセル行のスタティックメモリセルにそれぞれ接続された複数のビット線と、
前記ビット線に接続され、全ての前記スタティックメモリセルに同じ論理値に書き込む初期化動作時に、前記ビット線を介して前記スタティックメモリセルにデータを出力する書き込み回路と、
前記初期化動作時に、前記ワード線を、活性化期間を互いに重複しながら順次活性化するワード制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記ワード制御回路は、同時に活性化するワード線の数を徐々に増やすことを特徴とすることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記ワード制御回路は、ビット線方向に分散しているワード線を順次活性化することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
上位デコード信号を生成するために、複数ビットで構成されるアドレスの上位ビット群をデコードする上位デコーダと、
下位デコード信号を生成するために、前記アドレスの下位ビット群をデコードする下位デコーダとを備え、
前記メモリセル行は、前記アドレス順に配置され、前記上位デコード信号と前記下位デコード信号との組み合わせにより選択され、
ワード制御回路は、前記初期化動作時に、前記上位デコード信号に対応するワード線を順次活性化した後、前記下位デコード信号に対応するワード線を順次活性化することを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記書き込み回路内に形成され所定数のビット線に共通なライトアンプと、
前記ビット線にそれぞれ接続され、前記ライトアンプを前記ビット線のいずれかに接続するための複数のカラムスイッチと、
前記初期化動作時に、前記ワード線の活性化に同期して、前記カラムスイッチを順次オンするカラム制御回路とを備えていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
前記ワード制御回路は、複数サイクルで前記初期化動作を実行し、互いに隣接するサイクルにおいて、後のサイクルでは、前のサイクルで活性化したワード線を後のサイクルの開始時に同時に活性化するとともに、前のサイクルで活性化されていないワード線を、活性化期間を互いに重複しながら順次活性化することを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
クロック信号を受けるクロック端子を備え、
前記サイクルは、クロックサイクルであることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
リセット信号を受けるリセット端子を備え、
前記ワード制御回路は、前記リセット信号に応答して前記初期化動作を開始することを特徴とする半導体メモリ。
【００６０】
付記４の半導体メモリでは、上位デコーダは、上位デコード信号を生成するためにアドレスの上位ビット群をデコードする。下位デコーダは、下位デコード信号を生成するためにアドレスの下位ビット群をデコードする。メモリセル行は、アドレス順に配置され、上位デコード信号と下位デコード信号との組み合わせにより選択される。ワード制御回路は、初期化動作時に、上位デコード信号に対応するワード線を順次活性化した後、下位デコード信号に対応するワード線を順次活性化する。このため、ワード線の活性化毎に、ビット線方向に分散しているスタティックメモリセルに書き込みデータを書き込むことができる。
【００６１】
付記７の半導体メモリでは、初期化動作を実行する複数のサイクルは、クロック端子に供給されるクロックのクロックサイクルである。このあめ、本発明は、クロック同期式の半導体メモリに容易に適用できる。
【００６２】
付記８の半導体メモリでは、ワード制御回路は、リセット端子で受けるリセット信号に応答して初期化動作を開始する。このため、半導体メモリの外部からの要求に応じて初期化動作を実行できる。
【００６３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００６４】
本発明は、スタティックメモリセルを有し、スタティックメモリセルの初期化機能を有する半導体メモリに適用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したデコーダ部の詳細を示す回路図である。
【図３】図２に示したインバータ回路の詳細を示す回路図である。
【図４】図１に示したデコーダ部の詳細を示す回路図である。
【図５】図４に示したカラムデコーダ部の動作を示すタイミング図である。
【図６】図１に示したライトアンプ部、カラムスイッチ部およびメモリセル部の詳細を示す回路図である。
【図７】図２に示したワードデコーダ部の動作を示すタイミング図である。
【図８】図２に示したワードデコーダ部の動作を示すタイミング図である。
【図９】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１０】図９に示したデコーダ部の詳細を示すブロック図である。
【図１１】図９に示したデコーダ部の詳細を示す回路図である。
【図１２】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１３】図１２に示したデコーダ部の詳細を示すブロック図である。
【図１４】図１２に示したデコーダ部の詳細を示す回路図である。
【図１５】図１２に示したデコーダ部の詳細を示す回路図である。
【図１６】図１２に示したワードデコーダ部の動作を示すタイミング図である。
【図１７】図１２に示したワードデコーダ部の動作を示すタイミング図である。
【符号の説明】
【００６６】
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０  入力バッファｅ
１０ｆ  出力バッファ
１２  動作制御部
１４  ライトアンプ部
１６  リードアンプ部
１８、１８Ａ、１８Ｂ  デコーダ部
２０  カラムスイッチ部
２２  メモリセル部
２４  リングオシレータ
２６  分周器
２８  デコーダ
３０  カウンタ
３２  デコーダ
ＡＤＲ、／ＡＤＲ  アドレス
ＢＬ、ＢＬＸ  ビット線
Ｃ０−Ｃ７  カラム選択信号
ＣＬ０−７  カラム選択信号
ＣＬＧ  カラム生成回路
ＣＬＫ  クロック
ＤＴ、ＤＴＸ  ビット線
ＩＲＳＴ  内部リセット信号
ＭＣ  スタティックメモリセル
ＭＣＣ  メモリセル列
ＭＣＲ  メモリセル行
ＰＤＥＣ０Ｘ−７Ｘ、ＰＤＥＣＸ０−Ｘ７  プリデコード信号
Ｒ０−７  遅延リセット信号
ＰＬＳ  パルス生成回路
ＲＰ  リセットパルス信号
ＲＳＴ  リセット信号
Ｗ００−７７  ワード線
ＷＡ  ライトアンプ
【図１】
2006202397.tif 000003
【図２】
2006202397.tif 000004
【図３】
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【図４】
2006202397.tif 000006
【図５】
2006202397.tif 000007
【図６】
2006202397.tif 000008
【図７】
2006202397.tif 000009
【図８】
2006202397.tif 000010
【図９】
2006202397.tif 000011
【図１０】
2006202397.tif 000012
【図１１】
2006202397.tif 000013
【図１２】
2006202397.tif 000014
【図１３】
2006202397.tif 000015
【図１４】
2006202397.tif 000016
【図１５】
2006202397.tif 000017
【図１６】
2006202397.tif 000018
【図１７】
2006202397.tif 000019