(57)【要約】【課題】  温度変化や製造ばらつきによる利得のばらつきを小さくすることができ、かつ低電圧で動作させることができる利得制御回路および利得制御機能を有するアンプ回路を提供する。【解決手段】  第１のＭＯＳトランジスタＱ１のゲート−ソース間電圧ＶGSを第２および第３のＭＯＳトランジスタＱ２，Ｑ３それぞれのゲート−ソース間に印加する。電流源Ｉ１による第１のＭＯＳトランジスタＱ１への供給電流を変化させることにより、第２および第３のＭＯＳトランジスタＱ２，Ｑ３それぞれのドレイン−ソース間抵抗ＲDSの値を変化させ、利得制御を行う。【選択図】      図１
2006340097.tif 000002
【特許請求の範囲】
【請求項１】
ゲート−ドレイン間が相互接続された第１のＭＯＳトランジスタと、
第１の信号入力端子にソースが接続されると共に、ドレイン−ソース間電位が同一とされ、抵抗素子として機能する第２のＭＯＳトランジスタと、
第２の信号入力端子にソースが接続されると共に、ドレイン−ソース間電位が同一とされ、抵抗素子として機能する第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインに接続され、前記第１のＭＯＳトランジスタに電流を供給する電流供給手段と
を備え、
前記第１のＭＯＳトランジスタのゲート−ソース間電圧が前記第２および第３のＭＯＳトランジスタそれぞれのゲート−ソース間に印加されると共に、
前記電流供給手段による前記第１のＭＯＳトランジスタへの供給電流を変化させることにより、前記第２および第３のＭＯＳトランジスタそれぞれのドレイン−ソース間抵抗の値を変化させ、利得制御がなされるように構成されている
ことを特徴とする利得制御回路。
【請求項２】
前記第２および第３のＭＯＳトランジスタのソース間において、前記第２および第３のＭＯＳトランジスタに対して並列接続された第１および第２の抵抗器をさらに備えた
ことを特徴とする請求項１に記載の利得制御回路。
【請求項３】
前記第２および第３のＭＯＳトランジスタのドレイン間において、前記第２および第３のＭＯＳトランジスタに対して並列接続された第３および第４の抵抗器をさらに備えた
ことを特徴とする請求項１または２に記載の利得制御回路。
【請求項４】
前記第２および第３のＭＯＳトランジスタのソース間において前記第２および第３のＭＯＳトランジスタに対して並列接続されると共に、ドレイン−ソース間電位が同一とされ、抵抗素子として機能する第４のＭＯＳトランジスタと、
ゲート−ドレイン間が相互接続されると共に、ゲート−ソース間電圧が前記第４のＭＯＳトランジスタのゲート−ソース間に印加されるように構成された第５のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと共にカレントミラー回路を構成すると共に、ドレインが前記第５のＭＯＳトランジスタのゲートに接続された第６のＭＯＳトランジスタと
をさらに備えたことを特徴とする請求項１ないし３のいずれか１項に記載の利得制御回路。
【請求項５】
前記電流供給手段は、入力されたコントロール電圧に応じて出力電流値が変化する電圧・電流変換回路を含み、
前記コントロール電圧に応じて前記電圧・電流変換回路による前記第１のＭＯＳトランジスタへの供給電流を変化させることにより、前記第２および第３のＭＯＳトランジスタそれぞれのドレイン−ソース間抵抗の値を変化させ、利得制御がなされるように構成されている
ことを特徴とする請求項１ないし４のいずれか１項に記載の利得制御回路。
【請求項６】
請求項１ないし５のいずれか１項に記載の利得制御回路と、
一端が前記第２のＭＯＳトランジスタのドレインに接続された第１のコンデンサと、
一端が前記第３のＭＯＳトランジスタのドレインに接続された第２のコンデンサと、
前記第１および第２のコンデンサの他端に接続され、前記第１および第２のコンデンサを介して前記利得制御回路がカスケード接続されたアンプ回路部と
を備えたことを特徴とする利得制御機能を有するアンプ回路。
【請求項７】
前記アンプ回路部は、差動増幅器を構成する一対のＭＯＳトランジスタを含み、
前記第１および第２のコンデンサの他端が前記一対のＭＯＳトランジスタのそれぞれのゲートに接続されることにより、前記利得制御回路がカスケード接続されている
ことを特徴とする請求項６に記載の利得制御機能を有するアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得を制御することができる利得制御回路および利得制御機能を有するアンプ回路に関する。
【背景技術】
【０００２】
例えば、信号を送信または受信する通信機器では、入力された信号の強度や送信すべき信号のレベルに応じて機器内部の利得を変化させることのできる利得制御回路が用いられている。特に受信信号の強弱にかかわらず出力信号を一定に保つためには、ＡＧＣ（Automatic Gain Control）アンプが用いられる。従来、このような利得制御回路は、ギルバートマルチプライヤを用いる方式が一般的であった。また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタで形成する場合には、利得制御回路としてドレイン−ソース間の抵抗を利用して、Ｔ型またはπ型の抵抗減衰器を構成する方式が考えられる。これらの回路では、コントロール電圧によって利得を制御するのが一般的である。
【０００３】
特許文献１には、可変利得器の出力を整流器により検波・整流して制御電圧を生成し、その制御電圧を可変利得器の利得制御に供すべく構成した負帰還ループにより自動利得制御を行うＡＧＣアンプに関する発明が記載されている。このＡＧＣアンプでは、トランジスタに直接、制御電圧を印加することで利得を制御している。
【特許文献１】特開平９−３６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のギルバートマルチプライヤを用いる方式の利得制御回路において、特にＣＭＯＳトランジスタで形成する場合、ギルバートマルチプライヤの電流源のアンプ、およびギルバートマルチプライヤの利得制御部で自由に利得補正することが難しいため、利得の温度特性が大きいという欠点があった。また、ギルバートマルチプライヤを用いる方式をＣＭＯＳで形成する場合、Ｔｙｐｉｃａｌ，Ｓｌｏｗ，Ｆａｓｔの製造条件の違いによる利得ばらつきが大きいという欠点があった。なお、ここでいうＴｙｐｉｃａｌ，Ｓｌｏｗ，Ｆａｓｔとは、製造条件の違いを示す回路パラメータであり、Ｔｙｐｉｃａｌとは、製造ばらつきのセンター値を示し、Ｓｌｏｗとは、回路動作が遅い方向にシフトするような製造ばらつきを与えるパラメータ、Ｆａｓｔとは、回路動作が速い方向にシフトするような製造ばらつきを与えるパラメータを示す。また、特許文献１にも記載されているように、ギルバートマルチプライヤではトランジスタを縦積みしているために、２Ｖ以下での低電圧動作は不可能であった。
【０００５】
図１０は、ドレイン−ソース間の抵抗ＲDSを利用してＭＯＳトランジスタによる抵抗減衰器を構成し利得制御を行うようにした回路の一例を示している。この利得制御回路は、ＭＯＳトランジスタＱ１０と、ＭＯＳトランジスタＱ１０のゲートに直列接続された抵抗器Ｒ１０１と、ＭＯＳトランジスタＱ１０のドレインに並列接続された抵抗器Ｒ１０２と、出力端子７とを備えている。この利得制御回路では、コントロール電圧ＶcontによりＭＯＳトランジスタＱ１０のゲート−ソース間の電圧ＶGSを変化させることで、ドレイン−ソース間の抵抗ＲDSが変化する。
【０００６】
図１１は、図１０の利得制御回路におけるドレイン−ソース間の抵抗変化の温度特性をＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によりシミュレーションした結果を示している。温度特性として、通常温度（２５℃）、低温時（−４０℃）、および高温時（１２５℃）での特性を計算した。また、図１２は、図１０の利得制御回路において製造時に起こるプロセス状態のＴｙｐｉｃａｌ，Ｆａｓｔ，Ｓｌｏｗの各条件での利得特性をＳＰＩＣＥによりシミュレーションした結果を示している。横軸はコントロール電圧Ｖcont、縦軸はドレイン−ソース間の抵抗ＲDSを示す。抵抗器Ｒ１０１の抵抗値は１０ｋΩ、抵抗器Ｒ１０２の抵抗値は１００ｋΩとした。
【０００７】
図１１の結果から分かるように、図１０のようにバイアスされたドレイン−ソース間抵抗ＲDSは、温度により抵抗値が大きく変化する。従って、このような特性の抵抗型減衰器を用いて回路を構成すると、温度によって利得が大幅に変化するという欠点がある。また、図１２の結果から分かるように、製造条件の違いによって、同一電圧で得られるドレイン−ソース間抵抗ＲDSが大きく異なる。従って、このような特性の抵抗型減衰器を用いて回路を構成すると、製造条件の違いによって、得られる利得が大幅に異なるという欠点がある。
このように、ＭＯＳトランジスタの電圧制御により利得を制御する方式では、温度変化や製造ばらつきによって、得られる利得にばらつきが生じてしまう。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、温度変化や製造ばらつきによる利得のばらつきを小さくすることができ、かつ低電圧で動作させることができる利得制御回路および利得制御機能を有するアンプ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明による利得制御回路は、ゲート−ドレイン間が相互接続された第１のＭＯＳトランジスタと、第１の信号入力端子にソースが接続されると共に、ドレイン−ソース間電位が同一とされ、抵抗素子として機能する第２のＭＯＳトランジスタと、第２の信号入力端子にソースが接続されると共に、ドレイン−ソース間電位が同一とされ、抵抗素子として機能する第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレインに接続され、第１のＭＯＳトランジスタに電流を供給する電流供給手段とを備え、第１のＭＯＳトランジスタのゲート−ソース間電圧が第２および第３のＭＯＳトランジスタそれぞれのゲート−ソース間に印加されると共に、電流供給手段による第１のＭＯＳトランジスタへの供給電流を変化させることにより、第２および第３のＭＯＳトランジスタそれぞれのドレイン−ソース間抵抗の値を変化させ、利得制御がなされるように構成されているものである。
【００１０】
本発明による利得制御機能を有するアンプ回路は、本発明による利得制御回路と、一端が第２のＭＯＳトランジスタのドレインに接続された第１のコンデンサと、一端が第３のＭＯＳトランジスタのドレインに接続された第２のコンデンサと、第１および第２のコンデンサの他端に接続され、第１および第２のコンデンサを介して利得制御回路がカスケード接続されたアンプ回路部とを備えたものである。
【００１１】
本発明による利得制御回路、および利得制御機能を有するアンプ回路では、第１のＭＯＳトランジスタのゲート−ソース間電圧が第２および第３のＭＯＳトランジスタそれぞれのゲート−ソース間に印加される。また、第１のＭＯＳトランジスタへの供給電流を変化させることにより、第２および第３のＭＯＳトランジスタそれぞれのドレイン−ソース間抵抗の値を変化させる。これにより、第２および第３のＭＯＳトランジスタが電流制御による抵抗減衰器として動作することで、従来の電圧制御によって利得制御を行う場合に比べて、温度変化や製造ばらつきによる利得のばらつきが小さくなり、かつ低電圧で動作させることも可能となる。
【００１２】
本発明による利得制御回路において、第２および第３のＭＯＳトランジスタのソース間において、第２および第３のＭＯＳトランジスタに対して並列接続された第１および第２の抵抗器をさらに備えるようにしても良い。
【００１３】
また、第２および第３のＭＯＳトランジスタのドレイン間において、第２および第３のＭＯＳトランジスタに対して並列接続された第３および第４の抵抗器をさらに備えるようにしても良い。
【００１４】
また、第２および第３のＭＯＳトランジスタのソース間において第２および第３のＭＯＳトランジスタに対して並列接続されると共に、ドレイン−ソース間電位が同一とされ、抵抗素子として機能する第４のＭＯＳトランジスタと、ゲート−ドレイン間が相互接続されると共に、ゲート−ソース間電圧が第４のＭＯＳトランジスタのゲート−ソース間に印加されるように構成された第５のＭＯＳトランジスタと、第１のＭＯＳトランジスタと共にカレントミラー回路を構成すると共に、ドレインが第５のＭＯＳトランジスタのゲートに接続された第６のＭＯＳトランジスタとをさらに備えるようにしても良い。
この構成では、利得制御のレンジにおいて、入力リターンロスに優れた特性が得られる。
【００１５】
また、電流供給手段が、入力されたコントロール電圧に応じて出力電流値が変化する電圧・電流変換回路を含み、コントロール電圧に応じて電圧・電流変換回路による第１のＭＯＳトランジスタへの供給電流を変化させることにより、第２および第３のＭＯＳトランジスタそれぞれのドレイン−ソース間抵抗の値を変化させ、利得制御がなされるように構成されていても良い。
この構成では、コントロール電圧での利得制御が電流制御に変換される。
【発明の効果】
【００１６】
本発明の利得制御回路および利得制御機能を有するアンプ回路によれば、第１のＭＯＳトランジスタへの供給電流を変化させることにより、第２および第３のＭＯＳトランジスタそれぞれのドレイン−ソース間抵抗の値を変化させ、利得制御を行うようにしたので、従来の電圧制御によって利得制御を行う場合に比べて、温度変化や製造ばらつきによる利得のばらつきを小さくすることができ、かつ低電圧で動作させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
［第１の実施の形態］
【００１８】
まず、本発明の第１の実施の形態に係る利得制御回路および利得制御機能を有するアンプ回路について説明する。図１は、本実施の形態に係る利得制御機能を有するアンプ回路の一構成例を示している。このアンプ回路は、一対の第１および第２の信号入力端子１，２と、アンプ回路部３と、一対の第１および第２の信号出力端子４，５と、第１および第２のコンデンサＣ１，Ｃ２を介してアンプ回路部３にカスケード接続された利得制御回路とを備えている。なお、本実施の形態では、ＭＯＳトランジスタとしてＮチャンネルＭＯＳトランジスタを用いた場合のアンプ回路を説明する。
【００１９】
利得制御回路は、電流源Ｉ１と、第１のＭＯＳトランジスタＱ１と、第２および第３のＭＯＳトランジスタＱ２，Ｑ３と、第１および第２の抵抗器Ｒ１，Ｒ２と、第３および第４の抵抗器Ｒ３，Ｒ４とを備えている。Ｖｄｄは電源電圧である。
電流源Ｉ１は、本発明における「電流供給手段」の一具体例に対応する。
【００２０】
第１の抵抗器Ｒ１の一端は、第２のＭＯＳトランジスタＱ２と第１の信号入力端子１との間で第２のＭＯＳトランジスタＱ２のソースに接続されている。第２の抵抗器Ｒ２の一端は、第３のＭＯＳトランジスタＱ３と第２の信号入力端子２との間で第３のＭＯＳトランジスタＱ３のソースに接続されている。第１および第２の抵抗器Ｒ１，Ｒ２の他端は接地されている。これにより、第１および第２の抵抗器Ｒ１，Ｒ２は、第２および第３のＭＯＳトランジスタＱ２，Ｑ３のソース間において、第２および第３のＭＯＳトランジスタＱ２，Ｑ３に対して並列接続されている。
【００２１】
第３の抵抗器Ｒ３の一端は、第２のＭＯＳトランジスタＱ２と第１のコンデンサＣ１との間で第２のＭＯＳトランジスタＱ２のドレインに接続されている。第４の抵抗器Ｒ４の一端は、第３のＭＯＳトランジスタＱ３と第２のコンデンサＣ２との間で第３のＭＯＳトランジスタＱ３のドレインに接続されている。第３および第４の抵抗器Ｒ３，Ｒ４の他端は接地されている。これにより、第３および第４の抵抗器Ｒ３，Ｒ４は、第２および第３のＭＯＳトランジスタＱ２，Ｑ３のドレイン間において、第２および第３のＭＯＳトランジスタＱ２，Ｑ３に対して並列接続されている。
【００２２】
第２および第３のＭＯＳトランジスタＱ２，Ｑ３のソースはそれぞれ、第１および第２の信号入力端子１，２に接続されている。第２および第３のＭＯＳトランジスタＱ２，Ｑ３はそれぞれ、抵抗素子として動作する。第２および第３のＭＯＳトランジスタＱ２，Ｑ３のソースはそれぞれ、第１および第２の抵抗器Ｒ１，Ｒ２でグランドの電圧が与えられている。また、第２および第３のＭＯＳトランジスタＱ２，Ｑ３のドレインはそれぞれ、第３および第４の抵抗器Ｒ３，Ｒ４でグランドの電圧が与えられている。これにより、ＭＯＳトランジスタＱ２、Ｑ３は、ドレイン−ソース間電位が同一となるように構成されている。
【００２３】
第１のＭＯＳトランジスタＱ１は、ゲート−ドレイン間が相互接続されている。電流源Ｉ１は、第１のＭＯＳトランジスタＱ１のドレインに接続され、第１のＭＯＳトランジスタに電流を供給している。第１のＭＯＳトランジスタＱ１のゲートが第２および第３のＭＯＳトランジスタＱ２、Ｑ３のゲートに接続され、第１のＭＯＳトランジスタＱ１のゲート−ソース間に発生する電圧ＶGSが、第２および第３のＭＯＳトランジスタＱ２、Ｑ３のそれぞれのゲート−ソース間に印加されるように構成されている。また、電流源Ｉ１による第１のＭＯＳトランジスタＱ１への供給電流を変化させることにより、第２および第３のＭＯＳトランジスタＱ２、Ｑ３それぞれのドレイン−ソース間抵抗ＲDSの値が変化するように構成されている。第１のＭＯＳトランジスタＱ１と第２および第３のＭＯＳトランジスタＱ２，Ｑ３のゲート長Ｌおよびゲート幅Ｗは、通常のカレントミラーと同じ関係になるように設定されている。
【００２４】
アンプ回路部３は、差動増幅を構成する一対のＭＯＳトランジスタＱ１１，Ｑ１２および一対のＭＯＳトランジスタＱ１３，Ｑ１４と、バイアス用に設けられた抵抗器Ｒ８，Ｒ９，Ｒ１０，Ｒ１１と、ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の各ドレインと電源電圧Ｖｄｄとの間に負荷抵抗として設けられた抵抗器Ｒ１２，Ｒ１３、Ｒ１４，Ｒ１５とを有している。アンプ回路部３はまた、電流源Ｉ２と、ＭＯＳトランジスタＱ１５と、コンデンサＣ３，Ｃ４，Ｃ５，Ｃ６とを有している。第１のコンデンサＣ１の一端は第２のＭＯＳトランジスタＱ２のドレインに接続されると共に、他端がＭＯＳトランジスタＱ１２のゲートに接続されている。第２のコンデンサＣ２の一端は第３のＭＯＳトランジスタＱ３のドレインに接続されると共に、他端がＭＯＳトランジスタＱ１１のゲートに接続されている。
【００２５】
ＭＯＳトランジスタＱ１５と各ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４の間はそれぞれ、カレントミラーの関係となるように構成されている。コンデンサＣ３，Ｃ４，Ｃ５，Ｃ６は、信号の結合用として設けられている。このアンプ回路部３において、電源電圧Ｖｄｄとグランド間の１つの回路ルートがＭＯＳトランジスタＱ１１と抵抗１２のみで構成されているので、１．２Ｖ以下の低い電源電圧で容易に構成できる。同様に、ＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１４も低電圧駆動となっている。電流源Ｉ２は、温度依存性があるものが用いられ、アンプ回路部３の利得が温度に対して変化しないように構成されている。
【００２６】
なお、この利得制御機能を有するアンプ回路の特徴は利得制御回路の部分にあり、アンプ回路部３の構成は図示した構成に限定されず、一般的なアンプ回路と同様の構成とすることができる。
【００２７】
次に、この利得制御機能を有するアンプ回路の動作、特に利得制御回路の動作を詳しく説明する。
【００２８】
このアンプ回路では、第１および第２の信号入力端子１，２に入力された信号が、利得制御回路における第２および第３のＭＯＳトランジスタＱ２，Ｑ３を通過後、第１および第２のコンデンサＣ１、Ｃ２を介してアンプ回路部３に印加される。そして、アンプ回路部３で増幅された信号が、第１および第２の信号出力端子４，５から取り出される。
【００２９】
このアンプ回路における利得制御回路では、第１のＭＯＳトランジスタＱ１のゲート−ソース間電圧ＶGSが第２および第３のＭＯＳトランジスタＱ２，Ｑ３それぞれのゲート−ソース間に印加される。また、電流源Ｉ１からの第１のＭＯＳトランジスタＱ１への供給電流を変化させることにより、第２および第３のＭＯＳトランジスタＱ２，Ｑ３それぞれのドレイン−ソース間抵抗ＲDSの値が変化する。これにより、第２および第３のＭＯＳトランジスタＱ２，Ｑ３が電流制御による抵抗減衰器として動作することで、利得制御の機能を実現する。
【００３０】
この利得制御の動作を図２、図３および図４を用いて説明する。図２は、この利得制御回路の部分的な等価回路を示している。図２において、ＭＯＳトランジスタＱ８および電流源Ｉ４は、それぞれ、図１の第１のＭＯＳトランジスタＱ１および電流源Ｉ１に相当する。また、ＭＯＳトランジスタＱ９および抵抗器Ｒ５はそれぞれ、図１の第２のＭＯＳトランジスタＱ２および第３の抵抗Ｒ３、または第３のＭＯＳトランジスタＱ３および第４の抵抗Ｒ４に相当する。抵抗器Ｒ５はトランジスタＱ９のドレインとソースの電位を同じにするためのものである。また、ＭＯＳトランジスタＱ８とＭＯＳトランジスタＱ９はカレントミラーの関係と同一動作をしており、それらの素子のサイズにより、制御する電流値を比例的に変更することができる。
【００３１】
図３は、図２の回路において端子６から見たインピーダンス、すなわち、ＭＯＳトランジスタＱ９のドレイン−ソース間のインピーダンスＺDSの温度変化の特性をＳＰＩＣＥによりシミュレーションした結果を示している。温度特性として、通常温度（２５℃）、低温時（−４０℃）、および高温時（１２５℃）での特性を計算した。横軸は電流源Ｉ４の電流、縦軸はドレイン−ソース間のインピーダンスＺDSを示す。電流源Ｉ４を変化させると、ＭＯＳトランジスタＱ９のドレイン−ソース間のインピーダンスＺDSが変化する。そのインピーダンスＺDSの温度依存性は、図３から分かるように、図１１に示した従来の電圧制御による特性と比較して非常に小さく、優れた特性を示している。
【００３２】
また、図４は、図２の回路において製造時に起こるプロセス状態のＴｙｐｉｃａｌ，Ｆａｓｔ，Ｓｌｏｗの各条件でのドレイン−ソース間抵抗ＲDSの特性をＳＰＩＣＥによりシミュレーションした結果を示している。横軸は電流源Ｉ４の電流、縦軸はドレイン−ソース間の抵抗ＲDSを示す。図４の結果から分かるように、図１２に示した従来の電圧制御による特性と比較して、製造条件の違いがあったとしてもドレイン−ソース間抵抗ＲDSの値の変化は非常に小さく、優れた特性を示している。
【００３３】
なお、図３，図４の計算条件は、図２の回路において、ＭＯＳトランジスタＱ８のゲート長Ｌ＝０．１１μｍ、ゲート幅Ｗ＝２μｍ、マルチＭ＝１とし、ＭＯＳトランジスタＱ９のゲート長Ｌ＝０．１１μｍ、ゲート幅Ｗ＝２μｍ、マルチＭ＝１６とし、抵抗器Ｒ５＝１００ｋΩとしている。
【００３４】
図２の回路におけるＭＯＳトランジスタＱ８，Ｑ９のカレントミラーの関係でＭＯＳトランジスタＱ９の等価抵抗を変化させることで、利得の温度特性およびプロセスばらつきに対して優れた特性を実現できる。本実施の形態における利得制御の特性は、この図２の回路の特性を利用している。
【００３５】
図５に、図１の回路全体での温度に対する利得特性をＳＰＩＣＥによりシミュレーションした結果を示す。温度特性として、通常温度（２５℃）、低温時（−４０℃）、および高温時（１２５℃）での特性を計算した。また、図６に、図１の回路全体において製造時に起こるプロセス状態のＴｙｐｉｃａｌ，Ｆａｓｔ，Ｓｌｏｗの各条件での利得特性をＳＰＩＣＥによりシミュレーションした結果を示す。横軸は電流源Ｉ１の電流、縦軸は利得を示す。図５および図６から明らかなように、図１の回路は、温度変化に対する利得変化が小さく、温度特性およびプロセスばらつきに対して非常に優れた特性を示している。
【００３６】
以上説明したように、本実施の形態に係る利得制御回路および利得制御機能を有するアンプ回路によれば、第１のＭＯＳトランジスタＱ１への供給電流を変化させることにより、第２および第３のＭＯＳトランジスタＱ２，Ｑ３それぞれのドレイン−ソース間抵抗ＲDSの値を変化させ、利得制御を行うようにしたので、従来の電圧制御によって利得制御を行う場合に比べて、温度変化や製造ばらつきによる利得のばらつきを小さくすることができる。また、利得制御の回路部分を、０Ｖで動作する抵抗型減衰回路で構成し、アンプ回路部３はその抵抗減衰回路の後にカスケード接続しているので、１〜１．２Ｖの低電圧で動作させることができる。
［第２の実施の形態］
【００３７】
次に、本発明の第２の実施の形態に係る利得制御回路および利得制御機能を有するアンプ回路について説明する。図７は、本実施の形態に係る利得制御機能を有するアンプ回路の一構成例を示している。なお、上記第１の実施の形態に係るアンプ回路と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。このアンプ回路は、上記第１の実施の形態（図１）の回路構成においてさらに、第４のＭＯＳトランジスタＱ４と、第５および第６のＭＯＳトランジスタＱ６，Ｑ５と、電流源Ｉ３とを備えている。アンプ回路部３の構成は、図１と同様である。
【００３８】
第４のＭＯＳトランジスタＱ４のドレインは、第１の抵抗器Ｒ１の一端と第１の信号入力端子１との間に接続されている。第４のＭＯＳトランジスタＱ４のソースは、第２の抵抗器Ｒ２の一端と第２の信号入力端子２との間に接続されている。第４のＭＯＳトランジスタＱ４は抵抗素子として動作する。第４のＭＯＳトランジスタＱ４のドレインおよびソースはそれぞれ、第１および第２の抵抗器Ｒ１，Ｒ２でグランドの電圧が与えられている。これにより、第４のＭＯＳトランジスタは、第２および第３のＭＯＳトランジスタＱ２，Ｑ３のソース間において第２および第３のＭＯＳトランジスタＱ２，Ｑ３に対して並列接続されると共に、ドレイン−ソース間電位が同一とされている。
【００３９】
第５のＭＯＳトランジスタＱ５は、ゲート−ドレイン間が相互接続されている。第５のＭＯＳトランジスタＱ５のゲートは、第４のＭＯＳトランジスタＱ４のゲートに接続されている。第５のＭＯＳトランジスタＱ５のゲート−ソース間電圧ＶGSが第４のＭＯＳトランジスタＱ４のゲート−ソース間に印加されるように構成されている。第６のＭＯＳトランジスタＱ６は、第１のＭＯＳトランジスタＱ１と共にカレントミラー回路を構成している。第６のＭＯＳトランジスタＱ６のドレインは、第５のＭＯＳトランジスタのゲートに接続されている。電流源Ｉ３は固定値に設定されている。
【００４０】
図７の回路における利得制御回路では、固定値の電流源Ｉ３からカレントミラーの第６のＭＯＳトランジスタＱ６に流れる電流分を引いた値が第５のＭＯＳトランジスタＱ５に流れる。第５のＭＯＳトランジスタＱ５のゲート−ソース間電圧ＶGSが、第４のＭＯＳトランジスタＱ４のゲート−ソース間に印加される。第４のＭＯＳトランジスタＱ４のドレイン−ソース間抵抗ＲDSが、第２および第３のＭＯＳトランジスタＱ２，Ｑ３のドレイン−ソース間抵抗ＲDSの値と逆比例する値となる。
【００４１】
この利得制御回路では、利得制御のレンジにおいて、入力リターンロスに優れた特性が得られる。図８は、図７の回路において、制御電流（電流源Ｉ１）を１μＡ〜５００μＡ変化させ、利得を２０ｄＢ以上変化させた場合の入力インピーダンスの変化をスミスチャート上で示したものである。スミスチャートの中心は基準インピーダンス（信号源側のインピーダンス）で、左端はインピーダンスが０、右端はインピーダンスが∞となる。インピーダンスが外周上にあるとき反射係数は１となり、入力リターンロスが小さくなる。図８において、符号８０で示した部分が入力インピーダンスの変化を示す。図８に示したように、入力リターンロスが大きく、優れた特性が得られている。
［第３の実施の形態］
【００４２】
次に、本発明の第３の実施の形態に係る利得制御回路および利得制御機能を有するアンプ回路について説明する。図９は、本実施の形態に係る利得制御機能を有するアンプ回路の一構成例を示している。なお、上記第１の実施の形態に係るアンプ回路と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。図９の回路は、上記第１の実施の形態（図１）の回路における電流源Ｉ１に代えて、電流供給手段として、電圧・電流変換回路１０を備えたものである。アンプ回路部３の構成は、図１と同様である。
【００４３】
電圧・電流変換回路１０は、入力されたコントロール電圧Ｖcontに応じて出力電流値が変化するように構成されている。電圧・電流変換回路１０は、コントロール電圧Ｖcontに対して、出力電流が例えば自然対数的に増加する。コントロール電圧Ｖcontに応じて電圧・電流変換回路１０による第１のＭＯＳトランジスタＱ１への供給電流を変化させることにより、第２および第３のＭＯＳトランジスタＱ２，Ｑ３それぞれのドレイン−ソース間抵抗ＲDSの値を変化させ、利得制御がなされるように構成されている。
【００４４】
この利得制御回路では、コントロール電圧Ｖcontでの利得制御が電流制御に変換される。コントロール電圧Ｖcontでの利得制御が、電流制御に変換されているので、従来の電圧制御によって利得制御を行う場合に比べて、温度変化や製造ばらつきによる利得のばらつきを小さくすることができる。
【００４５】
なお、本発明は、以上で説明した各実施の形態に限定されず、さらに種々の変形実施が可能である。例えば、上記各実施の形態では、ＭＯＳトランジスタとしてＮチャンネルＭＯＳトランジスタを用いた場合について説明したが、ＰチャンネルＭＯＳトランジスタで構成しても良い。この場合は基準電圧がＶｄｄに変わるのみで、利得制御の動作はＮチャンネルＭＯＳトランジスタの回路と同様である。
【００４６】
また、第２の実施の形態に係る回路（図７）と第３の実施の形態に係る回路（図９）とを合わせた構成も可能である。すなわち、図７の利得制御回路における電流源Ｉ１に代えて、電流供給手段として、電圧・電流変換回路１０を備えた構成であっても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態に係る利得制御機能を有するアンプ回路の構成を示す回路図である。
【図２】図１のアンプ回路における利得制御回路部分の動作を説明するための回路図である。
【図３】図２に示す利得制御回路におけるドレイン−ソース間の抵抗変化の温度特性を示す特性図である。
【図４】図２に示す利得制御回路におけるドレイン−ソース間の抵抗変化の製造条件のばらつきによる特性を示す特性図である。
【図５】図１に示すアンプ回路における温度変化による利得の特性を示す特性図である。
【図６】図１に示すアンプ回路における製造条件のばらつきによる利得の特性を示す特性図である。
【図７】本発明の第２の実施の形態に係る利得制御機能を有するアンプ回路の構成を示す回路図である。
【図８】図７のアンプ回路における入力インピーダンスの特性を示す特性図である。
【図９】本発明の第３の実施の形態に係る利得制御回路の構成を示す回路図である。
【図１０】ＭＯＳトランジスタにより電圧制御の抵抗減衰器を構成し、利得制御を行うようにした回路の一例を示す回路図である。
【図１１】図１０に示す利得制御回路におけるドレイン−ソース間の抵抗変化の温度特性を示す特性図である。
【図１２】図１０に示す利得制御回路におけるドレイン−ソース間の抵抗変化の製造条件のばらつきによる特性を示す特性図である。
【符号の説明】
【００４８】
Ｃ１…第１のコンデンサ、Ｃ２…第２のコンデンサ、Ｉ１…電流源、Ｑ１…第１のＭＯＳトランジスタ、Ｑ２…第２のＭＯＳトランジスタ、Ｑ３…第３のＭＯＳトランジスタ、Ｑ４…第４のＭＯＳトランジスタ、Ｑ５…第５のＭＯＳトランジスタ、Ｑ６…第６のＭＯＳトランジスタ、Ｒ１…第１の抵抗器、Ｒ２…第２の抵抗器、Ｒ３…第３の抵抗器、Ｒ４…第４の抵抗器、Ｖcont…コントロール電圧、１…第１の信号入力端子、２…第２の信号入力端子、３…アンプ回路部、４…第１の信号出力端子、５…第２の信号出力端子、１０…電流・電圧変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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