(57)【要約】【課題】  接合型電界効果トランジスタにおいて、ゲート耐圧を高くし、しかも素子特性のばらつきを小さくする。【解決手段】  ｎ＋＋型のソース領域３及びドレイン領域４が、ｐ＋型のゲート領域２を挟んで設けられる。ｎ型のチャネル領域５が、ゲート領域２の下部に設けられる。ｐ型のバックゲート領域が、チャネル領域５の下部に設けられると共に、ゲート領域２と電気的に接続される。チャネル領域５は、ソース領域３側のｎ型の第１チャネル領域５ａと、ドレイン領域４側の第３チャネル領域５ｃと、第１及び第３チャネル領域５ａ，５ｃ間の第２チャネル領域５ｂとを有する。第１チャネル領域５ａの不純物濃度ｎ１及び第３チャネル領域５ｃの不純物濃度ｎ３は、互いに実質的に同じで、かつ、第２のチャネル領域５ｂの不純物濃度ｎ２より高い。【選択図】  図２
2006196789.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のゲート領域と、該ゲート領域を挟んで設けられた第２導電型のソース領域及び第２導電型のドレイン領域と、前記ゲート領域の下部に設けられた第２導電型のチャネル領域と、該チャネル領域の下部に設けられると共に前記ゲート領域と電気的に接続された第１導電型のバックゲート領域と、を備えた接合型電界効果トランジスタにおいて、
前記チャネル領域は、前記ソース領域側の第１の領域と、前記ドレイン領域側の第３の領域と、前記第１及び第３の領域間の第２の領域とを有し、
前記第１の領域の不純物濃度及び前記第３の領域の不純物濃度は、互いに実質的に同じでかつ前記第２の領域の不純物濃度より高いことを特徴とする接合型電界効果トランジスタ。
【請求項２】
前記第３の領域のチャネルに沿う方向の長さが、前記第１の領域のチャネルに沿う方向の長さと比べて長いことを特徴とする請求項１記載の接合型電界効果トランジスタ。
【請求項３】
第２導電型の半導体基板の一主面側に形成され、
前記ドレイン領域は前記半導体基板と電気的に接続されていることを特徴とする請求項１又は２記載の接合型電界効果トランジスタ。
【請求項４】
請求項１乃至３のいずれかに記載の接合型電界効果トランジスタを製造する方法であって、
前記第１乃至第３の領域に相当する領域の全体にイオン注入を行う第１の工程と、
前記第１の工程の前又は後に、前記第２の領域に相当する領域をマスクした状態で、前記第１及び第３の領域に相当する領域に一括してイオン注入を行う第２の工程と、
を備えたことを特徴とする接合型電界効果トランジスタの製造方法。
【請求項５】
請求項１乃至３のいずれかに記載の接合型電界効果トランジスタを含む画素を備えたことを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ及びその製造方法、並びに、この接合型電界効果トランジスタを用いた固体撮像素子に関するものである。
【背景技術】
【０００２】
接合型電界効果トランジスタは、バイポーラトランジスタと比べてゲートの入力インピーダンスが高く、また、ＭＯＳ型ＦＥＴと比べて表面準位に起因する１／ｆノイズが少ないという特徴を有しているため、アナログ回路のアンプあるいは固体撮像素子を構成する各画素のアンプ等に用いられている。例えば、下記特許文献１には、感度を高めるために各画素の信号増幅用アンプに接合型電界効果トランジスタを用いた固体撮像素子が、開示されている。
【０００３】
この接合型電界効果トランジスタをアンプ等に用いた場合の動作電圧範囲（ダイナミックレンジ）を決める重要な指標の一つにゲート耐圧がある。このゲート耐圧は、接合型電界効果トランジスタのゲート・ドレイン間のＰＮ接合に印加された逆バイアス電圧により生ずる高電界領域においてインパクトイオン化現象が起こり、発生した電荷の一部がゲートに流れ込んでリーク電流となることに起因して、低下してしまう。
【０００４】
このゲート耐圧を改善するため、下記特許文献２の図４に開示された接合型電界効果トランジスタでは、チャネル領域が、ソース領域側の相対的に不純物濃度の低い低不純物濃度領域、及び、ドレイン領域側の相対的に不純物濃度の高い高不純物濃度領域の、２つの領域で構成されている。
【０００５】
そのため、この従来の接合型電界効果トランジスタでは、チャネル領域の不純物濃度が一様である場合と比べて、ドレイン側と比べてソース側の空乏層が伸びやすくなって、ピンチオフ点がソース側へ移動し、ピンチオフ点からドレイン領域にかけての距離が長くなり、この部分の電界が緩和される。換言すれば、この従来の接合型電界効果トランジスタでは、ゲート・ドレイン間に印加された逆バイアス電圧によって生ずる電界が緩和される。したがって、この従来の接合型電界効果トランジスタによれば、インパクトイオン化によるゲートリーク電流が抑制され、ひいてはゲート耐圧が高まる。
【特許文献１】特開平８−２９３５９１号公報
【特許文献２】特開平１０−２０９１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記従来の接合型電界効果トランジスタは、前述したようにゲート耐圧が高まるため非常に好ましいものであったが、素子特性のばらつきが比較的大きいという不都合が生じていた。このようなばらつきは、一つのウエハ内で製造される素子間においても、また、製造ロット間においても、生じていた。したがって、前記従来の接合型電界効果トランジスタを含む画素を備えた従来の固体撮像素子では、当該画素の接合型電界効果トランジスタのゲート耐圧が高くなることから当該画素の出力信号のダイナミックレンジが広くなるものの、画素毎のばらつきが大きいという不都合が生じていた。
【０００７】
本発明は、このような事情に鑑みてなされたもので、ゲート耐圧が高くしかも素子特性のばらつきの小さい接合型電界効果トランジスタ及びその製造方法、並びに、出力信号のダイナミックレンジが広くしかも画素毎のばらつきが小さい固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者の研究の結果、前記従来の接合型電界効果トランジスタにおいて素子特性のばらつきが大きい理由は、製造プロセスにおいて生ずるイオン注入用マスクのアライメントズレに従ってチャネル領域の前記高不純物濃度領域と前記低不純物濃度領域との間の境界の位置がずれてしまうことで、前記低不純物濃度領域のチャネルに沿った方向の長さが変動してしまい、この変動によって素子特性が大きく変動してしまうためであることが、判明した。
【０００９】
そして、本発明者の更なる研究の結果、チャネル領域において前記低不純物濃度領域に対するソース領域側に更に高不純物濃度領域を設けると（すなわち、チャネル領域を、ソース領域側の高不純物濃度領域と、ドレイン領域側の高不純物濃度領域と、これらの間の低不純物濃度領域とから構成すると）、製造プロセスにおいてイオン注入用マスクのアライメントズレが生じても前記低不純物濃度領域の前記長さを一定にすることができ、しかも、イオン注入用マスクのアライメントズレに起因してドレイン領域側の高不純物濃度領域やソース領域側の高不純物濃度領域のチャネルに沿った方向の長さが変動しても、それらの変動によっては素子特性はさほど変動しないことが、判明した。すなわち、チャネル領域において前記低不純物濃度領域に対するソース領域側に更に高不純物濃度領域を設けると、製造プロセスにおけるイオン注入用マスクのアライメントズレの、素子特性に対する影響を抑制することができることが、判明した。これにより、素子特性のばらつきを低減することができる。また、チャネル領域において前記低不純物濃度領域に対するソース領域側に更に高不純物濃度領域を設けても、チャネル領域においてドレイン領域側には前記従来の接合型電界効果トランジスタと同様に高不純物濃度領域が存在するので、前記従来の接合型電界効果トランジスタと同様の理由で、ゲート耐圧が高くなる。
【００１０】
本発明は、このような本発明者による新たな知見に基づいてなされたものであり、本発明の第１の態様による接合型電界効果トランジスタは、第１導電型のゲート領域と、該ゲート領域を挟んで設けられた第２導電型のソース領域及び第２導電型のドレイン領域と、前記ゲート領域の下部に設けられた第２導電型のチャネル領域と、該チャネル領域の下部に設けられると共に前記ゲート領域と電気的に接続された第１導電型のバックゲート領域と、を備えた接合型電界効果トランジスタにおいて、前記チャネル領域は、前記ソース領域側の第１の領域と、前記ドレイン領域側の第３の領域と、前記第１及び第３の領域間の第２の領域とを有し、前記第１の領域の不純物濃度及び前記第３の領域の不純物濃度は、互いに実質的に同じでかつ前記第２の領域の不純物濃度より高いものである。
【００１１】
本発明の第２の態様による接合型電界効果トランジスタは、前記第１の態様において、前記第３の領域のチャネルに沿う方向の長さが、前記第１の領域のチャネルに沿う方向の長さと比べて長いものである。
【００１２】
本発明の第３の態様による接合型電界効果トランジスタは、前記第１又は第２の態様において、第２導電型の半導体基板の一主面側に形成され、前記ドレイン領域は前記半導体基板と電気的に接続されているものである。
【００１３】
本発明の第４の態様による接合型電界効果トランジスタの製造方法は、前記第１乃至第３のいずれかの態様による接合型電界効果トランジスタを製造する方法であって、前記第１乃至第３の領域に相当する領域の全体にイオン注入を行う第１の工程と、前記第１の工程の前又は後に、前記第２の領域に相当する領域をマスクした状態で、前記第１及び第３の領域に相当する領域に一括してイオン注入を行う第２の工程と、を備えたものである。
【００１４】
本発明の第５の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様による接合型電界効果トランジスタを含む画素を備えたものである。
【発明の効果】
【００１５】
本発明によれば、前述した知見に従い、ゲート耐圧が高くしかも素子特性のばらつきの小さい接合型電界効果トランジスタを提供することができる。また、本発明によれば、出力信号のダイナミックレンジが広くしかも画素毎のばらつきが小さい固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明による接合型電界効果トランジスタ及びその製造方法、並びに固体撮像素子について、図面を参照して説明する。
【００１７】
［第１の実施の形態］
【００１８】
図１は、本発明の第１の実施の形態による接合型電界効果トランジスタ（以下、「ＪＦＥＴ」と呼ぶ。）を模式的に示す概略平面図である。図２は、図１中のチャネルに沿った方向のＡ−Ａ’線に沿った概略断面図である。ただし、図１では、図２に示すシリコン酸化膜１１、層間絶縁膜１２及び電極１３〜１５の図示は省略している。
【００１９】
本実施の形態によるＪＦＥＴでは、図１及び図２に示すように、ｎ型のシリコン基板１の表面に、ｐ型の不純物（ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等）が拡散されたｐ＋型のゲート領域２が形成されている。このゲート領域２を挟むように、高濃度のｎ型の不純物（ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等）が拡散されたｎ＋＋型のソース領域３及びドレイン領域４が形成されている。また、図２に示すように、ゲート領域２の下部にソース領域４及びドレイン領域３を接続するようにｎ型のチャネル領域５が形成され、このチャネル領域５の下部を囲むとともに、ソース領域４及びドレイン領域３を囲むように、ｐ型のバックゲート領域６が形成されている。このバックゲート領域６は、図２中の紙面に垂直な方向のある部分で、表面のゲート領域２と電気的に接続されている。
【００２０】
さらに、シリコン基板１の表面にはシリコン酸化膜１１及び層間絶縁膜１２が形成され、これらの膜１１，１２に形成されたコンタクトホールを通して、ソース領域３、ドレイン領域４及びバックゲート領域６にそれぞれ電極１３〜１５が接続されている。層間絶縁膜１２及び電極１３〜１５上には、保護膜（図示せず）が設けられている。実際には、バックゲート領域６用の電極１５は、図１に示すように、バックゲート領域６の表面に形成された高濃度のＰ＋＋型拡散領域７に接続されているが、理解を容易にするため、図２中に表記している。また、図面には示していないがシリコン基板１にも電極が接続され、各電極間には配線（図示せず）が設けられている。
【００２１】
そして、本実施の形態では、チャネル領域５は、図２に示すように、ソース領域３側のｎ型の第１チャネル領域５ａと、ドレイン領域４側のｎ型の第３チャネル領域５ｃと、第１チャネル領域５ａ及び第３チャネル領域５ｃ間のｎ型の第２チャネル領域５ｂとから構成されている。第１チャネル領域５ａの不純物濃度ｎ１及び第３チャネル領域５ｃの不純物濃度ｎ３は、互いに実質的に同じでかつ第２チャネル領域５ｂの不純物濃度ｎ２より高い。
【００２２】
次に、本実施の形態によるＪＦＥＴの製造方法の一例について、図３及び図４を参照して説明する。図３及び図４は、この製造方法における各工程の状態を模式的に示す概略断面図であり、図２に対応している。
【００２３】
まず、ｎ型のシリコン基板１の表面に熱酸化によりシリコン酸化膜１１を形成する。次いで、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、バックゲート領域６に対応する領域に開口７１ａを持つレジストパターン７１を形成する。引き続いて、レジストパターン７１をイオン注入用マスクとして、ｐ型の不純物イオンを注入して、バックゲート領域６を含む領域６’をｐ型領域とする（図３（ａ））。
【００２４】
次に、レジストパターン７１を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、チャネル領域５に相当する領域５’（すなわち、第１チャネル領域５ａ、第２チャネル領域５ｂ及び第３チャネル領域５ｃの全体に相当する領域）に対応する領域に開口７２ａを持つレジストパターン７２を、形成する。次いで、レジストパターン７２をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、領域６’中の領域５’を、不純物濃度ｎ２を持つｎ型領域とする（図３（ｂ））。
【００２５】
引き続いて、レジストパターン７２を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、第１チャネル領域５ａに対応する領域及び第３チャネル領域５ｃに対応する領域にそれぞれ開口７３ａ，７３ｂを持つレジストパターン７３を、形成する。次いで、レジストパターン７３をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、不純物濃度ｎ１，ｎ３（ｎ１＝ｎ３＞ｎ２）を持つ第１チャネル領域５ａ及び第３チャネル領域５ｃを一括して形成する（図３（ｃ））。このとき、前記領域５’のうちの第２チャネル領域５ｂに相当する領域にはイオン注入が行われないため、第２チャネル領域５ｂが、不純物濃度ｎ２を持ったまま、第１チャネル領域５ａ及び第３チャネル領域５ｃにより画成されることで形成されることになる。
【００２６】
その後、レジストパターン７３を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、ゲート領域２に対応する領域に開口７４ａを持つレジストパターン７４を、形成する。次いで、レジストパターン７４をイオン注入用マスクとして、ｐ型の不純物イオンを注入して、領域６’中にｐ＋型のゲート領域２を形成する（図４（ａ））。
【００２７】
次に、レジストパターン７４を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、ソース領域３及びドレイン領域４に対応する領域にそれぞれ開口７５ａ，７５ｂを持つレジストパターン７５を、形成する。次いで、レジストパターン７５をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、領域６’中にｎ＋＋型のソース領域３及びドレイン領域４を形成する（図４（ｂ））。これにより残った領域６’がバックゲート領域６となる。
【００２８】
更に、層間絶縁膜１２及び電極１３〜１５等を形成することによって、図１及び図２に示す本実施の形態によるＪＦＥＴが完成する。
【００２９】
なお、図３（ｂ）を参照して説明した工程と、図３（ｃ）を参照して説明した工程とは、順序を逆にして行ってもよい。
【００３０】
ここで、本実施の形態によるＪＦＥＴと比較される比較例によるＪＦＥＴを、図５に示す。この比較例は、前述した特許文献２の図４に開示されたＪＦＥＴに準じて構成されたものである。図５は、この比較例によるＪＦＥＴを模式的に示す概略断面図であり、図２に対応している。図５において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図５では、シリコン酸化膜１１、層間絶縁膜１２及び電極１３〜１５の図示は省略している。
【００３１】
この比較例によるＪＦＥＴが本実施の形態によるＪＦＥＴと異なる所は、本実施の形態では、図２に示すように、チャネル領域５が第１乃至第３チャネル領域５ａ〜５ｃで構成されているのに対し、この比較例では、第１のチャネル領域５ａが除去されて第２及び第３チャネル領域５ｂ，５ｃで構成されている点である。これに伴い、この比較例では、不純物濃度ｎ２を持つ第２チャネル領域５ｂがソース領域３側の領域となっている。この比較例の場合も本実施の形態と同じく、ドレイン領域４側の第３チャネル領域５ｃの不純物濃度ｎ３は、第２チャネル領域５ｂの不純物濃度ｎ２より高い。
【００３２】
この比較例によるＪＦＥＴの製造方法の一例について、図６を参照して説明する。図６は、この製造方法における一工程の状態を模式的に示す概略断面図であり、図５に対応している。
【００３３】
この比較例によるＪＦＥＴを製造する場合も、本実施の形態によるＪＦＥＴを製造する場合と同じく、前述した図３（ｂ）までの工程を行う。
【００３４】
この比較例によるＪＦＥＴを製造する場合には、次に、レジストパターン７２を除去した後、フォトリソグラフィ技術を用いて、シリコン酸化膜１１上に、第３チャネル領域５ｃに対応する領域に対応する領域に開口７３ｂ’を持つレジストパターン７３’を、形成する。次いで、レジストパターン７３’をイオン注入用マスクとして、ｎ型の不純物イオンを注入して、不純物濃度ｎ３（ｎ３＞ｎ２）を持つ第３チャネル領域５ｃを形成する（図６）。このとき、前記領域５’のうちの第２チャネル領域５ｂに相当する領域にはイオン注入が行われないため、第２チャネル領域５ｂが、不純物濃度ｎ２を持ったまま、第３チャネル領域５ｃにより画成されることで形成されることになる。
【００３５】
その後、レジストパターン７３’を除去した後、本実施の形態によるＪＦＥＴを製造する場合と同じく、前述した図４（ａ）以降の工程を行うことで、この比較例によるＪＦＥＴが完成する。
【００３６】
図５に示す比較例によるＪＦＥＴでは、前述した従来のＪＦＥＴと同じく、チャネル領域５が、ソース領域３側の相対的に低い不純物濃度ｎ２を持つ第２チャネル領域５ｂ、及び、ドレイン領域４側の相対的に高い不純物濃度ｎ３を持つ第３チャネル領域５ｃの、２つの領域で構成されている。したがって、ドレイン領域４側の高い不純物濃度ｎ３を持つ第３チャネル領域５ｃによって、ゲート・ドレイン間に印加された逆バイアス電圧によって生ずる電界が緩和される。よって、この比較例によれば、インパクトイオン化によるゲートリーク電流が抑制され、ひいてはゲート耐圧が高まる。
【００３７】
本実施の形態によるＪＦＥＴにおいても、チャネル領域５がドレイン領域４側に高い不純物濃度ｎ３を持つ第３チャネル領域５ｃを有しているので、前述した従来のＪＦＥＴ及び前記比較例によるＪＦＥＴと同じ理由で、インパクトイオン化によるゲートリーク電流が抑制され、ひいてはゲート耐圧が高まる。
【００３８】
そして、図５に示す比較例では、チャネル領域５が第２及び第３チャネル領域５ｂ，５ｃの２つの領域で構成されているので、図６を参照して説明した製造方法で製造されることになる。よって、図６に示すレジストパターン７３’のアライメントズレ（すなわち、開口７３ｂ’のズレ）に従って、第２チャネル領域５ｂと第３チャネル領域５ｃとの間の境界の位置がずれてしまうことで、第２チャネル領域５ｂのチャネルに沿った方向の長さＬ２が変動してしまう。
【００３９】
一方、図２及び図３に示す本実施の形態では、チャネル領域５が第１乃至第３チャネル領域５ａ〜５ｃの３つの領域で構成されているので、図３及び図４（特に、図３（ｃ））を参照して説明した製造方法によって製造することができる。よって、図３（ｃ）に示すレジストパターン７３のアライメントズレが生じても、レジストパターン７３の開口７３ａ，７３ｂ間の距離（この距離は、レジスト露光に用いられるマスクによって定まる。）は一定のままでそれらの開口７３ａ，７３ｂの位置が一緒にずれるだけであるので、第２チャネル領域５ｂのチャネルに沿った方向の長さＬ２は変動せずに一定となる。ただし、この場合には、レジストパターン７３のアライメントズレに従って、第１チャネル領域５ａのチャネルに沿った方向の長さＬ１及び第３チャネル領域５ｃのチャネルに沿った方向の長さＬ３は、変動する。
【００４０】
そして、本発明者の研究の結果、前記比較例のような第２チャネル領域５ｂの長さＬ２の変動の当該ＪＦＥＴの素子特性に対する影響と比べて、本実施の形態のような第２チャネル領域５ｂの長さＬ２が一定に保たれた状態における第１及び第３チャネル領域５ａ，５ｃの長さＬ１，Ｌ３の変動の、当該ＪＦＥＴの素子特性に対する影響は、かなり小さくなることが判明した。
【００４１】
よって、本実施の形態によれば、前記比較例と比べて（したがって、前記従来のＪＦＥＴと比べて）、製造プロセスにおけるイオン注入用マスクのアライメントズレの、素子特性に対する影響を抑制することができ、その結果、素子特性のばらつきを低減することができる。
【００４２】
このことを裏付けるシミュレーション結果を図７に示す。図７はアライメントズレに対するＪＦＥＴの特性変動を示し、図７中のＤは図１及び図２に示す本実施の形態の特性変動を示し、図７中のＥは図５に示す比較例の特性変動を示す。
【００４３】
図７の横軸は、レジストパターン７３，７３’のアライメントズレ量を示している。本実施の形態に関する各測定素子では、Ｌ１＋Ｌ２＋Ｌ３は一定値２．６μｍであり、Ｌ２は一定値１．４μｍであり、Ｌ１及びＬ３はアライメントズレ量Δに従って変動し、Ｌ１＝０．３μｍ＋Δであり、Ｌ３＝０．９μｍ−Δである。また、前記比較例に関する各測定素子では、Ｌ２＋Ｌ３は一定値２．６μｍであり、Ｌ２及びＬ３はアライメントズレ量Δに従って変動し、Ｌ２＝１．７μｍ＋Δであり、Ｌ３＝０．９μｍ−Δである。なお、本実施の形態による各測定素子も前記比較例による各測定素子も、他の条件については同一とした。
【００４４】
図７の縦軸は、ＪＦＥＴの重要な特性指標の一つである閾値電圧Ｖｔｈ（ＪＦＥＴがＯＮからＯＦＦに変わる電圧）を示している。
【００４５】
図７中のＤで示された本実施の形態によるＪＦＥＴでは、図７中のＥで示された前記比較例によるＪＦＥＴと比べて、閾値電圧Ｖｔｈの変動幅ΔＶｔｈが約１／５に抑制されており、従ってアライメントズレに対する素子特性のばらつきがかなり減少していることがわかる。
【００４６】
これは、本実施の形態によるＪＦＦＴの比較的低い不純物濃度ｎ２の第２チャネル領域５ｂが、その両側の比較的高い不純物濃度ｎ１，ｎ３（ｎ１＝ｎ３）の第１及び第３チャネル領域５ａ，５ｃに挟まれているため、たとえイオン注入時にレジストパターン７３のアライメントズレが生じても、第２チャネル領域５のチャネルに沿った長さＬ２は、レジストパターン７３の露光用マスクの寸法のみで決まり、レジストパターン７３のアライメントズレの影響を受けないことに依っている。
【００４７】
ところで、図７に示すシミュレーション結果から、第１乃至第３チャネル領域５ａ〜５ｃのうち、比較的低い不純物濃度ｎ２の第２チャネル領域５ｂが、第１チャネル領域５ａ，５ｃと比べて、ＪＦＥＴの素子特性に対して大きな影響を与えていることがわかる。よって、第１乃至第３チャネル領域５ａ〜５ｃのうち第２チャネル領域５ｂが、実効的なチャネル領域を構成している。ソース領域３側の第１のチャネル領域５ａは、実効的なチャネル領域である第２チャネル領域５ｂとソース領域３との間の寄生抵抗となるので、第１チャネル領域５ａの長さＬ１が長いと、前記寄生抵抗が増大して当該ＪＦＥＴの素子特性に悪影響を与えるおそれがある。一方、ソース領域３側の第１チャネル領域５ａは、インパクトイオン化によるゲートリーク電流を抑制する作用を担うものではなく、レジストパターン７３のアライメントズレによる第２チャネル領域５ｂの長さＬ２の変動を防止する作用を担うだけである。よって、第１チャネル領域５ａが消失してしまわない限り、第１チャネル領域５ａの長さＬ１は極力短い方が好ましい。このため、第１チャネル領域５ａの長さＬ１の設計値（すなわち、目標値）としては、アライメントズレによって第１チャネル領域５ａが消失することが無いように余裕を持ちつつ、なるべく小さな値に設定するのが好ましい。
【００４８】
図８は、本実施の形態によるＪＦＥＴのゲート耐圧の、ドレイン領域４側の第３のチャネル領域５ｃの長さＬ３に対する依存性を示している。この依存性は、シミュレーションにより得たものである。
【００４９】
図８の横軸は、第３チャネル領域５ｃの長さＬ３を示している。本実施の形態による各測定素子では、Ｌ１は一定値０．３μｍであり、Ｌ１＋Ｌ２＋Ｌ３は一定値２．６μｍであり、Ｌ２＝２．３μｍ−Ｌ３である。Ｌ３，Ｌ２の他に、第３のチャネル領域５ｃの不純物濃度ｎ３（＝ｎ１）に相当するイオン注入量をパラメータとしたが、それ以外の条件は、各測定素子について同一とした。なお、図８中の３．０Ｅ＋１２などは、３．０×１０＋１２などを意味する。
【００５０】
図８の縦軸は、ゲート耐圧を示す。ここでは、ソース電流が一定値（約５ｕＡ）となる条件のもとで、ドレイン電圧を徐々に増加し、ドレイン端部の高電界領域でインパクトイオン化によって発生したゲートリーク電流が一定値（約１ｆＡ）になる時のゲート・ドレイン間の電圧を、ゲート耐圧とした。
【００５１】
図８から、インパクトイオン化によるゲートリーク電流を抑制してゲート耐圧を高めるためには、第３のチャネル領域５ｃの長さＬ３に最適値があることがわかる。よって、第３のチャネル領域５ｃの長さＬ３は、実際には、インパクトイオン化によるゲートリーク電流を抑制してゲート耐圧を高めるのに最適な最適値又はこれに近い値にすることが好ましい。図８に示す例では、Ｌ３は、０．５ｕｍから１．５ｕｍの範囲内であることが好ましく、０．７ｕｍから１．２ｕｍの範囲内であることがより好ましく、０．８ｕｍから１．０ｕｍの範囲内であることがより一層好ましい。
【００５２】
前述したように、第１チャネル領域５ａの長さＬ１の設計値（すなわち、目標値）を、アライメントズレによって第１チャネル領域５ａが消失することが無いように余裕を持ちつつ、なるべく小さな値に設定すると、実際の長さＬ１は、アライメントズレを考慮しても、第３のチャネル領域５ｃの長さＬ３の前述したような最適値より小さくなる。よって、Ｌ３＞Ｌ１であることが好ましい。
【００５３】
以上のように、本実施の形態によるＪＦＥＴでは、前記従来のＪＦＥＴと同様にゲート耐圧が高く、しかも、前記従来のＪＦＥＴと比べて素子特性のばらつきが小さくなる。
【００５４】
［第２の実施の形態］
【００５５】
図９は、本発明の第２の実施の形態によるＪＦＥＴを模式的に示す概略断面図であり、図２に対応している。図９において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図９では、シリコン酸化膜１１、層間絶縁膜１２及び電極１３〜１５の図示は省略している。
【００５６】
本実施の形態が前記第１の実施の形態と異なる所は、前記第１の実施の形態では、ソース領域３及びドレイン領域４がそれぞれ一様に高い不純物濃度の領域のみで構成されていたのに対し、本実施の形態では、ソース領域３及びドレイン領域４がそれぞれ、電極１３，１４（図９では図示せず。図２参照）とのコンタクトを形成するための高不純物濃度領域３ａ，４ａと、これより不純物濃度の低い低不純物濃度領域３ｂ，４ｂとにより構成されている点のみである。
【００５７】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。また、本実施の形態によれば、ｐ＋型のゲート領域２と接するドレイン領域４ｂの濃度が低くなるため、ゲート・ドレイン端部における電界が緩和される。よって、ゲート耐圧がより向上する。
【００５８】
［第３の実施の形態］
【００５９】
図１０は、本発明の第３の実施の形態によるＪＦＥＴを模式的に示す概略断面図であり、図２及び図９に対応している。図１０において、図２及び図９中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図１０では、図９と同様に、シリコン酸化膜１１、層間絶縁膜１２及び電極１３，１５の図示は省略している。
【００６０】
本実施の形態が前記第２の実施の形態と異なる所は、以下に説明する点のみである。前記第２の実施の形態では、比較的低い不純物濃度のｎ型半導体基板１に、ゲート領域２、ソース領域３、ドレイン領域４、チャネル領域５及びバックゲート領域６が形成されている。これに対し、本実施の形態では、高不純物濃度のｎ型半導体基板１０１上に、エピタキシャル層等の比較的低い不純物濃度のｎ型半導体層１０２が形成され、ｎ型半導体層１０２に、ゲート領域２、ソース領域３、ドレイン領域４、チャネル領域５及びバックゲート領域６が形成されている。
【００６１】
また、前記第２の実施の形態では、バックゲート領域６がドレイン領域４の下部及び側部も囲んでいるのに対し、本実施の形態では、バックゲート領域６はドレイン領域４の下部及び側部は囲んでおらず、ドレイン領域４の下部及び側部はｎ型半導体層１０２に接している。
【００６２】
本実施の形態では、以上の構造によって、高不純物濃度のｎ型半導体基板１０１が、ｎ型半導体層１０２を介して、ドレイン領域４と電気的に接続されており、これにより、半導体基板１０１からドレイン電圧を供給できるようになっている。これに伴い、図面には示していないが、前記第２の実施の形態と異なりドレイン領域４用の電極１４は設けられていない。また、ドレイン領域４から高不純物濃度領域４ａが取り除かれ、ドレイン領域４が低不純物濃度領域４ｂのみで構成されている。
【００６３】
本実施の形態によれば、前記第２の実施の形態と同様の利点が得られる。
【００６４】
また、本実施の形態によれば、ドレイン領域４と高不純物濃度の半導体基板１０１とが電気的に接続されているため、この高不純物濃度（すなわち、低抵抗）の半導体基板１０１からドレイン電圧を供給することができる。したがって、本実施の形態によるＪＦＥＴは、同一半導体基板１０１上に複数のＪＦＥＴを形成し、高不純物濃度で低抵抗の半導体基板１０１より各ＪＦＥＴのドレイン領域４を共通に接続して使用するデバイス、例えば、固体撮像素子等のデバイスに好適である。
【００６５】
［第４の実施の形態］
【００６６】
図１１は、本発明の第４の実施の形態による固体撮像素子の全体の回路構成を示す回路図である。
【００６７】
本実施の形態による固体撮像素子の回路構成は、特許文献１に開示された固体撮像素子の回路構成と同一である。
【００６８】
本実施の形態による固体撮像素子は、感度を高めるために画素部に信号増幅用のトランジスタを設けた増幅型固体撮像素子と呼ばれる素子の一つである。この固体撮像素子は、受光部における入射光に応じて生成された電荷を蓄積する電荷蓄積部と、受け取った電荷に応じた信号を出力する増幅トランジスタが分離して形成され、それらの間に設けられた転送ゲート電極（トランスファーゲート、ＴＧ）によって電荷蓄積部から増幅トランジスタへの電荷の転送を制御するものである。
【００６９】
本実施の形態による固体撮像素子の単位画素３１は、図１１に示すように、受光部としての埋込みフォトダイオードＰＤと、光電変換された電荷を増幅する増幅トランジスタとしての接合型電界効果トランジスタＪＦＥＴと、ＰＤからＪＦＥＴへの電荷の転送を制御するＴＧと、ＪＦＥＴのゲートにリセット電位を与えるリセットドレインＲＤと、ＪＦＥＴのリセット動作を制御するリセットゲートＲＧなどから構成されている。なお、図１１において、３１ａはＴＧ等により構成される転送制御素子（ｎチャネル型ＭＯＳＦＥＴ）、３１ｂはＲＧ等により構成されるリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）である。
【００７０】
本実施の形態による固体撮像素子は、図１１に示すように、単位画素３１の他に、垂直ソースライン３２ａ，３２ｂ，３２ｃ、クロックライン３３ａ，３３ｂ，３３ｃ，５０ａ，５０ｂ，５０ｃ、垂直走査回路３４、駆動パルス発生回路３７、行ライン３７ａ、信号出力線３８、暗出力線３９、水平走査回路４０、駆動パルス発生回路４１，４２、光信号用クロックライン４１ａ、暗出力用クロックライン４２ａ、水平読出し選択用ＭＯＳトランジスタＴＨＳ１，ＴＨＳ２，ＴＨＳ３，ＴＨＤ１，ＴＨＤ２，ＴＨＤ３、暗光信号転送用ＭＯＳトランジスタＴＳ１，ＴＳ２，ＴＳ３、暗出力転送用ＭＯＳトランジスタＴＤ１，ＴＤ２，ＴＤ３、光信号出力蓄積用コンデンサＣＳ１，ＣＳ２，ＣＳ３、暗出力蓄積用コンデンサＣＤ１，ＣＤ２，ＣＤ３、リセット用トランジスタＴＲＶ１，ＴＲＶ２，ＴＲＶ３、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃなどを有している。
【００７１】
そして、本実施の形態による固体撮像素子では、各画素のＪＦＥＴとして、前記第１乃至第３のいずれかの実施の形態によるＪＦＥＴが用いられている。
【００７２】
したがって、本実施の形態によれば、各画素のＪＦＥＴのゲート耐圧が高くなることから各画素の出力信号のダイナミックレンジが広くなり、しかも、画素毎のばらつきが小さくなる。また、各画素のＪＦＥＴのゲート・ドレイン間に大きな逆バイアス電圧が印加できるため、ゲート容量の変動が小さく、リニアリティー（出力信号の直線性）が改善されるという効果も得られる。
【００７３】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。例えば、前述したｎ型とｐ型とを入れ換えてよいことは、言うまでもない。また、本発明によるＪＦＥＴは、固体撮像素子以外の種々の用途にも用いることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態の接合型電界効果トランジスタを模式的に示す概略平面図である。
【図２】図１中のチャネルに沿った方向のＡ−Ａ’線に沿った概略断面図である。
【図３】図１及び図２に示す接合型電界効果トランジスタを製造する方法における各工程を模式的に示す概略断面図である。
【図４】図３に引き続く工程を模式的に示す概略断面図である。
【図５】比較例による接合型電界効果トランジスタを模式的に示す概略断面図である。
【図６】図５に示す接合型電界効果トランジスタを製造する方法における一工程を模式的に示す概略断面図である。
【図７】図１及び図２に示す接合型電界効果トランジスタ及び図５に示す接合型電界効果トランジスタの、アライメントズレに対する特性変動を示す図である。
【図８】図１及び図２に示す接合型電界効果トランジスタのゲート耐圧の、ドレイン領域の第３チャネル領域の長さに対する依存性を示す図である。
【図９】本発明の第２の実施の形態による接合型電界効果トランジスタを模式的に示す概略断面図である。
【図１０】本発明の第３の実施の形態による接合型電界効果トランジスタを模式的に示す概略断面図である。
【図１１】本発明の第４の実施の形態による固体撮像素子の全体の回路構成を示す回路図である。
【符号の説明】
【００７５】
１  ｎ型半導体基板
２  ｐ＋型のゲート領域
３  ソース領域
４  ドレイン領域
５  チャネル領域
６  ｐ型のバックゲート領域
５ａ  高不純物濃度のｎ型の第１チャネル領域
５ｂ  低不純物濃度のｎ型の第２チャネル領域
５ｃ  高不純物濃度のｎ型の第３チャネル領域
１０１  高不純物濃度のｎ型の半導体基板
１０２  ｎ型の半導体層
【図１】
2006196789.tif 000003
【図２】
2006196789.tif 000004
【図３】
2006196789.tif 000005
【図４】
2006196789.tif 000006
【図５】
2006196789.tif 000007
【図６】
2006196789.tif 000008
【図７】
2006196789.tif 000009
【図８】
2006196789.tif 000010
【図９】
2006196789.tif 000011
【図１０】
2006196789.tif 000012
【図１１】
2006196789.tif 000013