(57)【要約】【課題】  ラッチアップ現象を防止できる半導体メモリ素子の内部電圧生成装置を提供すること。【解決手段】  レベル感知部２０、周期信号生成部２２及びチャージポンピング部２４から構成され、内部電圧ＶＢＢ及び基準電圧ＶＢＢ＿ＲＥＦの大小を比較した結果に応じて、電源電圧ＶＳＳをチャージポンピングして内部電圧ＶＢＢを生成する内部電圧生成部と、初期レベル感知部５００及び初期ドライバー４０’から構成され、内部電圧ＶＢＢ及び電源電圧ＶＳＳの大小を比較した結果に応じて、電源電圧ＶＳＳを内部電圧ＶＢＢとして出力する初期内部電圧生成部とを備える。【選択図】  図４
2006190435.tif 000002
【特許請求の範囲】
【請求項１】
内部電圧と基準電圧との大小を比較した結果に応じて、電源電圧をチャージポンピングし、前記内部電圧を生成する内部電圧生成部と、
前記内部電圧と前記電源電圧との大小を比較した結果に応じて、前記電源電圧を前記内部電圧として出力する初期内部電圧生成部と
を備えることを特徴とする半導体メモリ素子の内部電圧生成装置。
【請求項２】
前記内部電圧が、前記電源電圧よりも低いことを特徴とする請求項１に記載の内部電圧生成装置。
【請求項３】
前記初期内部電圧生成部が、
前記内部電圧と前記電源電圧との大小を比較した結果に応じて、初期感知信号を生成する初期レベル感知部と、
前記初期感知信号に応答して、前記電源電圧を前記内部電圧として出力する初期ドライバーと
を備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項４】
前記初期レベル感知部が、
前記電源電圧を入力されて、第１入力信号を生成する第１入力信号生成部と、
前記内部電圧を入力されて、第２入力信号を生成する第２入力信号生成部と、
バイアス電圧を印加されてアクティブになり、印加される前記第１及び第２入力信号を差動入力として、前記初期レベル感知信号を生成する差動増幅器と
を備えることを特徴とする請求項３に記載の内部電圧生成装置。
【請求項５】
前記第１入力信号生成部が、
前記電源電圧をゲートに入力されて、外部電源電圧をソースに印加されるＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレイン及び前記電源電圧の間に接続された抵抗とを備え、
前記ＰＭＯＳトランジスタと前記抵抗との接続ノードの電圧を、前記第１入力信号として出力することを特徴とする請求項４に記載の内部電圧生成装置。
【請求項６】
前記第２入力信号生成部が、
前記内部電圧をゲートに入力されて、外部電源電圧をソースに印加されるＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレイン及び前記電源電圧の間に接続された抵抗とを備え、
前記ＰＭＯＳトランジスタと前記抵抗との接続ノードの電圧を、前記第２入力信号として出力することを特徴とする請求項４に記載の内部電圧生成装置。
【請求項７】
前記内部電圧生成部が、
前記内部電圧と前記基準電圧との大小を比較し、該比較結果に応じて感知信号を生成するレベル感知部と、
前記感知信号に応答する周期信号を生成する周期信号生成部と、
前記周期信号に応答して、前記電源電圧をチャージポンピングし、前記内部電圧を生成するチャージポンピング部と
を備えることを特徴とする請求項１に記載の内部電圧生成装置。
【請求項８】
前記初期ドライバーが、
ゲートに前記初期レベル感知信号が入力し、ソースが前記電源電圧に接続し、ドレインが前記内部電圧に接続するＮＭＯＳトランジスタ
を備えることを特徴とする請求項３に記載の内部電圧生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に関し、特に安定して内部電圧を生成できる半導体メモリ素子の内部電圧生成装置に関する。
【背景技術】
【０００２】
半導体メモリ素子において、内部電源として使用される内部電圧生成装置（Ｖｉｎｔ  ｇｅｎｅｒａｔｏｒ）は、外部電源電圧（Ｅｘｔｅｒｎａｌ  Ｖｏｌｔａｇｅ）ＶＤＤを供給され、様々なレベルの内部電圧を生成する回路である。
【０００３】
一方、このように半導体メモリ素子の内部で用いられる電圧を半導体メモリ自身が生成するため、周囲温度、圧力、製造工程などの変動に関係なく、安定した内部電圧を生成できるように開発が重ねられてきた。
【０００４】
しかし、このような内部電圧を、供給される外部電源電圧によって制御することができる装置を半導体メモリが備えていなければ、Ｐ型半導体とＮ型半導体とを適切に組み合せ、及び接合して形成される半導体メモリ素子のＰＮ接合部において、好ましくないターンオン状態が発生し、半導体素子に致命的な損傷をもたらす。
【０００５】
図１Ａは、一般的なＣＭＯＳトランジスタで具現されたインバータを示す断面図であり、図１Ｂは、そのインバータ内の寄生トランジスタを示す回路図である。
【０００６】
図１Ａに示しているように、インバータ内のＰＭＯＳトランジスタＰＭ１は、ソースに印加される外部電源電圧ＶＤＤよりも高いレベルの内部電圧である電源電圧ＶＰＰをＰＭＯＳトランジスタＰＭ１自身の基板に印加し、ＮＭＯＳトランジスタＮＭ１は、ソースに印加される電源電圧ＶＳＳよりも低いレベルの内部電圧である基板電圧ＶＢＢをＮＭＯＳトランジスタＮＭ１自身の基板に印加する。
【０００７】
このように、ＭＯＳトランジスタＰＭ１、ＮＭ１のそれそれの基板に印加される電圧を、ソースに印加される電圧と異なるようにする理由は、半導体メモリ素子の性能改善とダイのサイズの縮小という目的を達成するためである。
【０００８】
ところが、基板とソースとの電圧を異にする構造を有することによって、図１Ａから分かるように、ＶＰＰからＶＳＳへの経路及びＶＤＤからＶＢＢへの経路のぞれぞれに寄生トランジスタＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）が存在することとなり、図１Ｂに示しているように、２つの寄生トランジスタＢＪＴは相互にコレクタ及びベースが接続する形態になっている。
【０００９】
次に、上記したような一般的な半導体メモリ素子の回路に、内部電圧である基板電圧ＶＢＢを供給するための内部電圧生成装置に関して、以下、図を参照して説明する。
【００１０】
図２は、従来の技術に係る内部電圧生成装置の構成を示すブロック図である。
【００１１】
図２に示しているように、従来の技術に係る内部電圧生成装置は、基準電圧ＶＢＢ＿ＲＥＦに対する基板電圧ＶＢＢのレベルを感知するレベル感知部２０と、レベル感知部２０の出力信号ＢＢＥによって制御され、周期信号ｔＯＳＣを生成する周期信号生成部２２と、周期信号ｔＯＳＣに応答して、電源電圧ＶＳＳをネガティブチャージポンピングし、基板電圧ＶＢＢを生成するチャージポンピング部２４と、半導体メモリ素子の初期動作時のように外部から印加される電源電圧ＶＤＤのレベルが安定しない間、基板電圧ＶＢＢを一定のレベルに維持するための初期化部４０とを備えている。
【００１２】
そして、初期化部４０は、電源電圧ＶＳＳの供給端にドレインが接続され、ゲートが自身のソースに接続され、自身のソースが基板電圧ＶＢＢ供給端に接続されたＮＭＯＳトランジスタＮＭ２を備えている。
【００１３】
初期化部４０は半導体メモリ素子の初期駆動時に、電源電圧ＶＤＤのレベルが安定せずにチャージポンピング部２４の駆動を信頼できない場合に基板電圧ＶＢＢを供給するためのものであり、チャージポンピング部２４に比べ駆動力が小さい。
【００１４】
以下に、図２に示した内部電源電圧生成装置の動作を簡略に説明する。
【００１５】
まず、半導体メモリ素子の初期駆動時には、電源電圧ＶＤＤが一定レベルに安定していないため、初期化部４０によってのみ基板電圧ＶＢＢが供給される。
【００１６】
初期化部４０は、電源電圧ＶＳＳと基板電圧ＶＢＢとの間にダイオード接続されたＮＭＯＳトランジスタＮＭ１を備え、基板電圧ＶＢＢのレベルがしきい電圧Ｖｔ以上に上昇しないように抑制する。
【００１７】
次いで、電源電圧ＶＤＤのレベルが上昇して安定すると、レベル感知部２０は、基準電圧ＶＢＢ＿ＲＥＦに対する基板電圧ＶＢＢの上昇を感知し、出力信号ＢＢＥをアクティブにする。
【００１８】
したがって、周期信号生成部２２は、レベル感知部２０の出力信号ＢＢＥによって制御され、アクティブになり周期信号ｔＯＳＣを生成して出力する。
【００１９】
次いで、チャージポンピング部２４は、周期信号ｔＯＳＣに応答し、電源電圧ＶＳＳをポンピングして基板電圧ＶＢＢとして供給することによって、基板電圧ＶＢＢのレベルが一定に維持されるようにする。
【００２０】
以下では半導体メモリ素子内の電源電圧レベルの変動による基板電圧ＶＢＢのレベルの変動に関して説明する。
【００２１】
図３は、電源電圧ＶＤＤの上昇による半導体メモリ素子内部の電源電圧ＶＰＰ及び基板電圧ＶＢＢのレベルの変化を示すグラフである。
【００２２】
図３において、Ｘ軸は時間をＹ軸は電圧レベルを表し、「ａ」は、チャージポンピング部２４がアクティブになり、カップリング効果による基板電圧ＶＢＢの上昇を抑制する時点での電源電圧ＶＤＤを示している。
【００２３】
図３に示されているように、電源電圧ＶＤＤが電圧ａよりも高くなるまで基板電圧ＶＢＢが上昇し、その後電源電圧ＶＤＤが電圧ａよりも高くなった後、基板電圧ＶＢＢは減少して所定の電圧ｂで安定に維持されていることがわかる。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
従来の技術に係る内部電圧生成装置は、初期化部４０を介して内部電圧である基板電圧ＶＢＢがしきい電圧Ｖｔ以上に上昇できないように制御するにもかかわらず、基板電圧ＶＢＢが上昇する。これは、電源電圧ＶＤＤよりも高く昇圧された電源電圧ＶＰＰと内部バイアスとによって発生する寄生キャパシタンスによるカップリング効果によって、基板電圧ＶＢＢの上昇を防止する初期化部４０の駆動能力が小さくなり、発生するものである。
【００２５】
また、図１Ａに示したような構成は、半導体メモリ素子の大部分の面積を占めるメモリセルアレイ領域内に存在するために、内部電圧である基板電圧ＶＢＢと他のバイアスとの間で発生する寄生キャパシタンスがより一層大きく、この寄生キャパシタによるカップリング効果によって、基板電圧ＶＢＢの上昇がより一層大きく現れる。
【００２６】
一方、基板電圧ＶＢＢが電源電圧ＶＳＳよりも高いレベルになるが、その差が図１Ｂに示しているような寄生トランジスタＢＪＴのＰ型接合部及びＮ型接合部のしきい電圧と同程度に大きくなると、ＰＮ接合が順方向にターンオンされる。
【００２７】
したがって、ＰＭＯＳトランジスタＰＭ１のソースからＮＭＯＳトランジスタＮＭ１の基板部分に向けて、また、ＰＭＯＳトランジスタＰＭ１の基板部分からＮＭＯＳトランジスタＮＭ１のソースに向けて過度の電流が流れるようになり、ラッチアップ現象が発生し、このような現象が持続すると半導体メモリ素子が破壊される。
【００２８】
本発明は、上記した従来の半導体メモリ素子における問題を解決するためになされたものであって、その目的は、ラッチアップ現象を防止できる、半導体メモリ素子の内部電圧生成装置を提供することにある。
【課題を解決するための手段】
【００２９】
上記目的を達成するため、本発明に係る半導体メモリ素子は、内部電圧と基準電圧との大小を比較した結果に応じて、電源電圧をチャージポンピングし、前記内部電圧を生成する内部電圧生成部と、前記内部電圧と前記電源電圧との大小を比較した結果に応じて、前記電源電圧を前記内部電圧として出力する初期内部電圧生成部とを備えることを特徴としている。
【００３０】
前記内部電圧は、前記電源電圧よりも低いことが好ましい。
【発明の効果】
【００３１】
本発明によれば、半導体メモリ素子の初期駆動時に、電源電圧ＶＳＳの供給端に印加された電圧で内部電圧である基板電圧ＶＢＢの供給端を駆動し、基板電圧ＶＢＢが電源電圧ＶＳＳよりも上昇することを防止してラッチアップ現象を防止することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００３３】
図４は、本発明の実施の形態に係る半導体メモリ素子内の内部電圧生成装置の構成を示すブロック図である。図４において、図２と同じ構成要素には同じ符号を付している。
【００３４】
図４を参照すると、本発明の実施の形態に係る内部電圧生成装置は、基準電圧ＶＢＢ＿ＲＥＦに対する内部電圧ＶＢＢのレベルを感知するレベル感知部２０と、レベル感知部２０の出力信号ＢＢＥによって制御され、周期信号ｔＯＳＣを生成する周期信号生成部２２と、周期信号ｔＯＳＣに応答し、電源電圧ＶＳＳをネガティブチャージポンピングして内部電圧ＶＢＢを生成するチャージポンピング部２４と、電源電圧ＶＳＳに対する内部電圧ＶＢＢのレベルを感知する初期レベル感知部５００と、初期レベル感知部５００の出力信号ＢＢ＿ＩＮＩＴに応答し、電源電圧ＶＳＳ供給端に印加された電圧で内部電圧ＶＢＢ供給端を駆動する初期ドライバー４０’とを備えている。レベル感知部２０、周期信号生成部２２、及びチャージポンピング部２４は、内部電圧を生成する内部電圧生成部を構成し、初期レベル感知部５００及び初期ドライバー４０’は、初期内部電圧生成部を構成する。
【００３５】
図５は、図４に示した初期レベル感知部５００の内部構成を示す回路図である。
【００３６】
図５に示されているように、初期レベル感知部５００は、電源電圧ＶＳＳ及び内部電圧ＶＢＢをそれぞれ印加され、第１入力信号ＶＡ及び第２入力信号ＶＢを生成する第１入力信号生成部５２０及び第２入力信号生成部５４０と、バイアス電圧Ｖ＿ｂｉａｓを印加されてアクティブになり、印加される第１及び第２入力信号ＶＡ、ＶＢを差動入力として、初期レベル感知信号ＢＢ＿ＩＮＩＴを生成する差動増幅器５６０とを備える。
【００３７】
そして、第１入力信号生成部５２０は、電源電圧ＶＳＳがゲートに入力され、電源電圧ＶＤＤをソースに印加されるＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジスタＰＭ２のドレイン及び電源電圧ＶＳＳの間に接続された抵抗Ｒ１とを備え、ＰＭＯＳトランジスタＰＭ２及び抵抗Ｒ１の接続ノードの電圧を第１入力信号ＶＡとして出力する。
【００３８】
このように第１入力信号生成部５２０は、ゲートとソースとの電位差であるゲート−ソース電圧Ｖｇｓによって、ＰＭＯＳトランジスタＰＭ２の有効抵抗値が変動することを用いて、第１入力信号ＶＡを出力する。
【００３９】
一方、第２入力信号生成部５４０は、第１入力信号生成部５２０と同様の回路構成であり、第１入力信号生成部５２０と同様に動作する。
【００４０】
次いで、初期レベル感知部５００の動作を説明するが、ここでは、第１及び第２入力信号生成部５２０、５４０内のそれぞれの抵抗Ｒ１及びＲ２の抵抗値が同じであり、ＰＭＯＳトランジスタＰＭ２及びＰＭ３のサイズが同じであると仮定する。
【００４１】
まず、内部電圧ＶＢＢが電源電圧ＶＳＳよりも上昇すると、ＰＭＯＳトランジスタＰＭ３のゲート−ソース電圧Ｖｇｓ’が、ＰＭＯＳトランジスタＰＭ２のゲート−ソース電圧Ｖｇｓよりもさらに大きくなり、ＰＭＯＳトランジスタＰＭ３の有効抵抗値がＰＭＯＳトランジスタＰＭ２の有効抵抗値よりも小さくなる。
【００４２】
したがって、第２入力信号ＶＢのレベルが第１入力信号ＶＡのレベルより高くなるため、これらが入力される差動増幅器５６０は、初期レベル感知信号ＢＢ＿ＩＮＩＴを論理レベル「Ｈ（ハイ）」として出力する。
【００４３】
次いで、内部電圧ＶＢＢのレベルが電源電圧ＶＳＳよりも低くなると、差動増幅器５６０は初期レベル感知信号ＢＢ＿ＩＮＩＴを論理レベル「Ｌ（ロー）」として出力する。
【００４４】
図６は、電源電圧ＶＤＤの変動による図４の内部電圧生成装置における内部電圧ＶＢＢの変動を示すグラフであり、Ｘ軸は時間を意味し、Ｙ軸は電圧のレベルを意味する。
【００４５】
以下に、図６を参照して、本発明の実施の形態に係る内部電圧生成装置の動作を説明する。
【００４６】
まず、外部から印加される電源電圧ＶＤＤのレベルが低く、チャージポンピング部２４の駆動が信頼できない場合、電源電圧ＶＰＰによって発生する寄生キャパシタンスによるカップリング効果によって、内部電圧ＶＢＢのレベルが上昇するようになる。
【００４７】
このように、内部電圧ＶＢＢのレベルが電源電圧ＶＳＳよりも上昇すると、初期レベル感知部５００がこれを感知し、上記したように、初期レベル感知部５００は初期レベル感知信号ＢＢ＿ＩＮＩＴをアクティブ、即ち「Ｈ」に変化させる。
【００４８】
したがって、初期ドライバー４０’は、初期レベル感知信号ＢＢ＿ＩＮＩＴに応答し、電源電圧ＶＳＳ供給端に印加された電圧ＶＳＳを内部電圧ＶＢＢ供給端に供給し、内部電圧ＶＢＢが電源電圧ＶＳＳ以上に上昇しないようにする。
【００４９】
一方、電源電圧ＶＤＤが所定の電圧ａまで上昇すると、レベル感知部２０は、基準電圧ＶＢＢ＿ＲＥＦに対する内部電圧ＶＢＢのレベルを感知し、出力信号ＢＢＥをアクティブにする。
【００５０】
次いで、周期信号生成部２２は、レベル感知部２０の出力信号ＢＢＥがアクティブになったことにより、アクティブになって周期信号ｔＯＳＣを生成して出力し、チャージポンピング部２４は、周期信号ｔＯＳＣに応答し、電源電圧ＶＳＳをネガティブポンピングして電源電圧ＶＳＳよりも低い内部電圧ＶＢＢを供給する。
【００５１】
次いで、内部電圧ＶＢＢのレベルが電源電圧ＶＳＳよりも下降し、例えば、所定の電圧ｂになると、初期レベル感知部５００がこれを感知して初期レベル感知信号ＢＢ＿ＩＮＩＴを非アクティブ、即ち「Ｌ」にし、これによって初期ドライバー４０’がターンオフされる。
【００５２】
したがって、上記した本発明に係る内部電圧生成装置を備える半導体メモリ素子は、半導体メモリ素子の初期駆動時に、電源電圧ＶＳＳの供給端に印加された電圧で内部電圧ＶＢＢの供給端を駆動し、内部電圧ＶＢＢのレベルが電源電圧ＶＳＳよりも上昇しないようにし、安定した内部電圧を生成できる。従って、図１に示したＰＮ接合部のダイオードがターンオンされるのを防止し、ラッチアップ現象の発生を抑制することができる。
【００５３】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５４】
【図１Ａ】一般的なＣＭＯＳトランジスタで具現されたインバータを示す断面図である。
【図１Ｂ】図１Ａのインバータ内の寄生トランジスタを示す回路図である。
【図２】従来の技術に係る内部電圧生成装置の構成を示すブロック図である。
【図３】電源電圧ＶＤＤの上昇による内部電圧ＶＢＢレベルの変化を示すグラフである。
【図４】本発明の実施の形態に係る半導体メモリ素子内の内部電圧生成装置の構成を示すブロック図である。
【図５】図４の初期レベル感知部の内部構成を示す回路図である。
【図６】電源電圧ＶＤＤの変動による図４の内部電圧生成装置における内部電圧ＶＢＢの変動を示す図である。
【符号の説明】
【００５５】
２０      レベル感知部
２２      周期信号生成部
２４      チャージポンピング部
４０’    初期ドライバー
５００    初期レベル感知部
５２０    第１入力信号生成部
５４０    第２入力信号生成部
５６０    差動増幅器
【図１Ａ】
2006190435.tif 000003
【図１Ｂ】
2006190435.tif 000004
【図２】
2006190435.tif 000005
【図３】
2006190435.tif 000006
【図４】
2006190435.tif 000007
【図５】
2006190435.tif 000008
【図６】
2006190435.tif 000009