(57)【要約】【課題】  絶縁性金属酸化膜をゲート絶縁膜に使用したMOSトランジスタの特性を向上させることができる半導体装置とその製造方法を提供すること。【解決手段】シリコン（半導体）基板１と、シリコン基板１の上に形成され、絶縁性金属酸化物で構成されるゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成され、シリコンを含有するゲート電極１８と、ゲート電極１８の側方のシリコン基板１０に形成され、ゲート絶縁膜１４とゲート電極１８と共にMOSトランジスタTR1を構成するソース／ドレイン領域２２とを有し、ゲート電極１８の少なくとも下面に鉄族元素を拡散させたことを特徴とする半導体装置による。【選択図】  図６
2006190800.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成され、絶縁性金属酸化物で構成されるゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、シリコンを含有するゲート電極と、
前記ゲート電極の側方の前記半導体基板に形成され、前記ゲート絶縁膜と前記ゲート電極と共にMOSトランジスタを構成するソース／ドレイン領域とを有し、
前記ゲート電極の少なくとも下面に鉄族元素を拡散させたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記鉄族元素が拡散された下側層と、該下側層よりも前記鉄族元素の濃度が低い上側層とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の下面、又は、前記ゲート電極の途中の高さの部分に、前記鉄族元素の拡散源となる拡散補助膜が形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の上に、ゲート絶縁膜として絶縁性金属酸化膜を形成する工程と、
前記ゲート絶縁膜の上にシリコンを含有したゲート電極用の第１導電膜を形成する工程と、
前記第１導電膜の中に鉄族元素を拡散させる工程と、
前記第１導電膜の上に、シリコンを含有したゲート電極用の第２導電膜を形成する工程と、
前記第１、第２導電膜をパターニングしてゲート電極にする工程と、
前記ゲート電極の側方の前記半導体基板に不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート電極、及び前記ゲート絶縁膜でMOSトランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の上に、ゲート絶縁膜として絶縁性金属酸化膜を形成する工程と、
前記ゲート絶縁膜の上に、鉄族元素の拡散源となる拡散補助膜を形成する工程と、
前記拡散補助膜の上にシリコンを含有したゲート電極用の導電膜を形成する工程と、
前記拡散補助膜を加熱することにより、前記導電膜の中に前記鉄族元素を熱拡散させる工程と、
前記導電膜をパターニングしてゲート電極にする工程と、
前記ゲート電極の側方の前記半導体基板に不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート電極、及び前記ゲート絶縁膜でMOSトランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、LSI等の半導体装置の微細化に伴い、MOS(Metal Oxide Semiconductor)トランジスタのゲート絶縁膜は一層の薄膜化が進んでいる。ゲート絶縁膜としては、二酸化シリコン(SiO2)膜や酸窒化シリコン(SiON)膜を使用するのが一般的である。しかし、これらの膜の厚さが薄くなると、絶縁性能の低下によりゲート−基板間のリーク電流が増大して消費電力が増えたり、ゲート電極にドープしたホウ素等の不純物がゲート絶縁膜を介してチャネルに達したりして、MOSトランジスタの性能や信頼性が低下するという不都合が生じる。
【０００３】
そこで、二酸化シリコン膜や酸窒化シリコン膜よりも誘電率の高い高誘電率(High-k)絶縁膜をゲート絶縁膜として使用することにより、物理的な厚さを維持しながら酸化膜換算膜厚（EOT: Effective Oxide Thickness）を薄くし、それによりMOS構造の容量値の増大を図り、MOSトランジスタの高集積化を目指すことに注目が集まっている。
【０００４】
そのような高誘電率絶縁膜にはいくつかあるが、なかでもHfSiO膜のような絶縁性金属酸化膜は、その比誘電率の高さ（約２０程度）や、シリコン結晶に対するバリアハイト、及びチャネルへの影響から、次世代のゲート絶縁膜として最も有力視されている。
【０００５】
特許文献１では、HfSiOよりなるゲート絶縁膜とポリシリコンよりなるゲート電極の間にタンタル膜を形成することにより、ゲート絶縁膜とゲート電極との間に誘電率の低い酸化シリコン膜が形成されるのを防止して、MOS構造の容量値が低下するのを抑制している。
【特許文献１】特開２００３−２０４０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、絶縁性金属酸化膜をゲート絶縁膜に使用したMOSトランジスタの特性を向上させることができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板と、前記半導体基板の上に形成され、絶縁性金属酸化物で構成されるゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、シリコンを含有するゲート電極と、前記ゲート電極の側方の前記半導体基板に形成され、前記ゲート絶縁膜と前記ゲート電極と共にMOSトランジスタを構成するソース／ドレイン領域とを有し、前記ゲート電極の少なくとも下面に鉄族元素を拡散させた半導体装置が提供される。
【０００８】
本発明によれば、ゲート電極の下面に、シリコンとの結合力が強い鉄族元素を拡散したので、ゲート電極の下面付近でシリコンと鉄族元素とが強く結合するようになる。そのため、絶縁性金属酸化物で構成されるゲート絶縁膜中の酸素は、ゲート電極中のシリコンと結合するのが困難となり、ゲート絶縁膜に留まらざるを得なくなる。その結果、ゲート絶縁膜からゲート電極に酸素が移動するのが抑制され、ゲート絶縁膜に酸素空孔が発生するのを防ぐことができるので、酸素空孔に起因するフェルミレベルピンニングと閾値電圧の上昇とを防止でき、誘電率の高いゲート絶縁膜を備えながらも消費電力の増大が抑えられたMOSトランジスタを提供することが可能となる。
【０００９】
また、本発明の別の観点によれば、半導体基板の上に、ゲート絶縁膜として絶縁性金属酸化膜を形成する工程と、前記ゲート絶縁膜の上にシリコンを含有したゲート電極用の第１導電膜を形成する工程と、前記第１導電膜の中に鉄族元素を拡散させる工程と、前記第１導電膜の上に、シリコンを含有したゲート電極用の第２導電膜を形成する工程と、前記第１、第２導電膜をパターニングしてゲート電極にする工程と、前記ゲート電極の側方の前記半導体基板に不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート電極、及び前記ゲート絶縁膜でMOSトランジスタを構成する工程と、を有する半導体装置の製造方法が提供される。
【００１０】
本発明によれば、シリコンを含有する第１導電膜の中に、シリコンと強く結合する鉄族元素を拡散させたので、ゲート絶縁膜中の酸素が第１導電膜に移動してシリコンと結合するのを防ぐことが可能になる。これにより、ゲート絶縁膜に酸素空孔が発生するのが防止され、酸素空孔に伴うフェルミレベルピンニングと閾値電圧の増大とを抑制することができるようにな。
【００１１】
更に、本発明の他の観点によれば、半導体基板の上に、ゲート絶縁膜として絶縁性金属酸化膜を形成する工程と、前記ゲート絶縁膜の上に、鉄族元素の拡散源となる拡散補助膜を形成する工程と、前記拡散補助膜の上にシリコンを含有したゲート電極用の導電膜を形成する工程と、前記拡散補助膜を加熱することにより、前記導電膜の中に前記鉄族元素を熱拡散させる工程と、前記導電膜をパターニングしてゲート電極にする工程と、前記ゲート電極の側方の前記半導体基板に不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート電極、及び前記ゲート絶縁膜でMOSトランジスタを構成する工程と、を有する半導体装置の製造方法が提供される。
【００１２】
本発明によれば、拡散補助膜を加熱することにより、導電膜の中に鉄族元素を熱拡散させるので、拡散された鉄族元素によってゲート絶縁膜中の酸素がゲート電極に移動するのが抑えられ、ゲート絶縁膜に酸素空孔が発生するのを防止することが可能となる。これにより、酸素空孔に起因するフェルミレベルピンニングや閾値電圧の上昇とを防ぐことができる。
【発明の効果】
【００１３】
本発明によれば、ゲート電極の下面にシリコンとの結合力が強い鉄族元素を拡散させたので、ゲート絶縁膜中の酸素が、ゲート電極のシリコンと結合することができなくなり、ゲート絶縁膜に留まるようになる。そのため、ゲート絶縁膜に酸素空孔が発生するのが抑えられ、酸素空孔に起因するフェルミレベルピンニングとそれに伴う閾値電圧の上昇を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００１５】
（１）予備的事項の説明
本発明の実施の形態を説明する前に、まず、予備的事項について説明する。
【００１６】
既述の高誘電率絶縁膜がゲート絶縁膜として採用される世代では、そのゲート絶縁膜に対して、EOTが１．２〜１．４nmでリーク電流が８mA/cm2以下という条件や、ゲート絶縁膜下のチャネルの移動度に対して高い値（SiO2膜の９０％以上）が要求される。このような要求を叶える高誘電率絶縁膜としては、HfSiO等の絶縁性金属酸化膜がある。
【００１７】
図１は、そのHfSiO膜をゲート絶縁膜として採用したp型MOSトランジスタTR0の断面図である。
【００１８】
そのMOSトランジスタTR0は、シリコン基板１の上に酸化シリコンよりなるバッファ層２と、HfSiOよりなるゲート絶縁膜３とを有し、そのゲート絶縁膜３の上にポリシリコンよりなるゲート電極４が形成される。
【００１９】
そして、そのゲート電極４の横には、酸化シリコン膜が絶縁性サイドウォール５として形成され、この絶縁性サイドウォール５をマスクにするイオン注入により形成されたp型ソース／ドレイン領域６がシリコン基板１の表層に形成される。
【００２０】
図２は、MOSトランジスタのゲート電圧(Vg)−ドレイン電流(Id)特性を示すグラフである。図２では、図１で説明したMOSトランジスタTR0の特性をＡで示していると共に、比較のために、ゲート絶縁膜として二酸化シリコン膜を使用したMOSトランジスタの特性をＢで示している。
【００２１】
図２に示されるように、例えばId0なるドレイン電流を得るためには、二酸化シリコン膜をゲート絶縁膜とする通常のMOSトランジスタ（グラフＢ）ではゲート電圧をVg1とすればよいのに対し、HfSiO膜をゲート絶縁膜にしたMOSトランジスタTR0（グラフＡ）では、Vg1よりも高いVg2をゲート電極に印加する必要がある。
【００２２】
このことは、ゲート絶縁膜として二酸化シリコン膜を使用する場合と比較して、HfSiO膜を使用する場合にはトランジスタの閾値電圧Vthが高くなることを意味するが、閾値電圧Vthの高電圧化はトランジスタにおける消費電力の増大を招くので、好ましくない。
【００２３】
このような閾値電圧Vthの高電圧化は、既述のようにHfSiO膜をゲート絶縁膜として使用したことに起因するが、そのメカニズムとしては色々なモデルが考えられる。そのモデルの中で、本願発明者は、図１の点線円内に示すように、ゲート絶縁膜３中のO原子がポリシリコンよりなるゲート電極４中に移動し、ゲート絶縁膜３に酸素空孔３ａが発生するというモデルに着目している。
【００２４】
そのような酸素空孔３ａは、禁制帯中に不要なエネルギ準位を形成するので、ゲート電極４に電圧を印加すると、価電子帯や導電体から移動してきたキャリアがその準位にトラップされることになる。トラップされたキャリアはフェルミレベルを固定化するように作用するため、ゲート電極４にある程度大きな電圧を印加してもドレイン電流Idが上昇せず、図２で説明したような閾値電圧の高電圧化を引き起こす。このようにしてフェルミレベルが固定化される現象は、フェルミレベルピニンング(Fermi Level Pinning)と呼ばれる。
【００２５】
このようなモデルに基づけば、ゲート絶縁膜３中のO原子がゲート電極４中に移動するのを阻止すればフェルミレベルピンニングを抑制できることになる。
【００２６】
本願発明者は、上記した考察に基づき、以下に説明するような本発明の実施の形態に想到した。
【００２７】
（２）第１実施形態
図３〜図６は、本実施形態に係る半導体装置の製造途中の断面図である。
【００２８】
最初に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
【００２９】
まず、表面が（１００）面となるp型シリコン（半導体）基板１０にSTI(Shallow Trench Isolation)用の溝１０ａを形成した後、その溝１０ａ内に二酸化シリコン膜を埋め込んで素子分離用絶縁膜１１とする。なお、素子分離構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)であってもよい。
【００３０】
続いて、素子分離絶縁膜１１で画定されるシリコン基板１０のトランジスタ形成領域に、例えばリン等のn型不純物をイオン注入し、nウエル１３を形成する。なお、そのイオン注入は、シリコン基板１０の表面に形成された不図示の熱酸化膜をスルー膜として行われ、nウエル１３を形成した後にその熱酸化膜は除去される。
【００３１】
その後に、シリコン基板１０の表面を熱酸化することにより厚さ約１nmの二酸化シリコン膜を形成し、それをバッファ層１２とする。
【００３２】
次に、図３（ｂ）に示すように、基板温度を約６００度に維持しながら、Hf(N(CH3)2)4とNOガスとを反応ガスとするMOCVD(Metal Organic CVD)法により、バッファ層１２の上にゲート絶縁膜１４としてHfSiON膜を厚さ約４nmに形成する。そのMOCVDで使用されるHf(N(CH3)2)4は室温（２０℃）で液体であるため、窒素でバブリングした後、窒素等のキャリアガスと共にシリコン基板１０の上方に導入される。そのキャリアガスとNOガスのそれぞれの流量は特に限定されないが、本実施形態ではキャリアガスの流量を約５００sccmとし、NOガスの流量を約３００sccmとする。更に、成膜雰囲気の圧力も特に限定されないが、本実施形態ではその圧力を約３０Paとする。
【００３３】
本実施形態では、そのようなゲート絶縁膜１４をシリコン基板１０の上に直接形成するのではなく、バッファ層１２の上に形成するので、シリコン基板１０の表面荒れが防止され、表面荒れによってチャネルの移動度が低下するのを防ぐことができる。
【００３４】
また、ゲート絶縁膜１４は、絶縁性金属酸化膜であればHfSiON膜に限定されない。そのような絶縁性金属酸化膜としては、HfSiON膜の他に、ZrSiON膜、AlSiON膜、TaSiON膜、TiSiON膜、及びYSiON膜がある。これらの膜のうち、TaSiON膜は、液体材料であるTPE(Tantalum Pent ethoxido: Ta(OC2H5)5)を窒素でバブリングしたガスを反応ガスとして形成され得る。また、これ以外の絶縁性金属酸化膜を成膜するガスとしては、既述のHf(N(CH3)2)4のHfをそれぞれの膜の金属元素で置換した材料を窒素でバブリングしたものが使用される。
【００３５】
その後に、窒素雰囲気中で基板温度を８００℃、処理時間を３０秒とする熱処理をゲート絶縁膜１４に対して施し、このゲート絶縁膜１４を構成するHfSiONを焼結させる。このような熱処理は、PDA(Post Deposition Anneal)とも呼ばれる。
【００３６】
次いで、図４（ａ）に示すように、減圧CVD法によりゲート絶縁膜１４の上にポリシリコン膜を厚さ約１０nmに形成し、それをゲート電極用の第１導電膜１５とする。この第１導電膜１５の成膜条件は特に限定されないが、本実施形態では、基板温度を６００℃、圧力を２７Pa、シラン（SiH4）の流量を１２０sccmとする。
【００３７】
なお、第１導電膜１５は、Si元素を含む膜であればポリシリコン膜に限定されない。そのような膜としては、ポリシリコン膜の他に、アモルファスシリコン膜、シリサイド膜、及びシリケート膜等がある。これらのうち、アモルファスシリコン膜は、シランやジシラン（Si2H6）等を反応ガスとするプラズマCVD法により形成される。また、シリサイド膜は、コバルト等の高融点金属のターゲットと、シリコンのターゲットとをシリコン基板１０の上方に別々に配置し、Ar等のスパッタガスでこれらのターゲット表面を叩き、気相中やゲート絶縁膜１４上で高融点金属とシリコンとを反応させることにより形成され得る。更に、シリケート膜は、液体材料であるトリジメチルアミノハイドロシリコン（SiH(N(CH3)2)3）をバブリング等で気化して得られたガスを反応ガスとするCVD法により形成される。
【００３８】
続いて、図４（ｂ）に示すように、加速エネルギ１５keV、ドーズ量５×１０16cm-2の条件でFe原子を第１導電膜１５にイオン注入することにより、Fe原子を第１導電膜１５の下面１５ｂにまで拡散させる。
【００３９】
Fe等の鉄族元素は、第１導電膜１５を構成するSi原子と強く結合するため、ゲート絶縁膜１４からO原子が第１導電膜１５に移動しようとしても、O原子はその結び手となるSiと結合することができず、ゲート絶縁膜１４中に留まらざるを得ない。そのため、ゲート絶縁膜１４に酸素空孔が発生し難くなり、既述のような酸素空孔に伴うフェルミレベルピンニングを抑制することが可能となる。
【００４０】
但し、第１導電膜１５の厚さが厚すぎると、イオン注入により第１導電膜１５の下面１５ｂにまでO原子を至らしめることが技術的に困難となり、下面付近のSi原子がO原子と結びつく恐れがある。これを防ぐには、イオン注入でFe原子を到達させ得る最大深さ、例えば３０nm以下の厚さに第１導電膜１５を形成すればよい。
【００４１】
一方、第１導電膜１５の厚さが薄すぎると、高い運動エネルギを持ったFe原子を第１導電膜１５の下面１５ｂで止めることが困難となり、ゲート絶縁膜１４中にFeが注入される恐れが生じる。従って、第１導電膜１５の厚さの下限は、Feの到達距離を技術的に制御可能な厚さ、例えば５nmに設定されるのが好ましい。
【００４２】
また、上記では鉄族元素としてFeを挙げたが、CoやNi等の他の鉄族元素を第１導電膜１５にイオン注入しても上記と同様の利点を得ることができる。
【００４３】
次いで、図５（ａ）に示すように、基板温度６００℃、圧力２７Pa、及びシラン（SiH4）流量１２０sccmとする成膜条件を採用して、第１導電膜１５の上にポリシリコン膜を厚さ約１００nmに形成し、それをゲート電極用の第２導電膜１６とする。第１導電膜１５と同様に、第２導電膜１６はSi元素を含む膜であればポリシリコン膜に限定されず、アモルファスシリコン膜、シリサイド膜、又はシリケート膜を第２導電膜１６として形成してもよい。
【００４４】
その後に、窒素雰囲気中で基板温度を約１０５０℃、及び処理時間を約１秒とする熱処理を第１、第２導電膜１５、１６に対して施す。このような熱処理の結果、第１導電膜１５にイオン注入されていたFe原子と、第１導電膜１５を構成するSi原子との結合が一層強固になる。そのため、HfSiONで構成されるゲート絶縁膜１４のO原子が第１導電膜１５に移動するのをより確実に防止することが可能となるので、ゲート絶縁膜１４中に酸素空孔が一層発生し難くなり、フェルミレベルピンニングを効果的に抑止することができる。
【００４５】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
【００４６】
まず、フォトリソグラフィにより第１、第２導電膜１５、１６をパターニングすることにより、上側層１６ａと、下面にFeが拡散された下側層１５ａとで構成されるゲート電極１８を形成する。そのパターニングでは、ゲート電極１８の下のゲート絶縁膜１４とバッファ層１２もエッチングされてゲート電極形状にパターニングされる。
【００４７】
続いて、このゲート電極１８をマスクにしながら、ボロン等のp型不純物をシリコン基板１０にイオン注入し、p型ソース／ドレインエクステンション２０を形成する。
【００４８】
次いで、図６（ａ）に示すように、二酸化シリコン膜を全面に形成してそれをエッチバックすることにより、ゲート電極１８の横に絶縁性サイドウォール２１として残す。そして、この絶縁性サイドウォール２１をマスクにするイオン注入により、ゲート電極１８の側方のシリコン基板１０にボロン等のp型不純物を注入して、p型ソース／ドレイン領域２２を形成する。
【００４９】
このとき、ゲート電極１８にもボロンが注入されるが、ゲート絶縁膜１４を構成するHfSiON膜中の窒素により、ボロンがゲート絶縁膜１４の下のシリコン基板１０に突き抜けるのを防止でき、突き抜けた窒素に起因してチャネルの電気的特性が劣化するのを抑制することができる。但し、このような利点が不要の場合や、n型MOSトランジスタのようにゲート電極にボロンを注入しない場合には、ゲート絶縁膜１４に窒素を含有させる必要は無く、例えばHfSiOをゲート絶縁膜１４としてもよい。
【００５０】
その後に、窒素雰囲気中で基板温度を約１０５０℃、処理時間を１秒とする活性化アニールをp型ソース／ドレイン領域２２に対して行い、p型ソース／ドレイン領域２２に拡散されたボロンを活性化させる。なお、図５（ａ）で説明した工程では、第１導電膜１５を加熱してFe原子とSi原子との結合力を高めるようにしたが、その工程を上記の活性化アニールで代用してもよい。
【００５１】
続いて、図６（ｂ）に示すように、スパッタ法によりコバルト膜を全面に形成した後、そのコバルト膜に対して熱処理を行うことにより、コバルトとシリコンとを反応させ、p型ソース／ドレイン領域２２の表層にコバルトシリサイド層２３を形成する。そのコバルトシリサイド層２３は、ゲート電極１８の表層にも形成され、それによりゲート電極１８はポリサイド構造となる。
【００５２】
その後に、素子分離絶縁膜１１等の上で未反応となっているコバルト膜をウエットエッチングして除去する。
【００５３】
ここまでの工程により、p型MOSトランジスタTR1の基本構造が完成したことになる。この後は、このトランジスタTR1を覆う一層目の層間絶縁膜を形成し、p型ソース／ドレイン領域２２と電気的に接続される導電性プラグをその層間絶縁膜に形成する工程に移るが、その詳細については省略する。
【００５４】
以上説明した本実施形態によれば、図４（ｂ）で説明したように、ゲート絶縁膜用の第１導電膜１５にFe原子をイオン注入し、そのFe原子を第１導電膜１５の下面１５ｂにまで至らしめた。Fe原子は、ポリシリコンよりなる第１導電膜１５のSi原子との結合エネルギが高いため、HfSiON膜よりなるゲート絶縁膜１４中のO原子が、第１導電膜１５中のSi原子と結合する余地が無くなる。そのため、O原子がゲート絶縁膜１４中に留まらざるを得なくなるので、O原子の第１導電膜１５への移動が阻止され、酸素空孔がゲート絶縁膜１４に発生し難くなる。これにより、ゲート絶縁膜１４における酸素空孔に起因するフェルミレベルピンニングが抑制されるので、ゲート絶縁膜１４として高誘電率のHfSiON膜を使用しても、MOSトランジスタTR1の閾値電圧の上昇を防ぐことが可能となり、消費電力の抑えられたMOSトランジスタTR1を提供することが可能となる。
【００５５】
更に、図５（ａ）で説明したように、第１、第２導電膜１５、１６に対して熱処理を施すことにより、第１導電膜１５に注入されたFe原子とSi原子との結合を促進させ、Si原子をO原子と結合させ難くしたので、ゲート絶縁膜１４中のO原子がより一層第１導電膜１５に移動し難くなり、上記したフェルミレベルピンニングを効果的に抑止することが可能となる。
【００５６】
なお、既述の特許文献１では、ゲート絶縁膜とゲート電極との間にタンタル膜を形成しているが、タンタルは、鉄族元素と比較してSi原子との結合力が弱い。そのため、ゲート絶縁膜中のO原子がゲート電極中のSi原子と結合し易くなり、ゲート絶縁膜に酸素空孔が発生するので、タンタルを用いたのでは、本実施形態のようなフェルミレベルピンニングの抑制は期待できない。
【００５７】
（３）第２実施形態
第１実施形態では、図４（ｂ）で説明したように、イオン注入により第１導電膜１５に鉄族元素を導入した。これに対し、本実施形態では、熱拡散により鉄族元素を第１導電膜１５に導入する。
【００５８】
図７〜図９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【００５９】
最初に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００６０】
まず、第１実施形態に従って図３（ａ）〜図４（ａ）の工程を行う。そして、図７（ａ）に示すように、スパッタ法により第１導電膜１５の上にNi膜を厚さ約０．１〜１０nmに形成し、それを鉄族元素の拡散源となる拡散補助膜２５とする。拡散補助膜２５はNi膜に限定されず、鉄族元素よりなる他の膜、例えばFe膜やCo膜を拡散補助膜２５として形成してもよい。更に、拡散補助膜２５の成膜方法もスパッタ法に限定されず、CVD法で拡散補助膜２５を成膜してもよい。
【００６１】
次に、図７（ｂ）に示すように、拡散補助膜２５に対して熱処理を施すことにより、拡散補助膜２５のNi原子を第１導電膜１５に熱拡散させ、そのNi原子を第１導電膜１５の下面１５ｂにまで至らしめる。この熱処理条件は特に限定されないが、本実施形態では窒素雰囲気中で基板温度４００℃、処理時間１０分とする。
【００６２】
第１実施形態で説明したように、第１導電膜１５内に拡散したNi等の鉄族元素は、ポリシリコンよりなる第１導電膜１５のSi原子と強く結合するため、HfSiONよりなるゲート絶縁膜１４中のO原子が第１導電膜１５に移動しようとしても、O原子がSi原子に結合することができない。従って、O原子がゲート絶縁膜１４中に留まらざるを得なくなるので、ゲート絶縁膜１４中に酸素空孔が発生し難くなり、酸素空孔に伴うフェルミレベルピンニングを防止することが可能となる。
【００６３】
次に、図８（ａ）に示すように、第１実施形態と同じ成膜条件を採用して、拡散補助膜２５の上に第２導電膜１６としてポリシリコン膜を厚さ約１００nmに形成する。
【００６４】
続いて、図８（ｂ）に示すように、フォトリソグラフィにより第１、第２導電膜１６と拡散補助膜２５とをパターニングして、上側層１６ａ、拡散補助膜２５、及び下面にFeが拡散された下側層１５ａとで構成されるゲート電極１８を形成する。そのパターニングでは、ゲート電極１８の下のゲート絶縁膜１４とバッファ層１２もエッチングされてゲート電極形状にパターニングされる。
【００６５】
続いて、このゲート電極１８をマスクにしながら、ボロン等のp型不純物をシリコン基板１０に形成し、p型ソース／ドレインエクステンション２０を形成する。
【００６６】
この後は、第１実施形態で説明した図６（ａ）、（ｂ）の工程を行うことにより、図９に示すようなp型MOSトランジスタTR2の基本構造を完成させる。
【００６７】
そのトランジスタTR2によれば、拡散補助膜２５から下側層１５ａに熱拡散したNi原子が、ポリシリコンよりなる下側層１５ａのSi原子と強く結合するので、HfSiOよりなるゲート絶縁膜１４中のO原子が下側層１５ａにおいてSi原子と結合し難くなる。これにより、O原子はゲート絶縁膜１４中に留まらざるを得なくなるので、ゲート絶縁膜１４に酸素空孔が発生し難くなる。その結果、酸素空孔に起因するフェルミレベルピンニングが抑制されるので、トランジスタTR2の閾値電圧が上昇するのを防ぐことが可能となり、トランジスタTR2における消費電力の増大を抑制できるようになる。
【００６８】
（４）第３実施形態
第２実施形態では、図９に示したように、ゲート電極１８の途中の高さの部分に拡散補助膜２５を形成した。これに対し、本実施形態では、その拡散補助膜２５をゲート絶縁膜１４の上に形成する。
【００６９】
図１０〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態や第２実施形態で説明した要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
【００７０】
最初に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【００７１】
まず、第１実施形態に従って図３（ａ）、（ｂ）の工程を行う、そして、図１０（ａ）に示すように、ゲート絶縁膜１４の上にスパッタ法により拡散補助膜２５としてNi膜を厚さ約０．１〜１０nmに形成する。Ni膜に代えて、他の鉄族元素よりなる膜、例えばFe膜やCo膜を拡散補助膜２５として形成してもよい。
【００７２】
続いて、図１０（ｂ）に示すように、基板温度６００℃、圧力２７Pa、及びシラン（SiH4）流量１２０sccmとする成膜条件を採用して、拡散補助膜２５の上にポリシリコン膜を厚さ約１００nmに形成し、それをゲート電極用の導電膜２６とする。その導電膜２６は、Si元素を含む膜であればポリシリコン膜に限定されず、アモルファスシリコン膜、シリサイド膜、又はシリケート膜であってもよい。
【００７３】
次いで、図１１（ａ）に示すように、窒素雰囲気中で基板温度４００℃、処理時間を１０分とする熱処理を拡散補助膜２５に対して施し、拡散補助膜２５の中のNi原子を導電膜２６に熱拡散させる。
【００７４】
次に、図１１（ｂ）に示すように、フォトリソグラフィにより導電膜２６をパターニングしてゲート電極２６ａを形成する。そのフォトリソグラフィでは、拡散補助膜２５、ゲート絶縁膜１４、及びバッファ層１２もエッチングされ、これらの膜がゲート電極形状にパターニングされる。
【００７５】
そして、ゲート電極２６ａをマスクにしながら、ボロン等のp型不純物をシリコン基板１０に形成し、p型ソース／ドレインエクステンション２０を形成する。
【００７６】
この後は、第１実施形態で説明した図６（ａ）、（ｂ）の工程を行うことにより、図１２に示すようなp型MOSトランジスタTR3の基本構造を完成させる。
【００７７】
このトランジスタTR3によれば、拡散補助膜２５からゲート電極２６ａに拡散したNi原子が、ゲート電極２６ａ中のSi原子と強く結合するため、HfSiOよりなるゲート絶縁膜１４中のO原子が上記のSi原子と結合するのが妨げられる。その結果、O原子はゲート絶縁膜１４内に留まることになり、酸素空孔がゲート絶縁膜１４に発生せず、酸素空孔に伴うフェルミレベルピンニングと閾値電圧の上昇とを抑制することが可能となる。
【００７８】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記ではp型MOSトランジスタTR1〜TR3を作製したが、これらに代えてn型MOSトランジスタを形成してもよい。
【００７９】
以下に、本発明の特徴を付記する。
【００８０】
（付記１）  半導体基板と、
前記半導体基板の上に形成され、絶縁性金属酸化物で構成されるゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、シリコンを含有するゲート電極と、
前記ゲート電極の側方の前記半導体基板に形成され、前記ゲート絶縁膜と前記ゲート電極と共にMOSトランジスタを構成するソース／ドレイン領域とを有し、
前記ゲート電極の少なくとも下面に鉄族元素を拡散させたことを特徴とする半導体装置。
【００８１】
（付記２）  前記ゲート電極は、前記鉄族元素が拡散された下側層と、該下側層よりも前記鉄族元素の濃度が低い上側層とを有することを特徴とする付記１に記載の半導体装置。
【００８２】
（付記３）  前記下側層の厚さは５nm以上３０nm以下であることを特徴とする付記２に記載の半導体装置。
【００８３】
（付記４）  前記ゲート電極の下面、又は、前記ゲート電極の途中の高さの部分に、前記鉄族元素の拡散源となる拡散補助膜が形成されたことを特徴とする付記１に記載の半導体装置。
【００８４】
（付記５）  前記拡散補助膜は、前記鉄族元素よりなることを特徴とする付記４に記載の半導体装置。
【００８５】
（付記６）前記拡散補助膜の厚さは０．１nm以上１０nm以下であることを特徴とする付記４に記載の半導体装置。
【００８６】
（付記７）  前記鉄族元素は、Fe、Co、及びNiのいずれかであることを特徴とする付記１に記載の半導体装置。
【００８７】
（付記８）  前記絶縁性金属酸化膜は、Hf、Zr、Ta、Ti、及びYのいずれかの酸化物よりなる絶縁膜であることを特徴とする付記１に記載の半導体装置。
【００８８】
（付記９）  前記ゲート電極は、ポリシリコン、アモルファスシリコン、シリサイド、及びシリケートのいずれかで構成されることを特徴とする付記１に記載の半導体装置。
【００８９】
（付記１０）  半導体基板の上に、ゲート絶縁膜として絶縁性金属酸化膜を形成する工程と、
前記ゲート絶縁膜の上にシリコンを含有したゲート電極用の第１導電膜を形成する工程と、
前記第１導電膜の中に鉄族元素を拡散させる工程と、
前記第１導電膜の上に、シリコンを含有したゲート電極用の第２導電膜を形成する工程と、
前記第１、第２導電膜をパターニングしてゲート電極にする工程と、
前記ゲート電極の側方の前記半導体基板に不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート電極、及び前記ゲート絶縁膜でMOSトランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００９０】
（付記１１）  前記鉄族元素を拡散させる工程は、前記第１導電膜に該鉄族元素をイオン注入することにより行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【００９１】
（付記１２）  前記イオン注入の後に、前記第１導電膜を加熱する工程を有することを特徴とする付記１１に記載の半導体装置の製造方法。
【００９２】
（付記１３）  前記ソース／ドレイン領域の前記不純物の活性化アニールを行う工程を有し、前記活性化アニールが前記第１導電膜を加熱する工程を兼ねることを特徴とする付記１２に記載の半導体装置の製造方法。
【００９３】
（付記１４）  前記鉄族元素を拡散させる工程は、前記第１導電膜の上に該鉄族元素の拡散源となる拡散補助膜を形成する工程と、該拡散補助膜を加熱して前記鉄族元素を前記第１導電膜の中に熱拡散させる工程とを有し、
前記第２導電膜を形成する工程は、前記鉄族元素の前記供給膜の上に前記第２導電膜を形成することにより行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【００９４】
（付記１５）  前記鉄族元素を拡散させる工程において、前記第１導電膜の下面にまで前記鉄族元素を拡散させることを特徴とする付記１０に記載の半導体装置の製造方法。
【００９５】
（付記１６）  半導体基板の上に、ゲート絶縁膜として絶縁性金属酸化膜を形成する工程と、
前記ゲート絶縁膜の上に、鉄族元素の拡散源となる拡散補助膜を形成する工程と、
前記拡散補助膜の上にシリコンを含有したゲート電極用の導電膜を形成する工程と、
前記拡散補助膜を加熱することにより、前記導電膜の中に前記鉄族元素を熱拡散させる工程と、
前記導電膜をパターニングしてゲート電極にする工程と、
前記ゲート電極の側方の前記半導体基板に不純物を注入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート電極、及び前記ゲート絶縁膜でMOSトランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００９６】
（付記１７）  前記鉄族元素として、Fe、Co、及びNiのいずれかを採用することを特徴とする付記１０又は１６に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９７】
【図１】図１は、HfSiO膜をゲート絶縁膜として採用したMOSトランジスタTrの断面図である。
【図２】図２は、MOSトランジスタのゲート電圧(Vg)−ドレイン電流(Id)特性を示すグラフである。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図７】図７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図８】図８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図９】図９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１０】図１０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１１】図１１は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１２】図１２は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【符号の説明】
【００９８】
１、１０…シリコン基板、２、１２…バッファ層、３、１４…ゲート絶縁膜、４、１８、２６ａ…ゲート電極、５、２１…絶縁性サイドウォール、６、２２…ソース／ドレイン領域、１０ａ…溝、１１…素子分離絶縁膜、１５…第１導電膜、１６…第２導電膜、２０…p型ソース／ドレインエクステンション、２３…コバルトシリサイド層、２５…拡散補助膜、２６…導電膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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