(57)【要約】【課題】メモリセルの素子領域幅の減少による素子特性の劣化を防止できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板１上に形成された素子分離領域７ａ、素子分離領域７ａによって区画された素子領域６ａ、素子領域６ａ上に形成されたゲート絶縁膜３ａ、ゲート絶縁膜３ａ上に形成されたゲート電極４ａを有する。さらに、半導体基板１上に形成された素子分離領域７ｂ、素子分離領域７ｂによって区画された素子領域６ｂ、素子領域６ｂ上に形成されたゲート絶縁膜３ｂ、ゲート絶縁膜３ｂ上に形成されたゲート電極４ｂを有する。素子分離領域７ａと素子領域６ａとの間にはシリコン酸化膜８ａが形成され、素子分離領域７ｂと素子領域６ｂとの間にはシリコン酸化膜８ｂが形成されている。素子分離領域７ａの幅は素子分離領域７ｂの幅よりも狭く、シリコン酸化膜８ａの膜厚は、シリコン酸化膜８ｂの膜厚よりも薄い。【選択図】      図２
2006196838.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１素子分離領域と、
前記第１素子分離領域によって区画された第１素子領域と、
前記第１素子領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板上に形成された第２素子分離領域と、
前記第２素子分離領域によって区画された第２素子領域と、
前記第２素子領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第１素子分離領域と前記第１素子領域との間に形成された第１酸化膜と、
前記第２素子分離領域と前記第２素子領域との間に形成された第２酸化膜とを具備し、
前記第１素子分離領域の幅は前記第２素子分離領域の幅よりも狭く、前記第１酸化膜の膜厚は、前記第２酸化膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された第１素子分離領域と、
前記第１素子分離領域によって区画された第１素子領域と、
前記第１素子領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板上に形成された第２素子分離領域と、
前記第２素子分離領域によって区画された第２素子領域と、
前記第２素子領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を具備し、
前記第１素子分離領域の幅は前記第２素子分離領域の幅よりも狭く、
前記第１素子領域のチャネル幅方向において、前記第１ゲート絶縁膜に接する前記第１ゲート電極の幅は、前記第１ゲート絶縁膜に接する前記第１素子領域の幅よりも狭く、
前記第２素子領域のチャネル幅方向において、前記第２ゲート絶縁膜に接する前記第２ゲート電極の幅は、前記第２ゲート絶縁膜に接する前記第２素子領域の幅よりも狭く、
前記第１素子領域のチャネル幅方向における、前記第１素子領域の端から前記第１ゲート電極の端までの水平方向の距離は、前記第２素子領域のチャネル幅方向における、前記第２素子領域の端から前記第２ゲート電極の端までの水平方向の距離よりも小さいことを特徴とする半導体装置。
【請求項３】
前記第１素子分離領域と前記第１素子領域との間に形成された第１酸化膜と、
前記第２素子分離領域と前記第２素子領域との間に形成された第２酸化膜とをさらに具備し、
前記第１酸化膜の膜厚は、前記第２酸化膜の膜厚よりも薄いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１素子領域のチャネル幅方向の前記第１ゲート絶縁膜の端部において、前記第１ゲート絶縁膜の膜厚が厚くなる部分の、前記第１ゲート電極端からの水平方向の距離が、前記第２素子領域のチャネル幅方向の前記第２ゲート絶縁膜の端部において、前記第２ゲート絶縁膜の膜厚が厚くなる部分の、前記第２ゲート電極端からの水平方向の距離よりも小さいことを特徴とする請求項１または３に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜となる膜、ゲート電極となる膜を形成する工程と、
前記ゲート電極となる膜、前記ゲート絶縁膜となる膜、前記半導体基板を除去して第１、第２素子分離溝を形成し、前記第１素子分離溝により区画された第１素子領域、第１ゲート絶縁膜、第１ゲート電極を形成すると同時に、前記第２素子分離溝により区画された第２素子領域、第２ゲート絶縁膜、第２ゲート電極を形成する工程と、
ラジカル酸素を含む雰囲気で酸化を行い、前記第１素子領域の側壁に第１酸化膜を形成すると同時に、前記第２素子領域の側壁に第２酸化膜を形成する工程とを具備し、
前記第１素子分離溝の幅は前記第２素子分離溝の幅よりも狭く、前記第１酸化膜の膜厚は、前記第２酸化膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子領域の半導体基板側壁及びゲート電極の側壁に形成された酸化膜を有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置を構成する複数の素子（トランジスタ）は、半導体基板上に形成された素子分離領域によって互いに区画されている。これらの素子はそれぞれの機能に応じて要求される特性が異なり、その特性に応じて素子領域や素子分離領域の寸法も異なるものとなる。
【０００３】
例えば、フローティングゲート電極とコントロールゲート電極の二層ゲート電極を有する不揮発性半導体メモリを例にとると、メモリセルは記憶容量を大きくするために素子領域および素子分離領域をできるだけ微細にすることが要求される一方、メモリセルを駆動するための周辺回路を構成する周辺トランジスタは、それぞれ要求される電気的特性に応じた素子領域および素子分離領域の大きさが許容される。例えば、高電圧を駆動するトランジスタなどは、リーク電流を抑えるためにメモリセルよりも大きな素子領域および素子分離領域によって形成されている。
【０００４】
こうしたメモリセルや周辺トランジスタの形成において、素子分離溝の形成後に、素子領域となる半導体基板側壁を酸化して、素子分離溝の形成時に半導体基板に生じたエッチングダメージを回復し、素子領域に形成された不純物の接合リーク電流を抑制する技術がある。この技術について、ＮＡＮＤ型不揮発性メモリを例として、図面を用いて説明する。
【０００５】
図１１（ａ）にメモリセルのチャネル幅方向の断面図を示し、図１１（ｂ）に周辺トランジスタのチャネル幅方向の断面図を示す。
【０００６】
本例におけるＮＡＮＤ型不揮発性メモリは、以下のような製造方法により形成される。まず、シリコン基板中１０１にメモリセルのウェル、チャネル領域１０２ａと、周辺トランジスタのウェル、チャネル領域１０２ｂを形成するための不純物イオン注入後、ゲート絶縁膜１０３を形成する。次に、ゲート絶縁膜１０３上に、メモリセルのフローティングゲート電極、および周辺トランジスタと選択トランジスタのゲート電極となる多結晶シリコンからなる第１ゲート電極層を形成する。その後、第１ゲート電極層上に素子分離領域を形成する際のマスク材（図示せず）を形成する。そして、リソグラフィー法により素子領域を保護するレジスト膜をパターニングし、マスク材、第１ゲート電極層、ゲート絶縁膜１０３、シリコン基板１０１の順にエッチングを行い、メモリセルの素子領域１０６ａ、周辺トランジスタの素子領域１０６ｂをそれぞれ区画するための、メモリセルの素子分離領域１０７ａとなる溝、周辺トランジスタの素子分離領域１０７ｂとなる溝を形成する。
【０００７】
次に、熱酸化によってシリコン基板１０１の表面を酸化し、メモリセルの素子分離領域１０７ａとなる溝の表面にシリコン酸化膜１０８ａを、周辺トランジスタの素子分離領域１０７ｂとなる溝の表面にシリコン酸化膜１０８ｂを形成する。この熱酸化により同時に、メモリセルのゲート電極１０４ａの側壁にシリコン酸化膜１０９ａが形成され、周辺トランジスタのゲート電極１０４ｂの側壁にシリコン酸化膜１０９ｂが形成される。
【０００８】
その後、素子分離領域となる溝中に素子分離絶縁膜１１０を形成し、ＣＭＰによって平坦化した後、マスク材を除去し、必要に応じてエッチングによりメモリセル部の素子分離絶縁膜１１０の高さを下げた後、ゲート間絶縁膜１１１を形成する。
【０００９】
次に、周辺トランジスタと選択トランジスタにおいてゲート間絶縁膜１１１の一部を除去し、メモリセルの制御ゲート電極１１２ａとなる多結晶シリコンとシリサイドの積層膜からなる第２ゲート電極層を形成する。ここで、周辺トランジスタと選択トランジスタにおいては、第１ゲート電極層と第２ゲート電極層は電気的に接続されている。次に、リソグラフィーによりゲート電極をパターニングし、第２ゲート電極、ゲート間絶縁膜、第１ゲート電極の順にエッチングを行い、ゲート電極を形成する。
【００１０】
その後、層間絶縁膜１１４を形成し、一般的に知られた手法を用いてソース、ドレイン拡散層、コンタクト電極１１５、配線１１６を形成して、図１１（ａ）、図１１（ｂ）に示す、メモリセルおよび周辺トランジスタが形成される。
【００１１】
素子領域１０６ａ、１０６ｂの側壁部分にそれぞれ形成されるシリコン酸化膜１０８ａ，１０８ｂは、例えば１０３５℃のドライ酸化で膜厚４ｎｍ形成される。このときの素子領域、ゲート絶縁膜、ゲート電極の拡大図を図１２（ａ）、図１２（ｂ）に示す。
【００１２】
素子領域１０６ｂの側壁部分に形成される酸化膜１０８ｂの膜厚Ｔ’ｓｂは、周辺トランジスタの接合リーク電流を抑制するのに必要なだけ行われるが、メモリセルにとって過剰な酸化であっても、メモリセルの素子領域１０６ａの側壁部分に形成される酸化膜１０８ａの膜厚Ｔ’ｓａはＴ’ｓｂと同じ膜厚が形成される。このため、メモリセルの微細化が進むと、メモリセルにとっては、素子領域１０６ａの幅が必要以上に小さくなってしまう結果、素子特性が劣化する問題があった。
【００１３】
また、素子領域の側壁部分を酸化する際、第１ゲート電極層の側壁部分も酸化されてしまう。第１ゲート電極は多結晶シリコンで形成されるため、単結晶シリコンであるシリコン基板よりも酸化が速く進む。この結果、ゲート電極が制御できるチャネル領域の幅は素子領域の幅より小さくなる。この第１ゲート電極層の側壁部分が酸化されてしまう量、すなわちメモリセルにおける膜厚Ｔ’ｇａと周辺トランジスタにおける膜厚Ｔ’ｇｂは同じである。周辺トランジスタは素子領域１０６ｂの幅が大きいためこの第１ゲート電極層の側壁部分が酸化される影響は小さいが、メモリセルは素子領域１０６ａの幅が小さいため、この第１ゲート電極層の側壁部分が酸化されることよって実効的なチャネル領域の幅が減少してしまう結果、素子特性が劣化する問題があった。
【００１４】
熱酸化によってシリコン基板の側壁とゲート電極の側壁を酸化すると、多結晶シリコンであるゲート電極の酸化速度が単結晶シリコンであるシリコン基板の酸化速度よりも速いため、ゲート電極の方がシリコン基板よりも多く酸化される。このため、メモリセルのゲート電極１０４ａの端はシリコン基板に形成された素子領域１０６ａの端よりもＬ’ａだけ内側に位置する。同様に、周辺トランジスタのゲート電極１０４ｂの端はシリコン基板に形成された素子領域１０６ｂの端よりも距離Ｌ’ｂだけ内側に位置する。なお、距離Ｌ‘ａと距離Ｌ’ｂは同じ値である。
【００１５】
また、素子領域の側壁部分を酸化する際、酸化剤はゲート絶縁膜中を拡散するため、ゲート絶縁膜に横方向から酸化が入り、楔状の酸化膜が形成されてしまう。この楔状に形成される酸化膜の形状はメモリセルと周辺トランジスタにおいて同じである。すなわち、メモリセルの素子領域１０６ａ端から楔状の酸化膜が形成されている水平方向の距離Ｂ’ｓａは、周辺トランジスタの素子領域１０６ｂ端から楔状の酸化膜が形成されている水平方向の距離Ｂ’ｓｂと同じである。同様に、メモリセルのゲート電極１０４ａ端から楔状の酸化膜が形成されている水平方向の距離Ｂ’ｇａは、周辺トランジスタのゲート電極１０４ｂ端から楔状の酸化膜が形成されている水平方向の距離Ｂ’ｇｂと同じである。
【００１６】
また、メモリセルの素子領域１０６ａ端に楔状に形成された酸化膜の角度θ’ｓａは、周辺トランジスタの素子領域１０６ｂ端に楔状に形成された酸化膜の角度θ’ｓｂと同じである。同様に、メモリセルのゲート電極１０４ａ端に楔状に形成された酸化膜の角度θ’ｇａは、周辺トランジスタのゲート電極１０４ｂ端に楔状に形成された酸化膜の角度θ’ｇｂと同じである。周辺トランジスタは素子領域の幅が大きいためこの楔状の酸化膜の影響は小さいが、メモリセルは素子領域の幅が小さいためこの楔状の酸化膜によってゲート絶縁膜の実効的な厚さが増加してしまう結果、素子特性が劣化する問題があった。
【００１７】
この問題を解決するため、メモリセルと周辺トランジスタの素子分離領域の形成を別に行い、素子領域の側壁に対する酸化を別にわけて行うこともできるが、その場合、素子分離領域の形成を二回行わなければならず、作りわけの境界の面積が増えること、および、製造工程が増えることにより、製造コストが増大する問題があった。
【００１８】
なお、特許文献１には、多結晶シリコン層、シリコン基板をエッチングして素子分離用溝を形成した後、シリコン基板と多結晶シリコン層の露出面に厚さ５ｎｍのシリコン酸化膜を熱酸化法で形成することが記載されている。しかしながら、この提案においてもメモリセルの素子特性が劣化する問題を解決することはできなかった。
【特許文献１】特開２００４−１８６１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこでこの発明は、前記課題に鑑みてなされたものであり、接合リーク電流を抑制するために周辺トランジスタに対して十分な酸化を行ってエッチングダメージの除去を行うのと同時に、メモリセルに対しては必要とされる酸化量に押さえることができ、メモリセルの素子領域幅の減少による素子特性の劣化を防止できる半導体装置を提供することを目的とする。また、メモリセルの素子領域側壁に形成される酸化膜厚を、周辺トランジスタの素子領域側壁に形成される酸化膜厚よりも薄くする構造を１回の酸化工程で形成することにより、製造コストの上昇なく上記目的を達成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前記目的を達成するために、この発明の一実施形態の半導体装置は、半導体基板と、前記半導体基板上に形成された第１素子分離領域と、前記第１素子分離領域によって区画された第１素子領域と、前記第１素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記半導体基板上に形成された第２素子分離領域と、前記第２素子分離領域によって区画された第２素子領域と、前記第２素子領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第１素子分離領域と前記第１素子領域との間に形成された第１酸化膜と、前記第２素子分離領域と前記第２素子領域との間に形成された第２酸化膜とを具備し、前記第１素子分離領域の幅は前記第２素子分離領域の幅よりも狭く、前記第１酸化膜の膜厚は、前記第２酸化膜の膜厚よりも薄いことを特徴とする。
【００２１】
この発明の他の実施形態の半導体装置は、半導体基板と、前記半導体基板上に形成された第１素子分離領域と、前記第１素子分離領域によって区画された第１素子領域と、前記第１素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記半導体基板上に形成された第２素子分離領域と、前記第２素子分離領域によって区画された第２素子領域と、前記第２素子領域上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを具備し、前記第１素子分離領域の幅は前記第２素子分離領域の幅よりも狭く、前記第１素子領域のチャネル幅方向において、前記第１ゲート絶縁膜に接する前記第１ゲート電極の幅は、前記第１ゲート絶縁膜に接する前記第１素子領域の幅よりも狭く、前記第２素子領域のチャネル幅方向において、前記第２ゲート絶縁膜に接する前記第２ゲート電極の幅は、前記第２ゲート絶縁膜に接する前記第２素子領域の幅よりも狭く、前記第１素子領域のチャネル幅方向における、前記第１素子領域の端から前記第１ゲート電極の端までの水平方向の距離は、前記第２素子領域のチャネル幅方向における、前記第２素子領域の端から前記第２ゲート電極の端までの水平方向の距離よりも小さいことを特徴とする。
【００２２】
この発明の一実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜となる膜、ゲート電極となる膜を形成する工程と、前記ゲート電極となる膜、前記ゲート絶縁膜となる膜、前記半導体基板を除去して第１、第２素子分離溝を形成し、前記第１素子分離溝により区画された第１素子領域、第１ゲート絶縁膜、第１ゲート電極を形成すると同時に、前記第２素子分離溝により区画された第２素子領域、第２ゲート絶縁膜、第２ゲート電極を形成する工程と、ラジカル酸素を含む雰囲気で酸化を行い、前記第１素子領域の側壁に第１酸化膜を形成すると同時に、前記第２素子領域の側壁に第２酸化膜を形成する工程とを具備し、前記第１素子分離溝の幅は前記第２素子分離溝の幅よりも狭く、前記第１酸化膜の膜厚は、前記第２酸化膜の膜厚よりも薄いことを特徴とする。
【発明の効果】
【００２３】
この発明によれば、接合リーク電流を抑制するために周辺トランジスタに対して十分な酸化を行ってエッチングダメージの除去を行うのと同時に、メモリセルに対しては必要とされる酸化量に押さえることができ、メモリセルの素子領域幅の減少による素子特性の劣化を防止できる半導体装置を提供できる。また、メモリセルの素子領域側壁に形成される酸化膜厚を、周辺トランジスタの素子領域側壁に形成される酸化膜厚よりも薄くする構造を１回の酸化工程で行うことにより、製造コストの上昇なく上記目的を達成できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態の半導体装置及びその製造方法について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
本実施形態では、ＮＡＮＤ型の不揮発性半導体メモリのメモリセルと周辺トランジスタを、それぞれ素子分離領域幅の狭い領域と広い領域の例として、図１から図１０を用いて説明する。周辺トランジスタは、メモリセルに対するデータの書き込み及び読み出しに必要な回路を構成するものであり、メモリセルと同一の半導体基板上に形成される。
【００２６】
図１（ａ）に、本発明の実施形態のＮＡＮＤ型不揮発性半導体メモリのメモリセルアレイの平面図を示し、図１（ｂ）に、ＮＡＮＤ型不揮発性半導体メモリの周辺トランジスタの平面図を示す。
【００２７】
図１（ａ）に示すように、シリコン半導体基板上には素子分離領域７ａによって区画された素子領域６ａが形成されており、各ＮＡＮＤセルユニットは、素子領域６ａ上に、直列接続された複数のメモリセルＭＣと選択トランジスタＳＴが形成された構成を有している。選択トランジスタＳＴは、直列接続された複数のメモリセルＭＣの一端に接続されている。ワード線１２ａ方向に配列されたメモリセルＭＣ〜ＭＣは、これらのゲートが共通のワード線（コントロールゲート電極）１２ａで接続されている。また、選択トランジスタＳＴ〜ＳＴは、これらのゲートが共通の選択ゲート線１２ａ’で接続されている。各選択トランジスタＳＴの電流通路の一端には、ビット線コンタクト１５ａを介してビット線１６ａが接続されている。
【００２８】
図１（ｂ）に示すように、周辺トランジスタは、前記メモリセルが形成された同一のシリコン半導体基板上の素子領域６ｂ上に形成されており、ゲート電極１２ｂと、素子領域６ｂ上に形成されたソース領域、ドレイン領域とを有している。ゲート電極１２ｂには、電気的に接続されたコンタクト電極１５を介して、各素子（周辺トランジスタ）間を接続する配線１６が接続されている。なお、素子領域６ｂは、素子分離領域７ｂにより区画されている。
【００２９】
図２（ａ）に、図１（ａ）に示したメモリセルアレイ中のＡ−Ａ線に沿った断面図を示し、図２（ｂ）に、図１（ｂ）に示した周辺トランジスタ中のＢ−Ｂ線に沿った断面図を示す。
【００３０】
まず、図２（ａ）に示すメモリセルアレイの構造について述べる。
【００３１】
シリコン半導体基板１の上層には、ウェル・チャネル領域２ａが形成され、このウェル・チャネル領域２ａには突起状の素子領域６ａが形成されている。素子領域６ａは所定間隔で複数配列されており、素子領域６ａ間には素子分離領域７ａが形成されている。素子分離領域７ａは、素子領域６ａ間に形成された素子分離用溝内に、例えばシリコン酸化膜、シリコン窒化膜などの絶縁膜を埋め込んだものであり、ここではシリコン酸化膜１０が埋め込まれている。さらに、素子領域６ａと素子分離領域７ａとの間には、シリコン酸化膜８ａが形成されている。すなわち、素子領域６ａの側壁にはシリコン酸化膜８ａが形成されている。
【００３２】
また、素子領域６ａ上にはゲート絶縁膜３ａが形成されている。ゲート絶縁膜３ａ上にはゲート電極４ａが形成され、このゲート電極４ａの側面にはシリコン酸化膜９ａが形成されている。
【００３３】
ゲート電極４ａ上及び素子分離領域７ａ上にはゲート間絶縁膜１１が形成され、このゲート間絶縁膜１１上にはコントロールゲート電極１２ａが形成されている。さらに、コントロールゲート電極１２ａ上には層間絶縁膜１４が形成され、層間絶縁膜１４上にはビット線１６ａが形成されている。
【００３４】
次に、図２（ｂ）に示す周辺トランジスタの構造について述べる。
【００３５】
シリコン半導体基板１の上層には、ウェル・チャネル領域２ｂが形成され、このウェル・チャネル領域２ｂには突起状の素子領域６ｂが形成されている。素子領域６ｂは所定間隔で複数配列されており、素子領域６ｂ間には素子分離領域７ｂが形成されている。素子分離領域７ｂは、素子領域６ｂ間に形成された素子分離用溝内に、例えばシリコン酸化膜、シリコン窒化膜などの絶縁膜を埋め込んだものであり、ここではシリコン酸化膜１０が埋め込まれている。さらに、素子領域６ｂと素子分離領域７ｂとの間には、シリコン酸化膜８ｂが形成されている。すなわち、素子領域６ｂの側壁にはシリコン酸化膜８ｂが形成されている。
【００３６】
ここで、メモリセルの素子領域６ａの幅（チャネル幅方向の長さ）は周辺トランジスタの素子領域６ｂの幅（チャネル幅方向の長さ）よりも小さく、メモリセルの素子分離領域７ａの幅（チャネル幅方向の長さ）は周辺トランジスタの素子分離領域７ｂの幅（チャネル幅方向の長さ）よりも小さい。例えば、メモリセルの素子分離領域７ａの幅は０．１μｍ以下であり、周辺トランジスタの素子分離領域７ｂの幅は１μｍ以上である。さらに、メモリセルの素子領域６ａの側壁部分に形成されたシリコン酸化膜８ａの膜厚は、周辺トランジスタの素子領域６ｂの側壁部分に形成されたシリコン酸化膜８ｂの膜厚よりも薄くなっている。
【００３７】
また、素子領域６ｂ上にはゲート絶縁膜３ｂが形成されている。ゲート絶縁膜３ｂ上にはゲート電極４ｂが形成され、このゲート電極４ｂの側面にはシリコン酸化膜９ｂが形成されている。なお、メモリセルのゲート電極４ａの側壁部分に形成されたシリコン酸化膜９ａの膜厚は、周辺トランジスタのゲート電極４ｂの側壁部分に形成されたシリコン酸化膜９ｂの膜厚よりも薄くなっている
ゲート電極４ｂ上及び素子分離領域７ｂ上にはゲート間絶縁膜１１が形成されているが、ゲート電極４ｂ上及び素子分離領域７ｂ上のゲート間絶縁膜１１の一部分は除去されている。ゲート間絶縁膜１１上及びゲート間絶縁膜１１が除去されたゲート電極４ｂ上には、コントロールゲート電極１２ａと同じ膜により、ゲート電極１２ｂが形成されている。さらに、ゲート電極１２ｂ上には層間絶縁膜１４が形成され、層間絶縁膜１４上には配線１６が形成されている。配線１６は、層間絶縁膜１４内に形成されたコンタクト電極１５を介してゲート電極１２ｂに電気的に接続されている。
【００３８】
図２（ａ）及び図２（ｂ）に示したメモリセル及び周辺トランジスタでは、素子分離領域７ａ、７ｂを形成するために、シリコン基板１をエッチングして素子分離用溝を形成している。この素子分離用溝の形成はＲＩＥ（Reactive Ion Etching）法を用いて行われるため、シリコン基板１にはダメージが発生する。シリコン基板１に生じたダメージを回復するために熱酸化が行われ、この熱酸化によってシリコン酸化膜８ａ、８ｂが形成される。したがって、熱酸化により酸化量が増えるとダメージの回復が十分に行われる一方で、シリコン基板１が酸化される量も大きくなり、素子領域の幅が減少していく。
【００３９】
本実施形態による不揮発性半導体メモリの構造では、メモリセルにおける素子領域６ａの側壁上のシリコン酸化膜８ａが、周辺トランジスタにおける素子領域６ｂの側壁上のシリコン酸化膜８ｂよりも薄くなっている。これにより、ダメージを回復するために酸化量を増やし、シリコン酸化膜８ｂの膜厚が厚くなっても、シリコン酸化膜８ａの膜厚は薄く保つことができる。このため、高電圧を駆動するために、シリコン基板１に形成されたソース・ドレイン拡散層領域とウェル・チャネル領域との間の接合リーク電流を小さくすることが要求される周辺トランジスタにおいては、エッチングダメージの回復を十分に行うことができ、一方周辺トランジスタほど高電圧がかからないメモリセルにおいては、最小限必要とされるダメージの回復で済ませることができる。メモリセルでは微細な素子領域６ａでの動作が要求されるため、素子領域６ａの側壁部分の酸化量を少なくすれば、素子領域６ａの幅が小さくならず、高性能の素子特性を得ることができる。一方、周辺トランジスタは、素子領域６ｂの側壁部分の酸化量が無視できるほどの十分に広い素子領域幅を有しているため、メモリセルよりも素子領域の側壁部分の酸化量を大きくしても問題はない。
【００４０】
また、本実施形態における不揮発性半導体メモリは、素子領域の角に寄生トランジスタ（コーナートランジスタ）ができるのを避けるため、以下のような製造方法を用いている。図４（ａ）、図４（ｂ）に示すように、シリコン基板１上に形成したゲート絶縁膜３上に、メモリセルの浮遊ゲート電極および周辺トランジスタと選択トランジスタのゲート電極となる多結晶シリコンの第１ゲート電極層４を形成する。次に、第１ゲート電極層４上に、素子分離用溝をエッチング加工する際のマスク材５を形成する。このマスク材５上に、リソグラフィー法により素子領域を保護するためのレジスト膜をパターニングし形成する。そして、マスク材５、第１ゲート電極層４、ゲート絶縁膜３、シリコン基板１の順にエッチングを行い、シリコン基板１に素子分離領域を形成するための素子分離用溝を形成する。この後、熱酸化によって素子領域の側壁にシリコン酸化膜を形成する。素子領域のシリコン基板１を酸化する際には、第１ゲート電極層４の側面も酸化される。前述したように、１回のエッチング工程にて、マスク材５から、第１ゲート電極層４、ゲート絶縁膜３、シリコン基板１までエッチングすることにより、図５（ａ）、図５（ｂ）に示すように、素子領域６ａと浮遊ゲート電極４ａとの位置ずれ、および素子領域６ｂとゲート電極４ｂとの位置ずれを防止している。これにより、素子領域とゲート電極との位置がずれて、ゲート電極が素子領域の側壁まで影響を及ぼし、素子領域の角に寄生トランジスタが形成されるのを防ぐことができる。
【００４１】
さらに、本実施形態による不揮発性半導体メモリでは、メモリセルのゲート電極４ａの側壁部分に形成されるシリコン酸化膜９ａは、周辺トランジスタのゲート電極４ｂの側壁部分に形成されるシリコン酸化膜９ｂよりも薄くなっている。このため、周辺トランジスタの接合リーク電流を小さくするのに必要なエッチングダメージの回復を行いつつ、これと同時にメモリセルのゲート電極４ａの側壁部分に形成されるシリコン酸化膜９ａの形成量を小さくすることができる。この結果、微小寸法であるメモリセルのゲート電極幅によって規定される実効的なチャネル幅の減少を小さくすることができ、高性能の素子特性を得ることができる。一方、周辺トランジスタはゲート電極４ｂの側壁部分の酸化量が無視できるほどの十分に広いゲート電極幅を有しているため、メモリセルよりもゲート電極４ｂの側壁部分の酸化量を大きくしても問題はない。
【００４２】
図３（ａ）は、図２（ａ）に示したメモリセルにおける素子領域６ａ、ゲート絶縁膜３ａ、ゲート電極４ａが積層された部分の拡大図であり、図３（ｂ）は図２（ｂ）に示した周辺トランジスタにおける素子領域６ｂ、ゲート絶縁膜３ｂ、ゲート電極４ｂが積層された部分の拡大図である。
【００４３】
メモリセルの素子領域６ａの側壁部分に形成されるシリコン酸化膜８ａの膜厚Ｔｓａは、周辺トランジスタの素子領域６ｂの側壁部分に形成されるシリコン酸化膜８ｂの膜厚Ｔｓｂよりも薄くなっている。また、メモリセルのゲート電極４ａの側壁部分に形成されるシリコン酸化膜９ａの膜厚Ｔｇａは、周辺トランジスタのゲート電極４ｂの側壁部分に形成されるシリコン酸化膜９ｂの膜厚Ｔｇｂよりも薄くなっている。
【００４４】
ここで、熱酸化によって素子領域（シリコン基板）の側壁とゲート電極の側壁を酸化した場合、多結晶シリコンであるゲート電極の酸化速度が単結晶シリコンである素子領域の酸化速度よりも速いため、ゲート電極の側壁が素子領域の側壁よりも多く酸化される。このため、図３（ａ）に示すように、メモリセルのゲート電極４ａ端は、素子領域６ａ端よりも距離Ｌａだけ内側に位置する。同様に、図３（ｂ）に示すように、周辺トランジスタのゲート電極４ｂ端は、素子領域６ｂ端よりも距離Ｌｂだけ内側に位置する。
【００４５】
単結晶シリコンの酸化速度に対する多結晶シリコンの酸化速度の比率は素子分離領域の幅に依存しないが、メモリセルにおいては素子分離領域の幅が狭いために酸化が抑制される。この結果、距離Ｌａは距離Ｌｂよりも小さな値となる。これを利用すれば、図３（ａ）及び図３（ｂ）に示すように、素子領域６ａ、６ｂの側壁に、それぞれシリコン酸化膜８ａ、８ｂを素子分離領域が形成される素子分離用溝内に窪みができるように形成した後、素子分離用溝内をシリコン酸化膜１０で完全に埋め込む構造にすることにより、素子領域の側壁に形成したシリコン酸化膜８ａ、８ｂの膜厚を測定することが困難である場合にも、メモリセルのシリコン酸化膜８ａの膜厚Ｔｓａが、周辺トランジスタのシリコン酸化膜８ｂの膜厚Ｔｓｂよりも薄くなっていることを推測することができる。
【００４６】
また、本実施形態の不揮発性半導体メモリでは、図３（ａ）及び図３（ｂ）に示すように、メモリセルのゲート絶縁膜３ａの端部に楔状に形成される酸化膜８ｓａ、９ｇａの量が、周辺トランジスタのゲート絶縁膜３ｂの端部に楔状に形成される酸化膜８ｓｂ、９ｇｂの量よりも小さくなっている。すなわち、メモリセルの素子領域６ａ端から楔状の酸化膜８ｓａが形成されている水平方向の距離Ｂｓａは、周辺トランジスタの素子領域６ｂ端から楔状の酸化膜８ｓｂが形成されている水平方向の距離Ｂｓｂよりも小さい。同様に、メモリセルのゲート電極４ａ端から楔状の酸化膜９ｇａが形成されている水平方向の距離Ｂｇａは、周辺トランジスタのゲート電極４ｂ端から楔状の酸化膜９ｇｂが形成されている水平方向の距離Ｂｇｂよりも小さい。また、メモリセルの素子領域６ａ端に楔状に形成された酸化膜８ｓａの角度θｓａは、周辺トランジスタの素子領域６ｂ端に楔状に形成された酸化膜８ｓｂの角度θｓｂよりも小さい。同様に、メモリセルのゲート電極４ａ端に楔状形成された酸化膜９ｇａの角度θｇａは、周辺トランジスタのゲート電極４ｂ端に楔状に形成された酸化膜９ｇｂの角度θｇｂよりも小さい。
【００４７】
このように、メモリセルのゲート絶縁膜３ａに形成される楔状の酸化膜８ｓａ（または９ｇａ）は、周辺トランジスタのゲート絶縁膜３ｂに形成される楔状の酸化膜８ｓｂ（または９ｇｂ）より小さいため、チャネル領域の幅が微細であるメモリセルのゲート絶縁膜３ａの実効的な膜厚増加を抑制することができ、高性能の素子特性を得ることができる。一方、周辺トランジスタは、ゲート絶縁膜３ｂに形成される楔状の酸化膜の面積が無視できるほどの十分に広いチャネル領域幅を有しているため、メモリセルの楔状酸化膜より大きい楔状酸化膜がゲート絶縁膜３ｂに形成されても問題はない。
【００４８】
なお、ゲート絶縁膜３ａ、３ｂに形成される楔状の酸化膜の水平方向の距離と角度の両方が、上記関係を常に満たす必要はなく、どちらか一方が上記関係を満たせば、メモリセルの素子特性を高性能なものにすることができる。
【００４９】
以上説明したように本実施形態の半導体装置によれば、接合リーク電流を抑制するために周辺トランジスタに対して十分な酸化を行ってエッチングダメージの除去を行うのと同時に、メモリセルに対しては必要とされる酸化量に押さえることができる。これにより、メモリセルの素子領域幅の減少による素子特性の劣化を防止できる。
【００５０】
以下、図２および図４〜図１０を参照して、本実施形態に係る不揮発性半導体メモリの製造方法の一例を説明する。なお、各図中（ａ）はメモリセルの断面図、（ｂ）は周辺トランジスタの断面図を示す。
【００５１】
まず、図４（ａ）及び図４（ｂ）に示すように、シリコン半導体基板１内に、メモリセルのウェル・チャネル領域２ａと、周辺トランジスタのウェル・チャネル領域２ｂをイオン注入法により形成する。続いて、シリコン基板１の表面に、メモリセル及び周辺トランジスタのゲート絶縁膜（例えば、シリコン酸化膜）３を形成する。その後、ゲート絶縁膜３上に、メモリセルのゲート電極、及び周辺トランジスタのゲート電極の一部となる第１ゲート電極層（例えば、多結晶シリコン）４を形成する。さらに、第１ゲート電極層４上に窒化シリコン膜５を形成する。この窒化シリコン膜５は、素子分離領域が形成される素子分離用溝をエッチング加工するためのマスク材となる。
【００５２】
次に、リソグラフィー法により素子領域を保護するようにレジスト膜をパターニングする。続いて、図５（ａ）及び図５（ｂ）に示すように、マスク材５、第１ゲート電極層４、ゲート絶縁膜３、シリコン基板１の順にＲＩＥ法によりエッチングを行い、シリコン基板１内に、メモリセルの素子分離領域７ａを形成するための素子分離用溝、及び周辺トランジスタの素子分離領域７ｂを形成するための素子分離用溝を形成する。素子分離領域７ａ、７ｂは、メモリセルの素子領域６ａ、または周辺トランジスタの素子領域６ｂをそれぞれ区画するものである。なお、メモリセルの素子領域６ａの幅は周辺トランジスタの素子領域６ｂの幅よりも小さく、またメモリセルの素子分離領域７ａの幅は周辺トランジスタの素子分離領域７ｂの幅よりも小さい。例えば、メモリセルの素子分離領域７ａの幅は０．１μｍ以下であり、周辺トランジスタの素子分離領域７ｂの幅は１μｍ以上である。
【００５３】
次に、図６（ａ）及び図６（ｂ）に示すように、熱酸化によってシリコン基板１の表面を酸化し、シリコン基板１の素子分離領域７ａが形成される素子分離用溝の表面にシリコン酸化膜８ａを形成すると共に、シリコン基板１の素子分離領域７ｂが形成される素子分離用溝の表面にシリコン酸化膜８ｂを形成する。この熱酸化により同時に、メモリセルのゲート電極４ａの側壁にシリコン酸化膜９ａが形成され、周辺トランジスタのゲート電極４ｂの側壁にシリコン酸化膜９ｂが形成される。
【００５４】
このとき、前記熱酸化にラジカル酸素を用いた酸化を用いることにより、素子分離領域７ａ幅の小さいメモリセルの素子領域６ａの側壁に形成されるシリコン酸化膜８ａは、素子分離領域７ｂ幅の大きい周辺トランジスタの素子領域６ｂの側壁に形成されるシリコン酸化膜８ｂよりも薄く形成できる。また、メモリセルのゲート電極４ａの側壁に形成されるシリコン酸化膜９ａは、周辺トランジスタのゲート電極４ｂの側壁に形成されるシリコン酸化膜９ｂよりも薄く形成できる。これは、素子領域及びゲート電極の側壁における酸化量は素子分離領域幅に依存し、素子分離領域７ａ幅が小さいメモリセルでは酸化量が少なく、素子分離領域７ａ幅より大きな素子分離領域７ｂ幅を持つ周辺トランジスタでは酸化量が多くなるからである。
【００５５】
例えば、ラジカル酸素を用いた酸化として、酸化雰囲気、圧力、処理温度、酸化時間をそれぞれ、Ａｒ／Ｈ２／Ｏ２＝５００／５／５ｓｃｃｍ、１３３．３３Ｐａ、６００℃、４０ｓｅｃで行うことにより、メモリセルの素子領域６ａの側壁にシリコン酸化膜８ａを２ｎｍ形成し、ゲート電極４ａの側壁にシリコン酸化膜９ａを２．４ｎｍ形成する。これと同時に、周辺トランジスタの素子領域６ｂの側壁にシリコン酸化膜８ｂを４ｎｍ形成し、ゲート電極４ｂの側壁にシリコン酸化膜９ｂを４．８ｎｍ形成する。
【００５６】
このように、ラジカル酸素を用いた酸化を用いることにより、１回の酸化工程によってメモリセルの素子領域６ａの側壁上に薄いシリコン酸化膜８ａを形成し、これと同時に周辺トランジスタの素子領域６ｂの側壁上にシリコン酸化膜８ａより膜厚が厚いシリコン酸化膜８ｂを形成することができる。これにより、メモリセルと周辺トランジスタにおいて、素子分離領域の形成を別々に行うことなく、素子領域の側壁に膜厚の異なるシリコン酸化膜を１回の工程で形成でき、製造コストを抑制することができる。
【００５７】
次に、素子分離領域７ａ、７ｂが形成される素子分離用溝中に素子分離絶縁膜（例えば、シリコン酸化膜）１０を形成し、ＣＭＰ法によって平坦化する。その後、マスク材５を除去し、図７（ａ）及び図７（ｂ）に示すように、必要に応じてエッチングによりメモリセル部の素子分離絶縁膜１０の高さを下げた後、ゲート間絶縁膜１１を形成する。
【００５８】
続いて、図８（ｂ）に示すように、周辺トランジスタにおいてゲート間絶縁膜１１の一部を除去し、同時に、図示はしないが選択トランジスタにおいてゲート間絶縁膜１１の一部を除去する。続いて、図８（ａ）及び図８（ｂ）に示すように、メモリセルの制御ゲート電極となる、多結晶シリコンとシリサイドの積層膜からなる第２ゲート電極層１２を形成する。ここで、周辺トランジスタと選択トランジスタにおいては、第１ゲート電極層と第２ゲート電極層１２は電気的に接続されている。
【００５９】
次に、第２ゲート電極層１２上に、リソグラフィー法によりゲート電極を保護するためのレジスト膜をパターニングし形成する。そして、第２ゲート電極層１２、ゲート間絶縁膜１１、第１ゲート電極層４ａ、４ｂの順にエッチングを行い、図９（ａ）及び図９（ｂ）に示すように、メモリセルのフローティングゲート電極４ａとコントロールゲート電極１２ａ、選択トランジスタのゲート電極４ａ’、１２ａ’、および、周辺トランジスタのゲート電極４ｂ、１２ｂを形成する。図９（ａ）及び図９（ｂ）は、図８（ａ）及び図８（ｂ）に示した断面に対して直交する方向の断面図を示している。
【００６０】
次に、図１０（ａ）及び図１０（ｂ）に示すように、必要に応じてゲート絶縁膜の側壁を熱酸化し、一般的に知られた手法を用いてソース・ドレイン拡散層１３、層間絶縁膜１４、コンタクト電極１５およびビット線コンタクト電極１５ａ、配線１６およびビット線１６ａを形成する。以上により、メモリセルおよび周辺トランジスタが製造される。なお、図１０（ａ）及び図１０（ｂ）に対して直交する方向でゲート電極を含む断面図が図２である。
【００６１】
この後、一般的に知られた手法を用いて、さらに上層の配線層が形成され、不揮発性半導体メモリが完成する。
【００６２】
前述した製造方法では、素子分離用溝を形成した後、素子領域となる半導体基板側壁を酸化してエッチングダメージを除去する工程を、ラジカル酸素を用いた熱酸化法により行っている。これにより、素子分離領域幅の狭い（素子領域間の距離が小さい）メモリセルの素子領域側壁に形成される酸化膜厚を、素子分離領域幅の広い（素子領域間の距離が大きい）周辺トランジスタの素子領域側壁に形成される酸化膜厚よりも薄くすることができる。
【００６３】
前記ラジカル酸素を用いた熱酸化法によれば、１回の酸化工程により、メモリセルの素子領域側壁に形成される酸化膜の膜厚を、周辺トランジスタの素子領域側壁に形成される酸化膜の膜厚よりも薄く形成することができるため、製造コストの上昇なくメモリセルの素子特性の劣化を防止することができる。すなわち、メモリセルと周辺トランジスタの素子分離領域の形成を別々に行って、素子領域の側壁に対する酸化を別々に分けて行うことなく、同一の酸化工程でメモリセルの素子領域側壁上の酸化膜の膜厚を、周辺トランジスタの素子領域側壁上の酸化膜の膜厚よりも薄くすることができる。このため、製造工程の増加により製造コストを上昇させることなく、メモリセルにおける素子領域幅の減少による素子特性の劣化を防止することができる。
【００６４】
以上説明したように本実施形態の製造方法によれば、メモリセルの素子領域側壁に形成される酸化膜厚を、周辺トランジスタの素子領域側壁に形成される酸化膜厚よりも薄くする構造を、１回の酸化工程で形成することができる。これにより、製造コストの上昇なく、メモリセルの素子特性が劣化するのを防止できる。
【００６５】
本実施形態では、ゲート絶縁膜、ゲート電極の一部をマスクとして素子分離領域を形成する例を示したが、素子分離領域を形成後にゲート絶縁膜およびゲート電極を形成する場合においても、本実施形態で述べたラジカル酸素による酸化を用いることで、素子分離領域幅の小さいメモリセルの素子領域側壁に形成されるシリコン酸化膜を、素子分離領域幅の大きい周辺トランジスタの素子領域側壁に形成されるシリコン酸化膜よりも薄くすることができ、本発明による効果を得ることができる。
【００６６】
なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。
【図面の簡単な説明】
【００６７】
【図１】この発明の実施形態の半導体装置の構成を示す平面図である。
【図２】図１に示した半導体装置におけるＡ−Ａ線またはＢ−Ｂ線に沿った断面図である。
【図３】図２に示した半導体装置における素子領域、ゲート絶縁膜、ゲート電極が積層された部分の拡大図である。
【図４】この発明の実施形態の半導体装置の製造方法を示す第１工程の断面図である。
【図５】この発明の実施形態の半導体装置の製造方法を示す第２工程の断面図である。
【図６】この発明の実施形態の半導体装置の製造方法を示す第３工程の断面図である。
【図７】この発明の実施形態の半導体装置の製造方法を示す第４工程の断面図である。
【図８】この発明の実施形態の半導体装置の製造方法を示す第５工程の断面図である。
【図９】この発明の実施形態の半導体装置の製造方法を示す第６工程の断面図である。
【図１０】この発明の実施形態の半導体装置の製造方法を示す第７工程の断面図である。
【図１１】従来の半導体装置における断面図である。
【図１２】図１１に示した半導体装置における素子領域、ゲート絶縁膜、ゲート電極が積層された部分の拡大図である。
【符号の説明】
【００６８】
１…シリコン半導体基板、２ａ、２ｂ…ウェル・チャネル領域、３ａ、３ｂ…ゲート絶縁膜、４ａ、４ｂ…ゲート電極、６ａ、６ｂ…素子領域、７ａ、７ｂ…素子分離領域、８ａ、８ｂ…シリコン酸化膜、９ａ、９ｂ…シリコン酸化膜、１１…ゲート間絶縁膜、１２ａ…コントロールゲート電極（ワード線）、１２ｂ…ゲート電極、１２ａ’…選択ゲート線、１４…層間絶縁膜、１５…コンタクト電極、１５ａ…ビット線コンタクト、１６…配線、１６ａ…ビット線。
【図１】
2006196838.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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