(57)【要約】【課題】本発明に係るフロートゲートメモリ装置は、ナノスケールフロートゲートメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のフロートゲートセルアレイを垂直方向に積層し、セル集積容量を高める技術を開示する。【解決手段】このため、上部ワードライン１８及び下部ワードライン１６に印加される電位に従い、ビットラインを介し印加されたデータがフロートゲート２６に格納されるか、フロートゲート２６に格納されたデータがビットラインに出力される直列連結された多数のメモリセルと、第１選択信号の状態に従いビットラインと多数のメモリセルを選択的に連結する第１スイッチング素子と、第２選択信号の状態に従いセンシングラインと複数個のメモリセルを選択的に連結する第２スイッチング素子を含む多数の単位メモリセルアレイを含むことを特徴とする。【選択図】図２ｂ
2006190931.tif 000002
【特許請求の範囲】
【請求項１】
下部ワードラインと、
前記下部ワードラインの上部に形成されフローティング状態を維持するフロートチャンネル層と、
前記フロートチャンネル層の上部に形成されデータが格納されるフロートゲートと、
前記フロートゲートの上部に前記下部ワードラインと平行に形成された上部ワードラインとを含み、
前記下部ワードライン及び上部ワードラインのレベル状態に従い前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い前記フロートチャンネル層に互いに異なるチャンネル抵抗を誘導し、該当するデータの読出し動作を行うことを特徴とするフロートゲートメモリ装置。
【請求項２】
前記フロートチャンネル層は炭素ナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれか一つでなることを特徴とする請求項１に記載のフロートゲートメモリ装置。
【請求項３】
前記フロートチャンネル層はN型ドレイン、P型チャンネル及びN型ソースを含むことを特徴とする請求項１に記載のフロートゲートメモリ装置。
【請求項４】
前記フロートチャンネル層はP型ドレイン、P型チャンネル及びP型ソースを含むことを特徴とする請求項１に記載のフロートゲートメモリ装置。
【請求項５】
下部ワードラインと、
前記下部ワードラインの上部に形成された第１絶縁層と、
前記第１絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、
前記P型フロートチャンネルの上部に形成された第２絶縁層と、
前記第２絶縁層の上部に形成され電荷が格納されるフロートゲートと、
前記フロートゲートの上部に形成された第３絶縁層と、
前記第３絶縁層の上部に形成された上部ワードラインと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、
前記下部ワードラインが選択された状態で、前記上部ワードラインのレベル状態に従い、前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い、前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し該当するデータを読み出すことを特徴とするフロートゲートメモリ装置。
【請求項６】
前記P型フロートチャンネル及び型ドレイン領域及びN型ソース領域は炭素ナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれか一つでなることを特徴とする請求項５に記載のフロートゲートメモリ装置。
【請求項７】
前記P型フロートチャンネルは、前記フロートゲートに電子が格納されていれば、陽の電荷が誘導され高抵抗状態となってオフ状態になることを特徴とする請求項５に記載のフロートゲートメモリ装置。
【請求項８】
前記P型フロートチャンネルは前記フロートゲートに正孔が格納されていれば、陰の電荷が誘導され低抵抗状態となってオン状態になることを特徴とする請求項５に記載のフロートゲートメモリ装置。
【請求項９】
前記フロートゲートは、前記下部ワードラインと前記上部ワードラインに陽の電圧を印加した状態で前記ドレイン領域と前記ソース領域に陽の電圧を印加し、以前に格納されたハイレベルデータを維持することを特徴とする請求項５に記載のフロートゲートメモリ装置。
【請求項１０】
多数のフロートゲートメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、
前記フロートゲートメモリセルは
下部ワードラインと、
前記下部ワードラインの上部に形成された第１絶縁層と、
前記第１絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、
前記P型フロートチャンネルの上部に形成された第２絶縁層と、
前記第２絶縁層の上部に形成され電荷が格納されるフロートゲートと、
前記フロートゲートの上部に形成された第３絶縁層と、
前記第３絶縁層の上部に形成された上部ワードラインと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い、前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い、前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とするフロートゲートメモリ装置。
【請求項１１】
前記多数の単位メモリセルアレイは、セルアレイ絶縁層により互いに分離されることを特徴とする請求項１０に記載のフロートゲートメモリ装置。
【請求項１２】
多数のフロートゲートメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、
前記フロートゲートメモリセルは
下部ワードラインと、
前記下部ワードラインの上部に形成された第１絶縁層と、
前記第１絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、
前記P型フロートチャンネルの上部に形成された第２絶縁層と、
前記第２絶縁層の上部に形成され電荷が格納されるフロートゲートと、
前記フロートゲートの上部に形成された第３絶縁層と、
前記第３絶縁層の上部に形成された上部ワードラインと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、
前記多数の単位メモリセルアレイそれぞれの前記多数のフロートゲートメモリセルの前記下部ワードラインが共通に連結され、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とするフロートゲートメモリ装置。
【請求項１３】
前記多数の単位メモリセルアレイは、セルアレイ絶縁層により互いに分離されることを特徴とする請求項１２に記載のフロートゲートメモリ装置。
【請求項１４】
上部ワードライン及び下部ワードラインに印加される電位に従い、ビットラインを介し印加されたデータがフロートゲートに格納されるか、前記フロートゲートに格納されたデータが前記ビットラインに出力される直列連結された多数のメモリセルと、
第１選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１スイッチング素子と、
第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子とを含み、
前記多数のメモリセルは
前記下部ワードラインの上部に形成された第１絶縁層と、
前記第１絶縁層の上部に形成され、前記フロートゲートの極性に従い抵抗が変化するP型フロートチャンネルと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と、
前記P型フロートチャンネルの上部に形成された第２絶縁層と、
前記第２絶縁層の上部に形成された前記フロートゲートと、
前記フロートゲートの上部及び前記上部ワードラインの下部に形成された第３絶縁層とを含むことを特徴とするフロートゲートメモリ装置。
【請求項１５】
前記第１スイッチング素子と前記第２スイッチング素子がターンオン状態を維持し、前記上部ワードラインに陰の電圧を印加し、前記下部ワードラインに陽の電圧を印加し、前記ビットライン及び前記センシングラインを接地電圧に連結して前記選択されたメモリセルにハイレベルデータを書き込むことを特徴とする請求項１４に記載のフロートゲートメモリ装置。
【請求項１６】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結され、前記下部ワードラインは陽の電圧が印加されることを特徴とする請求項１５に記載のフロートゲートメモリ装置。
【請求項１７】
前記第１スイッチング素子はターンオン状態を維持し、前記第２スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインに陽の電圧を印加して前記選択されたメモリセルに格納されたハイレベルデータを維持することを特徴とする請求項１５に記載のフロートゲートメモリ装置。
【請求項１８】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項１７に記載のフロートゲートメモリ装置。
【請求項１９】
前記第１スイッチング素子はターンオン状態を維持し、前記第２スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインは接地電圧に連結して前記選択されたメモリセルにローレベルデータを書き込むことを特徴とする請求項１５に記載のフロートゲートメモリ装置。
【請求項２０】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項１９に記載のフロートゲートメモリ装置。
【請求項２１】
前記第１スイッチング素子及び前記第２スイッチング素子はターンオン状態を維持し、前記上部ワードライン、前記下部ワードライン及び前記センシングラインは接地電圧に連結され、前記ビットラインにセンシング電圧が印加されて前記選択されたメモリセルに格納されたデータをセンシングすることを特徴とする請求項１４に記載のフロートゲートメモリ装置。
【請求項２２】
前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項２１に記載のフロートゲートメモリ装置。
【請求項２３】
ロー方向に配列され、互いに平行する多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応し、前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプを含むフロートゲートメモリ装置において、
前記多数のメモリセルアレイのそれぞれは、
上部ワードライン及び下部ワードラインに印加される電位に従い、ビットラインを介し印加されたデータがフロートゲートに格納されるか、前記フロートゲートに格納されたデータが前記ビットラインに出力される直列連結された多数のメモリセルと、
第１選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１スイッチング素子と、
第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子とを含み、
前記多数のメモリセルは
前記下部ワードラインの上部に形成された第１絶縁層と、
前記第１絶縁層の上部に形成され、前記フロートゲートの極性に従い抵抗が変化するP型フロートチャンネルと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と、
前記P型フロートチャンネルの上部に形成された第２絶縁層と、
前記第２絶縁層の上部に形成された前記フロートゲートと、
前記フロートゲートの上部及び前記上部ワードラインの下部に形成された第３絶縁層を含むことを特徴とするフロートゲートメモリ装置。
【請求項２４】
前記第１スイッチング素子と前記第２スイッチング素子がターンオン状態を維持し、前記上部ワードラインに陰の電圧を印加し、前記下部ワードラインに陽の電圧を印加し、前記ビットライン及び前記センシングラインを接地電圧に連結して前記選択されたメモリセルにハイレベルデータを書き込むことを特徴とする請求項２３に記載のフロートゲートメモリ装置。
【請求項２５】
前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結され、前記下部ワードラインは陽の電圧が印加されることを特徴とする請求項２４に記載のフロートゲートメモリ装置。
【請求項２６】
前記第１スイッチング素子はターンオン状態を維持し、前記第２スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインに陽の電圧を印加し、前記選択されたメモリセルに格納されたハイレベルデータを維持することを特徴とする請求項２４に記載のフロートゲートメモリ装置。
【請求項２７】
前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項２６に記載のフロートゲートメモリ装置。
【請求項２８】
前記第１スイッチング素子はターンオン状態を維持し、前記第２スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインは接地電圧に連結して前記選択されたメモリセルにローレベルデータを書き込むことを特徴とする請求項２４に記載のフロートゲートメモリ装置。
【請求項２９】
前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項２８に記載のフロートゲートメモリ装置。
【請求項３０】
前記第１スイッチング素子及び前記第２スイッチング素子はターンオン状態を維持し、前記上部ワードライン、前記下部ワードライン及び前記センシングラインは接地電圧に連結され、前記ビットラインにセンシング電圧が印加され、前記選択されたメモリセルに格納されたデータをセンシングすることを特徴とする請求項２３に記載のフロートゲートメモリ装置。
【請求項３１】
前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項３０に記載のフロートゲートメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフロートゲート（Float gate）メモリ装置に関し、より詳しくはナノスケール（Nano scale）フロートゲートメモリ装置において維持（retention）特性を向上させ、多数のセル絶縁層を用いて多数のフロートゲートセルアレイを垂直方向に積層し、セル集積容量を高める技術である。
【背景技術】
【０００２】
図１は、従来の技術に係るフロートゲートメモリ装置のメモリセルの断面図である。
フロートゲートメモリ装置のメモリセルはP型基板２上に形成されたN型ドレイン領域４と、N型ソース領域６を含み、チャンネル領域の上部に順次形成される第１絶縁層８、フロートゲート１０、第２絶縁層１２及びワードライン１４を含む。
【０００３】
このような構成を有する従来のフロートゲートメモリ装置のメモリセルは、フロートゲート１０に格納された電荷の状態によりメモリセルのチャンネル抵抗が異なることになる。
【０００４】
即ち、フロートゲート１０に電子が格納されていれば、チャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態となってオフ状態となる。
【０００５】
一方、フロートゲート１０に正孔が格納されていれば、チャンネルに陰（−）のチャンネル電荷を誘導するので、メモリセルは低抵抗チャンネル状態となってオン状態となる。
【０００６】
このようにフロートゲート１０の電荷の種類を選択して書き込むことにより、非揮発性メモリセルとして動作することができる。
【０００７】
しかし、前述の従来のフロートゲートメモリ装置のメモリセルは、セルの大きさが小さくなれば（Scale Down）維持特性などにより正常の動作の具現が困難になるという問題点がある。
【０００８】
特に、ナノスケールレベルのフロートゲート構造のメモリセルは維持特性が低電圧ストレスにおいても弱くなり、読出し時にワードラインに任意の電圧を印加する方法を適用できないという問題点がある。
【特許文献１】特開２００２−１５０７６６号公報
【特許文献２】特開２００２−０６４１８７号公報
【特許文献３】特開２００１−１１０１９２号公報
【特許文献４】特開平９−０９７８５１号公報
【特許文献５】米国特許第６２４００１３号明細書
【特許文献６】米国特許第５７６８１７６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記のような問題点を解決するための本発明の目的は、ナノスケールレベルのフロートゲート構造のメモリセルが低電圧で動作可能になるようにすることにある。
【００１０】
前記のような問題点を解決するための本発明の他の目的は、多数のセル絶縁層を用いて多数のフロートゲートセルアレイを垂直方向に積層してセル集積容量を高めることにある。
【課題を解決するための手段】
【００１１】
本発明に係るフロートゲートメモリ装置は、下部ワードラインと、前記下部ワードラインの上部に形成されフローティング状態を維持するフロートチャンネル層と、前記フロートチャンネル層の上部に形成されデータが格納されるフロートゲートと、前記フロートゲートの上部に前記下部ワードラインと平行に形成された上部ワードラインとを含み、前記下部ワードライン及び上部ワードラインのレベル状態に従い前記フロートゲートにデータを書き込み、前記フロートゲートに格納された電荷の極性状態に従い前記フロートチャンネル層に互いに異なるチャンネル抵抗を誘導し、該当するデータの読出し動作を行うことを特徴とする。
【００１２】
さらに、本発明に係るフロートゲートメモリ装置は、下部ワードラインと、前記下部ワードラインの上部に形成された第１絶縁層と、前記第１絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、前記P型フロートチャンネルの上部に形成された第２絶縁層と、前記第２絶縁層の上部に形成され電荷が格納されるフロートゲートと、前記フロートゲートの上部に形成された第３絶縁層と、前記第３絶縁層の上部に形成された上部ワードラインと、前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、前記下部ワードラインが選択された状態で、前記上部ワードラインのレベル状態に従い、前記フロートゲートにデータを書き込み、前記フロートゲートに格納された電荷の極性状態に従い、前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し該当するデータを読み出すことを特徴とする。
【００１３】
さらに、本発明に係るフロートゲートメモリ装置は、多数のフロートゲートメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、前記フロートゲートメモリセルは下部ワードラインと、前記下部ワードラインの上部に形成された第１絶縁層と、前記第１絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、前記P型フロートチャンネルの上部に形成された第２絶縁層と、前記第２絶縁層の上部に形成され電荷が格納されるフロートゲートと、前記フロートゲートの上部に形成された第３絶縁層と、前記第３絶縁層の上部に形成された上部ワードラインと、前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い、前記フロートゲートにデータを書き込み、前記フロートゲートに格納された電荷の極性状態に従い、前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とする。
【００１４】
さらに、本発明に係るフロートゲートメモリ装置は、多数のフロートゲートメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、前記フロートゲートメモリセルは下部ワードラインと、前記下部ワードラインの上部に形成された第１絶縁層と、前記第１絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、前記P型フロートチャンネルの上部に形成された第２絶縁層と、前記第２絶縁層の上部に形成され電荷が格納されるフロートゲートと、前記フロートゲートの上部に形成された第３絶縁層と、前記第３絶縁層の上部に形成された上部ワードラインと、前記フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、前記多数の単位メモリセルアレイそれぞれの前記多数のフロートゲートメモリセルの前記下部ワードラインが共通に連結され、前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記フロートゲートにデータを書き込み、前記フロートゲートに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とする。
【００１５】
本発明に係るフロートゲートメモリ装置は、上部ワードライン及び下部ワードラインに印加される電位に従い、ビットラインを介し印加されたデータがフロートゲートに格納されるか、前記フロートゲートに格納されたデータが前記ビットラインに出力される直列連結された多数のメモリセルと、第１選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１スイッチング素子と、第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子とを含み、前記多数のメモリセルは前記下部ワードラインの上部に形成された第１絶縁層と、前記第１絶縁層の上部に形成され、前記フロートゲートの極性に従い抵抗が変化するP型フロートチャンネルと、前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と、前記P型フロートチャンネルの上部に形成された第２絶縁層と、前記第２絶縁層の上部に形成された前記フロートゲートと、前記フロートゲートの上部及び前記上部ワードラインの下部に形成された第３絶縁層とを含むことを特徴とする。
【００１６】
さらに、本発明に係るフロートゲートメモリ装置はロー方向に配列され、互いに平行する多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応し、前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプを含むフロートゲートメモリ装置において、前記多数のメモリセルアレイのそれぞれは、上部ワードライン及び下部ワードラインに印加される電位に従い、ビットラインを介し印加されたデータがフロートゲートに格納されるか、前記フロートゲートに格納されたデータが前記ビットラインに出力される直列連結された多数のメモリセルと、第１選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１スイッチング素子と、第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子とを含み、前記多数のメモリセルは前記下部ワードラインの上部に形成された第１絶縁層と、前記第１絶縁層の上部に形成され、前記フロートゲートの極性に従い抵抗が変化するP型フロートチャンネルと、前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と、前記P型フロートチャンネルの上部に形成された第２絶縁層と、前記第２絶縁層の上部に形成された前記フロートゲートと、前記フロートゲートの上部及び前記上部ワードラインの下部に形成された第３絶縁層とを含むことを特徴とする。
【発明の効果】
【００１７】
本発明に係るフロートゲートメモリ装置は、ナノスケールレベルのフロートゲートを利用したメモリセル構造においてスケールダウン現象を克服できるという効果が得られる。
さらに、本発明に係るフロートゲートメモリ装置は多数のセル絶縁層を利用して多数のフロートゲートセルアレイを断面方向に積層し、セルの集積容量をセルアレイの積層の数ほど高めることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
前述の目的及びその他の目的と本発明の特徴及び利点は、図面と関連する次の詳細な説明を介しより明らかになるはずである。
【００１９】
以下、図面を参照し、本発明に係る実施の形態を詳しく説明する。
【００２０】
図２ａは、ワードラインと平行する方向に切断した単位メモリセルの断面図である。
まず、下部ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードライン１８は互いに平行に配置される。
【００２１】
下部ワードライン１６の上部には第１絶縁層２０，フロートチャンネル２２，第２絶縁層２４，フロートゲート２及び第３絶縁層２８が順次形成される。ここで、フロートチャンネル２２はP型半導体を用いて形成する。
【００２２】
図２ｂは、ワードラインと垂直の方向に切断した単位メモリセルの断面図である。
まず、下部ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードラインは互いに平行して配置される。
【００２３】
下部ワードライン１０の上部には、第１絶縁層２０，フロートチャンネル２２，第２絶縁層２４，フロートゲート２及び第３絶縁層２８が順次形成される。ここで、フロートチャンネル２２の両側にN型ドレイン３０及びN型ソース３２が形成される。
【００２４】
さらに、フロートチャンネル２２，N型ドレイン３０及びN型ソース３２は炭素ナノチューブ（Carbon Nano Tube）形態となるか、シリコン、ゲルマニウム（Ge）などその他の材料で形成することができる。
【００２５】
このように形成された本発明に係るフロートゲートメモリ装置の単位メモリセルは、フロートゲート２６に格納された電荷の状態に従いメモリセルのチャンネル抵抗が変化する。
【００２６】
即ち、フロートゲート２６に電子が格納されていれば、メモリセルのチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態としてオフ状態となる。
【００２７】
一方、フロートゲート２６に正孔が格納されていれば、チャンネルに陰（−）の電荷を誘導するのでメモリセルは低抵抗チャンネル状態としてオン状態となる。
【００２８】
このように、フロートゲート２６の電荷の種類を選択して書き込むことにより非揮発性メモリセルとして動作することができる。
【００２９】
このような構成を有する本発明の単位メモリセルは、図２ｃに示したシンボルのように表現しようとする。
【００３０】
図３ａ及び図３ｂは、本発明に係るフロートゲートメモリ装置のハイレベルデータ「１」を書込み及び読出しする動作を説明するための図である。
まず、図３ａはハイレベルデータ「１」の書込み動作を示す概念図である。
【００３１】
下部ワードライン１６に陽の電圧＋Vを印加し、上部ワードライン１８に陰の電圧−Vを印加する。このとき、ドレイン領域３０とソース領域３２は接地電圧GND状態となるようにする。
【００３２】
このような場合、第１絶縁層２０，第２絶縁層２４及び第３絶縁層２８の間のキャパシタの電圧分配によりフロートゲート２６とチャンネル領域２２との間に電圧が加えられると、フロートゲート２６に陽の電荷が蓄積されるため電子がチャンネル領域２２に放出される。従って、フロートゲート２６は陽の電荷が蓄積された状態となる。
【００３３】
一方、図３ｂはハイレベルデータ「１」の読出し動作を示す概念図である。
下部ワードライン１６と上部ワードライン１８に接地電圧GNDを印加すれば、チャンネル領域２２に陰の電荷が誘導され、ドレイン領域３０とソース領域３２はグラウンド状態であるためチャンネル領域２２はオン状態となる。
【００３４】
これに従い、読出し動作モード時にメモリセルに格納されたデータ「１」を読み出すことができるようになる。このとき、ドレイン領域３０とソース領域３２に僅かな電圧差を与えるとチャンネル領域２２がオン状態なので、多くの電流が流れることになる。
【００３５】
図４ａ及び図４ｂは、本発明に係るフロートゲートメモリ装置のローレベルデータ「０」を書込み及び読出しする動作を説明するための図である。
まず、図４ａはローレベルデータ「０」の書込み動作を示す概念図である。
【００３６】
ドレイン領域３０及びソース領域３２に接地電圧GNDを印加し、下部ワードライン１６及び上部ワードライン１８に陽の電圧＋Vを印加すれば、チャンネルがオン状態となりチャンネルに接地電圧のチャンネルが形成される。
【００３７】
チャンネル２２の接地電圧と上部ワードライン１８の陽の電圧＋Vとの間に高い電圧差が形成されるので、チャンネル領域２２の電子がフロートゲート２６に移動してフロートゲート２６に電子が蓄積される。
【００３８】
一方、フロートゲート２６にハイレベルデータ「１」が格納された状態でドレイン領域３０及びソース領域３２に陽の電圧＋Vを印加すれば、チャンネル２２がオフ状態となりチャンネル２２に接地電圧のチャンネルが形成されない。
【００３９】
チャンネル２２のフローティング状態の陽の電圧と上部ワードライン１８の陽の電圧＋Vとの間に電圧差がないので、フロートゲート２６への電子移動が発生しない。
【００４０】
従って、フロートゲート２６は以前の状態を維持する。即ち、以前に格納されたハイレベルデータ「１」を維持するため、全てのメモリセルにハイレベルデータ「１」を書き込み、選択的にローレベルデータ「０」を書き込むことができる。
【００４１】
図４ｂは、ローレベルデータ「０」の読出し動作を示す概念図である。
下部ワードライン１６及び上部ワードライン１８に接地電圧GNDを印加し、ドレイン領域３０及びソース領域３２の間に僅かな電圧差を与えれば、チャンネル２２がオフになっているので少ないオフ電流が流れる。
【００４２】
従って、前記のような読出しモードでは下部ワードライン１６及び上部ワードライン１８を接地電圧にし、フロートゲート２６に電圧ストレスが加わらないのでメモリセルの維持特性が向上する。
【００４３】
図５は、本発明に係るフロートゲートメモリ装置のレイアウト平面図である。
図５に示されているように、多数のワードラインWLと多数のビットラインBLの交差点に単位メモリセルUCが配置される。
【００４４】
上部ワードラインWLと下部ワードラインBWLが互いに同一の方向に平行して配置され、ビットラインBLはワードラインWLと垂直の方向に配置される。
【００４５】
図６ａは、図５のレイアウト平面図においてワードラインWLと平行のA−A’方向の断面図である。
図６ａに示されているように、同一の下部ワードライン１６ BWL＿１及び上部ワードライン１８ WL＿１にカラム方向に多数の単位メモリセルUCが形成される。
【００４６】
図６ｂは、図５のレイアウト平面図においてワードラインWLと垂直のB−B’方向の断面図である。
図６ｂに示されているように、同一のビットラインBL＿１にロー方向に多数の単位メモリセルUCが形成される。
【００４７】
図７は、本発明に係るフロートゲートメモリ装置が多層構造を有する場合を示す断面図である。
図７に示されているように、多数のセルアレイ絶縁層COL＿１〜COL＿４を形成し多数のフロートゲートセルアレイが断面方向に積層される構造である。従って、同一の面積にセルの集積容量を積層の数ほど高めることができる。
【００４８】
図８は、本発明に係るフロートゲートメモリ装置の他の実施の形態を示すレイアウト平面図である。
図８に示されているように、図５に示した平面図と類似するが、下部ワードライン１６ BWL＿Sを一定のセルアレイ範囲で共通に用いる。そして、多数の上部ワードライン１８ WLはカラム方向に多数個が備えられ、多数のビットラインBLはロー方向に多数個が備えられる。さらに、多数の上部ワードライン１８ WLと多数のビットラインBLが交差する領域に多数の単位メモリセルUCが配置される。
【００４９】
図９ａは、図８のレイアウト平面図においてワードラインWLと平行のC−C’方向の断面図である。
図９ａに示されているように、同一の下部ワードライン１６ BWL＿S及び上部ワードライン１８ WL＿１にカラム方向に多数の単位メモリセルUCが形成される。
【００５０】
図９ｂは、図８のレイアウト平面図においてワードラインWLと垂直のD−D’方向の断面図である。
図９ｂに示されているように、同一のビットラインBL＿１にロー方向に多数の単位メモリセルUCが形成される。ここで、下部ワードライン１６ BWL＿Sは共通に連結される。
【００５１】
図１０は、本発明の他の実施の形態に係るフロートゲートメモリ装置が多層構造を有する場合を示す断面図である。
図１０に示されているように、図８に示した単位セルアレイが多層構造に積層される。そして、それぞれの単位セルアレイは多数のセルアレイ絶縁層COL＿１〜COL＿４を介し互いに分離される。
【００５２】
本発明ではP型チャンネル領域２２の両側にN型ドレイン領域３０及びN型ソース領域３２が形成される場合を例えて説明したが、P型チャンネル領域２２の両側にP型ドレイン領域及びP型ソース領域が形成される場合にも適用することができる。
【００５３】
図１１は、本発明に係るフロートゲートメモリ装置の単位メモリセルアレイ３４を示す図である。
単位メモリセルアレイ３４は、多数のメモリセルQ１〜Qm及びスイッチング素子N１、N２を含む。ここで、多数のメモリセルQ１〜Qmは直列連結され、第１スイッチング素子N１はゲート端子に第１選択信号SEL＿1が印加され、ビットラインBLとメモリセルQ１を選択的に連結し、第２スイッチング素子N２はゲート端子に第２選択信号SEL＿２が印加されてセンシングラインS/LとメモリセルQｍを選択的に連結する。
【００５４】
複数個のメモリセルQ１〜Qmはスイッチング素子N１、N２の間に直列連結され、同一のローアドレスデコーダにより駆動される上部ワードラインWL＿１〜WL＿mと下部ワードラインBWL＿１〜BWL＿mにより選択的にスイッチング動作する。ここで、メモリセルQ１〜Qmそれぞれの詳細な構成は図２ａ及び図２ｂに示された通りである。
【００５５】
図１２は、本発明に係るフロートゲートメモリ装置のメモリセルアレイ構造を示す図である。
フロートゲートメモリ装置は図１１に示した多数の単位メモリセルアレイ３４を含み、カラム方向に多数のビットラインBL＿１〜BL＿nに共通に連結され、ロー方向に多数の上部ワードラインWL＿１〜WL＿m、下部ワードラインBWL＿１〜BWL＿m、第１選択信号SEL＿１１〜SEL＿１n、第２選択信号SEL＿２１〜SEL＿２n及びセンシングラインS/L＿１〜S/L＿nに共通に連結される。ここで、多数のビットラインBL＿１〜BL＿nは多数のセンスアンプ３６と一対一対応して接続される。
【００５６】
図１３は、本発明に係るフロートゲートメモリ装置の書込み動作を説明するための図である。
本発明に係るフロートゲートメモリ装置の書込み動作サイクルは、二つのサブ動作領域に区分することができる。即ち、第一のサブ動作領域ではデータ「１」を書き込み、第二のサブ動作領域では第一のサブ動作領域で書き込んだデータ「１」を維持するか、データ「０」を書き込む。
【００５７】
もし、データ「１」を維持しようとする場合、一定の区間の間ビットラインBLにハイ電圧を印加すれば、第一のサブ動作領域で書き込まれたデータ「１」の値がメモリセルに維持される。
【００５８】
図１４は、本発明に係るフロートゲートメモリ装置のデータ「１」の書込み動作を示すタイミング図である。ここでは、図１２に示した第一の単位メモリセルアレイ３４の第一のメモリセルQ１が選択される場合を例えて説明する。
まず、t０区間はメモリセルのプリチャージ区間で、全ての信号及びラインが接地電圧VSSにプリチャージされる。
【００５９】
t１区間で第１選択信号SEL＿１及び第２選択信号SEL＿２がハイレベルに遷移してスイッチング素子N１、N２がターンオンされれば、ビットラインBL＿１とメモリセルQ１のソース端子が連結され、センシングラインS/L＿１とメモリセルQmのドレイン端子が連結される。このとき、多数の上部ワードラインWL＿１〜WL＿m、多数の下部ワードラインBWL＿１〜BWL＿m、ビットラインBL＿１及びセンシングラインS/L＿１はローレベル状態を維持する。
【００６０】
t２区間で選択されたメモリセルQ１と連結された下部ワードラインBWL＿１を除いた残りの多数の下部ワードラインBWL＿２〜BWL＿mがハイレベルに遷移する。これに従い、選択されたメモリセルQ１を除いた多数のメモリセルQ２〜Qmが全てターンオンされ、選択されたメモリセルQ１のソース端子が接地電圧VSSに接続される。
【００６１】
t３区間で選択されたメモリセルQ１と連結されたワードラインWL＿１に陰の電圧VNEGを印加し、t４区間で下部ワードラインBWL＿１をハイレベルに遷移させると、図３ａに示されているように上部ワードラインWL＿１と下部ワードラインBWL＿１の電圧分配によりフロートゲート２６から電子が出て行きデータ「１」を書き込むことができる。
【００６２】
t５区間で上部ワードラインWL＿１と下部ワードラインBWL＿１が再度接地電圧VSSに遷移され、t６区間で残りの多数の下部ワードラインBWL＿２〜BWL＿mが接地電圧VSSに遷移され、選択されたメモリセルQ１以外の残りのメモリセルQ２〜Qmがターンオフされる。
【００６３】
t７区間で第１選択信号SEL＿１及び第２選択信号SEL＿２がローレベルに遷移され、スイッチング素子N１、N２がターンオフされて書込み動作を完了する。
【００６４】
図１５は、本発明に係るフロートゲートメモリ装置のデータ「１」の維持又はデータ「０」の書込み動作を示すタイミング図である。ここでは、図１２に示した第一の単位メモリセルアレイ３４の第一のメモリセルQ１が選択される場合を例えて説明する。
まず、t０区間はメモリセルのプリチャージ区間で、全ての信号及びラインが接地電圧VSSにプリチャージされる。
【００６５】
t１区間で第１選択信号SEL＿１がハイレベルに遷移すれば、第１スイッチング素子N１がターンオンされてビットラインBL＿１と選択されたメモリセルQ１のソース端子が連結される。
【００６６】
このとき、第２選択信号SEL＿２、多数の上部ワードラインWL＿１〜WL＿m、多数の下部ワードラインBWL＿１〜BWL＿m、ビットラインBL＿１及びセンシングラインS/L＿１はローレベル状態を維持する。
【００６７】
t２区間で全ての下部ワードラインBWL＿１〜BWL＿mがハイレベルに遷移する。これに伴い、全てのメモリセルQ１〜Qmが全てターンオンされ、下部ワードラインBWL＿１〜BWL＿mを介しビットラインBLと連結されてビットラインBLに印加されたデータが全てのメモリセルQ１〜Qmに伝達できる。
【００６８】
t３区間で選択されたメモリセルQ１に書き込むデータが「０」の場合、ビットラインBL＿１は引き続き接地電圧VSS状態を維持し、選択されたメモリセルQ１に格納されたデータ「１」を維持しようとする場合、ビットラインBL＿１はハイレベルに遷移する。
【００６９】
次に、ｔ４区間で選択されたメモリセルQ１が連結された上部ワードラインWL＿１がハイレベルに遷移すれば、図４ａに示されているように、上部ワードラインWL＿１により選択されたメモリセルQ１のP型チャンネル領域２２に電子が積層されることになる。従って、上部ワードラインWL＿１に陽の電圧が印加され臨界電圧差が生じると、フロートゲート２６にチャンネル電子が流入される。これに従い、選択されたメモリセルQ１にデータ「０」を書き込むことができる。
【００７０】
一方、選択されたメモリセルQ１に格納されたデータ「１」をそのまま維持しようとする場合、ビットラインBL＿１にハイレベル電圧を印加して選択されたメモリセルQ１にビットラインBL＿１の電圧が印加されるようにする。これに従い、チャンネル領域２２に電子が形成されることを防止することによりデータ「１」を格納することができる。
【００７１】
t５区間で上部ワードラインWL＿１が再度接地電圧VSS状態に遷移され、t６区間で全ての下部ワードラインBWL＿１〜BWL＿mとビットラインBL＿１が接地電圧VSS状態に遷移され、全てのメモリセルQ１〜Qmがターンオフされる。
【００７２】
t７区間で選択信号SEL＿１がローレベルに遷移されれば、スイッチング素子N１がターンオフされ書込み動作を完了する。
【００７３】
図１６は、本発明に係るフロートゲートメモリ装置のメモリセルに格納されたデータをセンシングする動作を示すタイミング図である。ここでは、図１２に示した第一の単位メモリセルアレイ３４の第一のメモリセルQ１が選択される場合を例えて説明する。
まず、t０区間はメモリセルのプリチャージ区間で、全ての信号及びラインが接地電圧VSSにプリチャージされる。
【００７４】
t１区間で第１選択信号SEL＿１及び第２選択信号SEL＿２がハイレベルに遷移し、スイッチング素子N１、N２がターンオンされれば、ビットラインBL＿１と選択されたメモリセルQ１のソース端子が連結され、センシングラインS/L＿１とメモリセルQmのドレイン端子が連結される。このとき、多数の上部ワードラインWL＿１〜WL＿m、多数の下部ワードラインBWL＿１〜BWL＿m、ビットラインBL＿１及びセンシングラインS/L＿１はローレベル状態を維持する。
【００７５】
t２区間で選択されたメモリセルQ１と連結された下部ワードラインBWL＿１を除いた残りの多数の下部ワードラインBWL＿２〜BWL＿mがハイレベルに遷移する。これに従い、選択されたメモリセルQ１を除いた多数のメモリセルQ２〜Qmが全てターンオンされ、選択されたメモリセルQ１のソース端子が接地電圧VSSに接続される。
【００７６】
このとき、全てのワードラインWL＿１〜WL＿mが接地電圧VSS状態を維持し、選択されたメモリセルQ１に形成された極性に従いビットラインBL＿１とセンシングラインS/L＿１との間の電流の流れが決定される。
【００７７】
t３区間でセンスアンプイネーブル信号S/Aがハイレベルになり、センスアンプ３６が動作してセンシング電圧VSがビットラインBL＿１に印加される場合、選択されたメモリセルQ１に格納された極性の状態に従いビットラインBL＿１の電流の流れが決定される。
【００７８】
即ち、図３ｂに示されているように、ビットラインBL＿１に一定値以上の電流が印加されれば、選択されたメモリセルQ１にデータ「１」が格納されていることが分かる。
【００７９】
一方、図４ｂに示されているように、ビットラインBL＿１に電流が印加されない場合、選択されたメモリセルQ１にデータ「０」が格納されていることが分かる。
【００８０】
t４区間でセンスアンプイネーブル信号S/Aが接地電圧VSSになってセンスアンプ３６の動作が中止されれば、ビットラインBL＿１がローレベルに遷移してセンシング動作を完了する。
【００８１】
t５区間で選択されたメモリセルQ１が連結された下部ワードラインBWL＿１を除いた多数の下部ワードラインBWL＿２〜BWL＿mがローレベルに遷移し、全てのメモリセルQ１〜Qmがターンオフされる。
【００８２】
t６区間で第１選択信号SEL＿１及び第２選択信号SEL＿２がローレベルに遷移され、スイッチング素子N１、N２がターンオフされる。
【００８３】
以上で説明したように、本発明はNDRO（Non Destructive Read Out）方式を用いて読出し動作時にセルのデータが破壊されない。
【００８４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００８５】
【図１】従来の技術に係るフロートゲートメモリ装置のメモリセルの断面図である。
【図２ａ】本発明に係るワードラインと平行の方向に切断した単位メモリセルの断面図である。
【図２ｂ】本発明に係るワードラインと垂直の方向に切断した単位メモリセルの断面図である。
【図２ｃ】図２ｂに示した単位メモリセルを回路的に定義した回路図である。
【図３ａ】本発明に係るフロートゲートメモリ装置のハイレベルデータ「１」を書込みする動作を説明するための図である。
【図３ｂ】本発明に係るフロートゲートメモリ装置のハイレベルデータ「１」を読出しする動作を説明するための図である。
【図４ａ】本発明に係るフロートゲートメモリ装置のローレベルデータ「０」を書込みする動作を説明するための図である。
【図４ｂ】本発明に係るフロートゲートメモリ装置のローレベルデータ「０」を読出しする動作を説明するための図である。
【図５】本発明に係るフロートゲートメモリ装置のレイアウト平面図である。
【図６ａ】図５のレイアウト平面図においてワードラインWLと平行のA−A’方向の断面図である。
【図６ｂ】図５のレイアウト平面図においてワードラインWLと垂直のB−B’方向の断面図である。
【図７】本発明に係るフロートゲートメモリ装置が多層構造を有する場合を示す断面図である。
【図８】本発明に係るフロートゲートメモリ装置の他の実施の形態を示すレイアウト平面図である。
【図９ａ】図８のレイアウト平面図においてワードラインWLと平行のC−C’方向の断面図である。
【図９ｂ】図８のレイアウト平面図においてワードラインWLと垂直のD−D’方向の断面図である。
【図１０】本発明の他の実施の形態に係るフロートゲートメモリ装置が多層構造を有する場合を示す断面図である。
【図１１】本発明に係るフロートゲートメモリ装置の単位メモリセルアレイ３４を示す図である。
【図１２】本発明に係るフロートゲートメモリ装置のメモリセルアレイ構造を示す図である。
【図１３】本発明に係るフロートゲートメモリ装置の書込み動作を説明するための図である。
【図１４】本発明に係るフロートゲートメモリ装置のデータ「１」の書込み動作を示すタイミング図である。
【図１５】本発明に係るフロートゲートメモリ装置のデータ「１」の維持又はデータ「０」の書込み動作を示すタイミング図である。
【図１６】本発明に係るフロートゲートメモリ装置のメモリセルに格納されたデータをセンシングする動作を示すタイミング図である。
【符号の説明】
【００８６】
２  P型基板
４  N型ドレイン領域
６  N型ソース領域
８  第１絶縁層
１０  フロートゲート
１２  第２絶縁層
１４  ワードライン
１６  下部ワードライン
１８  上部ワードライン
２０  第１絶縁層
２２  フロートチャンネル
２４  第２絶縁層
２６  フロートゲート
２８  第３絶縁層
３０  N型ドレイン
３２  N型ソース
３４  単位メモリセルアレイ
３６  センスアンプ
【図１】
2006190931.tif 000003
【図２ａ】
2006190931.tif 000004
【図２ｂ】
2006190931.tif 000005
【図２ｃ】
2006190931.tif 000006
【図３ａ】
2006190931.tif 000007
【図３ｂ】
2006190931.tif 000008
【図４ａ】
2006190931.tif 000009
【図４ｂ】
2006190931.tif 000010
【図５】
2006190931.tif 000011
【図６ａ】
2006190931.tif 000012
【図６ｂ】
2006190931.tif 000013
【図７】
2006190931.tif 000014
【図８】
2006190931.tif 000015
【図９ａ】
2006190931.tif 000016
【図９ｂ】
2006190931.tif 000017
【図１０】
2006190931.tif 000018
【図１１】
2006190931.tif 000019
【図１２】
2006190931.tif 000020
【図１３】
2006190931.tif 000021
【図１４】
2006190931.tif 000022
【図１５】
2006190931.tif 000023
【図１６】
2006190931.tif 000024