(57)【要約】【課題】外部からの制御無しに、自己で自動的に復帰動作を行うことを可能としたＰＬＬ回路を提供する。【解決手段】デッドロック検出回路は、クロック信号をカウントするカウンター回路を有し、デッドロック状態で前記カウンター回路が所定数の前記クロック信号をカウントした時に出力する出力信号に応じて、デッドロック検出信号を出力し、前記デッドロック検出信号によりデッドロックが解除される。また、通常動作時にカウンター回路がＰＬＬ回路にノイズを与えることがないことを特徴とする。【選択図】  図２
2006157630.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号と分周クロック信号の位相又は周波数を比較して、分周クロック信号の位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じてＵＰ信号又はＤＮ信号を出力する位相周波数比較器と、
前記ＵＰ信号に応じて電流を流出させ、前記ＤＮ信号に応じて電流を流入させることにより誤差信号を発生するチャージポンプ回路と、
前記誤差信号を平滑化して制御電圧を出力するローパスフィルタと、
前記制御電圧の高低に応じて周波数が高低に変化する出力クロック信号を発生する電圧制御発振器と、
前記出力クロック信号を所定の分周比で分周して前記分周クロック信号を出力する分周回路と、
デッドロックに陥ったことを検出してデッドロック検出信号を出力するデッドロック検出回路と、を備え、
前記デッドロック検出回路は、クロック信号をカウントするカウンター回路を有し、  デッドロック状態で前記カウンター回路が所定数の前記クロック信号をカウントした時に出力する信号に応じて、デッドロック検出信号を出力し、前記デッドロック検出信号によりデッドロックが解除されることを特徴とするＰＬＬ回路。
【請求項２】
通常動作時に、前記ＵＰ信号又は前記ＤＮ信号に応じて前記カウンター回路がリセットされることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
所定幅以下のパルス幅の、前記ＵＰ信号又は前記ＤＮ信号をカットするパルスカット回路をさらに備え、前記パルスカット回路の出力信号に応じて前記前記カウンター回路がリセットされることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記クロック信号が、前記基準クロック信号又は前記基準クロック信号を所定の分周比で分周した信号であることを特徴とする請求項１乃至３のいずれか１項に記載のＰＬＬ回路。  
【請求項５】
基準クロック信号と分周クロック信号の位相又は周波数を比較して、分周クロック信号の位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じてＵＰ信号又はＤＮ信号を出力する位相周波数比較器と、
前記ＵＰ信号に応じて電流を流出させ、前記ＤＮ信号に応じて電流を流入させることにより誤差信号を発生するチャージポンプ回路と、
前記誤差信号を平滑化して制御電圧を出力するローパスフィルタと、
前記制御電圧の高低に応じて周波数が高低に変化する出力クロック信号を発生する電圧制御発振器と、
前記出力クロック信号を所定の分周比で分周して前記分周クロック信号を出力する分周回路と、
デッドロックに陥ったことを検出してデッドロック検出信号を出力するデッドロック検出回路と、を備え、
前記デッドロック検出回路は、クロック信号をカウントするカウンター回路を有し、  前記カウンター回路は、前記ＵＰ信号の反転信号又は前記ＤＮ信号がリセット信号として入力され、前記カウンター回路が所定数の前記クロック信号をカウントした時に出力する信号に応じて、デッドロックが解除されることを特徴とするＰＬＬ回路。
【請求項６】
所定幅以下のパルス幅の、前記ＵＰ信号の反転信号又は前記ＤＮ信号をカットするパルスカット回路をさらに備え、前記パルスカット回路の出力信号に応じて前記前記カウンター回路がリセットされることを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
前記クロック信号が、前記基準クロック信号又は前記基準クロック信号を所定の分周比で分周した信号であることを特徴とする請求項５又は６に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関し、特にデッドロック解除回路を備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
図１は、特許文献１に開示された、従来のＰＬＬ回路の構成の例を示す図である。この従来のＰＬＬ回路は、図１に示すように、位相周波数比較器（ＰＦＤ）１１と、チャージポンプ回路（ＣＰ）１２と、ローパスフィルタ（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、分周回路（ＤＩＶ）１５を備えて構成されている。位相周波数比較器１１は、基準クロック信号（ＲＥＦＣＬＫ）と分周回路１５の出力である分周クロック信号（ＤＩＶＣＬＫ）の立ち上がりの位相差を比較し、基準クロック信号に対し分周クロック信号が遅れていれば位相差に応じた幅のアップ（ＵＰ）信号を出力し、進んでいれば位相差に応じた幅のダウン（ＤＮ）信号を出力する。
【０００３】
チャージポンプ回路１２は、ＵＰ信号のパルス幅に応じて電源から出力端子に電流を流出させ、ＤＮ信号のパルス幅に応じて出力端子から接地に電流を流入させて誤差信号として出力する。ローパスフィルタ１３は、チャージポンプ回路１２の誤差信号を平滑化した制御電圧を発生させる。電圧制御発振器１４は、制御電圧の高低に応じて周波数が高低に変化する出力クロックを発生させる。分周回路１５は、電圧制御発振器１４の出力クロック信号を所定の分周比で分周した分周クロック信号を出力する。このようにして、ＰＬＬ回路は基準クロック信号と分周クロック信号の位相、周波数が一致するように帰還制御を行い、電圧制御発振器１４の出力は基準クロック信号の周波数を逓倍した出力クロック信号（ＶＣＯＣＬＫ）となる。
【０００４】
電源投入時等の不安定な状態で、ローパスフィルタ１３の発振周波数が異常に高くなり、分周回路１５のトグル動作の限界を超えてしまうことがある。この場合、分周回路１５は固定レベルを出力し続ける。その結果、位相周波数比較器１１は、ＵＰ信号を出し続けＰＬＬ回路は負帰還ループとして動作しないデッドロック状態となる。その対策として、図１のＰＬＬ回路では、パワーオンリセット回路２５、フリップフロップ２６、及びＮＭＯＳトランジスタ３からなるデッドロック検出回路を設けている。このデッドロック検出回路は次のように動作する。まず、電源投入時の電源電圧が所定の値に達するまで、パワーオンリセット回路２５の出力信号がアクティブとなり、分周回路１５をリセットし、フリップフロップ２６をセットする。フリップフロップ２６の出力によりトランジスタ３がＯＮ状態となり、ローパスフィルタ１３の出力を放電させる。
【０００５】
このため、電圧制御発振器１４は低周波で発信し、異常に高い周波数で発振することはない。次に、電源電圧が所定の値に達すると、パワーオンリセット回路２５の出力信号がインアクティブとなり、分周回路１５のリセットが解除される。分周回路１５は電圧制御発振器１４の出力を分周して分周クロックが出力される。分周クロックにより、フリップフロップ１５はリセットされ、ＮＭＯＳトランジスタ３はオフ状態となり、以降ＰＬＬ回路は通常動作を開始する。
【特許文献１】特開平１１−１０３２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来のＰＬＬ回路では、電源投入時の不安定な状態でデッドロック状態に陥ることを防止できる。しかし、それ以降の動作中に何らかの原因で電圧制御発振器の出力周波数が異常に高くなったり、電圧制御発振器の発振が停止してしまったりして、デッドロック状態に陥った時には、再度パワーオンリセット回路を動作させない限り、ＰＬＬ回路を正常な制御状態に復帰させることができない。したがって、ＰＬＬ回路がデッドロック状態に陥った場合に、これを自動的に検出して、自動的に復帰するようにすることが望ましい。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のＰＬＬ回路は、基準クロック信号と分周クロック信号の位相又は周波数を比較して、分周クロック信号の位相が遅れているか又は進んでいるか、あるいは周波数が低いか又は高いかに応じてＵＰ信号又はＤＮ信号を出力する位相周波数比較器と、前記ＵＰ信号に応じて電流を流出させ、前記ＤＮ信号に応じて電流を流入させることにより誤差信号を発生するチャージポンプ回路と、前記誤差信号を平滑化して制御電圧を出力するローパスフィルタと、前記制御電圧の高低に応じて周波数が高低に変化する出力クロック信号を発生する電圧制御発振器と、前記出力クロック信号を所定の分周比で分周して前記分周クロック信号を出力する分周回路と、デッドロックに陥ったことを検出してデッドロック検出信号を出力するデッドロック検出回路と、を備え、前記デッドロック検出回路は、クロック信号をカウントするカウンター回路を有し、デッドロック状態で前記カウンター回路が所定数の前記クロック信号をカウントした時に出力する出力信号に応じて、デッドロック検出信号を出力し、前記デッドロック検出信号によりデッドロックが解除されることを特徴とする。
【０００８】
本発明においては、デッドロック状態でカウンター回路が所定数のクロック信号をカウントした時に出力する出力信号に応じて、デッドロック検出信号を出力し、前記デッドロック検出信号によりデッドロックが解除される構成としたことにより、確実にデッドロックを検出でき、ＰＬＬ回路を自動的にデッドロックから解除することができる。
【発明の効果】
【０００９】
ＰＬＬ回路を自動的にデッドロックから解除することができるとともに、通常動作時にＰＬＬ回路にノイズ源として悪影響を与えないデッドロック検出回路を備えたＰＬＬ回路が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、実施例に基づいて本発明のＰＬＬ回路を詳細に説明する。
【実施例１】
【００１１】
図２は、本発明の実施例１のＰＬＬ回路の構成を示すブロック図である。実施例１のＰＬＬ回路は、図１に示すように、位相周波数比較器１１と、チャージポンプ回路１２と、ローパスフィルタ１３と、電圧制御発振器１４と、分周回路１５と、デッドロック検出回路２０とから概略構成されている。このうち、位相周波数比較器１１と、チャージポンプ回路１２と、ローパスフィルタ１３と、電圧制御発振器１４と、分周回路１５とは、図１に示された従来のＰＬＬ回路のものと同様である。
【００１２】
位相周波数比較器１１は、基準クロック信号と分周回路１５の出力である分周クロック信号の立ち上がりの位相差を比較し、基準クロック信号に対し分周クロック信号が遅れているか又は周波数が低い時は、図３（Ａ）に示すように、位相差に応じた幅の上向きのパルスであるＵＰ信号を出力する。このとき、ＤＮ信号は、位相周波数比較器１１の最小パルス幅の上向きのパルスとして出力される。基準クロック信号に対し分周クロック信号が進んでいるか又は周波数が高い時は、図３（Ｂ）に示すように、位相差に応じた幅の上向きのパルスであるＤＮ信号を出力する。このとき、ＵＰ信号は、位相周波数比較器１１の最小パルス幅の上向きのパルスとして出力される。
【００１３】
チャージポンプ回路１２は、ＵＰ信号のパルス幅に応じて電源から出力端子に電流を流出させ、ＤＮ信号のパルス幅に応じて出力端子から接地に電流を流入させて誤差信号として出力する。ローパスフィルタ１３は、チャージポンプ回路１２の誤差信号を平滑化した制御電圧を発生させる。電圧制御発振器１４は、制御電圧の高低に応じて周波数が高低に変化する出力クロックを発生させる。分周回路１５は、電圧制御発振器１４の出力クロック信号を所定の分周比で分周した分周クロック信号を出力する。このようにして、ＰＬＬ回路は基準クロック信号と分周クロック信号の位相、周波数が一致するように帰還制御を行い、基準クロック信号と分周クロック信号の位相が同期する。このときＤＮ信号及びＵＰ信号は、図３（Ｃ）に示すように、位相周波数比較器１１の最小パルス幅の上向きのパルスとして出力される。
【００１４】
この時、何らかの原因で電圧制御発振器１４の発振が停止したり、発振周波数が異常に高くなったりして、デッドロック状態が発生すると、図３（Ｄ）に示すように、分周クロック信号はハイレベル又はロウレベルの固定レベルとなり、ＵＰ信号はハイレベルの固定レベル、ＤＮ信号はロウレベルの固定レベルとなる。
【００１５】
図２に示すように、本実施例のデッドロック検出回路２０は、インバータ２１と、カウンター回路２２と、ＶＣＯリセット回路２３を有して構成されている。インバータ２１にはＵＰ信号が入力され、インバータ２１の出力は、カウンター回路２２のリセット端子に接続されている。カウンター回路のクロック端子には、基準クロック（ＲＥＦＣＬＫ）が入力される。
【００１６】
図４は、カウンター回路２２の構成例を示す図である。このカウンター回路２２は、３つのＤフリップフロップ３０、３１、及び３２により構成された、２３カウンターである。Ｄフリップフロップ３０、３１、及び３２のＤ入力端子には、それぞれの反転出力（ＱＢ）が接続されている。また、Ｄフリップフロップ３０、３１、及び３２のリセット入力端子にはＵＰ信号がインバータ２１により反転されて入力されている。Ｄフリップフロップ３０のクロック端子には基準クロックが入力され、Ｄフリップフロップ３０の反転出力（ＱＢ）は、Ｄフリップフロップ３１のクロック端子に入力されている。Ｄフリップフロップ３１の反転出力（ＱＢ）は、Ｄフリップフロップ３２のクロック端子に接続されている。Ｄフリップフロップ３２の非反転出力（Ｑ）がトリガ出力（ＴＲＧ）として、ＶＣＯリセット回路２３に入力される。
【００１７】
図５は、ＶＣＯリセット回路２３の構成例を示す図である。ＶＣＯリセット回路２３は奇数段のインバータ（ＩＮＶ１〜ＩＮＶｎ）からなる遅延回路とＯＲ回路２４で構成されている。ＯＲ回路２４は、トリガ出力（ＴＲＧ）とトリガ出力（ＴＲＧ）を遅延回路で遅延させた信号（Ａ）の論理和を出力する。ＶＣＯリセット回路２３は、トリガ出力（ＴＲＧ）の立ち下がりエッジで、遅延回路の遅延時間（ｄ）に相当する幅のパルスを出力し、デッドロック検出信号としてＶＣＯリセット信号（ＶＣＯＲＳＴ）を、電圧制御発振器１４のリセット端子に出力する。
【００１８】
図６は、ＰＬＬ回路がデッドロック状態に陥った場合のＰＬＬ回路の動作を示すタイミングチャートである。上述したように、基準クロック信号と分周クロックの位相が同期した後、何らかの原因でＰＬＬ回路がデッドロックに陥ると、分周クロックが固定レベルとなる。図６では、分周クロックがロウレベルで固定した状態を示している。
【００１９】
分周クロックが、ロウレベルで固定すると、ＵＰ信号はハイレベルに固定し、ＤＮ信号はロウレベルに固定する。すると、ＵＰ信号をインバータ２１により反転した信号により、分周クロックの周期ごとにリセットされていたカウンタ回路２２は、基準クロックのカウントを開始する。カウンター回路２２が所定数（ここでは２３）基準クロックをカウントしたトリガ出力の立ち下がりエッジでＶＣＯリセット回路２３からＶＣＯリセット信号（ＶＣＯＲＳＴ）が出力される。ＶＣＯリセット信号（ＶＣＯＲＳＴ）によりリセットされた電圧制御発振器１４は発振を開始し、所定時間経過後にＰＬＬ回路は同期状態となる。
【実施例２】
【００２０】
図７は、本発明の実施例２のＰＬＬ回路におけるデッドロック検出回路２０の構成を示す図である。実施例２のデッドロック検出回路２０は、実施例１のデッドロック検出回路２０の構成に、パルスカット回路２４が、追加された構成となっている。実施例２のその他の構成は実施例１と同様である。
【００２１】
図８（Ａ）はパルスカット回路２４の構成を示す図である。パルスカット回路２４には、ＵＰ信号がインバータ２１により反転された信号（ＵＰＢ）が入力され、リセット信号（ＲＳＴ）をカウンター回路２２に出力する。パルスカット回路２４は、遅延回路２７と、ＯＲ回路２８により構成されている。ＯＲ回路２８には、ＵＰ信号がインバータ２１により反転された信号（ＵＰＢ）と、この信号（ＵＰＢ）を遅延回路２７により所定の遅延時間（Ｄ）遅延させた信号（Ａ）が入力され、これらの信号の論理和信号を出力する。
【００２２】
図８（Ｂ）に示すタイミングチャートから明らかのように、パルスカット回路２４はパルス幅がＤ以下のパルスをカットして、常にハイレベルのリセット信号（ＲＳＴ）を出力する。実施例２では、ＰＬＬ回路の通常動作時に位相周波数比較器１１から出力される、最小パルス幅のＵＰ信号をパルスカット回路によりカットしている。
【００２３】
これにより、カウンター回路２２は、最小パルス幅のＵＰ信号により基準クロック信号（ＲＥＦＣＬＫ）の周期毎にリセットされることなく、常にリセット信号が入力され停止状態となる。したがって、実施例２によれば、カウンター回路２２の動作ノイズがＰＬＬ回路に影響をあたえて、ＰＬＬ回路の出力クロックのジッタに悪影響を与えることがないという効果が得られる。
【００２４】
以上説明した実施例１及び２においては、デッドロック時にハイレベル固定となるＵＰ信号の反転信号をカウンター回路２２のリセット信号（ＲＳＴ）として使用した。従って、通常動作時、基準クロック信号の周期ごとにカウンター回路２２がリセットされる。しかし、デッドロック時ロウレベル固定となるＤＮ信号を用いても同様の効果が得られ、この場合には分周クロック信号の周期ごとにカウンター回路２２がリセットされる。また、これらの信号の論理和信号をリセット信号（ＲＳＴ）としてもよい。また、カウンター回路２２は、基準クロック信号（ＲＥＦＣＬＫ）をカウントする構成としたが、基準クロック信号を所定比で分周した信号をカウントする構成とすることも可能である。また、基準クロック信号に限るものではなく、ＰＬＬ回路の出力クロックから独立したクロック信号であれば、どのようなクロックも使用可能であり、カウンター回路の段数とあわせて十分デッドロックと判定できるだけの時間をカウントできればよい。
【図面の簡単な説明】
【００２５】
【図１】従来のＰＬＬ回路の構成を示す図である。
【図２】本発明の実施例１のＰＬＬ回路の構成を示す図である。
【図３】ＰＬＬ回路の動作を示すタイミングチャートである。
【図４】本発明のＰＬＬ回路におけるカウンター回路の構成を示す図である。
【図５】本発明のＰＬＬ回路におけるＶＣＯリセット回路の構成を示す図である。
【図６】本発明のＰＬＬ回路におけるデッドロック時のタイミングチャートである。
【図７】本発明の実施例２におけるデッドロック検出回路の構成を示す図である。
【図８】本発明の実施例２におけるパルスカット回路の構成・動作を示す図である。
【符号の説明】
【００２６】
１１  位相周波数比較器
１２  チャージポンプ回路
１３  ローパスフィルタ
１４  電圧制御発振器
１５  分周回路
２０  デッドロック検出回路
２１  インバータ
２２  カウンター回路
２３  ＶＣＯリセット回路
２４  パルスカット回路
２５  パワーオンリセット回路
２６  フリップフロップ
２７  遅延回路
２８  ＯＲ回路
【図１】
2006157630.tif 000003
【図２】
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【図３】
2006157630.tif 000005
【図４】
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【図５】
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【図６】
2006157630.tif 000008
【図７】
2006157630.tif 000009
【図８】
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