(57)【要約】【課題】  ＶＳＲＡＭのような半導体メモリ装置において、バーストモードでの厳密な連続アクセスを可能とする。【解決手段】  リフレッシュアクセス制御回路は、アドレスカウンタから出力される一連のアドレスに対応し、複数のバンクにまたがって存在する複数のメモリセルに対して、連続してリードアクセスまたはライトアクセスを実行するバースト動作において、リードアクセスを実行する場合には、バンクアドレスが変化したときに、アクセス制御回路が変化後のバンクアドレスに対応するバンクに対してリードアクセスを実行した後、バンクアドレスの変化のタイミングに応じて、リードアクセスを実行したバンクのリフレッシュアクセスを、アクセス制御回路に対して許可する。【選択図】        図１
2006190404.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを含むバンクを複数有する半導体メモリ装置であって、
外部からのクロック信号の周期毎に、外部からの入力アドレスを先頭アドレスとして一連のアドレスを順に出力するアドレスカウンタと、
リードアクセス、ライトアクセス、およびリフレッシュアクセスを実行するアクセス制御回路と、
前記アクセス制御回路に対して、リフレッシュアクセスを実行させるリフレッシュアクセス制御回路と、を備え、
前記アドレスカウンタからの出力アドレスは、前記メモリセルアレイ内のワードラインを選択するためのロウアドレス、前記メモリセルアレイ内のビットラインを選択するためのカラムアドレス、および、前記バンクを選択するためのバンクアドレスとして設定されており、
前記リフレッシュアクセス制御回路は、
前記一連のアドレスに対応し、前記複数のバンクにまたがって存在する複数のメモリセルに対して、連続してリードアクセスまたはライトアクセスを実行するバースト動作において、リードアクセスを実行する場合には、前記バンクアドレスが変化したときに、前記アクセス制御回路が変化後のバンクアドレスに対応するバンクに対してリードアクセスを実行した後、前記バンクアドレスの変化のタイミングに応じて、前記リードアクセスを実行したバンクのリフレッシュアクセスを、前記アクセス制御回路に対して許可する
ことを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置において、
前記リフレッシュアクセス制御回路は、
前記バースト動作において、ライトアクセスの場合には、前記バンクアドレスが変化したときに、前記アクセス制御回路が変化前のバンクアドレスに対応するバンクに対してライトアクセスを実行した後、前記バンクアドレスの変化のタイミングに応じて、前記ライトアクセスを実行したバンクのリフレッシュアクセスを、前記アクセス制御回路に対して許可する
ことを特徴とする半導体メモリ装置。
【請求項３】
請求項１または請求項２記載の半導体メモリ装置において、
前記バンクアドレスのビット位置は、前記複数のバンクの数をＢｎ、１つのバンク内で連続してリードアクセスまたはライトアクセスが可能なメモリセルの数をＬｂ、前記クロック信号として許容される最小の周期をＴｃ、リフレッシュアクセスのために必要なリフレッシュアクセス時間をＴｒｆとした場合に、（Ｌｂ×Ｂｎ）×Ｔｃ＞Ｔｒｆの関係を満たし、かつ、前記クロック信号として許容される最大の周期をＴｌ、データの保持のために要求されるリフレッシュアクセス間隔をＴｒｃとした場合に、（Ｌｂ×Ｂｎ）×Ｔｌ＜Ｔｒｃの関係を満たすように設定される
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置において、高速で連続してデータの読み出し（リードアクセス）、あるいは、書き込み（ライトアクセス）を実行するための技術に関するものである。
【背景技術】
【０００２】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、ＶＳＲＡＭ（Virtually Static ＲＡＭ）あるいはＰＳＲＡＭ（Pseudo Static RAM）と呼ばれる半導体メモリ装置が知られている。ＶＳＲＡＭは、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えており、メモリセルアレイのリフレッシュ動作を内部で自動的に実行している。このため、ＶＳＲＡＭに接続される外部装置(例えばＣＰＵ)は、基本的には、内部で実行されるリフレッシュ動作を意識せずに、ＶＳＲＡＭにアクセス(データの読み出しあるいは書き込み)することが可能である。
【０００３】
なお、ＶＲＡＭにおけるメモリセルアレイのリフレッシュ動作を内部で自動的に実行すするためのリフレッシュ制御については、例えば、下記の特許文献１〜３に記載されたものなどが挙げられる。
【０００４】
【特許文献１】特開平２００２−２９８５７５号公報
【特許文献２】特開平２００２−１３３８６５号公報
【特許文献３】特開平２００２−４２４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、上記した従来のＶＳＲＡＭは、複数のバンクメモリ（以下、単に「バンク」とも呼ぶ）を有する構成とされており、アクセス動作中におけるリフレッシュは、アクセスの対象となっていないバンクのメモリセルアレイに対して実行する構成とされている。このため、例えば、ＶＳＲＡＭを、連続する複数のアドレスに対応するメモリセルに対して高速に連続アクセスするバーストモードで動作させ、複数のバンクにまたがるメモリセルに対して連続アクセスを実行するような場合において、以下のような問題があった。
【０００６】
即ち、連続アクセスの途中でバンクの切り替えが発生して新たにアクセスの対象となったバンクでは、新たにアクセスの対象となる前において、リフレッシュの対象となるメモリセルに接続されたワード線を活性化することにより、リフレッシュ動作が実行されている。このため、新たにアクセスの対象となって、アクセスの対象となる複数のメモリセルに対して連続アクセスを継続するためには、アクセスの対象となる複数のメモリセルに接続されたワード線を、新たに活性化する必要がある。従って、バンクの切り替えが発生すると、必ず、新たにアクセスの対象となったバンクにおいて、新たにワード線を活性化するための待ち時間が必要となり、厳密な連続アクセスは可能ではなく、連続アクセスの点て不十分であった。
【０００７】
従って、本発明の目的は、上記した従来技術の問題点を解決し、ＶＳＲＡＭのような半導体メモリ装置において、バーストモードでの厳密な連続アクセスを可能とする技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記した目的の少なくとも一部を達成するために、本発明の半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを含むバンクを複数有する半導体メモリ装置であって、
外部からのクロック信号の周期毎に、外部からの入力アドレスを先頭アドレスとする一連のアドレスを順に出力するアドレスカウンタと、
リードアクセス、ライトアクセス、およびリフレッシュアクセスを実行するアクセス制御回路と、
前記アクセス制御回路に対して、リフレッシュアクセスを実行させるリフレッシュアクセス制御回路と、を備え、
前記アドレスカウンタからの出力アドレスは、前記メモリセルアレイ内のワードラインを選択するためのロウアドレス、前記メモリセルアレイ内のビットラインを選択するためのカラムアドレス、および、前記バンクを選択するためのバンクアドレスとして設定されており、
前記リフレッシュアクセス制御回路は、
前記一連のアドレスに対応し、前記複数のバンクにまたがって存在する複数のメモリセルに対して、連続してリードアクセスまたはライトアクセスを実行するバースト動作において、リードアクセスを実行する場合には、前記バンクアドレスが変化したときに、前記アクセス制御回路が変化後のバンクアドレスに対応するバンクに対してリードアクセスを実行した後、前記バンクアドレスの変化のタイミングに応じて、前記リードアクセスを実行したバンクのリフレッシュアクセスを、前記アクセス制御回路に対して許可することを特徴とする。
【０００９】
上記構成によれば、バンクアドレスが変化したときに、変化後のバンクアドレスに対応するバンクに対してリードアクセスを実行した後、そのバンクに対するリフレッシュアクセスの実行をアクセス制御回路に対して許可して、そのバンクに対するリフレッシュアクセスを実行することができる。そして、バンクアドレスが次々と変化して、再びそのバンクに対してリードアクセスが開始されるまでの間に、あらかじめ、ロウアドレスに対応するワードラインおよびカラムアドレスに対応するビットラインの選択を行っておくことが可能となる。これにより、従来技術で説明した待ち時間をなくすことができるので、厳密な連続リードアクセスが可能となる。
【００１０】
上記半導体メモリ装置において、前記リフレッシュアクセス制御回路は、
前記バースト動作において、ライトアクセスの場合には、前記バンクアドレスが変化したときに、前記アクセス制御回路が変化前のバンクアドレスに対応するバンクに対してライトアクセスを実行した後、前記バンクアドレスの変化のタイミングに応じて、前記ライトアクセスを実行したバンクのリフレッシュアクセスを、前記アクセス制御回路に対して許可することが好ましい。
【００１１】
このように構成することにより、バンクアドレスが変化したときに、変化前のバンクアドレスに対応するバンクに対してライトアクセスを実行した後、そのバンクに対するリフレッシュアクセスの実行をアクセス制御回路に対して許可して、そのバンクに対するリフレッシュアクセスを実行することができる。そして、バンクアドレスが次々と変化して、再びそのバンクに対してライトアクセスが開始されるまでの間に、あらかじめ、ロウアドレスに対応するワードラインおよびカラムアドレスに対応するビットラインの選択を行っておくことが可能となる。これにより、従来技術で説明した待ち時間をなくすことができるので、厳密な連続ライトアクセスが可能となる。
【００１２】
なお、前記バンクアドレスのビット位置は、前記複数のバンクの数をＢｎ、１つのバンク内で連続してリードアクセスまたはライトアクセスが可能なメモリセルの数をＬｂ、前記クロック信号として許容される最小の周期をＴｃ、リフレッシュアクセスのために必要なリフレッシュアクセス時間をＴｒｆとした場合に、（Ｌｂ×Ｂｎ）×Ｔｃ＞Ｔｒｆの関係を満たし、かつ、前記クロック信号として許容される最大の周期をＴｌ、データの保持のために要求されるリフレッシュアクセス間隔をＴｒｃとした場合に、（Ｌｂ×Ｂｎ）×Ｔｌ＜Ｔｒｃの関係を満たすように設定されることが好ましい。
【００１３】
上記のようにすれば、厳密な連続アクセスが可能な構成を容易に実現することができる。
【００１４】
なお、本発明は、上記した半導体メモリ装置などの装置発明の態様に限ることなく、半導体メモリ装置の制御方法などの方法発明としての態様で実現することも可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．実施例の構成：
Ｂ．バンクの構成：
Ｃ．リフレッシュ制御回路の構成：
Ｄ．連続読み出し動作：
Ｅ．連続書き込み動作：
Ｆ．実施例の効果：
Ｇ．電子機器への適用例：
Ｈ．変形例：
【００１６】
Ａ．実施例の構成：
図１は本発明の一実施例としてのＶＳＲＡＭの要部構成を示すブロック図である。このＶＳＲＡＭ１０は、同期型ＳＲＡＭと同じ手順でアクセスすることが可能な半導体メモリ装置であり、１つの半導体基板上に構成される集積回路である。
【００１７】
このＶＳＲＡＭ１０は、以下のような端子(図中楕円で囲まれた文字)を有している。
ＡＤＤ（Ａ０〜Ａ１５）：アドレス入力端子（１６本），
＃ＣＥ：チップイネーブル入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＡＤＶ：アドレス・バリッド入力端子，
ＤＱ（ＡＱ０〜ＤＱ１５）：データ入出力端子（１６本），
ＣＬＫ：クロック入力端子。
【００１８】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子ＡＤＤとデータ入出力端子ＤＱはそれぞれ複数本設けられている（本実施例では１６本）が、図１では簡略かされて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００１９】
このＶＳＲＡＭ１０は、２つのバンクを構成するためのメモリブロック１００Ａ，１００Ｂを備えている。また、２つのメモリブロック１００Ａ，１００Ｂの動作を制御するための周辺回路として、入出力バッファ２１０と、リード／ライトデコーダ２２０と、アドレスカウンタ２４０と、内部クロック生成回路２５０と、リフレッシュ（ＲＦ）アドレスカウンタ２６０と、リフレッシュ（ＲＦ）アクセス制御回路２７０と、を備えている。
【００２０】
第１のメモリブロック１００Ａは、第１のバンクメモリ（バンク０，以下「ＢＡＮＫ０」とも表記する）に相当し、メモリセルアレイ１１０Ａと、そのメモリセルアレイ１１０Ａに対応して設けられたロウドライバ１２０Ａ、カラムドライバ１３０Ａ、リードアンプ／ライトドライバ１４０Ａ、および、入出力データラッチ１５０Ａと、ロウデコーダ１６０Ａと、カラムデコーダ１７０Ａと、アクセス制御回路１８０Ａと、を備えている。第２のメモリブロック１００Ｂも、第１のメモリブロック１００Ａと同様に、第２のバンクメモリ（バンク１，以下「ＢＡＮＫ１」とも表記する）に相当し、メモリセルアレイ１１０Ｂと、そのメモリセルアレイ１１０Ｂに対応して設けられたロウドライバ１２０Ｂ、カラムドライバ１３０Ｂ、リードアンプ／ライトドライバ１４０Ｂ、および、入出力データラッチ１５０Ｂと、ロウデコーダ１６０Ｂと、カラムデコーダ１７０Ｂと、アクセス制御回路１８０Ｂと、を備えている。
【００２１】
アドレス・バリッド入力端子＃ＡＤＶから入力されるアドレス・バリッド信号およびクロック入力端子ＣＬＫから入力されるクロック信号は、内部クロック生成回路２５０に入力される。内部クロック生成回路２５０は、アドレス・バリッド信号＃ＡＤＶがアクティブの期間中において、クロック信号ＣＬＫを取り込み信号ＳＥＴとして出力する。取り込み信号ＳＥＴは、リード／ライトデコーダ２２０、アドレスカウンタ２４０に供給される。
【００２２】
また、内部クロック生成回路２５０は、クロック信号ＣＬＫを整形して、アクセス動作の基準となるクロック信号ＩＣＫを出力する。クロック信号ＩＣＫは、アドレスカウンタ２４０、ＢＡＮＫ０（第１のメモリブロック１００Ａ）のアクセス制御回路１８０Ａ、および、ＢＡＮＫ１（第２のメモリブロック１００Ｂ）のアクセス制御回路１８０Ｂに供給される。
【００２３】
チップイネーブル入力端子＃ＣＥおよびライトイネーブル入力端子＃ＷＥから入力されるチップイネーブル信号およびライトイネーブル信号は、リード／ライトデコーダ２２０に入力される。リード／ライトデコーダ２２０は、取り込み信号ＳＥＴに従って、チップイネーブル信号＃ＣＥおよびライトイネーブル信号＃ＷＥを取り込む。そして、リード／ライトデコーダ２２０は、取り込まれたチップイネーブル信号＃ＣＥおよびライトイネーブル信号＃ＷＥの組み合わせに応じて、読み出し命令を表すリード信号ＲＥＡＤまたは書き込み命令を表すライト信号ＷＲＩＴＥを出力する。リード信号ＲＥＡＤおよびライト信号ＷＲＩＴＥは、ＢＡＮＫ０のアクセス制御回路１８０Ａ、および、ＢＡＮＫ１のアクセス制御回路１８０Ｂに供給される。
【００２４】
アドレス入力端子ＡＤＤ（Ａ０〜Ａ１５）から入力されるアドレス信号は、アドレスカウンタ２４０に入力される。なお、以下の説明では、例えば、アドレス信号ＡＤＤの表すアドレスを、例えば「アドレスＡＤＤ」のように表記する場合もある。
【００２５】
アドレスカウンタ２４０は、取り込み信号ＳＥＴに従って、アドレスＡＤＤをプリセットデータとして取り込む。そして、取り込まれたプリセットデータ、あるいは、クロック信号ＩＣＫに従ってカウントアップされたデータＩＡ０〜ＩＡ１５のうち、上位１１ビットのデータＩＡ１５〜ＩＡ５を内部ロウアドレス信号ＩＲＡＤとし、下位３ビット目のデータＩＡ２を内部バンクアドレス信号ＩＢＡＤとし、残りのデータＩＡ４，ＩＡ３，ＩＡ１，ＩＡ０を内部カラムアドレス信号ＩＣＡＤとして出力する。内部ロウアドレス信号ＩＲＡＤは、ＢＡＮＫ０のロウデコーダ１６０ＡおよびＢＡＮＫ１のロウデコーダ１６０Ｂに供給される。内部バンクアドレス信号ＩＢＡＤは、ＲＦアクセス制御回路２７０、ＢＡＮＫ０のアクセス制御回路１８０Ａ、および、ＢＡＮＫ１のアクセス制御回路１８０Ｂに供給される。また、内部カラムアドレス信号ＩＣＡＤはＢＡＮＫ０のカラムデコーダ１７０ＡおよびＢＡＮＫ１のカラムデコーダ１７０Ｂに供給される。
【００２６】
ＲＦアクセス制御回路２７０には、内部バンクアドレス信号ＩＢＡＤと、ＢＡＮＫ０のワードライン活性化信号ＲＡＳ＿０と、ＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿１と、リード信号ＲＥＡＤと、ライト信号ＷＲＩＴＥと、が入力される。そして、ＲＦアクセス制御回路２７０は、ＢＡＮＫ０のリフレッシュ（ＲＦ）許可信号ＡＲＢ＿０と、ＢＡＮＫ１のリフレッシュ（ＲＦ）許可信号ＡＲＢ＿１と、リフレッシュ（ＲＦ）アドレスカウントアップ信号ＲＦＣＵと、を出力する。ＲＦアドレスカウントアップ信号ＲＦＣＵはアドレスカウンタ２６０に供給される。ＲＦ許可信号ＡＲＢ＿０は、ＢＡＮＫ０のアクセス制御回路１８０Ａに供給され、ＲＦ許可信号ＡＲＢ＿１は、ＢＡＮＫ１のアクセス制御回路１８０Ｂに供給される。
【００２７】
そして、ＲＦアクセス制御回路２７０は、読み出し動作（リードアクセス）時、すなわち、リード信号ＲＥＡＤがハイレベルとなっている場合には、内部バンクアドレス信号ＩＢＡＤの立ち上がりのタイミングで、ＢＡＮＫ１のＲＦ許可信号ＡＲＢ＿１を立ち上げ、内部バンクアドレス信号ＩＢＡＤの立ち下がりのタイミングで、ＢＡＮＫ０のＲＦ許可信号ＡＲＢ＿０を立ち上げる。また、書き込み動作（ライトアクセス）時、すなわち、ライト信号ＷＲＩＴＥがハイレベルとなっている場合には、内部バンクアドレス信号ＩＢＡＤの立ち上がりのタイミングで、ＲＦ許可信号ＡＲＢ＿０を立ち上げ、内部バンクアドレス信号ＩＢＡＤの立ち下がりのタイミングで、ＲＦ許可信号ＡＲＢ＿１を立ち上げる。これにより、ＢＡＮＫ０では、ＲＦ許可信号ＡＲＢ＿０の立ち上がりに応じて、メモリセルアレイ１１０Ａのリフレッシュアクセスが実行され、ＢＡＮＫ１では、ＲＦ許可信号ＡＲＢ＿１の立ち上がりに応じて、メモリセルアレイ１１０Ｂのリフレッシュアクセスが実行される。
【００２８】
ＢＡＮＫ０に相当する第１のメモリブロック１００Ａにおいて、メモリセルアレイ１１０Ａは、マトリクス状に配列された複数のメモリセル（図示しない）を備えており、それらメモリセルには、ロウドライバ１２０Ａにより活性化される複数本のワードライン（図示しない）と、カラムドライバ１３０Ａによって選択される複数本のビットライン（図示しない）が、それぞれ接続されている。
【００２９】
ロウデコーダ１６０Ａには、アドレスカウンタ２４０からの内部ロウアドレス信号ＩＲＡＤと、ＲＦアドレスカウンタ２６０からのＲＦアドレス信号ＲＦＡＤと、アクセス制御回路１８０Ａからのワードライン活性化信号ＲＡＳ＿０と、が入力されて、ワードラインを選択するためのワードライン選択信号ｍを生成して、ロウドライバ１２０Ａに出力する。
【００３０】
カラムデコーダ１７０Ａには、アドレスカウンタ２４０からの内部カラムアドレス信号ＩＣＡＤと、アクセス制御回路１８０Ａからのビットライン選択信号(カラムイネーブル信号)ＣＥ＿０と、が入力されて、ビットラインを選択するためのビットライン選択信号ｎを生成して、カラムドライバ１３０Ａに出力する。
【００３１】
アクセス制御回路１８０Ａには、読み出し命令としてのリード信号ＲＥＡＤと、書き込み命令としてのライト信号ＷＲＩＴＥと、アクセス動作の基準となるクロック信号ＩＣＫと、バンク選択命令としての内部バンクアドレス信号ＩＢＡＤと、ＲＦ許可信号ＡＲＢ＿０とがそれぞれ入力される。そして、ワードライン選択信号ｍを生成させるためのワードライン活性化信号ＲＡＳ＿０を生成して、ロウデコーダ１６０Ａに出力すると共に、ビットライン選択信号ｎを生成させるためのカラムイネーブル信号ＣＥ＿０を生成して、カラムデコーダ１７０Ａに出力する。また、リードアンプ／ライトドライバ１４０Ａに含まれるリードアンプを動作させるためのリードアンプイネーブル信号ＲＡＥ＿０及びリードアンプ／ライトドライバ１４０Ａに含まれるライトドライバを動作させるためのライトドライバイネーブル信号ＷＡＥ＿０を生成して、リードアンプ／ライトドライバ１４０Ａに出力する。さらに、また、入出力データラッチ１５０Ａに含まれるラッチ回路を動作させるためのスイッチング信号ＲＣＳＬ０，ＷＣＳＬ＿０，ＲＬＳｐ＿０，ＷＬＳｐ＿０を生成して、入出力データラッチ１５０Ａに出力する。
【００３２】
なお、ＢＡＮＫ１に相当する第２のメモリブロック１００Ｂのメモリセルアレイ１１０Ｂ、ロウドライバ１２０Ｂ、カラムドライバ１３０Ｂ、リードアンプ／ライトドライバ１４０Ｂ、入出力データラッチ１５０Ｂ、ロウデコーダ１６０Ｂ、カラムデコーダ１７０Ｂ、および、アクセス制御回路１８０Ｂのそれぞれについては、各信号の最後の数字が「＿０」ではなく「＿１」と記されている点を除いて、上記ＢＡＮＫ０に相当する第１のメモリブロック１００のメモリセルアレイ１１０Ａ、ロウドライバ１２０Ａ、カラムドライバ１３０Ａ、リードアンプ／ライトドライバ１４０Ａ、入出力データラッチ１５０Ａ、ロウデコーダ１６０Ａ、カラムデコーダ１７０Ａ、および、アクセス制御回路１８０Ａのそれぞれと同じである。
【００３３】
また、入出力バッファ２１０は、読み出し動作の場合には、読み出したデータを出力データＤＱとして、書き込み動作の場合には、書き込むべきデータを入力データＤＱとして入力する。
【００３４】
Ｂ．バンクの構成：
図２はＢＡＮＫ０に相当するメモリブロック１００Ａの要部構成を示すブロック図である。図２に示すように、メモリブロック１００Ａのメモリセルアレイ１１０Ａは、４つのブロックＡ〜Ｄに分割されており、カラムドライバ１３０Ａはメモリセルアレイ１１０Ａの各ブロックＡ〜Ｄ毎に設けられたカラムドライバ１３２ａ〜１３２ｄを備えており、リードアンプ／ライトドライバ１４０Ａはメモリセルアレイ１１０Ａの各ブロックＡ〜Ｄ毎に設けられたリードアンプ１４２ａ〜１４２ｄ及びライトドライバ１４４ａ〜１４４ｄを備えており、入出力データラッチ１５０Ａは上側にスイッチＵＳＷを、下側にスイッチＬＳＷを、それぞれ備え、各リードアンプ及び各ライトドライバにそれぞれ１つずつ接続されたラッチ回路１５２ａ〜１５２ｄ，１５４ａ〜１５４ｄを備えている。
【００３５】
上記したように、メモリセルアレイ１１０Ａは、マトリクス状に配列された複数のメモリセル（図示せず）を備えており、それらメモリセルには、ロウドライバ１２０Ａにより活性化される複数本のワードライン（図示せず）と、各ブロック毎のカラムドライバ１３２ａ〜１３２ｄによって選択される複数本のビットライン（図示せず）が、それぞれ接続されている。
【００３６】
カラムデコーダ１７０Ａには、上記したように、内部カラムアドレス信号ＩＣＡＤおよびカラムイネーブル信号ＣＡＥ＿０が入力されて、各ブロックにおいて、ビットラインを選択するための選択信号ｎを生成して、カラムドライバ１３２ａ〜１３２ｄに出力する。
【００３７】
リードアンプ１４２ａ〜１４２ｄには、リードアンプを動作させるためのリードアンプイネーブル信号ＲＡＥ＿０がアクセス制御回路１８０Ａから入力される。また、ライトドライバ１４４ａ〜１４４ｄには、ライトドライバを動作させるためのライトドライバイネーブル信号ＷＡＥ＿０がアクセス制御回路１８０Ａから入力される。
【００３８】
上側スイッチＵＳＷには、ラッチ回路１５２ａ〜１５２ｄ，１５４ａ〜１５４ｄと、それぞれのラッチ回路に接続されているカラムドライバ１３２ａ〜１３２ｄと、の接続をオン／オフさせるためのスイッチング信号ＲＣＳＬ＿０，ＷＣＳＬ＿０が入力される。また、下側スイッチＬＳＷには、ラッチ回路１５２ａ〜１５２ｄ，１５４ａ〜１５４ｄと、それぞれのラッチ回路に接続されている入出力バッファ２１０と、の接続をオン／オフさせるためのスイッチング信号ＲＬＳｐ＿０，ＷＬＳｐ＿０（但し、Ｐ＝０，１，２，３）が入力される。
【００３９】
図３は図２におけるカラムデコーダ１７０Ａの概念的な構成を示すブロック図である。なお、図３では、カラムアドレスＹＡＤを２進数で表し、説明をわかりやすくするために、その桁数を４ビットとしている。従って、内部カラムアドレスＩＣＡＤは、上位ビットから順にＩＡ４，ＩＡ３，ＩＡ１，ＩＡ０として表される。なお、このことは、以下の図４ないし図７においても同様である。
【００４０】
カラムデコーダ１７０Ａは、図３に示すように、内部カラムアドレスＩＣＡＤのうち、下位２ビットＩＡ１，ＩＡ０を無視し、上位２ビットＩＡ４，ＩＡ２のみを用いることによって、選択信号ｎを生成している。
【００４１】
なお、ＢＡＮＫ１に相当するメモリブロック１００Ｂの構成も、上記したＢＡＮＫ０に相当するメモリブロック１００Ａの構成と同じである。
【００４２】
上記した実施例のバンクの構成では、下位２ビット目のデータＩＡ２を内部バンクアドレスＩＢＡＤに割り当てており、以下で説明するように、１つのバンクに対して４つのデータを高速に連続して読み出しあるいは書き込みが可能である。
【００４３】
図４は、図２に示す構成のうち、データの読み出し動作に関わる部分の要部のみを抜き出して示したブロック図である。
【００４４】
メモリセルアレイ１１０Ａにおける各ブロックＡ〜Ｄには、それぞれ、４本のビットラインＢＬが配列されており、図４に示すように、各ビットラインＢＬには、内部カラムアドレスＩＣＡＤがそれぞれ割り振られている。また、各ビットラインＢＬには、選択信号ｎに従ってオン／オフするスイッチ回路ＣＳＷが接続されている。このスイッチ回路ＣＳＷは、各ブロックＡ〜Ｄ毎に、選択信号ｎに対応する１本のビットラインＢＬについて、オンすることにより、メモリセルアレイ１１０Ａ全体で、ブロックの異なる４本のビットラインＢＬを一度に選択する。
【００４５】
それでは、バンクアドレスＢＡＤとして"0"が入力されてＢＡＮＫ０が選択され、カラムアドレスＣＡＤとして、例えば、"0000"が入力された場合に、"0000"，"0001"，"0010"，"0011"の連続する４つの内部カラムアドレスＩＣＡＤに対応する４つのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３がＢＡＮＫ０から連続して読み出される動作について、図４を用いて説明する。
【００４６】
ワードライン活性化信号ＲＡＳ＿０がハイレベルになると、ロウドライバ１２０Ａは、ロウデコーダ１６０Ａから出力されるワードライン選択信号ｍにより、対応するワードラインＷＬを活性化する。また、カラムイネーブル信号ＣＡＥ＿０がハイレベルになると、カラムデコーダ１７０Ａでは、図３で説明したように、下位２ビットＩＡ１，ＩＡ０を無視し、上位２ビットＩＡ４，ＩＡ３のみを用いて、図４に示すように、選択信号ｎとして"00"を生成して出力する。この選択信号ｎ＝00がスイッチ回路ＣＳＷに入力されると、スイッチ回路ＣＳＷは、各ブロックＡ〜Ｄ毎に、その選択信号ｎ＝00に対応したビットラインＢＬ、すなわち、左から１本目のビットラインＢＬを、それぞれ一度に選択する。すると、活性化されたワードラインＷＬと選択された４本のビットラインＢＬと、に接続された、破線丸印の箇所に位置する４つのメモリセル（図示せず）から、それぞれ、記憶されているデータが一度に読み出され、各ブロックＡ〜Ｄにそれぞれ接続されたリードアンプ１４２ａ〜１４２ｄに入力される。
【００４７】
このとき、アクセス制御回路１８０Ａは、カラムイネーブル信号ＣＡＥ＿０の立ち上がり後の所望のタイミングで、リードアンプイネーブル信号ＲＡＥ＿０を立ち上げて、リードアンプ１４２ａ〜１４２ｄに出力する。これにより、リードアンプ１４２ａ〜１４２ｄは、それぞれ動作して、入力されたデータをそれぞれ増幅して、各リードアンプ１４２ａ〜１４２ｄに接続されたラッチ回路１５２ａ〜１５２ｄに出力する。
【００４８】
また、このとき、アクセス制御回路１８０Ａは、リードアンプイネーブル信号ＲＡＥ＿０の立ち上がりからわずかに遅れた所望のタイミングで、スイッチング信号ＲＣＳＬ＿０を立ち上げて、上側スイッチＵＳＷに出力する。これにより、上側スイッチＵＳＷの各スイッチがオンし、その結果、各ラッチ回路１５２ａ〜１５２ｄが、リードアンプ１４２ａ〜１４２ｄから出力された４つのデータを、それぞれリードデータＲＬＤＴ０＿０〜ＲＬＤＴ３＿０としてラッチする。
【００４９】
この結果、内部カラムアドレスＩＣＡＤ"0000"（入力されたカラムアドレスＣＡＤ）、および、これに連続する内部カラムアドレスＩＣＡＤ"0001"，"0010"，"0011"にそれぞれ対応するメモリセルから、それぞれ読み出された４つのデータが、図４において、破線で示す経路をたどって、４つのラッチ回路１５２ａ〜１５２ｄにそれぞれラッチされることになる。
【００５０】
その後、アクセス制御回路１８０Ａは、クロック信号ＣＬＫにおける所定のタイミングで、スイッチング信号ＲＬＳｐ＿０のうち、ｐ＝０のＲＬＳ０＿０を立ち上げて、下側スイッチＬＳＷに出力する。これにより、下側スイッチＬＳＷのうち、図４に示すｐ＝０のスイッチのみがオンし、その結果、ラッチ回路１５２ａは、ラッチしているデータＤ００を、データ出力ＤＯＵＴとして出力する。
【００５１】
以下、同様にして、アクセス制御回路１８０Ａは、クロック信号ＣＬＫの各立ち下がりのタイミングで、スイッチング信号ＲＬＳｐ＿０を、ｐ＝１のＲＬＳ１＿０，ｐ＝２のＲＬＳ２＿０，ｐ＝３のＲＬＳ３＿０の順に、次々と立ち上げて、下側スイッチＬＳＷに出力する。これにより、下側スイッチＬＳＷは、図４に示すｐ＝１のスイッチ，ｐ＝２のスイッチ，ｐ＝３のスイッチの順にオンし、その結果、ラッチ回路は、１５２ｂ，１５２ｃ，１５２ｄの順に、ラッチしているデータＤ０１，Ｄ０２，Ｄ０３を、次々と、データ出力ＤＯＵＴとして出力する。
【００５２】
こうして、１回の読み出し命令に対し、ＢＡＮＫ０のメモリセルアレイ１１０Ａから、入力した値"0000"のカラムアドレスＣＡＤを起点として連続する４つのカラムアドレス"0000"〜"0011"に対応するメモリセルから、４つのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３を高速で連続して読み出すことができる。なお、データを高速で連続して書き込む場合には、リードアンプ１４２ａ〜１４２ｄ，ラッチ回路１５２ａ〜１５２ｄに代えて、ライトドライバ１４４ａ〜１４４ｄ，ラッチ回路１５４ａ〜１５４ｄを用い、上記手順と逆の手順で、４つのデータを高速で連続して書き込むことができる。
【００５３】
なお、ＢＡＮＫ１のメモリセルアレイ１１０Ｂに対しても、同様にして、入力した値のカラムアドレスＣＡＤを起点として連続して、４つのデータを高速で連続して読み出しまたは書き込むことができる。
【００５４】
Ｃ．リフレッシュ制御回路の構成：
図５は、ＲＦアクセス制御回路２７０の内部構成を示すブロック図である。ＲＦアクセス制御回路２７０は、セレクタ２７１と、ＢＡＮＫ０のＲＦ許可信号発生回路２７２Ａと、ＢＡＮＫ１のＲＦ許可信号発生回路２７２Ｂとを備えている。ＲＦ許可信号発生回路２７２Ａは、セレクタ２７１から入力されるＢＡＮＫ０のためのＲＦタイミング信号ＲＦＴＭ＿０に基づいて、ＢＡＮＫ０のためのＲＦ許可信号ＡＲＢ＿０を出力し、ＲＦ許可信号発生回路２７２Ｂは、ＢＡＮＫ１のためのＲＦタイミング信号ＲＦＴＭ＿１に基づいて、ＢＡＮＫ１のためのＲＦ許可信号ＡＲＢ＿１を出力する。
【００５５】
セレクタ２７１は、リード信号ＲＥＡＤがハイレベルの場合には、入力される内部バンクアドレス信号ＩＢＡＤをＲＦタイミング信号ＲＦＴＭ＿１とし、内部バンクアドレス信号ＩＢＡＤを反転した反転バンクアドレス信号＃ＩＢＡＤをＲＦタイミング信号ＲＦＴＭ＿０として選択する。一方、セレクタ２７１は、ライト信号ＷＲＩＴＥがハイレベルの場合には、バンクアドレス信号をＲＦタイミング信号ＲＦＴＭ＿０とし、反転バンクアドレス信号＃ＩＢＡＤをＲＦタイミング信号ＲＦＴＭ＿１として選択する。
【００５６】
ＲＦ許可信号発生回路２７２Ａは、１ショット回路２７３と、ＡＮＤゲート２７４と、ＲＳフリップフロップ（以下、単に、「フリップ」とも呼ぶ）２７５と、ＡＮＤゲート２７６と、ＮＯＴゲート２７７と、を備えている。
【００５７】
以下では、リード信号ＲＥＡＤがハイレベルである場合におけるＲＦ許可信号発生回路２７２Ａの動作について、図５及び図６を用いて説明する。
【００５８】
図６は、リード信号ＲＥＡＤがハイレベルである場合におけるＲＦ許可信号発生回路２７２Ａの要部信号のタイミングを示すタイミングチャートである。（ａ）は内部バンクアドレス信号ＩＢＡＤを、（ｂ）はＲＦタイミング信号ＲＦＴＭ＿０を、（ｃ）はＡＮＤゲート２７４の出力であるＲＦトリガ信号ＲＦＴＲ＿０を、（ｄ）はフリップフロック２７５の出力であるＲＦ要求信号ＲＦＲＱ＿０を、（ｅ）はワードライン活性化信号ＲＡＳ＿０を、（ｆ）はＡＮＤゲート２７６の出力であるＲＦ許可信号ＡＲＢ＿０を示している。
【００５９】
上記したように、ＲＦタイミング信号ＲＦＴＭ＿０は反転バンクアドレス信号＃ＩＢＡＤに相当し、図６（ｂ）に示すように、図６（ａ）に示す内部バンクアドレス信号ＩＢＡＤがハイレベルでローレベルとなり、ローレベルでハイレベルとなる。そして、このＲＦタイミング信号ＲＦＴＭ＿０の立ち上がりのタイミングで、図６（ｃ）に示すように、ＲＦトリガ信号ＲＦＴＲ＿０が立ち上がる。ＲＦトリガ信号ＲＦＴＲ＿０が立ち上がると、図６（ｄ）に示すように、フリップブロック２７５がセットされて、ＲＦ要求信号ＲＦＲＱ＿０が立ち上がる。ＲＦ要求信号ＲＦＲＱ＿０がハイレベルにおいて、図６（ｅ）に示すワードライン活性化信号ＲＡＳ＿０が立ち下がると、図６（ｆ）に示すように、リフレッシュ許可信号ＡＲＢ＿０が立ち上がる。リフレッシュ許可信号ＡＲＢ＿０が立ち上がると、これに応じて、ワードライン活性化信号ＲＡＳ＿０が立ち上げられ、ＢＡＮＫ０のメモリセルアレイ１１０Ａのリフレッシュアクセスが実行される。なお、ＲＦ許可信号ＡＲＢ＿０が立ち上がると、これに応じて、フリップフロック２７５がリセットされ、図６（ｄ）に示すように、ＲＦ要求信号ＲＦＲＱ＿０はリセットされる。
【００６０】
以上のように、ＲＦ許可信号発生回路２７２Ａでは、リード信号ＲＥＡＤがハイレベルである場合には、ＲＦタイミング信号ＲＦＴＭ＿０が立ち上がる毎に、すなわち、内部バンクアドレス信号ＩＢＡＤが立ち下がる毎に、リフレッシュ許可信号ＡＲＢ＿０が立ち上がる。これにより、内部バンクアドレス信号ＩＢＡＤが立ち下がる毎に、ＢＡＮＫ０のメモリセルアレイ１１０Ａのリフレッシュアクセスが実行される。
【００６１】
なお、ライト信号ＷＲＩＴＥがハイレベルの場合には、上記したように、ＲＦタイミング信号ＲＦＴＭ＿０は内部バンクアドレス信号ＩＢＡＤに相当するので、ＲＦタイミング信号ＲＦＴＭ＿０が立ち上がる毎に、すなわち、内部バンクアドレス信号ＩＢＡＤが立ち上がる毎に、リフレッシュ許可信号ＡＲＢ＿０が立ち上がる。これにより、内部バンクアドレス信号ＩＢＡＤが立ち上がる毎に、ＢＡＮＫ０のメモリセルアレイ１１０Ａのリフレッシュアクセスが実行される。
【００６２】
一方、ＲＦ許可信号発生回路２７２Ｂは、セレクタ２７１からのＲＦタイミング信号ＲＦＴＭ＿１と、ＢＡＮＫ１からのワードライン活性化信号ＲＡＳ＿１とが入力されており、これに応じてＲＦ許可信号ＡＲＢ＿１を出力する点を除いて、ＲＦ許可信号発生回路２７２Ａと同じである。すなわち、ＲＦ許可信号発生回路２７２Ｂでは、リード信号ＲＥＡＤがハイレベルである場合には、内部バンクアドレス信号ＩＢＡＤが立ち上がる毎に、ＲＦ許可信号ＡＲＢ＿１が立ち上がる。これにより、内部バンクアドレス信号ＩＢＡＤが立ち上がる毎に、ＢＡＮＫ１のメモリセルアレイ１１０Ｂのリフレッシュアクセスが実行される。また、ライト信号ＷＲＩＴＥがハイレベルである場合には、内部バンクアドレス信号ＩＢＡＤが立ち下がる毎に、ＲＦ許可信号ＡＲＢ＿１が立ち上がる。これにより、内部バンクアドレス信号ＩＢＡＤが立ち下がる毎に、ＢＡＮＫ１のメモリセルアレイ１１０Ｂのリフレッシュアクセスが実行される。
【００６３】
Ｄ．連続読み出し動作：
本願発明の特徴である連続読み出し動作（リードアクセス）について、図７を用いて説明する。なお、以下では、カラムアドレスＣＡＤとして"0000"がバンクアドレスＢＡＤとして"0"が入力された場合のデータの連続読み出し動作を例に説明する。
【００６４】
図７は、データの連続読み出し動作時における図１または図２の要部信号のタイミングを示すタイミングチャートである。図７において、（ａ）はクロック信号ＣＬＫを、（ｂ）はアドレス・バリッド信号＃ＡＤＶを、（ｃ）はリード信号ＲＥＡＤを、（ｄ）は内部カラムアドレスＩＣＡＤを、（ｅ）は内部バンクアドレスＩＢＡＤを、（ｆ）はＢＡＮＫ０のＲＦ要求信号ＲＦＲＱ＿０を、（ｇ）はＢＡＮＫ１のＲＦ要求信号ＲＦＲＱ＿１を、（ｈ）はＢＡＮＫ０のＲＦ許可信号ＡＲＢ＿０を、（ｉ）はＢＡＮＫ１のＲＦ許可信号ＡＲＢ＿１を、（ｊ），（ｋ）はＢＡＮＫ０のワードライン活性化信号ＲＡＳ＿０，カラムイネーブル信号ＣＡＥ＿０を、（ｌ）はＢＡＮＫ０の入出力データラッチ１５０Ａへの読み出しデータの入力タイミングを示すスイッチング信号ＲＣＳＬ＿０を、（ｍ）は入出力データラッチ１５０Ａに入力されるリードデータＲＬＤＴｒ＿０（但し、ｒ＝０，１，２、３）を、（ｎ），（ｏ）はＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿１，カラムイネーブル信号ＣＡＥ＿１を、（ｐ）はＢＡＮＫ１の入出力データラッチ１５０Ｂへの読み出しデータの入力タイミングを示すスイッチング信号ＲＣＳＬ＿１を、（ｑ）は入出力データラッチ１５０Ｂに入力されるリードデータＲＬＤＴｒ＿１（但し、ｒ＝０，１，２、３）を、（ｒ）はデータ出力ＤＱを、それぞれ示している。なお、横軸は時間である。
【００６５】
図７（ａ）に示すクロック信号ＣＬＫの第０番目のサイクル（以下、単に「第０サイクル」と呼ぶ）において、図７（ｂ）に示すアドレス・バリッド信号＃ＡＤＶがローレベルになると、図示しないライトイネーブル信号＃ＷＥがハイレベルである場合には、図７（ｃ）に示すように、読み出し命令であるリード信号ＲＥＡＤがハイレベルになる。これにより、バースト動作による読み出し動作（リードアクセス）が開始される。
【００６６】
バースト動作による読み出し動作が開始された場合、第４サイクルを先頭とし各サイクルにおけるクロック信号ＣＬＫの立ち上がりで、アドレスデータが順にカウントアップされ、図７（ｄ）及び図７（ｅ）に示すように、内部カラムアドレス信号ＩＣＡＤ，内部バンクアドレス信号ＩＢＡＤが出力される。
【００６７】
また、図７（ｊ）及び図７（ｎ）に示すように、第２サイクルにおいて、ワードライン活性化信号ＲＡＳ＿０，ＲＡＳ＿１が立ち上がってハイレベルとなり、図７（ｋ）及び図７（ｏ）に示すように、カラムイネーブル信号ＣＡＥ＿０，ＣＡＥ＿１が立ち上がってハイレベルとなる。
【００６８】
上記バンクの構成における読み出し動作で説明したように、ＢＡＮＫ０およびＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿０、ＲＡＳ＿１がハイレベルになると、それぞれのバンクにおいてワードライン選択信号ｍに対応するワードラインＷＬが活性化される。また、カラムイネーブル信号ＣＡＥ＿０，ＣＡＥ＿１がハイレベルになると、それぞれのバンクにおいてビットライン選択信号ｎに対応した複数のビットラインが、それぞれ一度に選択される。すると、ＢＡＮＫ０およびＢＡＮＫ１のそれぞれにおいて、活性化されたワードラインＷＬと選択された複数のビットラインＢＬとに接続された、"0000"，"0001"，"0010"，"0011"の４つの内部カラムアドレスＩＣＡＤに対応するメモリセル（図示せず）から、それぞれ、記憶されている４つのデータが一度に読み出される。具体的には、ＢＡＮＫ０では４つのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３が、ＢＡＮＫ１では４つのデータＤ０４，Ｄ０５、Ｄ０６，Ｄ０７が、それぞれ一度に読み出される。
【００６９】
また、このとき、図７（ｌ）に示すように、第３サイクルにおいて、図７（ｋ）に示すカラムイネーブル信号ＣＡＥ＿０の立ち上がりからわずかに遅れた所望のタイミングで、ＢＡＮＫ０のスイッチング信号ＲＣＳＬ＿０が立ち上がる。スイッチング信号ＲＣＳＬ＿０が立ち上がると、これに応じて、ＢＡＮＫ０における、"0000"，"0001"，"0010"，"0011"の４つの内部カラムアドレスＩＣＡＤに対応するメモリセル（図示せず）から、読み出された４つのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３が、図７（ｍ）に示すように、ＢＡＮＫ０の入出力データラッチ１５０Ａに、リードデータＲＬＤＴｒ＿０（ＲＬＤＴ０＿０，ＲＬＤＴ１＿０，ＲＬＤＴ２＿０，ＲＬＤＴ３＿０）として、ラッチされる。
【００７０】
そして、第４サイクルから第７サイクルの各サイクルにおいては、ＢＡＮＫ０の入出力データラッチ１５０Ａに、リードデータＲＬＤＴｒ＿０（ＲＬＤＴ０＿０，ＲＬＤＴ１＿０，ＲＬＤＴ２＿０，ＲＬＤＴ３＿０）としてそれぞれラッチされているデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３が、図７（ｒ）に示すように、クロック信号ＣＬＫの立ち下がりのタイミングで、データ出力ＤＱとして、順に出力される。なお、このように、第０サイクルから読み出し動作が開始され、第４サイクルからデータの出力が開始される場合には、「リードレ−テンシー」が４であるという。また、第３サイクルでカラムイネーブル信号ＣＡＥ＿０，ＣＡＥ＿１が立ち上がって、第４サイクルからデータの出力が介しされる場合には、「カラムレーテンシー」が１であるという。ただし、これに限定されるものではなく、種々のレーテンシーで動作させることが可能である。
【００７１】
また、第３サイクルから４サイクル後の第７サイクルにおいて、図７（ｅ）に示す内部バンクアドレスＩＢＡＤが変化すると、これに応じて、図７（ｐ）に示すように、ＢＡＮＫ１のスイッチング信号ＲＣＳＬ＿１が立ち上がる。そして、スイッチング信号ＲＣＳＬ＿１が立ち上がると、これに応じて、ＢＡＮＫ１における、"0000"，"0001"，"0010"，"0011"の連続する４つの内部カラムアドレスＩＣＡＤに対応するメモリセル（図示せず）から、読み出された４つのデータＤ０４，Ｄ０５，Ｄ０６，Ｄ０７が、図７（ｑ）に示すように、ＢＡＮＫ１の入出力データラッチ１５０Ｂに、リードデータＲＬＤＴｒ＿１（ＲＬＤＴ０＿１，ＲＬＤＴ１＿１，ＲＬＤＴ２＿１，ＲＬＤＴ３＿１）として、ラッチされる。
【００７２】
そして、第８サイクル〜第１１サイクルの各サイクルでは、第７サイクルで、ＢＡＮＫ１の入出力データラッチ１５０Ｂに、リードデータＲＬＤＴｒ＿１（ＲＬＤＴ０＿１，ＲＬＤＴ１＿１，ＲＬＤＴ２＿１，ＲＬＤＴ３＿１）としてラッチされているデータＤ０４，Ｄ０５，Ｄ０６，Ｄ０７が、図７（ｒ）に示すように、クロック信号ＣＬＫの立ち下がりのタイミングで、データ出力ＤＱとして、順に出力される。
【００７３】
また、第７サイクルにおいて、図７（ｅ）に示す内部バンクアドレスＩＢＡＤが"1"に変化すると、これに応じて、図７（ｇ）に示すようにＢＡＮＫ１のＲＦ要求信号ＲＦＲＱ＿１が立ち上がる。
【００７４】
また、第７サイクルにおいて、上記したように、スイッチング信号ＲＣＳＬ＿１が立ち上がって、読み出されたデータがラッチされると、図７（ｎ），（ｏ）に示すように、所定のタイミングで、ＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿１およびカラムイネーブル信号ＣＡＥ＿１が立ち下がってローレベルとなる。
【００７５】
このとき、ＲＦ要求信号ＲＦＲＱ＿１がハイレベルで、ワードライン活性化信号ＲＡＳ＿１がローレベルになると、図７（ｉ）に示すように、ＢＡＮＫ１のＲＦ許可信号ＡＲＢ＿１が立ち上がる。ＲＦ許可信号ＡＲＢ＿１が立ち上がると、上記したように、図７（ｎ）に示すようにワードライン活性化信号ＲＡＳ＿１を、リフレッシュに必要な所定の期間（図中斜線で示す期間）だけ立ち上げてハイレベルとし、ＢＡＮＫ１のリフレッシュアクセスが実行される。
【００７６】
そして、リフレッシュに必要な所定の期間の経過後において、図７（ｎ）に示すように、ワードライン活性化信号ＲＡＳ＿１は、一旦立ち下がった後、再び、立ち上がって、ロウアドレスＩＲＡＤに対応するワードラインＷＬの活性化が実行される。また、図７（ｏ）に示すように、ワードライン活性化信号ＲＡＳ＿１の立ち上がった後、カラムイネーブル信号ＣＡＥ＿１が立ち上がって、内部カラムアドレスＩＣＡＤに対応するビットラインＢＬの選択が実行される。
【００７７】
そして、第７サイクルから４サイクル後の第１１サイクルにおいては、図７（ｅ）に示すＩＢＡＤが変化すると、図７（ｌ）に示すように、ＢＡＮＫ０のスイッチング信号ＲＣＳＬ＿０が立ち上がる。そして、スイッチング信号ＲＣＳＬ＿０が立ち上がると、これに応じて、ＢＡＮＫ０における、"0100"，"0101"，"0110"，"0111"の連続する４つの内部カラムアドレスＩＣＡＤに対応するメモリセル（図示せず）から、読み出された４つのデータＤ０８，Ｄ０９，Ｄ０Ａ，Ｄ０Ｂが、図７（ｍ）に示すように、ＢＡＮＫ０の入出力データラッチ１５０Ａに、リードデータＲＬＤＴｒ＿０として、ラッチされる。
【００７８】
そして、第１２サイクル〜第１５サイクルの各サイクルでは、第１１サイクルで、ＢＡＮＫ０の入出力データラッチ１５０Ａに、リードデータＲＬＤＴｒ＿０としてラッチされているデータＤ０８，Ｄ０９，Ｄ０Ａ，Ｄ０Ｂが、図７（ｒ）に示すように、クロック信号ＣＬＫの立ち下がりのタイミングで、データ出力ＤＱとして、順に出力される。
【００７９】
また、第１１サイクルにおいて、図７（ｅ）に示す内部バンクアドレスＩＢＡＤが"0"に変化すると、これに応じて、図７（ｆ）に示すようにＢＡＮＫ０のＲＦ要求信号ＲＦＲＱ＿０が立ち上がる。
【００８０】
また、第１１サイクルにおいて、上記したように、スイッチング信号ＲＣＳＬ＿０が立ち上がって、読み出されたデータがラッチされると、図７（ｊ），（ｋ）に示すように、所定のタイミングで、ＢＡＮＫ０のワードライン活性化信号ＲＡＳ＿０およびカラムイネーブル信号ＣＡＥ＿０が立ち下がってローレベルとなる。
【００８１】
このとき、ＲＦ要求信号ＲＦＲＱ＿０がハイレベルで、ワードライン活性化信号ＲＡＳ＿０がローレベルになると、図７（ｈ）に示すように、ＢＡＮＫ０のＲＦ許可信号ＡＲＢ＿０が立ち上がる。ＲＦ許可信号ＡＲＢ＿０が立ち上がると、上記したように、図７（ｊ）に示すようにワードライン活性化信号ＲＡＳ＿０を、リフレッシュに必要な所定の期間（図中斜線で示す期間）だけ立ち上げてハイレベルとし、ＢＡＮＫ０のリフレッシュアクセスが実行される。
【００８２】
そして、リフレッシュに必要な所定の期間の経過後において、図７（ｊ）に示すように、ワードライン活性化信号ＲＡＳ＿０は、一旦立ち下がった後、再び、立ち上がって、ロウアドレスＩＲＡＤに対応するワードラインＷＬの活性化が実行される。また、図７（ｋ）に示すように、ワードライン活性化信号ＲＡＳ＿０の立ち上がった後、カラムイネーブル信号ＣＡＥ＿１が立ち上がって、内部カラムアドレスＩＣＡＤに対応するビットラインＢＬの選択が実行される。
【００８３】
また、第１５サイクル以降の各サイクルにおいても、第７サイクル〜第１４サイクルまでの動作を繰り返すことにより、順に変化する内部カラムアドレスＩＣＡＤ及び内部バンクアドレスＩＢＡＤに対応するメモリセルからのデータの読み出し動作が、連続して実行される。
【００８４】
Ｅ．連続書き込み動作：
本願発明の特徴である連続書き込み動作について、図８を用いて説明する。なお、以下では、カラムアドレスＣＡＤとして"0000"がバンクアドレスＢＡＤとして"0"が入力された場合のデータの連続書き込み動作を例に説明する。
【００８５】
図８は、データの連続書き込み動作時における図１または図２の要部信号のタイミングを示すタイミングチャートである。図７において、（ａ）はクロック信号ＣＬＫを、（ｂ）はアドレス・バリッド信号＃ＡＤＶを、（ｃ）はライト信号ＷＲＩＴＥを、（ｄ）は内部カラムアドレスＩＣＡＤを、（ｅ）は内部バンクアドレスＩＢＡＤを、（ｆ）はＢＡＮＫ０のＲＦ要求信号ＲＦＲＱ＿０を、（ｇ）はＢＡＮＫ１のＲＦ要求信号ＲＦＲＱ＿１を、（ｈ）はＢＡＮＫ０のＲＦ許可信号ＡＲＢ＿０を、（ｉ）はＢＡＮＫ１のＲＦ許可信号ＡＲＢ＿１を、（ｊ），（ｋ）はＢＡＮＫ０のワードライン活性化信号ＲＡＳ＿０，カラムイネーブル信号ＣＡＥ＿０を、（ｌ）はＢＡＮＫ０の入出力データラッチ１５０Ａへの書き込みデータの入力タイミングを示すスイッチング信号ＷＣＳＬ＿０を、（ｍ）は入出力データラッチ１５０Ａに入力されるライトデータＷＬＤＴｒ＿０を、（ｎ），（ｏ）はＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿１，カラムイネーブル信号ＣＡＥ＿１を、（ｐ）はＢＡＮＫ１の入出力データラッチ１５０Ｂへの書き込みデータの入力タイミングを示すスイッチング信号ＷＣＳＬ＿１を、（ｑ）は入出力データラッチ１５０Ｂに入力されるライトデータＷＬＤＴｒ＿１を、（ｒ）はデータ入力ＤＱを、それぞれ示している。なお、横軸は時間である。
【００８６】
図８（ａ）に示すクロック信号ＣＬＫの第０サイクルにおいて、図８（ｂ）に示すアドレス・バリッド信号＃ＡＤＶがローレベルになると、図示しないライトイネーブル信号＃ＷＥがローレベルである場合には、図８（ｃ）に示すように、書き込み命令であるライト信号ＷＲＩＴＥがハイレベルになる。これにより、バースト動作による書き込みが開始される。
【００８７】
バースト動作による書き込みが開始された場合、第４サイクルを先頭とし各サイクルにおけるクロック信号ＣＬＫの立ち上がりで、アドレスデータが順にカウントアップされ、図８（ｄ）及び図８（ｅ）に示すように、内部カラムアドレス信号ＩＣＡＤ，内部バンクアドレス信号ＩＢＡＤが出力される。
【００８８】
また、図８（ｊ）及び図８（ｎ）に示すように、第２サイクルにおいて、ワードライン活性化信号ＲＡＳ＿０，ＲＡＳ＿１が立ち上がってハイレベルとなり、図８（ｋ）及び図８（ｏ）に示すように、カラムイネーブル信号ＣＡＥ＿０，ＣＡＥ＿１が立ち上がってハイレベルとなる。
【００８９】
上記バンクの構成における書き込み動作で説明したように、ＢＡＮＫ０およびＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿０，ＲＡＳ＿１がハイレベルになると、それぞれのバンクにおいてワードライン選択信号ｍに対応するワードラインＷＬが活性化される。また、カラムイネーブル信号ＣＡＥ＿０，ＣＡＥ＿１がハイレベルになると、それぞれのバンクにおいてビットライン選択信号ｎに対応した複数のビットラインが、それぞれ一度に選択される。
【００９０】
また、第２サイクルから第５サイクルの各サイクルでは、図８（ｒ）に示すように、入力されたカラムアドレスＣＡＤ"0000"及びバンクアドレスＢＡＤ"0"を基点として、連続するアドレスに対応するメモリセルに、それぞれ書き込むべきデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３が、クロック信号ＣＬＫの立ち下がりのタイミングで、データ入力ＤＱとして、順に入力される。そして、第３サイクルから第６サイクルの各サイクルでは、順に入力されたデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３が、クロック信号ＣＬＫの立ち上がりのタイミングで、ＢＡＮＫ０の入出力データラッチ１５０Ａに、順にラッチされる。
【００９１】
そして、第７サイクルにおいて、図８（ｅ）に示す内部バンクアドレスＩＢＡＤが変化すると、これに応じて、図８（ｌ）に示すように、ＢＡＮＫ０のスイッチング信号ＷＣＳＬ＿０が立ち上がる。そして、スイッチング信号ＷＣＳＬ＿０が立ち上がると、これに応じて、ＢＡＮＫ０における、"0000"，"0001"，"0010"，"0011"の連続する４つの内部カラムアドレスＩＣＡＤに対応するメモリセル（図示せず）に対して、ＢＡＮＫ０の入出力データラッチ１５０Ａに，ラッチされている４つのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３が、図８（ｍ）に示すように、ライトデータＷＬＤＴｒ＿０（ＷＬＤＴ０＿０，ＷＬＤＴ１＿０，ＷＬＤＴ２＿０，ＷＬＤＴ３＿０）として出力され、それぞれ対応するメモリセルに書き込まれる。
【００９２】
また、第７サイクルにおいて、図８（ｅ）に示す内部バンクアドレスＩＢＡＤが"1"に変化すると、これに応じて、図８（ｆ）に示すようにＢＡＮＫ０のＲＦ要求信号ＲＦＲＱ＿０が立ち上がる。
【００９３】
また、第７サイクルにおいて、上記したように、スイッチング信号ＷＣＳＬ＿０が立ち上がって、データの書き込みが実行されると、図８（ｊ），（ｋ）に示すように、所定のタイミングで、ＢＡＮＫ０のワードライン活性化信号ＲＡＳ＿０およびカラムイネーブル信号ＣＡＥ＿０が立ち下がってローレベルとなる。
【００９４】
このとき、ＲＦ要求信号ＲＦＲＱ＿０がハイレベルで、ワードライン活性化信号ＲＡＳ＿０がローレベルになると、図８（ｈ）に示すように、ＢＡＮＫ０のＲＦ許可信号ＡＲＢ＿０が立ち上がる。ＲＦ許可信号ＡＲＢ＿０が立ち上がると、図８（ｊ）に示すようにワードライン活性化信号ＲＡＳ＿０がリフレッシュに必要な所定の期間（図中斜線で示す期間）だけ立ち上がってハイレベルとなり、ＢＡＮＫ０のリフレッシュアクセスが実行される。
【００９５】
そして、リフレッシュに必要な所定の期間の経過後において、図８（ｊ）に示すように、ワードライン活性化信号ＲＡＳ＿０は、一旦立ち下がった後、再び、立ち上がって、ロウアドレスＩＲＡＤに対応するワードラインＷＬの活性化が実行される。また、図８（ｋ）に示すように、ワードライン活性化信号ＲＡＳ＿０の立ち上がった後、カラムイネーブル信号ＣＡＥ＿０が立ち上がって、内部カラムアドレスＩＣＡＤに対応するビットラインＢＬの選択が実行される。
【００９６】
また、第６サイクルから第９サイクルの各サイクルでは、図８（ｒ）に示すように、第５サイクルに続いて、書き込むべきデータＤ０４，Ｄ０５，Ｄ０６，Ｄ０７が、クロック信号ＣＬＫの立ち下がりのタイミングで、データ入力ＤＱとして、順に入力される。そして、第７サイクルから第１０サイクルの各サイクルでは、順に入力されたデータＤ０４，Ｄ０５，Ｄ０６，Ｄ０７が、クロック信号ＣＬＫの立ち上がりのタイミングで、ＢＡＮＫ１の入出力データラッチ１５０Ｂに、順にラッチされる。
【００９７】
そして、第１１サイクルにおいて、図８（ｅ）に示すＩＢＡＤが変化すると、これに応じて、図８（ｐ）に示すように、ＢＡＮＫ１のスイッチング信号ＷＣＳＬ＿１が立ち上がる。そして、スイッチング信号ＷＣＳＬ＿１が立ち上がると、これに応じて、ＢＡＮＫ１における、"0000"，"0001"，"0010"，"0011"の連続する４つの内部カラムアドレスＩＣＡＤに対応するメモリセル（図示せず）に対して、ＢＡＮＫ１の入出力データラッチ１５０Ｂにラッチされている４つのデータＤ０４，Ｄ０５，Ｄ０６，Ｄ０７が、図８（ｑ）に示すように、ライトデータＷＬＤＴｒ＿１（ＷＬＤＴ０＿１，ＷＬＤＴ１＿１，ＷＬＤＴ２＿１，ＷＬＤＴ３＿１）として出力され、それぞれ対応するメモリセルに書き込まれる。
【００９８】
また、第１１サイクルにおいて、図８（ｅ）に示す内部バンクアドレスＩＢＡＤが"0"に変化すると、これに応じて、図８（ｇ）に示すようにＢＡＮＫ１のＲＦ要求信号ＲＦＲＱ＿１が立ち上がる。
【００９９】
また、第１１サイクルにおいて、上記したように、スイッチング信号ＷＣＳＬ＿１が立ち上がって、データの書き込みが実行されると、図８（ｎ），（ｏ）に示すように、所定のタイミングで、ＢＡＮＫ１のワードライン活性化信号ＲＡＳ＿１およびカラムイネーブル信号ＣＡＥ＿１が立ち下がってローレベルとなる。
【０１００】
このとき、ＲＦ要求信号ＲＦＲＱ＿１がハイレベルで、ワードライン活性化信号ＲＡＳ＿１がローレベルになると、図８（ｉ）に示すように、ＢＡＮＫ１のＲＦ許可信号ＡＲＢ＿１が立ち上がる。ＲＦ許可信号ＡＲＢ＿１が立ち上がると、図８（ｎ）に示すように、ワードライン活性化信号ＲＡＳ＿１がリフレッシュに必要な所定の期間（図中斜線で示す期間）だけ立ち上がってハイレベルとなり、ＢＡＮＫ１のリフレッシュアクセスが実行される。
【０１０１】
そして、リフレッシュに必要な所定の期間の経過後において、図８（ｎ）に示すように、ワードライン活性化信号ＲＡＳ＿１は、一旦立ち下がった後、再び、立ち上がって、ロウアドレスＩＲＡＤに対応するワードラインＷＬの活性化が実行される。また、図８（ｏ）に示すように、ワードライン活性化信号ＲＡＳ＿１の立ち上がった後、カラムイネーブル信号ＣＡＥ＿１が立ち上がって、内部カラムアドレスＩＣＡＤに対応するビットラインＢＬの選択が実行される。
【０１０２】
また、第１０サイクルから第１３サイクルの各サイクルでは、図８（ｒ）に示すように、第９サイクルに続いて、書き込むべきデータＤ０８，Ｄ０９，Ｄ０Ａ，Ｄ０Ｂが、クロック信号ＣＬＫの立ち下がりのタイミングで、データ入力ＤＱとして、順に入力される。そして、第７サイクルから第１４サイクルの各サイクルでは、順に入力されたデータＤ０８，Ｄ０９，Ｄ０Ａ，Ｄ０Ｂが、クロック信号ＣＬＫの立ち上がりのタイミングで、ＢＡＮＫ０の入出力データラッチ１５０Ａに、順にラッチされる。
【０１０３】
そして、第１５サイクル以降の各サイクルにおいても、第７サイクル〜第１４サイクルまでの動作を繰り返すことにより、順に変化する内部カラムアドレスＩＣＡＤ及び内部バンクアドレスＩＢＡＤに対応するメモリセルに対して、データＤ０８，Ｄ０９，Ｄ０Ａ，Ｄ０Ｂ，...の書き込みが連続して実行される。
【０１０４】
Ｆ．実施例の効果：
以上説明したように、本実施例においては、各サイクル毎に順にカウントアップされたアドレスのうち、バンクアドレスが変化すると、その変化の前のバンクアドレスに対応するバンクに対して、そのバンクアドレスの変化のタイミングに応じて、読み出し動作または書き込み動作（以下、単に「アクセス動作」と呼ぶ）を行い、次に、バンクアドレスが変化したときには、その変化のタイミングに応じて、他方のバンクに対して、アクセス動作を行う。このとき、アクセス動作が実行されたバンクでは、アクセス動作のタイミングとなったバンクアドレスの変化のタイミングに応じて、ＲＦ要求が発生し、これに応じてリフレッシュアクセスが実行される。これにより、アクセス動作が実行されたバンクでは、アクセス動作が終了して、再び、アクセス動作が行われるまでに、リフレッシュを行うとともに、次のアクセス動作のために、対応するワード線の活性化およびビット線の選択を行っておくことができる。この結果、従来のように、バースト動作を止めることなく、連続して複数のデータの読み出しまたは書き込みを行うことが可能である。
【０１０５】
なお、１つのバンクにおいて、スイッチング信号ＲＣＳＬ／ＷＣＳＬが立ち上がって、アクセス動作が開始され、次に、スイッチング信号ＲＣＳＬ／ＷＣＳＬが立ち上がって、アクセス動作が開始されるまでの時間をリフレッシュアクセス時間Ｔｒｆとし、１つのバンク内で連続してアクセス動作が可能なメモリセルの数（バースト数）をＬｂ、バンク数をＢｎとし、動作の基準となるクロック信号の最小の周期（最小サイクル時間）をＴｃとすると、連続して複数のデータの読み出し（リードアクセス）または書き込み（ライトアクセス）を可能とするためには、下記式を満足するようにＬｂ，Ｂｎ，Ｔｃを設定する必要がある。
Ｌｂ×Ｂｎ×Ｔｃ＞Ｔｒｆ  ...（１）
【０１０６】
例えば、リフレッシュアクセス時間Ｔｒｆが６０ｎｓであり、最小サイクル時間Ｔｃが１０ｎｓであるとすると、（１）式より、（Ｌｂ×Ｂｎ）が６よりも大きくなるように、バンク数Ｂｎおよいｂバースト数Ｌｂを設定する必要がある。ここで、バンク数Ｂｎを２とすると、バースト数Ｌｂを３よりも大きい値、例えば、４と設定すればよいことがわかる。
【０１０７】
ただし、（Ｌｂ×Ｂｎ）の数が大きいと、リフレッシュアクセスが実行される頻度が少なくなってしまい、各メモリセルにおけるデータ保持ができなくなる可能性がある。そこで、クロック信号として許容される最大の周期（最大サイクル時間）をＴｌ、各メモリセルにおけるデータの保持に許される最大リフレッシュアクセス間隔をＴｒｃとすると、連続して複数のデータの読み出しまたは書き込みを可能とするためには、下記式を満足するようにＬｂ，Ｂｎ，Ｔｌを設定する必要がある。
Ｌｂ×Ｂｎ×Ｔｌ＜Ｔｒｃ  ...（２）
【０１０８】
例えば、最大サイクル時間Ｔｌを１０ｎｓとし、最大リフレッシュアクセス間隔Ｔｒｃを１６ｕｓとすると、（２）式より、（Ｌｂ×Ｂｎ）が１６００よりも小さくなるように、バンク数Ｂｎおよいｂバースト数Ｌｂを設定する必要がある。ここで、バンク数Ｂｎを２とすると、バースト数Ｌｂを８００よりも大きい値に設定すればよいことがわかる。
【０１０９】
また、例えば、バースト数Ｌｂを４、バンク数Ｂｎを２とし、最大リフレッシュアクセス間隔Ｔｒｃを１６ｕｓとすると、（２）式より、最大サイクル時間Ｔｌを２ｕｓよりも小さく設定する必要があり、最小サイクル時間Ｔｃを２ｕｓよりも小さく設定する必要があることがわかる。また、バースト数Ｌｂを１２８、バンク数Ｂｎを４とし、最大リフレッシュアクセス間隔Ｔｒｃを１６ｕｓとすると、（２）式より、最大サイクル時間Ｔｌを３２ｎｓよりも小さく設定する必要があり、最小サイクル時間Ｔｃを３２ｎｓよりも小さく設定する必要があることがわかる。
【０１１０】
なお、最大サイクル時間Ｔｌは、それ以上長いサイクル時間のクロックで動作させてはいけないというサイクル時間を示しており、最大サイクル時間が短いことは、ＶＳＲＡＭの利用者にとって、制限が多くなり、利用し難いことになる。従って、最大サイクル時間を長くするためには、（Ｌｂ×Ｂｎ）の値は、小さいほうが望ましい。
【０１１１】
バンク数Ｂｎおよびバースト数Ｌｂが決まれば、バンク数Ｂｎよりバンクアドレスを決定することができる。なお、上記式を満たすならば、バンクアドレスのビット位置はいずれであってもよい。ただし、可能な限り下位ビットとした方が、上記した各メモリセルにおけるデータの保持の点で有利である。また、ロウアドレスよりも下位ビットの方が、回路構成上処理が容易で都合がよい。
【０１１２】
Ｇ．電子機器への適用例：
図９は図１に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１１３】
図１０は図９の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１１４】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、図１に示した半導体メモリ装置を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１１５】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のＶＳＲＡＭ１０は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１１６】
Ｈ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【０１１７】
上記した実施例においては、２つのバンクを有する構成を例に説明しているが、これに限定されるものではなく、４つ，８つ，...，２ｖ（ｖ＝２以上の整数）のバンクを有する構成としてもよい。
【０１１８】
また、上記実施例のＲＦアクセス制御回路２７０では、バンクアドレスが変化するごとに、対応するバンクのＲＦ要求が発生する構成としていたが、これに限定されるものではなく、一定の周期ごとに、バンクドレスが変化するタイミングで、対応するバンクのＲＦ要求が発生する構成としてもよい。
【０１１９】
図１１は、変形例のＲＦアクセス制御回路２７０'の内部構成を示すブロック図である。ＲＦアクセス制御回路２７０'のＲＦ許可信号発生回路２７２Ａ'は、図５に示したアクセス制御回路２７０のＲＦ許可信号発生回路２７２ＡのＡＮＤゲート２７４のハイレベル（"H"）に固定されている端子に、ＲＳフリップフロップ２７８の出力ＴＲＥ＿０を入力する構成とし、このフリップフロップ２７８のＳ入力端子に、バンクドレスＩＢＡＤの変化の周期よりも長い周期を有する周期信号ＯＳＣを、１ショット回路２７９を介して入力する構成としている点が異なっている。
【０１２０】
図１２は、リード信号ＲＥＡＤがハイレベルである場合におけるＲＦ許可信号発生回路２７２Ａ'の要部信号のタイミングを示すタイミングチャートである。（ａ）は周期信号ＯＳＣを、（ｂ）は内部バンクアドレス信号ＩＢＡＤを、（ｃ）はＲＦタイミング信号ＲＦＴＭ＿０を、（ｄ）は１ショット回路２７３の出力であるトリガ信号ＴＲ＿０を、（ｅ）はフリップフロップ２７８の出力であるトリガイネーブル信号ＴＲＥ＿０を、（ｆ）はＡＮＤゲート２７４の出力であるＲＦトリガ信号ＲＦＴＲ＿０を、（ｇ）はフリップフロック２７５の出力であるＲＦ要求信号ＲＦＲＱ＿０を、（ｈ）はワードライン活性化信号ＲＡＳ＿０を、（ｉ）はＡＮＤゲート２７６の出力であるＲＦ許可信号ＡＲＢ＿０を示している。
【０１２１】
上記構成の違いにより、ＲＦ許可信号発生回路２７２Ａ'では、図１２（ａ）に示す周期信号ＯＳＣが立ち上がると、図１２（ｅ）に示すように、トリガイネーブル信号ＴＲＥ＿０がハイレベルとなる。このとき、図１２（ｃ）に示すＲＦタイミング信号ＲＦＴＭ＿０の立ち上がりのタイミングで発生する図１２（ｄ）に示すトリガ信号ＴＲ＿０が、図１２（ｆ）に示すように、ＲＦトリガ信号ＲＦＴＲ＿０として出力される。そして、図１２（ｇ）に示すように、ＲＦトリガ信号ＲＦＴＲ＿０の立ち上がりのタイミングで、ＲＦ要求信号ＲＦＲＱ＿０が立ち上がってハイレベルとなる。そして、図１２（ｉ）に示すように、ＲＦ許可信号ＡＲＢ＿０が立ち上がると、これに応じて、図１２（ｅ）に示すように、トリガイネーブル信号ＴＲＥ＿０がローレベルとなる。これにより、次に、周期信号ＯＳＣが立ち上がるまで、図１２（ｆ）に示すように、ＲＦトリガ信号ＲＦＴＲ＿０が立ち上がらず、図１２（ｇ）に示すように、ＲＦ要求信号ＲＦＲＱ＿０は立ち上がらない。
【０１２２】
また、ＲＦアクセス制御回路２７０'のＲＦ許可信号発生回路２７２Ｂ'も同様である。
【０１２３】
このように、変形例のＲＦアクセス制御回路２７０'では、一定の周期ごとに、バンクドレスが変化するタイミングで、対応するバンクのＲＦ要求を発生することができる。この変形例のＲＦアクセス制御回路２７０'を用いれば、リフレッシュに入る頻度を少なくすることができ、ＶＳＲＡＭの消費電流の低減を図ることができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の一実施例としてのＶＳＲＡＭの要部構成を示すブロック図である。
【図２】ＢＡＮＫ０に相当するメモリブロック１００Ａの要部構成を示すブロック図である。
【図３】図２におけるカラムデコーダ１７０Ａの概念的な構成を示すブロック図である。
【図４】図２に示す構成のうちデータの読み出し動作に関わる部分の要部のみを抜き出して示したブロック図である。
【図５】ＲＦアクセス制御回路２７０の内部構成を示すブロック図である。
【図６】リード信号ＲＥＡＤがハイレベルである場合におけるＲＦ許可信号発生回路２７２Ａの要部信号のタイミングを示すタイミングチャートである。
【図７】データの連続読み出し動作時における図１または図２の要部信号のタイミングを示すタイミングチャートである。
【図８】データの連続書き込み動作時における図１または図２の要部信号のタイミングを示すタイミングチャートである。
【図９】図１に示す半導体メモリ装置を適用し得る電子機器の一例として携帯電話機の構成を示す斜視図である。
【図１０】図９の携帯電話機７００の電気的構成を示すブロック図である。
【図１１】変形例のＲＦアクセス制御回路２７０'の内部構成を示すブロック図である。
【図１２】リード信号ＲＥＡＤがハイレベルである場合におけるＲＦ許可信号発生回路２７２Ａ'の要部信号のタイミングを示すタイミングチャートである。
【符号の説明】
【０１２５】
１０...ＶＳＲＡＭ
１００Ａ，１００Ｂ...メモリブロック
１１０Ａ，１１０Ｂ...メモリセルアレイ
１２０Ａ，１２０Ｂ...ロウドライバ
１３０Ａ，１３０Ｂ...カラムドライバ
１３２ａ〜１３２ｄ...カラムドライバ
１４０Ａ，１４０Ｂ...リードアンプ／ライトドライバ
１４２ａ〜１４２ｄ...リードアンプ
１４４ａ〜１４４ｄ...ライトドライバ
１５０Ａ，１５０Ｂ...入出力データラッチ
１５２ａ〜１５２ｄ...ラッチ回路
１５４ａ〜１５４ｄ...ラッチ回路
１６０Ａ，１６０Ｂ...ロウデコーダ
１７０Ａ，１７０Ｂ...カラムデコーダ
１８０Ａ，１８０Ｂ...アクセス制御回路
２１０...入出力バッファ
２２０...リード／ライトデコーダ
２４０...アドレスカウンタ
２５０...内部クロック生成回路
２６０...ＲＦアドレスカウンタ
２７０...ＲＦアクセス制御回路
２７１...セレクタ
２７２Ａ，２７２Ａ'，２７２Ｂ，２７２Ｂ'...ＲＦ許可信号発生回路
２７３，２７９...１ショット回路
２７５，２７８...ＲＳフリップフロップ
２７４，２７６...ＡＮＤゲート
２７７...ＮＯＴゲート
ＬＳＷ，ＵＳＷ...スイッチ
７００...携帯電話機
７１０...本体部
７１２...キーボード
７１４...液晶表示部
７１６...受話部
７１８...本体アンテナ部
７２０...蓋部
７２２...送話部
７３０...ＣＰＵ
７３２...ＬＣＤドライバ
７４０...ＳＲＡＭ
７４２...ＶＳＲＡＭ
７４４...ＥＥＰＲＯＭ
【図１】
2006190404.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006190404.tif 000010
【図９】
2006190404.tif 000011
【図１０】
2006190404.tif 000012
【図１１】
2006190404.tif 000013
【図１２】
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