(57)【要約】【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。【解決手段】下部ワードラインと、下部ワードラインの上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの上部に形成されデータが格納されるチャージトラップインシュレータと、チャージトラップインシュレータゲートの上部に下部ワードラインと平行に形成された上部ワードラインと、フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含むことを特徴とする。【選択図】図２Ｂ
2006190932.tif 000002
【特許請求の範囲】
【請求項１】
下部ワードラインと、
前記下部ワードラインの上部に形成されフローティング状態を維持するフロートチャンネル層と、
前記フロートチャンネル層の上部に形成され、データが格納されるチャージトラップインシュレータと、
前記チャージトラップインシュレータの上部に前記下部ワードラインと平行に形成された上部ワードラインとを含み、
前記下部ワードライン及び前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、
前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネル層に互いに異なるチャンネル抵抗を誘導し、該当するデータの読出し動作を行なうことを特徴とするチャージトラップインシュレータメモリ装置。
【請求項２】
前記フロートチャンネル層は炭素ナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれか一つでなることを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項３】
前記フロートチャンネル層はＮ型ドレイン、Ｐ型チャンネル及びＮ型ソースを含むことを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項４】
前記フロートチャンネル層はＰ型ドレイン、Ｐ型チャンネル及びＰ型ソースを含むことを特徴とする請求項１に記載のチャージトラップインシュレータメモリ装置。
【請求項５】
下部ワードラインと、
前記下部ワードラインの上部に形成された第１の絶縁層と、
前記第１の絶縁層の上部に形成されてフローティング状態を維持するＰ型フロートチャンネルと、
前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、
前記第２の絶縁層の上部に形成され電荷が格納されるチャージトラップインシュレータと、
前記チャージトラップインシュレータの上部に形成された第３の絶縁層と、
前記第３の絶縁層の上部に形成された上部ワードラインと、
前記フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含み、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、
前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導してデータを読み出すことを特徴とするチャージトラップインシュレータメモリ装置。
【請求項６】
前記フロートチャンネル及びＮ型ドレイン領域及びＮ型ソース領域は炭素ナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれか一つでなることを特徴とする請求項５に記載のチャージトラップインシュレータメモリ装置。
【請求項７】
前記フロートチャンネルは、前記チャージトラップインシュレータに電子が格納されていれば陽の電荷が誘導されて高抵抗状態となり、オフ状態となることを特徴とする請求項５に記載のチャージトラップインシュレータメモリ装置。
【請求項８】
前記フロートチャンネルは、前記チャージトラップインシュレータに正孔が格納されていれば陰の電荷が誘導されて低抵抗状態となり、オン状態となることを特徴とする請求項５に記載のチャージトラップインシュレータメモリ装置。
【請求項９】
前記チャージトラップインシュレータは前記下部ワードラインに陽の電圧を、前記上部ワードラインに陰の電圧を、前記ドレイン領域と前記ソース領域に接地電圧を印加して前記フロートチャンネルの電子が流入され、ハイレベルデータを書き込むことを特徴とする請求項５に記載のチャージトラップインシュレータメモリ装置。
【請求項１０】
前記フロートチャンネルは、前記下部ワードラインと前記上部ワードラインに接地電圧を印加した状態で前記チャージインシュレータに格納された電子によりターンオンされ、ハイレベルデータを読み出すことを特徴とする請求項９に記載のチャージトラップインシュレータメモリ装置。
【請求項１１】
前記チャージトラップインシュレータは前記下部ワードラインと前記上部ワードラインに陽の電圧を、前記ドレイン領域と前記ソース領域に接地電圧を印加し、電子を前記フロートチャンネルに放出してローレベルデータを書き込むことを特徴とする請求項５に記載のチャージトラップインシュレータメモリ装置。
【請求項１２】
前記チャージトラップインシュレータは、前記下部ワードラインと前記上部ワードラインに陽の電圧を印加した状態で前記ドレイン領域と前記ソース領域に陽の電圧を印加し、以前に格納されたハイレベルデータを維持することを特徴とする請求項１１に記載のチャージトラップインシュレータメモリ装置。
【請求項１３】
前記フロートチャンネルは、前記下部ワードラインと前記上部ワードラインに接地電圧を印加した状態で前記チャージトラップインシュレータの極性に従いオフされ、ローレベルデータを読み出すことを特徴とする請求項５に記載のチャージトラップインシュレータメモリ装置。
【請求項１４】
多数のチャージトラップインシュレータメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、
前記チャージトラップインシュレータメモリセルは
下部ワードラインと、
前記下部ワードラインの上部に形成された第１の絶縁層と、
前記第１の絶縁層の上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、
前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、
前記第２の絶縁層の上部に形成され電荷が格納されるチャージトラップインシュレータと、
前記チャージトラップインシュレータの上部に形成された第３の絶縁層と、
前記第３の絶縁層の上部に形成された上部ワードラインと、
前記フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含み、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、
前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とするチャージトラップインシュレータメモリ装置。
【請求項１５】
前記多数の単位メモリセルアレイは、セルアレイ絶縁層により互いに分離されることを特徴とする請求項１４に記載のチャージトラップインシュレータメモリ装置。
【請求項１６】
多数のチャージトラップインシュレータメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、
前記チャージトラップインシュレータメモリセルは
下部ワードラインと、
前記下部ワードラインの上部に形成された第１の絶縁層と、
前記第１の絶縁層の上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、
前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、
前記第２の絶縁層の上部に形成され電荷が格納されるチャージトラップインシュレータと、
前記チャージトラップインシュレータの上部に形成された第３の絶縁層と、
前記第３の絶縁層の上部に形成された上部ワードラインと、
前記フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含み、
前記多数のメモリセルアレイの前記多数のメモリセルの前記下部ワードラインが共通に連結され、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、
前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とするチャージトラップインシュレータメモリ装置。
【請求項１７】
前記多数の単位メモリセルアレイは、セルアレイ絶縁層により互いに分離されることを特徴とする請求項１６に記載のチャージトラップインシュレータメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージトラップインシュレータ（Charge trap insulator）メモリ装置に関し、より詳しくはナノスケール（Nano scale）チャージトラップインシュレータメモリ装置において維持（retention）特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術に関する。
【背景技術】
【０００２】
図１は、従来の技術に係るチャージトラップインシュレータ装置のメモリセルの断面図である。
【０００３】
チャージトラップインシュレータメモリ装置のメモリセルはＰ型基板２上に形成されたＮ型ドレイン領域４と、Ｎ型ソース領域６を含み、チャンネル領域の上部に順次形成される第１の絶縁層８、チャージトラップインシュレータ１０、第２の絶縁層１２及びワードライン１４を含む。
【０００４】
このような構成を有する従来のチャージトラップインシュレータメモリ装置のメモリセルは、チャージトラップインシュレータ１０に格納された電荷（Charge）の状態によりメモリセルのチャンネル抵抗が異なることになる。
【０００５】
即ち、チャージトラップインシュレータ１０に電子が格納されていればチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態となりオフ状態となる。
【０００６】
一方、チャージトラップインシュレータ１０に正孔が格納されていればチャンネルに陰（−）のチャンネル電荷を誘導するので、メモリセルは低抵抗チャンネル状態となりオン状態となる。
【０００７】
このように、チャージトラップインシュレータの電荷の種類を選択して書き込むことにより、非揮発性メモリセルとして動作することができる。
【０００８】
しかし、前記の従来のチャージトラップインシュレータメモリ装置のメモリセルはセルの大きさが小さくなると（Scale Down）、維持特性などにより正常の動作の具現が難しくなるという問題点がある。
【０００９】
特に、ナノスケールレベルのチャージトラップインシュレータ構造のメモリセルは、低電圧ストレスにおいても維持特性が弱くなり、読出し時にワードラインに任意の電圧を印加する方法を適用することができないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前記のような問題点を解決するための本発明の目的は、ナノスケールレベルのチャージトラップインシュレータ構造のメモリセルが低電圧で動作可能にすることにある。
【００１１】
前記のような問題点を解決するための本発明の他の目的は、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高めることにある。
【課題を解決するための手段】
【００１２】
本発明に係るチャージトラップインシュレータメモリ装置は、下部ワードラインと、前記下部ワードラインの上部に形成されフローティング状態を維持するフロートチャンネル層と、前記フロートチャンネル層の上部に形成され、データが格納されるチャージトラップインシュレータと、前記チャージトラップインシュレータの上部に前記下部ワードラインと平行に形成された上部ワードラインとを含み、前記下部ワードライン及び前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネル層に互いに異なるチャンネル抵抗を誘導し、該当するデータの読出し動作を行なうことを特徴とする。
【００１３】
さらに、本発明に係るチャージトラップインシュレータメモリ装置は、下部ワードラインと、前記下部ワードラインの上部に形成された第１の絶縁層と、前記第１の絶縁層の上部に形成されてフローティング状態を維持するＰ型フロートチャンネルと、前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、前記第２の絶縁層の上部に形成され電荷が格納されるチャージトラップインシュレータと、前記チャージトラップインシュレータの上部に形成された第３の絶縁層と、前記第３の絶縁層の上部に形成された上部ワードラインと、前記フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含み、 前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導してデータを読み出すことを特徴とする。
【００１４】
さらに、本発明に係るチャージトラップインシュレータメモリ装置は、多数のチャージトラップインシュレータメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、前記チャージトラップインシュレータメモリセルは下部ワードラインと、前記下部ワードラインの上部に形成された第１の絶縁層と、前記第１の絶縁層の上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、前記第２の絶縁層の上部に形成され電荷が格納されるチャージトラップインシュレータと、前記チャージトラップインシュレータの上部に形成された第３の絶縁層と、前記第３の絶縁層の上部に形成された上部ワードラインと、前記フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含み、前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とする。
【００１５】
さらに、本発明に係るチャージトラップインシュレータメモリ装置は、多数のチャージトラップインシュレータメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、前記チャージトラップインシュレータメモリセルは下部ワードラインと、前記下部ワードラインの上部に形成された第１の絶縁層と、前記第１の絶縁層の上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、前記Ｐ型フロートチャンネルの上部に形成された第２の絶縁層と、前記第２の絶縁層の上部に形成され電荷が格納されるチャージトラップインシュレータと、前記チャージトラップインシュレータの上部に形成された第３の絶縁層と、前記第３の絶縁層の上部に形成された上部ワードラインと、前記フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含み、前記多数のメモリセルアレイの前記多数のメモリセルの前記下部ワードラインが共通に連結され、前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記チャージトラップインシュレータにデータを書き込み、前記チャージトラップインシュレータに格納された電荷の極性状態に従い前記フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出すことを特徴とする。
【発明の効果】
【００１６】
本発明に係るチャージトラップインシュレータメモリ装置は、ナノスケールレベルのチャージトラップインシュレータを用いたメモリセル構造においてスケールダウン現象を克服することができるという効果が得られる。
【００１７】
さらに、本発明に係るチャージトラップインシュレータメモリ装置は、多数のセル絶縁層を用い、多数のチャージトラップインシュレータセルアレイを断面方向に積層してセルの集積容量をセルアレイの積層数ほど高めることができるという効果が得られる。
【００１８】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【発明を実施するための最良の形態】
【００１９】
前述の目的及びその他の目的と本発明の特徴及び長所は、図面と関連した次の詳細な説明を介しより明らかになるはずである。
以下、図を参照して本発明に係る実施の形態を詳しく説明する。
【００２０】
図２Ａ及び図２Ｂは、本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【００２１】
図２Ａは、ワードラインと平行方向に切断した単位メモリセルの断面図である。
先ず、下部ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードラインは互いに平行に配置され、同一のローアドレスデコーダにより駆動される。
【００２２】
下部ワードライン１０の上部には第１の絶縁層２０，フロートチャンネル２２，第２の絶縁層２４，チャージトラップインシュレータ２６及び第３の絶縁層２８が順次形成される。ここで、フロートチャンネル２２はＰ型半導体を用いて形成する。
【００２３】
図２Ｂは、ワードラインと垂直方向に切断した単位メモリセルの断面図である。
先ず、下部ワードライン１６が最下部層に形成され、上部ワードライン１８が最上部層に形成される。下部ワードライン１６と上部ワードラインは互いに平行に配置される。
【００２４】
下部ワードライン１０の上部には第１の絶縁層２０，フロートチャンネル２２，第２の絶縁層２４，チャージトラップインシュレータ２６及び第３の絶縁層２８が順次形成される。ここで、フロートチャンネル２２の両側にＮ型ドレイン３０及びＮ型ソース３２が形成される。
【００２５】
さらに、フロートチャンネル２２，Ｎ型ドレイン３０及びＮ型ソース３２は炭素ナノチューブ（Carbon Nano Tube）形態となるか、シリコン、ゲルマニウム(Ｇｅ)、有機半導体などその他の材料で形成することができる。
【００２６】
このように形成された本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルは、チャージトラップインシュレータ２６に格納された電荷の状態に従いメモリセルのチャンネル抵抗が変化する。
【００２７】
即ち、チャージトラップインシュレータ２６に電子が格納されていれば、メモリセルのチャンネルに陽（＋）のチャンネル電荷を誘導するので、メモリセルは高抵抗チャンネル状態としてオフ状態となる。
【００２８】
一方、チャージトラップインシュレータ２６に正孔が格納されていればチャンネル陰（−）の電荷を誘導するので、メモリセルは低抵抗チャンネル状態としてオン状態となる。
【００２９】
このようにチャージトラップインシュレータ２６の電荷の種類を選択して書き込むことにより非揮発性メモリセルとして動作することができる。
【００３０】
図３Ａ及び図３Ｂは、本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書込み及び読出しする動作を説明するための図である。
【００３１】
先ず、図３Ａはハイレベルデータ「１」の書込み動作を示す概念図である。
下部ワードライン１６に接地電圧ＧＮＤを印加し、上部ワードライン１８に陰の電圧−Ｖを印加する。このとき、ドレイン領域３０とソース領域３２は接地電圧ＧＮＤ状態となるようにする。
【００３２】
このような場合、第１の絶縁層２０，第２の絶縁層２４及び第３の絶縁層２８の間のキャパシタの電圧分配によりチャージトラップインシュレータ２６とチャンネル領域２２との間に電圧が加えられると、チャージトラップインシュレータ２６に陽の電荷が蓄積されるため電子がチャンネル領域に放出される。従って、チャージトラップインシュレータ２６は陽の電荷が蓄積された状態となる。
【００３３】
一方、図３Ｂはハイレベルデータ「１」の読出し動作を示す概念図である。
下部ワードライン１６と上部ワードライン１８に接地電圧ＧＮＤを印加すれば、チャンネル領域２２に陰の電荷が誘導され、ドレイン領域３０とソース領域３２はグラウンド状態であるため、チャンネル領域２２はオン状態となる。
【００３４】
これに伴い、読出し動作モード時にメモリセルに格納されたデータ「１」を読み出すことができるようになる。このとき、ドレイン領域３０とソース領域３２に僅かな電圧差を与えると、チャンネル領域２２がオン状態なので多くの電流が流れることになる。
【００３５】
図４Ａ及び図４Ｂは、本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書込み及び読出しする動作を説明するための図である。
【００３６】
先ず、図４Ａはローレベルデータ「０」の書込み動作を示す概念図である。
ドレイン領域３０及びソース領域３２に接地電圧ＧＮＤを印加し、下部ワードライン１６及び上部ワードライン１８に陽の電圧＋Ｖを印加すれば、チャンネルがオン状態となり、チャンネルに接地電圧のチャンネルが形成される。
【００３７】
チャンネル２２の接地電圧と上部ワードライン１８の陽の電圧＋Ｖとの間に高い電圧差が形成されるので、チャンネル領域２２の電子がチャージトラップインシュレータ２６に移動して蓄積される。
【００３８】
一方、チャージトラップインシュレータ２６にハイレベルデータ「１」が格納された状態でドレイン領域３０及びソース領域３２に陽の電圧＋Ｖを印加すれば、チャンネルがオフ状態となり、チャンネルに接地電圧のチャンネルが形成されない。
【００３９】
チャンネル領域２２のフローティング状態の陽の電圧と上部ワードライン１８の陽の電圧＋Ｖとの間に電圧差がないので、チャージトラップインシュレータ２６への電子移動は発生しない。
【００４０】
従って、チャージトラップインシュレータ２６は以前の状態を維持する。即ち、以前に格納されたハイレベルデータ「１」を維持するため、選択的にローレベルデータ「０」を書き込むことができる。
【００４１】
図４Ｂは、ローレベルデータ「０」の読出し動作を示す概念図である。
下部ワードライン１６及び上部ワードライン１８に接地電圧ＧＮＤを印加し、ドレイン領域３０及びソース領域３２の間に僅かな電圧差を与えると、チャンネル２２がオフになっているので少ないオフ電流が流れる。
【００４２】
従って、前記のような読出しモードでは下部ワードライン１６及び上部ワードライン１８を接地電圧ＧＮＤにし、チャージトラップインシュレータ２６に電圧ストレスが加えられないのでメモリセルの維持特性が向上される。
【００４３】
図５は、本発明に係るチャージトラップインシュレータメモリ装置のレイアウト平面図である。
【００４４】
図５に示されているように、多数のワードラインＷＬと多数のビートラインＢＬの交差点に単位メモリセルＵＣが配置される。
【００４５】
上部ワードラインＷＬと下部ワードラインＢＷＬが互いに同一の方向に平行に配置され、ビットラインＢＬはワードラインＷＬと垂直方向に配置される。
【００４６】
図６Ａは、図５のレイアウト平面図においてワードラインＷＬと平行のＡ−Ａ'方向の断面図である。
図６Ａに示されているように、同一の下部ワードライン１６ ＢＷＬ_１及び上部ワードライン１８ ＷＬ_１にカラム方向に多数の単位メモリセルＵＣが形成される。
【００４７】
図６Ｂは、図５のレイアウト平面図においてワードラインＷＬと垂直のＢ−Ｂ'方向の断面図である。
図６Ｂに示されているように、同一のビットラインＢＬ_１にロー方向に多数の単位メモリセルＵＣが形成される。
【００４８】
図７は、本発明に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
図７に示されているように、多数のセル絶縁層ＣＯＬ_１〜ＣＯＬ_４を形成して多数のチャージトラップインシュレータセルアレイが断面方向に積層される構造である。従って、同一の面積にセルの集積容量を積層数ほど高めることができる。
【００４９】
図８は、本発明に係るチャージトラップインシュレータメモリ装置の他の実施の形態を示すレイアウト平面図である。
図８に示されているように、図５に示した平面図と類似するが、下部ワードライン１６ ＢＷＬ_Ｓを一定のセルアレイ範囲で共通に用いる。そして、多数の上部ワードライン１８ ＷＬはカラム方向に多数個が備えられ、多数のビットラインＢＬはロー方向に多数個が備えられる。さらに、多数の上部ワードライン１８ ＷＬと多数のビットラインＢＬが交差する領域に多数の単位メモリセルＵＣが配置される。
【００５０】
図９Ａは、図８のレイアウト平面図においてワードラインＷＬと平行にＣ−Ｃ'方向の断面図である。
図９Ａに示されているように、同一の下部ワードライン１６ ＢＷＬ_１及び上部ワードライン１８ ＷＬ_１にカラム方向に多数の単位メモリセルＵＣが形成される。
【００５１】
図９Ｂは、図８のレイアウト平面図においてワードラインＷＬと垂直のＤ−Ｄ'方向の断面図である。
図９Ｂに示されているように、同一のビットラインＢＬ_１にロー方向に多数の単位メモリセルＵＣが形成される。ここで、下部ワードライン１６ ＢＷＬ_Ｓは共通に連結される。
【００５２】
図１０は、図８に示した本発明の他の実施の形態に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
図１０に示されているように、図８に示した単位セルアレイが多層構造に積層される。そして、各々の単位セルアレイは多数の絶縁層ＣＯＬを介し互いに分離される。
【００５３】
本発明では、Ｐ型チャンネル領域２２の両側にＮ型ドレイン領域３０及びＮ型ソース領域３２が形成される場合の例をあげて説明したが、Ｐ型チャンネル領域２２の両側にＰ型ドレイン領域及びＰ型ソース領域が形成される場合にも適用することができる。
【図面の簡単な説明】
【００５４】
【図１】従来の技術に係るチャージトラップインシュレータメモリ装置のメモリセルの断面図である。
【図２Ａ】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【図２Ｂ】本発明に係るチャージトラップインシュレータメモリ装置の単位メモリセルの断面図である。
【図３Ａ】本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書込み及び読出しする動作を説明するための図である。
【図３Ｂ】本発明に係るチャージトラップインシュレータメモリ装置のハイレベルデータ「１」を書込み及び読出しする動作を説明するための図である。
【図４Ａ】本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書込み及び読出しする動作を説明するための図である。
【図４Ｂ】本発明に係るチャージトラップインシュレータメモリ装置のローレベルデータ「０」を書込み及び読出しする動作を説明するための図である。
【図５】本発明に係るチャージトラップインシュレータメモリ装置のレイアウト平面図である。
【図６Ａ】図５のレイアウト平面図においてワードラインＷＬと平行のＡ−Ａ'方向の断面図である。
【図６Ｂ】図５のレイアウト平面図においてワードラインＷＬと垂直のＢ−Ｂ'方向の断面図である。
【図７】本発明に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
【図８】本発明に係るチャージトラップインシュレータメモリ装置の他の実施の形態を示すレイアウト平面図である。
【図９Ａ】図８のレイアウト平面図においてワードラインＷＬと平行のＣ−Ｃ'方向の断面図である。
【図９Ｂ】図８のレイアウト平面図においてワードラインＷＬと垂直のＤ−Ｄ'方向の断面図である。
【図１０】本発明の他の実施の形態に係るチャージトラップインシュレータメモリ装置が多層構造を有する場合を示す断面図である。
【符号の説明】
【００５５】
２  Ｐ型基板
４  Ｎ型ドレイン領域
６  Ｎ型ソース領域
８  第１の絶縁層
１０  チャージトラップインシュレータ
１２  第２の絶縁層
１４  ワードライン
１６  下部ワードライン
１８  上部ワードライン
２０  第１の絶縁層
２２  フロートチャンネル
２４  第２の絶縁層
２６  チャージトラップインシュレータ
２８  第３の絶縁層
３０  Ｎ型ドレイン
３２  Ｎ型ソース
【図１】
2006190932.tif 000003
【図２Ａ】
2006190932.tif 000004
【図２Ｂ】
2006190932.tif 000005
【図３Ａ】
2006190932.tif 000006
【図３Ｂ】
2006190932.tif 000007
【図４Ａ】
2006190932.tif 000008
【図４Ｂ】
2006190932.tif 000009
【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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