(57)【要約】【課題】弱電界ノイズが発生しても、水平同期信号の有無の判定結果を安定して供給可能な水平同期検出回路を提供する。【解決手段】複合映像信号Ｄｉｎから水平同期信号が存在する時間帯のサンプル信号ＳＰを分離する水平同期分離回路１と、サンプル信号ＳＰに同期するタイミングパルスWINPulseを出力するAFCループ回路と、コンデンサＣ３と、サンプル信号ＳＰが高レベルでありタイミングパルスWINPulseが高レベルである場合にコンデンサＣ３を充電しコンデンサ端電圧Ｖｃを上昇させる第１比較器５と、コンデンサ端電圧Ｖｃがスレッショルド電圧Ｖ１より大きい場合に高レベルのロック信号ＨＬＯＣＫを出力する第２比較器ＣＭＰと、ロック信号ＨＬＯＣＫとタイミングパルスWINPulseの論理積ＨＬＯＣＫｏｕｔを算出する論理積回路ＡＮＤと、論理積ＨＬＯＣＫｏｕｔの高レベルの回数をカウントしこの回数が判定基準値Ｖ２以上の場合に、水平同期信号を検出したことを示す検出出力Ｄｏｕｔを出力するカウンタ７を有する。【選択図】図１
2006340079.tif 000002
【特許請求の範囲】
【請求項１】
複合映像信号から水平同期信号が存在する時間帯のサンプル信号を分離する水平同期分離回路と、
前記サンプル信号に同期するタイミングパルスを出力するループ回路と、
コンデンサと、
前記サンプル信号が高レベルであり、前記タイミングパルスが高レベルである場合に、前記コンデンサを充電し、コンデンサ端電圧を上昇させる第１比較器と、
前記コンデンサ端電圧がスレッショルド電圧より大きい場合に高レベルのロック信号を出力する第２比較器と、
前記ロック信号と前記タイミングパルスの論理積を算出する論理積回路と、
前記論理積の高レベルの回数をカウントし、前記回数が判定基準値以上の場合に、前記水平同期信号を検出したことを示す検出出力を出力するカウンタを有することを特徴とする水平同期検出回路。
【請求項２】
前記第１比較器において、前記サンプル信号が高レベルであり、前記タイミングパルスが低レベルである場合に、前記コンデンサが放電し、前記コンデンサ端電圧を降下させることを特徴とする請求項１に記載の水平同期検出回路。
【請求項３】
前記第１比較器において、前記サンプル信号が低レベルである場合は、前記コンデンサ端電圧が一定であることを特徴とする請求項１または請求項２に記載の水平同期検出回路。
【請求項４】
前記コンデンサを充電するために流れる充電電流値と、前記コンデンサを放電するために流れる放電電流値を任意に設定可能な充放電電流比可変回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の水平同期検出回路。
【請求項５】
前記カウンタにおいて、前記回数のカウントを開始するタイミングと、終了するタイミングが設定可能であることを特徴とする請求項１乃至４のいずれか１項に記載の水平同期検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合映像信号から水平同期信号の有無を検出する水平同期検出回路に関する。
【背景技術】
【０００２】
テレビジョン（TV）受像器では同期信号処理を行っており、同期信号処理としては、複合映像信号から水平同期信号の有無を判定する処理が必要な場合がある。具体的に、この水平同期信号の有無を判定する処理は、主に次の２つの用途に用いることができる。
【０００３】
第１の用途は、TV受像器のチャンネルサーチである。TV受像器のチューナでチャンネルを選局するときに、水平同期信号の有無でチャンネルの有無を判断している。
【０００４】
第２の用途は、弱電界であるか強電界であるかの判断である。弱電界でTV受像器の画面・オンスクリーンディスプレイ（OSD：On-screen display）揺れが激しくなったとき、水平同期信号の有無でオートフリークエンシコントロール（AFC：Auto Frequency Control）のON/OFFの切り替えと、TV受像器の画面の映像信号とブルーバック（BB：Blue Back）の切り替えを行っている。また、TV受像器の仕向け地・ユーザーによって切り換える弱電界のレベルが異なり、TV受像器は電波事情の悪い地域では弱電界になっても映像信号を出すことが求められている。
【０００５】
そして、弱電界のレベルに応じて、水平同期信号の有無を判定するための閾値を換えることが提案されている（例えば、特許文献１参照。）。しかし、弱電界においては、弱電界ノイズが発生する場合がある。弱電界ノイズは、時間的にランダムに生成しているので、弱電界ノイズの生成時期が水平同期信号に生成時期と重ならなければ、弱電界ノイズが水平同期信号として判定され、弱電界ノイズの生成時期が水平同期信号に生成時期と重なれば、いわゆる、水平同期信号揺れが生じ、安定して水平同期信号の有無の判定結果を供給できないという問題があった。
【特許文献１】特開２００４−２６０３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的とするところは、弱電界ノイズが発生しても、水平同期信号の有無の判定結果を安定して供給可能な水平同期検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、複合映像信号から水平同期信号が存在する時間帯のサンプル信号を分離する水平同期分離回路と、前記サンプル信号に同期するタイミングパルスを出力するループ回路と、コンデンサと、前記サンプル信号が高レベルであり、前記タイミングパルスが高レベルである場合に、前記コンデンサを充電し、コンデンサ端電圧を上昇させる第１比較器と、前記コンデンサ端電圧がスレッショルド電圧より大きい場合に高レベルのロック信号を出力する第２比較器と、前記ロック信号と前記タイミングパルスの論理積を算出する論理積回路と、前記論理積の高レベルの回数をカウントし、前記回数が判定基準値以上の場合に、前記水平同期信号を検出したことを示す検出出力を出力するカウンタを有することを特徴とする水平同期検出回路が提供される。
【発明の効果】
【０００８】
本発明の一態様に係る水平同期検出回路によれば、弱電界ノイズが発生しても、水平同期信号の有無の判定結果を安定して供給可能な水平同期検出回路を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、現実のものとは異なることに留意すべきである。
【００１０】
図１に示すように、水平同期検出回路は、水平同期分離回路１、位相比較器２、分周器４、電圧制御発振器ＶＣＯ、コンデンサＣ１、Ｃ２、抵抗Ｒ１、条件付き比較器５、定電圧電源Ｖｏ、コンデンサＣ３、比較器ＣＭＰ、内部スレッショルド電圧電源Ｖ１、論理積回路ＡＮＤとカウンタ７を有している。また、水平同期検出回路は、映像信号入力端ｎ１、ＡＦＣ検波端ｎ２と水平同期出力端ｎ３を有している。映像信号入力端ｎ１からは複合映像信号Ｄｉｎが入力される。ＡＦＣ検波端ｎ２には、共振周波数で共振可能な共振回路が接続される。コンデンサＣ１、Ｃ２と抵抗Ｒ１で共振回路が構成されている。水平同期出力端ｎ３からは、複合映像信号Ｄｉｎの水平同期信号の有無の判定結果である水平同期検出出力Ｄｏｕｔが出力される。
【００１１】
水平同期分離回路１は、複合映像信号Ｄｉｎを受信し、複合映像信号Ｄｉｎから水平同期信号が存在する時間帯のサンプル信号ＳＰを分離し、送信する。図７の（ａ）に示すように、サンプル信号ＳＰには、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４と弱電界ノイズＮが含まれている。
【００１２】
位相比較器２、分周器４、電圧制御発振器ＶＣＯ、コンデンサＣ１、Ｃ２と抵抗Ｒ１により、AFCループ回路が構成されている。図７の（ｃ）に示すように、AFCループ回路は、サンプル信号ＳＰの水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４を受信し、サンプル信号ＳＰに同期するタイミングパルスWINPulseを出力する。サンプル信号ＳＰのオンの時刻とタイミングパルスWINPulseのオンの時刻が一致していればよい。タイミングパルスWINPulseの１パルス当たりの時間は、変動しやすい水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の１信号当たりの時間より長いことが望ましい。しかし、オンの時間帯が重なっていれば、タイミングパルスWINPulseの１パルス当たりの時間は、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の１信号当たりの時間より短くてもよい。水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４が発生している時間帯は全て、タイミングパルスWINPulseも発生しているように設定されている。すなわち、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の発生前からタイミングパルスWINPulseは発生し、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の発生の終了後にタイミングパルスWINPulseの発生は終了している。
【００１３】
また、位相比較器２、分周器４と電圧制御発振器ＶＣＯは、フェーズロックトループ（ＰＬＬ）回路を構成している。サンプル信号ＳＰの出力周期が、基準周波数を有する基準周期として位相比較器２に入力される。
【００１４】
位相比較器２は、分周器４により所定比で分周された発振信号の周波数も入力する。位相比較器２は、基準周波数と発振信号の周波数を比較し、基準周波数と発振信号の周波数の位相差に応じた位相差検出信号を電圧制御発振器ＶＣＯに送信する。電圧制御発振器ＶＣＯは、入力された位相差検出信号の電圧に応じて、発振信号の周波数を変更する。この発振信号の周波数の変更により、位相比較器２にて検出される位相差を所定の位相差に修正することができ、ＰＬＬ回路は、基準周波数に位相が一致するようにしてロックされたタイミングパルスWINPulseを出力する。
【００１５】
条件付き比較器５の非反転入力端子、いわゆるプラス端子へは、サンプル信号ＳＰが入力される。条件付き定電流源５の反転入力端子、いわゆるマイナス端子へは、定電圧Ｖｏが入力される。また、条件付き比較器５へは、タイミングパルスWINPulseが入力される。
【００１６】
図２に示すように、条件付き比較器５は、充放電電流比可変回路６を有している。充放電電流比可変回路６は、充電電流比可変回路６１と放電電流比可変回路６２を有している。条件付き比較器５は、インバータＩＮＶとトランジスタＴｒ１乃至Ｔｒ１０と電流源Ｉｏを有している。
【００１７】
インバータＩＮＶの入力端子からはタイミングパルスWINPulseが入力される。インバータＩＮＶの出力端子は、ｎＭＯＳＦＥＴ（Ｔｒ１）のゲート電極に接続している。
【００１８】
ｎＭＯＳＦＥＴ（Ｔｒ１）のソースはｐＭＯＳＦＥＴ（Ｔｒ５）のドレインとゲート電極とｐＭＯＳＦＥＴ（Ｔｒ６）のゲート電極に接続している。ｎＭＯＳＦＥＴ（Ｔｒ１）のドレインはｎＭＯＳＦＥＴ（Ｔｒ２）のドレインとｎＭＯＳＦＥＴ（Ｔｒ３）のソースに接続している。
【００１９】
ｎＭＯＳＦＥＴ（Ｔｒ２）のゲート電極はインバータＩＮＶの入力端子に接続している。ｎＭＯＳＦＥＴ（Ｔｒ２）のソースはｐＭＯＳＦＥＴ（Ｔｒ７）のドレインとゲート電極とｐＭＯＳＦＥＴ（Ｔｒ８）のゲート電極に接続している。
【００２０】
ｎＭＯＳＦＥＴ（Ｔｒ３）のゲート電極からはサンプル信号ＳＰが入力される。ｎＭＯＳＦＥＴ（Ｔｒ３）のドレインは、ｎＭＯＳＦＥＴ（Ｔｒ４）のドレインと電流源Ｉｏの一端に接続している。電流源Ｉｏの他端は接地されている。
【００２１】
ｎＭＯＳＦＥＴ（Ｔｒ４）のゲート電極は定電圧電源Ｖｏのプラス電極に接続している。ｎＭＯＳＦＥＴ（Ｔｒ４）のソースは電源電圧Ｖｃｃに接続している。
【００２２】
ｐＭＯＳＦＥＴ（Ｔｒ５）のソースは電源電圧Ｖｃｃに接続している。ｐＭＯＳＦＥＴ（Ｔｒ６）のソースは電源電圧Ｖｃｃに接続している。ｐＭＯＳＦＥＴ（Ｔｒ６）のドレインはｎＭＯＳＦＥＴ（Ｔｒ９）のソースとゲート電極とｎＭＯＳＦＥＴ（Ｔｒ１０）のゲート電極に接続している。ｎＭＯＳＦＥＴ（Ｔｒ９）のドレインは接地されている。ｎＭＯＳＦＥＴ（Ｔｒ１０）のドレインは接地されている。
【００２３】
ｐＭＯＳＦＥＴ（Ｔｒ７）のソースは電源電圧Ｖｃｃに接続している。ｐＭＯＳＦＥＴ（Ｔｒ８）のソースは電源電圧Ｖｃｃに接続している。ｐＭＯＳＦＥＴ（Ｔｒ８）のドレインはｎＭＯＳＦＥＴ（Ｔｒ１０）のソースとコンデンサＣ３に接続している。コンデンサ端電圧ＶｃはｐＭＯＳＦＥＴ（Ｔｒ８）のドレインから出力されている。
【００２４】
充電電流比可変回路６１は、ｐＭＯＳＦＥＴ（Ｔｒ７とＴｒ８）を有している。充電電流比可変回路６１は、充電電流比ａを入力し、ｐＭＯＳＦＥＴ（Ｔｒ７）のドレイン電流Ｉｃのａ倍の電流ａ・ＩｃをｐＭＯＳＦＥＴ（Ｔｒ８）のドレイン電流として出力する。このようにｐＭＯＳＦＥＴ（Ｔｒ８）のドレイン電流を可変にするためには、実質的にｐＭＯＳＦＥＴ（Ｔｒ８）のゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌを可変にすればよい。具体的には、ｐＭＯＳＦＥＴ（Ｔｒ８）として複数のｐＭＯＳＦＥＴを用意し、それぞれのソースを互いに接続し、それぞれのドレインを互いに接続する。充電電流比ａに複数のｐＭＯＳＦＥＴのゲート電極の比Ｗ／Ｌの総計が比例するように、ｐＭＯＳＦＥＴ（Ｔｒ７）のゲート電極へ接続する複数のｐＭＯＳＦＥＴのゲート電極を選択する。あるいは、ｐＭＯＳＦＥＴ（Ｔｒ７とＴｒ８）それぞれの換わりに、ｐｎｐ型バイポーラトランジスタとｐｎｐ型バイポーラトランジスタのエミッタに接続する可変抵抗を用いても良い。可変抵抗の抵抗値を増減することによっても電流ａ・Ｉｃを調整することができる。
【００２５】
放電電流比可変回路６２は、ｎＭＯＳＦＥＴ（Ｔｒ９とＴｒ１０）を有している。放電電流比可変回路６２は、放電電流比ｂを入力し、ｎＭＯＳＦＥＴ（Ｔｒ９）のドレイン電流Ｉｄのｂ倍の電流ｂ・ＩｄをｎＭＯＳＦＥＴ（Ｔｒ１０）のドレイン電流として出力する。このようにｎＭＯＳＦＥＴ（Ｔｒ１０）のドレイン電流を可変にするためには、実質的にｎＭＯＳＦＥＴ（Ｔｒ１０）のゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌを可変にすればよい。具体的には、ｎＭＯＳＦＥＴ（Ｔｒ１０）として複数のｎＭＯＳＦＥＴを用意し、それぞれのソースを互いに接続し、それぞれのドレインを互いに接続する。放電電流比ｂに複数のｎＭＯＳＦＥＴのゲート電極の比Ｗ／Ｌの総計が比例するように、ｎＭＯＳＦＥＴ（Ｔｒ９）のゲート電極へ接続する複数のｎＭＯＳＦＥＴのゲート電極を選択する。あるいは、ｎＭＯＳＦＥＴ（Ｔｒ９とＴｒ１０）それぞれの換わりに、ｎｐｎ型バイポーラトランジスタとｎｐｎ型バイポーラトランジスタのエミッタに接続する可変抵抗を用いても良い。可変抵抗の抵抗値を増減することによっても電流ｂ・Ｉｄを調整することができる。
【００２６】
図３に示すように、条件付き比較器５では、サンプル信号ＳＰが高レベルであり、タイミングパルスWINPulseが高レベルである場合に、コンデンサＣ３を充電し、コンデンサ端電圧Ｖｃを上昇させるように、充電電流ａ・Ｉｃが流れる。図４にしめすように、サンプル信号ＳＰが高レベルであり、タイミングパルスWINPulseが高レベルであるとすると、トランジスタＴｒ３、Ｔｒ２、Ｔｒ７がオンする。電流Ｉｏが、電流源Ｉｏにより、電源電圧ＶｃｃからトランジスタＴｒ７、Ｔｒ２、Ｔｒ３を経由して流れる。トランジスタＴｒ７に電流Ｉｏが流れることで、トランジスタＴｒ８に充電電流ａ・Ｉｏが流れる。
【００２７】
また、図３に示すように、条件付き比較器５において、サンプル信号ＳＰが高レベルであり、タイミングパルスWINPulseが低レベルである場合に、コンデンサＣ３が放電し、コンデンサ端電圧Ｖｃを降下させるように放電電流ｂ・Ｉｄが流れる。図５にしめすように、サンプル信号ＳＰが高レベルであり、タイミングパルスWINPulseが低レベルであるとすると、トランジスタＴｒ３、Ｔｒ１、Ｔｒ５、Ｔｒ６、Ｔｒ９、Ｔｒ１０がオンする。電流Ｉｏが、電流源Ｉｏにより、電源電圧ＶｃｃからトランジスタＴｒ５、Ｔｒ１、Ｔｒ３を経由して流れる。トランジスタＴｒ６にはトランジスタＴｒ５に流れる電流Ｉｏに等しい電流Ｉｏが流れる。トランジスタＴｒ９にはトランジスタＴｒ６を流れる電流Ｉｏが流れる。トランジスタＴｒ９に電流Ｉｏが流れることで、トランジスタＴｒ１０に放電電流ｂ・Ｉｏが流れる。
【００２８】
さらに、図３に示すように、条件付き比較器５では、サンプル信号ＳＰが低レベルであり、タイミングパルスWINPulseが高レベル又は低レベルの任意のレベルである場合に、コンデンサＣ３の充放電を停止させる。コンデンサ端電圧Ｖｃは定電位に保持される。このために、条件付き比較器５は、コンデンサＣ３を流れる電流を停止させる。図６にしめすように、サンプル信号ＳＰが低レベルであり、タイミングパルスWINPulseが高レベル又は低レベルの任意のレベルであるとすると、トランジスタＴｒ４がオンする。電流Ｉｏが、電流源Ｉｏにより、電源電圧ＶｃｃからトランジスタＴｒ４を経由して流れるが、トランジスタＴｒ８、Ｔｒ１０はオンせず、コンデンサＣ３に対する充放電電流は流れない。
【００２９】
図７の（ｆ）に一例を示すように、コンデンサ端電位Ｖｃは、サンプル信号ＳＰにおいて水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４が発生し、高レベルであり、タイミングパルスWINPulseが高レベルである場合に上昇している。コンデンサ端電位Ｖｃは、サンプル信号ＳＰが低レベルであれば、タイミングパルスWINPulseが高レベルであっても低レベルであっても、定電位である。コンデンサ端電位Ｖｃは、サンプル信号ＳＰにおいて弱電界ノイズＮが発生し、高レベルであり、タイミングパルスWINPulseが低レベルである場合に降下している。コンデンサ端電位Ｖｃは、サンプル信号ＳＰにおいて弱電界ノイズＮが発生していても、高レベルであるので、タイミングパルスWINPulseが高レベルである場合には上昇している。
【００３０】
比較器ＣＭＰの非反転入力端子、いわゆるプラス端子へは、コンデンサ端電位Ｖｃが入力される。比較器ＣＭＰの反転入力端子、いわゆるマイナス端子へは、内部スレッショルド電圧Ｖ１が入力される。図７の（ｄ）と（ｆ）に示すように、比較器ＣＭＰは、コンデンサ端電圧Ｖｃがスレッショルド電圧Ｖ１より大きい場合に高レベルのロック信号ＨＬＯＣＫを出力する。図７の（ｄ）のロック信号ＨＬＯＣＫは、弱電界ノイズＮが発生していなければ、水平同期信号Ｓ４からＳ１４の間で、高レベルになっていたと考えられる。ところが、ロック信号ＨＬＯＣＫは、弱電界ノイズＮの発生により、水平同期信号Ｓ７からＳ１０の間で、低レベルになっており、ロック信号ＨＬＯＣＫは弱電界ノイズＮの発生により不安定になっていると考えられる。
【００３１】
論理積回路ＡＮＤの一方の入力端子はロック信号ＨＬＯＣＫを受信し、他方の入力端子はタイミングパルスWINPulseを受信する。図７の（ｅ）に示すように、論理積回路ＡＮＤは、ロック信号ＨＬＯＣＫとタイミングパルスWINPulseの論理積ＨＬＯＣＫｏｕｔを算出し、出力する。
【００３２】
カウンタ７の入力端子は、論理積ＨＬＯＣＫｏｕｔを受信する。図７の（ｇ）に示すように、カウンタ７は、論理積ＨＬＯＣＫｏｕｔの高レベルの回数をカウントする。そして、図７の（ｇ）と（ｈ）に示すように、カウントされた回数が判定基準値Ｖ２以上の場合に、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４を検出したことを示す水平同期検出出力Ｄｏｕｔを出力する。すなわち、水平同期検出出力Ｄｏｕｔにより、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の有無を判別することができる。なお、カウンタ７は、入力端子Ｓｅｔにより回数のカウントを開始するタイミングと、入力端子Ｒｅｓｅｔにより回数のカウントを終了するタイミングを設定することができる。これらの設定により、図７の（ｂ）に示すように、カウンタ７がカウント可能なカウントＯＮ期間を設定することができる。例えば、カウントを開始するタイミングとカウントを終了するタイミングを垂直同期信号に同期させても良い。このことにより、垂直同期信号ごとに、水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の有無を判別することができる。
【００３３】
従来は、個々のパルスが水平同期信号として判定される場合があったが、図７の（ｇ）のカウンタ７でカウントされる回数と、図７の（ｆ）のコンデンサ端電位を比較すると、カウンタ７でカウントされる回数は、弱電界ノイズＮが発生しても、カウントＯＮ期間において、不安定でなくなる。水平同期信号の有無の判別結果に安定性を持たせることができる。すなわち、カウンタ７でのカウントは、弱電界ノイズＮに起因するカウントを著しく減少させ、水平同期信号を確実にカウントすることにより、水平同期信号の揺れに対して強い回路構成になっている。
【００３４】
また、図７の（ｆ）のコンデンサ端電位は、弱電界ノイズＮを積分することになるが、弱電界ノイズＮは、時間幅の短いパルスの間髪の空かない束となっているので、弱電界ノイズＮの積分値は、水平同期信号の積分値より小さく抑えることができる。このことによっても、水平同期信号の有無の判別結果に安定性を持たせることができる。
【００３５】
また、映像信号入力端ｎ１から入力される水平同期信号Ｓ１乃至Ｓ７、Ｓ９乃至Ｓ１４の信号の信号強度レベルが小さい場合であっても、カウンタ７が実質的にカウントするのは信号強度レベルが安定したタイミングパルスWINPulseであるので、安定した水平同期信号の有無の判別結果が得られる。
【００３６】
また、カウンタ７にカウントされた回数の判定基準値Ｖ２が外部からの設定により可変可能であるので、水平同期信号の同期検出レベルの設定の自由度が大きくなり様々な信号レベルに対して同期検出レベルの設定が可能になる。
【００３７】
次に、充放電電流比可変回路６により、コンデンサ端電位Ｖｃを昇降させる充電電流ａ・Ｉｃの充電電流比ａと放電電流ｂ・Ｉｄの放電電流比ｂを可変することについて詳細に説明する。
【００３８】
図８の（ａ）に示すように、図１の水平同期分離回路１は、サンプル信号ＳＰとして水平同期信号Ｓ２１とＳ２２と弱電界ノイズＮを送信する。
【００３９】
AFCループ回路は、図８の（ｂ）に示すように、サンプル信号ＳＰの水平同期信号Ｓ２１とＳ２２を受信し、タイミングパルスWINPulseは、水平同期信号が入力されていないで弱電界ノイズＮが入力されている場合でも、正常に水平同期信号が生成されていたならば存在したであろう水平同期信号に同期するようにタイミングパルスWINPulseを出力する。
【００４０】
図８の（ｃ）の（１）と（２）の電位波形に示すように、充放電電流比可変回路６は、コンデンサＣ３を充電するために流れる充電電流ａ・Ｉｃの充電電流比ａと、コンデンサＣ３を放電するために流れる放電電流ｂ・Ｉｄの放電電流比ｂを外部から任意に設定することができる。（１）の電位波形は（２）の電位波形より充電電流比ａが小さく、放電電流比ｂが大きい場合である。図８の（ｃ）の（１）の電位波形は、充電電流ａ・Ｉｃが小さいのでコンデンサ端電位Ｖｃは上昇しにくく、放電電流ｂ・Ｉｄは大きいのでコンデンサ端電位Ｖｃは降下しやすい。このことから、コンデンサ端電位Ｖｃは高止まることなく、弱電界ノイズＮが発生するとコンデンサ端電位Ｖｃは大きく降下する。そして、コンデンサ端電位Ｖｃはいったん内部スレッショルド電圧Ｖ１を上回っても弱電界ノイズＮが発生すると再度内部スレッショルド電圧Ｖ１未満まで低下してしまう。一方、図８の（ｃ）の（２）の電位波形は、充電電流ａ・Ｉｃが大きいのでコンデンサ端電位Ｖｃは上昇しやすく、放電電流ｂ・Ｉｄは小さいのでコンデンサ端電位Ｖｃは降下しにくい。このことから、コンデンサ端電位Ｖｃは高止まり、弱電界ノイズＮが発生してもコンデンサ端電位Ｖｃは降下しにくい。そして、コンデンサ端電位Ｖｃはいったん内部スレッショルド電圧Ｖ１を上回れば再度内部スレッショルド電圧Ｖ１未満にはなりにくい。
【００４１】
図８の（ｄ）と（ｅ）に示すように、比較器ＣＭＰは、コンデンサ端電圧Ｖｃがスレッショルド電圧Ｖ１より大きい場合に高レベルのロック信号ＨＬＯＣＫを出力する。なお、図８の（ｃ）の（１）の電位波形が図８の（ｄ）に対応し、図８の（ｃ）の（２）の電位波形が図８の（ｅ）に対応する。図８の（ｄ）のロック信号ＨＬＯＣＫは、弱電界ノイズＮが発生していなければ、水平同期信号Ｓ２２の発生以降、高レベルになっていたと考えられる。ところが、弱電界ノイズＮの発生により低レベルになっており、ロック信号ＨＬＯＣＫは弱電界ノイズＮの発生により不安定になっていると考えられる。一方、図８の（ｅ）のロック信号ＨＬＯＣＫは、弱電界ノイズＮの発生にかかわらず、水平同期信号Ｓ２１の発生以降、高レベルになっている。図８の（ｅ）のロック信号ＨＬＯＣＫは、弱電界ノイズＮが発生しても低レベルにならず、ロック信号ＨＬＯＣＫは弱電界ノイズＮの発生に対して安定であると考えられる。
【００４２】
図８の（ｇ）と（ｈ）に示すように、論理積回路ＡＮＤは、ロック信号ＨＬＯＣＫとタイミングパルスWINPulseの論理積ＨＬＯＣＫｏｕｔを出力する。なお、図８の（ｃ）の（１）の電位波形が図８の（ｇ）に対応し、図８の（ｃ）の（２）の電位波形が図８の（ｈ）に対応する。
【００４３】
図８の（ｉ）と（ｊ）に示すように、カウンタ７は、論理積ＨＬＯＣＫｏｕｔの高レベルの回数をカウントする。なお、図８の（ｃ）の（１）の電位波形が図８の（ｉ）に対応し、図８の（ｃ）の（２）の電位波形が図８の（ｊ）に対応する。
【００４４】
そして、図８の（ｋ）と（ｌ）に示すように、カウントされた回数が判定基準値Ｖ２以上の場合に、水平同期信号Ｓ２１とＳ２２を検出したことを示す水平同期検出出力Ｄｏｕｔを出力する。なお、図８の（ｃ）の（１）の電位波形が図８の（ｋ）に対応し、図８の（ｃ）の（２）の電位波形が図８の（ｌ）に対応する。また、図８の（ｆ）に示すように、カウンタ７がカウント可能なカウントＯＮ期間を設定している。
【００４５】
充放電電流比可変回路６により、充電電流ａ・Ｉｃと放電電流ｂ・Ｉｄの電流値を自由に変えられ、コンデンサ端電位Ｖｃを昇降レートを自由に変えることができる。これらのことにより、図８の（ｃ）の（１）と（２）に示したように弱電界ノイズＮの発生の影響を加減することができる。逆に、同期検出レベルを大きくしたいときは、図８の（ｋ）（ｌ）の水平同期検出出力を発生させにくくすればよいので、充電電流ａ・Ｉｃの電流値を減らし放電電流ｂ・Ｉｄの電流値を増やして、同期検出レベルを小さくしたいときは充電電流ａ・Ｉｃの電流値を増やし放電電流ｂ・Ｉｄの電流値を減らせばよい。ここで、同期検出レベルが大きい状況とは、具体的に、弱電界ノイズＮの発生がわずかでも、この弱電界ノイズＮゆえに水平同期信号が検出できないと判定する状況のことである。同期検出レベルが小さい状況とは、弱電界ノイズＮの発生が頻発しても、水平同期信号が検出できていると判定する状況のことである。このように弱電界ノイズＮの発生状況にかかわらず、所望の同期検出レベルの設定が可能になる。
【００４６】
実施の形態は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施の形態によって本発明の技術的範囲が限定的に解釈されてはならないものである。本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係る水平同期検出回路の構成図である。
【図２】本発明の一実施形態に係る水平同期検出回路が有する条件付き比較器の構成図である。
【図３】本発明の一実施形態に係る水平同期検出回路の条件付き比較器の条件表である。
【図４】ＳＰ信号が高レベルで、ＷＩＮＰｕｌｓｅが高レベルである条件における条件付き比較器の状態を説明するための構成図である。
【図５】ＳＰ信号が高レベルで、ＷＩＮＰｕｌｓｅが低レベルである条件における条件付き比較器の状態を説明するための構成図である。
【図６】ＳＰ信号が低レベルで、ＷＩＮＰｕｌｓｅが任意のレベルである条件における条件付き比較器の状態を説明するための構成図である。
【図７】本発明の一実施形態に係る水平同期検出回路のタイミング図（その１）である。
【図８】本発明の一実施形態に係る水平同期検出回路のタイミング図（その２）である。
【符号の説明】
【００４８】
１    水平同期分離回路
２    位相比較器
４    分周器
５    条件付き比較器
６    充放電電流比可変回路
７    カウンタ
６１  充電電流比可変回路
６２  放電電流比可変回路
【図１】
2006340079.tif 000003
【図２】
2006340079.tif 000004
【図３】
2006340079.tif 000005
【図４】
2006340079.tif 000006
【図５】
2006340079.tif 000007
【図６】
2006340079.tif 000008
【図７】
2006340079.tif 000009
【図８】
2006340079.tif 000010