(57)【要約】【課題】  ３以上のチップを積層した積層構造体を含む半導体装置の製造方法において、各段のチップ特性の変動量の差並びに温度変化による熱膨張率のミスマッチの量の差を小さく抑制することを目的とする。【解決手段】  チップ１を順次積層せずに、最初の積層工程において、全てのチップ１がペアを組み互いに積層されることで、４つの２チップサブブロック１００、１０１を形成し、その後、２チップサブブロック１００、１０１どうしを更に積層して、２つの４チップサブブロック１０２，１０３を形成する。更に、４チップサブブロックどうしを積層して、８チップブロックからなる積層構造体を形成する。積層構造体を支持基板上に搭載した後、封止用樹脂を充填する。これにより、全ての段のチップに加重や加熱が印加される回数の差を抑制することができる。更に、チップに印加される加重や加熱の印加の最大数を大幅に減少に減少することができる。【選択図】      図１
2006261264.tif 000002
【特許請求の範囲】
【請求項１】
４以上のチップを積層した積層構造体の形成方法であって、前記形成方法は、
積層された複数のチップからなる第１のチップサブブロックと、積層された複数のチップからなる第２のチップサブブロックとを積層する工程を少なくとも１つ含むことを特徴とする積層構造体の形成方法。
【請求項２】
前記形成方法における最終積層工程で、前記第１のチップサブブロックと前記第２のチップサブブロックとを積層して、最終チップブロックからなる積層構造体を形成することを特徴とする請求項１に記載の積層構造体の形成方法。
【請求項３】
前記第１のチップサブブロック及び前記第２のチップサブブロックの少なくとも１方は、積層された複数のチップからなる第３のチップサブブロックと、積層された複数のチップからなる第４のチップサブブロックとを積層することで形成されることを特徴とする請求項１または２に記載の積層構造体の形成方法。
【請求項４】
前記第１のチップサブブロック及び前記第２のチップサブブロックの少なくとも１方は、積層された複数のチップからなる第３のチップサブブロックと、単一のチップとを積層することで形成されることを特徴とする請求項１または２に記載の積層構造体の形成方法。
【請求項５】
前記積層構造体における積層段数が４以上の偶数であって、最初の積層工程は、全てのチップがペアを組み互いに積層されることで、複数の２チップサブブロックを形成する工程であることを特徴とする請求項１乃至３のいずれかに記載の積層構造体の形成方法。
【請求項６】
前記積層構造体における積層段数が５以上の奇数であって、最初の積層工程は、１つのチップを除く残り全てのチップがペアを組み互いに積層されることで、複数の２チップサブブロックを形成する工程であることを特徴とする請求項１乃至５のいずれかに記載の積層構造体の形成方法。
【請求項７】
前記各積層工程を行う前に、前記チップの少なくとも片面の少なくとも一部に、液状樹脂を塗布する工程を更に含むことを特徴とする請求項１乃至６のいずれかに記載の積層構造体の形成方法。
【請求項８】
前記各積層工程を行う前に、前記チップの少なくとも片面にフィルム状樹脂を配置する工程を更に含むことを特徴とする請求項１乃至６のいずれかに記載の積層構造体の形成方法。
【請求項９】
４以上のチップを積層した積層構造体を含む半導体装置の製造方法であって、前記製造方法は、
積層された複数のチップからなる第１のチップサブブロックと、積層された複数のチップからなる第２のチップサブブロックとを積層する工程を少なくとも１つ含む積層構造体の形成工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記製造方法における最終積層工程で、前記第１のチップサブブロックと前記第２のチップサブブロックとを積層して、最終チップブロックからなる積層構造体を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１のチップサブブロック及び前記第２のチップサブブロックの少なくとも１方は、積層された複数のチップからなる第３のチップサブブロックと、積層された複数のチップからなる第４のチップサブブロックとを積層することで形成されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のチップサブブロック及び前記第２のチップサブブロックの少なくとも１方は、積層された複数のチップからなる第３のチップサブブロックと、単一のチップとを積層することで形成されることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記積層構造体における積層段数が４以上の偶数であって、最初の積層工程は、全てのチップがペアを組み互いに積層されることで、複数の２チップサブブロックを形成する工程であることを特徴とする請求項９乃至１１のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記積層構造体における積層段数が５以上の奇数であって、最初の積層工程は、１つのチップを除く残り全てのチップがペアを組み互いに積層されることで、複数の２チップサブブロックを形成する工程であることを特徴とする請求項９乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記各積層工程を行う前に、前記チップの少なくとも片面の少なくとも一部に、液状樹脂を塗布する工程を更に含むことを特徴とする請求項９乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記各積層工程を行う前に、前記チップの少なくとも片面にフィルム状樹脂を配置する工程を更に含むことを特徴とする請求項９乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１７】
最終チップブロックからなる前記積層構造体を形成した後、支持基板に前記積層構造体を搭載することを特徴とする請求項９乃至１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記第１のチップサブブロックを支持基板に搭載した後、前記第２のチップサブブロックと前記第１のチップサブブロックとを積層して、最終チップブロックからなる積層構造体を形成することを特徴とする請求項９乃至１６のいずれかに記載の半導体装置の製造方法。
【請求項１９】
支持基板上の積層構造体を樹脂封止するための樹脂を充填する工程を更に含む請求項９乃至１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
支持基板上の積層構造体に蓋を被せて、中空パッケージを形成する工程を更に含む請求項９乃至１８のいずれかに記載の半導体装置の製造方法。
【請求項２１】
３つのチップを積層した積層構造体を含む半導体装置の製造方法であって、前記製造方法は、
第１のチップを支持基板に積層する工程と、
第２のチップと第３のチップとを互いに積層して、第１のチップサブブロックを形成する工程と、
前記第１のチップサブブロックを、前記支持基板に積層された第１のチップに積層する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２２】
前記各積層工程を行う前に、前記チップの少なくとも片面の少なくとも一部に、液状樹脂を塗布する工程を更に含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記各積層工程を行う前に、前記チップの少なくとも片面にフィルム状樹脂を配置する工程を更に含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２４】
前記支持基板上の前記積層構造体を樹脂封止するための樹脂を充填する工程を更に含むことを特徴とする請求項２１乃至２３のいずれかに記載の半導体装置の製造方法。
【請求項２５】
前記支持基板上の前記積層構造体に蓋を被せて、中空パッケージを形成する工程を更に含むことを特徴とする請求項２１乃至２３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップの積層方法及びその方法を使用した半導体装置の製造方法に関し、特に、フリップチップでチップを複数段積層する半導体装置の製造方法におけるチップの積層順序の改良に関する。
【背景技術】
【０００２】
フリップチップでチップを複数段積層した半導体装置の一般的な構造を以下説明する。図１２に８チップを積層した半導体装置の従来例を示す。図１２bに示す複数の基板ボールパッド４−２が配置された基板５の上面に、図１２aに示すチップ１が複数段積層される。各チップ１は、ＩＣチップ２と、該ＩＣチップ２の片面に配置された複数のバンプ３と、該バンプ３が配置された面と逆の面に配置された複数のチップボールパッド４−１とからなる。更に、図１２ｃに示すように、互いに隣り合うチップ１どうしの間、基板５とチップ１の間及び複数段積層されたチップ積層構造体の側面には樹脂６が充填されており、基板５の下面には複数の外部端子７が接続されている。
【０００３】
次に、前述した従来の半導体装置の製造方法につき、図１３及び図１４を参照して以下説明する。図１３aに示すように、基板５の上面に配置された複数の基板ボールパッド４−２に、チップ１に配置された複数のバンプ３を接続して１段目のチップ１を積層する。次に、図１３ｂに示すように、１段目のチップ１上の複数のチップボールパッド４−１上に、チップ１に配置された複数のバンプ３を接続して２段目のチップ１を積層する。同様に、図１３ｃに示すように、前述の積層工程を順次繰り返し７段目のチップ１上の複数のチップボールパッド４−１上に、チップ１に配置された複数のバンプ３を接続して８段目のチップ１を積層する。
【０００４】
すなわち、各チップを順次積層してチップが８段積層された積層構造体を形成する。その後、図１４aに示すように、互いに隣り合うチップ１どうしの間、基板５と１段目のチップ１の間及び８段積層されたチップ１の側面に樹脂６を充填する。最後に、図１４ｂに示すように、基板５の下面に複数の外部端子７を接続することで半導体装置を製造する。
【０００５】
その他、従来の半導体チップの積層方法としては、例えば、特許文献１に記載されるものがある。この従来の積層方法は、ハンダを有する複数の半導体チップを順次積層して実装する半導体チップの積層実装方法である。具体的には、半導体チップを１つずつ順次積層する積層方法の改良であって、相対向する半導体チップのハンダを活性化させ、この相対向する半導体チップを位置合わせし、ハンダ接合層を形成することなく、加圧により相対向する半導体チップを積層接合し、すべての半導体チップの積層接合が完了した後に、半導体チップ群を一括して加熱してハンダ接合層を形成することで、チップの接合部が受ける加熱工程の回数を減少させることを目的とするものであるが、加圧工程の回数の減少を目的とするものではない。
【特許文献１】特開２００２−１７０９１９号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した従来の製造方法は以下説明する３つの問題点があった。
【０００７】
第１の問題点は以下の通りである。上段のチップ１のバンプ３を下段のチップ１のチップボールパッド４−１に接続させるために加重や加熱が印加される。すなわち、複数のチップ１を順次積層する毎に加重と加熱とが印加される。よって、１段目のチップ１には積層段数に相当する回数、具体的には８回、加重や加熱が印加される。一方、最上段のチップ８には当該チップを積層する際の１回のみ加重や加熱が印加される。従って、加重や加熱を印加させる回数が各段のチップで異なるため、最終的に印加される加重や加熱の総量が各段のチップで異なる。最上段のチップ８と１段目のチップ１とでは、加重や加熱が印加される回数が７違うことになる。印加される加重や加熱はチップの特性に影響を与える可能性が高い。よって、各段のチップで最終的に印加される加重や加熱のトータル回数が異なることは、各段のチップの特性の変動にばらつき、すなわち差を生じさせる原因となる。この結果、複数段のチップが積層された半導体装置の特性を正確に取るのが困難となる問題が生じる。
【０００８】
第２の問題点は以下の通りである。前述したように、加重や加熱を印加させる回数が各段のチップで異なるため、最終的に印加される加重や加熱の総量が各段のチップで異なる。印加される加重や加熱はバンプを変形させるので、各段のチップで最終的に印加される加重や加熱の総量が異なることは、各段のチップのバンプの変形量にばらつき、すなわち変形量の差を生じさせる原因となる。このため、上段部分と下段部分とではチップの間隔が異なる。このチップの間隔の差が、半導体装置の温度変化により引き起こされる熱膨張率のミスマッチの量に差を生じさせる。このことにより、応力集中が生じて、半導体装置の破壊の原因となる問題が生じる。
【０００９】
第３の問題点は以下の通りである。１段目のチップに印加される加重や加熱は、少なくとも積層段数に相当する回数に及ぶため、特に積層段数が多い場合には、１段目のチップやそのバンプが壊れやすいという問題がある。
【００１０】
尚、特許文献１に開示の従来のチップの積層方法は、チップを順次積層するものであるため、前述の第１乃至第３の問題を有していた。
【００１１】
そこで、本発明の目的は、チップを複数段積層する半導体装置の製造方法において、各段のチップで最終的に印加される加重や加熱のトータル回数の差を少なくすることで、各段のチップの特性の変動における差を抑制し、半導体装置の特性を正確に取ることを可能にするチップの積層方法、並びに当該チップの積層方法を使用した半導体装置の製造方法を提供することである。
【００１２】
更に、本発明の目的は、チップを複数段積層する半導体装置の製造方法において、各段のチップで最終的に印加される加重や加熱のトータル回数の差を少なくすることで、各段のチップのバンプの変形量の差を抑制することで、応力集中を回避し、半導体装置の破壊を防止することを可能にするチップの積層方法、並びに当該チップの積層方法を使用した半導体装置の製造方法を提供することである。
【００１３】
更に、本発明の目的は、チップを複数段積層する半導体装置の製造方法において、１段目のチップに印加される加重や加熱の回数を減少させることで、１段目のチップやそのバンプが壊れるのを防止することを可能にするチップの積層方法、並びに当該チップの積層方法を使用した半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る積層構造体の形成方法は、４以上のチップを積層した積層構造体の形成方法であって、積層された複数のチップからなる第１のチップサブブロックと、積層された複数のチップからなる第２のチップサブブロックとを積層する工程を少なくとも１つ含むことを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法は、４以上のチップを積層した積層構造体を含む半導体装置の製造方法であって、積層された複数のチップからなる第１のチップサブブロックと、積層された複数のチップからなる第２のチップサブブロックとを積層する工程を少なくとも１つ含む積層構造体の形成工程を含むことを特徴とする。
【００１６】
本発明に係る半導体装置の製造方法は、３つのチップを積層した積層構造体を含む半導体装置の製造方法であって、前記製造方法は、第１のチップを支持基板に積層する工程と、第２のチップと第３のチップとを互いに積層して、第１のチップサブブロックを形成する工程と、前記第１のチップサブブロックを、前記支持基板に積層された第１のチップに積層する工程と、を含むことを特徴とする。
【００１７】
尚、本願において、用語「チップ」とは、ＩＣチップに代表される半導体チップに特に限定するものではなく、積層され得るチップ形態のものであればよく、各種チップを含むものとする。典型例として、セラミックコンデンサチップ、センサチップ、発光素子チップ、受光素子チップを挙げることができる。
【発明の効果】
【００１８】
本発明によれば、以下の第１乃至第３の効果を得ることが可能である。
【００１９】
第１の効果として、チップを順次積層せずに、複数のチップからなるチップサブブロックを複数形成し、その後、複数のチップサブブロックどうしを積層することで、全ての段のチップに加重や加熱が印加される回数の差を抑制することができる。このため、最終的に印加される加重や加熱の総量が全ての段のチップでほぼ均一となる。よって、全ての段のチップで最終的に印加される加重や加熱のトータル回数がほぼ均一となることで、各段のチップ特性の変動量の差を小さく抑制することができる。この結果、複数段のチップが積層された半導体装置の特性を正確に取ることが可能となる。
【００２０】
第２の効果として、チップを順次積層せずに、複数のチップからなるチップサブブロックを複数形成し、その後、複数のチップサブブロックどうしを積層することで、全ての段のチップに加重や加熱が印加される回数の差を抑制することができる。このため、最終的に印加される加重や加熱の総量が全ての段のチップでほぼ均一となる。よって、各段のチップのバンプの変形量の差を小さく抑制することができる。よって、全ての段でチップどうしの間隔がほぼ均一となり、半導体装置の温度変化による熱膨張率のミスマッチの量の差を小さく抑制することができる。このことにより、応力集中を有効に緩和して、半導体装置の破壊を防止することが可能となる。
【００２１】
第３の効果として、チップを順次積層せずに、複数のチップからなるチップサブブロックを複数形成し、その後、複数のチップサブブロックどうしを積層することで、チップに印加される加重や加熱の印加の最大数を大幅に減少に減少することができる。特に積層段数が多い場合に、加重や加熱の印加回数の減少がより大きくなるため、積層段数が多い場合であってもチップやそのバンプが破壊されるのを有効に防止することができる。
【発明を実施するための最良の形態】
【００２２】
（１）第１実施形態
［積層段数が２のｎ乗で且つｎが２以上の整数の場合］
第１実施形態は、半導体チップを複数段積層する積層構造体の製造方法を提供するものであり、その最終的に得られる半導体装置の構造自体の改良ではないため、前述した従来技術の製造工程との相違をより明確にするため、前述した従来技術と同一構造の半導体装置を例に挙げ以下説明する。すなわち、半導体装置は、図１２ｃに示したものと同じであり、基板５上に８つのチップ１、８を積層した半導体装置である。最上段以外のチップ１は、その上面に複数のチップボールパッド４−１が配置されており、その下面には複数のバンプ３が配置されている。一方、最上段チップ８は、その下面には複数のバンプ３が配置されているものの、その上面にはチップボールパッドは配置されていない。更に、互いに隣り合うチップどうしの間、基板５とチップ１、８の間及び複数段積層されたチップ積層構造体の側面には、樹脂６が充填されており、基板５の下面には複数の外部端子７が接続されている。
（積層工程）
図１乃至図３は、本発明の第１実施形態に係る半導体チップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。片面にバンプ３を配置し、逆の面にチップボールパッド４−１を配置したチップ１を７つ形成すると共に、片面にバンプ３を配置し、逆の面にはチップボールパッドを配置していない最上段用チップ８を１つ形成して、これらを基本要素として、以下積層工程を行う。
【００２３】
図１aに示すように、２つの最上段以外のチップ１どうしを積層して、第１タイプの２チップブロック１００を形成する。この第１タイプの２チップサブブロック１００を、合計で３つ形成する。一方、図１ｂに示すように、最上段チップ８を最上段以外のチップ１の上に積層して、第２タイプの２チップサブブロック１０１を１つ形成する。図１ｃに示すように、２つの第１タイプの２チップサブブロック１００どうしを積層して、第１タイプの４チップサブブロック１０２を１つ形成する。一方、図１ｄに示すように、１つの第１タイプの２チップサブブロック１００の上に第２タイプの２チップサブブロック１０１を積層して、第２タイプの４チップサブブロック１０３を１つ形成する。
【００２４】
図２aに示すように、第１タイプの４チップサブブロック１０２の上に第２タイプの４チップサブブロック１０３を積層して、８チップブロック１０４を形成する。ここで、具体的なチップの積層方法は、従来技術として説明した既知の方法を適用し得る。具体的には、積層する際の下側のチップボールパッド４−１に上側のバンプ３を加重や加熱を印加することで接続する。図２ｂに示すように、８チップブロック１０４を基板５の上に搭載する。すなわち、基板５の上面に配置された基板ボールパッド４−２に、８チップブロック１０４の１段目のチップ１のバンプ３に加重や加熱を印加することで接続することで、８チップブロック１０４を基板５の上に搭載する。
【００２５】
図３に示すように、８チップブロック１０４における互いに隣り合うチップどうしの間、基板５と１段目のチップ１の間及び８チップブロック１０４の側面に樹脂６を充填する。ここで、樹脂６の塗布や充填は既知の方法、例えば、ディスペンサを用いて行うことができる。更に、基板５の下面に複数の外部端子７を接続することで半導体装置を製造する。
（効果）
本発明の第１実施形態によれば、各チップを１段目から順に積層するのではなく、まず２つのチップの積層構造体からなる２チップサブブロックを合計４つ形成した後に、この２チップサブブロックどうしを更に積層して４チップサブブロックを２つ形成し、この２つの４チップサブブロックどうしを積層して８チップブロックを形成する。よって、全てのチップは、この段階では３回の積層工程しか経ていない。最後に、８チップブロックを基板５上に搭載する。よって、全てのチップは４回の積層工程を経ることで、加重や加熱の印加回数は全てのチップで４回と完全均一となると共に、１段目のチップが受ける加重や加熱の印加回数も４回に抑えることが可能となるので、少なくとも以下の３つの効果が得られる。
【００２６】
第１の効果として、加重や加熱が印加される回数が全ての段のチップで均一となるため、最終的に印加される加重や加熱の総量が全ての段のチップで完全均一となる。よって、全ての段のチップで最終的に印加される加重や加熱のトータル回数が均一となるので、各段のチップの特性の変動に差が生じることはない。この結果、複数段のチップが積層された半導体装置の特性を正確に取ることが可能となる。
【００２７】
更に、第２の効果として、前述したように、加重や加熱が印加される回数が全ての段のチップで完全に均一となるため、最終的に印加される加重や加熱の総量が全ての段のチップで均一となる。印加される加重や加熱はバンプを変形させるが、各段のチップで最終的に印加される加重や加熱の総量が均一となるので、各段のチップのバンプの変形量に差が生じることはない。このため、全ての段でチップどうしの間隔が均一となり、半導体装置の温度変化による熱膨張率のミスマッチの量に差が生じることはない。このことにより、応力集中を有効に回避して、半導体装置の破壊を防止することが可能となる。
【００２８】
更に、第３の効果として、従来の方法と比較し、１段目のチップに印加される加重や加熱の印加回数は、８回から４回へと大幅に減少する。特に積層段数が多い場合に、加重や加熱の印加回数の減少がより大きくなるため、積層段数が多い場合であっても１段目のチップやそのバンプが破壊されるのを有効に防止することができる。
（積層工程の変更例）
前述の例では、加重や加熱が印加される回数が全ての段のチップで完全に均一とするため、４チップサブブロックと４チップサブブロックとを積層して８チップブロックからなる積層構造体を形成した後、当該積層構造体を支持基板に搭載したが、本発明は、必ずしもこの例に限るものではなく、一方の４チップサブブロックを支持基板に搭載した後、支持基板に搭載したこの４チップサブブロックに残りの４チップサブブロックを積層してもよい。この場合、下段の４チップサブブロックに含まれる各チップと、上段の４チップサブブロックに含まれる各チップとで、加重や加熱が印加される回数に１つ差が生じる。しかし、上段の４チップサブブロックに含まれる各チップに加重や加熱が印加される回数を４回から３回に減らすことが可能となる。
（積層段数の変更）
本実施形態ではチップの積層段数は８段の例を示したが、本発明は積層段数が３段以上の場合であれば適用可能であり、積層段数を８段に限るものではない。但し、２段以下の場合には、本発明を適用することができない。チップの積層段数が例えば２のｎ乗の場合であれば、加重や加熱が印加される回数が全ての段のチップで完全に均一となるため、前述の第１の効果に関しては、各段のチップの特性の変動に差が生じることはない。また、前述の第２の効果に関しては、応力集中を有効に回避できる。前述の第３の効果に関しても、積層段数が８段の場合、加重や加熱の印加回数が４回に減少し、積層段数が１６段の場合には、加重や加熱の印加回数が５回に減少するため、積層段数が増加するにつれ加重や加熱の印加回数の減少効果がより増大する。
【００２９】
本実施形態においては、積層段数が２のｎ乗で且つｎが２以上の整数の場合について説明したが、本発明はこれに限るものではなく、積層段数が４以上の偶数であるが２のｎ乗でない場合、積層段数が５以上の奇数である場合にも、本発明を有効に適用することができる。
［積層段数が４以上の偶数であるが２のｎ乗でない場合］
（積層工程）
チップの積層段数が偶数であるが２のｎ乗でない場合にも、本発明を有効適用することができる。まず、全てのチップがペアを組んで積層することで、２チップサブブロックを複数形成する。形成した２チップサブブロックの数が偶数、例えば６の場合には、更に２チップサブブロックがペアを組んで積層することで、４チップサブブロックを３つ形成することになり、この３つの４チップサブブロックのうち、先に２つの４チップサブブロックがペアを組んで積層して８チップサブブロックを形成し、この８チップサブブロックに残りの１つの４チップサブブロックを積層して、１２チップブロックを形成することが可能である。
【００３０】
一方、形成した２チップサブブロックの数が奇数、例えば５の場合には、この５つの２チップサブブロックのうち、先に４つの２チップサブブロックがペアを組んで積層して４チップサブブロックを２つ形成し、更に４チップサブブロックどうしを積層し８チップサブブロックを形成した後に、この８チップサブブロックと前述の残りの２チップサブブロックとを積層して、最終的に１０チップブロックを形成してもよい。また、４チップサブブロックの１方と、前述の残りの２チップサブブロックとを積層して６チップサブブロックを形成し、その後、この６チップサブブロックと前述の残りの４チップサブブロックとを積層して、最終的に１０チップブロックを形成してもよい。
（効果）
すなわち、チップの積層段数が偶数であるが２のｎ乗でない場合、例えば１０段や１２段の場合であっても、本発明によれば、前述の第１乃至第３の効果を得ることが可能である。
【００３１】
第１の効果に関しては、加重や加熱が印加される回数の差を全ての段のチップで１回に抑えることができるため、最終的に印加される加重や加熱の総量が全ての段のチップでほぼ均一となる。よって、全ての段のチップで最終的に印加される加重や加熱のトータル回数がほぼ均一となることで、各段のチップ特性の変動量の差を小さく抑制することができる。この結果、複数段のチップが積層された半導体装置の特性を正確に取ることが可能となる。
【００３２】
第２の効果に関しては、加重や加熱が印加される回数の差を全ての段のチップで１回に抑えることができるため、最終的に印加される加重や加熱の総量が全ての段のチップでほぼ均一となる。よって、各段のチップのバンプの変形量の差を小さく抑制することができる。このため、全ての段でチップどうしの間隔がほぼ均一となり、半導体装置の温度変化による熱膨張率のミスマッチの量の差を小さく抑制することができる。このことにより、応力集中を有効に緩和して、半導体装置の破壊を防止することが可能となる。
【００３３】
第３の効果に関しては、１０段積層の場合及び１２段積層の場合共に、チップに印加される加重や加熱の印加回数は、最大でも５回へ大幅に減少する。特に積層段数が多い場合に、加重や加熱の印加回数の減少がより大きくなるため、積層段数が多い場合であってもチップやそのバンプが破壊されるのを有効に防止することができる。
（積層工程の変更例）
前述の説明によると、積層段数が４以上の偶数であるが２のｎ乗でない場合の積層工程の典型例として、全ての積層工程を完了し積層構造体を完成させた後に支持基板に搭載した。しかし、必ずしも前述の例に限ることなく、積層工程の途中段階で、１つのチップサブブロックを支持基板に搭載し、このチップサブブロックに残りのチップサブブロックを積層してもよい。
【００３４】
例えば、積層段数が１０段の場合、全てのチップがペアを組んで積層することで、５つの２チップサブブロックを形成し、その後、４つの２チップサブブロックが更にペアを組んで積層することで、２つの４チップサブブロックを形成し、残りの１つの２チップサブブロックを４チップサブブロックの１方と積層して６チップサブブロックを形成した後、この６チップサブブロックを４チップサブブロックの他方と積層して１０チップサブブロックを形成して積層構造体を完成させる。その後、この積層構造体を支持基板に搭載してもよい。
【００３５】
この方法に代え、４つの２チップサブブロックが更にペアを組んで積層することで２つの４チップサブブロックを形成する。更に、これら２つの４チップサブブロックの一方と残りの１つの２チップサブブロックとを積層して６チップサブブロックを形成する。一方、２つの４チップサブブロックの他方を支持基板５に搭載しておき、この４チップサブブロックに６チップサブブロックを積層して、支持基板５上に１０チップブロックを形成してもよい。
【００３６】
積層段数が１２段の場合、全てのチップがペアを組んで積層することで、６つの２チップサブブロックを形成し、その後、６つの２チップサブブロックが更にペアを組んで積層することで、３つの４チップサブブロックを形成する。更に、これら３つの４チップサブブロックのうち２つを組にして８チップサブブロックを形成する。その後、この８チップサブブロックに残りの１つの４チップサブブロックを積層して１２チップブロックからなる積層構造体を完成させた後、この積層構造体を支持基板に搭載してもよい。また、これら３つの４チップサブブロックのうち２つを組にして８チップサブブロックを形成すると共に、残りの１つの４チップサブブロックを支持基板に搭載し、この支持基板に搭載した４チップサブブロックに８チップサブブロックを積層してもよい。いずれの場合も、前述の第１乃至第３の効果を得ることが可能である。
［積層段数が５以上の奇数である場合］
（積層工程）
チップの積層段数が５以上の奇数である場合にも、本発明を有効適用することができる。チップの積層段数が９の場合を例にとり以下説明する。まず、１つのチップを除く残りの８つ全てのチップがペアを組んで積層することで、２チップサブブロックを４つ形成する。更にこの２チップサブブロックがペアを組んで積層することで、４チップサブブロックを２つ形成し、４チップサブブロックを積層することで、８チップサブブロックを形成する。その後、ペアを組まなかった残りの１つのチップを８チップサブブロックに積層し、９チップブロックからなる積層構造体を形成する。その後、この積層構造体を支持基板に搭載してもよい。
【００３７】
この場合、８チップサブブロックに最後に積層される１つのチップが受ける加重や加熱の印加回数と、その他のチップが受ける加重や加熱の印加回数との差は３回となるが、チップを順次積層する従来の方法と比較すればその差は十分小さい。
【００３８】
しかし、全ての段でのチップが受ける加重や加熱の印加回数のばらつきを更に抑制したい場合には、以下のように積層してもよい。
【００３９】
まず、１つのチップを除く残りの８つ全てのチップがペアを組んで積層することで、２チップサブブロックを４つ形成する。この４つの２チップサブブロックのうちの１つと、ペアを組まなかった残りの１つのチップとを積層して、３チップサブブロックを１つ形成する。残りの３つの２チップサブブロックのうち、２つの２チップサブブロックどうしを積層して４チップブロックを形成すると共に、残りの１つの２チップサブブロックと、この３チップサブブロックとを積層して５チップサブブロックを形成する。最後に、４チップブロックと５チップサブブロックとを積層することで、９チップブロックからなる積層構造体を形成する。その後、この積層構造体を支持基板に搭載してもよい。
【００４０】
この場合、各チップが受ける加重や加熱の印加回数は４回或いは５回となり、全ての段でチップが受ける加重や加熱の印加回数の差を１回に抑制することができる。いずれの場合も、前述の第１乃至第３の効果を得ることが可能である。
（効果）
第１の効果に関しては、全ての段でチップが受ける加重や加熱の印加回数の差を１回に抑制することができるため、最終的に印加される加重や加熱の総量が全ての段のチップでほぼ均一となる。よって、各段のチップ特性の変動量の差を小さく抑制することができる。この結果、複数段のチップが積層された半導体装置の特性を正確に取ることが可能となる。
【００４１】
第２の効果に関しては、全ての段でチップが受ける加重や加熱の印加回数の差を１回に抑制することができるため、最終的に印加される加重や加熱の総量が全ての段のチップでほぼ均一となる。よって、各段のチップのバンプの変形量の差を小さく抑制することができる。このため、全ての段でチップどうしの間隔がほぼ均一となり、半導体装置の温度変化による熱膨張率のミスマッチの量の差を小さく抑制することができる。このことにより、応力集中を有効に緩和して、半導体装置の破壊を防止することが可能となる。
【００４２】
第３の効果に関しては、チップに印加される加重や加熱の印加回数は、最大でも５回へ大幅に減少する。特に積層段数が多い場合に、加重や加熱の印加回数の減少がより大きくなるため、積層段数が多い場合であってもチップやそのバンプが破壊されるのを有効に防止することができる。
［積層段数が３段である場合］
（積層工程）
チップの積層段数が３段である場合にも、本発明を有効適用することができる。１つのチップを支持基板に積層すると共に、残り２つのチップを互いに積層して、１つの２チップサブブロックを形成する。その後、この２チップサブブロックを、既に支持基板に積層した前述の１つのチップに積層することで、半導体装置を製造することができる。
【００４３】
この場合、全てのチップは、加重や加熱が２回印加される。よって、少なくとも以下の３つの効果が得られる。
【００４４】
第１の効果として、加重や加熱が印加される回数が全ての段のチップで均一となるため、最終的に印加される加重や加熱の総量が全ての段のチップで完全均一となる。よって、全ての段のチップで最終的に印加される加重や加熱のトータル回数が均一となるので、各段のチップの特性の変動に差が生じることはない。この結果、複数段のチップが積層された半導体装置の特性を正確に取ることが可能となる。
【００４５】
更に、第２の効果として、前述したように、加重や加熱が印加される回数が全ての段のチップで完全に均一となるため、最終的に印加される加重や加熱の総量が全ての段のチップで均一となる。印加される加重や加熱はバンプを変形させるが、各段のチップで最終的に印加される加重や加熱の総量が均一となるので、各段のチップのバンプの変形量に差が生じることはない。このため、全ての段でチップどうしの間隔が均一となり、半導体装置の温度変化による熱膨張率のミスマッチの量に差が生じることはない。このことにより、応力集中を有効に回避して、半導体装置の破壊を防止することが可能となる。
【００４６】
更に、第３の効果として、従来の方法と比較し、１段目のチップに印加される加重や加熱の印加回数は、３回から２回へと減少する。このため、１段目のチップやそのバンプが破壊されるのを有効に防止することができる。
（積層工程の変更例）
前述の説明によると、積層段数が５以上の奇数の場合の積層工程の典型例として、全ての積層工程を完了し積層構造体を完成させた後に、当該積層構造体を支持基板に搭載した。しかし、必ずしも前述の例に限ることなく、積層工程の途中段階で、１つのチップサブブロック或いは１つのチップを支持基板に搭載し、このチップサブブロック或いは１つのチップに残りのチップサブブロックを積層してもよい。
【００４７】
例えば、積層段数が９段の場合、１つのチップを除く残りの８つ全てのチップがペアを組んで積層することで、２チップサブブロックを４つ形成する。この４つの２チップサブブロックのうちの１つと、ペアを組まなかった残りの１つのチップとを積層して、３チップサブブロックを１つ形成する。残りの３つの２チップサブブロックのうち、２つの２チップサブブロックどうしを積層して４チップブロックを形成すると共に、残りの１つの２チップサブブロックと、この３チップサブブロックとを積層して５チップサブブロックを形成する。４チップブロックか５チップサブブロックのいずれか１方を支持基板に搭載し、その後、他方を積層してもよい。この場合も、各チップが受ける加重や加熱の印加回数は４回或いは５回となり、全ての段でチップが受ける加重や加熱の印加回数の差を１回に抑制することができる。チップに印加される加重や加熱の印加回数は、最大でも５回へ大幅に減少する。よって、いずれの場合も、前述の第１乃至第３の効果を得ることが可能である。
【００４８】
（２）第２実施形態
前記第１の実施形態では、積層構造体を支持基板上に搭載した後に樹脂の充填を行ったが、からなずしもこれに限ることなく、以下のような変更が可能である。本実施形態では、チップの積層工程前にチップのほぼ全面に液状樹脂を塗布しておき、その後、チップを重ねて加熱・圧着することで、チップ間を封止する樹脂の形成とチップの積層工程とを同一工程で行うことも可能である。以下図面を参照して詳細に説明する。
（積層工程）
図４乃至図６は、本発明の第２実施形態に係る半導体チップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。片面にバンプ３を配置し、逆の面にチップボールパッド４−１を配置したチップ１を７つ形成すると共に、片面にバンプ３を配置し、逆の面にはチップボールパッドを配置していない最上段用チップ８を１つ形成して、これらを基本要素として、以下積層工程を行う。
【００４９】
図４aに示すように、チップ１の全面に先入れ樹脂９を塗布し、その後にチップ１どうしを積層して、先入れ樹脂９を有する第１タイプの２チップブロック１００を形成する。この第１タイプの２チップサブブロック１００を、合計で３つ形成する。一方、図４ｂに示すように、最上段チップ８を最上段以外のチップ１の上に積層して、先入れ樹脂９を有する第２タイプの２チップサブブロック１０１を１つ形成する。
【００５０】
図４ｃに示すように、第１タイプの２チップサブブロック１００の全面に先入れ樹脂９を塗布し、その後に２つの第１タイプの２チップサブブロック１００どうしを積層して、先入れ樹脂９を有する第１タイプの４チップサブブロック１０２を１つ形成する。一方、図４ｄに示すように、１つの第１タイプの２チップサブブロック１００の全面に先入れ樹脂９を塗布し、その後に当該第１タイプの２チップサブブロック１００の上に第２タイプの２チップサブブロック１０１を積層して、先入れ樹脂９を有する第２タイプの４チップサブブロック１０３を１つ形成する。
【００５１】
図５aに示すように、第１タイプの４チップサブブロック１０２の全面に先入れ樹脂９を塗布し、その後に当該第１タイプの４チップサブブロック１０２の上に第２タイプの４チップサブブロック１０３を積層して、先入れ樹脂９を有する８チップブロック１０４を形成する。ここで、具体的なチップの積層方法は、従来技術として説明した既知の方法を適用し得る。具体的には、積層する際の下側のチップボールパッド４−１に上側のバンプ３を加重や加熱を印加することで接続する。図５ｂに示すように、先入れ樹脂９を有する８チップブロック１０４を基板５の上に搭載する。すなわち、基板５の上面に配置された基板ボールパッド４−２に、先入れ樹脂９を有する８チップブロック１０４の１段目のチップ１のバンプ３に加重や加熱を印加することで接続することで、先入れ樹脂９を有する８チップブロック１０４を基板５の上に搭載する。
【００５２】
図６に示すように、先入れ樹脂９を有する８チップブロック１０４の１段目のチップ１と支持基板５との間及び先入れ樹脂９を有する８チップブロック１０４の側面に樹脂６を充填する。樹脂６の充填は既知の方法、例えば、ディスペンサを用いて行うことができる。更に、基板５の下面に複数の外部端子７を接続することで半導体装置を製造する。
（効果）
本実施形態は、前述の第１実施形態と比較し、チップどうしの積層工程及びチップサブブロックどうしの積層工程において、各積層工程前にチップまたはチップサブブロックの全面に先入れ樹脂９を入れた点で異なるが、その他の点は前述の第１実施形態と同じであるため、第１実施形態で説明した第１乃至第３の効果を得ることができる。
【００５３】
更に、各積層工程前にチップまたはチップサブブロックの全面に先入れ樹脂９を入れて固定することで、積層時にバンプ３がダメージを受けることを防止するという第４の効果を得ることができる。
【００５４】
本実施形態では、チップの積層工程前にチップのほぼ全面に液状樹脂を塗布しておき、その後、チップを重ねて加熱・圧着することで、チップ間を封止する樹脂の形成とチップの積層工程とを同一工程で行うという第５の効果を得ることができる。
【００５５】
（３）第３実施形態
前記第２の実施形態では、先入れ樹脂９をチップ或いはチップサブブロックの全面に塗布した後、積層工程を行ったが、バンプ３が積層工程においてダメージを受けることを防止するには、からなずしも先入れ樹脂９をチップ或いはチップサブブロックの全面に塗布する必要はなく、一部、好ましくは中心付近に限定して先入れ樹脂９を塗布してもよい。以下図面を参照して詳細に説明する。
（積層工程）
図７乃至図９は、本発明の第３実施形態に係る半導体チップの多段積層構造体を有する半導体装置の製造工程を示す縦断面図である。
【００５６】
片面にバンプ３を配置し、逆の面にチップボールパッド４−１を配置したチップ１を７つ形成すると共に、片面にバンプ３を配置し、逆の面にはチップボールパッドを配置していない最上段用チップ８を１つ形成して、これらを基本要素として、以下積層工程を行う。
【００５７】
図７aに示すように、チップ１の中央部のみに限定して先入れ樹脂９を塗布し、その後、チップ１どうしを積層して、先入れ樹脂９を有する第１タイプの２チップブロック１００を形成する。この第１タイプの２チップサブブロック１００を、合計で３つ形成する。一方、図７ｂに示すように、最上段チップ８を最上段以外のチップ１の上に積層して、先入れ樹脂９を有する第２タイプの２チップサブブロック１０１を１つ形成する。
【００５８】
図７ｃに示すように、第１タイプの２チップサブブロック１００の中央部のみに限定して先入れ樹脂９を塗布し、その後に２つの第１タイプの２チップサブブロック１００どうしを積層して、先入れ樹脂９を有する第１タイプの４チップサブブロック１０２を１つ形成する。一方、図７ｄに示すように、１つの第１タイプの２チップサブブロック１００の中央部のみに限定して先入れ樹脂９を塗布し、その後に当該第１タイプの２チップサブブロック１００の上に第２タイプの２チップサブブロック１０１を積層して、先入れ樹脂９を有する第２タイプの４チップサブブロック１０３を１つ形成する。
【００５９】
図８aに示すように、第１タイプの４チップサブブロック１０２の中央部のみに限定して先入れ樹脂９を塗布し、その後に当該第１タイプの４チップサブブロック１０２の上に第２タイプの４チップサブブロック１０３を積層して、先入れ樹脂９を有する８チップブロック１０４を形成する。ここで、チップの積層方法は、従来技術として説明した既知の方法を適用し得る。具体的には、積層する際の下側のチップボールパッド４−１に上側のバンプ３を加重や加熱を印加することで接続する。図８ｂに示すように、先入れ樹脂９を有する８チップブロック１０４を基板５の上に搭載する。すなわち、基板５の上面に配置された基板ボールパッド４−２に、先入れ樹脂９を有する８チップブロック１０４の１段目のチップ１のバンプ３に加重や加熱を印加することで接続することで、先入れ樹脂９を有する８チップブロック１０４を基板５の上に搭載する。
【００６０】
図９に示すように、先入れ樹脂９を有する８チップブロック１０４の各チップ間であって、先入れ樹脂９が形成されている中央部を除く残りの領域と、先入れ樹脂９を有する８チップブロック１０４の１段目のチップ１と支持基板５との間及び先入れ樹脂９を有する８チップブロック１０４の側面に樹脂６を充填する。樹脂６の充填は既知の方法、例えば、ディスペンサを用いて行うことができる。更に、基板５の下面に複数の外部端子７を接続することで半導体装置を製造する。
（効果）
本実施形態は、前述の第２実施形態と比較し、先入れ樹脂９をチップ或いはチップサブブロックの中央部のみに限定して入れた点で異なるが、その他の点は前述の第２実施形態と同じであるため、第２実施形態で説明した第１乃至第５の効果を得ることができる。
【００６１】
前述の第２実施形態のように、先入れ樹脂９をチップ或いはチップサブブロックの全面に入れた場合、その後の積層工程時における加熱や圧着により、液状の先入れ樹脂９が互いに隣り合うチップの間からはみ出して、チップの外周側壁を介して上側のチップの表面及び下側のチップの裏面に回り込み、上側のチップの表面に配置されたチップボールパッド４−２や、下側のチップの裏面に配置されたバンプに付着する問題を引き起こす可能性もある。
【００６２】
しかし、本実施形態のように、先入れ樹脂９をチップ或いはチップサブブロックの中央部のみに限定して入れた場合、その後の積層工程時における加熱や圧着により、液状の先入れ樹脂９がチップ間を広がることはあっても、チップ間からはみ出して、上側のチップの表面及び下側のチップの裏面に回り込み、上側のチップの表面に配置されたチップボールパッド４−２や、下側のチップの裏面に配置されたバンプに付着することを確実に防止することができるという第６の効果を得ると共に、積層時にバンプ３がダメージを受けることを防止するという第４の効果をも得ることができる。
変更例として、先入れ樹脂９をチップ或いはチップサブブロックの周辺領域を除く領域に選択的に塗布することで、液状の先入れ樹脂９がチップ間を広がることはあっても、チップ間からはみ出すことがないようにすると共に、積層時にバンプ３がダメージを受けることを防止してもよい。
（４）他の変更例
上記実施形態において、ＩＣチップに代表される半導体チップを積層の対象とする場合に、本発明を適用した場合を典型例にして説明したが、半導体チップに特に限定する必要はなく、積層され得るチップ形態のものであればよい。例えば、チップには、セラミックコンデンサチップ、センサチップ、発光素子チップ、受光素子チップ等の各種チップを含むものとする。
【００６３】
前述したように、本発明は、同一材料からなる複数のチップを積層する場合にも適用できるが、必ずしもこれに限定する必要はなく、異なる材料からなるチップどうしを積層する場合にも適用できる。
【００６４】
上記実施形態において、バンプを各チップの片面に配置し、バンプが配置された面を下に向けて実装する例を説明したが、変更例として、バンプを各チップの片面に配置し、バンプが配置された面を上に向けて実装する場合にも本発明を適用することができる。更なる変更例として、バンプを各チップの両面に配置し、バンプが配置された面どうしを対向させて実装する場合にも本発明を適用することができる。
【００６５】
上記実施形態において、チップ間の接続を加重と加熱の双方の印加により行う場合を例にとり本発明を説明したが、チップ間の接続を確実に行うことができれば、必ずしもこれに限定する必要はなく、既知の方法を適用することができる。例えば、加重のみの印加によりチップ間の接続を行ってもよい。また、加熱のみによりチップ間の接続を行ってもよい。或いは、超音波の印加によりチップ間の接続を行ってもよい。更に、加重、加熱、超音波の組合せによりチップ間の接続を行ってもよい。
【００６６】
上記実施形態において、チップの積層構造体を支持基板の上面に搭載した後、支持基板の下面に外部接続端子を形成する例を説明したが、変更例として、支持基板の下面に外部接続端子を形成した後、チップの積層構造体を支持基板の上面に搭載してもよい。
【００６７】
上記実施形態において、支持基板上に搭載した積層構造体からなる半導体装置の製造工程に本発明を適用した例を説明したが、本発明はこれに限らず、各種チップを多段積層した積層構造体を形成する工程を含む場合であれば適用することができる。上記実施形態は、外部接続端子を有する支持基板上に積層構造体を搭載する例を示したが、ウエハレベルチップサイズパッケージ（Ｗ−ＣＳＰ）技術を用いてチップに外部接続機能を持たせたものを基板とすることも可能である。すなわち、本発明は、支持基板が無い積層構造体の形成方法にも適用することができる。
【００６８】
上記実施形態において、樹脂を充填して積層構造体を封止したが、液状樹脂の塗布には、既知の方法、例えばディスペンサを使用することができる。また、積層構造体の形成工程中では、液状の熱硬化性樹脂を塗布後、予備熱処理で液状の熱硬化性樹脂を半硬化させておき、積層構造体が支持基板上に搭載された後、最終熱処理で完全に硬化させてもよい。
【００６９】
また、液状樹脂の使用に代え、フィルム状（シート状）の樹脂であってチップボールパッド部に相当する位置に開口が形成されているものをチップ間に配置し、後のチップをカットする際にこのフィルム状樹脂も併せてカットすることで、積層構造体を絶縁封止してもよい。
【００７０】
樹脂封止せずに、セラミック中空パッケージに代表される中空パッケージを使用することも可能である。例えば、図１０に示すように、積層構造体１０４の高さより大きい高さを有するカップ状リッド（蓋）１０を支持基板５上に被せることで中空パッケージとすることができる。
【００７１】
また、他の中空パッケージとしては、図１１に示すように、平坦支持基板に代え、積層構造体の高さと同程度あるいはより深いキャビティ１３を有する支持基板１２を使用し、キャビティ１３内に積層構造体を搭載し、その後、平坦リッド１１を被せることで中空パッケージとすることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図２】本発明の第１実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図３】本発明の第１実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図４】本発明の第２実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図５】本発明の第２実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図６】本発明の第２実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図７】本発明の第３実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図８】本発明の第３実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図９】本発明の第３実施形態に係る半導体チップの多段積層構造体を有する樹脂封止型半導体装置の製造工程を示す縦断面図である。
【図１０】本発明に係る積層方法を適用した半導体チップの多段積層構造体を有する中空パッケージの構造を示す縦断面図である。
【図１１】本発明に係る積層方法を適用した半導体チップの多段積層構造体を有する中空パッケージの構造を示す縦断面図である。
【図１２】８チップを積層した半導体装置の典型例を示す断面図である。
【図１３】図１２に示す半導体装置の従来の製造方法を示す断面図である。
【図１４】図１２に示す半導体装置の従来の製造方法を示す断面図である。
【符号の説明】
【００７３】
１      チップ
２      ＩＣチップ
３      バンプ
４−１  チップボールパッド
４−２  基板ボールパッド
５      基板
６    樹脂
７    外部端子
８    最上段チップ
９    先入れ樹脂
１０  カップ状リッド
１１  平坦リッド
１２  支持基板  
１３  キャビティ
１００  ２チップサブブロック
１０１  ２チップサブブロック
１０２  ４チップサブブロック
１０３  ４チップサブブロック
１０４  ８チップブロック（積層構造体）
【図１】
2006261264.tif 000003
【図２】
2006261264.tif 000004
【図３】
2006261264.tif 000005
【図４】
2006261264.tif 000006
【図５】
2006261264.tif 000007
【図６】
2006261264.tif 000008
【図７】
2006261264.tif 000009
【図８】
2006261264.tif 000010
【図９】
2006261264.tif 000011
【図１０】
2006261264.tif 000012
【図１１】
2006261264.tif 000013
【図１２】
2006261264.tif 000014
【図１３】
2006261264.tif 000015
【図１４】
2006261264.tif 000016