(57)【要約】【課題】  強誘電体キャパシタの特性の劣化をより確実に抑制することができる半導体装置及びその製造方法を提供する。【解決手段】  Ａｌ2Ｏ3膜１２を全面に形成した後、Ａｌ2Ｏ3膜１２に上部電極１１ａを露出する開口部１２ａを形成する。次に、厚さが５０ｎｍ程度のＡｌ膜１３を全面に形成する。次に、Ａｌ膜１３のパターニングを行うことにより、容量絶縁膜１０ａの上方及び側方を覆うＡｌ保護膜１３ａを形成する。次に、Ａｌ2Ｏ3膜１２及び下部電極膜のパターニングを行うことにより、下部電極９ａを形成する。次に、全面に層間絶縁膜１４を形成する。次に、層間絶縁膜１４及びＡｌ2Ｏ3膜１２に下部電極９ａまで到達する開口部１４ａを形成し、層間絶縁膜１４にＡｌ膜１３まで到達する開口部１４ｂを形成する。次に、下部電極９ａに接続されるＡｌ配線１５ａ及びＡｌ膜１３を介して上部電極１１ａに接続されるＡｌ配線１５ｂを形成する。【選択図】  図２Ｉ
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に積層された強誘電体膜と、
前記強誘電体膜上に積層された上部電極と、
前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記下部電極、強誘電体膜及び上部電極を前記導電膜上から覆うと共に、前記導電膜の少なくとも一部を露出する第２の開口部が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第２の開口部を介して前記導電膜に接続された配線と、
を有し、
前記配線は、前記導電膜と同種の材料から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜は、アルミニウム又はアルミニウム合金膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する工程と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記導電膜として、アルミニウム又はアルミニウム合金膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が用いられている。強誘電体メモリには、強誘電体キャパシタが設けられている。強誘電体キャパシタに設けられる強誘電体膜は、水素及び水により還元されやすく、この還元が生じると、強誘電体キャパシタの特性が劣化してしまう。そこで、強誘電体キャパシタへの水素及び水の侵入を防止する保護膜として、強誘電体キャパシタを覆うＡｌ2Ｏ3膜が形成されている。
【０００３】
しかしながら、Ａｌ2Ｏ3膜だけでは水素及び水の侵入に伴う強誘電体キャパシタの特性の劣化を防止できない場合がある。
【０００４】
【特許文献１】特開平８−１４８４９０号公報
【特許文献２】特開平５−３３３５２６号公報
【特許文献３】特開昭５９−５５０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体キャパシタの特性の劣化をより確実に抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に積層された強誘電体膜と、前記強誘電体膜上に積層された上部電極と、が設けられている。また、前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜が設けられている。更に、前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜が設けられている。
【０００８】
本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極膜を形成した後に、前記下部電極膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極膜を形成する。次いで、前記上部電極膜をパターニングする。その後、前記強誘電体膜をパターニングする。続いて、前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する。次に、前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する。そして、前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する。
【発明の効果】
【０００９】
本発明によれば、下部電極、強誘電体膜及び上部電極を覆う絶縁膜だけでなく、導電膜も強誘電体膜への水素及び水の侵入を抑制することができる。このため、工程劣化耐性及び高温多湿耐性を向上させて、強誘電体キャパシタの特性の劣化をより確実に抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００１１】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。
【００１２】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００１３】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００１４】
次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｉは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００１５】
本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。このトランジスタは、図１中のＭＯＳトランジスタ１０２に相当する。また、ＣＭＯＳトランジスタを形成してもよい。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ2膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。
【００１６】
その後、Ｎ2雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ2Ｏ3膜８ｂを形成する。続いて、Ｏ2雰囲気中で、６５０℃、６０秒間の熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。この熱処理を行うことにより、Ａｌ2Ｏ3膜８ｂ上に後に形成するＰｔ膜（下部電極膜９）の配向性が良好なものとなりやすくなる。次いで、Ａｌ2Ｏ3膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。Ａｌ2Ｏ3膜８ｂの形成に当たっては、例えば、Ａｒ流量：１０ｓｃｃｍ〜２０ｓｃｃｍ、ＤＣスパッタパワ：１．０ｋＷ、基板温度：２０℃とする。また、Ｐｔ膜の形成に当たっては、例えば、Ａｒ流量：１００ｓｃｃｍ〜２００ｓｃｃｍ、ＤＣスパッタパワ：０．５ｋＷ〜１．０ｋＷ、基板温度：３５０℃とする。このような条件で形成されたＰｔ膜のシート抵抗は０．８Ω／□程度となる。
【００１７】
次に、同じく図２Ａに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＺＴ膜を形成する。ＰＺＴ膜の形成に当たっては、例えば、Ａｒ流量：１５ｓｃｃｍ〜２５ｓｃｃｍ、ＲＦスパッタパワ：１．０ｋＷ、基板温度５０℃とする。なお、Ａｒ流量はＰＺＴ膜中のＰｂ量に影響を及ぼすため、強誘電体キャパシタに必要とされる特性が得られるＰｂ量となるように、Ａｒ流量を調整することが好ましい。また、強誘電体キャパシタに必要とされる特性に応じて、ＰＺＴに、Ｃａ、Ｓｒ、Ｌａ及びＮｂ等のドーパントを１種又は２種以上含有させることが好ましく、また、Ｚｒ量とＴｉ量との比を適宜調整することも好ましい。
【００１８】
次いで、Ａｒ及びＯ2を含有する雰囲気中で熱処理（ＲＴＡ）を行うことにより、強誘電体膜１０を結晶化させると共に、下部電極膜９を構成するＰｔ膜を緻密化する。このときの条件は、例えば、熱処理温度：５８５℃、Ａｒ流量：１．９０ｓｌｍ〜２．００ｓｌｍ、Ｏ2流量：０．０２５ｓｌｍ、熱処理時間：９０秒間とする。
【００１９】
その後、同じく図２Ａに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、総厚が２００ｎｍ乃至３００ｎｍ程度の酸化イリジウム膜を２回の成膜により形成する。１回目の成膜では、Ａｒ流量：１００ｓｃｃｍ、Ｏ2流量：５０ｓｃｃｍ〜７０ｓｃｃｍ、ＤＣスパッタパワ：２．０ｋＷ、基板温度：２０℃として、膜厚を５０ｎｍ程度とする。２回目の成膜では、Ａｒ流量：１００ｓｃｃｍ、Ｏ2流量：１００ｓｃｃｍとし、ＤＣスパッタパワ：１．０ｋＷの条件で７５ｎｍ程度成膜した後、ＤＣスパッタパワを２．０ｋＷに変更して更に１２５ｎｍ程度連続成膜する。なお、２回目の成膜では、基板温度の制御を行わない。２回目の成膜でＤＣスパッタパワを成膜途中で変更するのは、上部電極膜１１の表面に生じる凹凸を極力抑制するためである。なお、１回目の成膜と２回目の成膜との間には、１回目の成膜時に生じたダメージを除去すると共に、強誘電体膜１０の結晶化を促進するために、例えば、Ａｒ流量：２．００ｓｌｍ、Ｏ2流量：０．０２ｓｌｍ、温度：７２５℃の雰囲気中で２０秒間の熱処理（ＲＴＡ）を行う。
【００２０】
また、１回目の成膜では、Ｏ2流量が酸化イリジウム膜のシート抵抗、ひいては強誘電体キャパシタの電気的特性に影響を及ぼす。このため、所望のシート抵抗が得られるように、Ｏ2流量を調整することが好ましい。なお、シート抵抗の変化に伴って酸化イリジウム膜の反射率も変化するため、反射率を測定することによりシート抵抗を見積もることも可能である。
【００２１】
続いて、図２Ｂに示すように、上部電極膜１１のパターニングを行うことにより、上部電極１１を形成する。次に、酸化イリジウム膜の２回目の成膜の際に生じたダメージを除去するために、強誘電体膜１０が露出している状態で、例えば、６５０℃のＯ2雰囲気の炉内で６０分間の熱処理を行う。
【００２２】
次いで、同じく図２Ｂに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜１０ａを形成する。その後、例えば、３５０℃のＯ2雰囲気の炉内で６０分間の熱処理を行う。この熱処理により、脱水が行われると共に、残渣が除去され、後に形成する保護膜の剥がれが抑制される。
【００２３】
続いて、図２Ｃに示すように、厚さが５０ｎｍ程度のＡｌ2Ｏ3膜１２を全面に形成する。Ａｌ2Ｏ3膜１２の形成に当たっては、例えば、Ａｒ流量：２０ｓｃｃｍ、ＤＣスパッタパワ：１．０ｋＷ、基板温度：２０℃とする。次に、Ａｌ2Ｏ3膜１２を緻密化するために、例えば、５５０℃のＯ2雰囲気の炉内で６０分間の熱処理を行う。
【００２４】
次いで、図２Ｄに示すように、Ａｌ2Ｏ3膜１２に、上部電極１１ａを露出する開口部１２ａを形成する。
【００２５】
その後、図２Ｅに示すように、厚さが５０ｎｍ程度のＡｌ膜１３を全面に形成する。Ａｌ膜１３は上部電極１１ａと接する。Ａｌ膜１３の形成に当たっては、例えば、Ａｒ流量３５ｓｃｃｍ、ＤＣスパッタパワ：１０ｋＷ、基板温度：３５０℃とする。
【００２６】
続いて、図２Ｆに示すように、Ａｌ膜１３のパターニングを行うことにより、容量絶縁膜１０ａの上方及び側方を覆う部分のみを残存させ、その他の部分を除去する。この結果、Ａｌ保護膜１３ａが形成される。
【００２７】
次に、図２Ｇに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。上部電極１１ａ、容量絶縁膜１０ａ及び下部電極９ａを備えた強誘電体キャパシタは、図１中の強誘電体キャパシタ１０１に相当する。次いで、全面に層間絶縁膜１４を形成する。
【００２８】
次いで、図２Ｈに示すように、層間絶縁膜１４及びＡｌ2Ｏ3膜１２に下部電極９ａまで到達する開口部１４ａを形成し、また、層間絶縁膜１４にＡｌ保護膜１３ａまで到達する開口部１４ｂを形成する。
【００２９】
その後、図２Ｉに示すように、下部電極９ａに接続されるＡｌ配線１５ａ及びＡｌ保護膜１３ａを介して上部電極１１ａに接続されるＡｌ配線１５ｂを形成する。このとき、例えば、上部電極１１ａと既に形成してあるトランジスタのソース・ドレインとを接続し、下部電極９ａをプレート線とする。そして、更に上層の層間絶縁膜及び配線等を形成して強誘電体メモリを完成させる。
【００３０】
このような本実施形態によれば、Ａｌ2Ｏ3膜１２だけでなくＡｌ保護膜１３ａによっても水素及び水の容量絶縁膜１０ａへの侵入を防止することができる。このため、高いバリア性能が得られ、強誘電体キャパシタの特性の劣化を防止することができる。
【００３１】
また、Ａｌ保護膜１３ａを形成しても、下部電極９ａとの間にはＡｌ2Ｏ3膜１２が介在しているため、上部電極１１ａと下部電極９ａとの間の短絡は生じない。更に、容量絶縁膜１０ａとの間にもＡｌ2Ｏ3膜１２が介在しているため、容量絶縁膜１０ａ中に存在するＰｂの外方拡散に伴うＡｌ保護膜１３ａとの反応も生じない。従って、安定して高い特性を得ることができる。
【００３２】
なお、Ａｌ2Ｏ3膜１２を覆う導電膜としては、Ａｌ膜の他に、Ｃｕを含有するＡｌ合金膜、タングステン膜、酸化イリジウム膜等を形成してもよい。但し、後にＡｌ又はＡｌ合金配線を形成する場合には、Ａｌ又はＡｌ合金膜を導電膜として形成することが最も好ましい。
【００３３】
また、Ａｌ保護膜１３ａ等の導電膜の厚さは、５０ｎｍ乃至１００ｎｍとすることが好ましい。導電膜の厚さを５０ｎｍ未満とすると、十分なバリア性能が得られないことがある。一方、導電膜の厚さが１００ｎｍを超えると、バリア性能の向上が飽和状態に近くなる。
【００３４】
なお、特許文献１には、強誘電体膜及び下部電極膜のパターニングを行った後にこれらを覆うＳｉＯ2膜を形成し、このＳｉＯ2膜に開口部を形成し、このＳｉＯ2膜を覆いＴｉ等を含有する上部電極を形成することが開示されている。しかし、このような構造を形成するためには、複雑な工程が必要である。また、必ずしも十分なバリア性能が得られるとはいえない。
【００３５】
また、特許文献２には、上部電極に接続されるＡｌ配線を下方に位置するトランジスタに接続することが開示されている。しかし、このような構成を得るためには、Ａｌ配線を形成するための孔が必要であり、その埋め込み性等を考慮すると不具合が多い。また、この場合にも、必ずしも十分なバリア性能が得られるとはいえない。
【００３６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３７】
（付記１）
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に積層された強誘電体膜と、
前記強誘電体膜上に積層された上部電極と、
前記下部電極、強誘電体膜及び上部電極を覆うと共に、前記上部電極の少なくとも一部を露出する開口部が形成された絶縁膜と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続された導電膜と、
を有することを特徴とする半導体装置。
【００３８】
（付記２）
前記下部電極、強誘電体膜及び上部電極を前記導電膜上から覆うと共に、前記導電膜の少なくとも一部を露出する第２の開口部が形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第２の開口部を介して前記導電膜に接続された配線と、
を有し、
前記配線は、前記導電膜と同種の材料から構成されていることを特徴とする付記１に記載の半導体装置。
【００３９】
（付記３）
前記導電膜は、アルミニウム又はアルミニウム合金膜であることを特徴とする付記１又は２に記載の半導体装置。
【００４０】
（付記４）
前記導電膜は、前記上部電極と同種の材料から構成されていることを特徴とする付記１に記載の半導体装置。
【００４１】
（付記５）
前記導電膜は、酸化イリジウム膜であることを特徴とする付記１又は４に記載の半導体装置。
【００４２】
（付記６）
前記導電膜と前記上部電極との間で酸化イリジウムの酸化度が相違していることを特徴とする付記５に記載の半導体装置。
【００４３】
（付記７）
前記導電膜の厚さは、５０ｎｍ乃至１００ｎｍであることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００４４】
（付記８）
前記絶縁膜は、酸化アルミニウム膜であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００４５】
（付記９）
半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極、強誘電体膜及び上部電極を覆う絶縁膜を形成する工程と、
前記絶縁膜に、前記上部電極の少なくとも一部を露出する開口部を形成する工程と、
前記下部電極、強誘電体膜及び上部電極を前記絶縁膜上から覆うと共に、前記開口部を介して前記上部電極に接続される導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４６】
（付記１０）
前記導電膜として、アルミニウム又はアルミニウム合金膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【００４７】
（付記１１）
前記絶縁膜として、酸化アルミニウム膜を形成することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２Ａ】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｉ】図２Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【符号の説明】
【００４９】
１：半導体基板
９：下部電極膜
９ａ：下部電極
１０：強誘電体膜
１０ａ：容量絶縁膜
１１：上部電極膜
１１ａ：上部電極
１２：Ａｌ2Ｏ3膜
１３：Ａｌ膜
１３ａ：Ａｌ保護膜
【図１】
2006202988.tif 000003
【図２Ａ】
2006202988.tif 000004
【図２Ｂ】
2006202988.tif 000005
【図２Ｃ】
2006202988.tif 000006
【図２Ｄ】
2006202988.tif 000007
【図２Ｅ】
2006202988.tif 000008
【図２Ｆ】
2006202988.tif 000009
【図２Ｇ】
2006202988.tif 000010
【図２Ｈ】
2006202988.tif 000011
【図２Ｉ】
2006202988.tif 000012