(57)【要約】【課題】入力データの生成と出力データの照合を、端末装置に代えて、再構成可能素子内で実施する機構を付加することにより、端末装置と再構成可能素子との間のデータ転送回数の増加を抑制し、再構成可能素子のピン数の増加を抑制し、高効率なプロパティ利用検証を高速に実施することを可能にする論理検証技術を提供する。【解決手段】検証対象論理回路１０５は、ＣＰＵ１０７と、テストプログラム及び結果値が格納される内部メモリ１０８とを備え、検証対象論理回路１０５が実装される再構成可能素子１０３は、前記テストプログラム実行中の各サイクルにおいて、各プロパティが満たされているか否かを照合した照合結果が格納されるシャドウメモリ１１４を備え、ＣＰＵ１０７が、内部メモリ１０８に格納された値を読み出す命令を使用して、シャドウメモリ１１４に格納された前記照合結果を読み出す構成とする。【選択図】図１
2006209162.tif 000002
【特許請求の範囲】
【請求項１】
検証対象論理回路が実装される再構成可能素子を備えた論理検証装置であって、
前記検証対象論理回路は、ＣＰＵと、テストプログラム及び結果値が格納される第１のメモリとを備え、
前記再構成可能素子は、前記テストプログラム実行中の各サイクルにおいて、各プロパティが満たされているか否かを照合した照合結果が格納される第２のメモリを備え、
前記ＣＰＵが、前記第１のメモリに格納された値を読み出す命令を使用して、前記第２のメモリに格納された前記照合結果を読み出す機能を有することを特徴とする論理検証装置。
【請求項２】
請求項１記載の論理検証装置において、
前記再構成可能素子は、前記検証対象論理回路にテストベクタを送信するテストベクタ生成回路と、前記検証対象論理回路から受信した結果ベクタを期待値と照合する結果ベクタ照合回路と、をさらに有することを特徴とする論理検証装置。
【請求項３】
請求項１記載の論理検証装置において、
前記第１のメモリには、前記テストプログラムを生成して前記第１のメモリに格納するためのテストプログラム生成プログラムと、前記結果値と期待値とを照合する結果値照合プログラムと、がさらに格納されることを特徴とする論理検証装置。
【請求項４】
請求項１記載の論理検証装置において、
前記第２のメモリは、前記再構成可能素子の外部に設けられていることを特徴とする論理検証装置。
【請求項５】
請求項４記載の論理検証装置において、
前記第２のメモリには、前記テストプログラムを生成して前記第１のメモリに格納するためのテストプログラム生成プログラムと、前記結果値と期待値とを照合する結果値照合プログラムと、がさらに格納されることを特徴とする論理検証装置。
【請求項６】
請求項１記載の論理検証装置において、
前記再構成可能素子は、前記第１のメモリと前記第２のメモリとの参照アドレスを切り替える手段を有することを特徴とする論理検証装置。
【請求項７】
請求項１記載の論理検証装置において、
前記第２のメモリのアドレス空間は、プロパティ一致あるいは不一致を格納する領域と累積照合回数を格納する領域とが分かれて配置され、それぞれ同じ分類同士が近いアドレスに配置されていることを特徴とする論理検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理検証装置に関し、特に検証対象論理回路が実装された再構成可能素子を備えた論理検証装置の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）等に代表されるシステムＬＳＩの大規模化にともない、ＳｏＣに対する論理検証がより一層、困難化してきている。すなわち、ＬＳＩの論理検証に要する期間及び工数が急増し、ＬＳＩ製造後のマスク修正（リスピン）による収益損失リスクが増大してきている。
【０００３】
一方、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等の再構成可能素子を搭載した高速な論理検証装置（エミュレータ、ＦＰＧＡプロトタイプ）が、半導体メーカにも普及してきている。このタイプの論理検証装置は、検証対象論理回路をＦＰＧＡ上に実装することにより、最も広く使用されている論理シミュレータ（ＥＷＳあるいはＰＣ上で動作し、シミュレーション速度は１０〜１００Ｈｚ程度）に比べて、大幅に高速化が可能である（１００ｋＨｚ〜数１０ＭＨｚ程度）。今までは、特に、高信頼性コンピュータ、ネットワーク等向け大規模ＬＳＩに対して使用されてきたが、近年のＳｏＣの大規模化に起因するマスク修正リスク増大にともない、半導体メーカにおいても導入コストが見合うようになってきた。
【０００４】
また、最近、プロパティを利用した高効率な新検証方法が出現してきている。プロパティとは、設計データ内の信号が満たすべき動作（機能）仕様のことをいう。図７に、プロバティの記述例を示す。図７は「”ｒｅｑ”の次サイクルに必ず”ａｃｋ”が成立する」というプロパティ例である。
【０００５】
ＶｅｒｉｌｏｇＨＤＬやＶＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｉｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ：ハードウエア記述言語）による検証対象論理回路の記述に、ＰＳＬ（Ｐｒｏｐｅｒｔｙ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｌａｎｇｕａｇｅ）やＳＶＡ（Ｓｙｓｔｅｍ  Ｖｅｒｉｌｏｇ  Ａｓｓｅｒｔｉｏｎ）言語等によるプロパティの記述を付加した後に、検証対象論理回路に対してシミュレーション又はエミュレーションを実行することにより、設計データが仕様を満たしているか否かを各サイクルごとに照合することが可能となる。
【０００６】
このプロパティを利用した論理検証方法は、テストパターン終了時にのみ記憶素子（レジスタ、メモリ等）に格納された値を照合する従来の方法と比べて、照合する信号数と頻度とを比較的少ない工数で大幅に増加させることが可能である。
【０００７】
例えば、特許文献１に、エミュレータを利用した論理検証技術についての記載があり、特許文献２に、プロパティを利用した論理検証技術についての記載がある。
【特許文献１】特開平９−３６２３７号公報
【特許文献２】特開２００１−３１８９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような論理検証技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
図８に、本発明者が本発明の前提として検討した論理検証装置の構成例を示す。図８に示すように、この論理検証装置は、全検証工程を制御する端末装置（ＥＷＳ、ＰＣ等）８０１と、システムボード８０２などから構成されている。また、システムボード８０２には、再構成可能素子（ＦＰＧＡ等）８０３が搭載され、システムバスインターフェイス８０４が備えられている。端末装置８０１には、テスト制御手段８１０、テストベクタ生成手段８１１、結果ベクタ照合手段８１２、テストプログラム生成手段８１３、結果値照合手段８１４などが含まれている。
【００１０】
再構成可能素子８０３には、検証対象論理回路８０５とプロパティ照合回路８０６が実装されている。検証対象論理回路８０５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央演算処理装置）８０７と、テストプログラムと結果値を格納する内部メモリ８０８と、外部インターフェイス８０９などを含む。テストプログラムは、命令とデータで構成され、実行した結果値を内部メモリ８０８に格納する。プロパティ照合回路８０６は、プロパティ記述をもとに自動的に生成される。プロパティ照合回路８０６は、各サイクルにおいて、各プロパティが満たされているか否かを照合し、その結果をプロパティ照合結果情報として、システムバスインターフェイス８０４を介して端末装置８０１へ出力する。プロパティ照合結果情報は、各プロパティについての遵守あるいは違反と、累積照合回数を含む。
【００１１】
端末装置８０１と検証対象論理回路８０５との間のデータ転送には、シリアル／パラレル変換等のデータ変換を行うシステムバスインターフェイス８０４、及び検証対象論理回路８０５内の外部インターフェイス８０９を使用する。
【００１２】
図９に、図８の論理検証装置の動作フローを示す。図９に示すように、まず、端末装置８０１内のテストプログラム生成手段８１３でテストプログラムを生成し、そのテストプログラムを、システムボード８０２上のシステムバスインターフェイス８０４でデータ変換を行いながら検証対象論理回路８０５に転送する。次に、端末装置８０１内のテストベクタ生成手段８１１でテストベクタを生成し、そのテストベクタを、システムバスインターフェイス８０４を介して検証対象論理回路８０５に転送する。次に、端末装置８０１のテスト制御手段８１０により、検証対象論理回路８０５内でテストプログラムを実行する。この時、再構成可能素子８０３内のプロパティ照合回路８０６によりプロパティ照合を行う。次に、検証対象論理回路８０５からの結果ベクタを端末装置８０１に転送し、プロパティ照合回路８０６からプロパティ照合結果情報を端末装置８０１に転送し、端末装置８０１内の結果ベクタ照合手段８１２で結果ベクタと期待ベクタとの照合を行い、検証対象論理回路８０５から結果値を端末装置８０１に転送し、端末装置８０１内の結果値照合手段８１４で、その結果値と期待値とを照合する。以上の操作を、全検証工程が終了するまで繰り返す。そして、結果ベクタ、結果値、プロパティ照合結果情報のいずれかに不一致あるいは違反がある場合には、検証工程を中断する。
【００１３】
図８の論理検証装置は以上のように動作するので、端末装置８０１と再構成可能素子８０３との間のデータ転送回数は、テストプログラムと結果値については［プログラム本数］と同じ回数、テストベクタと結果ベクタとプロパティ照合結果情報については［プログラム本数］×［プログラム当たり命令数］と同じ回数になる。したがって、このデータ転送回数の増加に起因するエミュレーション速度の低下が問題となる。
【００１４】
また、再構成可能素子８０３のピン数は、以下の式で表せる。
【００１５】
ピン数≧［テストベクタを構成する信号数］＋［結果ベクタを構成する信号数］   ＋［プロパティ照合結果情報を構成する信号数］＋［外部インターフェイスに要する信号数］
したがって、再構成可能素子８０３のピン数の増加にともなう導入コストの増加が問題となる。
【００１６】
そこで、本発明の目的は、検証対象論理回路に対する入力データの生成と出力データの照合を、端末装置に代えて再構成可能素子内で実施する機構を付加することにより、端末装置と再構成可能素子との間のデータ転送回数の増加を抑制し、再構成可能素子のピン数の増加を抑制し、高効率なプロパティ利用検証を高速に実施することを可能にする論理検証技術を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明による論理検証装置は、検証対象論理回路が実装される再構成可能素子を備えた論理検証装置であって、前記検証対象論理回路は、ＣＰＵと、テストプログラム及び結果値が格納される第１のメモリとを備え、前記再構成可能素子は、前記テストプログラム実行中の各サイクルにおいて、各プロパティが満たされているか否かを照合した照合結果が格納される第２のメモリを備え、前記第１のメモリに格納された値を読み出す命令を使用して、前記第２のメモリに格納された前記照合結果を前記ＣＰＵが読み出す機能を有することを特徴とするものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２１】
本発明による論理検証装置によれば、高効率なプロパティ利用検証を高速に実施することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は本発明の一実施の形態による論理検証装置の構成を示すブロック図、図２は本実施の形態の論理検証装置における動作の一例を示すフロー図である。
【００２４】
まず、図１により、本実施の形態による論理検証装置の構成の一例を説明する。本実施の形態の論理検証装置は、例えば、ＣＰＵコアを含む検証対象論理回路をＦＰＧＡ上に実装して高速な論理検証を実施するエミュレータとされ、全検証工程を制御する端末装置（ＥＷＳ、ＰＣ等）１０１と、システムボード１０２などから構成されている。また、システムボード１０２には、再構成可能素子（ＦＰＧＡ等）１０３が搭載され、システムバスインターフェイス１０４などが備えられている。端末装置１０１には、テスト制御手段１１０が含まれている。
【００２５】
再構成可能素子１０３には、検証対象論理回路１０５と、テストベクタ生成回路１１１と、結果ベクタ照合回路１１２と、プロパティ照合回路１０６と、シャドウメモリ１１４を含むプロパティ照合結果擬似複写回路１１３が実装されている。検証対象論理回路１０５は、ＣＰＵ１０７と、テストプログラムと結果値とプロパティ照合結果情報とを格納する内部メモリ１０８と、外部インターフェイス１０９などを含む。なお、内部メモリ１０８内のプロパティ照合結果情報とシャドウメモリ１１４内のプロパティ照合結果情報とは同一のものである。
【００２６】
テストプログラムは、命令とデータで構成され、実行した結果値を内部メモリ１０８内に格納する。
【００２７】
また、検証対象論理回路１０５の内部メモリ１０８内に、テストプログラム生成プログラムと結果値照合プログラムが格納される。テストプログラム生成プログラムは、端末装置１０１からの開始信号に同期して、テストプログラムを生成し、内部メモリ１０８に格納するものである。テストプログラム実行と結果値照合が終了した後に、次のテストプログラムを生成する、という操作を、全テストプログラム生成が終了するまで繰り返す。結果値照合プログラムは、テストプログラムが格納した結果値と、内蔵する期待値を照合し、不一致の場合には結果値を端末装置１０１に転送するものである。
【００２８】
テストベクタ生成回路１１１は、端末装置１０１から開始信号を受信し、検証対象論理回路１０５にテストベクタを送信する。
【００２９】
結果ベクタ照合回路１１２は、検証対象論理回路１０５から受信した結果ベクタと、内蔵する期待ベクタを照合し、不一致の場合には結果ベクタを端末装置１０１に転送する。
【００３０】
プロパティ照合回路１０６は、プロパティ記述をもとに自動的に生成される。プロパティ照合回路１０６は、各サイクルにおいて、各プロパティが満たされているか否かを照合し、その結果をプロパティ照合結果情報として、プロパティ照合結果擬似複写回路１１３へ出力する。プロパティ照合結果情報は、各プロパティについての遵守あるいは違反と、累積照合回数を含む。
【００３１】
プロパティ照合結果擬似複写回路１１３は、プロパティ照合回路１０６から受信したプロパティ照合結果情報をシャドウメモリ１１４に格納し、そのシャドウメモリ１１４内のプロパティ照合結果情報を、内部メモリ１０８に格納された値を読み出す命令（読出し命令）を使用して参照可能にする。
【００３２】
端末装置１０１と再構成可能素子１０３乃至検証対象論理回路１０５との間のデータ転送には、シリアル／パラレル変換等のデータ変換を行うシステムバスインターフェイス１０４、及び検証対象論理回路１０５内の外部インターフェイス１０９を使用する。
【００３３】
次に図２により、本実施の形態による論理検証装置の動作を説明する。図２に示すように、まず、端末装置１０１は、テスト制御手段１１０により、テストプログラム生成プログラムと結果値照合プログラムを検証対象論理回路１０５へ送信し、内部メモリ１０８に格納する。そして、開始信号を再構成可能素子１０３に送信した後に、全検証工程が終了するまで、その制御を再構成可能素子１０３に引き渡す。
【００３４】
検証対象論理回路１０５において、テストプログラム生成プログラムを実行してテストプログラムを生成して内部メモリ１０８内に格納する。そして、テストプログラムを実行する。
【００３５】
再構成可能素子１０３は、端末装置１０１に代わって、テストベクタ生成回路１１１から入力データ（テストベクタ）を検証対象論理回路１０５に送信し、検証対象論理回路１０５からの出力データ（結果ベクタ）を受信した後に、その出力データと期待データ（期待ベクタ）とを結果ベクタ照合回路１１２で照合する。
【００３６】
また、プロパティ照合回路１０６において、検証対象論理回路１０５からプロパティ信号を受信し、各プロパティが満たされているか否かを照合し、その結果をプロパティ照合結果情報として、プロパティ照合結果擬似複写回路１１３へ出力する。プロパティ照合結果擬似複写回路１１３では、シャドウメモリ１１４にプロパティ照合結果を格納し、内部メモリ１０８に擬似的に複写する。
【００３７】
さらに、検証対象論理回路１０５において、内部メモリ１０８内に格納された結果値照合プログラムにより、結果値と期待値との照合を行う。
【００３８】
以上の操作を、全検証工程が終了するまで繰り返す。
【００３９】
そして、結果ベクタ、結果値、プロパティ照合結果情報のいずれかに不一致あるいは違反がある場合には、再構成可能素子１０３は不一致のあるデータを端末装置１０１に転送し、端末装置１０１は検証工程を中断する。
【００４０】
また、全検証工程が正常に終了した場合には、検証対象論理回路１０５は終了情報を端末装置１０１に転送し、端末装置１０１は検証工程を終了する。
【００４１】
本実施の形態による論理検証装置は以上のように動作するので、端末装置１０１と再構成可能素子１０３との間のデータ転送回数は、プログラム（テスト生成および結果照合）と開始信号と結果ベクタと結果値とプロパティ照合結果情報と終了情報について、それぞれ１回のみとなる。したがって、本実施の形態の論理検証装置によれば、データ転送回数の増加が抑制される。
【００４２】
また、再構成可能素子のピン数は、以下の式で表せる。
【００４３】
ピン数≧［開始信号数］＋［結果ベクタを構成する信号数］＋［外部インターフェイスに要する信号数］
したがって、本実施の形態の論理検証装置によれば、再構成可能素子のピン数の増加が抑制される。
【００４４】
次に図３により、内部メモリ１０８の容量が少ない場合の論理検証装置の構成例を説明する。図３は、本発明の他の実施の形態による論理検証装置の構成を示すブロック図である。
【００４５】
図３に示すように、図１の内部メモリ１０８の不足分に代えて、システムボード１０２上に大容量の外部メモリ３０１を付加して、プログラムや結果値等を格納する。
【００４６】
また、検証対象論理回路１０５内に外部メモリインターフェイス３０２を設ける。そして、検証対象論理回路１０５と外部メモリ３０１との間のデータ転送に、外部メモリインターフェイス３０２を使用する。他の構成については、図１に示した前記実施の形態と同じである。なお、動作についても、図２に示した前記実施の形態と同じである。
【００４７】
したがって、システムボード１０２上に大容量の外部メモリ３０１を付加することにより、検証対象論理回路１０５の内部メモリ１０８の容量が、プログラムや結果値等の規模に比べて小さい場合にも、高効率なプロパティ利用検証を高速に実施することが可能になる。本実施の形態による論理検証装置には、内部メモリ容量の制約を受けないという利点がある。
【００４８】
本発明の論理検証装置を実現するためには、各サイクルごとに更新されるプロパティ照合結果情報を、ＣＰＵ１０７の読出し命令を使用して参照可能にする必要がある。
【００４９】
しかし、各サイクルごとに内部メモリ１０８に直接格納あるいは参照しようとすると、エミュレーション速度が大幅に低下するだけでなく、検証対象論理回路１０５の大幅な修正が必要になる。
【００５０】
そこで、プロパティ照合結果擬似複写回路１１３を図４に示すような回路で構成する。図４は、本実施の形態による論理検証装置において、プロパティ照合結果擬似複写回路１１３の構成例を示す図である。
【００５１】
図４に示すプロパティ照合結果擬似複写回路１１３は、例えば、シャドウメモリ１１４と、プロパティ照合結果格納アドレス判定回路４０１と、アドレス変換回路４０２と、シャドウメモリアクセス制御回路４０３と、セレクタ４０４，４０５と、ＡＮＤゲート４０６などから構成される。    
【００５２】
シャドウメモリ１１４は、内部メモリ１０８に代わって、アドレス空間の一部を占有する。この占有領域を対象とするＣＰＵ１０７からの読出し命令が実行される場合にのみ、シャドウメモリ１１４に格納されたプロパティ照合結果情報を参照可能にする。その他の場合には、シャドウメモリ１１４内のプロパティ照合結果情報を更新する。
【００５３】
シャドウメモリアクセス制御回路４０３は、プロパティ照合回路１０６からのプロパティ照合結果情報をシャドウメモリ１１４に格納するため、プロパティ照合結果情報を入力してシャドウメモリ１１４におけるアドレスとデータを生成し、シャドウメモリ１１４に出力する。
【００５４】
プロパティ照合結果格納アドレス判定回路４０１は、内部メモリ１０８に入力されるアドレスが、シャドウメモリ１１４の占有領域内か否かを判定する。
【００５５】
また、検証対象論理回路１０５に対しての修正は、内部メモリ１０８とシャドウメモリ１１４の出力を切り替えるセレクタ４０５を付加するだけである。
【００５６】
次に、図４のプロパティ照合結果擬似複写回路１１３の動作を説明する。
【００５７】
内部メモリ１０８にＣＰＵ１０７からの読出し信号と、シャドウメモリ１１４の占有領域内のアドレスが入力される場合にのみ、シャドウメモリ１１４に格納されているプロパティ照合結果情報を送信する。このとき、シャドウメモリ１１４上のプロパティ照合結果情報を更新する動作は中断されるが、シャドウメモリアクセス制御回路４０３によりプロパティ違反の有無が保存されるため、検出ミスは生じない。
【００５８】
なお、プロパティ照合結果情報の参照によりエミュレーション速度が低下するが、    図２に示したように、参照頻度を各サイクルごとではなく、テストプログラム終了ごとに低減することにより、エミュレーション速度の低下を抑制することが可能である。
【００５９】
内部メモリ１０８に書込み信号、あるいはシャドウメモリ１１４の占有領域外のアドレスが入力される場合には、シャドウメモリ１１４上のプロパティ照合結果情報をプロパティ照合回路１０６から受信したプロパティ照合結果情報に更新する。
【００６０】
このとき、内部メモリ１０８とは独立に動作できるため、エミュレーション速度は低下しない。
【００６１】
したがって、本実施の形態のプロパティ照合結果擬似複写回路１１３で、プロパティ照合結果情報を格納あるいは参照する頻度を低減することにより、エミュレーション速度の低下を抑制し、内部メモリ１０８を代用する検証専用のシャドウメモリ１１４を付加することにより、検証対象論理回路１０５の修正を最小化することが可能となる。
【００６２】
次に図５により、メモリマップについて説明する。図５は、シャドウメモリ１１４占有領域におけるプロパティ照合結果情報の配置例を示す図である。
【００６３】
図５に示すように、プロパティ照合結果情報を構成する複数のプロパティ遵守あるいは違反と、累積照合回数について、それぞれ同じ分類同士をシャドウメモリ占有領域上のより近いアドレスに配置する。
【００６４】
また、各論理回路ブロック（ＤＳＰブロック、浮動小数点演算ブロック、外部インターフェイスブロック、内蔵メモリ制御ブロック等）に対するプロパティ照合結果情報について、それぞれ同じ論理回路ブロック同士をシャドウメモリ占有領域上のより近いアドレスに配置する。
【００６５】
さらに、テストプログラム生成プログラムにおいて、プロパティ照合結果情報を格納するアドレスと、そのプロパティを付加した論理回路ブロックを動作させる命令との対応付けを併せて実施することにより、例えば、累積照合回数が非常に多いにも関わらずプロパティ違反を発生しない論理回路ブロックを動作させる命令の発生頻度を低減させる等が可能になるため、テストプログラムの高効率化にも寄与する。
【００６６】
したがって、シャドウメモリ１１４に格納されるプロパティ照合結果情報の配置に規則性を持たせることにより、プロパティ違反検出時の解析容易化と、テストプログラムの高効率化を図ることが可能となる。
【００６７】
次に、プロパティ照合結果擬似複写回路付加ツールについて説明する。
【００６８】
図４に示したように、本実施の形態のプロパティ照合結果擬似複写回路１１３とプロパティ照合回路１０６を接続するためには、電子的形態で表現されたプロパティ照合回路データから出力信号を表現するデータを抽出し、さらに同形態で表現されたプロパティ照合結果擬似複写回路データから接続すべき入力信号を表現するデータを見つけ出し、対応する形に変更する作業が必要になる。
【００６９】
しかし、検証を高効率化するためにプロパティ数を増加させると、プロパティ照合結果情報を転送する出力信号数が増加するため、プロパティ照合回路１０６を接続する作業に要する工数が増加してしまうという問題があった。
【００７０】
そこで、図６に示すように、プロパティ照合結果擬似複写回路ツールを使用して、プロパティ照合結果擬似複写回路１１３にプロパティ照合回路１０６を接続する作業を自動化する。
【００７１】
図６は、プロパティ照合結果擬似複写回路ツールの構成及び動作を示す図である。図６に示すように、プロパティ記述が付加されたプロパティ記述付加検証対象論理回路データ６０１を、公知のプロパティ照合回路生成ツール６０２に入力することにより、プロパティ記述がプロパティ照合回路に変換されたプロパティ照合回路付加検証対象論理回路データ６０３と、プロパティ照合回路の出力信号を表現するプロパティ照合回路出力信号データ６０４を得る。
【００７２】
次に、本実施の形態によるプロパティ照合結果擬似複写回路付加ツール６０５は、プロパティ照合回路出力信号データ６０４、プロパティ照合回路付加検証対象論理回路データ６０３、プロパティ照合結果擬似複写回路データ６０９を入力し、プロパティ照合結果擬似複写回路データ６０９内の入力信号を表現するデータを変更した後に、プロパティ照合回路１０６とプロパティ照合結果擬似複写回路１１３が接続されたプロパティ照合回路及びプロパティ照合結果擬似複写回路付加検証対象論理回路データ６０６を出力する。
【００７３】
プロパティ照合回路及びプロパティ照合結果擬似複写回路付加検証対象論理回路データ６０６は、公知の論理合成及び配置配線ツール６０７に入力され、最終的に再構成可能素子（ＦＰＧＡ６０８）に実装される。
【００７４】
したがって、プロパティ照合結果擬似複写回路１１３にプロパティ照合回路１０６を接続する作業を自動化することにより、工数の増加を抑制することが可能になる。
【００７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７６】
本発明の論理検証装置は、マイクロプロセッサ（ＣＰＵ）コア、大規模論理ＩＰ、及びマイクロプロセッサコアや論理ＩＰを搭載した大規模ＳｏＣ等に適用可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施の形態による論理検証装置の構成を示すブロック図である。
【図２】本発明の一実施の形態による論理検証装置における動作例を示すフロー図である。
【図３】本発明の他の実施の形態による論理検証装置の構成を示すブロック図である。
【図４】本発明の一実施の形態による論理検証装置において、プロパティ照合結果擬似複写回路の構成例を示す図である。
【図５】本発明の一実施の形態による論理検証装置において、シャドウメモリ占有領域におけるプロパティ照合結果情報の配置例を示す図である。
【図６】本発明の一実施の形態による論理検証装置において、プロパティ照合結果擬似複写回路ツールの構成及び動作を示す図である。
【図７】プロパティ記述例を示す図である。
【図８】本発明の前提として検討した論理検証装置の構成を示す図である。
【図９】本発明の前提として検討した論理検証装置の動作フローを示すフロー図である。
【符号の説明】
【００７８】
１０１，８０１  端末装置
１０２，８０２  システムボード
１０３，８０３  再構成可能素子
１０４，８０４  システムバスインターフェイス
１０５，８０５  検証対象論理回路
１０６，８０６  プロパティ照合回路
１０７，８０７  ＣＰＵ
１０８，８０８  内部メモリ
１０９，８０９  外部インターフェイス
１１０，８１０  テスト制御手段
１１１  テストベクタ生成回路
１１２  結果ベクタ照合回路
１１３  プロパティ照合結果擬似複写回路
１１４  シャドウメモリ
３０１  外部メモリ
３０２  外部メモリインターフェイス
４０１  プロパティ照合結果格納アドレス判定回路
４０２  アドレス変換回路
４０３  シャドウメモリアクセス制御回路
４０４，４０５  セレクタ
４０６  ＡＮＤゲート
６０１  プロパティ記述付加検証対象論理回路データ
６０２  プロパティ照合回路生成ツール
６０３  プロパティ照合回路付加検証対象論理回路データ
６０４  プロパティ照合回路出力信号データ
６０５  プロパティ照合結果擬似複写回路付加ツール
６０６  プロパティ照合回路及びプロパティ照合結果擬似複写回路付加検証対象論理回路データ
６０７  論理合成及び配置配線ツール
６０８  ＦＰＧＡ
６０９  プロパティ照合結果擬似複写回路データ
８１１  テストベクタ生成手段
８１２  結果ベクタ照合手段
８１３  テストプログラム生成手段
８１４  結果値照合手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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