(57)【要約】【課題】  リセット用ＦＥＴの閾値電圧変動を抑制可能な固体撮像装置、その製造方法及び電荷蓄積防止構造を提供する。【解決手段】  拡散層ＦＤに転送された電荷は、信号読出用ＦＥＴ（ＴＲ）のゲートを介して読み出され、拡散層ＦＤは電荷が読み出された後にリセット用ＦＥＴ（ＱＲ）によってリセットされる。リセット用ＦＥＴ（ＱＲ）のゲート電極は第1の導電体Ｒ１に接続されていたため、切断後の完成品においては、ゲート電極の近傍の絶縁層６内に蓄積された電荷は、ゲート電極から電荷吸収用の第1の導電体Ｒ１に既に流れている。このゲート電極と第1の導電体Ｒ１は切断されているので、接続跡ＲＧ’が残ることとなる。なお、この電荷は、プラズマ処理中に絶縁層６中に蓄積されていたものであるが、第1の導電体Ｒ１に吸収されているので、絶縁層６直下のポテンシャル変動は抑制される。【選択図】  図４
2006202993.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像装置において、
撮像領域を有する半導体基板と、
前記半導体基板の表面を被覆する絶縁層と、
前記撮像領域で発生した電荷を転送する水平シフトレジスタと、
前記水平シフトレジスタの端部の前記半導体基板内に位置する拡散層と、
前記絶縁層上に設けられたゲート電極を有するリセット用ＦＥＴと、
前記絶縁層上に設けられ前記拡散層に接続されたゲート電極を有する信号読出用ＦＥＴと、
前記絶縁層上に設けられた電荷吸収用の第１の導電体と、
前記リセット用ＦＥＴの前記ゲート電極と前記第１の導電体との接続跡と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記絶縁層上に設けられた電荷吸収用の第２の導電体と、
前記水平シフトレジスタの転送電極と前記第２の導電体との接続跡と、
を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１又は第２の導電体は、蛇行パターンを構成することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１の導電体は、前記リセット用ＦＥＴの前記ゲート電極にリセット信号を与える電極パッドの内側に位置することを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記絶縁層は、第１シリコン酸化層、シリコン窒化層及び第２シリコン酸化層を順次積層してなることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第１又は第２の導電体は、前記半導体基板に電気的に接続されていることを特徴とする請求項２に記載の固体撮像装置。
【請求項７】
半導体基板と、
前記半導体基板に形成されたＦＥＴと、
前記ＦＥＴのゲート電極にリセット信号を与える電極パッドと、
前記電極パッドの内側に電気的に分離して位置し、前記半導体基板に電気的に接続された第１の導電体と、
を備えることを特徴とする電荷蓄積防止構造。
【請求項８】
撮像領域を有する半導体基板と、
前記半導体基板の表面を被覆する絶縁層と、
前記撮像領域で発生した電荷を転送する水平シフトレジスタと、
前記水平シフトレジスタの端部の前記半導体基板内に位置する拡散層と、
前記絶縁層上に設けられたゲート電極を有するリセット用ＦＥＴと、
前記絶縁層上に設けられ拡散層に接続されたゲート電極を有する信号読出用ＦＥＴと、
前記絶縁層上に設けられた電荷吸収用の第１の導電体と、
を備えた固体撮像装置の製造方法において、
前記絶縁層を形成する絶縁層形成工程と、
プラズマ内に前記半導体基板を配置する複数のプラズマ処理工程と、
全てのプラズマ処理工程の終了以降、前記リセット用ＦＥＴの前記ゲート電極と前記第１の導電体とを切断する工程と、
を備えることを特徴とする固体撮像装置の製造方法。
【請求項９】
前記リセット用ＦＥＴの前記ゲート電極と前記第１の導電体を接続する接続工程を備えることを特徴とする請求項８に記載の固体撮像装置の製造方法。
【請求項１０】
前記リセット用ＦＥＴの前記ゲート電極と前記第１の導電体を被覆する保護層を形成する保護層形成工程と、前記保護層上に遮光層を形成する遮光膜形成工程とを更に備え、いずれかの層の形成工程は、上述のプラズマ処理工程であることを特徴とする請求項８に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、その製造方法及び電荷蓄積防止構造に関する。
【背景技術】
【０００２】
ＣＣＤ固体撮像装置は、撮像領域を有する半導体基板と、半導体基板の表面を被覆する絶縁層と、撮像領域で発生した電荷を転送する水平シフトレジスタと、水平シフトレジスタの端部の半導体基板内に位置する拡散層と、絶縁層上に設けられたゲート電極を有するリセット用ＦＥＴと、絶縁層上に設けられたゲート電極を有する信号読出用ＦＥＴとを備えている。
【０００３】
すなわち、半導体基板とゲート電極との間には絶縁層が介在しており、かかる構造はＭＩＳ（Metal Insulator Semiconductor）構造と呼ばれている。なお、シフトレジスタの転送電極と半導体基板との間にも絶縁層が介在しており、これもＭＩＳ構造を構成している。
【０００４】
従来、ＭＩＳ構造の絶縁層には、単一材料からなる半導体酸化層を使用していた。すなわち、シリコン酸化膜である。一方、３層構造の絶縁層も知られている。この絶縁層は、ＯＮＯ膜である。ＯＮＯ膜は、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２からなり、ＭＯＮＯＳ（Metal／ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２／Ｓｉ）構造に用いられる。
【０００５】
ＯＮＯ膜では、ポリシリコンをエッチングしてパターン形成する場合と、ポリシリコンを酸化する場合において、Ｓｉ３Ｎ４のエッチング量と酸化量が充分微小にできる。すなわち、ポリシリコンとＳｉ３Ｎ４のＲＩＥ（反応性イオンエッチング）の選択比が高いことと、ポリシリコンとＳｉ３Ｎ４の酸化速度が大きく異なり、Ｓｉ３Ｎ４は表面が僅かに酸化されるだけであることにより、各々の酸化膜厚をほぼ一定にできる。したがって、ＯＮＯ膜を用いた場合、同時に作成していないポリシリコンの転送電極やゲート電極の電極下のポテンシャル差を単一材料からなるシリコン酸化膜の場合のポテンシャル差よりも小さくすることができる。
【０００６】
したがって、固体撮像装置においては、絶縁層としてＯＮＯ膜を用いることが好ましい。
【０００７】
ＯＮＯ膜を用いた固体撮像装置は、例えば、下記特許文献１、特許文献２に記載されている。
【特許文献１】特開平５−２０６４３８号公報
【特許文献２】特開２０００−１３８３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＯＮＯ膜の内部には、配線や電極のエッチング等のプラズマ処理時に電荷が蓄積され、ＦＥＴのゲート電極や転送電極下のポテンシャルが変動するという問題がある。すなわち、ＦＥＴの閾値電圧が変動する。もちろん、ＦＥＴが形成された部分の絶縁層のみを単一のシリコン酸化膜で形成することもできるが、ポリシリコンを用いた転送電極で同時に作られない電極間のポテンシャル差は小さくならない。
【０００９】
本発明は、上述の課題に鑑みてなされたものであり、ＦＥＴの閾値電圧変動を抑制可能な固体撮像装置、その製造方法及び電荷蓄積防止構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述の課題を解決するため、本発明に係る固体撮像装置は、撮像領域を有する半導体基板と、半導体基板の表面を被覆する絶縁層と、撮像領域で発生した電荷を転送する水平シフトレジスタと、水平シフトレジスタの端部の半導体基板内に位置する拡散層と、絶縁層上に設けられたゲート電極を有するリセット用ＦＥＴと、絶縁層上に設けられ拡散層に接続されたゲート電極を有する信号読出用ＦＥＴと、絶縁層上に設けられた電荷吸収用の第１の導電体と、リセット用ＦＥＴのゲート電極と第１の導電体との接続跡とを備えることを特徴とする。
【００１１】
撮像領域で発生した電荷は、水平シフトレジスタを介して拡散層に転送される。拡散層に転送された電荷は、信号読出用ＦＥＴのゲートを介して読み出され、拡散層は電荷が読み出された後にリセット用ＦＥＴによってリセットされる。リセット用ＦＥＴのゲート電極は第1の導電体に接続されていたため、ゲート電極の近傍の絶縁層内に蓄積された電荷は、ゲート電極から電荷吸収用の第1の導電体に既に流れている。ゲート電極と第1の導電体は切断されているので、接続跡が残ることとなる。なお、この電荷は、プラズマ処理中に絶縁層中に蓄積されていたものであるが、第1の導電体に吸収されているので、絶縁層直下のポテンシャル変動を抑制することができる。
【００１２】
また、固体撮像装置は、絶縁層上に設けられた電荷吸収用の第２の導電体と、水平シフトレジスタの転送電極と第２の導電体との接続跡とを備えることが好ましい。すなわち、水平シフトレジスタの転送電極も、絶縁層上に形成されており、プラズマ処理中に電荷が蓄積され、転送電極直下の領域のポテンシャル変動が生じ得るが、この電荷は第2の導電体に吸収され、しかる後、転送電極と第２の導電体の接続配線は切断され、接続跡が残る。この電荷は、プラズマ処理中に絶縁層中に蓄積されていたものであるが、第２の導電体に吸収されているので、絶縁層直下のポテンシャル変動を抑制することができる。尚、ここでいう転送電極には、最終クロックゲートであるサミングゲートと、拡散層とサミングゲート間に存在し拡散層への電荷転送のポテンシャルを決めるアウトプットゲートを含む。このことにより、拡散層への電荷転送時のポテンシャル変動も抑制することができる。
【００１３】
また、第１又は第２の導電体は、蛇行パターンを構成することが好ましい。この場合、単位面積当たりの導電体の抵抗を高くすることができ、流れる電流を大きくすることなく、電荷を効率的に吸収できる。
【００１４】
また、第１の導電体は、リセット用ＦＥＴのゲート電極にリセット信号を与える電極パッドの内側に位置することが好ましい。第1の導電体は、分離前は電極パッドに接続されているので、電荷を第１の導電体に吸収させることができ、その後は、切断されることで電極パッドの内側に位置するが、この場合には、電極パッド、第１の導電体及びこれらの接続導電体の合計面積を著しく小さくすることができる。
【００１５】
絶縁層が、第１シリコン酸化層、シリコン窒化層及び第２シリコン酸化層を順次積層してなる場合、これらはＯＮＯ膜を構成するため、ポリシリコンを用いた転送電極で同時に作られない電極間の絶縁層下のポテンシャル差を小さくすることができる。
【００１６】
また、第１又は第２の導電体が半導体基板に電気的に接続されている場合には、ゲート電極から第１の導電体に流れる電荷を半導体基板内に吸収させることができ、また、転送電極から第２の導電体に流れる電荷を半導体基板内に吸収させることができる。
【００１７】
本発明に係る電荷蓄積防止構造は、半導体基板と、半導体基板に形成されたＦＥＴと、ＦＥＴのゲート電極にリセット信号を与える電極パッドと、電極パッドの内側に電気的に分離して位置し、半導体基板に電気的に接続された第１の導電体とを備えることを特徴とする。
【００１８】
第1の導電体は、分離前は電極パッドに接続されており、電荷を第１の導電体に吸収させることができる。電荷吸収後は、電極パッドの内側で第１の導電体を電極パッドから電気的に分離する。この場合、電極パッド、第１の導電体及びこれらの接続導電体の合計面積を著しく小さくすることができる。
【００１９】
また、本発明に係る固体撮像装置の製造方法は、撮像領域を有する半導体基板と、半導体基板の表面を被覆する絶縁層と、撮像領域で発生した電荷を転送する水平シフトレジスタと、水平シフトレジスタの端部の半導体基板内に位置する拡散層と、絶縁層上に設けられたゲート電極を有するリセット用ＦＥＴと、絶縁層上に設けられ拡散層に接続されたゲート電極を有する信号読出用ＦＥＴと、絶縁層上に設けられた電荷吸収用の第１の導電体とを備えた固体撮像装置の製造方法において、絶縁層を形成する絶縁層形成工程と、プラズマ内に半導体基板を配置する複数のプラズマ処理工程と、全てのプラズマ処理工程の終了以降、リセット用ＦＥＴのゲート電極と第１の導電体とを切断する工程とを備える。
【００２０】
この製造方法によれば、各プラズマ処理工程において、絶縁層内に電荷が蓄積されるが、この電荷はゲート電極から第1の導電体に流れる。最後のプラズマ処理工程の終了以降、ゲート電極と第１の導電体とは切断されるため、ゲート電極の絶縁層直下のポテンシャル変動を抑制することができる。切断は、プラズマ処理工程と同時に行ってもよい。
【００２１】
この固体撮像装置の製造方法は、リセット用ＦＥＴのゲート電極と第１の導電体を接続する接続工程を備える。すなわち、ゲート電極と第１の導電体とは事前に接続されており、ゲート電極から第1の導電体に電荷が流れる。
【００２２】
この製造方法における絶縁層が、第１シリコン酸化層、シリコン窒化層及び第２シリコン酸化層を順次積層してなる場合、これらはＯＮＯ膜を構成するため、ポリシリコンを用いた転送電極で同時に作られない電極間の絶縁層下のポテンシャル差を小さくすることができる。
【００２３】
また、固体撮像装置の製造方法は、リセット用ＦＥＴのゲート電極と第１の導電体を被覆する保護層を形成する保護層形成工程と、保護層上に遮光層を形成する遮光膜形成工程とを更に備え、いずれかの層の形成工程は、上述のプラズマ処理工程であることを特徴とする。すなわち、保護層形成や遮光層形成はプラズマ処理工程となり得るが、該当するプラズマ処理工程が最終のプラズマ処理工程である場合には、これが最後の電荷蓄積処理と成り得るため、かかるプラズマ処理の終了以降に第1の導電体をゲート電極から切断すればよい。
【発明の効果】
【００２４】
本発明の固体撮像装置、その製造方法及び電荷蓄積防止構造によれば、リセット用ＦＥＴの閾値電圧変動を抑制できる。
【発明を実施するための最良の形態】
【００２５】
以下、実施の形態に係る電荷蓄積防止構造を備えた固体撮像装置及び製造方法について説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
【００２６】
図１は、実施の形態に係る固体撮像装置の平面図である。
【００２７】
固体撮像装置１は、撮像領域（垂直シフトレジスタ）３を有する半導体基板２と、撮像領域３で発生した電荷を転送する水平シフトレジスタ４と、水平シフトレジスタ４の端部に設けられた出力部５とを備えている。撮像領域３で発生した電荷は、その垂直シフトレジスタを介して、水平シフトレジスタ４に転送され、水平シフトレジスタ４の端部に設けられた出力部５を介して読み出される。
【００２８】
図２は、出力部５の拡大図である。
【００２９】
水平シフトレジスタ４の端部には出力ゲート電極ＯＧを介して浮遊拡散層ＦＤが設けられている。この拡散層ＦＤは、信号読出用の電界効果トランジスタ（ＦＥＴ）ＴＲのゲート電極に接続されており、また、リセット用電界効果トランジスタ（ＦＥＴ）ＱＲのソースに接続されている。信号読出用電界効果トランジスタＴＲのドレインは、抵抗Ｚを介してグランドに接地されており、ゲート電極に電荷が入力されると、電源ＶＤＤからソースを介して電荷が抵抗Ｚに流れ、抵抗Ｚの電位差が出力電圧ＶＯＵＴとして出力される。１つの画素からの出力電圧ＶＯＵＴの読出し後に、リセット信号をリセットゲート端子ＲＧに入力すると、リセットドレイン端子ＲＤから拡散層ＦＤに電荷が流れ込み、拡散層ＦＤがリセットされる。
【００３０】
図３は、出力部５の近傍の回路構成を示す図である。
【００３１】
まず、半導体基板２の表面は絶縁層６によって被覆されている。水平シフトレジスタ４は、絶縁層６上に配置された転送電極Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５を備えている。電荷転送用のクロック信号を端子Ｐ１に加えると、転送電極Ｔ１，Ｔ２に正電位が与えられ、絶縁層６を介して転送電極Ｔ１，Ｔ２直下の半導体基板２の内部に負電荷を蓄積することができ、これとは位相が異なる電荷転送用のクロック信号を端子ＳＧに加えることにより、隣接する転送電極Ｔ３，Ｔ４直下の絶縁層６下に電荷が転送される。水平シフトレジスタ４と拡散層ＦＤとの間には、出力ゲート電極Ｔ５が設けられており、出力ゲート端子ＯＧから必要に応じて一定の電圧が印加されている。出力ゲート端子ＯＧは、拡散層とサミングゲート間に存在し拡散層への電荷転送のポテンシャルを決めるアウトプットゲートにつながる端子である。このようにして、撮像領域３で発生した電荷は、水平シフトレジスタ４を介して拡散層ＦＤに転送される。
【００３２】
また、リセットゲート端子ＲＧは、接続跡ＲＧ’を介して第1の導電体（抵抗Ｒ１）に接続されていたものである。更に、転送電極にクロック信号を印加するための端子ＳＧは、接続跡ＳＧ’を介して導電体（抵抗）Ｒ２に接続されていたものである。この端子ＳＧは、最終クロックゲートであるサミングゲートにつながる端子である。端子ＯＧも、接続跡ＯＧ’を介して導電体（抵抗）Ｒ２に接続されていたものである。図示していないが、第１の導電体（抵抗Ｒ１）の接続跡ＲＧ’が接続している反対側は半導体基板２に接続されている。
【００３３】
上述の固体撮像装置は、半導体基板２内に位置する拡散層ＦＤと、絶縁層６上に設けられたゲート電極を有するリセット用ＦＥＴ（ＱＲ）と、絶縁層６上に設けられ拡散層ＦＤに接続されたゲート電極を有する信号読出用ＦＥＴ（ＴＲ）と、絶縁層６上に設けられた電荷吸収用の第１の導電体Ｒ１と、リセット用ＦＥＴ（ＱＲ）のゲート電極と第１の導電体Ｒ１との接続跡ＲＧ’とを備えている。
【００３４】
拡散層ＦＤに転送された電荷は、信号読出用ＦＥＴ（ＴＲ）のゲートを介して読み出され、拡散層ＦＤは電荷が読み出された後にリセット用ＦＥＴ（ＱＲ）によってリセットされる。リセット用ＦＥＴ（ＱＲ）のゲート電極は、第1の導電体Ｒ１に接続されていたため、切断後の完成品においては、ゲート電極の近傍の絶縁層６内に蓄積された電荷は、ゲート電極から電荷吸収用の第1の導電体Ｒ１に既に流れている。このゲート電極と第1の導電体Ｒ１は切断されているので、接続跡ＲＧ’が残ることとなる。なお、この電荷は、プラズマ処理中に絶縁層６中に蓄積されていたものであるが、第1の導電体Ｒ１に吸収されているので、絶縁層６直下のポテンシャル変動は抑制される。
【００３５】
また、上述のように、絶縁層６上に設けられた電荷吸収用の第２の導電体Ｒ２と、水平シフトレジスタ４の転送電極Ｔ３，Ｔ４と第２の導電体Ｒ２との間には、接続跡ＳＧ’がある。水平シフトレジスタ４の転送電極Ｔ３，Ｔ４は、絶縁層６上に形成されており、プラズマ処理中に電荷が蓄積され、転送電極Ｔ３，Ｔ４直下の領域のポテンシャル変動が生じ得るが、この電荷は第2の導電体Ｒ２に吸収され、しかる後、転送電極Ｔ３，Ｔ４と第２の導電体Ｒ２の接続配線は切断され、接続跡ＳＧ’が残る。この電荷は、プラズマ処理中に絶縁層６中に蓄積されていたものであるが、第２の導電体Ｒ２に吸収されているので、絶縁層６直下のポテンシャル変動を抑制することができる。図示していないが、第２の導電体Ｒ２の接続跡ＳＧ’とＯＧ’が接続している反対側は半導体基板２に接続されている。
【００３６】
図４は、出力部５の近傍の斜視図である。
【００３７】
半導体基板２のＮ型基板の表面領域にはＰ型のウエル層２２が形成され、Ｐ型のウエル層２２内にＮ型のウエル層２１が形成されている。半導体基板２の表面は、絶縁層６によって被覆されている。絶縁層６は、第１シリコン酸化層６ａ、シリコン窒化層６ｂ及び第２シリコン酸化層６ｃを順次積層してなり、いわゆるＯＮＯ膜を構成し、ポリシリコンを用いた転送電極で同時に作られない電極間の絶縁層６の下のポテンシャル差は小さく設定されている。
【００３８】
絶縁層６上には、水平シフトレジスタ４を構成する転送電極Ｔ１，Ｔ２，Ｔ３，Ｔ４及び出力ゲート電極Ｔ５が形成されており、転送電極Ｔ３，Ｔ４は、電極パッドＳＧに電気的に接続されている。電極パッドＳＧは長方形又は円形であるが、電極パッドＳＧから延びた導電体は接続跡ＳＧ’にまで延びており、接続跡ＳＧ’には抵抗（導電体）Ｒ２が連続している。出力ゲート電極Ｔ５は、電極パッドＯＧに電気的に接続されている。電極パッドＯＧは長方形又は円形であるが、電極パッドＯＧから延びた導電体は接続跡ＯＧ’にまで延びており、接続跡ＯＧ’には抵抗（導電体）Ｒ２が連続している。図示していないが、第１の導電体（抵抗Ｒ１）の接続跡ＲＧ’が接続している反対側は半導体基板２に接続されており、第２の導電体Ｒ２の接続跡ＳＧ’とＯＧ‘が接続している反対側は半導体基板２に接続されている。
【００３９】
高濃度のＮ型の浮遊拡散層ＦＤ上には、絶縁層６のコンタクトホールを介して電極ＴＦが設けられており、電極ＴＦは、リセット用ＦＥＴ（ＱＲ）のソース電極ＴＳに接続されている。なお、本例では、浮遊拡散層ＦＤとリセット用ＦＥＴ（ＱＲ）のソース領域Ｓが分離した構造のものを図示している。ソース電極ＴＳは、Ｎ型のソース領域Ｓに接続され、ソース領域ＳはＰ型のウエル層２２を介して、Ｎ型のドレイン領域Ｄに接続されている。ドレイン領域Ｄ上には、コンタクトホールを介してドレイン電極ＴＤが設けられており、ドレイン電極ＴＤは、電極パッドＲＤに接続されている。リセット用ＦＥＴ（ＱＲ）のゲート電極ＴＧは、絶縁層６上に形成されており、電極パッドＲＧに接続されている。電極パッドＲＧは長方形又は円形であるが、電極パッドＲＧから延びた導電体は接続跡ＲＧ’にまで延びており、接続跡ＲＧ’には抵抗（導電体）Ｒ１が連続している。ゲート電極ＴＧに正の電圧が印加されると、Ｐ型のウエル層２２内にｎ型のチャネルが形成され、ドレイン領域Ｄとソース領域Ｓ（浮遊拡散層ＦＤ）とが導通し、浮遊拡散層ＦＤの電位がリセット用の電極パッドＲＤの電位となる（リセットされる）。
【００４０】
なお、同図では、構造の明確化のため、リセット用のトランジスタＱＲは、浮遊拡散層ＦＤとは分離したタイプのものを示すが、これは浮遊拡散層ＦＤをソース領域として共用するタイプのＦＥＴとすることもできる。
【００４１】
また、第１の導電体Ｒ１又は第２の導電体Ｒ２は、蛇行パターンを構成することが好ましい。この場合、単位面積当たりの導電体の抵抗を高くすることができ、流れる電流を大きくすることなく、電荷を効率的に吸収できる。
【００４２】
なお、半導体チップの周囲には、高濃度のＮ型の隔離層１０が形成されている。隔離層１０は高濃度のＰ型であってもよい。
【００４３】
図５は、複数の固体撮像装置１が形成された半導体ウェハ１００の平面図である。半導体ウェハ１００の表面には、ダイシングライン１１が格子状に設けられており、各格子内に固体撮像装置１がそれぞれ位置する。ダイシングライン１１は、オリエンテーションフラットＯＦに平行又は垂直である。
【００４４】
図６は、図５に示した固体撮像装置１の１つの拡大図である。撮像領域３は、水平シフトレジスタ４に接続されており、水平シフトレジスタ４の出力は、出力アンプＴＲを介して読み出される。水平シフトレジスタ４の出力に設けられた浮遊拡散層は、リセット用トランジスタＱＲを介して、電極パッドＲＧに接続され、電極パッドＲＧの内部に位置する第1の導電体は半導体基板のＮ型の隔離層１０に接続されている。本例では、インターライン転送方式の撮像素子が示されており、撮像領域３は、マトリックス状に配置された複数のフォトダイオード３ａと、列方向に配列したそれぞれのフォトダイオード３ａの群からの出力電荷を、それぞれ垂直方向に転送する複数の垂直シフトレジスタ３ｂとからなる。なお、本発明は、この転送方式に限定されるものではない。
【００４５】
図７は、図６に示した電極パッドＲＧの拡大図である。
【００４６】
本例の電荷蓄積防止構造は、半導体基板２と、半導体基板２に形成されたＦＥＴ（ＱＲ）と、ＦＥＴ（ＱＲ）のゲート電極ＴＧにリセット信号を与える電極パッドＲＧと、第1の導電体Ｒ１とを備えており、第1の導電体Ｒ１は電極パッドＲＧの内側に位置する。電極パッドＲＧは、分離前は第１の導電体Ｒ１に接続されているので、電荷を第1の導電体Ｒ１に吸収させることができ、その後は、切断されることで電極パッドＲＧの内側に位置するが、この場合には、電極パッドＲＧ、第１の導電体Ｒ１及びこれらの接続導電体の合計面積を著しく小さくすることができる。第1の導電体Ｒ１の直下には、Ｎ型の拡散層ＤＬが位置し、第１の導電体Ｒ１に流れ込んだ電荷は、拡散層ＤＬを通じて半導体基板内に吸収される。第1の導電体Ｒ１と電極パッドＲＧとの間には接続跡ＲＧ’が介在する。
【００４７】
接続跡ＲＧ’は、最初に、拡散層ＤＬを含む基板表面上に電極パッドを作製した後、拡散層ＤＬの周囲に位置する部分の導電体を、エッチングして除去した跡である。この導電体が除去されるのは、全てのプラズマ処理工程が終了した後であり、プラズマ処理工程において、電極パッドの接続された電極直下の絶縁層内に蓄積された電荷は、半導体基板２に吸収される。
【００４８】
なお、図４に示した第２の導電体Ｒ２も、図７に示した第１の導電体Ｒ１と同一の構造とすることができ、半導体基板２に電気的に接続することができる。
【００４９】
上述のように、第１の導電体Ｒ１が、半導体基板２に電気的に接続されている場合には、ゲート電極ＴＧから第1の導電体Ｒ１に流れる電荷を半導体基板２内に吸収させることができ、また、第２の導電体Ｒ２が、半導体基板２に電気的に接続されている場合には、転送電極Ｔ５から第２の導電体Ｒ２に流れる電荷を半導体基板２内に吸収させることができる。
【００５０】
図８は、浮遊拡散層ＦＤをリセット用ＦＥＴのソース領域として用いた場合の固体撮像装置１の信号読出部の平面図である。図９は、図８におけるＩＸ−ＩＸ矢印断面図である。
【００５１】
Ｎ型の浮遊拡散層ＦＤは、リセット用ＦＥＴ（ＱＲ）のソース領域を構成しており、リセット用のゲート電極ＴＧに正電圧を印加することにより、ゲート電極ＴＧの直下にＮ型のチャネルが形成され、ドレイン領域Ｄと浮遊拡散層ＦＤとが接続される。なお、Ｎ型のウエル層２１の幅（水平シフトレジスタ４の長手方向に垂直な方向の長さ）は、浮遊拡散層ＦＤに付近では狭くなっており、転送された電荷が効率的に収集される。
【００５２】
図１０は、第１の導電体Ｒ１及び第２の導電体Ｒ２を含む電極パッド周辺の電子顕微鏡写真である。図１１は、接続跡ＲＧ’の拡大顕微鏡写真である。
【００５３】
第１の導電体Ｒ１と電極パッドＲＧとを接続していた配線は除去されており、接続跡ＲＧ’が観察できる。
【００５４】
次に、上述の固体撮像装置１の製造方法について説明する。第１の導電体Ｒ１と第２の導電体Ｒ２の材料としては、ポリシリコンを用いることができるが、電極と各導電体とを接続する配線Ｗ１の材料としては、金属（Ａｌ等）又はポリシリコンが列挙される。
【００５５】
図１２及び図１３は、配線Ｗ１として金属を用いた場合の製造方法を説明する図である。
【００５６】
まず、図４に示した絶縁層６を半導体基板２上に形成し、しかる後、ゲート電極ＴＧと導電体Ｒ１とを絶縁層６上に形成する（ａ）。ゲート電極ＴＧと導電体Ｒ１はポリシリコンからなる。次に、ゲート電極ＴＧと導電体Ｒ１をパッシベーション用の絶縁層（ＳｉＯ２）６１で被覆する（ｂ）。次に、絶縁層６１のゲート電極ＴＧと導電体Ｒ１が位置する箇所にコンタクトホールＨ１，Ｈ２を形成する（ｃ）。次に、ゲート電極ＴＧと導電体Ｒ１が接続されるように、絶縁層６１上に配線Ｗ１を形成する。金属配線Ｗ１と同時に電極パッドＲＧが形成される（ｄ）。
【００５７】
なお、ゲート電極ＴＧと導電体Ｒ１との接続関係は重要であるが、電極パッドＲＧは、最終的にゲート電極ＴＧに接続される位置にあればよいため、電極パッドＲＧ、配線Ｗ１の位置関係は、図４に示したものとは異なるように記載してある。
【００５８】
しかる後、絶縁層６１及び配線Ｗ１をパッシベーション用の絶縁層（ＳｉＯ２）６２で被覆する（ｅ）。更に、パッシベーション用の絶縁層６２に配線切断用の孔Ｈ３と電極パッド露出用の孔Ｈ４を形成する（ｆ）。次に、撮像領域を除いて、遮光用の金属ＷＳで基板表面を被覆する（ｇ）。遮光用の金属ＷＳ上のホトレジストＲＳを形成した後、ホトレジストＲＳの、配線切断用の孔Ｈ３の上部と、電極パッドＲＧと遮光用の金属ＷＳの接続部との間を開口する（ＲＩＥ、プラズマ処理）（ｈ）。最後に、ホトレジストＲＳの開口からドライエッチング（ＲＩＥ、プラズマ処理）を行い、切断箇所上に位置する遮光用の金属ＷＳに開口し、絶縁層６２を除去し、続いて、配線Ｗ１を切断する（ｉ）。最後にホトレジストＲＳを剥離する。
【００５９】
図１４及び図１５は、配線Ｗ１としてポリシリコンを用いた場合の製造方法を説明する図である。
【００６０】
まず、図４に示した絶縁層６を半導体基板２上に形成し、しかる後、ゲート電極ＴＧと導電体Ｒ１とを絶縁層６上に同時に形成する（ａ）。ゲート電極ＴＧと導電体Ｒ１はポリシリコンからなり、これらはポリシリコンを配線Ｗ１として接続されている。次に、ゲート電極ＴＧと導電体Ｒ１をパッシベーション用の絶縁層（ＳｉＯ２）６１で被覆する（ｂ）。次に、絶縁層６１のゲート電極ＴＧが位置する箇所にコンタクトホールＨ１を形成する（ｃ）。次に、ゲート電極ＴＧ上に配線Ｗ１’と電極パッドＲＧが形成されるように、絶縁層６１上に金属膜を形成する（ｄ）。
【００６１】
なお、ゲート電極ＴＧと導電体Ｒ１との接続関係は重要であるが、電極パッドＲＧは、最終的にゲート電極ＴＧに接続される位置にあればよいため、電極パッドＲＧ、配線Ｗ１の位置関係は、図４に示したものとは異なるように記載してある。
【００６２】
しかる後、絶縁層６１及び配線Ｗ１’をパッシベーション用の絶縁層（ＳｉＯ２）６２で被覆する（ｅ）。更に、パッシベーション用の絶縁層６２に電極パッド露出用の孔Ｈ４を形成する（ｆ）。次に、撮像領域を除いて、遮光用の金属ＷＳで基板表面を被覆する（ｇ）。遮光用の金属ＷＳ上のホトレジストＲＳを形成した後、ホトレジストＲＳの、配線切断用箇所の上部と、電極パッドＲＧと遮光用の金属ＷＳの接続部との間を開口し、これらの位置にある金属ＷＳをドライエッチングして開口する（ＲＩＥ、プラズマ処理）（ｈ）。しかる後、ホトレジストＲＳの開口からドライエッチングを続けて行い、切断箇所上に位置する絶縁層６２を除去し（ＲＩＥ、プラズマ処理）、続いて、配線Ｗ１’、絶縁層６１、配線Ｗ１を順次除去・切断する（ＲＩＥ、プラズマ処理）（ｉ）。最後にホトレジストＲＳを剥離する（ｊ）。
【００６３】
なお、上述の絶縁層、配線、コンタクトホール、ドライエッチングは、全てプラズマ処理工程である。
【００６４】
すなわち、絶縁層を形成する場合には、スパッタ法でターゲット材料に絶縁層材料を用い、これをプラズマ環境下に晒すことで、絶縁層堆積を行う。配線を形成する場合には、スパッタ法でターゲット材料に配線材料（金属やポリシリコン）を用い、これをプラズマ環境下に晒すことで、配線材料堆積を行う。コンタクトホールの形成やドライエッチングは、プラズマ環境下のエッチングガス内に絶縁体や金属等の露出表面を晒すことで行う。なお、配線Ｗ１は、最終的な高温処理（９００℃以上）の前に切断される。
【００６５】
以上、説明したように、上述の固体撮像装置の製造方法は、撮像領域３を有する半導体基板２と、半導体基板２の表面を被覆する絶縁層６と、撮像領域３で発生した電荷を転送する水平シフトレジスタ４と、水平シフトレジスタ４の端部の半導体基板２内に位置する拡散層ＦＤと、絶縁層６上に設けられたゲート電極ＴＧを有するリセット用ＦＥＴ（ＱＲ）と、絶縁層６上に設けられ拡散層ＦＤに接続されたゲート電極を有する信号読出用ＦＥＴ（ＴＲ）と、絶縁層６上に設けられた電荷吸収用の第１の導電体Ｒ１とを備えた固体撮像装置の製造方法において、絶縁層６を形成する絶縁層形成工程（図１２（ｂ）、図１４（ｂ））と、プラズマ内に半導体基板２を配置する複数のプラズマ処理工程（図１２（ａ）〜（ｆ）、図１３（ｇ）、（ｉ）、図１４（ａ）〜（ｆ）、図１５（ｇ）〜（ｉ））と、全てのプラズマ処理工程の終了以降に、リセット用ＦＥＴのゲート電極ＴＧと第１の導電体Ｒ１とを切断する工程（図１３（ｉ）、図１５（ｉ））とを備えている。
【００６６】
この製造方法によれば、各プラズマ処理工程において、絶縁層内に電荷が蓄積されるが、この電荷はゲート電極ＴＧから第1の導電体Ｒ１に流れる。最後のプラズマ処理工程の終了以降、ゲート電極ＴＧと第１の導電体Ｒ１とは切断されるため、ゲート電極ＴＧの絶縁層直下のポテンシャル変動を抑制することができる。
【００６７】
また、この固体撮像装置の製造方法は、リセット用ＦＥＴのゲート電極ＴＧと第１の導電体Ｒ１を接続する接続工程（図１２（ｄ））を備えている。すなわち、ゲート電極ＴＧと第１の導電体Ｒ１とは、切断の前に接続されており、ゲート電極ＴＧから第1の導電体Ｒ１に電荷が流れる。
【００６８】
この製造方法における絶縁層６は、第１シリコン酸化層、シリコン窒化層及び第２シリコン酸化層を順次積層してなり、ポリシリコンを用いた転送電極で同時に作られない電極間の絶縁層６下のポテンシャル差を小さくすることができる。
【００６９】
また、この固体撮像装置の製造方法は、リセット用ＦＥＴのゲート電極ＴＧと第１の導電体Ｒ１を被覆する保護層６１を形成する保護層形成工程（図１２（ｂ）、図１４（ｂ））と、保護層上に遮光層ＷＳを形成する遮光膜形成工程（図１３（ｇ）、図１５（ｇ））とを更に備え、これらの形成工程はプラズマ処理工程である。保護層６１や遮光層ＷＳはプラズマ処理工程であるが、該当するプラズマ処理工程が最終のプラズマ処理工程である場合には、これが最後の電荷蓄積処理となり得るため、かかるプラズマ処理の終了後に第1の導電体Ｒ１をゲート電極ＴＧから切断すればよい。なお、上述の例では、切断工程自体がプラズマ処理工程を構成している。
【産業上の利用可能性】
【００７０】
本発明は、固体撮像装置、その製造方法及び電荷蓄積防止構造に利用できる。
【図面の簡単な説明】
【００７１】
【図１】実施の形態に係る固体撮像装置の平面図である。
【図２】出力部５の拡大図である。
【図３】出力部５の近傍の回路構成を示す図である。
【図４】出力部５の近傍の斜視図である。
【図５】複数の固体撮像装置１が形成された半導体ウェハ１００の平面図である。
【図６】図５に示した固体撮像装置１の１つの拡大図である。
【図７】図６に示した電極パッドＲＧの拡大図である。
【図８】浮遊拡散層ＦＤをリセット用ＦＥＴのソース領域として用いた場合の固体撮像装置１の信号読出部の平面図である。
【図９】図８におけるＩＸ−ＩＸ矢印断面図である。
【図１０】第１の導電体Ｒ１及び第２の導電体Ｒ２を含む電極パッド周辺の電子顕微鏡写真の図である。
【図１１】接続跡ＲＧ’の拡大顕微鏡写真の図である。
【図１２】配線Ｗ１として金属を用いた場合の製造方法を説明する図である。
【図１３】配線Ｗ１として金属を用いた場合の製造方法を説明する図である。
【図１４】配線Ｗ１としてポリシリコンを用いた場合の製造方法を説明する図である。
【図１５】配線Ｗ１としてポリシリコンを用いた場合の製造方法を説明する図である。
【符号の説明】
【００７２】
１・・・固体撮像装置、２・・・半導体基板、３ａ・・・フォトダイオード、３・・・撮像領域、３ｂ・・・垂直シフトレジスタ、４・・・水平シフトレジスタ、５・・・出力部、６ｂ・・・シリコン窒化層、６ａ・・・シリコン酸化層、６ｃ・・・シリコン酸化層、６・・・絶縁層、１０・・・隔離層、１１・・・ダイシングライン、２１・・・ウエル層、２２・・・ウエル層、６１・・・保護層（絶縁層）、６２・・・絶縁膜、１００・・・半導体ウェハ、Ｄ・・・ドレイン領域、ＤＬ・・・拡散層、ＦＤ・・・浮遊拡散層、ＯＦ・・・オリエンテーションフラット、ＲＧ’・・・接続跡、Ｗ１・・・配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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