(57)【要約】  【課題】  メモリ使用効率低下を防止して記憶情報の信頼性を向上した不揮発性メモリを提供する。  【解決手段】  不揮発性メモリ１０内のメモリセル領域ＭＣＡを、第１及び第２のメモリセル領域ＭＣＡ１とＭＣＡ２の２つの領域に分割し、２つのメモリセルのブロック番号が同じ又は異なるブロックの内容を同時に更新できるように、別々に制御可能なモードと同時に制御するモードを設ける。【選択図】  図１
2006190370.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域が第１のメモリセル領域と第２のメモリセル領域に分割され、かつ、前記第１及び第２のメモリセル領域に重複しないアドレス空間が与えられた不揮発性メモリを有し、
前記第１及び第２のメモリセル領域はそれぞれｎ個のブロックに分割され、
前記第１及び第２のメモリセル領域の消去処理および書き込み処理、または消去・書き込み処理が同時に実施される第１モードと、別々に実施される第２モードとを備えたこと特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第１のメモリセル領域のブロックと前記第２のメモリセル領域のブロックのブロック番号が独立して設定できることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２の半導体装置において、
前記第１モードにおいて、前記第２のメモリセル領域のブロックのブロック番号の選択に、前記第１のメモリセル領域のブロックのブロック番号の選択情報を強制的に選択できる機能を具備することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかの半導体装置において、
前記第１のメモリセル領域のブロック数Ｎ１および前記第２のメモリセル領域のブロック数Ｎ２がそれぞれ２のべき乗であること特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかの半導体装置において、
前記第１のメモリセルのブロックがＸ個のユニットに分割され、前記第２のメモリセルのブロックがＹ個のユニットに分割され、前記ブロック数Ｎ１とＮ２の比が２のべき乗であって、前記ユニット数ＸとＹの関係が整数比となることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれかの半導体装置において、
前記第２のメモリセルのブロックに記憶するデータを、前記第１のメモリセルに記憶するデータから定められた符号生成手順に従って生成する符号生成回路を備えていることを特徴とする半導体装置。
【請求項７】
請求項６の半導体装置において、
前記第１のメモリセルのブロックからデータを読み出す時、読み出したデータから定められた符号生成手順に従って符号を生成する符号生成回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に不揮発性メモリを搭載した半導体装置に関する。
【背景技術】
【０００２】
図９に、従来の不揮発性メモリの代表であるＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）の一構成例を示す。一般的に、ＥＥＰＲＯＭ１００は、データを記憶するメモリセル領域１０１を中心に、入力されたデータを一時的に蓄えておくデータレジスタ１０５、アドレス入力に対応したブロックを選択するためのアドレスレジスタを含むブロック選択手段１０７、消去／書き込み時に必要な高電圧を発生する昇圧手段１０３およびＥＥＰＲＯＭの動作モードの指定や全体の処理フローおよびタイミングを制御する制御手段１０２で構成されている。メモリブロックのデータは、出力バッファ１０６を介してデータ出力される。また、メモリ動作中は、制御手段１０２からＥＥＰＲＯＭ１００外へ動作中通知を出力する。
【０００３】
消去処理では、消去するブロックを選択するとともに消去動作を指定する。動作開始が指示されると、昇圧手段１０３では高電圧を発生して、メモリセル領域１０１のメモリセルに対して消去方向に印加する。制御手段１０２は、消去動作を指示するとともに、消去処理に必要な時間を計数する。消去に必要な時間が経過したならば、高電圧の発生を停止して、消去動作を終了する。
【０００４】
書き込み処理では、更新するブロックを選択するとともに消去動作を指定する。動作開始が指示されると、昇圧手段１０３では高電圧を発生して、高電圧をメモリセルに対して書き込み方向に印加する。制御手段１０２は、書き込み動作を指示するとともに、書き込み処理に必要な時間を計数する。書き込みに必要な時間が経過したならば、高電圧の発生を停止して、書き込み動作を終了する。このとき、選択されたブロックには、あらかじめデータレジスタ１０５に蓄えておいた情報が与えられる。
【０００５】
図１０に示すように、メモリセル領域１０１は、ｎ個のブロック１０４に分割されており、さらにブロック１０４は、複数のバイト１０３で構成されている。ＥＥＰＲＯＭ１００には、単にデータを記憶するばかりでなく、マイクロコンピュータ等のプログラム等も配置される。プログラムを配置するためには、ＥＥＰＲＯＭ１００に与えられたアドレス空間がリニアに連続していなければならない。したがって、通常、ブロック１０４は、２ｍバイト構成とすることが必須条件となっている。
【０００６】
このような、ＥＥＰＲＯＭ１００において、図１１に示すように、３２バイト構成のブロック２０４に、１６バイトのデータ２０１と、データ２０１に対する４バイトのエラー検出コード２０２を記憶すると、ブロック２０１内に１２バイトの無駄になる部分２０３が生じる。
【０００７】
逆に、ブロック２０４を無駄の無い２０バイト構成にすると、図１１に示す無駄になる部分２０３がアクセス不能領域となってしまい、アドレス空間が不連続なものになるため、上記プログラムの配置ができなくなってしまう。その場合のメモリセルの構成を図１２に、アドレス空間の状況を図１３に示す。
【０００８】
例えば、ブロック３０４が２ｍ＝３２バイト構成で、データ３０１がＸ＝１６バイト、エラー検出コード３０２がＹ＝４バイトとすると、１２バイトが無駄部分３０３になる。
【０００９】
唯一、図１０のような構成のＥＥＰＲＯＭ１００において、データとエラー検出コードのような補助データを無駄なく記憶する方法として、図１４に示すようなデータの配置が考えられる。
【００１０】
データ５０１とエラー検出コードのような補助データ５０２を別々のブロック５０４に配置することによって、ブロック５０４の無駄を無くし、プログラムの配置も可能にするブロック構成（２ｍバイト）を実現できる。アドレス空間の状況を図１５に示す。この場合には、アドレス空間の連続性は保たれるが、データとデータに対する補助データを同時に消去／書き込み処理（書き換え処理）できない問題が生じる。同時に処理できないことは、処理時間の増大（ＥＥＰＲＯＭのアクセス回数の増加）だけでなく、同時に処理できる場合と同じ信頼性を得るためには、更新手順を複雑化してしまう。
【００１１】
上記の２つの問題を解決するするためには、データ部分(第１のメモリセル領域)と補助データ（第２のメモリセル領域）を分離して、制御するようにすればよい。
【００１２】
上記のように、第１のメモリセル領域と第２のメモリセル領域とを持つような不揮発性メモリの従来例に関しては、例えば特開平６−１１１５８９号公報（特許文献１）、および特開平１１−２８８５９７号公報（特許文献２）が知られている。
【００１３】
特許文献１は、一括消去型不揮発性半導体記憶装置（フラッシュメモリ）の効率の良い冗長構成に関し、メモリセルをデータエリアとタグエリアに分割して、ワード線は共有しながら、各々のエリアを別々に一括消去可能な構成が開示されている。タグエリアに、データエリアの不良メモリセルの位置を記憶することによってデータエリアを一括消去しても、タグエリアの情報が保持され、データエリアの更新毎に、データエリアの不良メモリセルの位置を参照できる。
【００１４】
特許文献２は、同一のメモリセルアレイ上に第１のメモリセルアレイと第２のメモリセルアレイを有し、第１のメモリセルアレイは任意の書き込みが可能であり、第２のメモリセルアレイはメモリセルのしきい値検出用エリアとして、しきい値検出時しか書き込みを行えないようにした構成で、第２のメモリセルアレイを経時変化監視用として使用し、第１のメモリセルアレイを最適な条件でアクセスする不揮発性半導体記憶装置が開示されている。
【００１５】
【特許文献１】特開平６−１１１５８９号公報
【特許文献２】特開平１１−２８８５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記従来例のように、不揮発性メモリに記憶するデータの信頼性を向上させるために、本来のデータに信頼性向上のための情報を付加した場合には、不揮発性メモリの使用効率の低下や処理時間の増大（ＥＥＰＲＯＭのアクセス回数の増加）または、使用内容／方法の制限を引き起こすことがある。
【課題を解決するための手段】
【００１７】
本明細書において開示される発明のうち代表的な手段の一例を示せば次の通りである。すなわち、本発明に係る半導体装置は、メモリセル領域が第１のメモリセル領域と第２のメモリセル領域に分割され、かつ、前記第１及び第２のメモリセル領域に重複しないアドレス空間が与えられた不揮発性メモリを有し、
前記第１及び第２のメモリセル領域はそれぞれｎ個のブロックに分割され、
前記第１及び第２のメモリセル領域の消去処理および書き込み処理、または消去・書き込み処理が同時に実施される第１モードと、別々に実施される第２モードとを備えたこと特徴とするものである。
【発明の効果】
【００１８】
本発明によれば、メモリ使用効率が低下せず、処理時間の増大（ＥＥＰＲＯＭのアクセス回数の増加）が無く、使用内容／方法の制限も受けないで、不揮発性メモリに記憶する情報の信頼性を向上したＥＥＰＲＯＭを実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施例につき、添付図面を参照しながら詳細に説明する。なお、実施例において、同一構成要素には同一の参照符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００２０】
図１は、本発明に係る半導体装置の一実施例を示す不揮発性メモリＥＥＰＲＯＭの構成図である。
【００２１】
ＥＥＰＲＯＭ１０のメモリセル領域は、ｎ個の第１のブロックＢＬＫ１（０）〜ＢＬＫ１（ｎ−１）で構成される（以下、単に第１のブロックＢＬＫ１と称する）第１のメモリセル領域ＭＣＡ１と、同様にｎ個の第２のブロックＢＬＫ２（０）〜ＢＬＫ２（ｎ−１）で構成される（以下、単に第２のブロックＢＬＫ２と称する）第２のメモリセル領域ＭＣＡ２とを含むメモリセル領域ＭＣＡ、ＥＥＰＲＯＭ１０の消去および書き込み動作時に高電圧を発生する昇圧回路６、動作モードや処理時間等ＥＥＰＲＯＭ１０の全ての動作を制御する制御回路７、外部からのアクセスをデコードするデコーダ８、第１のメモリセル領域ＭＣＡ１を構成する第１ブロックＢＬＫ１を選択する第１のブロック選択回路２０、第２のメモリセル領域ＭＣＡ２を構成する第２ブロックＢＬＫ２を選択する第２のブロック選択回路２１、ＥＥＰＲＯＭ１０の書き込みを行なう場合に、第１のメモリセル領域ＭＣＡ１に書き込むデータを一時的に蓄えておく第１のデータレジスタ２２、第２のメモリセル領域ＭＣＡ２に書き込むデータを一時的に蓄えておく第２のデータレジスタ２３、第１のメモリセル領域ＭＣＡ１からデータを読み出す第１のリードバッファ２４、第２のメモリセル領域ＭＣＡ２からデータを読み出す第２のリードバッファ２５、第１のデータレジスタ２２内のユニット(アクセスの単位で特に図示せず)を選択する第１のユニット選択回路２６、第２のデータレジスタ２３内のユニット(アクセスの単位で特に図示せず)を選択する第２のユニット選択回路２７で構成されている。
【００２２】
ここでは特に図示しないが、第１のブロック選択回路２０と第２のブロック選択回路２１は、それぞれ独立したアドレスレジスタを含んでおり、制御回路７は、動作モード等の設定を保持しておく制御レジスタを含んでいる。
【００２３】
さらに各回路は、アドレスバス（上位Ｗ−Ｘビット）３２、アドレスバス（上位Ｗ−Ｙビット）３３、アドレスバス（下位Ｘビット）３４、アドレスバス（下位Ｙビット）３５、第２のブロック選択回路出力３０、第１のブロック選択信号３６、第２のブロック選択信号３７、第１のユニット選択信号（全体）３８、第２のユニット選択信号３９、第２のデータレジスタ出力４１、第１のデータ線４２、第２のデータ線４３、第１のメモリセル領域ＭＣＡ１の出力５２、第２のメモリセル領域ＭＣＡ２の出力５３、で接続される。
【００２４】
また、アドレスバス（Ｗビット）３１、ライトデータバス４０、リードデータバス５０、クロック信号（ＣＬＫ）６０、制御バス７０がＥＥＰＲＯＭ１０をアクセスするために外部から与えられる。接続点７１は、説明の便宜上記述してあり、データバス４１とデータバス４３をそのまま接続することを表している。接続点７２も、説明の便宜上記述してあり、第２のブロック選択回路出力３０と第２のブロック選択信号３７をそのまま接続することを表している。
【００２５】
特に図示はしないが、制御バス７０には、ライトイネーブル信号、リードイネーブル信号、システムクロック信号、制御レジスタ選択信号、第１の選択信号、第２の選択信号が含まれる。システムクロック信号は、外部に接続される装置との同期のために使用される。不要な場合もある。第１のメモリセル領域ＭＣＡ１のメモリセルにデータを書き込む場合には、第１のデータレジスタ２２にデータを転送・保持する。このときには、第１の選択信号とライトイネーブル信号を使用する。第２のメモリセル領域ＭＣＡ２のメモリセルにデータを書き込む場合には、第２のデータレジスタ２３にデータを転送・保持する。このときには、第２の選択信号とライトイネーブル信号を使用する。第１のメモリセル領域ＭＣＡ１からデータを読み出す場合には、第１の選択信号とリードイネーブル信号を使用する。第２のメモリセル領域ＭＣＡ２からデータを読み出す場合には、第２の選択信号とリードイネーブル信号を使用する。制御レジスタをアクセスする場合には、制御レジスタ選択信号とライトイネーブル信号およびリードイネーブル信号を使用する。
【００２６】
この構成の中で、本発明の第１の特徴は、メモリセル領域ＭＣＡを第１のメモリセル領域ＭＣＡ１と第２のメモリセルＭＣＡ２に分割するとともに、第１のメモリセル領域ＭＣＡ１のメモリセルと第２のメモリセル領域ＭＣＡ２のメモリセルとを同時に選択できる機能と、第１のメモリセル領域ＭＣＡ１のメモリセルと、第２のメモリセル領域ＭＣＡ２のメモリセルを別々に選択できる機能とを設けたことである。
【００２７】
アドレスバスについて説明する。図４は、本実施例のメモリセル領域ＭＣＡの構成の一例を示している。第１のメモリセル領域ＭＣＡ１は、ｎ個の第１ブロックＢＬＫ１で構成されていて、更に各第１のブロックＢＬＫ１は２Ｘ個のユニットＵ１（０）〜Ｕ１（２Ｘ−１）で構成されている（以下、単にユニットＵ１と称する）。第２のメモリセル領域ＭＣＡ２は、ｎ個の第２ブロックＢＬＫ２で構成されていて、さらに各第２のブロックＢＬＫ２は２Ｙ個のユニットＵ２（０）〜Ｕ２（２Ｙ−１）で構成されている（以下、単にユニットＵ２と称する）。なお、図４において示したブロック番号は、第１のブロックＢＬＫ１と第２のブロックＢＬＫ２の個々のブロックを共通に指し示すものである。
【００２８】
ユニットＵ１およびＵ２は、アクセスの最小単位であり、通常第１のメモリセル領域ＭＣＡ１と第２のメモリセル領域ＭＣＡ２で共通であり、データバス（ライトおよびリード）幅、もしくはデータバス（ライトおよびリード）幅の２のべき乗倍のデータ幅が与えられる。本実施例では、説明を分かり易くするために、データバスと同じデータ幅として説明する。
【００２９】
メモリセル領域ＭＣＡを構成するブロック数がｎ＝２Ｚの時、アドレスバス３２とアドレスバス３３は、少なくともＺビット必要となる。第１のブロックＢＬＫ１の各ユニットＵ１をアクセスするためには、少なくともＸビットのアドレスバスが必要であり、アドレスバス３４はＸビットとなる。第２のブロックＢＬＫ２の各ユニットＵ２をアクセスするためには、少なくともＹビットのアドレスバスが必要であり、アドレスバス３５はＹビットとなる。通常、アドレスバス３４およびアドレスバス３５に下位アドレスビットが割り当てられて、アドレスバス３２およびアドレスバス３３に上位アドレスビットが割り当てられる。
【００３０】
これらからも分かるとおり、外部から与えられるアドレスバス３１は、Ｚ＋ＸもしくはＺ＋Ｙビット以上となる。ＸがＹよりも大きい場合には、Ｗ＝Ｚ＋Ｘとなり、アドレスバス３３は、使用しないアドレスビットが存在する。反対にＸよりもＹが大きい場合には、Ｗ＝Ｚ＋Ｙとなり、アドレスバス３２には、使用しないアドレスビットが存在する。
【００３１】
通常、第１のブロックＢＬＫ１と第２のブロックＢＬＫ２のユニット数の比は、２のべき乗に比例する。上記のＸとＹの関係が整数比となる。
【００３２】
図５に、本発明のＥＥＰＲＯＭ１０に割り当てられたアドレス空間を示す。制御レジスタには１ユニットの空間５１１が与えら、先頭アドレスがアドレス１であり、終了アドレスがアドレス２である。本実施例の場合には、制御レジスタを１ユニットとしたため、アドレス１とアドレス２は等しい値となる。第１のメモリセル領域ＭＣＡ１には、２Ｚ＋Ｘユニットの空間５１２が与えられ、先頭アドレスがアドレス３であり、終了アドレスがアドレス４となっている。第２のメモリセル領域ＭＣＡ２には、２Ｚ＋Ｙユニットの空間５１３が与えられ、先頭アドレスがアドレス５であり、終了アドレスがアドレス６となっている。
【００３３】
ここで、第１のメモリセル領域ＭＣＡ１と第２のメモリセル領域ＭＣＡ２には、必ず別々の重複しないアドレス空間が与えられていなければならない。なぜならば、参照（リード）時には、必ず別々にアクセスされなければならないからである。通常、アドレスバス３１で示されるアドレス空間の違いによって、有効なメモリセル領域ＭＣＡ１，ＭＣＡ２の選択を認識する。
【００３４】
次に、データバスの意味について説明する。ＥＥＰＲＯＭ１０に記憶するデータおよび制御レジスタへの設定データは、全てライトデータバス４０を介して行なわれる。まず、消去動作および書き込み動作、もしくは消去／書き込み動作の場合には、ライトデータバス４０を介して、データレジスタ２２，２３に記憶されるデータが転送され保持される。ただし、消去動作の場合には、そのデータは使用されない。次に、書き込み動作（消去／書き込み動作の書き込み処理を含む）では、データレジスタ２２，２３の出力であるデータ線４２，４３を経由してメモリセル領域ＭＣＡ１，ＭＣＡ２に供給される。ＥＥＰＲＯＭ１０のデータや制御レジスタのデータを読み出す場合には、リードデータバス５０を介して、外部に出力される。ここでは、メモリセル領域ＭＣＡ１，ＭＣＡ２のそれぞれ選択されたブロックが、ブロックＢＬＫ１（０）とＢＬＫ２（ｎ−１）であるとする。
【００３５】
まず、選択されたブロックＢＬＫ１（０），ＢＬＫ２（ｎ−１）から各メモリセル領域の出力５２，５３に、各領域のメモリセルに記憶されているデータが出力され、リードバッファ２４，２５で１ユニット分を選択してリードデータバス５０に出力する。図１からも理解できる通り、２つのメモリセル領域ＭＣＡ１，ＭＣＡ２に対して、リードデータバス４０は共通化されているので、同時に２つのメモリセル領域ＭＣＡ１，ＭＣＡ２のメモリセルに記憶されたデータを読み出すことを禁止しなければならない。
【００３６】
上記のデータバスとアドレスバスの役割をふまえて、ブロックへのデータ更新動作と読み出し動作の一例について説明する。
【００３７】
まず、後述の消去および書き込み処理、もしくは消去／書き込み処理において、データレジスタ２２，２３へデータを転送するとき、アドレスバス３１の上位（アドレスバス３２、アドレスバス３３）に、対象とするブロックを選択するアドレス内容をブロック選択回路２０，２１に与える。この、ブロックを選択するアドレス内容は、消去および書き込み処理、もしくは消去／書き込み処理が終了するまでブロック選択回路２０，２１内部に保持される（図示しないアドレスレジスタが存在する）。
【００３８】
通常、ブロック選択回路２０，２１のアドレスレジスタでは、保持しているアドレス内容をデコードして、第１のブロック選択信号３６と、第２のブロック選択信号３７となるブロック選択回路出力３０を出力して、第１及び第２のメモリセル領域ＭＣＡ１，ＭＣＡ２内のブロックＢＬＫ１（０），ＢＬＫ２（ｎ−１）の選択を指示する。
【００３９】
一方、アドレスバス３１の下位（アドレスバス３４、アドレスバス３５）には、データレジスタ２２，２３内のユニットを選択するアドレスの内容がユニット選択回路２６，２７に与えられる。ユニット選択回路２６，２７は、このアドレスの内容をデコードして、ユニット選択信号３８，３９を出力し、データレジスタ２２，２３内のユニットの選択を指示する。また、アドレスバス３１の下位（アドレスバス３４、アドレスバス３５）は、データ転送時に転送するデータ数分順次更新される。
【００４０】
上記のデータレジスタ２２，２３へのデータ転送・保持を行う場合には、データレジスタ２２、２３への書き込みを制御するために制御バス７０が使用される。制御バス７０の第１と第２の選択信号３８，３９とライトイネーブル信号が、デコーダ８に与えられ、デコーダ８は、それをデコードしてデータレジスタ２２，２３へデータの更新を指示する。
【００４１】
昇圧回路６について説明する。消去動作の場合には、昇圧回路６で消去用の高電圧を発生して、メモリセルに消去方向に印加するとともに、制御回路７では消去処理に必要な時間を計数して、その計数する時間分消去動作を保持する。書き換え動作時には、昇圧回路６で書き込み用の高電圧を発生して、メモリセルに書き込み方向に印加するとともに、制御回路６では書き込み処理に必要な時間を計数して、その計数する時間分書き込み動作を保持する。
【００４２】
具体的な手順について説明する。
【００４３】
第１のメモリセル領域ＭＣＡ１内のメモリセルの消去処理について説明する。
（ａ）消去処理の手順は、下記の（１）〜（３）のようになる。
（１）第１のデータレジスタ２２にデータを転送・保持（ブロック指定のみ有効）
（２）第１のメモリセル領域ＭＣＡ１の選択と、消去消去モードでの動作開始を制御レジスタに設定
（３）消去動作
第１のメモリセル領域ＭＣＡ１内のメモリセルに、データを書き込み処理について説明する。
（ｂ）書き込み処理の手順は、下記の（１）〜（３）のようになる。ただし、この場合、選択したブロックが消去処理されている必要がある。
（１）第１のデータレジスタ２２にデータを転送・保持
（２）第１のメモリセル領域ＭＣＡ１の選択と、書き換えモードでの動作開始を制御レジスタに設定
（３）書き込み動作
第１のメモリセル領域ＭＣＡ１内のメモリセルのデータの消去／書き込み処理について説明する。
（ｃ）消去／書き込み処理の手順は、下記の（１）〜（４）のようになる。
（１）第１のデータレジスタ２２にデータを転送・保持
（２）第１のメモリセル領域ＭＣＡ１の選択と、消去／書き換えモードでの動作開始を制御レジスタに設定
（３）消去動作
（４）書き込み動作
図６に、メモリセル領域ＭＣＡ１内のメモリセルへの上記処理（ａ）〜（ｃ）のタイミングチャートを示す。図６の（ａ）において、参照符号６０１は第１のデータレジスタへデータを転送する期間であり、不揮発性メモリ処理実行中の期間内の６０２は第１のブロックＢＬＫ１を消去する期間である。図６の（ｂ）において、不揮発性メモリ処理実行中の期間内の６０３は第１のブロックＢＬＫ１にデータを書き込む期間である。
【００４４】
次に、第２のメモリセル領域ＭＣＡ２のメモリセルのデータの消去処理について説明する。
（ａ）消去処理の手順は、下記の（１）〜（３）のようになる。
（１）第２のデータレジスタ２３にデータを転送・保持（ブロック指定のみ有効）
（２）第２のメモリセル領域ＭＣＡ２の選択と、消去モードでの動作開始を制御レジスタに設定
（３）消去動作
第２のメモリセル領域ＭＣＡ２内のメモリセルに、データを書き込む処理について説明する。
（ｂ）書き込み処理の手順は、下記の（１）〜（３）のようになる。ただし、この場合、選択したブロックが消去処理されている必要がある。
（１）第２のデータレジスタ２３にデータを転送・保持
（２）第２のメモリセル領域ＭＣＡ２の選択と、書き換えモードでの動作開始を制御レジスタに設定
（３）書き込み動作
同じく、第２のメモリセル領域ＭＣＡ２内のメモリセルに、データを消去／書き込むする処理について説明する。
（ｃ）データの消去／書き込み処理の手順は、下記の（１）〜（４）のようになる。
（１）第２のデータレジスタ２３にデータを転送・保持
（２）第２のメモリセル領域ＭＣＡ２の選択と、消去／書き換えモードでの動作開始を制御レジスタに設定
（３）消去動作
（４）書き込み動作
図７に、メモリセル領域ＭＣＡ２内のメモリセルへの上記処理（ａ）〜（ｃ）のタイミングチャートを示す。図７の（ａ）において、参照符号７０１は第２のデータレジスタへデータを転送する期間であり、不揮発性メモリ処理実行中の期間内の７０２は第２のブロックＢＬＫ２を消去する期間である。図７の（ｂ）において、不揮発性メモリ処理実行中の期間内の７０３は第２のブロックＢＬＫ２にデータを書き込む期間である。
【００４５】
次に、本発明の目的である第１のメモリセル領域ＭＣＡ１内のメモリセルを更新すると同時に第２のメモリセル領域ＭＣＡ２内のメモリセルも更新する動作について説明する。
（ａ）第１のメモリセル領域ＭＣＡ１内のメモリセルを消去しながら、第２のメモリセル領域ＭＣＡ２内のメモリセルを消去する動作について説明する。
手順は、以下の（１）〜（４）のようになる。なお、データレジスタ２２，２３へのデータ転送は、第１のデータレジスタ２２への転送が先でも、第２のデータレジスタ２３へのデータ転送が先でも問題がない。
（１）第１のデータレジスタ２２にデータを転送・保持（ブロック指定のみ有効）
（２）第２のデータレジスタ２３にデータを転送・保持（ブロック指定のみ有効）
（３）第１のメモリセル領域ＭＣＡ１と第２のメモリセル領域ＭＣＡ２の選択と、消去モードでの動作開始を制御レジスタに設定
（４）消去動作
（ｂ）第１のメモリセル領域ＭＣＡ１のメモリセルを書き込みしながら、第２のメモリセル領域ＭＣＡ２のメモリセルを書き込みする動作について説明する。
手順は、以下の（１）〜（４）のようになる。ただし、この場合、選択したブロックが消去処理されている必要がある。なお、データレジスタ２２，２３へのデータ転送は、第１のデータレジスタ２２への転送が先でも、第２のデータレジスタ２３へのデータ転送が先でも問題がない。
（１）第１のデータレジスタ２２にデータを転送・保持
（２）第２のデータレジスタ２３にデータを転送・保持
（３）第１のメモリセル領域ＭＣＡ１と第２のメモリセル領域ＭＣＡ２の選択と、書き換えモードでの動作開始を制御レジスタに設定
（４）書き込み動作
（ｃ）第１のメモリセル領域ＭＣＡ１を消去／書き込みしながら、第２のメモリセル領域ＭＣＡ２を消去／書き込みする動作について説明する。
手順は、以下の（１）〜（５）のようになる。なお、データレジスタ２２，２３へのデータ転送は、第１のデータレジスタ２２への転送が先でも、第２のデータレジスタ２３へのデータ転送が先でも問題がない。
（１）第１のデータレジスタ２２にデータを転送・保持
（２）第２のデータレジスタ２３にデータを転送・保持
（３）第１のメモリセル領域ＭＣＡ１と第２のメモリセル領域ＭＣＡ２の選択と、消去モードでの動作開始を制御レジスタに設定
（４）消去動作
（５）書き込み動作
図８に、上記処理（ａ）〜（ｃ）のタイミングチャートを示す。図８において、参照符号６０１及び７０１は、それぞれ第１及び第２のデータレジスタへデータ転送する期間、６０２及び７０２は、それぞれ第１及び第２のブロックＢＬＫ１及びＢＬＫ２を消去する期間、６０３及び７０３は、それぞれ第１及び第２のブロックＢＬＫ１及びＢＬＫ２にデータを書き込む期間である。図８からも分かるとおり、第１のメモリセル領域ＭＣＡ１内のメモリセルに対する消去処理の期間６０２及び書き込み処理の期間６０３と、第２のメモリセル領域ＭＣＡ２内のメモリセルに対する消去７０２処理の期間および書き込み処理の期間７０３が全て同時に行なわれている。
【００４６】
本実施例では、動作モードの選択と動作の起動を同時に行なうような例を説明しているが、同時である必要はなく、動作の機能の前に動作モードが設定されていればよい。
【００４７】
また、本実施例では、詳細な説明をしないが、応用によっては、第１のメモリセル領域ＭＣＡ１のメモリセルを消去しながら第２のメモリセル領域ＭＣＡ２内のメモリセルを消去／書き込みすることや、その逆に第１のメモリセル領域ＭＣＡ１内のメモリセルを消去／書き込みながら第２のメモリセル領域ＭＣＡ２内のメモリセルを消去するような動作の実現も容易である。
【００４８】
上記のような更新処理を行い更新したメモリセル領域ＭＣＡ１，ＭＣＡ２内のメモリセルのデータを読み出す場合について説明する。
【００４９】
読み出しは、ユニット単位に行なわれる。ブロックＢＬＫ１（０）、ＢＬＫ２（ｎ−１）を選択して、ブロックＢＬＫ１（０）、ＢＬＫ２（ｎ−１）のデータをメモリセルの出力５２，５３上に有効にして、その出力をリードバッファ２４，２５で１つのユニットを選択して、リードデータバス５０に出力する。最終的には、リードデータバス５０に接続されている外部装置に送られる。
【実施例２】
【００５０】
図２は、本発明に係る半導体装置の他の実施例を示す不揮発性メモリＥＥＰＲＯＭの構成図である。本実施例は、図１の実施例に、強制的に第１のメモリセル領域ＭＣＡ１内の第１のブロックのＢＬＫ１と第２のメモリセル領域ＭＣＡ２内の第２のブロックＢＬＫ２について、同じブロック番号ｎのものを選択する機能が追加されている。
【００５１】
この機能は、第２のメモリセル領域ＭＣＡ２内のブロックＢＬＫ２（ｎ−１）に与える選択信号を切り換える第２の切換え回路１１と切り換えのための第２の切換え制御信号６２を追加して、第２のブロックＢＬＫ２（ｎ−１）に与える第２のブロック選択信号３７に、第１のブロック選択信号３６を選択できるようにすればよい。
【００５２】
特に図示はしないが、第２の切換え回路１１と同じ機能の切換え回路を、第１のメモリセル領域ＭＣＡ１と第１のブロック選択回路２０との間に追加して、追加した切換え回路には、第１のブロック選択回路２０の出力と第２のブロック選択回路２１の出力を入力して、第２のメモリセル領域ＭＣＡ２に与えるブロック選択信号を選択することによって、第１のメモリセル領域ＭＣＡ１を第２のメモリセル領域ＭＣＡ２と同時に選択できる機能を追加することは、本実施例の構成を基本的に変えることなく応用することによって簡単に実現できる。
【００５３】
強制的に同じブロック番号のブロックを選択する場合に、第２の切り換え回路の制御信号６２は、第２の切り換え回路１１により、第２のブロック選択信号３７として第１のブロック選択信号３６を選択するように設定される。ただし、第１のメモリセル領域ＭＣＡ１と第２のメモリセル領域ＭＣＡ２に対する処理を同時に行なう場合に、この切り換えが有効になる。ここで、第２の切換え信号６２は、内部の制御回路７が備えている制御レジスタにおいて生成しても何ら問題はない。
【００５４】
また、本実施例では、第２の切り換え回路１１を、第２のメモリセル領域ＭＣＡ２内のブロックＢＬＫ２（ｎ−１）に対する第２のブロック選択信号３７を選択するために使用している。同じ機能を実現するために、特に図示しないが、第２の切り換え回路１１を、第２のブロック選択回路２１に入力されるアドレスバス３３と、第１のブロック選択手段２０に入力されるアドレスバス３２とを切り換えるために使用して、第２のブロック選択回路２１の出力３０を直接第２のブロック選択信号３７として第２のメモリセル領域ＭＣＡ２に入力するような構成にしても、何ら問題はない。
【実施例３】
【００５５】
図３は、本発明に係る半導体装置のまた別の実施例を示す不揮発性メモリＥＥＰＲＯＭの構成図である。本実施例は、図３の実施例に、第２のメモリセル領域ＭＣＡ２の第２のブロックＢＬＫ２（ｎ−１）に与えるデータを、第１のメモリセル領域ＭＣＡ１の第１のブロックＢＬＫ１（０）に与えるデータから生成する機能が追加されている。本実施例は、ＥＥＰＲＯＭ１０上に記憶するデータに対してエラー検出コード等の補助データをＥＥＰＲＯＭ内で自動的に追加することができる。
【００５６】
この機能を実現するために、第２のメモリセル領域ＭＣＡ２に与えるデータ４３を切り換える第１の切換え回路１７および切り換えを指示するための第１の切換え信号６１、および、第１のメモリセル領域ＭＣＡ１に与えられるデータから補助データ４４を生成する第１の符号生成回路１２と、第１のメモリセル領域ＭＣＡ１の出力５０から補助データ５１を生成する第２の符号生成回路１４が追加されている。
【００５７】
本実施例では補助データを第１のデータレジスタ２２に転送するデータから生成する場合について記載してある。特に図示はしないが、補助データを第１のデータレジスタ２２の出力４２から生成しても何ら問題はない。
【００５８】
第１の切換え回路１５は、第２のデータレジスタ２３の出力４１と第１の符号生成回路１２の出力４４を切り換えて、第２のデータ線４３として出力する。
【００５９】
第２のメモリセル領域ＭＣＡ２の第２のブロックＢＬＫ２（ｎ−１）に第１の符号生成回路で生成した補助データを与える場合、第１の切り換え信号６１は、第１の符号生成回路１２の出力４４を選択するように設定される。
【００６０】
ここで、切換え信号６１は、内部の制御回路７において生成しても何ら問題はない。ただし、補助データを選択した場合には、第１のブロックＢＬＫ１（０）と第２のブロックＢＬＫ２（ｎ−１）は、同じブロック番号を選択する方が好ましい。したがって、第２の切り換え回路１１に与えられる切り換え信号は、第１の切り換え信号と第２の切り換え信号の論理和したものが与えられても、問題はない。
【００６１】
データを読み出す場合、第１のメモリセル領域ＭＣＡ１から読み出したデータから第２の符号生成回路１４にて補助データを生成する。この機能は、エラー検査を行なうような場合に使用され、第２の符号生成回路の出力５１と第２のメモリセル領域ＭＣＡ２から読み出したデータと比較される。本実施例では、第１のメモリセル領域ＭＣＡ１のデータをユニット単位で順次読み出すときに補助データを生成するようになっている。特に図示はしないが、第１のメモリセル領域ＭＣＡ１の出力５２から直接生成しても、何ら問題はない。
【００６２】
通常は、第１の符号生成回路１２と第２の符号生成回路１４が組み合わされて使用される。第１の符号生成回路１２においてエラー検出データを生成し、第２の符号生成回路１４において、第１の符号生成回路１２で生成したエラー検出コードに対するエラー検査用データを生成する。
【００６３】
本実施例では、エラー検出データについて説明したが、エラー訂正コードについても、全く同じ構成となり、全く問題はない。
【００６４】
上記した本明細書中において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次の通りである。すなわち、本発明によって２つのメモリセルに分割された不揮発性メモリに、２つのメモリセルの同じまたは異なったブロック番号のブロックを同時に更新（消去、書き込み、書き換え）できる機能を実現できる。
【００６５】
特に、補助情報にエラー検出／訂正コードを採用すると、メモリ使用効率が低下せず、処理時間の増大（不揮発性メモリのアクセス回数の増加）が無く、使用内容／方法の制限も受けないで、不揮発性メモリに記憶する情報の信頼性が向上した不揮発性メモリを実現できる。
【００６６】
本発明に係る半導体集積回路装置は、ブロック単位の消去／書き込みが可能な不揮発性メモリ、特にＲＦＩＤ（Radio Frequency IDentification）関連製品に応用されるＥＥＰＲＯＭ等に好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る半導体装置の一実施例を示す不揮発性メモリの構成図。
【図２】本発明に係る半導体装置の他の実施例を示す不揮発性メモリの構成図。
【図３】本発明に係る半導体装置の更に他の実施例を示す不揮発性メモリの構成図。
【図４】本発明に係る半導体装置である不揮発性メモリのメモリセルの構成の一例を示す図。
【図５】本発明に係る半導体装置である不揮発性メモリの内部に割り当てられるアドレス空間の一例を示す図。
【図６】本発明に係る半導体装置である不揮発性メモリの内部処理のタイミングチャートの一例を示す図。
【図７】本発明に係る半導体装置である不揮発性メモリの内部処理のタイミングチャートの一例を示す図。
【図８】本発明に係る半導体装置である不揮発性メモリの内部処理のタイミングチャートの一例を示す図。
【図９】従来の不揮発性メモリの構成の一例を示す図。
【図１０】従来の不揮発性メモリのメモリセルの構成の一例を示す図。
【図１１】従来の不揮発性メモリのメモリセルのブロックの構成の一例を示す図。
【図１２】従来の不揮発性メモリのメモリセルの一例を示す図。
【図１３】図１２に示すメモリセルのアドレス空間の一例を示す図。
【図１４】従来の不揮発性メモリのメモリセルのデータ配置の一例を示す図。
【図１５】図１４に示すメモリセルのアドレス空間の一例を示す図。
【符号の説明】
【００６８】
１０，１００…ＥＥＰＲＯＭ、６…昇圧回路、７…制御回路、８…デコーダ、１１…第２の切換え回路、１２…第１の符号生成回路、１４…第２の符号生成回路、１５…第１の切換え回路、２０…第１のブロック選択回路、２１…第２のブロック選択回路、２２…第１のデータレジスタ、２３…第２のデータレジスタ、２４…第１のリードバッファ、２５…第２のリードバッファ、２６…第１のユニット選択回路、２７…第２のユニット選択回路、３０…第２のブロック選択回路出力、３１…アドレスバス（Ｗビット）、３２…アドレスバス（上位Ｗ−Ｘビット）、３３…アドレスバス（上位Ｗ−Ｙビット）、３４…アドレスバス（下位Ｘビット）、３５…アドレスバス（下位Ｙビット）、３６…第１のブロック選択信号、３７…第２のブロック選択信号、３８…第１のユニット選択信号、３９…第２のユニット選択信号、４０…ライトデータバス、４１…第２のデータレジスタ出力、４２…第１のデータ線、４３…第２のデータ線、４４…第１の符号生成回路の出力、５０…リードデータバス、５１…第２の符号生成回路の出力、５２…第１のメモリセル領域の出力、５３…第２のメモリセル領域の出力、６０…クロック信号、６１…第１の切換え信号、６２…第２の切換え信号、７０…制御バス、７１，７２…接続点、１０１…メモリセル領域、１０２…制御手段、１０３…昇圧手段、１０４，２０４…ブロック、１０５…データレジスタ、１０６…出力バッファ、１０７…ブロック選択手段、２０１…データ、２０２…エラー検出コード、５１１…制御レジスタに割り当てられたアドレス空間、５１２…第１のメモリセル領域に割り当てられたアドレス空間、５１３…第２のメモリセル領域に割り当てられたアドレス空間、６０１…第１のデータレジスタへデータ転送する期間、６０２…第１のブロックを消去する期間、６０３…第１のブロックにデータを書き込む期間、７０１…第２のデータレジスタへデータ転送する期間、７０２…第２のブロックを消去する期間、７０３…第２のブロックにデータを書き込む期間、ＢＬＫ１…第１のブロック、ＢＬＫ２…第２のブロック、ＣＬＫ…クロック、ＭＣＡ…メモリセル領域、ＭＣＡ１…第１のメモリセル領域、ＭＣＡ２…第２のメモリセル領域、Ｕ１，Ｕ２…ユニット。
【図１】
2006190370.tif 000003
【図２】
2006190370.tif 000004
【図３】
2006190370.tif 000005
【図４】
2006190370.tif 000006
【図５】
2006190370.tif 000007
【図６】
2006190370.tif 000008
【図７】
2006190370.tif 000009
【図８】
2006190370.tif 000010
【図９】
2006190370.tif 000011
【図１０】
2006190370.tif 000012
【図１１】
2006190370.tif 000013
【図１２】
2006190370.tif 000014
【図１３】
2006190370.tif 000015
【図１４】
2006190370.tif 000016
【図１５】
2006190370.tif 000017