(57)【要約】【課題】  ＭＩＭ構造の容量素子の形成にあたり、表面が凹凸を有する下部電極の形成に際して高温の熱処理を必要としない半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、下部電極２０を形成する工程が、容量素子収容孔１８の表面に４００℃の基板温度でスパッタ法によってＣｏを堆積し、表面に凹凸を有するＣｏ膜１９を形成する工程と、Ｃｏ膜１９を覆って窒化チタンから成る下部電極２０を形成する工程とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置において、
前記下部電極が、絶縁層の表面に島状に離散して形成されたＣｏ膜と、該Ｃｏ膜を覆って形成された金属又は金属化合物から成ることを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜が、Ａｌ２Ｏ３膜又はＨｆＯ２膜を含んで構成される、請求項１に記載の半導体装置。
【請求項３】
順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置の製造方法において、前記下部電極を形成する工程が、
絶縁層の表面に５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成する工程と、
前記Ｃｏ膜を覆って金属又は金属化合物から成る下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記Ｃｏ膜を形成する工程を、４５０℃以下の基板温度でスパッタ法で行う、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記Ｃｏ膜を形成する工程を、３５０℃以上の基板温度で行う、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記Ｃｏ膜を形成する工程は、前記Ｃｏ膜を島状に離散して形成する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜を形成する工程が、Ａｌ２Ｏ３膜又はＨｆＯ２膜を堆積する工程を含む、請求項３〜６の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、半導体装置にＭＩＭ型の容量素子を形成する技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random-Access Memory）などの半導体装置では、メモリセルに容量素子が用いられる。容量素子では、情報として蓄積された電荷が時間と共に減少するため、情報を維持するためには、これを定期的に書き換える必要がある。ここで、容量素子の容量が大きいほど多くの電荷を蓄えられるので、情報の書換えに必要な時間の間隔を長くでき、消費電力が少ない半導体装置が得られる。
【０００３】
近年、素子の高集積化に伴って、個々の容量素子に許容される容積が縮小され、必要な容量を確保することが困難になっている。小さな容積で大きな容量を得る技術として、容量絶縁膜を金属電極とシリコン電極とで挟んだＭＩＳ（Metal Insulator Semiconductor）構造の容量素子において、シリコン電極の表面にＨＳＧ（Hemi-Spherical-Grain）を形成することによって、容量素子の表面積を拡大する方法が実用化されている。
【０００４】
図７に、下部電極の表面にＨＳＧを形成したＭＩＳ構造の容量素子を備える半導体装置の断面を示す。半導体装置３０は、ｐ型の単結晶シリコン基板１１を備える。シリコン基板１１の表面近傍には、素子形成領域を区画して、酸化シリコンから成る素子分離領域１２が形成されている。素子形成領域では、シリコン基板１１上にトランジスタのゲート電極（図示なし）が形成され、ゲート電極の両脇のシリコン基板１１の表面近傍にトランジスタのｎ型ソース・ドレイン領域１３が形成されている。ゲート電極を覆ってシリコン基板１１上に、酸化シリコンから成る層間絶縁膜１５、及び窒化シリコンから成る層間絶縁膜１６が順次に形成されている。
【０００５】
層間絶縁膜１６及び層間絶縁膜１５を貫通して、ソース・ドレイン領域１３に達するコンタクト孔１４ａが形成され、コンタクト孔１４ａを埋め込んでコンタクト電極１４が形成されている。
【０００６】
コンタクト電極１４及び層間絶縁膜１６上には、酸化シリコンから成る層間絶縁膜１７が成膜されている。層間絶縁膜１７を貫通して、コンタクト電極１４及びコンタクト電極１４近傍の層間絶縁膜１６を露出させる容量素子収容孔１８が形成されている。容量素子収容孔１８の側面１８ａ及び底面１８ｂには、シリコンから成る下部電極３１が形成され、下部電極３１の表面にはＨＳＧが形成されている。
【０００７】
下部電極３１の表面を覆って窒化シリコン層３２が形成され、窒化シリコン層３２の表面及び層間絶縁膜１７上に連続して、Ｔａ２Ｏ５（酸化タンタル）層３３が形成されている。窒化シリコン層３２は、下部電極３１を構成するシリコンの表面酸化を抑制する目的で形成され、窒化シリコン層３２及びＴａ２Ｏ５層３３は容量絶縁膜３４を構成する。容量絶縁膜３４の表面にＴｉＮから成る上部電極３５が形成されている。下部電極３１、容量絶縁膜３４、及び上部電極３５は、半導体装置３０の容量素子を構成する。下部電極３１を構成するシリコンの表面にＨＳＧが形成されることによって、下部電極３１の表面積を拡大して、容量素子の容量を増大させることが出来る。なお、ＨＳＧは、ＰＨ３雰囲気中で基板温度が７００℃程度の熱処理によって、良好な形状に形成される。
【０００８】
ところで、次世代の半導体装置では、容量素子に許容される容積が更に縮小されるため、より小さな容積で所要の容量を確保する必要がある。しかし、半導体装置３０では、容量素子の形成に際して、リーク電流の低減を目的とする、ＮＨ３雰囲気中の基板温度が７００℃以上のＲＴＮ（Rapid Thermal Nitridation）が必須であり、このＲＴＮの際に、下部電極３１の表面に除去が困難な酸化シリコン層が形成される問題があった。この場合、Ｔａ２Ｏ５層３３を薄く形成しても、誘電率が比較的低い酸化シリコン層がＴａ２Ｏ５層３３に対して直列に形成されるため、容量絶縁膜の薄膜化に障害となり、所要の容量を確保することが困難である。
【０００９】
そこで、酸化シリコン層のような低誘電率膜が形成されない容量素子として、容量絶縁膜を金属電極で挟んだＭＩＭ（Metal Insulator Metal）構造の容量素子が検討されている。
【００１０】
図８に、ＭＩＭ構造の容量素子を有する従来の半導体装置の一例を示す。半導体装置４０は、容量素子の構成が異なることを除いては、図７に示した半導体装置３０と同様の構成を有している。半導体装置４０では、容量素子の下部電極４１は、略平坦な表面を有するＴｉＮで構成されている。容量絶縁膜４２は、下部電極４１の表面及び層間絶縁膜１７上に連続して形成された酸化アルミニウム（Ａｌ２Ｏ３）で構成されている。
【００１１】
半導体装置４０では、図７に示した半導体装置３０のように下部電極の表面に低誘電率膜が形成されないため、所望の薄膜化が達成できるものの、半導体装置３０と異なり下部電極の表面が平坦であるため、十分な表面積が得られず、所要の容量を確保するには不十分である。
【００１２】
上記に対して、特許文献１は、下部電極に導電性金属酸化膜や金属膜等の材料を用い、表面が凹凸を有する下部電極を形成することを提案している。同特許文献によれば、表面が凹凸を有する下部電極は、これらの材料をスパッタ法により５００〜６００℃の基板温度で堆積し、又は、これらの材料を３００〜４００℃程度の基板温度で堆積した後、６００〜７００℃程度の基板温度のアニールを行うことによって、形成されるものとしている。
【特許文献１】特開２０００−３５７７８３号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、次世代の半導体装置では、より微細で且つ高い性能を有する半導体メモリを形成するために、容量素子の形成に際して、既に形成されたトランジスタの性能に影響を与える高温の熱処理をできるだけ避けることが望まれる。しかし、特許文献１によれば、表面が凹凸を有する下部電極の形成に際して、基板温度が５００℃を超える高温の熱処理を経ることが不可欠であるため、トランジスタの性能への影響を十分に抑えることが出来ない。
【００１４】
本発明は、上記に鑑み、ＭＩＭ構造の容量素子を備え、表面が凹凸を有する下部電極の形成に際して高温の熱処理を必要としない半導体装置及びその製造方法を提供し、これによって、より微細で且つ高い性能を有する半導体メモリの製造を可能とすることを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る半導体装置は、順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置において、
前記下部電極が、絶縁層の表面に島状に離散して形成されたＣｏ膜と、該Ｃｏ膜を覆って形成された金属又は金属化合物から成ることを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法は、順次に形成された下部電極、容量絶縁膜、及び上部電極を有する容量素子を備える半導体装置の製造方法において、前記下部電極を形成する工程が、
絶縁層の表面に５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成する工程と、
前記Ｃｏ膜を覆って金属又は金属化合物から成る下部電極を形成する工程と
を有することを特徴とする。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、絶縁層の表面に島状に離散して形成されたＣｏ膜の形状が反映されることによって、金属又は金属化合物の表面が凹凸に形成される。これによって、下部電極の表面積を拡大して、容量素子の容量を効果的に増大させることが出来る。
【００１８】
本発明に係る半導体装置の好適な実施態様では、前記容量絶縁膜が、高い誘電率を有するＡｌ２Ｏ３膜又はＨｆＯ２膜を含んで構成されることによって、容量素子の容量を更に増大させることが出来る。Ａｌ２Ｏ３膜及びＨｆＯ２膜は、ＣＶＤ法などにより何れも５００℃程度以下の低い基板温度で成膜できるので、既に形成されたトランジスタの特性への影響を抑えることが出来る。
【００１９】
本発明に係る半導体装置の製造方法によれば、５００℃未満の基板温度でＣｏを堆積し、表面に凹凸を有するＣｏ膜を形成することによって、容量素子の電極の表面積を拡大しつつ、且つ既に形成されたトランジスタへの影響を抑えることが出来る。
【００２０】
本発明に係る半導体装置の製造方法の好適な実施態様では、前記Ｃｏ膜を形成する工程を、４５０℃以下の基板温度でスパッタ法で行うことによって、既に形成されたトランジスタへの影響を更に抑えることが出来る。
【００２１】
本発明に係る半導体装置の製造方法の好適な実施態様では、前記Ｃｏ膜を形成する工程を、３５０℃以上の基板温度で行う。この場合、更に好ましくは、前記Ｃｏ膜を形成する工程は、膜厚等の条件を調節することによって、前記Ｃｏ膜を島状に離散して形成する。
【発明を実施するための最良の形態】
【００２２】
本発明者は、本発明に先立って、ＭＩＭ構造の容量素子において容量を増大させる検討を行い、下部電極の下地となる酸化シリコン等の絶縁膜上にＣｏ（コバルト）を５００℃未満の基板温度で堆積した場合に、表面に凹凸を有するＣｏ膜が形成されることを見出した。このようなＣｏ膜を下部電極又は下部電極の一部とすれば、Ｃｏ膜の表面形状が反映されることによって、電極の面積を拡大できる。
【００２３】
酸化シリコン上にＣｏの堆積を行った際の電子顕微鏡写真を、図９に示す。同図において、酸化シリコン層に容量素子収容孔を模した、深さが約１μｍで径が約0.5μｍの略円筒形の溝を形成し、スパッタ法により酸化シリコン層の表面に対してＣｏの堆積を行った。同図（ａ）〜（ｃ）は、基板温度を室温（２５℃）、２００℃、及び４００℃に設定した際の様子をそれぞれ示している。これらの図において、Ｃｏ膜の表面に凹凸が形成されている。特に、図９（ｃ）では、図９（ａ）、（ｂ）に比して凹凸の起伏が極めて大きく形成されていると共に、膜が島状に離散して不連続に形成されている。島状のＣｏ膜は、高さが30ｎｍで、粒径が15〜80ｎｍ、隣接するＣｏ膜間の間隔が2〜15ｎｍである。
【００２４】
更に実験を行った結果、基板温度が３５０℃以上で、Ｃｏ膜が不連続に形成されることが判った。Ｃｏ膜の表面に凹凸が形成されるのは、Ｃｏに凝集作用が働いているためであり、温度の上昇に伴ってＣｏ膜が不連続になるのは、その凝集作用が強くなるためと考えられる。
【００２５】
本発明者は、上記知見に鑑み、ＭＩＭ構造の容量素子の形成に際して、５００℃未満の基板温度で、下部電極の下地となる絶縁層上に表面に凹凸が形成されたＣｏ膜を形成し、このＣｏ膜を含む下部電極を形成することによって、電極の面積を拡大し、容量素子の容量を増大することとした。また、基板温度を３５０℃以上にすることによって、島状に離散したＣｏ膜を形成し、下部電極の面積を効果的に拡大することとした。なお、既に形成されているトランジスタへの影響を更に抑えるために、Ｃｏ堆積時の基板温度を更に４５０℃以下に設定することが好ましい。
【００２６】
以下、図面を参照し、本発明に係る実施形態に基づいて、本発明を更に詳細に説明する。図１に、本発明の一実施形態に係る半導体装置を、ソース・ドレイン領域が並ぶ方向に沿って見た横断面で示す。半導体装置１０は、ＭＩＭ構造の容量素子を備える半導体装置であって、ｐ型の単結晶シリコン基板１１を備える。シリコン基板１１の表面近傍には、素子形成領域を区画して、酸化シリコンから成る素子分離領域１２が形成されている。素子形成領域では、シリコン基板１１上にトランジスタのゲート電極（図示なし）が形成され、ゲート電極の両脇のシリコン基板１１の表面近傍にトランジスタのｎ型ソース・ドレイン領域１３が形成されている。ゲート電極を覆ってシリコン基板１１上に、酸化シリコンから成る層間絶縁膜１５、及び窒化シリコンから成る層間絶縁膜１６が順次に形成されている。
【００２７】
層間絶縁膜１６及び層間絶縁膜１５を貫通して、ソース・ドレイン領域１３に達するコンタクト孔１４ａが形成され、コンタクト孔１４ａを埋め込んでポリシリコンから成るコンタクト電極１４が形成されている。
【００２８】
コンタクト電極１４及び層間絶縁膜１６上に、酸化シリコンから成る層間絶縁膜１７が成膜されている。層間絶縁膜１７を貫通して、コンタクト電極１４及びコンタクト電極１４近傍の層間絶縁膜１６を露出させる容量素子収容孔１８が形成されている。容量素子収容孔１８の側面１８ａには凸状のＣｏ膜１９が、島状に離散して形成されている。Ｃｏ膜１９を覆って容量素子収容孔１８の側面１８ａ及び底面１８ｂにＴｉＮから成る下部電極２０が形成されている。下部電極２０とコンタクト電極１４との間には、コバルトシリサイド層２１が形成されている。
【００２９】
下部電極２０の表面及び層間絶縁膜１７上に連続して、酸化アルミニウム（Ａｌ２Ｏ３）から成る容量絶縁膜２２が成膜されている。容量絶縁膜２２の表面にＴｉＮから成る上部電極２３が形成されている。下部電極２０、容量絶縁膜２２、及び上部電極２３は、半導体装置１０の容量素子を構成する。
【００３０】
本実施形態の半導体装置によれば、容量素子収容孔の側面１８ａに島状に離散して形成されたＣｏ膜１９の凸形状が反映されることによって、下部電極２０の表面が凹凸に形成される。これによって、下部電極２０及び上部電極２３の表面の面積を拡大して、容量素子の容量を効果的に増大させることが出来る。
【００３１】
図２〜６に、半導体装置１０を製造する製造段階を順次に示す。先ず、ｐ型の単結晶シリコン基板１１の表面近傍に酸化シリコンから成る素子分離領域１２を形成することによって、素子形成領域を区画する。素子形成領域で、シリコン基板１１上にトランジスタのゲート電極（図示なし）を形成した後、ゲート電極両脇のシリコン基板１１の表面近傍にトランジスタのｎ型ソース・ドレイン領域１３を形成する。次いで、公知のＣＶＤ法により、ゲート電極を覆って全面に、酸化シリコンから成る層間絶縁膜１５、及び窒化シリコンから成る層間絶縁膜１６を順次に成膜する。引き続き、リソグラフィ及びドライエッチングにより、層間絶縁膜１５及び層間絶縁膜１６を貫通し、ソース・ドレイン領域１３の一部を露出させるコンタクトホール１４ａを形成する。
【００３２】
次いで、公知のＣＶＤ法により、コンタクトホール１４ａの内部を埋め込んで、導電材としてポリシリコンを堆積する。導電材には、アモルファスシリコンを用いることも出来る。引き続き、ドライエッチング又はＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜１６上のポリシリコンを除去し、コンタクトホール１４ａの内部にポリシリコンを残すことにより、ソース・ドレイン領域１３に接続されるコンタクト電極１４を形成する。
【００３３】
次いで、コンタクト電極１４を覆って層間絶縁膜１６上に、酸化シリコンから成る層間絶縁膜１７を成膜する。引き続き、リソグラフィ及びドライエッチングにより、層間絶縁膜１７を貫通し、コンタクト電極１４の表面を露出させる容量素子収容孔１８を形成する（図２）。
【００３４】
次いで、圧力が2ｍTorrのＡｒ雰囲気中で、基板温度を４００℃に保った状態で、スパッタ法によりＣｏを100nmの膜厚となるように堆積する。この堆積条件において、容量素子収容孔の側面１８ａでは、島状に離散した凸状のＣｏ膜１９が形成される。層間絶縁膜１７上では、堆積の初期においてはＣｏ膜１９は島状に離散して形成されるものの、容量素子収容孔の側面１８ａよりも厚く短時間に堆積されるため、堆積に伴って島が相互に繋がり、連続したＣｏ膜１９に形成される。コンタクト電極１４を構成するシリコンの表面では、堆積されたＣｏは凝集せずに、部分的又は全体的にコバルトシリサイド層１８が形成される（図３）。
【００３５】
一般的に、孔を有する膜上にスパッタ法で堆積を行う場合には、孔の内部よりも膜の表面において厚く堆積される。従って、Ｃｏ膜を島状に形成するための最適な膜厚は、堆積を行う場所、孔の形状、スパッタ法における被覆性能や堆積速度等の条件に基づいて決定する。
【００３６】
次いで、図４に示すように、リソグラフィ等により、容量素子収容孔１８の内部に選択的にレジスト２４を充填する。引き続き、ドライエッチングにより、層間絶縁膜１７上のＣｏ膜１９を除去する。Ｃｏ膜１９の除去は、ウエットエッチングにより行うことも出来る。更に、図５に示すように、容量素子収容孔１８の内部のレジスト２４を除去する。
【００３７】
次いで、基板を５００℃に加熱し、ＴｉＣｌ４(四塩化チタン)を用いたＣＶＤ法により、ＴｉＮを成膜する。成膜されたＴｉＮの表面は、Ｃｏ膜１９の凸形状が反映されることによって、凹凸に形成される。引き続き、リソグラフィ及びドライエッチングにより、層間絶縁膜１７上のＴｉＮを除去し、容量素子収容孔１８の内部にＴｉＮを残すことによって、下部電極２０を形成する（図６）。
【００３８】
次いで、基板を４５０℃に加熱し、ＴＭＡ（トリメチルアルミニウム）を用いたＣＶＤ法により、Ａｌ２Ｏ３から成る容量絶縁膜２２を成膜する。引き続き、下部電極２１の形成の際と同様の方法で、容量絶縁膜２２の表面にＴｉＮから成る上部電極２３を成膜する。Ｃｏ膜１９は、５００℃以上の耐熱性を有し、電極や容量絶縁膜の成膜に際して形状変化等を生じない。更に、リソグラフィ及びドライエッチングにより、容量絶縁膜２２及び上部電極２３のパターニングを行う。これによって、図１に示したＭＩＭ構造の容量素子を備える半導体装置１０を完成する。
【００３９】
本実施形態の半導体装置の製造方法によれば、島状に離散するＣｏ膜１９を４００℃の基板温度で形成することによって、容量素子の形成に必要な基板温度を５００℃未満に抑えることが出来る。従って、下部電極２０及び上部電極２３の面積を拡大しつつ、既に形成されたトランジスタへの影響を抑えることが出来る。
【００４０】
なお、本実施形態では、下部電極２０の形成に先立ってＣｏ膜１９を形成したが、凝集などによって表面に凹凸が形成される材料であれば他の材料を形成しても構わない。好ましくは、５００℃以下の基板温度で表面に凹凸が形成され、且つ５００℃以上の耐熱性を有する材料を用いる。容量絶縁膜には、Ａｌ２Ｏ３膜以外にもＨｆＯ２（酸化ハーフニューム）膜を用いることが出来る。ＨｆＯ２膜は、基板を３００℃に加熱し、TemaＨｆ（テトラキスエチルメチルアミノハーフニューム）を用いたＣＶＤ法により成膜することが出来る。
【００４１】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】実施形態の半導体装置を製造方法について、一製造段階を示す断面図である。
【図３】実施形態の半導体装置を製造方法について、図２に後続する製造段階を示す断面図である。
【図４】実施形態の半導体装置を製造方法について、図３に後続する製造段階を示す断面図である。
【図５】実施形態の半導体装置を製造方法について、図４に後続する製造段階を示す断面図である。
【図６】実施形態の半導体装置を製造方法について、図５に後続する製造段階を示す断面図である。
【図７】従来のＭＩＳ構造の半導体装置の構成を示す断面図である。
【図８】従来のＭＩＭ構造の半導体装置の構成を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、酸化シリコン膜上及び孔の内部に、室温、２００℃、及び４００℃の基板温度でＣｏを堆積した際の電子顕微鏡写真をそれぞれ示す図である。
【符号の説明】
【００４３】
１０：半導体装置
１１：シリコン基板
１２：素子分離領域
１３：ソース・ドレイン領域
１４：コンタクト電極
１４ａ：コンタクト孔
１５：層間絶縁膜
１６：層間絶縁膜
１７：層間絶縁膜
１８：容量素子収容孔
１８ａ：（容量素子収容孔の）側面
１８ｂ：（容量素子収容孔の）底面
１９：Ｃｏ膜
２０：下部電極
２１：コバルトシリサイド層
２２：容量絶縁膜
２３：上部電極
２４：保護レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006190765.tif 000008
【図７】
2006190765.tif 000009
【図８】
2006190765.tif 000010
【図９】
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