(57)【要約】【課題】  マイコン等の入出力端子を多数有する半導体装置の出荷検査を行う際には、多くの時間と高価な設備が必要であった。【解決手段】  本発明の半導体装置は、半導体装置の入出力端子に接続されるバッファ回路と、前記バッファ回路の入出力状態を切り替えるバッファモード切り替え信号を出力するテスト制御回路と、前記テスト制御回路に接続されるテスト端子とを備え、テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有している。これにより、半導体装置は内部にテスト用の内部ＲＯＭ及びその命令コードを必要としない。つまり、半導体装置の設計の簡素化とテスト時間の短縮及び簡素化が可能である。【選択図】図１
2006201005.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の入出力端子に接続されるバッファ回路と、
前記バッファ回路の入出力状態を切り替えるバッファモード切り替え信号を出力するテスト制御回路と、
前記テスト制御回路に接続されるテスト端子とを備え、
テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有する半導体装置。
【請求項２】
前記テスト制御回路は、前記テストモード時に前記バッファモード切り替え信号と前記ショート検出信号とを出力すると共に半導体装置の内部回路の動作を停止させる内部モード切り替え信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バッファ回路はテストモード時に出力モードとされ、前記ショート検出信号を出力することを特徴とする請求項１及び２に記載の半導体装置。
【請求項４】
前記ショート検出信号生成回路は前記テスト信号から第１のショート検出信号と第２のショート検出信号とを生成し、前記第２のショート検出信号は前記第１のショート検出信号を反転した信号であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
隣接する端子間のショート検出テストを行う際に、テストを行う端子に接続される前記バッファ回路は前記第１のショート検出信号または前記第２のショート検出信号を出力する状態とされることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置は複数の端子に対応する複数のバッファ回路を有しており、前記バッファ回路の所定のバッファ回路には前記第１のショート検出信号が与えられ、前記所定のバッファ回路と隣接する他のバッファ回路には前記第２のショート検出信号が与えられることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置はマイコンであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
バッファモード切り替え信号に基づいて少なくとも第１の入出力バッファおよび該第1の入出力バッファに隣接する第２の入出力バッファを出力バッファモードに設定し、
当該半導体装置のテスト端子から入力されるテスト信号に基づいて第１のショート検出信号と第２のショート検出信号とを生成し、
前記第１の入出力バッファに前記第１のショート検出信号を入力し、
前記第２の入出力バッファに前記第２のショート検出信号を入力し、
前記第１の入出力バッファに対応する第１の入出力端子あるいは前記第２の入出力バッファに対応する第２の入出力端子のレベルに基づいて隣接端子間のショート検出を行う半導体装置のテスト方法。
【請求項９】
前記第１の入出力バッファおよび第２の入出力バッファは、前記テスト信号に基づいて出力モードとされることを特徴とする請求項９記載の半導体装置のテスト方法。
【請求項１０】
前記第２のショート検出信号は、前記第１のショート検出信号を反転させた信号であることを特徴とする請求項８記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置とそのテスト装置及びテスト方法に関するものであり、例えば入出力端子を多数有する半導体装置を効率よくテストするための半導体装置とそのテスト装置及びテスト方法に関する。
【背景技術】
【０００２】
近年、半導体装置（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、特にマイコン等の機能は複雑化しており、その出荷検査工程も複雑になってきている。出荷検査工程の複雑化は、検査時間の増大を招き、これがコストアップの原因となっている。そこで、その出荷検査工程を簡単にし、検査の時間を短縮する要求が高まってきている。その出荷検査工程での１つに隣接端子間ショート検出テストがある。ＩＣの内部構造は複雑になってきており、様々な条件によりＩＣ内部の配線がショートする可能性がある。例えば、ＩＣの製造工程で配線間に塵が付着したり、ＩＣの出荷後に経年変化によってＩＣ内部の配線がショートをしたりする。この配線ショートが入出力バッファ部で起きた場合、ＩＣの外部からの信号による検査で発見するのは困難である。そのため、入出力バッファ部を出力モードにし、ＩＣ内部で信号を生成し、端子から信号を出力して検査する必要がある。また、このような配線のショートは隣接する入出力バッファ間で起こる確率が極めて高い。この配線間のショートを十分に保障するためには、ＩＣの通常使用状態とは異なる条件でテストを行わなければならない。
【０００３】
そこで、隣接端子間ショート検出テストを簡単化する技術が特許文献１に示されている。しかしながら、特許文献１に示す方法によっても、マイコン等の複雑な機能を持つＩＣでは入出力バッファのモード切り替えに多くのテスト時間を必要とするため、出荷検査工程の簡単化は困難であった。
【０００４】
従来、マイコンなどで入力モードと出力モードが切り替え可能な端子に対して隣接端子間ショート検出テストを行う際には、専用のテストパターンが必要である。特に測定するＩＣの端子がテスターから命令を挿入する端子の場合は内部ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に予め用意された専用の命令コードを実行しなければならない。この命令コードを実行するためにはＩＣが安定動作するまでの安定時間が必要になる。また、ＩＣ内部にテスト用内部ＲＯＭエリアとその制御回路、さらに専用テストパターンを準備しなければならない。このため、テスト時間の増加とコストアップの原因となっていた。
【特許文献１】特開２００３−７５５１１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、マイコン等の入出力端子を多数有する半導体装置の出荷検査を行う際には、多くの時間と高価な設備が必要であった。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体装置の入出力端子に接続されるバッファ回路と、前記バッファ回路の入出力状態を切り替えるバッファモード切り替え信号を出力するテスト制御回路と、前記テスト制御回路に接続されるテスト端子とを備え、テストモード時に、前記テスト端子に入力されるテスト信号に基づいて隣接端子間ショート検出テストを行うためのショート検出信号を生成し、前記ショート検出信号を前記バッファ回路に送信する前記テスト制御回路とを有している。これにより、半導体装置は内部にテスト用の内部ＲＯＭ及びその命令コードを必要としない。つまり、半導体装置の設計の簡素化とテスト時間の短縮及び簡素化が可能である。
【発明の効果】
【０００７】
本発明によれば、半導体装置の設計の容易化とテスト時間の短縮が可能である。
【発明を実施するための最良の形態】
【０００８】
実施の形態１
【０００９】
本発明の実施の形態１のＩＣ１０１とテスト装置１０２を図１に示す。まず、実施の形態１のＩＣ１０１とテスト装置１０２は被テスト物であるＩＣ１０１とテスト装置１０２上にテスト冶具１０３とＬＳＩテスターを有している。ＩＣ１０１は入出力端子ＮからＮ＋４、入出力バッファ回路１４１から１４５、テスト端子、テスト制御回路１５１を有している。
【００１０】
ＩＣ１０１の端子はそれぞれ対応するバッファ回路と接続されている。バッファ回路はＩＣ内部と接続されている。また、バッファ回路にはテスト制御回路１５１からバッファモード切り替え信号が配線１１１により入力される。さらにＮ番目、（Ｎ＋２）番目、（Ｎ＋４）番目のバッファ回路にはショート検出信号Ａが配線１１２によりテスト制御回路１５１から入力され、（Ｎ＋１）番目、（Ｎ＋３）番目のバッファ回路にはショート検出信号Ｂが配線１１３によりテスト制御回路１５１から入力されている。
【００１１】
バッファ回路の回路図を図２に示す。バッファ回路は入力バッファ２０１、出力バッファ２０２、セレクタ２０３を有している。セレクタ２０３はバッファモード切り替え信号に基づいて、ＩＣ内部からの信号あるいはショート検出信号のいずれかを選択し出力する回路である。このセレクタ２０３の出力信号は出力バッファ２０２を介してＩＣ１０１の端子から出力される。
【００１２】
テスト制御回路１５１はテスト端子と接続されており、そのテスト端子からのテスト信号と内部回路からのリセット信号及びリセットｂａｒ信号に対応してバッファモード切り替え信号、内部モード切り替え信号、ショート検出信号Ａ、ショート検出信号Ｂを出力する。リセット信号はＩＣの外部から入力される一般的な信号であり、ＩＣ内部の様々なブロックで使用される信号である。リセットｂａｒ信号はリセット信号の反転信号である。
【００１３】
テスト制御回路１５１の内部回路図を図３に示す。テスト制御回路１５１はショート検出信号生成回路３０１と、内部モード切り替え回路３０２と、バッファモード切り替え回路３０３とを有している。
【００１４】
ショート検出信号生成回路３０１は入力バッファ３１１とインバータ３１２を有している。入力バッファ３１１はテスト端子と接続されており、テスト端子から入力されるテスト信号をショート検出信号Ａとして出力する。インバータ３１２は入力バッファ３１１と接続されており、ショート検出信号Ａの反転したショート検出信号Ｂを出力する。
【００１５】
内部モード切り替え回路３０２はＡＮＤゲート３１３と立ち上がりエッジトリガ型のリセット付きＤフリップフロップ（Ｆ／Ｆ）３１４を有している。ＡＮＤゲート３１３は第１の入力と第２の入力と出力を有している。第１の入力は入力バッファ３１１と接続されており、第２の入力はＦ／Ｆ３１４のＱ'が接続されている。また、Ｆ／Ｆ３１４はＤＡＴ端子とＣＬＫ端子とＲＳＴ端子と出力端子Ｑと出力端子Ｑの反転出力端子Ｑ'を有している。ＤＡＴ端子はＡＮＤゲート３１３の出力と接続されており、ＣＬＫ端子にはリセットｂａｒ信号が入力されており、ＲＳＴ端子にはリセット信号が入力されている。出力端子Ｑから出力される信号は内部モード切り替え信号となる。
【００１６】
バッファモード切り替え回路３０３は立ち下がりエッジトリガ型のリセット付きフリップフロップ（Ｆ／Ｆ）３１５を有している。Ｆ／Ｆ３１５はＤＡＴ端子とＣＬＫ端子とＲＳＴ端子と出力端子Ｑと出力端子Ｑの反転出力端子Ｑ'を有している。ＤＡＴ端子はＦ／Ｆ２１４の出力が接続されており、ＣＬＫ端子は入力バッファ３１１と接続されており、ＲＳＴ端子にはリセット信号が入力されている。出力端子Ｑから出力される信号はバッファモード切り替え信号となる。
【００１７】
実施の形態１のテスト冶具１０３はＩＣの端子とテスト冶具１０３を接続する複数本のプローブ、ＬＳＩテスターとテスト冶具１０３を接続するテスターピン１３１から１３６を有している。
【００１８】
テスト冶具１０３の接続について説明する。テスト冶具はＩＣの端子とテスト冶具とを接続するためのプローブを有している。プローブの数はＩＣの端子の数と同じである。プローブはテスターピンと夫々接続されており、ＩＣの端子へ信号を入力又は出力できる状態になっている。
【００１９】
実施の形態１のＩＣ１０１の動作のタイミングチャートを図４に示す。以下、図４のタイミングチャートを参照しながら実施の形態１のＩＣとテスト装置の動作について説明する。
【００２０】
まず、テスト制御回路１５１の構成要素の動作について以下に説明する。入力バッファ３１１は、例えばヒステリシス付き入力バッファである。ＡＮＤゲート３１３は第１の入力と第２の入力を有し、その入力に対応した出力をする。つまり、第２の入力端子への入力がＬｏｗレベル（例えば、接地電位）であるとき、第１の入力端子への入力レベルに関わらず、Ｌｏｗベルを出力する。また、第２の入力端子への入力がＨｉｇｈレベル（例えば、電源電位）であるとき、第１の入力端子への入力レベルと同じ出力をする。立ち上がりエッジトリガ型のリセット付きＤフリップフロップは、ＣＬＫ端子への入力信号が立ち上がる時に、ＤＡＴ端子の状態を出力Ｑに出力し、出力Ｑの反転レベルを出力Ｑ'に出力する。また、ＲＳＴ端子にリセット信号が入力される。そのリセット信号の立ち上がりの時に出力ＱをＬｏｗレベルとして、出力Ｑ'をＨｉｇｈレベルとするリセット動作を行う。立ち下がりエッジトリガ型のリセット付きＤフリップフロップはＣＬＫ端子への入力信号が立ち下がる時に、ＤＡＴ端子の状態を出力Ｑに出力し、出力Ｑの反転レベルを出力Ｑ'に出力する。また、リセット動作はＲＳＴ端子へのリセット信号の立ち上がりで行われる。
【００２１】
次に、タイミングｔ０の時のＩＣ１０１の動作の動作について説明する。タイミングｔ０ではテスト端子はＨｉｇｈレベルである。よって、入力バッファ３１１の出力はＨｉｇｈレベルである。タイミングｔ０ではＦ／Ｆ３１４の反転出力Ｑ'はＨｉｇｈレベルである。よって、ＡＮＤゲート３１３の第１の入力端子には入力バッファ３１１よりＨｉｇｈレベルが入力され、第２の入力端子にはＦ／Ｆ３１４の反転出力Ｑ'よりＨｉｇｈレベルが入力される。この結果、ＡＮＤゲート３１３の出力はＨｉｇｈレベルになる。Ｆ／Ｆ３１４のＤＡＴ端子にＡＮＤゲート３１３からＨｉｇｈレベルが入力されている。よって、タイミングｔ０にてＦ／Ｆ３１４のＣＬＫ端子への入力であるリセットｂａｒ信号が立ち上がると、Ｆ／Ｆ３１４の出力ＱはＬｏｗレベルからＨｉｇｈレベルに立ち上がる。これにより、内部モード切り替え信号はアクティブ状態になるため、ＩＣの内部回路はテストモードとなる。テストモードとはＩＣ内部を検査するモードのことであり、マイコン等のＩＣで一般的に用いられるモードである。本実施の形態での内部モード切り替え信号はテスト制御回路を追加しない場合と同じ信号の動作となるように制御しており、テスト端子の操作が本来マイコンがもつテスト状態に影響を与えないように制御してある。
【００２２】
タイミングｔ０でＦ／Ｆ３１５のＣＬＫ端子には入力バッファ３１１を介しＨｉｇｈレベルが入力されている。しかし、テスト端子の信号はタイミングｔ０の前後で変化しないため、Ｆ／Ｆ３１４の出力は変化しない。よって、バッファモード切り替え信号はＬｏｗレベルを保持し、バッファ回路は通常動作モードを保持する。実施の形態１では通常動作モードでバッファ回路は入力モードとして動作する。よって、ＩＣの端子はハイインピーダンス（ＨｉＺ）モードとなる。また、テスト端子がＨｉｇｈレベルのためショート検出信号ＡはＨｉｇｈレベルを保持し、ショート検出信号ＢはＬｏｗレベルを保持する。
【００２３】
次に、タイミングｔ１時のＩＣ１０１の動作の動作について説明する。タイミングｔ１でテスト端子はＨｉｇｈレベルからＬｏｗレベルに立ち下がる。これによりテスト制御回路１５１の入力バッファ３１１の出力はＨｉｇｈレベルからＬｏｗレベルに立ち下がる。ＡＮＤゲート３１３の第１の入力端子には入力バッファ３１１よりＬｏｗレベルが入力される。また、タイミングｔ０の後Ｆ／Ｆ３１４の出力ＱがＨｉｇｈレベルになっていることから、ＡＮＤゲート３１３の第２の入力はＬｏｗレベルである。これより、ＡＮＤゲート３１３の出力はＬｏｗレベルになる。
【００２４】
この時、Ｆ／Ｆ３１４のＣＬＫ端子への入力信号であるリセットｂａｒ信号の状態は変化しない。よって、Ｆ／Ｆ３１４の出力ＱはＤＡＴ入力端子の状態に関わらず、タイミングｔ０と同じＨｉｇｈレベルである。つまり、内部モード切り替え信号がアクティブ状態であるため、ＩＣの内部動作はテストモードとなっている。
【００２５】
タイミングｔ１の時、Ｆ／Ｆ３１５のＤＡＴ端子への入力はＦ／Ｆ３１４の出力ＱであるためＨｉｇｈレベルである。また、Ｆ／Ｆ３１５のＣＬＫ端子への入力はテスト端子の変化に対応した入力バッファ２１１から出力される立ち下がり信号である。このことより、タイミングｔ１でＦ／Ｆ３１５の出力はＬｏｗレベルからＨｉｇｈレベルに立ち上がる。つまり、タイミングｔ１でバッファモード切り替え信号が立ち上がる。これによって、バッファ回路は隣接端子ショート検出テストモードとなる。つまり、バッファ回路は入力モードから出力モードに切り替わり、ショート検出信号Ａ又はＢの変化に対応した出力を行う。また、テスト信号の変化に対応してショート検出信号ＡはＨｉｇｈレベルからＬｏｗレベルに立ち下がる。さらに、ショート検出信号ＢはＬｏｗレベルからＨｉｇｈレベルに立ち上がる。
【００２６】
タイミングｔ２からｔ５の直前までの区間のＩＣ１０１の動作を説明する。タイミングｔ２からタイミングｔ５直前までの区間ではテスト端子の信号はＬｏｗレベルからＨｉｇｈレベルへの立ち上がりと、ＨｉｇｈレベルからＬｏｗレベルへの立ち下がりを繰り返す。この時、Ｆ／Ｆ３１４のＣＬＫ端子への入力であるリセットｂａｒ信号はＨｉｇｈレベルを保持している。よって、Ｆ／Ｆ３１４の出力ＱはＨｉｇｈレベルを保持し、出力Ｑ'はＬｏｗレベルを保持する。よって、ＡＮＤゲート３１３の第２の入力はＬｏｗレベルを保持する。このことより、ＡＮＤゲート３１３の第１の入力である入力バッファからの信号が変化しても、ＡＮＤゲート３１３の出力はＬｏｗレベルを保持する。以上の動作から、タイミングｔ２からｔ５の直前までの区間では、内部モード切り替え信号はＨｉｇｈレベルを保持している。つまり、ＩＣの内部動作はテストモードを保持する。
【００２７】
タイミングｔ２からｔ５の直前までの区間で、Ｆ／Ｆ３１４の出力ＱがＨｉｇｈレベルを保持しているため、Ｆ／Ｆ３１５のＤＡＴ端子への入力はＨｉｇｈレベルが保持される。よって、Ｆ／Ｆ３１５のＣＬＫ端子への入力にテスト信号に応じた立ち下り信号が入力されても、Ｆ／Ｆ３１５の出力はＨｉｇｈレベルを保持する。つまり、バッファモード切り替え信号はＨｉｇｈレベルを保持する。よって、バッファ回路はショート検出信号Ａ又はＢに応じた出力を行う。
【００２８】
タイミングｔ２からｔ５の直前までの区間で、入力バッファ３１１の出力はテスト信号と同じレベルの信号となる。つまり、ショート検出信号Ａはテスト信号と同じ信号となる。また、インバータ３１２の出力はテスト信号を反転した信号となる。よって、ショート検出信号Ｂは、テスト信号を反転した信号となる。
【００２９】
タイミングｔ５の時のＩＣ１０１の動作について説明する。タイミングｔ５でリセット信号が立ち上がる。よって、テスト信号がどのような状態であってもＦ／Ｆ３１４の出力Ｑ及びＦ／Ｆ３１５の出力ＱはＬｏｗレベルになる。つまり、内部モード切り替え信号がＬｏｗレベルになり、ＩＣ１０１の内部は通常動作モードになる。さらに、バッファモード切り替え信号がＬｏｗレベルになるため、バッファ回路は通常動作モードとなる。
【００３０】
この時、テスト端子への信号はＨｉｇｈレベルであるため、ショート検出信号ＡはＨｉｇｈレベルであり、ショート検出信号ＢはＬｏｗレベルである。この時、バッファ回路はショート検出信号Ａ及びＢに対して非動作モードであるため、ショート検出信号Ａ及びＢの変化はバッファ回路に対して何ら影響を及ぼさない。
【００３１】
実施の形態１のＩＣとテスト装置の組み合わせによれば、リセット信号とテスト信号を組み合わせ動作させることで、ＩＣ内部のバッファ回路を隣接端子ショート検出テストモードに切り替えることができる。これにより、バッファ回路Ｎ、Ｎ＋２、Ｎ＋４からテスト信号と同じレベルのショート検出信号Ａを出力し、バッファ回路Ｎ＋１、Ｎ＋３からテスト信号を反転させたレベルのショート検出信号Ｂを出力することができる。
【００３２】
このテスト信号を用いた場合、タイミングｔ３からｔ４の区間でショート検出信号ＡがＬｏｗレベルとなり、ショート検出信号ＢがＨｉｇｈレベルとなる。端子Ｎ、Ｎ＋２、Ｎ＋４はＬｏｗレベルが出力されており、端子Ｎ＋１、Ｎ＋３はＨｉｇｈレベルが出力されている。この時、端子Ｎと端子Ｎ＋１又は端子Ｎ＋１と端子Ｎ＋２の間にショートされた部分がなければ、端子Ｎ＋１にはＨｉｇｈレベルが出力される。端子Ｎと端子Ｎ＋１の間と端子Ｎ＋１と端子Ｎ＋２の間のどちらか片方または両方にショートされた部分があれば、端子Ｎ＋１にはＨｉｇｈレベルとは異なる電圧が出力される。つまり、テスターピン１３２によって、端子Ｎ＋１の電圧をモニターすることによって、通常状態とショート状態の差異を検出できるため、隣接端子ショートの検出が可能である。
【００３３】
タイミングｔ３からｔ４の間、端子Ｎ＋３はＨｉｇｈレベルであり、端子Ｎ＋２及び端子Ｎ＋４はＬｏｗレベルである。よって、端子Ｎ＋３の電圧レベルをテスターピン１３４でモニターすることにより、端子Ｎ＋３と端子Ｎ＋２及び端子Ｎ＋３と端子Ｎ＋４の間の通常状態とショート状態の差異を検出できる。
【００３４】
実施の形態１では、上述したＩＣとテスト装置の動作により、隣接端子ショート検出テストを行う。このテストの流れを図５に示すフローチャートを用いて説明する。
【００３５】
まず、隣接端子ショート検出テストを行うタイミング（５０１）でＩＣに対して外部よりリセット信号を入力する。この時、ＩＣのテスト制御回路１５１より内部モード切り替え信号が出力され、ＩＣ内部はテストモードとなる（５０２）。
【００３６】
次に、テスターよりテスト端子にテスト信号が挿入される（５０３）。このテスト信号の１つ目の立ち下がりエッジにてテスト制御回路１５１はバッファモード切り替え信号を出力する。このバッファモード切り替え信号にてＩＣの端子に接続されるバッファは出力モードに切り替わる（５０４）。この時、ＩＣのバッファはＩＣ内部と接続が切断されており、ＩＣ内部の動作に何ら影響を受けない。つまり、テスト回路１５１からのショート検出信号のみを出力するモードとなっている。
【００３７】
次に、テスト制御回路１５１がショート検出信号Ａ及びＢを出力する（５０５）。ここで、ＩＣの端子の所定の端子をＮ番目とした場合、Ｎ＋１番目、Ｎ＋３番目、・・・の端子を奇数番目の端子とする。また、Ｎ番目、Ｎ＋２番目、Ｎ＋４番目、・・・の端子を偶数番目の端子とする。この時、バッファ回路は接続に基づいて奇数番目のバッファ回路からはショート検出信号Ｂを出力し、偶数番目のバッファ回路からはショート検出信号Ａを出力する（５０６）。上述の説明より、ショート検出信号Ａとショート検出信号Ｂは互いに反転する信号である。
【００３８】
ショート検出信号がバッファ回路より出力されており、例えば、奇数番目のバッファよりＨｉｇｈレベルが出力されている時、奇数番目端子が判定端子となり、テスターにより隣接端子ショートの判定が行われる（５０７）。つまり、奇数番目の端子電圧がＨｉｇｈレベルである時、隣接端子はショートしておらず良品とする（５０８）。また、奇数番目の端子電圧がＨｉｇｈレベル以外の時は隣接端子がショートしているとして不良品と判定する（５０９）。不良品と判定した場合は、その時点でＩＣのテストを終了する（４１０）。
【００３９】
ＩＣが良品と判定された場合は、隣接端子ショートの判定後にテスト信号を停止する（５１１）。その後、外部からのリセット信号を解除し、ＩＣを通常動作モードとする（５１２）。
【００４０】
上述のように、本実施の形態のＩＣとテスト方法によれば、隣接端子ショート検出テストの為のテスト信号を外部から入力するため、端子を入力モードから出力モードに切り替える為の内部ＲＯＭの情報の切り替えを必要としない。さらに実施の形態１に示すテスト制御回路１５１によれば、入力端子と出力端子の区別なくテスト信号出力モードとすることが可能である。これにより、すべての端子に対して内部ＲＯＭの切り替えなしに、外部のテスト信号により隣接端子ショート検出テストを行うことが可能である。マイコンの場合、命令コードをテスターより入力してテストを行うことが一般的であるが、この場合命令入力用のＩＣの端子は入力状態である必要がある。しかし、命令入力端子は出力モードにした時点で命令を受け付けなくなる。従って、命令入力端子を出力モードにするテストの為に、内部ＲＯＭの一部に予め専用の命令を書き込んでおき、内部ＲＯＭ動作でテストすることが一般的に行われている。マイコンは内部ＲＯＭ動作の場合、発振が安定するまでの時間が必要となり、テスト時間が増大する。しかし、実施の形態１のテスト制御回路１５１によれば、端子の入出力切り替えに専用の命令コードを必要としないため、上記問題は回避できる。よって、テスト時間の削減が可能である。これにより生産性の向上が可能である。さらに、従来ではＩＣの内部ＲＯＭに隣接端子ショート検出テストのための専用領域が必要であった。しかし、実施の形態１のテスト制御回路１５１によれば、この専用領域は必要ない。さらに、その内部ＲＯＭを動作させるための専用パターンも必要ないため、ＩＣの設計及び製造の簡素化が可能である。
【００４１】
実施の形態２
【００４２】
本発明の実施の形態２のＩＣとテスト冶具６０１を図６に示す。図中において実施の形態１の構成要素と同じものについては同一の符号を付している。実施の形態２のＩＣは実施の形態１に示すＩＣと同じものである。実施の形態１と実施の形態２ではテスト冶具が異なるのみである。つまり、実施の形態１では１つのＩＣの端子と１つのテスターの端子がそれぞれ接続されているのに対して、実施の形態２では複数のＩＣの端子がテスト冶具６０１上に配置されるスイッチを介してテスターの１つの端子に接続さている。
【００４３】
テスト冶具６０１の接続について説明する。テスト冶具６０１はＩＣの端子に対応するプローブ、リレースイッチ６１１から６１３、テスターピン６２１から６２４を有している。
【００４４】
ＩＣの所定の端子をＮ番目の端子とすると、Ｎ番目、Ｎ＋２番目、Ｎ＋４番目に対応するプローブにリレースイッチが接続されている。Ｎ＋１番目の端子に対応するプローブは直接テスターピン６２１に接続されており、Ｎ番目、Ｎ＋２番目の端子に対応するプローブはそれぞれリレースイッチ６１１、６１２を介してテスターピン６２１に接続されている。また、Ｎ＋３番目の端子に対応するプローブは直接テスターピン６２２に接続されており、Ｎ＋４番目の端子に対応するプローブはリレースイッチ６１３を介してテスターピン６２２に接続されている。
【００４５】
各リレースイッチにはテスターのテスターピン６２４よりリレースイッチの制御信号が配線６３１により入力されており、スイッチのオン・オフを切り替える。また、ＩＣのテスト端子に対応するテストプローブはテスターピン６２３に直接接続され、テスト信号をテスターからＩＣへ伝達している。
【００４６】
つまり、実施の形態２にかかるテスト冶具は半導体装置をテストするテスト装置であって、隣接する端子間のショート検出テスト時には前記端子間のショート状態を判定する判定端子をテスターに接続する配線と、その他のテスト時には、前記配線と前記判定端子と異なる端子を接続するリレースイッチとを有するテスト装置である。前記判定端子と異なる端子は、判定端子をＮ番目の端子とした場合に、（Ｎ＋２）番目の端子及び（Ｎ−２）番目の端子以外の任意の端子であることを特徴とする。また、前記判定端子と前記（Ｎ＋２）番目の端子及び前記（Ｎ−２）番目の端子以外の任意の端子はリレースイッチを介して接続されることを特徴とする。このリレースイッチはテスターからの信号に基づいてオン状態とオフ状態が切り替わることを特徴とする。
【００４７】
実施の形態２のＩＣの動作は実施の形態１のＩＣの動作と同じであるため、説明を省略する。
【００４８】
実施の形態２では、テスト冶具上のリレースイッチと実施の形態１で説明したＩＣの動作により、隣接端子ショート検出テストを行う。このテストの流れを図７に示すフローチャートを用いて説明する。
【００４９】
まず、隣接端子ショート検出テストを行うタイミング（７０１）でＩＣに対して外部よりリセット信号を入力する。この時、ＩＣのテスト制御回路１５１より内部モード切り替え信号が出力され、ＩＣ内部はテストモードとなる（７０２）。次に、テスターからの信号に応じて、テスト冶具６０１のスイッチをすべてオフ状態にする（７０３）。ＩＣの端子の所定の端子をＮ番目とした場合、Ｎ＋１番目、Ｎ＋３番目、・・・の端子を奇数番目の端子とする。また、Ｎ番目、Ｎ＋２番目、Ｎ＋４番目、・・・の端子を偶数番目の端子とする。この時、ＩＣの奇数番目の端子のみがテスターと接続される状態となる。
【００５０】
次に、テスターよりテスト端子にテスト信号が挿入される（７０４）。このテスト信号の１つ目の立ち下がりエッジにてテスト制御回路１５１はバッファモード切り替え信号を出力する。このバッファモード切り替え信号にてＩＣの端子に接続されるバッファは出力モードに切り替わる（７０５）。この時、ＩＣのバッファはＩＣ内部と接続が切断されており、ＩＣ内部の動作に何ら影響を受けない。つまり、テスト回路１５１からのショート検出信号のみを出力するモードとなっている。
【００５１】
次に、テスト制御回路１５１がショート検出信号Ａ及びＢを出力する（７０６）。この時、バッファ回路は接続に基づいて奇数番目のバッファ回路からはショート検出信号Ｂを出力し、偶数番目のバッファ回路からはショート検出信号Ａを出力する（７０７）。上述の説明より、ショート検出信号Ａとショート検出信号Ｂは互いに反転する信号である。
【００５２】
ショート検出信号がバッファ回路より出力されており、奇数番目のバッファよりＨｉｇｈレベルが出力されている時、テスターにより隣接端子ショートの判定が行われる（７０８）。つまり、奇数番目の端子電圧がＨｉｇｈレベルである時、隣接端子はショートしておらず良品とする（７０９）。また、奇数番目の端子電圧がＨｉｇｈレベル以外の時は隣接端子がショートしているとして不良品と判定する（７１０）。不良品と判定した場合は、その時点でＩＣのテストを終了する（７１１）。
【００５３】
ＩＣが良品と判定された場合は、隣接端子ショートの判定後にテスト信号を停止する（７１２）。その後、外部からのリセット信号を解除し、ＩＣを通常動作モードとする（７１３）。
【００５４】
実施の形態２のテスト冶具によれば、実施の形態１と同じ効果を維持しながら、ＩＣの通常動作時に制御端子として動作する端子のみ独立してテスターピンと接続することが可能である。つまり、テスト冶具上でリレースイッチを介して接続する端子を接続しながら隣接端子ショート検出テストをすることが可能である。テスト冶具６０１は実施の例であるが、他の例として、隣り合う端子が異なる状態のショート検出信号を出力し、その出力状態を１つ置きの端子について測定できる状態であれば、テスト冶具上でリレースイッチを介して接続する端子は隣り合う端子のみならず、離れた端子であっても可能である。
【００５５】
実施の形態２に示すＩＣとテスト冶具によれば自由度の高いテスト装置の構築が可能である。これにより、テストの効率の向上が可能になる。例えば、２５６ピンのテスターを用いた場合、従来では１００ピンのＩＣは同時に２個までしかテストできなかった。しかしながら、本実施の形態２のＩＣとテスト冶具によって、ＩＣの２つの端子を接続して１つのテスターピンに接続した場合、２５６ピンのテスト装置で４個まで同時に測定できる。つまり、同じ時間で多くのＩＣのテストができるため、テストの効率が向上する。
【００５６】
また、内部ＲＯＭを簡素化し、端子制御のためのリレースイッチをテスト冶具上に配置しているため、ＩＣへの内蔵要素を増加させることはない。つまり、ＩＣのコストの増加はなく、内蔵素子の増加に伴う信頼性の低下の恐れもない。
【００５７】
また、本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。テスト制御回路は、内部の構成を通常動作モードとテストモードを切り替えられ、外部からのテスト信号を出力できる機能が備わっていればよい。例えば、実施の形態１の入力バッファに反転機能を持たせ、入力信号を反転させても機能としては同じである。また、テスト冶具上に配置しているリレースイッチをＩＣに内蔵することも可能である。実施の形態１のＩＣとテスト装置に対して、リレースイッチを内蔵した例を図８に示す。図８においてＩＣに内蔵したスイッチは、例えば、ＭＯＳトランジスタで実現可能である。この場合、テスト冶具の設計の容易化という利点がある。また、スイッチは自由に配置を変更できる。例えば、すべての端子に対してスイッチを付加して、より自由度の高いテスト装置を構成することも可能である。
【図面の簡単な説明】
【００５８】
【図１】実施の形態１にかかる半導体装置及びそのテスト装置を示す構成図である。
【図２】実施の形態１にかかるバッファ回路を示す回路図である。
【図３】実施の形態１にかかるテスト制御回路を示す回路図である。
【図４】実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。
【図５】実施の形態１にかかるテスト方法のフローチャートである。
【図６】実施の形態２にかかる半導体装置及びそのテスト装置を示す構成図である。
【図７】実施の形態２にかかる半導体装置及びそのテスト装置の動作を示すタイミングチャートである。
【図８】実施の形態２にかかる半導体装置及びそのテスト装置のスイッチを半導体装置に内蔵した場合を示す構成図である。
【図９】特許文献１にかかる半導体装置及びそのテスト装置を示す構成図である。
【符号の説明】
【００５９】
１０１  半導体装置
１０２  テスト装置
１０３  テスト冶具
１１１  バッファモード切り替え信号用配線
１１２  ショート検出信号Ａ用配線
１１３  ショート検出信号Ｂ用配線
１１４  内部モード切り替え信号用配線
１３１〜１３６  テスターピン
１４１〜１４５  バッファ回路
１５１  テスト制御回路
２０１  入力バッファ
２０２  出力バッファ
２０３  セレクタ
３０１  ショート検出信号生成回路
３０２  内部モード切り替え回路
３０３  バッファモード切り替え回路
３１１  テスト制御回路の入力バッファ
３１２  インバータ
３１３  ＡＮＤゲート
３１４、３１５  Ｄフリップフロップ
６０１  テスト冶具
６１１〜６１３  リレースイッチ
６３１  リレースイッチ制御信号用配線
８１１、８１２、８１３  半導体装置への内蔵スイッチ
ＢＮ、ＢＮ＋１、・・・  バッファ回路
ＱＮ、ＱＮ＋１、・・・  スイッチトランジスタ
ＰＮ、ＰＮ＋１、・・・  半導体装置の端子
Ｔ１、Ｔ２、Ｔ３、・・・  テスターピン
【図１】
2006201005.tif 000003
【図２】
2006201005.tif 000004
【図３】
2006201005.tif 000005
【図４】
2006201005.tif 000006
【図５】
2006201005.tif 000007
【図６】
2006201005.tif 000008
【図７】
2006201005.tif 000009
【図８】
2006201005.tif 000010
【図９】
2006201005.tif 000011