(57)【要約】【課題】離散化された電荷蓄積手段を含む記憶素子のディスターブ特性を改善する。【解決手段】書き込み時において選択された記憶素子（メモリトランジスタＭ１１）が結合している共通線（ＢＬ１とＳＬ１）以外の共通線（ＢＬ２とＳＬ２）に結合している非選択の記憶素子（メモリトランジスタＭ２１,Ｍ２２）のソース領域２及び／又はドレイン領域４に、当該領域がチャネル形成領域１ａに対して逆バイアスとなる逆バイアス電圧を共通線（ＢＬ２とＳＬ２）を介して供給する書き込みインヒビット電圧供給手段２０と、非選択のワード線ＷＬ２に、チャネル形成領域１ａの導電型がｐ型の場合は当該チャネル形成領域１ａの電位より高く、ｎ型の場合は当該チャネル形成領域１ａの電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段２２とを有する。【選択図】図２
2006157050.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、
前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、
前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、
書き込み時において選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、当該領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給する書き込みインヒビット電圧供給手段と、
書き込み時において非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段と、
を有する不揮発性半導体記憶装置。
【請求項２】
前記書き込みインヒビット電圧供給手段は、前記ソース領域及び／又は前記ドレイン領域に前記逆バイアス電圧を供給することにより、選択されたワード線に接続されている前記非選択の記憶素子を誤書き込み及び／又は誤消去されない電圧にバイアスする
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記非選択ワード線バイアス手段は、前記非選択のワード線の電圧を、当該非選択のワード線に接続された前記非選択の記憶素子が誤書き込み及び／又は誤消去されない電圧にバイアスする
請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記非選択ワード線バイアス手段は、前記非選択のワード線に接続されているゲート電極をインヒビットゲート電圧以下にバイアスする
請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
少なくとも前記ドレイン領域に供給される前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
書き込みインヒビット電圧供給手段は、前記ソース領域、前記ドレイン領域の双方に同一な前記逆バイアス電圧を供給する
請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記ソース領域と前記ドレイン領域に共通な前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記記憶素子は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加されるときに、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体する
請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
前記記憶素子のゲート長は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加されるときに、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するときのゲート長より小さい
請求項１に記載の不揮発性半導体記憶装置。
【請求項１０】
前記記憶素子のゲート長は、０．２μｍ以下である
請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記ソース領域をビット方向で共通に接続しているソース線と、
前記ドレイン領域をビット方向で共通に接続しているビット線と、
前記ゲート電極をワード方向で共通に接続しているワード線とを有し、
前記書き込みインヒビット電圧供給手段は、前記ソース線および前記ビット線に接続され、
前記非選択ワード線バイアス手段は、前記ワード線に接続されている
請求項１に記載の不揮発性半導体記憶装置。
【請求項１２】
前記ソース線は、前記ソース領域が接続された副ソース線と、主ソース線とから構成され、
前記ビット線は、前記ドレイン領域が接続された副ビット線と、主ビット線とから構成され、
上記副ソース線と主ソース線の間、上記副ビット線と主ビット線の間にそれぞれ選択トランジスタを有し、
当該選択トランジスタを介して主ソース線側及び／又は主ビット線側から前記逆バイアス電圧が供給される
請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記基板の表面に互いに離間して形成されたビット方向ライン状の複数の素子分離領域をさらに有し、
前記共通線が、前記ソース領域又はドレイン領域のうち一方の領域上に接続され、かつ、他方の領域上を避けるように前記素子分離領域上に迂回して配線されている
請求項１に記載の不揮発性半導体記憶装置。
【請求項１４】
前記複数の素子分離領域は平行ストライプ状をなし、
前記ソース領域およびドレイン領域上には、それぞれ前記ワード線の側壁に形成されたサイドウォール絶縁層によって自己整合コンタクト孔が開孔され、
前記素子分離領域上に迂回して配線されている前記共通線は、前記一方の領域を共通に接続しながら蛇行して配線されている
請求項１３に記載の不揮発性半導体記憶装置。
【請求項１５】
前記電荷蓄積手段は、少なくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
請求項１に記載の不揮発性半導体記憶装置。
【請求項１６】
前記ゲート絶縁膜は、前記チャネル形成領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項１５に記載の不揮発性半導体記憶装置。
【請求項１７】
前記ゲート絶縁膜は、前記チャネル形成領域上のトンネル絶縁膜と、前記電荷蓄積手段としてトンネル絶縁膜上に形成された粒径が１０ナノメータオーダ以下の互いに絶縁された小粒径導電体とを含む
請求項１５に記載の不揮発性半導体記憶装置。
【請求項１８】
基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込み時において選択された記憶素子が接続されている共通線以外の共通線に接続されている非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して印加し、
書き込み時において非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を印加する
不揮発性半導体記憶装置の書き込み方法。
【請求項１９】
前記ソース領域及び／又は前記ドレイン領域に前記逆バイアス電圧を供給することにより、前記選択されたワード線に接続された前記非選択の記憶素子を誤書き込み及び／又は誤消去されない電圧にバイアスする
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２０】
前記非選択のワード線の電圧を、当該非選択のワード線に接続された前記非選択の記憶素子が誤書き込み及び／又は誤消去されない電圧にバイアスする
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２１】
前記非選択のワード線への電圧印加により、当該非選択のワード線に接続されているゲート電極をインヒビットゲート電圧以下にバイアスする
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２２】
少なくとも前記ドレイン領域に供給される前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２３】
前記逆バイアス電圧の印加では、前記ソース領域、前記ドレイン領域の双方に同一な電圧を印加する
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２４】
前記ソース領域と前記ドレイン領域に共通な前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
請求項２３に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２５】
前記記憶素子は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加されるときに、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体する
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２６】
前記記憶素子のゲート長は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加され、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するときのゲート長より短い
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２７】
前記記憶素子のゲート長は、０．２μｍ以下である
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２８】
前記不揮発性半導体記憶装置は、
前記ソース領域をビット方向で共通に接続しているソース線と、
前記ドレイン領域をビット方向で共通に接続しているビット線と、
前記ゲート電極をワード方向で共通に接続しているワード線とを有し、
前記逆バイアス電圧は、前記ソース線及び／又は前記ビット線を介して印加され、
前記ゲートバイアス電圧は、前記ワード線を介して印加される
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項２９】
前記ソース線は、前記ソース領域が接続された副ソース線と、主ソース線とから構成され、
前記ビット線は、前記ドレイン領域が接続された副ビット線と、主ビット線とから構成され、
上記副ソース線と主ソース線の間、上記副ビット線と主ビット線の間にそれぞれ選択トランジスタを有し、
当該選択トランジスタを介して主ソース線側及び／又は主ビット線側から前記逆バイアス電圧が供給される
請求項２８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３０】
前記不揮発性半導体記憶装置は、
前記基板の表面に互いに離間して形成されているビット方向ライン状の複数の素子分離領域をさらに有し、
前記共通線が、前記ソース領域又はドレイン領域のうち一方の領域上に接続され、かつ、他方の領域上を避けるように前記素子分離領域上に迂回して配線されている
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３１】
前記複数の素子分離領域は平行ストライプ状をなし、
前記ソース領域およびドレイン領域上には、それぞれ前記ワード線の側壁に形成されたサイドウォール絶縁層によって自己整合コンタクト孔が開孔され、
前記素子分離領域上に迂回して配線されている前記共通線は、前記一方の領域を共通に接続しながら蛇行して配線されている
請求項３０に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３２】
前記電荷蓄積手段は、少なくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３３】
前記ゲート絶縁膜は、前記チャネル形成領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項３２に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３４】
前記ゲート絶縁膜は、前記チャネル形成領域上のトンネル絶縁膜と、前記電荷蓄積手段としてトンネル絶縁膜上に形成された粒径が１０ナノメータオーダ以下の互いに絶縁された小粒径導電体とを含む
請求項３２に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３５】
前記非選択のワード線に前記ゲートバイアス電圧を印加し、
前記非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、前記共通線を介して前記逆バイアス電圧を印加した後、
前記選択されたワード線にプログラム電圧を印加する
請求項１８に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３６】
基板と、
前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、
前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、
前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、
選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、当該領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給するインヒビット電圧供給手段と、
非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段と、
を有する不揮発性半導体記憶装置。
【請求項３７】
基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、を有する不揮発性半導体記憶装置の動作方法であって、
選択された記憶素子が接続されている共通線以外の共通線に接続されている非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して印加し、
非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を印加する
不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段（例えば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷トラップ、酸化膜と窒化膜界面の電荷トラップ、或いは互いに絶縁された小粒径導電体等）を有し、当該電荷蓄積手段に対し電荷（電子またはホール）を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置及びその書き込みおよび動作方法に関する。特定的に、本発明は非選択なメモリトランジスタについて、そのソース、ドレインないしゲートにそれぞれ所定のバイアス電圧を印加することによって、選択メモリトランジスタへの書き込みまたは消去時に非選択メモリトランジスタへの誤書き込みないし誤消去を有効に防止するインヒビット電圧印加に関する。
【背景技術】
【０００２】
高度情報化社会、或いは高速，広帯域ネットワーク社会において、大容量のファイルメモリ，ＡＶ用途メモリに対するニーズは大きい。現在、１ギガバイト（ＧＢ）以上のデータを記憶する大容量メモリシステムとして、ハードディスクおよび光ディスクなどのディスクを記録媒体としたディスクメモリシステムが使用されている。この大きな市場を、不揮発性半導体メモリで置き換えようとする研究が、近年活発化している。
ところが、不揮発性半導体メモリは、ハード装置の小型化，軽量化のトレンドには合致しているものの、現状では未だ記憶容量が不足し、１ギガビット（Ｇｂ）以上の大容量を有する一括消去型の半導体メモリ（フラッシュメモリ）を実現するに至っていない。また、上記不揮発性半導体メモリは、記憶容量不足に加え、ディスクメモリと比較してビットコストの低減が不十分であり、これらを解消するために不揮発性半導体メモリを高集積化することは重要である。
【０００３】
不揮発性半導体メモリを高集積化するためには、大別すると、半導体の微細加工技術を駆使し或いはメモリセルの回路方式やデバイス構造を工夫して、メモリセルアレイおよび周辺回路の占有面積そのものを縮小していく方法と、各メモリセルを構成するメモリトランジスタを多値化し、単一トランジスタに複数ビットを記憶させて同じ集積度で実質的に記憶容量を上げる方法が、現在、精力的に検討されている。
【０００４】
前者の方法のうち、微細化はいわゆるスケーリング則によって行われるが、１Ｇｂ以上の大容量半導体メモリをＦＧ(Floating Gate) 型のフラッシュメモリで実現するにはスケーリングに関する種々の本質的な問題点、とくにトンネル酸化膜厚がスケーリングされないことに起因した動作電圧の低電圧化が難しくなっている点が指摘されている（日経マイクロデバイス１月号及び２月号，１９９７年参照）。
すなわち、ＦＧ型のフラッシュメモリではフローティングゲートでの電荷の保持がトンネル酸化膜の膜厚のみに依存しているため、フローティングゲートからのバックトンネリング電流の理論的な解析により、トンネル酸化膜の膜厚は６ｎｍ程度に物理的に制限されている。しかし、この物理的限界に達する以前の段階で、現行のＦＧ型では、データの書き込みに１０ＭＶ／ｃｍ程度の高電界を用いるために、データの書換え回数の増加にともなってトンネル酸化膜のストレスリークが増え、これが実効的なトンネル酸化膜の膜厚限界を決めることが指摘されている。ストレスリーク電流の増大による膜厚制限により、トンネル酸化膜の厚みを理論限界値の６ｎｍまで薄膜化することが困難であり、現実的なトンネル酸化膜の限界は８ｎｍであるとされている。低電圧書き込みのためにはトンネル酸化膜を薄くしなければならないが、上記したトンネル酸化膜の薄膜化の限界は、低電圧化のスケーリング則に矛盾し、書き込み電圧のスケーリングが困難になってきている。そして、その結果、周辺回路の面積縮小化等が大変困難になってきている。
【０００５】
一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型不揮発性メモリでは、電荷保持を主体的に担っている窒化膜（Ｓｉx Ｎy 膜；０＜ｘ＜１，０＜ｙ＜１）中のキャリアトラップが空間的（平面方向および膜厚方向）に離散化して拡がっているために、データ保持特性が、トンネル酸化膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。このように電荷蓄積手段が空間的に離散化されている場合は、トンネル酸化膜に一部欠落がある場合でも記憶素子全体の電荷保持特性に大きな影響を与えない。
このため、トンネル酸化膜の薄膜化の問題はＦＧ型ほど深刻ではなく、微細化した極微細メモリトランジスタにおけるトンネル酸化膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
かかるＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性メモリについて、ビットあたりのコスト低減、高集積化を図り大規模な不揮発性メモリを実現するには、１トランジスタ型のセル構造を実現することが必須である。
しかし、従来のＭＯＮＯＳ型等の不揮発性メモリは、メモリトランジスタに選択トランジスタを接続させた２トランジスタ型が主流であり、１トランジスタセルを実現するセル技術の確立が従来からの課題となっていた。この１トランジスタセル技術確立のためには、電荷蓄積手段を含むゲート絶縁膜を中心としたデバイス構造の最適化及び信頼性向上のほかに、ディスターブ特性の向上が重要である。しかしながら、１トランジスタセルのディスターブ特性のうち、とくに、プログラムディスターブ特性についての報告はこれまで２トランジスタセルの検討が行われてきたため殆どなされていないのが実情である。
【０００７】
本発明が解決しようとする課題は、ＦＧ型よりトンネル絶縁膜のスケーリング性に優れているとされるＭＯＮＯＳ型等、電荷を平面的に離散化されたキャリアトラップ（“電荷蓄積手段”の一例）に蓄積または引き抜いて基本動作する不揮発性半導体記憶装置について、ディスターブ特性を改善するために非選択ワード線に接続されたセルのバイアス設定手法を新たに提案し、その実施に好適な構成の不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置は、基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、書き込み時において選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、当該領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給する書き込みインヒビット電圧供給手段と、書き込み時において非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段とを有する。
【０００９】
本発明に係る不揮発性半導体記憶装置の書き込み方法は、基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、を有する不揮発性半導体記憶装置の書き込み方法であって、書き込み時において選択された記憶素子が接続されている共通線以外の共通線に接続されている非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して印加し、書き込み時において非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を印加する。
好適には、前記非選択ワード線へのゲートバイアス電圧、前記ソース領域及び／又はドレイン領域への前記逆バイアス電圧の順で印加する。
【００１０】
本発明は、ＡＮＤ型等のビット線やソース線が階層化されたものを含むＮＯＲ型に好適であり、さらに以下の場合に好適である。
（１）前記インヒビット電圧供給手段は、前記非選択の記憶素子のソース及び／又はドレイン領域を書き込みインヒビット電圧にバイアスする。
（２）前記非選択ワード線バイアス手段は、前記ゲートバイアス電圧を、非選択ワード線に接続された前記非選択の記憶素子が誤書き込み及び／又は誤消去されないゲート電圧の上限値以下にバイアスする。
（３）書き込みインヒビット電圧供給手段は、前記ソース領域、前記ドレイン領域の双方に同一な前記逆バイアス電圧を供給する。
（４）少なくとも前記ドレイン領域に供給する前記逆バイアス電圧の絶対値が、前記非選択ワード線バイアス手段により供給される前記ゲートバイアス電圧の絶対値より大きい。たとえば、前記ソース領域と前記ドレイン領域に共通な前記逆バイアス電圧の絶対値が、前記ゲートバイアス電圧の絶対値より大きい。
（５）前記記憶素子は、そのゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が前記ソース領域と前記ドレイン領域に印加されるときに、前記ソース領域とドレイン領域からチャネル形成領域へ空乏層が延在し合体する。たとえば、前記記憶素子のゲート長でいえば、そのゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加され、前記ソース領域とドレイン領域からチャネル形成領域へ空乏層が延在し合体するときのゲート長より短い。
（６）前記記憶素子のゲート長は、０．２μｍ以下である。
なお、例えばＡＮＤ型等では、複数の記憶素子のドレインまたはソースが接続されたビット線とソース線が、それぞれ主ビット線及び副ビット線、主ソース線及び副ソース線から構成され、例えば階層化された配線構造を有している。
【００１１】
本発明に係る他の不揮発性半導体記憶装置は、基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、当該領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給するインヒビット電圧供給手段と、非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段とを有する。
【００１２】
本発明に係る不揮発性半導体記憶装置の動作方法は、基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、ワード方向とビット方向に配置されている複数の記憶素子と、前記ワード方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記ビット方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉するビット方向の複数の共通線と、を有する不揮発性半導体記憶装置の動作方法であって、選択された記憶素子が接続されている共通線以外の共通線に接続されている非選択の記憶素子の前記ソース領域及び／又は前記ドレイン領域に、前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して印加し、非選択のワード線に、前記チャネル形成領域の導電型がｐ型の場合は当該チャネル形成領域の電位より高く、ｎ型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を印加する。
【００１３】
以上述べてきた本発明の不揮発性半導体記憶装置及びその書き込み方法では、例えば非選択ワード線バイアス手段によって、非選択ワード線に接続された非選択記憶素子のゲートに対し、チャネル形成領域（例えば、基板，ウエルまたはＳＯＩ層等の半導体薄膜）に関して前記逆バイアスとなる方向の電圧が印加されることから、例えば電子を引き抜く方向の基板に垂直な電界成分が減少し、選択ワード線に接続された非選択記憶素子のソース領域およびドレイン領域への書き込みインヒビット電圧（インヒビットＳ／Ｄ電圧）範囲の上限が例えば従来の２倍またはそれ以上の電圧値になり、当該書き込みインヒビット電圧範囲が大幅に拡大される。
上記書き込みインヒビット電圧の範囲が拡大されたことにより、選択ワード線に供給するプログラム電圧を上げることができるので、プログラムの高速化を推進する余地が生まれる。
【００１４】
このインヒビットＳ／Ｄ電圧範囲の拡大は、ＦＧ型とは反対にゲート長が短いほど顕著であり、ＭＯＮＯＳ型等の電荷蓄積手段が平面的に離散化された不揮発性メモリデバイスに特有な現象である。後述する種々の検討結果から、この現象はインヒビットＳ／Ｄ電圧の印加によるチャネル形成領域の空乏化の程度と関係し、インヒビットＳ／Ｄ電圧範囲の拡大にゲート電圧の印加が有効であることが判明した。すなわち、電荷蓄積手段が平面的に離散化された不揮発性メモリデバイスにおいてゲート長が短い微細ゲート領域では、非選択ワード線をチャネル形成領域の電位と同じにするといった電圧設定下で大部分のチャネル形成領域が空乏化していて、電荷を基板側に抜く電界成分が大部分のチャネルで生じていることが、ディスターブマージン確保ができない要因である。本劣化現象はソースまたはドレインから空乏層がチャネル形成領域に広がって合体したときに特に著しい。そして、本発明における非選択ワード線への電圧印加が、この電界成分の減少をもたらす。
【００１５】
一方、ＦＧ型ではドレインまたはソースに逆バイアス電圧を印加すると、ゲート長が長い場合は浮遊ゲートとドレインまたはソースとの間の電圧が大きくなり、ディスターブマージンが小さい。ゲート長が短い場合はドレインまたはソースと浮遊ゲートのカップリング比が大きくなり浮遊ゲートの電圧もドレインまたはソース電圧変化に比例する成分が大きくなり、ディスターブマージンは却って改善される。この改善は空乏層がドレイン、ソースからチャネル形成領域に広がって合体した状態で特に著しい。このため、短ゲート長のＦＧ型素子の非選択ワード線に逆バイアス電圧を加える必要は生じず、その結果として、当該逆バイアス電圧の印加は、長ゲート長のＦＧ型素子の場合に有効である。
したがって、非選択ワード線に例えば正の電圧を印加することは、電荷蓄積手段が平面的に離散化された不揮発性メモリデバイスにおいて特別な意味があり、ＦＧ型と異なる作用によって書き込みディスターブ特性の向上、ひいては書き込みの高速化に極めて有効である。
【発明の効果】
【００１６】
本発明に係る不揮発性半導体記憶装置によれば、非選択ワード線にチャネル形成領域に関する逆バイアス方向の電圧を印加することにより、非選択ワード線、非選択ビット線双方に接続された非選択セルのインヒビットＳ／Ｄ電圧の上限を上げ、プログラムディスターブマージンを大きくできる。このディスターブマージン改善効果は、ゲート長が０. ２μｍより短い領域において特に顕著である。
このインヒビットＳ／Ｄ電圧の上限を上げることは、これによって、同じ非選択ビット線に接続された非選択セルのプログラムディスターブマージンを拡大することができる。このことは、プログラム電圧を例えば通常の１０Ｖより１２Ｖまで増加してもプログラムディスターブ特性、特にインヒビットＳ／Ｄ電圧のマージンが十分とれることにつながり、この結果、書き込み速度の高速化（例えば１００倍）が可能になる。
【００１７】
このようなプログラムディスターブマージンの拡大によって、メモリセルのトランジスタ数を単一とした１トランジスタセルの実現が容易化される。この実現のためには、ディスターブマージン拡大のほか、メモリトランジスタのしきい値電圧をデプリーションにならないエンハンス型メモリセルとする必要があるが、プログラム電圧の増大余地が生じたことによって同じプログラム速度ならトンネル絶縁膜を厚くでき、これにより消去特性において、しきい値電圧がデプリーションになりづらく、エンハンスメントで飽和するメモリ特性が得られ、この面でも１トランジスタセルが実現しやすくなる。
１トランジスタセルでは、選択トランジスタをメモリセルごとに配置する必要がなく、セル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れる。この結果、ＦＧ型不揮発性メモリのＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と同等のセル面積の大容量なＭＯＮＯＳ型等の不揮発性メモリを低コストで実現するが可能となった。
さらに、トンネル絶縁膜の膜厚を比較的厚くした場合、電荷蓄積手段へのホールの注入が抑制され、この結果、ホールによるトンネル絶縁膜の劣化が抑制され、書き込み消去繰り返し特性（エンデュランス特性）の向上が可能となる。
【００１８】
以上より、電荷蓄積手段が平面的に離散化された不揮発性メモリトランジスタを複数個有する不揮発性半導体記憶装置において、本発明によってプログラムディスターブマージンが拡大され、この結果、耐圧やデバイス特性を犠牲とすることなくセル面積が小さく低コストな１トランジスタ化セルの実現が容易化され、高速で大容量、低コストな不揮発性半導体メモリの実現が可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明は、ＮＯＲ型、ＮＡＮＤ型などの各種セル方式の不揮発性メモリに広く適用可能である。ＮＯＲ型には、ビット線ないしソース線が階層化されたセル構成、例えばＡＮＤ型，ＤＩＮＯＲ型等を含む。
一般に、不揮発性メモリとしての主要特性を調べるにあたっては、セル動作を確認するために具体的なセル構造を用い、このセル構造ごとに異なるバイアス条件下でのディスターブ特性を評価し、また現世代あるいは次世代でのスケーリング性を確認するためにゲート長とディスターブマージンとの関係を明かにすることが望ましい。
そこで、ＭＯＮＯＳ型に代表される電荷蓄積層が平面的に離散化された不揮発性半導体メモリのプログラムディスターブマージンを決めている要因を探る検討をＮＯＲ型を例に種々行い、素子微細化を進める上での問題点をあらいだした。
【００２０】
以下、本発明に係る不揮発性半導体記憶装置及びその書き込み方法を、図面を参照しながら詳細に説明するが、これに先立って、上記した本発明前のバイアス設定の問題点が判明したインヒビットＳ／Ｄ電圧の最適範囲を求める検討結果が本発明の前提となっていることから、この検討結果について述べる。つぎに、本発明の実施形態を、本発明適用後の不揮発性メモリの諸特性を示すことによって本発明の有効性を実証しながら詳細に説明する。なお、現在の１トランジスタＮＯＲ型セルのメモリデバイスはＦＧ型を用いることが主流であることから本発明とＦＧ型との差異を明確にすることは重要であり、以下の説明は、ＦＧ型との比較考察を適宜行いながら進める。
【００２１】
＜本発明前のインヒビットＳ／Ｄ電圧の最適範囲＞
図２２には、この検討の際に用いたソース分離ＮＯＲ型のセル配列を示している。ここで、選択ワード線ＷＬ１に接続された非選択なセルをＡ、非選択ワード線ＷＬ２に接続されたセルで、選択セルＳと同じ選択ソース線ＳＬ１および選択ビット線ＢＬ１に接続された非選択なセルをＣ、非選択ワード線ＷＬ２に接続され、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２に接続された非選択なセルをＢと定義した。また、１ストリング内のワード線は１００本であった。
【００２２】
ＮＯＲ型セルの書き込み動作時には、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２を同時に逆バイアス、即ち基板又はウエル等のチャネル形成領域（０Ｖ）に対し正の電圧を印加した状態で選択ワード線ＷＬ１にプログラム電圧（例えば、１０Ｖ）を印加することにより、非選択セルＡ〜Ｃのプログラムディスターブを抑制した。このとき他のワード線ＷＬ２，ビット線ＢＬ１およびソース線ＳＬ１は０電位であるから、選択セルＳのゲートとチャネル形成領域間に高電圧が印加されて電子が基板側から注入され書き込みが行われる一方、非選択セルＡが弱い書き込み状態、非選択セルＢが弱い消去状態となる。したがって、かかる１トランジスタ型セルの実現のためには、これら非選択セルＡおよびＢの書き込みディスターブを如何に抑えるかが重要となる。
【００２３】
そこで、プログラム電圧と、非選択ソース線ＷＬ２および非選択ビット線ＢＬ２に印加する電圧（インヒビットＳ／Ｄ電圧）との関係を検討し、インヒビットＳ／Ｄ電圧のディスターブマージンの大きさを評価した。具体的には、図２４に示すインヒビット特性評価条件（バイアス設定値、インヒビットマージンの判定条件）下で、ゲート電圧とインヒビットＳ／Ｄ電圧との関係（インヒビット特性）のゲート長依存性を評価した。
【００２４】
図２３は、この評価結果を示すグラフである。
図２３に示すように、ＮＯＲ型セルのＭＯＮＯＳ型不揮発性メモリを用いたプログラムディスターブ特性評価において、インヒビットＳ／Ｄ電圧には最適領域が存在し（図２３斜線部）、その上限は非選択セルＢの書き込み状態でのディスターブ特性で制限され、下限は非選択セルＡの消去状態でのディスターブ特性で制限されることが判明した。
また、ＭＯＮＯＳ型不揮発性メモリでは、非選択セルＢでのインヒビットＳ／Ｄ電圧の上限値が短ゲート長化にともなって急速に低下するために、実験に用いたチャネル形成領域の不純物濃度では、ゲート長が０. ２μｍより短くなるとディスターブマージンが殆どなくなることが判明した。また、チャネル形成領域の不純物濃度が本実験より低い場合には、より長いゲート長領域からディスターブマージンが低下することも分かった。これは、インヒビットＳ／Ｄ電圧の印加により、ソースまたはドレインから空乏層がチャネル形成領域へ延びて合体するため、チャネル形成領域上のほぼ全領域でソース，ドレイン領域からの電界で蓄積電荷が電荷蓄積手段から引き抜かれるからである。
なお、上記問題点はＭＯＮＯＳ型について示したが、例えばＭＮＯＳ型等の電荷蓄積層が平面的に離散化している他の不揮発性メモリについても、１トランジスタセルを実現することを困難とする同様な問題が存在している。
【００２５】
一方、ＦＧ型不揮発性メモリにおけるインヒビットＳ／Ｄ電圧の最適範囲は、ゲート長依存性は逆で、即ち短ゲート長側においてゲート長が長いときより上記最適範囲が拡大する方向にあり、広範なゲート長範囲内で十分なインヒビットＳ／Ｄ電圧許容幅が確保されている。
このＦＧ型とＭＯＮＯＳ型間の相違は、インヒビットＳ／Ｄ電圧の最適範囲を決定するメカニズムが両者で異なることを示唆するものである。
【００２６】
上述した検討の結果、ＮＯＲ型不揮発性メモリにおいて、非選択ワード線、非選択ビット線に接続された非選択セルのソースおよびドレインに印加可能な電圧が短ゲート長化ととも急速に低下することを見い出した。また、この検討に用いたＭＯＮＯＳ型不揮発性メモリにおいてゲート長０．２μｍ未満でプログラムディスターブマージンを確保できない理由は、ソースまたはドレインからチャネル形成領域への空乏層の広がりにより、その空乏層からの電界で電荷蓄積手段から電荷が引き抜かれたためであることが分かった。この現象は、ＯＮＯ膜中の電荷トラップ等、電荷蓄積手段が平面的に離散化されたメモリ素子に特有であり、通常のＦＧ型には見られないことを確認した。この短ゲート長側でのマージン低下は、ＯＮＯ膜をはじめとする、Ｓｉナノ結晶、微細分割型フローティングゲート等の平面的に離散化された電荷保持媒体中の電子がトランジスタのチャネル形成領域側に引き抜かれることにより生じると推定される。このため、チャネル垂直方向の電界の大きさが問題となる。この垂直方向の電界がチャネル全面で生じるときに、プログラムディスターブが著しくなる。これは、インヒビット電圧を印加したときにソース及びドレイン領域から空乏層が延びて、チャネル形成領域で合体する程度の短チャネル領域で生じる。
そこで、本検討では更に２次元デバイスシミュレータを用いてチャネル垂直方向の電界成分の大きさ、分布、その電界成分のゲート電圧およびゲート長依存性等を調べた。その結果、電子を引き抜く電界成分を減少させるにはｐ型の基板又はウエルに対し正のゲート電圧（チャネル形成領域に対して逆バイアス電圧）の印加が有効で、特にチャネル形成領域が全面空乏化している極微細ゲート長側で効果的であることが予想どおり証明された。また、この正電圧印加により当該非選択セルについては大幅なディスターブマージンの拡大が達成でき、他の非選択セルに対する改善余地が生じることから、当該非選択セルと、同じ非選択ビット線に接続されドレイン領域同士が共通接続された他の非選択セルの書き込みディスターブをともに改善するには、ゲート電極をチャネル形成領域に対して逆バイアスすることが有効であるとの知見を得た。
【００２７】
本発明の、又は本発明が好適に実施可能な不揮発性メモリは、ゲート絶縁膜中の電荷蓄積手段が平面的に離散化された記憶素子（メモリトランジスタ）を有する。ここで、「電荷蓄積手段」とは、ゲート絶縁膜内に形成され、そのゲート絶縁膜上のゲート電極への印加電圧に応じてチャネル形成領域側との間で電荷をやり取りし、電荷保持する電荷保持媒体をいう。また、「平面的に離散化された電荷蓄積手段」とは、ＯＮＯ(Oxide-Nitride-Oxide) 膜またはＮＯ(Nitride-Oxide) 膜等の窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップ、シリコン等からなり粒径が１０ナノメータ（ｎｍ）オーダまたはそれ以下の互いに絶縁されたナノ結晶、ポリシリコン等からなり微細なドット状に分割され互いに絶縁された微細分割フローティングゲート等をいう。
【００２８】
本発明は、書き込み禁止電圧の設定に関するもので、そのマージン拡大を、書き込み時に、非選択ワード線にチャネル形成領域に関して逆バイアスとなる方向の電圧を印加した状態で、非選択なソース線およびビット線等の共通線に（例えば、同一な）逆バイアス電圧を印加して非選択セルＡ，Ｂの誤書き込みまたは誤消去を禁止することにより達成するものである。
ここで「チャネル形成領域」とは、その表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。「チャネル形成領域」は、狭義には、例えば半導体基板の表面部分のほか、基板内の表面側に形成されたウエル、半導体基板面に形成したエピタキシャル成長層或いはＳＯＩ(Silicon On Insulator)層などの一部をいい、広義には当該半導体基板，ウエル，エピタキシャル成長層，ＳＯＩ層全体をいう。また、「チャネル形成領域に関して逆バイアスとなる方向」とは、チャネル形成領域の電位を基準とした電圧印加がプラス側かマイナス側の方向をいう。具体的には、チャネル形成領域の導電型がｐ型の場合の当該方向はプラス側、ｎ型の場合の当該方向はマイナス側となる。さらに「共通線」とは、例えばビット線方向（列方向）の複数のメモリトランジスタ間でソース領域またはドレイン領域を共通に直接接続するか、容量結合する線をいい、例えばビット線やソース線のほかに、いわゆるブースタプレート等が該当する。
【００２９】
つぎに、本発明の実施形態を、更に具体的に説明する。
【００３０】
［第１実施形態］
本実施形態は、上記ゲート絶縁膜がＯＮＯ膜からなるＭＯＮＯＳ型不揮発性メモリについてである。
図１は、このＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図、図２は本発明のＭＯＮＯＳ型不揮発性メモリ装置の要部構成を示す回路図である。
【００３１】
図中、符号１はｎ型またはｐ型の導電型を有するシリコンウェーハ等の半導体基板、１ａはチャネル形成領域、２および４は当該メモリトランジスタのソース領域およびドレイン領域を示す。本例の「チャネル形成領域」は、基板１内でソース領域２およびドレイン領域４に挟まれた部分が該当する。また、ソース領域２及びドレイン領域４は、チャネル形成領域１ａと逆導電型の不純物を高濃度に半導体基板１に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域２及びドレイン領域４のチャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain) と称する低濃度不純物領域を具備させることが多い。
【００３２】
チャネル形成領域１ａ上には、ゲート絶縁膜６を介してメモリトランジスタのゲート電極８が積層されている。ゲート電極８は、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。
【００３３】
本実施形態におけるゲート絶縁膜６は、下層から順に、トンネル絶縁膜１０，窒化膜１２，トップ酸化膜１４から構成されている。
トンネル絶縁膜１０は、例えば熱酸化により形成された酸化シリコン（ＳｉＯ2 ）からなり、この絶縁膜内を電子が直接トンネリングにより伝導する。また、ＭＯＮＯＳ型ではトンネル絶縁膜１０と窒化膜１２の一部とで形成される三角ポテンシャルは電子が実効的にトンネルする領域となり、その内部の電子伝導がモディファイドＦＮ(Modified Foweler Nordheim) トンネリングを利用して行われる。トンネル絶縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから３．６ｎｍの範囲内で決めることができ、ここでは２．８ｎｍに設定されている。本例におけるトンネル絶縁膜１０の少なくとも表面部は、熱窒化処理され窒化酸化層１０ａが薄く形成されている。
窒化膜１２は、例えば５．０ｎｍの窒化シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。
トップ酸化膜１４は、窒化膜１２との間に深いキャリアトラップを高密度に形成する必要があり、このため成膜後の窒化膜を熱酸化して形成される。トップ酸化膜１４がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ酸化膜１４の膜厚は、ゲート電極８からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００３４】
つぎに、このような構成のメモリトランジスタの製造方法例を、ゲート絶縁膜工程を中心に簡単に述べる。
まず、基本的な製造方法の大まかな流れを説明すると、用意した半導体基板１に対し素子分離領域の形成、ウエルの形成、ゲートしきい値電圧Ｖth調整用のイオン注入等を必要に応じて行った後、半導体基板１の能動領域上にゲート絶縁膜６を介してゲート電極８を積層し、これと自己整合的にソース・ドレイン領域２，４を形成し、層間絶縁膜の成膜とコンタクト孔の形成を行い、ソース・ドレイン電極形成、及び必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜と窓開け工程等を経て、当該不揮発性メモリトランジスタを完成させる。
【００３５】
上記ゲート絶縁膜６の形成工程では、まず、窒素中に希釈酸素を混入した雰囲気中での短時間熱酸化法（ＲＴＯ法）でシリコン基板１を熱酸化して、トンネル絶縁膜１０（最終厚み２．８ｎｍ）を形成する。つぎに、アンモニア雰囲気中でトンネル絶縁膜１０に対し短時間熱窒化処理（ＲＴＮ処理）を、例えば炉温度１０００℃、処理時間１分の条件で行う。
つぎに、減圧ＣＶＤ法で窒化膜１２を最終膜厚が５．０ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、例えば、ジクロロシラン（ＤＣＳ）とアンモニアを混合した導入ガスを用い、基板温度６５０℃で行う。この熱酸化膜上の窒化シリコン膜形成では、必要に応じて、予め、出来上がり膜表面の荒さの増大を抑止するため下地面の前処理（ウェーハ前処理）及び成膜条件を最適化するとよい。この場合、ウェーハ前処理を最適化していないと窒化シリコン膜の表面モフォロジーが悪く正確な膜厚測定ができないことから、このウェーハ前処理を充分に最適化した上で、次の熱酸化工程で膜減りする窒化シリコン膜の減少分を考慮した膜厚設定を行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、トップ酸化膜１４（３．５ｎｍ）を形成する。この熱酸化は、例えばＨ2 Ｏ雰囲気中で炉温度９５０℃で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０13／ｃｍ2 の密度で形成される。また、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トップ酸化膜１４）が１．６ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２の最終膜厚は５ｎｍとなる。
【００３６】
本例の不揮発性メモリでは、図２に示すように、上記構成のメモリトランジスタ１個でＮＯＲ型セルアレイのメモリセルが構成されている。ＮＯＲ型セルアレイでは、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間が前記図２２と同様にワード線、ビット線および分離型ソース線によって結線されている。また、前記図２２と同様に、セルＡ〜Ｃ及びセルＳを定義した。なお、図２では４セル分を示すが、実際のセルアレイは同様な繰り返し配置、結線によって構成されている。
【００３７】
本発明における不揮発性メモリでは、少なくとも非選択なビット線およびソース線に接続され、非選択メモリトランジスタの前記ソース領域２及びドレイン領域４（図１）に対し、前記チャネル形成領域１ａとのｐｎ接合に逆バイアスを印加する書き込みインヒビット電圧供給回路２０と、少なくとも非選択なワード線に接続され、前記ゲート電極８に素子形成領域を基準とする電圧を印加する非選択ワード線バイアス回路２２とを有する。
これら電圧供給回路２０，２２は、選択セルのプログラムに先立って、非選択ワード線にチャネル形成領域１ａに関し逆バイアスとなる方向の所定電圧、例えば正の電圧（以下、単に正バイアス電圧ともいう）を印加し、次いで、ソース領域２およびドレイン領域４に前記チャネル形成領域１ａ対し逆バイアスとなる電圧（以下、単に逆バイアス電圧という）を印加することにより、プログラムディスターブマージンの大幅な改善を行うものである。
なお、この書き込みインヒビット電圧供給回路２０は、メモリトランジスタのソース領域２とドレイン領域４との双方に同時に同一な逆バイアス電圧を付与することを前提として以下の説明を進めるが、本発明では、逆バイアス電圧は同一電圧に限定されず、またソース領域２とドレイン領域４の何れか一方に逆バイアス電圧を付与し、他方をオープンとするようにしてもよい。また、ソース線とビット線で異なる電圧を印加することも可能である。
【００３８】
このような構成の不揮発性メモリにおいて、選択セルＳにデータを書き込む際、非選択ワード線バイアス回路２２により、非選択ワード線ＷＬ２に基板電位０Ｖのときは所定の電圧、例えば３．５Ｖを印加する。また、書き込みヒンヒビット電圧供給回路２０により、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２に基板電位０Ｖのときは所定の逆バイアス電圧、例えば５Ｖを印加し、選択ソース線ＳＬ１および選択ビット線ＢＬ１を電位０Ｖで保持する。
この状態で、選択ワード線ＷＬ１にプログラム電圧（例えば、１０Ｖ〜１２Ｖ）を印加すると、選択セルＳのメモリトランジスタＭ１１では、その電荷蓄積手段に基板１のチャネル形成領域１ａ全面から電荷がトンネリング注入され、しきい値電圧Ｖthが変化してデータが書き込まれる。なお、バイアス電圧印加の順序は、上述のように正バイアス電圧印加、逆バイアス電圧印加、プログラム電圧印加の順で行うと、非選択セルＢがディスターブを受けにくく好ましい。
【００３９】
本発明における逆バイアス電圧と非選択ワード線のバイアス電圧（正バイアス電圧）は、望ましくは、絶対値で比較すると逆バイアス電圧のほうが大きく設定される。この両バイアス電圧の値に応じて、上記書き込み時に非選択セルＡは弱い書き込み状態になり、非選択セルＢは弱い消去状態におかれるが、後で詳述するように非選択ワード線のバイアス電圧印加によって、逆バイアス電圧のディスターブマージンが特に上限側で大幅に拡大されることから、両非選択セルともに、この書き込み時のディスターブ（プログラムディスターブ）を有効に防止することができる。なお、非選択セルＣについても、基板電圧０Ｖでは弱い書き込み状態になることから、このプログラムディスターブ防止を考慮して前記非選択ワード線のバイアス電圧の値を決める必要がある。
【００４０】
〔インヒビットＳ／Ｄ電圧最適範囲のゲート長依存性〕
上述した書き込み時のバイアス条件下で非選択セルＡ及びＢについて、図２３と同様なインヒビットＳ／Ｄ電圧最適範囲のゲート長依存性を測定した。この結果を図３に示す。なお、この測定におけるパルス電圧印加条件および判定条件は、図２４に示したものと同じとした。
この結果、非選択ワード線のバイアス電圧を３. ５Ｖ印加することにより、インヒビットＳ／Ｄ電圧の最適範囲の上限は広いゲート長範囲で７. ５Ｖ以上になっていることが分かった。
また、後で図７に関して述べるように、非選択ワード線には長ゲート長のときは４．２Ｖ、ゲート長０．２μｍ以下ではさらに大きな電圧の印加が可能であるので、さらにインヒビットＳ／Ｄ電圧の上限値は増加する。
以上より、図２３で示されていた０. ２μｍよりも短ゲート側でのインヒビットＳ／Ｄ電圧が殆ど確保できないといった問題が大幅に改善された。また、図３では０. １８μｍまでのデータしか示していないが、さらにゲート長が短い領域においても、非選択ワード線にバイアス電圧を印加することによりインヒビットＳ／Ｄ電圧が大幅に改善されることを確認した。さらに、後述するように、書き込み状態のしきい値電圧を２Ｖより２．５Ｖに増加した場合であっても、非選択ワード線に正バイアス電圧を印加することにより、非選択セルＢのディスターブ特性が大幅に改善されることを確認した。
これらの結果は、非選択ワード線にチャネル形成領域１ａに関して逆バイアスとなる方向の電圧を印加することが、インヒビットＳ／Ｄ電圧のマージン確保の点で、０. １８μｍ世代以降のＭＯＮＯＳ型メモリトランジスタにおいても十分であることを示すものである。
【００４１】
このインヒビットＳ／Ｄ電圧を高く設定できることは、非選択セルＡのプログラムディスターブマージンを拡大する。また、非選択セルＡのプログラムディスターブマージンを同じとすれば、それだけ選択ワード線電圧、即ちプログラム電圧を上げる余地が生じることなる。
【００４２】
〔チャネル垂直方向の電界分布強度〕
上述したように、プログラムディスターブマージンの大幅な改善がＭＯＮＯＳ型に特有でゲート長が短いほど改善効果が大きいこと、及び、この改善が起こるバイアス条件がチャネルを空乏化する電界印加方向であることから、チャネル形成領域内の電界分布を調べることが重要である。また、プログラムディスターブによって、しきい値電圧の減少量を検討する場合、ＯＮＯ膜に印加されるチャネル垂直方向の電界の向きと大きさが重要となる。
【００４３】
そこで、２次元デバイスシミュレーション技術を用いて、ＭＯＮＯＳ型トランジスタの電界分布のゲート長依存性のシミュレーションを行なった。
その結果、ソースとドレインの双方を逆バイアスする場合には、そのバイアス電圧がチャネル中央部に影響して、ＯＮＯ膜のトラップから電荷が抜ける方向に働く負のチャネル垂直方向電界が発生し、そのチャネル垂直方向の電界強度がゲートエッジ部下で最大になることが判った。
また、ゲート電圧が一定の場合、この最大電界はゲート長依存性を示さないが、ゲート長が短くなるにつれてゲート中心部の電界の向きがＯＮＯ膜でトラップされた電子を保持する方向から電子を引き抜く方向に変化していることがシミュレーションでも示された。
【００４４】
図４は、ゲート長Ｌｇが０．１８μｍ，ソース電圧ＶS およびドレイン電圧ＶD が４Ｖでのチャネル垂直方向の電界強度Ｅy のゲート電圧依存性を示す。この図４から、Ｅy がゲートエッジ部下で電荷が抜ける方向（Ｅy の負方向）に最大になっていることが分かる。また、ゲートに電圧Ｖg を印加した場合、チャネル垂直方向電界Ｅy はすべての領域でゲートバイアス電圧の影響を受け、特にゲートエッジ下の最大電界はゲート電圧を大きくするとＯＮＯ膜でトラップされた電子を引き抜く方向に働く電界の大きさを減少させる傾向、即ちＥy が正側にシフトすることが明らかにされた。
【００４５】
このように、ＭＯＮＯＳ型不揮発性メモリでは、非選択ワード線に正バイアス電圧を印加した場合、ソース及びドレイン印加電圧によるチャネル形成領域への高電界が実効的に低減される作用を持つ。この結果として、ＯＮＯ膜に加わる電界が低減され電荷が抜けにくくなることが、特に短ゲート長領域でインヒビットＳ／Ｄ電圧の最適領域が正側に拡大される要因である。
【００４６】
一方、ＦＧ型においては電荷蓄積手段が平面方向に導電性をもっているため、ソース領域またはドレイン領域と浮遊ゲートとの間のオーバーラップ部分での電圧により蓄積電荷が引き抜かれる。
ＦＧ型不揮発性メモリトランジスタでは、ゲート長が長いほうが浮遊ゲートとチャネル形成領域の中性部分との容量が大きく、上記オーバーラップ部分の電圧も大きくなるので、ディスターブ現象が著しい。従って、ＭＯＮＯＳ型における電荷を引き抜く方向の電界がゲート長依存性の前記シミュレーション結果と異なり、ゲート長を短くしていった場合、ＦＧ型では電界のかかりかたがＭＯＮＯＳ型より緩やかとなる。このような電界のかかりかたの相違は、図２３の説明で指摘したようにＦＧ型不揮発性メモリにおけるインヒビットＳ／Ｄ電圧の最適範囲が短ゲート長側で拡大する傾向を示す要因であると考えられる。
【００４７】
以上の結果を総合的に勘案すると、ＭＯＮＯＳ型ではソース・ドレインを逆バイアスした場合、短ゲート長で空乏層が広がりチャネル形成領域が中心部まで空乏化する。これが、図２３に示すインヒビットＳ／Ｄ電圧の最適範囲の上限が短ゲート長側で低下し、非選択セルＢのインヒビット電圧を低下させることと深く関係する。
【００４８】
〔インヒビットＳ／Ｄ電圧のゲート電圧依存性〕
図５に、ゲート長が０. ２μｍより短い領域でのインヒビットＳ／Ｄ電圧の上限値と非選択ワード線に印加した正のゲートバイアス電圧（以下、単にゲート電圧ともいう）との関係を示した。ゲート電圧が大きくなるにつれて、インヒビットＳ／Ｄ電圧の上限値は単調に増加している。また、インヒビットＳ／Ｄ電圧の上限値はあるゲート電圧で急激に増加する傾向を示している。インヒビットＳ／Ｄ電圧の上限値のゲートバイアス電圧依存性では、弱いゲート長依存性を有する。
図６に、書き込み状態のＶthが２．５Ｖの場合でのインヒビットＳ／Ｄ電圧の上限値とゲート電圧との関係を示した。この場合も、インヒビットＳ／Ｄ電圧の上限値はゲート電圧が大きくなるにつれて増大する傾向を示した。インヒビットＳ／Ｄ電圧の上限値が７．５Ｖ以上になるゲート電圧は３．７Ｖであった。このゲートバイアス電圧は、後で述べるように、インヒビットゲート電圧に対して十分なマージンがあることが判った。
【００４９】
〔非選択セルＣのインヒビットゲート電圧のゲート長依存性〕
図７に、非選択セルＣのインヒビットゲート電圧のゲート長依存性を示した。ここで、インヒビットゲート電圧とは、ゲート電圧印加により非選択セルＣに誤書き込みないし誤消去が生じないゲート電圧の上限値をいう。
非選択セルＣにおいても、インヒビットゲート電圧はゲート長依存性を示し、ゲート長が短い領域で若干増加する傾向を示している。図７より、プログラム電圧が１０Ｖの場合、平均的なインヒビットゲート電圧は４. ２Ｖ〜４．７Ｖであることが分かった。この値によって、各ゲート長の場合の非選択ワード線に印加可能なゲート電圧（Ｖｇ＝１０Ｖの場合）の上限値が決められている。
非選択セルＢについての前記図３では、０．２μｍ以下の領域で同じインヒビットＳ／Ｄ電圧を得るために非選択ワード線に印加すべき電圧（ゲートバイアス電圧）はゲート長が短くなるに従って若干増加していた。これに対し、当該非選択セルＣでは、図７に示すように、非選択ワード線に印加可能なインヒビットゲート電圧はゲート長が短くなるにつれて若干増大する傾向を示した。これは、非選択セルＢとＣ間で、インヒビットゲート電圧の許容範囲が拡大する方向が一致することを示したものである。したがって、この結果により、０. １８μｍ以降の世代において、非選択セルＢのインヒビットＳ／Ｄ電圧の最適範囲を拡大するために非選択ワード線に印加するゲートバイアス電圧の範囲と、非選択セルＣのプログラムディスターブ特性を劣化させないインヒビットゲート電圧範囲との最適範囲のマージンがゲート長が短くなるにしたがって縮小しないことを確認できた。
【００５０】
以上より、非選択ワード線に例えば正のバイアス電圧を印加することにより、０. ２μｍより短ゲート長側のプログラムディスターブマージンが大幅に改善され、少なくともゲート長が０. １８μｍのＭＯＮＯＳ型メモリセルの書き込み動作信頼性が向上していることが実験により確かめられた。
同様に、ゲート長が０．１３μｍのＭＯＮＯＳ型メモリセルについても検討し、その結果、基本的には０．１８μｍ世代と同様にプログラムディスターブマージン改善が可能な結果を得た。
その一例として、図８にインヒビットＳ／Ｄ電圧（書き込み状態のＶth：２．５Ｖ）の上限値とゲートバイアス電圧との関係を０．１８μｍ世代と比較して示す。ゲート長が０．１３μｍの世代は、０．１８μｍ世代と比較して短チャネル効果に起因した種々の問題点を解決するためにトランジスタの各パラメータが設計値で異なる。とくに、０．１３μｍの世代のトランジスタは、そのチャネル形成領域の不純物濃度を、より高くしている。しかし、図８に示すグラフの基本的な傾向、即ちインヒビットＳ／Ｄ電圧の上限値がゲート電圧とともに増大することは、０．１３μｍ世代と０．１８μｍ世代で同じであった。ただし、インヒビットＳ／Ｄ電圧の上限値が７．５Ｖ以上となるゲート電圧は、０．１３μｍ世代では４．５Ｖであり、０．１８μｍ世代での値（３．７Ｖ）より増大している。これは、０．１３μｍ世代ではよりチャネル長が短くなったことから、インヒビットＳ／Ｄ電圧に対して、チャネル形成領域が空乏化しやすくなったためである。
図９に、プログラム電圧をパラメータとした場合のインヒビットゲート電圧のゲート長依存性を示す。インヒビットゲート電圧は、ゲート長０．１３μｍで５Ｖ（プログラム電圧１０Ｖ）あるいは６Ｖ（プログラム電圧１１．５Ｖ）であり、非選択ワード線に印加する電圧４．２Ｖ（プログラム電圧１０Ｖ）、同電圧４．５Ｖ（プログラム電圧１１．５Ｖ）に対して十分にマージンがあることが分かった。
以上より、ゲート長０．１３μｍ世代においても、本発明が十分に適用可能であることが実証できた。また、インヒビットＳ／Ｄ電圧の上限値が７．５Ｖとなるゲート印加電圧とインヒビットゲート電圧との間のマージンが十分にとれることが判った。さらに、例えば０．１０μｍ等の更なる微細ゲート長領域において本発明を適用しても、インヒビットＳ／Ｄ電圧のマージンが実用上十分とれることも分かった。
【００５１】
〔非選択セルＡのディスターブ特性とプログラム速度の関係〕
つぎに、非選択セルＡのディスターブ特性とプログラム速度の関係についても検討した。
先の図３に示すように、インヒビットＳ／Ｄ電圧の下限はプログラム電圧で制限されている。図１０に、プログラムディスターブ特性のマージンを制限している非選択セルＡのゲートバイアス電圧（プログラム電圧）をパラメータとした場合のインヒビットＳ／Ｄ電圧のゲート長依存性を示した。プログラム電圧を１０Ｖから１２Ｖに変化させた場合、インヒビットＳ／Ｄ電圧の下限は１１Ｖ以上では殆ど変化せず、このプログラム電圧範囲ではいずれのゲート長においても５Ｖ以下であることが分かった。一方、インヒビットＳ／Ｄ電圧の上限は、先に記述したように、非選択セルＢによって律束され、非選択ワード線に正電圧（３．５Ｖ）を印加した場合、７. ５Ｖ以上にまで上昇することが分かっている。したがって、プログラム電圧を１２Ｖにした場合も非選択セルのプログラムディスターブ特性のマージンは充分とれることが分かった。この測定時のプログラム電圧を１２Ｖにした場合の書き込み時間（パルス印加時間）は０．１ｍｓであり、従って、０. １ｍｓと短いプログラム時間での高速書き込みにおいても良好なディスターブ特性が期待できることが判明した。
【００５２】
図１１は、この不揮発性メモリの書き込み／消去特性を示すグラフである。また、図１２には、図１１から読み取ったデータをもとに、しきい値電圧Ｖthが１Ｖと２Ｖにおけるプログラム電圧とプログラム時間との関係を示している。
図１２から、ＭＯＮＯＳ型不揮発性メモリでは、プログラム電圧を１Ｖ増加させるだけでプログラム速度が約１０倍改善されることが分かる。したがって、プログラム電圧を１０Ｖより１２Ｖにすることで、書き込み速度が約１００倍改善されることが判明した。このような顕著な効果はＦＧ型では見られないことから、本発明によるディスターブ特性の改善がもたらす大きな利点の一つとなっている。
【００５３】
以上は、本発明によるディスターブ関連の特性評価・検討結果を述べてきた。このほか、本発明においてソースおよびドレインを逆バイアスする際に耐圧（接合耐圧）に問題はないかを調べ、また主要デバイス特性についても確認しておく必要がある。
【００５４】
〔メモリトランジスタの耐圧〕
図１３に、ゲート電圧０Ｖの場合の電流−電圧特性について書き込み状態及び消去状態の両者の場合について示した。
この結果、接合の降伏電圧は約１０Ｖで、書き込み状態、消去状態に依存しないことが分かった。しかし、３Ｖ〜５Ｖ付近のサブブレークダウン領域における立ち上がり電圧は書き込み状態と消去状態で異なることが分かる。
【００５５】
図１４に、書き込み状態における電流−電圧特性のゲート電圧依存性を示した。降伏電圧はゲート電圧依存性を示さず、サブブレークダウン領域における立ち上がり電圧はゲート電圧依存性を示した。サブブレークダウン領域はゲートエッジ部のドレイン／ソース領域表面でのバンド間トンネル現象に起因していると推定されるが、電流レベルが小さいため、ここでは問題にならないと考えられる。また、約１０Ｖの降伏電圧もインヒビットＳ／Ｄ電圧の上限が７. ５Ｖ程度であるため、インヒビット特性に直接的に影響することはないと考えられる。以上より、０．１８μｍＭＯＮＯＳ型メモリトランジスタにおいて、その接合耐圧はプログラムディスターブ特性の制限要因とはならないことが分かった。
【００５６】
〔主要デバイス特性〕
図１５に、書き込み状態、消去状態での電流−電圧特性を示す。ゲート電圧０Ｖの場合、ドレイン電圧１. ５Ｖでの非選択セルの電流値は約１ｎＡであった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはないと考えられる。したがって、ゲート長０．１８μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。また、ゲート電圧１. ５Ｖでのリードディスターブ特性も評価したが、３×１０8 ｓｅｃ以上の読み出し時間が可能であった。
【００５７】
図１６に、書き込み条件（プログラム電圧：１１. ５Ｖ、プログラム時間：０．７ｍｓｅｃ）、消去条件（消去時ゲート電圧：−７Ｖ、消去時間：１００ｍｓｅｃ）でのデータ書き換え特性を示す。データ書換回数は、キャリアトラップが空間的に離散化されているために良好で、１×１０6 回を満足することが分かった。また、データ保持特性は１×１０6 回のデータ書き換え後で８５℃、１０年を満足した。
【００５８】
以上より、０. １８μｍ世代のＭＯＮＯＳ型不揮発性メモリトランジスタとして充分な特性が得られていることを確かめることができた。
【００５９】
以下、本発明を適用可能なセル構造例としての微細ＮＯＲ型セル構造と、ビット線及び／又はソース線が階層化されたセル方式例とを説明する。
【００６０】
〔自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セル〕
図１７に、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルアレイの概略平面図を示す。
この微細ＮＯＲ型セルアレイ７０では、図示せぬｐウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど素子分離領域７１が等間隔でビット方向（図１７の縦方向）に配置されている。素子分離領域７１にほぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，ＷＬm+1 が等間隔に配線されている。このワード線構造は、例えば図１と同様に、トンネル絶縁膜，窒化膜，トップ酸化膜及びゲート電極の積層膜から構成されている。
【００６１】
各素子分離領域の間隔内の能動領域において、各ワード線の離間スペースに、例えばｎ型不純物が高濃度に導入されてソース領域とドレイン領域とが交互に形成されている。このソース領域とドレイン領域は、その大きさがワード方向（図１７の横方向）にはトレンチまたはＬＯＣＯＳ等の素子分離領域７１の間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース領域とドレイン領域の大きさと配置のばらつきに関し、マスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００６２】
各ワード線の周囲は、サイドウォールを形成するだけで、ソース領域とドレイン領域とに対し、ビット線接続用のコンタクト孔とソース線接続用のコンタクト孔とが２度のセルフアラインコンタクト技術を同時に転用しながら形成される。しかも、上記プロセスはフォトマスクが不要となる。したがって、先に述べたようにソース領域とドレイン領域の大きさや配置が均一な上に、これに対して２次元的に自己整合して形成されるビット線またはソース線接続用のコンタクト孔の大きさも極めて均一となる。また、上記コンタクト孔はソース領域とドレイン領域の面積に対し、ほぼ最大限の大きさを有している。
【００６３】
その上でビット方向に配線されているソース線ＳＬn-1 ，ＳＬn ，ＳＬn+1 は、ドレイン領域を避けながら素子分離領域７１上とソース領域上に蛇行して配置され、上記ソース線接続用のコンタクト孔を介して、下層の各ソース領域に接続されている。ソース線上には、第２の層間絶縁膜を介してビット線ＢＬn-1 ，ＢＬn ，ＢＬn+1 が等間隔で配線されている。このビット線は、能動領域上方に位置し、ビット線接続用のコンタクト孔を介して、下層の各ドレイン領域に接続されている。
【００６４】
このような構成のセルパターンでは、上記したように、ソース領域とドレイン領域の形成にマスク合わせの影響を受けにくく、また、ビット線接続用のコンタクト孔とソース線接続用のコンタクト孔が、２度のセルフアライン技術を一括転用して形成されることから、コンタクト孔がセル面積縮小の制限要素とはならず、ウエハプロセス限界の最小線幅Ｆでソース配線等ができ、しかも、無駄な空間が殆どないことから、６Ｆ2 に近い非常に小さいセル面積が実現できる。
なお、このセル構造においても、先に記述した本実施形態に係る非選択セルの誤書き込み及び／又は誤消去の禁止オペレーションが適用される。すなわち、プログラム時に非選択ワード線に正バイアス電圧を印加し、非選択ビット線／ソース線にチャネル形成領域に対して逆バイア方向の電圧を印加した後、選択ワード線にプログラム電圧を印加する。
【００６５】
〔ビット線及び／又はソース線が階層化されたＮＯＲ型セル〕
図１８に、ビット線及びソース線が階層化された分離ソース型の微細ＮＯＲ型セルアレイの回路構成を示す。
単位ユニットは、サブビット線ＳＢＬとサブソース線ＳＳＬとの間に並列に挿入（接続又は結合）された複数の単位セルトランジスタＭ11〜Ｍ1n又はＭ21〜Ｍ2nと、サブ配線ＳＢＬ, ＳＳＬをメインの配線（ビット線ＢＬ1,ＢＬ2 又はソース線ＳＬ1,ＳＬ2 ）にそれぞれ接続する２個の選択トランジスタＳ11, Ｓ12又はＳ21, Ｓ22とから構成されている。
【００６６】
その特徴は、第１にビット線とソース線が階層化されていること、第２にサブ配線を拡散層で構成した疑似コンタクトレス構造を有すること、第３にチャネル全面書き込み、チャネル全面消去のオペレーションを採用していることである。配線の階層化に関しては、ドレイン側の選択トランジスタＳ11又はＳ21が非選択の単位ユニットをメインのビット線ＢＬ1,ＢＬ2から切り離すため、メインビット線の容量が著しく低減され、高速化，低消費電力化に有利である。また、ソース側の選択トランジスタＳ12又はＳ22の働きで、サブソース線ＳＳＬをメインソース線ＭＳＬから切り離して、低容量化することができる。
疑似コンタクトレス構造を採用することにより、ＮＯＲ型セルの単位面積を小さくすることができる。
さらに、トレンチ分離技術、自己整合作製技術（例えば、上記微細ＮＯＲ型セルで用いた自己整合コンタクト形成技術）等を用いることにより、６Ｆ2 （Ｆは最小デザインルール）を達成可能である。サブビット線ＳＢＬまたはサブソース線ＳＳＬは拡散層、またはサリサイドを張り付けた拡散層で形成し、メインビット線ＢＬ1,ＢＬ2はメタル配線を用いる。
【００６７】
チャネル全面の書き込み／消去オペレーションを用いることにより、ドレインまたはソース拡散層でのバンド間トンネル電流を抑止するための２重拡散層構造を用いる必要がないため、拡散層から蓄積電荷を引く抜くオペレーションと比較して、メモリトランジスタのソース／ドレイン拡散層のスケーリング性に優れる。その結果として、セルの微細化スケーリング性が優れ、このため、より微細なゲート長のメモリトランジスタを実現することができる。
【００６８】
この回路構成のセルにおいても、先に記述した本実施形態に係る非選択セルの誤書き込み及び／又は誤消去の禁止オペレーションが、ほぼ同様に適用される。すなわち、プログラム時に非選択ワード線に正バイアス電圧を印加し、チャネル形成領域に対して逆バイア方向となるインヒビットＳ／Ｄ電圧をメインビット線／メインソース線に印加した状態で、選択ワード線にプログラム電圧を印加する。
なお、ビット線またはソース線を階層化した他の構造、例えばＤＩＮＯＲ型、いわゆるＨｉＣＲ型と称されソース線を隣接する２つのソース領域で共有した分離ソース型のセルアレイから構成される微細ＮＯＲ型セルの場合であっても、本発明を適用することは可能である。
【００６９】
本実施形態では、非選択ワード線に例えば正のバイアス電圧を印加することにより、非選択ワード線、非選択ビット線双方に接続された非選択セルＢのインヒビットＳ／Ｄ電圧の上限を上げ、プログラムディスターブマージンを大きくできることを、０．１８μｍ世代のＭＯＮＯＳ型不揮発性メモリにおいて実験的に確認することができた。この効果のゲート長依存性も調べた結果、ゲート長が０.２μｍより短い領域において特に顕著であった。この改善効果は、ゲート電圧０Ｖの従来の場合ではチャネル形成領域が逆バイアス電圧により空乏化して、トランジスタのチャネル形成領域においてＯＮＯ膜内の保持電荷が基板側に引き抜かれる方向の電界成分が増大しており、これをゲート電圧をチャネル形成領域に対し逆バイアス方向（本実施形態では、正方向）にバイアスする電圧の印加によって低減することによることを種々の実験データから実証することができた。このインヒビットＳ／Ｄ電圧の上限を上げることは、これにより同じ非選択ビット線に接続された非選択セルＡのプログラムディスターブマージンを拡大することも分かった。また、トランジスタの耐圧を実験的に検討した結果、トランジスタ耐圧はインヒビットＳ／Ｄ電圧より大きく、プログラムインヒビット特性の制限要因にはならないことが分かった。主要デバイス特性への影響がないことも確認した。これらプログラムディスターブマージンの拡大を示すデータは、０．１８μｍ世代以降のゲート長のＭＯＮＯＳ型メモリトランジスタにもその原理から適用できる。
【００７０】
非選択セルＡのプログラムディスターブマージンが拡大することによって、プログラム電圧を通常の１０Ｖより１２Ｖまで増加しても、プログラムディスターブ特性、特にインヒビットＳ／Ｄ電圧のマージンが十分とれることがわかり、これにより書き込み速度の高速化が可能になった。ＭＯＮＯＳ型の場合書き込み速度は１Ｖ増加で約１０倍改善され、したがってプログラム電圧を１０Ｖより１２Ｖにすることで、書き込み速度が約１００倍改善された。
【００７１】
このようなプログラムディスターブマージンの拡大によって、メモリセルのトランジスタ数を単一とした１トランジスタセルの実現が容易化される。この実現のためには、ディスターブマージン拡大のほか、メモリトランジスタのしきい値電圧をデプリーションにならないエンハンス型メモリセルとする必要があるが、プログラム電圧の増大余地が生じたことによって同じプログラム速度ならトンネル絶縁膜を厚くでき、これによりデータ保持特性及びリードディスターブ特性が改善され、この面でも１トランジスタセルが実現しやすくなった。
【００７２】
１トランジスタセルでは、選択トランジスタをメモリセルごとに配置する必要がなく、セル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れる。この結果、ＦＧ型不揮発性メモリのＮＯＲ型、ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と同等のセル面積の大容量ＭＯＮＯＳ型不揮発性メモリを低コストで実現するが可能となった。
さらに、トンネル絶縁膜の膜厚が比較的厚いため、電荷蓄積手段へのホールの注入が抑制され、この結果、ホールによるトンネル絶縁膜の劣化が抑制され、書き込み消去繰り返し特性（エンデュランス特性）が向上する。
なお、本例における書き込みインヒビット電圧供給回路は、ソース領域を逆バイアスした状態で情報の読み出しを行うことにより、実効的にエンハンスメント動作させるときに用いることも可能であり、この意味でも１トランジスタ化が容易化される。
【００７３】
［第２実施形態］
本実施形態では、ＭＯＮＯＳ型不揮発性半導体記録装置の変形例について示す。
図１９は、このＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＭＯＮＯＳ型不揮発性メモリが、先の第１実施形態と異なるのは、本実施形態のゲート絶縁膜３０が、窒化膜１２に代えて酸化窒化膜３２（ＳｉＯx Ｎy ，０＜ｘ＜１，０＜ｙ＜１）を具備することである。その他の構成、即ち半導体基板１、ソース領域２、ドレイン領域４、チャネル形成領域１ａ、トンネル絶縁膜１０、トップ酸化膜１４およびゲート電極８は、第１実施形態と同様である。なお、本例におけるトンネル絶縁膜１０は、表面に窒化酸化層１０ａ（図１）を有さないが、これは第１実施形態においても省略可能であり、本実施形態の特徴ではない。
酸化窒化膜３２は、例えば５．０ｎｍの膜厚を有する。また、本例におけるトンネル絶縁膜１０は、窒化酸化層を有さないこととの関係で、第１実施形態よりやや薄く、使用用途に応じて２．０ｎｍから３．０ｎｍまでの範囲内で適宜選択できる。ここでは、２．５ｎｍ程度の膜厚とした。このことは、第１実施形態でトンネル絶縁膜にＳｉＯ2 膜を用いた場合も同様である。
【００７４】
このような構成のメモリトランジスタの製造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶＤ法で酸化窒化膜３２を最終膜厚が５．０ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、例えば、ジクロロシラン（ＤＣＳ），アンモニアおよびＮ2 Ｏを混合した導入ガスを用い、基板温度６５０℃で行う。この熱酸化膜上のＳｉＯx Ｎy 膜形成では、必要に応じて、予め下地面の前処理（ウェーハ前処理）及び成膜条件を最適化するとよいことは第１実施形態と同様である。その後は、第１実施形態と同様に、トップ酸化膜１４およびゲート電極材の成膜、電極加工等を経て、当該ＭＯＮＯＳ型メモリトランジスタを完成させる。
【００７５】
図２に示す回路構成は本実施形態においてもそのまま適用され、第１実施形態と同様な書き込み動作の際、非選択セルに対し、非選択ワード線に例えば正の電圧、非選択共通線に逆バイアス電圧をそれぞれ付与し書き込み／消去の禁止を行う。
【００７６】
このような構成のＭＯＮＯＳ型不揮発性メモリについて、非選択セルＡ，Ｂのプログラムディスターブ特性について検討した。
すなわち、インヒビットＳ／Ｄ電圧最適範囲のゲート長依存性を調べ、チャネル垂直方向の電界分布強度を２次元デバイスシミュレーションにより求め、それぞれ図３、図４に示す第１実施形態と同様な結果が得られた。また、インヒビットＳ／Ｄ電圧の上限値のゲート電圧依存性について調べた結果、第１実施形態の図５がそのまま適用されるわけでなはいが同じ傾向が見られた。すなわち、ゲート電圧が大きくなるにつれてインヒビットＳ／Ｄ電圧は単調に増加し、あるゲート電圧から急激に増加する、また弱いゲート長依存性があった。
【００７７】
また、図７に示す非選択セルＣのインヒビットゲート電圧のゲート長依存性のグラフも、本例にそのまま適用されるわけでないが、インヒビットゲート電圧が短ゲート長領域で若干増加する傾向は同じであった。ただし、平均的なインヒビットゲート電圧は４．４Ｖと第１実施形態に比べやや高かった。
【００７８】
つぎに、メモリトランジスタの耐圧を調べた。
第１実施形態における耐圧検討結果を示す図１３および図１４のグラフも、本例にそのまま適用されないが、接合の降伏電圧は１０Ｖで書き込み状態、消去状態に依存しない、３Ｖ〜５Ｖ付近のサブブレークダウン領域における立ち上がり電圧は書き込み状態と消去状態で異なる、降伏電圧はゲート電圧依存性を示さず、サブブレークダウン領域における立ち上がり電流はゲート電圧依存性を示したことは、第１実施形態と同様であった。
【００７９】
つぎに、主要デバイス特性であるが、この場合も第１実施形態での図１５および図１６がそっくり適用されるわけではないが、主要特性値は同様な値が得られた。すなわち、電流−電圧特性におけるデータの読み出しゲート電圧は１. ５Ｖであり、このとき非選択セルにおけるドレイン電圧１. ５Ｖでの電流値は約１ｎＡであることから非選択セルの誤読み出しが発生するほどではないこと、リードディスターブ特性から３×１０8 ｓｅｃ以上の読み出し時間が可能であること、第１実施形態と同様な書き込み条件下、データ書換回数は１×１０6 回を満足すること、及びデータ保持特性では１×１０6 回のデータ書き換え後で８５℃、１０年を満足する、との諸結果を得た。
以上より、０. １８μｍ世代のＭＯＮＯＳ型不揮発性メモリトランジスタとして充分な特性が得られていることを確かめることができた。
【００８０】
なお、本実施形態においても、先の第１実施形態と同様に、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルまたはビット線及び／又はソース線が階層化されたＮＯＲ型セルを用いて、チップ面積が小さい（例えば、約６Ｆ2 （Ｆ；最小デザイン幅）の）微細ＮＯＲ型セルを実現可能である。
【００８１】
このような本実施形態に係るＭＯＮＯＳ型不揮発性メモリは、第１実施形態と同様な効果を奏する。すなわち、非選択ワード線に例えば正のバイアス電圧を印加することにより、非選択セルＢのインヒビットＳ／Ｄ電圧の上限を上げ、この結果、非選択セルＡ，Ｂのプログラムディスターブマージンを大きくできる。この効果は、ゲート長が０. ２μｍより短い領域において特に顕著であり、ゲート電極を無バイアスした時のチャネル空乏化により増大しているチャネル垂直方向の電界成分をゲートバイアス電圧印加により低減することができることにより達成される。また、かかるバイアス設定は、トランジスタの耐圧および主要デバイス特性を劣化させることなく、プログラム電圧を通常の１０Ｖより１２Ｖまで増加して書き込み速度の高速化（１００倍）を可能とする。また、プログラムディスターブマージンの拡大によって、１トランジスタセルの実現が容易化される。１トランジスタセル化は、エンハンスメントで飽和するメモリ特性が得られ易いことによっても容易化され、これによりセル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れる。とくに、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルまたはビット線及び／又はソース線が階層化されたＮＯＲ型セルを用いると、セル面積を極めて小さくできる。
さらに、トンネル絶縁膜厚の膜厚が比較的厚いため、電荷蓄積手段へのホールの注入が抑制され、この結果、エンデュランス特性が向上する。
【００８２】
［第３実施形態］
本実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれた多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）について示す。このＳｉナノ結晶は、好適には、その粒径が１０ナノメータ以下である。
図２０は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリが、先の第１実施形態と異なるのは、本実施形態のゲート絶縁膜４０が、窒化膜１２とトップ酸化膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としてのＳｉナノ結晶４２と、その上の酸化膜４４とがゲート電極８との間に形成されていることである。その他の構成、即ち半導体基板１、ソース領域２、ドレイン領域４、チャネル形成領域１ａ、トンネル絶縁膜１０、ゲート電極８は、第１実施形態と同様である。なお、本例におけるトンネル絶縁膜１０は、表面に窒化酸化層１０ａ（図１）を有さないが、これは第１実施形態においても省略可能であり、本実施形態の特徴ではない。
【００８３】
Ｓｉナノ結晶４２は、そのサイズ（直径）が例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜４４で空間的に、例えば４ｎｍ程度の間隔で分離されている。本例におけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ結晶４２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、３．２ｎｍ程度の膜厚とした。
【００８４】
このような構成のメモリトランジスタの製造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶＤ法でトンネル絶縁膜１０の上に、複数のＳｉナノ結晶４２を形成する。また、Ｓｉナノ結晶４２を埋め込むかたちで、酸化膜４４を、例えば７ｎｍほど減圧ＣＶＤにより成膜する。この減圧ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時Ｓｉナノ結晶４２は酸化膜４４に埋め込まれ、酸化膜４４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後は、ゲート電極材の成膜、電極加工等を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
このように形成されたＳｉナノ結晶４２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶４２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶４２を更に小さくして、これに単一電子を保持させてもよい。
【００８５】
図２に示す回路構成は本実施形態においてもそのまま適用され、第１実施形態と同様な書き込み動作の際、非選択セルに対し、その非選択ワード線に例えば正のバイアス電圧と、ソース・ドレイン領域に例えばチャネル形成領域に対して逆バイアス方向の逆バイアス電圧を付与し誤書き込みまたは誤消去の禁止を行う。
【００８６】
このような構成のＳｉナノ結晶型不揮発性メモリについて、まず、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と基板１との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３. １ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３. １ｅＶの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域１ａまでの距離が３. ２ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かった。
【００８７】
次いで、もう一つの重要な特性である書き込み消去における低電圧プログラミングについて検討した。本例における書き込み時間は、プログラム電圧が５Ｖの低プログラム電圧で１ｍｓｅｃ以下であり、Ｓｉナノ結晶型の高速書き込み性が実証できた。
【００８８】
非選択セルＡ，Ｂのプログラムディスターブ特性について検討した。
まず、インヒビットＳ／Ｄ電圧最適範囲のゲート長依存性を調べ、第１実施形態の図３はそのまま適用できないが、第１実施形態とほぼ同様な結果が得られた。すなわち、インヒビットＳ／Ｄ電圧の最適範囲の上限は全てのゲート長領域でほぼ７．５Ｖ以上に拡大され、これにより０．１８μｍ世代のＳｉナノ結晶型不揮発性メモリにおけるプログラムディスターブマージンの拡大が達成された。
また、チャネル垂直方向の電界分布強度を２次元デバイスシミュレーションにより求め、第１実施形態の図４がそのまま適用さないものの、非選択ワード線に例えば正のバイアス電圧を印加することが、特にゲート長が０．２μｍ以下で非常に有効であることの原因について第１実施形態と同様な確証を得た。
【００８９】
また、図７に示す非選択セルＣのインヒビットゲート電圧のゲート長依存性のグラフも、本例にそのまま適用されるわけでないが、インヒビットゲート電圧が短ゲート長領域で若干増加する傾向は同じであった。
【００９０】
つぎに、メモリトランジスタの耐圧を調べた。
第１実施形態における耐圧検討結果を示す図１３および図１４のグラフも、本例にそのまま適用されないが、メモリトランジスタの仕様が同じであったため接合の降伏電圧は１０Ｖで書き込み状態、消去状態に依存しないこと等は、第１実施形態と同様であった。
【００９１】
つぎに、主要デバイス特性であるが、この場合も第１実施形態での図１５および図１６がそっくり適用されるわけではないが、データ書換え特性、データ保持特性のほか、リードディスターブ特性等について第１実施形態と同等で良好な結果が得られた。
【００９２】
このような本実施形態に係るＳｉナノ結晶型不揮発性メモリは、第１実施形態と同様な効果を奏する。すなわち、非選択ワード線に例えば正のバイアス電圧を印加することにより、非選択セルＢのインヒビットＳ／Ｄ電圧の上限を上げ、この結果、非選択セルＡ，Ｂのプログラムディスターブマージンを大きくできる。この効果は、ゲート長が０. ２μｍより短い領域において特に顕著であり、ゲート電極を無バイアスとした時のチャネル空乏化により増大しているチャネル垂直方向の電界成分を、ゲートバイアス電圧印加により低減することができることにより達成される。また、かかるバイアス設定は、トランジスタの耐圧および主要デバイス特性を劣化させることはない。プログラムディスターブマージンの拡大によって、１トランジスタセルの実現が容易化され、これによる種々の利点、即ちセル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れ、エンデュランス特性の向上をもたらす。
また、Ｓｉナノ結晶の大きさを均一に制御することにより、量子効果を用いた多値メモリを実現することも可能である。
【００９３】
［第４実施形態］
本実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに絶縁分離された多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）について示す。
図２１は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。本実施形態の微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と異なるのは、メモリトランジスタがＳＯＩ基板に形成されていることと、本実施形態のゲート絶縁膜５０が、窒化膜１２とトップ酸化膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としての微細分割型フローティングゲート５２と、その上の酸化膜５４とがゲート電極８との間に形成されていることである。その他の構成のうち、トンネル絶縁膜１０およびゲート電極８は、第１実施形態と同様である。なお、本例におけるトンネル絶縁膜１０は、表面に窒化酸化層１０ａ（図１）を有しないが、これは第１実施形態においても省略可能であり、本実施形態の特徴ではない。この微細分割フローティングゲート５２は、先の第３実施形態のＳｉナノ結晶４２とともに本発明でいう「小粒径導電体」の具体例に該当する。
【００９４】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板奥側に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図２１に示したＳＯＩ基板は、半導体基板５６、分離酸化膜５８およびシリコン層６０とから構成され、シリコン層６０内に、チャネル形成領域６０ａ，ソース領域２およびドレイン領域４が設けられている。
微細分割フローティングゲート５２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。本例におけるトンネル絶縁膜１０は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【００９５】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した後、例えば減圧ＣＶＤ法で、トンネル絶縁膜１０の上にポリシリコン膜（最終膜厚：７ｎｍ）を成膜する。この減圧ＣＶＤでは、原料ガスがＤＣＳ、基板温度が例えば６００℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート５２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート５２を埋め込むかたちで、酸化膜５４を、例えば９ｎｍほど減圧ＣＶＤにより成膜する。この減圧ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート５２は酸化膜５４に埋め込まれ、酸化膜５４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後は、ゲート電極材の成膜、電極加工等を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
【００９６】
図２に示す回路構成は本実施形態においてもそのまま適用され、第１実施形態と同様な書き込み動作の際、非選択セルに例えば正のバイアス電圧と、例えば正の逆バイアス電圧を付与し書き込み／消去の禁止を行う。
【００９７】
このような構成の微細分割ＦＧ型不揮発性メモリについて、まず、非選択セルＡ，Ｂのプログラムディスターブ特性について検討した。
まず、インヒビットＳ／Ｄ電圧最適範囲のゲート長依存性を調べ、第１実施形態の図３はそのまま適用できないが、第１実施形態とほぼ同様な結果が得られた。すなわち、インヒビットＳ／Ｄ電圧の最適範囲の上限は全てのゲート長領域でほぼ７．５Ｖ以上に拡大され、これにより０．１８μｍ世代以降のＳＯＩ素子分離構造のメモリトランジスタアレイにおける微細分割ＦＧ型トランジスタに必要なプログラムディスターブマージンが十分確保されていることを確認できた。
また、チャネル垂直方向の電界分布強度を２次元デバイスシミュレーションにより求め、第１実施形態の図４がそのまま適用さないものの、非選択ワード線に例えば正のバイアス電圧を印加することが、特にゲート長が０．２μｍ以下で非常に有効であることの原因について第１実施形態と同様な確証を得た。
【００９８】
また、図７に示す非選択セルＣのインヒビットゲート電圧のゲート長依存性のグラフも、本例にそのまま適用されるわけでないが、インヒビットゲート電圧が短ゲート長領域で若干増加する傾向は同じであった。一方、非選択ワード線に印加可能な電圧は、ゲート長が短くなるにつれて、若干増加する傾向を示した。これは、０．１８μｍ世代以降のＳＯＩ素子分離構造のメモリトランジスタアレイにおける微細分割ＦＧ型トランジスタにおいても、非選択ワード線に例えば正のバイアスを印加できることを原理的に示すものである。
【００９９】
つぎに、メモリトランジスタの耐圧を調べた。
第１実施形態における耐圧検討結果を示す図１３および図１４のグラフも、本例にそのまま適用されないが、メモリトランジスタの仕様が同じであったため接合の降伏電圧は１０Ｖで書き込み状態、消去状態に依存しないこと等は、第１実施形態と同様であった。
【０１００】
つぎに、主要デバイス特性であるが、この場合も第１実施形態での図１５および図１６がそっくり適用されるわけではないが、データ書換え特性、データ保持特性のほか、リードディスターブ特性等について第１実施形態と同等以上の良好な結果が得られた。
【０１０１】
このような本実施形態に係る微細分割ＦＧ型不揮発性メモリは、第１実施形態と同様な効果を奏する。すなわち、非選択ワード線に正バイアス電圧を印加することにより、非選択セルＢのインヒビットＳ／Ｄ電圧の上限を上げ、この結果、非選択セルＡ，Ｂのプログラムディスターブマージンを大きくできる。この効果は、ゲート長が０. ２μｍより短い領域において特に顕著であり、ゲート電極を無バイアスとした時のチャネル空乏化により増大しているチャネル垂直方向の電界成分を、例えば正のバイアス印加により低減することができることにより達成される。また、かかるバイアス設定は、トランジスタの耐圧および主要デバイス特性を劣化させることはない。プログラムディスターブマージンの拡大によって、１トランジスタセルの実現が容易化され、これによる種々の利点、即ちセル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れ、エンデュランス特性の向上をもたらす。
また、微細分割ＦＧの大きさを均一に制御することにより、量子効果を用いた多値メモリを実現することも可能である。
【０１０２】
なお、ＦＧ型不揮発性メモリおいても、プログラム時に非選択ワード線と非選択ソース線および非選択ビット線にバイアス電圧を印加する公知技術は存在するが、以上の第１〜第４実施形態のなかで随時述べてきたように本発明とは異なる。その要点をまとめると以下の如くである。
（１）チャネル全面ＦＮトンネルリングによる書き込み消去型のＦＧ型ではトランジスタの書き込み電圧が２０Ｖと高いため、インヒビットＳ／Ｄ電圧が７〜８ＶとなりＭＯＮＯＳ型等のインヒビット電圧４〜５Ｖと比較して、高くなっている。すなわち、非選択ワード線、非選択なソース線およびビット線に印加する電圧がＦＧ型では１０Ｖ程度になり、ＭＯＮＯＳ型よりかなり大きくなる。
（２）インヒビットＳ／Ｄ電圧のゲート長依存性がＦＧ型とＭＯＮＯＳ型で異なる。ＭＯＮＯＳ型はゲート長が短いほうがインヒビットＳ／Ｄ電圧マージンが厳しいが、ＦＧ型では逆にゲート長が長いほうが厳しい。したがって、前述したように本発明の技術とＦＧ型へ適用されている技術とは原理が異なる。
（３）ＦＧ型では非選択セルＢでは非選択ワード線の電圧の方が非選択ソース線、非選択ビット線の電圧よりも同一か若干高く設定される。逆に、ＭＯＮＯＳ型等では非選択ワード線の電圧の方が低く設定される。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１実施形態に係るＭＯＮＯＳ型不揮発性メモリトランジスタの素子構造を示す断面図である。
【図２】本発明の第１実施形態に係るＭＯＮＯＳ型不揮発性メモリ装置の要部構成を示す回路図である。
【図３】本発明の書き込み時のバイアス条件下で非選択セルＡ及びＢについて評価したインヒビットＳ／Ｄ電圧最適範囲のゲート長依存性の評価結果を示すグラフである。
【図４】チャネル垂直方向電界強度のゲート電圧依存性を示すグラフである。
【図５】ゲート電圧が０. ２μｍより短い領域でのインヒビットＳ／Ｄ電圧と非選択ワード線に印加した正のバイアス電圧との関係を示したグラフ（書き込み状態のＶth：２．０Ｖ）である。
【図６】書き込み状態のＶthが２．５Ｖの場合について、図５と同様な関係を示すグラフである。
【図７】非選択セルＣのインヒビットゲート電圧のゲート長依存性を示したグラフである。
【図８】ゲート長が０．１３μｍの場合、インヒビットＳ／Ｄ電圧の上限値とゲート電圧との関係をゲート長０．１８μｍ世代と比較して示すグラフである。
【図９】プログラム電圧をパラメータにしてインヒビットゲート電圧のゲート長依存性を示すグラフである。
【図１０】プログラムディスターブ特性のマージンを制限している非選択セルＡのゲートバイアス電圧（プログラム電圧）をパラメータとした場合のインヒビットＳ／Ｄ電圧のゲート長依存性を示したグラフである。
【図１１】図１に示す不揮発性メモリの書き込み／消去特性を示すグラフである。
【図１２】図１１から読み取ったデータをもとに、しきい値電圧が１Ｖと２Ｖにおけるプログラム電圧とプログラム時間との関係を示したグラフである。
【図１３】ゲート電圧０Ｖの場合の電流−電圧特性について書き込み状態及び消去状態の両者の場合について示したグラフである。
【図１４】書き込み状態における電流−電圧特性のゲート電圧依存性を示したグラフである。
【図１５】書き込み状態、消去状態での電流−電圧特性図である。
【図１６】所定の書き込み及び消去条件下でのデータ書き換え特性図である。
【図１７】本発明が適用可能なセル構造例として、自己整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルを示す概略平面図である。
【図１８】本発明が適用可能なセル方式例として、ビット線及びソース線が階層化された微細ＮＯＲ型セルアレイを示す回路図である。
【図１９】本発明の第２実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図２０】本発明の第３実施形態に係るＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図２１】本発明の第４実施形態に係る微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
【図２２】本発明前のインヒビットＳ／Ｄ電圧の最適範囲の検討の際に用いたソース分離ＮＯＲ型のセル配列を示す回路図である。
【図２３】図２２の検討結果として、ゲート電圧とインヒビットＳ／Ｄ電圧との関係（インヒビット特性）のゲート長依存性の評価結果を示すグラフである。
【図２４】インヒビット特性評価条件（バイアス設定値、インヒビットマージンの判定条件）を示す表である。
【符号の説明】
【０１０４】
１…半導体基板、１ａ…チャネル形成領域、２…ソース領域、４…ドレイン領域、６，３０，４０，５０…ゲート絶縁膜、８…ゲート電極、１０…トンネル絶縁膜、１０ａ…窒化酸化層、１２…窒化膜、１４…トップ酸化膜、２０…書き込みインヒビット電圧供給回路（書き込みインヒビット電圧供給手段）、２２…非選択ワード線バイアス回路（非選択ワード線バイアス手段）、３２…酸化窒化膜、４２…Ｓｉナノ結晶、４４，５４…酸化膜、５２…微細分割型フローティングゲート、５６…半導体基板、５８…分離酸化膜、６０…シリコン層、７０…微細ＮＯＲ型セルアレイ、７１…素子分離領域、Ｍ11〜Ｍ22…メモリトランジスタ、Ｓ11等…選択トランジスタ、Ａ〜Ｃ…非選択セル、Ｓ…選択セル、ＢＬ1 等…ビット線（又は主ビット線）、ＳＢＬ…副ビット線、ＳＬ1 等…ソース線、ＳＳＬ…副ソース線、ＭＳＬ…主ソース線、ＷＬ1 等…ワード線、Ｖg …ゲート電圧、Ｖth…しきい値電圧
【図１】
2006157050.tif 000003
【図２】
2006157050.tif 000004
【図３】
2006157050.tif 000005
【図４】
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【図５】
2006157050.tif 000007
【図６】
2006157050.tif 000008
【図７】
2006157050.tif 000009
【図８】
2006157050.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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