(57)【要約】【課題】  ゲート容量を低減するとともに、大電流が流れた場合のゲート酸化膜の破壊を防止できる半導体装置を提供すること。【解決手段】  本発明にかかる半導体装置は、エピタキシャル層１１３と、エピタキシャル層の上に形成されたチャネル領域１０５と、チャネル領域１０５の表面からエピタキシャル層１１３に達するトレンチ１０３ａと、トレンチ１０３ａの内面を被覆するゲート酸化膜１０４と、トレンチ１０３ａ内部に埋め込まれたゲート電極１０３と、ゲート電極１０３の下方に、ゲート酸化膜１０４と離間して形成された埋め込み酸化膜１１２とを有するものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域の表面から前記第１の半導体層に達するトレンチと、
前記トレンチ内面を被覆するゲート絶縁膜と、
前記トレンチ内部に埋め込まれたゲート電極と、
前記ゲート電極の下方に、前記ゲート絶縁膜と離間して形成された埋め込み絶縁膜とを有する、
半導体装置。
【請求項２】
前記埋め込み絶縁膜の誘電率は、前記第１の半導体層よりも低い、
請求項１に記載の半導体装置。
【請求項３】
前記埋め込み絶縁膜は、前記ゲート電極の底面を覆うような形状である、
請求項１又は２に記載の半導体装置。
【請求項４】
前記埋め込み絶縁膜は、前記トレンチ底面を被覆するゲート絶縁膜とほぼ同じ形状である、
請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記埋め込み絶縁膜の端部は、前記トレンチ側面を被覆するゲート絶縁膜の延長線上に位置している、
請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
前記埋め込み絶縁膜は、それぞれ離間して形成された複数の絶縁膜を有している、
請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１の半導体層は、半導体基板と、前記半導体基板上に形成されたエピタキシャル層とを有し、
前記埋め込み絶縁膜は、前記エピタキシャル層に形成されている、
請求項１乃至６のいずれか一つに記載の半導体装置。
【請求項８】
第１導電型の第１の半導体層にトレンチを形成し、
前記トレンチの下方に、前記トレンチ底面と離間するように埋め込み絶縁膜を形成し、
前記トレンチ内面を被覆するようにゲート絶縁膜を形成し、
前記トレンチ内部を埋め込むようにゲート電極を形成する、
半導体装置の製造方法。
【請求項９】
前記埋め込み絶縁膜の形成は、
前記第１の半導体層よりも低い誘電率のイオンを、前記トレンチから離間するような高エネルギーで注入し、
前記注入したイオンを熱処理する、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記埋め込み絶縁膜の形成は、前記イオン注入のドーズ量及びエネルギー量と、前記熱処理の温度によって、前記埋め込み絶縁膜を所定の位置及び形状に形成する、
請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲートを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から高耐圧のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）として縦型のパワーＭＯＳＦＥＴが知られている。このようなパワーＭＯＳＦＥＴの一例であるトレンチゲート型ＭＯＳＦＥＴは、トレンチ（溝）の内部にゲート電極を設け、チャネルを縦方向に形成することで、セルピッチのシュリンクを容易にして高集積化を実現するとともに、低いオン抵抗を可能としている。しかし、トレンチ型ＭＯＳＦＥＴは、ゲート容量（ゲート底部の寄生容量）が大きいため、高速スイッチング用途に使用する際に大きな障害となる。また、ＭＯＳＦＥＴに大電流（過電流）が通電した際に、トレンチ底部の角付近に電荷が集中しゲート酸化膜の破壊を引き起こしやすい。したがって、ゲート容量が低く、かつ電荷集中によりゲート酸化膜が破壊されにくいようにすることが望まれている。
【０００３】
従来のトレンチゲート型ＭＯＳＦＥＴとして、例えば、特許文献１に記載されている半導体装置が知られている。特許文献１では、トレンチ底部のゲート酸化膜を厚く形成することにより、ゲート容量の低減を図っている。
【０００４】
図８は、特許文献１に記載されている従来の半導体装置の製造方法を示している。特に、図８は、トレンチにゲート酸化膜を形成する方法を示している。まず、シリコン基板２１１上にエピタキシャル層２１３が形成され、エピタキシャル層２１３の表面側からトレンチ２０３ａが形成される。そして、図８（ａ）に示すように、トレンチ２０３ａの開口部が露出するようにマスク８０１を設け、Ａｓ（ヒ素）等の不純物をトレンチ２０３ａの底部へ注入する。そうすると、図８（ｂ）に示すように、トレンチ２０３ａ下の領域に高濃度層８０２が形成される。これを熱処理すると、図８（ｃ）に示すように、トレンチ２０３ａの内面にゲート酸化膜２０４が形成される。このとき、トレンチ２０３ａの側部（側面）と底部（底面）とで、不純物濃度が異なるため、異なる厚さのゲート酸化膜２０４が形成される。すなわち、不純物が注入された高濃度層８０２の部分で増速酸化が起こり、トレンチ２０３ａの底部（増速酸化部８０３）に、両側部よりも厚い酸化膜が形成される。
【０００５】
図９は、図８の従来の製造方法で形成した従来の半導体装置の断面図である。図９に示すように、従来の半導体装置は、図８の構成の他、エピタキシャル層２１３上にベース拡散層２０９とバックゲート拡散層２０８が形成され、ベース拡散層２０９の上部の領域にソース拡散層２０７が形成されている。トレンチ２０３ａ側面の両側がベース拡散層２０９とソース拡散層２０７となり、さらにその外側がバックゲート拡散層２０８となる。トレンチ２０３ａの内部にはゲート電極２０３が形成され、ゲート電極２０３の上に層間絶縁膜２０１が形成されている。ソース拡散層２０７、バックゲート拡散層２０８、ベース拡散層２０９、層間絶縁膜２０１の上にソース電極２０２が形成され、シリコン基板２１１の下にドレイン電極２１０が形成されている。
【０００６】
図９の９０１は、ゲート−ドレイン間寄生容量（ゲート容量）を模式的に示している。半導体装置のゲート容量は、ゲート電極２０３とドレイン電極２１０間の誘電率やゲート電極２０３の底部の面積に依存する。従来の半導体装置では、トレンチ２０３ａの底部のゲート酸化膜２０４が厚化されているため、ゲート電極２０３とドレイン電極２１０間の領域でゲート酸化膜２０４が占める割合が大きいため、誘電率が低くなり、ゲート容量が低減される。
【０００７】
しかしながら、従来の半導体装置では、アバランシェ電流等の大電流が流れた場合、トレンチ底部の角付近に電荷が集中するという問題は解決されていない。
【０００８】
図１０は、従来の半導体装置に大電流が流れたときの電流経路を示している。図の１１０１が、アバランシェ電流の流れる経路である。図に示されるように、従来の半導体装置では、大電流時、ドレイン電極２１０からトレンチ２０３ａの底部へ向かう大量の電荷が、トレンチ２０３ａの底部付近から側面付近へ流れようとするため、トレンチ２０３ａ底部の角付近に、電荷が集中してしまうのである。したがって、大電流時、電荷集中により、ゲート酸化膜が破壊されることがあるという問題がある。
【０００９】
また、従来の半導体装置では、図８の方法でゲート酸化膜を形成した場合に、製造パラメータ等の条件によっては、十分な厚さのゲート酸化膜とならずに、高濃度層が残ってしまう場合がある。
【００１０】
図１１は、増速酸化部８０３が十分に酸化されずに、高濃度層８０２がエピタキシャル層２１３に残った場合の例を示している。この場合、トレンチ２０３ａの底部近傍に高濃度層８０２が存在するため、この部分の不純物濃度が変化してしまう。すなわち、高濃度層８０２付近の不純物濃度が、エピタキシャル層２１３のその他の部分よりも高くなる。そうすると、図に示されるように、通常のドレイン−ソース電流Ｉｄｓが流れた場合、電流Ｉｄｓは、高濃度層８０２付近を迂回するように流れてしまう。したがって、高濃度層が完全に酸化されずに残ってしまった場合、半導体装置（トランジスタ）の動作特性（動作電圧やオン抵抗など）に影響してしまう。
【００１１】
特に、従来の製造方法では、図８のように、トレンチ側部の薄い酸化膜と、トレンチ底部の厚い酸化膜とを同一工程で形成するため、トレンチ底部のゲート酸化膜のみを厚化することは非常に困難である。例えば、トレンチ底部の酸化膜を厚くするため、大幅に増速酸化させようとすると、注入される不純物濃度を大きくしなければならず、この場合、図１１のように、高濃度層が残ってしまう可能性が高い。
【特許文献１】特開２００４−３１９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、従来の半導体装置では、トレンチ底部の酸化膜を厚くしてゲート容量の低減を図っても、アバランシェ電流等の大電流が流れると、トレンチ底部の角付近に電荷が集中してしまうため、ゲート酸化膜が破壊されることがあるという問題がある。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に形成された第２導電型のチャネル形成領域と、前記チャネル形成領域の表面から前記第１の半導体層に達するトレンチと、前記トレンチ内面を被覆するゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と、前記ゲート電極の下方に、前記ゲート絶縁膜と離間して形成された埋め込み絶縁膜とを有するものである。
【００１４】
この半導体装置によれば、ゲート電極の下方に、ゲート絶縁膜と離間して埋め込み絶縁膜を形成することにより、埋め込み絶縁膜の分だけゲート容量を低減することができる。大電流時、埋め込み絶縁膜を介してトレンチ側面へ電流が流れるため、トレンチ底部の角に電荷集中することがなくなり、ゲート酸化膜の破壊を防止することができる。
【００１５】
本発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体層にトレンチを形成し、前記トレンチの下方に、前記トレンチと離間するように埋め込み絶縁膜を形成し、前記トレンチ内面を被覆するようにゲート絶縁膜を形成し、前記トレンチ内部を埋め込むようにゲート電極を形成するものである。
【００１６】
この製造方法によれば、ゲート電極の下方に、ゲート絶縁膜と離間して埋め込み絶縁膜を形成することにより、埋め込み絶縁膜の分だけゲート容量を低減することができる。大電流時、埋め込み絶縁膜を介してトレンチ側面へ電流が流れるため、トレンチ底部の角に電荷が集中することがなくなり、ゲート酸化膜の破壊を防止することができる。また、ゲート絶縁膜とは別の工程で埋め込み絶縁膜を形成することにより、精度よく埋め込み絶縁膜を形成できるとともに、トレンチ周辺の不純物濃度やゲート絶縁膜の厚さを変更しないため、半導体装置の動作特性に影響を与えることがない。
【発明の効果】
【００１７】
本発明によれば、ゲート容量を低減するとともに、大電流が流れた場合のゲート酸化膜の破壊を防止できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、トレンチ（ゲート電極）の下方に、ゲート酸化膜（トレンチ底面）と離間して形成された埋め込み酸化膜を有することを特徴としている。
【００１９】
図１は、本実施形態にかかる半導体装置の断面図である。この半導体装置は、高耐圧の縦型パワーＭＯＳＦＥＴであり、トレンチゲート型ＭＯＳＦＥＴである。
【００２０】
この半導体装置は、図に示されるように、シリコン基板１１１を有している。シリコン基板１１１は、例えば、ｎ＋型の高不純物濃度の半導体基板である。シリコン基板１１１上の全面には、エピタキシャル層１１３が形成されている。エピタキシャル層１１３は、例えば、シリコン基板１１１よりも不純物濃度が低く、ｎ−型の低不純物濃度の半導体層である。エピタキシャル層１１３は、シリコン基板１１１とともに第１の半導体層を構成し、ＭＯＳＦＥＴのドレインとして動作する。
【００２１】
エピタキシャル層１１３の上には、ベース拡散層１０９が形成されている。ベース拡散層１０９は、例えば、ｐ形の半導体領域であり、ＭＯＳＦＥＴの動作時にゲート電極１０３近傍にチャネルが形成されるチャネル領域（チャネル形成領域）１０５となる。
【００２２】
ベース拡散層１０９の上部の領域には、ソース拡散層１０７が形成されている。ソース拡散層１０７は、例えば、ｎ＋形の半導体領域であり、ＭＯＳＦＥＴのソースとして動作する。
【００２３】
シリコン基板１１１上のベース拡散層１０９の外側の領域には、バックゲート拡散層１０８が形成されている。バックゲート拡散層１０８は、例えば、ｐ＋型の半導体領域であり、ＭＯＳＦＥＴのバックゲートとして動作する。
【００２４】
シリコン基板１１１上には、ソース拡散層１０７及びベース拡散層１０９の表面から、ソース拡散層１０７及びベース拡散層１０９を貫通して、エピタキシャル層１１３に達するようにトレンチ（溝）１０３ａが形成されている。このトレンチ１０３ａの内面には、トレンチ１０３ａの内面を被覆するようにゲート酸化膜（ゲート絶縁膜）１０４が形成されている。また、トレンチ１０３ａの内部には、ゲート電極１０３が埋め込まれている。ゲート電極１０３は、例えば、ポリシリコンで形成され、トレンチ１０３ａの内部を開口部までほぼ充填している。
【００２５】
ゲート電極１０３の上には、トレンチ１０３ａの開口部とソース拡散層１０７の一部の領域を覆うように層間絶縁膜１０１が形成されている。なお、図示を省略しているが、層間絶縁膜１０１には、コンタクトホールが形成されており、このコンタクトホールによって、ゲート電極１０３が外部へ引き出されている。
【００２６】
ソース拡散層１０７、バックゲート拡散層１０８、ベース拡散層１０９、層間絶縁膜１０１の上にソース電極１０２が形成されている。ソース電極１０２は、ソースコンタクト１０６により、ソース拡散層１０７と電気的に接続されている。
【００２７】
シリコン基板１１１の下には、ドレイン電極１１０が形成されている。ドレイン電極１１０は、半導体装置のトレンチ１０３ａが形成される側の面（表面）とは反対側の面（裏面）に形成されている。
【００２８】
さらに、本実施形態では、トレンチ１０３ａの下方に埋め込み酸化膜（埋め込み絶縁膜）１１２が形成されている。埋め込み酸化膜１１２は、ゲート酸化膜１０４と同様の絶縁膜である。埋め込み酸化膜１１２は、例えば、トレンチ１０３ａ底部の下方のエピタキシャル層１１３の領域に、ゲート酸化膜１０４に接することなく離間して形成されている。埋め込み酸化膜１１２は、エピタキシャル層１１３よりも誘電率が低い絶縁膜であり、酸化膜のほか、窒化膜でもよい。例えば、埋め込み酸化膜１１２は、トレンチ１０３ａ底面のゲート酸化膜１０４とほぼ同じ形状である。尚、ここの例では、埋め込み酸化膜１１２は、エピタキシャル層１１３内に形成されているが、シリコン基板１１１に形成されていてもよい。
【００２９】
次に、図２を用いて、本実施形態にかかる半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、シリコン基板１１１上にエピタキシャル層１１３をエピタキシャル成長させて形成する。そして、フォトリソグラフィー技術により、エピタキシャル層１１３の表面側から選択的にプラズマシリコンエッチングを行い、トレンチ１０３ａを形成する。
【００３０】
次いで、図２（ｂ）に示すように、トレンチ１０３ａの開口部が露出するようにマスク３０１を設け、酸素（Ｏ２）イオンをトレンチ１０３ａの底部へ、高ドーズ量、高エネルギーで注入する。このとき注入するエネルギーは、酸素イオンがトレンチ１０３ａの底面から離間でき、所望の深さまで達する程度である。注入するエネルギーを高くするほど、酸素イオンを深く注入でき、埋め込み酸化膜１１２をより深い位置に形成できる。また、注入するドーズ量によって、埋め込み酸化膜１１２の厚さ（形状）を調整することができる。注入するドーズ量を多くして、埋め込み酸化膜１１２の厚さをより厚くすることができる。埋め込み酸化膜１１２の中心付近のドーズ量を多くすれば、埋め込み酸化膜１１２を平面状ではなく、球状にすることもできる。例えば、注入エネルギー１００ｋｅＶ以上、ドーズ量１ｅ＋１８ｃｍ−２で注入することにより、トレンチ１０３ａ底部の深い部分に、酸素イオンを注入する。尚、埋め込み酸化膜１１２を窒化膜とする場合には、窒素イオンを注入する。また、イオンを注入する方向によっても、埋め込み酸化膜１１２の形状を調整することができる。
【００３１】
次いで、図２（ｃ）に示すように、注入したイオンを熱処理をすることによりトレンチ１０３ａ底部の下方に埋め込み酸化膜１１２を形成する。例えば、窒素雰囲気内で、１３００℃程度の温度、所定の時間の条件で熱処理を行う。熱処理の温度によっても、埋め込み酸化膜１１２の厚さ（形状）を調整できる。加える温度を高くすることで、埋め込み酸化膜１１２の厚さをより厚くすることができる。すなわち、埋め込み酸化膜１１２の形成される位置や形状は、注入するイオンのドーズ量やエネルギー、熱処理の温度によって決定される。
【００３２】
本実施形態では、埋め込み酸化膜１１２は、ゲート酸化膜１０４とは別の製造パラメータで精度よく形成するために、ゲート酸化膜１０４とは別の工程で形成される。埋め込み酸化膜１１２の形成は、高ドーズ注入、高温処理を行うため、ゲート酸化膜１０４や他の拡散層へ影響を与えないために、できるだけ最初の工程で形成することが好ましい。
【００３３】
次いで、図２（ｄ）に示すように、熱酸化法により、トレンチ１０３ａの内面にゲート酸化膜１０４を形成する。例えば、酸素雰囲気内で、１０００℃程度の温度、所定の時間の条件で熱酸化を行う。本実施形態では、図８の従来例と異なり、トレンチ１０３ａの側面と底面は、不純物濃度等の条件は同じであるため、トレンチ１０３ａの内面全体にほぼ同じ厚さのゲート酸化膜１０４が形成される。
【００３４】
次いで、図２（ｅ）に示すように、トレンチ２０３ａの内部にゲート電極１０３を形成する。例えば、ＣＶＤ法により、エピタキシャル層１１３及びトレンチ１０３ａ内部に、ポリシリコンを堆積する。このポリシリコンにリンの高濃度の不純物を注入し、高温処理した後、不要な部分のポリシリコンをエッチバックして、トレンチ１０３ａの内部のみに選択的にポリシリコンが残るようにして、ゲート電極１０３を形成する。
【００３５】
そして、エピタキシャル層１１３の表面からベース拡散層１０９を形成した後、ソース拡散層１０７とバックゲート拡散層１０８を形成する。それぞれの拡散層は、フォトリソグラフィー技術により、所望の領域をマスクして、不純物を注入し、熱処理することで形成される。例えば、不純物の注入濃度や熱処理の高い順番で、それぞれの拡散層が形成される。
【００３６】
その後、層間絶縁膜１０１、ソース電極１０２、ドレイン電極１１０を形成し、図１に示した半導体装置が形成される。
【００３７】
次に、本実施形態にかかる半導体装置の動作特性について説明する。図３は、本実施形態にかかる半導体装置のゲート−ドレイン間寄生容量（ゲート容量）を模式的に示している。図３の３０１が、ゲート容量である。半導体装置のゲート容量は、ゲート電極１０３とドレイン電極１１０間の誘電率やゲート電極１０３の底部の面積に依存する。この半導体装置では、ゲート電極１０３の下方に埋め込み酸化膜１１２が形成されているため、ゲート電極１０３とドレイン電極１１０間の領域で、埋め込み酸化膜１１２の占める割合により（厚さ分）、誘電率が低くなって、ゲート容量が低減する。例えば、埋め込み酸化膜１１２をより厚く形成することで、図９の従来例よりもさらに、ゲート容量の低減を図ることが可能である。
【００３８】
図４は、本実施形態にかかる半導体装置に大電流が流れたときの電流経路を示している。図の５０１が、アバランシェ電流の流れる経路である。図に示されるように、この半導体装置では、大電流時、ドレイン電極１１０からトレンチ１０３ａの底部へ向かう大量の電荷が、トレンチ１０３ａの底部へ流れずに、埋め込み酸化膜１１２の底部（裏面）付近からトレンチ１０３ａの側面付近へ流れる。すなわち、埋め込み酸化膜１１２が、トレンチ１０３ａの底部へ流れる電荷を阻止する堤防のような役割を果たすため、トレンチ１０３ａ底部の角付近に、電荷が集中することがなくなり、トレンチ１０３ａ底部のゲート酸化膜の破壊を防止することができる。したがって、埋め込み酸化膜１１２の形状は、ゲート電極１０３底部へ流れる電流を阻止できるように、ゲート電極１０３底部を覆うような形状、もしくは、トレンチ１０３ａの底面を被覆するゲート酸化膜１０４とほぼ同じ形状であることが好ましく、特に、ゲート電極１０３底部の角のゲート酸化膜１０４にまでかかる程度の大きさであることが好ましい。
【００３９】
図５は、本実施形態にかかる半導体装置に通常の電流が流れたときの電流経路を示している。図に示されるように、通常時、ドレイン−ソース電流Ｉｄｓが、ドレイン電極１１０からソース拡散層１０７へ向かって、ほぼ直線状に流れている。すなわち、本実施形態では、図２に示したように、埋め込み酸化膜とゲート酸化膜とを別の工程で形成するため、図１１の従来例のように、トレンチ付近に高濃度層が形成されることがない。このため、トレンチ付近で高濃度層を迂回するような経路ではなく、電流が影響されず直線状に流れ、半導体装置（トランジスタ）の動作特性に与える影響を低減することができる。したがって、埋め込み酸化膜１１２の形状は、電流の経路に影響を与えないために、トレンチ１０３ａ側面に沿った外形、つまり、埋め込み酸化膜１１２の端部が、トレンチ１０３ａ側面を被覆するゲート酸化膜１０４の延長線上に位置していることが、さらに好ましい。また、埋め込み酸化膜１１２の形状を、電流の流れを整流しさらに効率よく流れるような形状としてもよい。例えば、埋め込み酸化膜１１２の中心部分をよりドレイン電極１１０に近くなるように、埋め込み酸化膜１１２の底面を三角状や曲線状としてもよい。
【００４０】
このように本実施形態では、トレンチゲート型のＭＯＳＦＥＴにおいて、ゲート電極の底部の下方に、ゲート酸化膜とは離間して埋め込み酸化膜を形成することによって、ゲート−ドレイン間のゲート容量を埋め込み酸化膜とシリコン基板の分だけ低減することができる。また、ドレイン−ソース間にアバランシェ電流が流れた場合、ゲート底部下の埋め込み酸化膜によって電流経路が整流され、ゲート底部角に電荷が集中しにくくなりゲート酸化膜の破壊を防止することが可能になる。さらに、本実施形態では、ゲート酸化膜とは別工程で、埋め込み酸化膜を形成するため、トレンチゲートの周囲の不純物濃度、およびゲート酸化膜の厚さは、埋め込み酸化膜を形成しない場合と比べて変更されることがない。よって、トレンチゲート形成工程を変更せずに、埋め込み酸化膜を形成することが可能であり、不純物濃度の変化による電流経路の影響がないため、埋め込み酸化膜を形成したことによる半導体装置の動作特性への影響を低減することができる。
発明の実施の形態２．
【００４１】
次に、本発明の実施の形態２にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、実施の形態１の埋め込み酸化膜をさらに複数有することを特徴としている。
【００４２】
図６は、本実施形態にかかる半導体装置の断面図である。図６において、図１と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。図に示されるように、この半導体装置は、図１の構成と比べて、埋め込み酸化膜１１２が２つ設けられている。この例では、２つの埋め込み酸化膜１１２が、それぞれ離間して並列に形成されている。図６の３０１のように、埋め込み酸化膜１１２を２つ設けることで、ゲート電極１０３とドレイン電極１１０間の領域で、埋め込み酸化膜１１２の占める割合がさらに多くなるため、実施の形態１よりもゲート容量を低減することができる。例えば、さらに多くの数の埋め込み酸化膜１１２を形成して、よりゲート容量の低減を図ることも可能である。
【００４３】
製造方法については、図２と同様である。例えば、図２（ｂ）において、異なる注入エネルギーにより、酸素イオンを２回注入する。１回目は、実施の形態１よりも高いエネルギーで注入し、２回目は、実施の形態１と同様のエネルギーで注入する。酸素イオンの注入エネルギーを切り替えることで、埋め込み酸化膜１１２を多段的に形成する。酸素イオン注入の後、図２（ｃ）において、１度の熱処理により、２つの埋め込み酸化膜１１２を同時に形成する。このとき、熱処理を２回に分けて行ってもよい。例えば、２つの埋め込み酸化膜１１２の厚さや大きさが異なる場合、それぞれの埋め込み酸化膜１１２を精度よく形成するために、別の温度や時間で熱処理を行うことが好ましい。
【００４４】
図７は、本実施形態にかかる半導体装置に大電流が流れたときの電流経路を示している。図の５０１が、アバランシェ電流の流れる経路である。図に示されるように、この半導体装置では、２つの埋め込み酸化膜１１２によって、ゲート電極１０３底部へ流れる電流をさらに阻止し、ゲート酸化膜の破壊を効果的に防止する。例えば、大電流によってドレイン電極１１０側の埋め込み酸化膜１１２が破壊された場合でも、ゲート電極１０３側の埋め込み酸化膜１１２により、ゲート電極１０３底部へ流れるの電流を阻止することができる。また、２つの埋め込み酸化膜１１２によって、電流が埋め込み酸化膜１１２の底部からトレンチ１０３ａの側面へより流れやすくなり、電流がより整流されるため、動作特性への影響を低減できる。尚、この例では、２つの埋め込み酸化膜１１２は、同じ形状であるが、電流の整流効果をより高めるために異なる形状としてもよい。例えば、ドレイン電極１１０側の埋め込み酸化膜１１２をより小さい形状としてもよい。
【００４５】
このように本実施形態では、埋め込み酸化膜を複数形成することにより、実施の形態１よりもさらに、ゲート容量を低減できるとともに、ゲート酸化膜の破壊を効果的に防止し、半導体層の動作特性への影響も低減することができる。
【００４６】
尚、上記の実施の形態に限らず、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。例えば、各半導体層の導電型を変更し、極性の異なるＭＯＳＦＥＴとしてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明にかかる半導体装置の断面図である。
【図２】本発明にかかる半導体装置の製造方法を説明するための断面図である。
【図３】本発明にかかる半導体装置の寄生容量を説明するための断面図である。
【図４】本発明にかかる半導体装置に流れる大電流の経路を説明するための断面図である。
【図５】本発明にかかる半導体装置に流れる通常の電流の経路を説明するための断面図である。
【図６】本発明にかかる半導体装置の断面図である。
【図７】本発明にかかる半導体装置に流れる大電流の経路を説明するための断面図である。
【図８】従来の半導体装置の製造方法を説明するための断面図である。
【図９】従来の半導体装置の寄生容量を説明するための断面図である。
【図１０】従来の半導体装置に流れる大電流の経路を説明するための断面図である。
【図１１】従来の半導体装置に流れる通常の電流の経路を説明するための断面図である。
【符号の説明】
【００４８】
１０１  層間絶縁膜
１０２  ソース電極
１０３  ゲート電極
１０３ａ  トレンチ
１０４  ゲート酸化膜
１０５  チャネル領域
１０６  ソースコンタクト
１０７  ソース拡散層
１０８  バックゲート拡散層
１０９  ベース拡散層
１１０  ドレイン電極
１１１  シリコン基板
１１２  埋め込み酸化膜
１１３  エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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