(57)【要約】【課題】費用を殆ど掛けることなくリフレッシュ時のリップルをできるだけ低減することができる半導体集積回路を、提供する。【解決手段】印刷装置１０内のメモリコントローラ１９３は、１つのＤＲＡＭデバイス（１５，１６）についてみると、標準的な７８μｓの間隔でリフレッシュを要求し、４つのＤＲＡＭデバイス（１５，１６）についてみると、そのリフレッシュ要求のタイミングをＤＲＡＭデバイス毎に１．９５μｓずつずらす。【選択図】図４
2006209176.tif 000002
【特許請求の範囲】
【請求項１】
二つ以上のＤＲＡＭデバイスを制御するための半導体集積回路であって、
リフレッシュを周期的に行うタイミングをパルスで定義したデジタル信号を出力するリフレッシュタイマ，及び、
前記リフレッシュタイマから出力されるデジタル信号に基づいて、前記ＤＲＡＭデバイスのそれぞれについて、そのＤＲＡＭデバイス以外の全てのＤＲＡＭデバイスでのリフレッシュのタイミングとは重ならないタイミングをパルスで定義したデジタル信号を生成して出力するタイミング振分回路
を備えることを特徴とする半導体集積回路。
【請求項２】
前記振分回路は、前記ＤＲＡＭデバイスのそれぞれに生成する信号の位相のずれ量を、一つのＤＲＡＭデバイスに入力される信号のパルスで定義されるタイミングの間隔を前記ＤＲＡＭデバイスの個数と同数に等分した間隔と同じ時間となるようにする
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記リフレッシュタイマは、前記各ＤＲＡＭデバイスでのリフレッシュの全てのタイミングをパルスで定義したデジタル信号を出力し、
前記振分回路は、前記リフレッシュタイマから出力されたデジタル信号の中からＤＲＡＭデバイスの個数と同数おきのパルス群をそれぞれ取り出すことにより、前記各ＤＲＡＭデバイス用のデジタル信号を生成する
ことを特徴とする請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に、関する。
【背景技術】
【０００２】
周知のように、ＤＲＡＭデバイス内の記憶素子は、電荷の有無によって１ｂｉｔの情報を記憶するものであるが、放置すると電荷が漏れ出て情報を損失する性質を持つ。このため、ＤＲＡＭデバイスは、記憶素子に電荷を補充する処理が定期的に行われるものとなっている。なお、この電荷を補充する処理は、一般に、リフレッシュと称されている。
【特許文献１】特開２００４−０３０８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の装置では、内部に組み込まれる複数のＤＲＡＭデバイスに対し、同じタイミングでリフレッシュが行われていた。
【０００４】
しかしながら、デバイス数が多いと、リフレッシュ時に、瞬時ではあるが電流量が増加し、電源ラインに印加される定電圧に、±５０ｍＶを超えるリップルが生じてしまうことがある。このようなリップルが電源ラインに存在すると、例えばＰＬＬのような低リップル（３．３Ｖ±５０ｍＶ）が要求されるデバイスが同じ電源ラインを利用している場合に、そのデバイスに対して誤動作を生じさせることになる。
【０００５】
このため、従来、このような誤動作を防止するため、ＤＲＡＭデバイス用の電源を別途用意したり、リップル除去用のフィルタ回路を用意したりしていたが、これらの対策には、どうしても費用が掛かってしまっていた。
【０００６】
本発明は、前述したような従来技術の有する問題点に鑑みてなされたものであり、その課題は、費用を殆ど掛けることなくリフレッシュ時のリップルをできるだけ低減することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために発明された半導体集積回路は、二つ以上のＤＲＡＭデバイスを制御するためのものであって、リフレッシュを周期的に行うタイミングをパルスで定義したデジタル信号を出力するリフレッシュタイマ，及び、前記リフレッシュタイマから出力されるデジタル信号に基づいて、前記ＤＲＡＭデバイスのそれぞれについて、そのＤＲＡＭデバイス以外の全てのＤＲＡＭデバイスでのリフレッシュのタイミングとは重ならないタイミングをパルスで定義したデジタル信号を生成して出力するタイミング振分回路を備えることを、特徴としている。
【０００８】
このように、各ＤＲＡＭデバイスでのリフレッシュのタイミングをずらすと、リフレッシュ時の電流量の増加を抑えることができ、その結果として、リップルを低減することができる。然も、タイミング振分回路自体は、ゲート規模が小さい回路から構成することができるため、設計製造に掛かる費用を増大させることがない。
【発明の効果】
【０００９】
従って、本発明によれば、費用を殆ど掛けることなくリフレッシュ時のリップルをできるだけ低減することができるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面に基づいて、本発明を実施するための一つの形態である印刷装置について説明する。
【００１１】
まず、本実施形態の印刷装置の構成を説明する。
【００１２】
図１は、本実施形態の印刷装置１０の構成図である。印刷装置１０は、図示せぬホストコンピュータから印刷要求を受信して動作する装置であり、主要な構成として、パラレルＩ／Ｆ１１，ネットワークＩ／Ｆ１２，ＵＳＢＩ／Ｆ１３，印刷エンジン１４，ＲＯＭ１５，ＤＲＡＭ１６，オプションＤＲＡＭ１７，ＣＰＵ１８，及び、ＡＳＩＣ１９を、内蔵している。
【００１３】
パラレルＩ／Ｆ１１は、図示せぬホストコンピュータから印刷要求を受信するためのユニットであり、具体的には、ＩＥＥＥ１２８４の通信規格に従ったパラレルポートやセントロニクス仕様のパラレルポートである。
【００１４】
ネットワークＩ／Ｆ１２は、図示せぬホストコンピュータから印刷要求を受信するためのユニットであり、具体的には、ＬＡＮボード等の通信インターフェースポートである。
【００１５】
ＵＳＢＩ／Ｆ１３は、図示せぬカメラ装置から印刷要求を受信するためのユニットであり、具体的には、ＵＳＢ規格に従ったデータの通信を制御する通信インターフェースポートである。なお、カメラ装置は、静止画の画像データを取得することができるＵＳＢポート付き装置であり、具体的には、デジタルスチルカメラ，デジタルビデオカメラ，カメラ付き携帯電話機などである。
【００１６】
印刷エンジン１４は、用紙上への印刷を実際に行なう機構である。
【００１７】
ＤＲＡＭ１５は、図示せぬホストコンピュータや図示せぬカメラ装置から送信されてきた印刷要求の一時記憶に使用されるとともにその印刷要求に基づいて印刷エンジン１４へ供給するビデオデータを生成するために使用されるメモリである。
【００１８】
オプションＤＲＡＭ１６は、印刷装置１０の処理能力を向上させるために追加されたＤＲＡＭであり、ＤＲＡＭ１５と本質的に同じものである。オプションＤＲＡＭ１６は、ＤＲＡＭ１５とは別のメモリスロットに着脱自在に装着されたものである。なお、本実施形態では、メモリスロットが４個用意されており、オプションＤＲＡＭ１６は、３個増設することができるようになっている。
【００１９】
ＲＯＭ１７は、印刷装置１０を制御するためのプログラムや、印刷要求からビデオデータを生成する際に使用されるフォントデータを記憶した不揮発性メモリである。
【００２０】
ＣＰＵ１８は、ＲＯＭ１７内のプログラムに従って各部を統合的に制御することにより、図示せぬホストコンピュータや図示せぬカメラ装置から送信されてきた印刷要求に応じた印刷を印刷エンジン１４に行なわせるための印刷制御処理や、この印刷装置１０の上面に設けられている図示せぬ操作パネルに対する操作を通じてユーザから実行すべき処理についての指示を取得する処理を行なう制御回路である。
【００２１】
ＡＳＩＣ１９は、各ハードウエア１１〜１８間のデータや指示の遣り取りを制御する半導体集積回路であり、各ハードウエア１１〜１８に接続されている。このＡＳＩＣ１９は、各ハードウエア１１〜１８との間のインターフェースとして、ビデオコントローラ１９１，ＩＯコントローラ１９２，及び、メモリコントローラ１９３を、備えている。
【００２２】
ビデオコントローラ１９１は、印刷エンジン１４へ供給する印刷用のビデオデータをその印刷エンジン１４内の図示せぬ走査ユニットが処理可能な形態の電気信号に変換するための回路モジュールである。
【００２３】
ＩＯコントローラ１９２は、各Ｉ／Ｆ１１〜１３や図示せぬ操作パネルを制御するための回路モジュールである。
【００２４】
メモリコントローラ１９３は、前述したメモリスロットに装着されたＤＲＡＭ１５やオプションＤＲＡＭ１６に対するプログラムやデータの読み書きを制御する機能，及び、ＲＯＭ１７からのプログラムやデータの読み出しを制御する機能を有する回路モジュールである。
【００２５】
次に、そのメモリコントローラ１９３におけるＤＲＡＭデバイス（ＤＲＡＭ１５及びオプションＤＲＡＭ１６）の制御を行う部分について、説明する。
【００２６】
図２は、メモリコントローラ１９３内におけるＤＲＡＭデバイスの制御を行う部分の構成図である。メモリコントローラ１９３は、ＤＲＡＭデバイスの制御を行うため、ＤＲＡＭアクセスデコーダ１９３ａ，ＤＭＡコントローラ１９３ｂ，リフレッシュタイマ１９３ｃ，及び、ＤＲＡＭコントローラ１９３ｄ，を、備えている。
【００２７】
ＤＲＡＭアクセスデコーダ１９３ａは、ＣＰＵ１８からアドレスバスを通じて送られてきたＩＯアドレス情報を解釈して、ＣＰＵ１８がアクセスしようとするＤＲＡＭデバイスを特定するチップセレクト信号を出力する回路モジュールである。このチップセレクト信号を通じてイネーブルとされたＤＲＡＭデバイスは、その機能がアクティブとなったデバイスとして、ＣＰＵ１８から何らかの制御がなされるようになる。
【００２８】
ＤＭＡコントローラ１９３ｂは、各Ｉ／Ｆ１１〜１３からＤＲＡＭ１５及びオプションＤＲＡＭ１６への印刷要求，及び、ＤＲＡＭ１５及びオプションＤＲＡＭ１６からビデオコントローラ１９１への転送を制御するための回路モジュールである。
【００２９】
リフレッシュタイマ１９３ｃは、ＤＲＡＭデバイスのリフレッシュを実行するタイミングの時間間隔をカウントして、リフレッシュ要求を意味するＬレベルが周期的に起こるパルス信号をリフレッシュ制御信号として生成する回路モジュールである。本実施形態では、このリフレッシュタイマ１９３ｃは、標準的な７．８μｓ（＝６４ｍｓ／８１９２回）の間隔でＬレベルが起きるパルス信号ではなく、その７．８μｓをメモリスロットの個数と同数に等分した時間間隔（すなわち、７．８／４＝１．９５μｓ）でＬレベルが起きるパルス信号（実質的には標準周期を１／４倍した信号）を、発生するようになっている。
【００３０】
ＤＲＡＭコントローラ１９３ｄは、ＤＲＡＭアクセスデコーダ１９３ａ，ＤＭＡコントローラ１９３ｂ，及び、リフレッシュタイマ１９３ｃからのアクセスを調停して、ＤＲＡＭデバイスを制御する回路モジュールである。より具体的には、ＤＲＡＭコントローラ１９３ｄは、ＤＲＡＭアクセスデコーダ１９３ａを介してＣＰＵ１８からリード要求又はライト要求があった場合には、指定されたＤＲＡＭデバイスに対してリード制御又はライト制御を行い、ＤＭＡコントローラ１９３ｂからリード要求又はライト要求があった場合には、指定されたＤＲＡＭデバイスに対してリード制御又はライト制御を行い、リフレッシュタイマから１９３ｃからリフレッシュ要求があった場合には、ＤＲＡＭデバイスに対してリフレッシュ制御を行う。
【００３１】
このＤＲＡＭコントローラ１９３ｄは、その内部にＣＳセレクタ回路１９３１を内蔵している。このＣＳセレクタ回路１９３１は、全てのメモリスロットにＤＲＡＭデバイスが装着されている場合において、その全てのＤＲＡＭデバイスにおけるリフレッシュのタイミングを振り分けるための振分回路モジュールである。
【００３２】
図３は、ＣＳセレクタ回路１９３１の構成図である。ＣＳセレクタ回路１９３１は、２ｂｉｔカウンタ１９３１ａ，及び、デコーダ１９３１ｂからなる。
【００３３】
２ｂｉｔカウンタ１９３１ａは、リフレッシュタイマ１９３ｃから出力されるリフレッシュ制御信号のパルス回数を４回ずつカウントする回路モジュールである。
【００３４】
デコーダ１９３１ｂは、２ｂｉｔカウンタ１９３１ａにおいてカウントされた値に応じて、リフレッシュタイマ１９３ｃからのリフレッシュ制御信号から４個おきのパルスだけを抽出してなるリフレッシュ制御信号（実質的に周期が４倍となって標準周期に戻された信号）を、位相を９０度ずつずらしながら、４個のメモリスロットのそれぞれに出力する回路モジュールである。
【００３５】
図４は、４個のＤＲＡＭデバイス（メモリスロット）にそれぞれ入力されるリフレッシュ制御信号のシーケンス図である。図４に示されるように、「ＣＳ０Ｘ」のチップセレクト信号でイネーブルが規定されるＤＲＡＭデバイス，「ＣＳ１Ｘ」のチップセレクト信号でイネーブルが規定されるＤＲＡＭデバイス，「ＣＳ２Ｘ」のチップセレクト信号でイネーブルが規定されるＤＲＡＭデバイス，及び、「ＣＳ３Ｘ」のチップセレクト信号でイネーブルが規定されるＤＲＡＭデバイスにそれぞれ入力されるリフレッシュ制御信号のＬレベル（リフレッシュ要求）パルスは、１．９５μｓずつずれている。但し、一つのＤＲＡＭデバイスについて見ると、入力されるリフレッシュ制御信号のＬレベル（リフレッシュ要求）パルスは、７．８μｓ間隔ずつ生ずるようになっており、従来の仕様どおりの標準周期となる。なお、図４中のＲＡＳＸとＣＡＳＸは、ＤＲＡＭデバイス内のロウアドレスとカラムアドレスの指定の有無を規定する制御信号である。
【００３６】
次に、本実施形態の効果について説明する。
【００３７】
従来のメモリコントローラによると、図５に示されるように、４つのＤＲＡＭデバイスにおいて、リフレッシュのタイミングが揃っていたため、電源ラインに印加される電圧には、リップルが存在してしまうことがあった。しかし、本実施形態によれば、１つのＤＲＡＭデバイスについてみると、標準的な７８μｓの間隔でリフレッシュが行われるものの、４つのＤＲＡＭデバイスについてみれば、そのリフレッシュのタイミングが１．９５μｓずつずれているため、図４に示されているように、電源ラインに印加される電圧には、リップルが生じない。
【００３８】
なお、ＣＳセレクタ回路１９３１自体は、ゲート規模が小さい回路から構成することができるため、ＤＲＡＭコントローラ１９３ｄの内部にこのＣＳセレクタ回路１９３１を組み込む構成を採用したとしても、ＡＳＩＣ１９の設計製造の費用は殆ど増加しない。
【００３９】
ところで、前述した本実施形態では、ＤＲＡＭデバイスを着脱自在に装着するためのメモリスロットが４個であるとして説明したが、これに限定されるものではない。メモリスロットの数は、３個以下であっても良いし、５個以上であっても良い。何れの場合においても、メモリスロットに装着された各ＤＲＡＭデバイスにおけるリフレッシュのタイミングが互いに重なっていなければ、本実施形態に係る効果を奏することができることになる。
【００４０】
また、前述した本実施形態では、メモリスロットに入力するリフレッシュ制御信号の位相のずれ量が、メモリスロットの個数で標準周期を等分した長さであるとして説明したが、これに限定されるものではない。例えば、メモリスロットに実際に装着されたＤＲＡＭデバイスにだけリフレッシュ制御信号を入力するものとし、ＤＲＡＭデバイスに入力されるリフレッシュ制御信号の位相のずれ量を、メモリスロットに装着されたＤＲＡＭデバイスの個数で等分した長さとしても良い。
【図面の簡単な説明】
【００４１】
【図１】本実施形態の印刷装置の構成図
【図２】メモリコントローラ内におけるＤＲＡＭデバイスの制御を行う部分の構成図
【図３】ＣＳセレクタ回路の構成図
【図４】本実施形態における４個のＤＲＡＭデバイスにそれぞれ入力されるリフレッシュ制御信号のシーケンス図
【図５】従来の形態における４個のＤＲＡＭデバイスにそれぞれ入力されるリフレッシュ制御信号のシーケンス図
【符号の説明】
【００４２】
１０        印刷装置
１１        印刷エンジン
１６        ＤＲＡＭ
１７        オプションＤＲＡＭ
１９        ＡＳＩＣ
１９３      メモリコントローラ
１９３ｄ    ＤＲＡＭコントローラ
１９３１    ＣＳセレクタ回路
１９３１ａ  ２ｂｉｔカウンタ
１９３１ｂ  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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