(57)【要約】【課題】  電圧降下による遅延変動による誤動作防止を、装置規模の増大や動作速度の低下を抑制しつつ実現する半導体装置を提供する。【解決手段】  機能ブロック１１，１２とインターフェースタイミング制御部２１、クロック生成部３１により構成される。インターフェースタイミング制御部２１は、クロック生成部３１から機能ブロック１１とりわけメモリへのクロックのゲーティングの切り替え時に、機能ブロック１１のインターフェースタイミングの切り替えを行い、インターフェースとりわけ非同期インターフェースに要求されるタイミング制約を緩和させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
信号のインターフェースを行う機能ブロックと、前記機能ブロックにクロックを供給するクロック生成部と、インターフェースタイミング制御信号を前記機能ブロックに供給することにより前記機能ブロックのインターフェースタイミングを制御するインターフェースタイミング制御部とを備えた半導体装置。
【請求項２】
前記インターフェースタイミング制御部は、電圧降下予測部を有し、前記電圧降下予測部が電圧降下の発生の予測に応答して、前記インターフェースタイミング制御信号により、前記機能ブロックのインターフェースタイミングを制御する請求項１記載の半導体装置。
【請求項３】
前記インターフェースタイミング制御部は、前記インターフェースタイミング制御信号により、前記機能ブロックの信号受信側のインターフェースタイミングを遅延させる請求項２記載の半導体装置。
【請求項４】
前記インターフェースタイミング制御部は、前記インターフェースタイミング制御信号により、遅延した前記機能ブロックの信号受信側のインターフェースタイミングを、一定時間経過後に復帰させる請求項３記載の半導体装置。
【請求項５】
前記機能ブロックが制御レジスタを有し、前記インターフェースタイミング制御信号により、遅延した前記機能ブロックの信号受信側のインターフェースタイミングを復帰させる時間が、前記制御レジスタの保持値により決定される請求項４記載の半導体装置。
【請求項６】
前記電圧降下予測部が、前記クロック生成部から供給されるクロック信号がゲーティングされるサイクルの前後に、前記インターフェースタイミング制御信号により、前記機能ブロックの信号受信側のインターフェース信号のストローブタイミングを遅延させることを特徴とする請求項４記載の半導体装置。
【請求項７】
ゲーティングにより前記電圧降下予測部が前記インターフェースタイミング制御信号の制御を行う前記クロックが、メモリマクロへのクロックであることを特徴とする請求項６記載の半導体装置。
【請求項８】
信号のインターフェースを行う機能ブロックのインターフェースタイミングをインターフェースタイミング制御信号に基づいて制御するタイミング制御方法。
【請求項９】
前記機能ブロックの電圧降下の発生の予測に応答して前記インターフェースタイミング制御信号により前記機能ブロックのインターフェースタイミングを制御する請求項８記載のタイミング制御方法。
【請求項１０】
前記インターフェースタイミング制御信号により、前記機能ブロックの信号受信側のインターフェースタイミングを遅延させる請求項９記載のタイミング制御方法。
【請求項１１】
前記インターフェースタイミング制御信号により、遅延した前記機能ブロックの信号受信側のインターフェースタイミングを、一定時間経過後に復帰させる請求項１０記載のタイミング制御方法。
【請求項１２】
前記インターフェースタイミング制御信号により、遅延した前記機能ブロックの信号受信側のインターフェースタイミングを復帰させる時間を可変とする請求項１１記載のタイミング制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はタイミング違反による誤動作が問題となる半導体装置、とりわけ電圧降下によるタイミング違反が問題となるような大規模な半導体装置に関するものである。また、本発明は、半導体装置における機能ブロックのインターフェースタイミングを制御するタイミング制御方法に関するものである。
【背景技術】
【０００２】
大規模かつ高速なＬＳＩでは、電圧降下によるタイミング違反により誤動作を起こすことが問題になっている。
【０００３】
従来、電圧降下による問題を解決するために、電圧降下を検出し、電源電圧を制御する方法（例えば、特許文献１参照）が知られている。
【特許文献１】特開平３−７６１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術では電圧降下が急激に発生した場合とりわけ規模の大きいメモリマクロの動作開始時に、これを検出した後では誤動作を回避できないという問題があった。
【０００５】
本発明は、こうした問題に鑑み、急激な電圧降下による誤動作を防止することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
請求項１記載の半導体装置は、信号のインターフェースを行う機能ブロックと、機能ブロックにクロックを供給するクロック生成部と、インターフェースタイミング制御信号を機能ブロックに供給することにより機能ブロックのインターフェースタイミングを制御するインターフェースタイミング制御部とを備えている。
【０００７】
この構成によって、クロック生成部が機能ブロックにクロックを供給し、機能ブロックが信号のインターフェースを行い、インターフェースタイミング制御部がインターフェースタイミング制御信号に基づいてインターフェースタイミングを制御することになる。
【０００８】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、インターフェースタイミング制御部が電圧降下予測部を有し、電圧降下予測部が電圧降下の発生の予測に応答して、インターフェースタイミング制御信号により、機能ブロックのインターフェースタイミングを制御する。
【０００９】
この構成によって、電圧降下の発生が予測される場合に、機能ブロックのインターフェースタイミングが制御される。
【００１０】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、インターフェースタイミング制御部が、インターフェースタイミング制御信号により、機能ブロックの信号受信側のインターフェースタイミングを遅延させる。
【００１１】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、インターフェースタイミング制御部が、インターフェースタイミング制御信号により、遅延した機能ブロックの信号受信側のインターフェースタイミングを、一定時間経過後に復帰させる。
【００１２】
請求項５記載の半導体装置は、請求項４記載の半導体装置において、機能ブロックが制御レジスタを有し、インターフェースタイミング制御信号により、遅延した機能ブロックの信号受信側のインターフェースタイミングを復帰させる時間が制御レジスタにより決定される。
【００１３】
請求項６記載の半導体装置は、請求項４記載の半導体装置において、電圧降下予測部が、クロック生成部から供給されるクロック信号がゲーティングされるサイクルの前後に、インターフェースタイミング制御信号により、機能ブロックの受信側のインターフェースタイミングを遅延させる。
【００１４】
請求項７記載の半導体装置は  請求項６記載の半導体装置において、ゲーティングにより電圧降下予測部がインターフェースタイミング制御信号の制御を行うクロックが、メモリマクロへのクロックである。
【００１５】
請求項８記載のタイミング制御方法は、信号のインターフェースを行う機能ブロックのインターフェースタイミングをインターフェースタイミング制御信号に基づいて制御する。
【００１６】
請求項９記載のタイミング制御方法は、請求項８記載のタイミング制御方法において、機能ブロックの電圧降下の発生の予測に応答してインターフェースタイミング制御信号により機能ブロックのインターフェースタイミングを制御する。
【００１７】
請求項１０記載のタイミング制御方法は、請求項９記載のタイミング制御方法において、インターフェースタイミング制御信号により、機能ブロックの信号受信側のインターフェースタイミングを遅延させる。
【００１８】
請求項１１記載のタイミング制御方法は、請求項１０記載のタイミング制御方法において、インターフェースタイミング制御信号により、遅延した機能ブロックの信号受信側のインターフェースタイミングを、一定時間経過後に復帰させる。
【００１９】
請求項１２記載のタイミング制御方法は、請求項１１記載のタイミング制御方法において、インターフェースタイミング制御信号により、遅延した機能ブロックの信号受信側のインターフェースタイミングを復帰させる時間を可変とする。
【発明の効果】
【００２０】
請求項１記載の半導体装置によれば、機能ブロックでの遅延変動時にインターフェースタイミングを変更することにより、遅延変動による誤動作を回避し、高速な回路の設計を容易にする効果がある。
【００２１】
請求項２記載の半導体装置によれば、機能ブロックでの電圧降下発生時にインターフェースタイミングを変更することにより、電圧降下による誤動作を回避する効果がある。
【００２２】
請求項３記載の半導体装置によれば、機能ブロックでの電圧降下発生時にインターフェースタイミングを遅延させることにより、電圧降下による遅延増大による誤動作を回避する効果がある。
【００２３】
請求項４記載の半導体装置によれば、機能ブロックでの電圧降下発生後にインターフェースタイミングを復帰させることにより、性能劣化を抑制する効果がある。
【００２４】
請求項５記載の半導体装置によれば、制御レジスタによりインターフェースタイミングの復帰時間を決定することにより、半導体装置製造後に性能劣化抑制に適した時間を決定できる効果がある。
【００２５】
請求項６記載の半導体装置によれば、クロックゲーティングの切り替え時にインターフェースタイミングを変更することで、クロックゲーティングに伴う急激な電圧降下に対しても誤動作を回避する効果がある。
【００２６】
請求項７記載の半導体装置によれば、メモリマクロへのクロックゲーティングの切り替え時にインターフェースタイミングを変更することで、電圧降下の予測に必要な回路規模を抑制する効果がある。
【００２７】
請求項８記載のタイミング制御方法によれば、機能ブロックでの遅延変動時にインターフェースタイミングを変更することにより、遅延変動による誤動作を回避し、高速な回路の設計を容易にする効果がある。
【００２８】
請求項９記載のタイミング制御方法によれば、機能ブロックでの電圧降下発生時にインターフェースタイミングを変更することにより、電圧降下による誤動作を回避する効果がある。
【００２９】
請求項１０記載のタイミング制御方法によれば、機能ブロックでの電圧降下発生時にインターフェースタイミングを遅延させることにより、電圧降下による遅延増大による誤動作を回避する効果がある。
【００３０】
請求項１１記載のタイミング制御方法によれば、機能ブロックでの電圧降下発生後にインターフェースタイミングを復帰させることにより、性能劣化を抑制する効果がある。
【００３１】
請求項１２記載のタイミング制御方法によれば、制御レジスタによりインターフェースタイミングの復帰時間を決定することにより、機能ブロックを有する半導体装置製造後に性能劣化抑制に適した時間を決定できる効果がある。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態の半導体装置と半導体装置におけるタイミング制御方法とについて、図面を参照しながら説明する。
【００３３】
図１に本発明による半導体装置の実施の形態のブロック図を示す。この半導体装置１は、第１の機能ブロック１１と第２の機能ブロック１２とインターフェースタイミング制御部２１とクロック生成部３１とから構成される。第１の機能ブロック１１はたとえばＣＰＵであり、第２の機能ブロック１２はたとえば外部メモリインターフェースなどである。
【００３４】
第１の機能ブロック１１は、クロック生成部３１から供給されるクロック３０１に同期して動作し、インターフェース信号１０１によって、第２の機能ブロック１２と信号のインターフェースを行う。第２の機能ブロック１２とのインターフェースでは、インターフェースタイミング制御部２１からのインターフェースタイミング制御信号２０１に基づいてインターフェースタイミングを決定する。
【００３５】
第２の機能ブロック１２は、クロック生成部３１から供給されるクロック３０２に同期して動作し、インターフェース信号１０１によって、第１の機能ブロック１２と信号のインターフェースを行い、インターフェース信号１０２によって外部のデバイスと信号のインターフェースを行う。第１の機能ブロック１１とのインターフェースでは、インターフェースタイミング制御部２１からのインターフェースタイミング制御信号２０２に基づいてインターフェースタイミングを決定する。
【００３６】
クロック生成部３１は、原振クロック３０３をもとにクロック３０１，３０２を生成し、第１の機能ブロック１１およびインターフェースタイミング制御部２１にクロック３０１を供給し、第２の機能ブロック１２にクロック３０２を供給し、インターフェース信号１０３により第１の機能ブロック１１と信号のインターフェースを行う。なお、原振クロックは、水晶発振子からの発振クロックを意味する。
【００３７】
インターフェースタイミング制御部２１は、クロック生成部３１から供給されるクロック３０１に同期して動作し、第１の機能ブロック１１にインターフェースタイミング制御信号２０１を供給し、第２の機能ブロック１２にインターフェースタイミング制御信号２０２を供給し、インターフェース信号１０３により第１の機能ブロック１１と信号のインターフェースを行う。
【００３８】
図２に第１の機能ブロック１１のブロック図を示す。第１の機能ブロック１１は論理ブロック１３とメモリマクロ１４と制御レジスタ部１５とから構成される。
【００３９】
論理ブロック１３は、クロック３０１ａに同期して動作し、インターフェース信号１０１によって第２の機能ブロック１２と信号のインターフェースを行い、インターフェース信号１１０によってメモリマクロ１４と信号のインターフェースを行い、インターフェース信号１１１によって制御レジスタ部１５と信号のインターフェースを行うほか、メモリイネーブルトリガ信号１０４をインターフェースタイミング制御部２１に対して出力する。
【００４０】
第１の機能ブロック１１は、第２の機能ブロック１２を経由して外部のデバイスから命令およびデータを取得しメモリマクロ１４に格納し、供給された命令を実行し、命令に応じて制御レジスタ部１５の制御レジスタを更新する。インターフェース信号１０１は、リクエスト信号１０１ａ（負論理）、リード信号１０１ｂ（負論理）、アドレス信号１０１ｃ、ライトデータ信号１０１ｄ、リクエストアクノリッジ信号１０１ｆ（負論理）、リードアクノリッジ信号１０１ｇ（負論理）、リードデータ信号１０１ｈ、およびリードリリース信号１０１ｅから構成され、クロック３０１とクロック３０２の周波数が非同期の場合にも動作するハンドシェークプロトコルをとる。ただし、リード信号１０１ｂ、アドレス信号１０１ｃ、およびライトデータ信号１０１ｄはリクエスト信号１０１ａに同期してインターフェースする信号であり、リードデータ信号１０１ｈはリードアクノリッジ信号１０１ｇに同期してインターフェースする信号であるので、信号遅延はリクエスト信号１０１ａもしくはリードアクノリッジ信号１０１ｇによって決定されるストローブタイミングより遅延しないよう抑える必要がある。
【００４１】
メモリマクロ１４は、クロック３０１ｂに同期して動作し、インターフェース信号１１０によって論理ブロック１３と信号のインターフェースを行う。
【００４２】
制御レジスタ部１５は、クロック３０１ａに同期して動作し、インターフェース信号１１１によって論理ブロック１３と信号のインターフェースを行い、インターフェース信号１０３として制御レジスタの値を出力する。
【００４３】
図３にクロック生成部１３のブロック図を示す。クロック生成部１３はＰＬＬ３２，３３とクロックゲート３４およびクロックゲーティング用のラッチ３５とから構成される。
【００４４】
ＰＬＬ３２は原振クロック３０３を逓倍しクロック３０１ａとして出力し、ＰＬＬ３３は原振クロック３０３を逓倍しクロック３０２として出力する。クロック３０１ａはクロックゲート３４およびラッチ３５によりゲーティングされクロック３０１ｂとして出力される。クロック３０１ｂはインターフェース信号１０３のメモリイネーブルビット１０３ａがＨ（イネーブル）の場合に、クロック３０１ａと同周波数クロックとして出力され、メモリイネーブルビット１０３ａがＬ（ディスエーブル）の場合に、ゲーティングされＬ出力となる。
【００４５】
図４にインターフェースタイミング制御部２１のブロック図を示す。インターフェースタイミング制御部２１は、電圧降下予測部２２とインターフェースタイミング制御信号生成部２３とから構成される。
【００４６】
電圧降下予測部２２はクロック３０１ａに同期して動作し、メモリイネーブルトリガ信号１０４がアサートされると、インターフェース信号１０３の電圧降下サイクルビット１０３ｂで設定されたクロック３０１ａのサイクルの間、電圧降下通知信号２１０をアサートする。この構成は、ゲーティングにより電圧降下予測部２２がインターフェースタイミング制御信号の制御を行うクロックが、メモリマクロへのクロックである場合に対応する。電圧降下通知信号は電圧降下が機能ブロックに発生するおそれがあるときにＨとなり、電圧降下が発生していないときにはＬのままである。
【００４７】
インターフェースタイミング制御信号生成部２３は電圧降下通知信号２１０をクロック３０１ａに同期させてインターフェースタイミング制御信号２０１として出力し、同様にクロック３０２に同期させてインターフェースタイミング制御信号２０２として出力する。
【００４８】
図５はインターフェースタイミング制御信号が出力されるタイミングを示すタイミングチャートである。クロック３０１ａのサイクルｂでメモリイネーブルトリガ信号１０４がアサートされ、同サイクルｃから電圧降下通知信号２１０がアサートされる。さらに、サイクルｄでクロック３０１ａに同期してインターフェースタイミング制御信号２０１がアサートされ、サイクルＤでクロック３０２に同期してインターフェースタイミング制御信号２０２がアサートされる。メモリイネーブルトリガ信号１０４に遅れて、サイクルｇでメモリイネーブルビット１０３ａがアサートされることにより、クロック３０１ｂはここではサイクルｈで動作を開始する。電圧降下通知信号２１０のアサートから一定サイクル経過した、ここではサイクルｌに電圧降下通知信号２１０はネゲートされ、これに対応してインターフェースタイミング制御信号２０１、２０２ともそれぞれタイミングｍ、Ｊでネゲートされる。
【００４９】
インターフェースタイミング制御信号２０１、２０２に関わる第１の機能ブロック１１と第２の機能ブロック２１の動作を以下に説明する。第１の機能ブロック１１では論理ブロック１３が第２の機能ブロック１２と信号のインターフェースを行うことにより、制御レジスタ部１５が有するメモリイネーブルビットの更新を行う場合に、更新に先立ってメモリイネーブルトリガ信号１０４をアサートする。メモリイネーブルトリガ信号１０４のアサート後、何サイクルにメモリイネーブルビットを更新するかは、インターフェースタイミング制御信号２０１、２０２がアサートされるのに十分なサイクルに設定すればよいし、制御レジスタ部１５のレジスタ設定によってサイクルを設定してもよい。
【００５０】
インターフェースタイミング制御信号２０１がアサートされている場合（電圧降下の発生のおそれがある場合）、第１の機能ブロック１１は、リクエストアクノリッジ信号１０１ｆがアサートされてからリクエスト信号１０１ａをネゲートするサイクル、およびリードアクノリッジ信号１０１ｇがアサートされてからリードリリース信号１０１ｅをアサートし、リードデータ信号１０１ｇのデータをラッチするサイクルを、インターフェースタイミング制御信号２０１のネゲート時（電圧降下が発生しない場合）より１クロック３０１ａサイクル遅らせる。この構成が、電圧降下予測部が、クロック生成部から供給されるクロック信号がゲーティングされるサイクルの前後に、インターフェースタイミング制御信号により、機能ブロックの信号受信側のインターフェース信号のストローブタイミングを遅延させることに相当する。
【００５１】
ただし、第１の機能ブロック１１は、インターフェースタイミング制御信号２０１の切り替え時の誤動作を防止するため、インターフェースタイミング制御信号２０１を直ではなく一旦ラッチした信号を参照しインターフェースタイミングを決定する。このラッチは、リクエスト信号１０１ａ、リードリリース信号１０１ｅを変化させるサイクルでは更新せず、かつインターフェースタイミング制御信号２０１がネゲートされた場合は、アクセス完了まではアサート状態を保つ。
【００５２】
第２の機能ブロック１２についても、インターフェースタイミング制御信号２０２がアサートされている場合、リクエスト信号１０１ａがアサートされてからリクエストアクノリッジ信号１０１ｆをアサートし、リード信号１０１ｂ、アドレス信号１０１ｃ、およびライトデータ信号１０１ｄの値をラッチするサイクル、およびリードリリース信号１０１ｅがアサートされてからリードアクノリッジ信号１０１ｇをアサートするサイクルを、インターフェースタイミング制御信号２０２のネゲート時より１クロック３０２サイクル遅らせる。この構成が、電圧降下予測部が、クロック生成部から供給されるクロック信号がゲーティングされるサイクルの前後に、インターフェースタイミング制御信号により、機能ブロックの信号受信側のインターフェース信号のストローブタイミングを遅延させることに相当する。また、インターフェースタイミング制御信号２０２を直ではなく一旦ラッチした信号を参照しインターフェースタイミングを決定する。このラッチは、リクエストアクノリッジ信号１０１ｆを変化させるサイクルでは更新せず、かつインターフェースタイミング制御信号２０２がネゲートされた場合は、アクセス完了まではアサート状態を保つ。
【００５３】
図６〜図９に第１の機能ブロック１１と第２の機能ブロック１２のインターフェースタイミングのタイミングチャートを示す。図６のタイミングチャートは、インターフェースタイミング制御信号２０１、２０２がともにＬの場合（電圧降下が発生していない正常電圧時）に、第１の機能ブロック１１がマスタとなってリードアクセスを行った場合の例である。サイクルｂで第１の機能ブロックはリクエスト信号１０１ａをアサートし、同時にリード信号１０１ｂをアサートし、アドレス信号１０１ｃにアクセス先のアドレスを出力し、リクエスト信号１０１ａがアサートされているサイクルの間、値を保持する。第２の機能ブロック１２はこのリクエストに対し、現在アクセスを行っていなければ、最短でリクエスト信号１０１ａがアサートされたサイクルの２クロック３０２サイクル後、ここではサイクルＤにリクエストアクノリッジ１０１ｆをアサートして、第１の機能ブロック１１にリクエストを受理したことを通知し、サイクルＤでリード信号１０１ｂ、アドレス信号１０１ｃをアクセス情報としてラッチする。第１の機能ブロック１１はこれに対し、リクエストアクノリッジ信号１０１ｆがアサートされたサイクルの２クロック３０１ａサイクル後、ここではサイクルｇにリクエスト信号１０１ａ、およびリード信号１０１ｂをネゲートし、さらに第２の機能ブロック１２はこれに対し、リクエスト信号１０１ａがネゲートされたサイクルの２クロック３０２サイクル後、ここではサイクルＧにリクエストアクノリッジ信号１０１ｆをネゲートする。
【００５４】
第２の機能ブロック１２がインターフェース信号１０２によって外部デバイスにアクセスを行い、第１の機能ブロック１１にリードデータを転送できるようになれば、第２の機能ブロック１２はリードアクノリッジ信号１０１ｇをアサートし（サイクルＦ）、リードデータ信号１０１ｈにリードデータを出力し、リードアクノリッジ信号１０１ｇをアサートしているサイクルの間、値を保持する。これに対し第１の機能ブロック１１は、リードアクノリッジ信号１０１ｇがアサートされたサイクルの２クロック３０１ａサイクル後、ここではサイクルｊにリードリリース信号をアサートし、リードデータの受理を第２の機能ブロック１２に通知し、サイクルｊでリードデータ信号１０１ｈの値をリードデータとしてラッチする。第２の機能ブロック１２はこれに対し、リードリリース信号１０３ｅがアサートされたサイクルの２クロック３０２サイクル後、ここではサイクルＩにリードアクノリッジ信号１０１ｇをネゲートし、さらに第１の機能ブロック１１はこれに対し、リードアクノリッジ信号１０１ｇがネゲートされたサイクルの２クロック３０１ａサイクル後、ここではサイクルｏにリードリリース信号１０１ｅをネゲートする。
【００５５】
図７のタイミングチャートは、インターフェースタイミング制御信号２０１、２０２がともにＬの場合（電圧降下が発生していない正常電圧時）に、第１の機能ブロック１１がマスタとなってライトアクセスを行った場合の例である。図６のリードの場合とは、リクエスト信号１０１ａをアサートしているサイクルにリード信号１０１ｂをネゲートし、ライトデータをライトデータ信号１０１ｄに出力する点と、ライトはリクエスト完了で、第１の機能ブロック１１と第２の機能ブロック１２のインターフェースは完了するため、リードアクノリッジ信号１０１ｇ、リードデータ信号１０１ｈ、リードリリース信号１０１ｅによるインターフェースが行われない点が異なる。
【００５６】
図８のタイミングチャートは、インターフェースタイミング制御信号２０１、２０２がともにＨの場合（電圧降下発生時）に、第１の機能ブロック１１がマスタとなってリードアクセスを行った場合の例である。図６の場合と異なり、インターフェースタイミング制御信号２０２がＨのため、リクエスト信号１０１ａのアサートに対し、最短でリクエスト信号１０１ａがアサートされたサイクルの３クロック３０２サイクル後、ここではサイクルＥにリクエストアクノリッジ１０１ｆをアサートし、サイクルＥでリード信号１０１ｂ、アドレス信号１０１ｃをアクセス情報としてラッチする。またインターフェースタイミング制御信号２０１がＨのため、第１の機能ブロック１１、リクエストアクノリッジ信号１０１ｆがアサートされたサイクルの３クロック３０１ａサイクル後、ここではサイクルｈにリクエスト信号１０１ａ、リード信号１０１ｂをネゲートする。
【００５７】
図９のタイミングチャートは、インターフェースタイミング制御信号２０１、２０２がともにＨの場合（電圧降下発生時）に、第１の機能ブロック１１がマスタとなってライトアクセスを行った場合の例である。図８のリードの場合とは、リクエスト信号１０１ａをアサートしているサイクルにリード信号１０１ｂをネゲートし、ライトデータをライトデータ信号１０１ｄに出力する点と、リードアクノリッジ信号１０１ｇ、リードデータ信号１０１ｈ、リードリリース信号１０１ｅによるインターフェースが行われない点が異なる。
【００５８】
なお、上記の実施の形態では、電圧降下の発生が予測される場合について、インターフェースタイミングを制御した。しかし、電圧降下以外に遅延変動が発生するケースとして、信号配線間のクロストークが発生した場合がある。この場合にも、インターフェースタイミングを制御することが有効である。
【産業上の利用可能性】
【００５９】
本願発明にかかる半導体装置は、機能ブロックでの遅延変動時にインターフェースタイミングを変更することにより、遅延変動による誤動作を回避し、高速な回路の設計を容易にする効果を有し、大規模かつ高速のＬＳＩとして有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明による半導体装置の実施の形態の構成を示すブロック図である。
【図２】第１の機能ブロックの構成を示すブロック図である。
【図３】クロック生成部の構成を示すブロック図である。
【図４】インターフェースタイミング制御部の構成を示すブロック図である。
【図５】インターフェースタイミング制御信号のタイミングチャートである。
【図６】第１の機能ブロックと第２の機能ブロックの正常電圧時にリード動作のインターフェースのタイミングチャートである。
【図７】第１の機能ブロックと第２の機能ブロックの正常電圧時のライト動作のインターフェースのタイミングチャートである。
【図８】第１の機能ブロックと第２の機能ブロックの電圧降下発生時のリード動作のインターフェースのタイミングチャートである。
【図９】第１の機能ブロックと第２の機能ブロックの電圧降下発生時のライト動作のインターフェースのタイミングチャートである。
【符号の説明】
【００６１】
１    半導体装置
１１    第１の機能ブロック
１２    第２の機能ブロック
１３    論理ブロック
１４    メモリマクロ
１５    制御レジスタ部
２１    インターフェースタイミング制御部
２２    電圧降下予測部
２３    インターフェースタイミング制御信号生成部
３１    クロック生成部
３２，３３    ＰＬＬ
３４    クロックゲート
３５    ラッチ
１０１    インターフェース信号
１０１ａ    リクエスト信号
１０１ｂ    リード信号
１０１ｃ    アドレス信号
１０１ｄ    ライトデータ信号
１０１ｅ    リードリリース信号
１０１ｆ    リクエストアクノリッジ信号
１０１ｇ    リードアクノリッジ信号
１０１ｈ    リードデータ信号
１０２、１０３    インターフェース信号
１０３ａ    メモリイネーブルビット
１０３ｂ    電圧降下サイクルビット
１０４    メモリイネーブルトリガ信号
１１０、１１１    インターフェース信号
２０１、２０２    インターフェースタイミング制御信号
２１０    電圧降下通知信号
３０１、３０２    クロック
３０１ａ、３０１ｂ    クロック
３０３    原振クロック
【図１】
2006190796.tif 000003
【図２】
2006190796.tif 000004
【図３】
2006190796.tif 000005
【図４】
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【図５】
2006190796.tif 000007
【図６】
2006190796.tif 000008
【図７】
2006190796.tif 000009
【図８】
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【図９】
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