(57)【要約】【課題】  サンプリング時の帯域を確保できるようにした可変利得回路及びその応用装置を提供する。【解決手段】  差動入力増幅器１と、各信号入力端子と前記増幅器の各入力端子間に接続されたサンプル用スイッチ21，22と、前記増幅器の各入力端子に一端を接続した帰還容量13，14と、各帰還容量の他端と前記増幅器の各出力端子間に接続された演算用スイッチ17，18と、一端が前記増幅器の各入力端子に接続された複数の容量素子を直列接続してなる第１及び第２の入力容量素子群11，12，及び一端が第１の入力容量素子群の一容量素子の他端側に、他端が第２の入力容量素子群の対応する一容量素子の他端側に接続された入力スイッチを各容量素子毎に有してなる入力スイッチ群23とからなる可変入力容量回路32と、前記増幅器の各出力端子と基準電圧源間に接続されたセット用スイッチ15，16と、各スイッチの動作を制御するスイッチ制御回路39とで可変利得回路を構成する。【選択図】        図  ４
2006340046.tif 000002
【特許請求の範囲】
【請求項１】
差動入力端子と、差動出力端子とを備えた差動入出力増幅器と、
一端が第１の信号入力端子に接続され、他端が前記差動入力端子の一方の差動入力端子に接続された第１のサンプル用スイッチと、
一端が第２の信号入力端子に接続され、他端が前記差動入力端子の他方の差動入力端子に接続された第２のサンプル用スイッチと、
一端が前記一方の差動入力端子に接続された第１の帰還容量と、
一端が前記他方の差動入力端子に接続された第２の帰還容量と、
一端が前記第１の帰還容量の他端に接続され、他端が前記差動出力端子の一方の差動出力端子に接続された第１の演算用スイッチと、
一端が前記第２の帰還容量の他端に接続され、他端が前記差動出力端子の他方の差動出力端子に接続された第２の演算用スイッチと、
一端が前記一方の差動入力端子に接続された、複数の容量素子が直列に接続されてなる第１の入力容量素子群、一端が前記他方の差動入力端子に接続された、複数の容量素子が直列に接続されてなる第２の入力容量素子群、及び、一端が前記第１の入力容量素子群の一容量素子の他端側に接続され、他端が前記第２の容量素子群の対応する一容量素子の他端側に接続された入力スイッチを各容量素子毎に有してなる入力スイッチ群からなる可変入力容量回路と、
一端が前記差動出力端子の一方に接続され、他端が基準電圧源に接続された第１のセット用スイッチと、
一端が前記差動出力端子の他方に接続され、他端が基準電圧源に接続された第２のセット用スイッチと、
前記第１及び第２のサンプル用スイッチ、前記第１及び第２の演算用スイッチ、前記第１及び第２のセット用スイッチ、及び前記入力スイッチ群のスイッチング動作を制御するスイッチ制御回路とを有する可変利得回路。
【請求項２】
前記可変入力容量回路は、前記第１の入力容量素子群において、第１の入力容量素子の他端側に一端が接続され、前記第１の入力容量素子とは異なる、第２の入力容量素子の他端側に他端が接続された第１の並列接続用スイッチと、前記第２の入力容量素子群において、第３の入力容量素子の他端側に一端が接続され、前記第３の入力容量素子とは異なる、第４の入力容量素子の他端側に他端が接続された第２の並列接続用スイッチとを有し、前記スイッチ制御回路は、前記第１及び第２の並列接続用スイッチのスイッチング動作をも制御することを特徴とする請求項１に係る可変利得回路。
【請求項３】
一端が前記第１の帰還容量の一端に接続され、他端が前記第１の帰還容量の他端に接続された第３のセット用スイッチと、一端が前記第２の帰還容量の一端に接続され、他端が前記第２の帰還容量の他端に接続された第４のセット用スイッチとを更に有し、前記スイッチ制御回路は、前記第３及び第４のセット用スイッチのスイッチング動作をも制御することを特徴とする請求項１又は２に係る可変利得回路。
【請求項４】
可変利得回路が多段に直列に接続する可変利得モジュールであって、前記多段の可変利得回路内の少なくとも１段が請求項１〜３のいずれか１項に係る可変利得回路であることを特徴とする可変利得モジュール。
【請求項５】
請求項４に記載の可変利得モジュールを有する撮像装置であって、前記スイッチ制御回路はＩＳＯ感度に応じて前記入力スイッチ群、及び前記第１〜第４のセット用スイッチのスイッチング動作を制御することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチトキャパシタを使用した離散時間的に入力信号を増幅する差動入出力型の可変利得回路、及びそれを用いた応用装置に関するものである。
【背景技術】
【０００２】
従来より、スイッチトキャパシタを使用して離散時間的に入力信号を増幅する、差動入出力型の可変利得回路として、例えば、特開２００５−４５７８６号公報の図14に示すような構成のものが知られている。図８は、それを模式的に示したものである。この図示の可変利得回路は、第１，第２の入力端子101 ，102 と、第１，第２の出力端子103 ，104 を備えた差動入出力増幅器100 と、第１，第２の信号入力端子105 ，106 と、第１，第２の信号出力端子107 ，108 と、第１，第２，第３，第４のスイッチ109 ，110 ，111 ，112 と、基準電圧源113 と、演算用信号線114 と、それぞれ複数個の容量Ｃ11〜Ｃ14，Ｃ21〜Ｃ24で構成される第１，第２の容量群115 ，116 と、それぞれ３つの単位スイッチからなる複数個のスイッチで構成される第１，第２のスイッチ群117 ，118 と、スイッチ制御回路120 とを備えている。
【０００３】
そして、差動入出力増幅器100 の第１の入力端子101 を第１の容量群115 の各容量の一方の端子に接続すると共に、第１のスイッチ109 を介して基準電圧源113 に接続し、差動入出力増幅器100 の第２の入力端子102 を第２の容量群116 の各容量の一方の端子に接続すると共に、第２のスイッチ110 を介して基準電圧源113 に接続する。また、第１の容量群115 の各容量の他方の端子を第１のスイッチ群117 の各スイッチを構成する第１の単位スイッチを介して共通に演算用信号線114 に接続し、第２の単位スイッチを介して、第１の信号入力端子105 に一方の端子を接続した第３のスイッチ111 の他方の端子に共通に接続し、第３の単位スイッチを介して共通に差動入出力増幅器100 の第１の出力端子103 に接続する。また、第２の容量群116 の各容量の他方の端子を第２のスイッチ群118 の各スイッチを構成する第１の単位スイッチを介して共通に演算用信号線114 に接続し、第２の単位スイッチを介して、第２の信号入力端子106 に一方の端子を接続した第４のスイッチ112 の他方の端子に共通に接続し、第３の単位スイッチを介して共通に差動入出力増幅器100 の第２の出力端子104 に接続する。そして、差動入出力増幅器100 の第１の出力端子103 を第１の信号出力端子107 に、差動入出力増幅器100 の第２の出力端子104 を第２の信号出力端子108 にそれぞれ接続して、可変利得回路を構成している。
【０００４】
次に、このように構成されている可変利得回路の動作について説明する。なお、全てのスイッチはスイッチ制御回路120 により制御されるようになっている。
【０００５】
まず、入力信号をサンプリングする際には、第１から第４のスイッチ109 ，110 ，111 ，112 のスイッチは閉じられ、そして第１のスイッチ群117 のスイッチは、第１の容量群115 の各容量の他方の端子が全て第３のスイッチ111 に接続されるように、第２のスイッチ群118 のスイッチは、第２の容量群116 の各容量の他方の端子が全て第４のスイッチ112 に接続されるように、それぞれ制御される。このとき、第１の容量群115 を構成する各容量には、
Ｑ＝Ｃ（Ｖin1 −Ｖref ）  ・・・・・・・・・・・・・（１）
なる電荷Ｑが蓄積される。なお、ここでＣは第１の容量群115 を構成する各容量の容量値であり、Ｖin1 は第１の入力信号電圧、Ｖref は基準電圧源113 の電圧である。また、同様に、第２の容量群116 を構成する各容量には、
Ｑ＝Ｃ（Ｖin2 −Ｖref ）  ・・・・・・・・・・・・・（２）
なる電荷Ｑが蓄積される。なお、ここでＣは第２の容量群116 を構成する各容量の容量値であり、Ｖin2 は第２の入力信号電圧である。
【０００６】
そして、演算時には、第１の容量群115 の各容量の他端子を演算用信号線114 ，若しくは差動入出力増幅器100 の第１の出力端子103 のどちらかに接続するように第１のスイッチ群117 を制御する。同様に、第２の容量群116 の各容量の他端子を演算用信号線114 、若しくは差動入出力増幅器100 の第２の出力端子104 のどちらかに接続するように第２のスイッチ群118 を制御する。このように制御することで、演算用信号線114 に他方の端子を接続した容量は入力容量として、差動入出力増幅器100 の第１，第２の出力端子103 ，104 に他方の端子を接続した容量は帰還容量として、それぞれ動作することになる。ここで、第１，第２の容量群115 ，116 において、入力容量として接続した容量をＣs1，Ｃs2とし、その容量値をＣS1，ＣS2、帰還容量として接続した容量をＣf1，Ｃf2とし、その容量値をＣF1，ＣF2とそれぞれ置くと、入力容量Ｃs1，Ｃs2及び帰還容量Ｃf1，Ｃf2には、それぞれ、式（１），（２）より、次式（３）で示す電荷ＱS1，ＱS2，ＱF1，ＱF2が蓄積されていることと等価となる。
ＱS1＝ＣS1（Ｖin1 −Ｖref ）
ＱS2＝ＣS2（Ｖin2 −Ｖref ）
ＱF1＝ＣF1（Ｖin1 −Ｖref ）
ＱF2＝ＣF2（Ｖin2 −Ｖref ）  ・・・・・・・・・・・（３）
【０００７】
そして、入力容量Ｃs1，Ｃs2，に蓄積されている電荷ＱS1，ＱS2は、それぞれ帰還容量Ｃf1，Ｃf2に転送される。このとき、差動入出力増幅器100 の第１，第２の入力端子101 ，102 の値は等しくなるので、この値をＶa と置く。よって、第１の信号出力端子107 の出力電圧Ｖo1について計算すると、
ＣF1（Ｖo1−Ｖa ）＝ＣS1（Ｖin1 −Ｖref ）＋ＣF1（Ｖin1 −Ｖref ）
＝（ＣS1＋ＣF1）（Ｖin1 −Ｖref ）
Ｖo1＝（１＋ＣS1／ＣF1）（Ｖin1 −Ｖref ）＋Ｖa   ・・・・・・・・・・（４）
となる。同様に第２の信号出力端子108 の出力電圧Ｖo2について計算すると、
Ｖo2＝（１＋ＣS2／ＣF2）（Ｖin2 −Ｖref ）＋Ｖa   ・・・・・・・・・・（５）
となる。ここで、一般的に、ＣS1＝ＣS2，ＣF1＝ＣF2と設定するので、ＣS1＝ＣS2＝ＣS ，ＣF1＝ＣF2＝ＣF とすると、式（４），（５）より、差動出力（Ｖo1−Ｖo2）は、
Ｖo1−Ｖo2＝（１＋ＣS ／ＣF ）（Ｖin1 −Ｖin2 ）  ・・・・・・・・・・（６）
となり、差動入力（Ｖin1 −Ｖin2 ）を、（１＋ＣS ／ＣF ）倍の利得で増幅していることがわかる。
【０００８】
そして、利得を変えるためには、演算時に入力容量にする容量の値ＣS と帰還容量にする容量の値ＣF を変えればよいことがわかる。例えば、図８の構成例において、４つの全ての容量の値が等しいと仮定して、入力容量として１つ、帰還容量として３つの容量を接続するように設定すると、帰還容量は３つ並列の容量となるので、入力容量値：帰還容量値＝１：３となり、利得は、１＋１／３＝４／３となることは容易に理解できる。また、図８に示した構成例においては、第１，第２の容量群115 ，116 をそれぞれ４つの容量で構成した例を示しているが、この容量の数は必ずしも４つである必要はなく、また、全ての容量の値が同一である必要もないことは明白である。
【特許文献１】特開２００５−４５７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、前述した従来の可変利得回路においては、第１，第２の容量群の容量を入力容量、帰還容量のどちらにするかで利得が決まるので、容量に重み付けをもたせることで多くの利得設定数を得ることができるといった利点があるものの、サンプリング時に各容量群の容量が全て並列に各信号入力端子に接続され、スイッチのオン抵抗とローパスフィルタを形成して、帯域を制限してしまう、という問題があった。
【００１０】
この点について詳細に説明するために、サンプリング時の第１の信号入力端子105 について簡略化した等価回路図である図９を用いる。図９において、Ｒonは第３のスイッチ111 のオン抵抗、Ｃswは第３のスイッチ111 の寄生容量、Ｃ11＋Ｃ12＋Ｃ13＋Ｃ14は第１の容量群の全容量である。図９より明らかなとおり、サンプリング時にはＲonとＣsw，並びに第１の容量群115 の全容量とでローパスフィルタを形成してしまう。このときのカットオフ周波数fcは、
fc＝１／｛２πＲon（Ｃsw＋Ｃ11＋Ｃ12＋Ｃ13＋Ｃ14）｝  ・・・・・・・・（７）
となり、サンプリング時の帯域を制限してしまう。
【００１１】
ここで容量群の容量の値を１桁、２桁小さくするというように極端に小さくしてしまうと、帯域を確保できる一方で、スイッチや配線の寄生容量により、利得誤差が大きくなってしまうという問題がある。また、スイッチのオン抵抗を小さくするためには、スイッチのサイズを大きくする必要があるが、サイズを大きくするとスイッチを構成するＭＯＳトランジスタのソース、ドレイン領域が大きくなり、寄生容量Ｃswが増加してしまい、帯域を確保することができなくなってしまうという問題があった。
【００１２】
本発明は、従来の可変利得回路における上記問題点を解消するためになされたもので、サンプリング時の帯域を確保できるようにした可変利得回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記問題点を解決するため、請求項１に係る発明は、差動入力端子と、差動出力端子とを備えた差動入出力増幅器と、一端が第１の信号入力端子に接続され、他端が前記差動入力端子の一方の差動入力端子に接続された第１のサンプル用スイッチと、一端が第２の信号入力端子に接続され、他端が前記差動入力端子の他方の差動入力端子に接続された第２のサンプル用スイッチと、一端が前記一方の差動入力端子に接続された第１の帰還容量と、一端が前記他方の差動入力端子に接続された第２の帰還容量と、一端が前記第１の帰還容量の他端に接続され、他端が前記差動出力端子の一方の差動出力端子に接続された第１の演算用スイッチと、一端が前記第２の帰還容量の他端に接続され、他端が前記差動出力端子の他方の差動出力端子に接続された第２の演算用スイッチと、一端が前記一方の差動入力端子に接続された、複数の容量素子が直列に接続されてなる第１の入力容量素子群、一端が前記他方の差動入力端子に接続された、複数の容量素子が直列に接続されてなる第２の入力容量素子群、及び、一端が前記第１の入力容量素子群の一容量素子の他端側に接続され、他端が前記第２の容量素子群の対応する一容量素子の他端側に接続された入力スイッチを各容量素子毎に有してなる入力スイッチ群からなる可変入力容量回路と、一端が前記差動出力端子の一方に接続され、他端が基準電圧源に接続された第１のセット用スイッチと、一端が前記差動出力端子の他方に接続され、他端が基準電圧源に接続された第２のセット用スイッチと、前記第１及び第２のサンプル用スイッチ、前記第１及び第２の演算用スイッチ、前記第１及び第２のセット用スイッチ、及び前記入力スイッチ群のスイッチング動作を制御するスイッチ制御回路とを備えて可変利得回路を構成するものである。
【００１４】
請求項２に係る発明は、請求項１に係る可変利得回路において、前記可変入力容量回路は、前記第１の入力容量素子群において、第１の入力容量素子の他端側に一端が接続され、前記第１の入力容量素子とは異なる、第２の入力容量素子の他端側に他端が接続された第１の並列接続用スイッチと、前記第２の入力容量素子群において、第３の入力容量素子の他端側に一端が接続され、前記第３の入力容量素子とは異なる、第４の入力容量素子の他端側に他端が接続された第２の並列接続用スイッチとを有し、前記スイッチ制御回路は、前記第１及び第２の並列接続用スイッチのスイッチング動作をも制御することを特徴とするものである。
【００１５】
請求項３に係る発明は、請求項１又は２に係る可変利得回路において、一端が前記第１の帰還容量の一端に接続され、他端が前記第１の帰還容量の他端に接続された第３のセット用スイッチと、一端が前記第２の帰還容量の一端に接続され、他端が前記第２の帰還容量の他端に接続された第４のセット用スイッチとを更に有し、前記スイッチ制御回路は、前記第3 及び第4 のセット用スイッチのスイッチング動作をも制御することを特徴とするものである。
【００１６】
請求項４に係る発明は、可変利得回路が多段に直列に接続する可変利得モジュールにおいて、前記多段の可変利得回路内の少なくとも１段が請求項１〜３のいずれか１項に係る可変利得回路であることを特徴とするものである。
【００１７】
請求項５に係る発明は、請求項４に係る可変利得モジュールを用いた撮像装置において、前記スイッチ制御回路はＩＳＯ感度に応じて前記入力スイッチ群、及び前記第１〜第４のセット用スイッチのスイッチング動作を制御することを特徴とするものである。
【発明の効果】
【００１８】
請求項１に係る発明によれば、サンプリング時に第１，第２の信号入力端子に接続される容量を小さくでき、スイッチのサイズを大きくする必要がなくなるので、サンプリング時の帯域を確保することができる。また、差動入出力増幅器の第１，第２の入力端子に接続される素子を減らすことができ、配線等の寄生容量成分、寄生抵抗成分を減らすことができるので、可変利得回路全体の動作を高速化することができる。また請求項２に係る発明によれば、請求項１と同等の効果に加え、並列接続用スイッチを加えるだけで選択できる利得の数を増やすことができる。また請求項３に係る発明によれば、請求項１又は２と同等の効果に加え、更に第３，第４のセット用スイッチを追加するだけで、選択できる利得の数を更に増やすことができる。また請求項４に係る発明によれば、多段の可変利得回路内の少なくとも１段に請求項１〜３のいずれか１項に係る利得可変回路が使用されているので、モジュール全体を高速化することができる。また請求項５に係る発明によれば、高速の可変利得モジュールを用いているので、撮像装置全体の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００２０】
まず、本発明に係る可変利得回路の実施例１について説明する。図１は本実施例１に係る可変利得回路の構成を示す回路構成図であり、本実施例は請求項１〜３のいずれかに係る発明の実施例に対応している。図１に示す可変利得回路は、第１，第２の差動入力端子３，４と第１，第２の差動出力端子５，６とを備えた差動入出力増幅器１と、基準電圧源２と、第１，第２の帰還容量13，14と、第１，第２の信号入力端子７，８と、第１，第２の信号出力端子９，10と、直列接続された入力容量素子Ｃs11 ，Ｃs12 ，Ｃs13 と第１の並列接続用スイッチ27とで構成される第１の入力容量素子群11と、直列接続された入力容量素子Ｃs21 ，Ｃs22 ，Ｃs23 と第２の並列接続用スイッチ28とで構成される第２の入力容量素子群12と、第１，第２，第３の入力用スイッチ24，25，26とで構成される入力スイッチ群23と、第１，第２，第３，第４のセット用スイッチ15，16，19，20と、第１，第２の演算用スイッチ17，18と、第１，第２のサンプル用スイッチ21，22と、全てのスイッチを制御するスイッチ制御回路39とから構成されている。
【００２１】
そして、前記第１の入力容量素子群11と前記第２の入力容量素子群12と前記入力スイッチ群23とで可変入力容量回路32を構成し、差動入出力増幅器１の第１の入力端子３と第１の帰還容量13の一端とを接続し、差動入出力増幅器１の第２の入力端子４と第２の帰還容量14の一端とを接続し、第１の帰還容量13の他端と差動入出力増幅器１の第１の出力端子５とを第１の演算用スイッチ17を介して接続し、第２の帰還容量14の他端と差動入出力増幅器１の第２の出力端子６とを第２の演算用スイッチ18を介して接続し、差動入出力増幅器１の第１の出力端子５を第１の信号出力端子９と接続すると共に、第１のセット用スイッチ15を介して基準電圧源２に接続し、差動入出力増幅器１の第２の出力端子６を第２の信号出力端子10と接続すると共に、第２のセット用スイッチ16を介して基準電圧源２に接続し、差動入出力増幅器１の第１の入力端子３を第１のサンプル用スイッチ21を介して第１の信号入力端子７に接続すると共に、第３のセット用スイッチ19を介して第１の帰還容量13の他端に接続し、差動入出力増幅器１の第２の入力端子４を第２のサンプル用スイッチ22を介して第２の信号入力端子８に接続すると共に、第４のセット用スイッチ20を介して第２の帰還容量14の他端に接続する。
【００２２】
また、第１の入力容量素子群11は、第１の入力容量素子Ｃs11 の一端を差動入出力増幅器１の第１の入力端子３に接続し、第１の入力容量素子Ｃs11 の他端を第２の入力容量素子Ｃs12 の一端に接続し、第２の入力容量素子Ｃs12 の他端を第３の入力容量素子Ｃs13 の一端に接続するように構成し、第２の入力容量素子群12は、第１の入力容量素子Ｃs21 の一端を差動入出力増幅器１の第２の入力端子４に接続し、第１の入力容量素子Ｃs21 の他端を第２の入力容量素子Ｃs22 の一端に接続し、第２の入力容量素子Ｃs22 の他端を第３の入力容量素子Ｃs23 の一端に接続するように構成している。そして、第１の入力容量素子群11において第３の入力容量素子Ｃs13 の他端を第１の並列接続用スイッチ27を介して第１の入力容量素子Ｃs11 の他端に接続し、第２の入力容量素子群12の第３の入力容量素子Ｃs23 の他端を第２の並列接続用スイッチ28を介して第１の入力容量素子Ｃs21 の他端に接続し、第１，第２の入力容量素子群11，12の第１の入力容量素子Ｃs11 ，Ｃs21 の他端同士を第１の入力用スイッチ24を介して接続し、同じく第２の入力容量素子Ｃs12 ，Ｃs22 の他端同士を第２の入力用スイッチ25を介して接続し、同じく第３の入力容量素子Ｃs13 ，Ｃs23 の他端同士を第３の入力用スイッチ26を介して接続するように構成されている。
【００２３】
次に、図１に示した実施例１に係る可変利得回路の動作について説明する。ここで、全てのスイッチはスイッチ制御回路39により制御される。まず、入力信号のサンプリング時には、第１，第２のサンプル用スイッチ21，22をＯＮにし、第１の帰還容量13に電荷を蓄積する場合は、第１のセット用スイッチ15と第１の演算用スイッチ17をＯＮにし、
ＱF1＝ＣF1（Ｖin1 −Ｖref ）  ・・・・・・・・・・・（８）
なる電荷ＱF1を蓄積する。ここで、ＣF1は第１の帰還容量13の容量値、Ｖin1 は第１の入力信号電圧、Ｖref は基準電圧源２の基準電圧である。また、第１の帰還容量13に電荷を蓄積しない場合は、第３のセット用スイッチ19をＯＮにすることで、第１の帰還容量13の両端が同電位となるので、電荷を蓄積しない。第２の帰還容量14に関しても同様に、電荷を蓄積する場合は第２のセット用スイッチ16と第２の演算用スイッチ18をＯＮにし、
ＱF2＝ＣF2（Ｖin2 −Ｖref ）  ・・・・・・・・・・・（９）
なる電荷ＱF2を蓄積する。ここで、ＣF2は第２の帰還容量14の容量値、Ｖin2 は第２の入力信号電圧である。また、第２の帰還容量14に電荷を蓄積しない場合は第４のセット用スイッチ20をＯＮにして、電荷を蓄積しない。
【００２４】
そして、第１，第２の入力容量素子群11，12は所望の利得に応じて、第１，第２，第３の入力用スイッチ24，25，26のいずれかをＯＮにすると共に、第１，第２の並列接続用スイッチ27，28のいずれかをＯＮにすることで、第１，第２の入力容量素子群11，12の合成入力容量Ｃs1, Ｃs2の値ＣS1，ＣS2を変えることができる。このとき、各合成入力容量Ｃs1, Ｃs2にはそれぞれ、
ＱS1＝１／２・ＣS1ＣS2／（ＣS1＋ＣS2）・（Ｖin1 −Ｖin2 ）  ・・・・・（10）
ＱS2＝１／２・ＣS1ＣS2／（ＣS1＋ＣS2）・（Ｖin2 −Ｖin1 ）  ・・・・・（11）
なる電荷ＱS1，ＱS2が蓄積される。このとき、第１，第２の入力容量素子群11，12の各第１の入力容量素子Ｃs11 ，Ｃs21 には、それぞれＱS1，ＱS2と同じ電荷が蓄えられる。なお、第１，第２の入力容量素子群11，12の可変設定に関しては後述する。
【００２５】
次に、演算時には第１，第２の演算用スイッチ17，18と第１の入力用スイッチ24のみをＯＮにすることで、第１の入力容量素子群11の第１の入力容量素子Ｃs11 に蓄えられた電荷を第１の帰還容量13に、第２の入力容量素子群12の第１の入力容量素子Ｃs21 に蓄えられた電荷を第２の帰還容量14にそれぞれ転送し、演算を行う。このとき、差動入出力増幅器１の第１，第２の入力端子３，４の電圧は同じになる。この電圧をＶa と置く。よって、第１の信号出力端子９の出力電圧Ｖo1について計算すると、
ＣF1（Ｖo1−Ｖa ）＝ＱF1＋ＱS1
Ｖo1＝（ＱF1＋ＱS1）／ＣF1＋Ｖa   ・・・・・・・・・（12）
となる。同様に第２の信号出力端子10の出力電圧Ｖo2について計算すると、
Ｖo2＝（ＱF2＋ＱS2）／ＣF2＋Ｖa   ・・・・・・・・・（13）
となる。
【００２６】
ここで、一般的に、ＣS1＝ＣS2，ＣF1＝ＣF2と設定するので、ＣS1＝ＣS2＝ＣS ，ＣF1＝ＣF2＝ＣF とすると、式（８），（９），（10），（11），（12），（13）より、各帰還容量13，14に電荷を蓄積した場合は、差動出力（Ｖo1−Ｖo2）は、
Ｖo1−Ｖo2＝１／ＣF ・（ＱF1＋ＱS1−ＱF2−ＱS2）
＝１／ＣF ・｛ＣF （Ｖin1 −Ｖref ）＋ＣS ／２・（Ｖin1 −Ｖin2 ）
−ＣF （Ｖin2 −Ｖref ）−ＣS ／２・（Ｖin2 −Ｖin1 ）｝
＝１／ＣF ・｛ＣF （Ｖin1 −Ｖin2 ）＋ＣS （Ｖin1 −Ｖin2 ）｝
＝（１＋ＣS ／ＣF ）（Ｖin1 −Ｖin2 ）  ・・・・・・・・・・（14）
となり、帰還容量に電荷を蓄積しなかった場合は、差動出力（Ｖo1−Ｖo2）は、
Ｖo1−Ｖo2＝１／ＣF ・（ＱF1＋ＱS1−ＱF2−ＱS2）
＝１／ＣF ・｛ＣS / ２・（Ｖin1 −Ｖin2 ）
−ＣS ／２・（Ｖin2 −Ｖin1 ）｝
＝１／ＣF ・｛ＣS （Ｖin1 −Ｖin2 ）｝
＝ＣS ／ＣF ・（Ｖin1 −Ｖin2 ）  ・・・・・・・・・・・・・（15）
となり、それぞれ、１＋ＣS ／ＣF ，ＣS ／ＣF なる利得で、差動入力信号を増幅していることがわかる。
【００２７】
なお、この例では演算時に第１，第２の演算用スイッチ17，18と第１の入力用スイッチ24のみをＯＮにする形態について述べたが、サンプリング時に利得に応じてＯＮ状態となっていた第１，第２，第３の入力用スイッチ24，25，26と第１，第２の並列演算用スイッチ27，28をそのままＯＮにしつづけ、且つ第１，第２の帰還用スイッチ17，18をＯＮにすることでも、演算動作を行うことができ、式（14），（15）と同等の利得を得ることができる。
【００２８】
ここで、第１，第２の入力容量素子群11，12の可変設定の手法について説明する。ここでの説明では、全ての入力容量素子及び帰還容量の値が同一であるとし、ＣS11 ＝ＣS12 ＝ＣS13 ＝ＣS21 ＝ＣS22 ＝ＣS23 ＝ＣF1＝ＣF2＝Ｃとして説明するが、各容量の値に重み付けをもたせて、利得を設定してもなんら問題のないことは言うまでもない。
【００２９】
（１）サンプリング時に第１の入力用スイッチ24をＯＮにする。
このとき、各合成入力容量値ＣS1，ＣS2は、ＣS1＝ＣS11 ，ＣS2＝ＣS21 であり、全ての容量の値が等しいので、ＣS1＝ＣS2＝ＣS ＝Ｃとなる。このときの利得は、ＣS ＝ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は２倍、蓄積しなかった場合は１倍となる。
【００３０】
（２）サンプリング時に第２の入力用スイッチ25をＯＮにする。
このとき、各合成入力容量値ＣS1とＣS2は、それぞれ第１及び第２の入力容量素子の値ＣS11 とＣS12 ，ＣS21 とＣS22 の直列容量値であり、ＣS1＝ＣS2＝ＣS ＝１／２Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は３／２倍、蓄積しなかった場合は１／２倍となる
【００３１】
（３）サンプリング時に第３の入力用スイッチ26をＯＮにする。
このとき、各合成入力容量値ＣS1とＣS2は、それぞれ第１，第２及び第３の入力容量素子の値ＣS11 とＣS12 とＣS13 ，ＣS21 とＣS22 とＣS23 の直列容量値であり、ＣS1＝ＣS2＝ＣS ＝１／３Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は４／３倍、蓄積しなかった場合は１／３倍となる。
【００３２】
（４）サンプリング時に第２の入力用スイッチ25と第１，第２の並列接続用スイッチ27，28をＯＮにする。
このとき、第２及び第３の入力容量素子Ｃs12 とＣs13 ，Ｃs22 とＣs23 はそれぞれ並列と考えることができ、第１の合成入力容量Ｃs1はＣs12 とＣs13 の並列容量と第１の入力容量素子Ｃs11 との直列接続、第２の合成入力容量Ｃs2はＣs22 とＣs23 の並列容量と第１の入力容量素子Ｃs21 との直列接続、と考えることができる。Ｃs12 とＣs13 の並列容量値とＣs22 とＣs23 の並列容量値はそれぞれ２Ｃであるので、この場合は各合成入力容量値ＣS1，ＣS2は、ＣS1＝ＣS2＝ＣS ＝２／３Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は５／３倍、蓄積しなかった場合は２／３倍となる。
【００３３】
上述したように、可変入力容量回路32の各スイッチ及び第３，第４のセット用スイッチを切り替えることで、利得を変えることができる。そして、第１の信号入力端子７のサンプリング時について考えると、図２のような等価回路となる。全ての容量の容量値を等しくＣとした場合、図８に示した従来の構成の場合、信号入力端子に接続される総容量値はＣsw＋４Ｃとなるが、本実施例の場合、図２より信号入力端子に接続される総容量値は最大でもＣsw＋３／２Ｃとなり、大幅にその容量値を減らすことができ、サンプリング時の帯域を十分確保することができる。第２の信号入力端子の場合も同様の効果を得ることができる。また、各容量の大きさを極端に小さくしていないので、配線等の寄生容量が与える利得への影響も従来と大きく変わることがない。更に、差動入出力増幅器の入力端子に着目すると、差動入出力増幅器の入力端子に接続される素子数が少なくなっているので、配線などの寄生容量成分、寄生抵抗成分を減らすことができ、差動入出力増幅器全体の動作を高速化することが可能となる。
【００３４】
また、本実施例では説明を簡略化するため、各入力容量素子群を３つの入力容量素子の直列接続構成とした場合について示したが、直列数は必ずしも３つである必要はなく、必要な利得に応じて、その直列数を変えた場合でも同等の効果を得ることができることは明らかであり、直列入力容量素子を４としたものを実施例２として説明する。
【００３５】
図３は、実施例２に係る可変利得回路の構成を示す回路構成図で、この実施例は請求項１〜３のいずれかに係る発明の実施例に対応している。この実施例に係る可変利得回路は、図１に示した実施例１の構成に対して、第１の入力容量素子群11において第４の入力容量素子Ｃs14 と第３の並列接続用スイッチ29を、第２の入力容量素子群12において第４の入力容量素子Ｃs24 と第４の並列接続用スイッチ30を、入力スイッチ群23において第４の入力用スイッチ31をそれぞれ追加して構成されている。
【００３６】
この実施例においても図１に示した実施例１の場合と同様に、その利得を式（14），（15）から計算することができる。ここでも先の説明と同様に、全ての容量の値が同一であると考えるが、もちろん、各容量の値に重み付けをもたせて、利得を設定してもなんら問題のないことは言うまでもない。また、サンプリング時の第１，第２の帰還容量13，14に関しての動作は図１に示した実施例１と同一であるので省略する。
【００３７】
（１）サンプリング時に第１の入力用スイッチ24をＯＮにする。
このとき、各合成入力容量値ＣS1，ＣS2は、ＣS1＝ＣS11 ，ＣS2＝ＣS21 であり、全ての容量値が等しいので、合成入力容量値は、ＣS1＝ＣS2＝ＣS ＝Ｃとなる。このときの利得は、ＣS ＝ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は２倍、蓄積しなかった場合は１倍となる。
【００３８】
（２）サンプリング時に第２の入力用スイッチ25をＯＮにする。
このとき、各合成入力容量値ＣS1とＣS2は、それぞれ第１及び第２の入力容量素子の値ＣS11 とＣS12 ，ＣS21 とＣS22 の直列容量値であり、ＣS1＝ＣS2＝ＣS ＝１／２Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は３／２倍、蓄積しなかった場合は１／２倍となる。
【００３９】
（３）サンプリング時に第３の入力用スイッチ26をＯＮにする。
このとき、各合成入力容量値ＣS1とＣS2は、それぞれ第１，第２及び第３の入力容量素子の値ＣS11 とＣS12 とＣS13 ，ＣS21 とＣS22 とＣS23 の直列容量値であり、ＣS1＝ＣS2＝ＣS ＝１／３Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は４／３倍、蓄積しなかった場合は１／３倍となる。
【００４０】
（４）サンプリング時に第４の入力用スイッチ31をＯＮにする。
このとき、各合成入力容量値ＣS1とＣS2は、それぞれ第１，第２、第３及び第４の入力容量素子の値ＣS11 とＣS12 とＣS13 とＣS14 ，ＣS21 とＣS22 とＣS23 とＣS24 の直列容量値であり、ＣS1＝ＣS2＝ＣS ＝１／４Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は５／４倍、蓄積しなかった場合は１／４倍となる。
【００４１】
（５）サンプリング時に第３の入力用スイッチ26と第３，第４の並列接続用スイッチ29，30をＯＮにする。
このとき、第３及び第４の入力容量素子Ｃs13 とＣs14 ，Ｃs23 とＣs24 はそれぞれ並列と考えることができ、第１の合成入力容量Ｃs1は上記Ｃs13 とＣs14 の並列容量と、第１及び第２の入力容量素子Ｃs11 とＣs12 の直列接続、第２の合成入力容量Ｃs2は上記Ｃs23 とＣs24 の並列容量と、第１及び第２の入力容量素子Ｃs21 とＣs22 の直列接続、と考えることができる。Ｃs13 とＣs14 の並列容量値とＣs23 とＣs24 の並列容量値はそれぞれ２Ｃであるので、この場合の合成入力容量値は、ＣS1＝ＣS2＝ＣS ＝２／５Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は７／５倍、蓄積しなかった場合は２／５倍となる。
【００４２】
（６）サンプリング時に第２の入力用スイッチ25と第１，第２の並列接続用スイッチ27，28をＯＮにする。
このとき、第３及び第４の入力容量素子Ｃs13 とＣs14 は直列接続、同じく第３及び第４の入力容量素子Ｃs23 とＣs24 は直列接続とそれぞれ考えることができ、それらの直列容量Ｃs134とＣs234の値はＣS134＝ＣS234＝１／２Ｃである。また、その直列容量Ｃs134と第２の入力容量素子Ｃs12 ，直列容量Ｃs234と第２の入力容量素子Ｃs22 はそれぞれ並列接続と考えることができ、それらの直列容量Ｃs1234 ，Ｃs2234 の値はＣS1234 ＝ＣS2234 ＝３／２Ｃとなる。そして、第１の入力容量素子Ｃs11 と直並列容量Ｃs1234 ，第１の入力容量素子Ｃs21 と直並列容量Ｃs2234 はそれぞれ直列接続と考えることができ、したがって、各合成入力容量値はＣS1＝ＣS2＝３／５Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は８／５倍、蓄積しなかった場合は３／５倍となる。
【００４３】
（７）サンプリング時に第３の入力用スイッチ26と第１，第２の並列接続用スイッチ27，28をＯＮにする。
このとき、第２及び第３の入力容量素子Ｃs12 とＣs13 は直列接続、同じく第２及び第３の入力容量素子Ｃs22 とＣs23 は直列接続とそれぞれ考えることができ、それらの直列容量Ｃs123とＣs223の値はＣS123＝ＣS223＝１／２Ｃである。また、その直列容量Ｃs123と第４の入力容量素子Ｃs14 ，直列容量Ｃs223と第４の入力容量素子Ｃs24 はそれぞれ並列接続と考えることができ、それらの直並列容量Ｃs1234 ，Ｃs2234 の値はＣS1234 ＝ＣS2234 ＝３／２Ｃとなる。そして、第１の入力容量素子Ｃs11 と直並列容量Ｃs1234 ，第１の入力容量素子Ｃs21 と直並列容量Ｃs2234 はそれぞれ直列接続と考えることができ、したがって、各合成入力容量値はＣS1＝ＣS2＝３／５Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は８／５倍、蓄積しなかった場合は３／５倍となる。この場合、（６）のときと、利得は変化していないが、各入力容量素子並びに帰還容量の値を同一でなく、重み付けをもたせた場合には（６）と（７）の場合の利得は変化してくる。
【００４４】
この実施例２の場合も信号入力端子に接続される総容量値は最大でもＣsw＋３／２Ｃとなり、図１に示した実施例１の場合と同様の効果を得ることができる。
【００４５】
上記実施例１では、各入力容量素子群を直列接続した３つの容量素子で構成したもの、実施例２では直列接続した４つの容量素子で構成したものを示したが、容量素子数を限定せず、これを一般的に拡張し、ｎ個の容量素子で構成したものを、実施例１及び２の実施例の変形例として、図４の回路構成図にその構成を示す。各入力容量素子群をｎ個の入力容量素子で構成した場合には、それに対応して入力スイッチ群は、ｎ個の入力用スイッチが設けられ、また（ｎ−２）個の並列接続用スイッチが設けられる。そして、この場合の利得設定の手法や効果は実施例１及び２と同様であり、その説明は省略する。
【００４６】
図５は実施例３に係る可変利得回路の構成を示すブロック図であり、この実施例は請求項１に係る発明の実施例に対応している。なお、この実施例では説明を簡略化するために、入力容量素子群を２つの入力容量素子で構成している場合について示してある。この実施例に係る可変利得回路は、第１，第２の差動入力端子３，４と、第１，第２の差動出力端子５，６とを備えた差動入出力増幅器１と、基準電圧源２と、第１，第２の帰還容量13，14と、第１，第２の信号入力端子７，８と、第１，第２の信号出力端子９，10と、直列接続された入力容量素子Ｃs11 ，Ｃs12 で構成される第１の入力容量素子群11と、直列接続された入力容量素子Ｃs21 ，Ｃs22 で構成される第２の入力容量素子群12と、第１，第２の入力用スイッチ24，25で構成される入力スイッチ群23と、第１，第２，第３，第４のセット用スイッチ15，16，19，20と、第１，第２の演算用スイッチ17，18と、第１，第２のサンプル用スイッチ21，22と、全てのスイッチを制御するスイッチ制御回路39とから構成されている。
【００４７】
そして、前記第１の入力容量素子群11と前記第２の入力容量素子群12と前記入力スイッチ群23とで可変入力容量回路32を構成し、差動入出力増幅器１の第１の入力端子３と第１の帰還容量13の一端とを接続し、差動入出力増幅器１の第２の入力端子４と第２の帰還容量14の一端とを接続し、第１の帰還容量13の他端と差動入出力増幅器１の第１の出力端子５とを第１の演算用スイッチ17を介して接続し、第２の帰還容量14の他端と差動入出力増幅器１の第２の出力端子６とを第２の演算用スイッチ18を介して接続し、差動入出力増幅器１の第１の出力端子５を第１の信号出力端子９と接続すると共に、第１のセット用スイッチ15を介して基準電圧源２に接続し、差動入出力増幅器１の第２の出力端子６を第２の信号出力端子10と接続すると共に、第２のセット用スイッチ16を介して基準電圧源２に接続し、差動入出力増幅器１の第１の入力端子３を第１のサンプル用スイッチ21を介して第１の信号入力端子７に接続すると共に、第３のセット用スイッチ19を介して第１の帰還容量13の他端に接続し、差動入出力増幅器１の第２の入力端子４を第２のサンプル用スイッチ22を介して第２の信号入力端子８に接続すると共に、第４のセット用スイッチ20を介して第２の帰還容量14の他端に接続する。
【００４８】
また、第１の入力容量素子群11は、第１の入力容量素子Ｃs11 の一端を差動入出力増幅器１の第１の入力端子３に接続し、第１の入力容量素子Ｃs11 の他端を第２の入力容量素子Ｃs12 の一端に接続するように構成し、第２の入力容量素子群12は、第１の入力容量素子Ｃs21 の一端を差動入出力増幅器１の第２の入力端子４に接続し、第１の入力容量素子Ｃs21 の他端を第２の入力容量素子Ｃs22 の一端に接続するように構成している。また第１，第２の入力容量素子群11，12の第１の入力容量素子Ｃs11 ，Ｃs21 の他端同士を第１の入力用スイッチ24を介して接続し、同じく第２の入力容量素子Ｃs12 ，Ｃs22 の他端同士を第２の入力用スイッチ25を介して接続するように構成されている。
【００４９】
次に、図５に示した実施例３に係る可変利得回路の動作について説明する。ここで、全てのスイッチはスイッチ制御回路39で制御される。まず、入力信号のサンプリング時には、第１，第２のサンプル用スイッチ21，22をＯＮにし、第１の帰還容量13に電荷を蓄積する場合は、第１のセット用スイッチ15と第１の演算用スイッチ17をＯＮにし、
ＱF1＝ＣF1（Ｖin1 −Ｖref ）  ・・・・・・・・・・・（16）
なる電荷ＱF1を蓄積する。また、第１の帰還容量13に電荷を蓄積しない場合は、第３のセット用スイッチ19をＯＮにすることで、第１の帰還容量13の両端が同電位となるので、電荷を蓄積しない。第２の帰還容量14に関しても同様に、電荷を蓄積する場合は第２のセット用スイッチ16と第２の演算用スイッチ18をＯＮにし、
ＱF2＝ＣF2（Ｖin2 −Ｖref ）  ・・・・・・・・・・・（17）
なる電荷ＱF2を蓄積し、電荷を蓄積しない場合は第４のセット用スイッチ20をＯＮにして、電荷を蓄積しない。
【００５０】
そして、第１，第２の入力容量素子群11，12は所望の利得に応じて、第１，第２の入力用スイッチ24，25のいずれかをＯＮにすることで、第１，第２の入力容量素子群11，12の合成入力容量Ｃs1，Ｃs2の値ＣS1，ＣS2を変えることができる。このとき、各合成容量Ｃs1，Ｃs2にはそれぞれ、
ＱS1＝１／２・ＣS1ＣS2／（ＣS1＋ＣS2）・（Ｖin1 −Ｖin2 ）  ・・・・・（18）
ＱS2＝１／２・ＣS1ＣS2／（ＣS1＋ＣS2）・（Ｖin2 −Ｖin1 ）  ・・・・・（19）
なる電荷ＱS1，ＱS2が蓄積される。このとき、第１，第２の入力容量素子群11，12の各第１の入力容量素子Ｃs11 ，Ｃs21 には、それぞれＱS1，ＱS2と同じ電荷が蓄えられる。なお、第１，第２の入力容量素子群11，12の可変設定に関しては後述する。
【００５１】
次に、演算時には、第１，第２の演算用スイッチ17，18と第１の入力用スイッチ24のみをＯＮにすることで、第１の入力容量素子群11の第１の入力容量素子Ｃs11 に蓄えられた電荷を第１の帰還容量13に、第２の入力容量素子群12の第１の入力容量素子Ｃs21 に蓄えられた電荷を第２の帰還容量14にそれぞれ転送し、演算を行う。このとき、差動入出力増幅器１の第１，第２の入力端子３，４の電圧は同じになる。この電圧をＶa と置く。よって、第１の信号出力端子９の出力電圧Ｖo1について計算すると、
ＣF1（Ｖo1−Ｖa ）＝ＱF1＋ＱS1
Ｖo1＝（ＱF1＋ＱS1）／ＣF1＋Ｖa   ・・・・・・・・・（20）
となる。同様に第２の信号出力端子10の出力電圧Ｖo2について計算すると、
Ｖo2＝（ＱF2＋ＱS2）／ＣF2＋Ｖa   ・・・・・・・・・（21）
となる。
【００５２】
ここで、一般的に、ＣS1＝ＣS2，ＣF1＝ＣF2と設定するので、ＣS1＝ＣS2＝ＣS ，ＣF1＝ＣF2＝ＣF とすると、式（16），（17），（18），（19），（20），（21）より、各帰還容量13，14に電荷を蓄積した場合は、差動出力（Ｖo1−Ｖo2）は、
Ｖo1−Ｖo2＝１／ＣF ・（ＱF1＋ＱS1−ＱF2−ＱS2）
＝１／ＣF ・｛ＣF （Ｖin1 −Ｖref ）＋ＣS ／２・（Ｖin1 −Ｖin2 ）
−ＣF （Ｖin2 −Ｖref ）−ＣS ／２・（Ｖin2 −Ｖin1 ）｝
＝１／ＣF ・｛ＣF （Ｖin1 −Ｖin2 ）＋ＣS （Ｖin1 −Ｖin2 ）｝
＝（１＋ＣS ／ＣF ）（Ｖin1 −Ｖin2 ）  ・・・・・・・・・・（22）
となり、帰還容量に電荷を蓄積しなかった場合は、差動出力（Ｖo1−Ｖo2）は、
Ｖo1−Ｖo2＝１／ＣF ・（ＱF1＋ＱS1−ＱF2−ＱS2）
＝１／ＣF ・｛ＣS / ２・（Ｖin1 −Ｖin2 ）
−ＣS ／２・（Ｖin2 −Ｖin1 ）｝
＝１／ＣF ・｛ＣS （Ｖin1 −Ｖin2 ）｝
＝ＣS ／ＣF ・（Ｖin1 −Ｖin2 ）  ・・・・・・・・・・・・・（23）
となり、それぞれ、１＋ＣS ／ＣF ，ＣS ／ＣF なる利得で、差動入力信号を増幅していることがわかる。
【００５３】
なお、この例では演算時に第１，第２の演算用スイッチ17，18と第１の入力用スイッチ24のみをＯＮにする形態について述べたが、サンプリング時に利得に応じてＯＮ状態となっていた第１，第２の入力用スイッチ24，25をそのままＯＮにしつづけ、且つ第１，第２の演算用スイッチ17，18をＯＮにすることでも、演算動作を行うことができ、式（22），（23）と同等の利得を得ることができる。
【００５４】
ここで、第１，第２の入力容量素子群11，12の可変設定の手法について説明する。ここでの説明では全ての入力容量素子及び帰還容量の値が同一であるとし、ＣS11 ＝ＣS12 ＝ＣS13 ＝ＣS21 ＝ＣS22 ＝ＣS23 ＝ＣF1＝ＣF2＝Ｃとして説明するが、各容量の値に重み付けをもたせて、利得を設定してもなんら問題のないことは言うまでもない。
【００５５】
（１）サンプリング時に第１の入力用スイッチ24をＯＮにする。
このとき、各合成入力容量値ＣS1，ＣS2は、ＣS1＝ＣS11 ，ＣS2＝ＣS21 であり、全ての容量の値が等しいので、合成入力容量値は、ＣS1＝ＣS2＝ＣS ＝Ｃとなる。このときの利得は、ＣS ＝ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は２倍、蓄積しなかった場合は１倍となる。
【００５６】
（２）サンプリング時に第２の入力用スイッチ25をＯＮにする。
このとき、各合成入力容量値ＣS1とＣS2は、それぞれ第１及び第２の入力容量素子の値ＣS11 とＣS12 ，ＣS21 とＣS22 の直列容量値であり、ＣS1＝ＣS2＝ＣS ＝１／２Ｃとなる。このときの利得は、ＣF ＝Ｃであることから、帰還容量に電荷を蓄積した場合は３／２倍、蓄積しなかった場合は１／２倍となる。
【００５７】
上述したように、各入力用スイッチ及び第３、第４のセット用スイッチを切り替えることで、利得を変えることができる。そして、第１の信号入力端子７のサンプリング時について考えると、先の２つの実施例の場合と同様に、図２のような等価回路となる。全ての容量の容量値を等しくＣとした場合、図８に示した従来の構成の場合、信号入力端子に接続される総容量値はＣsw＋４Ｃとなるが、本実施例の場合も、図２より信号入力端子に接続される総容量値は最大でもＣsw＋３／２Ｃとなり、大幅にその容量値を減らすことができ、サンプリング時の帯域を十分確保することができる。第２の信号入力端子の場合も同様の効果を得ることができる。また、各容量の大きさを極端に小さくしていないので、配線等の寄生容量が与える利得への影響も従来と大きく変わることがない。更に、差動入出力増幅器の入力端子に着目すると、差動入出力増幅器の入力端子に接続される素子数が少なくなっているので、配線などの寄生容量成分、寄生抵抗成分を減らすことができ、差動入出力増幅器全体の動作を高速化することが可能となる。
【００５８】
また、本実施例では説明を簡略化するため、各入力容量素子群を直列接続の２つの入力容量素子で構成した場合について示したが、直列数は必ずしも２つである必要はなく、必要な利得に応じて、その直列数を変えた場合でも同等の効果を得ることができることは明らかである。
【００５９】
図６は、本発明に係る可変利得回路を使用した可変利得モジュールの実施例を示すブロック構成図であり、この実施例は請求項４に係る発明の実施例に対応している。図６に示す可変利得モジュール40は、入力端子41からの入力信号ＶINを第１の可変利得回路42で増幅し、第１の可変利得回路42で増幅した信号を第２の可変利得回路43で増幅し、第２の可変利得回路43で増幅した信号を更に第３の可変利得回路44で増幅し、第３の可変利得回路44で増幅した信号ＶOUT を出力端子45に出力するように構成されている。
【００６０】
次に、図６に示した可変利得モジュール40の動作について説明する。高利得を増幅器一つで実現しようとすると、歪などの点で不利になるため、一般的に複数の増幅器を直列に接続し、所望の利得を得る方式が使われている。また、この様な場合、全ての増幅器で利得を細かく調節できるようにすると回路規模が大きくなってしまうので、一部の増幅器のみ細かい調整ステップをもたせ、残りの増幅器には大まかな利得調整、若しくは固定利得の増幅を行う増幅器を用いる手法が広く使われている。図６に示した実施例では、第１，第２の可変利得回路42，43で大まかな利得調整を行い、第３の可変利得回路44で細かい利得調整を行うような例を示している。
【００６１】
このような構成の可変利得モジュールにおいて、後段の回路の帯域を確保するためには、その前段の回路は後段の回路以上の帯域幅を有していることが必要となる。つまり、入力端子に近い回路ほど高速である必要がある。こうすることで、後段の回路は前段の回路に制限されることなく、そのスピードを活かすことができる。つまり、第１，第２の可変利得回路42，43といった入力に近い部分の可変利得回路に、図８に示したような従来の構成の可変利得回路を用いてしまうと、可変利得モジュール全体のスピードは従来の可変利得回路のスピード未満になってしまう。そこで、本発明に係る可変利得モジュールにおいては、第１，第２の可変利得回路42，43といった入力に近い部分の可変利得回路に、上記実施例１〜３のいずれかに係る可変利得回路を使うことで、前段部のスピードを確保することができ、仮に第３の可変利得回路44が従来タイプの可変利得回路であったとしても、前段部がその帯域を制限することがないので、可変利得モジュール全体として高速化を図ることが可能となる。ここで、第１，第２の可変利得回路42，43における利得の設定は、各可変利得回路中の、スイッチ制御回路39に、その設定に係る利得制御信号を入力することで行われる。スイッチ制御回路39は、その利得制御信号に基づき、各スイッチ群を制御する。
【００６２】
図７は、本発明に係る可変利得モジュールを使用した撮像装置の実施例の構成を示すブロック構成図であり、この実施例は請求項５に係る発明の実施例に対応している。図７に示す撮像装置は、撮像素子50からの入力信号に対してＣＤＳ回路51でリセットノイズを除去し、可変利得モジュール40で増幅し、アナログ・デジタル変換回路54でデジタル信号に変換した後、デジタル処理部55で信号処理がなされるように構成されている。また、可変利得モジュール40の利得設定端子52には利得制御信号入力部53が接続されており、利得制御信号入力部53は設定された利得に応じた制御信号を利得設定端子52に入力するように構成されている。
【００６３】
次に、図７に示した撮像装置の動作について説明する。一般的に、撮像装置で使用される可変利得モジュール40の利得は、フィルム感度に相当するＩＳＯ感度により決定される。そして、ＩＳＯ感度が２倍になると、可変利得モジュール40では＋６dBのゲインアップが要求される。撮像素子50からの入力信号はＣＤＳ回路51でリセットノイズを除去した後、可変利得モジュール40に入力される。可変利得モジュール40には、図６に示した実施例に示すような可変利得モジュールが使われており、設定されたＩＳＯ感度に応じて、利得制御信号入力部53から利得制御信号が利得設定端子52に入力されることで、可変利得モジュール40を構成する複数の可変利得回路の利得制御が行われ、設定されたＩＳＯ感度に対する利得設定が行われる。撮像装置をこのように構成することで、高速な撮像装置を実現することが可能となる。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る可変利得回路の実施例１を示す回路構成図である。
【図２】図１に示した実施例１に係る可変利得回路のサンプリング時の信号入力端子の等価回路図である。
【図３】実施例２に係る可変利得回路の構成を示す回路構成図である。
【図４】図１及び図３に示した実施例１及び２に係る可変利得回路を一般的に拡張した場合の構成を示す回路構成図である。
【図５】実施例３に係る可変利得回路の構成を示す回路構成図である。
【図６】本発明に係る可変利得モジュールの実施例を示すブロック構成図である。
【図７】本発明に係る撮像装置の実施例を示すブロック構成図である。
【図８】従来の可変利得回路の構成例を示す回路構成図である。
【図９】図８に示した従来例のサンプリング時の信号入力端子の等価回路図である。
【符号の説明】
【００６５】
１  差動入出力増幅器
２  基準電圧源
３  差動入出力増幅器の第１の入力端子
４  差動入出力増幅器の第２の入力端子
５  差動入出力増幅器の第１の出力端子
６  差動入出力増幅器の第２の出力端子
７  第１の信号入力端子
８  第２の信号入力端子
９  第１の信号出力端子
10  第２の信号出力端子
11  第１の入力容量素子群
12  第２の入力容量素子群
13  第１の帰還容量
14  第２の帰還容量
15  第１のセット用スイッチ
16  第２のセット用スイッチ
17  第１の演算用スイッチ
18  第２の演算用スイッチ
19  第３のセット用スイッチ
20  第４のセット用スイッチ
21  第１のサンプル用スイッチ
22  第２のサンプル用スイッチ
23  入力スイッチ群
24  第１の入力用スイッチ
25  第２の入力用スイッチ
26  第３の入力用スイッチ
27  第１の並列接続用スイッチ
28  第２の並列接続用スイッチ
29  第３の並列接続用スイッチ
30  第４の並列接続用スイッチ
31  第４の入力用スイッチ
32  可変入力容量回路
39  スイッチ制御回路
40  可変利得モジュール
41  入力端子
42  第１の可変利得回路
43  第２の可変利得回路
44  第３の可変利得回路
45  出力端子
50  撮像素子
51  ＣＤＳ回路
52  利得設定端子
53  利得制御信号入力部
54  アナログ・デジタル変換回路
55  デジタル処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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