(57)【要約】【課題】  小型化・大容量化及び製造プロセスの容易化を実現することにある。【解決手段】  有機強誘電体メモリ１０００は、第１の薄膜トランジスタ１１０を含む駆動回路部１８０と、ソース・ドレイン電極１４０，１４２、有機半導体層１４４、ゲート絶縁層１４６及びゲート電極１４８を有する第２の薄膜トランジスタ１５０と、下部電極１６２、有機強誘電体層１６４及び上部電極１６６を有し、かつソース・ドレイン電極１４０，１４２のいずれか一方に電気的に接続されている強誘電体キャパシタ１６０と、を含むメモリセル部１８２と、を含む。メモリセル部１８２は、駆動回路部１８０の上方に積層されている。【選択図】      図２１
2006261178.tif 000002
【特許請求の範囲】
【請求項１】
第１の薄膜トランジスタを含む駆動回路部と、
ソース・ドレイン電極、有機半導体層、ゲート絶縁層及びゲート電極を有する第２の薄膜トランジスタと、下部電極、有機強誘電体層及び上部電極を有し、かつ前記ソース・ドレイン電極のいずれか一方に電気的に接続されている強誘電体キャパシタと、を含むメモリセル部と、
を含み、
前記メモリセル部は、前記駆動回路部の上方に積層されている、有機強誘電体メモリ。
【請求項２】
請求項１記載の有機強誘電体メモリにおいて、
前記強誘電体キャパシタは、前記第２の薄膜トランジスタよりも上層に配置されている、有機強誘電体メモリ。
【請求項３】
請求項１又は請求項２記載の有機強誘電体メモリにおいて、
前記ソース・ドレイン電極の上方には、前記有機半導体層が形成され、
前記有機半導体層の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記ゲート電極が形成されている、有機強誘電体メモリ。
【請求項４】
請求項１又は請求項２記載の有機強誘電体メモリにおいて、
前記有機半導体層の上方には、前記ソース・ドレイン電極が形成され、
前記ソース・ドレイン電極の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記ゲート電極が形成されている、有機強誘電体メモリ。
【請求項５】
請求項１又は請求項２記載の有機強誘電体メモリにおいて、
前記ゲート電極の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記ソース・ドレイン電極が形成され、
前記ソース・ドレイン電極の上方には、前記有機半導体層が形成されている、有機強誘電体メモリ。
【請求項６】
請求項１又は請求項２記載の有機強誘電体メモリにおいて、
前記ゲート電極の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記有機半導体層が形成され、
前記有機半導体層の上方には、前記ソース・ドレイン電極が形成されている、有機強誘電体メモリ。
【請求項７】
請求項１から請求項６のいずれかに記載の有機強誘電体メモリにおいて、
前記有機半導体層は、フルオレン−チオフェン共重合体により形成されている、有機強誘電体メモリ。
【請求項８】
請求項１から請求項７のいずれかに記載の有機強誘電体メモリにおいて、
前記下部電極及び前記上部電極の少なくともいずれか一方は、導電性有機材料により形成されている、有機強誘電体メモリ。
【請求項９】
請求項１から請求項８のいずれかに記載の有機強誘電体メモリにおいて、
前記有機強誘電体層は、ポリ（フッ化ビニリデン／トリフルオロエチレン）、ポリフッ化ブニリデン、（フッ化ビニリデン／トリフルオロエチレン）コオリゴマー、フッ化ビニリデンオリゴマー及び奇数ナイロンのいずれかにより形成されている、有機強誘電体メモリ。
【請求項１０】
請求項１から請求項９のいずれかに記載の有機強誘電体メモリにおいて、
前記第１の薄膜トランジスタは、低温ポリシリコン薄膜トランジスタである、有機強誘電体メモリ。
【請求項１１】
請求項１から請求項９のいずれかに記載の有機強誘電体メモリにおいて、
前記第１の薄膜トランジスタは、有機半導体薄膜トランジスタである、有機強誘電体メモリ。
【請求項１２】
（ａ）第１の薄膜トランジスタを形成すること、
（ｂ）ソース・ドレイン電極、有機半導体層、ゲート絶縁層及びゲート電極を有する第２の薄膜トランジスタを形成すること、
（ｃ）前記ソース・ドレイン電極のいずれか一方に電気的に接続し、下部電極、有機強誘電体層及び上部電極を有する強誘電体キャパシタを形成すること、
を含み、
前記第２の薄膜トランジスタ及び前記強誘電体キャパシタを含むメモリセル部を、前記第１の薄膜トランジスタを含む駆動回路部の上方に積層する、有機強誘電体メモリの製造方法。
【請求項１３】
請求項１２記載の有機強誘電体メモリの製造方法において、
前記（ａ）工程で、前記第１の薄膜トランジスタを低温ポリシリコンプロセスにより形成する、有機強誘電体メモリの製造方法。
【請求項１４】
請求項１２又は請求項１３記載の有機強誘電体メモリの製造方法において、
前記（ｂ）及び（ｃ）工程を液相プロセスにより行う、有機強誘電体メモリの製造方法。
【請求項１５】
請求項１２から請求項１４のいずれかに記載の有機強誘電体メモリにおいて、
前記（ｂ）工程で、前記ソース・ドレイン電極、前記有機半導体層、前記ゲート絶縁層及び前記ゲート電極のそれぞれを液滴吐出法により所定のパターンに形成する、有機強誘電体メモリの製造方法。
【請求項１６】
請求項１２から請求項１５のいずれかに記載の有機強誘電体メモリにおいて、
前記（ｃ）工程で、前記下部電極、前記有機強誘電体層及び前記上部電極のそれぞれを液滴吐出法により所定のパターンに形成する、有機強誘電体メモリの製造方法。
【請求項１７】
請求項１２から請求項１５のいずれかに記載の有機強誘電体メモリにおいて、
前記（ｃ）工程で、前記上部電極を所定のパターンを有するように形成し、前記所定のパターンを有する前記上部電極をマスクとして前記有機強誘電体層をアッシングすることにより、前記有機強誘電体層をパターニングする、有機強誘電体メモリの製造方法。
【請求項１８】
請求項１２から請求項１７のいずれかに記載の有機強誘電体メモリにおいて、
前記（ａ）工程後に、前記第１の薄膜トランジスタの上方に第１の絶縁層を形成することをさらに含み、
前記（ｂ）工程後に、前記第２の薄膜トランジスタの上方に第２の絶縁層を形成することをさらに含み、
前記第２の絶縁層の成膜温度は、前記第１の絶縁層の成膜温度よりも低い、有機強誘電体メモリの製造方法。
【請求項１９】
請求項１２から請求項１８のいずれかに記載の有機強誘電体メモリにおいて、
少なくとも前記（ａ）を含む工程を第１の基板に対して行い、前記第１の基板の上方に前記駆動回路部を含む被転写層を形成し、
少なくとも１回の転写工程により、前記被転写層を第２の基板に転写させることをさらに含む、有機強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機強誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリとして、Pb(Zr,Ti)O3(PZT)系又はSrBiTa2O9(SBT)などの無機強誘電体層を含む強誘電体キャパシタの構造が周知である。無機強誘電体層は成膜するときに６００℃以上の高温のアニール処理を必要とする。そのため、強誘電体キャパシタを形成するための基板は耐熱性を有するものに限られ、ガラス基板やフレキシブル基板を基板として使用することは不可能である。さらに、無機強誘電体層はＰｂ、Ｂｉなどの重金属を含むので環境に有害であり、その取り扱いが煩雑である。
【特許文献１】特開平５−８９６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的の１つは、有機強誘電体メモリ及びその製造方法において、小型化・大容量化及び製造プロセスの容易化を実現することにある。
【課題を解決するための手段】
【０００４】
（１）本発明に係る有機強誘電体メモリは、
第１の薄膜トランジスタを含む駆動回路部と、
ソース・ドレイン電極、有機半導体層、ゲート絶縁層及びゲート電極を有する第２の薄膜トランジスタと、下部電極、有機強誘電体層及び上部電極を有し、かつ前記ソース・ドレイン電極のいずれか一方に電気的に接続されている強誘電体キャパシタと、を含むメモリセル部と、
を含み、
前記メモリセル部は、前記駆動回路部の上方に積層されている。本発明によれば、メモリセル部が駆動回路部の上方に積層されているので、平面面積の拡大を防止し、メモリの小型化・大容量化を実現することができる。また、強誘電体キャパシタには有機強誘電体層を用い、第２の薄膜トランジスタには有機半導体層を用いているので、例えばメモリセル部全体として１５０℃以下の低温プロセスが可能になる。そのため、メモリを形成するための基板の耐熱性の制約が緩和され、基板の選択自由度が向上する。また、有機強誘電体材料は液相プロセスによる低エネルギーによる処理が可能であるので、製造プロセスの容易化を図ることができる。さらに、重金属による環境負荷の問題がなく、容易に廃棄可能であり取り扱いが簡単である。なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
（２）この有機強誘電体メモリにおいて、
前記強誘電体キャパシタは、前記第２の薄膜トランジスタよりも上層に配置されていてもよい。
（３）この有機強誘電体メモリにおいて、
前記ソース・ドレイン電極の上方には、前記有機半導体層が形成され、
前記有機半導体層の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記ゲート電極が形成されていてもよい。
（４）この有機強誘電体メモリにおいて、
前記有機半導体層の上方には、前記ソース・ドレイン電極が形成され、
前記ソース・ドレイン電極の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記ゲート電極が形成されていてもよい。
（５）この有機強誘電体メモリにおいて、
前記ゲート電極の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記ソース・ドレイン電極が形成され、
前記ソース・ドレイン電極の上方には、前記有機半導体層が形成されていてもよい。
（６）この有機強誘電体メモリにおいて、
前記ゲート電極の上方には、前記ゲート絶縁層が形成され、
前記ゲート絶縁層の上方には、前記有機半導体層が形成され、
前記有機半導体層の上方には、前記ソース・ドレイン電極が形成されていてもよい。
（７）この有機強誘電体メモリにおいて、
前記有機半導体層は、フルオレン−チオフェン共重合体により形成されていてもよい。
（８）この有機強誘電体メモリにおいて、
前記下部電極及び前記上部電極の少なくともいずれか一方は、導電性有機材料により形成されていてもよい。これによれば、導電性有機材料は通常の金属よりも柔軟性を有するので、強誘電体キャパシタのヒステリシス特性が良好になる。
（９）この有機強誘電体メモリにおいて、
前記有機強誘電体層は、ポリ（フッ化ビニリデン／トリフルオロエチレン）、ポリフッ化ブニリデン、（フッ化ビニリデン／トリフルオロエチレン）コオリゴマー、フッ化ビニリデンオリゴマー、及び奇数ナイロンのいずれかにより形成されていてもよい。
（１０）この有機強誘電体メモリにおいて、
前記第１の薄膜トランジスタは、低温ポリシリコン薄膜トランジスタであってもよい。
（１１）この有機強誘電体メモリにおいて、
前記第１の薄膜トランジスタは、有機半導体薄膜トランジスタであってもよい。
（１２）本発明に係る有機強誘電体メモリの製造方法は、
（ａ）第１の薄膜トランジスタを形成すること、
（ｂ）ソース・ドレイン電極、有機半導体層、ゲート絶縁層及びゲート電極を有する第２の薄膜トランジスタを形成すること、
（ｃ）前記ソース・ドレイン電極のいずれか一方に電気的に接続し、下部電極、有機強誘電体層及び上部電極を有する強誘電体キャパシタを形成すること、
を含み、
前記第２の薄膜トランジスタ及び前記強誘電体キャパシタを含むメモリセル部を、前記第１の薄膜トランジスタを含む駆動回路部の上方に積層する。本発明によれば、メモリセル部を駆動回路部の上方に積層するので、平面面積の拡大を防止し、メモリの小型化・大容量化を実現することができる。また、強誘電体キャパシタには有機強誘電体層を用い、第２の薄膜トランジスタには有機半導体層を用いているので、例えばメモリセル部全体として１５０℃以下の低温プロセスが可能になる。そのため、メモリを形成するための基板の耐熱性の制約が緩和され、基板の選択自由度が向上する。また、有機強誘電体材料は液相プロセスによる低エネルギーでの成膜が可能であるので、製造プロセスの容易化を図ることができる。さらに、重金属による環境負荷の問題がなく、容易に廃棄可能であり取り扱いが簡単である。
（１３）この有機強誘電体メモリの製造方法において、
前記（ａ）工程で、前記第１の薄膜トランジスタを低温ポリシリコンプロセスにより形成してもよい。
（１４）この有機強誘電体メモリの製造方法において、
前記（ｂ）及び（ｃ）工程を液相プロセスにより行ってもよい。これにより、安価かつ容易な製造プロセスを実現することができる。
（１５）
この有機強誘電体メモリにおいて、
前記（ｂ）工程で、前記ソース・ドレイン電極、前記有機半導体層、前記ゲート絶縁層及び前記ゲート電極のそれぞれを液滴吐出法により所定のパターンに形成してもよい。これにより、直接的にパターンを形成することができるので、製造プロセスの容易化を図ることができる。
（１６）この有機強誘電体メモリにおいて、
前記（ｃ）工程で、前記下部電極、前記有機強誘電体層及び前記上部電極のそれぞれを液滴吐出法により所定のパターンに形成してもよい。これにより、直接的にパターンを形成することができるので、製造プロセスの容易化を図ることができる。
（１７）この有機強誘電体メモリにおいて、
前記（ｃ）工程で、前記上部電極を所定のパターンを有するように形成し、前記所定のパターンを有する前記上部電極をマスクとして前記有機強誘電体層をアッシングすることにより、前記有機強誘電体層をパターニングしてもよい。これによれば、上部電極をマスクとして利用することにより、有機強誘電体層をパターニングするためのマスクを形成する必要がなくなり、製造プロセスの容易化を図ることができる。
（１８）この有機強誘電体メモリにおいて、
前記（ａ）工程後に、前記第１の薄膜トランジスタの上方に第１の絶縁層を形成することをさらに含み、
前記（ｂ）工程後に、前記第２の薄膜トランジスタの上方に第２の絶縁層を形成することをさらに含み、
前記第２の絶縁層の成膜温度は、前記第１の絶縁層の成膜温度よりも低くてもよい。これによれば、例えば有機半導体層の熱によるダメージを低減することができる。
（１９）この有機強誘電体メモリにおいて、
少なくとも前記（ａ）を含む工程を第１の基板に対して行い、前記第１の基板の上方に前記駆動回路部を含む被転写層を形成し、
少なくとも１回の転写工程により、前記被転写層を第２の基板に転写させることをさらに含んでもよい。これによれば、製造プロセスに要求される条件（プロセス耐性など）及び完成品に要求される条件（フレキシブル性など）の両方を満たすととともに、基板の選択自由度の向上を図ることができる。
【発明を実施するための最良の形態】
【０００５】
以下、本発明の実施の形態について図面を参照して説明する。
【０００６】
図１〜図２０は本実施の形態に係る有機強誘電体メモリの製造方法を示す図であり、図２１及び図２２はそれぞれ本実施の形態に係る有機強誘電体メモリ及びその回路を示す図である。
【０００７】
（有機強誘電体メモリの製造方法）
本実施の形態では、蓄積容量型（例えばいわゆる１トランジスタ１キャパシタ型）の有機強誘電体メモリを製造する。有機強誘電体メモリの製造方法は、駆動回路部１８０の形成工程と、メモリセル部１８２の形成工程と、を含む。
【０００８】
（１）図１〜図９に示すように、第１の薄膜トランジスタ１１０を含む駆動回路部１８０を形成する。
【０００９】
（１−１）まず、図１に示すように、第１の基板１００を用意する。本実施の形態に示す例では、第１の基板１００は転写用基板であり、製造プロセスにおいてのみ使用する基板である。第１の基板１００には、後述の工程により、少なくとも駆動回路部１８０を含む（例えば駆動回路部１８０及びメモリセル部１８２を含む）被転写層１９０が形成される。第１の基板１００上の被転写層１９０は、最終的に第２の基板２００に転写される（図２０参照）。転写技術を適用することにより、製造プロセスに要求される条件（プロセス耐性など）及び完成品に要求される条件（フレキシブル性など）の両方を満たすことが可能になる。
【００１０】
第１の基板１００は、有機強誘電体メモリの製造プロセスに耐性（耐熱性）を有するものであればその材質は限定されない。例えば、第１の基板１００は、製造プロセスの最高温度（例えば４００℃〜６００℃程度）以上の歪点を有するものであってもよい。また、第１の基板１００は光透過性を有していてもよい。第１の基板１００は、ガラス基板（例えば石英ガラス、コーニング７０５９、日本電気ガラスＯＡ−２）、半導体基板（例えばシリコン基板）、金属基板、又は耐熱性を有していれば樹脂基板であってもよい。
【００１１】
必要があれば第１の基板１００上に分離層１０２を形成する。分離層１０２は、後述の転写工程において、第１の基板１００の剥離を容易にするためのものである。分離層１０２は、光吸収により結合力を消失するものであってもよいし、その他の物理的・化学的作用により結合力を消失するものであってもよい。分離層１０２は熱又は光により接着力を消失する接着層であってもよい。分離層１０２の材質としては、例えばアモルファスシリコンなどの半導体、強誘電体、各種酸化物セラミックス、有機高分子材料、低融点金属、ＵＶ硬化型接着材料などが挙げられる。
【００１２】
第１の基板１００（図１では分離層１０２）上に、絶縁層（例えばＳｉＯ２層）１０４を形成してもよい。絶縁層１０４は、例えば有機シリコン材料であるＴＥＯＳ（Tetra Ethyl Ortho Silicate（Ｓｉ（ＯＣ２Ｈ５）４））を原材料としたプラズマＣＶＤ法により形成することができる。絶縁層１０４は、第１の薄膜トランジスタ１１０の保護、遮光、絶縁、マイグレーションの防止などの機能を有する。あるいは、絶縁層１０４を形成することなく、第１の基板１００（又は分離層１０２）上に直接的に第１の薄膜トランジスタ１１０を形成してもよい。
【００１３】
（１−２）図２〜図６に示すように、第１の薄膜トランジスタ１１０を形成する。第１の薄膜トランジスタ１１０は、低温ポリシリコン（ＬＴＰＳ：Low Temperature Poly-Silicon）プロセスにより形成することができる。プロセス温度を例えば約６００℃以下（例えば約４００℃以下）にすることにより、例えば第１の基板１００としてガラス基板が使用可能になる。
【００１４】
まず、図２に示すように薄膜半導体層１１２を絶縁層１０４上に形成する。例えば、アモルファスシリコン層をＣＶＤ法により成膜し、必要に応じて脱水素アニールを行った後、アモルファスシリコン層をエキシマレーザ等でレーザアニールすることにより、多結晶化させる。こうして、薄膜半導体層１１２としてポリシリコン層を形成する。その後、図３に示すように、例えばドライエッチングによりパターニングして、所定のパターンを有する薄膜半導体層（ポリシリコン層）１１４を形成する。また液体シリコン材料を用いた場合には液相プロセスにてシリコン薄膜の形成が可能となり、インクジェット法などの液滴吐出法を用いることにより直接パターン形成が可能になる。
【００１５】
次に、図４に示すように、少なくとも薄膜半導体層１１４上にゲート絶縁層（例えばＳｉＯ２層）１１６を形成する。ゲート絶縁層１１６は、例えばＴＥＯＳ−ＣＶＤ法により形成することができる。その後、図５に示すようにゲート電極１１８（例えばＡｌ，ＭｏＷ合金，Ｃｒ電極など）をパターニングして形成し、ゲート電極１１８をマスクとして薄膜半導体層１１４に所定の不純物をドーピングし、不純物活性化のためのアニールを行う。こうして、図６に示すように、薄膜半導体層１１４に不純物領域（ソース領域及びドレイン領域）１１４ａ，１１４ｂを形成する。なお、ゲート絶縁層とは、ゲート電極に重なる部分を少なくとも含み、例えばゲート電極に重なる部分及びその周囲の部分を指す。このことは、以下の説明においても同様である。
【００１６】
図６に示すように、第１の薄膜トランジスタ１１０は、薄膜半導体層１１４と、ゲート絶縁層１１６、ゲート電極１１８と、を含む。第１の薄膜トランジスタ１１０の構造は、上述したトップゲート型（コプラナー型）に限らず、例えばゲート電極１１８が第１の基板１００側に配置されるボトムゲート型であってもよい。また、第１の薄膜トランジスタ１１０は、上述した低温ポリシリコン薄膜トランジスタに限らず、その他の形態を適用してもよい。
【００１７】
（１−３）図７に示すように、第１の薄膜トランジスタ１１０上に第１の絶縁層１２０を形成する。
【００１８】
第１の絶縁層１２０は、例えばＴＥＯＳ−ＣＶＤ法により３００℃程度で形成することができる。第１の絶縁層１２０は、低温ポリシリコン薄膜トランジスタの形成工程において通常用いられる手法により形成することができる。第１の絶縁層１２０は、第１の薄膜トランジスタ１１０を被覆して形成する。その後、第１の絶縁層１２０にコンタクトホール１２２，１２４を形成する。コンタクトホール１２２は、第１の薄膜トランジスタ１１０と後述の配線層１３０（図８参照）を相互に接続するための貫通穴である。コンタクトホール１２４は、第１の薄膜トランジスタ１１０と後述の第２の薄膜トランジスタ１５０（図１３参照）を相互に接続するための貫通穴である。コンタクトホール１２２からは薄膜半導体層１１４の一方の不純物領域１１４ａを露出させ、コンタクトホール１２４からは薄膜半導体層１１４の他方の不純物領域１１４ｂを露出させる。コンタクトホール１２２，１２４は、例えばドライエッチング法により形成することができる。
【００１９】
（１−４）図８及び図９に示すように、第１の薄膜トランジスタ１１０に電気的に接続するコンタクト層１２６，１２８，１３４及び配線層１３０等を形成する。
【００２０】
まず、第１の絶縁層１２０のコンタクトホール１２２，１２４に、コンタクト層１２６，１２８を形成する。コンタクト層１２６，１２８は、例えば図８に示すようにコンタクトホール１２２，１２４の内部のみに形成してもよいし、コンタクトホール１２２，１２４の内部のみならず、さらに第１の絶縁層１２０の上面に至るように形成してもよい。コンタクト層１２６，１２８は、例えば、絶縁材料との境界面に形成される薄いバリア層（例えばＴｉ層、ＴｉＮ層など）と、バリア層よりも内側に形成される導電層（例えばＷ層、Ａｌ層など）と、を含む。コンタクトホール１２２，１２４の内部を含む第１の絶縁層１２０上の全面に導電材料を成膜した後、必要があればＣＭＰ法及びエッチング法を組み合わせることにより、コンタクト層１２６，１２８を形成することができる。なお、コンタクト層１２６，１２８は、導電性を有していればその材質は限定されない。またバリア層も必須ではない。
【００２１】
次に、配線層１３０をコンタクト層１２６を含む領域上に形成する。配線層１３０は、例えばアルミニウムなどの金属材料から形成することができる。例えば、配線層１３０となる材料を全面にスパッタ法又はＣＶＤ法などにより成膜し、その後エッチングすることにより、所定のパターンを有する配線層１３０を形成する。配線層１３０は、コンタクト層１２６を介して第１の薄膜トランジスタ１１０（詳しくは不純物領域１１４ａ）に電気的に接続されている。
【００２２】
その後、図９に示すように、配線層１３０及びコンタクト層１２８を被覆するように絶縁層１３２を形成し、絶縁層１３２のコンタクトホールにコンタクト層１３４を形成する。絶縁層１３２の説明は、第１の絶縁層１２０の内容を適用することができる。また、コンタクトホール及びコンタクト層１３４の説明は、上述した内容を適用することができる。コンタクト層１３４は、コンタクト層１２８を介して第１の薄膜トランジスタ１１０（詳しくは不純物領域１１４ｂ）に電気的に接続されている。
【００２３】
（１−５）こうして、第１の基板１００（正確には分離層１０２）上に、第１の薄膜トランジスタ１１０を含む駆動回路部１８０を形成することができる。駆動回路部１８０は、後述のメモリセル部１８２を駆動するためのものである。図９に示す例では、駆動回路部１８０は、少なくとも、第１の薄膜トランジスタ１１０と、第１の薄膜トランジスタ１１０と電気的に接続されているコンタクト層１２６，１２８，１３４及び配線層１３０と、を含む。多くの場合、駆動回路部１８０は、複数の第１の薄膜トランジスタ１１０を含む。駆動回路部１８０は、所定の駆動機能を達成するために必要とされる素子が集合した部分である。
【００２４】
（２）図１０〜図１７に示すように、第２の薄膜トランジスタ１５０及び強誘電体キャパシタ１６０を含むメモリセル部１８２を形成する。第２の薄膜トランジスタ１５０は有機半導体薄膜トランジスタであり、強誘電体キャパシタ１６０は有機強誘電体キャパシタである。以下に示す例では、第２の薄膜トランジスタ１５０を形成し、その後に強誘電体キャパシタ１６０を形成する。
【００２５】
（２−１）図１０に示すように、ソース電極１４０及びドレイン電極１４２を形成する。図１０に示す例では、ドレイン電極１４２をコンタクト層１３４に電気的に接続させる。
【００２６】
ソース電極１４０及びドレイン電極１４２は、液滴吐出部（例えばプリンタヘッド）１３６からインク１３８を吐出する液滴吐出法により形成することができる。インク１３８は、導電性微粒子を含む分散液（例えば、金属インク）であってもよい。導電性微粒子としては、例えば金、銀、銅、パラジウム、ニッケル、アルミ、タンタルなどの金属微粒子、導電性酸化物の微粒子又は超電導体などのその他の微粒子が挙げられる。微粒子とは、特に大きさを限定したものではなく、分散液とともに吐出できる粒子である。導電性微粒子は、反応を抑制するために、有機物などのコート材によって被覆されていてもよい。分散液は、乾燥しにくく再溶解性のあるものであってもよい。導電性微粒子は、分散液中に均一に分散していてもよい。また吐出液として導電性有機材料が溶解した溶媒でもよい。導電性有機材料としては、例えば、導電性高分子であるポリエチレンジオキサンチオフェン（ＰＥＤＯＴ）とポリスチレンサルフォネートの混合物又はポリアニリンなどが挙げられる。必要に応じて、分散液を揮発させる処理や、導電性微粒子を相互に結合（例えば焼結）させる処理（加熱）を行う。
【００２７】
液滴吐出法としては、インクジェット法、ジェルジェット（登録商標）法又はディスペンサ法を適用することができる。例えばインクジェット法によれば、インクジェットプリンタ用に実用化された技術を応用することによって、高速かつインクを無駄なく経済的に設けることができる。液滴吐出法を適用することにより、高価かつ手間のかかるフォトリソグラフィ技術及びエッチング技術を使用することなく、所定のパターンを有するソース電極１４０及びドレイン電極１４２を直接形成することが可能になる。
【００２８】
インク１３８を塗布する前に、必要に応じて、下地（絶縁層１３２）の上面を表面処理してもよい。例えば、ソース電極１４０及びドレイン電極１４２を形成するための領域以外の領域に撥液処理を行う。これにより、吐出されたインク１３８がソース電極１４０及びドレイン電極１４２を形成するための領域に滴下されなかった場合でも、所定のパターンのソース電極１４０及びドレイン電極１４２を形成することができる。
【００２９】
なお、ソース電極１４０及びドレイン電極１４２の成膜方法としては、上述した液滴吐出法に限定されず、その他の液相プロセスとしてスピンコート法を適用することができるし、あるいはスパッタ法、蒸着法、メッキ法等の公知の方法を適用することもできる。
【００３０】
（２−２）図１１に示すように、ソース電極１４０及びドレイン電極１４２上に有機半導体層１４４を形成する。有機半導体層１４４の材料を含む液体を使用し、液相プロセス（例えばスピンコート法又は液滴吐出法）により有機半導体層１４４を形成することができる。例えば上述した液滴吐出法を適用して、所定のパターンを有する有機半導体層１４４を直接形成してもよい。すなわち、図１１に示すように、ソース電極１４０を露出する穴１４５が形成されるように、有機半導体層１４４を所定のパターンに形成する。有機半導体層１４４の材料としては、例えばフルオレン−チオフェン共重合体の一つであるＦ８Ｔ２が挙げられる。また、有機半導体層としては、この他にも、以下の高分子系有機半導体材料、低分子系有機半導体材料のいずれも使用することができる。
【００３１】
高分子系有機半導体材料としては、例えば、ポリ（３−アルキルチオフェン）（ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ（３−オクチルチオフェン）、ポリ（２，５−チエニレンビニレン）（ＰＴＶ）、ポリ（パラ−フェニレンビニレン）（ＰＰＶ）、ポリ（９，９−ジオクチルフルオレン−コ−ビス−Ｎ，Ｎ’−（４−メトキシフェニル）−ビス−Ｎ，Ｎ’−フェニル−１，４−フェニレンジアミン）（ＰＦＭＯ）、ポリ（９，９ジオクチルフルオレン−コ−ベンゾチアジアゾール）（ＢＴ）、フルオレン−トリアリルアミン共重合体、トリアリルアミン系ポリマー、フルオレン−チオフェン共重合体、ポリ（３，４−エチレンジオキシチオフェン／スチレンスルホン酸）（ＰＥＤＯＴ／ＰＳＳ）、ポリチオフェン、ポリ（チオフェンビニレン）、ポリ（２，２’−チエニルピロール）、ポリアニリン等等が挙げられる。
【００３２】
低分子系有機半導体としては、例えば、Ｃ６０、或いは、金属フタロシアニン、或いは、それらの置換誘導体、或いは、アントラセン、テトラセン、ペンタセン、ヘキサセン等のアセン分子材料、或いは、α−オリゴチオフェン類、具体的にはクォーターチオフェン（４Ｔ）、セキシチオフェン（６Ｔ）、オクチチオフェン（８Ｔ）、ジヘキシルクォーターチオフェン（ＤＨ４Ｔ）、ジヘキルセキシチオフェン（ＤＨ６Ｔ）、等が挙げられる。
【００３３】
半導体層の材料として有機材料を用いることにより、低温プロセスが可能となり、例えばシリコンを用いる場合と比べてきわめて簡便に半導体層を形成することができる。なお、有機半導体層１４４をＬＢ（Langmuir-Blodgett）法、ＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）法などにより形成してもよい。
【００３４】
（２−３）図１２に示すように、有機半導体層１４４上にゲート絶縁層１４６を形成する。ゲート絶縁層１４６の材料を含む液体を使用し、液相プロセス（例えばスピンコート法又は液滴吐出法）によりゲート絶縁層１４６を形成することができる。例えば上述した液滴吐出法を適用して、所定のパターンを有するゲート絶縁層１４６を直接形成してもよい。すなわち、図１２に示すように、ソース電極１４０を露出する穴１４７が形成されるように、ゲート絶縁層１４６を所定のパターンに形成する。
【００３５】
ゲート絶縁層１４６の成膜温度は、有機半導体層１４４の成膜温度よりも低温であることが好ましい。例えば、ポリメタクリル酸メチル（ＰＭＭＡ）などの高分子材料を使用すると、ゲート絶縁層１４６を有機半導体層１４４よりも低温により成膜することが可能になる。
【００３６】
（２−４）図１３に示すように、ゲート絶縁層１４６上にゲート電極１４８を形成する。ゲート電極１４８の材料を含む液体を使用し、液相プロセス（例えばスピンコート法又は液滴吐出法）によりゲート電極１４８を形成することができる。例えば上述した液滴吐出法を適用して、所定のパターンを有するゲート電極１４８を直接形成してもよい。ゲート電極１４８の材料は、ソース電極１４０及びドレイン電極１４２において説明した内容を適用することができ、例えばソース電極１４０及びドレイン電極１４２と同じ材料であってもよい。必要に応じて、分散液を揮発させる処理や、導電性微粒子を相互に結合（例えば焼結）させる処理（加熱）を行う。その他のゲート電極１４８の成膜方法としては、スパッタ法、蒸着法、メッキ法等が挙げられる。
【００３７】
また、ゲート絶縁層１４６の材質によっては、ゲート電極１４８を成膜する前に、ゲート電極１４８を形成するための領域以外の領域に受容層（図示しない）を形成してもよい。例えばゲート絶縁層１４６が、撥水性の高い材質からなり、かつゲート電極１４８の液体材料が水溶性である場合、所望の形状にゲート電極１４８を塗布するのは困難である。そこで、ゲート電極１４８を形成するための領域以外の領域にポリビニルフェノール（ＰＶＰｈ）等からなる受容層を予め形成し、受容層の形成されていない溝の部分にゲート電極１４８の液体材料を流し込むことによって、より簡便に所望の形状のゲート電極１４８を形成することができる。
【００３８】
こうして、第２の薄膜トランジスタ１５０を形成することができる。第２の薄膜トランジスタ１５０は、ソース電極１４０、ドレイン電極１４２、有機半導体層１４４、ゲート絶縁層１４６及びゲート電極１４８を含む。図１３に示す第２の薄膜トランジスタ１５０は、いわゆるトップゲート・ボトムコンタクト型の構造を有する。
【００３９】
（２−５）図１４に示すように、第２の薄膜トランジスタ１５０上に第２の絶縁層１５２を形成する。
【００４０】
第２の絶縁層１５２の成膜温度は、第１の絶縁層１２０の成膜温度よりも低くてもよい。すなわち、第２の絶縁層１５２の材料としては、第１の絶縁層１２０の成膜温度（さらには有機半導体層１４４の耐熱温度）よりも低い温度で成膜できるものであってもよい。具体的には、有機半導体層１４４がＦ８Ｔ２からなる場合には、アニール温度は約１００℃であるため、第２の絶縁層１５２としては１００℃以下で成膜可能なものであることが好ましく、例えば、テトラメチルシラン（ＴＭＳ）、ポリメタクリル酸メチル（ＰＭＭＡ）又は光硬化型樹脂（例えばＵＶ硬化型樹脂）等が挙げられる。これらを用いることにより、有機半導体層１４４に与える熱によるダメージを低減することができる。
【００４１】
成膜方法としては、ＣＶＤ法、スピンコート法、液滴吐出法、ＬＳＭＣＤ法などが挙げられる。例えば、図１４に示すように、上述した液滴吐出法を適用して、所定のパターンを有する第２の絶縁層１５２を直接形成してもよい。詳しくは、ソース電極１４０を露出する穴１５４が形成されるように、第２の絶縁層１５２を所定のパターンに形成する。ソース電極１４０は、穴１４５，１４７，１５４により構成されるコンタクトホールから露出している。
【００４２】
（２−６）図１５に示すように、コンタクト層１５６を形成する。コンタクト層１５６は、第２の絶縁層１５２を貫通して第２の薄膜トランジスタ１５０（例えばソース電極１４０）と電気的に接続するように形成される。詳しくは、コンタクト層１５６は、穴１４５，１４７，１５４からなるコンタクトホールを埋めるように形成される。
【００４３】
コンタクト層１５６の材料を含む液体を使用し、液相プロセス（例えば液滴吐出法）によりコンタクト層１５６を形成してもよい。コンタクト層１５６は、コンタクトホールの内部のみに形成してもよいし、その内部のみならずさらに第２の絶縁層１５２の上面に至るように形成してもよい。後者の場合、例えば、コンタクト層１５６と強誘電体キャパシタ１６０下部電極１６２とを一体的（連続的）に形成してもよい。液滴吐出法により、インク量及びインク塗布領域を制御すれば、コンタクト層１５６及び下部電極１６２を同一の液滴吐出工程により形成することができる。そのため、製造プロセスの簡略化を図ることができる。あるいは、コンタクト層１５６を形成した後に、同一又は異なる手法により下部電極１６２を別個に形成してもよい。なお、コンタクト層１５６の材料及び成膜方法の詳細は、上述した内容を適用することができる。
【００４４】
（２−７）図１６に示すように、下部電極１６２、有機強誘電体層１６４及び上部電極１６６を有する強誘電体キャパシタ１６０を形成する。強誘電体キャパシタ１６０は、コンタクト層１５６を介して、ソース電極１４０及びドレイン電極１４２のいずれか一方と電気的に接続させる。
【００４５】
例えば、下部電極１６２とコンタクト層１５６を相互に電気的に接続する。下部電極１６２の材料及び成膜方法は、ソース電極１４０等の内容を適用することができる。特に、下部電極１６２の材料が導電性有機材料であれば、導電性有機材料は通常の金属よりも柔軟性を有するので、有機強誘電体層１６４の下地として使用すると、強誘電体キャパシタ１６０のヒステリシス特性が良好になる。
【００４６】
次に、下部電極１６２上に有機強誘電体層１６４を形成する。有機強誘電体層１６４の有機強誘電体材料としては、例えばポリ（フッ化ビニリデン／トリフルオロエチレン）、ポリフッ化ブニリデン、（フッ化ビニリデン／トリフルオロエチレン）コオリゴマー、フッ化ビニリデンオリゴマー、及び奇数ナイロンなどが挙げられる。例えば、ＶＤＦ：ＴｒＦＥ比が７５：２５のポリ（フッ化ビニリデン−トリフルオロエチレン）共重合体を溶媒（例えばケトン系の溶媒）に溶かして所定の溶液にした後、下部電極１６２を含む領域上に成膜し、１４０℃〜１５０℃程度でアニールし、結晶化させる。有機強誘電体材料の場合、無機強誘電体材料と比較すると極めて低温でアニールすることができる。そのため、製造プロセスに使用する第１の基板１００の選択自由度が高い。また、低エネルギー処理により製造プロセスの容易化を図ることができる。さらに、有機強誘電体材料の配向性は、下地（下部電極１６２）にはあまり依存しないため、下部電極１６２の材料選択自由度の向上を図ることもできる。なお、有機強誘電体材料は重金属を含まないので、環境負荷の問題がなく、容易に廃棄可能である取り扱いが簡単である。
【００４７】
有機強誘電体層１６４の成膜方法は、真空蒸着法、スピンコート法、ＬＢ（Langmuir-Blodgett）法、上述した液滴吐出法、ＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）法などが挙げられる。液滴吐出法によれば、所定のパターンを有する有機強誘電体層１６４を直接形成することができる。また、ＬＳＭＣＤ法の場合も選択成長技術を組み合わせることにより、同様に所定のパターンに直接形成することができる。また、その他の方法の場合、必要に応じて有機強誘電体層１６４をエッチングによりパターニングしてもよい。
【００４８】
その後、有機強誘電体層１６４上に上部電極１６６を形成する。上部電極１６６の材料及び形成方法としては、上述した下部電極１６２の内容を適用することができる。例えば上部電極１６６の材料が導電性有機材料であれば、上述したように強誘電体キャパシタ１６０のヒステリシス特性が向上する。上部電極１６６の場合、下地となる有機強誘電体層１６４にダメージが与えられないように低パワーにより成膜することが好ましい。すなわち、上部電極１６６を液滴吐出法により形成すると、スパッタ法などにおける高エネルギー粒子による有機強誘電体層１６４のダメージを低減することができるので効果的である。
【００４９】
（２−８）その後、図１７に示すように、強誘電体キャパシタ１６０上に第３の絶縁層１７０を形成する。第３の絶縁層１７０は、その上にさらにデバイスを形成するための層間絶縁層であってもよいし、最上層のパッシベーション層であってもよい。第３の絶縁層１７０は、強誘電体キャパシタ１６０を被覆して形成する。第３の絶縁層１７０の成膜温度は、第１の絶縁層１２０の成膜温度（さらには有機強誘電体層１６４の成膜温度）よりも低くてもよい。これによれば、例えば強誘電体キャパシタ１６０の熱によるダメージを低減することができる。第３の絶縁層１７０の材料及び成膜方法は、第２の絶縁層１５２の内容を適用することができる。
【００５０】
なお、第３の絶縁層１７０の形成工程のみならず、強誘電体キャパシタ１６０の形成工程以降は、有機強誘電体層１６４の成膜温度（詳しくは結晶化時の温度）以上の高温のアニール処理を行わないほうが好ましい。こうすることにより、強誘電体キャパシタ１６０の熱によるダメージを低減することができる。
【００５１】
（２−９）こうして、第２の薄膜トランジスタ１５０及び強誘電体キャパシタ１６０を含むメモリセル部１８２を形成することができる。第２の薄膜トランジスタ１５０は、強誘電体キャパシタ１６０への電荷蓄積のオン・オフを選択する選択トランジスタとして機能する。メモリセル部１８２は、少なくとも、第２の薄膜トランジスタ１５０と、強誘電体キャパシタ１６０と、両者を電気的に接続するコンタクト層１５６と、を含む。多くの場合、メモリセル部１８２は、第２の薄膜トランジスタ１５０及び強誘電体キャパシタ１６０のセットを複数有し、メモリセルアレイ部を構成する。図１７に示すように、強誘電体キャパシタ１６０を第２の薄膜トランジスタ１５０の上層に配置してもよい。あるいは、第２の薄膜トランジスタ１５０を強誘電体キャパシタ１６０の上層に配置することもできる。
【００５２】
以上の工程により、第１の基板１００上に、駆動回路部１８０及びメモリセル部１８２を含む被転写層１９０を形成することができる。メモリセル部１８２は、駆動回路部１８０の上方に積層されている。言い換えれば、メモリセル部１８２は、駆動回路部１８０の一部又は全部の領域にオーバーラップして配置されている。
【００５３】
上述のメモリセル部１８２における成膜プロセスは、液相プロセスにより行うことができる。特に、液滴吐出法を適用すれば、液滴材料を変えるだけで同一の吐出装置を用いて製造できるため、極めて安価かつ容易な製造プロセスを実現することができる。
【００５４】
本実施の形態によれば、メモリセル部１８２が駆動回路部１８０の上方に積層されているので、平面面積の拡大を防止し、メモリの小型化・大容量化を実現することができる。また、強誘電体キャパシタ１６０には有機強誘電体層１６４を用い、第２の薄膜トランジスタ１５０には有機半導体層１４４を用いているので、例えば全体として１５０℃以下の低温プロセスが可能になる。そのため、メモリを形成するための基板（第１の基板１００）の耐熱性の制約が緩和され、基板の選択自由度が向上する。また、有機強誘電体材料は低エネルギーによる処理が可能であるので、製造プロセスの容易化を図ることができる。さらに、重金属による環境負荷の問題がなく、容易に廃棄可能であり取り扱いが簡単である。
【００５５】
（３）転写技術を適用する場合には、図１８〜図２０に示すように、少なくとも１回（図では２回）の転写工程により被転写層１９０を完成品としての第２の基板２００に転写する。
【００５６】
例えば図１８に示すように、第１の基板１００（分離層１０２）上の被転写層１９０を他の基板（例えばガラス基板）１７２に転写する。その場合、基板１７２と被転写層１９０を図示しない接着層（例えば光硬化型接着層）により接着してもよい。その後、図１９及び図２０に示すように、分離層１０２の結合力を消失又は低減させ、第１の基板１００と分離層１０２を順次又は同時に剥離する。分離層１０２の結合力を消失又は低減させる方法は上述した通りである。そして、最終的には被転写層１９０の一部（例えば絶縁層１０４）を露出させ、被転写層１９０を第２の基板２００に転写する。被転写層１９０と第２の基板２００の結合手段は限定されるものではなく、すでに説明した方法を適用することができる。
【００５７】
こうして、第２の基板２００上に被転写層１９０（駆動回路部１８０及びメモリセル部１８２）を形成することができる。第２の基板２００は、第１の基板１００よりも耐熱性の低い（例えば歪点の低い）材料から構成されていてもよい。第２の基板２００は、ポリイミド樹脂などのフレキシブル基板であってもよいし、第１の基板１００よりも耐熱性の低いガラス基板であってもよい。あるいは、第２の基板２００は、液晶素子やＥＬ素子などの電気光学素子、その他の電子部品が搭載又は内蔵されているものであってもよい。その場合も、第２の基板２００の電気光学素子又は電子部品の耐熱性が低ければ、上述した転写工程を行うと効果的である。
【００５８】
なお、上述とは異なり、１回の転写により、第１の基板１００から第２の基板２００に直接的に被転写層１９０を転写してもよい。その場合には、第２の基板２００側から順にメモリセル部１８２及び駆動回路部１８０が配置される。
【００５９】
（有機強誘電体メモリの構造）
こうして、図２１に示すように、有機強誘電体メモリ１０００を形成することができる。この有機強誘電体メモリ１０００は、駆動回路部１８０と、メモリセル部１８２と、を含む。それらの詳細は、上述した製造方法において説明した通りである。
【００６０】
有機強誘電体メモリ１０００は、図２２の回路方式に基づいて動作する。図２２の回路図を参照すると、ワード線（ＷＬ）が第２の薄膜トランジスタ１５０のゲート電極１４８に電気的に接続され、ビット線（ＢＬ）が第２の薄膜トランジスタ１５０のドレイン電極１４２に電気的に接続され、プレート線（ＰＬ）が強誘電体キャパシタ１６０の上部電極１６６に電気的に接続されている。第１の薄膜トランジスタ１１０は、ワード線又はビット線のいずれか（図２１ではビット線）に電気的に接続され、メモリセル部１８２を駆動する。
【００６１】
なお、本実施の形態に係る有機強誘電体メモリは、上述の製造方法から導くことができる内容を含む。
【００６２】
（第１の変形例）
図２３〜図２５は、本実施の形態の第１の変形例を示す図であり、有機強誘電体メモリ及びその製造方法を説明する図である。図２４及び図２５は、第２の薄膜トランジスタの部分のみを示している。本変形例では、第２の薄膜トランジスタの構造が上述と異なっている。
【００６３】
（１）図２３に示すように、第２の薄膜トランジスタ２５０は、いわゆるボトムゲート・トップコンタクト型の構造を有する。詳しくは、ゲート電極２４８上にゲート絶縁層２４６が形成され、ゲート絶縁層２４６上に有機半導体層２４４が形成され、有機半導体層２４４上にソース電極２４０及びドレイン電極２４２が形成されている。なお、それらの材料及び成膜方法は、上述した内容を適用することができる。また、本変形例においても、メモリセル部２８２は、駆動回路部１８０の上方に積層されている。
【００６４】
図２３に示す例では、ゲート電極２４８は、第１の薄膜トランジスタ１１０と電気的に接続されている。本変形例では、ゲート電極２４８が第２の薄膜トランジスタ２５０の最下層となるので、ゲート電極２４８と第１の薄膜トランジスタ１１０との電気的接続が達成しやすい。
【００６５】
また、ソース電極２４０及びドレイン電極２４２のいずれか一方（図２３ではソース電極２４０）は、強誘電体キャパシタ１６０に電気的に接続されている。本変形例では、ソース電極２４０及びドレイン電極２４２が第２の薄膜トランジスタ２５０の最上層となるので、例えばソース電極２４０と強誘電体キャパシタ１６０との電気的接続が達成しやすい。
【００６６】
（２）図２４に示す例では、第２の薄膜トランジスタ３５０は、いわゆるトップゲート・トップコンタクト型の構造を有する。詳しくは、有機半導体層３４４上にソース電極３４０及びドレイン電極３４２が形成され、ソース電極３４０及びドレイン電極３４２上にゲート絶縁層３４６が形成され、ゲート絶縁層３４６上にゲート電極３４８が形成されている。なお、それらの材料及び成膜方法は、上述した内容を適用することができる。また、第１の薄膜トランジスタ及び強誘電体キャパシタのそれぞれに対する電気的接続は、図２１を参照することができる。
【００６７】
（３）図２５に示す例では、第２の薄膜トランジスタ４５０は、いわゆるボトムゲート・ボトムコンタクト型の構造を有する。詳しくは、ゲート電極４４８上にゲート絶縁層４４６が形成され、ゲート絶縁層４４６上にソース電極４４０及びドレイン電極４４２が形成され、ソース電極４４０及びドレイン電極４４２上に有機半導体層４４４が形成されている。なお、それらの材料及び成膜方法は、上述した内容を適用することができる。また、第１の薄膜トランジスタ及び強誘電体キャパシタのそれぞれに対する電気的接続は、図２３を参照することができる。
【００６８】
（第２の変形例）
図２６及び図２７は、本実施の形態の第２の変形例を示す図であり、有機強誘電体メモリ及びその製造方法を説明する図である。
【００６９】
本変形例では、第２の薄膜トランジスタが有機半導体薄膜トランジスタである点が上述と異なっている。これによれば、有機強誘電体メモリの全成膜プロセスを液相プロセス（例えば液滴吐出プロセス）により形成することが可能になる。また、有機半導体薄膜トランジスタの場合、低温プロセスが可能になるので、例えば転写工程を用いなくても直接的に製品となる基板に有機強誘電体メモリを製造することができる。
【００７０】
（１）図２６に示すように、第１の薄膜トランジスタ５１０は、ソース電極５１１、ドレイン電極５１２、有機半導体層５１４、ゲート絶縁層５１６及びゲート電極５１８を含む。それらの材料及び成膜方法は、上述した内容を適用することができる。
【００７１】
図２６に示す例では、第１の薄膜トランジスタ５１０は、いわゆるトップゲート・ボトム型の構造を有し、その詳細は上述の第２の薄膜トランジスタ１５０の内容を適用することができる。あるいは、第１の薄膜トランジスタ５１０の構造は、トップゲート・ボトム型に限らず、トップゲート・トップコンタクト型であってもよいし、ボトムゲート・トップコンタクト型であってもよいし、ボトムゲート・ボトムコンタクト型であってもよい。なお、本変形例においても。メモリセル部１８２は、駆動回路部５８０の上方に積層されている。
【００７２】
なお、第１及び第２の薄膜トランジスタ５１０，１５０は、トランジスタ構造、構成部分の材料、成膜方法の少なくとも１つが相互に同一であってもよい。
【００７３】
（２）図２７に示すように、図２３に示されるメモリセル部２８２と、図２６に示される駆動回路部５８０を組み合わせてもよい。その場合、第１及び第２の薄膜トランジスタ５１０，２５０のトランジスタ構造は異なっていてもよい。例えば図２７に示す例では、第１の薄膜トランジスタ５１０は、ボトムゲート・トップコンタクト型の構造を有し、第２の薄膜トランジスタ２５０は、トップゲート・ボトムコンタクト型の構造を有する。
【００７４】
（第３の変形例）
図２８は、本実施の形態の第３の変形例を示す図であり、有機強誘電体メモリの回路図である。上述の内容では、１トランジスタ１キャパシタ型の例を説明したが、本発明はこれに限定されるものではなく、いわゆる２トランジスタ２キャパシタ型の有機強誘電体メモリについて適用することができる。このメモリ構造によれば、上述した効果に加え、動作余裕度が高く、製造工程等に起因する特性ばらつきに対して強いという特徴がある。あるいは、上述の１Ｔ１Ｃ型、２Ｔ２Ｃ型とは別の他の蓄積容量型について本発明の内容を適用してもよい。
【００７５】
（第４の変形例）
図２９〜図３２は、本実施の形態の第４の変形例を示す図であり、有機強誘電体メモリの製造方法を示す図である。本変形例では、強誘電体キャパシタ１６０のパターニング方法が上述と異なっている。
【００７６】
まず、図２９に示すように、所定のパターン及びその周囲を含む領域に、下部電極１６２ａ、有機強誘電体層１６４ａ、上部電極１６６ａを順に積層する。その後、図３０に示すように上部電極１６６をパターニングして形成する。例えばウエットエッチングによりパターニングすることができる。あるいは、所定のパターンを有する上部電極１６６を液滴吐出法により直接的に有機強誘電体層１６４ａに形成してもよい。
【００７７】
その後、図３０に示すように、所定のパターンを有する上部電極１６６をマスクとして有機強誘電体層１６４ａをアッシングする。すなわち、反応性ガス（例えばプラズマ酸素ガスなど）により、有機強誘電体層１６４ａのうちマスク（上部電極１６６）から露出する領域を揮発させて除去する。こうして、図３１に示すように、有機強誘電体層１６４を上部電極１６６と同一パターンに形成することができる。
【００７８】
あるいは、ドライエッチングにより上部電極１６６をパターニングすることにより、アッシングと同様の作用によって有機強誘電体層１６４を同時にパターニングしてもよい。
【００７９】
なお、図３２に示すように、下部電極１６２を所定の方法によりパターニングすることで、強誘電体キャパシタ１６０を形成することができる。
【００８０】
本変形例によれば、上部電極１６６をマスクとして利用することにより、有機強誘電体層１６４をパターニングするためのマスクを形成する必要がなくなり、製造プロセスの容易化を図ることができる。
【００８１】
（その他の変形例）
上述の製造方法では転写技術を適用した例を説明したが、完成品としての基板（第２の基板２００）上に対して駆動回路部及びメモリセル部を直接形成してもよい。その場合に、使用する基板は、駆動回路部及びメモリセル部の形成工程に対して耐熱性を有することが好ましい。
【００８２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図２】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図３】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図４】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図５】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図６】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図７】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図８】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図９】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１０】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１１】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１２】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１３】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１４】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１５】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１６】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１７】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１８】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図１９】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図２０】本発明の実施の形態に係る有機強誘電体メモリの製造方法を示す図である。
【図２１】本発明の実施の形態に係る有機強誘電体メモリを示す図である。
【図２２】本発明の実施の形態に係る有機強誘電体メモリの回路図である。
【図２３】本発明の実施の形態の変形例を示す図である。
【図２４】本発明の実施の形態の変形例を示す図である。
【図２５】本発明の実施の形態の変形例を示す図である。
【図２６】本発明の実施の形態の変形例を示す図である。
【図２７】本発明の実施の形態の変形例を示す図である。
【図２８】本発明の実施の形態の変形例を示す図である。
【図２９】本発明の実施の形態の変形例を示す図である。
【図３０】本発明の実施の形態の変形例を示す図である。
【図３１】本発明の実施の形態の変形例を示す図である。
【図３２】本発明の実施の形態の変形例を示す図である。
【符号の説明】
【００８４】
１００…第１の基板  １１０…第１の薄膜トランジスタ  １２０…第１の絶縁層
１４０…ソース電極  １４２…ドレイン電極  １４４…有機半導体層
１４６…ゲート絶縁層  １４８…ゲート電極  １５０…第２の薄膜トランジスタ
１５２…第２の絶縁層  １６０…強誘電体キャパシタ  １６２…下部電極
１６４…有機強誘電体層  １６６…上部電極  １７０…第３の絶縁層
１８０…駆動回路部  １８２…メモリセル部  １９０…被転写層  ２００…第２の基板
２４０…ソース電極  ２４２…ドレイン電極  ２４４…有機半導体層
２４６…ゲート絶縁層  ２４８…ゲート電極  ２５０…第２の薄膜トランジスタ
２８２…メモリセル部  ３４２…ドレイン電極  ３４６…ゲート絶縁層
３４８…ゲート電極  ３５０…第２の薄膜トランジスタ  ４４２…ドレイン電極
４４４…有機半導体層  ４４６…ゲート絶縁層  ４５０…第２の薄膜トランジスタ
５１０…第１の薄膜トランジスタ  ５１８…ゲート電極  ５８０…駆動回路部
【図１】
2006261178.tif 000003
【図２】
2006261178.tif 000004
【図３】
2006261178.tif 000005
【図４】
2006261178.tif 000006
【図５】
2006261178.tif 000007
【図６】
2006261178.tif 000008
【図７】
2006261178.tif 000009
【図８】
2006261178.tif 000010
【図９】
2006261178.tif 000011
【図１０】
2006261178.tif 000012
【図１１】
2006261178.tif 000013
【図１２】
2006261178.tif 000014
【図１３】
2006261178.tif 000015
【図１４】
2006261178.tif 000016
【図１５】
2006261178.tif 000017
【図１６】
2006261178.tif 000018
【図１７】
2006261178.tif 000019
【図１８】
2006261178.tif 000020
【図１９】
2006261178.tif 000021
【図２０】
2006261178.tif 000022
【図２１】
2006261178.tif 000023
【図２２】
2006261178.tif 000024
【図２３】
2006261178.tif 000025
【図２４】
2006261178.tif 000026
【図２５】
2006261178.tif 000027
【図２６】
2006261178.tif 000028
【図２７】
2006261178.tif 000029
【図２８】
2006261178.tif 000030
【図２９】
2006261178.tif 000031
【図３０】
2006261178.tif 000032
【図３１】
2006261178.tif 000033
【図３２】
2006261178.tif 000034