(57)【要約】【課題】ＣＣＤなどの容量性負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させる。【解決手段】容量性負荷であるＣＣＤ６０の伝達特性に応じて、時刻の経過とともにインピーダンスを低下させるように、出力電圧Ｖｏｕｔの出力インピーダンスを制御するインピーダンス制御部（ディレイライン５６，５７、および、インピーダンス配分されたスイッチ群５８，５９）を設け、出力電圧Ｖｏｕｔのトランジェントスピードを低速にする。【選択図】図６
2006340018.tif 000002
【特許請求の範囲】
【請求項１】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷を駆動するための第１電圧を出力端子に出力する電圧出力部と、
前記容量性負荷の伝達特性に応じて、前記出力端子から見た出力インピーダンスを、前記第１電圧の出力時点からの時刻の経過とともに低下させるインピーダンス制御部と、
を備えた駆動回路。
【請求項２】
前記インピーダンス制御部は、
それぞれ一定の遅延時間を有する複数の遅延素子を含む遅延ラインと、
一端に前記第１電圧が与えられ、他端に前記各遅延素子の入力／出力端子が対応して接続されるとともに、前記容量性負荷の伝達特性に応じてそれぞれのインピーダンスが割り付けられた複数のインピーダンス素子と、
それぞれ前記各遅延素子の入力／出力端子と対応して設けられ、各スイッチは、オン時において、対応する遅延素子の入力／出力端子が前記出力端子に接続されるようにした、複数のスイッチと、を備え、
前記遅延ラインには、前記スイッチをオンオフするための制御信号を与えられ、前記複数のインピーダンス素子は、当該制御信号が遅延ライン上を伝達するにつれてインピーダンスが大きいインピーダンス素子に対応するスイッチから順にオンするように、配列される
請求項１記載の駆動回路。
【請求項３】
前記制御信号の遅延ライン上の伝達を、遅延ライン上の所望の位置で停止させるための伝達制御部、をさらに備えた
請求項２記載の駆動回路。
【請求項４】
容量性負荷を駆動する駆動回路であって、
前記容量性負荷を駆動するための第１電圧を、第１期間において出力端子に出力する第１電圧出力部と、
前記容量性負荷を駆動するための第２電圧を、前記第１期間と異なる第２期間において前記出力端子に出力する第２電圧出力部と、
前記容量性負荷の伝達特性に応じて、前記出力端子から見た出力インピーダンスを、前記第１期間の開始時点からの時刻の経過とともに低下させる第１インピーダンス制御部と、
前記容量性負荷の伝達特性に応じて、前記出力端子から見た出力インピーダンスを、前記第２期間の開始時点からの時刻の経過とともに低下させる第２インピーダンス制御部と、
前記第１期間が終了してから遅くとも前記第２期間が開始するまでに、前記第１電圧を前記出力端子に出力しないようにする第１出力制御部と、
前記第２期間が終了してから遅くとも前記第１期間が開始するまでに、前記第２電圧を前記出力端子に出力しないようにする第２出力制御部と、
を備えた駆動回路。
【請求項５】
前記第１および第２インピーダンス制御部は、ともに、
それぞれ一定の遅延時間を有する複数の遅延素子を含む遅延ラインと、
一端に前記第１電圧が与えられ、他端に前記各遅延素子の入力／出力端子が対応して接続されるとともに、前記容量性負荷の伝達特性に応じてそれぞれのインピーダンスが割り付けられた複数のインピーダンス素子と、
それぞれ前記各遅延素子の入力／出力端子と対応して設けられ、各スイッチは、オン時において、対応する遅延素子の入力／出力端子が前記出力端子に接続されるようにした、複数のスイッチと、を備え、
前記遅延ラインには、前記スイッチをオンオフするための制御信号を与えられ、
前記複数のインピーダンス素子は、当該制御信号が遅延ライン上を伝達するにつれてインピーダンスが大きいインピーダンス素子に対応するスイッチから順にオンするように、配列され、
前記第１出力制御部は、前記第２期間の開始までに、第１インピーダンス制御部の遅延ラインにおける遅延素子間をすべて非接続とし、
前記第２出力制御部は、前記第１期間の開始までに、第２インピーダンス制御部の遅延ラインにおける遅延素子間をすべて非接続とする
請求項４記載の駆動回路。
【請求項６】
前記第１および第２インピーダンス制御部は、ともに、
それぞれ一定の遅延時間を有する複数の遅延素子を含む遅延ラインと、
一端に前記第１電圧が与えられ、他端に前記各遅延素子の入力／出力端子が対応して接続されるとともに、前記容量性負荷の伝達特性に応じてそれぞれのインピーダンスが割り付けられた複数のインピーダンス素子と、
それぞれ前記各遅延素子の入力／出力端子と対応して設けられ、各スイッチは、オン時において、対応する遅延素子の入力／出力端子が前記出力端子に接続されるようにした、複数のスイッチと、を備え、
前記第１および第２インピーダンス制御部の各遅延ラインには、それぞれ前記スイッチをオンオフするための第１および第２制御信号を与えられ、
前記複数のインピーダンス素子は、当該第１および第２制御信号が遅延ライン上を伝達するにつれてインピーダンスが大きいインピーダンス素子に対応するスイッチから順にオンするように、配列され、
前記第１出力制御部は、前記第２制御信号が第２インピーダンス制御部の遅延ラインを伝達して対応するすべてのスイッチをオフした時点以降に、前記第１制御信号を第１インピーダンス制御部の遅延ラインに伝達させて対応するスイッチを順にオンし、
前記第２出力制御部は、前記第１制御信号が第１インピーダンス制御部の遅延ラインを伝達して対応するすべてのスイッチをオフした時点以降に、前記第２制御信号を第２インピーダンス制御部の遅延ラインに伝達させて対応するスイッチを順にオンする
請求項４記載の駆動回路。
【請求項７】
前記複数の遅延素子は、複数のパストランジスタにより形成した
請求項２記載の駆動回路。
【請求項８】
前記複数の遅延素子は、複数のパストランジスタにより形成した
請求項３記載の駆動回路。
【請求項９】
前記複数の遅延素子は、複数のパストランジスタにより形成した
請求項５記載の駆動回路。
【請求項１０】
前記複数の遅延素子は、複数のパストランジスタにより形成した
請求項６記載の駆動回路。
【請求項１１】
マトリクス状に画素が配列され、光量に応じた信号電荷を各画素に蓄積するとともに、画素に対応して複数の電極が設けられた固体撮像素子と、
第１転送期間に、前記複数の電極のいずれかに与えられる垂直駆動パルスに応じて、画素に蓄積された信号電荷を１水平ラインごとに垂直転送する垂直転送部と、
前記第１転送期間に、前記複数の電極のいずれかに与えられる水平駆動パルスに応じて、１水平ラインごとの信号電荷を水平転送する水平転送部と、
前記垂直駆動パルスを前記複数の電極のいずれかに供給する垂直駆動部と、
を備え、
前記垂直駆動部は、
前記垂直駆動パルスを前記固体撮像素子の電極に出力する電圧出力部と、
前記固体撮像素子の伝達特性に応じて、当該電極から見た出力インピーダンスを、前記垂直駆動パルスの出力時点からの時刻の経過とともに低下させるインピーダンス制御部と、を含む、
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷を駆動する駆動方法一般に関し、特に、ＣＣＤ（Charge Coupled Device）などの固体撮像素子の駆動方法に関する。
【背景技術】
【０００２】
近年、ＣＣＤを搭載したビデオカメラでは、ＴＶ（テレビジョン）方式と無関係にカメラ部分を高速で撮像してスロー再生を行う要望が強く、また、ＣＣＤを搭載したデジタルスチルカメラでは、多画素化に伴い連写速度が低下してしまうことが問題視され、撮像素子の高速化が求められている。
【０００３】
図１は、ＣＣＤを用いた従来の撮像装置の構成及びＣＣＤの駆動方法の例を示す。図１（ａ）は、インターライン転送（ＩＴ）方式のＣＣＤを用いた撮像装置の要部を示す。
図１に示す撮像装置は、画素となる複数の受光センサ３１がマトリクス（行列）状に配列され、各受光センサ列に対応して複数のＣＣＤ構造の垂直転送レジスタ３３が形成され、各垂直転送レジスタ３３の最終段に接続するようにＣＣＤ構造の水平転送レジスタ３４が形成され、水平転送レジスタ３４の後段に出力部３６が接続されて構成される。
【０００４】
垂直転送レジスタ３３は、１つの受光センサ３１に２つの垂直転送電極が対応するように形成され、４相の垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４で信号電荷を垂直方向に転送駆動するように構成される。すなわち４つの転送電極３２〔３２１、３２２、３２３、３２４〕に夫々垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４が印加されるようになされる。この例では、受光センサ３１の位置に対応して転送電極３２１、３２３が形成される。垂直方向の最終に位置する受光センサ３１は、垂直転送パルスφＶ１が印加される転送電極３２１に対応している。
【０００５】
垂直転送レジスタ３３は、最終段の１ビット分の転送電極（φＶ１〜φＶ４が印加される転送電極）３２１〜３２４を介して水平転送レジスタ３４に接続される。各転送電極３２１〜３２４は、夫々各垂直転送レジスタ３３に共通となるように、水平方向に延長して形成される。
水平転送レジスタ３４は、各垂直転送レジスタ３３に対応して２つの水平転送電極３５〔３５１、３５２〕が対応するように成され、２相の水平駆動パルスφＨ１，φＨ２で信号電荷を水平方向に転送駆動するように構成される。
【０００６】
このＣＣＤ３０では、受光センサ３１において受光され光電変換して受光量に応じた信号電荷が蓄積される。この受光センサ３１の信号電荷は、垂直ブランキング期間に受光センサ３１から垂直転送レジスタ３３へ読み出され、以後、水平ブランキング期間に１水平ライン毎の信号電荷が垂直転送され、いわゆる垂直ラインシフトが行われて、水平転送レジスタ３４に転送される。そして、水平転送レジスタ３４に転送された信号電荷は水平有効転送期間に水平方向に転送され、出力部３６を通じて出力される。
【０００７】
従来のＣＣＤにおける信号電荷の垂直ラインシフトは、ＴＶ方式の水平ブランキング期間Ｈｂ中に垂直転送パルス（φＶ１〜φＶ４）で転送駆動するように設計されていた。垂直ラインシフトの駆動タイミングを図１（ｂ）に示す。図１（ｂ）に示すように、信号電荷の垂直ラインシフトでは、水平ブランキング期間Ｈｂにおいて、４相の垂直駆動パルスφＶ１〜φＶ４によって、例えばφＶ２，φＶ３に対応した転送電極３２２、３２３に待機していた信号電荷が水平転送レジスタ３４へラインシフトされる。すなわち、転送電極３２４の垂直駆動パルスφＶ４の立ち下がりで、水平転送レジスタ３４の各水平駆動パルスφＨ１が印加される転送電極３５１へ信号電荷が転送される。なお、図示しないが垂直ラインシフト時の、水平ブランキング期間Ｈｂの垂直転送電極３２１〜３２４に印加される各垂直駆動パスルφＶ１〜φＶ４の立ち上がり及び立ち下がりの傾きΔＶ／ΔＴ（ΔＶは電圧、ΔＴは時間を指す）、いわゆるトランジェントスピード（ΔＶ／ΔＴ）は、垂直ブランキング期間に垂直転送電極３２１〜３２４に印加される垂直転送パルスφＶ１〜φＶ４のトランジェントスピード（ΔＶ／ΔＴ）と同じにしている。図１（ｂ）では駆動パルスが垂直に立ち上がり、立ち下がる矩形パルスで示している。
【０００８】
一方、例えば、ＣＣＤを用いたビデオカメラの電子手ぶれ補正時の動作や、放送業務用のフレームインターライン転送（ＦＩＴ）方式のＣＣＤでは、垂直ブランキング期間に高速の垂直転送を必要としている。
【０００９】
また、ＣＣＤ撮像素子において水平ブランキング期間に４相の垂直転送パルスによって垂直ラインシフトを行うことが、提案されている（例えば下記特許文献１の図３参照）。
【００１０】
【特許文献１】特開２０００−１３８９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、従来、上述したＣＣＤにおいては、垂直ラインシフト及び垂直高速転送を、同一特性の垂直駆動走査回路、いわゆる垂直ドライバで駆動しており、一般的にスピードの速いＣＭＯＳタイプの垂直ドライバが用いられている。したがって、水平有効走査期間にこの垂直転送を行うと、垂直転送パルス（φＶ１〜φＶ４）が印加される瞬間に、ＣＣＤ内でクロストークによるノイズが発生する。すなわち、水平有効走査期間中に垂直転送を行うとき、駆動波形の立ち上がり及び立ち下がりでのトランジェントスピードが速い、すなわち垂直転送パルス（φＶ１〜φＶ４）の立ち上がり及び立ち下がりの傾きΔＶ／ΔＴが大きいため、ＣＣＤ出力信号にクロストークノイズがのり、縦筋の画像ノイズが表われる。
【００１２】
駆動波形の高速なトランジェントスピードによる画質劣化（ノイズ発生）について、図２を参照してさらに説明する。図２は、ＣＣＤと従来の垂直ドライバの等価回路図である。
【００１３】
図２において、垂直ドライバ４０は、それぞれ端子４０１，４０２に与えられる一定電圧Ｖ１，Ｖ２のいずれかを出力端子４０４から出力電圧Ｖｏｕｔとして、ＣＣＤ６０に供給する。たとえば、電圧Ｖ１はハイレベル、電圧Ｖ２はローレベルに設定される。
垂直ドライバ４０では、端子４０３から制御信号Ｄｉｎが入力され、そのレベルに応じて、レベルシフト回路（Ｌ／Ｓ）４２または４３から、スイッチ４４または４５をオンするための制御信号Ｖｇ１，Ｖｇ２が出力される。そして、スイッチ４４がオンするときは、定常時の出力電圧Ｖｏｕｔは電圧Ｖ１となり、スイッチ４５がオンするときは、定常時の出力電圧Ｖｏｕｔは電圧Ｖ２となる。
【００１４】
ＣＣＤ６０は、垂直ドライバ４０の出力電圧Ｖｏｕｔによって、電極６０１を介して駆動されるが、他の垂直ドライバや水平ドライバ（以下、ドライバ７０）によっても電極６０２を介して駆動される。
なお、図２において、Ｒ６１は、ＣＣＤ基板の等価抵抗を、Ｃ６２，６３は電極とＣＣＤ基板との間の等価容量を、Ｃ６４は電極間の等価容量を、それぞれ示す。すなわち、ＣＣＤ６０は、垂直ドライバ４０から見ると容量性負荷である。
【００１５】
ここで、図２に示した等価回路図において、出力電圧Ｖｏｕｔのステップ応答（たとえば、出力電圧Ｖｏｕｔが０から電圧Ｖ１（電圧値Ｖ）まで上昇したとき）を求める。図３は、（ａ）出力電圧Ｖｏｕｔのステップ応答を求めるための等価回路と、（ｂ）その応答波形を示す図である。なお、図３（ａ）において、Ｒ４４はスイッチ４４の等価抵抗（等価インピーダンス）を示す。
図３（ａ）に示す等価回路において、出力電圧Ｖｏｕｔのステップ応答を求めると以下の式（１）のようになる。特に、時刻ｔ＝０のときは、式（２）のようになる。
出力電圧Ｖout(t)=Ｖ・[１−(R44/(R44+R61))・exp(-t/(C62(R44+R61)))]  …（１）
出力電圧Ｖout(0)=Ｖ・(R61/(R61+R44)  …（２）
図３（ｂ）には、Ｒ６１＝Ｒ４４の場合とＲ６１＝０の場合の２つの例における出力電圧Ｖｏｕｔの応答波形を示している。図３（ｂ）に示すように、ＣＣＤ基板の等価抵抗Ｒ６１が０でない場合（通常０ではない）には、時刻ｔ＝０において、出力電圧Ｖｏｕｔが急峻に立ち上がることがわかる。
【００１６】
また、ＣＣＤ６０では、電極６０１には上記式（１）で示す電圧が発生すると同時に、他方の電極６０２には、上記した出力電圧Ｖｏｕｔの応答とは異なる応答をする駆動電圧が印加される。そして、電極６０１〜電極６０２間の結合容量であるＣ６４とドライバ７０の出力インピーダンスは微分回路を形成して、出力電圧Ｖｏｕｔが電極６０２に影響を及ぼす（干渉する）。この影響は、特にｔ＝０において出力電圧Ｖｏｕｔが急峻に立ち上がる場合に顕著となる。
加えて、ＣＣＤ基板の等価抵抗Ｒ６１が０でない場合（通常０ではない）には、端子６０３に観測される電圧Ｖ６０３（ｔ）は、以下の式（３）のようになり、同様にｔ＝０において、容量Ｃ６３を介して電極６０２に影響を及ぼす（干渉する）。
Ｖ６０３（ｔ）＝Ｖ・(R61/(R44+R61))・exp(-t/(C62(R44+R61)))  …（３）
【００１７】
このように、１つの電極に対する駆動電圧の過渡的な変動が、他の電極に対する駆動電圧に干渉することで、たとえばクロストークノイズなどの画質劣化が生ずる。
したがって、従来は、この画質劣化を防止するために、垂直駆動（垂直転送）を水平有効走査期間でない期間に行うことにしており、ＣＣＤにおける転送速度向上の妨げとなっていた。
また、ＣＣＤにおける電極等価容量は、画素数や使用するプロセス、レイアウト形状に依存して大きく依存するため、ある特定のＣＣＤに対して最適化された従来の垂直ドライバによる駆動電圧の過渡特性が他のＣＣＤに対して必ずしも最適化されたものにはならない。したがって、ＣＣＤに応じて駆動電圧の過渡特性を簡便に制御できる方法が望まれる。
【００１８】
本発明は、上述の点に鑑み、ＣＣＤなどの容量性負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させた駆動回路、さらには、かかる駆動回路をＣＣＤなどの固体撮像素子に適用した撮像装置を提供するものである。
【課題を解決するための手段】
【００１９】
上記課題を克服するために、本発明の第１の観点は、容量性負荷を駆動する駆動回路であって、前記容量性負荷を駆動するための第１電圧を出力端子に出力する電圧出力部と、前記容量性負荷の伝達特性に応じて、前記出力端子から見た出力インピーダンスを、前記第１電圧の出力時点からの時刻の経過とともに低下させるインピーダンス制御部と、を備えた駆動回路である。
【００２０】
本発明に係る駆動回路では、前記インピーダンス制御部は、それぞれ一定の遅延時間を有する複数の遅延素子を含む遅延ラインと、一端に前記第１電圧が与えられ、他端に前記各遅延素子の入力／出力端子が対応して接続されるとともに、前記容量性負荷の伝達特性に応じてそれぞれのインピーダンスが割り付けられた複数のインピーダンス素子と、それぞれ前記各遅延素子の入力／出力端子と対応して設けられ、各スイッチは、オン時において、対応する遅延素子の入力／出力端子が前記出力端子に接続されるようにした、複数のスイッチと、を備え、前記遅延ラインには、前記スイッチをオンオフするための制御信号を与えられ、前記複数のインピーダンス素子は、当該制御信号が遅延ライン上を伝達するにつれてインピーダンスが大きいインピーダンス素子に対応するスイッチから順にオンするように、配列される。
【００２１】
上記課題を克服するために、本発明の第２の観点は、マトリクス状に画素が配列され、光量に応じた信号電荷を各画素に蓄積するとともに、画素に対応して複数の電極が設けられた固体撮像素子と、第１転送期間に、前記複数の電極のいずれかに与えられる垂直駆動パルスに応じて、画素に蓄積された信号電荷を１水平ラインごとに垂直転送する垂直転送部と、前記第１転送期間に、前記複数の電極のいずれかに与えられる水平駆動パルスに応じて、１水平ラインごとの信号電荷を水平転送する水平転送部と、前記垂直駆動パルスを前記複数の電極のいずれかに供給する垂直駆動部と、を備え、前記垂直駆動部は、前記垂直駆動パルスを前記固体撮像素子の電極に出力する電圧出力部と、前記固体撮像素子の伝達特性に応じて、当該電極から見た出力インピーダンスを、前記垂直駆動パルスの出力時点からの時刻の経過とともに低下させるインピーダンス制御部と、を含む、撮像装置である。
【発明の効果】
【００２２】
本発明の駆動回路によれば、ＣＣＤなどの容量性負荷に対して２以上の駆動電圧を与える場合に、その駆動電圧間の干渉を低減させることが可能となる。
本発明の撮像装置によれば、垂直駆動（垂直転送）を水平有効走査期間でない期間に行った場合でも、画質の劣化を防止できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施の形態を説明する。
【００２４】
＜第１の実施形態＞
［撮像装置の全体構成］
図４は、本発明の撮像装置の一実施の形態を示す構成図である。図４は、インターライン転送（ＩＴ）方式のＣＣＤを用いた撮像装置の要部を示す。
図４において、実施形態に係る撮像装置では、画素となる複数の受光センサ１１がマトリクス（行列）状に配列され、各受光センサ列に対応して複数のＣＣＤ構造の垂直転送レジスタ１３が形成され、各垂直転送レジスタ１３の最終段に接続するようにＣＣＤ構造の水平転送レジスタ１４が形成され、水平転送レジスタ１４の後段に出力部１６及び相関二重サンプリング（ＣＤＳ）回路１７が接続される。なお、ｔｏｕｔは出力端子である。
【００２５】
垂直転送レジスタ１３は、１つの受光センサ１１に２つの垂直転送電極が対応するように形成され、４相の垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４で信号電荷を垂直方向に転送駆動するように構成される。すなわち４つの転送電極１２［１２１、１２２、１２３、１２４］に夫々垂直転送パルスφＶ１，φＶ２，φＶ３，φＶ４を印加するようにしている。本例では、受光センサ１１の位置に対応して転送電極１２１、１２３が形成される。垂直方向の最終に位置する受光センサ１１は、垂直転送パルスφＶ３が印加される転送電極１２３に対応している。
【００２６】
垂直転送レジスタ１３は、最終段の転送電極（φＶ４が印加される転送電極）１２４の後段に形成したストレージゲート部ＳＴＧ及びホールドゲート部ＨＬＧを介して水平転送レジスタ１４に接続される。各転送電極１２１〜１２４、ストレージゲート部ＳＴＧの転送電極２１及びホールドゲート部ＨＬＧの転送電極２２は、夫々各垂直転送レジスタ１３に共通となるように、水平方向に延長して形成されている。
【００２７】
水平転送レジスタ１４は、各垂直転送レジスタ１３に対応して２つの水平転送電極１５［１５１、１５２］が対応するように成され、２相の水平駆動パルスφＨ１，φＨ２で信号電荷を水平方向に転送駆動するように構成される。
【００２８】
本実施の形態においては、特に、信号電荷の垂直転送レジスタ１３における垂直転送、すなわち垂直ラインシフトを水平有効走査期間Ｈｓ中に行い、水平ブランキング期間Ｈｂを短縮するようにしている。このため、上述したように垂直転送レジスタ１３の最終段の転送電極１２４を有する転送部と水平転送レジスタ１４との間にストレージゲート部ＳＴＧとホールドゲート部ＨＬＧが設けられる。
【００２９】
垂直ラインシフト時には、転送電極１２１〜１２４に４相の垂直転送パルスφＶ１〜φＶ４を印加し、ストレートゲージ部ＳＴＧとホールドゲート部ＨＬＧに夫々ストレートゲート電圧φＶＳＴＧ及びホールドゲージ電圧φＶＨＬＧを印加する。
【００３０】
図５は、ＣＣＤ１０の各駆動電圧波形を示すタイミングチャートである。
本実施の形態においては、垂直ラインシフトを水平有効走査期間Ｈｓ中に行うため、ＣＣＤ転送部内での垂直駆動パルスφＶ１〜φＶ４、すなわちそのクロック波形の立ち上がり及び立ち下がり、いわゆるトランジェントによるクロストークノイズの影響を無くす。これは、本実施の形態では、図５（ａ）に示すように、垂直ラインシフトの垂直駆動パルスφＶ１〜φＶ４における立ち上がり及び立ち下がりの傾きΔＶ／ΔＴ（ΔＶはパルス電圧、ΔＴは時間である）を小さくする、すなわちトランジェントスピードを遅くすることで実現する。ここで、トランジェントスピードΔＶ／ΔＴは、垂直転送パルスφＶ１〜φＶ４を印加したときに発生するクロストークノイズをＣＤＳ回路１７で除去できる程度に低速とする。
【００３１】
なお、垂直駆動パルスφＶ１〜φＶ４のトランジェントスピードΔＶ／ΔＴを低下させるための具体的手法については、後に詳述する。
本実施形態に係る撮像装置では、各垂直駆動パルスのトランジェントスピードΔＶ／ΔＴを低下させることで、図５に示すように、垂直駆動（図５（ａ）〜（ｄ））と水平駆動（図５（ｇ），（ｈ））を同時に行うことができ、ＣＣＤにおける電荷転送速度を向上させている。
【００３２】
垂直駆動パルスφＶ１〜φＶ４のトランジェントスピードを遅くして実験を行ったところ、トランジェントスピードΔＶ／ΔＴが、５０ｍＶ／１ｎｓｅｃ以下（但し、０を含まず）ならば、垂直ラインシフト時に発生する上記クロストークノイズがＣＤＳ回路１７で除去され、水平有効走査期間Ｈｓ中に垂直ラインシフトを行っても固体撮像素子のＣＣＤ出力への画像ノイズ（縦筋）の影響を無くすことが確認された。すなわち、トランジェントスピードΔＶ／ΔＴが５０ｍｖ／１ｎｓｅｃ以下（０を含まず）の垂直駆動パルスによるクロストークノイズは高い周波数成分がなく、ＣＤＳ回路１７で十分除去される。
【００３３】
因みに、従来の垂直ラインシフトの垂直転送パルスのトランジェントスピードΔＶ／ΔＴは、約１Ｖ／１ｎｓｅｃ程度あり、このような垂直転送パルスによるクロストークノイズは高い周波数成分が有りＣＤＳ回路では除去できない。
【００３４】
次に、ＣＣＤ１０の駆動方法について説明する。
ＣＣＤ１０においては、受光センサ１１で受光され光電変換されて、受光量に応じた信号電荷が受光センサ１１に蓄積される。この受光センサ１１の信号電荷は、垂直ブランキング期間に受光センサ１１から垂直転送レジスタ１３へ読み出され、最下端に位置する受光センサ１１に対応した信号電荷が垂直転送レジスタ１３と水平転送レジスタ１４間のストレージゲート部ＳＴＧに転送される。
以後、水平ブランキング期間Ｈｂで１水平ライン毎の信号電荷が垂直転送され、いわゆる垂直ラインシフトが行われて、水平転送レジスタ１４に転送される。そして、水平転送レジスタ１４に転送された信号電荷は水平有効走査期間Ｈｓに水平方向に転送され、出力部１６及びＣＤＳ回路１７を通じて出力端子ｔｏｕｔから出力される。
【００３５】
上述した、垂直ラインシフトは、水平転送レジスタ１４内の信号電荷を水平方向に転送している水平有効走査期間Ｈｓに行われ、ストレージゲート部ＳＴＧまで転送される。信号電荷の水平転送レジスタ１４への転送は、ストレージゲート電圧φＶＳＴＧとホールドゲージ電圧φＶＨＬＧとにより、ストレージゲート部ＳＴＧから水平転送レジスタ１４へ転送するだけでよいので、従来に比べて水平ブランキング期間Ｈｂが短縮される。
【００３６】
また、垂直ラインシフト時に印加される垂直転送パルスφＶ１〜φＶ４のトランジェントスピードΔＶ／ΔＴが遅いので、垂直ラインシフト時に発生するクロストークノイズは、低い周波数成分となり、前述したようにＣＤＳ回路１７により十分除去されることになる。
【００３７】
［垂直ドライバと垂直電極の等価回路］
以下、トランジェントスピードを低速にした垂直ドライバを実現するための手法について、等価回路を用いて説明する。
図６は、本発明の駆動回路の一実施形態としての垂直ドライバ５０と、その駆動対象であるＣＣＤ６０とを示す等価回路図である。
垂直ドライバ５０は、たとえば図４に示した垂直転送パルスφＶ１〜φＶ４を発生させ、ＣＣＤ６０は、たとえばこれらの垂直転送パルスが印加される垂直転送電極１２１〜１２４を含む。図６では、モデル化の容易のため、垂直ドライバ５０は１つの垂直転送パルス（出力電圧Ｖｏｕｔ）のみを生成するが、ＣＣＤ６０は、複数のドライバによって駆動される（たとえば、ドライバ７０）。
【００３８】
実施形態に係る垂直ドライバ５０は、電圧出力部とインピーダンス制御部を備える。
電圧出力部は、一定の電圧Ｖ１，Ｖ２（電圧値Ｖ）を端子５０１，５０２から入力し、出力電圧Ｖｏｕｔとして出力端子５０４からＣＣＤ６０に対して出力する。たとえば、電圧Ｖ１はハイレベル、電圧Ｖ２はローレベルに設定される。
インピーダンス制御部は、出力端子５０４から見た出力インピーダンスを、容量性負荷となるＣＣＤ６０の伝達特性に応じて制御する。図６において、インピーダンス制御部は、ディレイライン５６［遅延素子５６１，５６２，…，５６ｍ］、ディレイライン５７［遅延素子５７１，５７２，…，５７ｍ］、スイッチ群５８［スイッチ５８１，５８２，…，５８ｎ］、スイッチ群５９［スイッチ５９１，５９２，…，５９ｎ］を含む。ここで、後述するように、スイッチ群５８および５９の各スイッチには、インピーダンス成分がＣＣＤ６０の伝達特性に応じて適切に設定される。
【００３９】
垂直ドライバ５０は、出力電圧ＶｏｕｔによってＣＣＤ６０の一方の電極６０１を駆動するが、他の垂直ドライバや水平ドライバ（以下、ドライバ７０）は、ＣＣＤ６０の他方の電極６０２を駆動する。
なお、図６において、Ｒ６１は、ＣＣＤ基板の等価抵抗を、Ｃ６２，６３は電極とＣＣＤ基板との間の等価容量を、Ｃ６４は電極間の等価容量を、それぞれ示す。すなわち、ＣＣＤ６０は、垂直ドライバ４０から見ると容量性負荷である。
【００４０】
［トランジェントスピードを低速にできる原理］
まず、垂直ドライバ５０の出力インピーダンスを制御することで、出力電圧ＶｏｕｔのトランジェントスピードΔＶ／ΔＴを低速にできる原理について説明する。
【００４１】
図７は、（ａ）出力電圧Ｖｏｕｔのステップ応答を求めるための等価回路と、（ｂ）その応答波形を示す図である。なお、図７（ａ）において、Ｚ５８は垂直ドライバ５０の出力インピーダンス（等価インピーダンス）を示し、その値は、Ｚ５８（ｔ）＝rs0・exp(-αt)（rs0：初期値、α：定数）に従って、時間とともに変化するものとする。また、出力電圧Ｖｏｕｔのステップ応答を時刻ｔ＝０の時点において着目するため、図７（ａ）に示す等価回路には、容量Ｃ６２は含まれていない。
【００４２】
図７（ａ）に示す等価回路のステップ応答は、以下の式（４）の通りになる。
出力電圧Ｖout(t)＝R61／(R61+Z58(t))=R61／(R61+rs0・exp(-αt))  …（４）
上記式（３）にｔ＝０を代入し、下記式（５）の通り、ｔ＝０における出力電圧Ｖｏｕｔの値を得る。
出力電圧Ｖout(0)＝R61／(R61＋rs0)  …（５）
【００４３】
上記式（５）を、ｔ＝０のときの従来の出力電圧Ｖout(0)=Ｖ・(R61/(R61+ R44)（式（２）参照）と比較すると、垂直ドライバ５０の出力インピーダンスＺ５８の初期値rs0を調整することで、出力電圧Ｖｏｕｔのｔ＝０における値を従来よりも低減させることができる。たとえば、rs0＝８・R44とすると、出力電圧Ｖｏｕｔのｔ＝０における値を約１／８にすることができる。したがって、図７（ｂ）に示すように、出力電圧Ｖｏｕｔの過渡特性を滑らかにする、すなわち、出力電圧Ｖｏｕｔのトランジェントスピードを低速にすることができる。
なお、図７に示した等価回路では、垂直ドライバ５０の出力インピーダンスを指数関数で表現したが、ｔ＝０の時点に限れば、初期値ｒｓ０の値が出力電圧Ｖｏｕｔのトランジェントスピードを低速にするうえで重要になり、必ずしも垂直ドライバ５０の出力インピーダンスを指数関数表現にしなくてもよい。ただし、通常、容量性負荷としてのＣＣＤ６０内の時間軸で表現した伝達特性は、ｅｘｐ因子を持つため、それに合わせて垂直ドライバ５０の出力インピーダンスに時間軸に対してｅｘｐ因子を持たせれば、出力電圧Ｖｏｕｔのトランジェント特性（過渡特性）が滑らかになり、より好ましい。
【００４４】
［インピーダンス制御部の構成］
次に、図６に戻って、実施形態に係る５０におけるインピーダンス制御部の構成について説明する。
図６において、ディレイライン５６［遅延素子５６１，５６２，…，５６ｍ］およびスイッチ群５８［スイッチ５８１，５８２，…，５８ｎ］は、出力電圧Ｖｏｕｔとして端子５０１から電圧Ｖ１を出力するときの出力インピーダンスを制御する。ディレイライン５７［遅延素子５７１，５７２，…，５７ｍ］およびスイッチ群５９［スイッチ５９１，５９２，…，５９ｎ］は、出力電圧Ｖｏｕｔとして端子５０２から電圧Ｖ２を出力するときの出力インピーダンスを制御する。
【００４５】
たとえば、ディレイライン５６［遅延素子５６１，５６２，…，５６ｍ］およびスイッチ群５８［スイッチ５８１，５８２，…，５８ｎ］の構成は以下のようになっている。
スイッチ群５８の各スイッチの一端は、端子５０１（電圧Ｖ１）に共通に接続され、他端は、出力端子５０４に共通に接続される。また、各スイッチは、ディレイライン上の各遅延素子の前後に配列され、レベルシフト回路５２からの制御信号Ｖｇ１がディレイライン５６を伝達するにつれて、スイッチ５８１からスイッチ５８ｎに向けて、遅延を伴って順にオンしていく。
スイッチ群５８の各スイッチは、インピーダンス成分を有している。したがって、制御信号Ｖｇ１がディレイライン５６を伝達し各スイッチが順にオンするにつれて、スイッチ群５８によって形成される並列インピーダンスの値は、徐々に低下していく。すなわち、端子５０４から見た垂直ドライバ５０の出力インピーダンスは、徐々に低下していく。
【００４６】
垂直ドライバ５０では、端子５０３から制御信号Ｄｉｎが入力され、そのレベルに応じて、レベルシフト回路（Ｌ／Ｓ）５２，５３のいずれかから、スイッチをオンするための制御信号Ｖｇ１またはＶｇ２がディレイラインに与えられる。すなわち、インバータ５１によって、レベルシフト回路５２，５３の一方の入力がハイレベルとなり、そのレベルシフト回路の出力信号がディレイライン上を伝達して各スイッチを順にオンしていくことになる。
【００４７】
ここで、スイッチ群５８の各スイッチにおけるインピーダンスの値は、容量性負荷となるＣＣＤ６０の伝達特性に合わせて適切に設定することが望ましい。特に、図７（ｂ）で示したように、出力電圧Ｖｏｕｔ（ｔ＝０）における電圧が低い、すなわち、インピーダンスの初期値ｒｓ０が大きいほど、トランジェントスピードを低速にするうえで好ましいので、実施形態に係る垂直ドライバ５０では、ｔ＝０において出力インピーダンスとなるスイッチ５８１のインピーダンスを最も高く設定する。このスイッチ５８１のインピーダンスを適切に設定するだけで、ｔ＝０における出力電圧Ｖｏｕｔの値が十分に小さくなり、従来と比較して有利な効果が得られる。
【００４８】
なお、ＣＣＤ６０の時間軸で表現した伝達特性がｅｘｐ因子を持つことに合わせて、スイッチ群５８のインピーダンスを、スイッチ５８１，５８２，…、と指数関数的に小さくなるように割り付ければ理想的である。
このように、スイッチ群５８の各スイッチのインピーダンスを指数関数的に割り付けた一実施例について、図８および図９を参照して説明する。
【００４９】
図８は、垂直ドライバ５０の一例として、スイッチ群５８，５９がそれぞれ４つのスイッチ５８１〜５８４，５９１〜５９４からなる回路を示す図である。なお、図８では、たとえば、スイッチ５８１を、純粋にスイッチ機能のみを有するＳ５８１と、インピーダンス成分を表すＺ５８１とに分割して表示している。他のスイッチも同様である。また、制御信号Ｖｇ１，Ｖｇ２が各ディレイラインを伝達し各スイッチが順にオンするにつれて形成される並列インピーダンスを、それぞれＺ５８，Ｚ５９とする。
【００５０】
図９は、制御信号Ｖｇ１，Ｖｇ２の伝達時間に対する垂直ドライバ５０の出力インピーダンスと駆動能力の変化を示すタイミングチャートであって、（ａ）は理想的な出力インピーダンス、（ｂ）は図８の回路における実際の出力インピーダンス、（ｃ）は理想的な駆動能力、（ｄ）は図８の回路における実際の駆動能力、をそれぞれ示す。なお、ｔｄは、ディレイライン５６および５７における各遅延素子の遅延時間である。
【００５１】
前述したとおり、たとえばスイッチ群５８のインピーダンスは、図９（ａ）に示すように、Ｚ５８１から順に指数関数的に小さくなるように割り付ければ理想的であるが、図８に示す垂直ドライバ５０では、スイッチが４つしかないため、以下式（６）のように割り付ける。
Ｚ５８１：Ｚ５８２：Ｚ５８３：Ｚ５８４＝８：８：４：２    …（６）
これによって、実際の出力インピーダンスのタイミングチャートは、図９（ｂ）に示すように、時間軸に対して指数関数的な減少に近い特性となる。
【００５２】
なお、上記式（６）に示したインピーダンス配分は、各スイッチに割り付けられた比率であって、その絶対値は、ＣＣＤ６０の伝達特性を考慮し、たとえば、図４において、垂直転送パルスφＶ１〜φＶ４を印加したときに発生するクロストークノイズをＣＤＳ回路１７で除去できるような値に設定すればよい。
【００５３】
なお、垂直ドライバ５０の駆動能力は、出力インピーダンスの逆数となる。したがって、駆動能力の理想的な特性は、図９（ｃ）に示すように、ｔ＝０の時点から指数関数的に増加していく特性であり、上記式（６）を図８の回路に適用すると、実際の駆動能力の特性は、図９（ｄ）に示すようになる。
【００５４】
図８に示す回路では、スイッチ群５８，５９はそれぞれ４つのスイッチから構成されているが、スイッチの数と、それに応じてディレイライン上の遅延素子の数とを増加させることで、たとえば図９（ｂ）の実際の出力インピーダンス特性を、図９（ａ）に示す理想特性に近づけることが可能になることは言うまでもない。
【００５５】
以上説明したように、本実施形態に係る垂直ドライバ５０によれば、容量性負荷であるＣＣＤ６０の伝達特性に応じて、時刻の経過とともにインピーダンスを低下させるように出力インピーダンスを制御するインピーダンス制御部を設けたので、出力電圧Ｖｏｕｔのトランジェントスピードを低速にすることができる。
それゆえ、上述した垂直ドライバ５０によって図４に示したＣＣＤ１０を駆動した場合には、ＣＣＤ１０における複数の転送電極間の電圧干渉が発生しないか、ＣＤＳ回路１７で除去できる程度のものになるので、たとえば垂直転送と水平転送を同時に行うことができる。したがって、ＣＣＤにおける電荷転送速度を向上させることが可能となる。
【００５６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
ＣＣＤにおける電極等価容量は、画素数や使用するプロセス、レイアウト形状に依存して大きく依存するため、ある特定のＣＣＤに対して最適化された従来の垂直ドライバによる駆動電圧の過渡特性が他のＣＣＤに対して必ずしも最適化されたものにはならない。
かかる観点から、ＣＣＤに応じて駆動電圧の過渡特性を簡便に制御できる方法が望まれる。本実施形態に係る垂直ドライバ５０ａでは、垂直ドライバ５０に対してさらに、制御信号Ｖｇ１，Ｖｇ２のディレイライン上における伝達を所望の位置で停止させるための伝達制御部を備える。これによって、垂直ドライバ５０ａの定常時の出力インピーダンス（または定常時の駆動能力）をＣＣＤに応じて容易に決定することができ、ＣＣＤに応じて垂直ドライバを設計し直すなどということがなくなる。
【００５７】
図１０は、実施形態に係る垂直ドライバ５０ａを説明するための図であり、（ａ）はその回路図、（ｂ）はセレクト信号ｓｅｌ１〜３と定常時の出力インピーダンスとの関係、をそれぞれ示す。
図１０（ａ）に示す垂直ドライバ５０ａは、第１の実施形態で参照した図６（ａ）に示す垂直ドライバ５０と比較して、伝達制御部として、ディレイライン上に配列されたＡＮＤ回路群８１１〜８１３，８２１〜８２３をさらに備える点で相違する（但し、一例として４列構成としている）。また、スイッチ５８１〜５８４、スイッチ５９１〜５９４のインピーダンス成分は、順に８：８：４：２の比率に割り付けられているとする。
【００５８】
各ＡＮＤ回路群には、端子５０５〜５０７からそれぞれセレクト信号ｓｅｌ１〜３が与えられる。すなわち、セレクト信号ｓｅｌ１は、ＡＮＤ回路８１１，８２１に与えられ、セレクト信号ｓｅｌ２は、ＡＮＤ回路８１２，８２２に与えられ、セレクト信号ｓｅｌ３は、ＡＮＤ回路８１３，８２３に与えられる。
そして、外部から与えられるこのセレクト信号によって、ディレイライン上の任意の位置で制御信号Ｖｇ１，Ｖｇ２の伝達を停止させることが可能としている。すなわち、「１」（ハイレベル）のセレクト信号が与えられたＡＮＤ回路では、制御信号Ｖｇ１，Ｖｇ２を通過させ、「０」（ローレベル）のセレクト信号が与えられたＡＮＤ回路では、制御信号Ｖｇ１，Ｖｇ２の伝達を停止させる。
【００５９】
たとえば、図１０（ｂ）において、セレクト信号ｓｅｌ１＝「０」、セレクト信号ｓｅｌ２＝「０」、セレクト信号ｓｅｌ３＝「０」の場合には、たとえば制御信号Ｖｇ１はスイッチ５８１のみオンさせるのみであり、定常時の出力インピーダンスは「８」となって最大となる。セレクト信号ｓｅｌ１＝「１」、セレクト信号ｓｅｌ２＝「１」、セレクト信号ｓｅｌ３＝「１」の場合には、制御信号Ｖｇ１は、時刻の経過とともにスイッチ５８１〜５８４をすべてオンさせ、定常時の出力インピーダンスは「１」となって最小となる。
このように、端子５０５〜５０７を介して、セレクト信号を調整することで、負荷に応じて容易に出力インピーダンス特性（または駆動能力特性）を制御することができる。
【００６０】
なお、図１０で示した垂直ドライバ５０ａにおいて、遅延素子とＡＮＤ回路とをパストランジスタによって構成することもできる。
図１１は、遅延素子とＡＮＤ回路とをパストランジスタによって構成した垂直ドライバ５０ｂを説明するための図であって、（ａ）はその回路図、（ｂ）はパストランジスタの等価回路、をそれぞれ示す。図１１に示す垂直ドライバ５０ｂは、ディレイラインとセレクト信号による制御回路をパストランジスタのみで構成したパストランジスタ回路８３，８４を有する。たとえば、パストランジスタ回路８３におけるパストランジスタ群は、図１０の垂直ドライバ５０ａにおける遅延素子５６１に対応するパストランジスタ８３１１と、ＡＮＤ回路８１１に対応するパストランジスタ８３１２とを含む。その他のパストランジスタ群についても同様である。
図１１に示す垂直ドライバ５０ｂでは、たとえばスイッチ群の各スイッチの入力容量とパストランジスタの抵抗値で決まる時定数によって、各段で遅延が発生し、その遅延量はパストランジスタのサイズ（抵抗値）を選択することで調整可能である。
【００６１】
以上説明したように、本実施形態に係る垂直ドライバによれば、スイッチに対する制御信号のディレイライン上における伝達を所望の位置で停止させるための伝達制御部を備えるため、第１の実施形態で述べた有利な効果に加え、負荷であるＣＣＤ６０に応じて、垂直ドライバの出力インピーダンス特性（駆動能力特性）を調整することが可能である。
しかも、外部から与えるセレクト信号によって出力インピーダンス特性（駆動能力特性）の調整を容易に行うことができ、負荷であるＣＣＤに応じて垂直ドライバを設計し直すなどということがなくなる。
【００６２】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
第１および第２の実施形態に係る垂直ドライバでは、ハイレベルである電圧Ｖ１とローレベルである電圧Ｖ２を交互に出力電圧Ｖｏｕｔとして出力するが、出力レベルを電圧Ｖ１から電圧Ｖ２へ、または、電圧Ｖ２から電圧Ｖ１へ変化させる際には、スイッチ群５８，５９のいずれかのスイッチを介して、端子５０１（電圧Ｖ１）〜端子５０２（電圧Ｖ２）間が短絡して貫通電流が生ずるおそれがある。
本実施形態に係る垂直ドライバでは、この貫通電流の発生を防止する手法について説明する。
【００６３】
図１２は、本実施形態に係る垂直ドライバ５０ｃの回路図である。
図１２にしめす垂直ドライバ５０ｃは、第２の実施形態に係る垂直ドライバ５０ｂと比較して、電圧Ｖ１の出力を制御するための第１出力制御部と、電圧Ｖ２の出力を制御するための第２出力制御部とを備える点で大きく相違する。図１２では、第１出力制御部は、パストランジスタ群８８を含み、第２出力制御部は、パストランジスタ群８９を含む。
図１１に示した垂直ドライバ５０ｂとさらに比較すると、インバータ８５〜８７が設けられる。このインバータ構成によって、制御信号Ｄｉｎと制御信号Ｖｇ１，Ｖｇ２との論理関係は垂直ドライバ５０ｂの場合と同一となっている。
そして、制御信号Ｖｇ１に対して反転した制御信号Ｖｇ１Ｂがパストランジスタ群８８に与えられ、制御信号Ｖｇ２に対して反転した制御信号Ｖｇ２Ｂがパストランジスタ群８９に与えられる。
【００６４】
パストランジスタ群８８は、制御信号Ｖｇ１Ｂの論理がＨレベルのときに、パストランジスタ回路８３により構成されたディレイライン上のすべての位置の電位をグランドレベルに引き込むことで、端子５０１〜出力端子５０４間の接続を遮断する。
また、制御信号Ｖｇ１Ｂの論理がＬレベルのときには、パストランジスタ群８８の各パストランジスタがオフするとともに、インバータ８６から供給される制御信号Ｖｇ１の論理がＨレベルとなって、そのＨレベル信号がパストランジスタ回路８３によるディレイライン上で伝達される。
【００６５】
パストランジスタ群８９は、制御信号Ｖｇ２Ｂの論理がＨレベルのときに、パストランジスタ回路８４により構成されたディレイライン上のすべての位置の電位をグランドレベルに引き込むことで、端子５０２〜出力端子５０４間の接続を遮断する。
また、制御信号Ｖｇ２Ｂの論理がＬレベルのときには、パストランジスタ群８９の各パストランジスタがオフするとともに、インバータ８７から供給される制御信号Ｖｇ２の論理がＨレベルとなって、そのＨレベル信号がパストランジスタ回路８４によるディレイライン上で伝達される。
【００６６】
すなわち、本実施形態に係る垂直ドライバ５０ｃでは、Ｈレベルの制御信号Ｖｇ１がディレイラインを伝達し、電圧Ｖ１に応じた出力電圧Ｖｏｕｔが発生する第１期間では、制御信号Ｖｇ２ＢはＨレベルとなって、端子５０２〜出力端子５０４間の接続が遮断される。また、Ｈレベルの制御信号Ｖｇ２がディレイラインを伝達し、電圧Ｖ２に応じた出力電圧Ｖｏｕｔが発生する第２期間では、制御信号Ｖｇ１ＢはＨレベルとなって、端子５０１〜出力端子５０４間の接続が遮断される。
したがって、出力レベルが切り替わる際（電圧Ｖ１から電圧Ｖ２、または、電圧Ｖ２から電圧Ｖ１）には、端子５０１〜出力端子５０４間、または、端子５０２〜出力端子５０４間のいずれかの接続が遮断され、端子５０１〜端子５０２間の貫通電流の発生が防止される。これによって、垂直ドライバ５０ｃが保護されるとともに、無駄な消費電力を抑えることができる。
【００６７】
なお、図１２に示した垂直ドライバ５０ｃでは、制御信号Ｄｉｎの論理の切り替わりのタイミングにおいて、パストランジスタ群８８，８９を直ちにオンまたはオフするように構成しているが、余裕時間を設けてもよい。
この余裕時間を使って、たとえば、電圧Ｖ１に応じた出力電圧Ｖｏｕｔが発生する第１期間が終了してから、遅くとも、電圧Ｖ２に応じた出力電圧Ｖｏｕｔが発生する前記第２期間が開始するまでに、パストランジスタ群８８，８９のオンオフを制御すれば、より確実に貫通電流が防止される。
【００６８】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
第３の実施形態では、電圧Ｖ１から電圧Ｖ２へ、または、電圧Ｖ２から電圧Ｖ１へ出力レベルが切り替わる際に、端子５０１（電圧Ｖ１）〜端子５０２（電圧Ｖ２）間の貫通電流を防止して、垂直ドライバを保護する手法について述べたが、本実施形態では、貫通電流を防止するための別の回路構成について説明する。
【００６９】
図１３は、本実施形態に係る垂直ドライバ５０ｄの回路図である。
図１３に示す垂直ドライバ５０ｄは、第１の実施形態に係る垂直ドライバ５０と比較して、電圧Ｖ１の出力を制御するための第１出力制御部と、電圧Ｖ２の出力を制御するための第２出力制御部とを備える点で相違する。図１２では、第１出力制御部は、ＮＯＲ回路９１を含み、第２出力制御部は、ＮＯＲ回路９２を含む。
【００７０】
図１３に示すように、ＮＯＲ回路９１は、レベルシフト回路５２からの制御信号Ｖｇ１Ｓと、制御信号Ｖｇ２がディレイライン５７を伝達した後の制御信号Ｖｇ２Ｄとを入力して、制御信号Ｖｇ１をディレイライン５６に供給する。ＮＯＲ回路９２は、レベルシフト回路５３からの制御信号Ｖｇ２Ｓと、制御信号Ｖｇ１がディレイライン５６を伝達した後の制御信号Ｖｇ１Ｄとを入力して、制御信号Ｖｇ２をディレイライン５７に供給する。
【００７１】
以下、実施形態に係る垂直ドライバ５０ｄの動作を説明する。
図１４は、垂直ドライバ５０ｄの動作を説明するためのタイミングチャートであって、（ａ）は制御信号Ｄｉｎ、（ｂ）は制御信号Ｖｇ１Ｓ、（ｃ）は制御信号Ｖｇ２Ｓ、（ｄ）は制御信号Ｖｇ１、（ｅ）は制御信号Ｖｇ１Ｄ、（ｆ）は制御信号Ｖｇ２、（ｇ）は制御信号Ｖｇ２Ｄ、（ｈ）は出力電圧Ｖｏｕｔ、をそれぞれ示す。なお、タイミングチャートでは、ディレイライン以外のゲート遅延は無視している。
【００７２】
図１４（ａ）〜（ｃ）に示すように、制御信号Ｄｉｎの立上りに応じて、制御信号Ｖｇ１ＳはＬレベルとなり、制御信号Ｖｇ２ＳはＨレベルとなる。制御信号Ｄｉｎの立下りに応じて、制御信号Ｖｇ１ＳはＨレベルとなり、制御信号Ｖｇ２ＳはＬレベルとなる。
【００７３】
時刻ｔ１〜ｔ２では、電圧Ｖ２を出力していたスイッチ群５９が、Ｌレベルの制御信号Ｖｇ２のディレイライン５７上の伝達に伴い、順にオフされていく期間である。時刻ｔ２になると、そのＬレベルの制御信号Ｖｇ２がディレイライン５７を通過したことで、Ｌレベルの制御信号Ｖｇ２ＤがＮＯＲ回路９１に与えられる。この時点では、スイッチ群５９はすべてオフし、端子５０２〜出力端子５０４間の接続を遮断している。
Ｌレベルの制御信号Ｖｇ２Ｄが与えられたＮＯＲ回路９１は、Ｈレベルの制御信号Ｖｇ１を出力して、ディレイライン５６を伝達して、スイッチ群５８を順にオンしていく（〜時刻ｔ３）。
図１４（ｄ）および（ｇ）が示すように、この出力電圧の切り替わりの際には、制御信号Ｖｇ１，Ｖｇ２Ｄが同論理となることはないので、スイッチ群を介した端子５０１〜端子５０２間の貫通電流は発生しない。
【００７４】
時刻ｔ４〜ｔ５では、電圧Ｖ１を出力していたスイッチ群５８が、Ｌレベルの制御信号Ｖｇ１のディレイライン５６上の伝達に伴い、順にオフされていく期間である。時刻ｔ５になると、そのＬレベルの制御信号Ｖｇ１がディレイライン５６を通過したことで、Ｌレベルの制御信号Ｖｇ１ＤがＮＯＲ回路９２に与えられる。この時点では、スイッチ群５８はすべてオフし、端子５０１〜出力端子５０４間の接続を遮断している。
Ｌレベルの制御信号Ｖｇ１Ｄが与えられたＮＯＲ回路９２は、Ｈレベルの制御信号Ｖｇ２を出力して、ディレイライン５７を伝達して、スイッチ群５９を順にオンしていく（〜時刻ｔ５）。
図１４（ｅ）および（ｆ）が示すように、この出力電圧の切り替わりの際には、制御信号Ｖｇ２，Ｖｇ１Ｄが同論理となることはないので、スイッチ群を介した端子５０１〜端子５０２間の貫通電流は発生しない。
【００７５】
以上説明したように、本実施形態に係る垂直ドライバ５０ｄによれば、第３の実施形態に係る垂直ドライバ５０ｃと同様に、出力レベルが切り替わる際（電圧Ｖ１から電圧Ｖ２、または、電圧Ｖ２から電圧Ｖ１）に、端子５０１〜出力端子５０４間、または、端子５０２〜出力端子５０４間のいずれかの接続が遮断され、端子５０１〜端子５０２間の貫通電流の発生が防止される。これによって、垂直ドライバ５０ｄが保護される。
【００７６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。
たとえば、ディレイラインやセレクト信号による論理回路などをパストランジスタによって構成することは、図１１，１２に示した垂直ドライバ５０ｂ，５０ｃに限らず、上述した実施形態の説明で示した他の垂直ドライバにも適用できる。
【００７７】
上述した各実施形態では、ＣＣＤの垂直ドライバを例として説明してきたが、これに限られない。容量性負荷に存在する複数の電極または端子を別々の駆動回路によって駆動する場合に、駆動出力のトランジェントスピードを低速にして、相互の駆動電圧の干渉を防止する際に、その容量性負荷の伝達特性を考慮して、駆動回路の出力インピーダンスを制御する技術思想は、広く一般の駆動回路に適用できるものである。
【図面の簡単な説明】
【００７８】
【図１】従来のＣＣＤの構成及びその駆動方法の例を示す図である。
【図２】ＣＣＤと従来の垂直ドライバの等価回路図である。
【図３】従来の垂直ドライバの出力電圧のステップ応答を求めるための等価回路とステップ応答波形を示す図である。
【図４】実施形態に係るＣＣＤの構成図である。
【図５】実施形態に係るＣＣＤの各駆動電圧波形を示すタイミングチャートである。
【図６】実施形態に係る垂直ドライバと、その駆動対象であるＣＣＤとを示す等価回路図である。
【図７】実施形態に係る垂直ドライバの出力電圧のステップ応答を求めるための等価回路とステップ応答波形を示す図である。
【図８】スイッチ群が４つのスイッチからなる垂直ドライバの構成を示す図である。
【図９】制御信号の伝達時間に対する垂直ドライバの出力インピーダンスと駆動能力の変化を示すタイミングチャートである。
【図１０】実施形態に係る垂直ドライバを説明するための図である。
【図１１】パストランジスタによって構成した垂直ドライバを説明するための図である。
【図１２】実施形態に係る垂直ドライバの回路図である。
【図１３】実施形態に係る垂直ドライバの回路図である。
【図１４】実施形態に係る垂直ドライバの動作を説明するためのタイミングチャートである。
【符号の説明】
【００７９】
１０，３０，６０…ＣＣＤ、４０，５０，５０ａ，５０ｂ，５０ｃ，５０ｄ…垂直ドライバ、７０…ドライバ。
【図１】
2006340018.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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