(57)【要約】【課題】半導体不良分析のための分析構造体を提供する。【解決手段】半導体基板の所定領域に配置された複数の分析領域と、ゲート電極及び不純物領域を備えながら分析領域に配置される、アレイ構造の半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向に連結するワードラインと、ビットライン及びビットラインと不純物領域を連結する垂直配線構造体を備えながら、半導体トランジスタの不純物領域を縦方向に連結するビットライン構造体と、を含む。この時、ビットラインは、分析領域の位置によって異なる高さであることを特徴とする。これにより、配線不良に関する早くて正確な分析が可能であるため、半導体装置の開発期間を最小化できる。【選択図】図５Ｂ
2006261671.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定領域に配置された複数の分析領域と、
ゲート電極及び不純物領域を備えながら前記分析領域に配置される、アレイ構造の半導体トランジスタと、
前記分析領域に配置されて、前記半導体トランジスタを連結するワードラインと、
ビットライン及び前記ビットラインと前記不純物領域とを連結する垂直配線構造体を備えながら、前記半導体トランジスタの不純物領域を前記ワードラインを横切る方向に連結するビットライン構造体と、
を含み、
前記ビットラインは、前記分析領域の位置によって異なる高さであること
を特徴とする半導体不良分析のための分析構造体。
【請求項２】
前記垂直配線構造体は、前記分析領域の位置によって相異なる構造を有すること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
【請求項３】
前記垂直配線構造体は、少なくとも一つの層の金属パッド及び少なくとも一つの層のプラグを有し、前記分析領域の位置によって相異なる層数及び構造を有すること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
【請求項４】
前記垂直配線構造体は、少なくとも二つのプラグが一つの金属パッドに連結されるマルチビア構造体を含むこと
を特徴とする請求項３に記載の半導体不良分析のための分析構造体。
【請求項５】
前記半導体トランジスタは、二つの負荷トランジスタ、二つの駆動トランジスタ及び二つの接近トランジスタを備えるＳＲＡＭセルアレイを形成すること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
【請求項６】
前記ワードラインは、前記接近トランジスタのゲート電極を連結し、
前記ビットライン構造体は、前記接近トランジスタのドレーン電極として使用される前記不純物領域を前記ワードラインを横切る方向に連結すること
を特徴とする請求項５に記載の半導体不良分析のための分析構造体。
【請求項７】
各分析領域で前記ビットラインの少なくとも一側には、前記ビットラインでブリッジ不良が発生するかを確認するため、接地電圧に連結されたダミーパターンがさらに配置されること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
【請求項８】
各分析領域で前記ビットラインは、少なくとも一つの近接部分を備え、
前記近接部分は、前記ビットラインでブリッジ不良が発生するかを確認できるように、隣接するビットラインに近接して形成されること
を特徴とする請求項１に記載の半導体不良分析のための分析構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の不良分析に係り、より詳しくは、半導体不良分析のための分析構造体に関するものである。
【背景技術】
【０００２】
半導体装置を大量に生産するためには、採算性がある収益率を維持できる安定された生産技術を確保することが必要である。半導体装置の開発過程は、このような安定された生産技術を確保するための一連の過程に、半導体装置を設計し、試験製造した後、テストする段階を含む。不良分析は、試験製造された半導体装置で発生する不良の原因を探して改善する一連のフィードバック過程である。
【０００３】
特に、半導体装置の設計及び製造方法は、不良分析の結論によって変更できるという点で、適切な不良分析は、開発過程で非常に重要である。すなわち、誤った不良分析は、不要な試行錯誤を招来して、製品の開発期間を遅延させる。従って、迅速かつ正確な不良分析は、短い開発期間及びこれによる半導体装置の市場先占のため重要である。
【０００４】
一般的に、効率的な不良分析のため、半導体ウェーハには、多様な設計規則を適用して形成されたテストパターンが形成される。テストパターンに関して遂行される多様な電気的測定は、半導体装置を構成する多様な微細電子素子の構造的又は電気的特性を評価することに用いられる。このため、テストパターンは、半導体装置を構成する各要素の構造的／電気的特性をモニタリングすることができるように設計される。
【０００５】
半導体装置の製造工程は、トランジスタを形成するまでの段階を意味するフロントエンド工程とその後の段階を意味するバックエンド工程に区分できる。バックエンド工程は、トランジスタを連結する配線構造体を形成する工程及び配線構造体を機械的に支持し、電気的に絶縁させる層間絶縁膜形成工程を含む。特許文献１は、バックエンド工程を評価するため、コンタクトチェーン構造を有する検査パターンに関する技術を開示している。だが、コンタクトチェーン構造に関するテストによっては、配線と関連された不良（すなわち、ショート又はオープンなどの配線不良）が発生したという事実を認知できるが、不良の類型及び位置に関する細部的な情報までは得ることができない。
【０００６】
不良の正確な位置を知っている場合、その位置の半導体基板は、集中イオンビーム（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ；ＦＩＢ）などを使用して正確に切断でき、切断された断面は、走査電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって分析可能な大きさに拡大できる。反面、不良の位置を正確に分からない場合、分析可能な大きさに拡大された視覚的情報を得るためには非常に多いウェーハ切断過程が必要である。すなわち、ウェーハ切断過程で不良が発生した位置が切断面に含まれれば、その不良は走査電子顕微鏡によって分析可能な大きさに拡大できる。だが、不良位置に関する正確な情報がない場合、不良が発生した位置がウェーハ切断工程によって切断された断面に含まれることは保障されない。その結果、前述したように多数回のウェーハ切断過程が必要になることができる。特に、制限された個数の不良を有する半導体装置を分析する場合、試料ウェーハは、不正確なウェーハ切断過程で不良分析が不可能な程度まで損傷されるおそれがある。この場合、不良の原因を見つけ出すことができないので、開発期間が非常に遅延されるおそれがある。
【特許文献１】米国特許出願公開第２００３−０３４５５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、半導体製造のバックエンド工程で発生する不良を分析できる分析構造体を提供するところにある。
【０００８】
本発明の他の技術的課題は、半導体製造のバックエンド工程で発生する不良の位置を正確に見つけ出すことができる分析構造体を提供するところにある。
【０００９】
本発明のさらに他の技術的課題は、多層配線構造を有する半導体装置の製造で発生する配線不良の類型を容易に把握できる分析構造体を提供するところにある。
【００１０】
本発明のさらに他の技術的課題は、多層配線構造を有する半導体装置の製造で発生する配線不良の垂直的位置を容易に把握できる分析構造体を提供するところにある。
【課題を解決するための手段】
【００１１】
前述した技術的課題を達成するために、本発明は不良の位置を容易に把握できる分析領域を備える分析構造体を提供する。この分析構造体は、半導体基板の所定領域に配置された複数の分析領域と、ゲート電極及び不純物領域を備えながら分析領域に配置される、アレイ構造の半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向に連結するワードラインと、ビットライン及びビットラインと不純物領域とを連結する垂直配線構造体を備えながら、半導体トランジスタの不純物領域を縦方向に連結するビットライン構造体と、を含む。この時、ビットラインは、分析領域の位置によって異なる高さであることを特徴とする。
【００１２】
垂直配線構造体は、分析領域の位置によって相異なる構造を有することができる。例えば、垂直配線構造体は、少なくとも一つの層の金属パッド及び少なくとも一つの層のプラグを有し、分析領域の位置によって相異なる層数及び構造を有することができる。この時、垂直配線構造体は、少なくとも二つのプラグが一つの金属パッドに連結されるマルチビア構造体を含むことができる。
【００１３】
本発明の実施形態によれば、半導体トランジスタは、二つの負荷トランジスタ、二つの駆動トランジスタ及び二つの接近トランジスタを備えるＳＲＡＭセルアレイを形成する。この時、ワードラインは、接近トランジスタのゲート電極を横方向に連結し、ビットライン構造体は、接近トランジスタのドレーン電極として使用される不純物領域を縦方向に連結する。
【００１４】
本発明の一実施形態によれば、各分析領域でビットラインの少なくとも一側には、ビットラインでブリッジ不良が発生するかを確認するため、接地電圧に連結されたダミーパターンがさらに配置されることができる。
【００１５】
本発明のさらに他の実施形態によれば、各分析領域でビットラインは、少なくとも一つの近接部分を備えることができる。この際、近接部分は、ビットラインでブリッジ不良が発生するかを確認できるように、隣接するビットラインに近接して形成される。
【発明の効果】
【００１６】
本発明によれば、多層配線を有する半導体装置で発生する配線不良の平面的位置及び垂直的位置を容易に見つけ出すことができる。これにより、配線不良に関する早くて正確な分析が可能である。その結果、半導体装置の開発期間を最小化できて、半導体装置の市場先占が可能である。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。図面において、層及び領域の厚さは、明確性を期するために誇張されたものである。また、層が他の層又は基板上にあると言及される場合にそれは他の層又は基板上に直接形成できるか、又はそれら間に第３の層が介在されてもよい。
【００１８】
図１は、本発明に従う分析構造体を説明するための図面である。
【００１９】
図１を参照すれば、半導体ウェーハ１０内には、製品領域１４及び補助領域１６を備える複数のダイ１２が配置される。ダイ１２は、ウェーハ切片工程によって分離されて、半導体製品として使用できる。製品領域１４は、半導体製品として使用される領域であり、補助領域１６は、製造工程の適切性を評価するための分析構造体が配置される領域である。補助領域１６の面積は、半導体製品の開発段階から大量生産段階を経ることによって縮小される。特に、大量生産段階で、補助領域１６は、ダイ１２の内部ではなく、ダイ１２の間の切断領域１８に配置できる。
【００２０】
工程安定性を確保できる工程方法を探すため、分析構造体は、多様な設計規則を適用して形成されたテストパターンを含むことができる。より具体的に、分析構造体は、トランジスタ製造工程の工程安定性を評価するためのフロントエンド分析構造体とトランジスタを形成した後の工程（例えば、配線形成工程）の工程安定性を評価するためのバックエンド分析構造体に区分できる。
【００２１】
前述したフロントエンド分析構造体は、多様な方式に変更された構造を有するトランジスタを備えることができる。フロントエンド分析構造体に関して多様な項目の電気的テストを実施することによって、半導体製品を構成するトランジスタの製造工程を最適化できる。
【００２２】
同様に、バックエンド分析構造体は、多様な方式に変更された構造を有する配線構造体を備えることができる。バックエンド分析構造体に関して、多様な項目の電気的テストを実施するこよによって、配線構造体を形成する工程を最適化できる。配線構造体は、一般的にコンタクトプラグ、ビアプラグ、金属パターン及び金属ラインなどに構成される。これにより、バックエンド分析構造体に関するテストによって、層間絶縁膜の形成及びパターニング工程、プラグ導電膜の埋め込み工程、金属膜の形成及びパターニング工程などで発生する不良の原因を探すことができる。
【００２３】
本発明は、配線構造体で発生する不良を容易に分析できるように、配線構造体がアレイ構造を有するトランジスタを連結するように配置する。以下でより詳細に論議されるように、トランジスタアレイを用いることによって、不良の平面的位置（すなわち、不良が発生したセルの位置）を容易に探すことができる。また、分析構造体は、半導体装置に使用される配線構造体の各部分を独立的にテストできるように構成される。各部分に関する独立的テストのため、本発明は相異なる構造を有する複数の配線構造体を備える。同様に以下で詳細に論議されるように、異なる構造の配線構造体を用いることによって、不良の垂直的位置（すなわち、不良が発生した層の位置）を容易に分析できる。本発明によれば、各配線構造体は相異なる補助領域に配置できる。
【００２４】
図２Ａ〜図１０Ａは、本発明に従う分析構造体を説明するための平面図である。図２Ｂ〜図１０Ｂは、それぞれ図２Ａ〜図１０Ａに対応される本発明の分析構造体を示す斜視図である。
【００２５】
本発明によれば、一つのダイ１２には、層数及び構造が異なる複数の分析領域が配置される。具体的に、以下実施形態は、第１、第２、第３及び第４の金属パターンを有する半導体装置のバックエンド分析構造体に関するものであり、この実施形態によれば、一つのダイ１２には、層数又は構造が異なる四つの分析領域（すなわち、第１、第２、第３及び第４の分析領域２１、２２、２３、２４）が配置される。半導体装置を構成する金属パターンの層数によって、分析領域の個数及び各分析領域の構造は変更できる。
【００２６】
本発明の一実施形態によれば、第１の分析領域２１は、標準的なＳＲＡＭセルアレイの構造で発生する不良を把握できるように構成される。このため、第１の分析領域２１で第１及び第２の金属パターンは、標準的な工程余裕度を有する設計規則が適用されて形成される（図１２Ａ参照）。工程余裕度は、各単位工程において、不良を予防できる工程条件の余裕程度を意味し、この値が大きいほど工程不良は最小化され、この値が小さくなるほど工程不良は増加する。工程余裕度を増加させることができる方法は多様であるが、設計規則を増加させることが最も容易な方法の一つである。すなわち、写真、エッチング及び蒸着工程などでの技術的難しさはパターンの幅又は広さを広めさせることによって、容易に克服できる。
【００２７】
一方、他の分析領域２２、２３、２４では、第１の金属パターンを形成するまでの製造工程は、標準以上の工程余裕度を有する設計規則が適用されることが好ましい。このように、標準以上の工程余裕度を有する工程によってセルトランジスタを形成する場合、セルトランジスタで発生する工程不良は最小化できる。従って、第２、第３及び第４の分析領域２２、２３、２４で発生する任意の不良は、セルトランジスタ自体ではなく、これらを連結する配線で発生した不良であるものと解析できる。本発明の変形された実施形態によれば、第１の分析領域２１での第１及び第２の金属パターンは、やはり標準以上の工程余裕度を有する設計規則が適用されて形成されてもよい。
【００２８】
第１の分析領域２１でビットラインとして用いられる第２の金属パターンは、標準以上の工程余裕度を有する設計規則が適用されて形成されるので、第２の金属パターンで発生する不良は、第１の分析領域２１で把握されにくい。第２の分析領域２２は、第２の金属パターンでの不良を把握できるように構成され、このため第２の分析領域２２で第２の金属パターンは、標準又はその以下の工程余裕度を有する設計規則が適用されて形成される（図１２Ｂ参照）。一方、第２の金属パターンは、第１及び第２の分析領域２１、２２でビットラインとして使用されるので、この領域には、第３及び第４の金属パターンが配置される必要がない。これにより、第３及び第４の金属パターンで発生する不良は、第１又は第２の分析領域２１、２２で把握できない。
【００２９】
第３及び第４の分析領域２３、２４は、それぞれ第３及び第４の金属パターンで発生する不良を把握できるように構成される。このため、第３の分析領域２３で第３の金属パターンを形成する段階は、標準又はその以下の工程余裕度を有する設計規則が適用され（図１２Ｃ参照）、第４の分析領域２４で第４の金属パターンを形成する段階は、標準又はその以下の工程余裕度を有する設計規則が適用される（図１２Ｄ参照）。この際、不良の原因を単純化するため、ビットラインとして使用される最上部金属パターンを形成する前までの工程は標準以上の工程余裕度を有する設計規則を適用することが好ましい。例えば、第３の分析領域２３で第２の金属パターンは、標準またはその以上の工程余裕度を有する設計規則が適用されて形成され、第４の分析領域２４で第２及び第３の金属パターンは、標準又はその以上の工程余裕度を有する設計規則が適用されて形成される。
【００３０】
各分析領域の構造に関するより詳細な実施形態は、以下でより詳細に説明されることである。だが、本発明のこのような構成は固定されるものではなく、多様に変形できることは自明である。
【００３１】
図２Ａ及び図２Ｂは、本発明に従うトランジスタ構造体を説明するための平面図及び斜視図であり、図３Ａ及び図３Ｂは本発明に従う第１の金属パターンの構造を説明するための平面図及び斜視図である。本発明に従うトランジスタ構造体及び第の金属パターンは、四つの分析領域２１、２２、２３、２４全てで同一な構造を有する。
【００３２】
図２Ａ及び図２Ｂを参照すれば、本発明に従う分析構造体は、アレイ構造を有しながら半導体基板１００に形成されたＣＭＯＳ  ＳＲＡＭセルを備える（図１１参照）。ＣＭＯＳ  ＳＲＡＭセルは、一対の駆動トランジスタ、一対の伝送トランジスタ及び一対の負荷トランジスタから構成される。
【００３３】
半導体基板１００には、第１の活性領域１１１と第２の活性領域１１２とを限定する素子分離膜１０５が形成される。素子分離膜１０５は、通常の素子分離技術、例えばトレンチ素子分離技術を使用して形成できる。第１の活性領域１１１は、閉曲線を形成する四角形であり、第２の活性領域１１２は、Ｈ形でありうる。素子分離膜１０５は、第１の活性領域１１１と第２の活性領域１１２との間に配置されるだけではなく、第１の活性領域１１１の内部領域にも配置される。
【００３４】
第１の活性領域１１１には、駆動トランジスタ及び伝送トランジスタが配置され、第２の活性領域１１２には、負荷トランジスタが配置される。伝送トランジスタは、複数のセルを横切る第１のゲートパターン１２１をゲート電極として使用する。第１のゲートパターン１２１は、ＣＭＯＳ  ＳＲＡＭセルアレイでワードラインとして使用される。このため、第１のゲートパターン１２１は、複数のＣＭＯＳ  ＳＲＡＭセルで第１の活性領域１１１の上部を横切るように配置される。
【００３５】
駆動トランジスタは、第２のゲートパターン１２２をゲート電極として使用し、第２のゲートパターン１２２は、負荷トランジスタのゲート電極として使用される。結果的に、駆動トランジスタ及び負荷トランジスタは、第２のゲートパターン１２２を共通のゲート電極として使用する。このため、第２のゲートパターン１２２は、隣接する第１及び第２の活性領域１１１、１１２の上部を横切るように配置される。
【００３６】
第１及び第２のゲートパターン１２１、１２２の両横の第１及び第２の活性領域１１１、１１２には、駆動、伝送及び負荷トランジスタのソース／ドレーン電極として使用される不純物領域１２５が配置される。第１の活性領域１１１には、Ｐ型ウェル１０１ｐが形成され、第２の活性領域１１２には、Ｎ型ウェル１０１ｎが形成される。また、第１の活性領域１１１に形成される不純物領域１２５は、Ｎ型導電型を有し、第２の活性領域１１２に形成される不純物領域１２５は、Ｐ型導電型を有する。結果的に、駆動トランジスタ及び伝送トランジスタは、ＮＭＯＳトランジスタであり、負荷トランジスタはＰＭＯＳトランジスタである。
【００３７】
図３Ａ及び図３Ｂを参照すれば、駆動、伝送及び負荷トランジスタが形成された結果物上には、第１の層間絶縁膜１３０が形成される。第１の層間絶縁膜１３０を貫通して不純物領域１２５の上部に接続するコンタクトプラグ１３５が形成される。
【００３８】
第１の層間絶縁膜１３０上には、コンタクトプラグ１３５を連結する第１の金属パターンが形成される。第１の金属パターンは、電源電圧（ＶＤＤ）ライン１４１、接地（ＶＳＳ）ライン１４２、局部配線１４３及び第１のパッド１４４を構成する。電源電圧ライン１４１は、第２の活性領域１１２の中を横方向に横切りながら、負荷トランジスタの不純物領域１２５に電気的に接続する。接地ライン１４２は、第１の活性領域１１１を横方向に横切りながら、第２のゲートパターン１２２の間に形成される駆動トランジスタのソース領域１２５に電気的に接続する。局部配線１４３は、一対の駆動トランジスタと一対の負荷トランジスタがインバータを構成するように、第２のゲートパターン１２２を駆動及び負荷トランジスタの不純物領域１２５と連結させる。第１のパッド１４４は、第１のゲートパターン１２１の間に形成されたコンタクトプラグ１３５を通じて、伝送トランジスタの不純物領域１２５に電気的に接続する。
【００３９】
本発明の実施形態によれば、第１の金属パターン１４１、１４２、１４３、１４４が形成された結果物上には、第２の層間絶縁膜１５０、第３の層間絶縁膜１７０及び第４の層間絶縁膜１９０が順次に形成される。層間絶縁膜１３０、１５０、１７０、１９０、２１０は、シリコン酸化膜又は低誘電膜で形成できる。第２の層間絶縁膜１５０上には、第２の金属パターン１６１、１６２、１６３、３０２、３０３、３０４が形成され、第３の層間絶縁膜１７０上には、第３の金属パターン１８３、１８４、３１３が形成され、第４の層間絶縁膜１９０上には、第４の金属パターン２０４、３２４が形成される。
【００４０】
第１〜第４分析領域２１、２２、２３、２４で第２の金属パターン１６１、１６２、１６３、１６４は、第２の層間絶縁膜１５０を貫通する第１のビアプラグ１５５を通じて第１のパッド１４４に連結されるが、分析領域の位置によって他の用度として使用される。すなわち、第１及び第２の分析領域２１、２２で第２の金属パターン（図４Ｂの１６１そして図５Ｂ及び図６Ｂの１６２）はＳＲＡＭセルアレイでビットラインとして使用されるが、第３及び第４の分析領域２３、２４で第２の金属パターン（図７Ｂ及び図８Ｂの１６３そして図９Ｂ及び図１０Ｂの１６４）は、ビットライン（図７Ｂ及び図８Ｂの１８３そして図９Ｂ及び図１０Ｂの２０４参照）と第１のパッド１４４の間に介在されるさらに他のパッドとして用いられる。
【００４１】
第３の金属パターン１８３、１８４は、第３の層間絶縁膜１７０を貫通する第２のビアプラグ１７５を通じて第１のパッド１４４に連結されるが、第２の金属パターンと類似に、分析領域の位置によって他の用途に使用される。すなわち、第３の分析領域２３で第３の金属パターン（図７Ｂ及び図８Ｂの１８３）は、ＳＲＡＭセルアレイのためのビットラインとして使用されるが、第４の分析領域２４で第３の金属パターン（図９Ｂ及び図１０Ｂの１８４）は、ビットライン２０４とパッドとして使用される第２の金属パターン１６４の間に介在されるさらに他のパッドである。前述したように、第３の金属パターン１８３、１８４は、ビットラインで第２の金属パターンが使用される第１及び第２の分析領域２１、２２には、配置される必要がない。
【００４２】
第４の金属パターン２０４は、第４の層間絶縁膜１９０を貫通する第３のビアプラグ１９５を通じて伝送トランジスタの不純物領域１２５に連結されて、ＳＲＡＭセルアレイのビットラインとして使用される。また、前述したように、第４の金属パターン２０４は、ビットラインとして第２又は第３の金属パターンを使用する第１、第２及び第３の分析領域２１、２２、２３には、配置される必要がない。
【００４３】
一方、第１、第２及び第３のビアプラグ１５５、１７５、１９５は、それぞれ第１、第２、第３の金属パターンの上部に連結される。金属パターン及びビアプラグは、タングステン、アルミニウム、銅、窒化チタン、チタン、窒化タングステン、タンタル、窒化タンタル及び多結晶シリコンの中で選択された少なくとも一つで形成できる。
【００４４】
前述したように、第２、第３及び第４の分析領域２２、２３、２４に形成される第２、第３及び第４の金属パターンは、標準又はその以下の工程余裕度を有する設計規則適用して形成される。このように、厳格な設計規則を実現するためには、ビットラインとして使用される金属パターンの周辺にさらに他の金属パターンを隣接するように配置する方法を使用できる。さらに他の金属パターンとしては、ダミーパターン又は隣接するビットラインを使用できる。このような厳格な設計規則を適用する方法に関しては、本発明に従うビットライン構造体を参照して、以下でより詳細に説明する。
【００４５】
図４Ａ及び図４Ｂは、フルＣＭＯＳ型ＳＲＡＭセルアレイの標準的なビットライン構造を備える第１の分析領域２１を示す平面図及び斜視図である。図４Ａ及び図４Ｂを参照すれば、第１の分析領域２１に配置される第２の金属パターン１６１は、第１のビアプラグ１５５、第１のパッド１４４及びコンタクトプラグ１３５を通じて伝送トランジスタの不純物領域１２５に接続する。結果的に、第２の金属パターン１６１は、ＳＲＡＭセル（具体的には、伝送トランジスタ）を縦方向に連結するビットラインを形成する。これにより、第１の分析領域２１には、第３、第４及び第５の金属パターンがもはや不要である。
【００４６】
図５Ａ及び図５Ｂは、本発明の一実施形態による第２の分析領域２２のビットライン構造体を示す平面図及び斜視図である。図５Ａ及び図５Ｂを参照すれば、第２の分析領域２２に配置される第２の金属パターン１６２は、第１の分析領域２１に配置される第２の金属パターン１６１と同一な構造を有する。結果的に、第２の分析領域２２に配置される第２の金属パターン１６２は、ＳＲＡＭセル（具体的には、伝送トランジスタ）を縦方向に連結するビットラインを形成する。
【００４７】
一方、第２の分析領域２２は、ビットライン１６２の間に配置されるダミーライン３０２を備える。ダミーライン３０２は、第２の分析領域２２の第２の金属パターン１６２（すなわち、ビットライン）と同時に形成される配線でブリッジ不良が発生するかを確認するため、ビットライン１６２から所定の距離ほど離隔されて配置される。ブリッジ不良は、電気的分離が要求される二つ隣接配線が電気的に連結される現象に、これをテスト過程で確認するためには、ダミーライン３０２は接地電圧に連結される。
【００４８】
図６Ａ及び図６Ｂは、本発明の変形された実施形態による第２の分析領域２２のビットライン構造体を示す平面図及び斜視図である。この実施形態によれば、第２の金属パターン１６２は、ブリッジ不良を確認できるように図５Ｂに示されたダミーライン３０２ではなく、隣接するさらに他の第２の金属パターン１６２に近接する。このような近接のため、第２の金属パターン１６２は、示されたように互いを向いて屈曲された部分を有することができる。第２の金属パターン１６２は、この実施形態でも、ＳＲＡＭセルアレイのビットラインとして使用される。
【００４９】
図７Ａ及び図７Ｂは、本発明の一実施形態による第３の分析領域２３のビットライン構造体を示す平面図及び斜視図であり、図９Ａ及び図９Ｂは、本発明の一実施形態による第４の分析領域２４のビットライン構造体を示す平面図及び斜視図である。厳格な設計規則を適用するため、第２の分析領域２２のビットラインの間にダミーライン３０２を配置する設計の変更方法は、第３及び第４の分析領域２３、２４のビットラインにも同一に適用できる。すなわち、第３の分析領域２３のビットライン１８３の間には、第３の金属パターン１８３、１８４と共に形成されるダミーライン（図７Ａ及び図７Ｂの３１３）を配置でき、第４の分析領域２４のビットライン２０４の間には第４の金属パターン２０４と共に形成されるダミーライン（図９Ａ及び図９Ｂの３２４）を配置できる。このようなダミーライン３１３、３２４は、前述したように接地電圧に連結されることが好ましい。
【００５０】
この際、ビットライン２０４と不純物領域１２５とを連結する垂直配線構造体は、高い工程余裕度を確保するため、少なくとも二つのビアプラグを通じてその下部の金属パターンに接続する、二重ビア構造又はマルチビア構造を有することができる。例えば、第３の分析領域２３でパッドとして使用される第２の金属パターン１６３及び第４の分析領域２４でパッドとして使用される第２の金属パターン１６４及び第３の金属パターン１８４の上部にはそれぞれ二つずつのビアプラグ１７５、１９５が配置されて、二重ビア構造を形成する。
【００５１】
図８Ａ及び図８Ｂは、本発明の変形された実施形態による第３の分析領域２３のビットライン構造体を示す平面図及び斜視図であり、図１０Ａ及び図１０Ｂは、本発明の一実施形態による第４の分析領域２４のビットライン構造体を示す平面図及び斜視図である。厳格な設計規則を適用するため、第２の分析領域２２のビットラインを屈曲されるように形成する設計の変更方法（図６Ａ及び図６Ｂ参照）は、第３及び第４の分析領域２３、２４のビットラインにも同一に適用できる。すなわち、第３の分析領域２３のビットライン１８３は、隣接するさらに他の第３の金属パターン１８３に近接するように屈曲されるように形成され、第４の分析領域２４のビットライン２０４は、隣接するさらに他の第４の金属パターン２０４に近接するように屈曲されるように形成できる。
【００５２】
これら変形された実施形態による配線構造体は、やはり、前述した高い工程余裕度のため二重又はマルチビア構造を有することができる。これに加えて、ビットライン下部の金属パターンの周辺には、パターニング工程でのローディング効果などを最小化するための補助パターン３０３、３０４が配置されてもよい。
【００５３】
整理すれば、第１、第２、第３、第４の分析領域２１、２２、２３、２４に配置される配線構造体は、所定の半導体装置の配線構造体を構成する各金属パターンを垂直的高さによって分析するため、それぞれ異なる高さ及び異なる構造を有するように形成される。各領域で、所定の金属パターンは標準又は標準以下の工程余裕度を有する工程を使用して形成し、残り他の要素は高い工程余裕度を有する工程を使用して形成する。これにより、不良発生の可能性を所定の金属パターン形成工程に限定させることができるので、不良が発生した垂直的位置を容易に見つけ出すことができる（図１３の４０３ｂ参照）。
【００５４】
不良が発生した平面的位置は、不良が発生した住所によって容易に見つけ出すことができる。不良の住所は、各領域で不良が発生するワードラインの位置及びビットラインの位置を見つけ出すことによって、容易に把握できる（図１３の４０３ａ参照）。例えば、ワードライン及びビットラインに所定のメモリテスト装置を連結して、所定のメモリテストを遂行することによって、不良の平面的位置を示す不良地図を作成してもよい。不良の住所が知られれば、前述したように、集中イオンビームなどを使用して正確な位置で半導体基板を切断することが可能である。この場合、不良を有する試料が損傷されて不良分析に失敗する危険は最小化できる。
【００５５】
また、本発明の一実施形態によれば、分析領域２１、２２、２３、２４に形成されるセルアレイをフルＣＭＯＳ型ＳＲＡＭのセルトランジスタから構成するので、ＳＲＡＭセルアレイの固有な構造で不良の類型を容易に推定できる。すなわち、不良地図で所定のビットラインに連結されたセルが全て不良である場合、ビットラインが断線又はショートされたものと推定できる。また、不良地図で所定のワードラインに連結されたセルが全て不良である場合、第１のゲートパターン１２１と関連された不良（特に、断線）が発生したことを推定できる。また、コンタクトプラグ１５５、活性領域１１１、１１２又は第２のゲートパターン１２２で不良が発生する場合、そのような不良は不良地図で所謂無作為的１ビット類型の不良に示される。このような不良を検証するためには不良が発生した平面的位置の断面に関する視覚的情報を確保することが必要である。このような断面に関する視覚的情報は、前述したアレイ住所を用いて容易に確保できる。
【００５６】
配線構造体の層数が増加する場合、不良が発生した垂直的位置を見つけ出すことが難しいので、本発明に従う不良分析方法は、多い層数の金属パターンを有する半導体装置、例えば中央演算装置（ＣＰＵ）のような半導体装置で配線構造体の不良を分析することが容易である。すなわち、このような中央演算装置は、製品領域（図１の１４）に形成でき、中央演算装置を構成する配線の不良は、分析領域に関するテストによって不良の垂直的位置及び平面的位置を容易に把握できる。一方、各分析領域の構造及び適用される工程余裕度は多様に変形できる。
【００５７】
図１１は、本発明の不良分析方法が適用されるＳＲＡＭセルアレイの回路図であり、図１２Ａ〜図１２Ｄは本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。図１３は、本発明の実施形態による不良分析方法を説明するための不良分析順序図である。図１３を参照すれば、複数の分析領域を含む本発明に従う分析構造体が形成される（段階４０１参照）。分析領域には、アレイ構造を形成する半導体トランジスタが配置される。半導体トランジスタを横方向及び縦方向でそれぞれ連結するワードライン及びビットライン構造体が形成される。
【００５８】
次いで、分析構造体をテストする（段階４０２参照）。
【００５９】
その後、テストされた結果を用いて、分析構造体を形成する工程で発生する不良を分析する（段階４０３参照）。より具体的に、不良が発生した平面的位置を決定するために、不良が発生したワードラインとビットライン構造体の住所を分析する（段階４０３ａ参照）。これと併せて、不良が発生した垂直的位置を決定するために、不良が発生した分析領域の位置又は不良の類型を分析する（段階４０３ｂ参照）。
【図面の簡単な説明】
【００６０】
【図１】本発明に従う分析構造体を説明するための図面である。
【図２Ａ】本発明に従う分析構造体を説明するための平面図である。
【図２Ｂ】図２Ａに対応する本発明の分析構造体を示す斜視図である。
【図３Ａ】本発明に従う分析構造体を説明するための平面図である。
【図３Ｂ】図３Ａに対応する本発明の分析構造体を示す斜視図である。
【図４Ａ】本発明に従う分析構造体を説明するための平面図である。
【図４Ｂ】図４Ａに対応する本発明の分析構造体を示す斜視図である。
【図５Ａ】本発明に従う分析構造体を説明するための平面図である。
【図５Ｂ】図５Ａに対応する本発明の分析構造体を示す斜視図である。
【図６Ａ】本発明に従う分析構造体を説明するための平面図である。
【図６Ｂ】図６Ａに対応する本発明の分析構造体を示す斜視図である。
【図７Ａ】本発明に従う分析構造体を説明するための平面図である。
【図７Ｂ】図７Ａに対応する本発明の分析構造体を示す斜視図である。
【図８Ａ】本発明に従う分析構造体を説明するための平面図である。
【図８Ｂ】図８Ａに対応する本発明の分析構造体を示す斜視図である。
【図９Ａ】本発明に従う分析構造体を説明するための平面図である。
【図９Ｂ】図９Ａに対応する本発明の分析構造体を示す斜視図である。
【図１０Ａ】本発明に従う分析構造体を説明するための平面図である。
【図１０Ｂ】図１０Ａに対応する本発明の分析構造体を示す斜視図である。
【図１１】一般的なＳＲＡＭセルアレイを示す回路図である。
【図１２Ａ】本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。
【図１２Ｂ】本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。
【図１２Ｃ】本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。
【図１２Ｄ】本発明の一実施形態による製造方法を説明するため、各工程段階に適用された工程余裕度を示す表である。
【図１３】本発明の一実施形態による不良分析方法を説明するための不良分析順序図である。
【符号の説明】
【００６１】
２１  第１の分析領域
２２  第２の分析領域
１６２  第２の金属パターン
３０２  ダミーライン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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