(57)【要約】【課題】  半導体チップの上下辺と左右辺の内部領域の配線抵抗を従来より低くすると共に、チップ上下辺と左右辺の対称位置の配線抵抗を同等にする。【解決手段】  チップの第１方向（例えば水平方向）の辺を上下辺とし、第１方向と交差する第２方向（例えば垂直方向）の辺を左右辺とする。チップの内部ＶＤＤパッドとＧＮＤパッドの配列をチップ上下辺及び左右辺から見て対称に配置されたフリップチップにおいて、チップの内部電源配線である第１層（最上位層）の配線と第２層の配線をチップの上下辺及び左右辺からの距離が等しく対称に配線する。このとき、第１層の配線と第２層の配線は直交する配線とする。また、第１層の配線と第２層の配線は直交部でＶｉａで接続する。【選択図】図２
2006202924.tif 000002
【特許請求の範囲】
【請求項１】
第１交差位置を始点に、第１方向に配線された第１配線と、
前記第１交差位置を始点に、前記第１方向に交差する第２方向に配線される第２配線と、
第２交差位置で前記第１配線に接続され、前記第２交差位置を始点に、前記第２配線に平行に配線された第３配線と、
第３交差位置で前記第２配線に接続され、前記第３交差位置を始点に、前記第１配線に平行に配線された第４配線と、
前記第３配線に接続され、前記第４配線に接続される電源パッドと
を具備し、
前記第１交差位置から前記第２交差位置までの距離は、前記第１交差位置から前記第３交差位置までの距離に等しく、
前記電源パッドと前記前記第２交差位置とを接続する前記第３配線の長さは、前記電源パッドと前記前記第３交差位置とを接続する前記第４配線の長さに等しい
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第３配線及び前記第４配線は第１層に配線された第１層配線であり、
前記第１配線及び前記第２配線は前記第１層より下位の層である第２層に配線された第２層配線である
半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路において、
前記第１配線と前記第２配線とは前記第１交差位置で直交し、
前記第１配線と前記第３配線とは前記第２交差位置で直交し、
前記第２配線と前記第４配線とは前記第３交差位置で直交する
半導体集積回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体集積回路において、
前記第２交差位置は前記第１配線と前記第３配線とを第１Ｖｉａで接続し、
前記第３交差位置は前記第２配線と前記第４配線とを第２Ｖｉａで接続する
半導体集積回路。
【請求項５】
請求項１乃至６のいずれか一項に記載の半導体集積回路において、
前記第２方向に前記電源パッドに並列に配置され、前記電源パッドから前記前記第２交差位置までの間に前記第３配線に接続される第１中間電源パッドと、
前記第１方向に前記電源パッドに並列に配置され、前記電源パッドから前記前記第３交差位置までの間に前記第４配線に接続される第２中間電源パッドと
を具備し、
前記電源パッドから前記第１中間電源パッドまでの距離は、前記電源パッドから前記第２中間電源パッドまでの距離に等しい
半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記第１中間電源パッドは、前記第３配線上の第１接続点を始点とする第１枝配線により第１枝配線により前記第３配線に接続され、
前記第２中間電源パッドは、前記第４配線上の第２接続点を始点とする第２枝配線により第２枝配線により前記第４配線に接続され、
前記第１枝配線と前記第２枝配線との長さは等しい
半導体集積回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体集積回路において、
前記第３配線を挟んで前記第１中間電源パッドに対称な位置に配置される第１対称電源パッドと、
前記第４配線を挟んで前記第１中間電源パッドに対称な位置に配置される第２対称電源パッドと
を具備する
半導体集積回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体集積回路において、
前記電源パッドは、前記第３配線上の第３接続点を始点とする第３枝配線により前記第３配線に接続され、前記第４配線上の第４接続点を始点とする第４枝配線により前記第４配線に接続され、
前記第１枝配線と前記第２枝配線との長さは等しい
半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記第３配線を挟んで前記電源パッドに対称な位置に配置される第３対称電源パッドと、
前記第４配線を挟んで前記電源パッドに対称な位置に配置される第４対称電源パッドと
を具備する
半導体集積回路。
【請求項１０】
請求項１乃至９のいずれか一項に記載の半導体集積回路において、
前記第３配線及び前記第４配線はＶＤＤパッドを接続するための配線である。
半導体集積回路。
【請求項１１】
請求項１乃至９のいずれか一項に記載の半導体集積回路において、
前記第３配線及び前記第４配線はＧＮＤパッドを接続するための配線である。
半導体集積回路。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体集積回路において、
前記第１配線は等間隔で平行に配線された複数の配線であり、
前記第２配線は等間隔で平行に配線された複数の配線であり、
前記第１配線と前記第２配線とは同じ本数の配線である
半導体集積回路。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の半導体集積回路において、
前記第３配線は等間隔で平行に配線された複数の配線であり、
前記第４配線は等間隔で平行に配線された複数の配線であり、
前記第３配線と前記第４配線とは同じ本数の配線である
半導体集積回路。
【請求項１４】
始点から第１の方向と前記第１の方向に直角な第２の方向とに設けられた電源配線と、
前記電源配線の間に設けられた複数の電源パッドと、
前記電源配線と前記複数の電源パッドとを接続する接続配線と
を具備し、
前記電源配線、複数の電源パッド及び接続配線は、始点を通り前記第１の方向と第２の方向とを２等分する直線に対して線対称に配置されている
半導体集積回路。
【請求項１５】
請求項１４に記載の半導体集積回路において、
前記電源配線は、
前記第１の方向に平行な第１の接続配線と、
前記第２の方向に平行な第２の接続配線と
を具備し、
前記第１の接続配線及び第２の接続配線は、同一配線層の配線である
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線層を有するフリップチップのパッド配列とその電源構造を備えた半導体集積回路に関する。
【背景技術】
【０００２】
微細加工技術により高速・高集積の半導体チップが製造可能になり、従来複数あったチップを１チップにまとめることが可能になった。
しかし、１チップ化を図ると信号端子数が増えて従来のＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）及びＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージでは端子数が十分取れないため、フリップチップパッケージが使用されるようになった。
フリップチップパッケージは、信号端子数を増やすことが可能になることやビルドアップ基板と呼ばれるパッケージと半導体チップを接続する中間基板に電源プレーンを設けることができ、半導体チップの内部領域の任意な場所に電源パッドの配置が可能となり、半導体チップ内部の電源供給能力が向上した。
フリップチップでは、チップ内部領域上に内部領域のＶＤＤ／ＧＮＤパッドの配置が可能となったため、内部電源ＶＤＤ／ＧＮＤの電位降下のワースト部はチップ内部領域の周回電源周辺の領域となる。ここで、電位降下のワースト部とは、チップの内部の消費電力が均一の場合を想定し、チップ内部で最も電位降下が大きい（厳しい）箇所を指す。
【０００３】
従来技術として、フリップチップのパッド配列と電源構造が公知の技術として知られている（特許文献１、特許文献２参照）。
【０００４】
従来のフリップチップのパッド構造と内部電源構造を図１に示しそのパッド構成と動作を下記に説明する。
なお、図１は、フリップチップの一部を示す平面図である。ここでは、フリップチップが四角形状であるものとし、フリップチップ全体の１／４である左下部を示す。フリップチップ全体の右下部、左上部及び右上部は、図１に示す左下部を左右に対称、上下に対称、上下左右に対称に配置すれば良く、図面では省略している。
フリップチップ（以下チップと表記）では、パッド３の使用種別として、内部ＶＤＤパッド（図１のＶ表記）とＧＮＤパッド（図１のＧ表記）とＩＯ信号用パッド（図１のＳ表記）の３種類のパッドがチップ上に配置される。また、チップのＩＯバッファ６の内側にはプリミティブセルといったＬｏｇｉｃブロックが配置される。最上位層（第１層）の配線を第１層配線１とし、最上位層より１つ下位の層（第２層）の配線を第２層配線２としたとき、前述したＬｏｇｉｃブロックへの電源供給は、従来、予め内部領域に自動配置配線ツールで各配線層方向を、第１層配線１は水平方向に、第２層配線２は垂直方向にと交互に配線し、Ｖｉａ４により接続することで電源供給を実現している。なお、集積回路の多層配線における層間接続のために層間絶縁膜に開けられる接続孔又はそのためのレイアウトパターンをＶｉａ（ビア）又はＶｉａ  ｈｏｌｅ（ビアホール）と呼ぶ。
【０００５】
例えば、図１において、従来例では、パッド３であるパッドＰ１からチップ左辺ｃ点への電源供給は、パッドＰ１からｂ点までを第１層配線１で接続し、ｂ点にて第２層配線にＶｉａ４で接続し、第２層配線２であるチップ周回配線５にてｃ点へ接続している。なお、図１では、チップ周回配線５は、水平方向を第１層配線１、垂直方向を第２層配線２で接続している。
同様に、パッド３であるパッドＰ２からチップ下辺ｇ点への電源供給は、パッドＰ２からｅ点までを第１層配線１で接続し、ｅ点にて第２層配線２にＶｉａ４で接続し、第２層配線２にてｆ点へ接続し、Ｖｉａ４にてチップ周回配線５の第１層配線１でｇ点に接続することで電源供給が可能となる。
【０００６】
図１より、従来例の第１層配線１はパッド３との接続部を除き、チップに対して水平方向に配線し、第２層配線２はチップに対して垂直方向に配線し、その交点にＶｉａ４を生成することで接続していた。このため、例えば、チップの下辺のパッドＰ２とｇ点間の配線とチップの左辺のパッドＰ１とｃ点の配線構造が明らかに異なることで配線抵抗差が大きくなるという問題が発生する。
【０００７】
次に、その配線抵抗差について、具体的な計算結果に基づいて説明する。
一例として、以下に示す条件である場合について説明する。
第１層配線１の配線幅１．６ｕｍ  シート抵抗値０．０１７５Ω／□
第２層配線２の配線幅１．６ｕｍ  シート抵抗値０．０１７５Ω／□
パッド３のサイズ１２０ｕｍ□（□の一辺が１２０ｕｍ）
（パッド３のサイズ：１２０ｕｍ×１２０ｕｍ）
パッド３−パッド３ピッチ（中心―中心）２５０ｕｍ
チップ周回配線５の配線幅１０ｕｍ
Ｖｉａ４抵抗値０．０６Ω／個でチップ内部のＶｉａ４は１個
チップ周回配線部のＶｉａ４（ｂ，ｆ点）は６個
パッドＰ１中心−ａ点間距離：７０ｕｍパッドＰ２中心−ｄ点間距離：７０ｕｍ
ａ点−ｂ点間距離：１８０ｕｍ    ｄ点−ｅ点間距離：１２５ｕｍ
ｂ点−ｃ点間距離：３２０ｕｍ    ｅ点−ｆ点間距離：２５０ｕｍ
ｆ点−ｇ点間距離：１２５ｕｍ
【０００８】
上記条件での各点での配線抵抗を計算すると下記のようになる。
１）パッドＰ１〜ｂ点の抵抗値
０．０１７５Ω／□×（７０／１２０）＋０．０１７５Ω／□×（１８０／１．６）＋０．０６／６＝１．９８９Ω
２）パッドＰ１〜ｃ点の抵抗値
上記１）＋０．０１７５Ω／□×（３２０／１０）＝２．５４９Ω
３）パッドＰ２〜ｆ点の抵抗値
０．０１７５Ω／□×（７０／１２０）＋０．０１７５Ω／□×（１２５／１．６）＋０．０６＋０．０１７５Ω／□×（２５０／１．６）＝４．１７２Ω
４）パッドＰ２〜ｇ点の抵抗値
上記３）＋０．０６／６＋０．０１７５Ω／□×（１２５／１０）＝４．４０１Ω
よって、ｃ点とｇ点の各パッド（Ｐ１及びＰ２）からの抵抗差ΔＲは、
ΔＲ＝４．４０１Ω−２．５４９Ω＝１．８５２Ω
となり、ｇ点はｃ点の抵抗値に対して＋７３％増加する。
なお、前述の条件は、図１に示す従来例を説明するために用いた一例であり、実際には前述の数値に限定されるものではない。実際には前述の各数値の大小関係を満たしていれば良く、例えば、前述の各数値を等比に拡大（縮小）した数値を用いても良い。
【０００９】
従来例では、チップの第１方向の辺であるチップ左右辺部の電源配線抵抗は低くなり、第１方向と直交する第２方向の辺であるチップ上下辺部の電源配線抵抗値は高くなるため、チップ内部で均等にＰｏｗｅｒを消費する条件ではチップ左右辺部とチップ上下辺部で電位降下差が大きくなるという問題が生じていた。特にハイエンドチップでは、チップの電位降下に対する遅延保証としてＦｌｉｐＦｌｏｐのＳｅｔｕｐ（１００ｐｓ程度）の１０％である１０ｐｓを保証する場合には、チップ全体で電源電圧の電位降下量を約１０ｍｖ程度に抑える必要がある。例えば、高駆動バッファの平均消費電流を約３．０８ｍＡ／周期とし上記ｇ点に配置した場合には、高駆動バッファに電源降下は１３．５６ｍｖ（３．０８ｍＡ×４．４０１Ω）となり、明らかに１０ｍｖを超えてししまうため、動作保証ができない場合があった。
以上のように従来では、チップ内の上下辺と左右辺に特に高駆動バッファを配置する場合は電位降下による遅延誤差を考慮した配置が必要であった。
また、フリップチップに関する先行技術ではないが、電源配線を対称に配置した多層配線基板に関する従来技術がある（特許文献３参照）。
【００１０】
【特許文献１】特開２００３−０６８８５２号公報
【特許文献２】特開２００３−１２４３１８号公報
【特許文献３】特開２０００−２７７６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、チップの第１方向（例えば水平方向）の辺を上下辺とし、第１方向と交差する第２方向（例えば垂直方向）の辺を左右辺としたとき、チップの内部ＶＤＤパッドとＧＮＤパッドの配列をチップ上下辺及び左右辺から見て対称に配置されたフリップチップにおいて、チップの内部電源配線である第１層配線と第２層配線をチップの上下辺及び左右辺からの距離が等しく対称に配線する半導体集積回路を提供することである。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の半導体集積回路は、第１交差位置を始点に、第１方向に配線された第１配線（２１，５１）と、前記第１交差位置を始点に、前記第１方向に交差する第２方向に配線される第２配線（２２，５２）と、第２交差位置で前記第１配線（２１，５１）に接続され、前記第２交差位置を始点に、前記第２配線（２２，５２）に平行に配線された第３配線（１２）と、第３交差位置で前記第２配線（２２，５２）に接続され、前記第３交差位置を始点に、前記第１配線（２１，５１）に平行に配線された第４配線（１１）と、前記第３配線（１２）に接続され、前記第４配線（１１）に接続される電源パッド（３）とを具備し、前記第１交差位置から前記第２交差位置までの距離は、前記第１交差位置から前記第３交差位置までの距離に等しく、前記電源パッド（３）と前記前記第２交差位置とを接続する前記第３配線（１２）の長さは、前記電源パッド（３）と前記前記第３交差位置とを接続する前記第４配線（１１）の長さに等しい。
【発明の効果】
【００１４】
チップの第１方向（例えば水平方向）の辺を上下辺とし、第１方向と交差する第２方向（例えば垂直方向）の辺を左右辺としたとき、フリップチップの内部ＶＤＤパッド（図２のＶ表記）とＧＮＤパッド（図２のＧ表記）のパッド配列を、チップ上下辺及び左右辺から見て対称に配置し、かつチップの内部電源配線である第１層配線と第２層配線をチップの上下辺及び左右辺からの距離を等しく対称とし、第１層配線と第２層配線が直交する配線構造とする。
これによりチップの上下辺と左右辺の内部領域の配線抵抗を従来より低くすると共に、チップ上下辺と左右辺の対称位置の配線抵抗を同等にすることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の第１実施形態について添付図面を参照して説明する。
図２は、本発明の半導体集積回路のパッド配列と電源構造の実施例１の図である。なお、図２は、半導体集積回路の一部を示す平面図である。ここでは、半導体集積回路が四角形状であるものとし、半導体集積回路全体の１／４である左下部を示す。半導体集積回路全体の右下部、左上部及び右上部は、図１に示す左下部を左右に対称、上下に対称、上下左右に対称に配置すれば良く、図面では省略している。
チップの一方向の辺を上下辺としたとき、その上下辺と交差する辺を左右辺とする。ここでは、チップ上下辺は左右辺に対して垂直であるものとして、図２において、水平方向を上下辺方向、垂直方向を左右辺方向として説明する。但し、実際には前述の場合のみに限定するものではない。
【００１６】
本発明の半導体集積回路は、第１層配線１、第２層配線２、パッド３、Ｖｉａ４、チップ周回配線５を備える。
第１層配線１は最上位層（第１層）の配線であり、第１層配線１のうち上下辺方向の配線を第１層配線１１とし、左右辺方向の配線を第１層配線１２とする。
第２層配線２は最上位層より下位（第２層）の配線であり、第２層配線２のうち上下辺方向の配線を第２層配線２１とし、左右辺方向の配線を第２層配線２２とする。なお、以下の説明では、第２層は最上位層より１つ下位の層とする。但し、実際には、第２層は最上位層より１つ下位の層であるとは限らない。
パッド３は電源パッドであり、ＶＤＤパッド、ＧＮＤパッドを示す。
Ｖｉａ４は集積回路の多層配線における層間接続のために層間絶縁膜に開けられる接続孔又はそのためのレイアウトパターンである。
チップ周回配線５はチップを周回するように配線された配線である。本発明では、チップ周回配線５は第２層配線２で配線される。なお、チップ周回配線５のうち上下辺方向の配線をチップ周回配線５１とし、左右辺方向の配線をチップ周回配線５２とする。
また、本発明の半導体集積回路にも図１に示す従来例と同じくＩＯバッファ６がある。ＩＯバッファ６はチップ周回配線５に隣接している場合がある。ＩＯバッファ６にはＩＯ信号用パッドが配置されている。
【００１７】
内部ＶＤＤパッド（図２のＶ表記）とＧＮＤパッド（図２のＧ表記）はチップ上下辺方向及び左右辺方向に交互に配置され、かつチップ上下辺及び左右辺から見て対称に配置される。また、パッド３を、第１層配線１はチップの上下辺及び左右辺方向に向け接続する（第１層配線１１，第１層配線１２）。更に、第２層配線２はチップの上下辺及び左右辺に平行に、かつ距離が等しく対称となるよう（チップ全体では同心円構造）に配線する（第２層配線２１，第２層配線２２）。第１層配線１と第２層配線２は交点のＶｉａ４で接続する構造とする。具体的には、第１層配線１１と第２層配線２２が交点のＶｉａ４で接続し、第１層配線１２と第２層配線２１が交点のＶｉａ４で接続する。
【００１８】
図２にて、例えば、パッド３であるパッドＰ１からチップ左辺ｉ点への電源供給は、パッドＰ１からｈ点までを第１層配線１（第１層配線１１）で接続し、ｈ点にて第２層配線２であるチップ周回配線５（チップ周回配線５２）にＶｉａ４で接続し、チップ周回配線５（チップ周回配線５２）にてｉ点へ接続している。
同様に、パッド３であるパッドＰ２からチップ下辺ｋ点への電源供給は、パッドＰ２からｊ点までを第１層配線１（第１層配線１２）で接続し、ｊ点にて第２層配線２であるチップ周回配線５（チップ周回配線５１）にＶｉａ４で接続し、チップ周回配線５（チップ周回配線５１）にてｇ点へ接続することで電源供給が可能となる。
【００１９】
なお、図２に示す実施例１では、第１層配線１が３本で一組の配線群を構成し、この配線群は同じパッド３上に配線する。これは、第１層配線１が配線された行又は列の直線上にパッド３が配置されている状態である。但し、実際には、第１層配線１はパッド３上に重なっている必要はなく、パッド３に接していれば良い。例えば、第１層配線１を切断して、その切断した部分に接するようにパッド３を配置しても良い。また、第１層配線１を配線するのはパッド３上ではなくパッド３下でも良い。
【００２０】
図２では、例えば、パッドＰ１〜ｉ点の配線構造とパッドＰ２〜ｋ点の配線構造は、チップ下辺及び左辺から見て対称な構造となるため、チップの左辺のパッドＰ１とｉ点間の配線抵抗とチップの下辺のパッドＰ２〜ｋ点の配線抵抗の抵抗を等しくできる。更に、ｈ，ｉ，ｊ，ｋ点の配線抵抗も従来より低くできる。
【００２１】
次に、配線抵抗について具体的計算結果に基づいて説明する。
一例として、以下に示す条件である場合について説明する。
第１層配線１の配線幅１．６ｕｍ  シート抵抗値０．０１７５Ω／□
第２層配線２の配線幅１．６ｕｍ  シート抵抗値０．０１７５Ω／□
パッド３のサイズ１２０ｕｍ□（□の一辺が１２０ｕｍ）
（パッド３のサイズ：１２０ｕｍ×１２０ｕｍ）
パッド３−パッド３ピッチ（中心―中心）２５０ｕｍ
チップ周回配線５の配線幅１０ｕｍ
Ｖｉａ４抵抗値０．０６Ω／個でチップ内部のＶｉａ４は１個
チップ周回配線部のＶｉａ４（ｂ，ｆ点）は６個
以上は、従来例の条件と同一値である。
【００２２】
実施例１では下記距離が従来例と異なる。
パッドＰ１中心−ｈ点間距離：１８０ｕｍ
パッドＰ２中心−ｊ点間距離：１８０ｕｍ
ｈ点−ｉ点間距離：２５０ｕｍ
ｊ点−ｋ点間距離：２５０ｕｍ
１）パッドＰ１〜ｈ点の抵抗値
０．０１７５Ω／□×（６０／１２０）＋０．０１７５Ω／□×（１２０／１．６）＋０．０６／６＝１．３３１Ω
２）パッドＰ１〜ｉ点の抵抗値
上記１）＋０．０１７５Ω／□×（２５０／１２０）＝１．３６８Ω
３）パッドＰ２〜ｊ点の抵抗値
０．０１７５Ω／□×（６０／１２０）＋０．０１７５Ω／□×（１２０／１．６）＋０．０６／６＝１．３３１Ω
４）パッドＰ２〜ｋ点の抵抗値
上記４）＋０．０１７５Ω／□×（２５０／１０）＝１．３６８Ω
よってｉ点とｋ点の各パッド（Ｐ１，Ｐ２）からの抵抗差は、
ΔＲ＝１．３６８Ω−１．３６８Ω＝０Ω
となり、ｉ点はｇ点の抵抗値を同等とすることができる。
なお、前述の条件は、本発明を説明するために用いた一例であり、実際には前述の数値に限定されるものではない。実際には前述の各数値の大小関係を満たしていれば良く、例えば、前述の各数値を等比に拡大（縮小）した数値を用いても良い。
【００２３】
よって、本発明では、例えば、高駆動バッファの平均消費電流を３．０８ｍＡ／周期とし上記ｋ点に配置した場合でも、高駆動バッファに電源降下は４．２１ｍｖ（３．０８ｍＡ×１．３６８Ω）となり、明らかに１０ｍＶ以下とすることが可能となり、動作保証が可能となる。
【００２４】
以上のように本発明では、チップ内の上下辺と左右辺に特に高駆動バッファを配置する場合でも電位降下による遅延誤差を考慮した配置が不要となる。
【００２５】
実施例２は、フリップチップのパッド３の配列が異なる場合の例を示す。
特に、近年ではパッド３同士の間隔が狭ピッチ化された（狭くなった）高密度配置においては、パッド３の配列が本実施例２のような千鳥配列となる。
なお、前述の千鳥配列とは、図３に示すように、ＶＤＤパッドが等間隔で配置された行とＧＮＤパッドが等間隔で配置された行とを等間隔に交互に並べたとき、ＶＤＤパッドが等間隔で配置された列とＧＮＤパッドが等間隔で配置された列とが重ならないように等間隔に交互に並べた配列をいう。
【００２６】
実施例２の図３は、実施例１のパッド３の配列が内部ＶＤＤパッド（図３のＶ表記）とＧＮＤパッド（図３のＧ表記）が交互に配置された千鳥配列構造とし、第１層配線１が実施例１の３本から１本とした場合の、パッド３配列と最上位配線１とチップ周回配線５を示す。また、第２層配線２は、第１層配線１に対して実施例１と同様に配線する。図３も図２と同様、半導体集積回路全体の左下部を示す。更に、ＩＯバッファ６は図２と同様であるので図示を省略している。
実施例２も実施例１と同様に、チップの上下辺と左右辺から見た場合、パット３及び第１層配線１と第２層は対称となるため、同一効果が得られことは明らかである。
【００２７】
実施例３の図４は、第１層配線１が実施例１，２では、パッド３上を配線していたのに対して、パッド３上を配線できない場合の配線構造を示す。図４も図３と同様、半導体集積回路全体の左下部を示し、ＩＯバッファ６の図示を省略している。
実施例３では、第１層配線１はパッド３−パッド３間を配線し、ＶＤＤパッドとＧＮＤパッドも同様に第１層配線１で接続する。ここで、第１層配線１から分岐した配線でパッド３を接続していると考えることもできる。この分岐した配線を枝配線とする。ここで、第１層配線１１から分岐した配線を枝配線１１１とし、第１層配線１２から分岐した配線を枝配線１２１とする。ここでは一例として、枝配線１１１は第１層配線１１に対して垂直であり、枝配線１２１は第１層配線１２に対して垂直であるものとする。なお、枝配線１１１，１２１は第１層配線１から分岐したものであるため、第１層配線１に含めても良い。また、第２層配線２は、第１層配線１に対して実施例１と同様に配線する。
図４に示すように、実施例３では、パッド３及び枝配線１１１は第１層配線１１に対して鏡面対称となるように配置する。鏡面対称とは、パッド３及び枝配線１１１が第１層配線１１を挟んで向かい合うパッド３及び枝配線１１１と対になる状態をいう。向かい合うパッド３及び枝配線１１１は同じサイズである。このとき、パッド３がＶＤＤパッドであれば対になるＶＤＤパッドと向かい合い、ＧＮＤパッドであれば対になるＧＮＤパッドと向かい合う。同様に、パッド３及び枝配線１２１は第１層配線１２に対して鏡面対称となるように配置する。
実施例３も実施例１と同様に、チップの上下辺と左右辺から見た場合、パット３及び第１層配線１と第２層は対称となるため、同一効果が得られことは明らかである。
【００２８】
実施例４の図５は、最上位配線１がパッド３上を配線できない場合で、かつＶＤＤパッドとＧＮＤパッドが交互に配列した場合の配線構造を示す。図５も図３、図４と同様、半導体集積回路全体の左下部を示し、ＩＯバッファ６の図示を省略している。
実施例４では、第１層配線１はパッド３−パッド３間を２本ペアで配線し、各々のＶＤＤパッドとＧＮＤパッドを実施例３と同様に第１層配線１で接続する。このとき、２本ペアの一方とＶＤＤパッドを接続し、他方をＧＮＤパッドと接続する。なお、実施例４においても、実施例３で説明した枝配線１１１，１２１を用いているものとしても良い。また、第２層配線２は、第１層配線１に対して実施例１と同様に配線する。実施例４では第２層配線２も第１層配線１と同様に２本ペアで配線する。
実施例４も実施例１と同様に、チップの上下辺と左右辺から見た場合、パット３及び第１層配線１と第２層は対称となるため、同一効果が得られことは明らかである。
【００２９】
以上、実施例１〜４は、いずれも、チップ上下辺及び左右辺から見て、パッド３のＶＤＤパッドとＧＮＤパッドが対称に配列された構造となっている点とチップの内部電源配線である第１層配線１と第２層配線２をチップの上下辺及び左右辺からの距離を等しく対称とし、第１層配線１と第２層配線２が直交する点では共通している。また、実施例のパッド３はＶＤＤパッドとＧＮＤパッドが逆に配列されていても同様な効果が得られることは明らかである。
【００３０】
フリップチップの内部ＶＤＤパッド（図２のＶ表記）とＧＮＤパッド（図２のＧ表記）のパッド配列チップ上下辺及び左右辺から見て対称に配置し、かつチップの内部電源配線である第１層配線１と第２層配線２をチップの上下辺及び左右辺からの距離を等しく対称とし、第１層配線１と第２層配線２が直交する配線構造とする。
更に、実施例１−４（図２−５）はいずれも始点から周回配線５１を右へ、周回配線５２を上へ伸びるように配線しているが、始点を原点として、周回配線５１をＸ軸、周回配線５２をＹ軸とした直交座標を考えると、ＶＤＤ、ＧＮＤパッド（３）、及び配線（１１，１２，２１，２２，５１，５２，１１１，１２１）は全てＸ＝Ｙの直線に対して線対称になるように配置している。
これによりチップの上下辺と左右辺の内部領域の配線抵抗を従来より低くすると共に、チップ上下辺と左右辺の対称位置の配線抵抗を同一とすることが可能となり、特に高駆動バッファを配置する場合でも電位降下による遅延誤差を考慮した配置が不要となる。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来のフリップチップのパッド配列及び電源構造を示す図である。
【図２】図２は、本発明の半導体集積回路の実施例１のパッド配列及び電源構造を示す図である。
【図３】図３は、本発明の半導体集積回路の実施例２のパッド配列及び電源構造を示す図である。
【図４】図４は、本発明の半導体集積回路の実施例３のパッド配列及び電源構造を示す図である。
【図５】図５は、本発明の半導体集積回路の実施例４のパッド配列及び電源構造を示す図である。
【符号の説明】
【００３２】
１…  第１層配線
２…  第２層配線
３…  パッド
４…  Ｖｉａ
５…  チップ周回配線
６…  ＩＯバッファ
１１…  第１層配線（上下辺方向）
１２…  第１層配線（左右辺方向）
２１…  第２層配線（上下辺方向）
２２…  第２層配線（左右辺方向）
５１…  チップ周回配線（上下辺方向）
５２…  チップ周回配線（左右辺方向）
１１１…  第１層配線（上下辺方向）から分岐した枝配線
１２１…  第１層配線（左右辺方向）から分岐した枝配線
【図１】
2006202924.tif 000003
【図２】
2006202924.tif 000004
【図３】
2006202924.tif 000005
【図４】
2006202924.tif 000006
【図５】
2006202924.tif 000007