(57)【要約】【課題】  ＰＤＰなどの容量性発光素子を含む表示パネルの駆動時における騒音等を低減させた表示パネル駆動装置を提供する。【解決手段】  複数の行電極対と、該行電極対に交叉して配列された複数の列電極と、該行電極対と該列電極との交点の各々に配置された容量性発光素子とからなる表示パネルと、容量性発光素子の各々に駆動パルスを供給するパルス生成手段とを有する表示パネル駆動装置において、該パルス生成手段に、容量性発光素子に対してインダクタ素子を介して充電及び放電を為すスイッチング回路と、このスイッチング回路に接続されて容量性発光素子に電荷を供給しかつ容量性発光素子からの電荷を回収する電荷蓄積回路と、該電荷蓄積回路と並列に接続されて可聴周波数帯域内において電荷蓄積回路の呈するインピーダンスと同等若しくはより低いインピーダンスの値を呈するインピーダンス回路とを設ける。【選択図】  図６
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【特許請求の範囲】
【請求項１】
複数の行電極対と、前記行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子とからなる表示パネルと、前記容量性発光素子の各々に駆動パルスを供給するパルス生成手段とを有する表示パネル駆動装置であって、
前記パルス生成手段は、
前記容量性発光素子に対してインダクタ素子を介して充電及び放電を為すスイッチング回路と、
前記スイッチング回路に接続されて前記容量性発光素子に電荷を供給し、かつ前記容量性発光素子からの電荷を回収する電荷蓄積回路と、
前記電荷蓄積回路と並列に接続されて、可聴周波数帯域内において前記電荷蓄積回路の呈するインピーダンスと同等若しくはより低いインピーダンスの値を呈するインピーダンス回路と、を含むことを特徴とする表示パネル駆動装置。
【請求項２】
前記インピーダンス回路は、インダクタ素子とキャパシタ素子との直列回路であることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項３】
前記インダクタ素子は、フェライトビーズであることを特徴とする請求項２に記載の表示パネル駆動装置。
【請求項４】
前記インダクタ素子は、前記パルス生成手段が実装されている回路基板上の配線パターンにより形成されるインダクタ成分であることを特徴とする請求項２に記載の表示パネル駆動装置。
【請求項５】
前記インピーダンス回路は、抵抗素子とキャパシタ素子との直列回路であることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項６】
前記キャパシタ素子は、電解コンデンサであることを特徴とする請求項２乃至５の何れか１項に記載の表示パネル駆動装置。
【請求項７】
前記インピーダンス回路は、可聴周波数帯域内においてそのインピーダンスの極小値を呈することを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項８】
前記インピーダンス回路は、可聴周波数帯域内においてそのインピーダンスが略一定な値を呈することを特徴とする請求項１に記載の表示パネル駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（以下“ＰＤＰ”と称する）などの容量性発光素子を含む表示パネルの駆動装置等に関する。
【背景技術】
【０００２】
今日、いわゆる壁掛型テレビとしてＰＤＰ等の自発光型の平面表示パネルを用いた薄型ディスプレイ装置が製品化されており、かかる薄型ディスプレイ装置における表示パネル駆動装置として、例えば、特許文献１に示すような技術が開示されている。
【０００３】
ここで、特許文献１に開示される表示パネル駆動装置の概略構成を図１のブロック図に示す。同図において、表示パネルであるＰＤＰ１０は、Ｘ電極及びＹ電極の１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘi，Ｙi）と１つの列電極Ｚjとの交叉部には１つの放電セルＣ(i,j)が形成されている。そして、ＰＤＰ１０の各々の電極は、列電極駆動回路２０、行電極駆動回路３０又は４０に接続されており、これらの電極駆動回路は駆動制御回路５０からの指令によって駆動制御されている。
【０００４】
次に、図１に示される表示パネル駆動装置の概略動作を図２に示す動作タイムチャートに基づいて説明する。
【０００５】
先ず、行電極駆動回路３０は、図２に示されるが如き正電圧のリセットパルスＲＰyを発生させてこれを行電極Ｙ1〜Ｙnの各々に同時に印加する。これと同時に、行電極駆動回路４０は、負電圧のリセットパルスＲＰxを発生させてこれを全ての行電極Ｘ1〜Ｘnに同時に印加する。これらのリセットパルスＲＰx及びＲＰyの同時印加により、ＰＤＰ１０の全ての放電セルが放電励起されて荷電粒子が発生する。この放電の終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成されることになる。因みに、かかる処理行程をリセット行程と称する。
【０００６】
リセット行程の終了後、列電極駆動回路２０は、画面の第１行〜第ｎ行の各々に対応した画素データに応じた画素データパルスＤＰ1〜ＤＰnを生成する。そして、これらの画素データパルスを図２に示されるが如く列電極Ｚ1〜Ｚmに順次印加して行く。一方、行電極駆動回路３０は、画素データパルスＤＰ1〜ＤＰnの各々の印加タイミングに応じて負電圧の走査パルスＳＰを生成して、これを図２に示されるタイミングで順次行電極Ｙ1〜Ｙnへと印加して行く。
【０００７】
上記の走査パルスＳＰが印加された行電極に属する放電セルの内、更に、正電圧の画素データパルスＤＰが同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの、正電圧の画素データパルスＤＰが印加されなかった放電セルでは、放電が生じないので上記壁電荷が残留したままとなる。このとき、壁電荷が残留したままとなった放電セルは発光放電セルとなり、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。因みに、かかる処理行程をアドレス行程と称する。
【０００８】
アドレス行程が終了すると、行電極駆動回路３０は、図２に示されるが如く正電圧のサスティンパルスＩＰYを連続して行電極Ｙ1〜Ｙn の各々に印加する。これと共に、行電極駆動回路４０は、かかるサスティンパルスＩＰYの印加タイミングと所定の位相差のあるタイミングで、正電圧のサスティンパルスＩＰXを連続して行電極Ｘ1〜Ｘnの各々に印加する。かかるサスティンパルスＩＰX及びＩＰYが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている発光放電セルは、放電発光を繰り返してその発光状態を維持する。因みに、かかる処理行程をサスティン行程と称する。
【０００９】
以上に説明した一連の処理行程が図１の表示パネル駆動装置において、表示映像のサブフィルード毎に繰り返される。
【００１０】
なお、図１の駆動制御回路５０は、同装置に供給される映像信号に含まれる同期タイミングに基づいて、図２に示されるが如き各種の駆動パルスを生成する為の各種スイッチング信号を生成する。そして、同回路は、これらスイッチング信号を列電極駆動回路２０、行電極駆動回路３０及び４０の各々に供給する。即ち、列電極駆動回路２０、行電極駆動回路３０及び４０の各々は、駆動制御回路５０から供給されるスイッチング信号に応じて図２に示される各種駆動パルスを生成するのである。
【００１１】
一方、以上に説明した各電極駆動回路３０乃至５０の内部には、リセットパルスＲＰYや、サスティンパルスＩＰX、ＩＰYなど各種の駆動パルスを生成するパルス生成回路が、各行乃至各列の電極毎に設けられている。そして、これらのパルス生成回路は、何れも、インダクタＬとキャパシタＣから成るＬＣ共振回路によるキャパシタの充放電を利用して、上記の各種駆動パルスを生成する。
【００１２】
すなわち、ＰＤＰ１０上に形成される放電セルＣ(i,j)が容量性の負荷であることに注目して、これに誘導性素子であるインダクタ、及び電力回収用のキャパシタを組み合わせて共振回路を形成するのである。そして、ＦＥＴ等のスイッチング素子を上記の駆動制御回路５０から供給されるスイッチング信号に応じて開閉して、かかる共振回路を所定のタイミングで励振することにより所望の駆動パルスを発生させる。
【００１３】
ここで、かかるパルス生成回路の一例を図３に示す。同図に示される回路の動作を簡単に説明すれば次の通りである。
【００１４】
先ず、駆動制御回路５０から供給される所定のスイッチング信号によってスイッチＳ２がオンにされると、電力回収用キャパシタＣ０がダイオードＤ１及びインダクタＬ１を介して放電セルＣ(i,j)のパネル容量Ｃｐに接続される。これによってＣ０に蓄えられていた電荷によりＣｐが充電されて、かかる充電電流がＬ１を流れる。その後、所定の処理動作が為された後に、Ｓ２の代わりにスイッチＳ３がオンにされる。これによって、ダイオードＤ２及びインダクタＬ２を介してＣ０とＣｐとが接続され、今度はＣｐからＣ０への放電電流がＬ２を流れる。そして、かかる処理が所定のタイミングによって繰り返し行われることにより、放電セルＣ(i,j)の駆動が為されることになる。
【００１５】
放電セルＣ(i,j)の駆動時に流れる電力回収電流のピーク値や、その実効値は比較的に大きな電流値となる。それ故、電力回収用キャパシタＣ０としては、かかる使用条件に適合したフィルムコンデンサが一般に使用されている。
【００１６】
ところで、高分子フィルムと電極用金属箔膜とを巻型成形したフィルムコンデンサでは、誘電体として用いられる高分子フィルムの特性から、電圧印加時の分極現象により発生した双極子モーメントに振動が生じて誘電体にうなり音を生じる場合がある。さらに、一般的なフィルムコンデンサは、回路基板上における実装効率を高めるべく、同心円状に巻型成形されたものを更にプレス加工して、その外形を扁平状に成形する場合が多い。かかるプレス加工は、誘電体の高分子フィルムに応力歪みが生ぜしめ、上記のうなり音を増大させる傾向がある。
【００１７】
一方、サスティン行程におけるサスティンパルスの周期は、一般的に数マイクロ秒である。それ故、かかるサスティンパルスに応じて電力回収用キャパシタＣ０を流れる電力回収電流により、Ｃ０として用いられたフィルムコンデンの誘電体に可聴周波数のうなり音が発生することはない。
【００１８】
しかしながら、ＰＤＰにおける表示発光の駆動シーケンスは、前述の如く、１つのフィールド期間をアドレス行程とサスティン行程とを含む複数のサブフィールドに分割して構成している。そして、図４に示されるように、サスティンパルスに応じた電力回収電流は、アドレス行程では流れずサスティン行程にのみ流れる。このため、Ｃ０に流れる電力回収電流は、アドレス行程とサスティン行程との繰り返し毎に流れるトーンバースト状の電流信号となる。
【００１９】
つまり、Ｃ０のフィルムコンデンサを流れる電力回収電流には、アドレス行程とサスティン行程との繰り返しからなる可聴周波数の成分が含まれることになり、かかる周波数成分によって、同コンデンサの誘電体に可聴周波数のうなり音が発生する。
【特許文献１】特開２００３−１４０６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、このような問題を解決するために為されたものであり、ＰＤＰなどの容量性発光素子を含む表示パネルの駆動時におけるうなり騒音等を低減させた表示パネル駆動装置を提供する。
【課題を解決するための手段】
【００２１】
請求項１に記載の発明は、複数の行電極対と、前記行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子とからなる表示パネルと、前記容量性発光素子の各々に駆動パルスを供給するパルス生成手段とを有する表示パネル駆動装置であって、前記パルス生成手段は、前記容量性発光素子に対してインダクタ素子を介して充電及び放電を為すスイッチング回路と、前記スイッチング回路に接続されて前記容量性発光素子に電荷を供給し、かつ前記容量性発光素子からの電荷を回収する電荷蓄積回路と、前記電荷蓄積回路と並列に接続されて可聴周波数帯域内において前記電荷蓄積回路の呈するインピーダンスと同等若しくはより低いインピーダンスの値を呈するインピーダンス回路とを含むことを特徴とする。
【発明を実施するための最良の形態】
【００２２】
【実施例１】
【００２３】
図５に本発明の第１の実施例である表示パネル駆動装置の構成を示す。
【００２４】
同図において、表示パネルであるＰＤＰ１１は、Ｘ電極及びＹ電極の１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｘ1〜Ｘn、及び行電極Ｙ1〜Ｙnを備えている。更に、ＰＤＰ１１には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。なお、１対の行電極対（Ｘi，Ｙi）と１つの列電極Ｚjとの交差部には１つの放電セルＣ(i,j)が形成されている。
【００２５】
ＰＤＰ１１における電極の各々は、列電極駆動回路２１、行電極駆動回路３１又は４１に接続されており、これらの電極駆動回路は、駆動制御回路５１からの指令によって駆動制御される。
【００２６】
行電極駆動回路３１は、前述のリセットパルスやサスティンパルス等の種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Ｙ1〜Ｙnの各々に印加する。同様に、行電極駆動回路４１も種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Ｘ1〜Ｘnの各々に印加する。また、列電極駆動回路２１は、画面の第１行〜第ｎ行の各々に対応した画素データに応じた画素データパルを生成し、これらの画素データパルスを列電極Ｚ1〜Ｚmに順次印加する。なお、行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部には、各種の駆動パルスを生成するパルス生成回路が各行及び各列の電極毎に設けられている。
【００２７】
駆動制御回路５１は、表示パネル駆動装置に供給された映像信号の同期タイミングに基づいて、上記の各種駆動パルスを制御する為の各種のスイッチング信号を生成する。そして、これらのスイッチング信号を列電極駆動回路２１、行電極駆動回路３１及び４１の各々の内部に設けられているパルス生成回路に供給する。
【００２８】
次に、列電極駆動回路２１、行電極駆動回路３１及び４１の各々の内部において、ＰＤＰ１１の列電極Ｚ1〜Ｚm毎、或いは、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn毎に設けられているパルス生成回路の構成を図６に示す。
【００２９】
同図において、ライン１は、ＰＤＰ１１におけるＸ、Ｙ、或いはＺの各電極への出力線を表す。また、パネル容量Ｃｐは、ＰＤＰ１１上の各放電セルが電極毎に有するキャパシタを示すものであり、図示せぬ各電極を介してライン１に接続されている。
【００３０】
図６において、ライン１にはスイッチＳ１の一端が接続されており、Ｓ１の他端は直流電源Ｖｓｕｓの正側端子に接続され、同電源の負側端子は表示パネル駆動装置の基準電位に接続されている。なお、スイッチＳ１は、例えば、トランジスタやＦＥＴ等のスイッチング素子であり、駆動制御回路５１から供給されるスイッチング信号によってそのオン／オフ制御が為されるものとする。
【００３１】
また、ライン１には、インダクタＬ１、ダイオードＤ１、及びスイッチＳ２の直列回路からなるＣｐの充電共振回路の一端が接続されており、同直列回路の他端は電力回収用キャパシタＣ０、及びインピーダンス回路Ｚａの一端に接続されている。
【００３２】
同様にして、ライン１には、インダクタＬ２、ダイオードＤ２、及びスイッチＳ３の直列回路からなるＣｐの放電共振回路の一端が接続されており、同直列回路の他端は電力回収用キャパシタＣ０、及びインピーダンス回路Ｚａの一端に接続されている。
【００３３】
さらに、ライン１はスイッチＳ４の一端に接続されており、Ｓ４の他端は上記の基準電位に接続されている。また、上記電力回収用キャパシタＣ０、及びインピーダンス回路Ｚａの他端も同様にして基準電位に接続されている。
【００３４】
また、インピーダンス回路Ｚａは、インダクタＬａとキャパシタＣａとの直列回路から構成されている。なお、図６に示される回路では、インダクタＬａの一端が電力回収用キャパシタＣ０の一端に接続されキャパシタＣａの一端が基準電位に接続されているが、本発明はかかる事例に限定されるものではなく、インダクタＬａとキャパシタＣａの位置が逆であっても良い。
【００３５】
次に、図６に示されるパルス生成回路の動作について説明を行う。
【００３６】
先ず、駆動制御回路５１からのスイッチング信号により所定のタイミングでＳ２がオンにされると、電力回収用キャパシタＣ０に蓄えられていた電荷がＣｐに移動してＣｐの充電が為される。充電によりＣｐの端子電圧Ｖｏｕｔが上昇して所定の電圧に達すると、駆動制御回路５１からのスイッチング信号によってＳ２がオフにされて、代わりにスイッチＳ１がオンにされてＣｐの端子電圧Ｖｏｕｔは直流電源の電圧Ｖｓｕｓに固定される。その後、所定時間経過後にＳ１がオフとなり代わりにスイッチＳ３がオンにされる。これによって、Ｃｐの電荷が電力回収用キャパシタＣ０に回収されてＣｐの端子電圧Ｖｏｕｔが低下する。その後、所定時間の経過後にＳ３がオフにされ、代わりにスイッチＳ４がオンにされてＣｐの端子電圧Ｖｏｕｔが基準電位にまで低減される。
【００３７】
以上に説明した充放電のサイクルが繰り返されることによって、例えば、図４のタイムチャートに示すようなサスティンパルスが、各々のパルス生成回路からパネル容量Ｃｐに対して印加されることになる。なお、同図において電力回収電流は、Ｃｐを充電する方向が正側に、Ｃｐから放電する方向が負側に描かれている。
【００３８】
図４に示された電力回収電流は、Ｃｐの充放電の電流波形が時間的に連なった波形列を構成しており、かかる波形列がサスティン行程とアドレス行程との繰り返し周期に従って現出するトーンバースト状の信号とみなすことができる。それ故、電力回収電流には、サスティン行程とアドレス行程との繰り返し周期に依存する周波数成分と、サスティンパルス本来の周波数成分、及びその高調波成分とが含まれることになる。
【００３９】
前述した如く、サスティンパルス自体の周期は数マイクロ秒の値であるので、後者の周波数成分が可聴周波数帯域の範囲に入ることはない。しかしながら、サスティン行程とアドレス行程との繰り返し周期は、サブフィールド毎の繰り返しであり数ミリ秒程度の値となる。それ故、前者の周波数成分は可聴周波数帯域の範囲内に現出する。したがって、かかる周波数成分の信号が電力回収用キャパシタＣ０を流れた場合、フィルムコンデンサにおけるうなり音の発生要因となる。
【００４０】
ところで、本実施例においては、図６に示すとおり電力回収用キャパシタＣ０と並列にインピーダンス回路Ｚａが接続されている。インピーダンス回路Ｚａは、インダクタＬａとキャパシタＣａとの直列回路から構成されているので、周波数ｆに対する回路のインピーダンスは次式によって示される。
【００４１】
Ｚａ＝ｒａ＋ｊ（２πｆＬａ−１／２πｆＣａ）………［数式１］
なお、上式におけるｒａは、インダクタＬａ及びキャパシタＣａの損失により発生する同回路の抵抗成分である。
【００４２】
数式１からも明らかなように、Ｚａのインピーダンスは、インダクタＬａとキャパシタＣａから決定される共振周波数ｆａ＝１／２π√（Ｌａ×Ｃａ）において極小値を示す。
【００４３】
一方、電力回収用キャパシタＣ０のインピーダンスＺｃｏは、理論上、
Ｚｃｏ＝−ｊ（１／２πｆＣ０）………［数式２］
として示されて、周波数ｆの増加に比例して減少する筈であるが、実際にはリード・インダクタンス等の影響によって特定の自己共振周波数ｆｃｏを有している。つまり、Ｚｃｏの周波数特性は、周波数ｆの増加に比例して減少するが、周波数の値が自己共振周波数ｆｃｏを過ぎると逆に増加する傾向を示す。
【００４４】
以上の説明を整理すべく、ＺａとＺｃｏの周波数特性を図７に示す。因みに、同図の縦軸は各インピーダンスの絶対値を表しており、その横軸は周波数を示している。
【００４５】
ここで、Ｚａを構成するＬａ、Ｃａ等の各素子値は適宜選択が可能であるため、図７に示す如く、共振周波数ｆａを可聴周波数帯域内に設定し、さらに、当該帯域内において
Ｚａ  ＜  Ｚｃｏ………［数式３］
となるようにＬａ、Ｃａ等の各素子値を選択することができる。
【００４６】
かかる設定を行うことにより、ＺａとＣ０の並列回路に流れる電力回収電流のうち可聴周波数帯域内の信号成分は、Ｃ０をバイパスして主にＺａを流れることになる。これによって、電力回収用キャパシタＣ０を流れる可聴周波数成分の信号が減少し、プラスチックフィルムコンデンサ特有のうなり音の発生を抑制することができる。
【００４７】
この場合、インピーダンス回路Ｚａを構成するＣａには可聴周波数成分を含む信号が流れるが、Ｃａとして、例えば、電解コンデンサのように誘電体が電解液である構造のキャパシタを用いれば、うなり音の原因となる誘電体の振動を生ずることはない。さらに、電解コンデンサは比較的に大容量のキャパシタであるので、Ｃａ≫Ｃ０なる設定を容易に行うことが可能となり、数式３の条件を十分に満足させることができる。
【００４８】
また、本実施例によれば、電力回収用キャパシタに流れる可聴周波数帯域内の周波数成分をバイパスさせることができるので、プラスチックフィルムコンデンサと同様に、そのうなり音のため従来使用できなかった積層セラミックコンデンサを電力回収用キャパシタとして用いることが可能となる。積層セラミックコンデンサは、リードレスである為その高周波特性が良好であり、かつその等価直列抵抗（ＥＳＲ）が小さく低損失であるので、同コンデンサを用いることによってパルス生成回路の性能を高めることができる。さらに、同コンデンサは、チップ形状でもあるので高密度実装が可能となり、パルス生成回路の省スペース化を図ることができる。
【００４９】
さらに、本実施例は図６に示された構成に限定されるものではなく、例えば、インダクタＬａを抵抗Ｒａに置き換えて図８に示すような回路構成としても良い。この場合、可聴周波数帯域内におけるインピーダンス回路Ｚａの特性は比較的に平坦になるが、各素子の値を適宜選択することによって、電力回収電流に含まれる可聴周波数成分の信号をインピーダンス回路Ｚａに十分にバイパスさせることができる。また、フェライトビーズは、可聴周波数の帯域内でインダクタと同様の特性を示すので、インダクタＬａとしてフェライトビーズを用いるようにしても良い。これによっても回路の省スペース化が図れることになる。
【００５０】
また、電力回収用キャパシタＣ０やインダクタＬ１、Ｌ２等のパルス生成回路を構成する各素子が実装されている回路基板（プリント基板）の配線パターン（銅箔パターン）のインダクタンス成分を利用して、インピーダンス回路ＺａのインダクタＬａを構成するようにしても良い。この場合、インダクタＬａを流れる電流値は小さいため、比較的に幅の細い配線パターンを用いることができる。また、インピーダンス回路Ｚａを構成するキャパシタＣａを回路基板上の比較的に離れた位置に実装して、パターン長を延伸することにより、インダクタＬａとして必要とされるインダクタンス値を確保することもできる。
【００５１】
また、図６等の回路において、インピーダンス回路ＺａのキャパシタＣａは、必ずしも基準電位（アース）に接続する必要はなく、例えば、図９に示すように、電源Ｖｓｕｓの正電位側に接続するようにしても良い。この場合、同電源の内部インピーダンスは、可聴周波数帯域の信号に対してはほぼ短絡とみなせるので、以上に説明した回路と同様の効果を得ることができる。すなわち、インピーダンス回路Ｚａは、可聴周波数帯域において電力回収用キャパシタＣ０と等価的に並列接続されているのであれば、パルス生成回路内の如何なる位置に接続されていても良い。
【実施例２】
【００５２】
次に、本発明による表示パネル駆動装置の第２の実施例について説明する。なお、第２実施例による表示パネル駆動装置の全体構成は、図５に示された第１実施例の場合と同様であり、各電極駆動回路２１乃至４１に含まれるパルス生成回路の構成が第１実施例と異なるのみである。したがって、表示パネル駆動装置全体の構成についての記載並びに説明は省略する。
【００５３】
図１０に本発明の第２実施例によるパルス生成回路の構成を示す。
【００５４】
同図において、回路ブロック２が列電極駆動回路２１に含まれる列電極パルス生成回路であり、回路ブロック３が行電極駆動回路４１に含まれるＸ行電極パルス生成回路であり、回路ブロック４が行電極駆動回路３１に含まれるＹ行電極パルス生成回路である。なお、各々の電極駆動回路において、これらのパルス生成回路が列電極Ｚ１〜Ｚｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ毎に設けられていることは言うまでもない。
【００５５】
上記の各パルス生成回路において、それぞれ、キャパシタＣ１乃至Ｃ３が電力回収用キャパシタに相当し、それぞれのキャパシタに並列に接続されているインピーダンス回路Ｚ１乃至Ｚ３が、第１の実施例で説明を行ったインピーダンス回路Ｚａに相当する。
【００５６】
すなわち、本実施例における動作の概略を示した図１１のタイムチャートにおいて、例えば、サスティン期間のサスティンパルスＩＰｘに呼応した電力回収電流がキャパシタＣ１に印加されるとき、それに含まれる可聴周波成分の信号がインピーダンス回路Ｚ１にバイパスされる。これによって、キャパシタＣ１にプラスチックフィルムコンデンサや積層セラミックコンデンサを用いても、誘電体のうなり音が発生するおそれはない。
【００５７】
なお、以上に説明した各実施例では、ディスプレイ装置の表示パネルとしてＰＤＰを例に挙げて説明を行ったが、本発明の実施はかかる事例に限定されるものではなく、例えば、無機或いは有機ＥＬ等の容量性の表示発光セルを有するディスプレイパネルにおいても適用することが可能である。
【図面の簡単な説明】
【００５８】
【図１】図１は、従来のＰＤＰによる表示パネル駆動装置の構成を示すブロック図である。
【図２】図２は、図１の装置における各種駆動パルスの印加タイミングを示すタイムチャートである。
【図３】図３は、図１の装置における各電極駆動回路に含まれるパルス生成回路の構成を示す回路図である。
【図４】図４は、サスティンパルスと電力回収電流の関係を示すタイムチャートである。
【図５】図５は、本発明の実施例である表示パネル駆動装置の構成を示すブロック図である。
【図６】図６は、本発明の第１実施例であるパルス生成回路の構成を示す回路図である。
【図７】図７は、図６に示されるＺａとＣ０のインピーダンスの周波数特性を示す図である。
【図８】図８は、図６に示されるパルス生成回路の他の構成例を示す回路図である。
【図９】図９は、図６に示されるパルス生成回路の他の構成例を示す回路図である。
【図１０】図１０は、本発明の第２実施例であるパルス生成回路の構成を示す回路図である。
【図１１】図１１は、図１０に示されるパルス生成回路の動作の概略を示すタイムチャートである。
【符号の説明】
【００５９】
２  …  列電極パルス生成回路
３  …  Ｘ行電極パルス生成回路
４  …  Ｙ行電極パルス生成回路
１０、１１…  ＰＤＰ表示パネル
２０、２１…  列電極駆動回路
３０、３１…  Ｙ行電極駆動回路
４０、４１…  Ｘ行電極駆動回路
５０、５１…  駆動制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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