(57)【要約】【課題】コントロールゲートとして用いられるポリシリコン膜のリン濃度を増加させながらカップリング比を低めないで、プログラム速度を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】フラッシュメモリ素子の製造方法は、半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲートおよび誘電体膜を形成する段階と、そこまでの全体構造の上部に非ドープポリシリコン膜を形成した後、窒素プラズマ処理を施して前記非ドープポリシリコン膜と前記誘電体膜との間に窒素層を形成する段階と、そこまでの全体構造の上部に高濃度ドープポリシリコン膜を形成する段階と、後続の熱処理工程によって前記高濃度ドープポリシリコン膜の不純物を前記非ドープポリシリコン膜に拡散させて前記非ドープポリシリコン膜をドープポリシリコン膜に変化させる段階とを含んでなる。【選択図】図１ｄ
2006196891.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲートおよび誘電体膜を形成する段階と、
以上を形成した全体構造の上部に非ドープポリシリコン膜を形成した後、窒素プラズマ処理を施して前記非ドープポリシリコン膜と前記誘電体膜との間に窒素層を形成する段階と、
以上を形成した全体構造の上部に高濃度ドープポリシリコン膜を形成する段階と、
後続の熱処理工程によって前記高濃度ドープポリシリコン膜の不純物を前記非ドープポリシリコン膜に拡散させて前記非ドープポリシリコン膜をドープポリシリコン膜に変化させる段階と
を含んでなるフラッシュメモリ素子の製造方法。
【請求項２】
請求項１に記載のフラッシュメモリ素子の製造方法において、
前記誘電体膜は、酸化膜、窒化膜および酸化膜を積層して形成する
ことを特徴とする製造方法。
【請求項３】
請求項１に記載のフラッシュメモリ素子の製造方法において、
前記高濃度ドープポリシリコン膜は、２．０Ｅ２０イオン／ｃｍ3のリン濃度を維持する
ことを特徴とする製造方法。
【請求項４】
請求項１に記載のフラッシュメモリ素子の製造方法において、
前記非ドープポリシリコン膜と前記高濃度ドープポリシリコン膜は、１：４〜１：７の厚さ比で形成する
ことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリ素子の製造方法に関し、特に、コントロールゲートとして作用するポリシリコン膜のリン濃度を増加させながらカップリング比を低めないため、プログラム速度を向上させることが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子の単位セルは、半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されたゲートを形成し、ゲート両側の半導体基板にソースおよびドレインを形成することにより実現される。このようなフラッシュメモリセルは、フローティングゲートに対して電子を注入しまたは放出させてプログラム（記憶させる内容の書込み）動作または消去動作を行うが、プログラム動作は、ドレインの側部を介してホットキャリアを発生させ、ホットキャリアをトンネル酸化膜を介してフローティングゲートに注入して行う。また、消去動作は、ソースとフローティングゲート間またはバルクとフローティングゲート間の高い電界(high electric field)によって発生するＦＮトンネリング(F-N tunneling)現象を利用してフローティングゲート内の電子を放出させて行う。
【０００３】
このように、フラッシュメモリセルのプログラム動作または消去動作を行うためには、ゲートに高電圧を印加しなければならないが、この場合、低電圧駆動に多くの制約を受ける。これは、バイアスを直接フローティングゲートに印加することができず、コントロールゲートを介してのみ可能だからである。すなわち、コントロールゲートとフローティングゲートとの間に形成された誘電体膜によって電圧降下が発生するためである。このような電圧降下は、誘電体膜の厚さおよび接合面積などによって異なる。
【０００４】
一方、キャパシタンス(capacitance)の比率をカップリング比(coupling ratio)というが、カップリング比が「１」の場合、これはコントロールゲートに加えられたバイアスが電圧降下なしでそのままフローティングゲートに加えられることを意味し、カップリング比が小さいほど、フラッシュメモリセルを駆動させるためにコントロールゲートに印加されるバイアスはそれだけさらに高くなければならないことを意味する。フラッシュメモリセルのカップリング比は、誘電体膜の厚さ、誘電体膜とゲート間の接合面積、コントロールゲートとして用いられるポリシリコン膜のリンドープ濃度に多くの影響を受ける。
【０００５】
ところが、プログラム速度を向上させるために、コントロールゲートとして用いられるポリシリコン膜のリンドープ濃度を増加させると、以後の工程で誘電体膜の厚さが増加してプログラム時のカップリング比が減少するため、むしろプログラム速度を減少させる。
また、ポリシリコン膜のリン濃度を低めると、電子の空乏(depletion)域が発生し、カップリング比が変化してプログラム速度が減少する。したがって、コントロールゲートとして用いられるポリシリコン膜によるプログラム速度の向上は、新しい工程の導入を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、この発明の目的は、コントロールゲートとして用いられるポリシリコン膜のリン濃度を増加させながら、カップリング比を低めないようにして、プログラム速度を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明では、フローティングゲートおよび誘電体膜の形成された半導体基板上に非ドープポリシリコン膜（不純物がドープされていないポリシリコン層）を形成した後、窒素プラズマ処理を行い、高濃度ドープポリシリコン膜（不純物が高い濃度でドープされているポリシリコン層）を形成する。この際、窒素雰囲気中のプラズマ処理によって誘電体膜と非ドープポリシリコン膜との界面に窒素層が形成され、再酸化工程の際にリンと酸素の拡散速度を減らして誘電体膜の厚さの増加を防止することができる。また、高濃度ドープポリシリコン膜のリンが後続工程で非ドープポリシリコン膜に拡散して非ドープポリシリコン膜のリン濃度を増加させる。したがって、カップリング比を変化させないながら、コントロールゲートのドープ濃度を増加させてプログラム速度を向上させることができる。
【０００８】
また、この発明の一実施例に係るフラッシュメモリ素子の製造方法は、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲートおよび誘電体膜を形成する段階と、そこまでの全体構造の上部に非ドープポリシリコン膜を形成した後、窒素プラズマ処理を施して前記非ドープポリシリコン膜と前記誘電体膜との間に窒素層を形成する段階と、そこまでの全体構造の上部に高濃度ドープポリシリコン膜を形成する段階と、後続の熱処理工程によって前記高濃度ドープポリシリコン膜の不純物を前記非ドープポリシリコン膜に拡散させて前記非ドープポリシリコン膜をドープポリシリコン膜に変化させる段階とを含んでなる。
【０００９】
また、前記誘電体膜は、酸化膜、窒化膜および酸化膜を積層して形成することができる。
【００１０】
また、前記高濃度ドープポリシリコン膜は、２．０Ｅ２０イオン／ｃｍ3のリン濃度を維持するのが好適である。
【００１１】
また、前記非ドープポリシリコン膜と前記高濃度ドープポリシリコン膜は、１：４〜１：７の厚さ比で形成するのが好適である。
【発明の効果】
【００１２】
この出願の発明によれば、フローティングゲートおよび誘電体膜の形成された半導体基板上に非ドープポリシリコン膜を形成した後、窒素プラズマ処理を施し、高濃度ドープポリシリコン膜を形成してコントロールゲートを形成することにより、窒素プラズマ処理によって誘電体膜と非ドープポリシリコン膜との界面に窒素層が形成されるようにして、再酸化工程の際にリンと酸素の拡散速度を減らして、誘電体膜の厚さの増加を防止することができるとともに、高濃度ドープポリシリコン膜のリンが後続工程で非ドープポリシリコン膜に拡散して非ドープポリシリコン膜のリン濃度を増加させることにより、カップリング比を変化させないながら、コントロールゲートのドーピング濃度を増加させて、プログラム速度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して、この発明の実施例を詳細に説明する。
【００１４】
図１ａ〜図１ｄは、この発明に係るフラッシュメモリ素子の製造方法を説明するために工程順に順次示した素子の断面図である。
【００１５】
図１ａを参照すると、所定の構造に形成された半導体基板１１上にトンネル酸化膜１２およびドープポリシリコン膜１３を形成した後、パターニングしてフローティングゲートを画定する。ドープポリシリコン膜１３の上部に、酸化膜１４ａ、窒化膜１４ｂおよび酸化膜１４ｃが積層されたいわゆるＯＮＯ構造の誘電体膜１４を形成する。誘電体膜１４上に非ドープポリシリコン膜１５を形成する。一方、誘電体膜１４上にドープポリシリコン膜を形成する場合、ゲートを画定するためのエッチング工程を行った後、再酸化工程の際に誘電体膜１４の酸化膜１４ｃとドープポリシリコン膜との界面のリン濃度によって酸化膜１４ｃの厚さが増加するが、非ドープポリシリコン膜１５を形成すると、誘電体膜１４との界面のリン濃度を減らすことができるため、誘電体膜１４の厚さ増加を防止することができる。
【００１６】
図１ｂを参照すると、非ドープポリシリコン膜１５に窒素プラズマ処理を施す。窒素プラズマ処理によって非ドープポリシリコン膜１５と誘電体膜１４の酸化膜１４ｃとの界面に窒素層１６を形成する。
【００１７】
図１ｃを参照すると、図１ｂの工程までの全体構造の上部に高濃度ドープポリシリコン膜１７を形成する。高濃度ドープポリシリコン膜１７は、２．０Ｅ２０イオン／ｃｍ3のリン濃度を維持し、非ドープポリシリコン膜１５と高濃度ドープポリシリコン膜１７は、１：４〜１：７の割合の厚さに形成する。ここに、表現「２．０Ｅ２０」は、「２．０×１０20」を意味する。
【００１８】
図１ｄを参照すると、以後のソースおよびドレインイオン注入後のアニール工程または各種熱処理工程の際に、高濃度ドープポリシリコン膜１７のリンが非ドープポリシリコン膜１５に拡散して非ドープポリシリコン膜１５をドープポリシリコン膜１８に変化させる。この際、非ドープポリシリコン膜１５と誘電体膜１４の酸化膜１４ｃとの界面に形成された窒素層１６によって、リンが酸化膜１４ｃにまで拡散することが防止されるとともに、逆に酸化膜１４ｃの酸素が非ドープポリシリコン膜１５に拡散することが防止される。
【図面の簡単な説明】
【００１９】
【図１ａ】この発明の一実施例に係るフラッシュメモリ素子の製造方法における初期の工程段階での半導体素子の断面図である。
【図１ｂ】この発明の一実施例に係るフラッシュメモリ素子の製造方法における図１ａより後の工程での半導体素子の断面図である。
【図１ｃ】この発明の一実施例に係るフラッシュメモリ素子の製造方法における図１ｂより後の工程での半導体素子の断面図である。
【図１ｄ】この発明の一実施例に係るフラッシュメモリ素子の製造方法における図１ｃより後の工程での半導体素子の断面図である。
【符号の説明】
【００２０】
１１  …  半導体基板
１２  …  トンネル酸化膜
１３  …  ドープポリシリコン膜
１４  …  誘電体膜
１４ａ  …  酸化膜
１４ｂ  …  窒化膜
１４ｃ  …  酸化膜
１５  …  非ドープポリシリコン膜
１６  …  窒素層
１７  …  高濃度ドープポリシリコン膜
１８  …  ドープポリシリコン膜
【図１ａ】
2006196891.tif 000003
【図１ｂ】
2006196891.tif 000004
【図１ｃ】
2006196891.tif 000005
【図１ｄ】
2006196891.tif 000006