(57)【要約】【課題】ストレスマイグレーションによる動作不良を抑制すること。【解決手段】第１の層間絶縁膜１３に形成された配線溝に第１のバリアメタル層１４とＣｕを主とする配線材１５が埋め込まれて下層配線１６が形成されている。第１の層間絶縁膜１３及び下層配線１６上に絶縁膜１７，１８が形成されている。絶縁膜１７，１８に形成されたホール内に第２のバリアメタル層２０とＣｕを主とするプラグ材２１が埋め込まれてヴィアプラグ２２ａ，及びスリット状ダミープラグ２２ｂが形成されている。スリット状ダミープラグ２２ｂは上層配線２６ａに接続しない。【選択図】    図２
2006202852.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された第１の溝内に形成された第１のバリアメタル層とＣｕを主とする第１の配線材とを具備する下層配線と、
第１の層間絶縁膜及び下層配線層上に形成され、前記下層配線に接続するヴィアホールが形成されている第２の層間絶縁膜と、
前記ヴィアホール内に形成された第２のバリアメタル層とプラグ材とを具備するプラグと、
前記第２の層間絶縁膜及びプラグ上に形成され、前記プラグに接続する第２の溝が形成されている第３の層間絶縁膜と、
前記第２の溝内に形成された第３のバリアメタル層とＣｕを主とする第２の配線材とを具備する上層配線と、
前記下層配線及び上層配線の一方に接続する前記第２の層間絶縁膜に形成されたダミーヴィアホール内に埋め込まれた前記第２のバリアメタル層と前記プラグ材とを具備するダミープラグとを具備してなる半導体装置であって、
前記ダミープラグの短径は、最小配線系デザインルールの最小線幅以上、且つヴィア系デザインルールの最小系幅以下であり、前記ダミープラグの長径は最小配線系デザインルールの最短配線長さ以上であることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された第１の溝内に形成された第１のバリアメタル層とＣｕを主とする第１の配線材とを具備する下層配線と、
第１の層間絶縁膜及び下層配線層上に形成され、前記下層配線に接続するヴィアホール及びダミーヴィアホール、並びに前記ヴィアホールに接続し，前記ダミーヴィアホールが形成されていない領域に形成された第２の溝を具備する第２の層間絶縁膜と、
前記ヴィアホール及び前記第２の溝内に形成された第２のバリアメタル層とＣｕを主とする第２の配線材とを具備する上層配線と、
前記ダミーヴィアホール内に形成された前記第３のバリアメタル層とＣｕを主とする第２のプラグ材とを具備する第２のダミープラグとを具備してなる半導体装置であって、
前記ダミープラグの短径は、最小配線系デザインルールの最小線幅以上、且つヴィア系デザインルールの最小系幅以下であり、前記ダミープラグの長径は最小配線系デザインルールの最短配線長さ以上であることを特徴とする記載の半導体装置。
【請求項３】
半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成された第１のヴィアホール内に形成された第１のプラグと、
第１のプラグ上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成された第１の溝内に形成された配線であって、前記配線は第１のバリアメタル層とＣｕを主とする第１の配線材とを具備し、前記配線は前記第１のプラグに接続する配線と、
前記配線上に形成された前記配線に接続する第２のプラグと、
前記第２の層間絶縁膜に形成された第２の溝内に形成された第２のバリアメタル層とＣｕを主とする第２の配線材とを具備するダミー配線であって、前記ダミー配線は前記配線の第１の配線材に接続し、前記ヴィアプラグが形成される領域以外の領域に形成されるダミー配線とを具備し、
前記ダミー配線は最小配線系デザインルールの最小線幅以下の線幅であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダマシン構造を用いたＣｕ多層配線技術を持った半導体装置に関し、配線の信頼性不良であるＳＭ不良向上のために使用されるものである。
【背景技術】
【０００２】
従来、Ｃｕダマシン配線の信頼性不良であるストレスマイグレーション（ＳＭ）不良は、Ｃｕ配線を持つデバイスの高温長時間放置により、成膜時に出来たＣｕの空孔がＶｉａ中又はＶｉａ下の下層配線部に移動しＣｕが消失し発生するボイドが原因と考えられる。ＳＭ不良を抑制するために、複数のヴィアプラグを同一配線接続部に形成するマルチヴィアプラグが用いられている（特許文献１）。また、複数のダミーヴィアプラグを有する構造も提案されている（特許文献２）。しかし従来の方法では、接続すべきヴィアプラグに不良が生じる可能性もあり、完全な対策ではない。
【特許文献１】特開平１１−７４２７１号公報
【特許文献２】特開２００４−１１９９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ストレスマイグレーション不良の発生による動作不良の発生を抑制し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、上記目的を達成するために以下のように構成されている。
【０００５】
本発明の一例に係わる半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜に形成された第１の溝内に形成された第１のバリアメタル層とＣｕを主とする第１の配線材とを具備する下層配線と、第１の層間絶縁膜及び下層配線層上に形成され、前記下層配線に接続するヴィアホールが形成されている第２の層間絶縁膜と、前記ヴィアホール内に形成された第２のバリアメタル層とプラグ材とを具備するプラグと、前記第２の層間絶縁膜及びプラグ上に形成され、前記プラグに接続する第２の溝が形成されている第３の層間絶縁膜と、前記第２の溝内に形成された第３のバリアメタル層とＣｕを主とする第２の配線材とを具備する上層配線と、前記下層配線及び上層配線の一方に接続する前記第２の層間絶縁膜に形成されたダミーヴィアホール内に埋め込まれた前記第２のバリアメタル層と前記プラグ材とを具備するダミープラグとを具備してなる半導体装置であって、前記ダミープラグの短径は、最小配線系デザインルールの最小線幅以上、且つヴィア系デザインルールの最小系幅以下であり、前記ダミープラグの長径は最小配線系デザインルールの最短配線長さ以上であることを特徴とする。
【０００６】
本発明の一例に係わる半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜に形成された第１の溝内に形成された第１のバリアメタル層とＣｕを主とする第１の配線材とを具備する下層配線と、第１の層間絶縁膜及び下層配線層上に形成され、前記下層配線に接続するヴィアホール及びダミーヴィアホール、並びに前記ヴィアホールに接続し，前記ダミーヴィアホールが形成されていない領域に形成された第２の溝を具備する第２の層間絶縁膜と、前記ヴィアホール及び前記第２の溝内に形成された第２のバリアメタル層とＣｕを主とする第２の配線材とを具備する上層配線と、前記ダミーヴィアホール内に形成された前記第３のバリアメタル層とＣｕを主とする第２のプラグ材とを具備する第２のダミープラグとを具備してなる半導体装置であって、前記ダミープラグの短径は、最小配線系デザインルールの最小線幅以上、且つヴィア系デザインルールの最小系幅以下であり、前記ダミープラグの長径は最小配線系デザインルールの最短配線長さ以上であることを特徴とする。
【０００７】
本発明の一例に係わる半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜に形成された第１のヴィアホール内に形成された第１のプラグと、第１のプラグ上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜に形成された第１の溝内に形成された配線であって、前記配線は第１のバリアメタル層とＣｕを主とする第１の配線材とを具備し、前記配線は前記第１のプラグに接続する配線と、前記配線上に形成された前記配線に接続する第２のプラグと、前記第２の層間絶縁膜に形成された第２の溝内に形成された第２のバリアメタル層とＣｕを主とする第２の配線材とを具備するダミー配線であって、前記ダミー配線は前記配線の第１の配線材に接続し、前記ヴィアプラグが形成される領域以外の領域に形成されるダミー配線とを具備し、前記ダミー配線は最小配線系デザインルールの最小線幅以下の線幅であることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ダミープラグまたはダミー配線でストレスマイグレーション不良を誘発させて、ヴィアプラグでの不良を回避し、動作不良の発生抑制することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。
【００１０】
図１及び図２は、本発明の一実施形態に係わる半導体素子の製造工程を示す断面図である。
【００１１】
図１（ａ）に示すように、半導体基板１１上に第１の層間絶縁膜１２を形成する。第１の層間絶縁膜１２上に第２の層間絶縁膜１３を形成する。第２の層間絶縁膜１３にダマシン法を用いて第１のバリアメタル層１４及びＣｕを主とする配線材１５を埋め込み、下層配線１６を形成する。
【００１２】
図１（ｂ）に示すように、第２の層間絶縁膜１３上に下層Ｃｕ拡散防止絶縁膜１７及び第３の層間絶縁膜１８を順次堆積する。図１（ｃ）に示すように、リソグラフィ技術を用いて、第３の層間絶縁膜１８にヴィアホール１９ａ、スリット状のダミートレンチ１９ｂ、ダミーヴィアホール１９ｃを形成する。ダミートレンチ１９ｂの短径は、最小配線系デザインルールの最小線幅以上、且つヴィア系デザインルールの最小系幅以下であり、ダミートレンチ１９ｂの長径は最小配線系デザインルールの最短配線長さ以上である。たとえばある世代の最小ヴィア径が１２０ｎｍの場合、同世代の配線は幅９０ｎｍで長さ２００ｎｍが可能である。
【００１３】
下層配線が無い部分に形成されたダミーヴィアホール１９ｃは、底にトレンチング等異常形状が発生している。また、ダミートレンチ１９ｂの形成時、配線材１５にダメージを与えることにより配線材１５にヴォイドが発生するＳＭ不良を起こし易くする。
【００１４】
図１（ｄ）に示すように、ダマシン法を用いてヴィアホール１９ａ、ダミートレンチ１９ｂ及びダミーヴィアホール１９ｃ内に第２のバリアメタル層２０及びＣｕを主とするプラグ材２１を埋め込む。なお、符号２２ａはヴィアホール１９ａに埋め込まれたヴィアプラグ、符号２２ｂはダミートレンチ１９ｂに埋め込まれたスリット状ダミープラグである。図３にスリット状ダミープラグ２２ｂの平面図を示す。
【００１５】
幅が狭いスリット状ダミープラグ２２ｂでは第２のバリアメタル層２０とプラグ材２１とのカバレッジが悪い。その結果、ヴォイド発生または下層Ｃｕ拡散防止絶縁膜１７及び第３の層間絶縁膜１８と第２のバリアメタル層２０との界面に密着性劣化が起こりやすい。また、底に異常形状が発生しているダミーヴィアホール１９ｃ内に埋め込まれた第２のバリアメタル層２０とプラグ材２１もカバレッジが悪い。よって、ヴォイド発生または下層Ｃｕ拡散防止絶縁膜１７及び第３の層間絶縁膜１８と第２のバリアメタル層２０との界面に密着性劣化が起こりやすい。
【００１６】
図２（ｅ）に示すように、第３の層間絶縁膜１８上に第４の層間絶縁膜２３を堆積する。図２（ｆ）に示すように、第４の層間絶縁膜２３に配線溝を形成し、ダマシン法を用いて配線溝内に第３のバリアメタル層２４及びＣｕを主とする配線材２５を埋め込み、上層配線２６ａ，２６ｂを形成する。
【００１７】
下層配線１６に接続するスリット状ダミープラグ２２ｂは、上層配線２６ａ，２６ｂに接続しない。
【００１８】
本実施形態では、第２のバリアメタル層２０のカバレッジ不良やプラグ材２１の埋め込み不良，絶縁膜からのストレスによる密着性不良などのヴィア２２ｂを形成する。また、底のトレンチングにより配線材１５が局所的にダメージを形成する。これらにより、ヴィア２２ｂでヴィア吸い上がり，ヴィアプラグ底のＣｕ欠落などの不良を誘発させる。その結果、ヴィアプラグ２２ａでの不良の発生が起こりにくくなり、ストレスマイグレーションによる動作不良を抑制することができる。
【００１９】
なお、図４に示すように、デュアルダマシン法を用いて、上層配線２６ａ，２６ｂ、プラグ２２ａ、ダミープラグ２２ｂを形成しても良い。図４は、本発明の一実施形態に係わる半導体装置の構成を示す断面図である。デュアルダマシン法によって形成した場合、上層配線２６ａ，２６ｂ、プラグ２２ａ、ダミープラグ２２ｂは、第３の層間絶縁膜１８，下層Ｃｕ拡散防止絶縁膜に形成される。また、上層配線２６ａ，２６ｂ、プラグ２２ａ、ダミープラグ２２ｂは、一層の層間絶縁膜１８に形成されていたが、２層以上の層間絶縁膜に形成されていても良い。
【００２０】
なお、上層配線及び下層配線に接続しない領域にダミー配線を形成しても同様な効果を得ることが出来る。図５は、本発明の一実施形態に係わる半導体装置の製造工程を示す平面図である。図５（ａ）に示すように、図示されない半導体基板上の第２の層間絶縁膜１３に配線溝を形成し、ダマシン法を用いて配線溝内に第１のバリアメタル層１４及びＣｕを主とする配線材１５を埋め込み、下層配線１６を形成する。下層配線１６は下層に形成された図示されない第１のプラグに接続されている。図５（ｂ）に示すように、第２の層間絶縁膜１３にダミー配線溝３１を形成する。ダミー配線溝３１は配線材１５に接続している。ダミー配線溝３１は、平面において第１のプラグ及び上層に形成される第２のプラグが形成される領域以外の領域に形成される。図５（ｃ）に示すように、ダマシン法を用いてダミー配線溝３１内にバリアメタル層３２及びＣｕを主とする配線材３３を埋め込んで、ダミー配線３４を形成する。なお、ダミー配線３４は最小配線系デザインルール配線幅以下とする。このようにすると、ヴォイド発生または密着性劣化が起こりやすくなるため、ヴィアプラグでの不良を回避し、動作不良の発生を抑制することができる。
【００２１】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】本発明の一実施形態に係わる半導体装置の構成を示す平面図。
【図４】本発明の一実施形態に係わる半導体装置の構成を示す断面図。
【図５】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００２３】
１１…半導体基板，１２…第１の層間絶縁膜，１３…第２の層間絶縁膜，１４…第１のバリアメタル層，１５…配線材，１６…下層配線，１７…拡散防止絶縁膜，１８…第３の層間絶縁膜，１９ａ…ヴィアホール，１９ｂ…ダミートレンチ，１９ｃ…ダミーヴィアホール，２０…第２のバリアメタル層，２１…プラグ材，２２ａ…ヴィアプラグ，２２ｂ…スリット状ダミープラグ，２３…第４の層間絶縁膜，２４…第３のバリアメタル層，２５…配線材
【図１】
2006202852.tif 000003
【図２】
2006202852.tif 000004
【図３】
2006202852.tif 000005
【図４】
2006202852.tif 000006
【図５】
2006202852.tif 000007