(57)【要約】【課題】  チップ専有面積が小さく、電源電圧や温度の変動による基準電圧への影響が小さいＭＯＳＦＥＴで構成された半導体集積回路の基準電圧発生回路の提供。【解決手段】  ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路。【選択図】      図１
2006196022.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路であって、
ＰチャネルＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路（１，２，３）を有し上記第二の電流経路をバイアス段とするカレントミラー回路（４）と、前記第一の電流経路（１）に接続されたサブスレッショルド領域で動作するＮチャネルＭＯＳＦＥＴ：Ｎ１と、前記第二の電流経路（２）に接続された、サブスレッショルド領域で動作するＮチャネルＭＯＳＦＥＴ：Ｎ２、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３、及び当該第二の電流経路（２）における上記ＰチャネルＭＯＳＦＥＴと前記ＮチャネルＭＯＳＦＥＴ：Ｎ２の間に直列接続されたドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴ：Ｎ５と、第三の電流経路（３）に接続されゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ４とで構成してなるＭＯＳ型基準電圧発生回路。
【請求項２】
電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｎ段に直列接続し、任意に選択した一のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴ：Ｎ５のゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（５）を具備したことを特徴とする前記請求項１に記載のＭＯＳ型基準電圧発生回路。
【請求項３】
電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｌ段に直列接続し、且つ、ｌ：自然数、及びｌ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（９）を具備し、当該ドライブ回路（９）を構成するドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮチャネルＭＯＳＦＥＴのドレインが、前記ＰチャネルＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路（１，２，３）の電源端子として接続されると共に、当該電源端子・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｎ段に直列接続し、当該直列接続されたドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴ：Ｎ５のゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源端子電圧）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（５）を具備したことを特徴とする前記請求項１に記載のＭＯＳ型基準電圧発生回路。
【請求項４】
前記ドライブ回路（５）を構成する前記ドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮチャネルＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記第一の電流経路（１）におけるＮチャネルＭＯＳＦＥＴ：Ｎ１のドレインがソースに接続されたＮチャネルＭＯＳＦＥＴ：Ｎ６と、前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴ：Ｎ５のゲートに接続されるドライブ回路を構成する前記ドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮチャネルＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４のゲートがソースに接続されたＮチャネルＭＯＳＦＥＴ：Ｎ７を用いたスタートアップ回路（６）を有する前記請求項２又は３のいずれかに記載のＭＯＳ型基準電圧発生回路。
【請求項５】
電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｍ段に直列接続し、且つ、ｍ：自然数、及びｍ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（９）を具備し、当該ドライブ回路（９）を構成するドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮチャネルＭＯＳＦＥＴのドレインが、前記ＰチャネルＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路（１，２，３）の電源端子として接続されたことを特徴とする前記請求項１に記載のＭＯＳ型基準電圧発生回路。
【請求項６】
前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴ：Ｎ５のゲートを基準電圧ＶＲＥＦの出力端子に接続したことを特徴とする前記請求項１に記載のＭＯＳ型基準電圧発生回路。
【請求項７】
電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｑ段に直列接続し、且つ、ｑ：自然数、及びｑ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（１０）を具備したことを特徴とする前記請求項１又は６のいずれかに記載のＭＯＳ型基準電圧発生回路。
【請求項８】
電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｌ段に直列接続し、且つ、ｌ：自然数、及びｌ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（９）を具備し、当該ドライブ回路（９）を構成するドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮチャネルＭＯＳＦＥＴのドレインが、前記ＰチャネルＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路（１，２，３）の電源端子として接続されると共に、当該電源端子・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｑ段に直列接続し、且つ、ｑ：自然数，及びｑ≦（電源端子電圧）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路（１０）を具備したことを特徴とする前記請求項１又は６のいずれかに記載のＭＯＳ型基準電圧発生回路。
【請求項９】
前記ドライブ回路（１０）を構成する前記ドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮチャネルＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記第一の電流経路（１）におけるＮチャネルＭＯＳＦＥＴ：Ｎ１のドレインがソースに接続されたＮチャネルＭＯＳＦＥＴ：Ｎ６と、前記ドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮチャネルＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４のゲートがソースに接続されたＮチャネルＭＯＳＦＥＴ：Ｎ７を用いたスタートアップ回路（６）を有する前記請求項７又は８のいずれかに記載のＭＯＳ型基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴによる半導体集積回路に構成された基準電圧発生回路に関する。
【背景技術】
【０００２】
今日、小型で小電力で且つ高速な回路が求められるなか、ほとんどのデジタル回路がその様な要求を満足するＣＭＯＳデバイスで構成されており、バイポーラデバイスが中心であったアナログ回路の分野においてもＣＭＯＳデバイスによる実現が望まれている。しかし、アナログ回路においては、デジタル回路とは異なり、温度による影響が無くしかも電源電圧の変動にも影響されない基準電圧発生回路の実現が極めて重要となる。特に、アナログーデジタル変換回路やデジタルーアナログ変換回路においては、電源電圧や温度に対して安定な基準電圧発生回路が要求される。従って、ＣＭＯＳ回路を用いて安定した基準電圧発生回路を構成することは、アナログＣＭＯＳ回路の実現には必須の要件となる。
【０００３】
従来より半導体集積回路に構成される基準電圧発生回路は、従来例を示す図９の如くスタートアップ回路と、カレントミラー回路を具備したバンドギャップ基準電圧発生回路（以下、バンドギャップ回路と記す。）とから構成されている。
【０００４】
スタートアップ回路は、当該バンドギャップ回路への電源投入初期において、電源投入前における安定状態から所定出力電圧が得られる安定動作状態への移行を促進する為の始動回路である。当該回路構成では、電源投入に際して、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴと記す。）Ｐ０７及びＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）Ｎ０９のドレイン電圧を急激に立ち上げることで、速やかにＮＭＯＳＦＥＴ：Ｎ０６が稼働し、ＮＭＯＳＦＥＴ：Ｎ０１及びＮ０２に対する所望のゲート電圧を得ることができる。
【０００５】
ＭＯＳＦＥＴの特性を決める極めて重要な設計パラメータが、チャネルの幅：Ｗと、チャネルの長さ：Ｌである。ここで、チャネルの幅と長さを一定比率（同サイズである場合も含む）に定める事によって、それら組となる各ＭＯＳＦＥＴのドレイン電流に一定の比率が与えられることとなる。カレントミラー回路は、この様な特性を利用したものであって、例えば、図９に示されている様に、同サイズのＰＭＯＳＦＥＴ：Ｐ０１，Ｐ０２，Ｐ０３をカレントミラー接続し、カレントミラー接続が成された各々のソースを電源電圧ＶＤＤに接続することによって、カレントミラー接続が成された各ＭＯＳＦＥＴのドレイン・ソース間に、相等しい一定の電流（以下、ドレイン電流と記す。）を流すものである。
【０００６】
バンドギャップ回路は、ｐｎ接合ダイオードＤ０１を用いることにより、物理定数であるシリコンのバンドギャップ（以下、バンドギャップと記す。）に依存した基準電圧を発生させる回路であって、理論上、前記カレントミラー回路のＰＭＯＳＦＥＴ：Ｐ０１，Ｐ０２，Ｐ０３のドレイン電流が相等しい（或いは所定の比率を持つ）ことを条件として、電源電圧ＶＤＤの変動に影響されることなく所定の基準電圧を安定して発生するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来図に示す回路構成では、温度変化に対して安定な基準電圧を発生する為に必要な温度補償用の抵抗素子：Ｒ'３，Ｒ'４が用いられるが、通常、抵抗素子Ｒ'３には数十ｋΩ、抵抗素子Ｒ'４には数百ｋΩという非常に高い抵抗値の抵抗素子が用いられるため、抵抗素子のチップに占める面積が大きくなり回路を構成するＭＯＳＦＥＴと同等以上の面積を占めることとなって製造コストが上昇する。
【０００８】
また、Ｎ０１のドレイン電圧とＮ０２のドレイン電圧との間に差が生じ、例えＮ０１とＮ０２の動作領域がサブスレッショルド領域にあったとしても、前記Ｎ０１とＮ０２のドレイン・ソース間電流が不一致となり、前記理論上理想的なカレントミラー回路の動作を得ることが出来ない。その結果、出力段に流れる電流が、電源電圧ＶＤＤの変動の影響を受ける形となり、ＶＤＤに対して安定した基準電圧ＶＲＥＦを得ることが出来なかった。
【０００９】
本発明は、上記実情に鑑みて成されたものであって、チップ占有面積が小さく、電源電圧や温度の変動による基準電圧への影響が無いＭＯＳＦＥＴによる半導体集積回路の基準電圧発生回路の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために成された本発明によるＭＯＳ型基準電圧発生回路は、温度補償用の抵抗素子をＮＭＯＳＦＥＴに置き換えてチップ専有面積を縮小するとともに、より安定した基準電圧の発生を期すべく、ＰＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路と、それ等の電流経路に接続された複数のＮＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰＭＯＳＦＥＴと直列に接続したことを特徴とする。
【００１１】
より具体的には、ＰＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路を有し上記第二の電流経路をバイアス段とするカレントミラー回路と、前記第一の電流経路に接続されたサブスレッショルド領域で動作するＮＭＯＳＦＥＴ：Ｎ１と、前記第二の電流経路に接続された、サブスレッショルド領域で動作するＮＭＯＳＦＥＴ：Ｎ２、ゲートが基準電圧の出力端子に接続された温度補償用ＮＭＯＳＦＥＴ：Ｎ３、及び当該第二の電流経路における上記ＰＭＯＳＦＥＴと前記ＮＭＯＳＦＥＴ：Ｎ２の間に直列接続されたドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５と、第三の電流経路に接続されたｐｎ接合ダイオード：Ｄ１及びゲートが基準電圧の出力端子に接続された温度補償用ＮＭＯＳＦＥＴ：Ｎ４とでバンドギャップ基準電圧発生回路を構成したものが挙げられる。仕様に応じ、前記第一、第二及び第三の電流経路それぞれについて、前記ＰＭＯＳＦＥＴを２段に直列接続して成るカレントミラー回路を有する構成とする場合もある。
【００１２】
ここで、バイアス段とは、カレントミラー回路を構成する複数段の回路のうち、カレントミラー関係にある全てのＰＭＯＳＦＥＴのゲートに対して同じ電位を接続すべく当該全てのＰＭＯＳＦＥＴのゲートに接続する電位の共通取得点が存在し、且つ当該段に流れる電流を決定するためのＮＭＯＳＦＥＴ：Ｎ３が接続されている段である。
【００１３】
基準電圧の値をしきい値電圧で安定させるべく、前記第三の電流経路に接続されたｐｎ接合ダイオード：Ｄ１に換えて、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８を用いた構成を採っても良く、更に、該基準電圧の制御を可能とすべく、前記ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８における基板バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路を設けた構成とすることも可能である。尚、前記ダイオード接続のＮＭＯＳＦＥＴとは、ゲート・ドレイン間を短絡して用いたＮＭＯＳＦＥＴを指す。
【００１４】
電源ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮＭＯＳＦＥＴをｎ段に直列接続し、任意に選択した一のドライブ用ＮＭＯＳＦＥＴのドレインを前記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備した構成とする場合もある。
【００１５】
また、電源ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮＭＯＳＦＥＴをｌ段に直列接続し、且つ、ｌ：自然数、及びｌ≦（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備し、当該ドライブ回路を構成するドライブ用ＮＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮＭＯＳＦＥＴのドレインが、前記ＰＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路の電源端子として接続されると共に、当該電源端子・ＧＮＤ間に、ＰＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮＭＯＳＦＥＴをｎ段に直列接続し、当該直列接続されたドライブ用ＮＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮＭＯＳＦＥＴのドレインを前記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源端子電圧）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備した構成とする場合もある。
【００１６】
更に加えて、前記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートに接続されるドライブ回路を構成する前記ドライブ用ＮＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記第一の電流経路におけるＮＭＯＳＦＥＴ：Ｎ１のドレインがソースに接続されたＮＭＯＳＦＥＴ：Ｎ６と、前記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートに接続されるドライブ回路を構成する前記ドライブ用ＮＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４のゲートがソースに接続されたＮＭＯＳＦＥＴ：Ｎ７を用いたスタートアップ回路を有する構成とする場合もある。
【００１７】
前記ＭＯＳ型基準電圧発生回路において前記の如くドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートに接続されるドライブ回路を構成するに際し、電源ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮＭＯＳＦＥＴをｍ段に直列接続し、且つ、ｍ：自然数、及びｍ≦（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備し、当該ドライブ回路を構成するドライブ用ＮＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮＭＯＳＦＥＴのドレインが、前記ＰＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路の電源端子として接続する構成とすることも可能である。
【００１８】
一方、上記回路構成において前記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートを、前記ダイオード接続のドライブ用ＮＭＯＳＦＥＴをｎ段に直列接続し当該直列接続されたドライブ用ＮＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮＭＯＳＦＥＴのドレインに接続することなく、基準電圧ＶＲＥＦの出力端子に接続した回路構成とする場合もあり、その様な構成においては、電源ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｑ段に直列接続し、且つ、ｑ：自然数、及びｑ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を設ける場合もある。
【００１９】
また、この様に前記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートを基準電圧の出力端子に接続した回路構成において、電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｌ段に直列接続し、且つ、ｌ：自然数、及びｌ≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備し、当該ドライブ回路を構成するドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一のドライブ用ＮチャネルＭＯＳＦＥＴのドレインが、前記ＰチャネルＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路（１，２，３）の電源端子として接続されると共に、当該電源端子・ＧＮＤ間に、ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｑ段に直列接続し、且つ、ｑ：自然数，及びｑ≦（電源端子電圧）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備した回路構成とする場合もある。
【００２０】
更に、前記ＰチャネルＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭＯＳＦＥＴをｑ段に直列接続し、且つ、ｑ：自然数，及びｑ≦（電源端子電圧）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を具備し、当該ドライブ回路を構成する前記ドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮチャネルＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記第一の電流経路におけるＮチャネルＭＯＳＦＥＴ：Ｎ１のドレインがソースに接続されたＮチャネルＭＯＳＦＥＴ：Ｎ６と、前記ドライブ用ＮチャネルＭＯＳＦＥＴのうちから任意に選択した一の前記ドライブ用ＮチャネルＭＯＳＦＥＴのドレインがゲートに接続されると共に、前記温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４のゲートがソースに接続されたＮチャネルＭＯＳＦＥＴ：Ｎ７を用いたスタートアップ回路を有する構成を採ることも出来る。
【発明の効果】
【００２１】
以上の如く、本発明によるＭＯＳ型基準電圧発生回路によれば、従来用いられた抵抗素子を用いることなく回路素子をＭＯＳＦＥＴとｐｎ接合ダイオード又はＭＯＳＦＥＴのみで構成することができ、チップ面積の縮小と基準電圧の安定化が実現できた。
【００２２】
更に、ＰＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路と、それ等の電流経路に接続された複数のＮＭＯＳＦＥＴを有する回路において、複数のＮＭＯＳＦＥＴのソース・ドレイン間電圧補正用ＭＯＳＦＥＴを上記ＰＭＯＳＦＥＴと直列に接続し、例えばＰＭＯＳＦＥＴで構成される第一、第二及び第三の電流経路を有し上記第二の電流経路をバイアス段とするカレントミラー回路と、第一の電流経路に接続されたサブサブスレッショルド領域で動作するＮＭＯＳＦＥＴと、第二の電流経路に接続されたサブスレッショルド領域で動作するＮＭＯＳＦＥＴ、及び抵抗素子に換えて用いたＮＭＯＳＦＥＴと、第三の電流経路に接続されたｐｎ接合ダイオードと、抵抗素子に換えて用いたＮＭＯＳＦＥＴとで構成されるバンドギャップ基準電圧発生回路において、第二の電流経路における上記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの間にドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴを接続する構成を採ることによって、前記カレントミラー回路を構成するＮＭＯＳＦＥＴのドレイン電圧がほぼ等しくなる結果、ＮＭＯＳＦＥＴのドレイン電流が等しくなってＶＲＥＦの安定性が大幅に改善された。
【００２３】
また、電源ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴと、ダイオード接続のドライブ用ＮＭＯＳＦＥＴをｎ段に直列接続し、ｎ：自然数，及びｎ≦（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路を設ければ、実施例で示した２段目以外の適当な段のドレイン電圧をドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴのゲートに印加できるので、Ｎ１とＮ２等カレントミラー構成にある複数のＮＭＯＳＦＥＴのドレイン電圧差の補正をより精密に調整することが可能となる。
【００２４】
また、１段目の前記ドライブ用ＮＭＯＳＦＥＴのドレインがゲートに接続されると共に、電源ＶＤＤがドレインに接続され、前記第一の電流経路におけるＮＭＯＳＦＥＴのドレインがソースに接続されたＮＭＯＳＦＥＴ：Ｎ６と、ゲートに２段目の前記ドライブ用ＮＭＯＳＦＥＴのドレインが接続され、電源ＶＤＤがドレインに接続され、前記第二と第三の電流経路に抵抗素子のかわりに接続されたＮＭＯＳＦＥＴのゲートがソースに接続されたＮＭＯＳＦＥＴ：Ｎ７とを用いたスタートアップ回路を設けることによって、所望のゲート電圧を速やかに供給して前記バンドギャップ回路のスタートアップを遅滞無く行なうことができる。更に、カレントミラー回路４の電源を３段目の前記ドライブ用ＮＭＯＳＦＥＴ：Ｎ１１のドレインから供給すれば、電源電圧ＶＤＤの変化高が約１／２に改善された電源がカレントミラー回路４に印加されることになり、得られる基準電圧の変動率も大幅に改善される。
【００２５】
前記第三の電流経路に接続されたｐｎ接合ダイオードを用いたバンドギャップ基準電圧がバンドギャップという物理定数で決定される約１．２１Ｖの一定値に固定されるのに比べて、前記第三の電流経路に接続されたｐｎ接合ダイオードの代わりに、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８を用いることによって、基準電圧は製造プロセスによって任意に調整可能なしきい値電圧で制御可能となり、基準電圧の設定範囲が大幅に広くなる。このことは、ＣＭＯＳＦＥＴの微細化とともに電源電圧が低下し、それにつれて基準電圧も低下する傾向に対応することを可能にするものである。更に、前記ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８における基板バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路を設けたことによって、しきい値電圧基準電圧ＶＴＲを広い電圧範囲にわたって変化させることができる。
【００２６】
また、温度補償用抵抗素子にかえて接続した前記温度補償用ＮＭＯＳＦＥＴ（前記Ｎ３，Ｎ４等）のゲートを基準電圧ＶＲＥＦの出力端子に接続すると共に、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ（前記Ｎ５等）のゲートを、前記いずれのドライブ回路を構成するドライブ用ＮＭＯＳＦＥＴのドレインにも接続することなく、基準電圧ＶＲＥＦの出力端子に接続することによって、電源電圧ＶDDと温度の変化に対して極めて安定な基準電圧ＶＲＥＦを得ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明たるＭＯＳ型基準電圧発生回路の実施の形態を図面に基づき説明する。
図１に示したサンプル回路は、ＰＭＯＳＦＥＴによるカレントミラー回路４及びＭＯＳＦＥＴのドレイン電圧をほぼ等しくするためのドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５を具備したバンドギャップ回路と、当該バンドギャップ回路への電源投入初期における動作の安定化を促進するスタートアップ回路６とから構成された基準電圧発生回路である。
【００２８】
前記バンドギャップ回路は、電源電圧ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ１，ＰＭＯＳＦＥＴ：Ｐ４，及びＮＭＯＳＦＥＴ：Ｎ１を直列に接続した第一の電流経路１と、ＰＭＯＳＦＥＴ：Ｐ２，ＰＭＯＳＦＥＴ：Ｐ５，ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５，ＮＭＯＳＦＥＴ：Ｎ２，及び温度補償用ＮＭＯＳＦＥＴ：Ｎ３を直列に接続した第二の電流経路２と、ＰＭＯＳＦＥＴ：Ｐ３，ＰＭＯＳＦＥＴ：Ｐ６，ｐｎ接合ダイオード：Ｄ１及び温度補正用ＮＭＯＳＦＥＴ：Ｎ４を直列に接続した第三の電流経路３とを並列に接続して構成されている。
【００２９】
前記カレントミラー回路４は、ＰＭＯＳＦＥＴ：Ｐ２，Ｐ５のゲート・ドレイン間が短絡され、ＰＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のゲート同士、及びＰＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６のゲート同士が短絡されて成るカレントミラー部が二段積み三列構成を呈する形で構成されている。また、前記Ｎ１のドレイン・ゲート間が短絡され、更に、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のゲート同士が短絡されることによって、ＮＭＯＳＦＥＴによるカレントミラー構成も形作られている。当該半導体集積回路の基準電圧発生回路の出力たる基準電圧ＶＲＥＦは、前記第三の電流経路を構成するＰＭＯＳＦＥＴ：Ｐ６とｐｎ接合ダイオード：Ｄ１間の出力端から引き出されるものとする。
【００３０】
前記スタートアップ回路６は、電源電圧ＶＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ７，ドレイン・ゲート間を短絡させダイオード接続としたドライブ用ＮＭＯＳＦＥＴ：Ｎ９，及びドライブ用ＮＭＯＳＦＥＴ：Ｎ１０を直列に接続し、且つｎ：２，及び２≦（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足するドライブ回路５と、ドレインを電源電圧ＶＤＤに、前記バンドギャップ回路のＰ４・Ｎ１間にソースを接続すると共に、前記Ｎ９・Ｎ１０間にゲートを接続したスタートアップ用ＮＭＯＳＦＥＴ：Ｎ６と、電源電圧ＶＤＤにドレインを接続すると共に、前記バンドギャップ回路の温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４のゲートにソースを接続し、更に、前記Ｐ７・Ｎ１０間にゲートを接続したスタートアップ用ＮＭＯＳＦＥＴ：Ｎ７とから構成される。当該スタートアップ用ＮＭＯＳＦＥＴ：Ｎ６及びＮ７が稼働することによって、Ｎ１，Ｎ２及びＮ３，Ｎ４へ所望のゲート電圧を速やかに供給して前記バンドギャップ回路のスタートアップを行なう。尚、前記ドライブ用ＮＭＯＳＦＥＴ：Ｎ１０のドレインは、上記ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートに接続され、当該ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５をドライブするために用いられる。
【００３１】
上記構成においてＰＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のチャネル長及びチャネル幅を相互に等しく設定すると共に、ＰＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６のチャネル長及びチャネル幅を相互に等しく設定し、且つ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のチャネル長を等しく設定すると共に、Ｎ２のチャネル幅をＮ１のチャネル幅に対する適当な比率（図２の回路では８倍）に設定する。
【００３２】
ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２は、サブスレッショルド電流領域で動作させるように設計するので、これらＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れる電流Ｉ１(N1)，Ｉ２(N2)は、下記（１）（２）式で与えられ、ｐｎ接合ダイオード：Ｄ１に流れる電流Ｉ３(D1)は、温度補正用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４の等価抵抗値をＲ３，Ｒ４とすれば下記（３）式で与えられる。
【００３３】
【数１】
2006196022.tif 000003
【数２】
2006196022.tif 000004
【数３】
2006196022.tif 000005
ここで、
ＩＳ：温度に依存しないサブスレッショルド電流
ＶＧ：ゲート電圧
ＶＴ：しきい値電圧
ｎ：サブスレッショルド係数の補正項
Ｖｔ：熱電圧（＝ｋ・Ｔ／ｑ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
ＶＤ：ｐｎ接合ダイオードに印加される電圧
ＥＧ：シリコンのバンドギャップ
である。
【００３４】
そして、前記バンドギャップ回路の第一の電流経路１に流れる電流Ｉ１と、第二の電流経路２に流れる電流Ｉ２と、第三の電流経路３に流れる電流Ｉ３とが等しい（Ｉ１＝Ｉ２＝Ｉ３）という条件を満たせば、上記（１）（２）（３）式で与えられるＩ１，Ｉ２，Ｉ３は相互に等しいこととなる。
【００３５】
また、基準電圧ＶＲＥＦは、下記（４）式によって与えられる。
【数４】
2006196022.tif 000006
【００３６】
前記基準電圧ＶＲＥＦの温度特性は、下記（５）式で与えられ、ｐｎ接合ダイオード：Ｄ１に印加される電圧ＶＤの温度特性は、下記（６）式で与えられる。
【数５】
2006196022.tif 000007
【数６】
2006196022.tif 000008
【００３７】
温度特性を平坦にするということで（Δ／ΔＴ）・ＶＲＥＦ＝０とし、（５）式に代入すると下記（７）式となる。
【数７】
2006196022.tif 000009
【００３８】
即ち、温度補正用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４の等価抵抗値Ｒ３，Ｒ４における比（Ｒ４／Ｒ３）が（７）式を満たすように回路を設計すれば、温度特性が平坦で、且つ非常に安定した下記（８）式の電圧を基準電圧ＶＲＥＦとして得ることができる。当該ＶＲＥＦは、シリコンの物理定数であるバンドギャップの電位で決定されるので、バンドギャップ基準電圧と呼ばれる。
【数８】
2006196022.tif 000010
【００３９】
図２に示したサンプル回路においては、ｐｎ接合ダイオード：Ｄ１をドレインとゲートを短絡したダイオード接続のＮＭＯＳＦＥＴ：Ｎ８に置き換えることが出来る様子が示されている。この様に、ｐｎ接合ダイオード：Ｄ１をダイオード接続のＮＭＯＳＦＥＴ：Ｎ８に置き換えた場合には、ｐｎ接合ダイオード：Ｄ１に流れる電流Ｉ３(D1)は、上記ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８のドレイン・ソース間に流れる電流Ｉ３(N8)となり、下記（９）式によって与えられる。
【数９】
2006196022.tif 000011
そして、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８に印加される電圧の温度特性は、バンドギャップ方式の基準電圧ＶＲＥＦの場合と同様に、下記（１０）式で与えられる。
【数１０】
2006196022.tif 000012
【００４０】
ここで、下記（１１）式を満足するように回路設計すれば、（Δ／ΔＴ）・ＶＲＥＦ＝０となり、下記（１２）式の様に基準電圧ＶＲＥＦが得られる。当該基準電圧ＶＲＥＦは、ダイオード接続ＮＭＯＳＦＥＴ：Ｎ８のＴ＝０  Ｋにおけるしきい値電圧に安定化されるので、特にしきい値電圧基準電圧ＶTRとよぶ。
【数１１】
2006196022.tif 000013
【数１２】
2006196022.tif 000014
【００４１】
上記理論上、ＮＭＯＳＦＥＴの理想的なサブスレッショルド電流は（１），（２）式で与えられるようにゲート電圧ＶＧのみで決定され、ドレイン電圧には依存しない。従って、同じゲート電圧が印加されているＮＭＯＳＦＥＴ：Ｎ１，Ｎ２には同じＩ１とＩ２という電流が流れるはずである。しかし、実際には、サブスレッショルド電流はソース・ドレイン間の電圧にも依存するので、厳密にＩ１＝Ｉ２を満たすためにはＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のソース・ドレイン間電圧を等しくする必要がある。
【００４２】
本実施例の回路では、ＮＭＯＳＦＥＴ：Ｎ２のソース電圧は、ＮＭＯＳＦＥＴ：Ｎ１のソース電圧に比べてＩ２・Ｒ３の電圧分だけ高くなるが、この電圧は通常数１０ｍＶ程度であるので、そのサブスレッショルド電流に及ぼす影響は無視できる。従って、この場合には、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧差に注目すればよい。上記サンプル回路のシミュレーション結果によれば、ＶＤＤが５Ｖの時のＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧は、前記ソース・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５が無い場合には、それぞれ０．７Ｖと２．７Ｖとなり、約２．０Ｖものドレイン電圧差が生じている。本来、この様な結果では上記理論計算で想定したＩ１＝Ｉ２＝Ｉ３の関係が厳密には成立していないので、基準電圧ＶＲＥＦの、ＶＤＤや温度に対する安定性が悪くなることは容易に推測できる。
【００４３】
しかしながら、上記サンプル回路（図１及び図２参照）においては、前記ソース・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５に対し、前記スタートアップ回路からゲート電圧が供給されることによって、電源電圧ＶＤＤの変動等に起因してＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧に生じる格差を吸収する電圧補正作用が生じ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧は、ほぼ等しい０．７Ｖとなる。この様に、当該ソース・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５の電圧補正作用が、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れるドレイン電流Ｉ１とＩ２とを一致させ、前記Ｉ１＝Ｉ２＝Ｉ３という条件を厳密に成立させる作用を奏した結果として、電源電圧ＶＤＤの変化に対する影響を受けない安定した基準電圧ＶＲＥＦが与えられることとなる。
【実施例】
【００４４】
以下、上記サンプル回路の試作・測定結果について述べる。尚、先に挙げた２種類の回路から取り出す基準電圧ＶＲＥＦを区別するために、ｐｎ接合ダイオード：Ｄ１を用いたバンドギャップ基準電圧ＶＲＥＦをＶＢＲと称し、ダイオード接続ＮＭＯＳＦＥＴ：Ｎ８を用いたしきい値電圧基準電圧ＶＲＥＦをＶＴＲと称する。サンプル回路の試作は１．２ミクロン・ルールのｎウェルＣＭＯＳプロセスで行った。
【００４５】
図１のサンプル回路で用いたｐｎ接合ダイオードＤ１によるバンドギャップ基準電圧ＶＢＲのＶＤＤ＝３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖでの温度依存性データを図６に示す。測定温度は−６０，−２０，＋２０，＋６０，＋１００℃である。図６（イ）は、本発明の１実施例で、温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４を用いた場合、図６（ロ）は、温度補正用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４に換えてｎウェル抵抗で形成した抵抗素子Ｒ'３，Ｒ'４（但し、Ｒ'３は５０ｋΩ、Ｒ'４は６３５ｋΩ）を用いた場合の測定結果を示す。ＶＤＤ＝５．０Ｖ、Ｔ＝＋２０℃でのＶＢＲは、それぞれ、約１．１４Ｖと約１．２６Ｖで、消費電流は両者とも約６マイクロアンペアであった。
【００４６】
図２のサンプル回路で用いたダイオード接続のＮＭＯＳＦＥＴ：Ｎ８によるしきい値電圧基準電圧ＶＴＲでの、同様な測定結果を図７に示す。この時、図７（イ）は、本発明の１実施例で、温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４を用いた場合、図７（ロ）は、温度補正用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４に換えてｎウェル抵抗で形成した抵抗素子Ｒ'３，Ｒ'４（但し、Ｒ'３は５０ｋΩ、Ｒ'４は５２５ｋΩ）を用いた場合の測定結果を示す。ＶＤＤ＝５．０Ｖ，Ｔ＝＋２０℃でのＶＴＲは約１．１４Ｖと約１．２９Ｖであった。当該図から明らかな様に、抵抗素子に換えてＮＭＯＳＦＥＴを温度補償用素子として用いることにより、ＶＤＤ依存性は勿論のこと温度依存性も大幅に改善された。
【００４７】
上記測定結果を、バンドギャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲの変動率の様子として図８に示す。尚、縦軸のΔＶＢＲ又はΔＶＴＲは、ＶＤＤ＝５．０Ｖ、Ｔ＝＋２０℃でのバンドギャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲ電圧を基準値として、ＶＤＤ＝３Ｖ〜７Ｖの範囲及びＶＤＤ＝４Ｖ〜６Ｖの範囲について、Ｔ＝−６０℃〜１００℃の測定範囲におけるバンドギャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲの最大値から最小値に亘る変化量を、前記基準値に対する割合（％）として表示したものである。
【００４８】
以下、ＶＤＤ＝３Ｖ〜７Ｖの範囲における変動率をカッコ外に、ＶＤＤ＝４Ｖ〜６Ｖの範囲における変化量をカッコ内に示す。ΔＶＢＲは、温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４を用いることによって、抵抗素子：Ｒ'３，Ｒ'４を用いた場合の、１．９（１．１）％から１．２（０．４）％へと約６０（４０）％の変動率に改善された。同様に、ΔＶＴＲは、温度補償用ＮＭＯＳＦＥＴを用いることによって、抵抗素子を用いた場合の１．７（１．０）％から１．３（０．５）％へと約７５（５０）％の変動率に改善された。この様に、温度補償用ＮＭＯＳＦＥＴ：Ｎ３，Ｎ４の使用によりＶＢＲやＶＴＲのＶＤＤ依存性と温度依存性が大幅に改善され、その有用性が実証された。
【００４９】
以上に述べた測定結果は、当該基準電圧発生回路中に存在する全てのＮＭＯＳＦＥＴについてその基板電圧ＶＳｕｂを共通なＧＮＤへ接続した場合の測定結果であるが、図３の如く、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８をはじめとするＮＭＯＳＦＥＴの基板バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路７を設ければ、例えば、しきい値電圧基準電圧ＶＴＲを得る場合において、ＶＳｕｂ電圧を変化させることにより、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８のＴ＝０  Ｋでのしきい値電圧ＶＴ０を制御できる。
【００５０】
当該基準電圧発生回路中に存在する全てのＮＭＯＳＦＥＴへの、０．０Ｖ〜−２．０Ｖの基板電圧ＶＳｕｂの印加によって、（ＶＴＲ）ｔｙｐ電圧が１．１４Ｖから約０．４Ｖ高い電圧値までに亘る広範囲に制御できる。この様に、基板電圧ＶＳｕｂの印加によりしきい値電圧基準電圧ＶＴＲを広い電圧範囲にわたって可変できることは、バンドギャップ基準電圧ＶＢＲによる基準電圧源で得る事の出来ないしきい値電圧基準電圧ＶＴＲを用いた基準電圧源の特長である。
【００５１】
次に、電源電圧ＶＤＤを直接バンドギャップ回路の電源電圧として用いない形態の実施例を示す。図４に示すサンプル回路は、バンドギャップ回路の電源電圧を別途ドライブ回路９によって造り出す例であり、当該サンプル回路のドライブ回路９は、電源電圧ＶＤＤ・ＧＮＤ間にＰＭＯＳＦＥＴ：Ｐ８、並びにドレイン・ゲート間を短絡させダイオード接続したドライブ用ＮＭＯＳＦＥＴ：Ｎ１２，Ｎ１３及びＮ１４を直列に接続して構成し、ＮＭＯＳＦＥＴ：Ｎ１４のドレインから図１に示したバンドギャップ回路の電源電圧を供給する。この例ではｌ：３、即ち、ダイオード接続のドライブ用ＮＭＯＳＦＥＴを３段直列に接続したドライブ回路９が構成されており、３≦（電源電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足している。また、前記バンドギャップ回路の電源端子・ＧＮＤ間にはダイオード接続のドライブ用ＮＭＯＳＦＥＴ：Ｎ９，Ｎ１０を直列に接続したドライブ回路５が構成されており、２≦（電源端子電圧）／（ドライブ用ＮチャネルＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足している。
【００５２】
また、図５に示すサンプル回路は、図１に示す実施例のドライブ回路５のＰＭＯＳＦＥＴ：Ｐ７とドライブ用ＮＭＯＳＦＥＴ：Ｎ１０の間にドライブ用ＮＭＯＳＦＥＴ：Ｎ１１を挿入したドライブ回路８を設け、Ｎ１１のドレインをカレントミラー回路４を構成するＰＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のソースに接続する。この時、ダイオード接続のドライブ用ＮＭＯＳＦＥＴ：Ｎ９，Ｎ１０，Ｎ１１が直列接続されたドライブ回路８が構成されており、ｍ：３，及び３≦（電源端子電圧）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電圧ＶＴ）を満足する。スタートアップに用いられるＮＭＯＳＦＥＴ：Ｎ６，Ｎ７のドレインは電源ＶＤＤ、又はＮＭＯＳＦＥＴ：Ｎ１１のドレインの何れかに接続する。図５に示すサンプル回路のＮＭＯＳＦＥＴ：Ｎ１１又は、図４に示すサンプル回路のＮＭＯＳＦＥＴ：Ｎ１４のドレイン電圧は、ＶＤＤの３〜７（４〜６）Ｖに対する変動幅４（２）Ｖに対して、１．８（１．２）Ｖと約１／２の変動幅に改善され、簡易の定電圧回路とみなすことができる。図４及び図５に示した実施例では、図１の実施例に比べて、基準電圧の変動率は更に約７０（５０）％に改善される。
【００５３】
前記図１乃至図５に示す実施例のスタートアップ回路では、ＶＤＤ・ＧＮＤ間に１つのＰＭＯＳＦＥＴ：Ｐ７と、２つ又は３つのＮＭＯＳＦＥＴ：Ｎ９，Ｎ１０、又はＮ１１を直列接続した例を示し、ＧＮＤ側から２つ目のＮＭＯＳＦＥＴ：Ｎ１０のドレインと、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートを接続した。しかし、回路特性に応じてドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５を動作させるために、ＶＤＤ・ＧＮＤ間にｎ段（但し、ｎ≦ＶＤＤ／ＶＴ）のＮＭＯＳＦＥＴを直列接続して、それらのＮＭＯＳＦＥＴのＧＮＤ側から所望の段目のドレインとドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートを接続することも可能である。
【００５４】
又、図４に示す実施例では、別のもう１段のドライブ回路９を設置して、任意に選択した一のドライブ用ＭＯＳＦＥＴのドレインから図１乃至図３に示す実施例の電源電圧ＶＤＤに相当する回路へ電源電圧の供給を行った。しかし、この場合には、別のドライブ回路の追加による消費電力の増加が考えられる。そこで、図５に示す実施例では、１段のドライブ回路８から、ドレイン・ソース間の電圧補正用ＮＭＯＳＦＥＴ：Ｎ５及びスタートアップ用ＮＭＯＳＦＥＴ：Ｎ６，Ｎ７へのゲート電圧供給と、カレントミラー回路４への電源電圧供給を行い、図４に示す実施例と同様の効果が得られることとなった。
【００５５】
図１０乃至図１２に本発明の別のサンプル回路を示す。これらは、前記図１、図４或いは図５と等しい構成要素を具備するものであるが、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートが、基準電圧ＶＲＥＦの出力端子に接続されている点でそれぞれ異なるものである。尚、図１０乃至図１２では、スタートアップ用ＮＭＯＳＦＥＴ：Ｎ６やＮ７を稼働させるドライブ回路を、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートが接続された図１及び図４のドライブ回路５と区別してドライブ回路１０と記すと共に、図５におけるドライブ回路８と区別してドライブ回路１１と記してある。また、図１０乃至図１２のサンプル回路では、第三の電流経路３にｐｎ接合ダイオード：Ｄ１を用いているが、図２や図３に例示した様に、当該ｐｎ接合ダイオード：Ｄ１にかえて、ダイオード接続したＮＭＯＳＦＥＴ：Ｎ８を用いることが出来ることは言うまでもない。
【００５６】
上記図１０及び図１１のサンプル回路で得られる基準電圧ＶＲＥＦのＶＤＤ＝３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖでの温度依存性データを図１３に示すと共に、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートを基準電圧ＶＲＥＦの出力端子に接続する回路構成の効果を検討する。Ｔ＝−６０℃〜１００℃の範囲におけるＶＢＲの変動率は、図１０のサンプル回路では図１３（イ）の如く約０．０５％（変動値：約０．６ｍＶ）という結果が得られ、図１１のサンプル回路では図１３（ロ）の如く約０．０３％（変動値：約０．４ｍＶ）という結果が得られた。これは、図１のサンプル回路での結果（図６（イ）参照）である約０．６％に比べて、１／１０以下の変動率ΔＶＢＲが得られることとなり、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ５のゲートを基準電圧ＶＲＥＦの出力端子に接続する回路構成の有効さを端的に証明していると言える。
【００５７】
上記図１乃至図５、並びに図１０乃至図１２に示すサンプル回路では、基準電圧ＶＲＥＦの引出点とＧＮＤとの間に、電源ＶＤＤ側からｐｎ接合ダイオードＤ１，ＮＭＯＳＦＥＴ：Ｎ４の順に、又はダイオード接続のＮＭＯＳＦＥＴ：Ｎ８，ＮＭＯＳＦＥＴ：Ｎ４の順に接続したが、この順番は入れ替ることも可能である。本実施例ではｎウェルＣＭＯＳプロセスを用いたために、ｎウェル内に形成したｐｎ接合ダイオードＤ１のダイオード電流が寄生バイポーラ効果によって基板に漏れる場合があるので、別チップ上に形成したｐｎ接合ダイオードＤ１を用いたが、トリプル・ウェル構造のＣＭＯＳプロセス等を用いれば、この制約はなく、１チップで実現できる。
【００５８】
一方、しきい値電圧基準電圧ＶＴＲによる基準電圧発生回路の場合には、ｎウェルＣＭＯＳプロセスでは、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ８のソースがＩ３・Ｒ４（但し、Ｒ４はＮＭＯＳＦＥＴ：Ｎ４の等価抵抗値）の電圧分だけ上昇するので、その基板バイアス電圧によるＶＴ０上昇分だけしきい値電圧基準電圧ＶＴＲが上昇することとなる。しかし、トリプル・ウェル構造のＣＭＯＳプロセス等を用いれば、ＮＭＯＳＦＥＴ：Ｎ８の基板とソースを共通接続できるので、この基板バイアス電圧によるＶＴ０の変化は生じない。又、用いるＣＭＯＳプロセスによってはＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを全て入れ替えた回路構成を採る事も可能である。尚、ｐｎ接合ダイオードＤ１の代わりにバイポーラ・トランジスタを用いることもできることは言うまでもない。
【図面の簡単な説明】
【００５９】
【図１】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図２】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図３】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図４】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図５】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図６】（イ）（ロ）  第二、第三の電流経路の電流を決定する抵抗素子に換えて温度補償用ＮＭＯＳＦＥＴを用いた場合と、従来通り抵抗素子を用いた場合について、電圧変動による影響を含めた基準電圧ＶＲＥＦ（ＶＢＲ）の温度特性を示したグラフである。
【図７】（イ）（ロ）  第二、第三の電流経路の電流を決定する抵抗素子に換えて温度補償用ＮＭＯＳＦＥＴを用いた場合と、従来通り抵抗素子を用いた場合について、電圧変動による影響を含めた基準電圧ＶＲＥＦ（ＶＴＲ）の温度特性を示したグラフである。
【図８】第二、第三の電流経路の電流を決定する抵抗素子に換えて温度補償用ＮＭＯＳＦＥＴを用いた場合と、従来通り抵抗素子を用いた場合について、電圧変動による影響を含めた基準電圧ＶＲＥＦ（ＶＢＲ及びＶＴＲ）の温度特性を変動幅を以て示したグラフである。
【図９】従来のＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図１０】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図１１】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図１２】本発明によるＭＯＳ型基準電圧発生回路の一例を示す回路図である。
【図１３】（イ）（ロ）  前記図１０並びに図１１に示すＭＯＳ型基準電圧発生回路の電圧変動による影響を含めた基準電圧ＶＲＥＦ（ＶＢＲ）の温度特性を示したグラフである。
【符号の説明】
【００６０】
１  第一の電流経路
２  第二の電流経路
３  第三の電流経路
４  カレントミラー回路
５  ドライブ回路
６  スタートアップ回路
７  基板バイアス可変回路
８  ドライブ回路
９  ドライブ回路
１０  ドライブ回路
１１  ドライブ回路
【図１】
2006196022.tif 000015
【図２】
2006196022.tif 000016
【図３】
2006196022.tif 000017
【図４】
2006196022.tif 000018
【図５】
2006196022.tif 000019
【図６】
2006196022.tif 000020
【図７】
2006196022.tif 000021
【図８】
2006196022.tif 000022
【図９】
2006196022.tif 000023
【図１０】
2006196022.tif 000024
【図１１】
2006196022.tif 000025
【図１２】
2006196022.tif 000026
【図１３】
2006196022.tif 000027