(57)【要約】【課題】  シーケンサ３１に手を加えず、簡単な回路を追加することにより、ｂｕｓｙやＥＢＴが発生したときのＡＨＢバスと外部メモリバス間の動作の不一致を防止する。【解決手段】  バースト転送中にＣＰＵ１のビジー状態を検出するアーリーバースト検出部１４、検出信号に従ってＳＤＲＡＭ１に対するアドレスの状態を保持するアドレスフェーズ保持部１５、検出信号に従ってＣＰＵ１に対するレディ信号ＨＲＥＡＤＹを停止するレディ信号マスクＢＵ１６、検出信号が与えられたときにＳＤＲＡＭ２に対する書込制御信号の出力を停止するマスク部３３、ＳＤＲＡＭ２からのデータの読み出し動作中に検出信号が与えられたときに、ＣＰＵ１に対するデータの出力を停止する書込マスク情報部４３、検出信号が解除された後、アドレスフェーズ保持部１５に保持されたアドレスの状態に従ってデータ転送を再開するアクセス再開部１７を設ける。【選択図】      図１
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【特許請求の範囲】
【請求項１】
中央処理装置とダイナミック・ランダムアクセス・メモリとの間でデータの読み書きを制御するＤＲＡＭコントローラにおいて、
データのバースト転送中に前記中央処理装置からビジー状態を示す制御信号が与えられたときに検出信号を出力するビジー検出手段と、
前記検出信号が与えられたときに、前記中央処理装置に対して送受信可能の状態を通知するレディ信号の出力を停止するレディ信号マスク手段と、
前記ダイナミック・ランダムアクセス・メモリに対するデータの書き込み動作中に前記検出信号が与えられたときに、該ダイナミック・ランダムアクセス・メモリに対する書込制御信号の出力を停止する書込停止手段と、
前記ダイナミック・ランダムアクセス・メモリからのデータの読み出し動作中に前記検出信号が与えられたときに、前記中央処理装置に対するデータの出力を停止する読出停止手段と、
前記検出信号が与えられたときに、前記ダイナミック・ランダムアクセス・メモリに対するアドレスの状態を保持するアドレスフェーズ保持手段と、
前記検出信号が解除された後、前記アドレスフェーズ保持手段に保持された前記アドレスの状態に従って前記データの転送を再開するアクセス再開手段とを、
設けたことを特徴とするＤＲＡＭコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ(Dynamic Random Access Memory)コントローラ、特にＡＲＭ社提唱のＡＭＢＡ  ＡＨＢ(Advanced High-performance Bus：以下、「ＡＨＢバス」という）用のＤＲＡＭコントローラに関するものである。
【背景技術】
【０００２】
図２は、従来のＤＲＡＭコントローラの概略の構成図である。
このＤＲＡＭコントローラは、ＡＨＢバスを有するＣＰＵ(Central Processing Unit）１とＳＤＲＡＭ（Synchronous ＤＲＡＭ）２の間のアクセス制御を行うものである。ＣＰＵ１とＤＲＡＭコントローラの間がＡＨＢバスで接続され、このＤＲＡＭコントローラとＳＤＲＡＭ２の間が外部メモリバスで接続されている。
【０００３】
ＡＨＢバスは、ＣＰＵ側から出力される３２ビットのアドレス信号ＨＡＤＤＲ、２ビットのトランスファ信号ＨＴＲＡＮＳ、３ビットのバースト信号ＨＢＵＲＳＴ、書込制御信号ＨＷＲＩＴＥ及びクロック信号ＨＣＬＫと、ＣＰＵ側が入力するレディ信号ＨＲＥＡＤＹ及び応答信号ＨＲＥＳＰの制御信号と、各３２ビットの書込データＨＷＤＡＴＡ及び読出データＨＲＤＡＴＡのデータ信号を転送する信号線で構成されている。
【０００４】
この内、トランスファ信号ＨＴＲＡＮＳは、最初の転送（ｎＳＥＱ）、続きの転送（ＳＥＱ）、ビジー状態（ＢＵＳＹ）、及び無効転送（ＩＤＬＥ）の４つの転送状態を通知するものである。また、バースト信号ＨＢＵＲＳＴは、転送の回数を示すものである。
【０００５】
ＤＲＡＭコントローラは、大きく分けてアドレス制御部１０、アドレス生成部２０、メモリ制御部３０及びデータ転送部４０で構成されている。
【０００６】
アドレス制御部１０は、ＣＰＵ１から与えられる転送制御信号を保持する転送信号保持部１１、ＣＰＵ１へレディ信号ＨＲＥＡＤＹを出力するレディ信号出力部１２及び応答信号ＨＲＥＳＰを出力する応答信号出力部１３を有している。アドレス生成部２０は、ＣＰＵ１から与えられるアドレス信号ＨＡＤＤＲから、それぞれロウアドレスとカラムアドレスを生成して、ＳＤＲＡＭ２へ与える時分割多重化したアドレス信号ＸＡを生成するもので、ロウアドレス生成部２１とカラムアドレス生成部２２を有している。
【０００７】
メモリ制御部３０は、状態に応じてＳＤＲＡＭ２に対する各種の制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫ等を生成して出力するもので、シーケンサ３１と端子制御部３２を有している。また、データ転送部４０は、ＣＰＵ１側の書込データＨＷＤＡＴＡ及び読出データＨＲＤＡＴＡと、ＳＤＲＡＭ２側の双方向データＸＤとの間での転送を制御するための書込レジスタ４１と読出レジスタ４２を有している。
【０００８】
図３は、図２のバースト転送中の動作波形図である。
図２におけるＡＨＢバスのアドレス信号ＨＡＤＤＲがＳＤＲＡＭ２のアドレス空間を指し、トランスファ信号ＨＴＲＡＮＳがｎＳＥＱで、レディ信号ＨＲＥＡＤＹが“Ｈ”の場合、アドレス制御部１０は、メモリ制御部３０に対してメモリ要求を出力する。メモリ制御部３０は、そのメモリ要求を受け、シーケンサ３１を起動し、各状態に応じて制御信号によって、外部メモリバスを介してＳＤＲＡＭ２を制御し、データの受け渡しを行う。
【０００９】
図３に示すように、ＷＲＡＰ４のバーストリード転送なら、ＳＲＥＤサイクルが４回発生し、ＳＤＲＡＭ２から外部メモリバスを通して、データを４回読み出し、ＡＨＢバスへ転送する。
【００１０】
【特許文献１】特開２０００−２９８６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記ＤＲＡＭコントローラでは、ビジートランスファ(Busy Transfer、以下、「ｂｕｓｙ」という）や、アーリーバーストターミネーション(Early Burst Termination、以下、「ＥＢＴ」という）に対応できないという問題があった。
【００１２】
図４は、図２のｂｕｓｙ時のバーストリード転送の動作波形図で、１０サイクル目に発生したｂｕｓｙの影響で、本来、転送待ち状態なのであるが、ＡＨＢバスへの読出データＨＲＤＡＴＡが転送し続けられる。この結果、ＡＨＢバス上に期待するアドレスのデータとは違うデータが出力される。
【００１３】
これは、バースト転送であることを示すコマンドをＳＤＲＡＭ２へ出力し、その後ＳＤＲＡＭ２はデータ転送を続ける動作中に、ＡＨＢバスはｂｕｓｙのために停止状態またはＥＢＴが発生してＤＲＡＭ領域以外をアクセスするという、ＡＨＢバスと外部メモリバス間の動作の不一致が発生するためである。
【００１４】
このような状態の発生を防止するためには、ＡＨＢバスのトランスファ信号ＨＴＲＡＮＳを監視し、ＳＤＲＡＭ２のクロックを停止させることによってＳＤＲＡＭ２の動作を停止させる方法もあるが、その場合は、次のような問題があった。
（ａ）  シーケンサ３１が複雑化し、検証パターンが多数必要になる。
（ｂ）  シーケンサ３１が複雑化し、回路が増加する。
（ｃ）  シーケンサ３１が複雑化し、速度が低下するおそれがある。
（ｄ）  トランスファ信号ＨＴＲＡＮＳ監視のため、ＡＨＢバスのサイクル数が増加するおそれがある。
【００１５】
本発明は、シーケンサ３１に手を加えず、簡単な回路を追加することにより、ｂｕｓｙやＥＢＴが発生したときにＡＨＢバスと外部メモリバス間の動作の不一致を防止することを目的としている。
【課題を解決するための手段】
【００１６】
本発明は、ＣＰＵとＤＲＡＭとの間でデータの読み書きを制御するＤＲＡＭコントローラにおいて、データのバースト転送中に前記ＣＰＵからビジー状態を示す制御信号が与えられたときに検出信号を出力するビジー検出手段と、前記検出信号が与えられたときに、前記ＣＰＵに対して送受信可能の状態を通知するレディ信号の出力を停止するレディ信号マスク手段と、前記ＤＲＡＭに対するデータの書き込み動作中に前記検出信号が与えられたときに、該ＤＲＡＭに対する書込制御信号の出力を停止する書込停止手段と、前記ＤＲＡＭからのデータの読み出し動作中に前記検出信号が与えられたときに、前記ＣＰＵに対するデータの出力を停止する読出停止手段と、前記検出信号が与えられたときに、前記ＤＲＡＭに対するアドレスの状態を保持するアドレスフェーズ保持手段と、前記検出信号が解除された後、前記アドレスフェーズ保持手段に保持された前記アドレスの状態に従って前記データの転送を再開するアクセス再開手段とを設けたことを特徴としている。
【発明の効果】
【００１７】
本発明では、ＣＰＵのビジー状態を検出するビジー検出手段と、ビジー状態が検出されたときにＤＲＡＭに対するアドレスの状態を保持するアドレスフェーズ保持手段を有している。これにより、ビジー状態が解除された後、アクセス再開手段によって引き続いてデータ転送を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
従来のｂｕｓｙやＥＢＴに非対応のシーケンサを備えたＤＲＡＭコントローラに、ビジー検出手段、アドレスフェーズ保持手段、アクセス再開手段、レディ信号マスク手段、書込停止手段、読出停止手段等を付加する。これにより、シーケンサ機能を変更すること無く、ｂｕｓｙやＥＢＴに対応させることが可能になる。
【実施例１】
【００１９】
図１は、本発明の実施例を示すＤＲＡＭコントローラの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２０】
このＤＲＡＭコントローラは、図２と同様に、ＡＨＢバスを有するＣＰＵ１とＳＤＲＡＭ２の間のアクセス制御を行うものである。ＣＰＵ１とＤＲＡＭコントローラの間がＡＨＢバスで接続され、このＤＲＡＭコントローラとＳＤＲＡＭ２の間がこのＳＤＲＡＭ２に対応した外部メモリバスで接続されている。
【００２１】
このＤＲＡＭコントローラは、大きく分けてアドレス制御部１０Ａ、アドレス生成部２０、メモリ制御部３０Ａ及びデータ転送部４０Ａで構成されている。
【００２２】
アドレス制御部１０Ａは、ＣＰＵ１から与えられる転送制御信号を保持する転送信号保持部１１、ＣＰＵ１へレディ信号ＨＲＥＡＤＹを出力するレディ信号出力部１２及び応答信号ＨＲＥＳＰを出力する応答信号出力部１３に加えて、ｂｕｓｙやＥＢＴを検出するためのビジー検出手段（例えば、アーリーバースト検出部）１４、取り込んだアドレスフェーズを保持するアドレスフェーズ保持手段（例えば、アドレスフェーズ保持部）１５、レディ信号ＨＲＥＡＤＹの出力を停止するためのレディ信号マスク手段（例えば、レディ信号マスク部）１６、及びｂｕｓｙ解除後にデータ転送のアクセスを再開するためのアクセス再開手段（例えば、アクセス再開部）１７が設けられている。
【００２３】
アドレス生成部２０は、図２と同様に、ＣＰＵ１から与えられるアドレス信号ＨＡＤＤＲから、それぞれロウアドレスとカラムアドレスを生成して、ＳＤＲＡＭ２へ与える時分割多重化したアドレス信号ＸＡを生成するもので、ロウアドレス生成部２１とカラムアドレス生成部２２を有している。
【００２４】
メモリ制御部３０Ａは、状態に応じてＳＤＲＡＭ２に対する各種の制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫ，ＤＱＭ等を生成して出力するもので、シーケンサ３１と端子制御部３２に加えて、ｂｕｓｙやＥＢＴ時にマスク情報に従ってＳＤＲＡＭ２に対する制御信号ＤＱＭ，ＣＡＳを停止する書込停止手段（例えば、マスク部）３３が設けられている。
【００２５】
また、データ転送部４０Ａは、ＣＰＵ１側の書込データＨＷＤＡＴＡ及び読出データＨＲＤＡＴＡと、ＳＤＲＡＭ２側の双方向データＸＤとの間での転送を制御するための書込レジスタ４１と読出レジスタ４２に加えて、ｂｕｓｙやＥＢＴ時に書き込み用のマスク情報を生成すると共に、読出データＨＲＤＡＴＡの出力を停止する読出停止手段（例えば、書込マスク情報部）４３が設けられている。
【００２６】
図５は、図１中のアドレス制御部１０Ａにおける追加部分の回路図である。
アーリーバースト検出部１４は、信号ｈｓｉｚｅｘ［１］とｈｂｕｒｓｔｘ［２：０］が入力される判定部１４ａを有している。判定部１４ａは、シングル転送の場合に“Ｌ”を出力し、それ以外の場合には“Ｈ”を出力するものである。判定部１４ａの出力側は、３入力のＡＮＤゲート１４ｂの第１の入力側に接続され、このＡＮＤゲート１４ｂの第２及び第３の入力側には、バーストの最後の転送を示す信号ｈｆｎｓｈｐｌｓｅ，ｈｔｒａｎｓｘ［１］がそれぞれ与えられている。
【００２７】
更に、トランスファ信号ＨＴＲＡＮＳ［１：０］はＮＡＮＤゲート１４ｃに与えられ、このＮＡＮＤゲート１４ｃの出力側はＡＮＤゲート１４ｄの第１の入力側に接続されている。ＡＮＤゲート１４ｄの第２の入力側にはレディ信号ＨＲＥＡＤＹが与えられるようになっている。そして、ＡＮＤゲート１４ｂ，１４ｄの出力信号がＡＮＤゲート１４ｅで論理積を取られ、検出信号ｅｂｔｄｅｔｅｃｔとして出力されるようになっている。
【００２８】
アドレスフェーズ保持部１５は、セットリセット型のフリップフロップ（以下、「ＦＦ」という）１５ａを有しており、このＦＦ１５ａのセット端子Ｓに検出信号ｅｂｔｄｅｔｅｃｔが与えられるようになっている。ＦＦ１５ａのリセット端子Ｒには信号ｈｆｎｓｐｌｓｅが与えられ、このＦＦ１５ａの出力側からマスク信号ｈｒｅａｄｙｍｓｋが出力されるようになっている。
【００２９】
更に、アドレスフェーズ保持部１５は、トランスファ信号ＨＴＲＡＮＳが与えられるＦＦ１５ｂを有し、このＦＦ１５ｂの出力側がセレクタ１５ｃの第１の入力側に接続されている。セレクタ１５ｃの出力側は、ＦＦ１５ｄの入力側と、セレクタ１５ｅ，１５ｇの第１の入力側に接続されている。ＦＦ１５ｄの出力側は、セレクタ１５ｃの第２の入力側に接続されている。セレクタ１５ｅの出力側はＦＦ１５ｆの入力側に接続され、このＦＦ１５ｆの出力側がセレクタ１５ｅ，１５ｇの第２の入力側に接続されている。セレクタ１５ｇの出力側は、セレクタ１５ｈの第１の入力側に接続され、このセレクタ１５ｈの第２の入力側には固定値２ｂ１０（２進数の“１０”）が与えられている。そして、セレクタ１５ｈから出力される信号ｈｔｒａｎｓｘは、メモリ制御部３０Ａに与えられるようになっている。
【００３０】
セレクタ１５ｃには信号ｈｒｅａｄｙｉｆｆが、セレクタ１５ｅ，１５ｇにはマスク信号ｈｅａｄｙｍｓｋが、それぞれ選択信号として与えられている。また、セレクタ１５ｈの選択信号には、後述する信号ｓｎｇｌｅｓｌｃｔが与えられている。
【００３１】
レディ信号マスク部１６は、アーリーバースト検出部１４から出力される検出信号ｅｂｔｄｅｔｅｃｔとアドレスフェーズ保持部１６から出力されるマスク信号ｈｒｅａｄｙｍｓｋが与えられるＯＲゲート１６ａを有しており、このＯＲゲート１６ａの出力側が、マスク回路であるＡＮＤゲート１６ｂの第１の入力側に接続されている。ＡＮＤゲート１６ｂの第２の入力側には、信号ｈｒｅａｄｙｏｍｃが与えられている。ＡＮＤゲート１６ｂの出力側は、その他のレディ信号を作成する信号ｉｄｌｅｒｅｓｐ，ｓｅｒｒ，ｅｅｒｒと共にＯＲゲート１６ｃに与えられるようになっている。ＯＲゲート１６ｃの出力側はＦＦ１６ｄに接続され、このＦＦ１６ｃからレディ信号ＨＲＥＡＤＹが出力されるようになっている。
【００３２】
アクセス再開部１７は、アーリーバースト検出部１４の判定部１４ａから出力される信号ｂｕｒｓｔｅｘｅｃと、ＡＮＤゲート１４ｅから出力される検出信号ｅｂｔｄｅｔｅｃｔが入力される判定部１７ａを有している。判定部１７ａは、信号ｂｕｒｓｔｅｘｅｃが“Ｈ”の期間中に、検出信号ｅｂｔｄｅｔｅｃｔが“Ｈ”になると、“Ｈ”を出力するものである。判定部１７ａの出力信号は、セレクタ１７ｂの第１の入力側に与えられ、このセレクタ１７ｂの第２の入力側には、固定値１´ｂ０（２進数の“０”）が与えられている。セレクタ１７ｂの選択信号にはマスク信号ｈｒｄｙｍｓｋが与えられ、このセレクタ１７ｂの出力側から信号ｓｎｇｌｅｓｌｃｔが出力され、アドレスフェーズ保持部１５のセレクタ１５ｈに与えられるようになっている。
【００３３】
図６は、図１中の書込マスク情報部４３の回路図である。
マスク信号ｈｒｄｙｍｓｋとバーストの最後のトランスファを示す信号ｈｆｎｓｈｐｌｓｅは、論理和を取ってバイト毎のＦＦに入力される。各ＦＦの出力信号はそれぞれバイト毎のセレクタ（ＳＥＬ０〜３）に入力され、これらのセレクタ（ＳＥＬ３〜０）の出力信号は、ＦＦ（ＴＡＧ０〜３）とＯＲゲートに与えられる。各ＦＦ（ＴＡＧ０〜３）の出力側は、セレクタ（ＳＥＬ３〜０）のもう一方の入力側に接続される。そして、ＯＲゲートからは、マスク信号ｄｑｍｃａｓｍｓｋが出力される。
【００３４】
図７は、図１中のメモリ制御部３０Ａのマスク論理図である。
図６中のＯＲゲートから出力されたマスク信号ｄｑｍｃａｓｍｓｋは、ＡＮＤゲート３３ａによってＳＤＲＡＭでないことを示す信号ａｒｃｈと論理積がとられ、マスク回路であるＡＮＤゲート３３ｂの入力側に与えられる。
【００３５】
図８は、図１中のデータ転送部４０Ａの出力マスク論理図である。
検出信号ｅｂｔｄｅｔｅｃｔとマスク信号ｈｒｄｙｍｓｋは、ＯＲゲート４３ａで論理和がとられ、マスク回路であるＡＮＤゲート４３ｂの入力側に与えられる。
【００３６】
次に、動作を説明する。
図９は、バーストリード転送中にｂｕｓｙが存在する場合の信号波形図である。
【００３７】
信号ｈｆｎｓｐｕｌｓｅ，ｈｒｅａｄｙｏｍｃは、メモリ制御部３０Ａからの出力信号で、信号ｈｆｎｓｐｕｌｓｅはバースト転送終了を示し、信号ｈｒｅａｄｙｏｍｃはＡＨＢバスへのレディ信号ＨＲＥＡＤＹの出力値を示している。
【００３８】
１０サイクル目で発生したｂｕｓｙにより、アーリーバースト検出部１４から出力される検出信号ｅｂｔｄｅｔｅｃｔがアサートする。レディ信号マスク部１６では、検出信号ｅｂｔｄｅｔｅｃｔのアサートにより、次のクロックでマスク信号ｈｒｄｙｍｓｋをアサートし、信号ｈｒｅａｄｙｏｍｃとマスク信号〜ｈｒｄｙｍｓｋの論理積を取り、レディ信号ＨＲＥＡＤＹがネゲートされ、ＡＨＢバス上に出力される。レディ信号ＨＲＥＡＤＹがネゲートされると、アドレス信号ＨＡＤＤＲは変化しなくなる。
【００３９】
信号ｈｆｎｓｈｐｕｌｓｅがアサートすると、検出信号ｅｂｔｄｅｔｅｃｔはネゲートし、この信号ｈｆｎｓｈｐｕｌｓｅがアサートされた次のクロックで、マスク信号ｈｒｄｍｓｋをネゲートする。メモリ制御部３０Ａから出力される信号ｈｒｅａｄｙｏｍｃは、転送終了サイクルなので、レディ信号ＨＲＥＡＤＹはネゲートされたままで、ＡＤＤＲ２で示されるデータの転送待ち状態で停止する。
【００４０】
信号ｓｎｇｌｅｓｌｃｔは、レディ信号マスク部１６で生成されたマスク信号ｈｒｄｙｍｓｋと、ｂｕｓｙ後のアクセス再開部１７の状態で生成される。
【００４１】
バースト動作中にｂｕｓｙが入力されると、アイドル状態から動作状態に移る。その後、ＳＥＱが入力されると、信号ｓｎｇｌｅｓｌｃｔをアサートし、ＳＲＣＤへ移る。
【００４２】
信号ｓｎｇｌｅｓｌｃｔがアサートされると、アドレスフェーズ保持部１５内のトランスファ信号ＨＴＲＡＮＳをｎＳＥＱへ、バースト信号ＨＢＵＲＳＴをＳＩＮＧＬＥへ変えて出力するため、ＡＤＤ２とｎＳＥＱにてメモリ要求を発生させ、通常のシングル転送を行う。シングル転送終了時、レディ信号ＨＲＥＡＤＹをアサートし、転送サイクルを終了する。
【００４３】
１０サイクル目のトランスファ信号ＨＴＲＡＮＳがアイドルの場合は、上記の状態はＳＮＯＴから変化しないため、信号ｓｎｇｌｅｓｌｃｔをアサートせず、転送サイクルを終了する。
【００４４】
図１０は、バーストライト転送中にｂｕｓｙが存在する場合の信号波形であるが、図９のバーストリード転送と同様に、４サイクル目で発生したｂｕｓｙにより、検出信号ｅｂｔｄｅｔｅｃｔがアサートし、リード時と同様の動作が行われる。ＤＱＭは、マスク信号ｈｒｄｙｍｓｋによってマスクされた値となるので、ｂｕｓｙ移行のライトは実際には行われない。
【００４５】
このように、本実施例のＤＲＡＭコントローラは、ｂｕｓｙ／ＥＢＴを検出するアーリーバースト検出部１４と、検出信号に従ってアドレスの状態を保持するアドレスフェーズ保持部１５を有している。これにより、ｂｕｓｙ／ＥＢＴ発生までのデータを有効とし、ｂｕｓｙ／ＥＢＴ発生後のデータを無効として、バースト長に従った数の転送を一度行い、ｂｕｓｙ後は引き続いてシングル転送でのデータを行うようにしている。これにより、ｂｕｓｙ／ＥＢＴが発生しないバースト転送での転送遅延を発生させることなく、ｂｕｓｙ／ＥＢＴに対応した正常なデータ転送を行うことが可能になる。
【００４６】
更に、メモリ制御部３０Ａのシーケンサ３１は、機能を変更せずに従来通りのものを使用することができるので、検証が容易で、回路面積が小さく、速度低下を起こさないという利点がある。
【００４７】
なお、本発明はこの実施例に限定されず、次のような種々の変形が可能である。
（１）  対象とするＤＲＡＭはＳＤＲＡＭに限定されない。
（２）  図５〜図８の回路図は一例であり、これに限定されるものではない。
（３）  対象とするＣＰＵ１側のバスは、ＡＨＢバスに限定されない。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例を示すＤＲＡＭコントローラの概略の構成図である。
【図２】従来のＤＲＡＭコントローラの概略の構成図である。
【図３】図２のバースト転送中の動作波形図である。
【図４】図２のｂｕｓｙ時のバーストリード転送の動作波形図である。
【図５】図１中のアドレス制御部１０Ａにおける追加部分の回路図である。
【図６】図１中の書込マスク情報部４３の回路図である。
【図７】図１中のメモリ制御部３０Ａのマスク論理図である。
【図８】図１中のデータ転送部４０Ａの出力マスク論理図である。
【図９】バーストリード転送中にｂｕｓｙが存在する場合の信号波形図である。
【図１０】バーストライト転送中にｂｕｓｙが存在する場合の信号波形図である。
【符号の説明】
【００４９】
１    ＣＰＵ
２    ＳＤＲＡＭ
１０Ａ    アドレス制御部
１１    転送制御信号保持部
１２    レディ信号出力部
１４    アーリーバースト検出部
１５    アドレスフェーズ保持部
１６    レディ信号マスク部
１７    アクセス再開部
２０    アドレス生成部
３０Ａ    メモリ制御部
３１    シーケンサ
３２    マスク部
４０Ａ    データ転送部
４３    書込マスク情報部
【図１】
2006154897.tif 000003
【図２】
2006154897.tif 000004
【図３】
2006154897.tif 000005
【図４】
2006154897.tif 000006
【図５】
2006154897.tif 000007
【図６】
2006154897.tif 000008
【図７】
2006154897.tif 000009
【図８】
2006154897.tif 000010
【図９】
2006154897.tif 000011
【図１０】
2006154897.tif 000012