(57)【要約】【課題】  基板の種類に依存しない、高解像度な表示装置を提供する。【解決手段】  画素電極１１４と画素電極１１４を制御するための薄膜トランジスタとの組がマトリクス状に複数設けられた表示装置において、薄膜トランジスタに薄膜トランジスタのゲート電極１０６よりもパターン面積の広い活性層１０９が設けられ、活性層１０９に対してゲート電極１０６が形成された側に、活性層１０９の形成領域のうち少なくともゲート電極１０６とパターンが重ならない部位に絶縁層を介して、薄膜トランジスタのソース電極１１１およびドレイン電極１１２間に流れる電流を制御するための、ゲート電極１０６と異なる制御電極１００が設けられた構成である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
画素電極と該画素電極を制御するための薄膜トランジスタとの組がマトリクス状に複数設けられた表示装置において、
前記薄膜トランジスタに該薄膜トランジスタのゲート電極よりもパターン面積の広い活性層が設けられ、
前記活性層に対して前記ゲート電極が形成された側に、該活性層の形成領域のうち少なくとも該ゲート電極とパターンが重ならない部位に絶縁層を介して、前記薄膜トランジスタのソース電極およびドレイン電極間に流れる電流を制御するための、前記ゲート電極と異なる制御電極が設けられたことを特徴とする表示装置。
【請求項２】
前記制御電極は非導電性の基板上に設けられた導電性層であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記非導電性の基板はプラスチックであることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記制御電極は導電性を有する基板であることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記ソース電極に接続された情報信号線と前記ゲート電極に接続された走査信号線が格子状に設けられ、
前記情報信号線を駆動するソース線駆動回路と、
前記走査線信号線を駆動し、かつ前記制御電極に印加する電位を制御するゲート線駆動回路と、
を有する請求項１から４のいずれか１項に記載の表示装置。
【請求項６】
前記制御電極に印加される電位は、前記ゲート線駆動回路の基準電位と同等であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記制御電極に印加される電位は、前記薄膜トランジスタの閾値電圧よりも低い電圧であることを特徴とする請求項５に記載の表示装置。
【請求項８】
前記閾値電圧よりも低い電圧は、前記薄膜トランジスタをオフさせるための電圧であることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記制御電極に印加される電位は、
前記複数の画素電極の全てをリセット状態にするための、前記薄膜トランジスタの閾値電圧以上の電圧であることを特徴とする請求項５に記載の表示装置。
【請求項１０】
少なくとも前記画素電極および前記薄膜トランジスタの組が複数設けられたアレイ基板と、
前記アレイ基板に対向して配置された透明基板と、
前記アレイ基板および前記透明基板間に設けられた光学変調素子と、
を有することを特徴とする請求項５から９のいずれか１項に記載の表示装置。
【請求項１１】
少なくとも前記画素電極および前記薄膜トランジスタの組が複数設けられたアレイ基板と、
前記アレイ基板に対向して配置された透明基板と、
前記アレイ基板および前記透明基板からなる一対の基板を所定の距離に保つために前記画素電極に対応して配置された一対の隔壁と、
前記隔壁毎に設けられた電極と、
前記一対の基板および前記一対の隔壁が仕切る空間に封入された流体と、
前記流体内に分散する電気泳動粒子と、
を有することを特徴とする請求項５から９のいずれか１項に記載の表示装置。
【請求項１２】
請求項１から４のいずれか１項に記載の表示装置を駆動させるための方法であって、
前記表示装置の薄膜トランジスタを駆動させるための回路の基準電位と同等の電位を前記制御電極に印加することを特徴とする表示装置の駆動方法。
【請求項１３】
請求項１から４のいずれか１項に記載の表示装置を駆動させるための方法であって、
前記薄膜トランジスタの閾値電圧よりも低い電圧を前記制御電極に印加することを特徴とする表示装置の駆動方法。
【請求項１４】
前記閾値電圧よりも低い電圧は、前記薄膜トランジスタをオフさせるための電圧であることを特徴とする請求項１３に記載の表示装置の駆動方法。
【請求項１５】
請求項１から４のいずれか１項に記載の表示装置を駆動させるための方法であって、
前記複数の画素電極の全てをリセット状態にする際、前記薄膜トランジスタの閾値電圧以上の電圧を前記制御電極に印加することを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
情報機器の発達に伴い、低消費電力、かつ薄型の表示装置のニーズが増しており、これらニーズに合わせた表示装置の研究、開発が盛んに行われている。特に、ウエアラブルＰＣや電子手帳等はその用途から屋外で使用されることが多く、省電力、かつ省スペースであることが望まれる。表示装置の一種に液晶表示装置がある。
【０００３】
液晶表示装置に用いられる複数の種類の液晶のうち、その多くは電源が切れても表示状態を維持する性質、いわゆるメモリー性を備えていない。そのため、表示期間中は液晶に対して電圧を印加し続ける必要がある。一方で、メモリー性を有する液晶においては、ウエアラブルＰＣのように様々な環境における使用を想定した場合の信頼性を確保することが難しく、近年ようやく実用化されてきたが、少なからず問題を抱えている。
【０００４】
ここで、メモリー性を有する、薄型軽量ディスプレイ方式の一つとして、Ｈａｒｏｌｄ Ｄ． Ｌｅｅｓ等により提案された電気泳動表示装置について簡単に説明する（特許文献１参照）。特許文献１に開示された電気泳動表示装置は、所定間隙を空けた状態に配置された一対の基板と、これらの基板の間に充填された絶縁性液体と、絶縁性液体に分散された多数の着色帯電泳動粒子と、それぞれの基板に沿うように各画素に配置された表示電極とを有する構成である。
【０００５】
この装置において、着色帯電泳動粒子は、正極性又は負極性に帯電されているため、表示電極に印加される電圧の極性に応じていずれかの表示電極に吸着される。例えば、上部電極に着色粒子が吸着され着色粒子が見える状態と、下部電極に着色粒子が吸着され絶縁性液の色が見える状態とを印加電圧によって制御することでさまざまな画像を表示することを可能とする。このタイプの装置を“上下移動型”と称している。
【０００６】
電気泳動表示装置の他の構成例が特許文献２に開示されている。この電気泳動表示装置について簡単に説明する。図７は従来の電気泳動表示装置の構成例を示す断面図である。
【０００７】
電気泳動表示装置には、画像を表示するための複数の画素部が設けられている。図７（ａ）に示すように、１つの画素部は、対向して配置された第１の基板３１および第２の基板３２と、この２枚の基板間を所定の距離に保つスペーサ基板３３と、これらの基板で仕切られる空間に封入された絶縁性流体３４および黒色の泳動粒子３５とを有する。また、図７（ａ）に示すように、第２の基板３２の下面に接して配置された第１の電極３６と、画素間遮蔽層となるスペーサ基板３３に沿って配置された第２の電極３７とを有する。第１の電極３６は、入射光を反射するために画素部の第２の基板３２の下面全体に配置され、第２の基板３２に接する面を除く領域が絶縁膜３８で覆われている。絶縁性液体３４には透明な物質を用いている。
【０００８】
上記構成の電気泳動表示装置の動作について説明する。泳動粒子３５と異なる極性の電圧を第１の電極３６に印加し、泳動粒子３５と同一の極性の電圧を第２の電極３７に印加すると、図７（ａ）に示すように、泳動粒子３５が第１の電極３６の上面を覆う。これにより画素部が黒く表示される。この状態から第１の電極３６および第２の電極３７の極性を反転させると、図７（ｂ）に示すように、泳動粒子３５が第２の電極３７に集まり、画素部が白く表示される。このようにして電極への印加電圧の極性・大きさを画素部毎に制御することにより、画像を表示することが可能となる。
【０００９】
また、上述したような電気泳動を用いた表示装置として、表示素子を駆動するために薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いたものがある。ＴＦＴをマトリクス状に配置したＴＦＴアクティブマトリクスアレイについて説明する。なお、以下では、ＴＦＴアクティブマトリクスアレイを単にＴＦＴアレイと称する。また、ＴＦＴは、チャネルが形成される活性層よりも下側にゲート電極が配置されるボトムゲート構造とする。
【００１０】
図８は画素形成領域の一構成例を示す断面図である。
【００１１】
画素形成領域には、ＴＦＴおよび画素電極が設けられている。図８に向かって左側にＴＦＴの形成領域の断面を示し、右側に画素電極形成領域の断面を示す。なお、ここでは主にＴＦＴの構成について説明するため、図８に画素電極を表示することを省略している。
【００１２】
図８の左側に示すＴＦＴは、ガラス基板１０上に形成されたゲート電極１２と、ゲート電極１２上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたアモルファス半導体層１５と、アモルファス半導体層１５上にオーミック接触層１９を介して形成されたソース電極１６およびドレイン電極１７とを有する構成である。そして、アモルファス半導体層１５の露出面を覆うチャネル保護膜１８がソース電極１６およびドレイン電極１７の上に形成されている。
【００１３】
また、図８の右側に示す画素電極形成領域には、ガラス基板１０上に補助容量（Ｃｓ）電極１３が設けられ、ゲート絶縁膜１４上にアモルファス半導体層１５、オーミック接触層１９およびドレイン電極１７が積層されている。ドレイン電極１７は図に示さない画素電極と電気的に接続されている。画素電極形成領域においては、アモルファス半導体層１５、オーミック層１９およびドレイン電極１７が同一パターンで形成されている。ドレイン電極１７に電圧が印加されるとこれら３つの層が同電位になる。そのため、アモルファス半導体層１５、オーミック接触層１９、ドレイン電極１７および画素電極（不図示）を上部電極とし、補助容量電極１３を下部電極とするキャパシタが構成される。
【００１４】
図９は図８に示した画素形成領域の一構成例を示すレイアウト図である。図の左右方向をＸ方向とし、上下方向をＹ方向とする。
【００１５】
ガラス基板１０上にゲート電極１２および補助容量電極１３のパターンが同一レイヤに形成されている。ゲート電極１２の上にはゲート絶縁膜を介してアモルファス半導体層１５ａのパターンが配置されている。図９に示すように、ＴＦＴ形成領域において、アモルファス半導体層１５ａのパターンはゲート電極１２に重なり、かつゲート電極１２よりも小さい。また、アモルファス半導体層１５ａの上にはオーミック接触層を介してソース電極１６ａおよびドレイン電極１７ａのパターンが同一レイヤに形成されている。ドレイン電極１７ａは、図９に示すように画素電極形成領域にまで伸び、補助容量電極１３上で方形状のパターンが形成されている。
【００１６】
なお、アモルファス半導体層１５ａは、図９に示す破線部以外に、ソース電極１６ａおよびドレイン電極１７ａと同一パターンに形成されている。また、図９には、隣接する画素のＴＦＴのアモルファス半導体層１５ｂ、ソース電極１６ｂおよびドレイン電極１７ｂが示されている。
【００１７】
ＴＦＴのソース電極１６ａ、１６ｂは他のＴＦＴと共有されるため、Ｙ方向のプラス側とマイナス側の両方に伸びている。ＴＦＴにおいて、ドレイン電極１７ａはソース電極１６ａからゲート長分Ｘ方向に離れて配置されている。
【００１８】
図９に示すＭａはアモルファス半導体層１５ａのＹ方向の位置ずれマージンを示し、Ｍｂはアモルファス半導体層１５ａのＸ方向の位置ずれマージンを示す。位置ずれマージンとは、リソグラフィ工程およびエッチング工程によるパターニングの誤差に対する許容値のことである。位置ずれマージンの範囲内であれば、ＴＦＴのチャネル形成領域の幅（Ｗ）および長さ（Ｌ）のサイズと比（Ｗ／Ｌ）が変わることがないため、ＴＦＴの電圧−電流特性が目標特性と同等になる。
【００１９】
図９に示したレイアウト図において、アモルファス半導体層１５ａのパターンがＸ方向のプラス側とマイナス側の両方に拡大した場合を考えてみる。アモルファス半導体層１５ａのパターンがＸ方向にゲート電極１２からはみ出しても、ＴＦＴの電圧−電流特性には影響を及ぼさない。
【００２０】
なお、隣接する画素のＴＦＴ間でアモルファス半導体層１５ａ、１５ｂが帯状に繋がってしまうと、ドレイン電極１７ａの電極電位はソース電極１６ｂの影響を受けることになる。そのため、アモルファス半導体層１５ａのパターンは画素間において分離されていることが望ましい。
【００２１】
次に、Ｍａに示すＹ方向の位置ずれに関して検討してみる。アモルファス半導体層１５ａの形成位置がＹ方向のプラス側またはマイナス側に位置ずれマージンを越えると、アモルファス半導体層１５ａのパターンがゲート電極１２からはみ出してしまう。これにより、ＴＦＴのチャネル形成領域の幅Ｗが小さくなる。その上、電流量をゲート電極１２により制御できない半導体領域がソース電極１６ａとドレイン電極１７ａとの間に設けられ、その影響によりＴＦＴの電圧−電流特性が目標特性とは異なってしまう。すなわち、基板間だけでなく基板内においてもＴＦＴの電圧−電流特性がばらつくことになり、その結果、表示装置の表示特性がばらつくことになる。そのため、Ｙ方向の位置ずれマージンＭａは、アモルファス半導体層１５ａを形成する際のリソグラフィ工程におけるフォトマスクとの位置合わせ精度や、製造プロセス中における基板の伸縮量などを加味した上で決定する必要がある。
【００２２】
一方、電気泳動を用いた表示装置として、従来実現し得なかった、薄くて、丈夫で、かつ紙のようなしなやかなディスプレイの開発が、近年、盛んに行われだしている。それに伴い、従来のガラス基板ではなく、薄い金属板やプラスチック上にＴＦＴアレイを形成することが考えられている。ステンレス（以下では、ＳＵＳ（Ｓｔｅｅｌ Ｕｓｅ Ｓｔａｉｎｌｅｓｓ）と表記する）基板上にＴＦＴアレイを形成するための技術の一例が特許文献３に開示されている。
【特許文献１】米国特許第３６１２７５８号明細書
【特許文献２】特開平９−２１１４９９号公報
【特許文献３】特開平９−１７９１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ＳＵＳの線膨張係数は、従来、基板に用いられてきたガラスよりも大きいので、ＳＵＳを基板として用いると、製造工程における熱履歴により基板サイズが大きく変動する。そのため、ＳＵＳやプラスチック上に高解像度のパターンのＴＦＴアレイを形成することは困難である。以下に、その問題点を具体的に説明する。
【００２４】
ＳＵＳ基板にはＳＵＳ４３０を用い、ガラス基板には線膨張係数（α）が３〜５×１０-6／Ｋの小さいものを用いるものとする。以下では、線膨張係数α＝３〜５×１０-6／Ｋのガラスを低αガラスと称する。ＳＵＳの線膨張係数は低αガラスよりも２倍以上の値であり、製造工程における熱履歴による基板サイズの変動が大きい。そのため、特にＴＦＴにおいては上述の位置ずれマージンを広く取る必要がある。その結果、画素サイズに対してＴＦＴ形成に必要な面積が広くなり、画素電極による保持容量の縮小や寄生容量の増大の問題が生じ、高解像度なディスプレイへの対応が困難になる。
【００２５】
また、基板材料としてガラスを用いる場合においても、画面サイズの大型化や、より高解像度なディスプレイを製造する際にはＳＵＳ基板の場合と同様の問題が生じる。以下に、その問題点を詳しく説明する。画面サイズを大型化する場合には、製造工程における基板サイズを大きくする必要がある。基板サイズが拡大すると、熱履歴による基板サイズの変動が大きくなり、上述の位置ずれマージンに対する基板伸縮の影響が大きくなる。そして、高解像度なディスプレイを製造する場合には、画素サイズが小さくなることで上述の位置ずれマージンを小さくする必要がある。
【００２６】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、基板の種類に依存しない、高解像度な表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明の表示装置は、画素電極と該画素電極を制御するための薄膜トランジスタとの組がマトリクス状に複数設けられた表示装置において、
前記薄膜トランジスタに該薄膜トランジスタのゲート電極よりもパターン面積の広い活性層が設けられ、
前記活性層に対して前記ゲート電極が形成された側に、該活性層の形成領域のうち少なくとも該ゲート電極とパターンが重ならない部位に絶縁層を介して、前記薄膜トランジスタのソース電極およびドレイン電極間に流れる電流を制御するための、前記ゲート電極と異なる制御電極が設けられた構成である。
【発明の効果】
【００２８】
本発明では、薄膜トランジスタの活性層とゲート電極のパターンの位置ずれマージンを拡大させても、ソース電極およびドレイン電極間に流れるリーク電流の増大を抑制でき、パターン変更による薄膜トランジスタへの影響が抑えられる。定性的にガラス材料より線膨張係数が大きい金属基板やプラスチック基板を用いても、パターン形成工程における位置ずれマージンが拡大するため、高解像度な表示装置を製造できる。また、ガラスを基板材料とすれば、画素サイズを従来よりも小さくすることが可能となり、解像度がより高くなる。
【発明を実施するための最良の形態】
【００２９】
本発明の表示装置は、ＴＦＴ形成領域のアモルファス半導体層のパターンをゲート電極よりも大きく形成するとともに、アモルファス半導体層においてゲート電極のパターンをはみ出した領域に電界をかけるための電極を設けたことを特徴とする。
（実施形態１）
本実施形態の電気泳動表示装置について説明する。はじめに、電気泳動表示装置のＴＦＴアレイ基板の構成について説明する。本実施形態では、基板に薄型金属板としてＳＵＳ基板を用いる。また、ＴＦＴをボトムゲート構造とする。
【００３０】
図１（ａ）はＴＦＴアレイ基板の断面を模式的に示す図であり、図１（ｂ）はＴＦＴアレイ基板の要部を示す平面模式図である。
【００３１】
図１（ｂ）に示すＴＦＴアレイ基板１０は、画素の配列が１０００行×４２００列で、解像度が１７０ｐｐｉ［ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ］のものである。図１（ｂ）に示すように、ＴＦＴアレイ基板１０は、ＴＦＴおよび画素電極１１４の組がマトリクス状に複数設けられたＴＦＴアレイと、ゲート線駆動回路１２５と、ソース線駆動回路１２６とを有する。ＴＦＴアレイには、ＴＦＴのゲート電極１０６の配線とソース電極１１１の配線とが格子状に配置されている。ゲート電極１０６の配線は、走査信号線であり、ゲート線駆動回路１２５に接続されている。ソース電極１１１の配線は、情報信号線であり、ソース線駆動回路１２６に接続されている。ＴＦＴおよび画素電極１１４の組では、ＴＦＴのドレイン電極１１２に画素電極１１４が接続されている。
【００３２】
本実施形態のＴＦＴアレイ基板１０は、ＳＵＳ基板１００に所定の電位を印加するための基板電位固定配線１２４を有する。基板電位固定配線１２４は、ゲート線駆動回路１２５と接続され、また、コンタクトホール１０２を介してＳＵＳ基板１００と接続されている。ＳＵＳ基板１００は、ゲート電極１０６とは別の、ソース電極１１１およびドレイン電極間に流れる電流を制御するための制御電極となる。
【００３３】
ゲート線駆動回路１２５は、ＴＦＴのゲート電極１０６に所定の電圧を印加してＴＦＴのオン・オフを制御する。本実施形態では、ＴＦＴをオンさせるときにゲート電極１０６に＋２０Ｖの電圧を印加し、ＴＦＴをオフさせるときにゲート電極１０６に−２０Ｖの電圧を印加する。以下では、ＴＦＴをオンさせるときの電圧をオン電圧と称し、ＴＦＴをオフさせるときの電圧をオフ電圧と称する。ソース線駆動回路１２６はＴＦＴのソース電極１１１に０〜１５Ｖの電圧範囲で所定の電圧を印加する。
【００３４】
また、ゲート線駆動回路１２５は、ＴＦＴのオフ時にソース電極−ドレイン電極間を流れる電流を抑制するために、表示装置の電源がオンしている間、オフ電圧を基板電位固定配線１２４を介してＳＵＳ基板１００に印加する。
【００３５】
続いて、本実施形態のＴＦＴアレイの構成について詳細に説明する。
【００３６】
図１（ａ）に示す断面図において、図に向かって左側には基板電位固定配線１２４をＳＵＳ基板１００に接続する部位を示し、中央にはＴＦＴ形成領域を示し、右側には画素電極形成領域を示す。ＳＵＳ基板１００上にＳｉＮ膜等の基板絶縁層１０１が形成されている。基板電位固定配線１２４と同一レイヤには、ＴＦＴのゲート電極１０６および補助容量電極１０７が基板絶縁層１０１上に設けられている。これらの配線および電極の材料に、抵抗率の低い導電性膜としてＡｌ（アルミニウム）−Ｎｄが用いられている。基板絶縁層１０１上に形成したＡｌ−Ｎｄ膜に対して、リソグラフィ工程およびエッチング工程により選択的にＡｌ−Ｎｄを残すことで上記配線および電極が形成される。なお、これらの配線および電極を単体のＡｌで形成してもよいが、その後のプロセスでＡｌの融点を超えるような熱処理がある場合には、Ａｌよりも融点の高いＡｌ−Ｎｄを用いる。Ａｌよりも融点の高い金属として、Ａｌ−Ｎｄの代わりにＣｒやＴａを用いてもよい。
【００３７】
ＴＦＴアレイに形成される複数のゲート電極１０６および補助容量電極１０７と基板電位固定配線１２４のこれらの配線および電極間を絶縁するために、配線および電極を覆う絶縁膜としてＳｉＮ膜１０８が基板絶縁層１０１上に設けられている。ＴＦＴ形成領域では、ゲート絶縁膜となるＳｉＮ膜１０８上に活性層となるアモルファス半導体層１０９が設けられている。そして、アモルファス半導体層１０９の上にオーミック接触層１１０を介してソース電極１１１およびドレイン電極１１２が導電性膜で形成されている。
【００３８】
図２は本実施形態における画素形成領域の一構成例を示すレイアウト図である。なお、図９に示した従来の場合と比較すると、本実施形態は主にＴＦＴのレイアウトが異なるため、ここではＴＦＴのレイアウトを詳細に説明し、従来と同様なパターンについてはその詳細な説明を省略する。
【００３９】
図２に示すレイアウト図で、ＴＦＴのアモルファス半導体層１０９のパターンを破線で示す。また、ＴＦＴのゲート幅Ｗとゲート長Ｌをそれぞれ双方向矢印で示す。この図に示すように、ＴＦＴ形成領域において、アモルファス半導体層１０９のパターンはゲート電極１０６よりも面積が大きく、アモルファス半導体層１０９がＳｉＮ膜１０８を介してゲート電極１０６のパターンを覆っている構成である。
【００４０】
図２に示すソース電極１１１とドレイン電極１１２の間はＴＦＴのチャネル形成層となるため、図１（ａ）に示したように、アモルファス半導体層１０９上の両電極間にはオーミック接触層１１０が形成されていない。なお、従来と同様に、図２に示す破線部分以外にもアモルファス半導体層１０９がソース電極１１１およびドレイン電極１１２に覆われた部位に設けられている。これは、アモルファス半導体層１０９に対してエッチングを行う際、これらの電極がエッチングマスクとなるためである。同様にしてオーミック接触層１１０もソース電極１１１およびドレイン電極１１２に覆われた部位に設けられている。
【００４１】
本実施形態のＴＦＴでは、図２のレイアウト図に示すように、アモルファス半導体層１０９がＴＦＴのゲート電極１０６よりも広い領域に設けられている。ゲート電極１０６のパターンが位置ずれを起こしても、アモルファス半導体層１０９の面積をゲート電極１０６よりも大きくしたことで、ＴＦＴのＷ／Ｌの値が変化することがない。このようにして、ゲート電極１０６とアモルファス半導体層１０９との位置ずれマージンを拡大することで、線膨張係数の大きいＳＵＳを基板材料に用いてＴＦＴアレイを設計・作製することが可能となる。
【００４２】
次に、図１に示したＴＦＴアレイ基板を用いた電気泳動表示装置の構成について説明する。
【００４３】
図３（ａ）は電気泳動表示装置の一構成例を示す断面模式図である。図３（ｂ）は図１に示した画素形成領域を示す断面図である。
【００４４】
図３（ａ）に示すように、電気泳動表示装置は、ＴＦＴアレイ基板１０、透明基板１２２および隔壁１２８で仕切られた空間に、黒色の帯電粒子１２１を絶縁性液体１２０に分散させた分散液が封入されている。帯電粒子１２１はカーボンブラックを含有したポリスチレン樹脂から成る。絶縁性液体１２０はパラフィン系炭化水素溶媒を主成分とする。
【００４５】
図３（ｂ）に示すように、ＴＦＴアレイ基板は、図１に示したＴＦＴおよび画素電極１１４の上に白色散乱層１１５と樹脂１１６が積層されている。そして、樹脂１１６の上に隔壁１２８が設けられている。隔壁１２８は、チタン（Ｔｉ）膜１１７と、カーボンを含有したフォトレジスト（以下では、カーボン含有レジストと称する）１１８と、カーボン含有レジスト１１８よりも膜厚の厚い厚膜レジスト１１９とが順に形成された構成である。
【００４６】
この電気泳動表示装置の動作について簡単に説明する。ＴＦＴがオン状態になると、画素電極１１４に電荷が蓄積する。画素電極１１４に蓄積された電荷の極性が帯電粒子１２１と反対であれば、帯電粒子１２１が画素電極１１４の上を覆い、画素が黒く表示される。この状態の後、ＴＦＴがオフ状態になると、画素電極１１４の電荷が補助容量電極１０７を介して流れ出る。そして、帯電粒子１２１とは反対の極性電位がＴｉ膜１１７に印加されると、帯電粒子１２１が隔壁１２８付近に集まり、画素が白く表示される。
【００４７】
次に、図３（ａ）、（ｂ）に示した電気泳動表示装置の製造方法について説明する。
【００４８】
板厚０．２ｍｍのＳＵＳ基板１００上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて、基板絶縁層１０１としてＳｉＮ膜を３００ｎｍ成膜する。リソグラフィ工程で所定の開孔パターンを有するフォトレジストを基板絶縁層１０１上に形成した後、ドライエッチングにより基板絶縁層１０１に図３（ｂ）に示すようにコンタクトホール１０２を形成し、ＳＵＳ基板１００の一部を露出させる。
【００４９】
フォトレジストを除去した後、基板絶縁層１０１上にＡｌ−Ｎｄ膜を膜厚２００ｎｍスパッタリング法により堆積する。続いて、リソグラフィ工程により所定のパターンのフォトレジストを形成する。フォトレジストをマスクにしてＡｌ−Ｎｄ膜にエッチングを行い、ゲート電極１０６、補助容量電極１０７および基板電位固定配線１２４を形成する。その後、フォトレジストを除去する。なお、本実施例の電気泳動表示装置はＴＦＴの保持駆動を行う際の補助容量を必要とするため、ゲート電極１０６と同一レイヤに補助容量電極１０７を形成している。また、コンタクトホール１０２を介してＳＵＳ基板１００が基板電位固定配線１２４と電気的に接続される。ここでは、ドライエッチングを用いて基板絶縁層１０１を選択的に除去したが、上述した方法に限ることはなく、最終的にＳＵＳ基板１００と基板電位固定配線１２４を電気的に接続できれば他の方法であってもよい。
【００５０】
ゲート絶縁膜としてＳｉＮ膜１０８をＣＶＤ法で膜厚１５０ｎｍ成膜し、続いて、アモルファス半導体層１０９をＣＶＤ法で膜厚２００ｎｍ成膜する。そして、オーミック接触層１１０としてａ−Ｓｉ（ｎ+）膜をＣＶＤ法で膜厚２０ｎｍ成膜する。なお、オーミック接触層１１０は、アモルファス半導体層１０９の表面に導電性不純物をイオン注入法で導入して形成してもよい。さらに、オーミック接触層１１０の上にＡｌ膜をスパッタリング法で膜厚２００ｎｍ堆積する。
【００５１】
リソグラフィ工程でソース電極１１１およびドレイン電極１１２のパターンのフォトレジストを形成した後、フォトレジストをマスクにしてＡｌ膜に対してウェットエッチングを行って、Ａｌ膜にソース電極１１１およびドレイン電極１１２のパターンを形成する。続いて、フォトレジストをそのままマスクにしてオーミック接触層１１０に対してドライエッチングを行って、ソース電極１１１およびドレイン電極１１２以外の領域のオーミック接触層１１０を除去する。これにより、チャネル形成領域におけるオーミック接触層１１０が除去される。
【００５２】
ソース電極１１１およびドレイン電極１１２のパターンをＡｌ膜およびオーミック接触層１１０に形成した後、フォトレジストを除去する。続いて、アモルファス半導体層１０９のパターンを形成するためのフォトレジストを形成する。そして、このフォトレジストをマスクにしてアモルファス半導体層１０９に対してドライエッチングを行うことで、図２に示したアモルファス半導体層１０９のパターンが形成される。
【００５３】
なお、アモルファス半導体層１０９のパターンをドライエッチングで形成する際、フォトレジスト以外にもソース電極１１１およびドレイン電極１１２のパターンのＡｌ膜がエッチングマスクとして作用する。そのため、ソース電極１１１およびドレイン電極１１２のいずれかのパターンと重畳している領域のアモルファス半導体層１０９が選択的に残ることになる。
【００５４】
上述のようにして、ＴＦＴのパターンを形成した後、アモルファス半導体層１０９、ソース電極１１１およびドレイン電極１１２を覆うＳｉＮ膜１１３をＳｉＮ膜１０８上に膜厚３００ｎｍ成膜する。続いて、リソグラフィ工程で開孔パターンを有するフォトレジストを形成する。そして、図３の画素電極形成領域に示すように、フォトレジストをマスクにドライエッチングを行ってＳｉＮ膜１１３にコンタクトホール１２３を形成し、ドレイン電極１１２の一部を露出させる。フォトレジストを除去した後、スパッタリング法によりＳｉＮ膜１１３上にＡｌ膜を膜厚２００ｎｍ堆積する。
【００５５】
その後、リソグラフィ工程により所定のパターンのフォトレジストを形成し、Ａｌ膜にウェットエッチングを行って画素電極１１４を形成する。フォトレジストを除去した後、ＴｉＯ2を含有したアクリル樹脂を膜厚４μｍ塗布して白色散乱層１１５を形成する。その上に絶縁膜としてアクリル系の樹脂１１６を膜厚１μｍ成膜する。
【００５６】
樹脂１１６の上に膜厚３００ｎｍのＴｉ膜１１７を成膜し、カーボン含有レジスト１１８をＴｉ膜１１７の上に膜厚３００ｎｍ形成する。続いて、カーボン含有レジスト１１８の上に膜厚１５μｍの厚膜レジストを形成する。画素間の隔壁１２８を形成するために、画素間部分に厚膜レジスト１１９のパターンを残すように露光および現像を行う。形成した厚膜レジスト１１９のパターンをマスクにしてＴｉ膜１１７とカーボン含有レジスト１１８をそれぞれ膜厚３００ｎｍエッチングする。このようにして隔壁１２８を形成する。
【００５７】
そして、黒色の帯電粒子１２１を絶縁性液体１２０に分散させた分散液を隔壁１２８で区画された領域に充填する。続いて、透明基板１２２を上からかぶせて隔壁１２８の頂部に載せ、透明基板１２２を隔壁１２８に接着剤（不図示）で固定した。このようにして電気泳動表示装置が作製される。
【００５８】
本実施形態の電気泳動表示装置の作製方法は、アモルファス半導体層１０９のパターンを形成する際のリソグラフィ工程で、少なくともゲート電極１０６のパターンを覆うようにフォトレジストを形成できればよく、寸法精度や位置合わせ精度を厳しくする必要がない。
【００５９】
次に、本実施形態におけるＴＦＴの動作について説明する。
【００６０】
図２に示したレイアウト図において、ゲート電極１０６のパターンに重なっていないアモルファス半導体層１０９の領域がある。その領域のうち、ソース電極１１１とドレイン電極１１２とに挟まれる部位にＳｉＮ膜１０８および半導体絶縁層１０１を介してＳＵＳ基板１００がゲート電極として作用し、その２つの電極間に電流が流れる。この現象から、ゲート電極１０６の制御によるＴＦＴとは別にトランジスタ素子が並列に接続されていると考えることができる。以下では、この素子を寄生トランジスタ（寄生Ｔｒ）と称する。ただし、寄生Ｔｒのゲート絶縁膜はＳｉＮ膜１０８および半導体絶縁層１０１の積層膜となり、ＴＦＴに比べてゲート絶縁膜の膜厚が厚くなる。ＴＦＴを動作させる際に、寄生Ｔｒのゲート電極として作用するＳＵＳ基板１００の電位を基板電位固定配線１２４を介して、以下のように制御する。なお、ソース電極１１１に印加する電圧を１０Ｖとする。
【００６１】
図１（ｂ）に示したＴＦＴアレイ基板１０において、ゲート線駆動回路１２５は、基板電位固定配線１２４を介してＳＵＳ基板１００にオフ電圧（−２０Ｖ）を印加した状態にする。この状態で、ＴＦＴをオンさせる場合、ソース線駆動回路１２６がソース電極１１１に１０Ｖの電圧を印加し、ゲート線駆動回路１２５がゲート電極１０６に２０Ｖの電圧を印加する。これにより、ＴＦＴのソース電極１１１とドレイン電極１１２間にオン電流が流れ、画素電極１１４に電荷が蓄積される。
【００６２】
一方、ＴＦＴをオフさせる場合、ソース線駆動回路１２６がソース電極１１１に１０Ｖの電圧を印加し、ゲート線駆動回路１２５がゲート電極１０６に−２０Ｖの電圧を印加する。これにより、ＴＦＴがオフ状態になり、ソース電極１１１とドレイン電極１１２間にオフ電流が流れ、キャパシタに蓄積された電荷は補助容量電極１０７の配線を介して流れ出る。そして、ＴＦＴがオンおよびオフのいずれの場合も、寄生Ｔｒのゲート電極に相当するＳＵＳ基板１００に−２０Ｖの電圧が印加され、寄生Ｔｒに流れる電流は抑制される。そのため、ＴＦＴのオフ状態において、ソース電極１１１とドレイン電極１１２間に流れる電流を抑制することが可能となる。
【００６３】
なお、ＳＵＳ基板１００に印加する電圧はオフ電圧に限らず、閾値電圧よりも小さい電圧であればよい。閾値電圧とはＴＦＴがオン状態になるときのゲート電極に印加される最小電圧である。ＳＵＳ基板１００に所定の電圧を印加することで、周辺からの電界の影響によりＳＵＳ基板１００の電位が不安定になるのを防ぎ、ＳＵＳ基板１００の電位が安定する。そして、ＳＵＳ基板１００に印加する電圧が閾値電圧よりも小さければ、寄生Ｔｒのゲート電極にはＴＦＴをオンさせる電圧よりも小さい電圧が印加され、寄生Ｔｒのオフ電流を制御して抑制することが可能となる。また、閾値電圧よりも小さい電圧には、オフ電圧以外にも基準電位となる接地電位がある。ＳＵＳ基板１００を基準電位に設定する場合には、基板電位固定配線１２４を接地電位に接続すればよく、特別な回路を設ける必要がない。さらに、オン電圧は、オン状態でＴＦＴを安定して動作させるために、通常、閾値電圧よりも大きい電圧に設定される。例えば、閾値電圧を＋２Ｖとし、オン電圧を＋２０Ｖとする。
【００６４】
次に、本実施形態におけるＴＦＴの電圧−電流特性について説明する。図４はＴＦＴの電圧−電流特性（Ｖｇ−Ｉｄ特性）を示すグラフである。図４に示すグラフの横軸はゲート電極に印加する電圧であるゲート電圧Ｖｇであり、縦軸はソース電極とドレイン電極間に流れる電流Ｉｄである。図４（ａ）は本実施形態のＴＦＴの場合を示し、図４（ｂ）は特性比較のためのＴＦＴの場合を示す。以下では、図４（ｂ）の場合を比較例と称する。図４（ｂ）の比較例のＴＦＴは、図２に示したレイアウト図と同様なパターンであるが、基板がＳＵＳではなく絶縁性材料である。図４（ａ）に示す電流ＩｄはＴＦＴと寄生Ｔｒの電流の合計値となる。また、ソース電極に印加する電圧をＶｄ＝５、１０、１５Ｖの場合とする。
【００６５】
本実施形態の図４（ａ）の場合では、ＳＵＳ基板１００にオフ電圧が印加されている。図４（ａ）に示すように、ゲート電圧Ｖｇがオフ電圧（−２０Ｖ）のとき、ソース電極１１１の電圧がどの場合でも電流Ｉｄは約３×１０-11Ａ以下である。そして、ソース電極１１１の電圧Ｖｄが１５Ｖのとき、電流Ｉｄは約３×１０-11Ａである。一方、図４（ｂ）では、ゲート電圧Ｖｇがオフ電圧のとき、電流Ｉｄは約２×１０-11Ａ以上の値である。ソース電極１１１の電圧Ｖｄが１５Ｖのとき、電流Ｉｄは約１０-8Ａである。
【００６６】
ソース電極１１１の電圧Ｖｄが１５Ｖの場合で比較すると、図４（ｂ）の比較例のオフ電圧における電流Ｉｄは、本実施形態の場合の図４（ａ）に比べて２．５桁以上も大きい値である。その理由は以下のとおりである。図４（ｂ）に示す比較例では、基板が絶縁性材料であるため、寄生Ｔｒをオフするためのゲート電極として作用しない。そのため、アモルファス半導体層のパターンがゲート電極からはみ出した領域でもソース電極およびドレイン電極間にリーク電流が流れ、図４（ａ）の本実施形態の場合に比べてオフ電流が大きくなる。
【００６７】
本実施形態の表示装置では、ＴＦＴ形成領域の面積を維持したままアモルファス半導体層のパターンをゲート電極のパターンよりも大きくし、ＴＦＴの閾値電圧よりも低い電位をＳＵＳ基板に印加している。アモルファス半導体層とゲート電極のパターンの位置ずれマージンを拡大させても、上述したように、ソース電極およびドレイン電極間に流れるリーク電流を抑制でき、ＴＦＴの特性が向上する。パターン変更による薄膜トランジスタへの影響が抑えられる。また、オフ電圧と同等の電位をＳＵＳ基板に印加すれば、リーク電流をさらに低減できる。位置ずれマージンが拡大するため、画素サイズを従来よりも小さくでき、定性的にガラス材料より線膨張係数の大きいＳＵＳなどの金属を基板材料に用いても、解像度が高く、良好な画質の表示装置を実現できる。
【００６８】
また、ＴＦＴのアモルファス半導体層とゲート電極との位置合わせに求められる精度を緩和できる。さらに、ＴＦＴのサイズを小さくすることで、寄生容量を小さくできるだけでなく、画素電極のサイズを確保でき、保持容量の縮小を防げる。
【００６９】
さらに、ＴＦＴ形成領域のゲート配線面積が、アモルファス半導体層をゲート配線上に形成した従来の構成よりも小さくなるため、開口率を上げることが可能になる。
（実施形態２）
本実施形態では、ＳＵＳ基板の代わりに絶縁性材料の基板を用いたものである。ＴＦＴアレイの基板に絶縁性材料であるガラスを用い、ガラス基板の上に下地電極となるメタル層を設け、さらに、絶縁層の上にＴＦＴを形成している。ガラス基板には低αガラスを用いた。
【００７０】
本実施形態の電気泳動表示装置の構成について説明する。
【００７１】
図５（ａ）は電気泳動表示装置の一構成例を示す断面模式図である。図５（ｂ）は画素形成領域を示す断面図である。なお、実施形態１と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００７２】
図５に示すように、ＴＦＴアレイ基板１３１は、低αガラス１５０の上に導電性層としてクロム（Ｃｒ）層によるＣｒ電極１２７が設けられ、Ｃｒ電極１２７の上に基板絶縁層１０１が設けられている。基板絶縁層１０１にはコンタクトホール１０２が形成され、コンタクトホール１０２を介してＣｒ層電位固定配線１２９がＣｒ電極１２７と電気的に接続されている。なお、図に示さないが、本実施形態のＴＦＴアレイ基板１３１も図１（ｂ）と同様な回路構成である。
【００７３】
本実施形態においても、ゲート電極１０６およびアモルファス半導体層１０９のパターンおよびレイアウトは、実施形態１の図２と同様であり、アモルファス半導体層１０９のパターンがゲート電極１０６よりも大きい。そのため、実施形態１と同様に、本実施形態のＴＦＴアレイ基板１３１も寄生Ｔｒを有することになる。Ｃｒ電極１２７が寄生Ｔｒのゲート電極として作用する。ＳｉＮ膜１０８および半導体絶縁層１０１が寄生Ｔｒのゲート絶縁膜に相当する。
【００７４】
ゲート線駆動回路１２５は、ＴＦＴのオフ時にソース電極−ドレイン電極間を流れる電流を抑制するために、実施形態１と同様に、オフ電圧をＣｒ層電位固定配線１２９を介してＣｒ電極１２７に印加する。
【００７５】
また、ゲート線駆動回路１２５は、ＴＦＴのオン時にソース電極−ドレイン電極間を流れる電流を増やすために、オン電圧をＣｒ層電位固定配線１２９を介してＣｒ電極１２７に印加する。
【００７６】
次に、図５に示した電気泳動表示装置の製造方法を簡単に説明する。板厚０．７ｍｍの低αガラス基板１５０上にＣｒ電極１２７を膜厚１００ｎｍスパッタリング法により堆積した後、ＣＶＤ法にて半導体絶縁層１０１としてＳｉＮ膜を５００ｎｍ成膜する。その後、実施形態１と同様にして、半導体絶縁層１０１にコンタクトホール１０２を形成し、スパッタリング法で半導体絶縁層１０１上にＡｌ−Ｎｄ膜を膜厚２００ｎｍ形成する。さらに、実施形態１と同様にして、Ａｌ−Ｎｄ膜でゲート線駆動回路１２５とＣｒ電極１２７とを電気的に接続するためのＣｒ層電位固定配線１２９を形成する。以降、実施形態１と同様に行う。なお、ここではメタル材料にクロムを用いたがＡｌ−Ｎｄ、Ｍｏ等の導電膜を用いてもよい。
【００７７】
次に、本実施形態のＴＦＴの動作について説明する。なお、ソース電極１１１に印加する電圧を１０Ｖとする。
【００７８】
ＴＦＴをオンさせる場合、ゲート線駆動回路１２５がＣｒ層電位固定配線１２９を介してＣｒ電極１２７にオン電圧（２０Ｖ）を印加する。そして、ソース線駆動回路１２６がソース電極１１１に１０Ｖの電圧を印加し、ゲート線駆動回路１２５がゲート電極１０６に２０Ｖの電圧を印加する。これにより、ＴＦＴのソース電極１１１とドレイン電極１１２間にオン電流が流れる。また、寄生Ｔｒにも電流が流れ、ＴＦＴと寄生Ｔｒの両方の電流により画素電極１１４に電荷が蓄積される。
【００７９】
一方、ＴＦＴをオフさせる場合、ゲート線駆動回路１２５がＣｒ層電位固定配線１２９を介してＣｒ電極１２７にオフ電圧（−２０Ｖ）を印加する。そして、ソース線駆動回路１２６がソース電極１１１に１０Ｖの電圧を印加し、ゲート線駆動回路１２５がゲート電極１０６に−２０Ｖの電圧を印加する。これにより、ＴＦＴがオフ状態になり、ソース電極１１１とドレイン電極１１２間に流れる電流が小さくなり、キャパシタに蓄積された電荷は補助容量電極１０７の配線を介して流れ出る。また、寄生Ｔｒのゲート電極に相当するＣｒ電極１２７に−２０Ｖの電圧が印加されるため、寄生Ｔｒに流れる電流は抑制される。そのため、ＴＦＴのオフ状態において、ソース電極１１１とドレイン電極１１２間に流れるリーク電流を抑制することが可能となる。
【００８０】
次に、本実施形態のＴＦＴの電圧−電流特性について説明する。
【００８１】
図６は本実施形態のＴＦＴのＶｇ−Ｉｄ特性を示すグラフである。横軸はゲート電圧Ｖｇであり、縦軸はソース電極とドレイン電極間に流れる電流Ｉｄである。図６（ａ）は、Ｃｒ電極１２７にオフ電圧を印加した状態で、ゲート電圧Ｖｇを変化させたときの電流Ｉｄを示す。図６（ｂ）は、Ｃｒ電極１２７にオン電圧を印加した状態で、ゲート電圧Ｖｇを変化させたときを示す。図６（ａ）、（ｂ）に示す電流ＩｄはＴＦＴと寄生Ｔｒの電流の合計値となる。ソース電極１１１に印加する電圧をＶｄ＝５、１０、１５Ｖの場合とする。
【００８２】
図６（ａ）に示すように、ゲート電圧Ｖｇがオフ電圧（−２０Ｖ）のとき、ソース電極１１１の電圧がどの場合でも電流Ｉｄは約３×１０-11Ａ以下である。そして、ソース電極１１１の電圧Ｖｄが１５Ｖのとき、電流Ｉｄは約３×１０-11Ａである。一方、図６（ｂ）に示すように、ゲート電圧Ｖｇがオン電圧（２０Ｖ）のとき、電流Ｉｄは約８×１０-6Ａ以上の値である。ソース電極１１１の電圧Ｖｄが１５Ｖのとき、電流Ｉｄは１×１０-5Ａ以上の値である。
【００８３】
図６（ｂ）に示すグラフから、Ｃｒ電極１２７にオン電圧と同等の電位を印加したことにより、アモルファス半導体層１０９のソース電極-ドレイン電極間に伝導チャネルが形成されたと考えられる。この結果から、Ｃｒ電極１２７にオン電圧を印加することで、ゲート電圧に依存することなく、ＴＦＴをオンさせることができた。
【００８４】
なお、ＴＦＴをオフする際、Ｃｒ電極１２７に印加する電圧はオフ電圧に限らず、実施形態１と同様に、閾値電圧よりも小さい電圧であればよい。また、ＴＦＴをオンする際、Ｃｒ電極１２７に印加する電圧はオン電圧に限らず、閾値電圧よりも大きい電圧であればよい。寄生Ｔｒのゲート電極に相当するＣｒ電極１２７に閾値電圧よりも大きい電圧が印加されることで、ソース電極およびドレイン電極間に流れる電流が増加する。
【００８５】
本実施形態の表示装置では、実施形態１と同様にアモルファス半導体層のパターンをゲート電極のパターンよりも大きくすることで、アモルファス半導体層とゲート電極のパターンの位置ずれマージンが拡大する。また、ＴＦＴをオフする際に下地電極となるＣｒ電極１２７に、実施形態１と同様にして所定の電圧を印加する。その結果、実施形態１と同様な効果が得られ、ガラスなどの絶縁材料を基板に用いた表示装置において、画素サイズを従来よりも小さくでき、解像度が高く、良好な画質を実現できる。
【００８６】
また、本実施形態では、ＴＦＴをオンする際に下地電極にＴＦＴの閾値電圧よりも高い電圧を印加することで、ＴＦＴをオンさせることが可能となる。また、オン電圧と同等の電位を下地電極に印加すれば、オン電流がさらに増加する。
【００８７】
さらに、下地電極となるＣｒ電極１２７の電位をＴＦＴのオン電圧にする際、ＴＦＴアレイ基板に設けられた各画素を一括して書込み状態に制御することが可能となる。その制御により電気泳動表示状態を一括してリセット状態にすることで、面内においてタイムラグのないリセット動作を実現できる。
【００８８】
なお、実施形態１および実施形態２では、表示装置として電気泳動表示装置の場合で説明したが、光学変調素子を用いた、反射型の液晶表示装置に上記実施形態のＴＦＴアレイ基板を応用することも可能である。この場合、例えば、透明基板１２２にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜のような透明な導電膜を形成してコモン電極とし、ドレイン電極との間に液晶を挟持し、ドレイン電極−コモン電極間に所望の電界をかけることで表示を行うことも可能である。
【００８９】
また、アモルファスシリコンを用いた逆スタガー型のいわゆるボトムゲート型の構成を採用しているが、例えば、トップゲート型の構成等を採用しても何ら問題はなく同様の効果が得られる。このトップゲート型の構成の場合に、導電性基板に印加する電圧を制御することで、基板絶縁層を介してアモルファス半導体層に電界をかけることも可能であり、本実施形態の構成に限られない。
【００９０】
また、活性層にアモルファスシリコンを用いたＴＦＴに限らず、アモルファスシリコンにレーザーアニールの処理を行ったポリシリコンＴＦＴであってもよい。また、単結晶ＴＦＴの転写技術を用いる場合であってもよい。いずれの場合においても、本発明と同様の効果を得ることができる。
【００９１】
また、絶縁性の基板として低αガラスを用いたが、線膨張係数の値に限定されず、表示装置用のガラスであればよい。また、プラスチック基板を用いてもよい。さらに、透過型ＴＦＴアレイとして用いる際には、絶縁性基板上に設けた下地電極に透明電極であるＩＴＯやＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を用いてもよい。
【図面の簡単な説明】
【００９２】
【図１】実施形態１の表示装置におけるＴＦＴアレイ基板の断面を模式的に示す図、およびＴＦＴアレイ基板の要部を示す平面模式図である。
【図２】実施形態１の表示装置における画素形成領域の一構成例を示すレイアウト図である。
【図３】実施形態１の電気泳動表示装置の一構成例を示す断面模式図、および画素形成領域を示す断面図である。
【図４】ＴＦＴの電圧−電流特性（Ｖｇ−Ｉｄ特性）について、実施形態１におけるＴＦＴの特性と比較例の特性を示すグラフである。
【図５】実施形態２の電気泳動表示装置の一構成例を示す断面模式図、および画素形成領域を示す断面図である。
【図６】実施形態２におけるＴＦＴのＶｇ−Ｉｄ特性を示すグラフである。
【図７】従来の電気泳動表示装置の構成例を示す断面図である。
【図８】従来の表示装置における画素形成領域の一構成例を示す断面図である。
【図９】従来の表示装置における画素形成領域の一構成例を示すレイアウト図である。
【符号の説明】
【００９３】
１００    ＳＵＳ基板
１０１    半導体絶縁層
１０６    ゲート電極
１０８    ＳｉＮ膜
１０９    アモルファス半導体層
１１１    ソース電極
１１２    ドレイン電極
１１４    画素電極
【図１】
2006337819.tif 000003
【図２】
2006337819.tif 000004
【図３】
2006337819.tif 000005
【図４】
2006337819.tif 000006
【図５】
2006337819.tif 000007
【図６】
2006337819.tif 000008
【図７】
2006337819.tif 000009
【図８】
2006337819.tif 000010
【図９】
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