(57)【要約】【課題】エンドユーザデータ(EUD)がインターフエイス(I/F)を介してホストコンピュータ(HC)とデイスクドライブ(DD)の列との間を転送されるデータ記憶システムが提供される。【解決手段】I/FはメモリとI/F状態データバスと複数のEUDバスを介して相互接続された複数のデイレクタを含む。デイレクタのフロントエンドの少なくとも１つがCPと通信し、リヤエンドの少なくとも１つがDDの列と通信する。I/F状態データバス部分はデイレクタの少なくとも１つのフロントエンドと少なくとも１つのリヤエンドの両方とそしてメモリと通信する。各EUDバスは第１端を複数のデイレクタの対応する１つに接続し、第２端をメモリに接続している。複数のデイレクタはHCとDDの列との間のメモリを介してのEUD転送をデイレクタにより発生されたI/F状態データに応答して制御する。I/F状態データはEUDがEUDバスを通過する時デイレクタ中に転送される。【選択図】図２
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【特許請求の範囲】
【請求項１】
エンドユーザデータがインターフエイスを介してホストコンピュータとデイスクドライブの列との間を転送されるデータ記憶システムにおいて、このインターフエイスが、
データポートを有するメモリ領域を持つメモリと、
複数のデイレクタであって、デイレクタの少なくとも１つのフロントエンドがホストコンピュータと通信し、デイレクタの少なくとも１つのリヤエンドがデイスクドライブの列と通信するデイレクタと、各デイレクタは、
中央処理ユニットを含み、
インターフエイス状態データを運ぶためのインターフエイス状態データバス部分であって、このインターフエイス状態データバス部分は
（ａ）デイレクタの少なくとも１つのフロントエンド及び少なくとも１つのリヤエンドと
（ｂ）前記メモリ領域のデータポートと
の両方と通信するインターフエイス状態データバス部分と、
エンドユーザデータを運ぶための複数のエンドユーザデータバスであって、複数のエンドユーザデータバスのそれぞれは複数のデイレクタの対応する１つに接続した第１端とメモリ領域のデータポートに接続した第２端を有するエンドユーザデータバスと、
を備え、複数のデイレクタの中央処理ユニットが、デイレクタにより発生されたインターフエイス状態データに応答して、エンドユーザデータバスを介してメモリを経由するホストコンピュータとデイスクドライブの列の間のエンドユーザデータの転送を制御し、この発生されたインターフエイス状態データがインターフエイス状態バス部分を経由してデイレクタ中に転送されるデータ記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にデータ記憶システムに関し、より詳細には記憶システムの部品又はサブアセンブリの故障の場合の全体システム故障に対応した防御のための冗長性構造を有するデータ記憶システムに関する。
【背景技術】
【０００２】
当該技術において知られているように、大型のメインフレーム計算機システムは大容量データ記憶システムを必要とする。これらの大型メインフレーム計算機システムは一般にデータプロセッサを含み、データ記憶システムを含む周辺装置を通じて計算機システムに導入されるデータに関して多くの操作を実行する。これらの操作の結果は記憶システムを含む周辺装置に出力される。
【０００３】
データ記憶システムの１タイプは磁気デイスク記憶システムである。デイスクドライブの列とメインフレーム計算機システムはインターフエイスを介して一緒に結合される。インターフエイスはＣＰＵ又は「フロントエンド」コントローラ（又はデイレクタ）及び「バックエンド」デイスクコントローラ（又はデイレクタ）を含む。インターフエイスはコントローラ（又はデイレクタ）を計算機に透明なように制御する。すなわち、メインフレーム計算機システムが一つのメインメモリと共に動作していると思うように、データがデイスクドライブの列から取り出され又は記憶される。このようなシステムの一つが本発明と同じ譲受人に譲渡された１９９３年４月２７日付与の米国特許５，２０６，９３９号「デイスクマッピング及びデータ検索のためのシステム及び方法」、発明者モシュ・ヤナイ、ナタン・ビシュルツキイ、ブルーノ・アルタレスキュ、及びダニエル・キャスルに記載されている。
【０００４】
このような米国特許に記載されているように、インターフエイスはＣＰＵデイレクタ及びデイスクデイレクタに加えてさらに、アドレス可能キヤシュメモリを有する。キヤシュメモリは半導体メモリであり、デイスクドライブへ記憶する前にメインフレーム計算機システムから高速にデータを記憶するため、及び反対にデイスクドライブからのデータをメインフレーム計算機へ送る前に記憶するために設けられる。半導体メモリであるキヤシュメモリは、デイスクドライブのような磁気メモリとは異なり、データの書込み及び読出しをデイスクドライブよりもずっと高速に行なう。
【０００５】
ＣＰＵデイレクタ、デイスクデイレクタ、及びキヤシュメモリはバックプレーン印刷回路基板を介して相互接続されている。より詳細には、デイスクデイレクタはデイスクデイレクタ印刷回路基板上に搭載されている。ＣＰＵデイレクタはＣＰＵデイレクタ印刷回路基板上に搭載されている。そしてキヤシュメモリはキヤシュメモリ印刷回路基板上に搭載されている。テイスクデイレクタ、ＣＰＵデイレクタ、及びキヤシュメモリ印刷回路基板はバックプレーン印刷回路基板に挿入される。デイレクタ内の故障の場合のデータ整合性を提供するために、バックプレーン印刷回路基板は一対のバスを有する。１組のデイスクデイレクタが１つのバスに接続され、他の組のデイスクデイレクタが他のバスに接続される。同様に、１組のＣＰＵデイレクタが１つのバスに接続され、他の組のＣＰＵデイレクタが他のバスに接続されている。キヤシュメモリは両方のバスに接続されている。各々のバスはデータ、アドレス、制御情報を供給する。従って、２つのバスの使用は、１つのバスに接続されたデイレクタ又はデイスクドライブが故障した場合に全体システムが故障することを防ぐための、ある程度の冗長性を与える。さらに、２つのバスの使用は１つのバスを有するシステムに較べてシステムのデータ転送帯域幅を増加する。このような二重バスシステムが図１に示されている。
【０００６】
動作において、ホストコンピュータがアドレスにエンドユーザ（すなわち、ホストコンピュータ）データを記憶することを欲すると時、ホストコンピュータは書込み命令を実行するためにフロントエンドデイレクタの１つに書込み要求を出す。フロントエンドデイレクタの１つが要求に応答してそしてホストコンピュータへデータを要求する。要求がフロントエンドデイレクタの要求している１つに送られた後、デイレクタはエンドユーザデータの大きさを決定し、そして要求を記憶するためにキヤシュメモリ内のスペースを確保する。そしてフロントエンドデイレクタは、このフロントエンドデイレクタに接続されたバスのいずれか１つの上に制御信号を発生する。そしてホストコンピュータはデータをフロントエンドデイレクタへデータを転送する。そしてフロントエンドデイレクタはホストコンピュータに転送が完了したことを知らせる。フロントエンドデイレクタは、キヤシュメモリに記憶された図示しないテーブルを見て、リヤエンドデイレクタのどの１つがこの要求を処理すべきかを決定する。テーブルは、ホストコンピュータアドレスをデイスクドライブの列のアドレスへマップする。そして、フロントエンドデイレクタはこの要求を処理すべきリヤエンドデイレクタのための「メールボックス」（キヤシュメモリに記憶される、図示しない）中に、データ量及びデータのデイスクアドレスの通知を置く。他のリヤエンドデイレクタはアイドルの時にかれらの「メールボックス」を検査するためにキヤシュメモリをポーリングする。もしポーリングされた「メールボックス」が転送が行なわれるべきことを示すと、バックエンドデイレクタが要求を処理し、列内のデイスクドライブにアドレスし、キヤシュメモリからデータを読出し、そしてそれを列内のデイスクドライブのアドレス内に書込む。デイスクドライブの列内に前に記憶されたエンドユーザデータがデイスクドライブの列から読み出されて、ホストコンピュータヘ戻される時には、インターフエイスシステムは逆の態様で動作する。インターフエイスの内部動作（例えば、「メールボックスポーリング」、イベントフラグ、データ構造、装置テーブル、行列等）は、キヤシュを介してデイレクタ間に送られる内部状態データにより制御される。さらに、エンドユーザデータはインターフエイスを介して一続きのマルチワード転送、又はバーストとして転送される。マルチワード転送内の各ワード転送はここでは例えば、６４ビットである。ここで、エンドユーザデータ転送は例えば３２バーストから構成されている。各インターフエイス状態ワードは例えば６４ビットを有する単一のワードである。
【０００７】
最初に、エンドユーザデータ及びインターフエイス状態データはバス上でキヤシュメモリとデイレクタの間を転送されることに注意する。各ワードの転送、エンドユーザデータのバースト又はインターフエイス状態データのいずれか、は同じ方法でインターフエイスを介して送られる。すなわち、固定の量のオーバーヘッド、すなわち、バス調停等、を必要とする。２つのバスのそれぞれはエンドユーザデータ及びインターフエイス状態データの両方の帯域幅を共有しなければならない。このため、システムの帯域幅はホストコンピュータとデイスクドライブの列の間のエンドユーザデータの転送に全部を割当てることができない。
【０００８】
（発明の開示）
本発明によれば、エンドユーザデータがインターフエイスを介してホストコンピュータとデイスクドライブの列との間を転送されるデータ記憶システムが提供される。インターフエイスはメモリとインターフエイス状態データバスと複数のエンドユーザデータバスを介して相互接続された複数のデイレクタを含む。デイレクタのフロントエンドの少なくとも１つがホストコンピュータと通信し、そしてデイレクタのリヤエンドの少なくとも１つがデイスクドライブの列と通信する。インターフエイス状態データバス部分は、デイレクタの少なくとも１つのフロントエンドと少なくとも１つのリヤエンドの両方とそしてメモリと通信する。複数のエンドユーザデータバスのそれぞれは第１端を複数のデイレクタの対応する１つに接続し、そして第２端をメモリに接続している。複数のデイレクタは、エンドユーザデータがエンドユーザデータバスを通過する時、ホストコンピュータとデイスクドライブの列との間のメモリを介してのエンドユーザデータ転送をデイレクタにより発生されたインターフエイス状態データに応答して制御する。発生されたインターフエイス状態データは、このエンドユーザデータがエンドユーザバスを通過する時、メモリを介してデイレクタ中を転送される。
【０００９】
この構成によると、エンドユーザデータとインターフエイス状態データがインターフエイス内の別個のバスシステム上を運搬されるため、システム帯域幅は増加する。
以下、本発明を添付図面を参照して詳細に説明する。
【発明を実施するための最良の形態】
【００１０】
図２を参照すると、コンピュータシステム１００が示されている。コンピュータシステム１００は、エンドユーザデータを処理するための図示しない複数のプロセッサを有するホストコンピュータ１１２（すなわち、メインフレーム又はオープンシステムコンピュータ部分）を含む。処理されたエンドユーザデータの部分はインターフエイス１１８を介してデイスクドライブの列１１６へ記憶され及びから読出される。インターフエイスはキヤシュメモリ部分１２０を含む。この部分はここでは２つの同一のキヤシュメモリ印刷回路ボード１２０0、１２０1から構成され、この内の１つのメモリボード１２０0が例示的に図３に関連して示されて詳細に議論される。ここでは、メモリボード１２０0はＤＲＡＭの配列を含み、図３に示され、そして共に係属中の特許出願シリアル番号０９／０５２，２６８、発明の名称「メモリシステム」、発明者ジョン・ケー・ウォルトン、１９９８年３月３１日の出願に詳細に示されるように、４つのメモリ領域、すなわち、メモリ領域Ａ、メモリ領域Ｂ、メモリ領域Ｃ、及びメモリ領域Ｄに配列されていることを説明するのみで十分である。
【００１１】
再び図２を参照すると、インターフエイス１１８は複数の、ここでは８つの、デイレクタ１２２0−１２２7を含む。すなわち、ここではデイレクタの内の４つ、すなわちデイレクタ１２２0−１２２3がデイレクタのフロントエンドであり、ホストコンピュータ１１２に接続している。デイレクタの内の４つ、すなわちデイレクタ１２２4−１２２7がデイレクタのリヤエンドであり、デイスクドライブの列１１６に結合している。フロントエンドデイレクタ１２２0−１２２3のそれぞれは同一の構成であり、例示的な１つ、ここではフロントエンドデイレクタ１２２0が図４に示されている。ここでは、クロスバースイッチ１２３が図示しない複数のここでは例えば４つのプロセッサのそれぞれをシリアルバス１２６0,0を介してキヤシュメモリ１２０0のポートＰ0か又はシリアルバス１２６0,1を介してキヤシュメモリ１２０1のポートＰ0のいずれかに図示のように接続するために含まれることに注意する。ここで、シリアルバスのそれぞれは受信線の差分的対と送信線の差分的対を有する４線バスである。同様に、リヤエンドデイレクタ１２２4−１２２7のそれぞれは同一の構成であり、例示的な１つ、ここではリヤエンドデイレクタ１２２4が図５に示されている。ここでは、図４に示されるものと等価なクロスバースイッチ１２３が列１１６内の図示しない複数のここでは例えば４つのデイスクドライブの行のそれぞれをシリアルバス１２６4,0を介してキヤシュメモリ１２０0のポートＰ4か又はシリアルバス１２６4,1を介してキヤシュメモリ１２０1のポートＰ4のいずれかに図示のように接続するために含まれることに注意する。
【００１２】
再び図２を参照すると、インターフエイス１１８はまたインターフエイス状態データバス部分１２４を含む。この部分１２４は、インターフエイス１１８中にインターフエイス状態データを運ぶためここでは４つのインターフエイス状態データ平行ここでは７２線バス、すなわち、バスＡ、バスＢ、バスＣ、及びバスＤから構成されている。インターフエイス状態データバス部分１２４はフロントエンドデイレクタ１２２0−１２２3、リヤエンドデイレクタ１２２4−１２２7、及びキヤシュメモリ印刷回路ボード１２０0、１２０1に接続されている。このように、４つのバスのそれぞれはマルチドロップバスである。インターフエイス１１８はまたエンドユーザデータを運ぶために図示のように複数の、ここでは１６のシリアルエンドユーザデータバス１２６0.0−１２６7.1を有する。シリアルエンドユーザデータバス１２６0.0−１２６7.1のそれぞれは複数のデイレクタ１２２0−１２２7の対応する１つに接続した第１端とメモリ部分１２０に接続した第２端を有する。より詳細には、デイレクタ１２２0を考えると、このデイレクタはエンドユーザデータバス１２６0,0を介してメモリボード１２２0へ接続し、エンドユーザデータバス１２６0,1を介してメモリボード１２２1へ接続している。デイレクタ１２２1はエンドユーザデータバス１２６1,0を介してメモリボード１２２0へ接続し、エンドユーザデータバス１２６1,1を介してメモリボード１２２1へ接続している。他のデイレクタは同様に接続している。例えば、デイレクタ１２２7は図示のようにエンドユーザデータバス１２６7,0を介してメモリボード１２２0へ接続し、エンドユーザデータバス１２６7,1を介してメモリボード１２２1へ接続している。複数のデイレクタ１２２0−１２２7は、エンドユーザデータバス１２６0.0−１２６7.1を経由してメモリ１２０を介してのホストコンピュータ１１２とデイスクドライブ列１１６との間のエンドユーザデータ転送をデイレクタ１２２0−１２２7により発生されたインターフエイス状態データに応答して制御する。インターフエイス状態データはデイレクタ１２２0−１２２7により発生されて、インターフエイス状態バス部分１２４を経由してメモリ部分１２０を通過してデイレクタ１２２0−１２２7中に転送される。
【００１３】
図３にキヤシュメモリ１２０0、１２０1の１つの例、ここではメモリ１２０0が示されている。このメモリ部分１２０0は複数の、ここでは４つのランダムアクセスメモリ（ＲＡＭ）領域（すなわち、図示の様にＲＡＭ領域Ａ、ＲＡＭ領域Ｂ、ＲＡＭ領域Ｃ、及びＲＡＭ領域Ｄ）と制御論理の行と列のマトリックス、ここでは応用特別集積回路（ＡＳＩＣ）すなわち制御論理部分ＡＳＩＣ  Ａ、Ａ…制御論理部分ＡＳＩＣ  Ｄ、Ｄを含む。制御論理部ＡＳＩＣの４つの列のそれぞれは図示の様にインターフエイス状態データバスＡ、Ｂ、Ｃ、Ｄにそれぞれ接続している。より詳細には、制御論理部の第１列（すなわち、ASIC  Ａ、Ａ；Ｂ、Ａ；Ｃ、Ａ；及びＤ、Ａ）はＡバスに接続されている。制御論理部の第２列（すなわち、ASIC  Ａ、Ｂ；Ｂ、Ｂ；Ｃ、Ｂ；及びＤ、Ｂ）はＢバスに接続されている。制御論理部の第３列（すなわち、ASIC  Ａ、Ｃ；Ｂ、Ｃ；Ｃ、Ｃ；及びＤ、Ｃ）はＣバスに接続されている。制御論理部の第４列（すなわち、ASIC  Ａ、Ｄ；Ｂ、Ｄ；Ｃ、Ｄ；及びＤ、Ｄ）はＤバスに接続されている。
【００１４】
制御論理部ＡＳＩＣ  Ａ、Ａ…ＡＳＩＣ  Ｄ、Ｄの行のそれぞれは、４つのＲＡＭ領域、ＲＡＭ領域Ａ…ＲＡＭ領域Ｄの対応する１つに図示する様にデータ／チップ選択を介して接続している。第１行ＡＳＩＣ  Ａ、Ａ；Ａ、Ｂ；Ａ、Ｃ；及びＡ、ＤはＲＡＭ領域Ａのデータ／チップ選択バスに接続している。第２行ＡＳＩＣ  Ｂ、Ａ；Ｂ、Ｂ；Ｂ、Ｃ；及びＢ、ＤはＲＡＭ領域Ｂのデータ／チップ選択バスに接続している。第３行ＡＳＩＣ  Ｃ、Ａ；Ｃ、Ｂ；Ｃ、Ｃ；及びＣ、ＤはＲＡＭ領域Ｃのデータ／チップ選択バスに接続している。第４行ＡＳＩＣ  Ｄ、Ａ；Ｄ、Ｂ；Ｄ、Ｃ；及びＤ、ＤはＲＡＭ領域Ｄのデータ／チップ選択バスに接続している。４つの行の制御論理部分ＡＳＩＣ  Ａ、Ａ…ＡＳＩＣ  Ｄ、Ｄはそれぞれ図示しない仲裁バスを介して、共通に係属している特許出願で本発明と同じ譲受人に譲渡された発明者クリストフア・エス・マクラーレン及びジョン・ケー・ウォルトン、１９９７年１２月２３日出願のシリアル番号０８／９９６，８０７「バス仲裁システム」に詳細に説明される態様で相互接続されている。
【００１５】
制御論理部分ＡＳＩＣ  Ａ、Ａ…ＡＳＩＣ  Ｄ、Ｄの行のそれぞれは４つのＲＡＭ領域、ＲＡＭ領域Ａ…ＲＡＭ領域Ｄの対応する１つに図示されるようにメモリアドレス／制御バスを介して接続される。第１行ＡＳＩＣ  Ａ、Ａ；Ａ、Ｂ；Ａ、Ｃ；及びＡ、ＤはＲＡＭ領域Ａのメモリアドレス／制御バスに接続している。第２行ＡＳＩＣ  Ｂ、Ａ；Ｂ、Ｂ；Ｂ、Ｃ；及びＢ、ＤはＲＡＭ領域Ｂのメモリアドレス／制御バスに接続している。第３行ＡＳＩＣ  Ｃ、Ａ；Ｃ、Ｂ；Ｃ、Ｃ；及びＣ、ＤはＲＡＭ領域Ｃのメモリアドレス／制御バスに接続している。第４行ＡＳＩＣ  Ｄ、Ａ；Ｄ、Ｂ；Ｄ、Ｃ；及びＤ、ＤはＲＡＭ領域Ｄのメモリアドレス／制御バスに接続している。
【００１６】
キヤシュメモリ１２０0はまたポートＰ0−Ｐ7のいずれか１つを４つのポートＰA、ＰB、ＰC及びＰDのいずれか１つに接続するように構成された接続ノード１３０を含む。このように、接続ノード１３０はポートＰ0−Ｐ7のいずれか１つをデータ／チップ選択バスのいずれか１つに接続するように構成されている。すなわち、ポートＰ0−Ｐ7のいずれか１つをＡＳＩＣ  Ａ、ＡないしはＤ、Ｄのそれぞれの接続ノード制御バス上にＡＳＩＣ  Ａ、ＡないしはＤ、Ｄにより発生された制御信号に応答して、選択的に４つのメモリ領域Ａ、Ｂ、Ｃ及びＤのいずれか１つに接続する。エンドユーザデータは後述する方法でＡＳＩＣ  Ａ、ＡないしはＤ、Ｄにより供給されるルート情報に従い、接続ノード１３０を介して選択的に接続される。
【００１７】
接続ノード１３０は、複数のここでは２つのクロスバースイッチ１３２ａ、１３２ｂを有するクロスバースイッチ部分１３２を含む。接続ノード１３０はまた複数のここでは４つのデータ選択器１３２ａないしは１３２ｄを含む。クロスバースイッチ１３２ａ、１３２ｂのそれぞれはＡＳＩＣ  Ａ、ＡないしはＤ、Ｄにより供給される制御信号により制御される４ｘ４クロスバースイッチである。従って、クロスバースイッチ１３２ａ、１３２ｂのそれぞれは４つの入力／出力（図示のようにそれぞれポートＰ0−Ｐ3、Ｐ4−Ｐ7に接続された）を有し、そして４つの入力／出力は４つのデータ選択器１３４ａないしは１３４ｄの一対の入力／出力の対応する１つに接続する。この制御論理部分ＡＳＩＣ  Ａ、Ａ−Ｄ、Ｄは同じ構成であり、図６にその一例、ここでは制御論理部分ＡＳＩＣ  Ａ、Ａが詳細に示される。制御論理及びバッフアメモリ１５２を有する制御論理１５０を含む。これらは本発明と同じ譲受人に譲渡された共通に係属している特許出願シリアル番号０８／９９６，０８９「データ記憶システムのためのタイミングプロトコル」発明者ジョン・ケー・ウォルトン、１９９７年１２月２３日出願に詳細に記載されている。ＡＳＩＣ（Ａ、Ａ）はバッフアメモリ１５２と制御論理部分ＡＳＩＣ  Ａ、Ａに接続された複数のバス（すなわち、Ａバス、Ｂバス、Ｃバス及びＤバス）の１つ、ここではバスＡとの間のデータ転送を制御する。制御論理部分ＡＳＩＣ  Ａ、Ａはそこに接続されている制御／データバス（ここではＲＡＭ領域Ａ）の１つに対する制御／データバス要求を発生するように構成されていて、上記の本発明と同じ譲受人に譲渡された共通に係属している特許出願シリアル番号０８／９９６，０８９「データ記憶システムのためのタイミングプロトコル」発明者ジョン・ケー・ウォルトン、１９９７年１２月２３日出願に詳細に記載されているプロトコルに従って、制御論理部分（ここではＡＳＩＣ  Ａ、Ａ）に供給される制御／データバス許可に応答して転送を行なうように構成されている。制御論理部分ＡＳＩＣ  Ａ、Ａはまた上記の共通に係属している特許出願で本発明と同じ譲受人に譲渡された発明者クリストフア・エス・マクラーレン及びジョン・ケー・ウォルトン、１９９７年１２月２３日出願のシリアル番号０８／９９６，８０７「バス仲裁システム」に詳細に説明されるバス仲裁部分１５３を含む。ここではしかし、仲裁部分はまた１つの追加バス、バスＡ、Ｂ、Ｃ及びＤに加えてクロスバースイッチ部分１３２によりいずれかのポートＰA、ＰB、ＰC又はＰDに接続された１つのエンドユーザデータシリアルバスとのメモリ衝突も仲裁する。制御論理１５０はＡバス上の８チップ選択信号及び１つの読出し／書込み信号を復号するためのデコーダ１５７を有する。このデコーダは上記の共に係属している特許出願シリアル番号０９／０５２，２６８に詳細に記載されている。デコーダ１５７は図示するようにメモリアドレス／制御バス上にメモリ領域Ａのためのアドレス、制御及びクロックを発生する。ルート情報はインターフエイス状態データバスＡ、Ｂ、Ｃ及びＤを介してＡＳＩＣ  Ａ、ＡないしはＤ、Ｄへ供給される。このように、例えば、バーストエンドユーザデータがデイレクタ１２２3からキヤシュメモリ１２０0のメモリ領域Ａへ転送されるとすると、このデイレクタ１２２3はインターフエイス状態データバスＡに接続され、そしてこれによりエンドユーザデータ転送のための接続ノードルート情報がデイレクタ１２２3によりインターフエイス状態データバスＡ上に置かれることに注意する。
【００１８】
図３及び図６を参照すると、バスＡ上の接続ノードルート情報に応答して、ＡＳＩＣ  Ａ、Ａ制御論理はクロスバースイッチ１３２ａ及び選択器１３４ａを介してキヤシュメモリ１２０0（エンドユーザバス１２６3,0を介してデイレクタ１２２3に接続されている）のポートＰ3をポートＰAに接続するために、そこに接続されている接続ノード制御バス上に制御情報を提供する。
【００１９】
図７を参照すると、インターフエイスの別の実施の形態、ここではインターフエイス１１８’が示されている。ここでインターフエイス１１８’は１６デイレクタ１１２’0−１２２’15と、インターフエイス状態データを運ぶための平行マルチドロップバスＡ、Ｂ、Ｃ及びＤとエンドユーザデータを運ぶために６４組のシリアル、ポイントツーポイントバス１２６’0,0−１２６’0,3ないしは１２６’15,0−１２６’15,3により相互接続された４つのキヤシュメモリ印刷回路ボード１２０’0−１２０’3を含む。各印刷回路ボード１２０’0−１２０’3について４つのクロスバースイッチ１３２があることに注意する。さらに、デイレクタ１１２’0−１２２’15のそれぞれは４つのクロスバースイッチ１３２’、それぞれが４ｘ４クロスバースイッチである、を有する。
【００２０】
図８を参照すると、インターフエイスのさらに別の実施の形態、ここではインターフエイス１１８”が示される。このインターフエイス１１８”は１６のデイレクタ１２２”0−１２２”15と４つの平行、マルチドロップバスＴＨ、ＴＬ、ＢＨ及びＢＬを介して相互接続された４つのキヤシュメモリ印刷回路ボード１２０”0−１２０”3を含む。このバスは本発明と同時に出願されそして同じ譲受人に譲渡された共に係属している特許出願「データ記憶システム」発明者ダニエル・キヤスル等に詳細に説明されている。この共に係属している出願に記載されているようにキヤシュメモリは２組に配されている。１組は低アドレスを有し、他の組は高アドレスを有する。このため、キヤシュメモリ印刷回路ボード１２０”0及び１２０”1は高アドレスメモリ組に含まれ、キヤシュメモリ印刷回路ボード１２０”2及び１２０”3は低アドレスメモリ組に含まれる。しかしここでは、平行マルチドロップバスＴＨ（すなわち、上高）、ＴＬ（すなわち、上低）、ＢＨ（すなわち、底高）及びＢＬ（すなわち、底低）はインターフエイス状態ワードを運ぶために使用されそしてエンドユーザデータは図８に示されるシリアル、ポイントツーポイントバス１２６”0,0ないしは１２６”15,3により運ばれる。
他の実施例も特許請求の範囲とその精神に含まれる。
【図面の簡単な説明】
【００２１】
【図１】従来技術によるメモリシステムのブロック図
【図２】本発明によるメモリシステムのブロック図
【図３】図２のシステムに使用される複数のキヤシュメモリ印刷回路ボードの一つを例示するブロック図
【図４】図２のシステムに使用される複数のフロントエンドデイレクタの一つを例示するブロック図
【図５】図２のシステムに使用される複数のリヤエンドデイレクタの一つを例示するブロック図
【図６】図３のキヤシュメモリに使用される複数のフＡＳＩＣ制御論理の一つを例示するブロック図
【図７】本発明による別の実施の形態のインターフエイスのブロック図
【図８】本発明による他の実施の形態のインターフエイスのブロック図
【符号の説明】
【００２２】
１００  コンピュータシステム
１１２  ホストコンピュータ
１１６  デイスクドライブの列
１１８  テンターフエイス
１２０  キヤシュメモリ
１２２  デイレクタ
１２４  インターフエイス状態データバス
１２６  エンドユーザデータバスバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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