(57)【要約】【課題】半導体基板のインサイチュ洗浄方法及びこれを採用する半導体素子の製造方法を提供する。【解決手段】一実施例によるエピタキシャル層の製造方法は反応チャンバ内に露出した半導体表面を有する基板をローディングさせるステップを具備する。前記露出した半導体表面上に存在する酸化物が分解されて酸素を除去する洗浄条件が成立するように前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱する。前記酸化物が除去されるように前記洗浄条件を洗浄時間の間に維持して清浄な半導体表面を形成する。前記清浄な半導体の表面上にエピタキシャル層を形成する。前記基板を前記反応チャンバからアンローディングさせる。【選択図】図１
2006196910.tif 000002
【特許請求の範囲】
【請求項１】
反応チャンバ内に露出した半導体表面を有する基板をローディングさせる段階と、
前記露出した半導体表面上に存在する酸化物が分解されて酸素を除去する洗浄条件が成立するように、前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱する段階と、
前記酸化物が除去されるように前記洗浄条件を洗浄時間の間に維持して清浄な半導体表面を形成する段階と、
前記清浄な半導体表面上にエピタキシャル層を形成する段階と、
前記基板を前記反応チャンバからアンローディングさせる段階と、
を含むことを特徴とするエピタキシャル層の製造方法。
【請求項２】
前記洗浄圧力は約１ｍＴｏｒｒ以下であり、前記洗浄温度は約８００℃以下であることを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項３】
前記基板を前記反応チャンバ内にローディングさせる前に、前記露出した半導体表面を予備洗浄する段階をさらに含むことを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項４】
前記洗浄圧力は約１ｍＴｏｒｒ以下であり、前記洗浄温度は約５００℃〜約７５０℃であり、前記洗浄時間は約２００秒以下であることを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項５】
前記洗浄圧力は約０．１ｍＴｏｒｒ以下であり、前記洗浄温度は約７３０℃〜約７９０℃であり、前記洗浄時間は約１２０秒以下であることを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項６】
前記洗浄時間の間に前記反応チャンバ内にキャリアガスを注入する段階をさらに含むことを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項７】
前記キャリアガスは水素、アルゴン、ネオン、クリプトン及びこれらの混合ガスからなる群で選択することを特徴とする請求項６記載のエピタキシャル層の製造方法。
【請求項８】
前記洗浄圧力は約５０ｍＴｏｒｒ以下であり、前記洗浄温度は約８００℃以下であり、前記洗浄時間は約２００秒以下であることを特徴とする請求項７記載のエピタキシャル層の製造方法。
【請求項９】
前記キャリアガスは前記洗浄条件として前記反応チャンバ内の酸素ガスを飽和量の約５０％以下で維持することができる流量で注入されることを特徴とする請求項６記載のエピタキシャル層の製造方法。
【請求項１０】
前記キャリアガスは約５００ｓｃｃｍ以下の流量で注入されることを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１１】
前記キャリアガスは前記洗浄条件として前記反応チャンバ内の酸素ガスを飽和量の約１０％以下で維持することができる流量で注入されることを特徴とする請求項６記載のエピタキシャル層の製造方法。
【請求項１２】
前記露出した半導体表面はシリコン、ゲルマニウム、二元化合物半導体、三元化合物半導体、四元化合物半導体及びそれらの組合せからなる群で選択することを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項１３】
前記エピタキシャル層を形成する段階と前記基板を反応チャンバからアンローディングさせる段階との間に冷却条件として前記基板を維持させる段階をさらに含み、前記冷却条件は前記エピタキシャル層の酸化を抑制した条件であることを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項１４】
前記エピタキシャル層を形成する段階と前記基板を前記反応チャンバからアンローディングさせる段階との間に前記反応チャンバ内に冷却ガスを注入する段階をさらに含むことを特徴とする請求項１３記載のエピタキシャル層の製造方法。
【請求項１５】
前記冷却ガスは水素、アルゴン、ネオン、クリプトン及びこれらの混合ガスからなる群で選択することを特徴とする請求項１４記載のエピタキシャル層の製造方法。
【請求項１６】
前記基板を前記反応チャンバ内にローディングさせた後、前記洗浄条件に到逹する前に、前記基板を昇温雰囲気で維持する段階をさらに含み、前記昇温雰囲気は前記露出した半導体表面の酸化が抑制された雰囲気であることを特徴とする請求項１記載のエピタキシャル層の製造方法。
【請求項１７】
前記基板を前記反応チャンバ内にローディングさせた後、前記洗浄条件に到逹するまで前記反応チャンバ内に昇温ガスを注入する段階をさらに含むことを特徴とする請求項１６記載のエピタキシャル層の製造方法。
【請求項１８】
前記昇温がスは水素、アルゴン、ネオン、クリプトン及びこれらの混合ガスからなる群で選択することを特徴とする請求項１７記載のエピタキシャル層の製造方法。
【請求項１９】
半導体基板を処理して露出した半導体表面を有する中間素子構造物を形成する段階と、
前記中間素子構造物を反応チャンバ内にローディングする段階と、
前記露出した半導体表面上に存在する酸化物が分解されて酸素を除去する洗浄条件が成立されるように、前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱する段階と、
前記酸化物が除去されるように前記洗浄条件を洗浄時間の間に維持して清浄な半導体表面を形成する段階と、
前記清浄な半導体表面上にエピタキシャル層を形成する段階と、
前記半導体基板を前記反応チャンバからアンローディングする段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２０】
前記露出した半導体表面は、ソース／ドレイン領域であることを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２１】
前記露出した半導体表面は、ソース／ドレイン領域及びゲート電極表面であることを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２２】
前記エピタキシャル層は単結晶半導体構造、多結晶半導体構造、非晶質半導体構造及びこれらの組合せからなる群から選択された一つのエピタキシャル層構造を有することを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２３】
前記露出した半導体表面上に一種類のエピタキシャル層構造が形成されることを特徴とする請求項２２記載の半導体素子の製造方法。
【請求項２４】
前記半導体基板を処理して露出した半導体表面を有する中間素子構造物を形成することは、
前記半導体基板上に活性領域を画定する段階と、
前記活性領域の表面の第１部分の上にゲートパターンを形成する段階と、
前記活性領域の表面の第２部分を露出する段階と、
を含むことを特徴とする請求項２２記載の半導体素子の製造方法。
【請求項２５】
前記半導体基板を処理して露出した半導体表面を有する中間素子構造物を形成することは、
前記半導体基板上に活性領域を画定する段階と、
前記活性領域の表面の第１部分の上にゲートパターンを形成する段階と、
前記活性領域の表面及び前記ゲートパターン上の半導体表面の第２部分を露出する段階と、
を含むことを特徴とする請求項２２記載の半導体素子の製造方法。
【請求項２６】
反応チャンバ内に露出した半導体表面を有する基板をローディングする段階と、
前記露出した半導体表面上に存在する酸化物が分解されて除去されるか、還元反応によってシリコンに転換される洗浄条件が成立されるように、前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱する段階と、
前記酸化物が除去されるように前記洗浄条件を洗浄時間の間に維持して清浄な半導体表面を形成する段階と、
前記清浄な半導体表面上にエピタキシャル層を形成する段階と、
前記基板を前記反応チャンバからアンローディングさせる段階と、
を含むことを特徴とするエピタキシャル層の製造方法。
【請求項２７】
反応チャンバ内に露出した半導体表面を有する基板をローディングする段階と、
前記露出した半導体表面上に存在する酸化物が分解されて除去される第１洗浄条件が成立するように、前記工程チャンバ内を第１洗浄圧力で排気させて前記基板を第１洗浄温度で加熱する段階と、
前記露出した半導体表面上に残存する酸化物が還元反応によってシリコンに転換される第２洗浄条件が成立されるように前記工程チャンバ内を第２洗浄圧力で排気させて前記基板を第２洗浄温度で加熱する段階と、
前記残存する酸化物が転換されるように前記第２洗浄条件を第２洗浄時間の間に維持して清浄な半導体表面を形成する段階と、
前記清浄な半導体表面上にエピタキシャル層を形成する段階と、
前記基板を前記反応チャンバからアンローディングさせる段階と、
を含むことを特徴とするエピタキシャル層の製造方法。
【請求項２８】
露出した半導体表面上に存在する酸化物が分解されて除去される洗浄条件が成立するように前記反応チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱する段階を含むことを特徴とする露出した半導体表面の洗浄方法。
【請求項２９】
前記酸化物を除去することは、前記露出した半導体表面上の酸化物を還元反応によって除去する段階をさらに含むことを特徴とする請求項２８記載の露出した半導体表面の洗浄方法。
【請求項３０】
前記反応チャンバ内を前記洗浄温度で酸素ガスの分圧が平衡分圧の約５０％以下になる洗浄圧力で維持する段階をさらに含むことを特徴とする請求項２８記載の露出した半導体表面の洗浄方法。
【請求項３１】
前記洗浄温度は、約８００℃以下であることを特徴とする請求項２８記載の露出した半導体表面の洗浄方法。
【請求項３２】
前記反応チャンバ内を前記洗浄温度で酸素ガスの分圧が平衡分圧の約５０％以下になる洗浄圧力で維持する段階をさらに含むことを特徴とする請求項３１記載の露出した半導体表面の洗浄方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、半導体基板のインサイチュ洗浄方法及びこれを採用するエピタキシャル層の製造方法（ｍｅｔｈｏｄｓ  ｆｏｒ  ｉｎ−ｓｉｔｕ  ｃｌｅａｎｉｎｇ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅｓ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｆａｂｒｉｃａｔｉｏｎ  ｅｍｐｌｏｙｉｎｇ  ｔｈｅ  ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
半導体素子の製造工程は、半導体基板上に導電性または絶縁性薄膜を形成してこれらをパターン化することを含む。前記半導体基板上に形成される前記薄膜の品質は工程環境の清浄（ｃｌｅａｎｌｉｎｅｓｓ）と前記薄膜が形成される前記半導体基板の表面状態に大きく影響を受ける。前記半導体基板は、前記半導体素子の製造工程中にあらゆるステップで大気中に露出することができる。例えば、前記半導体基板は工程チャンバにローディングされる前に大気中に露出することができる。この場合、前記半導体基板の表面は、大気中の汚染物質によって汚染することができる。特に、前記半導体基板の表面上に非化学両論的な組成を有して形成される自然酸化膜は前記半導体基板上に形成される半導体素子の電気的な特性を低下させることができる。よって、前記半導体基板の表面上の汚染物質、特に前記自然酸化膜は個々の薄膜形成工程の前に別途の洗浄工程を介して除去されるべきである。
【０００３】
一方、エピタキシャル成長工程（ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｐｒｏｃｅｓｓ）は単結晶半導体の基板上に単結晶半導体層を形成するための優れた手段として提供される。前記エピタキシャル成長工程は、初期にバイポーラトランジスタの動作特性を向上させるために用いられていたが、近年は、ＣＭＯＳ直接回路の製造に広く用いられている。例えば、ＭＯＳトランジスタの単チャンネル効果及び電流駆動力を改善させるための上昇されたソース／ドレイン構造（ｅｌｅｖａｔｅｄ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｓｔｒｕｃｔｕｒｅ）を具現するために選択的エピタキシャル成長工程（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｐｒｏｃｅｓｓ；ＳＥＧ  ｐｒｏｃｅｓｓ）が適用されている。その外に、ＭＯＳトランジスタのキャリア移動度を向上させるための引張られたチャンネル（ｓｔｒａｉｎｅｄ  ｃｈａｎｎｅｌ）を形成するために異種エピタキシャル成長工程（ｈｅｔｅｒｏ−ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｐｒｏｃｅｓｓ）が適用されている。
【０００４】
前記エピタキシャル成長工程によって半導体基板上に形成されるエピタキシャル層は前記半導体基板の結晶構造に付いて成長される。よって、前記エピタキシャル成長工程において前記半導体基板の表面状態は前記エピタキシャル層の品質に大きな影響を及ぼす。上述したように、半導体基板の表面上に形成された自然酸化膜はエピタキシャル層にスリップ（ｓｌｉｐ）またはスタッキングフォールト（ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）のような格子欠陥を誘発するので完全に除去するのが好ましい。これのために、エピタキシャル層を成長させるための半導体基板が反応チャンバ内にローディングされる前に洗浄工程が実施される。前記洗浄工程は適切な化学溶液を使用した湿式洗浄または化学乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）工程によって実施される。さらに、洗浄された半導体基板が反応チャンバ内にローディングされた後にインサイチュ洗浄工程がさらに実施される。しかしながら、従来の水素ベーク（ｈｙｄｒｏｇｅｎ  ｂａｋｅ）とも呼ばれる前記インサイチュ洗浄工程は、通常８５０℃〜１２００℃の水素雰囲気で実施される高温工程である。よって、前記インサイチュ洗浄工程中に、半導体基板内にドーピングされた不純物の拡散によってＭＯＳトランジスタのスレッショルド電圧が減少することができる。また、前記半導体基板がＳＯＩ基板の場合には前記インサイチュ洗浄工程中に上部シリコン層（ｔｏｐ  ｓｉｌｉｃｏｎ  ｌａｙｅｒ）の凝集が発生することができる。
【０００５】
結論的に、エピタキシャル成長工程において半導体素子の電気的特性が劣化されるのを抑制するためには前記インサイチュ洗浄工程の温度を低めることが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようする技術的課題は、低温において半導体基板表面上の自然酸化膜のような不純物を有効に除去することができる半導体基板のインサイチュ洗浄方法及びこれを採用するエピタキシャル層の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、後続のエピタキシャル蒸着中に用いる温度及び従来の洗浄方法に用いる温度よりも実質的に低い温度を用いることによって、温度と係わる問題、例えば、不純物の非正常的な拡散、自動ドーピング（ａｕｔｏ  ｄｏｐｉｎｇ）、スリップ（ｓｌｉｐ）及びストレス問題を低減させるとともに全体の工程時間を短縮させることができるインサイチュ洗浄方法を提供する。
【０００８】
エピタキシャル層を形成する前に、洗浄及びシリコン表面から不純物の除去のために用いられる低い温度は製造工程の熱バジェット（ｂｕｄｇｅｔ）を低減することができて、基板上にあらかじめ形成されたＣＭＯＳ素子の性能を維持させることができる
【０００９】
反応チャンバ内で維持する温度及び圧力の組合せは、前記基板表面からシリコン酸化物を十分に蒸発させる。ポンプ及び／または反応チャンバ内に導入するキャリアガス（ｃａｒｒｉｅｒ  ｇａｓ）は前記反応チャンバからシリコン酸化物の蒸気を十分に除去することによって平衡条件に逹することを防止する。特に、前記反応チャンバは前記反応チャンバ内においてシリコン酸化物の蒸気の濃度が洗浄条件から平衡蒸気圧の５０％以下、さらに１０％以下になるように維持することができる。前記反応チャンバ内でシリコン酸化物の蒸気の分圧を低減することによって前記シリコン酸化物の蒸発に有利な反応が促進されて前記シリコン酸化物の蒸発率は増加することができる。
【００１０】
本発明の実施例は、反応チャンバ内に露出した半導体表面を有する基板をローディングさせて（ｌｏａｄｉｎｇ）、前記露出した半導体表面上に存在する酸化物が分解されて酸素を除去する洗浄条件が成立するように（ｅｓｔａｂｌｉｓｈ）、前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱し、前記酸化物が除去されるように前記洗浄条件を洗浄中に維持して清浄な半導体表面（ｃｌｅａｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｒｆａｃｅ）を形成し、前記清浄な半導体表面上にエピタキシャル（ｅｐｉｔａｘｉａｌ）層を形成して前記基板を前記反応チャンバからアンローディング（ｕｎｌｏａｄｉｎｇ）することを含むエピタキシャル層の製造方法を具備する。
【００１１】
約５０ｍＴｏｒｒ以下の洗浄圧力及び約８００℃以下の洗浄温度において約２００秒以下の洗浄時間で維持することによって前記半導体表面から自然酸化物は十分に除去することができる。ここで、「約」という用語は一つ以上のパラメータを調節及び／または測定して前記方法を実施するのに用いられる装置及び／または関連設備の性能に因る偏差を含むために用いられる。例えば、８００℃で設定された加熱設備は一般的に正確な設定温度を維持することができず、設定温度に対して高いかまたは低い許容範囲内での偏差を見せる場合がある。よって、「約」という用語の使用はこのような予想可能な偏差が請求されたパラメータの範囲内で考慮されなければならないことを示す。
【００１２】
キャリアガス、例えば、水素（ｈｙｄｒｏｇｅｎ）、アルゴン（ａｒｇｏｎ）、ネオン（Ｎｅｏｎ）、クリプトン（Ｋｒｙｐｔｏｎ）及びこれらの混合ガスからなる群から選択されたガスが前記インサイチュ洗浄工程の少なくともある時間にて前記反応チャンバ内に注入することができる。前記インサイチュ洗浄工程間に前記反応チャンバ内を真空条件で維持し、前記キャリアガスを前記反応チャンバ内に注入することによって、または前記反応チャンバ内を真空条件で維持して前記キャリアガスを前記反応チャンバ内に注入することによって前記反応チャンバ内の酸化物蒸気の分圧（ｐａｒｔｉａｌ  ｐｒｅｓｓｕｒｅ）を用いられた温度及び圧力に対する平衡条件以下で十分に低減させることができる。前記キャリアガスが用いられる場合、前記キャリアガスは実質的に同一大きさの反応チャンバ内で従来の水素ベーク工程またはエッチング工程で典型的に使われた流量よりも少ない流量で注入することができる。例えば、水素が使用される場合、前記水素の流量は従来の水素ベーク工程で使われた流量よりも少ない約２５％以下、または約１０％以下とすることができる。
【００１３】
前記反応チャンバ内の酸素ガスの分圧を平衡値の約５０％以下、さらに１０％以下に低減することによって半導体酸化物の分解を促進させ、清浄な半導体表面を取得するのに必要とされる工程時間が短縮できるものと期待されている。この場合、基板上において他の構造物の腐食や損傷なしで酸化物を除去するためには前記基板上に露出した他の材料の蒸気圧が考慮されなければならないし、このような考慮に従って温度及び圧力条件が設定されなければならない。
【００１４】
以下で詳しく説明されるように、前記インサイチュ洗浄工程の適用は、シリコン表面に制限されず、他の半導体表面、例えばゲルマニウム（ｇｅｒｍａｎｉｕｍ）、シリコン／ゲルマニウムのように二成分系で成り立つ二元化合物半導体材料（ｂｉｎａｒｙ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍａｔｅｒｉａｌ）、三成分系からなる三元化合物半導体材料（ｔｅｒｔｉａｒｙ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍａｔｅｒｉａｌ）、四成分系からなる四元化合物半導体材料（ｑｕａｔｅｒｎａｒｙ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍａｔｅｒｉａｌ）及びそれらの組合せを含む半導体材料の洗浄に適用されることができる。
【００１５】
本発明の実施例は、半導体基板を処理して露出した半導体表面を有する中間素子構造物を形成し、前記中間素子構造物を反応チャンバ内にローディングさせて、前記露出した半導体表面上に存在する酸化物が分解されて酸素を除去する洗浄条件が成立するように（ｅｓｔａｂｌｉｓｈ）、前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱し、前記酸化物が除去されるように前記洗浄条件を洗浄時間中に維持して清浄な半導体表面（ｃｌｅａｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｒｆａｃｅ）を形成し、前記清浄な半導体表面上にエピタキシャル（ｅｐｉｔａｘｉａｌ）層を形成して、前記半導体基板を前記反応チャンバからアンローディング（ｕｎｌｏａｄｉｎｇ）させることを含む半導体素子の製造方法を具備する。
【００１６】
前記露出した半導体表面は、例えば、ソース／ドレイン（ｓｏｕｒｃｅ／ｄｒａｉｎ）領域、及び／またはゲート電極表面を含むことができる。また、前記エピタキシャル層の構造は単結晶構造、多結晶構造、非晶質構造及びこれらの組合せを含むことができる。
【００１７】
本発明の実施例は、反応チャンバ内に露出した半導体表面を有する基板をローディングさせて（ｌｏａｄｉｎｇ）、前記露出した半導体表面上に存在する酸化物が分解されて除去されたり還元反応によってシリコンに転換される洗浄条件が成立するように（ｅｓｔａｂｌｉｓｈ）、前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱し、前記酸化物が除去できるように前記洗浄条件を洗浄時間中に維持して清浄な半導体表面（ｃｌｅａｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｒｆａｃｅ）を形成し、前記清浄な半導体表面上にエピタキシャル（ｅｐｉｔａｘｉａｌ）層を形成して、前記基板を前記反応チャンバからアンローディング（ｕｎｌｏａｄｉｎｇ）させることを含むエピタキシャル層の製造方法を具備する。
【００１８】
いくつかの場合に、前記エピタキシャル層の製造方法は、前記露出した半導体表面上に存在する酸化物が分解されて除去される第１洗浄条件が成立するように（ｅｓｔａｂｌｉｓｈ）、前記工程チャンバ内を第１洗浄圧力で排気させて前記基板を第１洗浄温度で加熱し、前記露出した半導体表面上に残存する酸化物が還元反応によってシリコンに転換される第２洗浄条件が成立するように（ｅｓｔａｂｌｉｓｈ）前記工程チャンバ内を第２洗浄圧力で排気させて前記基板を第２洗浄温度で加熱し、前記残存する酸化物が転換するように前記第２洗浄条件を第２洗浄時間中に維持させて清浄な半導体表面（ｃｌｅａｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｒｆａｃｅ）を形成し、前記清浄な半導体表面上にエピタキシャル（ｅｐｉｔａｘｉａｌ）層を形成して、前記基板を前記反応チャンバからアンローディング（ｕｎｌｏａｄｉｎｇ）させることを含むエピタキシャル層の製造方法を具備する。
【００１９】
本発明の実施例は、露出した半導体表面上に存在する酸化物が分解されて除去される洗浄条件が成立するように（ｅｓｔａｂｌｉｓｈ）前記工程チャンバ内を洗浄圧力で排気させて前記基板を洗浄温度で加熱することを含む露出した半導体表面の洗浄方法を具備する。前記分解ステップは前記露出した半導体表面上に残存する酸化物を除去する還元ステップとともに実施することができる。
【発明の効果】
【００２０】
本発明によれば、低温で半導体基板表面上の自然酸化膜のような汚染物質を有効にインサイチュ洗浄できる。その結果、エピタキシャル層の品質低下を防止することができるし、半導体素子の電気的特性の劣化を最小化することができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して本発明の好ましい実施例を詳しく説明する。しかしながら、本発明はここで説明された実施例に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施例は開示された内容が徹底的で完全になるように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。明細書の全般において同一参照番号は同一構成要素を示す。
【００２２】
半導体基板の露出したシリコン表面上に優れた品質を有するエピタキシャルシリコン層を成長させるためには前記露出したシリコン表面が可能な限り完璧な結晶表面でなければならない。特に、シリコン表面の汚染を除去するための工程が実行されなければならないし、シリコン表面には後続のエピタキシャル工程中に形成されるエピタキシャル層の結晶格子構造の劣化を防止するためにピット（ｐｉｔ）または他の結晶欠陥のような表面不規則があってはならない。例えば、シリコン表面上の酸化物、金属及び／または有機物のような汚染物質は多様な結晶欠陥を有するエピタキシャル層が形成される原因となり得る。
【００２３】
周知のように、規則的な単結晶格子より不規則な結晶格子を有するエピタキシャル層は製造工程の収率、素子特性及び／または素子信頼性を低下させる。例えば、汚染と係わる欠陥は製造工程中のインライン（ｉｎ−ｌｉｎｅ）品質検査の失敗をもたらしてウエハ収率を落として工程単価を増加させることになる。例えば、望まない移動性の（ｍｏｂｉｌｅ）イオン汚染物質により素子特性が変化されて、最初デザインした用途の素子に不適合でありチップの収率が低下される。また、素子の信頼性は素子構造物を通じて移動し素子不良を誘発させる、例えば、微小量の金属汚染物質によって不利な影響を受けることができる。よって、エピタキシャル層の品質を向上させて最終的に製造される半導体素子の収率、性能及び信頼性に及ぶ不利な影響を低減したり防止するためにはシリコン表面上の汚染物質及び表面不規則を除去するのが重要である。
【００２４】
シリコン表面から除去すべき汚染物質の形態は、微粒子、有機残留物、及び無機残留物が含まれる。前記微粒子は、ほこり及び煙粒子だけでなく、空気中に一般的にある他の不純物及び湿式処理の際に表面で成長し除去されてないバクテリアも含まれる。前記有機残留物は、例えば、オイル、フォトリソグラフィ工程間に使用されるフォトレジスト、または化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）スラーリー（ｓｌｕｒｒｙ）組成物内に含まれる化合物のような炭素を含有する有機化合物を含む組成物と係わる。また、前記無機残留物は、例えば、半導体製造工程中の以前ステップで用いられる塩酸、フッ酸、または保護されてないシリコン表面が酸化雰囲気に露出されることによって生成する酸化物のように炭素を含まない化合物と係わる。上述した例から示したように、前記汚染源は、上述のような環境から不可避な炭素及び酸素のような材料を含むだけでなく半導体素子の製造工程中における他のステップで用いられたり発する材料を含む。
【００２５】
エピタキシャル蒸着工程の前に基板表面を洗浄する方法としての一つは、過酸化物が充填された塩酸及びアンモニア水酸化物を順に適用させることである。この場合、シリコン表面は、殆どが酸及び塩基に耐性を有するので非常に強い溶媒が用いられることができる。しかしながら、上述したように、前記シリコン表面は空気や水溶液中にいつも存在する不純物と直ちに反応して結合することになる。一方、シリコン酸化物（ＳｉＯ２）ように完全に酸化されたシリコン表面は相対的に不活性である。よって、エピタキシャル工程が実施される前にシリコン酸化物やその外の残留汚染物質はシリコン表面から除去すべきである。
【００２６】
インサイチュ洗浄工程は、後続のエピタキシャル工程と同一のチャンバ内で実行されるのでエピタキシャル工程に適する、酸化されてない清浄なシリコン表面を提供することができる。しかしながら、上述したように従来のインサイチュ洗浄工程は、基板を約８５０℃以上、多くは１２００℃まで加熱することを含む。このような高温工程は、清浄な表面を提供することはできるが、結晶構造における損傷の危険があり最終的な半導体素子の全般的な熱バジェット（ｂｕｄｇｅｔ）を増加させることができる。半導体素子の寸法が持続的に縮小することによって半導体素子の製造工程は素子の電気的特性の劣化を防止するためにさらに厳しい熱バジェットの要求を満足しなければならない。特に、主な素子パラメータであるスレッショルド電圧は製造工程中の過度な加熱に因る過度な不純物の拡散に敏感に影響を受け得る。。
【００２７】
＜第１実施例＞
以下では、シリコン表面を有する半導体基板に対して説明することになるが、本発明は、これに限らず、多様な基板、例えば単結晶シリコン基板、単結晶シリコンを有するＳＯＩ基板、単結晶シリコンゲルマニウム基板に適用することができる。また、本発明に適用することができる基板は、単結晶ゲルマニウム基板及び単結晶シリコンカーバイド基板だけではなく多様な三元化合物の半導体基板、四元化合物の半導体基板及びこの技術分野で周知された他の半導体化合物基板を含むことができる。
【００２８】
本発明による洗浄方法は、処理されない基板及び半導体製造工程中の一部工程を終了して処理された基板に対して用いられることができる。前記処理された基板はウェル、ソース／ドレイン領域、接合、ゲート電極構造物、多様な誘電体及びお互いに機能的に関連付けられた導電膜を含む回路構造物を含むことができる。工程の進行程度に関わらず、前記基板はエピタキシャル成長のために露出したシリコン表面を少なくとも一部領域に含むことができる。
【００２９】
図１のフローチャートに示すように、まず、予備洗浄工程（Ｓ３）が実施される。前記予備洗浄工程（Ｓ３）は、基板が反応チャンバ内にローディングされる前に完了する。前記予備洗浄工程（Ｓ３）は、基板上に存在するバルク（ｂｕｌｋ）自然酸化物及び他の汚染物質を除去するために乾式及び／または湿式の方法で実施することができる。この場合、通常のＲＣＡ洗浄及び／またはピラニア（ｐｉｒａｎｈａ；Ｈ２Ｏ２／Ｈ２ＳＯ４）湿式洗浄工程に適用される酸性溶液が表面から有機及び／または無機汚染物質を除去するために用いられることができる。
【００３０】
前記ＲＣＡ洗浄は、（１）５：１：１のＨ２Ｏ：Ｈ２Ｏ２：ＮＨ４ＯＨ溶液を用いて不溶性有機汚染物質を除去するステップ、（２）ＨＦがＨ２Ｏに対して１：５０に希釈された溶液を用いて自然酸化物及び金属汚染物質を除去するステップ、（３）６：１：１のＨ２Ｏ：Ｈ２Ｏ２：ＨＣｌ溶液を用いてイオン及び重金属原子の汚染物質を除去するステップを含む。周知のように、上述した湿式工程中の特定ステップは、乾式エッチング工程によって代替されたり補完することができる。また機械的スクラバー（ｓｃｒｕｂｂｅｒ）及び／またはリンス（ｒｉｎｓｅ）工程が前記基板表面上の微粒子を減少させるために適用することができる。上述したように殆どの自然酸化物は、ＨＦ溶液または緩衝ＨＦ（ｂｕｆｆｅｒｅｄ  ＨＦ；ＢＨＦ）溶液内で除去されるが、非常に高い反応性を有するシリコン表面は、表面に適用された多様な化学物質を除去するために用いられる前記リンス工程及び乾燥ステップの間に少なくとも部分的に酸化することができる。よって、エピタキシャル層を形成する前にインサイチュ洗浄を実施する必要がある。
【００３１】
図１及び度図２に示すように、前記基板Ｓが予備洗浄された後、前記基板Ｓは処理装置１１に具備された反応チャンバ１３内にローディングされる。（Ｓ５）前記反応チャンバ１３内で前記基板Ｓはチャック（ｃｈｕｃｋ）組立体１５上に位置して支持される。
【００３２】
図２に示すように、前記反応チャンバ１３は、一つ以上の真空ポンプと連結される。前記真空ポンプは、例えば前記反応チャンバ１３内の圧力を約１０−９Ｔｏｒｒに減圧することができるターボ分子ポンプのような高真空ポンプ１７及び前記反応チャンバ１３から大きい体積のガスを除去して前記反応チャンバ１３内の圧力を約１０−３Ｔｏｒｒに減圧することができるラフ（ｒｏｕｇｈ）ポンプ１９を含むことができる。前記それぞれのポンプは、一つ以上のバルブ２１、２３によって調節される排気ラインによって前記反応チャンバ１３と連結することができる。
【００３３】
前記基板Ｓが平盤（ｐｌａｔｅｎ）またはウエハ支持台（ｗａｆｅｒ  ｓｕｐｐｏｒｔｅｒ）とも呼ばれる前記チャック組立体１５上に位置された後、第１パージ工程（Ｓ７）を実施する。前記第１パージ工程（Ｓ７）は前記ラフポンプ１９を用いて前記反応チャンバ１３内を約１００Ｔｏｒｒ以下の圧力に減圧することを含むことができる。さらに、第１パージ工程（Ｓ７）は、前記反応チャンバ１３を排気しながら前記反応チャンバ１３内に水素ガスを注入することを含むことができる。このように、前記第１パージ工程（Ｓ７）の間、前記ラフポンプ１９を用いて前記反応チャンバ１３内のガスを持続的に除去しながら、前記水素ガスを前記反応チャンバ１３内に注入させることによって前記反応チャンバ１３内に存在する残留窒素、残留酸素及び残留水蒸気を実質的に除去することができる。前記第１パージ工程（Ｓ７）の間、さらに詳しくは、殆どの酸化性物質が前記反応チャンバ１３内から除去されて前記反応チャンバ１３内の雰囲気が比較的に純粋水素雰囲気になった後、前記反応チャンバ１３及び前記基板Ｓは約３００℃〜約６００℃の温度で予熱することができる。
【００３４】
前記第１パージ工程（Ｓ７）が終了されると、前記水素ガスの注入が終わって前記高真空ポンプ１７を用いて前記反応チャンバ１３内の圧力をさらに減少させる。これによって、前記反応チャンバ１３内の圧力は、前記第１パージ（Ｓ７）工程の間に維持された圧力よりもさらに減少されて約１０−１Ｔｏｒｒ以下、より詳しくは、約１０−９Ｔｏｒｒ〜約１０−１Ｔｏｒｒの洗浄圧力に減少する。（Ｓ９）好ましくは、前記反応チャンバ１３内の圧力は、１０−６Ｔｏｒｒ〜１０−３Ｔｏｒｒまたは０．１〜５０ｍＴｏｒｒに減少することができる。前記洗浄圧力は前記ラフポンプ１９及び前記高真空ポンプ１７を用いてインサイチュ洗浄工程の間に維持される。
【００３５】
前記反応チャンバ１３内の圧力が前記洗浄圧力で維持された後、前記基板Ｓは約８００℃以下の洗浄温度で加熱される。（Ｓ１１）本発明によれば、前記反応チャンバ１３内の圧力は、上述したような前記洗浄圧力で維持される。よって、約８００℃以下の前記洗浄温度は前記基板Ｓの表面から好ましくない半導体酸化物を蒸発させるのには十分である。また、前記洗浄温度が８００℃以下である約６００℃〜約７００℃の場合も満足な結果が得られた。
【００３６】
前記洗浄温度で前記基板Ｓを加熱する間、または以後の洗浄工程まで前記反応チャンバ１３内にキャリアガスが比較的に低い流量、約５００ｓｃｃｍ以下で注入されることができる。この場合、前記キャリアガスは水素、アルゴン、ネオン、キセノン（ｘｅｎｏｎ）、クリプトンのような不活性ガスまたはこれらの組合せとすることができる。前記反応チャンバ１３内に前記キャリアガスを選択的に（ｏｐｔｉｏｎａｌｌｙ）注入することによって、前記基板Ｓ上の酸化物から酸素を十分に除去することができ、前記基板Ｓ上の清浄な表面での好まない反応を抑制することができる。上述したように、前記反応チャンバ１３内を洗浄圧力で排気しながら前記選択的なキャリアガスを注入することによって設定された洗浄条件で前記反応チャンバ１３内の酸素ガスの濃度を、その飽和量の約５０％以下で維持させることができる。
【００３７】
上述したように、選択的なキャリアガスとして水素が用いられることができるが、この場合、注入される水素の量及び温度は従来の水素ベーク工程で二酸化シリコン（ＳｉＯ２）を還元させるために考慮された水素の量及び温度より少なくて低いでだろう。例えば、与えられた反応チャンバでキャリアガスとして注入される水素の流量は従来の水素ベーク工程で用いられる流量の約１０％以下、さらには約３％以下とすることができる。
【００３８】
以後、前記基板Ｓを適切な範囲の洗浄時間の間に前記洗浄圧力及び前記洗浄温度で維持させる。（Ｓ１３）その結果、前記基板Ｓ上の汚染物質、例えば前記基板Ｓの露出したシリコン表面上の自然酸化膜から分解された酸素はすべて除去することができる。露出したシリコン表面の量及び特に自然酸化膜による汚染の程度による前記洗浄温度、前記洗浄圧力及び洗浄される前記基板Ｓの配置によって前記洗浄時間は約１０秒〜約５００秒の範囲内で変化することができる。一実施例で、前記洗浄時間は、約３０秒〜１２０秒、例えば約６０秒とすることができ、この時間の間に十分な洗浄を行うことができる。
【００３９】
前記基板Ｓを前記洗浄温度及び前記洗浄圧力で前記洗浄時間の間に維持させて洗浄した後、前記反応チャンバ１３内に水素ガスを注入することができる。（Ｓ１５）または前記水素ガス以外に不活性ガスが注入されることができる。前記水素ガスは洗浄が完了した前記シリコン表面を後続のシリコンエピタキシャル工程により適した状態させるために注入される。その後、前記基板Ｓの温度がエピタキシャル工程温度として調節されることができる。この場合、洗浄が完了した後、エピタキシャル工程温度で追加的な昇温及び温度調節を最小化させるために前記洗浄温度は後続のエピタキシャル工程温度に近いことが好ましい。
【００４０】
エピタキシャル層の成長に適した温度として前記基板Ｓを調節した後、前記露出した半導体表面上にエピタキシャル層を成長させる。（Ｓ１７）前記エピタキシャル層を形成するためのエピタキシャル工程は、前記洗浄工程が実施された前記反応チャンバ１３内でインサイチュで実施される。さらに詳しくは、前記反応チャンバ１３内に反応ガスを注入する。この場合、前記反応ガスは形成しようとするエピタキシャル層の種類によって決められる。例えば、前記反応ガスは、ＳｉＨ４またはＳｉＨ２Ｃｌ２のようなシリコンソースガスとすることができる。また、前記反応ガスは、ＧｅＨ４またはＧｅＨ２Ｃｌのようなゲルマニウムソースガスとすることができる。これに加えて、前記反応ガスは他の半導体ソースガスとすることができる。
【００４１】
前記基板Ｓに対する半導体製造工程があらかじめ実施されない場合、すなわち、前記基板Ｓ上に導電層、絶縁層、半導体層またはこれらのパターンのような構造物が形成されない場合、前記エピタキシャル層は前記基板Ｓの全面に形成することができる。一方、エピタキシャル層を形成する前に、前記基板Ｓに対する半導体製造工程があらかじめ実施された場合には前記エピタキシャル層は露出したシリコン表面及び／またはポリシリコンゲート電極のように露出したポリシリコン表面上にだけ選択的に成長することができる。
【００４２】
前記露出した表面上に形成または成長する前記エピタキシャル層は、前記露出した表面と同一物質ではないこともある。すなわち、前記反応ガスとともに前記反応チャンバ１３内に適切な量の他の合金元素を注入して物理的または電気的に他の特性を有するエピタキシャル層を形成することができる。このような技術は、ひずみ格子（ｓｔｒａｉｎｅｄ  ｌａｔｔｉｃｅ）層を形成するのに用いられることができるし、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ及びＡｌＰＧａＮのような三元及び四元化合物半導体層を形成するのに用いられることができる。
【００４３】
上述したような洗浄及びエピタキシャル層成長工程を実施した後、第２パージ工程（Ｓ１９）が実施される。前記第２パージ工程（Ｓ１９）は、前記反応チャンバ１３内に水素ガスまたは一つ以上の不活性ガスを注入することで実施される。また、前記第２パージ工程（Ｓ１９）が実施されるうちに前記基板Ｓはエピタキシャル蒸着温度から冷却することができ、前記第２パージ工程（Ｓ１９）中に注入される水素ガスまたは一つ以上の不活性ガスはこのような冷却工程間に発生することのある好まない反応を抑制することができる。
【００４４】
＜第２実施例＞
図３Ａないし図３Ｄは、本発明の一実施例による半導体素子の製造工程を示す断面図である。
【００４５】
図３Ａを参照すると、半導体基板１００内に活性領域を画定する素子分離膜１０２を形成する。前記半導体基板１００はシリコン、シリコン／ゲルマニウム、シリコンカーバイドまたはゲルマニウムを含むことができる。ゲートパターン１１０が前記活性領域上に形成される。前記ゲートパターン１１０は前記半導体基板１００上に積層されたゲート酸化膜１０４及びゲート電極１０６を含む。前記ゲート電極１０６はドーピングされたポリシリコンまたは非晶質シリコン層とすることができる。また、前記ゲート電極１０６は抵抗減少のためにシリサイド層を含むことができる。これに加えて、前記ゲートパターン１１０は前記ゲート電極１０６上に積層されたキャッピング層１０８を含むことができる。前記キャッピング層１０８は前記ゲート電極１０６の上部面を保護するために形成されて、シリコン窒化膜に形成することができる。
【００４６】
図３Ｂを参照すると、前記ゲートパターン１１０を形成した後、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）イオン注入とも呼ばれる初期イオン注入工程を実施して低濃度不純物領域１１８を形成する。すなわち、前記ゲートパターン１１０をイオン注入マスクとして用いて前記活性領域内に不純物イオンを注入して低濃度不純物領域１１８を形成する。次に、前記低濃度不純物領域１１８が形成された前記半導体基板１００上に絶縁膜を形成する。前記絶縁膜はシリコン酸化膜及びシリコン窒化膜を順に積層させて形成することができる。その後、前記絶縁膜を異方性エッチングして前記ゲートパターン１１０の側壁上にゲートスペーサ１１６を形成する。この場合、前記ゲートスペーサ１１６は内部酸化膜スペーサ１１２及び外部窒化膜スペーサ１１４を具備するように形成される。
【００４７】
前記ゲートスペーサ１１６を形成した後、前記ゲートパターン１１０及び前記ゲートスペーサ１１６をイオン注入マスクとして用いて前記活性領域内に不純物イオンを注入してソース／ドレイン領域１２０を形成する。前記ソース／ドレイン領域１２０は前記低濃度不純物領域１１８より高い不純物濃度を有するように形成される。前記ソース／ドレイン領域１２０を形成するためのイオン注入工程の後に通常の熱処理を実施して前記ソース／ドレイン領域１２０内の不純物イオンを活性化させる。一方、前記ソース／ドレイン領域１２０を形成するための不純物イオン注入工程は、後で説明されるエピタキシャル層を成長させた後に実施することができる。
【００４８】
図３Ｃを参照すると、前記ゲートパターン１１０及び前記ソース／ドレイン領域１２０を有する前記半導体基板１００の露出した表面上にエピタキシャル層１２２を成長させる。上述したように、前記エピタキシャル層１２２を成長させる工程はその以前に実施される予備洗浄工程（図１のＳ３）を含むことができる。前記予備洗浄工程を実施することで前記半導体基板１００の露出した表面上に存在する汚染物質は殆ど除去できる。
【００４９】
前記予備洗浄工程（図１のＳ３）を実施した後、前記半導体基板１００は反応チャンバ内にローディングされる。（図１のＳ５）次に、第１パージ工程（図１のＳ７）を実施した後、図１及び図２を参照して説明したようなインサイチュ洗浄工程が実施される。（図１のＳ９ないしＳ１５）その結果、前記半導体基板１００の露出した表面上の残存汚染物質、特に前記予備洗浄を実施した後、前記反応チャンバ内の雰囲気が不酸化雰囲気として成立される前に形成された自然酸化膜が有効に除去される。前記インサイチュ洗浄工程は、従来の水素ベーク工程で用いられた温度より低い温度を使用する。また、水素を使用する場合でも、従来の水素ベーク工程より少ない流量で用いられる。一実施例で、前記インサイチュ洗浄工程は露出した表面を有する前記半導体基板１００を約５０ｍＴｏｒｒ以下、例えば０．１ｍＴｏｒｒ以下の圧力及び約６５０℃〜約７５０℃、例えば、約７００℃の温度で約３０秒〜約１８０秒、例えば６０秒間に維持することを含むことができる。
【００５０】
前記インサイチュ洗浄工程に必要となる時間は、前記半導体基板の露出した表面の面積、予備洗浄工程、予備洗浄工程及びインサイチュ洗浄工程間に半導体基板を扱う方法、反応チャンバの容積及びインサイチュ洗浄工程に適用された工程条件のような変数によって影響を受けることができる。
【００５１】
前記インサイチュ洗浄工程を実施した後、前記反応チャンバ内の条件及び前記半導体基板１００の条件、特に、温度をエピタキシャル層１２２の成長に適したように設定する。前記エピタキシャル層１２２を成長させるための条件及び露出した半導体表面の状態によって、前記エピタキシャル層１２２は前記露出した半導体表面の結晶方向によって単結晶に成長されたり、多結晶、非晶質、またはこれらの組合せによる構造を有するように成長することができる。前記エピタキシャル層１２２は、ＳｉＨ２Ｃｌ２及び／またはＧｅＨ２Ｃｌ２のような反応ガス、水素のようなキャリアガス及びＨＣｌのようなエッチングガスを用いて形成することができる。また、前記エピタキシャル層１２２を形成する間に前記半導体基板１００は約７５０℃〜約８１０℃、例えば７８０℃の温度で維持することができる。
【００５２】
図３Ｃに示すように、前記ゲートパターン１１０が前記キャッピング層１０８を含む場合、前記エピタキシャル層１２２は前記半導体基板１００の露出した表面、すなわち前記ゲートパターン１１６によって露出した前記活性領域上に選択的に形成される。これとは違って、図３Ｄに示すように前記ゲートパターン１１０が前記キャッピング層１０８を含まない場合、すなわち前記ゲート電極１０６の表面が露出する場合には、前記ゲート電極１０６の露出した表面上に追加エピタキシャル層１２２’が前記エピタキシャル層１２２と同時に形成することができる。前記追加エピタキシャル層１２２’は多結晶構造を有する前記ゲート電極１０６上に形成されるので、単結晶構造として成長されず、成長条件によって多結晶または非晶質構造を有するように成長される。
【００５３】
下部の半導体基板材料によって、露出した半導体表面上に形成されるエピタキシャル層は多様な成分を有することができる。例えば、前記エピタキシャル層は実質的に純粋なシリコン、ゲルマニウム、シリコン／ゲルマニウム（ＳｉＸＧｅ１−Ｘ）、及び／またはシリコンカーバイド（ＳｉＸＣ１−Ｘ）とすることができる。また、前記エピタキシャル層は二元、三元、または四元化合物半導体とすることができる。以上で上述したような工程を介して形成される前記エピタキシャル層は形成中に反応チャンバ内に適切なソースガスを注入させることによって、ホウ素（ｂｏｒｏｎ）、燐（Ｐｈｏｓｐｈｏｒｏｕｓ）またはアンチモン（ａｎｔｉｍｏｎｙ）のような不純物イオンにドーピングすることができる。これとは違って、前記エピタキシャル層は後続の拡散またはイオン注入工程によって選択的にドーピングすることができる。
【００５４】
前記エピタキシャル層１２２を形成した後、第２パージ工程を実施することができる。（図１のＳ１９）前記第２パージ工程は前記反応チャンバ内に水素、不活性ガスまたはこれらの混合ガスを注入して前記反応チャンバ内に残存する前記ソースガス及びエッチングガスを除去することによって、冷却中の望まない反応を防止するために実施される。
【００５５】
＜比較例＞
実質的に同じ過程によって用意されたシリコン基板上に、下の＜表１＞に示すように互いに異なるエピタキシャル工程によってトランジスタ試料を製造した。
【表１】
2006196910.tif 000003
【００５６】
＜表１＞に示したような互いに異なるエピタキシャル工程を実施した後、残余素子製造工程を実施して試験のためのトランジスタを製造した。前記トランジスタの試験結果、特にチャンネル長さ（Ｌ）とスレッショルド電圧（Ｖｔｈ）との関係を図４に示した。図４に示したように、本発明の一実施例によって製造された第１試料のトランジスタは、高いスレッショルド電圧及び狭いチャンネル長さの分布を現わしている。一方、第２試料及び第３試料のトランジスタは、低いスレッショルド電圧及び広いチャンネル長さの分布を現わしている。このような結果は、本発明の一実施例によって形成された第１試料のトランジスタは相対的に低温でインサイチュ洗浄することによって前記インサイチュ洗浄中に不純物の非理想的な拡散によりスレッショルド電圧が低減されるのを防止できるからである。
【００５７】
図５Ａ及び図５Ｂは、それぞれ本発明の一実施例によってＮＭＯＳソース／ドレイン領域上に選択的に形成されたシリコンエピタキシャル層を示す走査電子顕微鏡（ＳＥＭ）のイメージ及び透過電子顕微鏡（ＴＥＭ）のイメージである。図５Ｂは、図５Ａのシリコンエピタキシャル層５５上でゲート電極５７を横切る方向に沿って切断した切断面を示している。一方、図６Ａ及び図６Ｂは、それぞれ本発明の一実施例によってＰＭＯＳソース／ドレイン領域上に選択的に形成されたシリコンエピタキシャル層を示す走査電子顕微鏡（ＳＥＭ）のイメージ及び透過電子顕微鏡（ＴＥＭ）のイメージである。図６Ａは、図６Ｂのシリコンエピタキシャル層６５上でゲート電極６７を横切る方向に沿って切断した切断面を示している。
【００５８】
図５Ａに示すように、ＮＭＯＳソース／ドレイン領域上に形成されたシリコンエピタキシャル層５５は平坦な表面モルフォロジーを示した。一般的に、半導体基板の表面上に自然酸化膜のような汚染物質が除去されない場合、前記自然酸化膜のような汚染物質はエピタキシャル層の表面モルフォロジーに影響を及ぼす。すなわち、半導体基板の表面上における汚染物質の存在は、エピタキシャル層の表面モルフォロジーを悪化させる。図５Ａの結果は、本発明でのように低温でインサイチュ洗浄をする場合にも前記ソース／ドレイン領域上の自然酸化膜のような汚染物質が有効に除去することができることを示している。前記ソース／ドレイン領域上の、すなわち単結晶シリコン基板５１上の汚染物質が有効に除去されたことを、図５Ｂの結果からさらに確実となる。すなわち、図５Ｂに示したように前記単結晶シリコン基板５１及び前記シリコンエピタキシャル層５５は、互いに容易に仕分けできないくらいに良好な界面状態を示している。これは、前記ソース／ドレイン領域上の汚染物質が前記インサイチュ洗浄中に完全に除去されたこととして判断される。
【００５９】
図６Ａ及び図６Ｂに示すように、ＰＭＯＳソース／ドレイン領域上に形成されたシリコンエピタキシャル層６５も、上述したように平坦な表面モルフォロジーを示しており、単結晶シリコン基板６１及び前記シリコンエピタキシャル層５５は良好な界面状態を示した。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例によるエピタキシャル層の形成方法を説明するための工程フローチャートである。
【図２】本発明の一実施例によるエピタキシャル層の形成方法に用いられることができる反応チャンバの概路図である。
【図３Ａ】本発明の一実施例による半導体素子の製造工程を示す断面図である。
【図３Ｂ】本発明の一実施例による半導体素子の製造工程を示す断面図である。
【図３Ｃ】本発明の一実施例による半導体素子の製造工程を示す断面図である。
【図３Ｄ】本発明の一実施例による半導体素子の製造工程を示す断面図である。
【図４】本発明の一実施例によって形成されたトランジスタとの比較例によるトランジスタのチャンネル長さとスレッショルド電圧との関係を示すグラフである。
【図５Ａ】本発明の一実施例によってＮＭＯＳソース／ドレイン領域上に選択的に形成されたシリコンエピタキシャル層を示す走査電子顕微鏡（ＳＥＭ）のイメージである。
【図５Ｂ】本発明の一実施例によってＮＭＯＳソース／ドレイン領域上に選択的に形成されたシリコンエピタキシャル層を示す透過電子顕微鏡（ＴＥＭ）のイメージである。
【図６Ａ】本発明の一実施例によってＰＭＯＳソース／ドレイン領域上に選択的に形成されたシリコンエピタキシャル層を示す走査電子顕微鏡（ＳＥＭ）のイメージである。
【図６Ｂ】本発明の一実施例によってＰＭＯＳソース／ドレイン領域上に選択的に形成されたシリコンエピタキシャル層を示す透過電子顕微鏡（ＴＥＭ）のイメージである。
【符号の説明】
【００６１】
１１：処理装置
１３：反応チャンバ
１５：チャック組立体
１７：高真空ポンプ
１９：ラフポンプ
２１、２３：バルブ
１００：半導体基板
１０２：素子分離膜
１０４：ゲート酸化膜
１０６：ゲート電極
１０８：キャッピング層
１１０：ゲートパターン
１１２：内部酸化膜スペーサ
１１６：ゲートスペーサ
１１８：低濃度不純物領域
１２０：ソース／ドレイン領域
１２２：エピタキシャル層
【図１】
2006196910.tif 000004
【図２】
2006196910.tif 000005
【図３Ａ】
2006196910.tif 000006
【図３Ｂ】
2006196910.tif 000007
【図３Ｃ】
2006196910.tif 000008
【図３Ｄ】
2006196910.tif 000009
【図４】
2006196910.tif 000010
【図５Ａ】
2006196910.tif 000011
【図５Ｂ】
2006196910.tif 000012
【図６Ａ】
2006196910.tif 000013
【図６Ｂ】
2006196910.tif 000014