(57)【要約】【課題】  積層方向における電極位置の高低差を緩和或いは解消し易く、製造工程の増加や生産性の低下を抑え易く、電気的特性の悪化を招かない構造を有するヘテロ接合半導体装置及びその製造方法を提供すること。【解決手段】  サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順に基板上に積層されてなるＨＢＴにおいて、    ベース層１４と同レベル位置のベース層構成材料層１４ａ上、コレクタ層１３と同レ  ベル位置のコレクタ層構成材料層１３ａ上、コレクタ層１３の途中レベル位置のコレク  タ層構成材料層１３ａ上、又は、エミッタ層１５又はエミッタキャップ層１６と同レベ  ル位置のエミッタ層構成材料層１５ａ上又はエミッタキャップ層構成材料層１６ａ上に  コレクタ電極７が形成され、    このコレクタ電極７とサブコレクタ層１２とが、オーミックアロイ法によって形成さ  れた導電領域２１を介して電気的に接続されていることを特徴とする、ＨＢＴ１０ａ。【選択図】          図１
2006202862.tif 000002
【特許請求の範囲】
【請求項１】
サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順に基体上に積層されてなるヘテロ接合半導体装置において、
前記ベース層と同レベル位置のベース層構成材料層上、前記コレクタ層と同レベル位  置のコレクタ層構成材料層上、前記コレクタ層の途中レベル位置のコレクタ層構成材料  層上、又は、前記エミッタ層又はエミッタキャップ層と同レベル位置のエミッタ層又は  エミッタキャップ層構成材料層上に前記コレクタ電極が形成され、
このコレクタ電極と前記サブコレクタ層とが、オーミックアロイ法によって形成され  た導電領域を介して電気的に接続されていること
を特徴とする、ヘテロ接合半導体装置。
【請求項２】
前記コレクタ電極の構成金属とその下部の半導体層の構成材料との前記オーミックアロイ法によって形成された前記導電領域が、少なくとも前記サブコレクタ層まで達している、請求項１に記載のヘテロ接合半導体装置。
【請求項３】
前記コレクタ電極を構成する最下層金属が熱拡散して前記半導体層と合金化することによって前記導電領域が形成されている、請求項２に記載のヘテロ接合半導体装置。
【請求項４】
前記最下層金属が白金又はパラジウムからなる、請求項３に記載のヘテロ接合半導体装置。
【請求項５】
前記コレクタ電極が、パラジウム、白金及び金がこの順に積層されたＰｄ／Ｐｔ／Ａｕの３層構造からなるか、又は、白金、チタン、白金及び金がこの順に積層されたＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造からなる、請求項３に記載のヘテロ接合半導体装置。
【請求項６】
エミッタ電極及び／又はベース電極が、高融点金属からなる、請求項１に記載のヘテロ接合半導体装置。
【請求項７】
前記高融点金属がタングステン又はモリブデンからなる、請求項６に記載のヘテロ接合半導体装置。
【請求項８】
前記導電領域と、前記コレクタ層及び前記ベース層との間が絶縁分離されている、請求項１に記載のヘテロ接合半導体装置。
【請求項９】
前記基体が化合物半導体からなる、請求項１に記載のヘテロ接合半導体装置。
【請求項１０】
前記構成材料層が化合物半導体からなるヘテロ接合バイポーラトランジスタとして構成された、請求項１に記載のヘテロ接合半導体装置。
【請求項１１】
請求項１に記載のヘテロ接合半導体装置の製造方法であって、
サブコレクタ層構成材料層、コレクタ層構成材料層、ベース層構成材料層及びエミッ  タ層構成材料層をこの順に基体上に積層する工程と、
この積層体を加工して、前記基体の面方向における前記コレクタ電極の形成位置にお  いて、前記サブコレクタ層構成材料層の上部に、前記ベース層と同レベル位置のベース  層構成材料層、前記コレクタ層と同レベル位置のコレクタ層構成材料層、前記コレクタ  層の途中レベル位置のコレクタ層構成材料層、又は、前記エミッタ層又はエミッタキャ  ップ層と同じレベル位置のエミッタ層又はエミッタキャップ層構成材料層を残す工程と  、
前記コレクタ電極の構成金属を前記の残された構成材料層へ熱拡散させてオーミック  アロイ化させ、少なくとも前記サブコレクタ層構成材料層に達する導電領域を形成する  工程と
を有する、ヘテロ接合半導体装置の製造方法。
【請求項１２】
前記オーミックアロイ化を前記各構成材料層のエピタキシャル成長温度以下で行うか、或いはＲＴＡ（Rapid Thermal Anneal）によって行う、請求項１１に記載のヘテロ接合半導体装置の製造方法。
【請求項１３】
前記コレクタ電極の構成金属をその下部の半導体層へ熱拡散させることによって前記導電領域を形成する、請求項１１に記載のヘテロ接合半導体装置の製造方法。
【請求項１４】
前記コレクタ電極を構成する最下層金属を熱拡散して前記半導体層と合金化することによって前記導電領域を形成する、請求項１３に記載のヘテロ接合半導体装置の製造方法。
【請求項１５】
前記最下層金属を白金又はパラジウムとする、請求項１４に記載のヘテロ接合半導体装置の製造方法。
【請求項１６】
前記コレクタ電極を、パラジウム、白金及び金がこの順に積層されたＰｄ／Ｐｔ／Ａｕの３層構造で形成するか、又は、白金、チタン、白金及び金がこの順に積層されたＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造で形成する、請求項１４に記載のヘテロ接合半導体装置の製造方法。
【請求項１７】
エミッタ電極及び／又はベース電極を、高融点金属によって形成する、請求項１１に記載のヘテロ接合半導体装置の製造方法。
【請求項１８】
前記高融点金属をタングステン又はモリブデンとする、請求項１７に記載のヘテロ接合半導体装置の製造方法。
【請求項１９】
前記基体を化合物半導体によって形成する、請求項１１に記載のヘテロ接合半導体装置の製造方法。
【請求項２０】
前記構成材料層が化合物半導体からなるヘテロ接合バイポーラトランジスタを製造する、請求項１１に記載のヘテロ接合半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合半導体装置及びその製造方法に関するものであり、より詳しくは、その電極取り出し構造に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化及び高集積化に対する要求はますます強くなり、III−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）に対する期待が高くなっている。
【０００３】
例えば、ＮＰＮ型のＨＢＴの作製方法としては、通常、分子線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ）法等を用いて、ガリウム砒素（ＧａＡｓ）基板或いはインジウム燐（ＩｎＰ）基板上に、例えば、サブコレクタ層、コレクタ層、ベース層及びエミッタ層を順次エピタキシャル成長させ、この積層体を更に加工してＨＢＴを作製する。
【０００４】
このように、ＨＢＴでは、各半導体層を基板上に積層して形成した縦型構造を取っているので、半導体層に接して電極を形成すると、少なくとも下部層の電極形成位置の上部には、上部層を設けることはできなくなる。そこで、例えば、後述の特許文献１に示されているように、一旦各半導体層を形成した後に、フォトリソグラフィと、ウェットエッチング又はドライエッチングとによって上部層の一部を除去し、上記の積層体を、階段状の断面を有するメサ構造にパターニングすることが多い。
【０００５】
図１３は、従来のメサ構造の積層体からなるヘテロ接合バイポーラトランジスタ（ＨＢＴ）１００を説明するための断面図である。
【０００６】
図１３（Ａ）に示すように、このＨＢＴ１００を作製するには、ＭＢＥ法やＭＯＣＶＤ法等を用いたエピタキシャル成長法によって、半絶縁性の基板１０１の上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、エミッタ層１０５、及びエミッタキャップ層１０６を順次積層して積層体を形成する。
【０００７】
そして、フォトリソグラフィとエッチングとによって、積層体を階段状の断面を有するメサ構造にパターニングした後、サブコレクタ層１０２上に接してコレクタ電極１０７を設け、ベース層１０４上に接してベース電極１０８を設け、更に、エミッタキャップ層１０６上に接してエミッタ電極１０９を設ける。これらの電極の材料としては、各半導体層にオーミック接触を形成できる材料を用いる。
【０００８】
更に、ポリイミドやベンゾシクロブテン（ＢＣＢ）等に代表される有機膜を塗布する等の方法で、ＨＢＴ１００の上部に表面全面が平坦になるように絶縁膜１１０を形成し、その表面上に図示省略した配線を形成する。絶縁膜１１０の材料としては、寄生容量を減らすために誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。
【０００９】
また、各半導体層上の電極１０７、１０８及び１０９と、これに対応するコレクタ配線電極１１４、ベース配線電極１１５及びエミッタ配線電極１１６との間は、それぞれ、絶縁膜１１０に開孔したスルーホール１１７ｈ、１１８ｈ及び１１９ｈに充填した接続プラグ１１７、１１８及び１１９を介して接続する。
【００１０】
このようなＨＢＴ１００で問題が生じるのは、図１３（Ａ）に示すように、通常、半導体装置の耐電圧性能を確保するために、コレクタ層１０３の膜厚が非常に厚くなっていることによる。一例を挙げると、各層の膜厚は、エミッタキャップ層１０６が５０ｎｍ、エミッタ層１０５が１２５ｎｍ、ベース層１０４が７５ｎｍであるのに対し、コレクタ層１０３は５００ｎｍ、サブコレクタ層１０２は３００ｎｍである。
【００１１】
このため、上記のように各電極１０７、１０８及び１０９を設けると、積層方向における電極位置の高低差は、ベース電極１０８とエミッタ電極１０９とでは１７５ｎｍと小さいが、コレクタ電極１０７とエミッタ電極１０９とでは７５０ｎｍにもなる。
【００１２】
上記の例のように、エミッタトップ構造のＨＢＴ１００では、コレクタ電極１０７とエミッタ電極１０９との高低差が１μｍ程度になることも珍しくない。微細化が要求されている半導体装置において、コレクタ電極１０７の上部からエミッタ電極１０９の上部までの間に１μｍ程度、或いはそれ以上の段差が存在すると、配線工程等の加工プロセスに重大な困難を生じることになり、その後のプロセス難易度に大きな影響を及ぼすことになる。
【００１３】
例えば、絶縁膜１１０を介して各配線を形成する際、各電極１０７、１０８及び１０９への接続プラグ１１７、１０８及び１１９を形成する位置の絶縁膜１１０に、例えば、ドライエッチングでスルーホール１１７ｈ、１１８ｈ及び１１９ｈを形成する必要があるが、上記の高低差が存在すると、適正なスルーホールを形成することが非常に難しくなる。
【００１４】
即ち、コレクタ電極１０７とエミッタ電極１０９及びベース電極１０８との高低差に対応して、スルーホール１１７ｈとスルーホール１１９ｈ及び１１８ｈとでは開孔する絶縁膜１１０の膜厚が大きく異なるため、例えば、エッチング条件をスルーホール１１７ｈに適合させると、スルーホール１１９ｈ及び１１８ｈを過剰にエッチングすることになる。この結果、ホール径がばらつくだけでなく、異常エッチングやエッチング副生物の堆積物が発生するなどの問題が生じる。
【００１５】
次に、図１３（Ｂ）は、ＨＢＴ１００上部の絶縁膜１１０に、深さが大きく異なる各スルーホール１１７ｈ、１１８ｈ及び１１９ｈを形成する際の問題点を説明するための断面図である。なお、図１３（Ｂ）は、図１３（Ａ）に破線で示した領域の部分拡大断面図であり、各配線電極１１４、１１５及び１１６並びに接続プラグ１１７、１１８及び１１９を形成する前の状態を示している。
【００１６】
ここで、スルーホール１１７ｈ、１１８ｈ及び１１９ｈの深さを、それぞれ、ｈ11、ｈ12、ｈ13とし、ｈ11とｈ13との差をΔｈとする。スルーホール１１７ｈと１１９ｈとを一括して形成すると、スルーホール１１７ｈを完成するためには、スルーホール１１９ｈが完成した後も、Δｈの深さのホールを形成する必要がある。
【００１７】
このようにスルーホール１１７ｈ側でΔｈの深さのホールを下方向へ形成している間に、スルーホール１１９ｈの側では、エミッタ電極１０９によって下方向へのエッチングが阻止されているため、反応活性種によるエッチングが横方向に進行する。このため、図中の破線で示すように、スルーホール１１９の下部では、ホール径が大きくなる。
【００１８】
また、深いスルーホールを形成するため、速いエッチング速度を選択すると、絶縁膜１１０がエッチングオフされた膜材料がスルーホール１１７ｈ、１１８及び１１９ｈ上のレジストマスクの側面に付着し易くなる。
【００１９】
上記の、スルーホール１１７ｈにおける下方向へのエッチング速度と、スルーホール１１９ｈにおける横方向へのエッチング速度との関係は、エッチング方法に依存する。ラジカル反応による等方性エッチングであるプラズマエッチングを用いる場合には、両者の速度はほぼ同じと考えてよい。
【００２０】
この場合、通常、エミッタ電極１０９の主面の大きさは、スルーホール１１９ｈとの位置合わせ誤差を考慮して、片側の幅Ｗのマージンをもって作られているが、Δｈ＞Ｗが成り立つ場合には、スルーホール１１７ｈが完成する時点で、スルーホール１１９ｈの下部はエミッタ電極１０９の主面からはみ出して広がってしまうことになり、これは不都合である。
【００２１】
このような不都合を生じさせないためには、Δｈ＜Ｗであることが必要であり、Ｗが５００ｎｍ程度であることを考慮すると、Δｈは５００ｎｍ以下であることが必要である。ここではスルーホール１１７ｈと１１９ｈとの関係について述べたが、スルーホール１１７ｈと１１８ｈとの関係もほぼ同様である。
【００２２】
なお、イオンアシストによる異方性エッチングである反応性イオンエッチング（ＲＩＥ）を用いる場合には、基板下方向へのエッチングである垂直性が高くなり、サイドエッチングをほとんど生じない。
【００２３】
しかしながら、この場合にはイオンで衝撃を加えることによってエッチングが進行していくため、下地層にダメージが生じるおそれがある。ＨＢＴ１００等のＨＢＴでは、電極材料として金を用いているため、スルーホール１１７ｈ、１１８ｈ及び１１９ｈの形成にＲＩＥを用いると、イオンで衝撃された電極の金がスルーホール１１７ｈ、１１８ｈ及び１１９ｈの側面に再付着する異常エッチングが生じる可能性が高くなる。
【００２４】
この点では、スルーホール１１７ｈ、１１８ｈ及び１１９ｈの形成には、ＲＩＥによる異方性エッチングを用いるよりも、プラズマエッチングによる等方性エッチングを用いる方が好ましい。
【００２５】
上記の問題点は、深さが大きく異なる各スルーホールを、それぞれ別工程で形成するようにすれば回避することができるが、このようにすると、工程数が増加し、生産性が低下する。
【００２６】
また、図１３（Ａ）及び図１３（Ｂ）に一点鎖線で示すように、ＨＢＴ１００の各電極１０７、１０８及び１０９間の大きな段差を絶縁膜１１０が吸収しきれず、実際の絶縁膜表面１１２の形状は、理想的な絶縁膜表面１１１の完全な平坦面から外れ、大きな凹凸を有する形状になる。このため、絶縁膜表面１１２に形成される配線が断線する恐れが高くなると共に、配線工程において、絶縁膜表面１１２の上に形成するフォトレジストの露光精度が低下し、所定のパターン通りの配線を形成できないといった問題が生じる。
【００２７】
また、図１４（Ａ）に示すように、エッチング条件をスルーホール１１７ｈに適合させると、例えば、エミッタ電極１０９上のスルーホール１１９ｈを過剰にエッチングするため、下地層であるエミッタ電極１０９にダメージが生じる恐れがある。
【００２８】
結果として、ＨＢＴ１００等のＨＢＴでは、電極材料として金を用いているために、スルーホール１１７ｈ、１１８ｈ及び１１９ｈの形成にＲＩＥを用いると、オーバーエッチングとなり、イオンで衝撃されたエミッタ電極１０９の構成材料である金が、スルーホール１１９ｈの側面及びフォトレジスト１２１の側面に付着物１２０として連続して再付着し易くなる。
【００２９】
更に、図１４（ｂ）に示すように、フォトレジスト１２１を除去した後でも付着物１２０が金クラウンとして絶縁膜１１０上に突起して残留してしまう恐れがある。
【００３０】
そこで後述の特許文献２〜４には、積層方向（高さ方向）における電極形成位置を変更して、電極位置の高低差を緩和あるいは解消する構造をもつＨＢＴが提案されている。
【００３１】
【特許文献１】特開平６−３３３９３５号公報（第３頁、図２）
【特許文献２】特開昭６１−５９７７４号公報（第２及び３頁、図１）
【特許文献３】特開平５−１２９３２２号公報（第２及び３頁、図１）
【特許文献４】特開平５−２７５６３４号公報（第３及び４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００３２】
特許文献２に示されているＨＢＴでは、半絶縁性のガリウム砒素基板の上に、ｎ+型ガリウム砒素層（コレクタ引き出し層）、ｎ型ガリウム砒素層（コレクタ層）、ｎ+型ガリウム砒素層（ベース層）、ｎ型アルミニウムガリウム砒素層（エミッタ層）１２５およびｎ+型ガリウム砒素層（エミッタキャップ層）を、順次、ＭＢＥ法またはＭＯＣＶＤ法を用いたエピタキシャル成長法によって形成する。
【００３３】
そして、ベース電極及びエミッタ電極を、それぞれ、図１３に示したＨＢＴ１００と同様、ｎ+型ガリウム砒素層（ベース層）及びｎ+型ガリウム砒素層（エミッタキャップ層）に接して設けるが、コレクタ電極は膜厚方向における形成位置を変更する。すなわち、基板の面方向におけるコレクタ電極の形成位置において、エッチングによってｎ+型ＧaＡs層（コレクタ引き出し層）１２２を露出させた後、この露出面上に、ＭＢＥ法を用いたエピタキシャル成長法によってｎ+型ＧａＡｓ層（第２の引き出し層）を形成し、この新しく追加された第２の引き出し層に接してこの上にコレクタ電極を設ける。第２の引き出し層１３２の厚さ（高さ）は、特に限定されるものではないが、例えば、上面がｎ+型ＧａＡｓ層（ベース層）と同程度の高さになる厚さとする。
【００３４】
このＨＢＴでは、コレクタ電極とベース電極およびエミッタ電極との、積層方向における電極位置の高低差を緩和あるいは解消することはできるものの、第２の引き出し層を追加形成する方法をとっているため、工程数が増加する問題点がある。また、エッチングによって形成したｎ+型ＧａＡｓ層（コレクタ引き出し層）の露出面上に、所望の電気的特性をもつ第２の引き出し層１３２をエピタキシャル成長させることができるのかという懸念も存在する。
【００３５】
特許文献３に示されているＨＢＴでは、半絶縁性基板にサブコレクタ領域及びコレクタ領域を、それぞれ、イオン注入法およびエピタキシャル成長法によって形成した後、基板の面方向におけるコレクタ電極の形成位置においてイオン注入を行い、コレクタ領域と同じ導電型を有し、サブコレクタ領域に達する導電領域を形成する。
【００３６】
その後、ベース層およびエミッタ層をエピタキシャル成長法によって形成し、エミッタ層の一部をエッチング除去して、ベース電極及びエミッタ電極を、それぞれ、ベース層及びエミッタ層に接して設ける。そして、ベース層の一部をエッチング除去して、コレクタ電極を導電領域に接してその上に設ける。この後、イオン注入により絶縁領域を形成し、素子間を分離する。
【００３７】
このＨＢＴでは、コレクタ領域を除去せず、コレクタ領域を改変した導電領域の上にコレクタ電極を設けるので、コレクタ電極とベース電極及びエミッタ電極との、積層方向における電極位置の高低差は、それぞれ、ベース層の厚さ及びベース層とエミッタ層とを合わせた厚さにすぎず、大幅に小さくなる。しかし、エピタキシャル成長法による成膜工程をイオン注入工程によって中断するので、工程の連続性がなく、煩雑になり生産性が低下する問題点がある。また、中断している間に生じるエピタキシャル成長層表面の変質や汚染の影響で、成膜工程再開後にベース層およびエミッタ層を所定の品質で形成できないのではないかという懸念も存在する。
【００３８】
また、コレクタ領域と導電領域とが直接接触しているため、コレクタ領域からサブコレクタ領域を経ずに導電領域へ流れる電流の存在が耐電圧性など、ＨＢＴの電気特性に悪影響を与える可能性も懸念される。
【００３９】
特許文献４に示されているＨＢＴでは、ＭＯＣＶＤ法またはＧａＡｓ半導体基板にｎ+型ＧａＡｓ層（サブコレクタ層）およびｎ型ＧａＡｓ層（コレクタ層）を形成した後、基板の面方向におけるコレクタ電極の形成位置においてＳi+イオン注入を行い、コレクタ層と同じ導電型を有し、サブコレクタ層に達するディープｎ+層を形成する。
【００４０】
その後、ＭＢＥ法を用いたエピタキシャル成長法によって、コレクタ層の上に薄いグレーディング層を挟んでｐ+型ＡｌＧａＡｓ層（ベース層）を形成し、選択的エッチングによってパターニングする。さらに、その上にＭＢＥ法を用いたエピタキシャル成長法によって、薄いグレーディング層を挟んでｎ型ＡｌＧａＡｓ層（エミッタ層）及びｎ+型ＧａＡｓ層（エミッタキャップ層）を形成する。次に、基板の面方向におけるコレクタ電極の形成位置においてＳｉ+イオン注入を行い、エミッタ層及びエミッタキャップ層の導電性を変更して、ディープｎ+層を延長する。また、Ｂｅ+イオン注入を行い、エミッタ層及びエミッタキャップ層の導電型を変更して、ベース層に達するｐ+層を形成する。
【００４１】
この後、Ｂｅ+及びＨ+イオンの注入を行いアイソレーション層を形成し、さらに窒化シリコン層及びオーミック電極を形成する。
【００４２】
このＨＢＴでは、イオン注入法によってエミッタキャップ層の最上部までディープｎ+層及びｐ+層を形成し、その上にオーミック電極を形成するので、スルーホールを形成する必要はなく、すべてのオーミック電極の高さが揃う。また、メサ構造を形成せず、最上部にエミッタキャップ層が平坦なまま残されるので、ＨＢＴ作製後の配線の形成も容易である。
【００４３】
しかし、特許文献３に基づくＨＢＴと同様、成膜工程をイオン注入工程によって中断するので、工程の連続性がなく、煩雑になり生産性が低下する問題点がある。また、中断している間に生じるエピタキシャル成長層表面の変質や汚染の影響で、成膜工程再開後にベース層、エミッタ層およびエミッタキャップ層を所定の品質で形成できないのではないかという懸念も存在する。
【００４４】
また、エミッタキャップ層及びエミッタ層とｐ+層とが直接接触しているため、エミッタキャップ層及びエミッタ層からベース層を経ずにｐ+層へ流れる電流の存在が、増幅率の低下など、ＨＢＴの電気特性に悪影響を与える可能性も懸念される。また、ディープｎ+層は、別々に行われる２回のイオン注入によって下部層と上部層とがそれぞれ形成されるので、両者の位置ずれなどの影響で導電性などの特性が低下するおそれがある。
【００４５】
このような問題点を解消するため、本出願人は既に、特願２００４−３１０２８５において、積層方向における電極位置の高低差を緩和或いは解消し、かつ、製造工程の増加や生産性の低下を抑え、また、電気的特性の悪化を招き難い構造を有するヘテロ接合半導体装置及びその製造方法を提起した。
【００４６】
この先願に係る発明を図１５〜図１６について例示的に説明する。
【００４７】
まず、図１５（ａ）に示すように、半絶縁性基板１０１として鉄Ｆｅをドープしたインジウム燐基板を用意し、その上に、ＭＢＥ法又はＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ層構成材料層１０２ａ、コレクタ層構成材料層１０３ａ、ベース層構成材料層１０４ａ、エミッタ層構成材料層１０５ａ、そしてエミッタキャップ層構成材料層１０６ａを積層形成する。
【００４８】
次に、図１５（ｂ）に示すように、エミッタキャップ層構成材料層１０６ａの上にエミッタ電極１０９を形成する。エミッタ電極１０９の電極材料は、ｎ+導電領域７１にイオン注入した後の活性化アニール処理の処理温度に耐える必要性があるため、アニール温度に応じて高融点の金属材料、具体的にはタングステンＷやモリブデンＭｏを用いる。電極９は、これらの電極材料層を形成した後、その上にフォトレジスト５２ａをパターニングして形成し、フォトレジスト５２ａをマスクとして電極材料層を選択的にエッチングして形成する。
【００４９】
次に、図１５（ｃ）に示すように、フォトレジスト５２ｂをパターニングして形成し、このフォトレジスト５２ｂをマスクとしてエミッタキャップ層構成材料層１０６ａとエミッタ層構成材料層１０５ａとを選択的にエッチングして、エミッタキャップ層１０６とエミッタ層１０５とからなるエミッタメサを形成し、ベース層構成材料層１０４ａを露出させる。
【００５０】
次に、図１５（ｄ）に示すように、水平方向におけるコレクタ電極１０７の形成領域に、ベース層構成材料層１０４ａの表面から、酸化シリコンＳiＯ2等のハードマスク６７を用いたイオン注入法によって、ｎ+型の導電領域７１を形成する。その後、アニールを行い、注入したドーパントを活性化する。以上の工程でｎ+型の導電領域７１の不純物濃度が１×１０19／ｃｍ3以上になるようにする。
【００５１】
次に、図１６（ｅ）に示すように、蒸着マスク６８を用いて選択的な蒸着を行い、コレクタ電極１０７及びベース電極１０８を形成する。
【００５２】
次に、図１６（ｆ）に示すように、フォトレジスト５２ｃをパターニングして形成し、このフォトレジスト５２ｃをマスクとしてベース層構成材料層１０４ａとコレクタ層構成材料層１０３ａとを選択的にエッチングして、ベース層１０４からなるベースメサ及びコレクタ層１０３とからなるコレクタメサを形成するとともに、ＨＢＴ１３０のコレクタ層１０３と導電領域７１との間に分離溝７２を形成する。
【００５３】
次に、図１６（ｇ）に示すように、フォトレジスト５２ｄをパターニングして形成し、このフォトレジスト５２ｄをマスクとしてサブコレクタ層構成材料層１０２ａを選択的にエッチングして、サブコレクタ層１０２からなるサブコレクタメサを形成し、素子間の分離（アイソレーション）を行う。
【００５４】
次に、図１６（ｈ）に示すように、フォトレジスト５２ｄを除去する。この後、引き続いて配線工程等の後工程を行うことによって、ＨＢＴ９０を作製する。
【００５５】
なお、コレクタ電極１００、ベース電極１０８およびエミッタ電極１０７のいずれか、またはすべてをリフトオフ法で形成してもよい。
【００５６】
以上の工程を経て作製したＨＢＴ９０はエミッタ電極トップとコレクタ電極トップあるいはベース電極トップとの段差が２００ｎｍ程度と非常に平坦化されており、配線工程のプロセス難易度を軽減させることができる。
【００５７】
しかも、このヘテロ接合半導体装置であるＨＢＴ９０では、ベース構成材料層１０４ａに接して、その上にコレクタ電極１０７を設けるので、エミッタ電極１０９及びベース電極１０８とコレクタ電極１０７との積層方向における高低差が、従来のメサ構造の例（図１３参照。）に比べて小さくなる。
【００５８】
この結果、ＨＢＴ９０の上部に配線用の層間絶縁膜を形成した場合、電極１０７〜１０９との接続のために設けるスルーホールの深さがよく揃うので、スルーホールを一括して形成することができ、生産性が向上する。また、層間絶縁膜の表面の平坦性が向上するので、配線形成工程の生産性が向上し、配線が断線するおそれが減少する。また、配線工程において形成されるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、所定のパターンどおりの配線を形成できるようになり、ＨＢＴ９０の性能が向上する。
【００５９】
しかし、この作製方法においては、イオン注入（イオンインプランテーション）法によってｎ+型の領域７１を形成してサブコレクタ層１０２とのコンタクトを取っているので、高濃度のｐ型にドープされたベース層構成材料層１０４ａ（ベース領域）中の不純物が活性化しない可能性が高く、コンタクトが取れない場合が考えられる。
【００６０】
本発明は、このような状況に鑑みてなされたものであって、その目的は、積層方向における電極位置の高低差を緩和或いは解消し易く、製造工程の増加や生産性の低下を抑え易く、また、コンタクト不良などの電気的特性の悪化を招かない構造を有するヘテロ接合半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００６１】
即ち、本発明は、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順  に基体上に積層されてなるヘテロ接合半導体装置において、
前記ベース層と同レベル位置のベース層構成材料層上、前記コレクタ層と同レベル位  置のコレクタ層構成材料層上、前記コレクタ層の途中レベル位置のコレクタ層構成材料  層上、又は、前記エミッタ層又はエミッタキャップ層と同レベル位置のエミッタ層又は  エミッタキャップ層構成材料層上に前記コレクタ電極が形成され、
このコレクタ電極と前記サブコレクタ層とが、オーミックアロイ法によって形成され  た導電領域を介して電気的に接続されていること
を特徴とする、ヘテロ接合半導体装置に係るものである。
【００６２】
本発明は又、請求項１に記載のヘテロ接合半導体装置の製造方法であって、
サブコレクタ層構成材料層、コレクタ層構成材料層、ベース層構成材料層及びエミッ  タ層構成材料層をこの順に基体上に積層する工程と、
この積層体を加工して、前記基体の面方向における前記コレクタ電極の形成位置にお  いて、前記サブコレクタ層構成材料層の上部に、前記ベース層と同レベル位置のベース  層構成材料層、前記コレクタ層と同レベル位置のコレクタ層構成材料層、前記コレクタ  層の途中レベル位置のコレクタ層構成材料層、又は、前記エミッタ層又はエミッタキャ  ップ層と同レベル位置のエミッタ層又はエミッタキャップ層構成材料層を残す工程と、
前記コレクタ電極の構成金属を前記の残された構成材料層へ熱拡散させてオーミック  アロイ化させ、少なくとも前記サブコレクタ層構成材料層に達する導電領域を形成する  工程と
を有する、ヘテロ接合半導体装置の製造方法に係わるものである。
【発明の効果】
【００６３】
本発明によれば、前記ベース層と同レベル位置のベース層構成材料層上、前記コレクタ層と同レベル位置のコレクタ層構成材料層上、前記コレクタ層の途中レベル位置のコレクタ層構成材料層上、又は、前記エミッタ層又はエミッタキャップ層と同レベル位置のエミッタ層又はエミッタキャップ層構成材料層上に前記コレクタ電極を形成しているので、前記サブコレクタ層の上部の、前記サブコレクタ層以外の活性層に接してその上に設けられるエミッタ電極及びベース電極と、前記コレクタ電極との、積層方向における電極位置の高低差は、コレクタ電極を前記サブコレクタ層構成材料層に接してその上に設ける従来のメサ構造に比べて小さくなる。
【００６４】
この際、すでに形成されている前記構成材料層を利用して前記コレクタ電極を設けるので、工程が簡略になり易い。また、半導体装置を形成するのに必要な全ての前記構成材料層を一挙に形成してしまってから、それらの前記積層体の加工を行うので、工程の連続性が保たれ、能率が良く、簡易な工程で、生産性よく製造することができる。また、成膜工程の中断によるエピタキシャル成長層表面の変質や汚染が少なく、最良の条件下で形成された前記構成材料層を、劣化させることなく前記活性層とすることができ易く、前記活性層の膜質および前記ヘテロ接合半導体装置の性能が向上し易くなる。
【００６５】
このように、製造工程の増加を抑え、生産性の低下や電気的特性の悪化を招くことなく、積層方向における電極位置の高低差を緩和或いは解消することができる。その結果、前記ヘテロ接合半導体装置の上部に絶縁膜を形成し、この絶縁膜表面上に配線を形成した場合、前記電極と前記配線との電気的接続のために前記絶縁膜に形成するスルーホールの深さがよく揃う。このため、すべてのスルーホールを一括して精度良く容易に形成することができ、工程数の減少により生産性が向上する。また、比較的浅いスルーホールを形成すればよいので、適切なエッチング速度を選択することができ、絶縁膜がエッチングオフされた膜材料がスルーホール上のレジストマスクの側面に付着することを防止できる。
【００６６】
また、前記絶縁膜の表面の平坦性が向上するので、配線が断線するおそれが減少し、配線形成工程を容易に生産性良く行えるとともに、配線工程におけるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、絶縁膜表面の上に所定のパターンどおりの配線を形成できるようになる。このように、段差における配線の断線、並びに露光やエッチングのばらつきなど、配線形成工程の問題点を一括して解決することができるため、更なる素子の微細化が可能になり、寄生容量の低減による使用可能周波数帯域の高周波化、コンタクト不良の改善によるパワーアンプデバイスとしての利得の向上等が可能になる。
【００６７】
しかも、前記コレクタ電極と前記サブコレクタ層とを、オーミックアロイ法によって形成された導電領域を介して電気的に接続しているので、前記コレクタ電極の構成金属を前記の残された構成材料層へ高濃度で熱拡散させてオーミックアロイ化させ、低抵抗の前記導電領域を容易かつ確実に形成することができる。これにより、前記コレクタ電極と前記サブコレクタ層との電気的な接続を十分に行うことができ、電気的特性の悪化を招かない構造を有するヘテロ接合半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００６８】
本発明においては、前記コレクタ電極と前記サブコレクタ層とを電気的に十分に接続するために、前記コレクタ電極の構成金属とその下部の半導体層の構成材料との前記オーミックアロイ化によって形成された前記導電領域が、少なくとも前記サブコレクタ層まで達しているのが望ましい。
【００６９】
この場合に、前記コレクタ電極を構成する最下層金属が熱拡散して前記半導体層と合金化することによって前記導電領域が形成されているのが、前記コレクタ電極と前記サブコレクタ層とを電気的に十分に接続するために望ましい。
【００７０】
この場合、前記最下層金属が白金又はパラジウムからなるのが望ましい。
【００７１】
更に、前記コレクタ電極が、パラジウム、白金及び金がこの順に積層されたＰｄ／Ｐｔ／Ａｕの３層構造からなるか、又は、白金、チタン、白金及び金がこの順に積層されたＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造からなるのが望ましい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することが可能となる。
【００７２】
また、前記エミッタ電極及び／又は前記ベース電極において、電極形成後に前記導電領域の形成（アロイ化）が行われる場合には、電極材料は、アロイ化時に下層へ拡散しないか或いは拡散し難い必要があるため、アロイ化温度に耐える高融点金属材料を用いることが望ましい。例えば、前記高融点金属がタングステン又はモリブデンからなるのが望ましい。
【００７３】
また、前記コレクタ電極及び前記導電領域が、前記サブコレクタ層のみを介して前記コレクタ層と電気的に接続されるためには、前記導電領域と、前記コレクタ層及び前記ベース層との間が絶縁分離されているのがよい。このようにすると、前記コレクタ層から前記サブコレクタ層を経ずに前記導電領域へ流れる電流が生じ、前記ヘテロ接合半導体装置の電気的特性に悪影響を与える可能性を除くことができる。
【００７４】
また、前記基体が化合物半導体からなるのがよく、更に具体的には、前記基体がインジウム燐（ＩｎＰ）又はガリウム砒素（ＧａＡｓ）からなるのがよい。インジウム燐又はガリウム砒素はIII−Ｖ族化合物半導体に好適に用いられる代表的な基板材料である。
【００７５】
また、前記構成材料層が化合物半導体からなるヘテロ接合バイポーラトランジスタとして構成されているのがよく、このヘテロ接合バイポーラトランジスタはＮＰＮ型であれば、動作の高速性に優れた構造となる。しかし、ＮＰＮ型に限定するものではなく、ＰＮＰ型でもよい。
【００７６】
但し、本発明のヘテロ接合半導体装置の機能はトランジスタに限るものではなく、例えば、構成要素はバイポーラトランジスタと同じであっても、動作としてダイオード的な機能や、単純な抵抗や容量としての機能を利用するものであってよい。
【００７７】
また、前記各構成材料層、特に各層間のヘテロ接合の変動（濃度分布の変動）等を防ぐために、前記オーミックアロイ化を前記各構成材料層のエピタキシャル成長温度以下で行うか、或いはＲＴＡ（Rapid Thermal Anneal）によって行うのが望ましい。
【００７８】
次に、本発明の好ましい実施の形態を図面参照下に詳細に説明する。
【００７９】
第１の実施の形態
図１〜図６は、本発明の第１の実施の形態を示すものである。
【００８０】
図１は、実施の形態１に基づくヘテロ接合バイポーラトランジスタ（ＨＢＴ）１０ａ（ヘテロ接合半導体装置）の構造を示す断面図である。
【００８１】
このＨＢＴ１０では、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって、半絶縁性の基板１（例えば、ＩｎＰ）の上に、サブコレクタ層１２（例えば、ｎ+型ＩｎＧａＡｓ）、コレクタ層１３（例えば、ｎ-型ＩｎＰ）、ベース層１４（例えば、ｐ+型ＩｎＧａＡｓ）、エミッタ層１５（例えば、ｎ-型ＩｎＰ）及びエミッタキャップ層１６（例えば、ｎ+型ＩｎＧａＡｓ）が、順次積層して形成されている構造である。
【００８２】
そして、エミッタキャップ層１６及びエミッタ層１５はメサ構造にパターニングされ、エミッタキャップ層１６上に接してエミッタ電極９が設けられ、ベース層１４上に接してベース電極８が設けられている。
【００８３】
ここで、従来構造のようにサブコレクタ層１２に接してコレクタ電極７が設けられていると、コレクタ電極７と、ベース電極８及びエミッタ電極９との間に大きな高低差が生じることになる。従って、各電極間に大きな高低差を生じさせない構造として、サブコレクタ層１２よりも上部の層上にコレクタ電極７が設けられていることが必要になる。
【００８４】
本実施の形態では、上記の必要条件を満たす構造の１つとして、コレクタ電極７をベース層１４と同レベル位置のベース層構成材料層１４ａの上に設けている。更に、コレクタ電極７とサブコレクタ層１２とを電気的に接続する導電領域２１（例えば、ｎ+型）が形成されている。また、この導電領域２１の上にコレクタ電極７が形成されているが、この導電領域２１は、後述するようにコレクタ電極７の構成金属をベース層構成材料層１４ａ及びコレクタ層構成材料層１３ａを順次通して熱拡散させ、アロイ化することによってサブコレクタ層１２に達するように形成されている。
【００８５】
更に、ＨＢＴ１０ａの表面には、ポリイミド等の有機膜を塗布する等の方法で表面全面が平坦になるように、絶縁膜２３が形成され、この絶縁膜２３中の各電極上に設けられたスルーホール２７、２８及び２９を介して配線３０が形成されている。更に、ベース層１４からなるベースメサ構造、及び、コレクタ層構成材料層１３ａからなるコレクタメサ構造が形成されていると共に、コレクタ層１３及びベース層１４と導電領域２１との間には分離溝２２が形成されている。なお、ベース電極上のスルーホールは図示省略した（以下、同様）。
【００８６】
図２〜図５について、ＨＢＴ１０ａの作製工程を順次説明する。
【００８７】
まず、図２（ａ）に示すように、半絶縁性の基板１として、例えば、鉄Ｆｅをドープしたインジウム燐からなる基板１を用意する。その上に、ＭＢＥ法又はＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ層構成材料層１２ａ、コレクタ層構成材料層１３ａ、ベース層構成材料層１４ａ、エミッタ層構成材料層１５ａ、そしてエミッタキャップ層構成材料層１６ａを順次積層する。
【００８８】
各層の詳細については、例えば、サブコレクタ層構成材料層１２ａは、１×１０19／ｃｍ3以上のｎ型不純物濃度を有するｎ+型インジウムガリウム砒素層で、厚さ３００ｎｍである。コレクタ層構成材料層１３ａは、１×１０16／ｃｍ3のｎ型不純物濃度を有するインジウム燐層で、厚さ５００ｎｍである。ベース層構成材料層１４ａは、１×１０19／ｃｍ3以上のｐ型不純物濃度を有するインジウムガリウム砒素層で、厚さ７５ｎｍである。エミッタ層構成材料層１５ａは、１×１０17／ｃｍ3のｎ型不純物濃度を有するインジウム燐層で、厚さ１２５ｎｍである。エミッタキャップ層構成材料層１６ａは、１×１０19／ｃｍ3以上の不純物濃度を有するインジウムガリウム砒素層で、厚さ５０ｎｍである。
【００８９】
ここで、各層の膜厚や不純物濃度や材料の相違は、特に限定されることはない。また、エネルギーバンドの不連続を解消するために、組成傾斜してグレーデッド層とした薄い層等が挿入されている構造についても、本実施の形態に含まれるものとする。
【００９０】
次に、図２（ｂ）に示すように、フォトレジスト２ａをパターニングして形成し、このフォトレジスト２ａをマスクとしてエッチングすることにより、エミッタ電極９をエミッタキャップ層構成材料層１６ａ上に形成する。このエミッタ電極９の電極材料は、後述するオーミックアロイ化温度に耐える必要があるために、アロイ化温度等を考慮した高融点の金属材料、具体的にはタングステンＷやモリブデンＭｏを用いる。このタングステンやモリブデンは、必要ならば、ベース電極８の電極材料に適用してもよい。
【００９１】
次に、図２（ｃ）に示すように、フォトレジスト２ｂをパターニングして形成し、このフォトレジスト２ｂをマスクとして、エミッタキャップ層構成材料層１６ａとエミッタ層構成材料層１５ａとを選択的にエッチングして、エミッタキャップ層１６とエミッタ層１５からなるエミッタメサ構造を形成し、ベース層構成材料層１４ａを露出させる。
【００９２】
次に、図３（ｄ）に示すように、フォトレジストをマスクとして用い、ベース層１４と同レベル位置のベース層構成材料層１４ａ上に真空蒸着後のエッチング（又はリフトオフ等のパターニング）によってコレクタ電極７を形成する。このコレクタ電極７は、例えば、パラジウム、白金及び金がこの順に積層されたＰｄ／Ｐｔ／Ａｕの３層構造（構成金属）、或いは、白金、チタン、白金及び金がこの順に積層されたＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層構造（構成金属）からなるのがよい。この際に、コレクタ電極７の最下層電極を、オーミックアロイ化反応係数の大きな白金又はパラジウムとする。このような積層構造にすることで、下地の半導体層に対するアロイ化を十分に実現でき、またコレクタ電極の密着性とオーミック接触性とを実現し易くなる。
【００９３】
即ち、コレクタ電極（メタル）７には、サブコレクタ層１２までオーミックアロイ化（合金化）する必要性があるため、通常、電極の最下層として半導体層と密着性の良いチタンに替えて、チタンよりもオーミックアロイ化反応係数（金属拡散係数）の大きな金属でなければならない。例えば、上述のようにＰｔやＰｄが用いられる。
【００９４】
なお、電極７〜９をリフトオフ法によって形成するのもよい。このリフトオフ法では、例えば、電極７については、ベース層構成材料層１４ａの全面に、塗布法等によってフォトレジストを形成し、このフォトリソグラフィ及びエッチングによって、電極７を形成する領域以外を被覆するパターンにパターニングし、次に、真空蒸着法等によって電極材料層を全面に形成した後、溶解処理によってフォトレジストを除去する。この時、フォトレジストの上に堆積していた電極材料層も取り除かれ、ベース層構成材料層１４ａに密着して形成されていた電極材料層のみが電極７として残されることになる。
【００９５】
次に、図３（ｅ）に示すように、コレクタ電極７の形成後に、熱処理して、コレクタ電極７とベース層構成材料層１４ａ及びコレクタ層構成材料層１３ａとをオーミックアロイ化反応（合金化）させ、サブコレクタ層１２に達するオーミックコンタクト領域（導電領域）２１を形成する。
【００９６】
このオーミックアロイ化工程における処理時間と処理温度とについては、用いる電極材料、電極厚及びオーミックアロイ反応深さ等の条件に大きく依存するが、上記の各構成材料層のエピタキシャル成長温度以上の熱処理では、加熱によってヘテロ接合の変動等が生じてエピプロファイルに影響を与え、ノッチと称される障壁が生じる恐れがあるため、エピタキシャル成長温度以下、特に３５０〜４００℃での熱処理が望ましい。
【００９７】
しかしながら、通常６５０℃程度のエピタキシャル成長温度で積層されるＩｎＰ系のヘテロ構造の場合、８５０℃までの高速高温のＲＴＡ（Rapid Thermal Anneal）であれば、エピプロファイルは崩れないことが報告されている（Material Chemistry and Physics 85 (2004) 263-265）。従って、エピタキシャル成長温度以上でもＲＴＡによってオーミックアロイ化し、導電領域２１を形成することもできる。不純物の活性化のための加熱処理であるアニール処理とオーミックアロイ化（合金化）のための加熱処理とは、異なるものである。
【００９８】
こうしたオーミックアロイ化処理によって得られるサブコレクタ層１２と導電領域２１とのコンタクト抵抗は０．１Ωｍｍ以下であることが望ましい。
【００９９】
このオーミックアロイ化は、コレクタ電極７を構成する最下層金属であるＰｔ又はＰｄが熱拡散して、ベース層構成材料層１４ａ及びコレクタ層構成材料層１３ａと合金化するものであるが、これによって形成された導電領域２１はベース層構成材料層１４ａを十分に低抵抗化し、コレクタ電極７とサブコレクタ層１２とを電気的に十分に接続することができるものとなる。また、このアロイ化時には、既に形成されているエミッタ電極９は高融点金属からなるために、下層へ拡散することはない。
【０１００】
なお、コレクタ層構成材料層１３ａの膜厚があまりに大きいと、オーミックアロイ化（金属拡散）が不足してサブコレクタ層１２に導電領域２１が十分に到達しないことが予想される。
【０１０１】
この時には、例えば、コレクタ層構成材料（エピタキシャル材料）１３ａの組成を変更して伝導帯と価電子帯とのバンドギャップを大きくすることによりコレクタ層構成材料１３ａの耐圧を大きくすれば、その膜厚を薄くしても耐圧を保持できるので、薄いコレクタ層構成材料層１３ａを通してサブコレクタ層１２に達するオーミックアロイ化を容易に行うことができる。なお、耐圧を必要としないトランジスタにおいては、通常のエピタキシャル材料を薄く成膜すればよい。
【０１０２】
次に、図３（ｆ）に示すように、例えば、蒸着マスク等を用いた選択的な蒸着又はリフトオフ法により、ベース層構成材料層１４ａ上にベース電極８を形成する。
【０１０３】
次に、図４（ｇ）に示すように、フォトレジスト２ｃをパターニングして形成し、このフォトレジスト２ｃをマスクとして、ベース層構成材料層１４ａとコレクタ層構成材料層１３ａとを選択的にエッチングして、ベース層１４及びコレクタ層１３からなるベースメサ構造、並びに、ベース層構成材料層１４ａ及びコレクタ層構成材料層１３ａからなるコレクタメサ構造を形成すると共に、ベース層１４及びコレクタ層１３と導電領域２１との間に、絶縁分離のための分離溝２２を形成する。
【０１０４】
次に、図４（ｈ）に示すように、フォトレジスト２ｄをパターニングして形成し、このフォトレジスト２ｄをマスクとして、図４（ｉ）に示すように、サブコレクタ層構成材料層１２ａを選択的にエッチングして、サブコレクタ層１２からなるサブコレクタメサ構造を形成し、素子間の分離（アイソレーション）を行う。
【０１０５】
なお、上記したエミッタメサ構造、ベースメサ構造、コレクタメサ構造及びサブコレクタメサ構造の形成、分離溝２２の形成は、例えば、ドライエッチングによる異方性エッチングで形成するのが望ましい。
【０１０６】
次に、図５（ｊ）に示すように、各電極等の上にポリイミド等の絶縁膜構成材料層２３ａを形成した後、図５（ｋ）に示すように、各電極の上部にスルーホール２７、２８及び２９を形成する。
【０１０７】
その後、図１に示したように、絶縁膜２３のスルーホール２７、２８及び２９内等に導電プラグ及び配線３０をそれぞれ形成して、ＨＢＴ１０ａを作製する。
【０１０８】
以上の工程を経て作製したＨＢＴ１０ａは、コレクタ電極７とベース電極８及びエミッタ電極９との高さの差が比較的小さく、２００ｎｍ程度となるために、絶縁膜２３の表面が平坦化され、スルーホール２７、２８及び２９の形成工程やその後の配線工程のプロセス難度を軽減させることができる。
【０１０９】
図６は、ＨＢＴ１０ａの上部に、有機膜を塗布するなどの方法で表面全面が平坦になるように、絶縁膜２３を形成した状態を示す断面図である。
【０１１０】
この絶縁膜２３の材料としては、寄生容量を減らすために、ポリイミドやＢＣＢに代表される有機膜等、誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。
【０１１１】
ここで重要なことは、コレクタ電極７がベース層構成材料層１４ａ上に接して設けられているために、積層方向における電極位置の高さについては、コレクタ電極７とエミッタ電極９とでは高低差Δｈ11が比較的小さくなっていることである。また、コレクタ電極７とベース電極８との高低差Δｈ10も比較的小さくなっている。
【０１１２】
このため、電極７、８及び９に対応して、絶縁膜２３に形成したスルーホール２７、２８及び２９の深さをそれぞれｈ1、ｈ2及びｈ3とすると、ｈ1とｈ3との差が比較的小さくなっている。このために、スルーホール２７、２８及び２９を形成する工程を一括して生産性良く行うことができ、既述した従来例のようなスルーホール２９の拡大などは生じず、信頼性良く高精度に各スルーホールの加工が可能となる。
【０１１３】
この際に、ベース電極８上のスルーホール２８が形成終了する時点では、スルーホール２７と２９とは既に形成終了しており、横方向へのエッチングが幾分か進行するものの、その程度は小さくなり、コレクタ電極７及びエミッタ電極９の主面の通常のマージンＷ（５００ｎｍ程度）内に十分に収まり、問題が生じ難い。
【０１１４】
また、各層構成材料層１２ａ、１３ａ、１４ａ、１５ａ及び１６ａは、各メサ構造の活性層１２、１３、１４、１５及び１６を形成するために一部が除去されているが、大部分は残されている。このために、ＨＢＴ１０の上部に形成する絶縁膜２３の表面２４の平坦性が向上し、絶縁膜２３の表面に配線を形成する工程を非常に容易に行うことができる。
【０１１５】
なお、ＨＢＴ１０ａのコレクタ層１３と導電領域２１とが直接接触していると、コレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ直接流れる電流が生じ、ＨＢＴ１０ａの電気特性に悪影響を与える可能性も懸念される。そこでＨＢＴ１０ａでは、コレクタ層１３と導電領域２１との間に分離溝２２が設けられ、コレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ流れる電流が生じることがないように構成されている。
【０１１６】
また、基板１の材質には、例えば、鉄Ｆｅをドープしたインジウム燐からなる基板１であるのがよい。インジウムガリウム砒素系の半導体層では、ガリウム砒素からなる基板も用いることができるが、ここでインジウム燐基板を用いるのは、ＨＢＴ１０ａの動作速度の高速化を重視したためである。
【０１１７】
即ち、インジウムガリウム砒素系の半導体層では、ガリウムに比べてインジウムの割合が大きい方が、電子移動度が大きくなる。ＨＢＴ１０ａの高速動作には、例えば、インジウムとガリウムとのモル比が、５３：４７であるのが望ましい。この場合、インジウムのイオン半径が大きいため、格子定数が０．５６ｎｍであるガリウム砒素基板は適合せず、格子定数が０．５８ｎｍとより大きいインジウム燐基板が適合する。このため、インジウム燐基板を用いることで、動作速度の大きいインジウムガリウム砒素系半導体のエピタキシャル成長層を、欠陥少なく形成することができる。鉄Ｆｅをドープするのは、基板の絶縁性を確保するためである。なお、インジウムの割合が小さい場合には、ガリウム砒素基板を好適に用いることができる。
【０１１８】
上記したように、本実施の形態によれば、ＨＢＴ１０ａの上部に絶縁膜２３を形成し、この絶縁膜２３の表面上に配線３０を形成した場合に、各電極と各配線との電気的接続のために絶縁膜２３に形成するスルーホール２７、２８及び２９のそれぞれの深さの差が少なくなる。
【０１１９】
このために、全てのスルーホール２７、２８及び２９を一括して精度良く容易に形成することができ、スルーホール２７、２８及び２９の形成工程数の減少により生産性が向上する。また、比較的深さの浅いスルーホールを形成できるので、適切なエッチング速度を選択し易くなり、絶縁膜２３がエッチングオフされた時に生じる膜材料がスルーホール２７、２８及び２９上のレジストマスクの側面に付着することも防止することができる。
【０１２０】
また、絶縁膜２３の表面２４の平坦性が向上するので、配線３０が断線する恐れが減少し、配線の形成工程を容易に生産性良く行えると共に、配線の形成工程におけるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、絶縁膜２３の表面２４上に所定のパターン通りの配線３０を形成できるようになり、微細な電極を高精度に形成することができる。
【０１２１】
このように、段差における配線３０の断線、並びに、露光やエッチングのばらつき等の配線の形成工程における問題点を一括して解決することができるため、更なる素子の微細化が可能になり、ヘテロ接合面積の低減に伴う寄生容量の低減による使用可能周波数帯域の高周波化、パワーアンプデバイスとしての利得（Gain）の向上、及びコンタクト不良の解消によるパワーアンプデバイスの電力効率の改善が可能になる。なお、スルーホール（コンタクトホール）の開口サイズが微細化すると、一般に、エッチングされた絶縁膜の残渣によるコンタクト不良が生じて高抵抗化と電力の上昇を招き易く、これは加工のばらつきによって解消困難であるが、本実施の形態では、加工のばらつきがないため、確実に微細開口サイズのコンタクトホールを開けることができ、コンタクト不良が生じることはない。
【０１２２】
しかも、コレクタ電極７とサブコレクタ層１２とが、オーミックアロイ法によって形成された導電領域２１を介して電気的に接続されており、この接続を実現するために、コレクタ電極７のオーミックアロイ化に適した構成金属をベース層構成材料層１４ａの十分な低抵抗化の下で高濃度で熱拡散させてオーミックアロイ化させるので、導電領域２１である合金化エリアを拡散形成し易く、かつ、この合金化エリアを制御性良く形成できるので、合金化エリアのパターン精度を出し易い。
【０１２３】
従って、比較的低抵抗の導電領域２１を比較的容易に形成することができる。また、構成金属を熱拡散させるので、内部に深く熱拡散することにより、コレクタ電極７とサブコレクタ層１２との電気的な接続を十分に行うことができ、電気的特性の悪化を招かないオーミックコンタクト構造を有するＨＢＴ１０ａを作製することができる。
【０１２４】
第２の実施の形態
図７〜図８は、本発明の第２の実施の形態を示すものである。
【０１２５】
本実施の形態は、図７に示すように、コレクタ電極７がコレクタ層１３と同レベル位置のコレクタ層構成材料層１３ａ上に形成され、導電領域２１がコレクタ層構成材料層１３ａのみを熱拡散してサブコレクタ層１２に達していること以外は、上述の第１の実施の形態と同様である。
【０１２６】
図８について、本実施の形態によるＨＢＴ１０ｂの作製工程を説明する。
【０１２７】
まず、図８（ａ）に示すように、図２（ａ）〜図２（ｃ）に示したものと同様の作製工程を経ることにより、ベース層構成材料層１４ａ上にエミッタ電極９と、エミッタキャップ層１６及びエミッタ層１５からなるエミッタメサ構造を形成する。
【０１２８】
次に、図８（ｂ）に示すように、ベース層構成材料層１４ａ上に所定パターンのフォトレジスト２ｅを形成し、このフォトレジスト２ｅをマスクとしたエッチングによってベース層構成材料層１４ａの一部を除去し、ベース層１４を形成すると共に、コレクタ層構成材料層１３ａの一部を露出させる。
【０１２９】
次に、図８（ｃ）に示すように、露出したコレクタ層構成材料層１３ａ上にコレクタ電極７を形成する。
【０１３０】
次に、図３（ｅ）〜図５（ｋ）に示したものとほぼ同様の作製工程を経ることにより、ＨＢＴ１０ｂの作製工程を終了することができる。
【０１３１】
本実施の形態によれば、コレクタ電極７がコレクタ層１３と同レベル位置のコレクタ層構成材料層１３ａ上に形成されていると共に、導電領域２１がコレクタ層構成材料層１３ａのみを熱拡散してサブコレクタ層１２に達するアロイ化反応で形成されているために、ベース層構成材料層１４ａがない分だけコレクタ電極７とサブコレクタ層１２との間の距離が減少し、熱拡散も容易となり、導電領域２１の形成が容易になる。
【０１３２】
その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１３３】
第３の実施の形態
図９〜図１０は、本発明の第３の実施の形態を示すものである。
【０１３４】
本実施の形態は、図９に示すように、コレクタ電極７がコレクタ層１３の途中レベル位置のコレクタ層構成材料層１３ａ上に形成され、導電領域２１が厚さの減少したコレクタ層構成材料層１３ａのみを熱拡散してサブコレクタ層１２に達していること以外は、上述の第１の実施の形態と同様である。
【０１３５】
図１０について、本実施の形態によるＨＢＴ１０ｃの作製工程を説明する。
【０１３６】
まず、図１０（ａ）に示すように、図２（ａ）〜図２（ｃ）に示したものと同様の作製工程を経ることにより、ベース層構成材料層１４ａ上にエミッタ電極９と、エミッタキャップ層１６及びエミッタ層１５からなるエミッタメサ構造を形成する。
【０１３７】
次に、図１０（ｂ）に示すように、ベース層構成材料層１４ａ上に所定パターンのフォトレジスト２ｅを形成し、このフォトレジスト２ｅをマスクとしたエッチングによってコレクタ層構成材料層１３ａの一部及びベース層構成材料層１４ａの一部を除去することによって、ベース層１４を形成すると共に、コレクタ層構成材料層１３ａの一部をその途中レベル位置で露出させる。
【０１３８】
次に、図１０（ｃ）に示すように、その途中レベル位置で露出したコレクタ層構成材料層１３ａ上にコレクタ電極７を形成する。
【０１３９】
次に、図３（ｅ）〜図５（ｋ）に示したものとほぼ同様の作製工程を経ることにより、ＨＢＴ１０ｃの作製工程を終了することができる。
【０１４０】
本実施の形態によれば、コレクタ電極７がコレク構成材料層１３ａの途中レベル位置上に形成されていると共に、導電領域２１が厚さの減少したコレクタ層構成材料層１３ａのみを熱拡散してサブコレクタ層１２に達するアロイ化反応で形成されているために、コレクタ電極７とサブコレクタ層１２との距離が更に減少し、導電領域２１の形成がより容易になる。
【０１４１】
その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１４２】
第４の実施の形態
図１１〜図１２は、本発明の第４の実施の形態を示すものである。
【０１４３】
本実施の形態は、図１１に示すように、コレクタ電極７がエミッタキャップ層１６と同レベル位置のエミッタキャップ層構成材料層１６ａ上に形成され、導電領域２１がエミッタキャップ層構成材料層１６ａ、エミッタ層構成材料層１５ａ、ベース層構成材料層１４ａ及びコレクタ層構成材料層１３ａを熱拡散してサブコレクタ層１２に達していること以外は、上述の第１の実施の形態と同様である。
【０１４４】
図１２について、本実施の形態によるＨＢＴ１０ｄの作製工程を説明する。
【０１４５】
まず、図１２（ａ）に示すように、図２（ａ）〜図２（ｃ）に示したものとほぼ同様の作製工程を経ることにより、基板１上に、サブコレクタ層構成材料層１２ａ、コレクタ層構成材料層１３ａ、ベース層構成材料層１４ａ、エミッタ層構成材料層１５ａ及びエミッタキャップ層構成材料層１６ａを順次形成した後、エミッタキャップ層構成材料層１６ａ上に、所定パターンのフォトレジスト２ａをマスクとするエッチング等によって、エミッタ電極９及びコレクタ電極７を形成する。
【０１４６】
次に、図１２（ｂ）に示すように、エミッタキャップ層構成材料層１６ａ上に所定パターンのフォトレジスト２ｂを形成し、このフォトレジスト２ｂをマスクとするエッチングによってエミッタキャップ層構成材料層１６ａの一部及びエミッタ層構成材料層１５ａの一部を除去することによって、エミッタキャップ層１６及びエミッタ層１５からなるエミッタメサ構造を形成すると共に、エミッタキャップ層構成材料層１６ａ及びエミッタ層構成材料層１５ａからなるメサ状の構造を形成する。
【０１４７】
次に、図３（ｆ）〜図５（ｋ）に示したものとほぼ同様の作製工程を経ることにより、ＨＢＴ１０ｄの作製工程を終了する。
【０１４８】
本実施の形態によれば、コレクタ電極７がエミッタキャップ層１６の同レベル位置のエミッタキャップ層構成材料層１６ａ上に形成されているために、スルーホール２７、２８及び２９の深さを等しくすることができる。従って、上述した高さの差が存在しないことになり、スルーホールの加工精度を一層向上させることができる、
【０１４９】
その他、本実施の形態においては、上述した第１の実施の形態で述べたのと同様の作用及び効果が得られる。
【０１５０】
以上に説明した本発明の実施の形態は、本発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１５１】
例えば、コレクタ電極７の形成位置を、エミッタ層１５と同レベル位置のエミッタ層構成材料層１５ａ上に形成してもよい。また、上述したオーミックアロイ化の条件や、電極構成金属、半導体層の材質等は種々変更することができる。
【産業上の利用可能性】
【０１５２】
本発明のヘテロ接合半導体装置及びその製造方法は、高速化及び高集積化を実現したIII−Ｖ族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）、例えばパワートランジスタなどの半導体装置に好適である。
【図面の簡単な説明】
【０１５３】
【図１】本発明の第１の実施の形態によるＨＢＴの構造を示す断面図である。
【図２】同、ＨＢＴの作製工程を順次示す断面図である。
【図３】同、ＨＢＴの作製工程を順次示す断面図である。
【図４】同、ＨＢＴの作製工程を順次示す断面図である。
【図５】同、ＨＢＴの作製工程を順次示す断面図である。
【図６】同、ＨＢＴの絶縁膜にスルーホールを形成した状態を示す部分拡大断面図である。
【図７】本発明の第２の実施の形態によるＨＢＴの構造を示す断面図である。
【図８】同、ＨＢＴの作製工程を順次示す断面図である。
【図９】本発明の第３の実施の形態によるＨＢＴの構造を示す断面図である。
【図１０】同、ＨＢＴの作製工程を順次示す断面図である。
【図１１】本発明の第４の実施の形態によるＨＢＴの構造を示す断面図である。
【図１２】同、ＨＢＴの作製工程を順次示す断面図である。
【図１３】従来例によるＨＢＴの問題点を説明するための断面図（Ａ）、及び、その問題点の１つを説明するための部分拡大断面図（Ｂ）である。
【図１４】同、付着物の付着状況を順次示す断面図である。
【図１５】本出願人の先願発明によるＨＢＴの作製工程を順次示す断面図である。
【図１６】同、ＨＢＴの作製工程を順次示す断面図である。
【符号の説明】
【０１５４】
１…基板、２ａ、２ｂ、２ｃ、２ｄ、２ｅ…フォトレジスト、７…コレクタ電極、
８…ベース電極、９…エミッタ電極、１０ａ、１０ｂ、１０ｃ、１０ｄ…ＨＢＴ、
１２…サブコレクタ層、１２ａ…サブコレクタ層構成材料層、１３…コレクタ層、
１３ａ…コレクタ層構成材料層、１４…ベース層、１４ａ…ベース層構成材料層、
１５…エミッタ層、１５ａ…エミッタ層構成材料層、１６…エミッタキャップ層、
１６ａ…エミッタキャップ層構成材料層、２１…導電領域、２２…分離溝、
２３…絶縁膜、２３ａ…絶縁膜構成材料層、２４…平坦な絶縁膜表面、
２７、２８、２９…スルーホール、３０…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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