(57)【要約】【課題】簡略なインターフェイスにより、マイクロコンピュータに内蔵されるフラッシュメモリの書換え処理時間を短縮する。【解決手段】マイクロコンピュータ１０１に接続された書換え装置１１３からデータを受け取るシリアル通信部１０３と、シリアル通信部１０３が受け取ったデータを格納するＲＡＭ１０４と、ＲＡＭ１０４から転送されるデータにより内容が更新されるバッファメモリ１０５とを備え、バッファメモリ１０５に格納されたデータを用いてフラッシュメモリ１０２の書換えを実行し、フラッシュメモリ１０２の書換え実行中でないときにのみバッファメモリ１０５の内容を更新するように制御することで、シリアル通信とフラッシュメモリ書換えを並列に処理する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内蔵されるフラッシュメモリの書換え機能を備えるマイクロコンピュータであって、前記マイクロコンピュータの外部からデータを受け取るシリアル通信部と、前記シリアル通信部が受け取ったデータを格納するＲＡＭと、前記ＲＡＭから転送されるデータにより内容が更新されるバッファメモリと、前記バッファメモリに格納されたデータを用いて前記フラッシュメモリの書換えを実行し、前記フラッシュメモリの書換え実行中でないときにのみ前記バッファメモリの内容を更新する制御手段とを備えるマイクロコンピュータ。
【請求項２】
前記シリアル通信部が外部からデータとして受け取る制御情報により前記フラッシュメモリが書換えモードに設定され、リセット動作により前記フラッシュメモリの書換え実行が起動される請求項１記載のマイクロコンピュータ。
【請求項３】
前記制御部は、前記シリアル通信部が外部からデータを受け取り前記ＲＡＭに格納する動作と、前記フラッシュメモリの書換えとを並行して実行させる請求項１記載のマイクロコンピュータ。
【請求項４】
前記シリアル通信部が外部から受け取るデータを伸張する伸張処理手段を備え、前記制御部は、前記シリアル通信部が外部から受け取るデータが圧縮処理されたデータである場合に、前記伸張処理機能を用いて伸張したデータを前記ＲＡＭに格納させる請求項１記載のマイクロコンピュータ。
【請求項５】
請求項１から４のいずれかに記載のマイクロコンピュータを搭載した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は内蔵されるフラッシュメモリの書換え技術に関し、特に、フラッシュメモリの書換え処理時間を短縮することができるマイクロコンピュータに関するものである。
【背景技術】
【０００２】
フラッシュメモリを内蔵するマイクロコンピュータにおいては、マイクロコンピュータおよびフラッシュメモリの使用形態に応じてフラッシュメモリの記憶内容の消去および書込みが必要となる。従来、その際の様々な形態に応じた技術的な工夫がなされている（例えば、特許文献１および特許文献２参照）。
【０００３】
図６は、従来のフラッシュメモリ内蔵マイクロコンピュータにおけるフラッシュメモリの書換え方法を説明する図である。図６において、６０１はマイクロコンピュータ、６０２はフラッシュメモリ、６０３はシリアル通信回路、６０４はバッファメモリ、６０５はユーザ回路、６１４は書換え装置、６１２は書換え装置６１４のシリアル通信回路、６１３は書換え装置６１４に内蔵されるフラッシュメモリ書換え用データである。
【０００４】
マイクロコンピュータ６０１と書換え装置６１４は、フラッシュメモリ書換えデータを通信するシリアル通信信号６０６、電源レベルを合わせるための電源信号６０７および接地（ＧＮＤ）信号６１０、モード設定信号６０８および６０９、リセット信号６１１により接続される。
【０００５】
モード設定信号６０８、６０９を規定の電圧に設定し、リセット信号６１１によりマイクロコンピュータ６０１にリセットをかけると、フラッシュメモリ６０２が書換え可能な状態になる。
【０００６】
書換え装置６１４から同期式または調歩同期式シリアル通信信号６０６で送信されたデータは、シリアル通信回路６０３で受信され、バッファメモリ６０４に転送される。バッファメモリ６０４に容量分のデータ受信が完了すると、フラッシュメモリ６０２のデータの書換えが行われる。
【０００７】
図７は上記構成におけるフラッシュメモリ書換え処理のタイミングチャートである。図７において、７０１はシリアル通信処理、７０２はバッファメモリ６０４からフラッシュメモリ６０２への書換え処理である。
【０００８】
フラッシュメモリへのデータの記憶は、フローティングゲートに高電圧を印可することでソースからドメインに流れる電荷がフローティングゲートに引き上げられて蓄えられることにより行われる。そのため、フラッシュメモリ書換え処理７０２の間はバッファメモリ６０４のデータを書換えることができず、フラッシュメモリ６０２の書換え処理時間はシリアル通信処理７０１に律束される。
【特許文献１】特開平１１−２８２７６１号公報
【特許文献２】特開２００３−１５０５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来のフラッシュメモリ書換え処理においては、フラッシュメモリの書換え中はバッファメモリのデータを書換えることができないため、シリアル通信処理分の時間がフラッシュメモリの書換え処理時間として必ず発生し、書換え処理時間が長くなるという問題がある。また、フラッシュメモリの書換えモードを設定するモード設定端子が必要であるため、ユーザ回路が複雑となるという問題がある。
【００１０】
このような問題を解決するために、シリアル通信速度の高速化や調歩同期式シリアル通信を使うなど対策を行っているが、マイクロコンピュータの動作周波数以上の高速化はできず、シリアル通信処理分の時間が発生する点には変わりがない。
【００１１】
本発明の目的は、複雑な回路を必要とせずに、マイクロコンピュータに内蔵されるフラッシュメモリの書換え処理時間を短縮することにある。
【課題を解決するための手段】
【００１２】
本発明は、内蔵されるフラッシュメモリの書換え機能を備えるマイクロコンピュータであって、前記マイクロコンピュータの外部からデータを受け取るシリアル通信部と、前記シリアル通信部が受け取ったデータを格納するＲＡＭと、前記ＲＡＭから転送されるデータにより内容が更新されるバッファメモリと、前記バッファメモリに格納されたデータを用いて前記フラッシュメモリの書換えを実行し、前記フラッシュメモリの書換え実行中でないときにのみ前記バッファメモリの内容を更新する制御手段とを備える。
【００１３】
本発明において、前記シリアル通信部が外部からデータとして受け取る制御情報により前記フラッシュメモリが書換えモードに設定され、リセット動作により前記フラッシュメモリの書換え実行が起動される。
【００１４】
本発明において、前記制御部は、前記シリアル通信部が外部からデータを受け取り前記ＲＡＭに格納する動作と、前記フラッシュメモリの書換えとを並行して実行させる。
【００１５】
上記構成によれば、シリアル通信とフラッシュメモリ書換えが並列に実行されるため、複雑な回路を必要とせずに、マイクロコンピュータに内蔵されるフラッシュメモリの書換え処理時間を短縮することができる。また、シリアルデータを用いた制御を可能にすることでフラッシュメモリ書換えに係るインターフェイスを簡略にすることができる。
【００１６】
本発明において、前記シリアル通信部が外部から受け取るデータを伸張する伸張処理手段を備え、前記制御部は、前記シリアル通信部が外部から受け取るデータが圧縮処理されたデータである場合に、前記伸張処理機能を用いて伸張したデータを前記ＲＡＭに格納させる。
【００１７】
上記構成によれば、ハードウェアあるいはソフトウェアによるシリアルデータの圧縮と伸張処理によりシリアル通信処理時間を短縮することができるため、フラッシュメモリの書換え処理時間を一層短縮することができるとともに、フラッシュメモリ書換え処理全体のタイミングに余裕が生じることでタイミングエラーなどが発生する可能性を減らすことができる。
【発明の効果】
【００１８】
本発明によれば、シリアル通信とフラッシュメモリ書換えが並列に実行されるため、マイクロコンピュータに内蔵されるフラッシュメモリの書換え処理時間を短縮することができ、簡略なインターフェイスによりユーザ回路を簡素化することができる。
【発明を実施するための最良の形態】
【００１９】
（第一の実施形態）
図１は本発明の第一の実施形態に係るフラッシュメモリ書換え制御装置を用いたマイクロコンピュータに内蔵されるフラッシュメモリ書換え方法を示すブロック図である。図１において、１０１はマイクロコンピュータ、１０７はユーザ回路、１１３は書換え装置である。マイクロコンピュータ１０１において、１０２はフラッシュメモリ、１０３はシリアル通信回路、１０４はシリアル通信データを格納するＲＡＭ、１０５はバッファメモリ、１０６は制御部である。また、書換え装置１１３において、１１１は書換え装置１１３のシリアル通信回路、１１２は書換え装置１１３に内蔵されるフラッシュメモリ書換え用データである。マイクロコンピュータ１０１と書換え装置１１３は、フラッシュメモリ書換えデータを通信するシリアル通信信号１０８と、電源レベルを合わせるための電源信号１０９と、接地（ＧＮＤ）信号１１０により接続される。
【００２０】
図２は上記構成におけるフラッシュメモリ書換え処理の手順を示すフローチャートであり、図３は上記構成におけるフラッシュメモリ書換え処理のタイミングチャートである。  以下、図１〜図３を参照して本実施形態のフラッシュメモリ書換え処理の詳細な説明を行う。
【００２１】
図２において、Ｓ２０１は書換え装置１１３から送信されるコマンドを判断し書換えデータをシリアル受信する処理、Ｓ２０２はマイクロコンピュータの動作モードをフラッシュメモリ書換えモードに移行させる処理、Ｓ２０３はシリアル通信で受信したデータをＲＡＭ１０４へ格納する処理、Ｓ２０４はＲＡＭ１０４のデータをバッファメモリ１０５へ転送する処理、Ｓ２０５はバッファメモリ１０５のデータによるフラッシュメモリ１０２への書換え処理である。
【００２２】
図３においては、３０１は規定コマンドの受信タイミング、３０２はフラッシュメモリ書換えデータの受信とＲＡＭ１０４への格納タイミング、３０３はＲＡＭ１０４からバッファメモリ１０５へデータ転送タイミングである。
【００２３】
フラッシュメモリ書換え処理においては、書換え装置１１３からのコマンドをシリアル通信回路１０３でデータとして受信し、受信データの確認処理Ｓ２０１を行い、これがフラッシュメモリ書換えモード移行要求コマンドであると、マイクロコンピュータ１０１はフラッシュメモリ書換えモードへの移行処理Ｓ２０２を行う。
【００２４】
書換えモード移行処理Ｓ２０２では、マイクロコンピュータ１０１の動作モードをフラッシュメモリ書換えプログラムが動作するブートモードに設定し、内部状態のリセットを実行し、フラッシュメモリ書換えモードに移行する。その後、書換え装置１１３とマイクロコンピュータ１０１の間でデータを送受信することでフラッシュメモリ１０２の書換えを行う。
【００２５】
詳細には、制御部１０６により通信回路１０３から書換え装置１１３にシリアル通信要求を送信し、シリアル通信回路１１１から受信したデータはＲＡＭ１０４に格納され、直前のデータによるフラッシュメモリ書換えが終了したタイミングで制御部１０６によりＲＡＭ１０４からバッファメモリ１０５に転送され、今回のデータによるフラッシュメモリ１０２の書換えが実行される。
【００２６】
この方法によりシリアル通信信号１０８、電源信号１０９、ＧＮＤ信号１１０と少ない配線によりフラッシュメモリの書換えが可能となる。また、図３に示すように、フラッシュメモリ書換え処理３０４の実行中にシリアル通信処理３０２を実行することで、両者が並行して実行されるため、フラッシュメモリ書換えの時間短縮が実現される。
【００２７】
（第二の実施形態）
図４は本発明の第二の実施形態に係るフラッシュメモリ書換え制御装置を用いたマイクロコンピュータに内蔵されるフラッシュメモリ書換え方法を示すブロック図である。図４においては、図１に示した第一の実施形態の構成に対して、マイクロコンピュータ１０１にシリアル受信データの伸張回路４０１が追加され、書換え装置１１３にシリアル送信データの圧縮回路４０２が追加されている。ここで用いるデータ圧縮方式は予め決定しておく。
【００２８】
本実施形態においては、１ブロック分のフラッシュメモリ書換え用データ１１２を圧縮回路４０２で圧縮して送信する。マイクロコンピュータ１０１ではシリアル通信回路１０３で１ブロック分のデータを受信すると、伸張回路４０１でデータを復元してＲＡＭ１０４に格納する。このようにシリアルデータの圧縮伸張を行う点を除いては、第一の実施形態と同様にしてフラッシュメモリ書換え処理を行う。
【００２９】
このように、シリアル送信データの圧縮を行ってシリアル通信処理時間を短縮することによりタイミングに余裕が生ずるため、フラッシュメモリ書換えモード時にＲＡＭ１０４のアドレスバスが占有されるなどの制約でＲＡＭ１０４が使用できない状態が発生してもエラーを発生させずに対処することができる。
【００３０】
（第三の実施形態）
第二の実施形態のシリアル受信データの伸張回路４０１はソフトウェアで実現することも可能である。この場合は、マイクロコンピュータ１０１側の構成は第一の実施形態と同じにしてデータ伸張回路４０１に相当する処理をソフトウェアで行う。その際の書換え装置１１３側の構成は、第二の実施形態と同じでも、あるいは圧縮回路４０２に相当する処理をソフトウェアで行ってもよい。
【００３１】
図５は本発明の第三の実施形態に係るフラッシュメモリ書換え制御装置を用いたマイクロコンピュータに内蔵されるフラッシュメモリ書換え方法を示すフローチャートである。  図５においては、図２に示した第一の実施形態のフローチャートに対して、データ伸張回路４０１に相当する処理をソフトウェアで行うＳ５０１が追加されている。
【００３２】
このようにデータの圧縮伸張処理をソフトウェアで実現することで、装置構成における汎用性が増すとともに、マイクロコンピュータに伸張回路を内蔵することが不要になり、より安価な構成でフラッシュメモリ書換え機能を実現することができる。
【産業上の利用可能性】
【００３３】
本発明のマイクロコンピュータは、シリアル通信とフラッシュメモリ書換えが並列に実行されるため、マイクロコンピュータに内蔵されるフラッシュメモリの書換え処理時間を短縮することができ、簡略なインターフェイスによりユーザ回路を簡素化することができるという効果を有し、内蔵されるフラッシュメモリの書換え技術等として有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第一の実施形態に係るフラッシュメモリ書換え制御装置を用いたマイクロコンピュータ内蔵フラッシュメモリの書換え方法を示すブロック図。
【図２】本発明の第一の実施形態に係るフラッシュメモリ書換え制御装置を用いたフラッシュメモリ書換え処理の手順を示すフローチャート。
【図３】本発明の第一の実施形態に係るフラッシュメモリ書換え制御装置を用いたフラッシュメモリ書換え処理のタイミングチャート。
【図４】本発明の第二の実施形態に係るフラッシュメモリ書換え制御装置を用いたマイクロコンピュータ内蔵フラッシュメモリの書換え方法を示すブロック図。
【図５】本発明の第三の実施形態に係るフラッシュメモリ書換え制御装置を用いたマイクロコンピュータ内蔵フラッシュメモリ書換え処理のタイミングチャート。
【図６】従来のフラッシュメモリ内蔵マイクロコンピュータにおけるフラッシュメモリの書換え方法を説明する図。
【図７】従来のフラッシュメモリ内蔵マイクロコンピュータにおけるフラッシュメモリ書換え処理のタイミングチャート
【符号の説明】
【００３５】
１０１、６０１  マイクロコントローラ
１０２、６０２  フラッシュメモリ
１０３、６０３  シリアル通信回路
１０４  ＲＡＭ
１０５、６０４  バッファメモリ
１０６  制御部
１０７、６０５  ユーザ回路
１０８、６０６  シリアル通信信号
１０９、６０７  電源信号
１１０、６１０  接地（ＧＮＤ）信号
１１１、６１２  書換え装置のシリアル通信回路
１１２、６１３  フラッシュメモリ書換え用データ
１１３、６１４  書換え装置
３０１  規定コマンドの受信タイミング
３０２、７０１  フラッシュメモリ書換えデータの受信タイミング
３０３  ＲＡＭからバッファメモリへデータ転送タイミング
３０４、７０２  フラッシュメモリ書換え処理タイミング
４０１  シリアル受信データの伸張回路
４０２  シリアル送信データの圧縮回路
６０８、６０９  モード設定信号
６１１  リセット信号
Ｓ２０１〜Ｓ２０５、Ｓ５０１  処理ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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