(57)【要約】【課題】ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減することにより、容量絶縁膜の劣化を抑制する。【解決手段】本発明の半導体装置は、第１の層間絶縁膜１１内に設けられた複数の溝部１２の表面を覆う下部電極１３と、下部電極１３の上を覆う容量絶縁膜１４と、容量絶縁膜１４を挟んで複数の下部電極の上方を覆う上部電極１５とを備えている。上部電極１５には、クラック１７ａ、溝１７ｂまたは凹部１７ｃといった応力緩衝部１７が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャパシタを有する半導体装置であって、
上記キャパシタは、
複数の下部電極と、
上記複数の下部電極のそれぞれの上に形成された容量絶縁膜と、
上記容量絶縁膜を挟んで複数の上記下部電極の上方を覆い、応力緩衝部を有する上部電極とを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記応力緩衝部は、クラック、溝または凹部であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
複数の溝が設けられた絶縁膜をさらに備え、
上記複数の下部電極のそれぞれは、上記複数の溝のそれぞれにおける表面を覆い、
上記上部電極は、上記複数の溝の外部における上記絶縁膜の上方も覆っていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
上記応力緩衝部は、上記上部電極のうち上記複数の溝の外部を覆う部分に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
上記容量絶縁膜はＴａＯxを含み、上記下部電極はＴｉＮを含むことを特徴とする半導体装置。
【請求項６】
キャパシタを有する半導体装置の製造方法であって、
複数の下部電極を形成する工程（ａ）と、
上記複数の下部電極のそれぞれを覆う容量絶縁膜を形成する工程（ｂ）と、
上記容量絶縁膜を挟んで上記複数の下部電極の上方を覆い、応力緩衝部を有する上部電極を形成する工程（ｃ）とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
上記工程（ａ）の前に、絶縁膜に複数の溝を形成する工程（ｄ）をさらに備え、
上記工程（ａ）では、上記複数の溝におけるそれぞれの表面に上記複数の下部電極のそれぞれを形成し、
上記工程（ｃ）では、上記複数の溝の外部における上記絶縁膜の上方にも上記上部電極を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法であって、
上記工程（ｃ）では、膜厚が４０ｎｍ以上の上記上部電極を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｃ）では、５００℃以上の温度で上記上部電極を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のうちいずれか１項に記載の半導体装置の製造方法であって、
上記容量絶縁膜はＴａＯxを含み、上記下部電極はＴｉＮを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置とその製造方法に関するものであり、特に、コンケーブ型のＤＲＡＭキャパシタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、ますます微細化が要求されるＤＲＡＭにおいては、十分な電荷保持特性を確保するために、キャパシタ部の容量絶縁膜に、高誘電率を有する金属酸化膜、特に、ＴａＯx膜を用いる方法が注目されている（例えば、特許文献１参照）。
【０００３】
容量絶縁膜としてＴａＯx膜を、下部電極としてＳｉを主成分とする材料を用いた場合には１５〜２０の比誘電率を確保することができる。一方、容量絶縁膜としてＴａＯx膜を、下部電極として金属膜を用いた場合には最大で５０といった比誘電率を確保することが可能となる。このように、ＴａＯx膜を容量絶縁膜として用いた場合には、ＳｉＯ2膜やＯＮ膜（ＳｉＯ2膜とＳｉＮx膜の積層膜）を容量絶縁膜として用いた場合と比較して、同一キャパシタ面積において３倍以上のキャパシタ容量を確保することができる。
【０００４】
さらに、ＴａＯx膜は、４００℃〜５００℃といった低温領域での熱ＣＶＤ法によって成膜することが可能であるため、他素子への熱的ダメージが低減できることでも有効とされている。
【０００５】
一般に、ＴａＯx膜を容量絶縁膜として用いる場合には、上部電極として、容量絶縁膜の特性を劣化させる有機物を含まない材料で成膜が可能なＴｉＮ膜が選択されている。通常、ＴｉＮ膜は、ＴｉＣｌ4とＮＨ3を主成分とする材料を用いて熱ＣＶＤ法により成膜される。ＴｉＮ膜も４００℃〜６００℃の温度域で成膜可能なため、ＴｉＮ膜の形成によって、容量絶縁膜であるＴａＯx膜やトランジスタ等の他素子の特性を劣化させるおそれがないという特徴がある。
【特許文献１】特開平１１−０２６７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＴａＯx膜からなる容量絶縁膜と、ＴｉＮ膜からなる上部電極とを有するＤＲＡＭキャパシタでは、ＴｉＮ膜中に発生する応力がＴａＯx膜にかかるという不具合が生じていた。以下に、図面を参照しながら具体的に説明する。図５（ａ）は、従来のＤＲＡＭキャパシタの概略構成を示す断面図である。
【０００７】
図５（ａ）に示すように、従来のＤＲＡＭキャパシタ１００は、第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１の一部に設けられた複数の溝部１０２と、それぞれの溝部１０２の表面上に設けられたシリコン膜からなる下部電極１０３と、下部電極１０３の表面上に設けられたＴａＯx膜からなる容量絶縁膜１０４と、容量絶縁膜１０４の上を覆うＴｉＮ膜からなる上部電極１０５と、上部電極１０５の上を覆う第２の層間絶縁膜１０６とを備えている。容量絶縁膜１０４および上部電極１０５は、複数の溝部１０２の表面上から、溝部１０２の外部における第１の層間絶縁膜１０１の上に亘って設けられている。
【０００８】
図５（ｂ）は、図５（ａ）に示す構造のうち、第１の層間絶縁膜１０１の上において容量絶縁膜１０４と上部電極１０５とが積層されている部分（図５（ａ）において破線で囲む部分）を拡大して示す断面図である。図５（ｂ）に示すように、第１の層間絶縁膜１０１、容量絶縁膜１０４および上部電極１０５は、互いに接触して積層される。
【０００９】
図５（ｃ）は、複数のＤＲＡＭキャパシタ１００が配列するＤＲＡＭアレイ領域の概略構成を示す平面図である。図５（ｃ）に示すように、ＤＲＡＭキャパシタ１００は縦方向および横方向にマトリクス状に配置し、例えば、数１０ｋ個から１Ｇ個まで１つのアレイにレイアウトされる。この構成において、上部電極１０５は、複数の溝部１０２を覆うように大面積で形成される。このように大面積の上部電極１０５が形成された場合には、上部電極１０５自体が有する応力が大きくなり、特定のＤＲＡＭキャパシタに応力が集中するといった不具合が生じてしまう。
【００１０】
図５（ｄ）は、ＤＲＡＭキャパシタ１００とその周囲にかかる応力の状態を示す図である。図５（ｄ）に示すように、溝部１０２の外部における第１の層間絶縁膜１０１の上において、上部電極１０５内に応力が特に集中する。この応力が容量絶縁膜１０４に及ぶと、容量絶縁膜１０４のリーク電流特性および電荷保持特性の劣化が起こる。リーク電流特性や電荷保持特性といった初期特性の劣化は、絶縁破壊の起こりやすさといった長期信頼性の悪化をも引き起こす。
【００１１】
そこで、本発明の目的は、ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減する手段を講ずることにより、容量絶縁膜の劣化を抑制することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、キャパシタを有する半導体装置であって、上記キャパシタは、複数の下部電極と、上記複数の下部電極のそれぞれの上に形成された容量絶縁膜と、上記容量絶縁膜を挟んで複数の上記下部電極の上方を覆い、応力緩衝部を有する上部電極とを備える。
【００１３】
本発明の半導体装置では、上部電極内に発生する応力が応力緩衝部によって緩和される。そのため、上部電極から容量絶縁膜にかかる応力を低減することができる。これにより、容量絶縁膜においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
【００１４】
本発明の半導体装置において、上記応力緩衝部とは、具体的には、クラック、溝または凹部のことをいう。
【００１５】
本発明の半導体装置は、複数の溝が設けられた絶縁膜をさらに備え、上記複数の下部電極のそれぞれは、上記複数の溝のそれぞれにおける表面を覆い、上記上部電極は、上記複数の溝の外部における上記絶縁膜の上方も覆っていてもよい。このように、コンケーブ型のキャパシタにおいては、上部電極の面積が大きくなるほど上部電極内に発生する応力が大きくなるため、応力緩衝部を形成することが特に効果的である。
【００１６】
本発明の半導体装置において、上記応力緩衝部は、上記上部電極のうち上記複数の溝の外部を覆う部分に設けられていることが好ましい。上部電極のうち複数の溝の外部を覆う部分、つまり絶縁膜の上面を覆う部分には応力が集中しやすいため、この部分に応力緩衝部があると、効果的に応力を緩和することが可能となる。
【００１７】
上記容量絶縁膜はＴａＯxを含み、上記下部電極はＴｉＮを含んでいてもよい。
【００１８】
本発明の半導体装置の製造方法は、キャパシタを有する半導体装置の製造方法であって、複数の下部電極を形成する工程（ａ）と、上記複数の下部電極のそれぞれを覆う容量絶縁膜を形成する工程（ｂ）と、上記容量絶縁膜を挟んで上記複数の下部電極の上方を覆い、応力緩衝部を有する上部電極を形成する工程（ｃ）とを備える。
【００１９】
この方法によって形成された半導体装置では、上部電極内に発生する応力を応力緩衝部によって緩和することができる。そのため、上部電極から容量絶縁膜にかかる応力を低減することができる。これにより、容量絶縁膜においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
【００２０】
本発明の半導体装置の製造方法は、上記工程（ａ）の前に、絶縁膜に複数の溝を形成する工程（ｄ）をさらに備え、上記工程（ａ）では、上記複数の溝におけるそれぞれの表面に上記複数の下部電極のそれぞれを形成し、上記工程（ｃ）では、上記複数の溝の外部における上記絶縁膜の上方にも上記上部電極を形成してもよい。コンケーブ型のキャパシタを形成する工程においては、工程（ｃ）において大面積の上部電極を形成すると、上部電極内に大きな応力が発生するおそれがある。したがって、本発明のように、上部電極の形成と同時に上部電極に応力緩衝部を形成した場合には、効果的に応力の発生を抑制することができる。
【００２１】
なお、応力緩衝部を形成する具体的な方法としては、上記工程（ｃ）において、膜厚が４０ｎｍ以上の上記上部電極を形成する方法がある。なお、上部電極の膜厚の上限値としては１５０ｎｍが挙げられる。
【００２２】
また、他の具体的な方法としては、上記工程（ｃ）において、５００℃以上の温度で上記上部電極を形成する方法がある。なお、上部電極を形成するときの温度の上限値としては、７００℃が挙げられる。
【００２３】
なお、上記容量絶縁膜はＴａＯxを含み、上記下部電極はＴｉＮを含んでいてもよい。
【発明の効果】
【００２４】
本発明では、容量絶縁膜においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００２６】
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。図１（ａ）に示すように、本実施形態のＤＲＡＭキャパシタ１０は、第１の層間絶縁膜１１と、第１の層間絶縁膜１１の一部に設けられた複数の溝部１２と、それぞれの溝部１２の表面上に設けられたシリコン膜からなる下部電極１３と、下部電極１３の表面上に設けられたＴａＯx膜からなる容量絶縁膜１４と、容量絶縁膜１４の上を覆うＴｉＮ膜からなる上部電極１５と、上部電極１５の上を覆う第２の層間絶縁膜１６とを備えている。容量絶縁膜１４および上部電極１５は、複数の溝部１２の表面上から、溝部１２の外部における第１の層間絶縁膜１１の上に亘って設けられている。
【００２７】
図１（ｂ）は、図１（ａ）に示す構造のうち、第１の層間絶縁膜１１の上において容量絶縁膜１４と上部電極１５とが積層されている部分（図１（ａ）において破線で囲む部分）を拡大して示す断面図である。図１（ｂ）に示すように、第１の層間絶縁膜１１、容量絶縁膜１４および上部電極１５は、互いに接触して積層される。そして、上部電極１５には応力緩衝部１７が設けられている。応力緩衝部１７とは、上部電極１５に設けられたクラック１７ａ、溝１７ｂまたは凹部１７ｃのことをいう。溝部１２の外部、つまり下部電極１３が形成されていない領域上の応力緩衝部１７は、上部電極１５の表面のみに設けられていてもよいし、上部電極１５の下の容量絶縁膜１４にまで到達していてもよい。ただし、溝部１２の内部、つまり上部電極１５、容量絶縁膜１４および下部電極１３によってキャパシタが構成される部分においては、応力緩衝部１７は、容量絶縁膜１４にまで達していないことが好ましい。
【００２８】
図１（ｃ）は、複数のＤＲＡＭキャパシタ１０が配列するＤＲＡＭアレイ領域の概略構成を示す平面図である。図１（ｃ）に示すように、ＤＲＡＭキャパシタ１０は縦方向および横方向にマトリクス状に配置し、例えば、数１０ｋ個から１Ｇ個まで１つのアレイにレイアウトされる。この構成において、上部電極１５は、複数の溝部１２を覆うように大面積で形成される。
【００２９】
図１（ｄ）は、ＤＲＡＭアレイ領域において、応力緩衝部１７（１７ａ、１７ｂ、１７ｃ）が設けられている状態を模式的に示す平面図である。図１（ｄ）に示すように、本実施形態のＤＲＡＭアレイ領域では、上部電極１５のうち溝部１２の外部における第１の層間絶縁膜１１（図１（ａ）に示す）の上に配置する部分に、応力緩衝部１７が形成されている。なお、図１（ｃ）に示す領域にもちろん応力緩衝部１７は形成されているが、その図示は省略している。
【００３０】
本実施形態では、上部電極１５内に発生する応力が応力緩衝部１７によって緩和されるため、上部電極１５から容量絶縁膜１４にかかる応力も低減することができる。これにより、容量絶縁膜１４において、リーク電流が流れるのを抑制することができると共に、電荷を確実に保持することができる。さらに、長期信頼性の悪化も抑制することができる。
【００３１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。なお、本実施形態では、第１の実施形態で述べた半導体装置を形成する方法について説明する。
【００３２】
図２（ａ）〜（ｇ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法では、まず図２（ａ）に示す工程で、半導体基板等の下地１８の上に、厚さ５００ｎｍのシリコン酸化膜からなる第１の層間絶縁膜１１を形成する。
【００３３】
次に、図２（ｂ）に示す工程で、フォトリソグラフィ法によって第１の層間絶縁膜１１の上にレジストマスク（図示せず）を形成してドライエッチングを行うことにより、第１の層間絶縁膜１１を貫通して下地１８に到達する、口径０．２μｍ×０．４μｍの溝部１２を形成する。
【００３４】
次に、図２（ｃ）に示す工程で、ＣＶＤ法により、溝部１２の表面を覆い、溝部１２の外部における第１の層間絶縁膜１１の上を覆う厚さ３０ｎｍのシリコン膜（ポリシリコンおよびアモルファスシリコンを含む）１３ａを形成する。
【００３５】
次に、図２（ｄ）に示す工程で、フォトリソグラフィ法によってシリコン膜１３ａの上に、溝部１２内を埋めて溝部１２同士の間の領域を露出するレジストマスク（図示せず）を形成する。その後、レジストマスクの上からドライエッチングを行ってシリコン膜１３ａのうち露出する部分を除去することにより、溝部１２内に下部電極１３を形成する。
【００３６】
次に、図２（ｅ）に示す工程で、４５０℃の温度で熱ＣＶＤ法を行うことにより、溝部１２内における下部電極１３の上から、溝部１２の外部における第１の層間絶縁膜１１の上に亘って、厚さ１０ｎｍのＴａＯxからなる容量絶縁膜１４を形成する。
【００３７】
次に、図２（ｆ）に示す工程で、ＴｉＣｌ4およびＮＨ3を主成分として含む原料を供給してＣＶＤ法を行うことにより、容量絶縁膜１４の上に、上部電極用のＴｉＮ膜１５ａを形成する。一般に、上部電極として必要なＴｉＮ膜の膜厚は３０ｎｍ程度であるが、本実施形態では、それよりも厚い４０ｎｍ以上の膜厚を有するＴｉＮ膜を形成する。これにより、ＴｉＮ膜１５ａには応力緩衝部１７が形成されやすくなる。
【００３８】
次に、図２（ｇ）に示す工程で、フォトリソグラフィ法により、ＴｉＮ膜１５ａの上にレジストマスク（図示せず）を形成してドライエッチングを行うことにより、ＴｉＮ膜１５ａのうち不要な部分を除去する。これにより、複数の溝部１２内と、溝部１２同士の間に位置する第１の層間絶縁膜１１の上方とを覆う上部電極１５を形成する。
【００３９】
その後、上部電極１５の上を覆い、溝部１２の外部における膜厚が３００ｎｍである第２の層間絶縁膜１６を形成する。その後、図示は省略するが、第２の層間絶縁膜１６を貫通するコンタクトプラグや配線を形成する。
【００４０】
図３（ａ）は、ＴｉＮ膜の膜厚と膜中に発生する応力との関係を示すグラフ図である。図３（ａ）において、横軸はＴｉＮ膜の膜厚を示し、縦軸はＴｉＮ膜中に発生する応力の大きさを示している。なお、図３（ａ）において、実線で示すプロファイルは実際に測定される応力を示しており、破線で示すプロファイルは、ＴｉＮ膜中に応力緩衝部が形成されないと仮定した場合に発生すると予想される応力を示している。図３（ａ）に示すように、ＴｉＮ膜の膜厚が４０ｎｍ程度までのときには、破線で示すプロファイルと実線で示すプロファイルとはほぼ一致している。しかし、膜厚が４０ｎｍ以上になると、２つのプロファイルに差が生じ、予想される応力よりも実際に観測される応力の方が小さくなっていることがわかる。そして、膜厚が５０ｎｍを超えると、膜厚が増加するにしたがって実際に観測される応力が減少している。特に、ＴｉＮ膜の膜厚が６０ｎｍ以上である場合には、膜厚が２０〜３０ｎｍである場合よりも応力が少なくなっている。このように、膜厚が４０ｎｍを超えた辺りから実際に観測される応力が予想される応力よりも小さくなることや、膜厚が５０ｎｍを超えた辺りから応力が低減するのは、共に、ＴｉＮ膜に応力緩衝部が形成されるからである。
【００４１】
本実施形態では、上部電極１５の膜厚を厚く形成することにより、特別な工程を追加することなく応力緩衝部１７を容易に形成することができる。本実施形態の方法で形成された半導体装置では、上部電極１５内に発生する応力を応力緩衝部１７によって緩和することができる。そのため、上部電極１５から容量絶縁膜１４にかかる応力を低減することができる。これにより、容量絶縁膜１４においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
【００４２】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、再度図２（ａ）〜（ｇ）を再度参照しながら説明する。
【００４３】
本実施形態の製造方法では、図２（ａ）〜（ｅ）に示す工程において、第２の実施形態で述べた方法と同様の方法を行う。そして、図２（ｆ）に示す工程で、５００℃以上の温度でＴｉＣｌ4およびＮＨ3を主成分として含む原料を供給して熱ＣＶＤ法を行うことにより、容量絶縁膜１４の上にＴｉＮ膜１５ａを形成する。その後、図２（ｇ）に示す工程では、第２の実施形態で述べた方法と同様の方法を行う。
【００４４】
図３（ｂ）は、ＴｉＮ膜の堆積温度と、膜中に発生する応力との関係を示すグラフ図である。図３（ｂ）に示すように、４００℃以下の温度範囲では、温度の上昇とともに緩やかに膜中の応力が低下する。そして、４００℃程度から応力の低下の度合いが大きくなっていき、５００℃以上においては応力が顕著に減少している。４００℃より低い温度（低温側）における応力の変化を示す破線Ｌ１と、５００℃以上の温度（高温側）における応力の変化を示す破線Ｌ２との交点の温度は４８０℃である。ここで、４００℃〜５００℃の範囲は、ＴｉＮ膜に応力緩衝部が形成されるよって応力低下が見られる過渡期であり、４８０℃を境界として膜中の応力が急激に変化するといえる。特に、５００℃以上において応力低下に顕著な効果が見られるため、５００℃以上の温度でＴｉＮ膜を形成することが望ましい。
【００４５】
本実施形態では、上部電極１５を高い温度で形成することにより、特別な工程を追加することなく応力緩衝部１７を容易に形成することができる。本実施形態の方法で形成された半導体装置では、上部電極１５内に発生する応力を応力緩衝部１７によって緩和することができる。そのため、上部電極１５から容量絶縁膜１４にかかる応力を低減することができる。これにより、容量絶縁膜１４においてリーク電流特性および電荷保持特性を良好に保つことができると共に、長期信頼性の悪化も抑制することができる。
【００４６】
（その他の実施形態）
なお、上述の実施形態では、下部電極１３がシリコン膜である場合について説明したが、本発明では、下部電極１３が金属膜やＴｉＮ膜であっても同様の効果を得ることができる。
【００４７】
また、上述の実施形態では、容量絶縁膜１４がＴａＯxからなり、上部電極１５がＴｉＮからなる場合について説明したが、本発明では容量絶縁膜１４および上部電極１５として他の材質も用いることができる。例えば、容量絶縁膜１４としては、アルミナやＨｆＯ2を用いてもよいし、上部電極１５としては、Ｐｔ、ＷＮ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＲｕＯを用いてもよい。
【００４８】
また、第２および第３の実施形態における図２（ｃ）に示す工程の後にシリコン膜１３ａの表面を粗くする工程を追加してもよいし、図２（ｄ）に示す工程の後に、下部電極１３の表面を粗くする工程を追加してもよい。この粗面化工程によって、下部電極１３の表面に凹凸が形成され表面積が増大するため、同一キャパシタ面積においてキャパシタ容量の増大を図ることができる。
【００４９】
また、第２および第３の実施形態における図２（ｃ）に示す工程の後にシリコン膜１３ａに熱処理を行いながらリン（Ｐ）を導入してもよいし、図２（ｄ）に示す工程の後に、下部電極１３に熱処理を行いながらリンを導入してもよい。
【００５０】
また、上述の実施形態で述べたＤＲＡＭキャパシタは、図４（ａ）、（ｂ）に示すような領域に設けられていてもよい。
【００５１】
図４（ａ）は、ＤＲＡＭキャパシタがトランスファーゲートの上方に設けられている場合の構造を示す断面図である。図４（ａ）に示す構造では、半導体基板２１の上に、ゲート絶縁膜２２およびゲート電極２３が設けられており、半導体基板２１の上には、ゲート絶縁膜２２およびゲート電極２３を覆う層間絶縁膜２４が形成されている。層間絶縁膜２４には、半導体基板２１に到達する金属プラグ２５が設けられている。そして、層間絶縁膜２４の上に、上述の各実施形態で述べた第１の層間絶縁膜１１が設けられている。第１の層間絶縁膜１１には溝部１２が設けられており、溝部１２の底面には金属プラグ２５が露出している。そして、第１の層間絶縁膜１１に設けられた溝部１２内にＤＲＡＭキャパシタ１０が形成されており、ＤＲＡＭキャパシタ１０の下部電極１３と半導体基板２１とは、金属プラグ２５によって電気的に接続されている。なお、ＤＲＡＭキャパシタ１０自体の構成は上述の実施形態と同様であるのでその説明を省略する。
【００５２】
一方、図４（ｂ）は、ＤＲＡＭキャパシタが半導体基板の上に直接設けられている場合の構造を示す断面図である。図４（ｂ）に示す構造では、半導体基板３１の上に、ゲート絶縁膜３２およびゲート電極３３が設けられており、半導体基板３１の上には、ゲート絶縁膜３２およびゲート電極３３を覆う第１の層間絶縁膜１１が形成されている。そして、第１の層間絶縁膜１１のうちゲート絶縁膜３２およびゲート電極３３を覆う領域以外の領域に、溝部１２が設けられている。溝部１２の底面には半導体基板３１が露出している。そして、溝部１２内にＤＲＡＭキャパシタ１０が形成されており、ＤＲＡＭキャパシタ１０の下部電極１３と半導体基板３１とは直接接している。なお、ＤＲＡＭキャパシタ１０自体の構成は上述の実施形態と同様であるのでその説明を省略する。
【産業上の利用可能性】
【００５３】
本発明の半導体装置は、容量絶縁膜においてリーク電流特性および電荷保持特性が良好に保たれると共に、長期信頼性も確保することができる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００５４】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の概略構成を示す図である。
【図２】（ａ）〜（ｇ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）は、ＴｉＮ膜の膜厚と膜中に発生する応力との関係を示すグラフ図であり、（ｂ）は、ＴｉＮ膜の堆積温度と、膜中に発生する応力との関係を示すグラフ図である。
【図４】（ａ）は、ＤＲＡＭキャパシタがトランスファーゲートの上方に設けられている場合の構造を示す断面図であり、（ｂ）は、ＤＲＡＭキャパシタが半導体基板の上に直接設けられている場合の構造を示す断面図である。
【図５】（ａ）〜（ｄ）は、従来のＤＲＡＭキャパシタの概略構成を示す図である。
【符号の説明】
【００５５】
１０      ＤＲＡＭキャパシタ
１１      第１の層間絶縁膜
１２      溝部
１３      下部電極
１３ａ    シリコン膜
１４      容量絶縁膜
１５      上部電極
１５ａ    ＴｉＮ膜
１６      第２の層間絶縁膜
１７      応力緩衝部
１７ａ    クラック
１７ｂ    溝
１７ｃ    凹部
１８      下地
２１      半導体基板
２２      ゲート絶縁膜
２３      ゲート電極
２４      層間絶縁膜
２５      金属プラグ
３１      半導体基板
３２      ゲート絶縁膜
３３      ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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