(57)【要約】【課題】  閾値電圧制御のためのトリミングを高精度且つ短時間に行える基準電流または基準電圧を発生するトランジスタ回路を提供する。【解決手段】  ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部Ｍ０Ｒ，Ｍ１Ｒと第２メモリ機能部Ｍ０Ｌ，Ｍ１Ｌを有し、第１メモリ機能部と第２メモリ機能部の各電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる一定方向のドレイン・ソース電流に対する閾値電圧が変化し、第１メモリ機能部の電荷蓄積量の閾値電圧の変化に与える影響が第２メモリ機能部の電荷蓄積量の閾値電圧の変化に与える影響より大きいメモリトランジスタＭ０，Ｍ１と、メモリトランジスタＭ０，Ｍ１にドレイン・ソース電流を供給する負荷回路２と、メモリトランジスタＭ０，Ｍ１の第１メモリ機能部と第２メモリ機能部の各電荷蓄積量を個別に調整可能な電荷蓄積量調整手段３と、を備える。【選択図】        図１
2006202413.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる一定方向のドレイン・ソース電流に対する閾値電圧が変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタと、
前記メモリトランジスタに前記ドレイン・ソース電流を供給する負荷回路と、
前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を個別に調整可能な電荷蓄積量調整手段と、を備えてなり、
前記電荷蓄積量調整手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により定まる前記閾値電圧に応じた前記メモリトランジスタの前記ドレイン・ソース電流に基づいて基準電圧または基準電流を発生することを特徴とするトランジスタ回路。
【請求項２】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる一定方向のドレイン・ソース電流に対する閾値電圧が変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタの１対と、
前記１対のメモリトランジスタに前記ドレイン・ソース電流を各別に供給する負荷回路と、
前記１対のメモリトランジスタの夫々の前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を個別に調整可能な電荷蓄積量調整手段と、を備えてなり、
前記電荷蓄積量調整手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により定まる前記閾値電圧に応じた前記１対のメモリトランジスタの夫々の前記ドレイン・ソース電流に基づいて基準電圧を発生することを特徴とするトランジスタ回路。
【請求項３】
前記基準電圧を出力する出力ノードのノード電圧から異なる２つのゲート電圧を生成するゲート電圧生成回路を備え、
前記１対のメモリトランジスタの一方のゲートと他方のゲートに前記２つのゲート電圧が各別に入力され、
前記電荷蓄積量調整手段により、前記１対のメモリトランジスタの前記閾値電圧の差が、前記ノード電圧が前記基準電圧である場合の前記２つのゲート電圧の電圧差に等しくなって、前記１対のメモリトランジスタの前記ドレイン・ソース電流が平衡するように、前記１対のメモリトランジスタの夫々の前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が個別に調整可能であり、
前記１対のメモリトランジスタの前記ドレイン・ソース電流が平衡状態にあるときに、前記出力ノードから前記基準電圧が出力され、前記出力ノードから出力される電圧が前記基準電圧と異なる場合は、前記２つのゲート電圧の電圧差が、前記１対のメモリトランジスタの前記ドレイン・ソース電流を平衡状態にするように変化することを特徴とする請求項２に記載のトランジスタ回路。
【請求項４】
前記メモリトランジスタが、半導体層上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極下に配置されたチャネル領域、前記チャネル領域の両側に配置され前記チャネル領域と逆導電型を有する拡散領域、及び、前記ゲート電極の両側に形成された電荷を保持する機能を有する前記第１メモリ機能部と前記第２メモリ機能部からなるメモリ機能体を備えてなることを特徴とする請求項１〜３の何れか１項に記載のトランジスタ回路。
【請求項５】
請求項１〜４の何れか１項に記載のトランジスタ回路の調整方法であって、
前記第１メモリ機能部と前記第２メモリ機能部の両方の電荷蓄積量を調整して、前記メモリトランジスタの前記閾値電圧を調整することを特徴とするトランジスタ回路の調整方法。
【請求項６】
前記第１メモリ機能部の電荷蓄積量を調整してから、前記第２メモリ機能部の電荷蓄積量を調整することを特徴とする請求項５に記載のトランジスタ回路の調整方法。
【請求項７】
請求項１〜４の何れか１項に記載のトランジスタ回路を備えてなることを特徴とする半導体装置。
【請求項８】
前記トランジスタ回路が、スタンバイ状態において、直流電流経路が遮断されて非活性化状態になることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電流または基準電圧を発生するトランジスタ回路に関し、より具体的には、電荷を保持可能な不揮発性のメモリ機能部を備えたメモリトランジスタを用いて基準電流または基準電圧を発生するトランジスタ回路に関する。
【背景技術】
【０００２】
フラッシュメモリセル等の不揮発性のメモリトランジスタのメモリ機能部に蓄積される電荷量を調整することで、メモリトランジスタの閾値電圧を制御できるため、当該閾値電圧調整機能を活用した、メモリ用途以外のメモリトランジスタの利用方法がある。一例として、下記の特許文献１において、フラッシュメモリセルを利用した基準電圧発生回路が提案されている。図２に、当該基準電圧発生回路を示す。尚、フラッシュメモリセルの場合は、メモリトランジスタの浮遊ゲートが電荷を保持可能なメモリ機能部となっている。
【０００３】
図２に示すように、基準電圧発生回路２０は、１対のフラッシュメモリセルＦ０，Ｆ１と、１対のＮ型ＭＯＳＦＥＴ２１，２２と、１対のＰ型ＭＯＳＦＥＴ２３，２４と、差動増幅器２５と、抵抗Ｒ３，Ｒ４を備えて構成されている。フラッシュメモリセルＦ０のソースは接地され、そのドレインはＮ型ＭＯＳＦＥＴ２１のソースに接続される。また、Ｎ型ＭＯＳＦＥＴ２１のドレインはＰ型ＭＯＳＦＥＴ２３のドレインに接続し、Ｐ型ＭＯＳＦＥＴ２３は、ソースが電源電圧に接続し、ゲートとドレインが相互に接続している。同様にフラッシュメモリセルＦ１のソースは接地され、そのドレインはＮ型ＭＯＳＦＥＴ２２のソースに接続される。また、Ｎ型ＭＯＳＦＥＴ２２のドレインはＰ型ＭＯＳＦＥＴ２４のドレインに接続し、Ｐ型ＭＯＳＦＥＴ２４は、ソースが電源電圧に接続し、ゲートとドレインが相互に接続している。ここで、Ｐ型ＭＯＳＦＥＴ２３，２４は同じゲートサイズ（ゲート幅・ゲート長）に形成され、負荷抵抗として機能する。また、Ｎ型ＭＯＳＦＥＴ２１，２２は、同一ゲートサイズに形成され、ゲートに所定のバイアス電圧Ｖｂｉａｓが入力され、フラッシュメモリセルＦ０，Ｆ１の各ドレイン電圧を一定電圧以下に制御する機能を発揮する。
【０００４】
Ｐ型ＭＯＳＦＥＴ２３のドレインは差動増幅器２５の負入力端子に接続され、Ｐ型ＭＯＳＦＥＴ２４のドレインは差動増幅器２５の正入力端子へ接続される。差動増幅器２５は、両入力端子間の電圧差に応じた出力電圧Ｖ３を出力端子から出力する。その出力端子と接地電位の間には抵抗Ｒ３とＲ４が直列に挿入されている。出力電圧Ｖ３は基準電圧発生回路２０により制御される基準電圧であり、基準電圧発生回路２０は、正入力端子に入力される入力電圧Ｖ１と負入力端子に入力される入力電圧Ｖ２が等しい場合に、所望の基準電圧を出力するように構成されている。
【０００５】
抵抗Ｒ３の値が抵抗Ｒ４の値の半分である場合には、フラッシュメモリセルＦ０のゲート電圧がフラッシュメモリセルＦ１のゲート電圧（Ｖ３）の３分の２となるように分圧される。製造時に、フラッシュメモリセルＦ０，Ｆ１の各浮動ゲートに異なる電荷量が保持され、各閾値電圧が異なるようにプログラムされる。具体的には、出力電圧Ｖ３が所望の基準電圧に等しい場合での、フラッシュメモリセルＦ０，Ｆ１の各ゲート電圧状態において、フラッシュメモリセルＦ０，Ｆ１の各ドレイン電流が等しくなって平衡状態となるように、上記プログラムが実行される。出力電圧Ｖ３が所望の基準電圧に等しい場合の各ゲート電圧差は出力電圧Ｖ３の３分の１となるので、フラッシュメモリセルＦ０の閾値電圧をフラッシュメモリセルＦ１の閾値電圧より概ね上記電圧差分だけ低く設定することになる。この結果、フラッシュメモリセルＦ０，Ｆ１の各ドレイン電流が等しくなって平衡状態となると、差動増幅器２５の入力電圧Ｖ１，Ｖ２が等しくなり、出力電圧Ｖ３が所望の基準電圧の出力を維持できる。
【０００６】
ここで、出力電圧Ｖ３が変動する場合を考える。出力電圧Ｖ３が変動する理由は、フラッシュメモリセルＦ０，Ｆ１の各ドレイン電流が等しくなくなって、平衡状態から変位する場合である。先ず、出力電圧Ｖ３が所望の基準電圧に対して高めに変動する場合を考える。フラッシュメモリセルＦ０のドレイン電流が増加すると、Ｐ型ＭＯＳＦＥＴ２３のドレイン電流が増加して、Ｐ型ＭＯＳＦＥＴ２３のドレイン電圧が低下して負入力端子に入力される入力電圧Ｖ２が低下する。この結果、差動増幅器２５の入力端子間により正の電圧差が加えられて、差動増幅器２５の出力電圧Ｖ３が正方向に変化して、高めに変動する。そうすると、フラッシュメモリセルＦ０、Ｆ１の各ゲート電圧は夫々上昇するが、フラッシュメモリセルＦ１のゲート電圧は、フラッシュメモリセルＦ０のゲート電圧よりも、より高く上昇する。この結果、フラッシュメモリセルＦ０，Ｆ１の各ドレイン電流は増加するが、フラッシュメモリセルＦ１のドレイン電流の方がより大きく増加するため、正入力端子に入力される入力電圧Ｖ１の低下が、負入力端子に入力される入力電圧Ｖ２の低下より顕著となり、差動増幅器２５の入力端子間の正の電圧差が縮小して、差動増幅器２５の出力電圧Ｖ３が負方向に変化して、上記出力電圧Ｖ３の正方向へ変動が抑制され、フラッシュメモリセルＦ０，Ｆ１が平衡状態に維持される。また、出力電圧Ｖ３が所望の基準電圧に対して低めに変動した場合についても、上記と逆の作用が働き、出力電圧Ｖ３の負方向へ変動が抑制され、フラッシュメモリセルＦ０，Ｆ１が平衡状態に維持される。以上の要領で、基準電圧発生回路２０は、１対のフラッシュメモリセルＦ０，Ｆ１の各閾値電圧を適正にプログラムすることにより、安定して一定の基準電圧を出力することができる。
【０００７】
ところで、電荷を保持可能な不揮発性のメモリ機能部を備え、該メモリ機能部の電荷蓄積量の多寡により情報を記憶する不揮発性半導体記憶装置には、上記フラッシュメモリ以外に様々なメモリセル構成のものが存在している。その中の１つにサイドウォールメモリと称する不揮発性半導体記憶装置がある（下記の特許文献２参照）。
【０００８】
サイドウォールメモリは、１つのメモリセルに２ビットのデータを記憶できるマルチビットメモリであり、電気的にプログラム及び消去可能な読み出し専用メモリとして一般的なフラッシュメモリと比較した場合、１ビット当たりのメモリセルサイズが小さいことから高集積化に好適である。また、サイドウォールメモリは、ロジックプロセス（論理回路用の製造プロセス）を基本としているため、製造コストがフラッシュメモリに比較して低いことが特長である。このサイドウォールメモリで採用されるサイドウォール型メモリセルについて、図３（ａ）を参照して説明する。
【０００９】
サイドウォール型メモリセルは、以下のような構成となっている。Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成され、ゲート電極２１７の両側であって、Ｐ型半導体基板上２１１に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域２１２，２１３が形成されている。拡散領域２１２，２１３は、オフセット構造を有している。即ち、拡散領域２１２，２１３はゲート電極下の領域には達しておらず、電荷保持膜下のオフセット領域２７１がチャネル領域の一部を構成している。ゲート電極２１７の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜２４２が、シリコン酸化膜２４１，２４３に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部２６１，２６２となっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜の内で書き換え動作により実際に電荷が蓄積される部分または領域を指す。図３（ｂ）は、この構造を有するサイドウォールメモリセルをシンボル化したものであり、回路図を示す場合は、このシンボルを採用する。図３（ｂ）の符号２６１，２６２で指示されている部分は、図３（ａ）のメモリ機能部２６１，２６２に対応する。同様に、図３（ｂ）の符号２１７，２１２，２１３で指示されている部分についても、夫々、図３（ａ）のゲート電極２１７、Ｎ型拡散領域２１２，２１３に対応している。
【００１０】
サイドウォール型メモリセルに対する実際の読み出し方法とプログラム条件について述べる。メモリ機能部２６１に電荷を注入する場合には、ゲート電極２１７及び拡散領域２１２に夫々５Ｖを印加し、拡散領域２１３を接地する。これによりホットエレクトロンを発生させてメモリ機能部２６１に電荷を注入する。同様に、メモリ機能部２６２に電荷を注入する場合には、ゲート電極２１７及び拡散領域２１３に夫々５Ｖを印加し、拡散領域２１２を接地する。
【００１１】
一方、メモリ機能部２６１を読み出す方法は、ゲート電極にある２〜３Ｖ程度の正電圧を印加した状態で拡散領域２１３に１．２Ｖを印加し、拡散領域２１２を接地する。これにより、拡散領域２１３付近では空乏層が広がり、メモリ機能部２６２の影響が少ない状態で、メモリ機能部２６１の情報を得ることが可能となる。読み出し時とプログラム時では、電流を流す方向が逆になっている点がサイドウォール型メモリセルの特徴である。
【００１２】
ここで、閾値電圧の制御について言及しておく。サイドウォールメモリやフラッシュメモリの場合、注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的には電子が多く注入されている状態においては、メモリセルの閾値電圧は高くなる。一方、電子が放出されている状態では、メモリセルの閾値電圧は低くなる。サイドウォールメモリの場合は、１つのメモリセルに２つのメモリ機能部を有するマルチビットメモリであるが、ここに重要なポイントが存在する。それは一方のメモリ機能部の情報を読み出す時に他方のメモリ機能部の影響が完全には無視できない点である。具体的には、メモリ機能部２６１の情報を読み出す際に、メモリ機能部２６２に電荷が注入されている状態と注入されていない状態とを比較すると、メモリ機能部２６２に電荷が注入されている方がよりメモリ機能部２６１の閾値電圧は高くなる。これはメモリセル内におけるビット干渉と言われる現象であり、これを図示したものが図４になる。
【００１３】
メモリ機能部２６１及びメモリ機能部２６２に電荷が注入されていない状態をＥＥ状態、メモリ機能部２６１に電荷が注入されていない状態で、メモリ機能部２６２に電荷が注入されている状態をＥＰ状態、メモリ機能部２６１に電荷が注入されている状態で、メモリ機能部２６２に電荷が注入されていない状態をＰＥ状態、メモリ機能部２６１及びメモリ機能部２６２に電荷が注入されている状態をＰＰ状態とすると、ドレイン電圧とサイドウォールメモリのドレイン電流の関係は、図４に示すようになる。尚、拡散領域２１３側をドレイン電極とし、ドレイン電流は拡散領域２１３から拡散領域２１２に流れる場合を想定している。ここで、ＥＥ状態からメモリ機能部２６１に電荷を注入することにより、ＰＥ状態となってドレイン電流は下がり、閾値電圧の高い状態となるが、メモリ機能部２６２に更に電荷を注入してＰＰ状態になると、その影響を受けて若干ドレイン電流が下がり、実効的な閾値電圧が高くなる。拡散領域２１３側をドレイン電極とした場合の閾値電圧は、主としてメモリ機能部２６１の電荷蓄積量に依存して定まるものの、ビット干渉を受けて反対側のメモリ機能部２６２の電荷蓄積量の影響を受ける。このビット干渉は、サイドウォール型メモリセルを本来のメモリ用途に使用する場合において、読み出し時のドレイン電流に変動を与えるため、記憶情報の読み出し時の動作マージンを低下させる要因となり好ましくない。
【００１４】
【特許文献１】特開平７−７２９４４号公報
【特許文献２】国際公開第０３／０４４８６８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のフラッシュメモリセルを利用した基準電圧発生回路は、製造時において各フラッシュメモリセルに対し、夫々の浮遊ゲートに所定の電荷量が蓄積されるようにプログラム動作が実行される。つまり、各フラッシュメモリセルの閾値電圧を制御することにより、所望の基準電圧を得ることが可能となる。
【００１６】
ところで、基準電圧はその精度が重要であり、一般に閾値電圧制御には、０．０５Ｖ単位の制御精度が要求される。０．０５Ｖ単位の閾値電圧制御を行うためには、浮遊ゲートへの電荷の注入を少しずつ段階的に行うトリミングが行われる。トリミングの具体的な方法としては、弱いプログラム電圧印加条件で、短いプログラムパルスを複数回印加することにより達成している。しかしながら、当該条件のもとでも、過剰プログラム（目標閾値電圧範囲を超えてプログラムされること）が発生した場合には、フラッシュメモリセルを一旦消去して、再度トリミングを実行する必要がある。
【００１７】
従って、メモリセルの閾値電圧を精度良く制御する必要があるトリミングにおいて、従来はトリミング対象となるメモリセルに対し、弱いプログラム電圧条件で、短いプログラムパルスを段階的に印加することにより、少しずつ閾値電圧を変化させていた。更に、当該トリミング条件でトリミングを実行した場合でも、過剰プログラムが発生した場合には、メモリセルを消去して再度、トリミングを実行することにより精度を保持していた。
【００１８】
しかしながら、上述の要領でのトリミングに要する時間は相当時間を要し、製造時のテスト時間全体においても無視できない状況にあった。例えば、不揮発性半導体記憶装置において、フラッシュメモリセルを備えた基準電圧発生回路のトリミング時間の長短は、テストコストに大きな影響を及ぼし、トリミング時間を短縮することはテストコスト削減のための大きな課題となっている。
【００１９】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、閾値電圧制御のためのトリミングを高精度且つ短時間に行える基準電流または基準電圧を発生するトランジスタ回路及びその調整方法を提供する点にある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係るトランジスタ回路は、ＦＥＴ（電界効果トランジスタ）構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる一定方向のドレイン・ソース電流に対する閾値電圧が変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタと、前記メモリトランジスタに前記ドレイン・ソース電流を供給する負荷回路と、前記メモリトランジスタの前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を個別に調整可能な電荷蓄積量調整手段と、を備えてなり、前記電荷蓄積量調整手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により定まる前記閾値電圧に応じた前記メモリトランジスタの前記ドレイン・ソース電流に基づいて基準電圧または基準電流を発生することを第１の特徴とする。
【００２１】
上記目的を達成するための本発明に係るトランジスタ回路は、ＦＥＴ（電界効果トランジスタ）構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により、ドレインとソース間を一方側から他方側に流れる一定方向のドレイン・ソース電流に対する閾値電圧が変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタの１対と、前記１対のメモリトランジスタに前記ドレイン・ソース電流を各別に供給する負荷回路と、前記１対のメモリトランジスタの夫々の前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を個別に調整可能な電荷蓄積量調整手段と、を備えてなり、前記電荷蓄積量調整手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により定まる前記閾値電圧に応じた前記１対のメモリトランジスタの夫々の前記ドレイン・ソース電流に基づいて基準電圧を発生することを第２の特徴とする。
【００２２】
ここで、ＦＥＴ構造を有するメモリトランジスタとは、通常のＭＯＳＦＥＴ等と同様にゲート、ソース、ドレインの各端子を有し、ソース・ドレイン間を流れる電流が、ゲートに入力される電圧により制御可能な構造のトランジスタを意味する。
【００２３】
更に、上記第２の特徴のトランジスタ回路は、前記基準電圧を出力する出力ノードのノード電圧から異なる２つのゲート電圧を生成するゲート電圧生成回路を備え、前記１対のメモリトランジスタの一方のゲートと他方のゲートに前記２つのゲート電圧が各別に入力され、前記電荷蓄積量調整手段により、前記１対のメモリトランジスタの前記閾値電圧の差が、前記ノード電圧が前記基準電圧である場合の前記２つのゲート電圧の電圧差に等しくなって、前記１対のメモリトランジスタの前記ドレイン・ソース電流が平衡するように、前記１対のメモリトランジスタの夫々の前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量が個別に調整可能であり、前記１対のメモリトランジスタの前記ドレイン・ソース電流が平衡状態にあるときに、前記出力ノードから前記基準電圧が出力され、前記出力ノードから出力される電圧が前記基準電圧と異なる場合は、前記２つのゲート電圧の電圧差が、前記１対のメモリトランジスタの前記ドレイン・ソース電流を平衡状態にするように変化することを特徴とする。
【００２４】
更に、上記何れかの特徴のトランジスタ回路は、前記メモリトランジスタが、半導体層上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極下に配置されたチャネル領域、前記チャネル領域の両側に配置され前記チャネル領域と逆導電型を有する拡散領域、及び、前記ゲート電極の両側に形成された電荷を保持する機能を有する前記第１メモリ機能部と前記第２メモリ機能部からなるメモリ機能体を備えてなることを第３の特徴とする。
【００２５】
上記目的を達成するための本発明に係るトランジスタ回路の調整方法は、上記何れかの特徴のトランジスタ回路の調整方法であって、前記第１メモリ機能部と前記第２メモリ機能部の両方の電荷蓄積量を調整して、前記メモリトランジスタの前記閾値電圧を調整することを特徴とする。
【００２６】
更に、上記特徴のトランジスタ回路の調整方法は、前記第１メモリ機能部の電荷蓄積量を調整してから、前記第２メモリ機能部の電荷蓄積量を調整することを特徴とする。
【００２７】
本発明に係る半導体装置は、上記何れかの特徴のトランジスタ回路を備えてなることを特徴とする。更に、上記特徴の半導体装置は、前記トランジスタ回路が、スタンバイ状態において、直流電流経路が遮断されて非活性化状態になることを特徴とする。
【発明の効果】
【００２８】
上記何れかの特徴のトランジスタ回路またはその調整方法によれば、メモリトランジスタの閾値電圧制御のためのトリミングが高精度且つ短時間に行える。つまり、トリミングによる第１メモリ機能部の電荷蓄積量の変化による閾値電圧の変化が、同じ第２メモリ機能部の電荷蓄積量の変化による閾値電圧の変化より大きいため、第１メモリ機能部に対するトリミングと第２メモリ機能部に対するトリミングを組み合わせることで、大きな閾値電圧変化と微細な閾値電圧変化を任意に組み合わせて行えるため、閾値電圧変化の微調整が効率的且つ容易に行え、結果として、所望の閾値電圧を得るためのトリミングが高精度且つ短時間に行える。
【００２９】
更に、上記第３の特徴のトランジスタ回路によれば、メモリトランジスタの作製において、従来のフラッシュメモリセルと異なり浮遊ゲート等の製造工程を必要とせず、通常のロジックプロセスをベースとする製造プロセスを用いて作製可能なため、低製造コストでトランジスタ回路を作製できる。また、本トランジスタ回路を搭載した半導体装置も同様に製造コストを低減可能となる。
【００３０】
更に、上記各特徴のトランジスタ回路を搭載した半導体装置は、製造時のテストにおいて、トランジスタ回路内の各メモリトランジスタのトリミングが高精度且つ短時間に行えるので、テスト時間を短縮でき、テストコストの低減が可能となる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係るトランジスタ回路及びその調整方法（以下、適宜「本発明回路」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３２】
図１は、本発明回路の回路構成例を示す回路図であり、基準電圧発生回路に応用した場合の一例を示す。
【００３３】
図１に示すように、本発明回路１は、１対のメモリトランジスタＭ０，Ｍ１を備えて構成される。各メモリトランジスタＭ０，Ｍ１は、図３（ａ）及び（ｂ）に示した構造のサイドウォール型メモリセルで、重複して説明すれば、Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成され、ゲート電極２１７の両側であって、Ｐ型半導体基板上２１１に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域２１２，２１３が形成されている。拡散領域２１２，２１３は、オフセット構造を有している。即ち、拡散領域２１２，２１３はゲート電極下の領域には達しておらず、電荷保持膜下のオフセット領域２７１がチャネル領域の一部を構成している。ゲート電極２１７の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜２４２が、シリコン酸化膜２４１，２４３に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部２６１，２６２となっている。図１に示す適用例では、メモリトランジスタＭ０，Ｍ１のメモリ機能部Ｍ０Ｌ，Ｍ１Ｌ側の拡散領域をドレインとして、メモリ機能部Ｍ０Ｒ，Ｍ１Ｒ側の拡散領域をソースとして使用し、メモリトランジスタＭ０，Ｍ１に対する読み出しモードでのバイアス条件は、各ドレイン側を夫々のソースより高電圧に設定される。従って、上記バイアス条件において、ソース側のメモリ機能部Ｍ０Ｒ，Ｍ１Ｒが各メモリトランジスタＭ０，Ｍ１の第１メモリ機能部、ドレイン側のメモリ機能部Ｍ０Ｌ，Ｍ１Ｌが各メモリトランジスタＭ０，Ｍ１の第２メモリ機能部に該当する。従って、メモリトランジスタＭ０のドレイン電流（ドレインからソースに流れるドレイン・ソース電流に該当）は、一定のゲート電圧状態では、主として第１メモリ機能部Ｍ０Ｒの電荷蓄積量に依存して電流量が定まり、第２メモリ機能部Ｍ０Ｌの電荷蓄積量に依存して電流量が微小に変動する。同様に、メモリトランジスタＭ１のドレイン電流は、一定のゲート電圧状態では、主として第１メモリ機能部Ｍ１Ｒの電荷蓄積量に依存して電流量が定まり、第２メモリ機能部Ｍ１Ｌの電荷蓄積量に依存して電流量が微小に変動する。
【００３４】
更に、図１に示すように、本発明回路１は、１対のメモリトランジスタＭ０，Ｍ１に加えて、各メモリトランジスタＭ０，Ｍ１に対してドレイン側からドレイン電流を各別に供給する負荷回路２と、メモリトランジスタＭ０，Ｍ１の夫々の第１メモリ機能部Ｍ０Ｒ，Ｍ１Ｒと第２メモリ機能部Ｍ０Ｌ，Ｍ１Ｌの各電荷蓄積量を個別に調整可能な電荷蓄積量調整手段３と、出力ノードＮｏｕｔから基準電圧Ｖｒｅｆを出力するとともに、出力ノードＮｏｕｔのノード電圧から異なる２つのゲート電圧Ｖｇ０，Ｖｇ１を生成するゲート電圧生成回路４と、を備えて構成される。
【００３５】
負荷回路２は、１対のＮ型ＭＯＳＦＥＴ５，６と、１対のＰ型ＭＯＳＦＥＴ７，８を備えて構成される。Ｎ型ＭＯＳＦＥＴ５は、ソースがメモリトランジスタＭ０のドレインに、ゲートが所定のバイアス電圧Ｖｂｉａｓに、ドレインがＰ型ＭＯＳＦＥＴ７のドレインに夫々接続され、Ｎ型ＭＯＳＦＥＴ６は、ソースがメモリトランジスタＭ１のドレインに、ゲートが所定のバイアス電圧Ｖｂｉａｓに、ドレインがＰ型ＭＯＳＦＥＴ８のドレインとゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ９のゲートに夫々接続されている。また、Ｐ型ＭＯＳＦＥＴ７は、ソースが電源電圧に、ゲートとドレインが相互に接続されている。Ｐ型ＭＯＳＦＥＴ８は、ソースが電源電圧に、ゲートがＰ型ＭＯＳＦＥＴ７のゲートとドレインに接続されている。ここで、負荷回路２の２つのＰ型ＭＯＳＦＥＴ７，８は、同じゲートサイズでカレントミラー回路を形成しており、２つのＮ型ＭＯＳＦＥＴ５，６は、同じゲートサイズでメモリトランジスタＭ０，Ｍ１の夫々のドレイン電圧を一定電圧以下の適正範囲に制御する作用を奏する。
【００３６】
電荷蓄積量調整手段３は、メモリトランジスタＭ０，Ｍ１のドレイン、ソース、ゲートに対して所定のトリミング用電圧を供給するトリミング用電圧供給部１７と、メモリトランジスタＭ０，Ｍ１の何れか一方を選択してトリミングするためのＮ型ＭＯＳＦＥＴからなる６つの選択トランジスタ１１〜１６を備えて構成される。選択トランジスタ１１は、ドレインがメモリトランジスタＭ０のドレインに、ソースがドレイン電圧制御ノードＮ１に、ゲートがトリミング用の制御信号Ｓ０ｄに夫々接続している。選択トランジスタ１２は、ドレインがメモリトランジスタＭ１のドレインに、ソースがドレイン電圧制御ノードＮ１に、ゲートがトリミング用の制御信号Ｓ１ｄに夫々接続している。選択トランジスタ１３は、ドレインがメモリトランジスタＭ０のソースに、ソースがソース電圧制御ノードＮ２に、ゲートがトリミング用の制御信号Ｓ０ｓに夫々接続している。選択トランジスタ１４は、ドレインがメモリトランジスタＭ１のソースに、ソースがソース電圧制御ノードＮ２に、ゲートがトリミング用の制御信号Ｓ１ｓに夫々接続している。選択トランジスタ１５は、ドレインがメモリトランジスタＭ０のゲートに、ソースがゲート電圧制御ノードＮ３に、ゲートがトリミング用の制御信号Ｓ０ｇに夫々接続している。選択トランジスタ１６は、ドレインがメモリトランジスタＭ１のゲートに、ソースがゲート電圧制御ノードＮ４に、ゲートがトリミング用の制御信号Ｓ１ｇに夫々接続している。
【００３７】
トリミング用電圧供給部１７は、トリミング時に、ドレイン電圧制御ノードＮ１、ソース電圧制御ノードＮ２、ゲート電圧制御ノードＮ３，Ｎ４に夫々所定のトリミング用電圧を供給する。また、トリミング動作時以外の活性化状態では、制御信号Ｓ０ｓ、Ｓ１ｓの両方が活性化して選択トランジスタ１３，１４をオンして、トリミング用電圧供給部１７がソース電圧制御ノードＮ２に接地電位を供給して、各メモリトランジスタＭ０，Ｍ１のソースが接地される。
【００３８】
ゲート電圧生成回路４は、２つのＮ型ＭＯＳＦＥＴ９，１０と２つの抵抗Ｒ１，Ｒ２からなる直列回路として構成される。Ｎ型ＭＯＳＦＥＴ９のドレインが電源電圧に、Ｎ型ＭＯＳＦＥＴ９のソースが抵抗Ｒ１の一方端に、抵抗Ｒ１の他方端が抵抗Ｒ２の一方端に、抵抗Ｒ２の他方端がＮ型ＭＯＳＦＥＴ１０のドレインに、Ｎ型ＭＯＳＦＥＴのソースが接地電位に、夫々接続して当該直列回路を形成している。Ｎ型ＭＯＳＦＥＴ１０のゲートは本発明回路１を活性化する制御信号Ｓｅｎに接続し、非活性化状態では、ゲート電圧生成回路４の直流電流経路を遮断して低電力化を図る。活性化状態では、Ｎ型ＭＯＳＦＥＴ１０がオンし、抵抗Ｒ２の他方端がＮ型ＭＯＳＦＥＴ１０を介して接地される。また、活性化状態で、Ｎ型ＭＯＳＦＥＴ９のドレインと抵抗Ｒ１の一方端の接続点は、出力ノードＮｏｕｔとして機能するとともに、メモリトランジスタＭ１のゲートに接続され、ゲート電圧Ｖｇ１を出力する。また、抵抗Ｒ１の他方端と抵抗Ｒ２の一方端の接続点は、メモリトランジスタＭ０のゲートに接続され、ゲート電圧Ｖｇ０を出力する。抵抗Ｒ１と抵抗Ｒ２の抵抗値が同じ場合は、出力ノードＮｏｕｔから基準電圧Ｖｒｅｆが出力されていると、ゲート電圧Ｖｇ１は基準電圧Ｖｒｅｆ、ゲート電圧Ｖｇ０は基準電圧Ｖｒｅｆの２分の１の電圧となる。
【００３９】
負荷回路２の２つのＰ型ＭＯＳＦＥＴ７，８は、上述の如くカレントミラー回路を形成しているため、メモリトランジスタＭ０，Ｍ１間のドレイン電流が非平衡となった場合に、Ｐ型ＭＯＳＦＥＴのドレイン電圧が変化して、ゲート電圧生成回路４の出力ノードＮｏｕｔからの出力電圧が変動し、当該電圧変動が、メモリトランジスタＭ０，Ｍ１のゲート電圧Ｖｇ０，Ｖｇ１の電圧変動となって負帰還して、上記非平衡状態を抑制する構成になっている。
【００４０】
以下、本発明回路１において、メモリトランジスタＭ０，Ｍ１間のドレイン電流が非平衡となった場合に、その非平衡状態が抑制され安定して出力ノードＮｏｕｔから基準電圧Ｖｒｅｆが出力されるメカニズムについて簡単に説明する。
【００４１】
上述のように、平衡状態において、メモリトランジスタＭ０のゲート電圧Ｖｇ０は基準電圧Ｖｒｅｆの２分の１の電圧、メモリトランジスタＭ１のゲート電圧Ｖｇ１は基準電圧Ｖｒｅｆとなっている。ここで、メモリトランジスタＭ０のドレイン側からソース側に流れるドレイン電流に対する閾値電圧Ｖｔ０を１．４５Ｖ、メモリトランジスタＭ１のドレイン側からソース側に流れるドレイン電流に対する閾値電圧Ｖｔ１を２．９５Ｖとすると、メモリトランジスタＭ０のゲート電圧Ｖｇ０が１．５Ｖ、メモリトランジスタＭ１のゲート電圧Ｖｇ１が３Ｖのときには、メモリトランジスタＭ０，Ｍ１間でドレイン電圧とソース電圧の夫々が同電圧で、ゲート電圧Ｖｇ０と閾値電圧Ｖｔ０の電圧差とゲート電圧Ｖｇ１と閾値電圧Ｖｔ１の電圧差が０．０５Ｖと等しいため、メモリトランジスタＭ０，Ｍ１は両方ともオンし、且つ、各ドレイン電流は等しくなり平衡状態となる。この平衡状態で、出力ノードＮｏｕｔから３Ｖの基準電圧Ｖｒｅｆが出力されると、その基準電圧Ｖｒｅｆの出力は安定する。
【００４２】
仮に、平衡状態から、出力ノードＮｏｕｔから出力電圧が基準電圧ＶｒｅｆよりΔＶだけ上昇すると、ゲート電圧Ｖｇ１はΔＶ上昇し、ゲート電圧Ｖｇ０はその半分のΔＶ／２だけ上昇する。同じドレインとソースのバイアス条件で、メモリトランジスタＭ０は、ゲート電圧Ｖｇ０と閾値電圧Ｖｔ０の電圧差がΔＶ／２増加し、メモリトランジスタＭ１は、ゲート電圧Ｖｇ１と閾値電圧Ｖｔ１の電圧差がΔＶ増加するため、メモリトランジスタＭ１の方が、メモリトランジスタＭ０よりドレイン電流がより大きく増加する。メモリトランジスタＭ０のドレイン電流増加分は、カレントミラーによって、負荷回路２のＰ型ＭＯＳＦＥＴ８の電流増加分となるが、メモリトランジスタＭ１の電流増加分の方が大きいため、Ｐ型ＭＯＳＦＥＴ８とメモリトランジスタＭ１の電流差がなくなるようにメモリトランジスタＭ１のドレイン電圧が低下することによりゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ９のゲート電圧が低下し、出力ノードＮｏｕｔから出力電圧が低下し、基準電圧Ｖｒｅｆからの電圧上昇が抑制される。逆に、平衡状態から、出力ノードＮｏｕｔから出力電圧が基準電圧ＶｒｅｆよりΔＶだけ低下すると、ゲート電圧Ｖｇ１はΔＶ低下し、ゲート電圧Ｖｇ０はその半分のΔＶ／２だけ低下する。同じドレインとソースのバイアス条件で、メモリトランジスタＭ０は、ゲート電圧Ｖｇ０と閾値電圧Ｖｔ０の電圧差がΔＶ／２減少し、メモリトランジスタＭ１は、ゲート電圧Ｖｇ１と閾値電圧Ｖｔ１の電圧差がΔＶ減少するため、メモリトランジスタＭ１の方が、メモリトランジスタＭ０よりドレイン電流がより大きく減少する。メモリトランジスタＭ０のドレイン電流減少分は、カレントミラーによって、負荷回路２のＰ型ＭＯＳＦＥＴ８の電流減少分となるが、メモリトランジスタＭ１の電流減少分の方が大きいため、Ｐ型ＭＯＳＦＥＴ８とメモリトランジスタＭ１の電流差がなくなるようにメモリトランジスタＭ１のドレイン電圧が上昇することによりゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ９のゲート電圧が上昇し、出力ノードＮｏｕｔから出力電圧が上昇し、基準電圧Ｖｒｅｆからの電圧低下が抑制される。このように、出力ノードＮｏｕｔから出力電圧が平衡状態の基準電圧Ｖｒｅｆから変動してもその変動が負帰還作用により抑制されるため、出力ノードＮｏｕｔから安定して基準電圧Ｖｒｅｆが出力される。ここで、基準電圧Ｖｒｅｆは、メモリトランジスタＭ１の閾値電圧Ｖｔ１とメモリトランジスタＭ０の閾値電圧Ｖｔ０の差（Ｖｔ１−Ｖｔ０）の２倍の電圧に制御される。
【００４３】
次に、製造工程で、メモリトランジスタＭ０，Ｍ１に対して閾値電圧Ｖｔ０とＶｔ１を設定するための本発明方法によるトリミング方法ついて説明する。
【００４４】
メモリトランジスタＭ０，Ｍ１のサイドウォール型メモリセルの構造的特性より、図１に示す回路構成においては、第２メモリ機能部Ｍ０Ｌ側に位置するドレインからソースに向けてドレイン電流が流れるので、メモリトランジスタＭ０の閾値電圧Ｖｔ０は、主として第１メモリ機能部Ｍ０Ｒの電荷蓄積量に依存して定まり、上述のビット干渉により第２メモリ機能部Ｍ０Ｌの電荷蓄積量に依存して微小に変動する。同様に、第２メモリ機能部Ｍ１Ｌ側に位置するドレインからソースに向けてドレイン電流が流れるので、メモリトランジスタＭ１の閾値電圧Ｖｔ１は、主として第１メモリ機能部Ｍ１Ｒの電荷蓄積量に依存して定まり、上述のビット干渉により第２メモリ機能部Ｍ１Ｌの電荷蓄積量に依存して微小に変動する。
【００４５】
そこで、メモリトランジスタＭ０の閾値電圧Ｖｔ０を、例えば１．４５Ｖに設定するには、先ず、閾値電圧Ｖｔ０が約１．２５Ｖになるように、第１メモリ機能部Ｍ０Ｒに対し電荷（電子）を注入してプログラムする。具体的には、メモリトランジスタＭ０をトリミング対象として選択するために、選択トランジスタ１１，１３，１５の各ゲートに高電圧の１０Ｖを印加してオンにする。トリミング用電圧供給部１７から、ソース電圧制御ノードＮ２に５Ｖを供給し、ドレイン電圧制御ノードＮ１に０Ｖを供給し、ゲート電圧制御ノードＮ３に５Ｖを供給し、メモリトランジスタＭ０のソース、ドレイン、ゲートに夫々５Ｖ，０Ｖ，５Ｖを印加する。尚、ゲート電圧制御ノードＮ３から接地電位への直流電流経路を遮断すべく、ゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ１０はオフにしておく。上記バイアス条件によって、メモリトランジスタＭ０のソースからドレインに高電圧印加による電流が流れ、ソース側からホットエレクトロンが発生し、当該ホットエレクトロン（電荷）が第１メモリ機能部Ｍ０Ｒに注入される。サイドウォール型メモリセルの消去状態における閾値電圧が１．０Ｖ付近であるため、その消去状態から１．２５Ｖ程度に閾値電圧を上げるための制御は、制御信号Ｓ０ｓの電圧レベルにより、選択トランジスタ１３をオン・オフさせて、プログラムパルス幅を制御する。また、この場合の第１メモリ機能部Ｍ０Ｒのプログラムによる閾値電圧Ｖｔ０の調整は、或る程度荒い調整で問題ない。つまり、第１メモリ機能部Ｍ０Ｒのプログラムは、閾値電圧Ｖｔ０のコーストリミングとして利用される。
【００４６】
次に、閾値電圧Ｖｔ０を、コーストリミングにより約１．２５Ｖとなった状態から、目標の１．４５Ｖになるように、第２メモリ機能部Ｍ０Ｌに対し電荷（電子）を注入してプログラムする。具体的には、メモリトランジスタＭ０をトリミング対象として引き続いて選択するために、選択トランジスタ１１，１３，１５の各ゲートに高電圧の１０Ｖを印加してオンにする。トリミング用電圧供給部１７から、ソース電圧制御ノードＮ２に０Ｖを供給し、ドレイン電圧制御ノードＮ１に５Ｖを供給し、ゲート電圧制御ノードＮ３に５Ｖを供給し、メモリトランジスタＭ０のソース、ドレイン、ゲートに夫々０Ｖ，５Ｖ，５Ｖを印加する。尚、ゲート電圧制御ノードＮ３から接地電位への直流電流経路を遮断すべく、ゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ１０は引き続きオフにしておく。上記バイアス条件によって、メモリトランジスタＭ０のドレインからソースに高電圧印加による電流が流れ、ドレイン側からホットエレクトロンが発生し、当該ホットエレクトロン（電荷）が第２メモリ機能部Ｍ０Ｌに注入される。尚、閾値電圧制御は、制御信号Ｓ０ｄの電圧レベルにより、選択トランジスタ１１をオン・オフさせて、プログラムパルス幅を制御する。また、この場合の第２メモリ機能部Ｍ０Ｌのプログラムによる閾値電圧Ｖｔ０の調整は、０．０５Ｖ単位の微調整が要求される。本実施形態では、以下の理由から第２メモリ機能部Ｍ０Ｌのプログラムを、閾値電圧Ｖｔ０のファイントリミングとして利用する。
【００４７】
サイドウォール型メモリセルは上述の如くビット干渉が存在するために、第２メモリ機能部Ｍ０Ｌに対し、第１メモリ機能部Ｍ０Ｒと同程度のプログラムを行っても、第１メモリ機能部Ｍ０Ｒの場合と比較して閾値電圧Ｖｔ０は１０分の１程度しか上昇しない。従って、閾値電圧Ｖｔ０を１．２５Ｖから１．４５Ｖまで０．０５Ｖ単位で制御する場合に、第１メモリ機能部Ｍ０Ｒのプログラムにより行う場合は、プログラム条件として、低いプログラム電圧と短いパルス幅でのプログラムを多数回行う必要がある。これに対し、同じ閾値電圧制御を、第２メモリ機能部Ｍ０Ｌのプログラムにより行う場合は、プログラム条件として、第１メモリ機能部Ｍ０Ｒのプログラムにより０．５Ｖ単位で閾値電圧制御するのと同条件で行うことができる。ここで、０．５Ｖ単位で閾値電圧制御は、０．０５Ｖ単位の閾値電圧制御に比べて、プログラム条件を厳しく設定する必要がないため、第２メモリ機能部Ｍ０Ｌのプログラムを利用することで、従来のように単一のメモリ機能部だけを使用してトリミングする場合に比べると、閾値電圧に対する制御性が格段に向上し、且つ、閾値電圧制御を高速に実行することが可能となる。また、第２メモリ機能部Ｍ０Ｌのプログラムにより、０．０５Ｖ単位より更に精細な閾値電圧制御も可能となる。
【００４８】
上述のファイントリミングに利用したビット干渉は、ゲート電圧とドレイン電流の関係について具体的に示すと、図５に示すようになる。図５に示す５本のＩ−Ｖ曲線の内、Ａ（ＥＥ）、Ａ（ＰＥ）、Ａ（ＰＰ）で示す３曲線は、ドレインからソースへ向けて電流を流した場合のドレイン・ソース電流（ドレイン電流）を示し、Ｂ（ＰＥ）、Ｂ（ＰＰ）で示す２曲線は、ソースからドレインへ向けて電流を流した場合のドレイン・ソース電流（ソース電流）を示している。後者の２曲線は、本実施形態では実際に使用しないバイアス条件下での電流である。カッコ内のＥまたはＰは、左側がソース側に近い第１メモリ機能部の消去状態とプログラム状態を示し、右側がドレイン側に近い第２メモリ機能部の消去状態とプログラム状態を示している。図５において、第１メモリ機能部及び第２メモリ機能部ともに消去状態のＥＥ状態から、先ず、第１メモリ機能部に対してコーストリミングを行ったＰＥ状態に推移し、次に、第２メモリ機能部に対してファイントリミングを行ったＰＰ状態に推移している。図５に示すように、コーストリミング後のＰＥ状態から第２メモリ機能部に対してファイントリミングを行うと、本実施形態で使用するドレイン電流は、Ａ（ＰＥ）からＡ（ＰＰ）へと僅かな減少（図中Ｃ）であるのに対し、ソース電流は、Ｂ（ＰＥ）からＢ（ＰＰ）へと大幅な減少（図中Ｄ）を示す。これより、このファイントリミングによって、ソース電流に対する閾値電圧は約１．２Ｖ程度上昇しているにも拘わらず、ドレイン電流に対する閾値電圧としては、その１０分の１の約０．１２程度しか上昇していないことが分かる。図５は、ビット干渉を説明するための実験例であり、実際のコーストリミング及びファイントリミングの結果を示すものではない。
【００４９】
同様に、メモリトランジスタＭ１の閾値電圧Ｖｔ１を、例えば２．９５Ｖに設定するには、先ず、閾値電圧Ｖｔ０が約２．７５Ｖになるように、第１メモリ機能部Ｍ１Ｒに対し電荷（電子）を注入してプログラムする。具体的には、メモリトランジスタＭ１をトリミング対象として選択するために、選択トランジスタ１２，１４，１６の各ゲートに高電圧の１０Ｖを印加してオンにする。トリミング用電圧供給部１７から、ソース電圧制御ノードＮ２に５Ｖを供給し、ドレイン電圧制御ノードＮ１に０Ｖを供給し、ゲート電圧制御ノードＮ４に５Ｖを供給し、メモリトランジスタＭ１のソース、ドレイン、ゲートに夫々５Ｖ，０Ｖ，５Ｖを印加する。尚、ゲート電圧制御ノードＮ４から接地電位への直流電流経路を遮断すべく、ゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ１０はオフにしておく。上記バイアス条件によって、メモリトランジスタＭ１のソースからドレインに高電圧印加による電流が流れ、ソース側からホットエレクトロンが発生し、当該ホットエレクトロン（電荷）が第１メモリ機能部Ｍ１Ｒに注入される。サイドウォール型メモリセルの消去状態における閾値電圧が１．０Ｖ付近であるため、その消去状態から２．７５Ｖ程度に閾値電圧を上げるための制御は、制御信号Ｓ１ｓの電圧レベルにより、選択トランジスタ１４をオン・オフさせて、プログラムパルス幅を制御する。また、この場合の第１メモリ機能部Ｍ１Ｒのプログラムによる閾値電圧Ｖｔ１の調整は、或る程度荒い調整で問題ない。つまり、第１メモリ機能部Ｍ１Ｒのプログラムは、閾値電圧Ｖｔ０のコーストリミングとして利用される。
【００５０】
次に、閾値電圧Ｖｔ１を、コーストリミングにより約２．７５Ｖとなった状態から、目標の２．９５Ｖになるように、第２メモリ機能部Ｍ１Ｌに対し電荷（電子）を注入してプログラムする。具体的には、メモリトランジスタＭ１をトリミング対象として引き続いて選択するために、選択トランジスタ１２，１４，１６の各ゲートに高電圧の１０Ｖを印加してオンにする。トリミング用電圧供給部１７から、ソース電圧制御ノードＮ２に０Ｖを供給し、ドレイン電圧制御ノードＮ１に５Ｖを供給し、ゲート電圧制御ノードＮ４に５Ｖを供給し、メモリトランジスタＭ１のソース、ドレイン、ゲートに夫々０Ｖ，５Ｖ，５Ｖを印加する。尚、ゲート電圧制御ノードＮ４から接地電位への直流電流経路を遮断すべく、ゲート電圧生成回路４のＮ型ＭＯＳＦＥＴ１０は引き続きオフにしておく。上記バイアス条件によって、メモリトランジスタＭ１のドレインからソースに高電圧印加による電流が流れ、ドレイン側からホットエレクトロンが発生し、当該ホットエレクトロン（電荷）が第２メモリ機能部Ｍ１Ｌに注入される。尚、閾値電圧制御は、制御信号Ｓ１ｄの電圧レベルにより、選択トランジスタ１２をオン・オフさせて、プログラムパルス幅を制御する。また、この場合の第２メモリ機能部Ｍ１Ｌのプログラムによる閾値電圧Ｖｔ１の調整は、０．０５Ｖ単位の微調整が要求される。メモリトランジスタＭ０の閾値電圧Ｖｔ０のファイントリミングと同様の理由から、第２メモリ機能部Ｍ１Ｌのプログラムを、閾値電圧Ｖｔ１のファイントリミングとして利用する。
【００５１】
次に、本発明回路を備えてなる半導体装置について説明する。図６に、当該半導体装置の一例として、サイドウォール型メモリセルを行方向及び列方向にマトリクス状に配列したメモリセルアレイ５１０を備えた不揮発性半導体記憶装置５００の概略構成を示す。図中、基準電圧発生回路５０７は、図１に示す回路構成の本発明回路１であり、メモリトランジスタＭ０，Ｍ１がサイドウォール型メモリセルで構成されている。尚、図６においては、主要な機能ブロックだけを示しており、実際の不揮発性半導体記憶装置が、図６に示す構成に限定されるものではない。
【００５２】
不揮発性半導体記憶装置５００において、メモリセルアレイ５１０のデータの消去時またはプログラム時に電源電圧より高い電圧を必要とする。プログラム時を例に具体的な流れを説明する。先ず、入出力部５０１よりアドレス信号（図示せず）を入力し、デコーダ５０２でデコードされた信号がレベル変換器５０３で電圧レベルを変換された後、列セレクタ５０４及び行ドライバ５０５に伝達され、プログラム対象となるメモリセルとそのメモリ機能部を選択する。また同時に、プログラム実行に伴いロジック部５０８によって、基準電圧発生回路５０７、チャージポンプ回路５０６、及び、行ドライバ５０５が活性化する。基準電圧発生回路５０７より出力される基準電圧はチャージポンプ回路５０６に供給される。チャージポンプ回路は供給された基準電圧を基に出力レベルを安定させる。例えば、基準電圧が３Ｖである場合には、チャージポンプ回路は基準電圧の２倍である６Ｖで安定するような出力制御を行う。また、プログラム実行により、メモリセルの閾値電圧が所望の値へ変移したかどうかを判定するためのプログラム検証動作時には、クロック回路５０９より出力されるタイミング信号によりセンスアンプ回路５１２が動作し、メモリセルアレイ５１０内の選択されたメモリセルとそのメモリ機能部と、リファレンス回路５１１内に存在するサイドウォール型メモリセルで構成されたリファレンスセルの記憶状態を、両者の読み出し電流またはその電圧変換値によって比較する。センスアンプ回路５１２より出力される比較結果データを基に、再度プログラムを実行するか、プログラムを終了するかロジック部で判定する。プログラム動作を終了して、スタンバイ状態に戻る場合には、スタンバイ電流削減のために、基準電圧発生回路５０７、チャージポンプ回路５０６等の動作を停止する。この場合、図１に示すゲート電圧生成回路４に入力する制御信号Ｓｅｎにより、基準電圧発生回路５０７が非活性化される。
【００５３】
ここで、不揮発性半導体記憶装置５００において、基準電圧発生回路５０７として本発明回路を用いることにより、従来技術であるフラッシュメモリセルを用いた基準電圧発生回路に比べて、浮遊ゲートの形成等のプロセス工程が削減できることにより、製造コストを低減できるとともに、基準電圧発生回路５０７内で使用されるメモリトランジスタのトリミング時間を短縮できることから、不揮発性半導体記憶装置５００のテスト時間を短縮でき、テストコストを低減できる。
【００５４】
次に、本発明回路及び本発明方法の別実施形態について説明する。
【００５５】
〈１〉上記実施形態において、本発明回路として図１に示す回路構成を用いて説明したが、本発明回路は図１に示す回路構成に限定されるものではない。例えば、本発明回路内で使用される閾値電圧制御の対称となるメモリトランジスタの個数は２つに限らず、１つまたは３つ以上であっても構わない。
【００５６】
また、図１に示すゲート電圧生成回路４の２つの抵抗Ｒ１，Ｒ２の抵抗値、及び、メモリトランジスタＭ０，Ｍ１に設定される閾値電圧は、上記実施形態の値に限定されるものではなく、発生する基準電圧の値、或いは、メモリトランジスタＭ０，Ｍ１の閾値電圧範囲に応じて適宜変更可能である。
【００５７】
〈２〉本発明回路は、基準電圧発生回路以外の用途に応用しても構わない。例えば、基準電流を発生するためのトランジスタ回路に応用しても構わない。
【００５８】
〈３〉上記実施形態において、閾値電圧制御の対称となるメモリトランジスタとして、図３（ａ）及び（ｂ）に示した構造のサイドウォール型メモリセルを利用する場合を想定したが、メモリトランジスタとしては、単体のメモリセル内に複数のメモリ機能部を有し、相互にビット干渉を有するメモリセル構造であれば、サイドウォール型メモリセルに限定されるものではない。また、メモリトランジスタの第１メモリ機能部と第２メモリ機能部は、相互に電気的に絶縁分離されて形成されていなくても、電荷を保持する領域が、単体の電荷保持可能な担体内で空間的に分離されている形態であっても構わない。
【００５９】
〈４〉上記実施形態において、２つのメモリトランジスタの閾値電圧制御において、１つのメモリトランジスタの閾値電圧制御が完了してから、次のメモリトランジスタの閾値電圧制御を行う場合を説明したが、各メモリトランジスタに対し、夫々の第１メモリ機能部の電荷蓄積量を調整してから、次に夫々の第２メモリ機能部の電荷蓄積量を調整するようにしても構わない。また、各メモリトランジスタの第１メモリ機能部または第２メモリ機能部のプログラム（電荷蓄積量の調整）を同時に行っても構わない。
【００６０】
〈５〉上記実施形態において、本発明回路を備えてなる半導体装置として、サイドウォール型メモリセルのメモリセルアレイを備えた不揮発性半導体記憶装置を例示したが、本発明回路を備えてなる半導体装置は、当該不揮発性半導体記憶装置に限定されるものではない。例えば、サイドウォール型メモリセルを備えたロジックデバイスであっても構わない。
【産業上の利用可能性】
【００６１】
本発明に係るトランジスタ回路、その調整方法、及び、半導体装置は、基準電流または基準電圧を発生するトランジスタ回路または当該トランジスタ回路を備えた半導体装置に利用できる。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るトランジスタ回路の一実施形態における回路構成例を示す回路図
【図２】従来のフラッシュメモリセルを用いた基準電圧発生回路の回路構成例を示す回路図
【図３】（ａ）サイドウォール型メモリセルの素子構造を示す断面図と、（ｂ）サイドウォール型メモリセルを示すシンボル図
【図４】サイドウォール型メモリセルのビット干渉を説明するドレイン電圧・ドレイン電流特性図
【図５】サイドウォール型メモリセルのビット干渉を説明するゲート電圧・ドレイン電流特性図
【図６】本発明に係るトランジスタ回路を備えてなる半導体装置の一例としての不揮発性半導体記憶装置の概略構成を示すブロック構成図
【符号の説明】
【００６３】
１：  本発明に係るトランジスタ回路
２：  負荷回路
３：  電荷蓄積量調整手段
４：  ゲート電圧生成回路
５，６，９、１０，２１，２２：  Ｎ型ＭＯＳＦＥＴ
７，８，２３，２４：  Ｐ型ＭＯＳＦＥＴ
１１〜１６：  選択トランジスタ
１７：  トリミング用電圧供給部
２０：  従来の基準電圧発生回路
２５：  差動増幅器
２１１：  Ｐ型半導体基板上
２１２，２１３：  拡散領域
２１４：  ゲート絶縁膜
２１７：  ゲート電極
２４１，２４３：  シリコン酸化膜
２４２：  シリコン窒化膜
２６１，２６２：  メモリ機能部
２７１：  オフセット領域
５００：  本発明に係るトランジスタ回路を備えてなる不揮発性半導体記憶装置
５０１：  入出力部
５０２：  デコーダ
５０３：  レベル変換器
５０４：  列セレクタ
５０５：  行ドライバ
５０６：  チャージポンプ回路
５０７：  基準電圧発生回路
５０８：  ロジック部
５０９：  クロック回路
５１０：  メモリセルアレイ
５１１：  リファレンス回路
５１２：  センスアンプ回路
Ｆ０，Ｆ１：  フラッシュメモリセル
Ｍ０，Ｍ１：  メモリトランジスタ
Ｍ０Ｒ，Ｍ１Ｒ：  第１メモリ機能部
Ｍ０Ｌ，Ｍ１Ｌ：  第２メモリ機能部
Ｎ１：  ドレイン電圧制御ノード
Ｎ２：  ソース電圧制御ノード
Ｎ３，Ｎ４：  ゲート電圧制御ノード
Ｎｏｕｔ：  出力ノード
Ｒ１，Ｒ２，Ｒ３，Ｒ４：  抵抗
Ｓ０ｄ，Ｓ１ｄ，Ｓ０ｓ，Ｓ１ｓ，Ｓ０ｇ，Ｓ１ｇ：  トリミング用の制御信号
Ｓｅｎ：  活性化制御信号
Ｖ１，Ｖ２：  入力電圧
Ｖ３：  出力電圧
Ｖｂｉａｓ：  バイアス電圧
Ｖｇ０，Ｖｇ１：  ゲート電圧
Ｖｒｅｆ：  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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