(57)【要約】【課題】  配線と半導体基板間の寄生容量を低減して、信号伝送の高速化や信号伝送時の消費電力の増大を防止できる半導体チップ及び半導体装置を提供する。【解決手段】  半導体基板と、半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、配線の、半導体基板に埋設された部位を覆う絶縁膜と、半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、半導体基板または配線にバイアス電圧を印加するための手段とを有する。または、絶縁膜を囲むように半導体基板内に形成される、半導体基板と導電型と異なる半導体層を有する構成とする。【選択図】  図１
2006190761.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記半導体基板にバイアス電圧を印加するための手段と、
を有する半導体チップ。
【請求項２】
半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に、前記絶縁膜との界面から伸びる空乏層が形成されるように前記配線にバイアス電圧を印加するための手段と、
を有する半導体チップ。
【請求項３】
前記バイアス電圧は、
前記絶縁膜と前記半導体基板との界面に反転層が形成される値である請求項１または２記載の半導体チップ。
【請求項４】
前記バイアス電圧の絶対値と前記半導体基板の不純物濃度との比が、２．３×１０-16（Ｖ／ｃｍ-3）以上、９．９×１０-15（Ｖ／ｃｍ-3）以下である請求項１から３のいずれか１項記載の半導体チップ。
【請求項５】
第１の導電型から成る半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記絶縁膜を囲むように前記半導体基板内に形成される、前記第１の導電型と異なる第２の導電型からなる半導体層と、
を有する半導体チップ。
【請求項６】
前記配線は、前記半導体基板の厚さ方向と垂直な方向に延在する請求項１から５のいずれか１項記載の半導体チップ。
【請求項７】
前記配線は、前記半導体基板の厚さ方向に延在する請求項１から５のいずれか１項記載の半導体チップ。
【請求項８】
前記配線は、
前記半導体基板の表面から裏面まで貫通する貫通配線である請求項７記載の半導体チップ。
【請求項９】
前記半導体基板上に形成される回路を、該半導体基板から電気的に分離する埋め込み層を有する１から８のいずれか１項記載の半導体チップ。
【請求項１０】
請求項１から１０のいずれか１項記載の半導体チップを有する半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
を有する半導体チップと、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、外部から前記半導体基板にバイアス電圧を印加するための端子と、
を有する半導体装置。
【請求項１２】
請求項１から１０のいずれか１項記載の半導体チップが複数積層された半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
をそれぞれ有する、積層された複数の半導体チップと、
前記半導体チップとそれぞれ接続された、前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、外部から前記半導体基板にバイアス電圧を印加するための端子と、
を有する半導体装置。
【請求項１４】
前記半導体チップは、
メモリセルアレイが形成されたメモリセルアレイチップである請求項１０から１３のいずれか１項記載の半導体装置。
【請求項１５】
半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
を有する半導体装置の動作方法であって、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記半導体基板にバイアス電圧を印加する半導体装置の動作方法。
【請求項１６】
半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
を有する半導体装置の動作方法であって、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記配線にバイアス電圧を印加する半導体装置の動作方法。
【請求項１７】
前記バイアス電圧は、
前記絶縁膜と前記半導体基板との界面に反転層が形成される値である請求項１５または１６記載の半導体装置の動作方法。
【請求項１８】
前記バイアス電圧の絶対値と前記半導体基板の不純物濃度との比が、２．３×１０-16（Ｖ／ｃｍ-3）以上、９．９×１０-15（Ｖ／ｃｍ-3）以下である請求項１５または１６記載の半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に埋設された、伝送信号に応じて電流が流れる電流路となる配線を備えた半導体チップ及び半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、微細化技術の進歩によって集積密度が向上し、高性能化や大容量化が進んでいる。しかしながら半導体素子の微細化には限界があるため、さらに集積密度を上げるためには新たな技術の導入が求められている。その一例として複数の半導体チップを積層した３次元半導体装置が提案されている。この複数の半導体チップを積層することでチップ面積を変えずに大規模な半導体集積回路装置を実現する技術は、例えば特許文献１に記載されている。特許文献１では、半導体集積回路が形成された親チップ上にメモリ回路が形成されたメモリ機能チップを搭載した例が開示されている。また、メモリセルアレイが形成された複数の半導体チップを積層して大容量化を実現した多層メモリが特許文献２に記載されている。
【０００３】
図１７は３次元半導体装置の一構成例を示す側断面図である。
【０００４】
図１７に示すように、複数の半導体チップ１が積層される３次元半導体装置では、チップ面内に設けられる通常配線（以下、面内配線と称す）に加えて半導体チップ間を接続するチップ間配線が必要になる。このチップ間配線として半導体チップの基板表面から裏面まで貫通する貫通配線２が用いられる。貫通配線２は、半導体チップ１に設けられた貫通孔内に絶縁膜３を介して埋設される。
【０００５】
例えば非特許文献１では、半導体チップとなるＳｉ半導体基板を厚さ５０μｍで形成し、Ｓｉ半導体基板に表面から裏面まで貫通する１０μｍ角の貫通孔を設け、該貫通孔に配線材となる金属を充填してチップ間を接続するための貫通配線を形成した例を紹介している。このような貫通配線を用いることで配線密度が向上し、数百本のチップ間配線を備えた構成が可能になる。
【特許文献１】特開平４−１９６２６３号公報
【特許文献２】特開２００２−２６２８３号公報
【非特許文献１】K. Takahashi et al., "Current Status of Research and Development for Three-Dimensional Chip Stack Technology", Japanese Journal of Applied Physics, Vol. 40, pp. 3032-3037, April 2001.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した貫通配線は、幅が１μｍ以下の面内配線と異なり、１０μｍ以上の幅が必要となる。これは、プロセス上の制約により半導体基板に精度良くアスペクト比の高い貫通孔を空けるのが困難なためである。また、積層した半導体チップどうしの貫通配線の位置を合わせるためには、貫通配線のサイズをチップ間の目合わせ精度である数μｍよりも一桁大きく形成する必要があるからである。貫通配線は、前記理由によりその断面積が面内配線よりも大きくなるため、面内配線と電気的な特性が大きく異なってしまう。
【０００７】
図１８は図１７に示した３次元半導体装置の貫通配線及びその周辺の様子を示す模式図である。
【０００８】
上述したように、貫通配線５は半導体基板４に設けられた貫通孔内に絶縁膜６を挟んで埋設される。一般に、配線抵抗は配線の断面積に反比例するため、断面積の大きな貫通配線５は面内配線に比べて抵抗値が小さくなる。しかしながら、配線と半導体基板４間の寄生容量は配線と対向する基板面積に比例するため、断面積が大きく周囲長が長い貫通配線５は、半導体基板４との間の寄生容量が面内配線に比べて大きくなってしまう。
【０００９】
例えば、断面の直径が２０μｍの円状の貫通配線を２５０ｎｍ厚の絶縁膜を挟んで半導体基板４内に形成する場合、半導体基板４の厚さを５０μｍ、つまり貫通配線長を５０μｍとすると、その寄生容量は０．４５ｐＦになる。この値は、通常使われる面内配線の寄生容量が１ｍｍあたり０．２ｐＦ程度であることから、２ｍｍ以上の面内配線の寄生容量に相当する。
【００１０】
３次元半導体装置では、複数の半導体チップに形成される回路に信号を分配するため、面内配線及びチップ間配線をそれぞれ使用して配線をレイアウトする必要がある。例えば、３次元半導体装置の回路全体を同期させて動作させるためには、３次元半導体装置の回路全体に接続されるクロック信号用の配線を設け、クロック生成回路から各回路へクロック信号を分配しなければならない。また、３次元半導体装置が多層メモリの場合、アクセス対象となるメモリセルは３次元半導体装置全体に分布するため、外部とデータを送受信するための入出力バッファ回路と各メモリセル間にデータを送受信するためのデータバス線をそれぞれ設ける必要がある。いずれの場合も信号の伝送毎に配線の寄生容量を充放電しなければならないため、信号を高速に伝送することができなくなる。また、消費電力が配線の寄生容量に比例して増大する問題もある。したがって、配線の寄生容量はできるだけ少ないことが望ましい。
【００１１】
配線の寄生容量を減らすためには、貫通配線の周囲に形成する絶縁膜６をＤＲＡＭ等で通常用いる値（例えば２５０ｎｍ）よりも厚く形成する方法が考えられる。しかしながら、半導体基板の貫通孔側面にＳｉＯ2等から成る絶縁膜６を形成する工程は、半導体チップ上にトランジスタ等を形成した後に実施することになるため、プロセス上の制約が生じる。具体的には、ソース・ドレイン中の不純物が拡散してトランジスタ特性が変化してしまうため、半導体チップを高温環境下に長時間置くことができない。したがって、ＳｉＯ2から成る絶縁膜６の形成に一般的に使用される熱酸化法を用いることができないため、貫通孔側面に高品質で厚い絶縁膜を形成することが困難である。なお、絶縁膜の他の形成方法として、スパッタリング法を用いて絶縁膜を蒸着することも考えられるが、開口部に比べて深い貫通孔側面に絶縁膜を蒸着するためには、斜め方向に原子を入射させる必要があるため、この方法でも絶縁膜を厚く形成することはできない。
【００１２】
以下、図１９に示すように、外部インタフェース用の半導体チップ（インタフェースチップ７）上にさらに８枚の半導体チップ８を積層する３次元半導体装置を例にして、３次元半導体装置全体の配線の寄生容量（以下、３次元配線総容量と称す）について説明する。なお、図１９に示す３次元半導体装置では、各半導体チップ８が３２個（横８縦４）のサブ回路領域９にそれぞれ分割され、各サブ回路領域９にそれぞれ信号を分配するものとする。また、各半導体チップ８のサイズは、横２０ｍｍ、縦１０ｍｍ、厚さ５０μｍとする。
【００１３】
図１９に示すように、インタフェースチップ７の角部に配置されたバッファ回路１０から全ての半導体チップ８の各サブ回路領域９にそれぞれ信号を分配する場合、図２０（ａ）に示すように１本の貫通配線（チップ間配線１１）を用いて全ての半導体チップ８を接続し、面内配線１２を用いて各半導体チップ８内の各サブ回路領域９にそれぞれ信号を分配する面内配線方式と、図２０（ｂ）に示すように面内配線を用いてインタフェースチップ７内の各サブ回路領域９の対応位置へそれぞれ信号を分配し、さらに３２本の貫通配線を用いてインタフェースチップ７から全ての半導体チップ８に信号を分配するチップ間配線方式とが考えられる。
【００１４】
図１９に示した半導体チップ８は、一辺の長さが十ｍｍ以上であるために面内配線が長くなるが、チップ間配線長は半導体チップの厚さに等しいため５０μｍと短くて済む。したがって、多数の貫通配線を用いるチップ間配線方式は、配線長が短く、さらに単位長さ当たりの抵抗値も小さくなる。
【００１５】
しかしながら、チップ間配線方式は、貫通配線が多いために３次元配線総容量が大きく、高速な信号伝送に不利となる。貫通配線の寄生容量（貫通配線容量）に対する面内配線方式の３次元配線総容量及びチップ間配線方式の３次元配線総容量の関係を図２１のグラフに示す。なお、図２１では、面内配線の寄生容量を１ｍｍ当たり０．２ｐＦと仮定し、貫通配線の一本当たり（１チップ分、５０μｍ長）の寄生容量を変化させたときの面内配線方式及びチップ間配線方式の３次元配線総容量の値をそれぞれ示している。
【００１６】
図２１に示すように、チップ間配線方式では、多数の貫通配線を用いるために３次元配線総容量が貫通配線容量に依存して大きく変化する。一方、面内配線方式では、貫通配線を１本しか用いないため３次元配線総容量が貫通配線１本分の容量変化に留まっている。
【００１７】
３次元配線総容量は、貫通配線容量が０．５ｐＦよりも少ないときは配線長が長い面内配線を多く備える面内配線方式の方が大きくなるが、貫通配線容量が０．５ｐＦよりも大きくなると、貫通配線を多く備えるチップ間配線方式の方が大きくなる。特に、面内の分岐箇所が増大してチップ間配線数が多くなると、チップ間配線方式の３次元配線総容量は貫通配線容量に依存してさらに大きく変化することになる。
【００１８】
したがって、図１９に示した３次元半導体装置では、配線長が短く、単位長さ当たりの抵抗値が小さい貫通配線をチップ間配線に用い、さらに貫通配線の寄生容量をできるだけ少なくすることが望ましい。しかしながら、上述したようにチップ間配線で使われる貫通配線は、その断面積が大きいために寄生容量を低減することが困難であった。
【００１９】
なお、半導体基板の表面から裏面まで貫通する貫通配線だけでなく、例えば半導体基板に設けられた溝や孔内に配線が埋設される構成を含む、半導体基板内に信号電流が流れる電流路（配線）が形成される構成でも、一般に、絶縁膜を用いて該配線と半導体基板間が絶縁される。したがって、このような構成でも上述した貫通配線と同様に配線と半導体基板間の寄生容量が大きくなり、信号を高速に伝送できない問題や信号伝送時の消費電力が増大する問題が発生する。
【００２０】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、配線と半導体基板間の寄生容量を低減して、信号伝送の高速化や信号伝送時の消費電力の増大を防止できる半導体チップ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため本発明の半導体チップは、半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記半導体基板にバイアス電圧を印加するための手段と、
を有する構成である。
【００２２】
または、半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に、前記絶縁膜との界面から伸びる空乏層が形成されるように前記配線にバイアス電圧を印加するための手段と、
を有する構成である。
【００２３】
または、第１の導電型から成る半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記絶縁膜を囲むように前記半導体基板内に形成される、前記第１の導電型と異なる第２の導電型からなる半導体層と、
を有する構成である。
【００２４】
一方、本発明の半導体装置は、上記半導体チップを有する構成、または上記半導体チップが複数積層された構成である。
【００２５】
上記のような構成では、半導体基板または配線にバイアス電圧を印加する、あるいは配線の周囲に半導体基板と異なる導電型の半導体層を設けることで、半導体基板内の絶縁膜との界面近傍に空乏層が形成されるため、配線と半導体基板間の寄生容量に直列に接続される該空乏層の容量によって配線の寄生容量が低減する。
【発明の効果】
【００２６】
本発明によれば、半導体基板内の絶縁膜との界面近傍に空乏層が形成されるため、配線と半導体基板間の寄生容量に直列に接続される該空乏層の容量によって配線の寄生容量が低減する。したがって、該配線を用いた信号伝送が高速化され、信号伝送時の消費電力の増大が防止される。
【発明を実施するための最良の形態】
【００２７】
次に本発明について図面を参照して説明する。
【００２８】
まず、本発明の半導体装置の第１の実施の形態について説明する。
【００２９】
第１の実施の形態では、図１に示すようにｐ型半導体から成るＳｉ半導体基板（以下、単に「基板」と称す）１５に絶縁膜１６を挟んで金属から成る貫通配線１７が埋設された構造において、基板１５に負のバイアス電圧−Ｖを印加する構成を考える。このような構成では、図２のエネルギーバンド図で示すように、基板１５と絶縁膜１６との界面に表面ポテンシャルφSが形成され、基板１５内に空乏層１８が形成される。図２に示すＥｆｍは貫通配線１７に用いる金属のフェルミエネルギー、Ｅｃは基板１５に用いるｐ型半導体の伝導帯端エネルギー、Ｅｖは基板１５に用いるｐ型半導体の価電子帯端エネルギー、Ｅｆは基板１５に用いるｐ型半導体のフェルミエネルギー、Ｅｉはバンドギャップ中心のエネルギーである。このとき、空乏層１８の厚さｌDは次の式で表される。
０＜φS＜２φfのとき
【００３０】
【数１】
2006190761.tif 000003
φS≧２φfのとき
【００３１】
【数２】
2006190761.tif 000004
ここで、Ｋは基板１５の比誘電率、ε0は真空の誘電率、Ｃ0は絶縁膜１６を挟んで形成される貫通配線１７と基板１５間の寄生容量、ｑは電子の電荷量、Ｎａはアクセプタであるｐ型不純物濃度である。
【００３２】
また、ｐ型半導体（基板１５）の真性キャリア密度をｎiとすると、フェルミポテンシャルφfは次式で表される。
【００３３】
【数３】
2006190761.tif 000005
空乏層１８が形成されると、図３に示すように貫通配線の総寄生容量Ｃは、貫通配線１７と基板１５間の寄生容量Ｃ0と、空乏層１８の容量ＣSとが直列に接続された値に等しく、以下のようになる。
【００３４】
【数４】
2006190761.tif 000006
図４に示すグラフは、ｐ型不純物濃度（Ｎａ）が異なる基板（Ｓｉ）毎に、基板へ印加するバイアス電圧（−Ｖ）の変化に対する空乏層の厚さの変化を計算した結果である。
【００３５】
図４のグラフから分かるように、基板へのバイアス電圧が一定の場合、ｐ型不純物濃度が少なくなると空乏層は厚くなるが、いずれの濃度においても基板に印加するバイアス電圧の絶対値を大きくすると空乏層の厚さが増大する。但し、基板に印加するバイアス電圧が所定の電圧を越え、φSが２φf以上になると絶縁膜と基板との界面に反転層が形成され、この反転層に電荷がたまるために空乏層はそれ以上厚くならずに一定となる。
【００３６】
図５に示すグラフは、ｐ型不純物濃度（Ｎａ）が異なる基板毎に、基板へ印加するバイアス電圧（−Ｖ）の変化に対する容量比Ｃ／Ｃ０の変化を計算した結果である。なお、Ｃ０は基板にバイアス電圧を印加しないときの貫通配線の寄生容量であり、Ｃは基板にバイアス電圧を印加したときの貫通配線の寄生容量である。
【００３７】
図５のグラフから分かるように、例えば基板のｐ型不純物濃度を１×１０15ｃｍ-3とすると、基板に−１Ｖのバイアス電圧を印加したときの貫通配線の寄生容量は基板にバイアス電圧を印加しないときの５０％近くまで低減する。
【００３８】
したがって、貫通配線で伝送する信号の高速化が実現され、信号伝送時の消費電力の増大が防止される。
【００３９】
なお、上記説明ではｐ型半導体基板に負のバイアス電圧を印加する例を示したが、貫通配線に正のバイアス電圧を印加した場合も同様である。また、ｎ型半導体基板を用いる場合は、ｎ型半導体基板に正のバイアス電圧あるいは貫通配線に負のバイアス電圧を印加しても同様に空乏層が形成される。
【００４０】
次に、本発明の半導体装置の第２の実施の形態について説明する。
【００４１】
図６に示すように貫通配線２２が埋設される貫通孔側面に絶縁膜２１を形成し、さらにその周囲にイオン打ち込み法等を用いて基板１９と逆極性の導電型の半導体層２０を形成すると、基板１９と半導体層２０との界面に空乏層を持ったｐｎ接合ができる。
【００４２】
このような構成でも、図７に示すように、貫通配線２２の寄生容量Ｃは、基板１９と貫通配線２２間の寄生容量Ｃ0と、空乏層２３の容量ＣSとを直列に接続した値となる。このｐｎ接合界面に形成される空乏層２３の厚さｌｄは次式で表される。
【００４３】
【数５】
2006190761.tif 000007
ここで、Ｎｄはドナーであるｎ型不純物濃度である。
【００４４】
また、ボルツマン定数をｋ、周囲温度をＴとすると、ｐｎ接合界面のビルトインポテンシャルφbiは次式で表される。
【００４５】
【数６】
2006190761.tif 000008
図８に示すグラフは、ｐ型不純物濃度が異なる基板にｎ型不純物を注入することでｐｎ接合を形成した時の、半導体層２０のｎ型不純物濃度（Ｎd）の変化に対する空乏層の厚さの変化の計算結果を示している。図８のグラフから分かるように、ｐｎ接合界面に形成される空乏層はｎ型不純物濃度が少なければ厚く形成される。
【００４６】
図９に示すグラフは、ｐ型不純物濃度が異なる基板にｎ型不純物を注入することでｐｎ接合を形成した時の、半導体層２０のｎ型不純物濃度（Ｎd）の変化に対する貫通配線の容量比Ｃ／Ｃ０の変化の計算結果を示している。なお、Ｃ０はｎ型不純物を注入しないときの貫通配線の寄生容量であり、Ｃはｎ型不純物を注入したときの貫通配線の寄生容量である。
【００４７】
図９のグラフから分かるように、例えば基板のｐ型不純物濃度を１×１０14ｃｍ-3とすると、ｎ型不純物を注入したときの貫通配線の寄生容量はｎ型不純物を注入しないときの約２０％に低減する。
【００４８】
以上説明したように、基板または貫通配線にバイアス電圧を印加する、あるいは貫通配線の周囲にｐｎ接合を設けることで、基板内の絶縁膜との界面近傍に空乏層が形成されるため、配線と基板間の寄生容量に直列に接続される該空乏層の容量によって配線の寄生容量が低減する。
【００４９】
したがって、貫通配線で伝送する信号の高速化が実現され、信号伝送時の消費電力の増大が防止される。
【００５０】
なお、上記第１、第２の実施の形態の半導体装置は、基板の表面から裏面まで貫通する貫通配線だけでなく、例えば基板に設けられた溝や孔内に絶縁膜を介して埋設された、信号電流が流れる配線（電流路）が形成された構成にも適用可能である。
【００５１】
（第１実施例）
第１実施例の半導体装置は、図１に示したように絶縁膜を介して貫通配線が埋設された基板にバイアス電圧を印加することで、基板中の絶縁膜との界面近傍に空乏層を形成し、該空乏層の容量を貫通配線の寄生容量を低減するために用いる例である。
【００５２】
図１０は本発明の半導体装置の第１実施例の構成を示す側断面図である。
【００５３】
図１０に示すように、第１実施例の半導体装置は、外部インタフェース用の半導体チップであるインタフェースチップ２４上にそれぞれ層間絶縁層２６を挟んで８枚のメモリセルアレイチップ２５が積層された構成である。
【００５４】
各メモリセルアレイチップ２５は、ｐ型不純物濃度が１×１０15ｃｍ-3程度の基板２７にメモリセルアレイが形成された構成であり、チップサイズは、縦１０ｍｍ、横２０ｍｍ、厚さが５０μｍである。インタフェースチップ２４と各メモリセルアレイチップ２５、及びメモリセルアレイチップ２５どうしは、基板２７の貫通孔内に絶縁膜２８を挟んで形成された貫通配線２９によってそれぞれ接続されている。
【００５５】
図１１は図１０に示したメモリセルアレイチップが備える貫通配線周辺の構造を示す側断面図である。
【００５６】
図１１に示すように、基板２７の貫通孔には、例えばＳｉＯ2から成る厚さ２５０ｎｍ程度の絶縁膜２８を挟んで直径約２０μｍの貫通配線２９が埋設されている。貫通配線２９には金属（Ｃｕ）あるいはポリシリコン等が用いられる。
【００５７】
基板２７の表面近傍には不純物濃度が約１×１０18ｃｍ-3のｐ型拡散領域３０が形成され、ｐ型拡散領域３０上に基板２７へバイアス電圧を印加するための電極３１が形成されている。電極３１には、各メモリセルアレイチップ２５上に形成された電圧発生回路３９（図１３参照）から負（−）のバイアス電圧が印加される。電圧発生回路３９は、例えば図１２に示す周知のリングオシレータ５１とチャージポンプ回路５２とによって構成される。
【００５８】
基板２７は、電極３１及びｐ型拡散領域３０を介してバイアス電圧が印加されることで、図１１の斜線で示した貫通配線周辺を含む全ての領域で負電位となる。但し、基板表面に形成されるメモリセルアレイ３２は、ｎ型半導体から成る埋め込み層３３上に形成されているため、バイアス電圧によって負電位となる基板２７と電気的に分離されている。メモリセルアレイ３２と貫通配線２９とは面内配線３４によってそれぞれ接続される。なお、メモリセルアレイ３２に負のバイアス電圧を印加する場合は、ｎ型半導体から成る埋め込み層３３は無くてもよい。
【００５９】
図１３に示すように、メモリセルアレイチップ２５は、例えば３２個のサブメモリアレイ３５を有し、各サブメモリアレイ３５に行アドレス及び列アドレス用のデコーダ３６がそれぞれ配置された構成である。サブメモリアレイ３５の入出力ビット長は、例えば４ビットであり、サブメモリアレイ３５はデータ線として４本の貫通配線２９を用いてインタフェースチップ２４上に形成された入出力バッファとそれぞれ接続される。したがって、データ線用の貫通配線２９の数は１チップ当たり１２８本となる。
【００６０】
このような構成において、基板２７へバイアス電圧を印加しない場合、１つのメモリセルアレイチップ２５における１本の貫通配線２９の寄生容量は約０．４５ｐＦである。一方、基板２７に−１Ｖのバイアス電圧を印加すると、絶縁膜２８と基板２７との界面から基板内に０．６２μｍの厚さの空乏層が形成される。この空乏層が持つ容量が貫通配線２９と基板２７間の寄生容量と直列に接続されることから、貫通配線２９の寄生容量はおよそ０．５４倍の０．２４ｐＦに低減する（図５参照）。
【００６１】
したがって、例えば図２０（ｂ）に示したチップ間配線方式により貫通配線２９を用いてデータ線を配置した場合、基板２７へバイアス電圧を印加しないときのデータ線の総寄生容量は１ビット当たり１３３ｐＦとなる（図２１参照）。それに対して、本実施例の半導体装置では、バイアス電圧として基板２７に−１Ｖを印加することでデータ線の総寄生容量は１ビット当たり７９ｐＦとなり、総寄生容量が約４割低減される。信号伝送時にデータ線を充放電するために消費される電力は配線の寄生容量に比例するため、データ線を充放電するための消費電力は約４割低減する。
【００６２】
なお、上述した説明では、基板２７に印加するバイアス電圧を−１Ｖに設定したが、バイアス電圧の絶対値を大きくすると、空乏層がより厚くなるためにその容量が増加し、貫通配線の寄生容量がさらに低減する。但し、バイアス電圧が−１．６Ｖを越えると絶縁膜２８と基板２７の界面に反転層が形成されるため、それ以上空乏層は厚くならない。
【００６３】
したがって、基板２７に印加するバイアス電圧を反転層の形成が始まる−１．６Ｖとすれば、最も厚い空乏層が得られるため、基板２７にバイアス電圧を印加することによる寄生容量の低減効果が最も大きくなる。
【００６４】
本実施例の半導体装置によれば、基板２７にバイアス電圧を印加するための手段を有することで、基板２７内の絶縁膜との界面近傍に空乏層が形成され、配線と基板間の寄生容量に直列に接続される該空乏層の容量によって配線の寄生容量が低減するため、信号伝送の高速化が実現され、信号伝送時の消費電力の増大が防止される。
【００６５】
ところで、図５のグラフに示したように、本実施例の半導体装置では、基板２７のｐ型不純物濃度を低くすれば、貫通配線の寄生容量をより低減することができる。しかしながら、一般に不純物濃度を低下させると基板２７の特性が絶縁体に近づくため基板電位が不安定になってしまう。したがって、不純物濃度を過度に低下させることは好ましくない。通常、基板２７のｐ型不純物濃度は１×１０14ｃｍ-3程度が下限であり、このときの貫通配線の寄生容量はバイアス電圧を印加することで、バイアス電圧を印加しないときの約２０％にまで低減できる。
【００６６】
一方、基板２７に印加するバイアス電圧の絶対値を大きくすることでも貫通配線２９の寄生容量をより低減することができるが、基板２７上の回路で使用する電源電圧よりも高いバイアス電圧を使うことは、バイアス電圧の生成に多大な電力を消費することになるため好ましくない。但し、基板２７に印加するバイアス電圧は、上述したように反転層が形成されることから最大でも−２Ｖ程度で十分である。ここで、ｐ型不純物濃度が１×１０16ｃｍ-3の基板２７に−２Ｖのバイアス電圧を印加すると、貫通配線２９の寄生容量はバイアス電圧を印加しないときの約８０％になる。
【００６７】
したがって、基板２７の不純物濃度とバイアス電圧の関係は、上記容量比Ｃ／Ｃ０が０．２〜０．８の範囲内になるように設定することが好ましい。
【００６８】
バイアス電圧と基板の不純物濃度との比Ｖ／Ｎａは以下の式で表される。
【００６９】
【数７】
2006190761.tif 000009
ここで、
【００７０】
【数８】
2006190761.tif 000010
とするＶ／Ｎａの値は、２．３×１０-16（Ｖ／ｃｍ-3）以上、９．９×１０-15（Ｖ／ｃｍ-3）以下となる。
【００７１】
よって、基板の導電型が不純物の種類によってｐ型あるいはｎ型になることを考慮しても、基板に印加するバイアス電圧の絶対値とバイアス電圧を印加する基板の不純物濃度との比は、２．３×１０-16（Ｖ／ｃｍ-3）以上、９．９×１０-15（Ｖ／ｃｍ-3）以下であることが望ましい。
【００７２】
なお、本実施例では、全てのメモリセルアレイチップ２５にバイアス電圧を生成するための電圧発生回路３９を備え、メモリセルアレイチップ２５毎に基板２７に印加するバイアス電圧を生成する例を示したが、積層される複数のメモリセルアレイチップ２５のうち、いずれか１つのメモリセルアレイチップ２５にのみ電圧発生回路３９を備え、該電圧発生回路３９で生成したバイアス電圧を専用の貫通配線を用いて他の全てのメモリセルアレイチップ２５へ供給してもよい。さらに、インタフェースチップに外部からバイアス電圧を供給するための端子を備え、該端子から供給されるバイアス電圧を各メモリセルアレイチップ２５の基板２７へそれぞれ供給してもよい。
【００７３】
また、本実施例では、基板２７の導電型をｐ型とした例で説明したが、基板２７の導電型がｎ型の場合は、基板２７に正（＋）のバイアス電圧を印加すれば上記と同様に絶縁膜２８と基板２７の界面近傍に空乏層を形成できる。また、積層する半導体チップとしてメモリセルアレイチップ２５を例に説明したが、半導体チップ上に形成する回路はＣＰＵやＤＳＰあるいはその他の論理回路であってもよく、どのような回路を有する半導体チップであっても本実施例のように基板にバイアス電圧を印加すれば、配線の寄生容量を低減することができる。
【００７４】
また、本実施例では、基板２７にバイアス電圧を意図的に印加する例を示したが、基板２７の電位が固定されていない場合、あるいは基板２７が固定電位と比較的大きな値の抵抗で結合している場合は、基板２７に形成された回路等から漏洩する電流により貫通配線２９と基板２７間に電位差が生じる場合がある。本実施例では、貫通配線２９と基板２７間に電位差が発生すれば同様な効果が得られるため、バイアス電圧を印加するための手段はどのような構成であってもよく、上記のように基板２７に形成された回路等から漏洩する電流により貫通配線２９と基板２７間に電位差が発生する場合も、バイアス電圧を印加する手段に含むものとする。
【００７５】
（第２実施例）
第１実施例の半導体装置では、貫通配線２９が形成された基板２７にバイアス電圧を印加することで貫通配線２９と基板２７間に電位差を与え、基板２７内の絶縁膜２８との界面近傍に空乏層を形成する例を示した。
【００７６】
第２実施例の半導体装置は、貫通配線２９にバイアス電圧を印加（あるいは信号にバイアス電圧を重畳）することで貫通配線２９と基板２７間に電位差を与え、基板２７内の絶縁膜との界面近傍に空乏層を形成する例である。半導体装置の構成は第１実施例と同様であるため、その説明は省略する。
【００７７】
例えば、図１３に示したメモリセルアレイチップ２５では、各サブメモリアレイ３５が備えるデコーダ３６へインタフェースチップ２４に形成されたクロックドライバ回路からクロック信号が分配される。ここで、電源電圧を１．８Ｖ、クロック周波数を２００ＭＨｚとすると、Ｈｉｇｈ電圧が１．８Ｖ、Ｌｏｗ電圧が０Ｖ、Ｈｉｇｈ時間とＬｏｗ時間のデューティ比が５０％のクロック信号が供給される。
【００７８】
以下では、このクロック信号を伝送するためのクロック線用として、第１実施例で示したデータ線と同じサイズの貫通配線を使用する例で説明する。なお、基板２７には第１実施例と同様に−１Ｖのバイアス電圧が印加されているとする。
【００７９】
本実施例の半導体装置では、貫通配線２９にバイアス電圧を印加することで、貫通配線２９と基板２７間に電位差を与える。具体的には、抵抗器等を用いて信号線を所定の電圧にプルアップ（あるいはプルダウン）することで貫通配線２９に＋０．５Ｖのバイアス電圧を印加し、Ｈｉｇｈ電圧が２．３Ｖ、Ｌｏｗ電圧が０．５Ｖのクロック信号を各サブメモリアレイ３５に分配する。このように貫通配線２９に＋０．５Ｖのバイアス電圧を印加すると、基板２７に印加されたバイアス電圧（−１Ｖ）と合わせて、貫通配線２９と基板２７間には１．５Ｖの意図的な電位差が与えられる。
【００８０】
このような構成でも、基板２７内には、絶縁膜２８と基板２７の界面から約０．８４μｍの厚さの空乏層が形成される。この空乏層の容量が、貫通配線２９の寄生容量（０．４５ｐＦ）と直列に接続されることから、貫通配線２９の寄生容量は約０．４６倍の０．２１ｐＦに低減される。
【００８１】
したがって、例えば図２０（ｂ）に示したチップ間配線方式により貫通配線２９を用いてクロック線を配置した場合、貫通配線２９及び基板２７へバイアス電圧を印加しないときのデータ線の総寄生容量は１ビット当たり１３３ｐＦとなる（図２１参照）。それに対して、本実施例の半導体装置では、貫通配線２９に０．５Ｖのバイアス電圧を重畳することでクロック線の総寄生容量は７２ｐＦまで低減される。
【００８２】
本実施例の半導体装置によれば、貫通配線２９にバイアス電圧を印加する手段を有することで、第１実施例と同様に、基板２７内の絶縁膜２８との界面近傍に空乏層が形成され、貫通配線２９と基板２７間の寄生容量に直列に接続される該空乏層の容量によって貫通配線２９の寄生容量が低減するため、信号伝送の高速化が実現され、信号伝送時の消費電力の増大が防止される。
【００８３】
なお、上述した説明では、貫通配線２９に＋０．５Ｖのバイアス電圧を印加することで基板２７と貫通配線２９間に電位差を与える例を示したが、第1実施例と同様に、基板２７と貫通配線２９間の電位差が、反転層の形成が始まる１．６Ｖとなるように貫通配線２９に印加するバイアス電圧を設定すれば、最も厚い空乏層が得られるため、貫通配線２９にバイアス電圧を印加することによる寄生容量の低減効果が最も大きくなる。
【００８４】
また、本実施例の半導体装置も、第１実施例と同様に、貫通配線２９と基板２７間の電位差の絶対値と基板２７の不純物濃度との比は、２．３×１０-16（Ｖ／ｃｍ-3）以上、９．９×１０-15（Ｖ／ｃｍ-3）以下であることが望ましい。
【００８５】
また、バイアス電圧を印加する配線は、信号が入力される全ての配線である必要はなく、例えば比較的高速な信号が入力される配線にのみバイアス電圧を印加してもよい。その場合、バイアス電圧を生成する回路の電流出力能力を低減できるため、該回路を安価に形成できる。
【００８６】
また、本実施例では、貫通配線２９にバイアス電圧を印加する例を示したが、例えばデューティ比や振幅値を変えて信号電圧の平均値を制御することで信号にバイアス電圧を重畳させれば、貫通配線２９にバイアス電圧を印加したのと等価になる。本実施例では、貫通配線２９と基板２７間に電位差が発生すれば同様な効果が得られるため、貫通配線２９にバイアス電圧を印加するための手段はどのようなものであってもよく、上記のように信号のデューティ比や振幅値を制御する構成もバイアス電圧を印加する手段に含むものとする。さらに、外部からバイアス電圧を重畳した信号を入力することで、貫通配線２９と基板２７間に電位差を発生させてもよい。その場合、バイアス電圧を常に重畳するのではなく、例えば高速な信号を入力するときのみバイアス電圧を重畳してもよい。但し、信号の振幅をあまり大きくすると、寄生容量に対する充放電電流が増大し、消費電流が増大すると共に信号を高速に伝送することができなくなる。したがって、信号の振幅はできるだけ抑制し、外部からバイアス電圧を印加する構成の方が好ましい。
【００８７】
また、本実施例では、基板２７の導電型をｐ型とした例で説明したが、基板２７の導電型がｎ型の場合は、信号に負（−）のバイアス電圧を重畳すれば上記と同様に絶縁膜２８と基板２７の界面近傍に空乏層を形成できる。また、積層する半導体チップとしてメモリセルアレイチップ２５を例に説明したが、半導体チップ上に形成する回路はＣＰＵやＤＳＰあるいはその他の論理回路であってもよく、本実施例のように貫通配線で伝送する信号にバイアス電圧を重畳すれば、配線の寄生容量を低減することができる。
【００８８】
（第３実施例）
第３実施例の半導体装置は、図６に示したように貫通配線を囲む絶縁膜の周囲に基板と異なる導電型の半導体層を形成し、基板と半導体層との界面に形成されるｐｎ接合の空乏層を貫通配線の寄生容量を低減するために用いる例である。
【００８９】
図１４は本発明の半導体装置の第３実施例の構成を示す側断面図である。
【００９０】
図１４に示すように、第３実施例の半導体装置は、外部インタフェース用の半導体チップであるインタフェースチップ４０上にそれぞれ層間絶縁層４２を挟んで８枚のメモリセルアレイチップ４１が積層された構成である。
【００９１】
各メモリセルアレイチップ４１は、ｐ型不純物濃度が１×１０15ｃｍ-3程度の基板４３にメモリセルアレイが形成された構成であり、基板４３の厚さは５０μｍである。
【００９２】
インタフェースチップ４０と各メモリセルアレイチップ４１、及びメモリセルアレイチップ４１どうしは、基板４３の貫通孔内に絶縁膜４４を挟んで形成された貫通配線４５によってそれぞれ接続されている。ＳｉＯ2から成る絶縁膜４４の厚さは約２５０ｎｍであり、貫通配線４５は直径が約２０μｍの金属（Ｃｕ）またはポリシリコンで形成される。
【００９３】
基板４３に設けられた貫通孔の側面には、例えばイオン打ち込み法を用いて、約２．７μｍの深さを有するｎ型不純物濃度が１×１０14ｃｍ-3の半導体層４６が形成されている。
【００９４】
このような構成では、基板４３と半導体層４６とによって、その接合界面に空乏層を持つｐｎ接合が形成される。ここでは不純物濃度が低いｎ型の半導体層４６側に空乏層が形成され、そのほぼ全てが空乏層化される。
【００９５】
上述したように、１つのメモリセルアレイチップにおける１本当たりの貫通配線の寄生容量は約０．４５ｐＦである。一方、本実施例では、ｐｎ接合の接合界面にできる空乏層により、貫通配線４５の寄生容量が０．０９ｐＦまで低減する。したがって、配線と基板間の寄生容量に直列に接続されるｐｎ接合の接合界面にできる空乏層の容量によって配線の寄生容量が低減するため、信号伝送の高速化が実現され、信号伝送時の消費電力の増大が防止される。
【００９６】
なお、本実施例では、基板４３の貫通孔の側面に形成するｎ型の半導体層４６をイオン打ち込み法を用いて形成する例を示したが、イオン打ち込み法に代えて気相成長法によりｎ型の半導体層４６を結晶成長させてもよい。
【００９７】
また、積層するメモリセルアレイチップ４１の基板４３に、ｐｎ接合に対して逆バイアスがかかるようにバイアス電圧を印加することで、空乏層をさらに厚く形成するようにしてもよい。
【００９８】
また、本実施例では、基板４３の導電型をｐ型とした例で説明したが、基板４３の導電型がｎ型の場合は、貫通孔側面に形成する半導体層をｐ型とすれば、上記と同様に基板４３と半導体層４６との界面に空乏層を持つｐｎ接合が形成される。また、積層する半導体チップとしてメモリセルアレイチップ４１を例に説明したが、半導体チップ上に形成する回路はＣＰＵやＤＳＰあるいはその他の論理回路であってもよく、本実施例のように貫通配線で伝送する信号にバイアス電圧を重畳すれば、配線の寄生容量を低減することができる。
【００９９】
（第４実施例）
上述した第１実施例〜第３実施例では、基板の表面から裏面まで貫通する貫通配線を例にして本発明の特徴を説明した。第４実施例は、基板内に埋設された配線に上述した第１実施例〜第３実施例の構成を適用した例である。
【０１００】
図１５は本発明の半導体装置の第４実施例の構成を示す側断面図であり、図１６は本発明の半導体装置の第４実施例の他の構成を示す側断面図である。
【０１０１】
図１５及び図１６は、いずれも図１１に示した半導体装置の変形例であり、図１５は、基板の表面に開孔を設け、該開孔内に金属あるいはポリシリコンから成る配線（埋め込み配線６１）を埋設した構成である。埋め込み配線６１と対向する基板の裏面には高濃度のｎ＋拡散領域６２が設けられ、埋め込み配線６１を挟んで裏面電極６３が形成されている。このような構成では、ｎ＋拡散領域６２を介して埋め込み配線６１と裏面電極６３間に所定の抵抗値を有して電流が流れる。
【０１０２】
また、図１６は、積層された２枚の基板に設けた貫通配線の位置を一致させることができないときの対処例を示すものであり、一方の基板の面方向と水平に設けられた溝内に、絶縁膜７２を介して配線（溝配線７２）を設けることで、位置が異なる貫通配線どうしの接続を可能にした構成である。
【０１０３】
このように基板の表面から裏面まで貫通しない埋め込み配線６１、あるいは基板の面方向と水平に設けられた溝配線７１であっても第１実施例と同様に基板にバイアス電圧を印加すれば、該配線周囲の基板内の絶縁膜との界面近傍に空乏層が形成され、該空乏層の容量により配線の寄生容量を低減できる。
【０１０４】
また、第２実施例と同様に基板と配線間に所定の電位差が生じるように配線にバイアス電圧を重畳すれば、該配線周囲の基板内の絶縁膜との界面近傍に空乏層が形成され、該空乏層の容量により配線の寄生容量を低減できる。
【０１０５】
さらに、第３実施例と同様に配線周囲に基板と異なる導電型の半導体層を形成することで、接合界面に空乏層を持つｐｎ接合が形成されるため、該空乏層の容量により配線の寄生容量を低減できる。
【０１０６】
したがって、該配線で伝送する信号の高速化が実現され、信号伝送時の消費電力の増大が防止される。
【０１０７】
なお、上記第１実施例〜第４実施例では、絶縁膜としてＳｉＯ2膜を用いる例を示したが、絶縁膜はＳｉＯ2膜である必要はなく、例えばＳｉＮｘ，ＴｉＯ2，Ａｌ2Ｏ3等、誘電率が比較的低い材料であれば、どのようなものを用いてもよい。
【０１０８】
また、上記第１実施例〜第４実施例では、インタフェースチップ上にそれぞれ層間絶縁層を挟んでメモリセルアレイチップが積層された半導体装置を例にして本発明の特徴を説明したが、本発明の半導体装置は、複数の半導体チップが積層された構成に限定されるものではなく、例えば１枚の半導体チップのみ備えた構成、インタフェースチップ上に複数の半導体チップが混載された構成、あるいはインタフェースチップ上に複数の半導体チップが積層された多層構造を複数備えた構成等、どのような構成にも適用できる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の半導体装置の第１の実施の形態の構成を示す模式図である。
【図２】図１に示した半導体装置のエネルギーバンド構造を示す模式図である。
【図３】図１に示した半導体装置が有する貫通配線の寄生容量の構成を示す模式図である。
【図４】図１に示した半導体装置の基板へ印加するバイアス電圧の変化に対する空乏層厚の変化の計算結果を示すグラフである。
【図５】図１に示した半導体装置の基板へ印加するバイアス電圧の変化に対する容量比Ｃ／Ｃ０の変化の計算結果を示すグラフである。
【図６】本発明の半導体装置の第２の実施の形態の構成を示す模式図である。
【図７】図６に示した半導体装置が有する貫通配線の寄生容量の構成を示す模式図である。
【図８】図６に示した半導体装置が有する半導体層のｎ型不純物濃度の変化に対する空乏層厚の変化の計算結果を示すグラフである。
【図９】図６に示した半導体装置が有する半導体層のｎ型不純物濃度の変化に対する貫通配線の容量比Ｃ／Ｃ０の変化の計算結果を示すグラフである。
【図１０】本発明の半導体装置の第１実施例の構成を示す側断面図である。
【図１１】図１０に示したメモリセルアレイチップが備える貫通配線周辺の構造を示す側断面図である。
【図１２】図１０に示した半導体装置が有する電圧発生回路の一構成例を示す回路図である。
【図１３】図１０に示した半導体装置が有するメモリセルアレイチップの一構成例を示す平面図である。
【図１４】本発明の半導体装置の第３実施例の構成を示す側断面図である。
【図１５】本発明の半導体装置の第４実施例の構成を示す側断面図である。
【図１６】本発明の半導体装置の第４実施例の他の構成を示す側断面図である。
【図１７】３次元半導体装置の一構成例を示す側断面図である。
【図１８】図１７に示した３次元半導体装置の貫通配線及びその周辺の様子を示す模式図である。
【図１９】３次元半導体装置の他の構成例を示す斜視図である。
【図２０】図１９に示した３次元半導体装置の配線レイアウトを示す図であり、同図（ａ）は面内配線方式、同図（ｂ）はチップ間配線方式を示す斜視図である。
【図２１】貫通配線の寄生容量に対する図２０に示した面内配線方式の３次元配線総容量及びチップ間配線方式の３次元配線総容量の関係を示すグラフである。
【符号の説明】
【０１１０】
１５、１９、２７、４３    基板
１６、２１、２８、４４、７２    絶縁膜
１７、２２、２９、４５    貫通配線
１８、２３    空乏層
２０、４６    半導体層
２４、４０    インタフェースチップ
２５、４１    メモリセルアレイチップ
２６、４２    層間絶縁層
３０    ｐ型拡散領域
３１    電極
３２    メモリセルアレイ
３３    埋め込み層
３４    面内配線
３５    サブメモリアレイ
３６    デコーダ
３９    電圧発生回路
５１    リングオシレータ
５２    チャージポンプ回路
６１    埋め込み配線
６２    ｎ＋拡散領域
６３    裏面電極
７１    溝配線
【図１】
2006190761.tif 000011
【図２】
2006190761.tif 000012
【図３】
2006190761.tif 000013
【図４】
2006190761.tif 000014
【図５】
2006190761.tif 000015
【図６】
2006190761.tif 000016
【図７】
2006190761.tif 000017
【図８】
2006190761.tif 000018
【図９】
2006190761.tif 000019
【図１０】
2006190761.tif 000020
【図１１】
2006190761.tif 000021
【図１２】
2006190761.tif 000022
【図１３】
2006190761.tif 000023
【図１４】
2006190761.tif 000024
【図１５】
2006190761.tif 000025
【図１６】
2006190761.tif 000026
【図１７】
2006190761.tif 000027
【図１８】
2006190761.tif 000028
【図１９】
2006190761.tif 000029
【図２０】
2006190761.tif 000030
【図２１】
2006190761.tif 000031