(57)【要約】  【課題】ゲート長が微細化された場合でも、ショートチャネル効果によるしきい値電圧のロールオフの抑制と、ゲートコーナー部におけるチャネルの高抵抗化の抑制とを両立させる。  【解決手段】ゲート絶縁膜１７を介してゲート電極１９と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、チャネル形成領域に各々接し互いに離れて形成されているソース・ドレイン領域１０と、を有する。チャネル形成領域とゲート絶縁膜１７との界面を深さの基準面としたときに、ソース領域（ソース・ドレイン領域１０）とチャネル層との接続箇所に最も近いソース領域の基板深部側の端部Ａにおいて、ソース領域とチャネル形成領域との間に形成されている空乏層とソース領域内の空間電荷の中性領域とが成す界面が、基準面からチャネル層の最大深さの２倍までの深さ範囲内に位置する。  【選択図】図７
2006190823.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介してゲート電極と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、前記チャネル形成領域に各々接し互いに離れて形成されているソース領域およびドレイン領域と、を有する絶縁ゲート電界効果トランジスタであって、
前記チャネル形成領域と前記ゲート絶縁膜との界面を深さの基準面としたときに、前記ソース領域と前記チャネル層との接続箇所に最も近い前記ソース領域の基板深部側の端部において、前記ソース領域と前記チャネル形成領域との間に形成されている空乏層と前記ソース領域内の空間電荷の中性領域とが成す界面が、前記基準面から前記チャネル層の最大深さの２倍までの深さ範囲内に位置する
絶縁ゲート電界効果トランジスタ。
【請求項２】
前記ソース領域は、
前記チャネル層と接する部分であって前記基板深部側の端部を有するエクステンション部と、
前記エクステンション部よりも前記ゲート電極から離れた前記チャネル形成領域の位置に形成されているキャリア供給部と、を有し、
前記エクステンション部が前記チャネル形成領域上に形成されているエピタキシャル成長層からなる
請求項１に記載の絶縁ゲート電界効果トランジスタ。
【請求項３】
前記エピタキシャル成長層のゲート側端部に、上方ほど前記ゲート電極からの距離が遠い傾斜端面を備え、当該傾斜端面に対して前記ゲート電極が前記ゲート絶縁膜を介して部分的に重なっている
請求項２に記載の絶縁ゲート電界効果トランジスタ。
【請求項４】
前記ゲート電極のチャネル電流方向の幅であるゲート長が１０ｎｍ以上で４０ｎｍ以下のときに、前記空乏層と前記中性領域とが成す前記界面の前記基準面からの最大深さが１０ｎｍ近傍である
請求項１に記載の絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜とゲート電極が形成されているチャネル形成領域と、これに接触するソース領域およびドレイン領域とを有する絶縁ゲート電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＭＯＳ集積回路において、回路の動作速度を決める主要因は、ＭＯＳＦＥＴのオン電流と、オン電流によって充放電される負荷容量の大きさである。オン電流は、一般的には、ゲート長の短縮でチャネル抵抗が下がることによって増加する。したがって、ゲート長を短縮すればオン電流が増加し、集積回路の動作速度を上げることができる。
しかし、ゲート長が１００ｎｍを切るあたりから、ゲート長の短縮に見合うオン電流の増加を得ることが容易ではなくなってきている。その原因の１つを、以下に図１６を用いて説明する。
【０００３】
ＭＯＳ集積回路の高速化・高集積化・低消費電力化は、これまで主に、プレーナー型ＭＯＳＦＥＴの微細化によって進められてきた。
従来のプレーナー型ＭＯＳＦＥＴの断面構造を、図１６（Ａ）の模式図に示す。
図１６（Ａ）の構造において、ソース領域およびドレイン領域は、外部配線と接続を低抵抗で行うための領域であり、高濃度で基板深くまで形成されている。一方、エクステンション部は、ソース領域およびドレイン領域の各々からゲート電極の下方まで張り出し、チャネル層（反転層）にソース領域またはドレイン領域を接続させるための領域である。このエクステンション部の深さは、反転層が形成される基板領域がゲート絶縁膜に接する界面を基準とした接合深さＸｊにより既定される。一方、実効ゲート長ＬＧは、２つのエクステンション部の間隔により規定される。
【０００４】
図１６（Ａ）の構造において、ゲート長を短縮した場合、いわゆるショートチャネル効果が顕在化し、ソース領域、ドレイン領域あるいはエクステンション部からチャネルに向かって伸びる空乏層によって、しきい値電圧の低下や、サブスレッショルド傾斜サブスレッショルド傾斜の減少、ＤＩＢＬ(Drain Induced Barrier Lowering)の増加が起こる。
【０００５】
ショートチャネル効果を抑えるためには、スケーリング則に沿った微細化が必要である。
すなわち、ゲート大容量化（ゲート絶縁膜の薄膜化）、チャネル高濃度化、および、ソース領域およびドレイン領域の接合面を浅くすることの３つ観点から、これらを組み合わせて微細化が行われる。
【０００６】
このうち、ゲート大容量化は、従来、ゲート酸化膜の薄膜化によってなされてきたが、既に物理膜厚で２ｎｍを切り、耐圧の観点から限界に達している。そのため、さらなる薄膜化によらない高容量化の手段として、高誘電率の絶縁膜の適用について検討が進んでいる。
また、チャネル高濃度化も、チャネル領域の不純物濃度にして１０１８ｃｍ−３のオーダに達している。不純物濃度が１０１８ｃｍ−３に近づくと、ツェナーブレークダウン（トンネルブレークダウン）による接合耐圧の低下、チャネルに発生する高電界による移動度の低下などが懸念される。
【０００７】
一方、ソース領域およびドレイン領域の接合面を浅くすることは、チャネルに接する浅いソース・ドレイン領域として図１６（Ａ）に示すエクステンション部の接合深さＸｊが、現在１００ｎｍ以下に達している。このエクステンション部の接合面を浅くしていくと電流経路が狭まり、ソースおよびドレインの直列抵抗が増大する。このため、オン電流（電流駆動能力）が減少する。したがって、図１６（Ａ）に示す従来のプレーナー型のＭＯＳトランジスタにおいて、この様な接合面を浅くすることをさらに推し進めるには、不純物のドーピングを行う技術、その後の熱処理を低温化する技術が十分に確立されているとは言えず、その技術確立のための困難な課題が多い。
【０００８】
この問題に対し、ソース・ドレイン領域、または、エクステンション部を、チャネルの反転層と同じ深さか、あるいはそれよりも上方に位置させる構造が提案されている。それらの構造を図１６（Ｂ）および図１６（Ｃ）に模式的に示した。
図１６（Ｂ）は、「グルーブゲート」、あるいは「リセスゲート」と呼ばれる構造の模式図である。基板に形成されたトレンチあるいはリセス（以下、凹部という）の底部にチャネルが形成されるゲート電極構造にすることによって、エクステンション部と反転層との前記位置関係を実現している（たとえば、特許文献１の第１〜第３および第７実施形態ならびに非特許文献１および２参照）。
【０００９】
ここで特許文献１においては、ゲートに隣接する凹部の内壁を斜めに形成し、凹部のゲート側部分に第１のソース・ドレイン領域を形成し、それより深い第２のソース・ドレイン領域をゲートから離れた位置に形成している。この第１のソース・ドレイン領域が、いわゆるエクステンション部に該当すると考えられる。
なお、特許文献１の他の実施形態、たとえば第４および第５実施形態において、これら第１および第２のソース・ドレイン領域をエピタキシャル成長層に形成したものが開示されている。
【００１０】
一方、図１６（Ｃ）は、持ち上げエクステンション(Raised Extension)構造を示した模式図である。この構造に関し、基板表面にチャネル層が形成され、ゲートの両側に絶縁層を挟んで位置し、基板表面から積層されたエピタキシャル成長層によりエクステンション部を形成し、このエクステンション部のゲート端から離れた部分およびその下の基板表面部に、エクステンション部の上方からイオン注入を行うことによりソース・ドレイン領域を形成する技術が知られている（たとえば、非特許文献３参照）。
【００１１】
これらの構造における１つの典型は、ソース・ドレイン拡散層の拡散深さＸｊをゼロ、または負の値に設定することである。
図１７（Ａ）〜図１８（Ｃ）にシミュレーションから得られ、それぞれ、接合深さＸｊを負（基準面：ゲート絶縁膜と基板との界面）、すなわち接合位置を基準面より上方に位置させた場合の、不純物濃度分布、電子濃度分布（ゼロバイアス時）、電子濃度分布（動作時）、ドレイン電流経路に沿った電位分布、電界分布および移動度分布を示す。なお、図１７（Ｂ）および図１７（Ｃ）の各曲線に添える数値「１０」〜「２０」は不純物濃度のオーダを示すものであり、たとえば数値「１９」は不純物濃度が１×１０１９／ｃｍ３であることを示している。
このような設計においては、ショートチャネル効果が抑制され、しきい値電圧のロールオフが著しく低減することが実験で確かめられている。
【００１２】
ところが、高いオン電流は得られていない。これは、チャネル領域とオーバーラップ領域の間にコーナー部が存在するためである（たとえば非特許文献４を参照）。
コーナー部は、実効的な酸化膜厚が厚いことと、ゲートから基板内部に向かう電界が放射状に広がることとにより、局所的なしきい値電圧が高い。その結果、同じゲート電圧でも、平坦なチャネル領域と比べて、コーナー部のシートキャリア濃度は低くなる。図１７（Ｂ）および図１７（Ｃ）において、コーナー部の不純物濃度が、チャネル層の濃度およびソースやドレインの濃度より低くなっているのが分かる。とくに動作時（図１７（Ｃ））においては、ソース領域側のオーバーラップ領域（図の左側のコーナー部の上付近）には、強い電界により蓄積層が形成されるが、それでも、コーナー部でキャリア濃度が不足している。
【００１３】
コーナー部においてキャリア濃度が低いことから、ドレイン電流の連続性から、コーナー部のキャリアは高速に走らなければならない。その結果、その部分の移動度が低下し、抵抗が増大する。
抵抗が増大すると、コーナー部の電圧降下が増加するので、チャネルのソース端の電位が上昇し、実効的なゲート電圧（ＦＥＴチャネルに対する実効的なゲート・ソース間電圧）が減少する。その結果、チャネルのキャリア密度が減少して抵抗が増大するので、ドレイン電流が減少する。キャリアのドリフト速度が飽和に達した場合は、コーナー部が定電流源として働くため、ドレイン電流は頭打ちになる。
図１８（Ａ）から、ソース側から供給されたキャリアがチャネルに入る手前で電位が上昇していることが分かる。
【００１４】
一方、ソース・ドレインを持ち上げつつ、ゲート端で、ある程度の深さまでソース・ドレイン不純物を拡散している構造も種々提案されている（たとえば、特許文献３参照）。
この場合は、コーナー部が、ソース・ドレイン拡散層の中に埋め込まれるため、コーナー部にあっても不純物由来のキャリアで十分なシートキャリア濃度が確保される。したがって、上記の問題は起こらない。
【特許文献１】特開２０００−０８２８１３号公報
【特許文献２】特開２００１−１４４２９０号公報
【特許文献３】特開２００１−３２６３５１号公報
【非特許文献１】西松、他：Groove Gate ＭＯＳＦＥＴ, 8th Conf. on Solid State Devices, pp.179-183 (1976)
【非特許文献２】K. Matsuo, et al, High Performance Damascene Gate CMOSFETs with Recessed Channel Formed by Plasma Oxidation and Etching Method (RC-POEM), IEDM 2002
【非特許文献３】Uchino, et al： A Raised Source/Drain Technology Using In-situ P-doped SiGe and B-doped Si for 0.1μm CMOS ULSIs, IEDM 1997, pp.479-482 (1977)
【非特許文献４】Paul-Henri Bricout, et al, Short-Channel Effect Immunity and Current Capability of Sub-0.1-Micron MOSFET's Using a Recessed Channel, IEEE ED-43, No.8, p.1251
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところが、上述した背景技術においては、とくにキャリア移動が制限されるソース領域において、どの程度まで、その接合深さを深くしたらよいかの提案がなされていない。
たとえば特許文献３において、接合深さを１０〜２０ｎｍとしている限りにおいては、実効ゲート長１０〜２０ｎｍにおけるショートチャネル効果を十分抑制することができない。その結果、オフ時のリーク電流の増大、あるいは、リーク電流を抑えた場合は、オーバードライブ電圧の不足によるオン電流の減少が避けられず、高性能なＭＯＳＦＥＴは得られない。
【００１６】
本発明が解決しようとする課題は、ゲート長が微細化された場合でも、ショートチャネル効果によるしきい値電圧のロールオフの抑制と、上記コーナー部の高抵抗化の抑制を両立させることである。
【課題を解決するための手段】
【００１７】
本発明に係る絶縁ゲート電界効果トランジスタは、ゲート絶縁膜を介してゲート電極と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、前記チャネル形成領域に各々接し互いに離れて形成されているソース領域およびドレイン領域と、を有する絶縁ゲート電界効果トランジスタであって、前記チャネル形成領域と前記ゲート絶縁膜との界面を深さの基準面としたときに、前記ソース領域と前記チャネル層との接続箇所に最も近い前記ソース領域の基板深部側の端部において、前記ソース領域と前記チャネル形成領域との間に形成されている空乏層と前記ソース領域内の空間電荷の中性領域とが成す界面が、前記基準面から前記チャネル層の最大深さの２倍までの深さ範囲内に位置する。
【００１８】
この絶縁ゲート電界効果トランジスタは、チャネル層にソース領域を電気的に良好に接続するためには、形状や濃度などの様々な変動要因があっても、それらのワーストケースにおいて上記良好な接続ができる最低限の接合深さの指標が適用されたものである。この指標は、ソース領域の空乏層と中性領域との界面位置が、ゲート絶縁膜と基板（厳密にはチャネル形成領域）との間の面からチャネル層の最大深さの２倍までの深さ範囲に位置することである。この指標を満足する限り、ゲート電極エッジ付近での高抵抗化は生じず、このとき短チャネル効果が十分抑制される。
【発明の効果】
【００１９】
本発明によれば、ゲート長が微細化された場合でも、ショートチャネル効果によるしきい値電圧のロールオフの抑制と、ゲートエッジ付近での高抵抗化の抑制とを両立させることができるという利点がある。
【発明を実施するための最良の形態】
【００２０】
本発明を実施するための最良の形態を、Ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、Ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって以下の記述が類推適用できる。
【００２１】
＜構造例１＞
図１（Ａ）〜図４（Ｄ）は、構造例１のＭＩＳトランジスタについて、その製造方法を説明するためのチャネル方向の断面図である。
まず、完成したＭＩＳトランジスタの基本構造を、図４（Ｄ）を参照して述べる。
【００２２】
図解したＭＩＳトランジスタにおいて、たとえばシリコンウェハからなる基板１の表面部に素子分離絶縁層、たとえばＳＴＩ(Shallow Trench Isolation)２が形成されている。このＳＴＩ２が形成されていない領域（活性領域）にチャネルの反転層が形成されるＰ型領域、たとえばＰウェル３が形成されている。
Ｐウェル３上にゲート絶縁膜４とゲート電極５を含む積層体（ゲートスタック）７が形成され、その側面が隔壁絶縁膜１１と側壁絶縁膜１３により覆われている。隔壁絶縁膜１１に形成位置が決められたエピタキシャル成長によりエクステンション部１２がＰウェル３上に形成されている。また、側壁絶縁膜１３により形成位置が決められたサリサイド(Self-aligned silicide)プロセスにより、エクステンション部１２およびゲート電極５のそれぞれに合金層としてのシリサイド層１４Ａおよび１４Ｂが形成されている。エクステンション部１２の下面に接するＰウェル３の表面部にＮ型のソース・ドレイン領域１０が形成されている。トランジスタの全面が層間絶縁膜１５に覆われ、シリサイド層１４Ａに接触する接続層１６が層間絶縁膜１５内に形成されている。
図４（Ｄ）において以上の構成は、ゲートを中心にしてチャネル方向で対称に形成され、バイアス印加条件に応じて、その一方側がソース、他方側がドレインとして機能する。
【００２３】
ソース・ドレイン領域１０のゲート側端の水平方向位置を、好ましくは、エクステンション部１２のゲート側端と、その上のシリサイド層１４Ａのゲート側端との間に位置させ、この位置を、ソース抵抗あるいはドレイン抵抗、さらにはソース・ドレイン間のリークを低減するなどの観点から最適化している。また、エクステンション部１２のゲート側端部に傾斜端面を備え、この傾斜端面を側壁絶縁膜１３で覆うことによって、ゲートとソースまたはゲートとドレインとの寄生容量を低減している。
【００２４】
エクステンション部１２は、Ｐウェル３のゲート直下部分（実効チャネル領域）に電流を供給する層である。エクステンション部１２がないと、ソース・ドレイン領域１０を実効チャンネル領域に近接させなければならず、この場合、とくにドレイン側で電界が集中し、短チャネル効果が顕著となりリーク電流が増大する。また、空乏層がチャネル電流経路内に大きく伸びてキャリアが枯渇し、その部分でチャネル抵抗が増大し、また、その部分でチャネル走行キャリアが飽和速度に達すると、これによってオン電流値が制限される。
【００２５】
構造例１においては、エクステンション部１２が存在することによって、ソース・ドレイン領域１０を実効チャネル領域から離すことができる。エクステンション部１２は、Ｎ型不純物が導入されているエピタキシャル成長層であり、いわゆる持ち上げエクステンション構造となっている。エクステンション部１２は、ここではソース・ドレイン領域１０より低濃度としているが、抵抗値を下げる意味でソース・ドレイン領域１０と同等以上のＮ型不純物濃度としてもよい。
【００２６】
なお、エクステンション部をイオン注入により形成した場合、深さ方向の濃度分布がすそ引きし、基板との境界では急峻なＰＮ接合が形成されにくい。
これに対し、本構造例１においては、たとえばエピタキシャル成長途中の不純物導入(In-suit doping)によってエクステンション部１２と基板（Ｐウェル３）との界面で急峻なＰＮ接合が形成され、その結果、エクステンション部１２からの空乏層の延びが抑えられている。
また、エクステンション部１２が基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション部１２の直列抵抗を上げることなく、そのウェル表面からのＰＮ接合深さを浅くすることができることから、エクステンション部１２から伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。
【００２７】
以上の結果、本実施の形態においては短チャネル効果が抑圧され、また、リーク電流の増大およびチャネル抵抗の局部的増大を防止している。
【００２８】
なお、エピタキシャル成長途中の加熱、および、その後の熱履歴によって、エクステンション部１２内のＮ型不純物がＰウェル３に多少なりとも熱拡散する。
ただし、本実施の形態においては後述する製造方法の適用によって、この熱拡散が必要最小限に抑えられる。これにより、図４（Ｄ）には現れていないが、エクステンション部１２の熱拡散部の深さは数ｎｍ、最大でも１０ｎｍ程度である。このことについて、本発明の特徴でもあるため詳細は後述する。
また、隔壁絶縁膜１１の幅にもよるが、その幅を、たとえば２ｎｍと薄くし、エクステンション部１２からの横方向の熱拡散によって、その熱拡散部の一部がゲート電極５とオーバーラップすることが望ましい。本構造例１では、熱拡散量が比較的小さいことから、そのオーバーラップ幅も必要最小限に制御されている。
このオーバーラップ部には、とくにソース側においてゲート電極５による電界によってキャリア蓄積層が形成され、低抵抗化が図られる。このためオーバーラップ部の存在自体は好ましいが、あまりオーバーラップ量が大きいと、ゲート寄生容量の増加を招き、論理ゲートの動作速度が低下する。また、オーバーラップ部から伸びる空乏層の影響（キャリアの枯渇）が大きくなり、また、実効チャネル長の減少にともない短チャネル効果が大きくなる。このためオーバーラップ量にはトレードオフが存在するが、従来構造では、過度にオーバーラップ部の幅が大きく、そのため、特性低下を招くことが多い。
本構造例１においては、このオーバーラップ量を隔壁絶縁膜１１の膜厚で制御できることから最適化が容易で、特性低下が起きない。
【００２９】
実施の形態においては、後述するようにソース・ドレイン領域１０をエクステンション部１２より先に形成し、その活性化アニールによりエクステンション部１２からの熱拡散が過度に起きないようにしている。
このため、ソース・ドレイン領域１０内の不純物は、エクステンション部１２との境界付近までしか存在せず、成長直後のエクステンション部１２の表面側濃度は、ソース・ドレイン領域１０の濃度と比べると低いことがある。このような低い濃度のエクステンション部１２に直接、接続層１６を接触させると、そのコンタクト抵抗が大きくなる。
したがってシリサイド層１４Ａが設けられているのであるが、構造例１においては、シリサイド層１４Ａがエピタキシャル成長層を厚さ方向に貫いて高濃度なソース・ドレイン領域１０にまで達し、これによって良好なコンタクトが実現されている。その一方、シリサイド層１４Ａが余り深くまで達すると、ソース・ドレイン領域１０の接合リークが増大する。
このシリサイド層１４Ａの深さ制御は、合金材料、合金時の条件に大きく依存するが、エクステンション部１２の厚さにも依存する。エクステンション部１２の厚さと濃度分布は、この観点と、ソースまたはドレインの直列抵抗低減の観点、さらには、その傾斜端面形状（とくに傾き）なども考慮して決められる。
【００３０】
つぎに、構造例１のＭＩＳトランジスタの製造方法を、図面を参照して述べる。
なお、ＣＭＯＳプロセスにおいては、基板の図示しない他の部分にＰ型のＭＩＳトランジスタが形成される。以下は、記述の簡潔化のために、Ｎ型のＭＩＳトランジスタの手順を抽出して述べるが、ＣＭＯＳプロセスにおいては、必要な箇所で以下と類似の工程を、その都度繰り返すことによってＮ型のＭＩＳトランジスタとＰ型のＭＩＳトランジスタを同一基板に作製する。
【００３１】
まず、図１（Ａ）に示すように、基板１に、既知の方法を用いて素子間分離のためのＳＴＩ２を形成する。
つぎに、基板１を熱酸化し、表面に、たとえば８ｎｍの酸化膜（図示せず）を形成する。続いて、トランジスタの活性領域となるＳＴＩ２が形成されていない基板部分を露出するパターンのレジスト（図示せず）を形成する。その後、イオン注入を行い、レジストを除去してから活性化アニールを行うと、図１（Ｂ）に示すように、Ｐウェル３が形成される。Ｐウェル形成のためのイオン注入のイオン種は、たとえばホウ素Ｂである。活性化アニールの条件は、たとえばＲＴＡ(Rapid Thermal Anneal)法において１０１０℃、１０秒である。
なお、Ｐウェル形成と前後してしきい値電圧調整のためのチャネル注入を行ってもよい。また、ＣＭＯＳプロセスの場合は、Ｐウェル形成（および、そのチャネル注入）と前後して、同様の手順でＮウェル（図示せず）を形成してもよい。この場合のＮウェルの不純物は、たとえば燐Ｐである。また、この場合の活性化アニールは、ＰウェルとＮウェルを形成後に一括して行うとよい。
【００３２】
図１（Ｃ）に示すように、基板表面にゲート絶縁膜４とゲート層５ａを順次形成する。ゲート絶縁膜４の形成は熱酸化によって行い、その厚さは、たとえば１〜３ｎｍである。酸化後に窒素プラズマに曝して、ゲート絶縁膜４を酸窒化膜に改質してもよい。
ゲート層５ａは、たとえば熱ＣＶＤ法で堆積したポリシリコン層であり、その厚さは、１００〜１５０ｎｍである。
続いて、図示のようにゲート層５ａにイオン注入法で不純物を導入し、その後、活性化アニールを行い、ゲート層５ａに注入された不純物を活性化する。ゲート層５ａに導入する不純物は、たとえば燐Ｐである。
【００３３】
図１（Ｄ）に示すように、ゲート層５ａの上にハードマスク層６ａを積層する。ハードマスク層６ａは、たとえば、３０ｎｍのＳｉＯ２膜と３０ｎｍのＳｉＮ膜を順次堆積した２層膜とし、その成膜は熱ＣＶＤ法によって行う。
【００３４】
ハードマスク層６ａにレジスト（図示せず）を堆積し、光学リソグラフィ、電子線リソグラフィ、または、それらを組み合わせた方法によって、レジストにゲートパターンを形成する。つぎに、パターンニングしたレジストを酸素プラズマで等方的に細らせ目的のパターン寸法を得た後、反応性イオンエッチング（ＲＩＥ）を行い、レジストパターンをハードマスク層６ａに転写し、ハードマスク６を形成する。続いて、ハードマスク６をマスクとして、ゲート層５ａをＲＩＥによりパターンニングする。
レジストを除去すると、図２（Ａ）に示すように、ゲート絶縁膜４と、ゲート層５ａからなるゲート電極５と、ハードマスク６とからなるゲートスタック７が基板上に形成された状態になる。なお、図２（Ａ）においてはゲートスタック７周囲の領域でゲート絶縁膜４がエッチオフされているが、ゲート層５ａのＲＩＥ時に、この領域にゲート絶縁膜４が残るようにエッチング条件を定めることが好ましい。
【００３５】
図２（Ｂ）に示すようにカバレッジのよい絶縁膜８を堆積し、ゲートスタック７を完全に絶縁膜８で被覆する。絶縁膜８として、たとえば熱ＣＶＤ法によって形成されるＳｉＮ膜が選択できる。
【００３６】
絶縁膜８をＲＩＥでエッチバックすることにより、図２（Ｃ）に示すように、ゲートスタック７の両側に側壁絶縁膜９を形成する。この図示のように側壁絶縁膜９、ゲート絶縁膜４およびハードマスク６によりゲート電極５の周囲が絶縁膜で覆われた状態となる。
このゲートスタック７と側壁絶縁膜９からなる構造物は、つぎに形成される２つのソース・ドレイン領域１０の間隔Ｄ１（図３（Ｂ）参照）を規定する「スペーサ」の具体例である。本構造例においては、このスペーサの中に最初からゲート電極５が埋め込まれている。
側壁絶縁膜９の幅は、ゲート長（ゲートスタック７の幅）と、つぎの工程で形成するソース・ドレイン領域１０の接合深さＸｊ１（図３（Ａ）参照）との関係で最適値が決められる。一例を挙げると、ゲート長を２０ｎｍ、ソース・ドレイン領域１０の接合深さＸｊ１を１５０ｎｍとした場合、側壁絶縁膜９の底面の幅は７０ｎｍ程度が望ましい。
【００３７】
Ｐ型のＭＩＳトランジスタ側をレジスト（図示せず）で被覆した後、図２（Ｄ）に示すようにゲートスタック７と側壁絶縁膜９をマスクとしてイオン注入を行い、ソース・ドレイン領域となる不純物の導入領域１０ａをＰウェル３に形成する。不純物は、たとえば燐Ｐであり、その場合に、たとえば、イオン注入のドーズが５×１０１５／ｃｍ２、注入エネルギーが５ｋｅＶの条件を選択できる。
【００３８】
レジストを除去した後に活性化アニールを行い、図２（Ｄ）に示す工程でＰウェル３に導入した不純物を活性化させる。活性化アニールは、たとえば、ピーク温度１０５０℃のスパイクアニールによって行う。このとき熱拡散によって分布が多少変化し、図３（Ａ）に示すように、ゲートスタック７と側壁絶縁膜９をスペーサとして、その幅に応じた距離Ｄ１だけ離れ（図３（Ｂ）参照）、それぞれの接合深さがＸｊ１の２つのソース・ドレイン領域１０がＰウェル３に形成される。
【００３９】
基板１を加熱した燐酸に浸漬し、側壁絶縁膜９とハードマスク６を構成するＳｉＮ膜をエッチングし除去する。ハードマスク６は、下層のＳｉＯ２膜と上層のＳｉＮ膜とから構成されていたことから、このエッチング後のゲートスタック７において、図３（Ｂ）に示すようにハードマスク６の下層膜（ＳｉＯ２膜６ｂ）がゲート電極５上に残される。また、エッチング後にゲート電極５の側面が露出する。
【００４０】
図２（Ｂ）および図２（Ｃ）と同様の手順で絶縁膜の堆積とエッチバックを行い、図３（Ｃ）に示すようにゲートスタック７の両側面に隔壁絶縁膜１１を形成する。隔壁絶縁膜１１は後述するシリサイド形成の前に追加する追加スペーサとなる側壁絶縁膜１３（図４（Ｃ）参照）に比較してエッチング選択比が高い絶縁材料、たとえばＳｉＮからなる。このときのエッチバックで異方性を高くすると、隔壁絶縁膜１１の幅が、堆積直後のＳｉＮ膜厚によりほぼ決定される。このためゲート電極５と、つぎに形成するエクステンション部１２との隔離幅の制御性が高くなり、結果として、前述したエクステンション部１２のゲート電極５とのオーバーラップ幅を最適化しやすい。
【００４１】
この図３（Ｃ）に示す工程と、その前の図３（Ｂ）に示す工程が、図３（Ａ）で形成したスペーサのエッジを幅方向に後退させるステップに該当する。
スペーサを後退させる方法は図示の方法に限らないが、上述のようにスペーサの側壁部分を一旦除去して新たな薄い膜を形成すると、後退幅の制御性がよく、また側壁部分の材質を変えることができる意味で好ましい。
【００４２】
基板１に形成されている半導体層や絶縁層の表面を洗浄した後、エクステンション部１２を８００℃以下の温度でエピタキシャル成長させる。エピタキシャル成長層の材料はＳｉ単結晶、または、シリコンＳｉとゲルマニウムＧｅ、炭素Ｃあるいはその両方との混晶である。
エピタキシャル成長層は、図３（Ｄ）に示すように、露出した半導体層、すなわちソース・ドレイン領域１０が形成されているＰウェル３から成長するが、ＳｉＯ２膜６ｂおよび隔壁絶縁膜１１に保護されてゲート電極５からは成長しない。隔壁絶縁膜１１は、このエピタキシャル成長層（エクステンション部１２）とゲート電極５との隔壁として機能する。エピタキシャル成長は、絶縁膜と半導体層との境界部分では片側（半導体層側）でのみ成長することから、半導体層の結晶構造や条件にもよるが通常、その端部が、上方ほど隔壁絶縁膜１１から離れる斜めの傾斜端面状になる。
エクステンション部１２に対する不純物の導入は、エピタキシャル成長時に不純物含有ガスを供給することにより行い、不純物はたとえば、砒素Ａｓあるいは燐Ｐである。
【００４３】
不純物の導入プロファイルは、ソース領域と基板（Ｐウェル）との間の空乏層と、ソース領域内の空間電荷の中性領域とが成す界面が、ゲート絶縁膜と基板との界面を基準として、そこから反転層（チャネル層）の厚さの２倍までの深さ範囲内に位置するように設定する。この設定は、本例のように熱拡散を極力抑制する製造方法によって実現できる。
【００４４】
基板１に、絶縁膜を堆積し、これをＲＩＥでエッチバックすることによって、図４（Ａ）に示すように、ゲートスタック７の両側に追加スペーサとしての側壁絶縁膜１３を形成する。側壁絶縁膜１３は、たとえば、ＴＥＯＳを原料ガスとして用いる熱ＣＶＤ法により形成するＳｉＯ２膜であり、その膜厚は、ゲート側壁容量（ソースとゲート間またはドレインとゲート間の寄生容量）を考慮して、たとえば１０〜６０ｎｍの間で任意に選択される。
【００４５】
基板１にレジスト（図示せず）を塗布し、レジストをエッチバックしてゲートスタック７の最上部のみを露出させた後、反応性イオンエッチングを行うことによって、図４（Ｂ）に示すように、ゲートスタック７の最上層に残されていたＳｉＯ２膜６ｂを除去する。
【００４６】
図４（Ｃ）に示すように、エクステンション部１２にシリサイド層１４Ａを、ゲート電極５にシリサイド層１４Ｂを同時に形成する。シリサイド層１４Ａおよび１４Ｂは、たとえばＣｏＳｉ２あるいはＮｉＳｉ２である。このシリサイド層の形成は、コバルトＣｏまたはニッケルＮｉの金属膜を形成し後に熱処理し、その半導体材料と接触する部分を合金化し、薬液処理により非合金化部分（絶縁材料と接触する部分）を除去することにより行う。このうちシリサイド層１４Ａは、ソース・ドレイン領域１０と直接接触する。
【００４７】
図４（Ｄ）に示すように、接続層１６をシリサイド層１４Ａ上に形成する。より詳細には、層間絶縁膜１５を堆積し、その表面を化学的機械研磨（ＣＭＰ）により平坦化し、リソグラフィによりシリサイド層１４Ａの上方で開口するパターンのレジスト（図示せず）を層間絶縁膜１５上に形成する。このレジストをマスクとするＲＩＥによりシリサイド層１４Ａに達する接続孔を形成し、レジストを除去した後、接続孔に金属を充填して平坦化すると、図示のように接続層１６が形成される。
その後は、とくに図示しないが、接続層１６上に配線を形成する。なお、ゲート電極５上のシリサイド層１４Ｂに対する上層の配線との接続は、図示しない部分で同様に接続層を用いて達成される。
【００４８】
＜構造例２＞
以下、エクステンション部の斜めの傾斜端面にゲート電極を部分的に精度よく重ねているＭＩＳトランジスタの構造（構造例２）と、その形成方法とを述べる。
図５（Ａ）〜図６（Ｄ）は、構造例２のＭＩＳトランジスタについて、その製造方法を説明するためのチャネル方向の断面図である。
まず、完成したＭＩＳトランジスタの基本構造を、図６（Ｄ）を参照して述べる。
【００４９】
構造例２が構造例１（図４（Ｄ）参照）と異なるのは、ゲート電極１９がエクステンション部１２の斜めの傾斜端面に対しゲート絶縁膜１７を介して部分的にオーバーラップしていること、ゲート電極１９の上部にシリサイド層が形成されていないこと、さらに、ゲート電極１９の両側面に隔壁絶縁膜１１（図４（Ｄ）参照）が形成されていないことである。他の構成は共通することから、ここでの記述を省略する。また、以下の記述において構造例１と同じ形状および材料の構成は同一符号を付して説明を簡潔にする。
【００５０】
このＭＩＳトランジスタの製造において、図４（Ａ）に示す工程までは構造例１で記述した方法と同様である。
ここでは図４（Ｂ）に示すゲートスタック７の最上層のＳｉＯ２膜６ｂを除去することなくシリサイド層の形成を行う。これにより、図５（Ａ）に示すように、エクステンション部１２に対してシリサイド層１４Ａが形成され、ゲート電極５に対してシリサイド層が形成されない。
【００５１】
層間絶縁膜１５を堆積し、その表面部を、ＣＭＰによりＳｉＯ２膜６ｂが露出するまでエッチングおよび研磨することによって平坦化する。図５（Ｂ）に、この平坦化後の素子断面を示す。層間絶縁膜１５は、プラズマＣＶＤにより形成するＳｉＯ２膜である。
【００５２】
側壁絶縁膜１３の表面に露出するＳｉＯ２膜６ｂおよび、その下のゲート電極５をエッチングにより除去する。より詳細には、弗酸を含む溶液を用いたエッチングによりゲートスタック７のＳｉＯ２膜６ｂを除去し、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウエットエッチング、あるいは、シランＣＦ４と酸素Ｏ２の混合ガスを用いたケミカルドライエッチングによってゲート電極５を除去する。図５（Ｃ）に、このエッチングにより形成されたゲート開口部７ａを示す。
続いて、ゲート開口部７ａ内のゲート絶縁膜４および隔壁絶縁膜（ＳｉＮ膜）１１を、弗酸を含む溶液などを用いてエッチングにより除去し、ゲート開口部７ａの底面にＰウェル３の表面を露出させる。図５（Ｄ）に、このエッチング後の素子断面を示す。このエッチングによって側壁絶縁膜１３の一部もエッチングされ、ゲート開口部７ａの底部にエクステンション部１２の傾斜端面が露出する。
【００５３】
図６（Ａ）に示すように、ゲート開口部７ａ内で露出したＰウェル３およびエクステンション部１２の傾斜端面にゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、熱酸化によるＳｉＯ２膜、これをプラズマ窒化して形成するＳｉＯＮ膜、あるいは、ＡＬＤ(Atomic Layer Deposition)法により形成するＨｆＯ２膜などである。
【００５４】
図６（Ｂ）に示すように、ゲート金属１８を厚く形成し、ゲート開口部７ａをゲート金属１８により埋め込む。ゲート金属１８の形成は、たとえば、Ｃｕシード層のＰＶＤと、それに続くＣｕの無電解めっきによって行うことができる。
【００５５】
余分なゲート金属１８をＣＭＰ法により除去し、ゲート開口部７ａ内にのみゲート金属１８を残す。これにより、図６（Ｃ）に示すように層間絶縁膜１５および側壁絶縁膜１３に埋め込まれたゲート電極１９が形成される。
【００５６】
図４（Ｄ）に示す工程と同様な方法によって、図６（Ｄ）に示すようにシリサイド層１４Ａ上に接触し層間絶縁膜１５内に埋め込まれた接続層１６を形成する。
その後、必要ならば上層の配線（不図示）などの形成を行って、当該ＭＩＳトランジスタを完成させる。
【００５７】
構造例２においても、構造例１と同様、不純物の導入プロファイルは、ソース領域と基板（Ｐウェル）との間の空乏層と、ソース領域内の空間電荷の中性領域とが成す界面が、ゲート絶縁膜と基板との界面を基準として、そこから反転層（チャネル層）の厚さの２倍までの深さ範囲内に位置するように設定されている。この設定は、本例のように熱拡散を極力抑制する製造方法によって実現できる。
【００５８】
構造例２のＭＩＳトランジスタにおいては、ゲート絶縁膜１７を介してゲート電極１９と重なるエクステンション部１２の傾斜端部に、動作時に蓄積層が形成される。この蓄積層によって、チャネルとソース・ドレイン領域１０とが低抵抗で接続され、さらなるオン電流の増加が実現される。
【００５９】
以上述べてきた構造例２のＭＩＳトランジスタの製造において、ソース・ドレイン領域１０のイオン注入マスクとして機能するスペーサを除去して、新たにゲート絶縁膜１７とゲート電極１９とを埋め込みゲートプロセスにより形成する。
この埋め込みゲートプロセスの採用を前提とすると、構造例２のように上記スペーサをゲートスタック７、すなわち導電性のゲート電極５を含む積層体で形成する必要は必ずしもなく、その代わりに絶縁性スペーサを用いることができる。
なお、絶縁性スペーサを用いる場合でも、エクステンション部１２の傾斜端面端部にゲート電極の一部を重ねるか否かは任意に選択できる。
【００６０】
つぎに、以上のエクステンション部１２の熱拡散が防止できるプロセスにより得られる効果を記述する。
【００６１】
本発明者は、熱拡散による不純物の基板側への染み出しをどの程度まで抑制するかについて種々の検討を行い、その過程で、本発明におけるソース領域のチャネル側短部における深さ方向の指標を考案するに至った。
この指標の基本的コンセプトは、チャネル層と同程度の深さまでソース領域の空間電荷の中性領域（空乏化していない領域）をチャネル層の横方向に形成することである。通常は、深さ方向において、この理想状態を超えて不純物領域が分布しており、その結果として短チャネル効果が十分抑圧できない。
【００６２】
ただし、プロセス上の様々なばらつき、バイアス条件の違いにより、この理想状態を常に満足することは難しい。そこで本発明者は、そのワーストケースにおいてもソース領域とチャネル層との必要で十分に良好な接続を実現するには、ソース領域の接合深さの許容範囲はどの程度かについてシミュレーションにより求めた。
以下、このシミュレーションの結果を、図７（Ａ）〜図１５を用いて説明する。
【００６３】
図７（Ａ）は、ゲート電極直下のチャネル形成領域（Ｐウェル）に形成される反転層（チャネル層）の電子濃度分布の計算結果である。なお、図７（Ｂ）に、参考のためソース側のデバイス構造を示す。
この図からわかるように、動作状態において、チャネル層内の電子は、ゲート絶縁膜１７と基板（ここではチャネル形成領域）との界面から、基板深部側に約４ｎｍの範囲に分布する。このチャネル層の深さはゲート長やデバイス構造、動作条件により変動し得るが、極微細ゲート（ゲート長：１０〜４０ｎｍ）における基板濃度（１０１８／ｃｍ３前後）とゲート電圧（〜１Ｖ）においては、この計算結果から大きくずれることはない。
【００６４】
図８〜図１５に、上記検討結果の一例を示す。
これらの図は、ゲート電極がエクステンション部の傾斜端面に重なる構造を有するＭＯＳＦＥＴのキャリア分布等を計算した結果を示す。なお、図９〜図１１および図１３〜図１５の各曲線に添える数値「１０」〜「２０」は不純物濃度のオーダを示すものであり、たとえば数値「１９」は不純物濃度が１×１０１９／ｃｍ３であることを示している。
これらの計算においては、基板濃度を２×１０１８／ｃｍ３、ゲート電極長を２０ｎｍとし、エクステンション部とチャネルとの境界は、ゲート平坦部とゲート乗り上げ部の境界を通る垂直な平面上に設けた。エクステンション濃度は、図８〜図１１の計算では２×１０２０／ｃｍ３、図１２〜図１５の計算では２×１０１９／ｃｍ３とした。これらの濃度条件は、通常のＭＯＳＦＥＴのソース不純物濃度としては非常に高濃度であり、ワーストケースの例に当たる。
【００６５】
エクステンション濃度が２×１０２０／ｃｍ３の条件においては、図１０に示すように、接合深さＸｊがほぼゼロのとき、エクステンション部と基板間の空乏層の上端（中性領域との境界）がゲート絶縁膜と基板との境界面（深さの基準面）と同じ深さに位置する。また、エクステンション濃度が２×１０１９／ｃｍ３の条件においては、接合深さＸｊが２ｎｍのとき、空乏層の上端が深さの基準面と同じ深さに位置する（この場合の電子分布濃度は図示を省略）。
したがって、本発明の指標（０〜チャネル層最大幅の２倍）を接合深さＸｊに換算すると、接合深さＸｊ＝０〜４ｎｍ程度が接合深さの許される下限に相当する。
【００６６】
図８は、濃度が２×１０２０／ｃｍ３のエクステンション部の接合深さに対するオン電流の変化を示すグラフである。
オン電流は、ドレイン電圧０．８Ｖを印加した状態でドレイン電流が４０ｎＡ／μｍとなるゲート電圧をしきい値電圧と定義し、このしきい値電圧に０．８Ｖを足した電圧をゲートに印加したときの電流をオン電流と定義した。
また、図９〜図１１は、接合深さＸｊが、それぞれ、−４ｎｍ,０ｎｍ,８ｎｍの３点における電子濃度分布を、ゼロバイアス状態とバイアス印加状態についてそれぞれ見積もった結果である。
【００６７】
図８において、オン電流は、接合深さＸｊが３ｎｍ前後で最大となり、負の領域と８ｎｍを超える領域で急激に減少している。負の領域での減少は、図９から分かるように、ゲートのソース側コーナー部でのキャリアの希薄化によるものである。
一方、接合深さＸｊが８ｎｍを越える領域では、図１１から容易に推測できるように、ゼロバイアス状態でエクステンション部のキャリアが深さ０の基準面から下方に大きく染み出すことから、ソース・ドレイン間の電位障壁が下がる。したがって、この領域でのオン電流の減少（図８参照）は、ショートチャネル効果でサブスレッショルド傾斜が減少し、前述の定義によるしきい値電圧が負にシフトした結果、オーバードライブ電圧が減少したためである。
ただし、接合深さＸｊが０ｎｍ以上、８ｎｍ以下の範囲ではオン電流としては十分高い値を維持している。
【００６８】
図１２（Ａ）は、１桁濃度を下げた場合のエクステンション部の接合深さに対するオン電流の変化を示すグラフである。図９（Ｂ）は、エクステンション部の接合深さに対するＤＩＢＬの変化を示すグラフである。図１３〜図１５は、接合深さＸｊが、それぞれ、−４ｎｍ,０ｎｍ,８ｎｍの３点における電子濃度分布を、ゼロバイアス状態とバイアス印加状態についてそれぞれ見積もった結果である。
【００６９】
図１２（Ａ）に示すように、この１桁濃度を下げた場合のオン電流は、接合深さＸｊが８〜１０ｎｍ前後で最大となり、それより浅い領域では減少している。減少の理由は、図１３から分かるように、ゲートのソース側コーナー部でのキャリアの希薄化によるものである。
エクステンション濃度が２×１０１９／ｃｍ３の条件において、図１２（Ａ）に示すオン電流は、接合深さＸｊが８ｎｍでも減少に転じてはいない。しかし、図１２（Ｂ）に示すようにＤＩＢＬが増加していることから、ショートチャネル効果が顕在化していることがわかる。
高歩留まりで集積回路を製造するためには、ＤＩＢＬの値（絶対値）が１００ｍＶ以下であることが望ましいが、接合深さＸｊが約９ｎｍ未満ではではこれを超えていることから、ＭＯＳＦＥＴの製造で高い歩留まりを期待することはできない。
【００７０】
本発明の指標（０〜チャネル層最大幅の２倍）を接合深さＸｊに換算すると、接合深さＸｊ＝８〜１０ｎｍ程度が接合深さの許される上限に相当する。
この上限は、主に、エクステンション濃度が相対的に低いときに必要なＤＩＢＬを満足するという理由に基づくものである。この上限と下限（Ｘｊ＝２ｎｍ付近）との間のオン電流は、エクステンション濃度が相対的に高い場合でも十分な値を満足する。
一方、最初に記載した接合深さＸｊの下限は、主に、相対的に濃度が低い場合のオン電流値により決められる。図９（Ａ）から分かるように、このときの下限２ｎｍ付近では乗り上げ長が変化しても概ね５００μＡ／μｍを満足していることが分かる。
【００７１】
このようにして本発明者の試算では、実効ゲート長１０〜４０ｎｍ前後で許容されるエクステンション部の接合深さ（空乏層と中性領域とが成す界面の深さ）の最適範囲が、０〜１０ｎｍ程度と見積もられる。
このような浅い接合は、本実施の形態に記述した構造および製造方法によって容易に達成できる。
【００７２】
以上のように、本発明の構成要件にしたがって、基板とエクステンション部の空乏層の上端（中性領域下端）を、ゲート絶縁膜の直下の面を基準として、反転層の厚さの２倍程度内に位置させることによって、コーナー部の電界集中によるオン電流の減少が回避されると同時に、ショートチャネル効果によるロールオフの劣化（ここではＤＩＢＬの劣化として評価）も回避される。その結果、オン電流が高いＭＯＳＦＥＴを高歩留まりで製造することが可能となる。
【産業上の利用可能性】
【００７３】
本発明は、ＭＩＳ型電界効果トランジスタを有する半導体製品およびその製造に広く適用できる。
【図面の簡単な説明】
【００７４】
【図１】（Ａ）〜（Ｄ）は、実施の形態における構造例１を示すＭＩＳトランジスタにおいて、その製造途中のチャネル方向の断面図であり、ハードマスク層の形成までを示すものである。
【図２】図１（Ｄ）に続く同断面図であり、ソース・ドレイン領域形成のためのイオン注入までを示すものである。
【図３】図２（Ｄ）に続く同断面図であり、エクステンション部の形成までを示すものである。
【図４】図３（Ｄ）に続く同断面図であり、接続層の形成までを示すものである。
【図５】（Ａ）〜（Ｄ）は、構造例２を示すＭＩＳトランジスタにおいて、その製造途中のチャネル方向の断面図であり、ゲート開口部の形成までを示すものである。
【図６】図５（Ｄ）に続く同断面図であり、接続層の形成までを示すものである。
【図７】（Ａ）は、ゲート電極直下のチャネル形成領域（Ｐウェル）に形成される反転層（チャネル層）の電子濃度分布の計算結果である。（Ｂ）は、ソース側のデバイス構造図である。
【図８】エクステンション濃度が比較的高い場合に、オン電流の接合深さ依存性を示すグラフである。
【図９】エクステンション濃度が比較的高い場合に、接合深さが−４ｎｍにおける電子濃度分布の計算結果を示す図である。
【図１０】エクステンション濃度が比較的高い場合に、接合深さが０ｎｍにおける電子濃度分布の計算結果を示す図である。
【図１１】エクステンション濃度が比較的高い場合に、接合深さが８ｎｍにおける電子濃度分布の計算結果を示す図である。
【図１２】（Ａ）は、エクステンション濃度が比較的低い場合に、オン電流の接合深さ依存性を示すグラフ、（Ｂ）はＤＩＢＬの接合深さ依存性を示すグラフである。
【図１３】エクステンション濃度が比較的低い場合に、接合深さが−４ｎｍにおける電子濃度分布の計算結果を示す図である。
【図１４】エクステンション濃度が比較的低い場合に、接合深さが０ｎｍにおける電子濃度分布の計算結果を示す図である。
【図１５】エクステンション濃度が比較的低い場合に、接合深さが８ｎｍにおける電子濃度分布の計算結果を示す図である。
【図１６】（Ａ）は、従来のプレーナー型ＭＯＳＦＥＴの断面構造の模式図である。（Ｂ）は、「グルーブゲート」あるいは「リセスゲート」と呼ばれる構造の模式図である。（Ｃ）は、持ち上げエクステンション構造を示す模式図である。
【図１７】（Ａ）〜（Ｃ）は、それぞれ、接合深さＸｊを負とした場合の、不純物濃度分布、電子濃度分布（ゼロバイアス時）および電子濃度分布（動作時）を示す図である。
【図１８】（Ａ）〜（Ｃ）は、それぞれ、接合深さＸｊを負とした場合の、ドレイン電流経路に沿った電位分布、電界分布および移動度分布を示すグラフである。
【符号の説明】
【００７５】
１…基板、３…Ｐウェル、４…ゲート絶縁膜、５…ゲート電極、７…ゲートスタック、１０…ソース・ドレイン領域、１１…隔壁絶縁膜、１２…エクステンション部、１３…側壁絶縁膜、１４Ａ，１４Ｂ…シリサイド層、１７…ゲート絶縁膜、１９…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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