(57)【要約】【課題】立体スタック型キャパシタ構造における容量開口部の段差被覆性を向上させる誘電体メモリ及びその製造方法を提供する。【解決手段】本発明の誘電体メモリは、基板上に形成された絶縁性下部水素バリア膜１０６上に形成された凹部１２１を有する導電性バリア膜１０９と、導電性バリア膜１０９上の第２の層間絶縁膜１１０に形成され、導電性バリア膜１０９の上面を露出する開口部１１１と、開口部１１１内に形成され、下部電極１１２、容量絶縁膜１１３、及び上部電極１１４とからなる容量素子とを備えており、凹部１２１内の角部が、丸形状又はテーパー形状である。これにより、開口部内に形成する各膜の段差被覆性を向上し、キャパシタ特性の劣化を抑制する。【選択図】図１４
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【特許請求の範囲】
【請求項１】
基板上に形成された下地絶縁膜と、
前記下地絶縁膜の上に形成され、凹部を有する導電層と、
前記導電層上の層間絶縁膜に形成され、前記導電層の上面を露出する開口部と、
前記開口部内に形成され、下部電極、容量絶縁膜、及び上部電極とからなる容量素子とを備え、
前記凹部の内面は、曲面からなることを特徴とする誘電体メモリ。
【請求項２】
基板上に形成された下地絶縁膜と、
前記下地絶縁膜に形成された第１の凹部と、
前記第１の凹部の上に形成され、第２の凹部を有する導電層と、
前記導電層の上の層間絶縁膜に形成され、前記導電層の上面を露出する開口部と、
前記開口部内に形成され、下部電極、容量絶縁膜、及び上部電極とからなる容量素子とを備え、
前記第２の凹部における角部は、丸形状又はテーパー形状であることを特徴とする誘電体メモリ。
【請求項３】
前記第１の凹部における角部は、丸形状又はテーパー形状であることを特徴とする請求項２記載の誘電体メモリ。
【請求項４】
前記下地絶縁膜は、絶縁性水素バリア膜からなることを特徴とする請求項１又は２記載の誘電体メモリ。
【請求項５】
前記下地絶縁膜の下に、絶縁性水素バリア膜をさらに備えていることを特徴とする請求項１又は２に記載の誘電体メモリ。
【請求項６】
前記導電層は、導電性水素バリア膜、導電性酸素バリア膜、及び電極膜のうち少なくとも１つからなることを特徴とする請求項１から５のうちいずれか１項に記載の誘電体メモリ。
【請求項７】
前記基板と前記導電層とを電気的に接続するコンタクトプラグをさらに備え、
前記第１の凹部は、前記コンタクトプラグの上面を露出していることを特徴とする請求項１から６のうちいずれか１項に記載の誘電体メモリ。
【請求項８】
基板上に形成された第１の層間絶縁膜に、コンタクトプラグを形成する工程と、
前記第１の層間絶縁膜及び前記コンタクトプラグの上に、導電層を形成する工程と、
前記導電層の上部に凹部を形成する工程と、
前記導電層及び前記下地絶縁膜の上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記導電層の上面を露出する開口部を形成する工程と、
前記開口部内に、下部電極、容量絶縁膜、及び上部電極を順に堆積し、容量素子を形成する工程とを備えた誘電体メモリの製造方法。
【請求項９】
前記凹部を形成する工程は、エッチング法により、前記導電層の一部を除去することを特徴とする請求項８記載の誘電体メモリの製造方法。
【請求項１０】
基板上に形成された第１の層間絶縁膜に、コンタクトプラグを形成する工程と、
前記第１の層間絶縁膜及び前記コンタクトプラグの上に、下地絶縁膜を形成する工程と、
前記下地絶縁膜に、前記コンタクトプラグの上面を露出する第１の凹部を形成する工程と、
前記下地絶縁膜の上に、前記第１の凹部を覆う導電層を形成する工程と、
前記導電層及び前記下地絶縁膜の上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記導電層の上面を露出する開口部を形成する工程と、
前記開口部内に、下部電極、容量絶縁膜、及び上部電極を順に堆積し、容量素子を形成する工程とを備えた誘電体メモリの製造方法。
【請求項１１】
前記導電層を形成する工程は、前記導電層の上部に第２の凹部が形成されることを特徴とする請求項９記載の誘電体メモリの製造方法。
【請求項１２】
前記下地絶縁膜は、絶縁性水素バリア膜であることを特徴とする請求項８又は１０記載の誘電体メモリの製造方法。
【請求項１３】
前記コンタクトプラグを形成する工程の前に、
前記第１の層間絶縁膜上に、絶縁性水素バリア膜を形成する工程を含むことを特徴とする請求項８から１０のうちいずれか１項に記載の誘電体メモリの製造方法。
【請求項１４】
前記導電層は、導電性水素バリア膜、導電性酸素バリア膜、及び電極膜のうち少なくとも１つからなることを特徴とする請求項８から１３のうちいずれか１項に記載の誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体を用いた立体型キャパシタ構造を有する誘電体メモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリは不揮発性メモリのひとつで、一般的なメモリであるＤＲＡＭとは異なり、一度書き込んだ情報を保持し続けるというのが最大の特徴である。強誘電体メモリを利用した製品としては、非接触ＩＣカードやＩＣタグなどがある。また、システムＬＳＩへの混載メモリとしても使用されている。近年、システムＬＳＩの微細化が進むに伴い、混載メモリにおける強誘電体メモリセルの微細化が求められている。現在、強誘電体メモリセルは平面スタック型のキャパシタを備えたものが主流であるため、微細化を実現するためには、キャパシタの占有面積を縮小しなければならない。しかし、このように面積を縮小すると、キャパシタ容量が小さくなり、メモリ動作の信頼性が得られなくなる。そこで、最近、キャパシタの持つ容量面積を維持したままメモリの微細化を可能とすることができる立体スタック型のキャパシタが用いられ始めている。例えば、図１に示すように、半導体基板上の層間絶縁膜中に形成された溝の中に、下部電極と、誘電体膜と、上部電極を形成した容量素子がある（例えば、特許文献１を参照。）。
【０００３】
以下に、従来の立体スタック型キャパシタについて、図１を参照しながら説明する。図１は、従来の立体スタック型容量素子を有する誘電体メモリの要部断面図である。
【０００４】
図１に示すように、従来の誘電体メモリは、半導体基板１００に形成された素子分離領域１０１と、不純物拡散層１０２及びゲート電極１０３からなるトランジスタと、トランジスタと接続するビット線と、半導体基板１００全面に亘って形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４の上に形成された絶縁性下部水素バリア膜１０６と、第１の層間絶縁膜１０４及び絶縁性下部水素バリア膜１０６を貫通し、不純物拡散層１０２に接続される第２のコンタクトプラグ１０８と、第２のコンタクトプラグ１０８の上部に形成された導電性水素バリア膜１０９Ａと、導電性酸素バリア膜１０９Ｂ、導電膜１０９Ｃを備えている。さらに、導電膜１０９Ｃの上に、半導体基板１００全面に亘って形成された第２の層間絶縁膜１１０と、第２の層間絶縁膜１１０に導電膜１０９Ｃの上面が露出するように形成された開口部１１１と、開口部１１１の底面及び壁面に形成された下部電極１１２と、下部電極１１２の上に形成された強誘電体からなる容量絶縁膜１１３と、容量絶縁膜１１３の上に形成された上部電極１１４とを有している。
【０００５】
このように、下部電極１１２と、容量絶縁膜１１３と、上部電極１１４とからなる立体スタック型のキャパシタが構成されている（例えば、特許文献１及び図２を参照。）。
【特許文献１】特開平１１−９７６４７号公報（第６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の誘電体メモリは、図１に示すように、開口部１１１が底部に有する屈曲部Ｚの角度が８５〜９０度であるため、開口部１１１内に形成される下部電極１１２、容量絶縁膜１１３、及び上部電極１１４の段差被覆性が悪く、断線が生じるという問題があった。
【０００７】
さらに、段差被覆性が悪いため、容量に寄与する領域における容量絶縁膜１１３の膜厚均一性が得られず、キャパシタ特性にばらつきが生じるという問題もあった。また、膜厚均一性が悪いため、容量絶縁膜の膜厚が薄い領域において、実効的に電界が増加し、キャパシタが破壊する可能性を有しているという課題があった。
【０００８】
本発明は従来の上記問題に鑑みて、キャパシタを形成する開口部の底部における屈曲部の角度を緩くすることにより、開口部内に形成する膜の膜厚均一性を向上し、断線やキャパシタ特性劣化を防止することができる信頼性の高い誘電体メモリ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、基板上に形成された下地絶縁膜と、下地絶縁膜の上に形成され、凹部を有する導電層と、導電層上の層間絶縁膜に形成され、導電層の上面を露出する開口部と、開口部内に形成され、下部電極、容量絶縁膜、及び上部電極とからなる容量素子とを備え、凹部の内面は、曲面からなることに特徴を持つ。
また、上記課題を解決するために本発明は、基板上に形成された下地絶縁膜と、下地絶縁膜に形成された第１の凹部と、第１の凹部上に形成され、第２の凹部を有する導電層と、導電層上の層間絶縁膜に形成され、導電層の上面を露出する開口部と、開口部内に形成され、下部電極、容量絶縁膜、及び上部電極とからなる容量素子とを備え、第２の凹部における角部は、丸形状又はテーパー形状であることに特徴を持つ。
【００１０】
このように、容量素子を形成する開口部の底部となる導電層の上部が、凹部を有しており、凹部の内壁が曲面又は凹部の角部が丸形状又はテーパー形状であるため、下部電極、容量絶縁膜、及び上部電極の各膜を被覆性良く形成することができる。したがって、膜厚均一性が向上し、キャパシタの破壊を防ぐことができる。
【００１１】
さらに、本発明において、第１の凹部における角部が、丸形状又はテーパー形状であることを特徴とする。このように、下地絶縁膜に形成された第１の凹部も丸形状又はテーパー形状を取ることにより、その形状が、その上に形成される導電層に効果的に転写される。これにより、第２の凹部の角部がより丸形状又はテーパー形状となることができる。したがって、より緩やかな形状の内壁をもつ第２の凹部により被覆性のよい膜を形成することができる。
【００１２】
また、本発明において、下地絶縁膜が絶縁性水素バリア膜からなることが好ましい。さらに、本発明において、下地絶縁膜の下に、絶縁性水素バリア膜をさらに備えていることが好ましい。このように、容量素子の下方に、水素バリア膜を設けることにより、基板方向から容量素子への水素侵入を防ぐことができる。従って、水素侵入による、メモリの特性劣化を抑制することができる。
【００１３】
また、下地絶縁膜が第１の絶縁性水素バリア膜であり、下地絶縁膜の下に第２の絶縁性水素バリア膜を備えた場合、ＣＭＰ法により、第２の絶縁性水素バリア膜に発生したスクラッチなどを、第１の絶縁性水素バリア膜によって覆うことにより、該スクラッチなどからの水素の侵入を防止することができる。また、下地絶縁膜である第１の絶縁性水素バリア膜に形成された第１の凹部に、導電層を形成することにより、第２の絶縁性水素バリア膜に発生したスクラッチなどを覆うことができ、該スクラッチなどからの水素の侵入を防止することができる。
【００１４】
さらに、本発明において、導電層が、導電性水素バリア膜、導電性酸素バリア膜、及び電極膜のうち少なくとも１つからなることが好ましい。このように、下部電極の下に導電性のバリア膜を設けることにより、基板方向から容量素子への酸素や水素の侵入を防止することができ、メモリの特性劣化を抑制することができる。また、下部電極の下に電極膜をさらに設けることにより、メモリの容量を増加することができる。
【００１５】
また、上記課題を解決するために本発明は、基板上に形成された第１の層間絶縁膜に、コンタクトプラグを形成する工程と、第１の層間絶縁膜及びコンタクトプラグの上に、導電層を形成する工程と、導電層の上部に凹部を形成する工程と、導電層及び下地絶縁膜の上に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、導電層の上面を露出する開口部を形成する工程と、開口部内に、下部電極、容量絶縁膜、及び上部電極を順に堆積し、容量素子を形成する工程とを備える。  また、上記課題を解決するために本発明は、基板上に形成された第１の層間絶縁膜に、コンタクトプラグを形成する工程と、第１の層間絶縁膜及び前記コンタクトプラグの上に、下地絶縁膜を形成する工程と、下地絶縁膜に、コンタクトプラグの上面を露出する第１の凹部を形成する工程と、下地絶縁膜の上に、第１の凹部を覆う導電層を形成する工程と、導電層及び下地絶縁膜の上に、第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に、導電層の上面を露出する開口部を形成する工程と、開口部内に、下部電極、容量絶縁膜、及び上部電極を順に堆積し、容量素子を形成する工程とを備える。
【００１６】
このように、下地絶縁膜に第１の凹部を形成することにより、下地絶縁膜の上に形成する導電層に、第１の凹部形状が転写される。これにより、導電層の上面がラウンド形状となり、屈曲部を持たない形状となる。したがって、容量開口となる開口部の底部が断面において曲線形状となるため、下部電極、容量絶縁膜、及び上部電極を段差被覆性よく、形成することができる。また、これにより、膜厚のばらつき等によるキャパシタの破壊を防ぐことができる。
【００１７】
また、本発明において、コンタクトプラグを形成する工程の前に、第１の層間絶縁膜上に、絶縁性水素バリア膜を形成する工程を含むことが好ましい。これにより、容量素子の下方からの水素侵入を抑制することができる。また、絶縁性水素バリア膜の上に下地絶縁層を形成することにより、コンタクトプラグの形成工程におけるＣＭＰ法において、絶縁性水素バリア膜に発生するスクラッチなどを覆うことができ、該スクラッチからの水素侵入を防止することができる。したがって、水素侵入による容量素子の特性劣化を抑制することができ、信頼性の高い誘電体メモリを提供することができる。
【発明の効果】
【００１８】
以上のように本発明は、絶縁膜中に形成された開口部内に形成された立体スタック型キャパシタにおいて、開口部の底部における屈曲部の角度を緩やかにすることにより、開口部内に形成する下部電極、容量絶縁膜、及び上部電極の段差被覆性を向上し、キャパシタ特性の劣化を抑制した誘電体メモリ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
【００２０】
（第１の実施形態）
本発明に係る誘電体メモリの第１の実施形態について、図３を参照しながら説明する。図３は、第１の実施形態における誘電体メモリの要部断面図である。第１の実施形態は、キャパシタを形成する開口部の底部における屈曲部が、開口内に向かって凸で、且つ凸の頂点曲線形状を有していることに特徴を持つ。
【００２１】
本実施形態における誘電体メモリは、図３に示すように、半導体基板１００に形成された素子分離層１０１と、不純物拡散層１０２とゲート電極１０３とからなるトランジスタと、半導体基板１００上に形成された第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４に形成され、一方の不純物拡散層１０２に接続する第１のコンタクトプラグ１０５と、第１のコンタクトプラグ１０５に接続するビット線とを備えている。
【００２２】
さらに、第１の層間絶縁膜１０４上に形成された例えばＳｉＮ等からなる絶縁性下部水素バリア膜１０６と、第１の層間絶縁膜１０４と絶縁性下部水素バリア膜１０６とを貫通し、他方の不純物拡散層１０２と接続する第２のコンタクトプラグ１０８が形成されている。
【００２３】
さらに、第２のコンタクトプラグ１０８の上に形成され、第１の凹部１１７を有する下地絶縁層１０７を備えている。また、下地絶縁層１０７の上に形成された導電性水素バリア膜１０９Ａと、導電性水素バリア膜１０９Ａの上に形成された導電性酸素バリア膜１０９Ｂと、導電性酸素バリア膜１０９Ｂの上に形成された貴金属系の導電膜１０９Ｃとを備え、導電膜１０９Ｃの上に基板全面に亘って形成された第２の層間絶縁膜１１０と、導電膜１０９Ｃの上面を露出するように第２の層間絶縁膜１１０に開口部１１１が形成されている（以下、導電性水素バリア膜１０９Ａ、導電性酸素バリア膜１０９Ｂ、及び導電膜１０９Ｃを導電膜１０９と呼ぶ。）。
【００２４】
ここで、下地絶縁層１０７は、例えばシリコン酸化膜やシリコン窒化膜からなる。また、導電膜１０９Ｃは、導電性酸素バリア膜、又は容量素子の下部電極となる電極膜、又はそれらの積層から構成される。電極膜は、例えば、ＩｒやＩｒＯ2及びＰｔ等の貴金属系材料である。
【００２５】
なお、絶縁性水素バリア膜は、例えば窒化シリコン、酸化チタンアルミニウムからなり、導電性水素バリア膜は、例えば窒化チタンアルミニウムからなる。
【００２６】
なお、導電性酸素バリア膜は、例えばイリジウムを含む膜からなる。
【００２７】
さらに、開口部１１１の底部及び壁面に形成された下部電極１１２と、下部電極１１２の上に形成された強誘電体からなる容量絶縁膜１１３と、容量絶縁膜１１３の上に形成された上部電極１１４とにより、容量素子が形成されている。
【００２８】
ここで、開口部１１１は、下地絶縁膜１０７に形成された第１の凹部１１７の形状が転写された導電膜１０９を底部としており、底部の角部が曲線の凸形状又は断面形状においてテーパー形状を有することを特徴としている。
【００２９】
なお、凹部とは、円柱状のホールを意味し、テーパーとは、下方に向けて円錐状に円柱の直径が次第に減少している構成のことを言う。つまり、凹型底部にテーパーを有する開口部１１１は、開口部１１１の上部の大半は円柱形状であり、開口部１１１の底部において、円錐形状を有している構造である。
【００３０】
なお、本実施形態において、開口部１１１は溝型形状でも良い。この場合、凹部底部がテーパーを有するとは、溝型形状の断面の底部付近において、底に近づくにつれて溝の幅が次第に減少する構造のことを示す。
【００３１】
以上のように、開口部１１１の底部が断面テーパー形状であるため、第２の層間絶縁膜１１０に形成した凹部底部に存在する角が９０度以上である。つまり、図４に示すように、開口部の断面構造において、４つの角がある場合、２つの角は開口部１１１の側壁側であり、残りの２つの角は開口部１１１の底面側に存在する。例えば、これら４つの角、つまり底部の屈曲部の角度が９０度以上で１８０度に近いと、開口部１１１内に下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を被覆性良く形成することができる。
【００３２】
続いて、第１の実施形態における誘電体メモリの製造方法について、図３及び図５を参照しながら説明する。図５は、第１の実施形態における誘電体メモリの製造方法の一部工程断面図である。但し、図３と同一構成要素は、同符号を付して詳細な説明を省略する。
【００３３】
まず、図３に示すように、トランジスタが形成された半導体基板１００上に、ＣＶＤ法により、膜厚５００ｎｍ程度の例えば酸化シリコンからなる第１の層間絶縁膜１０４を形成する。続いて、第１の層間絶縁膜１０４の上に、スパッタ法により、膜厚２０〜１５０ｎｍ程度の例えば酸化チタンアルミニウムからなる絶縁性下部水素バリア膜１０６を形成する。次に、絶縁性下部水素バリア膜１０６と第１の層間絶縁膜１０４とを貫通し、ポリシリコンやタングステンからなるコンタクトプラグ１０８を形成する。続いて、コンタクトプラグ１０８を覆うように、絶縁性下部水素バリア膜１０６上に、例えば酸化シリコンからなる下地絶縁膜１０７を形成する。
【００３４】
このように、絶縁性下部水素バリア膜１０６の上に、下地絶縁膜１０７を設けることにより、コンタクトプラグ形成におけるＣＭＰにより絶縁性下部水素バリア膜１０６の表面に発生したスクラッチなどを覆う構成となる。したがって、該スクラッチから水素が侵入する事態を防止することができる。
【００３５】
なお、本実施形態において、絶縁性下部水素バリア膜１０６は、窒化シリコン、酸化チタンアルミニウムのうち少なくとも１つを含む。
【００３６】
続いて、図５を用いて、底部に曲線状の上に凸なテーパー形状を有する開口部１１１の形成方法について説明する。
【００３７】
まず、図５（ａ）に示す下地絶縁膜１０７に対し、図５（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、コンタクトプラグ１０８の上面を露出する第１の凹部１１７を形成する。ここで、第１の凹部１１７の開口幅は、第２のコンタクトプラグ１０８の直径よりも大きくなるように形成する。
【００３８】
次に、図５（ｃ）に示すように、第１の凹部１１７を覆うように基板全面に亘って、スパッタ法により、下から順に、ＴｉＡｌＮからなる導電性水素バリア膜１０９Ａ、Ｉｒからなる第１の導電性酸素バリア膜１０９Ｂ、ＩｒＯｘからなる第２の導電性酸素バリア膜１０９Ｃを堆積する。これにより、導電性水素バリア膜１０９Ａ、第１の導電性酸素バリア膜１０９Ｂ及び第２の導電性酸素バリア膜１０９Ｃからなる積層構造の導電性バリア膜１０９が形成される。このとき、下地絶縁膜１０７には第１の凹部１１７が形成されているため、第１の凹部１１７における導電性バリア膜１０９に段差が形成される。これにより、第１の凹部１１７の角部の上方において、導電性バリア膜１０９は緩やかな曲線形状の表面を持つこととなる。
【００３９】
次に、図５（ｄ）に示すように、第１の凹部１１７の上部を覆うレジストパターン１１８を形成する。続いて、このレジストパターン１１８をマスクとして、ドライエッチング法により、導電性バリア膜１０９をエッチングする。これにより、図５（ｅ）に示すように、第１の凹部１１７を埋め込み、上面に第２の凹部１１７'を有する導電性バリア膜１０９を得る。この導電性バリア膜１０９の上面は、平坦ではなく、中心が窪み、臼形状をしている。また、導電性バリア膜１０９の上面の端部は、丸みを帯びており、曲線状の上に凸となる。つまり、緩やかな丸みを有するテーパーが導電性バリア膜１０９の上面に形成される。
【００４０】
続いて、図５（ｆ）に示すように、半導体基板１００全体を覆うように、例えば酸化シリコンからなる第２の層間絶縁膜１１０を膜厚６００ｎｍ〜１０００ｎｍ程度堆積する。次に、ドライエッチング法により、第２の層間絶縁膜１１０に、導電性バリア膜１０９の上面を露出させる開口部１１１を形成する。これにより、第２の層間絶縁膜１１０に、底部が緩やかなテーパーを有する開口部１１１を得ることが出来る。つまり、開口部１１１の底は、臼（すり鉢）形状をしており、底部中心が窪んだ形状をしている。
【００４１】
次に、図５（ｇ）に示すように、開口部１１１の底部及び側面に沿うようにＰｔまたはＩｒＯ2からなる膜厚１０ｎｍ〜５０ｎｍ程度の下部電極１１２を形成する。続いて、下部電極１１２の上に、例えばＳＢＴからなる強誘電体膜を膜厚４０ｎｍ〜６０ｎｍ程度堆積し、容量絶縁膜１１３を形成する。続いて、容量絶縁膜１１３の上に、ＰｔまたはＩｒＯ2からなる膜厚５０ｎｍ〜１００ｎｍ程度の上部電極１１４を形成する。このように、下部電極１１２、容量絶縁膜１１３、及び上部電極１１４からなる容量素子が形成される。
【００４２】
ここで、容量絶縁膜１１３は、ＳＢＴ、ＰＺＴ、ＢＬＴのうちいずれか１つからなる。
【００４３】
以上説明したように、本実施形態によれば、第１の層間絶縁膜１０４上に形成した下地絶縁膜１０７が第１の凹部１１７を有することにより、第２の層間絶縁膜１１０に形成された容量形成用の開口部１１１の底部の屈曲部が、緩やかな曲線形状となる。これにより、開口部１１１内に形成する下部電極１１２、容量絶縁膜１１３、上部電極１１４の段差被覆性を向上することができる。従って、キャパシタのばらつきを抑制し、断線を防止すると共に、キャパシタ特性の劣化を抑制することができる。
【００４４】
ここで、以下に本実施形態の第１の凹部１１７の形成における条件について、図６を参照しながら説明する。図６は、下地絶縁膜１０７に形成する第１の凹部１１７の最適なサイズを説明するための図である。
【００４５】
図６において、下地絶縁膜１０７の上面に形成された導電性バリア膜１０９の膜厚をａとし、第１の凹部１１７の底部に形成された導電性バリア膜１０９の膜厚をｂとする。さらに、第１の凹部１１７の壁面に形成された導電性バリア膜１０９の膜厚をｃとする。また、下地絶縁膜１０７に形成した凹部１１７の開口幅をｄとし、深さをｈとする。
【００４６】
まず、深さｈについて検討する。例えば、図６（ａ）又は（ｂ）に示すように、第１の凹部１１７の深さｈが導電性バリア膜１０９の膜厚ｂ以上である場合、第１の凹部１１７の底部に形成される導電性バリア膜１０９は、屈曲部の角度が約８５〜９０°となる。従って、図６（ｃ）に示すように、第１の凹部１１７の深さｈは、導電性バリア膜１０９の膜厚ｂ以下（ｈ≦ｂ）であることが必要である。
【００４７】
次に、開口幅ｄについて検討する。例えば、図６（ｄ）に示すように、第１の凹部１１７の開口幅ｄが導電性バリア膜１０９の壁面の膜厚ｃの２倍以下である場合（ｄ≦２ｃ）、第１の凹部１１７内に平坦な領域が形成されない。そのため、導電性バリア膜１０９の中心が錐形状になり、その上に形成する膜は段差被覆性が悪くなる。従って、第１の凹部１１７の開口幅ｄは、導電性バリア膜１０９の膜厚ｃの２倍より大きい（ｄ＞２ｃ）ことが必要である。
【００４８】
続いて、第１の凹部１１７のアスペクト比（ｈ／ｄ）について検討する。導電性バリア膜１０９はスパッタ法によって形成されるが、スパッタ法の特性として、図６（ａ）に示すように、第１の凹部１１７のアスペクト比が０．５以上の場合、第１の凹部１１７上部での膜厚ａよりも第１の凹部１１７内の膜厚ｂの方が小さくなる（ａ≫ｂ）。従って、第１の凹部１１７のアスペクト比が０．５以上であると、曲線状の上に凸のテーパーを有する導電性バリア膜１０９を得ることはできない。
【００４９】
第１の凹部１１７上に所望の形状の導電性バリア膜１０９を形成するためには、カバレッジの良い膜を形成する必要がある。つまり、第１の凹部１１７内の膜厚ｂと下地絶縁膜１０７の上面の膜厚ａとが等しくなる必要がある。そのため、スパッタ法によって、第１の凹部１１７にカバレッジの良い膜を形成するためには、第１の凹部１１７のアスペクト比が、０．５より小さいことが好ましい。
【００５０】
以上検討した結果、図６（ｃ）に示すように、第１の凹部１１７の各値が、ａ＝ｂ＝ｃ、ｄ＞２ｃ、且つアスペクト比が０．５より非常に小さい場合、より好ましい導電性バリア膜１０９の形状を得ることが出来る。この場合、第１の凹部１１７における導電性バリア膜１０９には、第２の凹部１１７'が形成される。つまり、導電性バリア膜１０９の上面における中央部に平坦な領域を有し、端部が曲線状の山形となる。
【００５１】
また、上述した第１の凹部１１７の大きさに加えて、第１の凹部１１７の上方に形成する開口部１１１の開口径について説明する。開口部１１１の開口径は、第１の凹部１１７の開口幅ｄよりも小さすぎてはいけない。なぜならば、開口部１１１の底面が、導電性バリア膜１０９の上面における中心付近に形成された平坦領域のみとなると、従来例と同形状となり、段差被覆性を改善することができない。従って、開口部１１１の開口径は、導電性バリア膜１０９における第２の凹部１１７'の端部を露出し、導電性バリア膜１０９を完全に露出しない程度の大きさが必要である。
【００５２】
（第２の実施形態）
本発明に係る誘電体メモリの第２の実施形態について、図面を参照しながら説明する。但し、第１の実施形態と同一内容については、詳細な説明を省略する。また、図３と同一構成要素は、同符号を付して説明を省略する。
【００５３】
図７は、第２の実施形態における誘電体メモリの要部断面図である。第２の実施形態は、下地絶縁膜１０７に形成された第１の凹部１１７内の角部が曲線であることに特徴を持つ。
【００５４】
第２の実施形態に係る誘電体メモリは、図７に示すように、湾曲した底部を有する第１の凹部１１７の下地絶縁膜１０７の上に形成された導電性バリア膜１０９と、導電性バリア膜１０９の上に基板全面に亘って形成された第２の層間絶縁膜１１０と、導電性バリア膜１０９の上面を露出するように第２の層間絶縁膜１１０に開口部１１１が形成されている。さらに、開口部１１１の底部及び壁面に形成された下部電極１１２と、下部電極１１２の上に形成された強誘電体からなる容量絶縁膜１１３と、容量絶縁膜１１３の上に形成された上部電極１１４とにより、容量素子が形成されている。
【００５５】
ここで、開口部１１１は、底部が湾曲した構成を特徴としている。このように、開口部１１１の底部の角部が直角ではなく、曲面を有しているため、開口部１１１内に形成する下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を段差被覆性良く堆積することができる。従って、被覆の悪い成膜によるキャパシタ特性の劣化を防止することができる。
【００５６】
続いて、本実施形態における誘電体メモリの製造方法について、図面を参照しながら説明する。但し、第１の実施形態及び図５と同一内容については詳細な説明を省略する。
【００５７】
図８は、第２の実施形態における誘電体メモリの製造方法を示す工程断面図である。
【００５８】
まず、図８（ｂ）に示すように、半導体基板１００上の下地絶縁膜１０７上に、第２のコンタクトプラグ１０８の上方を開口するレジストパターン１１８を形成する。次に、図８（ｃ）に示すように、レジストパターン１１８をマスクとして、ウエットエッチング法又はドライエッチング法により、下地絶縁膜１０７を等方エッチングする。これにより、レジストパターン１１８に覆われていない下地絶縁膜１０７の表面がエッチングされ、図８（ｄ）に示すように、内部に曲面を持つ第１の凹部１１７を形成する。言い換えれば、曲線形状で角部のない凹部を下地絶縁膜１０７の上部に形成することができる。その後、レジストパターン１１８を除去する。
【００５９】
次に、図８（ｅ）に示すように、第１の凹部１１７を有する下地絶縁膜１０７上に、スパッタ法により、導電性バリア膜１０９を堆積する。次に、図８（ｆ）に示すように、第１の凹部１１７の上方を覆うレジストパターン１１９をマスクとしてエッチングを行う。これにより、図８（ｇ）に示すように、上面に曲面の第２の凹部１１７'を有する導電性バリア膜１０９を形成する。このとき、導電性バリア膜１０９の形状は、下地絶縁膜１０７と同様な形状が転写されるため、内壁が曲線形状を有する第２の凹部１１７'が形成される。
【００６０】
続いて、図８（ｈ）〜（ｉ）に示すように、図５（ｆ）〜（ｇ）と同じ方法により、第２の層間絶縁膜１１０、下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を形成し、容量素子を形成することができる。
【００６１】
なお、本実施形態において、下地絶縁膜１０７に第１の凹部１１７を形成する場合について説明したが、これに限らない。例えば、図９に示すように、下地絶縁膜１０７の上に形成した導電性バリア膜１０９に等方的エッチングを施すことにより、導電性バリア膜１０９に直接第１の凹部１１７を形成してもよい。このような場合、第１の凹部１１７を有する導電性バリア膜１０９の上方に形成した開口部１１１の底部も曲面を有するため、上述と同じように、段差被覆性の良い膜を開口部１１１内に形成することができ、同様の効果を得ることができる。
【００６２】
（第３の実施形態）
本発明の第３の実施形態に係る誘電体メモリについて、図面を参照しながら説明する。但し、第１の実施形態及び図３と同一内容は、詳細な説明を省略する。図１０は、第３の実施形態における誘電体メモリの要部断面図である。第３の実施形態は、下地絶縁膜１０７に形成された第１の凹部１１７の側壁がテーパー形状であることに特徴を持つ。つまり、第１の凹部１１７の内壁が外側に傾いている構成である。
【００６３】
本実施形態に係る誘電体メモリは、図１０に示すように、下地絶縁膜１０７の上部に形成され、断面形状において、テーパー形状の側壁を有する第１の凹部１１７と、第１の凹部１１７上に形成された導電性バリア膜１０９と、導電性バリア膜１０９の上に基板全面に亘って形成された第２の層間絶縁膜１１０と、導電性バリア膜１０９の上面を露出するように第２の層間絶縁膜１１０に開口部１１１が形成されている。さらに、開口部１１１の底部及び壁面に形成された下部電極１１２と、下部電極１１２の上に形成された強誘電体からなる容量絶縁膜１１３と、容量絶縁膜１１３の上に形成された上部電極１１４とにより、容量素子が形成されている。
【００６４】
ここで、開口部１１１は、底部の角部がテーパーとなっている。このように、開口部１１１の底部の角部が直角ではなく、図１０に示すように、断面において、テーパー形状を有しているため、開口部１１１内に形成する下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を段差被覆性良く堆積することができる。従って、被覆の悪い成膜によるキャパシタ特性の劣化を防止することができる。
【００６５】
次に、本実施形態に係る誘電体メモリの製造方法について、図１１を参照しながら説明する。但し、第１の実施形態及び図５と同一内容については詳細な説明を省略する。図１１は、第３の実施形態における誘電体メモリの製造方法を示す工程断面図である。
【００６６】
まず、図１１（ａ）に示すように、半導体基板１００上の下地絶縁膜１０７上に、側壁デポジション効果を利用したドライエッチング技術を用いて、下地絶縁膜１０７の表面をエッチングする。これにより、図１１（ｂ）に示すように、下地絶縁膜１０７の上部に、断面においてテーパー形状の側面を持つ第１の凹部１１７を形成する。次に、図１１（ｃ）に示すように、第１の凹部１１７を有する下地絶縁膜１０７上に、スパッタ法により、導電性バリア膜１０９を堆積する。次に、図１１（ｄ）に示すように、第１の凹部１１７の上方を覆うレジストパターン１１８をマスクとしてエッチングを行う。これにより、図１１（ｅ）に示すように、上部に凹部１１７'を有する導電性バリア膜１０９を形成する。このとき、導電性バリア膜１０９の形状は、下地絶縁膜１０７と同様な形状が転写されるため、上部に断面でテーパー形状の第２の凹部１１７'が形成される。
【００６７】
続いて、図１１（ｆ）〜（ｇ）に示すように、図５（ｆ）〜（ｇ）と同じ方法により、第２の層間絶縁膜１１０、下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を形成し、容量素子を形成することができる。
【００６８】
このように、容量素子を形成する開口部１１１の底部が、テーパー形状を有する第２の凹部１１７'から構成されているため、各膜を段差被覆性良く、形成することができる。従って、膜厚のばらつきなどによって生じる断線や、キャパシタの破壊などを防止することができる。
【００６９】
なお、側壁デポジション効果とは、ドライエッチングに関する一般的な現象である。有機系ホトレジストを用いたドライエッチングを行うときに有機系ホトレジストがエッチングされてポリマーが形成される。その際ドライエッチングにより形成されたポリマーは開口した部分の側壁に付着する。すると、その側壁に堆積したポリマーがマスクとなり、ドライエッチングを進行するに従い断面形状がテーパー形状になる。
【００７０】
なお、本実施形態において、導電性バリア膜１０９に直接テーパー形状を有する第２の凹部１１７'を形成してもよく、上述と同様の効果を得ることが出来る。このような場合、導電性バリア膜１０９に対して、上述した側壁デポジション効果を利用したドライエッチング技術を用いることにより、第２の凹部１１７'を形成することができる。
【００７１】
本実施形態において、下地絶縁膜１０７若しくは導電性バリア膜１０９の上部にテーパーを有する第１の凹部１１７、第２の凹部１１７'を設けることにより、開口部１１１の底部の角部が８５〜９０度の場合よりも、開口部１１１の底部での表面積を拡大することができる。そのため、本発明を用いれば、容量絶縁膜１１３の形成面積が増大し、容量素子の容量を増やすことができる。
【００７２】
（第４の実施形態）
本発明に係る第４の実施形態について、図面を参照しながら説明する。本実施形態は、第１の実施形態の変形例である。但し、第１の実施形態及び図５と同一内容は、詳細な説明を省略する。
【００７３】
第４の実施形態は、第１から第３の実施形態と異なり、下地絶縁膜１０７を第２の絶縁性下部水素バリア膜とし、該絶縁性下部水素バリア膜１０７の上部に第１の凹部１１７を有することに特徴を持つ。
【００７４】
本実施形態に係る誘電体メモリは、図１２に示すように、第１の絶縁性下部水素バリア膜１０６の上に形成された第２の絶縁性下部水素バリア膜１０７と、第２の絶縁性下部水素バリア膜１０７の上部に形成された第１の凹部１１７と、第１の凹部１１７上に形成された導電性バリア膜１０９と、導電性バリア膜１０９の上に基板全面に亘って形成された第２の層間絶縁膜１１０と、導電性バリア膜１０９の上面を露出するように第２の層間絶縁膜１１０に開口部１１１が形成されている。さらに、開口部１１１の底部及び壁面に形成された下部電極１１２と、下部電極１１２の上に形成された強誘電体からなる容量絶縁膜１１３と、容量絶縁膜１１３の上に形成された上部電極１１４とにより、容量素子が形成されている。さらに、容量素子は第３の層間絶縁膜１１５によって覆われており、第３の層間絶縁膜１１５の上には、上部水素バリア膜１１６を備えている。
【００７５】
ここで、開口部１１１における底部の角部は、上方に凸となる曲面となっている。このように、開口部１１１の底部の角部が直角ではなく、図１２に示すように、曲面状を有し、湾曲しているため、開口部１１１内に形成する下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を段差被覆性良く堆積することができる。従って、被覆の悪い成膜によるキャパシタ特性の劣化を防止することができる。
【００７６】
また、第１の絶縁性下部水素バリア膜１０６と上部水素バリア膜１１６とを備えることにより、容量絶縁膜１１３に強誘電体膜（例えば、ＳＢＴ、ＢＬＴ、又はＰＺＴ等）を使用する場合、強誘電体の焼結時に、高温酸素雰囲気から周辺回路のトランジスタやタングステンプラグ等を保護することができる。さらに、後工程の成膜プロセス中に発生する水素によって、強誘電体材料に含まれる酸素が還元し、強誘電体特性が劣化する現象から保護することができる。
【００７７】
なお、本実施形態において、第２の絶縁性下部水素バリア膜１０７は、第１の実施形態において挙げた絶縁性下部水素バリア膜１０６と同一の材料からなる。
【００７８】
以下に、第４の実施形態に係る誘電体メモリの製造方法について、図１３を参照しながら説明する。図１３は、第４の実施形態に係る製造方法を示す工程断面図である。但し、図５と同一内容は、詳細な説明を省略する。
【００７９】
まず、図１３（ａ）に示すように、第１の層間絶縁膜１０４と第１の絶縁性下部水素バリア膜１０６とを貫通し、半導体基板１００に接続する第２のコンタクトプラグ１０８を形成する。その後、図１３（ｂ）に示すように、第２のコンタクトプラグ１０８を被覆するように第１の絶縁性下部水素バリア膜１０６の上に、例えば窒化シリコンよりなる第２の絶縁性下部水素バリア膜１０７を膜厚５０ｎｍ〜１００ｎｍ程度堆積する。次に、図１３（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、第２の絶縁性下部水素バリア膜１０７上に、第２のコンタクトプラグ１０８の上方を開口するレジストパターン１１８を形成する。続いて、図１３（ｄ）に示すように、ドライエッチング法により、レジストパターン１１８をマスクとして、第２の絶縁性下部水素バリア膜１０７をエッチングし、第２のコンタクトプラグ１０８の上面を露出する第１の凹部１１７を形成する。
【００８０】
次に、図１３（ｅ）に示すように、第１の凹部１１７内、及び第２の絶縁性下部水素バリア膜１０７上に、膜厚１５０ｎｍ〜２００ｎｍ程度の導電性バリア膜１０９を堆積する。さらに、導電性水素バリア膜１０９上に、第２のコンタクトプラグ１０８の上方を覆うレジストパターン１１９を形成する。次に、図１３（ｆ）に示すように、レジストパターン１１９をマスクとして、導電性バリア膜１０９をエッチングする。その後、図５（ｆ）〜図５（ｇ）と同様の方法により、容量素子を得ることができる。
【００８１】
以上の工程により、第２のコンタクトプラグ１０８の形成時に行うＣＭＰ(化学的機械研磨)により、第１の絶縁性下部水素バリア膜１０６の表面に発生するスクラッチなどを第２の絶縁性下部水素バリア膜１０７及び導電性バリア膜１０９とによって覆うことができる。従って、第１の絶縁性下部水素バリア膜１０６中のスクラッチなどが原因となる容量素子の水素劣化を防ぐことができる。
【００８２】
また、本実施形態の構造によれば、絶縁性下部水素バリア膜１０６、１０７と、導電性バリア膜１０９との接触面積が大きくなることから、外部からの水素侵入をより効果的に防止することができる。
【００８３】
ここで、第２の絶縁性下部水素バリア膜１０７にドライエッチングにて選択性のある異種の材料を用いれば、ドライエッチングによって第１の絶縁性下部水素バリアと第２の絶縁性下部水素バリアの界面にてエッチングをストップすることができるため、より形状の良い第１の凹部１１７を第２の絶縁性下部水素バリア膜１０７に形成することができる。
【００８４】
なお、上述した各実施形態における各図面において、下部電極１１２は、開口部１１１中の側壁にのみ形成されているが、これに限らず、さらに開口部１１１の底面に形成されていても良い。
【００８５】
（第５の実施形態）
本発明に係る誘電体メモリの第５の実施形態について、図１４を参照しながら説明する。但し、第１の実施形態と同一内容については、詳細な説明を省略する。また、図３と同一構成要素は、同符号を付して説明を省略する。
【００８６】
図１４は、第５の実施形態における誘電体メモリの要部断面図である。第５の実施形態は、絶縁性下部水素バリア膜１０６の上に形成された導電性バリア膜１０９の上部に凹部１２１を有し、凹部１２１内の底部が曲線であることに特徴を持つ。つまり、導電性バリア膜１０９は、臼形状をしていることに特徴を持つ。
【００８７】
本実施形態に係る誘電体メモリは、図１４に示すように、湾曲した底部を有する凹部１２１が形成された導電性バリア膜１０９と、導電性バリア膜１０９の上に基板全面に亘って形成された第２の層間絶縁膜１１０と、導電性バリア膜１０９の上面を露出するように第２の層間絶縁膜１１０に開口部１１１が形成されている。
【００８８】
さらに、開口部１１１の底部及び壁面に形成された下部電極１１２と、下部電極１１２の上に形成された強誘電体からなる容量絶縁膜１１３と、容量絶縁膜１１３の上に形成された上部電極１１４とにより、容量素子が形成されている。
【００８９】
ここで、上記容量素子が形成される開口部１１１の底面は、その断面において湾曲した形状を特徴としている。このように、開口部１１１の底部がなめらかな曲面を有しているため、開口部１１１内に形成する下部電極１１２、容量絶縁膜１１３、及び上部電極１１４を段差被覆性良く堆積することができる。従って、キャパシタ特性の劣化を防止することができる。
【００９０】
さらに、他の実施形態と比較して本実施形態では、導電性バリア膜１０９が平坦な下地層（絶縁性下部水素バリア膜１０６）上に形成されているため、良好な結晶性をもつ。従って、導電性バリア膜１０９自体の結晶性低下によるキャパシタ特性の劣化を防止することができる。
【００９１】
続いて、本実施形態における誘電体メモリの製造方法について、図１５を参照しながら説明する。但し、第１の実施形態及び図５と同一内容については詳細な説明を省略する。
【００９２】
図１５は、第５の実施形態における誘電体メモリの製造方法を示す工程断面図である。
【００９３】
まず、図１５（ｂ）に示すように、絶縁性下部水素バリア膜１０６とコンタクトプラグ１０８の上に、スパッタ法、リソグラフィ法及びドライエッチング法により、コンタクトプラグ１０８に接続する導電性水素バリア膜１０９を形成する。
【００９４】
次に、図１５（ｃ）に示すように、導電性水素バリア膜１０９上に、導電性水素バリア膜１０９に凹部１２１を形成するようなレジストパターン１２０を形成する。続いて、レジストパターン１２０をマスクとして、ウエットエッチング法又はドライエッチング法により、導電性水素バリア膜１０９を等方エッチングする。これにより、図１５（ｄ）に示すように、導電性水素バリア膜１０９の上部に、凹部１２１が形成される。つまり、臼形状の導電性水素バリア膜１０９が得られる。ここで、凹部１２１の内部は、屈曲部（角部）を有しておらず、曲面を有する。
【００９５】
続いて、図１５（ｅ）及び（ｆ）に示すように、図５（ｆ）〜（ｇ）と同じ方法により、容量素子を形成する。
【００９６】
なお、本実施形態において、図１５（ｂ）にて示したコンタクトプラグ１０８に接続する導電性水素バリア膜１０９を形成する方法に替えて以下の方法でもよい。
【００９７】
第１の変形例として、導電性水素バリア膜用の材料を堆積後、コンタクトプラグの上方を開口したマスクパターンを用いて、該材料をエッチングする。これにより、コンタクトプラグの上方の該材料に凹部を形成する。その後、リソグラフィ法及びドライエッチング法によりパターニングし、各コンタクトプラグに接続する導電性水素バリア膜１０９を形成する。
【００９８】
第２の変形例として、図１５（ｂ）の後、導電性バリア膜１０９を覆う第２の層間絶縁膜１１０を堆積し、導電性バリア膜の上面を露出する開口部１１１を形成する。その後、スパッタ法により、開口部１１１内に露出する導電性バリア膜１０９の上面の一部を除去し、凹部１２１を形成する。
【００９９】
上述したように、本発明によれば、容量素子を構成する各膜を段差被覆性良く形成することができるため、電界の増加や、キャパシタの破壊を抑制し、信頼性の高い誘電体メモリを得ることができる。さらに、絶縁性下部水素バリア膜上に、下地絶縁膜を設けるため、容量素子の下部電極の剥離や、該絶縁性下部水素バリア膜に生じるスクラッチやクラッチなどからの水素侵入を防止することができる。
【０１００】
また、本発明によれば、開口部の底における凹部が丸形状やテーパー形状であるため、コンタクトプラグのシームによる導電性バリア膜又は下部電極のへこみを低減することができ、シームによる誘電体への影響を抑制することができる。
【０１０１】
また、本発明によれば、従来後工程での加熱プロセスによって、積層構造である導電性バリア膜において発生していた積層界面の剥離を防ぐことができる。そのため、強誘電体焼結時の高温酸素雰囲気による周辺回路のトランジスタやタングステンプラグ等の酸化を防ぎ、それによる機能の劣化や、後工程中に発生する水素による強誘電体特性の劣化を抑制することができる。
【産業上の利用可能性】
【０１０２】
本発明に係る誘電体メモリ及びその製造方法は、立体スタック型キャパシタ構造を有する誘電体メモリに有用である。
【図面の簡単な説明】
【０１０３】
【図１】従来の誘電体メモリにおけるキャパシタの要部断面図
【図２】従来の誘電体メモリにおけるキャパシタの要部断面図
【図３】本発明の第１の実施形態に係る誘電体メモリの要部断面図
【図４】開口部における底部の形状を説明する要部断面図
【図５】本発明の第１の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【図６】本発明における凹部の大きさを説明する要部断面図
【図７】本発明の第２の実施形態に係る誘電体メモリの要部断面図
【図８】本発明の第２の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【図９】本発明の第２の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【図１０】本発明の第３の実施形態に係る誘電体メモリの要部断面図
【図１１】本発明の第３の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【図１２】本発明の第４の実施形態に係る誘電体メモリの要部断面図
【図１３】本発明の第４の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【図１４】本発明の第５の実施形態に係る誘電体メモリの要部断面図
【図１５】本発明の第５の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【符号の説明】
【０１０４】
１０４  第１の層間絶縁膜
１０５  第１のコンタクトプラグ
１０６  絶縁性下部水素バリア膜（第１の絶縁性下部水素バリア膜）
１０７  下地絶縁膜（第２の絶縁性下部水素バリア膜）
１０８  第２のコンタクトプラグ
１０９  導電性バリア膜
１１０  第２の層間絶縁膜
１１１  開口部
１１２  下部電極
１１３  容量絶縁膜
１１４  上部電極
１１５  第３の層間絶縁膜
１１６  上部水素バリア膜
１１７    第１の凹部
１１７’  第２の凹部
１１８、１１９、１２０  レジストパターン
１２１  凹部
【図２】
2006190979.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１】
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