(57)【要約】【課題】  ＳＯＩ基板において、エクステンション部等の活性領域における寄生抵抗を減少させて急峻な不純物プロファイルを得る。【解決手段】  ソース３２ａを形成する領域及びドレイン３２ｂを形成する領域と、エクステンション部３２ｃ、３２ｄを形成する領域とをアモルファス化した後に再結晶化し、不純物を、固溶限界を超えて熱拡散を抑制して活性化させる。このようにすると、不純物が固溶限界を超えて活性化するので、エクステンション部３２ｃ、３２ｄ等の活性領域における寄生抵抗が減少する。また、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。【選択図】  図１
2006261232.tif 000002
【特許請求の範囲】
【請求項１】
エクステンション部を備えたトランジスタを有する半導体装置の製造方法において、
ソースを形成する領域及びドレインを形成する領域と、前記ソース及び前記ドレインのエクステンション部を形成する領域とをアモルファス化した後に再結晶化し、不純物を、固溶限界を超えて熱拡散を抑制して活性化させることを特徴とする半導体装置の製造方法。
【請求項２】
前記トランジスタのゲートの下のチャネルを残してアモルファス化することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記トランジスタの前記ソースを形成する領域及び前記ドレインを形成する領域の下のＢＯＸ界面上を残してアモルファス化することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記ソース及び前記ドレインの前記エクステンション部を形成する領域は、ＳＯＩ基板平面と平行方向に再結晶化することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記トランジスタは、完全空乏型トランジスタであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、エクステンション部を備えたトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、携帯電話等に搭載されるＬＳＩ(Large Scale Integration)では、より小さい面積でより多くのデバイスを搭載するため、デバイスの微細化が進んで様々な微細技術が存在している。
【０００３】
例えば、各デバイスを電気的に絶縁するために有効な半導体基板として、ＳＯＩ(Silicon On Insulator)基板が注目され、ＳＯＩ基板に対する微細技術が注目されている。また、デバイスの微細化が進んだことによってもたらされる短チャネル効果を十分に抑制する完全空乏型のデバイス構造が、注目されている。
【０００４】
なお、半導体基板に対し、Ｇｅ+をイオン注入して非晶質化し、Ｐ型不純物のＢ+をイオン注入し、高温でレーザーアニール法によってＰ型不純物を活性化する技術が存在している（例えば、特許文献１）。
【特許文献１】特開２００２−３２９８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、この完全空乏型のデバイスをＳＯＩ基板上で実現した場合、ＳＯＩ基板のＳｉ層の膜厚が約１０ｎｍ程度に薄膜化すると、エクステンション部の寄生抵抗が増加して駆動電流が減少してしまう。また、この完全空乏型のデバイスにおいて、エクステンション部等の活性領域に注入された不純物がＳＯＩ基板平面と平行方向にチャネル側に熱拡散すると、短チャネル効果を十分に抑制できなくなってしまう。
【０００６】
また、特許文献１により開示された技術では、半導体基板の中でもＳＯＩ基板に適用した場合、レーザーアニール法によって表面ＳＯＩ層が高温となり、熱伝導率の小さなＳＯＩ基板のＢＯＸ(Burried Oxide)によってその熱がＳＯＩ基板の裏側に逃げられず、ＳＯＩ層に熱がこもってしまう。よって、特許文献１により開示された技術は、ＳＯＩ基板に対して適用しにくい。
【０００７】
本発明は、このような点に鑑みてなされたものであり、ＳＯＩ基板において、エクステンション部等の活性領域における寄生抵抗を減少させて急峻な不純物プロファイルを得ることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明では、上記課題を解決するために、図１に例示するように、エクステンション部３２ｃ、３２ｄを備えたトランジスタ３０を有する半導体装置の製造方法において、ソース３２ａを形成する領域及びドレイン３２ｂを形成する領域と、ソース３２ａ及びドレイン３２ｂのエクステンション部３２ｃ、３２ｄを形成する領域とをアモルファス化した後に再結晶化し、不純物を、固溶限界を超えて熱拡散を抑制して活性化させることを特徴とする半導体装置の製造方法が提供される。
【０００９】
このようにすると、不純物が固溶限界を超えて活性化するので、エクステンション部３２ｃ、３２ｄ等の活性領域における寄生抵抗が減少する。また、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。
【発明の効果】
【００１０】
本発明では、ソースを形成する領域及びドレインを形成する領域と、ソース及びドレインのエクステンション部を形成する領域とをアモルファス化した後に低温で固相において再結晶化するようにする。
【００１１】
このようにすると、不純物が固溶限界を超えて活性化するので、エクステンション部等の活性領域における寄生抵抗が減少する。よって、エクステンション部等の活性領域における駆動電流が増加する。また、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。よって、エクステンション部等の活性領域における急峻な不純物プロファイルを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面を参照して説明する。
まず、本発明の実施の形態のトランジスタについて説明する。図１は、トランジスタの要部断面模式図である。
【００１３】
トランジスタ３０は、図１に例示するように、ＢＯＸ３６を有するＳＯＩ基板上に形成され、ＢＯＸ３６上にチャネルとゲート絶縁膜３７とを介してゲート３８を有している。また、トランジスタ３０は、チャネルの側面に、エクステンション部３２ｃを介してソース３２ａを有し、エクステンション部３２ｄを介してドレイン３２ｂを有している。
【００１４】
このトランジスタ３０において、ソース３２ａからキャリアを供給してドレイン３２ｂに出力する。また、ゲート絶縁膜３７を介してゲート３８とチャネルとによってコンデンサを形成し、ゲート３８はチャネルに流れるキャリアを制御する。また、ＢＯＸ３６は、各トランジスタ等の素子を基板と電気的に絶縁する。また、エクステンション部３２ｃ、３２ｄは、横方向の電界強度を緩和し、ホットエレクトロン効果を抑制する。
【００１５】
次に、本発明の実施の形態で利用される低温固相エピタキシャル成長(Solid Phase Epitaxial Regrowth、ＳＰＥＲ)の経過について説明する。図２は、ＳＰＥＲの経過の例を示す図である。
【００１６】
まず、図２（Ａ）に例示するように、結晶層４０が存在する。次いで、図２（Ｂ）に例示するように、Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＫｒまたはＸｅ等の重い原子をイオン注入し、結晶層４０の所定の部分をアモルファス化し、アモルファス層５０を形成する。次いで、アモルファス層５０に所定の不純物をイオン注入する。なお、不純物をイオン注入した後、アモルファス化してもよい。次いで、図２（Ｃ）に例示するように、アモルファス層５０を長時間にわたって低温で固相において再結晶化する。
【００１７】
このようにすると、ＳＰＥＲによって不純物が固溶限界を超えて活性化するので、イオン注入された部分における寄生抵抗が減少する。よって、イオン注入された部分における駆動電流が増加する。
【００１８】
また、ＳＰＥＲによって製造工程が低温で実行され、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。よって、イオン注入された部分における急峻な不純物プロファイルを得ることができるので、短チャネル効果を抑制できる。
【００１９】
次に、トランジスタ３０のゲート３８の下のチャネルにおいて、不純物濃度の分布について説明する。図３は、不純物濃度の分布の例を示す図である。
不純物濃度の分布は、図３に例示するように、チャネルにおいて、エクステンション部と逆の導電型不純物濃度は低く、エクステンション部３２ｃ、３２ｄにおいて、不純物が固溶限界を超えて活性化して不純物濃度は高い。そして、チャネルとエクステンション部３２ｃ、３２ｄとの間において、不純物濃度の差は急峻であり、急峻な不純物プロファイルとなる。
【００２０】
このようにすると、チャネルとエクステンション部３２ｃ、３２ｄとの間において、不純物濃度の差が急峻なので、長い実効ゲート長を有するチャネルを形成できる。
次に、本発明の実施の形態のトランジスタ３０における各製造工程について説明する。図４は、第１の製造工程の例を示す図である。図５は、第２の製造工程の例を示す図である。図６は、第３の製造工程の例を示す図である。図７は、第４の製造工程の例を示す図である。図８は、第５の製造工程の例を示す図である。図９は、第６の製造工程の例を示す図である。図１０は、第７の製造工程の例を示す図である。図１１は、第８の製造工程の例を示す図である。図１２は、第９の製造工程の例を示す図である。
【００２１】
まず、図４に例示するように、ＢＯＸ３６と結晶層３２とを有するＳＯＩ基板上に、ゲート絶縁膜３７を介してゲート３８を形成する。次いで、図５に例示するように、サイドウォール３１を形成する。次いで、図６に例示するように、結晶層３２のソース３２ａ及びドレイン３２ｂを、約２０ｎｍ〜３０ｎｍの膜厚でエピタキシャル成長させる。次いで、図７に例示するように、ソース３２ａ及びドレイン３２ｂに対し、不純物をイオン注入し、高温でスパイクＲＴＡ等によって活性化する。ここで、サイドウォール３１の存在により、チャネルに対する熱拡散の影響はない。次いで、図８に例示するように、サイドウォール３１を除去する。次いで、図９に例示するように、結晶層３２にＡｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＫｒまたはＸｅ等の重い原子をイオン注入し、ソース３２ａ及びドレイン３２ｂと、エクステンション部３２ｃ、３２ｄとをアモルファス化し、アモルファス層３３を形成する。例えば、Ｇｅ+をイオン注入する場合、約４ＫｅＶ〜４０ＫｅＶの加速エネルギで約５×１０14ｃｍ-2〜２×１０15ｃｍ-2のドーズ量をイオン注入する。具体的には、結晶層３２の膜厚が約１０ｎｍである場合、Ｇｅ+を、約５ＫｅＶの加速エネルギで約１×１０15ｃｍ-2のドーズ量をイオン注入する。また、例えば、Ａｒ+をイオン注入する場合、約３ＫｅＶ〜２５ＫｅＶの加速エネルギで約５×１０14ｃｍ-2〜２×１０15ｃｍ-2のドーズ量をイオン注入する。具体的には、結晶層３２の膜厚が約１０ｎｍである場合、Ａｒ+を、約３ＫｅＶの加速エネルギで約１×１０15ｃｍ-2のドーズ量をイオン注入する。なお、この製造工程において、ゲート３８の下のチャネルと、ソース３２ａ及びドレイン３２ｂの下のＢＯＸ３６界面上の結晶層３２とを残すように、イオン注入の加速エネルギを調整する。次いで、図９に例示するように、エクステンション部３２ｃ、３２ｄに対し、不純物をイオン注入する。次いで、図１０に例示するように、約４００度〜７００度の低温で約１分間〜２時間のアニールにより、アモルファス層３３を固相において再結晶化することができる。例えば、結晶層３２の膜厚が約１０ｎｍであってＧｅ+でアモルファス化した場合、約６５０度の低温で約２分間のアニールにより、アモルファス層３３を完全に固相において再結晶化する。ここで、再結晶化の種になる部分は、図８で例示した製造工程で残したチャネル及び結晶層３２である。また、ソース３２ａ及びドレイン３２ｂはＳＯＩ基板平面と垂直方向に再結晶化し、エクステンション部３２ｃ、３２ｄはＳＯＩ基板平面と平行方向に再結晶化する。次いで、図１１に例示するように、サイドウォール３４を形成する。次いで、図１２に例示するように、ソース３２ａ、ドレイン３２ｂ及びゲートの各コンタクト部分にシリサイド層３５ａ、３５ｂ、３５ｃを形成する。
【００２２】
ここで、エクステンション部３２ｃ、３２ｄに対する不純物のイオン注入の製造工程において、ソース３２ａ及びドレイン３２ｂに対する不純物のイオン注入の製造工程を、同時に実行してもよい。また、アモルファス化する製造工程において、ソース３２ａ及びドレイン３２ｂの下のＢＯＸ３６界面上の結晶層３２を残さなくてもよい。
【００２３】
このようにすると、ＳＰＥＲによって不純物が固溶限界を超えて活性化するので、エクステンション部３２ｃ、３２ｄ等の活性領域における寄生抵抗が減少する。よって、エクステンション部３２ｃ、３２ｄ等の活性領域における駆動電流が増加する。
【００２４】
また、ＳＰＥＲによって製造工程が低温で実行され、不純物の熱拡散を抑制して活性化するので、イオン注入直後の不純物プロファイルをほとんど維持できる。よって、エクステンション部３２ｃ、３２ｄ等の活性領域における急峻な不純物プロファイルを得ることができるので、短チャネル効果を抑制できる。
【００２５】
なお、本発明の実施の形態は、ゲートがチャネルに対して一面から接するプレーナ型トランジスタだけでなく、ゲートがチャネルに対して複数面から接する３次元フィン型トランジスタに対しても適用できる。図１３は、プレーナ型トランジスタの例を示す図である。図１４は、フィン型トランジスタの例を示す図である。
【００２６】
プレーナ型トランジスタ７０は、図１３に例示するように、ＢＯＸ７３を有するＳＯＩ基板上に形成され、ソース及びドレイン等を形成する活性領域７２とチャネルを制御するゲート７１とを有する。ゲート７１の下の部分において、エクステンション部をＳＰＥＲにより成長させる。
【００２７】
フィン型トランジスタ８０は、図１４に例示するように、ＢＯＸ８３を有するＳＯＩ基板上に形成され、ソース及びドレイン等を形成する活性領域８２とチャネルを制御するゲート８１とを有する。ゲート８１によって３方向から囲われた部分において、エクステンション部をＳＰＥＲにより成長させる。
【００２８】
このようにすると、フィン型トランジスタ８０はゲート８１がチャネルに対して複数面から接するので、チャネルの制御性が高く、また、チャネルの駆動電流が増加する。また、フィン型トランジスタ８０は現在のＬＳＩの製造技術により形成できるので、新たな製造技術は不要である。
【００２９】
（付記１）  エクステンション部を備えたトランジスタを有する半導体装置の製造方法において、
ソースを形成する領域及びドレインを形成する領域と、前記ソース及び前記ドレインのエクステンション部を形成する領域とをアモルファス化した後に再結晶化し、不純物を、固溶限界を超えて熱拡散を抑制して活性化させることを特徴とする半導体装置の製造方法。
【００３０】
（付記２）  Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＫｒまたはＸｅの原子をイオン注入し、前記ソースを形成する領域及び前記ドレインを形成する領域と、前記ソース及び前記ドレインの前記エクステンション部を形成する領域とをアモルファス化することを特徴とする付記１記載の半導体装置の製造方法。
【００３１】
（付記３）  前記トランジスタのゲートの下のチャネルを残してアモルファス化することを特徴とする付記１記載の半導体装置の製造方法。
（付記４）  前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記トランジスタの前記ソースを形成する領域及び前記ドレインを形成する領域の下のＢＯＸ界面上を残してアモルファス化することを特徴とする付記１記載の半導体装置の製造方法。
【００３２】
（付記５）  前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記ソースを形成する領域及び前記ドレインを形成する領域は、ＳＯＩ基板平面と垂直方向に再結晶化することを特徴とする付記１記載の半導体装置の製造方法。
【００３３】
（付記６）  前記トランジスタがＳＯＩ基板を用いて形成される場合には、前記ソース及び前記ドレインの前記エクステンション部を形成する領域は、ＳＯＩ基板平面と平行方向に再結晶化することを特徴とする付記１記載の半導体装置の製造方法。
【００３４】
（付記７）  前記トランジスタは、完全空乏型トランジスタであることを特徴とする付記１記載の半導体装置の製造方法。
（付記８）  前記トランジスタは、プレーナ型トランジスタであることを特徴とする付記１記載の半導体装置の製造方法。
【００３５】
（付記９）  前記トランジスタは、フィン型トランジスタであることを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００３６】
【図１】トランジスタの要部断面模式図である。
【図２】ＳＰＥＲの経過の例を示す図である。
【図３】不純物濃度の分布の例を示す図である。
【図４】第１の製造工程の例を示す図である。
【図５】第２の製造工程の例を示す図である。
【図６】第３の製造工程の例を示す図である。
【図７】第４の製造工程の例を示す図である。
【図８】第５の製造工程の例を示す図である。
【図９】第６の製造工程の例を示す図である。
【図１０】第７の製造工程の例を示す図である。
【図１１】第８の製造工程の例を示す図である。
【図１２】第９の製造工程の例を示す図である。
【図１３】プレーナ型トランジスタの例を示す図である。
【図１４】フィン型トランジスタの例を示す図である。
【符号の説明】
【００３７】
３０  トランジスタ
３２ａ  ソース
３２ｂ  ドレイン
３２ｃ、３２ｄ  エクステンション部
３６  ＢＯＸ
３７  ゲート絶縁膜
３８  ゲート
【図１】
2006261232.tif 000003
【図２】
2006261232.tif 000004
【図３】
2006261232.tif 000005
【図４】
2006261232.tif 000006
【図５】
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【図６】
2006261232.tif 000008
【図７】
2006261232.tif 000009
【図８】
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【図９】
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【図１０】
2006261232.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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