(57)【要約】      （修正有）【課題】絶縁膜スペーサの除去の際にゲート上部の金属層が露出して異常酸化が発生することを防止して工程の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】フラッシュメモリ素子の製造方法は、半導体基板上にゲートラインを形成する段階と、ゲートラインを含んだ全体構造上にバッファ酸化膜および窒化膜を順次形成する段階と、全面エッチング工程で窒化膜をエッチングして絶縁膜スペーサを形成する段階と、ゲートと絶縁膜スペーサをイオン注入マスクとして半導体基板に不純物領域を形成する段階と、バッファ酸化膜を稠密にするためにアニーリング工程を行う段階と、絶縁膜スペーサを除去する段階と、自体整合コンタクト工程を行う段階とを含む。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板上にゲートラインを形成する段階と、
前記ゲートラインを含んだ全体構造上にバッファ酸化膜および窒化膜を順次形成する段階と、
全面エッチング工程で前記窒化膜をエッチングして絶縁膜スペーサを形成する段階と、
前記ゲートと前記絶縁膜スペーサをイオン注入マスクとして前記半導体基板に不純物領域を形成する段階と、
前記バッファ酸化膜を稠密にするためにアニーリング工程を行う段階と、
前記絶縁膜スペーサを除去する段階と、
自体整合コンタクト工程を行う段階とを含み、
稠密になった前記バッファ酸化膜は、前記絶縁膜スペーサの除去の際にエッチング率がより低くなって前記ゲートラインの一部が露出し酸化することを防止することを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記バッファ酸化膜を形成する前に、
前記ゲートラインをイオン注入マスクとしてイオン注入工程によって前記半導体基板に低濃度不純物領域を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記絶縁膜スペーサは、リン酸を用いたウェットエッチング工程で除去されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記ウェットエッチング工程は、前記バッファ酸化膜のエッチング率と厚さを考慮し、前記絶縁膜スペーサは完全に除去するが、前記バッファ酸化膜が残留可能な程度の時間だけ行われることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ウェットエッチング工程は５分〜２５分間行われることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記バッファ酸化膜は、前記窒化膜のエッチング後に５０Å〜１５０Åの厚さだけ残留することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、ゲートライン上部の金属層が露出して異常酸化が発生することを防止するためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ素子のメモリセルアレイはストリング構造からなるが、ストリング構造はビットラインに連結されるドレインセレクトトランジスタ、共通ソースに連結されるソースセレクトトランジスタ、ドレインセレクタトランジスタとソースセレクトランジスタとの間に直列に接続された多数のメモリセルからなる。セレクトトランジスタとメモリセルのゲートライン側壁には絶縁膜スペーサが形成される。
【０００３】
不純物のイオン注入によってソース／ドレインを形成した後には、共通ソースの上部とドレインの上部にコンタクトプラグを形成しなければならないが、コンタクトマージンを確保するためにコンタクト地域の絶縁膜スペーサを除去する。次に、自己整合式コンタクト（Self Aligned Contact：ＳＡＣ）を形成するために、バッファ酸化膜とバッファ窒化膜を順次形成した後、ソース／ドレインに注入された不純物を活性化させるためのアニール工程を行う。
【０００４】
前記において、絶縁膜スペーサは、Ｈ３ＰＯ４で約２０分間ウェットエッチングを行って除去する。ここで、絶縁膜スペーサは、製造工程の特性上、下部より上部の厚さが薄い。このため、上部の絶縁膜スペーサがまず完全に除去されながらバッファ酸化膜が露出する。バッファ酸化膜は、窒化膜からなる絶縁膜スペーサとはエッチング選択比が異なってエッチング速度が著しく低い。ところが、絶縁膜スペーサを完全に除去する間、バッファ酸化膜がエッチングされてゲートラインの上部の金属層（例えば、タングステン層）が露出する。
【０００５】
これにより、後続のＳＡＣ工程の際にバッファ酸化膜を形成する過程で金属層に異常酸化現象が発生し、金属層の浮き上がり(lifting)現象が生じて不良が発生するおそれがある。
【０００６】
図１は異常酸化現象によって発生した浮き上がり現象を示す写真である。図１に示すように、異常酸化が発生した部分で金属層が浮き上がる現象が生じてパターンが崩壊し、隣接したゲートラインと電気的に接触して不良が発生することが分かる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、ゲートラインとソース／ドレインを形成した後、コンタクト領域の絶縁膜スペーサを除去する前に、ゲートラインと絶縁膜スペーサとの間に形成されたバッファ酸化膜の膜質をアニーリング工程で稠密にすることにより、絶縁膜スペーサの除去の際にゲート上部の金属層が露出して異常酸化が発生することを防止して工程の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の実施例に係るフラッシュメモリ素子の製造方法は、半導体基板上にゲートラインを形成する段階と、ゲートラインを含んだ全体構造上にバッファ酸化膜および窒化膜を順次形成する段階と、全面エッチング工程で窒化膜をエッチングして絶縁膜スペーサを形成する段階と、ゲートと絶縁膜スペーサをイオン注入マスクとして半導体基板に不純物領域を形成する段階と、バッファ酸化膜を稠密にするためにアニーリング工程を行う段階と、絶縁膜スペーサを除去する段階と、自体整合コンタクト工程を行う段階とを含み、稠密になったバッファ酸化膜は、絶縁膜スペーサの除去の際にエッチング率がより低くなってゲートラインの一部が露出し酸化することを防止する。
【０００９】
前記において、バッファ酸化膜を形成する前に、ゲートラインをイオン注入マスクとしてイオン注入工程により半導体基板に低濃度不純物領域を形成する段階をさらに含むことができる。
【００１０】
絶縁膜スペーサは、リン酸を用いたウェットエッチング工程で除去する。この際、ウェットエッチング工程は、バッファ酸化膜のエッチング率と厚さを考慮し、絶縁膜スペーサは完全に除去するが、バッファ酸化膜が残留可能な程度の時間だけ行うことが好ましい。例えば、ウェットエッチング工程は５分〜２５分間行うことができる。
【００１１】
バッファ酸化膜は、窒化膜のエッチング後に５０Å〜１５０Åの厚さだけ残留することが好ましい。
【発明の効果】
【００１２】
本発明は、ゲートラインとソース／ドレインを形成した後、コンタクト領域の絶縁膜スペーサを除去する前に、ゲートラインと絶縁膜スペーサとの間に形成されたバッファ酸化膜の膜質をアニーリング工程で稠密にすることにより、絶縁膜スペーサの除去の際にゲート上部の金属層が露出して異常酸化が発生することを防止して工程の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。尚、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は、本願の特許請求の範囲によって理解されるべきである。
【００１４】
一方、ある膜が他の膜あるいは半導体基板の‘上’にあると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。また、図面において、各層の厚さまたは大きさは、説明の便宜および明確性のために誇張されてあ。図面上において、同一の符号は同一の要素を示す。
【００１５】
図２〜図４は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１６】
図２（ａ）に示すように、通常の工程で半導体基板２０１上にゲートライン２０８を形成する。ゲートライン２０８はメモリセルのゲートラインまたはセレクトトランジスタのゲートラインになれる。図２（ａ）ではセレクトトランジスタのゲートラインを示した。この際、ゲートライン２０８は、通常形成される絶縁膜スペーサの厚さの２倍だけ間隔を狭くして形成する。
【００１７】
一方、ゲートライン２０８は、メモリセルのゲートラインと同一にトンネル酸化膜２０２、フローティングゲート２０３、誘電体膜２０４、コントロールゲート２０５、金属層２０６、ハードマスク２０７の積層構造で形成できる。この場合、後続の工程でセレクトトランジスタのフローティングゲート２０３とコントロールゲート２０５を電気的に連結させるための追加工程が行われる。このような工程は既に広く公知になった技術なので、その詳細な説明は省略する。
【００１８】
一方、セレクトトランジスタ領域には誘電体膜を形成せず、フローティングゲート２０３とコントロールゲート２０５を電気的に連結させることもできる。これも既に公知になった技術なので、その詳細な説明は省略する。
【００１９】
ゲートライン２０８が形成された後には、イオン注入工程によりゲートライン２０８の間の半導体基板２０１に低濃度不純物領域２０９Ｌを形成する。ここで、ゲートライン２０８の形成の際に最下部層のトンネル酸化膜２０２を半導体基板２０１上に残留させ、これをイオン注入工程の際にスクリーン酸化膜として用いて、半導体基板２０１の表面にイオン注入損傷が発生することを防止することができる。
【００２０】
図２（ｂ）に示すように、ゲートライン２０８を含んだ全体構造上にシーリング窒化膜２１０、バッファ酸化膜２１１および窒化膜２１２を順次形成する。ここで、シーリング窒化膜２１０は５０Å〜１００Åの厚さにし、バッファ酸化膜２１１は１５０Å〜３００Åの厚さにし、窒化膜２１２は５００Å〜８００Åの厚さにすることができる。一方、バッファ酸化膜２１１はＬＰ−ＴＥＯＳで形成することが好ましい。
【００２１】
図３（ａ）に示すように、全面エッチング工程で窒化膜２１２、バッファ酸化膜２１１およびシーリング窒化膜２１０を順次エッチングして絶縁膜スペーサ２１２ａを形成する。この際、半導体基板２０１の上にはトンネル酸化膜２０２を所定の厚さだけ残留させ、半導体基板２０１の表面にエッチング損傷が発生することを防止する。例えば、トンネル酸化膜２０２を５０Å〜１５０Åの厚さだけ残留させる。
【００２２】
図３（ｂ）に示すように、絶縁膜スペーサ２１２ａとゲートライン２０８をイオン注入マスクとしてイオン注入工程によって半導体基板２０１に高濃度不純物領域２０９Ｈを形成する。これにより、ＬＤＤ構造を持つ接合領域２０９が形成される。ここで、ソースセレクトラインの間に形成された接合領域は接地端子に連結される共通ソースとなり、ドレインセレクトラインとの間に形成された接合領域はビットラインに連結されるドレインとなる。
【００２３】
従来では、絶縁膜スペーサ２１２ａをまず除去し、ＳＡＣ工程を行うためにバッファ酸化膜と窒化膜を蒸着した後、接合領域２０９に注入された不純物を活性化させるためのアニーリング工程を行ったが、本発明では、図４（ａ）に示すように、絶縁膜スペーサ２１２ａを除去する前にアニーリング工程を先に行う。このようなアニーリング工程は、７００℃〜１０００℃の温度範囲の窒素雰囲気中で１０分〜３０分間行う。
【００２４】
このようなアニーリング工程によって、接合領域２０９に注入された不純物が活性化され、イオン注入損傷が補償される。それだけでなく、バッファ酸化膜２１１が稠密になる。すなわち、アニーリング工程を先に行うことは、絶縁膜スペーサ２１２ａをエッチングする前にバッファ酸化膜２１１を稠密にするためである。
【００２５】
図４（ｂ）に示すように、絶縁膜スペーサ（図４（ａ）の２１２ａ）を除去する。これは、ゲートライン２０８の間にコンタクトプラグを形成する工程の工程マージンを確保するとともに、除去される絶縁膜スペーサ（図４（ａ）の２１２ａ）の厚さだけゲートライン２０８の間隔を狭めて集積度を向上させることができるためである。
【００２６】
この際、絶縁膜スペーサ（図４（ａ）の２１２ａ）は、リン酸（Ｈ３ＰＯ４）で除去することができる。リン酸を用いたウェットエッチング工程は、バッファ酸化膜２１１のエッチング率と厚さを考慮し、絶縁膜スペーサを完全に除去するが、バッファ酸化膜２１１が残留可能な程度の時間だけ行うことが好ましい。例えば、ウェットエッチング工程は５分〜２５分間行うことができる。
【００２７】
参考として、リン酸を用いたウェットエッチング工程の際、バッファ酸化膜２１１は、エッチング選択比の差異によって殆どエッチングされない。しかし、図４（ａ）で説明したアニーリング工程を行った場合とアニーリングを行っていない場合にバッファ酸化膜２１１のエッチング率が相当な差異を示す。具体的に説明すると、アニーリング工程を行わずに、リン酸を用いたウェットエッチング工程を行う場合、バッファ酸化膜２１１のエッチング率は、８Å／ｍｉｎ〜１５Å／ｍｉｎ程度である。ところが、アニーリング工程を先に行い、リン酸を用いたウェットエッチング工程を行う場合、バッファ酸化膜２１１のエッチング率は２Å〜２．５Å程度に低くなる。
【００２８】
したがって、同一厚さの絶縁膜スペーサをエッチングしても、アニーリングを先に行った後絶縁膜スペーサを除去しなければ、安全にバッファ酸化膜を残留させて金属層の露出を防止することができる。また、これにより金属層に異常酸化が発生して浮き上がり現象が発生することを防止することができる。
【００２９】
一方、バッファ酸化膜２１１は、そのまま残留させて後続のＳＡＣ工程で使用することができる。ところが、優れた膜質のバッファ酸化膜が要求される場合、バッファ酸化膜２１１を除去することができる。
【００３０】
以後、図面には示されていないが、ゲートライン２０８を含んだ全体構造上にＳＡＣ工程のためのバッファ酸化膜および窒化膜を順次形成する。次に、通常のＳＡＣ工程で全体構造上に層間絶縁膜を形成し、接合領域２０９の上部にコンタクトホールを形成した後、コンタクトプラグと金属配線を順次形成する。
【図面の簡単な説明】
【００３１】
【図１】異常酸化現象によって発生した浮き上がり現象を示す写真。
【図２】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【図３】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
【符号の説明】
【００３２】
２０１ …半導体基板
２０２ …トンネル酸化膜
２０３ …フローティングゲート
２０４ …誘電体膜
２０５ …コントロールゲート
２０６ …金属層
２０７ …ハードマスク
２０８ …ゲートライン
２０９ …接合領域
２０９Ｈ …高濃度不純物領域
２０９Ｌ …低濃度不純物領域
２１０ …シーリング窒化膜
２１１ …バッファ酸化膜
２１２ …窒化膜
２１２ａ …絶縁膜スペーサ
【図１】
2006190935.tif 000002
【図２】
2006190935.tif 000003
【図３】
2006190935.tif 000004
【図４】
2006190935.tif 000005