(57)【要約】【課題】  ２列の画素列が同一のＣＣＤ列を共有する、従来のカラーリニアイメージセンサでは、オンチップフィルタが流れ込んだ結果、同一色に対応する画素列でも、その画素列上に形成されるオンチップフィルタの膜厚に差が生じてしまっていた。同一色に対応する画素列上で、オンチップフィルタの膜厚が異なるため、色むら、感度むらの原因となっていた。【解決手段】  複数の画素列及びＣＣＤ列がほぼ平行に配置されたカラーイメージセンサであって、複数の画素列のうち、チップ端部に隣接して位置する画素列のチップ端部側にダミーパターンを有するカラーリニアイメージセンサを用いることによって、同一色に対応する画素列上で、オンチップフィルタの膜厚を一定にすることができる。【選択図】  図１
2006190790.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素列及びＣＣＤ列が略平行に配置されたカラーリニアイメージセンサであって、
前記複数の画素列のうち、チップ端部に隣接して位置する画素列の前記チップ端部側にダミーパターンを有するカラーリニアイメージセンサ。
【請求項２】
請求項１に記載のカラーリニアイメージセンサにおいて、
前記ダミーパターンが、ダミー電極とダミー遮光膜であるカラーリニアイメージセンサ。
【請求項３】
請求項１に記載のカラーリニアイメージセンサにおいて、
前記チップ端部に隣接して位置する画素列の前記チップ端部側に形成された段差調整層を有し、
前記段差調整層は、半導体表面とオンチップフィルタ平坦化膜底面までの厚みの差を補う層であるカラーリニアイメージセンサ。
【請求項４】
請求項１乃至３のいずれか１項に記載のカラーリニアイメージセンサにおいて、
前記ダミーパターン部分に開口部が存在しないカラーリニアイメージセンサ。
【請求項５】
半導体基板上にフォトダイオードウェルとＣＣＤウェルを形成し、
前記ＣＣＤウェル上に電極を作成し、
前記電極を含む半導体基板全面に層間絶縁膜と遮光膜とパッシベーション膜を形成し、
前記遮光膜を前記フォトダイオードウェル上が開口部分になるように作成し、
前記パッシベーション膜の全面に、オンチップフィルタ平坦化膜とオンチップフィルタを形成するカラーリニアイメージセンサの製造方法であって、
チップ端部に隣接して位置する画素列の前記チップ端部側に、前記電極を作成する工程で、前記電極と同じ構造をもつダミー電極を作成し、前記遮光膜を作成する工程で、前記遮光膜と同じ構造をもつダミー遮光膜を作成するカラーリニアイメージセンサの製造方法。
【請求項６】
半導体基板上にフォトダイオードウェルとＣＣＤウェルを形成し、
前記ＣＣＤウェル上に電極を作成し、
前記電極を含む半導体基板全面に層間絶縁膜と遮光膜とパッシベーション膜を形成し、
前記遮光膜を前記フォトダイオードウェル上が開口部分になるように作成し、
前記パッシベーション膜の全面に、オンチップフィルタ平坦化膜とオンチップフィルタを形成するカラーリニアイメージセンサの製造方法であって、
前記チップ端部に隣接して位置する画素列の前記チップ端部側に、前記半導体基板表面と前記オンチップフィルタ平坦化膜底面までの厚みの差を補う層を形成するカラーリニアイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラーリニアイメージセンサに関し、特にオンチップフィルタの膜厚むらを抑えた固体撮像素子に関する。
【背景技術】
【０００２】
近年カラーリニアイメージセンサでは高解像度化が進んでいるが、製造上の制約から同一色を一列の画素列で構成するものは少なく、複数画素列を配しそれを１/２、１/３、１/４・・・画素ピッチずつずらしたスタッガード構造とするものが主流である。さらに、この構造を有し、チップサイズ低減やＣＣＤ列の容量確保等のために、２列の画素列が同一のＣＣＤ列を共有するカラーリニアイメージセンサが開発されている。
【０００３】
図６に２列の画素列が１列のＣＣＤ列を共有するカラーリニアイメージセンサ９００の構成図を示し、図７に図６におけるＢ−Ｂでの断面図を示す。
【０００４】
この構成においては、２列の画素列に発生する電荷を同一のＣＣＤ列で転送している。この構成では、ＣＣＤ列の数が、画素列とＣＣＤ列が一対一に存在するカラーリニアイメージセンサの場合と比べて半減しているため、ライン間隔やチップサイズの低減に有効である。
【０００５】
カラーリニアイメージセンサ９００は、青の画素列９１１、９１２、緑の画素列９１３、９１４、赤の画素列９１５、９１６を有している。青の画素列９１１、９１２の間には、ＣＣＤ列９３１が配置されている。同様に、緑の画素列９１３、９１４の間には、ＣＣＤ列９３２が、赤の画素列９１５、９１６の間にはＣＣＤ列９３３が配置されている。
【０００６】
ＣＣＤ列９３１〜９３３と画素列９１１〜９１６の間には、読み出しゲート列９２１〜９２６が形成されている。ＣＣＤ列９３１〜９３３は、青、緑、赤それぞれの２つの同色画素列で光電変換された電荷を、順番に転送している。また、ＣＣＤ列９３１〜９３３それぞれには、出力回路９４１〜９４３が接続されている。
【０００７】
カラーリニアイメージセンサ９００において、チップ中央部に近い画素列では、画素列に沿って両側（図７において画素列の上側と下側）にＣＣＤ列が形成される。それに対して、チップ端部に最も近い画素列９１１、９１６では、画素列の片側（画素列９１１では下側、画素列９１６では上側）にＣＣＤ列が形成されているが、その反対側では、形成されていない。
【０００８】
つまり、画素列９１１、９１６よりも外側のチップ端部では、第１ポリシリコンゲート電極９６３、第２ポリシリコンゲート電極９６４、読み出しゲート電極９６６と、遮光膜９６７、９６８が形成されていない。そのため、チップ端部近傍において、半導体基板９５１の表面からパッシベーション膜９５６の表面までの厚さが、ＣＣＤ−Ｎウェル９６１が形成されている部分と、形成されていない部分で異なってしまう。（図７、Ｔ１、Ｔ２参照）
【０００９】
この状態で、オンチップフィルタ平坦膜９５７、オンチップフィルタ９５８、９５９を塗布すると、半導体基板９５１の表面からパッシベーション膜９５６の表面までの厚さが、厚い側から薄い側に向かってオンチップフィルタ９５８の流れ込みが発生する。
【００１０】
オンチップフィルタ９５８の流れ込みが発生した場合、同一色の画素列間でフィルタ膜厚が異なると画素列間感度差が発生する。その一例を図８に示す。２本の画素列が同一のＣＣＤ列を共有する構造の場合、画素列毎に、画素列からの読み出しからＣＣＤ列内の電荷転送までを連続して行うため、信号出力は２回に分けて行われる。駆動タイミングは図８に示す通りである。
【００１１】
一方の画素列からの読み出しを行うために、読み出しゲート１への電圧印加をＯＮし、ＣＣＤ列への読み出しが完了し転送が終了した後、もう一方の画素列の読み出しゲート２をＯＮさせ、ＣＣＤ列への読み出しを行う。出力信号は画素列毎に交互に信号を出力する形になる。このときの信号出力は図８のような波形となり、同一色の画素列間で画素列間感度差が発生することになる。
【特許文献１】特開２００１−１９６５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
２列の画素列が同一のＣＣＤ列を共有する、従来のカラーリニアイメージセンサでは、オンチップフィルタが流れ込んだ結果、同一色に対応する画素列でも、その画素列上に形成されるオンチップフィルタの膜厚に差が生じてしまっていた。（図７、Ｔ３、Ｔ４参照)同一色に対応する画素列上で、オンチップフィルタの膜厚が異なるため、色むら、感度むらの原因となっていた。
【課題を解決するための手段】
【００１３】
本発明の一つの態様に係るカラーリニアイメージセンサは、複数の画素列及びＣＣＤ列が略平行に配置されたカラーイメージセンサであって、前記複数の画素列のうち、チップ端部に隣接して位置する画素列の前記チップ端部側にダミーパターンを有するものである。
【００１４】
チップ端部に隣接して位置する画素列の前記チップ端部側にダミーパターンを有することによって、半導体基板表面からオンチップフィルタ平坦化膜の底面までの厚みが一定になるため、同一色に対応する画素列において、オンチップフィルタの膜厚が一定になり、画素列ごとの感度むらが生じない。
【００１５】
本発明の他の態様は、カラーリニアイメージセンサの製造方法であって、半導体基板上にフォトダイオードウェルとＣＣＤウェルを形成し、前記ＣＣＤウェル上に電極を作成し、前記電極を含む半導体基板全面に層間絶縁膜と遮光膜とパッシベーション膜を形成し、前記遮光膜を前記フォトダイオードウェル上が開口部分になるように作成し、前記パッシベーション膜の全面に、オンチップフィルタ平坦化膜とオンチップフィルタを形成するカラーリニアイメージセンサの製造方法であって、チップ端部に隣接して位置する画素列の前記チップ端部側に、前記電極を作成する工程で、前記電極と同じ構造をもつダミー電極を作成し、前記遮光膜を作成する工程で、前記遮光膜と同じ構造をもつダミー遮光膜を作成する製造方法である。ＣＣＤウェル上に作成する電極と同時にダミー電極を作成し、層間絶縁膜上に作成する遮光膜と同時にダミー遮光膜を形成することによって、半導体基板表面からオンチップフィルタ平坦化膜の底面までの厚みが一定になる。
【００１６】
さらに、本発明の他の態様は、カラーリニアイメージセンサの製造方法であって、半導体基板上にフォトダイオードウェルとＣＣＤウェルを形成し、前記ＣＣＤウェル上に電極を作成し、前記電極を含む半導体基板全面に層間絶縁膜と遮光膜とパッシベーション膜を形成し、前記遮光膜を前記フォトダイオードウェル上が開口部分になるように作成し、前記パッシベーション膜の全面に、オンチップフィルタ平坦化膜とオンチップフィルタを形成するカラーリニアイメージセンサの製造方法であって、前記チップ端部に隣接して位置する画素列の前記チップ端部側に、前記半導体基板表面と前記オンチップフィルタ平坦化膜底面までの厚みの差を補う層を形成する製造方法である。前記半導体基板表面と前記オンチップフィルタ平坦化膜底面までの厚みの差を補う層を形成することによって、半導体基板表面からオンチップフィルタ平坦化膜の底面までの厚みが一定にすることが可能になる。
【発明の効果】
【００１７】
本発明に係るカラーリニアイメージセンサおよびその製造方法によれば、同一色に対応する画素列において、簡易な方法でオンチップフィルタの膜厚を一定に出来、その結果、感度むらを抑制できる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１.
図１は本発明の実施の形態１に関わるカラーリニアイメージセンサの上面図を示す。以下、図１を用いて本発明のカラーリニアイメージセンサの構造について説明する。
【００１９】
実施の形態１のカラーリニアイメージセンサ１は、画素列１２〜１７、ＣＣＤ列２１〜２３、読み出しゲート列２６〜３１、及びダミーパターン１１を有している。これらの画素列１２〜１７、ＣＣＤ列２１〜２３、読み出しゲート列２６〜３１及びダミーパターン１１は、所定の方向（図１において左右方向）に関して略平行に配置されている。また２つのダミーパターン１１は、カラーリニアイメージセンサの最外部側に配置され、すべての画素列１２〜１７、ＣＣＤ列２１〜２３を挟み込むように配置されている。
【００２０】
実施の形態１においてＣＣＤ列２１〜２３は、各色要素に対して１列設けられたＣＣＤ列であり、この実施の形態では、色要素を３色（青、緑、赤）としているため、３列のＣＣＤ列が配置されている。
【００２１】
画素列１２〜１７は、上述の各色要素に対して２列設けられており、この実施の形態では、各色要素に対応するＣＣＤ列を、各色要素に対応する２列の画素列で挟み込むように配置されている。各画素列１２〜１７とＣＣＤ列２１〜２３の間には読み出しゲート列２６〜３１が配置されている。
【００２２】
このような構成とすることにより、例えば青に対応する画素列１２、１３がＣＣＤ列２１を共有する構成として、ＣＣＤ列が使用する面積を低減している。このように２つの画素列が、１つのＣＣＤ列を挟み込み、読み出しゲート列がそれぞれの画素列とＣＣＤ列の間に配置されて、一つの色要素に対応する信号電荷を転送する構成を一組として、以後イメージセンサ列と称す。それぞれのイメージセンサ列には、出力回路３２〜３４が接続されている。
【００２３】
実施の形態１では、青に対応するＣＣＤ列２１を挟み込むように、画素列１２、１３が形成され、その間に読み出しゲート列２６、２７が配置される。同様に、緑に対応するＣＣＤ列２２を挟み込むように画素列１４、１５が形成され、その間に読み出しゲート列２８、２９が配置され、赤に対応するＣＣＤ列２３を挟み込むように画素列１６、１７が形成され、その間に読み出しゲート列３０、３１が配置されて、３つのイメージセンサ列を形成している。
【００２４】
実施の形態１では、上述のように形成された色要素のイメージセンサ列３列をダミーパターン１１が挟み込む構造としている。ダミーパターン１１は、図２のところで後述する。
【００２５】
画素列１２〜１７は、複数の画素を有している。画素は、入射された光を信号電荷に変換する、光電変換と、光電変換で発生した信号電荷の蓄積を行っている。画素列１２〜１７からＣＣＤ列２１〜２３への信号電荷の読み出しは、読み出しゲート列２６〜３１に所定の電圧が印加されることによって行われる。
【００２６】
また、ＣＣＤ列２１〜２３に読み出された信号電荷は、ＣＣＤゲートに所定の信号が印加されることによって、出力回路３２〜３４に電荷転送されている。出力回路３２〜３４はＣＣＤ列２１〜２３から転送された信号電荷を電圧信号へ変換して、増幅している。
【００２７】
図１におけるＡ−Ａの部分での断面図を図２に示す。以下、図２を用いて本発明のカラーリニアイメージセンサ１の断面構造について説明する。
【００２８】
カラーリニアイメージセンサ１において、Ｎ型半導体基板４１上部に、例えばイオン注入によって、Ｐウェル層４２が形成されている。Ｐウェル層４２内では、図１における画素列１２〜１７、ＣＣＤ列２１〜２３に対応する部分には、それぞれ、例えばイオン注入によって、フォトダイオード−Ｎウェル５０、ＣＣＤ−Ｎウェル５１が設けられている。
【００２９】
フォトダイオード−Ｎウェル５０では、光電変換と光電変換によって発生した電荷の蓄積が行われている。フォトダイオード−Ｎウェル５０の部分が画素であり、画素を列に配置したのが画素列１２〜１７にあたる。また、ＣＣＤ−Ｎウェル５１のゲートに印加する電圧を適切に変化させることによって、フォトダイオード−Ｎウェル５０で発生した電荷を、図２における奥行き方向に転送している。
【００３０】
半導体基板上全面には、ゲート酸化膜４３が形成されている。ゲート酸化膜４３上、図１においてＣＣＤ列２１〜２３に対応する部分上の所定部には、例えばＣＶＤ法とエッチング法を用いることによって、１層目ポリシリコンからなる第１ポリシリコンゲート電極５２が形成されている。
【００３１】
本実施の形態においては、ＣＣＤ列２１〜２３に対応したＣＣＤ−Ｎウェル５１上のみでなく、図１においてダミーパターン１１とした部分、画素列１２、１７より外側の部分のゲート酸化膜４３上にも、この１層目ポリシリコンからなる電極が第１ダミーゲート電極５８１として形成されている。
【００３２】
この第１ポリシリコンゲート電極５２上には、例えばＣＶＤ法とエッチング法を用いることによって、酸化膜５３を介して第２のポリシリコン層である第２ポリシリコンゲート電極５４が形成されている。
【００３３】
この第２のポリシリコン層は、読み出しゲート列２６〜３１としても用いられるため、画素列１２〜１７とＣＣＤ列２１〜２３の間の領域にも形成され、読み出しゲート電極５５としてパターニングされる。第１のポリシリコンゲート電極と同様に、第２のポリシリコン層も、図１におけるダミーパターン１１部分の第１ダミーゲート電極５８１上に、絶縁膜５８３を介して、第２ダミーゲート電極５８２として形成されている。
【００３４】
第１ポリシリコンゲート電極５２と第２ポリシリコンゲート電極５４は、上述したＣＣＤ−Ｎウェル５１に電荷転送のための電圧印加を行っている。読み出しゲート電極５５は、フォトダイオード−Ｎウェル５０からＣＣＤ−Ｎウェル５１への、電荷の読み出しを行うために形成されている。
【００３５】
このようにＣＣＤ列２１〜２３に対応する部分およびダミーパターン１１に相当する部分に、第１、第２のポリシリコンゲート電極を形成した構造上の全面に、例えばＣＶＤ法やエッチング法を用いることによって、層間絶縁膜４４、４５および遮光膜５６、５７などが形成されている。
【００３６】
遮光膜５６、５７は画素列１２〜１７に対応した部分に開口部が設けられ、図２において矢印に示すような光の入射を妨げない構造となっている。この遮光膜５６、５７は図１においてダミーパターンとした部分にも設けられており、ダミー遮光膜５９、６０が形成されている。
【００３７】
つまり、実施の形態１のイメージセンサ１は、図１におけるＣＣＤ列２１〜２３に対応する部分に第１ポリシリコンゲート５２、第２ポリシリコンゲート電極５４、遮光膜５６、５７を有するほかに、チップ端部側の画素列１２、１７よりも外側の部分にダミーゲート電極５８、ダミー遮光膜５９、６０などを有している。ここで、ダミーゲート電極５８は第１ダミーゲート電極５８１、第２ダミーゲート電極５８２、絶縁膜５８３を含む部分である。
【００３８】
実施の形態１ではこのようなダミーゲート電極５８、ダミー遮光膜５９、６０を有した構造上の全面に、例えばＣＶＤ法によって、パッシベーション膜４６、オンチップフィルタ平坦化膜４７、オンチップフィルタ４８、４９が積層されている。
【００３９】
また、ダミーパターン１１では、電荷を蓄積する必要も転送する必要もないため配線は不要で、ダミーパターン１１が原因でＣＣＤ列２１〜２３の端子容量が増加して転送が不利になることはない。また、カラーリニアイメージセンサでのチップ幅は、出力回路３２〜３４のレイアウトで決まることが多いため、ダミーパターン１１を配置するスペースは十分あると考えられる。このため、チップサイズが増加するという問題も発生しにくい。
【００４０】
図１および図２に示すように、実施の形態１のカラーイメージセンサ１によれば、チップ端部に位置する画素列よりも外側にダミーパターン１１として、ダミーゲート電極５８、ダミー遮光膜５９、６０などを形成し、ＣＣＤ列２１〜２３と同じ高さになるように配置する。そのため、最外部側に位置する画素列１２、１７周辺において、半導体基板４１表面からオンチップフィルタ平坦化膜４７底面までの厚みの差を小さくすることが可能となる。
【００４１】
その結果、チップ最外部側に向かってのオンチップフィルタ平坦化膜４７、オンチップフィルタ４８、４９の流れ込みがおきなくなるため、結果として、例えば青に対応する画素列１２上でのフィルタ膜厚と１３上でのフィルタ膜厚の差を削減することが可能である。
【００４２】
以上のことから、最外部側に位置する画素列の外側にダミーパターンとして、ダミーゲート電極、ダミー遮光膜などを形成する方法で、同一色に対応する画素列におけるオンチップフィルタの膜厚を均一にすることが出来、同色画素列間の感度むらを抑止することが可能となる。
【００４３】
第２の実施の形態．
第２の実施の形態に関わるカラーリニアイメージセンサ１００の構造を、図３に示す。第２の実施の形態に関わるカラーリニアイメージセンサ１００は、高解像度用のものである。動作原理や作成方法は第１の実施の形態と同様なので省略する。
【００４４】
第２の実施の形態のカラーリニアイメージセンサ１００は、画素列１１４〜１２５、ＣＣＤ列１０３〜１１０、読み出しゲート列１２７〜１３８、及びダミーパターン１０１を有し、所定の方向（図３において左右方向）に関して略平行に配置されている。また、ダミーパターン１０１は、カラーリニアイメージセンサ１００の最外部側に配置され、すべての画素列１１４〜１２５、ＣＣＤ列１０３〜１１０を挟み込むように配置されている。
【００４５】
また、画素列１１４〜１２５は１色につき４列配置されており、それぞれが１／４画素ピッチずつずれたスタッガード構造をとっている。画素列１１４〜１２５とＣＣＤ列１０３〜１１０の間には、読み出しゲート列１２７〜１３８が配置されている。また、青に対応するＣＣＤ列１０３、１０４は終端部分１０５で、緑に対応するＣＣＤ列１０６、１０７は終端部分１０８で、赤に対応するＣＣＤ列１０９、１１０は、終端部分１１１で１列に絞られている。ＣＣＤ列の終端部分１０５、１０８、１１１で、出力回路１３９〜１４１に接続されている。
【００４６】
本発明にかかる第２の実施の形態では、上述のように形成された画素列１１４〜１２５、ＣＣＤ列１０３〜１１０を、ダミーパターン１０１が挟み込む構造をしている。ダミーパターン１０１は、第１の実施の形態と同様に、最外部側の画素列１１４、１２５の外側に、ダミー電極、ダミー遮光膜を形成し、半導体表面からオンチップフィルタ平坦化膜底表面までの厚みを一定にすることが可能となり、オンチップフィルタの膜厚が一定になり、画素列ごとの感度むらを抑えることが可能になる。
【００４７】
第２の実施の形態では、解像度が高いため、単位画素あたりの面積が小さく僅かな形状の違いが感度に大きく影響を及ぼす。本発明の適用によって、最外部側の画素列付近の平坦性を、容易にそれ以外の部分と同一にすることが出来、高解像度デバイスの感度の均一化を実現できる。この構成は同様に、各色３，４、５・・・本のＣＣＤ列を持ち、各々両側に画素列を持っている構造においても適応可能である。
【００４８】
第３の実施の形態．
図４に本発明にかかる第３の実施の形態に関わるカラーリニアイメージセンサ２００の断面図を示す。第３の実施の形態においては、第１の実施の形態と同様に、最外部側の画素列の外側にあたる部分に、ダミー電極２１８、ダミー遮光膜２１９、２２０を配置する。動作原理は第１の実施の形態と同様なので、省略する。
【００４９】
第３の実施の形態において、第１の実施の形態との差異は、ダミー電極２１８とダミー遮光膜２１９、２２０が、画素列やＣＣＤ列などの列方向と垂直な方向に延在しており、最外部側に存在する画素列より外側に開口部を形成しないことである。
【００５０】
最外部側に存在する画素列より外側に開口部を形成しないことから、ダミーパターンにあたる部分に形成された開口部に生じる余剰電荷を削減することができ、余剰電荷が最外部の画素列に流入して偽信号が発生する可能性を防ぐことが出来る。
【００５１】
第４の実施の形態．
本発明にかかる実施の形態４の断面図を図５に示す。実施の形態４は、実施の形態１〜３と違い、最外部側の画素列の外側にダミー電極、ダミー遮光膜を形成しない。
【００５２】
半導体基板３０１の上に、例えばイオン注入によって、Ｐウェル層３０２を形成する。Ｐウェル層３０２中には、例えばイオン注入によって、ＣＣＤ−Ｎウェル３１１とフォトダイオードＮ−ウェル３１２が設けられている。半導体基板上全面には、例えばＣＶＤ法やアニールによって、ゲート酸化膜３０３を形成している。
【００５３】
ゲート酸化膜３０３上には、例えばＣＶＤ法とエッチング法を用いて、１層目ポリシリコンからなる第１ポリシリコン電極３１３を形成する。この第１ポリシリコン電極３１３上には、例えばＣＶＤ法とエッチング法を用いることによって、絶縁膜３１４を介して２層目ポリシリコン層からなる第２ポリシリコンゲート電極３１５が形成されている。また、読み出しゲート電極３１６は、２層目ポリシリコン層から形成され、絶縁膜３１４とフォトダイオード−Ｎウェル３１２の間に配置されている。
【００５４】
上述のように形成した構造上の全面に、層間絶縁膜３０４、３０５および遮光膜３１７、３１８が、例えばＣＶＤ法やエッチング法を用いることによって、形成されている。遮光膜３１７、３１８は、フォトダイオードＮ−ウェル３１２の上部を開口するように形成されている。
【００５５】
層間絶縁膜３０５上全面に、例えばＣＶＤ法によって、パッシベーション膜３０６が形成される。この構造は、従来の技術と同一であり、最外部側の画素列より外側の部分において、半導体表面とパッシベーション膜３０６表面までの厚みに差が生じる。
【００５６】
実施の形態４においては、半導体表面とパッシベーション膜３０６表面までの厚みの差を補うために、段差調整層３０７を作成する。段差調整層３０７とは、最外部側の画素列より外側の部分において、半導体基板３０１表面からパッシベーション膜３０６表面までの厚みを、一定にするために設けた層である。これは、半導体でも作成可能であるし、金属でも絶縁体で作成してもよい。
【００５７】
段差調整層３０７は、オンチップフィルタ平坦化膜３０８が作成される前に、最外部の画素列の外側以外の部分をマスクして、例えばＣＶＤ法により、段差調整層３０７を厚く積層させ、その後、他の部分より厚い部分を削ることによって、半導体基板３０１表面からオンチップフィルタ平坦化膜３０６底面までの厚みを、一定にしている。
【００５８】
上述のように形成した構造上の全面に、例えばＣＶＤ法を用いることによって、オンチップフィルタ平坦化膜３０８、オンチップフィルタ３０９、３１０を形成する。
【００５９】
実施の形態１〜３では、ダミー電極、ダミー遮光膜を形成することによって、半導体基板３０１表面からパッシベーション膜３０６表面までの厚みをそろえていた。それに対して、実施の形態４においては、段差調整層３０７を用いることによって、半導体基板３０１表面からパッシベーション膜３０６表面までの厚みを一定にしている。このことから、オンチップフィルタ３０９、３１０の流れ出しを抑えることが可能となり、同一色の画素列における感度むらを抑制することが可能になる。
【００６０】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１の構造図
【図２】本発明の実施の形態１の断面図
【図３】本発明の実施の形態２の構造図
【図４】本発明の実施の形態３の断面図
【図５】本発明の実施の形態４の断面図
【図６】従来のカラーリニアイメージセンサの構成図
【図７】従来のカラーリニアイメージセンサの断面図
【図８】２本の画素列が同一のＣＣＤ列を共有する構造の動作説明
【符号の説明】
【００６２】
１  本発明の実施の形態１にかかるカラーリニアイメージセンサ
１１  ダミーレイアウト  １２、１３  青の画素列  １４、１５  緑の画素列
１６、１７  赤の画素列  ２１〜２３  ＣＣＤ列  ２６〜３１  読み出しゲート列
３２〜３４  出力回路
４１  Ｎ型半導体基板  ４２  Ｐウェル層  ４３  ゲート酸化膜
４４、４５  層間絶縁膜  ４６  パッシベーション膜
４７  オンチップフィルタ平坦化膜  ４８、４９  オンチップフィルタ
５０  フォトダイオード−Ｎウェル  ５１  ＣＣＤ−Ｎウェル
５２  第１ポリシリコンゲート電極  ５３  絶縁膜
５４  第２ポリシリコンゲート電極  ５５  読み出しゲート電極  ５６  第１遮光膜
５７  第２遮光膜  ５８  ダミー電極
５８１  第１ダミーゲート電極  ５８２  第２ダミーゲート電極  ５８３  絶縁膜
５９、６０  ダミー遮光膜
１００  第２の実施の形態に関わるカラーリニアイメージセンサ
１０１  ダミーレイアウト
１０３〜１１１  ＣＣＤ列  １０５、１０８、１１１  終端部分
１１４〜１２５  画素列  １２７〜１３８  読み出しゲート列
１３９〜１４１  出力回路
２００  第３の実施の形態に関わるカラーリニアイメージセンサ
２０１  半導体基板  ２０２  Ｐウェル層  ２０３  ゲート酸化膜
２０４、２０５  層間絶縁膜  ２０６  パッシベーション膜
２０７  オンチップフィルタ平坦化膜  ２０８、２０９  オンチップフィルタ
２１０ＣＣＤ−Ｎウェル  ２１１  フォトダイオードＮ−ウェル  
２１２  第１ポリシリコン電極  ２１３  絶縁膜  ２１４  第２ポリシリコン電極
２１５  読み出しゲート電極  ２１６  第１遮光膜  ２１７  第２遮光膜
２１８  ダミー電極  ２１９、２２０  ダミー遮光膜
３０１  半導体基板  ３０２  Ｐウェル層  ３０３  ゲート酸化膜  
３０４、３０５  層間絶縁膜  ３０６  パッシベーション膜
３０７  段差調整層  ３０８  オンチップフィルタ平坦化膜
３０９、３１０  オンチップフィルタ  ３１１  ＣＣＤ−Ｎウェル
３１２  フォトダイオードＮ−ウェル  ３１３  第１ポリシリコン電極  ３１４  絶縁膜
３１５  第２ポリシリコン電極  ３１６  読み出し電極  ３１７  第１遮光膜
３１８  第２遮光膜
９００  従来のカラーリニアイメージセンサ
９１１〜９１６  画素列  ９２１〜９２６  読み出しゲート列
９３１〜９３３  ＣＣＤ列  ９４１〜９４３  出力回路
９５１  半導体基板  ９５２  Ｐウェル層  ９５３  ゲート酸化膜  
９５４、９５５  層間絶縁膜  ９５６  パッシベーション膜
９５７  オンチップフィルタ平坦化膜  ９５８、９５９  オンチップフィルタ
９６１  ＣＣＤ−Ｎウェル  ９６２  フォトダイオードＮ−ウェル
９６３  第１ポリシリコン電極  ９６４  絶縁膜
９６５  第２ポリシリコン電極  ９６６  読み出し電極  ９６７  第１遮光膜
９６８  第２遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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