(57)【要約】【課題】データ線の充放電による消費電力及び比較回路による消費電力を低減し、比較回路の遅延時間に起因するオフセット電圧を低減し得る表示装置を得る。【解決手段】コンパレータ１０ａは、現書き込みサイクルにおいて入力された入力電圧ＶINと、直前の書き込みサイクルにおいて設定されているデータ線ＤＬの電圧（出力電圧ＶOUT）とを比較する。そして、コンパレータ１０ａによる比較の結果に基づいてスイッチＳＷ５，ＳＷ７の一方がオンされることにより、定電流源１５を有する充電回路及び定電流源１６を有する放電回路の一方がノードＮ１２に接続される。そのため、直前の書き込みサイクルにおいてデータ線ＤＬに書き込まれている電圧を、現書き込みサイクルにおいて有効に利用することができるため、データ線ＤＬの充放電に起因する消費電力を低減することが可能となる。【選択図】図２
2006208653.tif 000002
【特許請求の範囲】
【請求項１】
電圧駆動型の表示素子を有する画素と、
前記画素に接続されたデータ線である信号線と、
表示データに応じた階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を前記信号線に書き込む駆動回路と
を備え、
前記駆動回路は、
前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、
現書き込みサイクルにおいて入力された前記入力電圧と、直前書き込みサイクルにおいて設定されている前記信号線の電圧とを比較する比較回路と
を有し、
前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定される、表示装置。
【請求項２】
電圧駆動型の表示素子を有する画素と、
前記画素に接続されたデータ線である信号線と、
表示データに応じた階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を前記信号線に書き込む駆動回路と
を備え、
前記駆動回路は、
前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、
前記信号線の電圧を、最高階調に応じた電圧と最低階調に応じた電圧との中間電圧に設定するプリチャージ回路と、
前記入力電圧と、前記中間電圧に設定された前記信号線の電圧とを比較する比較回路と
を有し、
前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定される、表示装置。
【請求項３】
電圧駆動型の表示素子を有する画素と、
前記画素に接続されたデータ線と、
階調電圧を生成する階調電圧生成回路と、
前記階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を出力する駆動回路と、
前記データ線と前記駆動回路とを接続する信号線と、
表示データに応じた前記出力電圧を選択して前記データ線に書き込むデコード回路と
を備え、
前記駆動回路は、
前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、
現書き込みサイクルにおいて入力された前記入力電圧と、直前書き込みサイクルにおいて設定されている前記信号線の電圧とを比較する比較回路と
を有し、
前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定される、表示装置。
【請求項４】
電圧駆動型の表示素子を有する画素と、
前記画素に接続されたデータ線と、
階調電圧を生成する階調電圧生成回路と、
前記階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を出力する駆動回路と、
前記データ線と前記駆動回路とを接続する信号線と、
表示データに応じた前記出力電圧を選択して前記データ線に書き込むデコード回路と
を備え、
前記駆動回路は、
前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、
前記信号線の電圧を、最高階調に応じた電圧と最低階調に応じた電圧との中間電圧に設定するプリチャージ回路と、
前記入力電圧と、前記中間電圧に設定された前記信号線の電圧とを比較する比較回路と
を有し、
前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定される、表示装置。
【請求項５】
前記駆動回路は、
前記信号線と前記第１の充電回路及び前記第１の放電回路との間に接続されたスイッチング回路と、
前記比較回路による比較の結果に基づいて前記スイッチング回路を制御するスイッチング制御回路と
をさらに有する、請求項１〜４のいずれか一つに記載の表示装置。
【請求項６】
前記信号線の電圧が前記入力電圧に等しく設定された直後に前記比較回路における電力消費を停止する回路をさらに備える、請求項１〜５のいずれか一つに記載の表示装置。
【請求項７】
前記駆動回路は、前記信号線に選択的に接続された第２の放電回路をさらに有し、
前記第１の充電回路と前記信号線との接続が解除された後に、前記第２の放電回路が前記信号線に接続されることにより、前記第１の充電回路によって過剰充電された前記信号線の電圧が前記入力電圧に設定される、請求項１〜６のいずれか一つに記載の表示装置。
【請求項８】
前記第２の放電回路の電流値は、前記第１の充電回路の電流値よりも小さい、請求項７に記載の表示装置。
【請求項９】
前記駆動回路は、前記信号線に選択的に接続された第２の充電回路をさらに有し、
前記第１の放電回路と前記信号線との接続が解除された後に、前記第２の充電回路が前記信号線に接続されることにより、前記第１の放電回路によって過剰放電された前記信号線の電圧が前記入力電圧に設定される、請求項１〜６のいずれか一つに記載の表示装置。
【請求項１０】
前記第２の充電回路の電流値は、前記第１の放電回路の電流値よりも小さい、請求項９に記載の表示装置。
【請求項１１】
前記駆動回路は、前記第１の充電回路よりも電流値が小さい第２の充電回路をさらに有し、
前記第１の充電回路と前記信号線との接続は、前記信号線の電圧が前記入力電圧に達する前に解除され、
前記第１の充電回路と前記信号線との接続が解除された後に、前記第２の充電回路が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定される、請求項１〜６のいずれか一つに記載の表示装置。
【請求項１２】
前記駆動回路は、前記第１の放電回路よりも電流値が小さい第２の放電回路をさらに有し、
前記第１の放電回路と前記信号線との接続は、前記信号線の電圧が前記入力電圧に達する前に解除され、
前記第１の放電回路と前記信号線との接続が解除された後に、前記第２の放電回路が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定される、請求項１〜６のいずれか一つに記載の表示装置。
【請求項１３】
前記駆動回路は、
前記入力電圧が入力される入力端子と、
前記入力端子と前記信号線との間に接続されたスイッチング素子と
をさらに有し、
前記第１の充電回路又は前記第１の放電回路と前記信号線との接続が解除された直後に、前記スイッチング素子が駆動されて前記入力端子と前記信号線とが接続されることにより、前記信号線の電圧が前記入力電圧に設定される、請求項１〜６のいずれか一つに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、電圧駆動型の表示素子を有する画素を駆動するための駆動回路の構成に関する。
【背景技術】
【０００２】
液晶表示装置を駆動するための従来の駆動回路が、例えば下記特許文献１に開示されている。下記特許文献１の図２に開示された駆動回路は、入力電圧ＶINに基づいて容量素子（データ線の負荷容量）ＣＬを駆動する容量素子駆動回路において、第１の電源ＶＤＤから容量素子ＣＬに電流を供給する第１の定電流源Ｑ２と、容量素子ＣＬから第２の電源ＶＳＳに電流を引き込む第２の定電流源Ｑ１と、入力電圧ＶINと容量素子ＣＬへ供給される出力電圧ＶOUTとを比較する第１の比較回路１０と、入力電圧ＶINと所定の参照電圧Ｖｔｈｌ２とを比較する第２の比較回路１１とを備え、第２の比較回路１１による比較の結果に基づいて、容量素子ＣＬを第１の電源ＶＤＤによって充電又は第２の電源ＶＳＳによって放電した後に、第１の比較回路１０による比較の結果に基づいて、容量素子ＣＬを第１の定電流源Ｑ２を介して充電又は第２の定電流源Ｑ１を介して放電させることにより、容量素子ＣＬの電圧が入力電圧ＶINに達した時点で容量素子ＣＬの電圧を保持することを特徴とする。
【０００３】
【特許文献１】特開２００４−１６６０３９号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示された従来の駆動回路には、以下に述べる問題がある。
【０００５】
第１の問題として、第２の比較回路１１による比較の結果に基づき、容量素子ＣＬが予め第１の電源ＶＤＤによって充電又は第２の電源ＶＳＳによって放電されるため、かかるデータ線の充放電によって消費電力が増大するという問題がある。
【０００６】
第２の問題として、第１の比較回路１０及び第２の比較回路１１による消費電力が大きいという問題がある。
【０００７】
第３の問題として、第１の比較回路１０及び第２の比較回路１１の比較動作に起因する遅延時間によって、入力電圧ＶINと出力電圧ＶOUTとの間に電圧差（オフセット電圧）が生じるという問題がある。
【０００８】
本発明はこれらの問題を解決するために成されたものであり、データ線の充放電による消費電力及び比較回路による消費電力を低減し、比較回路の遅延時間に起因するオフセット電圧を低減し得る表示装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明に係る表示装置は、電圧駆動型の表示素子を有する画素と、前記画素に接続されたデータ線である信号線と、表示データに応じた階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を前記信号線に書き込む駆動回路とを備え、前記駆動回路は、前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、現書き込みサイクルにおいて入力された前記入力電圧と、直前書き込みサイクルにおいて設定されている前記信号線の電圧とを比較する比較回路とを有し、前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定されることを特徴とする。
【００１０】
第２の発明に係る表示装置は、電圧駆動型の表示素子を有する画素と、前記画素に接続されたデータ線である信号線と、表示データに応じた階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を前記信号線に書き込む駆動回路とを備え、前記駆動回路は、前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、前記信号線の電圧を、最高階調に応じた電圧と最低階調に応じた電圧との中間電圧に設定するプリチャージ回路と、前記入力電圧と、前記中間電圧に設定された前記信号線の電圧とを比較する比較回路とを有し、前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定されることを特徴とする。
【００１１】
第３の発明に係る表示装置は、電圧駆動型の表示素子を有する画素と、前記画素に接続されたデータ線と、階調電圧を生成する階調電圧生成回路と、前記階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を出力する駆動回路と、前記データ線と前記駆動回路とを接続する信号線と、表示データに応じた前記出力電圧を選択して前記データ線に書き込むデコード回路とを備え、前記駆動回路は、前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、現書き込みサイクルにおいて入力された前記入力電圧と、直前書き込みサイクルにおいて設定されている前記信号線の電圧とを比較する比較回路とを有し、前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定されることを特徴とする。
【００１２】
第４の発明に係る表示装置は、電圧駆動型の表示素子を有する画素と、前記画素に接続されたデータ線と、階調電圧を生成する階調電圧生成回路と、前記階調電圧を入力電圧として入力し、前記入力電圧に基づく出力電圧を出力する駆動回路と、前記データ線と前記駆動回路とを接続する信号線と、表示データに応じた前記出力電圧を選択して前記データ線に書き込むデコード回路とを備え、前記駆動回路は、前記信号線にそれぞれ選択的に接続された第１の充電回路及び第１の放電回路と、前記信号線の電圧を、最高階調に応じた電圧と最低階調に応じた電圧との中間電圧に設定するプリチャージ回路と、前記入力電圧と、前記中間電圧に設定された前記信号線の電圧とを比較する比較回路とを有し、前記比較回路による比較の結果に基づいて前記第１の充電回路及び前記第１の放電回路の一方が前記信号線に接続されることにより、前記信号線の電圧が前記入力電圧に設定されることを特徴とする。
【発明の効果】
【００１３】
第１の発明に係る表示装置によれば、信号線の充放電に起因する消費電力を低減することができる。
【００１４】
第２の発明に係る表示装置によれば、信号線の充放電に起因する消費電力を低減することができる。
【００１５】
第３の発明に係る表示装置によれば、信号線の充放電に起因する消費電力を低減することができる。
【００１６】
第４の発明に係る表示装置によれば、信号線の充放電に起因する消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、図面において同一の符号を付した要素は、同一の又は類似する要素を示すものとする。
【００１８】
実施の形態１．
図１は、本発明の実施の形態１に係る液晶表示装置１００の全体構成を示すブロック図である。液晶表示装置１００は、液晶アレイ部１０１と、ゲート線駆動回路１０３と、ソースドライバ１０４とを備えている。
【００１９】
液晶アレイ部１０１は、行列状に配置された複数の画素１０２を有している。また、液晶アレイ部１０１の各行ごとにゲート線ＧＬが配置されており、各列ごとにデータ線ＤＬが配置されている。但し図１には、第１行の第１列及び第２列の画素１０２と、これに対応するゲート線ＧＬ１及びデータ線ＤＬ１，ＤＬ２とが代表的に示されている。
【００２０】
ソースドライバ１０４は、Ｎビットのディジタルデータである表示データＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力する。図１では一例として、表示データＳＩＧは、６ビットのデータである表示データビットＤ０〜Ｄ５によって構成されているものとする。
【００２１】
６ビットの表示データＳＩＧに基づいて、各画素１０２において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）、及びＢ（Blue）の各１つの画素１０２によって１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２２】
ソースドライバ１０４は、シフトレジスタ１０５と、データラッチ回路１０６，１０７と、階調電圧生成回路１１０と、デコード回路１０８と、液晶駆動回路１０９とを備えている。
【００２３】
表示データＳＩＧは、画素１０２ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示データビットＤ０〜Ｄ５は、液晶アレイ部１０１の中の１つの画素１０２における表示輝度を示している。
【００２４】
シフトレジスタ１０５は、データ線選択信号ＳＨ１，ＳＨ２，・・・を生成し、表示データＳＩＧの設定が切り換えられる所定周期に同期したタイミングで、データラッチ回路１０６に対して表示データビットＤ０〜Ｄ５の取り込みを指示する。データラッチ回路１０６は、シリアルに生成される１行分の表示データＳＩＧを順に取り込んで保持する。
【００２５】
データラッチ回路１０６にラッチされた１群の表示データＳＩＧは、１行分の表示データＳＩＧがデータラッチ回路１０６に取り込まれたタイミングで、ラッチ信号ＬＴの活性化に応答してデータラッチ回路１０７に伝達される。
【００２６】
階調電圧生成回路１１０は、高電位ＶＤＨと低電位ＶＤＬとの間で直列に接続された６３個の分圧抵抗Ｒ１〜Ｒ６３を備えており、６４段階の階調電圧Ｖ１〜Ｖ６４が階調電圧ノードＮ1〜Ｎ64にそれぞれ与えられる。
【００２７】
デコード回路１０８は、データラッチ回路１０７にラッチされた表示データＳＩＧをデコードし、表示データＳＩＧに基づいて階調電圧Ｖ１〜Ｖ６４から表示電圧（Ｖ１〜Ｖ６４のうちの１つ）を選択して、デコード出力ノードＮｄに出力する。本実施の形態１において、デコード回路１０８は、データラッチ回路１０７にラッチされた表示データＳＩＧに基づいて、１行分の表示電圧を並列に出力する。なお、図１においては、第１列目及び第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００２８】
液晶駆動回路１０９は、デコード出力ノードＮｄ１，Ｎｄ２，・・・へ出力された各表示電圧に対応したアナログ電圧を、データ線ＤＬ１，ＤＬ２，・・・にそれぞれ出力する。
【００２９】
図２は、本実施の形態１に係る液晶駆動回路１０９の構成を示す回路図である。図２に示すように、本実施の形態１に係る液晶駆動回路１０９は、コンパレータ（比較回路）１０ａと、ラッチ回路１１，１２と、ＡＮＤ回路１３と、ＮＯＲ回路１４と、トランジスタ等によって構成される定電流源１５，１６と、スイッチング素子（以下「スイッチ」と称す）ＳＷ４〜ＳＷ８とを備えている。
【００３０】
コンパレータ（スイッチドコンパレータ）１０ａは、容量素子Ｃ１と、インバータＩＮＶ１と、スイッチＳＷ１〜ＳＷ３とを有している。スイッチＳＷ１は、入力電圧ＶINが入力される端子と、ノードＮ２との間に接続されている。スイッチＳＷ２は、ノードＮ２と出力ノードＮ１３との間に接続されている。容量素子Ｃ１は、ノードＮ２とノードＮ１との間に接続されている。インバータＩＮＶ１の入力端子はノードＮ１に接続されており、出力端子はノードＮ３に接続されている。スイッチＳＷ３は、ノードＮ１とノードＮ３との間に接続されている。
【００３１】
スイッチＳＷ４は、ノードＮ３とノードＮ４との間に接続されている。
【００３２】
ラッチ回路１１は、ＰＭＯＳトランジスタＱ１〜Ｑ３と、ＮＭＯＳトランジスタＱ４と、インバータＩＮＶ２〜ＩＮＶ４とを有している。ＰＭＯＳトランジスタＱ１のゲートはリセット信号／ＲＥＳＥＴが入力される端子に接続されており、ソースは電源電位ＶＤＤに接続されており、ドレインはノードＮ４に接続されている。ＰＭＯＳトランジスタＱ２のゲートはノードＮ４に接続されており、ソースは電源電位ＶＤＤに接続されており、ドレインはノードＮ６に接続されている。ＰＭＯＳトランジスタＱ３のゲートはリセット信号／ＲＥＳＥＴが入力される端子に接続されており、ソースは電源電位ＶＤＤに接続されており、ドレインはノードＮ７に接続されている。ＮＭＯＳトランジスタＱ４のゲートはインバータＩＮＶ２の出力端子に接続されており、ソースは接地電位に接続されており、ドレインはノードＮ７に接続されている。インバータＩＮＶ２の入力端子はノードＮ４に接続されており、出力端子はＮＭＯＳトランジスタＱ４のゲートに接続されている。インバータＩＮＶ３の入力端子はノードＮ７に接続されており、出力端子はノードＮ６に接続されている。インバータＩＮＶ４の入力端子はノードＮ６に接続されており、出力端子はノードＮ７に接続されている。インバータＩＮＶ３，ＩＮＶ４によってフリップフロップ回路が構成されている。
【００３３】
スイッチＳＷ８は、ノードＮ３とノードＮ８との間に接続されている。
【００３４】
ラッチ回路１２は、ＰＭＯＳトランジスタＱ５と、ＮＭＯＳトランジスタＱ６〜Ｑ８と、インバータＩＮＶ５〜ＩＮＶ８とを有している。ＰＭＯＳトランジスタＱ５のゲートはインバータＩＮＶ５の出力端子に接続されており、ソースは電源電位ＶＤＤに接続されており、ドレインはノードＮ９に接続されている。ＮＭＯＳトランジスタＱ６のゲートはノードＮ８に接続されており、ソースは接地電位に接続されており、ドレインはノードＮ１０に接続されている。ＮＭＯＳトランジスタＱ７のゲートはノードＮ１１に接続されており、ソースは接地電位に接続されており、ドレインはノードＮ９に接続されている。ＮＭＯＳトランジスタＱ８のゲートはノードＮ１１に接続されており、ソースは接地電位に接続されており、ドレインはノードＮ８に接続されている。インバータＩＮＶ５の入力端子はノードＮ８に接続されており、出力端子はＰＭＯＳトランジスタＱ５のゲートに接続されている。インバータＩＮＶ６の入力端子はノードＮ９に接続されており、出力端子はノードＮ１０に接続されている。インバータＩＮＶ７の入力端子はノードＮ１０に接続されており、出力端子はノードＮ９に接続されている。インバータＩＮＶ８の入力端子はリセット信号／ＲＥＳＥＴが入力される端子に接続されており、出力端子はノードＮ１１に接続されている。インバータＩＮＶ６，ＩＮＶ７によってフリップフロップ回路が構成されている。
【００３５】
ＡＮＤ回路１３の第１入力端子はノードＮ７に接続されており、第２入力端子はノードＮ８に接続されており、出力端子はスイッチＳＷ５に接続されている。ＡＮＤ回路１３から「Ｈ（high）」の信号が出力されるとスイッチＳＷ５はオンとなり、「Ｌ（Low）」の信号が出力されるとスイッチＳＷ５はオフとなる。
【００３６】
ＮＯＲ回路１４の第１入力端子はノードＮ４に接続されており、第２入力端子はノードＮ９に接続されており、出力端子はスイッチＳＷ７に接続されている。ＮＯＲ回路１４から「Ｈ」の信号が出力されるとスイッチＳＷ７はオンとなり、「Ｌ」の信号が出力されるとスイッチＳＷ７はオフとなる。
【００３７】
定電流源１５は、電源電位ＶＤＤとスイッチＳＷ５との間に接続されている。スイッチＳＷ５は、定電流源１５とノードＮ１２との間に接続されている。スイッチＳＷ７は、ノードＮ１２と定電流源１６との間に接続されている。定電流源１６は、スイッチＳＷ７と接地電位との間に接続されている。スイッチＳＷ６は、ノードＮ１２と出力ノードＮ１３との間に接続されている。容量素子Ｃ２は、図１に示したデータ線ＤＬの寄生容量であり、等価的に出力ノードＮ１３と接地電位との間の容量素子として示されている。
【００３８】
図３，４は、図２に示した液晶駆動回路１０９の動作を説明するためのタイミングチャートである。図２，３を参照して、時刻ｔ０において、「Ｌ」のリセット信号／ＲＥＳＥＴを印加することによってラッチ回路１１，１２をリセットする。その結果、ノードＮ４，Ｎ７の各電位が「Ｈ」となり、ノードＮ８，Ｎ９の各電位が「Ｌ」となる。従って、ＡＮＤ回路１３及びＮＯＲ回路１４の各出力が「Ｌ」となり、スイッチＳＷ５，ＳＷ７はオフされる。また、時刻ｔ０においてスイッチＳＷ１，ＳＷ３がオンされ、その結果、ノードＮ２の電位は入力電圧ＶINとなり、ノードＮ１，Ｎ３の各電位は、インバータＩＮＶ１のしきい値電圧ＶＴとなる。
【００３９】
次に時刻ｔ１において、スイッチＳＷ１，ＳＷ３がオフされるとともに、リセット信号／ＲＥＳＥＴが「Ｈ」とされる。なお、ノードＮ４，Ｎ７，Ｎ８，Ｎ９，Ｎ１，Ｎ３の各電位が上記の通りに設定できれば、リセット信号／ＲＥＳＥＴを印加するタイミングとスイッチＳＷ１，ＳＷ３を切り換えるタイミングとは同時でなくてもよい。
【００４０】
次に時刻ｔ２において、スイッチＳＷ２がオンされる。すると、ノードＮ２の電位が、現書き込みサイクルにおいて入力された入力電圧ＶINから、直前の書き込みサイクルにおいて設定されている出力電圧ＶOUTに変化する。ＶOUT＞ＶINである場合（図３にはこの場合の波形図を示している）、容量素子Ｃ１による容量結合に起因して、ノードＮ１の電位がＶOUT−ＶINだけ上昇する。その結果、インバータＩＮＶ１の入力電圧がしきい値電圧ＶＴよりも高くなるため、ノードＮ３の電位が「Ｌ」となる。
【００４１】
次に時刻ｔ３において、スイッチＳＷ４，ＳＷ８がオンされる。すると、ノードＮ４の電位が「Ｌ」となり、ノードＮ５の電位が「Ｈ」となる。その結果、ラッチ回路１１の出力が反転し、ノードＮ７の電位は「Ｌ」となる。他方、ノードＮ８の電位が「Ｌ」になっても、ラッチ回路１２の出力は反転せず、ノードＮ９の電位は「Ｌ」を維持する。
【００４２】
以上より、ＡＮＤ回路１３の出力は「Ｌ」を維持するため、スイッチＳＷ５はオフのままである。つまり、定電流源１５とノードＮ１２とは遮断されたままであり、充電パスは形成されない。一方、ノードＮ４の電位が「Ｌ」となるためＮＯＲ回路１４の出力は「Ｈ」となり、スイッチＳＷ７はオンされる。つまり、定電流源１６とノードＮ１２とが接続されることにより、放電パスが形成される。
【００４３】
次に時刻ｔ４において、スイッチＳＷ６がオンされる。すると、出力ノードＮ１３が定電流源１６を介して放電するため、出力ノードＮ１３の電位（出力電圧ＶOUT）が次第に低下する。
【００４４】
時刻ｔ５において、出力電圧ＶOUTが入力電圧ＶINにまで低下すると（すなわち、現書き込みサイクルにおける出力電圧ＶOUTが入力電圧ＶINに等しくなると）、インバータＩＮＶ１の出力が反転して、ノードＮ４の電位が「Ｈ」となる。すると、ラッチ回路１１の出力は反転しないが、ラッチ回路１２の出力は反転し、ノードＮ８，Ｎ９の各電位が「Ｈ」となる。なお、ラッチ回路１１の出力は、入力電位（ノードＮ４の電位）が「Ｈ」から「Ｌ」に変化した時にのみ反転し、ラッチ回路１２の出力は、入力電位（ノードＮ８の電位）が「Ｌ」から「Ｈ」に変化した時にのみ反転する。
【００４５】
その結果、ＮＯＲ回路１４の出力は「Ｌ」となり、スイッチＳＷ７がオフされるため、出力ノードＮ１３の放電が停止される。このとき、ラッチ回路１１の出力によってＡＮＤ回路１３の出力は「Ｌ」に保持されているため、スイッチＳＷ５はオフされたままである。従って、充電パス及び放電パスの双方が遮断されているため、出力電圧ＶOUTが入力電圧ＶINに等しく設定された状態は保持される。
【００４６】
以上の説明では、現書き込みサイクルにおいて入力された入力電圧ＶINが、直前の書き込みサイクルにおいて設定されている出力電圧ＶOUTよりも低い場合（つまりＶIN＜ＶOUTである場合）の動作について述べたが、逆の場合（つまりＶIN＞ＶOUTである場合）も、以下に説明するように同様の動作を行うことが可能である。
【００４７】
図２，４を参照して、時刻ｔ０，ｔ１の動作は、上記で説明した動作と同様である。
【００４８】
次に時刻ｔ２において、スイッチＳＷ２がオンされる。すると、ノードＮ２の電位が、現書き込みサイクルにおいて入力された入力電圧ＶINから、直前の書き込みサイクルにおいて設定されている出力電圧ＶOUTに変化する。ＶOUT＜ＶINである場合、容量素子Ｃ１による容量結合に起因して、ノードＮ１の電位がＶIN−ＶOUTだけ低下する。その結果、インバータＩＮＶ１の入力電圧がしきい値電圧ＶＴよりも低くなるため、ノードＮ３の電位が「Ｈ」となる。
【００４９】
次に時刻ｔ３において、スイッチＳＷ４，ＳＷ８がオンされる。すると、ノードＮ８の電位が「Ｈ」となる。その結果、ラッチ回路１２の出力が反転し、ノードＮ９の電位は「Ｈ」となる。他方、ノードＮ４，Ｎ５の各電位は変化しないため、ラッチ回路１１の出力は反転せず、ノードＮ７の電位は「Ｈ」を維持する。
【００５０】
以上より、ＮＯＲ回路１４の出力は「Ｌ」を維持するため、スイッチＳＷ７はオフのままである。つまり、定電流源１６とノードＮ１２とは遮断されたままであり、放電パスは形成されない。一方、ＡＮＤ回路１３の出力は「Ｈ」となり、スイッチＳＷ５はオンされる。つまり、定電流源１５とノードＮ１２とが接続されることにより、充電パスが形成される。
【００５１】
次に時刻ｔ４において、スイッチＳＷ６がオンされる。すると、出力ノードＮ１３が定電流源１５を介して充電されるため、出力ノードＮ１３の電位（出力電圧ＶOUT）が次第に上昇する。
【００５２】
時刻ｔ５において、出力電圧ＶOUTが入力電圧ＶINにまで上昇すると（すなわち、現書き込みサイクルにおける出力電圧ＶOUTが入力電圧ＶINに等しくなると）、インバータＩＮＶ１の出力が反転して、ノードＮ４の電位が「Ｌ」となる。すると、ラッチ回路１２の出力は反転しないが、ラッチ回路１１の出力は反転し、ノードＮ７の電位が「Ｌ」となる。
【００５３】
その結果、ＡＮＤ回路１３の出力は「Ｌ」となり、スイッチＳＷ５がオフされるため、出力ノードＮ１３の充電が停止される。このとき、ノードＮ８の電位は「Ｌ」となるが、ラッチ回路１２の出力は反転せず、ノードＮ９の電位は「Ｈ」に維持されているため、ＮＯＲ回路１４の出力は「Ｌ」を維持し、スイッチＳＷ７はオフされたままである。従って、充電パス及び放電パスの双方が遮断されているため、出力電圧ＶOUTが入力電圧ＶINに等しく設定された状態は保持される。
【００５４】
以上の説明では、データ線ＤＬ（容量素子Ｃ２）を充放電するための手段として、トランジスタによって構成された定電流源１５，１６を用いる例について述べたが、これに限らず、出力ノードＮ１３に電流を充放電できる素子や回路であれば、どのような手段を用いてもよい。例えば、トランジスタによって構成された定電流源１５，１６の代わりに、抵抗素子又はチャージポンプ回路を用いてもよい。抵抗素子を用いた場合には、定電流源１５，１６を用いる場合と比較すると、回路構成が簡単になる。また、チャージポンプ回路を用いた場合には、ばらつきの少ない容量素子によって充放電のための電流値が決まるため、トランジスタを用いた定電流源１５，１６に比べて、電流値のばらつきを小さくすることができる。
【００５５】
本実施の形態１に係る液晶表示装置１００によると、液晶駆動回路１０９が有するコンパレータ１０ａは、現書き込みサイクルにおいて入力された入力電圧ＶINと、直前の書き込みサイクルにおいて設定されているデータ線ＤＬの電圧（出力電圧ＶOUT）とを比較する。そして、コンパレータ１０ａによる比較の結果に基づいてスイッチＳＷ５，ＳＷ７の一方がオンされることにより、定電流源１５を有する充電回路及び定電流源１６を有する放電回路の一方がノードＮ１２に接続される。そのため、直前の書き込みサイクルにおいてデータ線ＤＬに書き込まれている電圧を、現書き込みサイクルにおいて有効に利用することができるため、現書き込みサイクルにおいて出力電圧ＶOUTが一旦「Ｈ」又は「Ｌ」に設定される上記特許文献１に記載された液晶表示装置と比較すると、データ線ＤＬの充放電に起因する消費電力を低減することが可能となる。
【００５６】
また、液晶駆動回路１０９は、ラッチ回路１１，１２、ＡＮＤ回路１３、及びＮＯＲ回路１４によって、コンパレータ１０ａによる比較の結果に基づき、スイッチＳＷ５，ＳＷ７のオン／オフを制御する。従って、外部から入力された制御信号に基づいてスイッチのオン／オフを制御する場合（例えば上記特許文献１では、外部のスイッチ制御回路によってスイッチのオン／オフが制御される）と比較すると、スイッチの切り換えタイミングの制御が容易であるとともに、スイッチング動作の高速化を図ることが可能となる。
【００５７】
実施の形態２．
図５は、本発明の実施の形態２に係る液晶駆動回路１０９の構成を示す回路図である。図５に示すように、本実施の形態２に係る液晶駆動回路１０９は、コンパレータ１０ｂと、上記実施の形態１と同様のラッチ回路１１，１２、ＡＮＤ回路１３、ＮＯＲ回路１４、定電流源１５，１６、及びスイッチＳＷ４〜ＳＷ８とを備えている。
【００５８】
コンパレータ１０ｂは、差動増幅回路２０を有している。差動増幅回路２０の第１入力端子（＋側）は入力電圧ＶINが入力される端子に接続されており、第２入力端子（−側）は出力ノードＮ１３に接続されており、出力端子はノードＮ３に接続されている。
【００５９】
本実施の形態２に係るコンパレータ１０ｂの機能は、上記実施の形態１に係るコンパレータ１０ａの機能と同様である。
【００６０】
本実施の形態２に係る液晶表示装置１００によると、差動増幅回路２０を用いてコンパレータ１０ｂが構成されているため、スイッチドコンパレータ１０ａを用いる上記実施の形態１と比較すると、スイッチの数を削減することができる。そのため、スイッチを制御する制御回路の構成を簡略化することが可能となる。
【００６１】
実施の形態３．
図６は、本発明の実施の形態３に係る液晶駆動回路１０９の構成を示す回路図である。図６に示すように、本実施の形態３に係る液晶駆動回路１０９は、スイッチＳＷ１０と、上記実施の形態２と同様のコンパレータ１０ｂ、ラッチ回路１１，１２、ＡＮＤ回路１３、ＮＯＲ回路１４、定電流源１５，１６、及びスイッチＳＷ４〜ＳＷ８とを備えている。スイッチＳＷ１０は、ノードＮ１３と、中間電位ＶMとの間に接続されている。中間電位ＶMは、最高階調の表示データＳＩＧによって与えられる出力電圧ＶOUT（以下「出力電圧ＶOUTH」と称す）と、最低階調の表示データＳＩＧによって与えられる出力電圧ＶOUT（以下「出力電圧ＶOUTL」と称す）との中間の電位である。スイッチＳＷ１０をオンすることにより、データ線ＤＬの電圧が、出力電圧ＶOUTHと出力電圧ＶOUTLとの中間の電圧に設定される。つまり、スイッチＳＷ１０は、データ線ＤＬの電圧を、最高階調に応じた電圧と最低階調に応じた電圧との中間電圧に設定するためのプリチャージ回路として機能する。
【００６２】
以下、本実施の形態３に係る液晶駆動回路１０９の動作について説明する。まず、「Ｌ」のリセット信号／ＲＥＳＥＴの印加によってラッチ回路１１，１２をリセットすることにより、スイッチＳＷ５，ＳＷ７がオフされる。
【００６３】
次に、スイッチＳＷ１０がオンされることにより、データ線ＤＬの電圧（出力ノードＮ１３の電位）が中間電位ＶMにプリチャージされる。コンパレータ１０ｂは、入力電圧ＶINと中間電位ＶMとを比較する。そして、ＶM＞ＶINである場合は「Ｌ」の信号を出力し、ＶM＜ＶINである場合は「Ｈ」の信号を出力する。
【００６４】
次に、スイッチＳＷ４，ＳＷ８がオンされる。コンパレータ１０ｂから「Ｌ」の信号が出力されている場合（つまりＶM＞ＶINである場合）は、スイッチＳＷ５はオフ、スイッチＳＷ７はオンとなり、放電パスが形成される。一方、コンパレータ１０ｂから「Ｈ」の信号が出力されている場合（つまりＶM＜ＶINである場合）は、スイッチＳＷ５はオン、スイッチＳＷ７はオフとなり、充電パスが形成される。
【００６５】
次に、スイッチＳＷ１０がオフされた後に、スイッチＳＷ６がオンされる。すると、放電パスが形成されている場合には出力ノードＮ１３の電位が次第に低下し、一方、充電パスが形成されている場合には出力ノードＮ１３の電位が次第に上昇する。
【００６６】
出力電圧ＶOUTが入力電圧ＶINに等しくなると、コンパレータ１０ｂの出力が反転し、その結果、オンされていたスイッチＳＷ５又はスイッチＳＷ７がオフされる。
【００６７】
なお、以上の説明では、上記実施の形態２を基礎として本実施の形態３に係る発明を適用する例について述べたが、本実施の形態３に係る発明は、上記実施の形態１に適用することも可能である。
【００６８】
本実施の形態３に係る液晶表示装置１００によると、データ線ＤＬの電圧が中間電位ＶMにプリチャージされ、コンパレータ１０ｂは、入力電圧ＶINと中間電位ＶMとを比較する。そして、コンパレータ１０ｂによる比較の結果に基づいてスイッチＳＷ５，ＳＷ７の一方がオンされることにより、充電回路及び放電回路の一方がノードＮ１２に接続される。そのため、現書き込みサイクルにおいて出力電圧ＶOUTが一旦「Ｈ」又は「Ｌ」に設定される上記特許文献１に記載された液晶表示装置と比較すると、データ線ＤＬの充放電に起因する消費電力を低減することが可能となる。
【００６９】
しかも、データ線ＤＬの電圧が、最高階調に応じた電圧と最低階調に応じた電圧との中間電位ＶMにプリチャージされるため、全ての入力階調電圧を総合的に見ると、トータルの書き込み電圧の振幅を最小にすることができる。その結果、上記実施の形態１，２と比較して、データ線ＤＬへの書き込み時間を全体的に短縮することが可能となる。
【００７０】
実施の形態４．
図７は、本発明の実施の形態４に係る液晶駆動回路１０９の構成を示す回路図である。説明の簡略化のため、図７では、出力ノードＮ１３の電位（出力電圧ＶOUT）を、接地電位（例えばＶＳＳ）から入力電圧ＶINまで充電する場合について説明する。
【００７１】
図７に示すように、本実施の形態４に係る液晶駆動回路１０９は、スイッチＳＷ２１〜ＳＷ２３と、遅延回路３１と、インバータＩＮＶ３０と、上記実施の形態１と同様のコンパレータ１０ａ、ラッチ回路１１、定電流源１５、及びスイッチＳＷ４，ＳＷ５とを備えている。なお、図７では、出力ノードＮ１３の電位を接地電位から入力電圧ＶINまで充電する場合を想定しているため、図２に示したコンパレータ１２、ＡＮＤ回路１３、ＮＯＲ回路１４、定電流源１６、及びスイッチＳＷ６〜ＳＷ８は不要となる。
【００７２】
スイッチＳＷ２１は、スイッチＳＷ５と出力ノードＮ１３との間に接続されている。スイッチＳＷ２１は、制御信号Ｓ１によってオン／オフが制御される。スイッチＳＷ２２は、出力ノードＮ１３と接地電位との間に接続されている。遅延回路３１は、ノードＮ７に接続されている。インバータＩＮＶ３０の入力端子は遅延回路３１に接続されており、出力端子はスイッチＳＷ２３に接続されている。スイッチＳＷ２３は、ノードＮ１と接地電位との間に接続されている。
【００７３】
図８は、本実施の形態４の変形例に係る液晶駆動回路１０９の一部の構成を示す回路図である。図７に示したスイッチＳＷ２１の代わりに、図８に示すように、ノードＮ７に接続された第１入力端子と、制御信号Ｓ１が入力される第２入力端子と、スイッチＳＷ５に接続された出力端子とを有するＡＮＤ回路を設けてもよい。
【００７４】
図９は、図７に示した液晶駆動回路１０９の動作を説明するためのタイミングチャートである。図７，９を参照して、時刻ｔ０において、スイッチＳＷ２１がオフされ、スイッチＳＷ２２がオンされる。例えば、図１に示した６ビットディジタルデータである表示データＳＩＧの最上位ビットＤ５の論理レベルを検出し、最上位ビットＤ５の論理レベルが「Ｌ」である場合に、スイッチＳＷ２１がオフされ、スイッチＳＷ２２がオンされる。その結果、出力ノードＮ１３の電位が「Ｌ」となる。
【００７５】
また、時刻ｔ０において、「Ｌ」のリセット信号／ＲＥＳＥＴを印加することによってラッチ回路１１をリセットする。その結果、ノードＮ４，Ｎ７の各電位が「Ｈ」となり、ノードＮ５の電位が「Ｌ」となる。また、ＰＭＯＳトランジスタＱ３がオンされ、ＮＭＯＳトランジスタＱ４がオフされるため、ノードＮ７の電位は「Ｈ」となり、スイッチＳＷ５はオンされる。ノードＮ７の「Ｈ」の電位は、遅延回路３１を介してインバータＩＮＶ３０に伝わり、インバータＩＮＶ３０によって「Ｌ」に反転される。その結果、時刻ｔ１において、スイッチＳＷ２３はオフされる。
【００７６】
さらに、時刻ｔ０においてスイッチＳＷ１，ＳＷ３がオンされ、その結果、ノードＮ２の電位は入力電圧ＶINとなり、ノードＮ１，Ｎ３の各電位は、インバータＩＮＶ１のしきい値電圧ＶＴとなる。
【００７７】
次に時刻ｔ２において、スイッチＳＷ１，ＳＷ３，ＳＷ２２がオフされるとともに、リセット信号／ＲＥＳＥＴが「Ｈ」とされる。なお、ラッチ回路１１を確実にリセットすることができれば、リセット信号／ＲＥＳＥＴは、時刻ｔ２よりも前に「Ｈ」とされてもよい。
【００７８】
次に時刻ｔ３において、スイッチＳＷ２がオンされる。すると、ノードＮ２の電位が、入力電圧ＶINから出力ノードＮ１３の電位「Ｌ」に変化する。その結果、容量素子Ｃ１による容量結合に起因して、ノードＮ１の電位がＶIN−ＶOUTだけ低下するため、インバータＩＮＶ１の入力電圧がしきい値電圧ＶＴよりも低くなり、ノードＮ３の電位が「Ｈ」となる。
【００７９】
次に時刻ｔ４において、スイッチＳＷ４，ＳＷ２１がオンされる。スイッチＳＷ２１がオンされることにより、定電流源１５と出力ノードＮ１３とが、スイッチＳＷ５，ＳＷ２１を介して接続される。従って、出力ノードＮ１３が定電流源１５を介して充電され、出力ノードＮ１３の電位（出力電圧ＶOUT）が次第に上昇する。なお、スイッチＳＷ４がオンされても、ノードＮ４の電位は「Ｈ」のまま変化しない。
【００８０】
時刻ｔ５において、出力電圧ＶOUTが入力電圧ＶINにまで上昇すると、ノードＮ１の電位がしきい値電圧ＶＴとなり、インバータＩＮＶ１の出力が反転して、ノードＮ３，Ｎ４の電位が「Ｌ」となる。すると、ノードＮ５の電位は「Ｈ」となるため、ラッチ回路１１の出力は反転して、ノードＮ７の電位が「Ｌ」となる。その結果、スイッチＳＷ５がオフされるため、出力ノードＮ１３の充電が停止される。
【００８１】
このとき、ノードＮ１の電位はしきい値電圧ＶＴであるため、インバータＩＮＶ１には貫通電流が流れている。つまり、インバータＩＮＶ１において電力が消費されている。
【００８２】
ノードＮ７の「Ｌ」の電位は、遅延回路３１を介してインバータＩＮＶ３０に伝わり、インバータＩＮＶ３０によって「Ｈ」に反転される。その結果、時刻ｔ６において、スイッチＳＷ２３はオンされる。スイッチＳＷ２３がオンされることにより、ノードＮ１の電位は「Ｌ」となり、インバータＩＮＶ１には貫通電流が流れなくなる。つまり、インバータＩＮＶ１における電力消費が停止される。
【００８３】
ノードＮ１の電位が「Ｌ」となることにより、ノードＮ３，Ｎ４の各電位は「Ｈ」となり、ノードＮ５の電位は「Ｌ」となるが、ラッチ回路１１の出力は反転せず、ノードＮ７の電位は「Ｌ」を維持する。従って、スイッチＳＷ５はオフのままであるため、出力電圧ＶOUTは変化しない。
【００８４】
なお、遅延回路３１を設けている理由は、ノードＮ７の電位が「Ｌ」となった後、スイッチＳＷ５が確実にオフされてから、ノードＮ１の電位を「Ｌ」にするためである。ノードＮ７の電位が「Ｌ」となった後にスイッチＳＷ５が素速くオフされる場合には、遅延回路３１を設ける必要はない。
【００８５】
また、以上の説明では、出力ノードＮ１３の電位を接地電位から入力電圧ＶINまで充電する場合の例について述べたが、出力ノードＮ１３に放電回路を接続することにより、出力ノードＮ１３の電位を電源電位ＶＤＤから入力電圧ＶINまで放電することも可能である。もちろん、本実施の形態４に係る発明を、上記実施の形態１〜３に適用することも可能である。
【００８６】
本実施の形態４に係る液晶表示装置１００によると、データ線ＤＬの電圧（出力電圧ＶOUT）が入力電圧ＶINに等しく設定された直後にノードＮ１の電位を「Ｌ」に設定することにより、インバータＩＮＶ１には貫通電流が流れなくなり、コンパレータ１０ａにおける電力消費が停止される。従って、データ線ＤＬへの書き込みが終了した後もインバータＩＮＶ１に貫通電流が流れ続ける場合（例えば上記特許文献１）と比較すると、消費電力の低減を図ることが可能となる。
【００８７】
実施の形態５．
図１０は、本発明の実施の形態５に係る液晶駆動回路１０９の構成を示す回路図である。図１０に示すように、本実施の形態５に係る液晶駆動回路１０９は、コンパレータ１０ｂと、上記実施の形態４と同様の遅延回路３１、インバータＩＮＶ３０、ラッチ回路１１、定電流源１５、及びスイッチＳＷ４，ＳＷ５，ＳＷ２１〜ＳＷ２３とを備えている。本実施の形態５に係るコンパレータ１０ｂの機能は、上記実施の形態４に係るコンパレータ１０ａの機能と同様である。
【００８８】
コンパレータ１０ｂは、差動増幅回路２０を有している。差動増幅回路２０の第１入力端子（＋側）は入力電圧ＶINが入力される端子に接続されており、第２入力端子（−側）は出力ノードＮ１３に接続されており、出力端子はスイッチＳＷ４に接続されている。
【００８９】
スイッチＳＷ２３は、差動増幅回路２０における高電位源Ｖと低電位源との間の電源パスの任意の箇所に設けられている。図１０に示した例では、スイッチＳＷ２３は、差動増幅回路２０と低電位源との間に接続されている。データ線ＤＬの電圧が入力電圧ＶINに等しく設定された直後にスイッチＳＷ２３がオフされることにより、差動増幅回路２０の電源パスが遮断され、コンパレータ１０ｂにおける電力消費が停止される。
【００９０】
本実施の形態５に係る液晶表示装置１００によると、差動増幅回路２０を用いてコンパレータ１０ｂが構成されているため、スイッチドコンパレータ１０ａを用いる上記実施の形態４と比較すると、スイッチの数を削減することができる。そのため、スイッチを制御する制御回路の構成を簡略化することが可能となる。
【００９１】
実施の形態６．
図１１は、本発明の実施の形態６に係る液晶駆動回路１０９の構成を示す回路図である。説明の簡略化のため、図１１では、出力ノードＮ１３の電位（出力電圧ＶOUT）を、接地電位（例えばＶＳＳ）から入力電圧ＶINまで充電する場合について説明する。
【００９２】
図１１に示すように、本実施の形態６に係る液晶駆動回路１０９は、スイッチＳＷ２１，ＳＷ２２，ＳＷ３０，ＳＷ３１と、インバータＩＮＶ４０，ＩＮＶ４１と、定電流源４０と、上記実施の形態２と同様のコンパレータ１０ｂ、ラッチ回路１１、定電流源１５、及びスイッチＳＷ４，ＳＷ５とを備えている。なお、図１１では、出力ノードＮ１３の電位を接地電位から入力電圧ＶINまで充電する場合を想定しているため、図５に示したコンパレータ１２、ＡＮＤ回路１３、ＮＯＲ回路１４、定電流源１６、及びスイッチＳＷ６〜ＳＷ８は不要となる。
【００９３】
スイッチＳＷ２１は、スイッチＳＷ５と出力ノードＮ１３との間に接続されている。スイッチＳＷ２１は、制御信号Ｓ１によってオン／オフが制御される。スイッチＳＷ２２は、出力ノードＮ１３と接地電位との間に接続されている。スイッチＳＷ３０は、出力ノードＮ１３に接続されている。スイッチＳＷ３１は、スイッチＳＷ３０と定電流源４０との間に接続されている。定電流源４０は、スイッチＳＷ３１と接地電位との間に接続されている。インバータＩＮＶ４０の入力端子はノードＮ７に接続されており、出力端子はスイッチＳＷ３０に接続されている。インバータＩＮＶ４１の入力端子はノードＮ４に接続されており、出力端子はスイッチＳＷ３１に接続されている。定電流源４０の電流値は、定電流源１５の電流値の例えば１／１０程度に設定されている。
【００９４】
以下、本実施の形態６に係る液晶駆動回路１０９の動作について説明する。まず、上記実施の形態４と同様に、スイッチＳＷ２１がオフされ、スイッチＳＷ２２がオンされる。その結果、出力ノードＮ１３の電位（出力電圧ＶOUT）が「Ｌ」となる。次に、スイッチＳＷ４，ＳＷ２１がオンされる。コンパレータ１０ｂは、入力電圧ＶINと出力電圧ＶOUTとを比較する。出力電圧ＶOUTは「Ｌ」となっているため、ＶOUT＜ＶINであり、コンパレータ１０ｂは「Ｈ」の信号を出力する。スイッチＳＷ４がオンされているため、ノードＮ４の電位は「Ｈ」となる。
【００９５】
ここで、「Ｌ」のリセット信号／ＲＥＳＥＴを印加することによってラッチ回路１１は予めリセットされており、その結果、ノードＮ７の電位は「Ｈ」となってスイッチＳＷ５はオンされている。従って、スイッチＳＷ５，ＳＷ２１がいずれもオンされるため、出力ノードＮ１３が定電流源１５を介して充電され、出力電圧ＶOUTが次第に上昇する。このとき、スイッチＳＷ３０，ＳＷ３１はいずれもオフされているため、ノードＮ１３は定電流源４０によって放電されない。
【００９６】
出力電圧ＶOUTが入力電圧ＶINにまで上昇すると、コンパレータ１０ｂの出力が「Ｌ」となり、ラッチ回路１１の出力が反転して、ノードＮ７の電位が「Ｌ」となる。その結果、スイッチＳＷ５がオフされるため、出力ノードＮ１３の充電が停止される。コンパレータ１０ｂによる比較動作に起因して、出力電圧ＶOUTが入力電圧ＶINにまで上昇してからスイッチＳＷ５がオフされるまでには、若干の遅延時間が生じる。つまり、コンパレータ１０ｂの遅延時間によって、出力電圧ＶOUTは過剰に充電される。
【００９７】
ノードＮ７の「Ｌ」の電位はインバータＩＮＶ４０，ＩＮＶ４１によって反転されて「Ｈ」となるため、スイッチＳＷ３０，ＳＷ３１がオンされる。その結果、過剰に充電された出力電圧ＶOUTは、定電流源４０を介して徐々に放電される。出力電圧ＶOUTが入力電圧ＶINにまで低下すると、コンパレータ１０ｂの出力が「Ｈ」となり、その結果、スイッチＳＷ３１がオフされるため、出力ノードＮ１３の放電が停止される。なお、コンパレータ１０ｂの出力が「Ｈ」となってもラッチ回路１１の出力は反転しないため、スイッチＳＷ５はオフされたままであり、スイッチＳＷ３０はオンされたままである。
【００９８】
上記と同様に、出力電圧ＶOUTが入力電圧ＶINにまで低下してからスイッチＳＷ３１がオフされるまでには、若干の遅延時間が生じる。つまり、コンパレータ１０ｂの遅延時間によって、出力電圧ＶOUTは過剰に放電される。しかしながら、定電流源４０の電流値は定電流源１５の電流値の１／１０程度に設定されているため、定電流源４０の過剰放電に起因する入力電圧ＶINと出力電圧ＶOUTとの差は、定電流源１５の過剰充電に起因する入力電圧ＶINと出力電圧ＶOUTとの差に対して、電流値の比（１／１０）程度に低減されている。
【００９９】
定電流源４０の過剰放電に起因する電圧差を補償したい場合には、定電流源４０の１／１０程度の電流値を有する新たな定電流源を用いた充電回路（図示しない）を追加し、定電流源４０による過剰放電分を、この充電回路によって再充電すればよい。これにより、入力電圧ＶINと出力電圧ＶOUTとの差をさらに小さくすることができる。
【０１００】
なお、以上の説明では、出力ノードＮ１３の電位を接地電位から充電した後に過剰充電分を放電する例について述べたが、これとは逆に、出力ノードＮ１３の電位を放電回路によって電源電位ＶＤＤから放電した後に、過剰放電分を充電回路によって充電することも可能である。もちろん、本実施の形態６に係る発明を、上記実施の形態１〜５に適用することも可能である。
【０１０１】
本実施の形態６に係る液晶表示装置１００によると、充電用の定電流源１５と出力ノードＮ１３との接続が、スイッチＳＷ５のオフによって解除された後に、放電用の定電流源４０と出力ノードＮ１３とが、スイッチＳＷ３０，ＳＷ３１のオンによって接続される。これにより、定電流源１５によって過剰充電された電圧を、定電流源４０によって放電することができる。
【０１０２】
しかも、定電流源４０の電流値は定電流源１５の電流値よりも小さく設定されているため、上記の通り、定電流源４０の過剰放電に起因する入力電圧ＶINと出力電圧ＶOUTとのオフセット電圧を、定電流源１５の過剰充電に起因するオフセット電圧よりも低減することができる。
【０１０３】
実施の形態７．
本実施の形態７では、上記実施の形態５と上記実施の形態６との組合せについて説明する。図１２は、本発明の実施の形態７に係る液晶駆動回路１０９の構成を示す回路図である。ＮＡＮＤ回路５０の第１入力端子はノードＮ４に接続されており、第２入力端子はインバータＩＮＶ４０の出力端子であるノードＮ４０に接続されている。ラッチ回路３０は、ノードＮ４２と、ＮＡＮＤ回路５０の出力端子であるノードＮ４１との間に接続されている。遅延回路３１は、ノードＮ４２とスイッチＳＷ２３との間に接続されている。本実施の形態７に係る液晶駆動回路１０９のその他の構成は、上記実施の形態５，６と同様である。
【０１０４】
図１３は、図１２に示した液晶駆動回路１０９の動作を説明するためのタイミングチャートである。図１２，１３を参照して、予め、スイッチＳＷ２１がオフされ、スイッチＳＷ２２がオンされることにより、出力ノードＮ１３の電位（出力電圧ＶOUT）が「Ｌ」に設定されている。時刻ｔ０において、スイッチＳＷ４，ＳＷ２１がオンされることにより、ノードＮ４の電位は「Ｈ」となる。また、「Ｌ」のリセット信号／ＲＥＳＥＴの印加によってラッチ回路１１をリセットすることにより、ノードＮ７の電位は「Ｈ」となる。従って、出力ノードＮ１３が定電流源１５を介して充電され、出力電圧ＶOUTが次第に上昇する。このとき、ノードＮ４０の電位は「Ｌ」となり、ノードＮ４１，Ｎ４２の電位は「Ｈ」となる。ノードＮ４０の「Ｌ」の電位によってスイッチＳＷ３０がオフされているため、ノードＮ１３は定電流源４０によって放電されない。
【０１０５】
次に時刻ｔ１において、出力電圧ＶOUTが入力電圧ＶINにまで上昇すると、コンパレータ１０ｂの出力が「Ｌ」となり、ラッチ回路１１の出力が反転して、ノードＮ７の電位が「Ｌ」となる。その結果、スイッチＳＷ５がオフされるため、出力ノードＮ１３の充電が停止される。但し、上記実施の形態６で説明した通り、コンパレータ１０ｂの遅延時間によって出力電圧ＶOUTは過剰に充電される。また、ノードＮ４０の電位が「Ｈ」となるため、スイッチＳＷ３０がオンされる。その結果、過剰に充電された出力電圧ＶOUTは、定電流源４０を介して徐々に放電される。
【０１０６】
次に時刻ｔ３において、出力電圧ＶOUTが入力電圧ＶINにまで低下すると、コンパレータ１０ｂの出力が「Ｈ」となり、その結果、ノードＮ４１の電位が「Ｈ」から「Ｌ」に変化する。そのため、ラッチ回路３０の出力が反転してノードＮ４２の電位が「Ｌ」となり、スイッチＳＷ３１がオフされるため、出力ノードＮ１３の放電が停止される。
【０１０７】
ノードＮ４２の「Ｌ」の電位は、遅延回路３１を介してスイッチＳＷ２３に伝わり、その結果、スイッチＳＷ２３がオフされることにより、差動増幅回路２０の電源パスが遮断され、コンパレータ１０ｂにおける電力消費が停止される。
【０１０８】
コンパレータ１０ｂが非活性化されてその出力が不定状態となっても、ラッチ回路１１，３０によってノードＮ７，Ｎ４０，Ｎ４２の電位は保持されるため、スイッチＳＷ５，ＳＷ３０，ＳＷ３１の状態は変化しない。
【０１０９】
実施の形態８．
本実施の形態８では、上記実施の形態２と上記実施の形態６との組合せについて説明する。図１４は、本発明の実施の形態８に係る液晶駆動回路１０９の構成を示す回路図である。図１４に示すように、本実施の形態８に係る液晶駆動回路１０９は、図５に示した液晶駆動回路に相当する上側駆動回路１０９ａと、上側駆動回路１０９ａと同様の構成の下側駆動回路１０９ｂとを有している。
【０１１０】
上側駆動回路１０９ａに関し、スイッチＳＷ４，ＳＷ８のオン／オフは、制御信号Ｓ２によって制御される。スイッチＳＷ６のオン／オフは、遅延回路６１によって遅延された制御信号Ｓ２によって制御される。
【０１１１】
下側駆動回路１０９ｂは、ラッチ回路１１ｂ，１２ｂと、ＡＮＤ回路１３ｂと、ＮＯＲ回路１４ｂと、定電流源１５ｂ，１６ｂと、スイッチＳＷ４ｂ〜ＳＷ８ｂとを有している。下側駆動回路１０９ｂ内における各素子の接続関係は、上側駆動回路１０９ａと同様であるため、詳細な説明は省略する。
【０１１２】
また、本実施の形態８に係る液晶駆動回路１０９は、インバータＩＮＶ５０とＡＮＤ回路６０とを有している。インバータＩＮＶ５０の入力端子は、ノードＮ７に接続されている。ＡＮＤ回路６０の第１入力端子はインバータＩＮＶ５０の出力端子に接続されており、第２入力端子はノードＮ９に接続されており、出力端子はスイッチＳＷ４ｂ，ＳＷ８ｂ及び遅延回路６１ｂに接続されている。遅延回路６１ｂは、スイッチＳＷ６ｂに接続されている。
【０１１３】
定電流源１５の電流値は定電流源１６ｂの電流値よりも大きく設定されている。同様に、定電流源１６の電流値は定電流源１５ｂの電流値よりも大きく設定されている。また、定電流源１５の電流値と定電流源１６の電流値とはほぼ等しく設定されており、定電流源１５ｂの電流値と定電流源１６ｂの電流値とはほぼ等しく設定されている。
【０１１４】
本実施の形態８に係る液晶駆動回路１０９では、直前の書き込みサイクルにおいてデータ線ＤＬに書き込まれている電圧を利用しつつ、上側駆動回路１０９ａによってデータ線ＤＬの充電又は放電が行われ、その後、上側駆動回路１０９ａによる過剰充電又は過剰放電が、下側駆動回路１０９ｂによって放電又は充電される。具体的には、定電流源１５による過剰充電が定電流源１６ｂによって放電され、定電流源１６による過剰放電が定電流源１５ｂによって充電される。これにより、過剰充電又は過剰放電に起因する入力電圧ＶINと出力電圧ＶOUTとのオフセット電圧が低減される。
【０１１５】
上側駆動回路１０９ａの動作は、ラッチ回路１１，１２の各出力が双方とも反転することによって終了する。従って、インバータＩＮＶ５０で反転されたノードＮ７（ラッチ回路１１の出力）の電位と、ノードＮ９（ラッチ回路１２の出力）の電位との論理積をＡＮＤ回路６０でとることで、下側駆動回路１０９ｂの活性化を制御するようにしている。
【０１１６】
なお、下側駆動回路１０９ｂによる過剰充電又は過剰放電を補償するための回路（下側駆動回路１０９ｂと同様の構成）をさらに追加して設けることにより、入力電圧ＶINと出力電圧ＶOUTとのオフセット電圧をさらに低減することができる。
【０１１７】
実施の形態９．
図１５は、本発明の実施の形態９に係る液晶駆動回路１０９の構成を示す回路図である。説明の簡略化のため、図１５では、出力ノードＮ１３の電位（出力電圧ＶOUT）を、接地電位（例えばＶＳＳ）から入力電圧ＶINまで充電する場合について説明する。
【０１１８】
図１５に示すように、本実施の形態９に係る液晶駆動回路１０９は、コンパレータ１０ｂと、ラッチ回路１１と、定電流源１５，７０と、インバータＩＮＶ６０と、スイッチＳＷ５，ＳＷ２１，ＳＷ２２，ＳＷ５０〜ＳＷ５２とを備えている。
【０１１９】
定電流源７０は、電源電位ＶＤＤに接続されている。スイッチＳＷ５０は、定電流源７０とスイッチＳＷ５１との間に接続されている。スイッチＳＷ５１は、スイッチＳＷ５０と出力ノードＮ１３との間に接続されている。インバータＩＮＶ６０の入力端子はノードＮ７に接続されており、出力端子はスイッチＳＷ５０に接続されている。スイッチＳＷ５２は、入力電圧ＶINと入力電圧ＶIN’とを切り換える。入力電圧ＶIN’は、入力電圧ＶINよりも例えば１階調分低い電圧である。但し、１階調分低い電圧に限らず、コンパレータ１０ｂの遅延時間に応じて適切な電圧を設定すればよい。また、定電流源７０の電流値は、定電流源１５の電流値の例えば１／１０程度に設定されている。
【０１２０】
以下、本実施の形態９に係る液晶駆動回路１０９の動作について説明する。まず、スイッチＳＷ２１がオフされ、スイッチＳＷ２２がオンされることにより、出力ノードＮ１３の電位（出力電圧ＶOUT）が「Ｌ」に設定される。また、ラッチ回路１１をリセットすることにより、ノードＮ７の電位は「Ｈ」となって、スイッチＳＷ５はオンされ、スイッチＳＷ５０はオフされている。また、スイッチＳＷ５２は、入力電圧ＶIN’側に切り換えられている。
【０１２１】
次に、スイッチＳＷ２２がオフされた後にスイッチＳＷ４，ＳＷ２１がオンされることにより、出力ノードＮ１３が定電流源１５を介して充電され、出力電圧ＶOUTが次第に上昇する。出力電圧ＶOUTが入力電圧ＶIN’にまで上昇すると、コンパレータ１０ｂの出力が「Ｌ」となり、ラッチ回路１１の出力が反転して、ノードＮ７の電位が「Ｌ」となる。その結果、スイッチＳＷ５がオフされるため、定電流源１５による出力ノードＮ１３の充電が停止される。また、ノードＮ７の「Ｌ」の電位がインバータＩＮＶ６０で反転されることにより、スイッチＳＷ５０がオンされる。
【０１２２】
また、ノードＮ７の電位が「Ｌ」となったことを受けて、スイッチＳＷ５２が入力電圧ＶIN側に切り換わる。この時点ではＶIN＞ＶOUTであるため、コンパレータ１０ｂの出力は「Ｌ」から「Ｈ」へ変化する。その結果、スイッチＳＷ５１がオンされる。一方、コンパレータ１０ｂの出力が「Ｌ」から「Ｈ」へ変化しても、ラッチ回路１１の出力は反転せず、スイッチＳＷ５０はオンされたままである。
【０１２３】
スイッチＳＷ５０，ＳＷ５１がいずれもオンされるため、定電流源７０による出力ノードＮ１３の充電が開始され、出力ノードの電位は、ＶIN’＋Δ（Δはコンパレータ１０ｂの遅延時間に起因するオフセット電圧）からＶINに向かって徐々に上昇する。
【０１２４】
出力電圧ＶOUTが入力電圧ＶINにまで上昇すると、コンパレータ１０ｂの出力が「Ｌ」となる。その結果、スイッチＳＷ５１がオフされるため、定電流源７０による出力ノードＮ１３の充電が停止される。
【０１２５】
オフセット電圧をさらに低減したい場合には、定電流源７０よりもさらに電流値が小さい定電流源を追加し、最終的な入力電圧ＶINまでのデータ線ＤＬの充電を、この追加した定電流源によって行えばよい。
【０１２６】
なお、以上の説明では、出力ノードＮ１３の電位を接地電位から入力電圧ＶINまで充電する場合の例について述べたが、出力ノードＮ１３に放電回路を接続することにより、出力ノードＮ１３の電位を電源電位ＶＤＤから入力電圧ＶINまで放電することも可能である。もちろん、本実施の形態９に係る発明を、上記実施の形態１〜８に適用することも可能である。
【０１２７】
本実施の形態９に係る液晶表示装置１００によると、定電流源１５による充電は、出力電圧ＶOUTが入力電圧ＶIN’（＜ＶIN）に達した時点で停止され、その後、出力電圧ＶOUTが入力電圧ＶINに達するまでは、定電流源７０による充電が行われる。定電流源７０の電流値は定電流源１５の電流値よりも小さく設定されているため、定電流源７０による低速の充電で生じるオフセット電圧は、定電流源１５による高速の充電で生じるオフセット電圧よりも小さい。従って、出力電圧ＶOUTが入力電圧ＶINに達するまで定電流源１５による充電を行う場合と比較すると、コンパレータ１０ｂの遅延時間に起因するオフセット電圧を低減することが可能となる。
【０１２８】
実施の形態１０．
図１６は、本発明の実施の形態１０に係る液晶駆動回路１０９の構成を示す回路図である。説明の簡略化のため、図１６では、出力ノードＮ１３の電位（出力電圧ＶOUT）を、接地電位（例えばＶＳＳ）から入力電圧ＶINまで充電する場合について説明する。
【０１２９】
図１６に示すように、本実施の形態１０に係る液晶駆動回路１０９は、コンパレータ１０ｂと、ラッチ回路１１と、定電流源１５と、インバータＩＮＶ７０と、スイッチＳＷ５，ＳＷ２１，ＳＷ２２，ＳＷ６０とを備えている。
【０１３０】
インバータＩＮＶ７０の入力端子はノードＮ７に接続されており、出力端子はスイッチＳＷ６０に接続されている。スイッチＳＷ６０は、入力電圧ＶINが入力される端子と、出力ノードＮ１３との間に接続されている。
【０１３１】
以下、本実施の形態１０に係る液晶駆動回路１０９の動作について説明する。まず、スイッチＳＷ２１がオフされ、スイッチＳＷ２２がオンされることにより、出力ノードＮ１３の電位（出力電圧ＶOUT）が「Ｌ」に設定される。また、ラッチ回路１１をリセットすることにより、ノードＮ７の電位は「Ｈ」となって、スイッチＳＷ５はオンされ、スイッチＳＷ６０はオフされる。
【０１３２】
次に、スイッチＳＷ２２がオフされた後にスイッチＳＷ４，ＳＷ２１がオンされることにより、出力ノードＮ１３が定電流源１５を介して充電され、出力電圧ＶOUTが次第に上昇する。出力電圧ＶOUTが入力電圧ＶINにまで上昇すると、コンパレータ１０ｂの出力が「Ｌ」となり、ラッチ回路１１の出力が反転して、ノードＮ７の電位が「Ｌ」となる。その結果、スイッチＳＷ５がオフされるため、定電流源１５による出力ノードＮ１３の充電が停止される。
【０１３３】
また、ノードＮ７の「Ｌ」の電位がインバータＩＮＶ７０で反転されることにより、スイッチＳＷ６０がオンされる。スイッチＳＷ６０がオンされることにより、出力ノードＮ１３は入力電圧ＶINに短絡される。その結果、コンパレータ１０ｂの遅延時間に起因して過剰充電されていた出力電圧ＶOUTは、入力電圧ＶINに向かって低下する。通常は、入力電圧ＶINを生成する階調電圧生成回路１１０（図１参照）の出力インピーダンスは高いため、出力ノードＮ１３に入力電圧ＶINを印加しても、所定時間内に入力電圧ＶINによって出力ノードＮ１３を充電することは困難である。しかしながら、本実施の形態１０においては、入力電圧ＶINによって出力電圧ＶOUTをオフセット電圧分だけ変化させればよいため、入力電圧ＶINによる出力ノードＮ１３の充電が可能となる。
【０１３４】
なお、図１６に示した例では、ラッチ回路１１の出力によってスイッチＳＷ６０の切り換えが制御されているが、ラッチ回路１１の入力（つまりコンパレータ１０ｂの出力）によって制御してもよい。この場合は、コンパレータ１０ｂの出力が「Ｌ」に変化した時点で、スイッチＳＷ６０を直ちにオンすることができる。そのため、ラッチ回路１１による処理を介在しない分だけオフセット電圧が小さくなるため、入力電圧ＶINによって出力電圧ＶOUTを低下させるのに必要な時間を短縮することができる。
【０１３５】
なお、以上の説明では、出力ノードＮ１３の電位を接地電位から入力電圧ＶINまで充電する場合の例について述べたが、出力ノードＮ１３に放電回路を接続することにより、出力ノードＮ１３の電位を電源電位ＶＤＤから入力電圧ＶINまで放電することも可能である。もちろん、本実施の形態１０に係る発明を、上記実施の形態１〜９に適用することも可能である。
【０１３６】
本実施の形態１０に係る液晶表示装置１００によると、定電流源１５による充電が停止された直後にスイッチＳＷ６０がオンされることにより、出力ノードＮ１３が入力電圧ＶINに短絡される。そのため、入力電圧ＶINによって出力ノードＮ１３が直接充電されるため、コンパレータ１０ｂの遅延時間に起因するオフセット電圧を低減することが可能となる。
【０１３７】
実施の形態１１．
図１７は、本発明の実施の形態１１に係る液晶表示装置１００の全体構成を示すブロック図である。本実施の形態１１に係るソースドライバ１０４は、シフトレジスタ１０５と、データラッチ回路１０６，１０７と、階調電圧生成回路１１０と、デコード回路１０８と、駆動回路１０９1〜１０９64とを備えている。駆動回路１０９1〜１０９64は、階調電圧ノードＮ1〜Ｎ64ごとにそれぞれ設けられている。駆動回路１０９1〜１０９64の構成は、上記実施の形態１〜１０で説明した液晶駆動回路１０９の構成と同様である。つまり、本実施の形態１１は、上記実施の形態１〜１０に係る発明を階調電圧生成回路１１０に適用し、データ線ＤＬごとの液晶駆動回路１０９を省略したものである。なお、階調電圧源には出力電流を流出及び流入させる機能が必要であるため、駆動回路１０９1〜１０９64としては、図１２に示した上記実施の形態７の回路が最も適している。
【０１３８】
図１８は、データ線ＤＬ１に関して、図１７に示したデコード回路１０８の構成の一部を示す回路図である。他のデータ線ＤＬについても、図１８と同様の回路が用いられる。図１８では、６ビットの入力データＤ０〜Ｄ５によって６４種類の階調電圧Ｖ１〜Ｖ６４をデコードする例が示されている。各階調電圧は、直列接続された６個のＮＭＯＳトランジスタが全てオンされた時に選択される。各ＮＭＯＳトランジスタはスイッチング素子として機能し、入力データＤ０〜Ｄ５によって選択された階調電圧と同じ電圧が、データ線ＤＬ１に出力される。
【０１３９】
本実施の形態１１に係る液晶表示装置１００によると、上記実施の形態１〜１０によって得られる効果に加えて、以下の効果を得ることができる。つまり、データ線ＤＬごとに液晶駆動回路１０９を個別に設けた場合には、たとえ全てのデータ線ＤＬに同一階調の電圧を書き込んだとしても、各液晶駆動回路１０９ごとの特性のばらつきに起因して、各データ線ＤＬの電圧に偏差が生じ、表示画面に色むらが発生する場合がある。これに対し、本実施の形態１１のように階調電圧源を構成した場合には、各データ線ＤＬに出力される電圧は、同一の階調電圧源から供給されるため、データ線ＤＬごとの電圧偏差がなくなり、その結果、表示画面の色むらを改善することができる。
【０１４０】
以上では、液晶表示装置１００を例にとって本発明の実施の形態１〜１１について説明したが、本発明は、液晶表示装置に限らず、有機ＥＬ表示装置のような、電界発光型の表示素子を有する表示装置にも適用可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態１に係る液晶表示装置の全体構成を示すブロック図である。
【図２】本発明の実施の形態１に係る液晶駆動回路の構成を示す回路図である。
【図３】本発明の実施の形態１に係る液晶駆動回路の動作を説明するためのタイミングチャートである。
【図４】本発明の実施の形態１に係る液晶駆動回路の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態２に係る液晶駆動回路の構成を示す回路図である。
【図６】本発明の実施の形態３に係る液晶駆動回路の構成を示す回路図である。
【図７】本発明の実施の形態４に係る液晶駆動回路の構成を示す回路図である。
【図８】本発明の実施の形態４の変形例に係る液晶駆動回路の一部の構成を示す回路図である。
【図９】本発明の実施の形態４に係る液晶駆動回路の動作を説明するためのタイミングチャートである。
【図１０】本発明の実施の形態５に係る液晶駆動回路の構成を示す回路図である。
【図１１】本発明の実施の形態６に係る液晶駆動回路の構成を示す回路図である。
【図１２】本発明の実施の形態７に係る液晶駆動回路の構成を示す回路図である。
【図１３】本発明の実施の形態７に係る液晶駆動回路の動作を説明するためのタイミングチャートである。
【図１４】本発明の実施の形態８に係る液晶駆動回路の構成を示す回路図である。
【図１５】本発明の実施の形態９に係る液晶駆動回路の構成を示す回路図である。
【図１６】本発明の実施の形態１０に係る液晶駆動回路の構成を示す回路図である。
【図１７】本発明の実施の形態１１に係る液晶表示装置の全体構成を示すブロック図である。
【図１８】本発明の実施の形態１１に係るデコード回路の構成の一部を示す回路図である。
【符号の説明】
【０１４２】
１０ａ，１０ｂ  コンパレータ、１１，１２  ラッチ回路、１５，１６，４０，７０  定電流源、２０  差動増幅回路、１０２  画素、１０８  デコード回路、１０９  液晶駆動回路、１０９1〜１０９64  駆動回路、１１０  階調電圧生成回路、ＳＷ５，ＳＷ６，ＳＷ１０，ＳＷ２３，ＳＷ３０，ＳＷ３１，ＳＷ５０，ＳＷ５１，ＳＷ６０  スイッチ。
【図１】
2006208653.tif 000003
【図２】
2006208653.tif 000004
【図３】
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【図４】
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【図５】
2006208653.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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