(57)【要約】【課題】搭載ＣＰＵの動作周波数を変更するタイミング適切に制御することができるページプリンタを、提供する。【解決手段】制御部１０ｃは、ＣＰＵ１１からＲＡＭ１５へ単位時間あたりに出力されるアクセス要求信号が第１閾値を上回っている状態が第１上限時間以上継続し、及び／又は、ＩＯコントローラ１４からＲＡＭ１５へ単位時間あたりに出力されるアクセス要求信号が第２閾値を上回っている状態が第３上限時間以上継続すると、ＣＰＵ１１の動作周波数を高い動作周波数に切り替える。また、制御部１０ｃは、ＣＰＵ１１からＲＡＭ１５へ単位時間あたりに出力されるアクセス要求信号が第１閾値を上回っていない状態が第２上限時間以上継続し、及び、ＩＯコントローラ１４からＲＡＭ１５へ単位時間あたりに出力されるアクセス要求信号が第２閾値を上回っていない状態が第４上限時間以上継続すると、ＣＰＵ１１の動作周波数を低い動作周波数に切り替える。【選択図】図２
2006099643.tif 000002
【特許請求の範囲】
【請求項１】
高い動作周波数と低い動作周波数とを選択的に利用して動作するＣＰＵ，及び、ホストコンピュータからのデータをＲＡＭへ送信する処理を行うＩＯコントローラを搭載したページプリンタであって、
前記ＣＰＵが前記ＲＡＭへ出力するアクセス要求信号を取得する第１要求信号取得部，
前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第１閾値を上回っているか否かを判定する第１アクセス状態判定部，
前記回数が前記第１閾値を上回っていると前記第１アクセス状態判定部が判定している時間が所定の第１上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第１閾値を上回っていないと前記第１アクセス状態判定部が判定している時間が所定の第２上限時間を超過すると、頻状態を示す情報を記憶部に記録するＣＰＵ動作状態判定部，
前記ＩＯコントローラが前記ＲＡＭへ出力するアクセス要求信号を取得する第２要求信号取得部，
前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第２閾値を上回っているか否かを判定する第２アクセス状態判定部，
前記回数が前記第２閾値を上回っていると前記第２アクセス状態判定部が判定している時間が所定の第３上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第２閾値を上回っていないと前記第２アクセス状態判定部が判定している時間が所定の第４上限時間を超過すると、疎状態を示す情報を前記記憶部に記録するＩＯコントローラ動作状態判定部，及び、
前記ＣＰＵ動作状態判定部が記憶部に記憶した情報が疎状態を示す情報であるとともに、前記ＩＯコントローラ動作状態判定部が記憶部に記憶した情報が疎状態を示す情報である場合に、前記ＣＰＵを低い動作周波数にて動作させ、それ以外の場合に、前記ＣＰＵを高い動作周波数にて動作させるＣＰＵ動作制御部
を備えることを特徴とするページプリンタ。
【請求項２】
前記動作切替部は、入力装置を通じて利用者から制御の許可を得ている場合には、前記記憶部内の情報を書き換える処理を行い、前記利用者から制御の許可を得ていない場合には、前記高い動作周波数を示す情報を前記記憶部内に記憶させたままにする
ことを特徴とする請求項１記載のページプリンタ。
【請求項３】
高い動作周波数と低い動作周波数とを選択的に利用して動作するＣＰＵを搭載したページプリンタであって、
前記ＣＰＵがＲＡＭへ出力するアクセス要求信号を取得する要求信号取得部，
前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第１閾値を上回っているか否かを判定するアクセス状態判定部，
前記回数が前記第１閾値を上回っていると前記アクセス状態判定部が判定している時間が所定の第１上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第１閾値を上回っていないと前記アクセス状態判定部が判定している時間が所定の第２上限時間を超過すると、疎状態を示す情報を前記記憶部に記録する動作状態判定部，及び、
前記記憶部内の情報が頻状態であるときに前記ＣＰＵを高い動作周波数にて動作させ、前記記憶部内の情報が疎状態であるときに前記ＣＰＵを低い動作周波数にて動作させるＣＰＵ動作制御部
を備えることを特徴とするページプリンタ。
【請求項４】
高い動作周波数と低い動作周波数とを選択的に利用して動作するＣＰＵ，及び、ホストコンピュータからのデータをＲＡＭへ送信する処理を行うＩＯコントローラを搭載したページプリンタであって、
前記ＩＯコントローラが前記ＲＡＭへ出力するアクセス要求信号を取得する要求信号取得部，
前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第２閾値を上回っているか否かを判定するアクセス状態判定部，
前記回数が前記第２閾値を上回っていると前記アクセス状態判定部が判定している時間が所定の第３上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第２閾値を上回っていないと前記アクセス状態判定部が判定している時間が所定の第４上限時間を超過すると、疎状態を示す情報を前記記憶部に記録する動作状態判定部，及び、
前記記憶部内の情報が頻状態であるときに前記ＣＰＵを高い動作周波数にて動作させ、前記記憶部内の情報が疎状態であるときに前記ＣＰＵを低い動作周波数にて動作させるＣＰＵ動作制御部
を備えることを特徴とするページプリンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ページプリンタに、関する。
【背景技術】
【０００２】
近年、ＣＰＵの高速化に伴い、ＣＰＵの消費電力の増加とそれに伴う発熱量の増加とが問題になってきている。周知のように、ＣＰＵの消費電力は、一般的な傾向として、動作周波数に比例して増加し、動作電圧の二乗に比例して増加する。このため、高速のＣＰＵの中には、消費電力をできるだけ抑えられるようにするために動作周波数や動作電圧を変更できる機能を有するものがある。
【０００３】
また、最近では、前述したような機能を有する高速のＣＰＵは、コンピュータだけではなく、高解像度化，高画質化，処理速度の高速化が要求されているページプリンタにも、搭載されるようになってきた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述したようなＣＰＵを搭載した従来のページプリンタの中には、一定時間印刷要求がなかった場合において自身の動作モードを通常モードから省電力モードに移行させたときに、この動作モードの切り替えに連動させて、ＣＰＵの動作電圧を通常よりも低い電圧に切り替えているものがある。
【０００５】
しかしながら、この種のページプリンタは、ＣＰＵの動作周波数を変更するタイミングを適切に制御することが難しいため、動作モードの切り替えに連動させてＣＰＵの動作周波数を変更したり、動作モードの切り替えとは独立したタイミングにてＣＰＵの動作周波数を変更したりしていなかった。
【０００６】
本発明は、前述したような従来の事情に鑑みてなされたものであり、その課題は、ページプリンタに搭載されるＣＰＵの動作周波数を変更するタイミングを適切に制御することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために発明された第１の態様のページプリンタは、高い動作周波数と低い動作周波数とを選択的に利用して動作するＣＰＵ，及び、ホストコンピュータからのデータをＲＡＭへ送信する処理を行うＩＯコントローラを搭載したページプリンタであって、前記ＣＰＵが前記ＲＡＭへ出力するアクセス要求信号を取得する第１要求信号取得部，前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第１閾値を上回っているか否かを判定する第１アクセス状態判定部，前記回数が前記第１閾値を上回っていると前記第１アクセス状態判定部が判定している時間が所定の第１上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第１閾値を上回っていないと前記第１アクセス状態判定部が判定している時間が所定の第２上限時間を超過すると、頻状態を示す情報を記憶部に記録するＣＰＵ動作状態判定部，前記ＩＯコントローラが前記ＲＡＭへ出力するアクセス要求信号を取得する第２要求信号取得部，前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第２閾値を上回っているか否かを判定する第２アクセス状態判定部，前記回数が前記第２閾値を上回っていると前記第２アクセス状態判定部が判定している時間が所定の第３上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第２閾値を上回っていないと前記第２アクセス状態判定部が判定している時間が所定の第４上限時間を超過すると、疎状態を示す情報を前記記憶部に記録するＩＯコントローラ動作状態判定部，及び、前記ＣＰＵ動作状態判定部が記憶部に記憶した情報が疎状態を示す情報であるとともに、前記ＩＯコントローラ動作状態判定部が記憶部に記憶した情報が疎状態を示す情報である場合に、前記ＣＰＵを低い動作周波数にて動作させ、それ以外の場合に、前記ＣＰＵを高い動作周波数にて動作させるＣＰＵ動作制御部を備えることを、特徴としている。
【０００８】
このように構成されると、ＣＰＵからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第１閾値を上回っている状態が第１上限時間以上継続し、及び／又は、ＩＯコントローラからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第２閾値を上回っている状態が第３上限時間以上継続すると、ＣＰＵの動作周波数が高い動作周波数に切り替えられる。また、ＣＰＵからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第１閾値を上回っていない状態が第２上限時間以上継続し、及び、ＩＯコントローラからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第２閾値を上回っていない状態が第４上限時間以上継続すると、ＣＰＵの動作周波数が低い動作周波数に切り替えられる。このとき、第１閾値，第２閾値，第１上限時間，第２上限時間，第３上限時間，及び、第４上限時間のそれぞれについて適宜最適なものを選択することにより、ＣＰＵの処理速度があまり必要ない時だけＣＰＵの動作周波数を低いものへと切り替えることができるようになる。その結果、ＣＰＵの動作周波数を変更するタイミングが適切に制御されることとなる。
【０００９】
また、上記の課題を解決するために発明された第２の態様のページプリンタは、高い動作周波数と低い動作周波数とを選択的に利用して動作するＣＰＵを搭載したページプリンタであって、前記ＣＰＵがＲＡＭへ出力するアクセス要求信号を取得する要求信号取得部，前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第１閾値を上回っているか否かを判定するアクセス状態判定部，前記回数が前記第１閾値を上回っていると前記アクセス状態判定部が判定している時間が所定の第１上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第１閾値を上回っていないと前記アクセス状態判定部が判定している時間が所定の第２上限時間を超過すると、疎状態を示す情報を前記記憶部に記録する動作状態判定部，及び、前記記憶部内の情報が頻状態であるときに前記ＣＰＵを高い動作周波数にて動作させ、前記記憶部内の情報が疎状態であるときに前記ＣＰＵを低い動作周波数にて動作させるＣＰＵ動作制御部を備えることを、特徴としている。
【００１０】
このように構成されると、ＣＰＵからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第１閾値を上回っている状態が第１上限時間以上継続すると、ＣＰＵの動作周波数が高い動作周波数に切り替えられ、ＣＰＵからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第１閾値を上回っていない状態が第２上限時間以上継続すると、ＣＰＵの動作周波数が低い動作周波数に切り替えられる。このとき、第１閾値，第１上限時間，及び、第２上限時間のそれぞれについて適宜最適なものを選択することにより、ＣＰＵの処理速度があまり必要ない時にＣＰＵの動作周波数を低いものへと切り替えることができるようになる。その結果、ＣＰＵの動作周波数を変更するタイミングが適切に制御されることとなる。
【００１１】
また、上記の課題を解決するために発明された第３の態様のページプリンタは、高い動作周波数と低い動作周波数とを選択的に利用して動作するＣＰＵ，及び、ホストコンピュータからのデータをＲＡＭへ送信する処理を行うＩＯコントローラを搭載したページプリンタであって、前記ＩＯコントローラが前記ＲＡＭへ出力するアクセス要求信号を取得する要求信号取得部，前記要求信号取得部が単位時間あたりに取得したアクセス要求信号の回数が所定の第２閾値を上回っているか否かを判定するアクセス状態判定部，前記回数が前記第２閾値を上回っていると前記アクセス状態判定部が判定している時間が所定の第３上限時間を超過すると、頻状態を示す情報を記憶部に記録し、前記回数が前記第２閾値を上回っていないと前記アクセス状態判定部が判定している時間が所定の第４上限時間を超過すると、疎状態を示す情報を前記記憶部に記録する動作状態判定部，及び、前記記憶部内の情報が頻状態であるときに前記ＣＰＵを高い動作周波数にて動作させ、前記記憶部内の情報が疎状態であるときに前記ＣＰＵを低い動作周波数にて動作させるＣＰＵ動作制御部を備えることを、特徴としている。
【００１２】
このように構成されると、ＩＯコントローラからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第２閾値を上回っている状態が第３上限時間以上継続すると、ＣＰＵの動作周波数が高い動作周波数に切り替えられ、ＩＯコントローラからＲＡＭへ単位時間あたりに出力されるアクセス要求信号が第２閾値を上回っていない状態が第４上限時間以上継続すると、ＣＰＵの動作周波数が低い動作周波数に切り替えられる。このとき、所定の第２閾値，第１上限時間，及び、第２上限時間のそれぞれについて適宜最適なものを選択することにより、ＣＰＵの処理速度があまり必要ない時にＣＰＵの動作周波数を低いものへと切り替えることができるようになる。その結果、ＣＰＵの動作周波数を変更するタイミングが適切に制御されることとなる。
【発明の効果】
【００１３】
このように、本発明によれば、ページプリンタに搭載されるＣＰＵの動作周波数を変更するタイミングを適切に制御することができるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面に基づいて、本発明を実施するための形態を、四例説明する。
【実施形態１】
【００１５】
図１は、本発明の第１の実施形態であるページプリンタ１０の構成図である。このページプリンタ１０は、主要な構成として、印刷エンジン１０ａ，操作部１０ｂ，及び、制御部１０ｃを、備えている。
【００１６】
印刷エンジン１０ａは、用紙上への印刷を実際に行なう機構である。操作部１０ｂは、ユーザによる操作を受け付ける装置である。制御部１０ｃは、図示せぬホストコンピュータから送信されてきた印刷データに応じた印刷を印刷エンジン１０ａに行なわせるための印刷制御処理や、操作部１０ｂに対する操作を通じてユーザから実行すべき処理についての指示を取得する処理を行なうユニットである。
【００１７】
図２は、その制御部１０ｃの構成図である。制御部１０ｃは、ＣＰＵ１１，ＣＰＵバスコントローラ１２，ホストＩＦ１３，ＩＯコントローラ１４，ＲＡＭ１５，メモリバスコントローラ１６，第１状態判定回路１７，第２状態判定回路１８，及び、ＣＰＵ動作制御回路１９を、備えている。
【００１８】
ＣＰＵ１１は、図示せぬＲＯＭ内のプログラムに従って各部を統合的に制御することにより、制御部１０ｃとしての処理を行うユニットである。すなわち、ＣＰＵ１１は、図示せぬホストコンピュータから送信されてきた印刷データに応じた印刷を印刷エンジン１０ａに行なわせるための印刷制御処理や、操作部１０ｂに対する操作を通じてユーザから実行すべき処理についての指示を取得する処理を行なう。なお、このＣＰＵ１１は、通常の最大動作周波数とそれよりも低い動作周波数との何れかにて動作するようになっており、後述のＣＰＵ動作制御回路１９からの指示を受けて、その指示に対応した動作周波数に切り替えて動作する機能を有している。
【００１９】
ＣＰＵバスコントローラ１２は、ＣＰＵ１１から出力される要求やデータをメモリバスコントローラ１６へ出力したり、メモリバスコントローラ１６から出力されるデータをＣＰＵ１１へ引き渡したりする制御回路である。
【００２０】
ホストＩＦ１３は、図示せぬホストコンピュータとの間のインタフェースである。ＩＯコントローラ１４は、ホストＩＦ１３や操作部１０ｂや図示せぬＲＯＭから出力される要求やデータをメモリバスコントローラ１６へ出力したり、メモリバスコントローラ１６から出力されるデータをホストＩＦ１３や操作部１０ｂや図示せぬＲＯＭからへ引き渡したりする制御回路である。なお、このＩＯコントローラ１４は、ホストＩＦ１３及び図示せぬＲＯＭの制御を行う回路にもなっている。
【００２１】
ＲＡＭ１５は、受信された印刷データに基づき印刷エンジン１０ａに供給するデータを生成するために使用されるメモリである。このＲＡＭ１２は、図示せぬＲＯＭから実行対象のプログラムが読み出されるメモリにもなっている。
【００２２】
メモリバスコントローラ１６は、ＲＡＭ１５の制御を行う機能，並びに、印刷データをＲＡＭ１５に記憶させる処理，及び、ＲＡＭ１５上のデータを図示せぬインターフェースを通じて印刷エンジン１０ａへ供給するデータ転送処理を実行する機能を有する回路である。
【００２３】
第１状態判定回路１７は、ＣＰＵバスコントローラ１２からメモリバスコントローラ１６へ出力される『ＣＰＵ−ＲＡＭアクセス要求』信号を計数することによって、ＣＰＵ１１の動作状態を判定する回路である。この第１状態判定回路１７は、ＣＰＵバスコントローラ１２とメモリバスコントローラ１６とを接続するコマンドバスに対して接続されている。
【００２４】
第２状態判定回路１８は、ＩＯコントローラ１４からメモリバスコントローラ１６へ出力される『ＩＯ−ＲＡＭアクセス要求』信号を計数することによって、ＣＰＵ１１の動作状態を判定する回路である。この第２状態判定回路１８は、ＩＯコントローラ１４とメモリバスコントローラ１６とを接続するコマンドバスに対して接続されている。
【００２５】
図３は、第１状態判定回路１７の構成図である。第１状態判定回路１７は、Ａタイマ１７１ｔ，Ａレジスタ１７１ｒ，比較器１７２，Ｂカウンタ１７３ｃ，Ｂレジスタ１７３ｒ，比較器１７４，Ｃカウンタ１７５ｃ，Ｃレジスタ１７５ｒ，比較器１７６，Ｄカウンタ１７７ｃ，Ｄレジスタ１７７ｒ，比較器１７８，及び、Ｅレジスタ１７９を、備えている。
【００２６】
Ａタイマ１７１ｔは、入力されるクロック信号のパルスの立ち上がり回数を計数することによって時間を測定する回路である。Ａレジスタ１７１ｒは、Ａタイマ１７１ｔによって計数されるパルス回数（すなわち測定時間）の上限値（すなわち時間上限値）を記憶する回路である。比較器１７２は、Ａタイマ１７１ｔが計数したパルス回数（測定時間）とＡレジスタ１７１ｒ内の上限値（時間上限値）とを比較して、パルス回数がその上限値に達した時点でＡ信号を後述の他の回路へ一回だけ出力する回路である。また、この比較器１７２は、Ａ信号を出力すると同時に、Ａタイマ１７１ｔへリセット信号を出力する。Ａタイマ１７１ｔは、リセット信号を受けると、計数したパルス回数をリセットして時間の測定を一からやり直す。従って、Ａタイマ１７１ｔとＡレジスタ１７１ｒと比較器１７２は、上記の時間上限値の示す一定時間が経過する時点を繰り返し検出する回路群となっている。
【００２７】
Ｂカウンタ１７３ｃは、上記の『ＣＰＵ−ＲＡＭアクセス要求』信号（以下、暫く「要求信号」と略して表記する）がＣＰＵバスコントローラ１２から出力される回数を計数する回路である。このＢカウンタ１７３ｃは、上記の比較器１７２に接続されており、この比較器１７２からＡ信号を受けると、計数していた要求信号の出力回数をリセットしてこの信号の出力回数の計数を一からやり直す。Ｂレジスタ１７３ｒは、要求信号の出力回数の閾値（第１閾値に相当）を記憶する回路である。比較器１７４は、Ｂカウンタ１７３ｃが計数した要求信号の出力回数とＢレジスタ１７３ｒ内の閾値とを比較して、出力回数がその閾値を超えていないときには、上記上限時間内での要求信号の出力回数が上記閾値を超えていないことを示すＢ−信号を後述の他の回路へ出力し、出力回数がその閾値を超えているときには、上記上限時間内での要求信号の出力回数が上記閾値を超えたことを示すＢ＋信号を後述の他の回路へ出力する。また、この比較器１７４は、Ｂ−信号を出力する状態（以下、「Ｂ−状態」と表記する）からＢ＋信号を出力する状態（以下、「Ｂ＋状態」と表記する）に切り替わったときには、Ｂカウンタ１７３ｃへホールド信号を出力する。Ｂカウンタ１７３ｃは、ホールド信号を受けると、計数した回数を増加させないで維持させる。但し、Ｂカウンタ１７３ｃは、ホールド状態において上記の比較器１７２からＡ信号を受けると、維持していた回数をリセットする。従って、Ｂカウンタ１７３ｃとＢレジスタ１７３ｒと比較器１７４は、上記の上限時間当たりの要求信号の出力回数が閾値を超えた状態か否か（Ｂ＋状態かＢ−状態か）を繰り返し検出する回路群（第１アクセス状態判定部に相当）となっている。
【００２８】
Ｃカウンタ１７５ｃは、Ｂ＋状態において上記の比較器１７２からＡ信号が出力された回数を計数し、Ｂ−状態においてはＡ信号の出力回数を計数しない回路である。また、このＣカウンタ１７５ｃは、Ｂ＋状態におけるＡ信号の出力回数を計数している最中に、Ｂ−状態を検出すると（Ａ信号の出力時にＢ−状態であると）、それまでの計数値をリセットしてＢ＋状態になるまで待機し、Ｂ＋状態になった後でその状態でのＡ信号出力回数の計数を一からやり直す。つまり、Ｃカウンタ１７５ｃは、Ｂ＋状態の連続存在時間を計測する回路となっている。Ｃレジスタ１７５ｒは、Ｂ＋状態でのＡ信号の出力回数（Ｂ＋状態の連続存在時間）の閾値（第１上限時間に相当）を記憶する回路である。比較器１７６は、Ｃカウンタ１７５ｃが計数した回数とＣレジスタ１７５ｒ内の閾値とを比較して、Ｂ＋状態でのＡ信号出力回数がその閾値を超えた時点でＣ信号を出力する回路である。また、この比較器１７６は、Ｃ信号を出力すると同時に、Ｃカウンタ１７５ｃへホールド信号を出力する。Ｃカウンタ１７５ｃは、ホールド信号を受けると、計数した回数を増加させないで維持させる。但し、Ｃカウンタ１７５ｃは、ホールド状態においてＢ−状態を検出したときには、維持していた回数をリセットする。従って、Ｃカウンタ１７５ｃとＣレジスタ１７５ｒと比較器１７６は、Ｂ＋状態の連続存在時間が第１上限時間を超えている間だけＣ信号を出力する回路群（ＣＰＵ動作状態判定部に相当）となっている。
【００２９】
Ｄカウンタ１７７ｃは、上記のＣカウンタ１７５ｃとは逆の作用を持つ回路である。すなわち、Ｄカウンタ１７７ｃは、Ｂ−状態において上記の比較器１７２からＡ信号が出力された回数を計数し、Ｂ＋状態においてはＡ信号の出力回数を計数しない回路である。また、Ｄカウンタ１７７ｃは、Ｂ−状態におけるＡ信号の出力回数を計数している最中に、Ｂ＋状態を検出すると（Ａ信号の出力時にＢ−状態であると）、それまでの計数値をリセットしてＢ−状態になるまで待機し、Ｂ−状態になった後でその状態でのＡ信号出力回数の計数を一からやり直す。つまり、Ｄカウンタ１７７ｃは、Ｂ−状態の連続存在時間を計測する回路となっている。Ｄレジスタ１７７ｒは、Ｂ−状態でのＡ信号の出力回数（Ｂ−状態の連続存在時間）の閾値（第２上限時間に相当）を記憶する回路である。比較器１７８は、Ｄカウンタ１７７ｃが計数した回数とＤレジスタ１７７ｒ内の閾値とを比較して、Ｂ−状態でのＡ信号の出力回数がその閾値を超えた時点でＤ信号を出力する回路である。また、この比較器１７８は、Ｄ信号を出力すると同時に、Ｄカウンタ１７７ｃへホールド信号を出力する。Ｄカウンタ１７７ｃは、ホールド信号を受けると、計数した回数を増加させないで維持させる。但し、Ｄカウンタ１７７ｃは、ホールド状態においてＢ＋状態を検出したときには、維持していた回数をリセットする。従って、Ｄカウンタ１７７ｃとＤレジスタ１７７ｒと比較器１７８は、Ｂ−状態の連続存在時間が第２上限時間を超えている間だけＤ信号を出力する回路群（ＣＰＵ動作状態判定部に相当）となっている。
【００３０】
Ｅレジスタ１７９は、上記の比較器１７６からＣ信号が出力されている状態（以下、「Ｃ状態」と表記する、頻状態に相当）を示す情報（例えば「１」）、及び、上記の比較器１７８からＤ信号が出力されている状態（以下、「Ｄ状態」と表記する、疎状態に相当）を示す情報（例えば「０」）の何れかを記憶しておく回路である。このＥレジスタ１７９は、Ｄ状態を示す情報を記憶し続けている最中において、上記の比較器１７２からＡ信号が出力されたときにＣ状態を検出すると、記憶している情報を、Ｃ状態を示す情報に切り替え、Ｃ信号が出力されなくなった後もＤ状態が検出されるまで、その情報を記憶し続ける。また、Ｅレジスタ１７９は、Ｃ状態を示す情報を記憶し続けている最中において、Ａ信号が比較器１７２から出力されたときにＤ状態を検出すると、記憶している情報を、Ｄ状態を示す情報に切り替え、Ｄ信号が出力されなくなった後もＣ状態が検出されるまで、その情報を記憶し続ける。つまり、Ｅレジスタ１７９は、要求信号の出力回数に基づいて決定されるＣ状態又はＤ状態を検出することにより、ＣＰＵ１１がＲＡＭ１５へ頻繁にアクセスしている状態か否かを記憶する回路（記憶部に相当）となっている。
【００３１】
図４は、第２状態判定回路１８の構成図である。図４に示されるように、第２状態判定回路１８は、Ａタイマ１８１ｔ，Ａレジスタ１８１ｒ，比較器１８２，Ｂカウンタ１８３ｃ，Ｂレジスタ１８３ｒ，比較器１８４，Ｃカウンタ１８５ｃ，Ｃレジスタ１８５ｒ，比較器１８６，Ｄカウンタ１８７ｃ，Ｄレジスタ１８７ｒ，比較器１８８，及び、Ｅレジスタ１８９を、備えている。
【００３２】
この図４と先の図３とを比較して明らかなように、第２状態判定回路１８は、第１状態判定回路１７と同じ回路構成を有しているが、第１状態判定回路１７と第２状態判定回路１８とには、構成上において二つの相違点がある。第一の相違点としては、第１状態判定回路１７が、『ＣＰＵ−ＲＡＭアクセス要求』信号の出力回数をＣＰＵ１１の動作状態の判定に利用しているのに対し、第２状態判定回路１８が、『ＩＯ−ＲＡＭアクセス要求』信号の出力回数をＩＯコントローラ１４の動作状態の判定に利用している点にある。第二の相違点としては、第１状態判定回路１７のＢレジスタ１７３ｒが記憶する閾値，Ｃレジスタ１７５ｒが記憶する閾値，及び、Ｄレジスタ１７７ｒが記憶する閾値が、それぞれ、『ＣＰＵ−ＲＡＭアクセス要求』にとって最適化されているのに対し、第２状態判定回路１８のＢレジスタ１８３ｒが記憶する閾値（第２閾値に相当），Ｃレジスタ１８５ｒが記憶する閾値（第３上限時間に相当），及び、Ｄレジスタ１８７ｒが記憶する閾値（第４上限時間に相当）が、それぞれ、『ＩＯ−ＲＡＭアクセス要求』にとって最適化されている点にある。
【００３３】
このように構成されるため、第２状態判定回路１８のＥレジスタ１８９は、『ＩＯ−ＲＡＭアクセス要求』信号の出力回数に基づいて決定されるＣ状態又はＤ状態を検出することにより、ＩＯコントローラ１４がＲＡＭ１５へ頻繁にアクセスしている状態か否かを記憶する回路となっている。
【００３４】
ＣＰＵ動作制御回路１９は、第１状態判定回路１７のＥレジスタ１７９が記憶する情報と第２状態判定回路１８のＥレジスタ１８９が記憶する情報とに基づいて、ＣＰＵ１１に対し、その動作周波数を切り替えるように指示する回路である。第１の実施形態では、このＣＰＵ動作制御回路１９は、第１状態判定回路１７のＥレジスタ１７９が記憶する情報がＤ状態を示す情報であり、且つ、第２状態判定回路１８のＥレジスタ１８９が記憶する情報がＤ状態を示す情報である場合に、ＣＰＵ１１に対し、通常よりも低い動作周波数にて（すなわち低速モードにて）動作するように指示し、それ以外の場合には、ＣＰＵ１１に対し、通常の動作周波数にて（すなわち高速モードにて）動作するように指示する。
【００３５】
以上のように構成されることにより、第１の実施形態のページプリンタ１０は、以下に記述するように作用する。
【００３６】
このページプリンタ１０では、主電源の投入後、ＣＰＵ動作制御回路１９は、ＣＰＵ１１に対し、通常の動作周波数にて（すなわち高速モードにて）動作するように指示し、ＣＰＵ１１は、各種の初期設定を行って、ホストＩＦ１３が印刷データを図示せぬホストコンピュータから受け付ける処理や、操作部１０ｂが操作を受け付ける処理を待機する状態へ移行する。
【００３７】
このような待機状態においては、ＣＰＵ１１やＩＯコントローラ１４は、『ＣＰＵ−ＲＡＭアクセス要求』信号や『ＩＯ−ＲＡＭアクセス要求』信号を殆ど出さなくなるため、それら要求信号の上記一定時間内での出力回数は、Ｂレジスタ１７３ｒ，１８３ｒが記憶する閾値を何れも超えない。そして、このような閾値を超えないＢ−状態が、ともに、Ｄレジスタ１７７ｒ，１８７ｒが記憶する閾値によって規定される時間よりも長い間維持されると、Ｃレジスタ１７５ｒ，１８５ｒからＣ信号が出力されないまま、Ｄレジスタ１７７ｒ，１８７ｒからＤ信号が出力されるようになり、第１状態判定回路１７のＥレジスタ１７９及び第２状態判定回路１８のＥレジスタ１８９内の情報が、何れも、Ｃ状態を示す情報からＤ状態を示す情報に切り替わる。
【００３８】
すると、ＣＰＵ動作制御回路１９は、ＣＰＵ１１に対し、通常よりも低い動作周波数にて（すなわち低速モードにて）動作するように指示する。この指示を受けて、ＣＰＵ１１は、通常よりも低い動作周波数にて動作するようになる。このとき、ＣＰＵ１１の消費電力量は低下し、この結果として、ＣＰＵ１１の発熱量も低下する。
【００３９】
また、このようにＣＰＵ１１が低速モードにて動作している最中に、図示せぬホストコンピュータから印刷データが送られてくると、ＩＯコントローラ１４が『ＩＯ−ＲＡＭアクセス要求』信号を頻繁に出力するようになり、その要求信号の上記一定時間内での出力回数が、Ｂレジスタ１８３ｒが記憶する閾値を超えるようになる。そして、このような閾値を超えるＢ＋状態が、Ｃレジスタ１８５ｒが記憶する閾値によって規定される時間よりも長い間維持されると、Ｄレジスタ１８７ｒからＤ信号が出力されないまま、Ｃレジスタ１８５ｒからＣ信号が出力されるようになり、第２状態判定回路１８のＥレジスタ１８９内の情報が、Ｄ状態を示す情報からＣ状態を示す情報に切り替わる。
【００４０】
すると、ＣＰＵ動作制御回路１９は、第２状態判定回路１８のＥレジスタ１８９内の情報がＤ状態を示す情報に切り替わったことを検出し、ＣＰＵ１１に対し、通常の動作周波数にて（すなわち高速モードにて）動作するように指示する。この指示を受けて、ＣＰＵ１１は、通常の動作周波数にて動作するようになる。このとき、ＣＰＵ１１は、通常の処理速度にて（高速モードにて）、印刷データの処理や図示せぬＲＯＭ内のプログラムを高速に処理することができるようになる。
【００４１】
さらに、ＣＰＵ１１が、このような印刷データの処理や図示せぬＲＯＭ内のプログラムを行うようになると、ＣＰＵ１１が『ＣＰＵ−ＲＡＭアクセス要求』信号を頻繁に出力するようになり、その要求信号の上記一定時間内での出力回数が、Ｂレジスタ１７３ｒが記憶する閾値を超えるようになる。そして、このような閾値を超えるＢ＋状態が、Ｃレジスタ１７５ｒが記憶する閾値によって規定される時間よりも長い間維持されると、Ｄレジスタ１７７ｒからＤ信号が出力されないまま、Ｃレジスタ１７５ｒからＣ信号が出力されるようになり、第１状態判定回路１７のＥレジスタ１７９内の情報が、Ｄ状態を示す情報からＣ状態を示す情報に切り替わる。但し、第１状態判定回路１７のＥレジスタ１７９内の情報がＣ状態を示す情報に切り替わっても、先に第２状態判定回路１８のＥレジスタ１８９内の情報がＣ状態を示す情報に切り替わっているので、ＣＰＵ動作制御回路１９は、ＣＰＵ１１を、通常の動作周波数にて（すなわち高速モードにて）動作させたままにする。
【００４２】
また、このようにＣＰＵ１１が高速モードにて動作している最中に、図示せぬホストコンピュータから印刷データが送られこなくなると、ＩＯコントローラ１４が『ＩＯ−ＲＡＭアクセス要求』信号を殆ど出力しなくなり、その要求信号の上記一定時間内での出力回数が、Ｂレジスタ１８３ｒが記憶する閾値を超えなくなる。そして、このような閾値を超えないＢ−状態が、Ｄレジスタ１８７ｒが記憶する閾値によって規定される時間よりも長い間維持されると、Ｃレジスタ１８５ｒからＣ信号が出力されないまま、Ｄレジスタ１８７ｒからＤ信号が出力されるようになり、第２状態判定回路１８のＥレジスタ１８９内の情報が、Ｃ状態を示す情報からＤ状態を示す情報に切り替わる。但し、第２状態判定回路１８のＥレジスタ１８９内の情報がＤ状態を示す情報に切り替わっても、先に第１状態判定回路１７のＥレジスタ１７９内の情報がＣ状態を示す情報のままであるので、ＣＰＵ動作制御回路１９は、ＣＰＵ１１を、通常の動作周波数にて（すなわち高速モードにて）動作させたままにする。
【００４３】
その後、ＣＰＵ１１が印刷データの処理や図示せぬＲＯＭ内のプログラムの実行を終えて前述したような待機状態になると、ＣＰＵ１１が『ＣＰＵ−ＲＡＭアクセス要求』信号を殆ど出力しなくなり、その要求信号の上記一定時間内での出力回数が、Ｂレジスタ１７３ｒが記憶する閾値を超えなくなる。そして、このような閾値を超えないＢ−状態が、Ｄレジスタ１７７ｒが記憶する閾値によって規定される時間よりも長い間維持されると、Ｃレジスタ１７５ｒからＣ信号が出力されないまま、Ｄレジスタ１７７ｒからＤ信号が出力されるようになり、第１状態判定回路１７のＥレジスタ１７９内の情報が、Ｃ状態を示す情報からＤ状態を示す情報に切り替わる。
【００４４】
このとき、第１状態判定回路１７のＥレジスタ１７９内の情報と第２状態判定回路１８のＥレジスタ１８９内の情報とが、ともにＤ状態を示す情報に切り替わることとなるため、ＣＰＵ動作制御回路１９は、ＣＰＵ１１に対し、通常よりも低い動作周波数にて（すなわち低速モードにて）動作するように指示する。この指示を受けて、ＣＰＵ１１は、再び、通常よりも低い動作周波数にて動作するようになり、ＣＰＵ１１の消費電力量及び発熱量が低下することとなる。
【００４５】
つまり、第１の実施形態のページプリンタ１０は、ＣＰＵ１１がＲＡＭ１５へ殆どアクセスしない動作状態であって、且つ、ＩＯコントローラ１４がＲＡＭ１５へ殆どアクセスしない動作状態である場合に、ＣＰＵ１１を通常よりも低い動作周波数にて動作させる。
【００４６】
ここで、第１状態判定回路１７のＢレジスタ１７３ｒ，Ｃレジスタ１７５ｒ，及び、Ｄレジスタ１７７ｒがそれぞれ記憶する閾値，並びに、第２状態判定回路１８のＢレジスタ１８３ｒ，Ｃレジスタ１８５ｒ，及び、Ｄレジスタ１８７ｒがそれぞれ記憶する閾値を、適宜選択しておくことにより、印刷データの処理や図示せぬＲＯＭ内のプログラムの実行といった高速処理が必要な期間にのみ、ＣＰＵ１１を高速モードで動作させ、それ以外の高速処理が不要な期間では、ＣＰＵ１１を低速モードで動作させることができるようになる。その結果、ＣＰＵ１１の動作周波数を変更するタイミングが適切に制御されることとなる。然も、図３及び図４に記載される第１状態判定回路１７及び第２状態判定回路１８は、規模も小さく、これら回路１７，１８が組み込まれるようにＡＳＩＣを設計製造しても、コストアップは殆どしない。
【実施形態２】
【００４７】
図５は、第２の実施形態のページプリンタ１０における制御部１０ｃの構成図である。この図５と図２とを比較して明らかなように、第２の実施形態は、ＣＰＵ動作制御回路１９がレジスタ１９ａを備えている点で、第１の実施形態とは相違する。このレジスタ１９ａは、ＣＰＵ動作制御回路１９がＣＰＵ１１の動作周波数の切り替え処理の実行を許可するか否かを示すフラグを記憶する回路である。
【００４８】
ＣＰＵ動作制御回路１９は、レジスタ１９ａが記憶するフラグが、ＣＰＵ１１の動作周波数の切り替え処理の実行を許可することを示すものである場合には、第１状態判定回路１７のＥレジスタ１７９が記憶する情報と第２状態判定回路１８のＥレジスタ１８９が記憶する情報とに基づいて、第１の実施形態と同様に、ＣＰＵ１１の動作周波数を制御する。逆に、レジスタ１９ａが記憶するフラグが、ＣＰＵ１１の動作周波数の切り替え処理の実行を許可しないことを示すものである場合には、ＣＰＵ動作制御回路１９は、ＣＰＵ１１を通常の動作周波数にて常時動作させる。
【００４９】
レジスタ１９ａが記憶するフラグは、操作部１０ｂに入力される操作によって切り替えられる。すなわち、この第２の実施形態のページプリンタ１０の利用者は、ＣＰＵ１１の動作周波数の切替が自動的に行われるか行われないかを、選択することができる。
【実施形態３】
【００５０】
図６は、第３の実施形態のページプリンタ１０における制御部１０ｃの構成図である。この図６と図２とを比較して明らかなように、第３の実施形態は、第２状態判定回路１８が無い点で、第１の実施形態とは相違する。第３の実施形態のＣＰＵ動作制御回路１９は、第１状態判定回路１７のＥレジスタ１７９が記憶する情報に基づいて、ＣＰＵ１１の動作周波数を決定している。すなわち、ＣＰＵ動作制御回路１９は、第１状態判定回路１７のＥレジスタ１７９内の情報がＤ状態を示す情報に切り替わったときには、ＣＰＵ１１を、通常よりも低い動作周波数にて（すなわち低速モードにて）動作させ、そのＥレジスタ１７９内の情報がＣ状態を示す情報に切り替わったときには、ＣＰＵ１１を、通常の動作周波数にて（すなわち高速モードにて）動作させる。この第３の実施形態のページプリンタ１０によれば、第２状態判定回路１８が無いために、第１の実施形態に比べて、ＩＯコントローラ１４のＲＡＭ１５へのアクセス状態を判定する条件がないものの、第２状態判定回路１８をＡＳＩＣに組み込む分のコストを掛けずに済むこととなる。
【実施形態４】
【００５１】
図７は、第４の実施形態のページプリンタ１０における制御部１０ｃの構成図である。この図７と図２とを比較して明らかなように、第４の実施形態は、第１状態判定回路１７が無い点で、第１の実施形態とは相違する。第４の実施形態のＣＰＵ動作制御回路１９は、第２状態判定回路１８のＥレジスタ１８９が記憶する情報に基づいて、ＣＰＵ１１の動作周波数を決定している。すなわち、ＣＰＵ動作制御回路１９は、第２状態判定回路１８のＥレジスタ１８９内の情報がＤ状態を示す情報に切り替わったときには、ＣＰＵ１１を、通常よりも低い動作周波数にて（すなわち低速モードにて）動作させ、そのＥレジスタ１８９内の情報がＣ状態を示す情報に切り替わったときには、ＣＰＵ１１を、通常の動作周波数にて（すなわち高速モードにて）動作させる。この第４の実施形態のページプリンタ１０によれば、第１状態判定回路１７が無いために、第１の実施形態に比べて、ＣＰＵ１１のＲＡＭ１５へのアクセス状態を判定する条件がないものの、第１状態判定回路１７をＡＳＩＣに組み込む分のコストを掛けずに済むこととなる。
【００５２】
ところで、前述した第１乃至第４の実施形態では、ＣＰＵ動作制御回路１９がＣＰＵ１１に指示を出すとして説明していたが、これに限定されるものではない。例えば、ＣＰＵ１１の動作周波数の切り替えが図示せぬＲＯＭ内のソフトウエアによって制御される場合には、ＣＰＵ動作制御回路１９は、このソフトウエアに割込信号を出力するものであっても良い。
【００５３】
また、前述した第１乃至第４の実施形態では、ＣＰＵ動作制御回路１９が状態判定回路１７，１８のＥレジスタ１７９，１８９の情報を読み込むことによってＣＰＵ１１に出す指示を決定するとして説明したが、これに限定されるものではない。例えば、ＣＰＵ１１の動作周波数の切り替えが図示せぬＲＯＭ内のソフトウエアによって制御される場合には、このソフトウエアが、ＣＰＵ動作制御回路１９の代わりに、Ｅレジスタ１７９，１８９内の情報を読み込んでもよい。この場合、このソフトウエアが、ＣＰＵ１１の動作周波数を決定して切り替えることとなる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態のページプリンタの構成図
【図２】ページプリンタの制御部の構成図
【図３】制御部の第１状態判定回路の構成図
【図４】制御部の第２状態判定回路の構成図
【図５】本発明の第２の実施形態の制御部の構成図
【図６】本発明の第３の実施形態の制御部の構成図
【図７】本発明の第４の実施形態の制御部の構成図
【符号の説明】
【００５５】
１０      ページプリンタ
１０ａ    印刷エンジン
１０ｂ    操作部
１０ｃ    制御部
１１      ＣＰＵ
１２      ＣＰＵバスコントローラ
１３      ホストＩＦ
１４      ＩＯコントローラ
１５      ＲＡＭ
１６      メモリバスコントローラ
１７      第１状態判定回路
１７１ｔ  Ａタイマ
１７３ｃ  Ｂカウンタ
１７５ｃ  Ｃカウンタ
１７７ｃ  Ｄカウンタ
１７９    Ｅレジスタ
１８      第２状態判定回路
１８１ｔ  Ａタイマ
１８３ｃ  Ｂカウンタ
１８５ｃ  Ｃカウンタ
１８７ｃ  Ｄカウンタ
１８９    Ｅレジスタ
１９      ＣＰＵ動作制御回路
１９ａ    レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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