(57)【要約】【課題】半導体チップの主面の電極パッドの一部を裏面側に引き出すことで多ピン化に対応する。【解決手段】半導体チップ１の主面には図示しない回路素子と複数の電極パッド２ａ、２ｂが設けられ、一部の電極パッド２ａを貫通配線部３を通って半導体チップ１の裏面側に引き出して、インターポーザー基板４の裏面接続配線パターン５に接続し、主面に残る電極パッド２ｂはワイヤーボンディング７によって表面接続配線パターン６に接続する。半導体チップ１の電極パッド２ａ、２ｂを主面側と裏面側に分けて接続することで、インターポーザー基板４上の配線部を有効に活用し、装置の小型化を促進できる。【選択図】図１
2006196560.tif 000002
【特許請求の範囲】
【請求項１】
主面上に回路素子および複数の端子電極を備えた半導体チップと、前記半導体チップの前記複数の端子電極に接続される配線部を備えた配線基板と、を有し、前記半導体チップは前記主面を上面として前記配線基板に搭載され、前記複数の端子電極のうちの一部分は、ワイヤーボンディングによって前記配線基板の配線部に接続され、残りの端子電極は、前記半導体チップを貫通する貫通配線部によって前記主面の反対側の面に引き出されたうえで、前記配線基板の配線部に接続されていることを特徴とする半導体装置。
【請求項２】
前記残りの端子電極は、前記配線基板の配線部に圧接されて接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
主面上に回路素子および複数の端子電極を備えた半導体チップと、前記半導体チップの前記複数の端子電極に接続される配線部を備えた配線基板と、を有し、前記半導体チップは前記主面を下面として前記配線基板に搭載され、前記複数の端子電極のうちの一部分は、前記半導体チップを貫通する貫通配線部によって前記主面の反対側の面に引き出されたうえで、ワイヤーボンディングによって前記配線基板の配線部に接続され、残りの端子電極は前記配線基板の配線部に圧接されて接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に接続する半導体パッケージあるいはモジュールの効率的な実装構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体チップは、配線基板接続用の複数の電極パッドを有し、この半導体チップをパッケージの配線基板であるインターポーザー基板上に搭載し、半導体チップの電極パッドとインターポーザー基板上の電極とを、通常直径０．０２〜０．０３ｍｍのＡｕ線を用いたワイヤーボンディング法により電気的に接続している。この電気的な接続の後に、トランスファーモールド法により半導体チップとＡｕ線を保護するためのエポキシ樹脂により封止し、半導体パッケージとしている。
【０００３】
上記のインターポーザー基板の配線部は、より配線密度の低いマザーボードに接続するために、接続間隔を０．５〜１．０ｍｍと広くしたパッケージ電極へとつながっている。このパッケージ電極に直径０．３〜０．６ｍｍのはんだボールが設けられたものは、ＦＢＧＡ（Fine Pith Ball Grid Array ）と呼ばれている。
【０００４】
そのため、通常は０．０６〜０．１ｍｍの間隔で設けられた半導体チップの電極パッドは、インターポーザー基板を介してマザーボードと接続する際には、０．５〜１．０ｍｍの間隔まで拡張されている。
【０００５】
あるいは、半導体チップの電極パッドにＮｉあるいはＡｕからなるバンプをメッキするメッキ法や、ボールボンダーにより形成した後に、このバンプとあらかじめＳｎ−Ａｇはんだがプリコートされたインターポーザー基板の電極とを位置合わせ後に、１５０〜２５０℃で加熱・加圧することで合金接続するフリップチップ法により接続する場合もある。
【０００６】
また、半導体チップ上に再配線技術を用いてマトリックス状に電極パッドを再配置することにより、パッド間隔を広げた後、この電極パッド上にはんだを蒸着法あるいは印刷法により一定量配置した後、２００〜３００℃に加熱することではんだを溶融させはんだボールを形成し、このはんだボールをもつ半導体チップを配線基板上の電極とはんだボールが対向するように位置合わせの後、配線基板に搭載し、リフロー炉により２００〜３００℃加熱することではんだボールを溶融させ配線基板の電極と接合する、いわゆるＣ４接続を用いる場合もある。通常このＣ４接続に使用されるパッドピッチは、０．１５〜０．３０ｍｍと広くすることで、８ｍｍ角チップであればフルグリッド化することで６００〜２８００個の電極パッドを設けることが可能である。
【０００７】
上記のフリップチップ接続およびＣ４接続の場合には、接続部に半導体チップのＳｉと配線基板のガラスエポキシ樹脂の熱膨張差による熱応力がかかり破断してしまうことを防ぐために、半導体チップと配線基板の０．０３〜０．１ｍｍのわずかな隙間にエポキシ樹脂にシリカ粒子が混入されたアンダーフィル材を注入し、硬化させて補強する。
【０００８】
さらに、特許文献１に開示されているように、高周波の信号線の接続にフリップチップ接続を使用し、ＧａＡｓ基板の接地電極として裏面にワイヤーボンディングを行うことで、配線インピーダンスを低減かつ安定させるとともにＧａＡｓ基板特有の半絶縁性基板の接地電位を確保する方法が知られている。また、特許文献２や特許文献３に開示されたように、半導体チップであるＳｉ基板に貫通穴を形成し、絶縁処理を行った後に導体を設け、半導体チップの裏面、あるいは側面に電極部を形成し、積層していく方法も提案されている。
【特許文献１】特開平６−１２０３０２号公報
【特許文献２】特開平８−３０６７２４号公報
【特許文献３】特開２００２−１９８４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来技術では様々な技術的な問題点が存在する。まず、半導体チップのパッド数の増加に対応した高密度な接続を行うことができなくなってきている。現在半導体チップのワイヤーボンディング用電極パッドのピッチは、約０．０８〜０．０５ｍｍであり、チップサイズが８ｍｍとすると一辺当り１００〜１６０個の電極パッドが設けられることから、１チップあたりのパッド数は４００〜６４０個となる。しかしながら、半導体プロセスルールが１世代進むことによるチップの０．７倍のシュリンク（サイズ縮小）により、同一チップでも１辺５．６ｍｍとなり、同じパッド数を得るにはパッドピッチ０．０３５〜０．０５６ｍｍを実現しなければならなくなる。
【００１０】
一方、この半導体チップの電極パッドとワイヤーボンディングによって接続される配線基板側の配線ピッチは、０．０８〜０．１ｍｍであり、半導体チップのパッドピッチのシュリンクに対して追いつくことができない。そのため、配線基板側の電極部の一辺当りの長さは、８．０〜１６．０ｍｍが必要となり、パッケージサイズを小型化することができないのみならず、半導体チップの電極パッドから配線基板の電極部までの長さがワイヤーボンディングの限界である数ｍｍをはるかにオーバーすることから、ワイヤーだれやワイヤーショートを発生する。
【００１１】
また、フリップチップ接続の場合、パッドピッチが短くなることにより、配線基板の配線ルールを半導体チップのパッドピッチと合わせて配線幅１５〜２５μｍの非常に狭ピッチの配線を形成しなければならず、コストの大幅な上昇を招く。さらに、その細い配線上に接合用のはんだをプリコートしなければならないが、この配線幅にプリコートを行うことが困難であることと、仮にプリコートできたとしてもその断面形状が半円状となってしまい、接合時に加えられる荷重によりバンプが電極上から滑落し、安定した接合を得ることが難しい。
【００１２】
また、狭ピッチ化にともない、バンプ高さも低くせざるを得ず、そのため、半導体チップと配線基板とのギャップは２０〜４０μｍとなり、補強用のアンダーフィル樹脂のフィラー粒径を数μｍ以下にしなければ安定した注入を行うことができないが、この粒径では粒子の凝集が発生してしまい安定した注入を行うことが難しい。
【００１３】
さらにＣ４接続においては、５．６ｍｍ角の半導体チップの表面に、１８×１８＝３２４〜３７×３７＝１３６９個の電極パッドを設けることは可能であり、パッドピッチもワイヤーボンディングやフリップチップと比べるとゆるいので問題ないように思われるが、パッド配置が多列のマトリックス構造となり、内周の電極端子から配線を引き出そうとすると多層基板が必要となってしまい結局基板コストを大幅に上昇させてしまう。
【００１４】
さらに、Ｃ４接続の場合には、接合材としてはんだを使用することから、はんだ表面の酸化膜除去する酸を含むフラックスを使用するため、接合時にフラックスより発生するガスにより半導体チップ表面を汚染してしまうことと、接合後に残ったフラックス残渣中に含まれる酸による腐食を防ぐため、フラックス洗浄工程が必須となってしまう。
【００１５】
さらに、補強用のアンダーフィル材は液状状態で注入することから、半導体チップ周囲に約１〜２ｍｍ程度はみ出してしまう。半導体チップと配線基板との間を隙間なくアンダーフィル材で埋めないと信頼性上不具合を生じることから、十分充填されるためにある量が半導体チップ外へ流れ出すことが必要であり、このはみ出し量を少なくすることは困難である。そのため、半導体チップの実装領域としてはこのアンダーフィル領域のはみ出し領域を考慮しなければならず、フリップチップやＣ４接続の場合は、フェイスダウン接続でありながら実際に必要な実装面積としては半導体チップ面積より広い面積が必要となってしまう。
【００１６】
また、フリップチップ接続された裏面よりワイヤーボンディングを行うのであれば、アンダーフィルのはみ出し領域（チップ端より１〜２ｍｍ）を越えた領域に配線基板側の電極であるボンディングパッドを設けなければならずＡｕワイヤーの全長は長くならざるを得ない。さらにフリップチップ接続のバンプあるいははんだボールの高さ分は、通常の半導体チップより高い状態から接続しなければならず、上記ワイヤー全長の増大とあわせると、ワイヤー長は２〜４ｍｍとなり、ワイヤーだれによるワイヤーショートや、チップタッチによるショートを引き起こしてしまう。
【００１７】
また、半導体チップ裏面あるいは側面に電極を設ける方法においては、各電極について半導体チップを貫通する穴をエッチングあるいはレーザー等により設け、その露出した側面および裏面をＣＶＤ法によりＳｉＯ2 あるいはＳｉＮ等の無機材料からなる絶縁膜あるいは、ポリイミド樹脂やエポキシ樹脂のような有機材料からなる絶縁膜を形成した後、電極パッドからの配線を密着層としてＣｒ、Ｔｉ、Ｐｄ等を設けた上にＮｉ、Ｃｕ、Ａｕ等の導体層を設けた後にパターニングすることで形成する工程が必要となる。また、半導体チップの裏面にすべての電極を引き出して基板と接続するのであれば、基本的に接続点数が減るわけではなく、多ピン化した半導体チップに対しては上記に述べたのと同様の問題を発生させてしまう。
【００１８】
本発明は、上記従来の技術の有する未解決の課題に鑑みてなされたものであり、半導体チップの多ピン化に対応して配線基板の配線部を効率的に活用し、パッケージの小型化等を促進できる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１９】
上記の目的を達成するため、本発明の半導体装置は、主面上に回路素子および複数の端子電極を備えた半導体チップと、前記半導体チップの前記複数の端子電極に接続される配線部を備えた配線基板と、を有し、前記半導体チップは前記主面を上面として前記配線基板に搭載され、前記複数の端子電極のうちの一部分は、ワイヤーボンディングによって前記配線基板の配線部に接続され、残りの端子電極は、前記半導体チップを貫通する貫通配線部によって前記主面の反対側の面に引き出されたうえで、前記配線基板の配線部に接続されていることを特徴とする。
【発明の効果】
【００２０】
多ピン化した半導体チップと配線基板との接続方式について、半導体チップの２つの面に接続部を分散させることで、単一面における、例えばワイヤーボンディングによる接続部の数を削減する。これによって、接続部のピッチを拡張することにより、配線基板上の配線ピッチに対応する制約が緩和される。その結果、半導体チップの主面上で接続される端子電極のピッチと配線基板の配線部のピッチとの差を縮小し、ワイヤーボンディングによる接続部の広がりを抑制することができる。
【００２１】
フリップチップ接続においても同様に、半導体チップの裏面側で接続される配線部のピッチが広がることにより、製造可能な配線ピッチとなる。Ｃ４接続の場合においては、マトリックス配置となる接続部の列数が減るあるいは間隔が広がることにより、電極間からの配線の引き出しが可能になる。
【発明を実施するための最良の形態】
【００２２】
図１に示すように、半導体チップ１は、その回路素子が形成された主面である第１面に複数の端子電極である電極パッド２ａ、２ｂを有し、略半数の電極パッド２ａが貫通配線部３を介して半導体チップ１の主面の反対側（裏面）の第２面に引き出されて、パッケージ用の配線基板であるインターポーザー基板４の裏面接続配線パターン５と圧接によって接続され、表面に残った電極パッド２ｂとインターポーザー基板４の表面接続配線パターン６との間はワイヤーボンディング７により接続される。半導体チップ１の全ての電極パッド２ａ、２ｂとインターポーザー基板４の配線部である接続配線パターン５、６とが電気的に接続された後、この半導体チップ１をエポキシ樹脂により封止し、例えば、インターポーザー基板４の裏面に設けられたマザーボードとの接続用の電極にはんだボールを接合して半導体パッケージが得られる。
【００２３】
図２の（ａ）に示すように、半導体チップ１の裏面側においては、インターポーザー基板４との間に配置した接着剤８を加圧・硬化させ、接着剤８の圧縮応力を用いて、半導体チップ１の裏面に引き出された電極パッド２ａを裏面側接続配線パターン５に接続する。フリップチップ接続やＣ４接続のように、接続後にアンダーフィル材を注入するわけではないので、広い注入用の領域や、半導体チップ１周囲へのアンダーフィルの流れ出し領域を設けなくてもよい。
【００２４】
半導体チップ１外への接着剤８の流出量は、（半導体チップ面積×押し込み量）であることから、極めて微量であり、また予め供給する接着剤８の量を制御することが可能であることから、安定して流出量をコントロールできる。接着剤８が異方性導電膜やＮＣＰ（Non Conductive Past ）である場合は、接合時の樹脂の軟化による排出と同時に硬化反応が開始されることから、アンダーフィルのように注入性を向上させるために粘性を下げたことにより流れ出しつづけることがないので、半導体チップ１外への流出量が極めて少ない。
【００２５】
そのため図２の（ｂ）に示すように、半導体チップ１の主面上に残る電極２ｂと接続されるインターポーザー基板４の表面接続配線パターン６を、半導体チップ１の近傍に設けることが可能となり、ワイヤーボンディング７のワイヤー長を短くしてワイヤーだれやワイヤーショートを防ぐことができる。
【００２６】
このように半導体チップの表裏２面に接続部を振り分けて、一つの面における接続点数を削減し、配線基板側との接続ピッチ差を縮小することで、小型で性能が安定し、しかも低コストな半導体パッケージを実現できる。さらに、半導体チップサイズ下の接続部では樹脂の圧縮応力を用いた異方性導電膜やＮＣＦ等を使用することで、半導体チップを配線基板に安定して固着することが可能となる。
【００２７】
その結果、半導体チップの電極パッド数が増大して多ピン化した半導体パッケージやモジュールを低コストで提供することができる。
【実施例１】
【００２８】
図１ないし図４は実施例１を示す。半導体チップ１は、図３に示すチップサイズＳが６ｍｍであり、主面の電極数すなわち２組の電極パッド２ａ、２ｂの総数が６００個である。そのため、半導体チップ１の一辺あたりのパッド数は１５０個（＝６００／４）、パッドピッチは０．０４０ｍｍ（＝６／１５０）となっている。そこで、電極パッド２ａ、２ｂを千鳥配置の２列構成とすることで、１列あたりのパッドピッチを０．０８ｍｍにする。本実施例の半導体パッケージは以下の工程で製作される。
【００２９】
まず、半導体チップ１がウェハー状態の段階で、裏面研削によりウェハー厚みを０．０５〜０．２５ｍｍ程度まで薄くした後、研削された裏面にＣＶＤを用いてＳｉＯ2 あるいはＳｉＮを堆積させ厚さ０．５〜２μｍの絶縁膜９を裏面全面に設ける。つぎに、エキシマレーザーを用いてウェハーを貫通する貫通配線部３となる穴をφ０．０３〜０．１ｍｍで裏面側に引き出す電極パッド２ａの数だけ開ける。開ける穴径は、ウェハー厚みと電極パッド数からくるピッチの２つから決められ、ウェハー厚みに対してはアスペクト比（ウェハー厚／穴径）が５以下で、ピッチに対してはピッチ以下となる任意の穴径を選択すればよい。
【００３０】
本実施例においては、半数の電極パッド２ａを裏面に引き出すこととしたので、１チップあたり３００個（＝６００／２）を穴径０．０５ｍｍでウェハー厚０．１５ｍｍに開ける。
【００３１】
その後、再びＣＶＤにより穴の側壁にＳｉＯ2 あるいはＳｉＮを０．５〜１．０μｍ堆積させ、穴の側壁にも絶縁膜９を形成する。つぎに電極パッド２ａ、２ｂであるＡｌ電極上を含むウェハー全面にＰｄを下引き層としてＮｉを数μｍ無電解メッキにより被覆した後、配線として使用する部分が露出するようにレジストでウェハーの表裏をパターニングした後、Ｎｉ層を共通電極としてＡｕを電解メッキにより０．５〜２μｍ程度堆積させる。
【００３２】
レジストを剥離した後、電解メッキにより形成したＡｕをエッチングレジストとして使用して露出するＮｉおよびその下のＰｄを除去することでウェハー表面の電極パッド２ａから貫通配線部３を介して裏面にいたる配線１０ａおよび電極パッド２ｂ上の配線１０ｂ（図２および図４参照）が形成される。
【００３３】
この後ダイシングソーによりウェハーから各半導体チップ１へ分割し、図４の（ａ）に示す半導体チップ１を形成する。
【００３４】
インターポーザー基板４の表面に形成された裏面接続配線パターン５の半導体チップ１の電極パッド２ａと接続する部分には、図４の（ｂ）に示すようにバンプ（突起）１１をボールボンディングにより形成し、その表面をスタンピングにより平坦化する。裏面接続配線パターン５は、上記のように一辺あたり半数の電極パッド２ａを接続すればよいので、０．０８ｍｍピッチであり、配線幅は０．０４ｍｍ前後となり、十分に配線の平坦性を確保できるので、バンプ高さがばらつき接合時に接合不良を発生させることはない。バンプ高さは、１０〜４０μｍの範囲となる。
【００３５】
このように形成されたインターポーザー基板４の半導体チップ１を搭載する領域に異方性導電膜からなる接着剤８を配置し、半導体チップ１とインターポーザー基板４とを位置合わせし、その後、半導体チップ１を１５０℃〜２００℃に加熱・加圧することで、異方性導電膜の樹脂を軟化させ、異方性導電膜中に含まれる導電粒子を接合部以外は排出させるとともに、樹脂の熱硬化が開始される。これによって半導体チップ１とインターポーザー基板４とを固着し、その際の圧縮応力を用いた圧接により、裏面側の電極パッド２ａの配線１０ａとバンプ１１とを接続する。
【００３６】
接着剤８として配置する異方性導電膜の厚さは、接合後にバンプ１１を介してインターポーザー基板４と半導体チップ１との間に形成されるギャップ＋１０〜２０μｍのものを使用する。若干厚めにするのは、異方性導電膜に含まれる数μｍの導電粒子を樹脂のフローによって押し流すための圧力を発生させるためと、凹凸部を隙間なく埋め込むための樹脂量を確保するためである。本実施例においてはバンプ高さ３０μｍでギャップが２５μｍとすることから異方性導電膜の厚みは、４０μｍのものを使用した。
【００３７】
そのため、排出される異方性導電膜の量としては、５．０ｍｍ×５．０ｍｍ×（０．０４ｍｍ−０．０２５ｍｍ）＝０．３７５ｍｍ3 と極めて微量であり、かつ排出と硬化が接合時に同時に開始されることから、流出量は半導体チップ１の周囲０．１〜０．２ｍｍ以内に収まってしまう。
【００３８】
本実施例においては、半導体チップ１の両面に配線１０ａ、１０ｂを有していることから、位置合わせ時においても半導体チップ１のどちらの面も採用できるだけでなく、接合後に半導体チップ１の表面のパターンを確認することで、位置精度が確認できるため、製造時の検査を容易に行うことができる。
【００３９】
つぎに、インターポーザー基板４に搭載された半導体チップ１の表面に残る半数の電極パッド２ｂとインターポーザー基板４に設けられた表面接続配線パターン６とをＡｕ線によるワイヤーボンディング７で接続する。
【００４０】
チップ表面のパッドピッチ０．０８ｍｍに対してインターポーザー基板の配線パターンのピッチが同じであれば、接続用の領域としては半導体チップの一辺と同じであるが、配線パターンのピッチが大きい場合は、パッドピッチと配線ピッチの比で広がってしまう。さらに、この広がりは、接続されるパッド数によってより大きくなる。一般にワイヤーボンディングに使用するＡｕ線径が通常２０〜２５μｍであることから接続用配線幅としては、位置ずれを考慮して５０μｍ程度が使用される。そこで配線ピッチとしては０．０８〜０．１０と若干パッドピッチより大きくなるが、本実施例においては、接続されるパッド数を半分とすることで、広がりを小さくして、Ａｕ線の長さを許容範囲である２〜４ｍｍ以内に収めることができる。
【００４１】
この後、エポキシ樹脂にシリカ粒子が含有された封止樹脂を用いてトランスファーモールドにより半導体チップを封止することで、半導体装置である半導体パッケージを得る。
【００４２】
本実施例は、半導体チップの両面に電極パッドの接続部を振り分けて、各面から配線基板との接続を行うことで、従来の１面に集中した電極パッドからの接続における課題を解決し、配線基板の配線にかける負担を小さくすることで、低コストで小型の半導体パッケージを実現する。
【００４３】
なお、本実施例においては、半導体チップ裏面側の電極接続部とインターポーザー基板との接続に使用するバンプをインターポーザー基板側に設けたが、これは、半導体チップ側に設けてもよい。
【実施例２】
【００４４】
図５および図６は実施例２を示すもので、本実施例においては、半導体チップ１の信号の高速化に対応するため、信号線の接続を最短化することを目的として、図５の（ａ）に示すように、半導体チップ１のアクティブ領域の電極パッド２ｂをフェイスダウンで接続する一方、同図の（ｂ）に示すように、信号の高速化にともないスイッチング電流を供給するために増大の一途をたどっている電源・ＧＮＤ線の電極パッド２ａを半導体チップ１の裏面側にまわすことで、半導体チップ１の電極パッド２ａ、２ｂを分散させてインターポーザー基板４に接続する。
【００４５】
図６はインターポーザー基板４に半導体チップ１を実装する工程を示すもので、（ａ）に示すように実施例１と同様に製作された半導体チップ１を上下反転させ、（ｂ）に示すように接着剤８を介してインターポーザー基板４に固定し、その後にワイヤーボンディング７による接続を行う。
【００４６】
接着剤８が、異方性導電膜や導電粒子の含まれないＮＣＰである場合の接続抵抗値は、圧接であるため、はんだやワイヤーボンディングのような合金化された接合と比較すれば高いが、デジタル信号においてのインピーダンスとしては抵抗値は問題にならず、それよりも配線長を短くしたことによるＬ成分削減が効くことになる。また、裏面に回す信号として抵抗成分が問題となるアナログ回路部からの信号をまわすことも可能である。その他の点は実施例１と同様であり、多ピン・高速信号の半導体チップに対応する半導体パッケージを低コストで提供することができる。
【実施例３】
【００４７】
図７および図８は実施例３を示す。本実施例は、図７の（ａ）、（ｂ）に示すように、実施例１の接着剤８の代わりにＮＣＦ（Non Conductive Film ）１２を用いたものであり、図８の（ａ）に示すように、半導体チップ１がウェハーの状態でウェハーの裏面に貫通配線部３を介して電極パッド２ａを引き出した後に、ウェハー裏面全面にＮＣＦ１２を貼り合わせる。その後にウェハーをダイシングテープに貼りダイシングソーでウェハーとＮＣＦ１２を同時に切断する。このように切断されることで、半導体チップ１のチップサイズと同じサイズのＮＣＦ１２を有する半導体チップ１を製作することができる。
【００４８】
さらに、通常のフェイスダウン接続では接合される面がＮＣＦにより覆われたことにより接合する面の位置合わせをするターゲットが認識できず接合することができないが、本実施例においては、半導体チップの表面にも電極パッドが存在することから、半導体チップ表面のパターンおよび電極パッドを認識することで、半導体チップ裏面の接合を高精度に行うことができる。
【００４９】
本実施例は、あらかじめ半導体チップに接合材であるＮＣＦを安定して供給できることと、接合工程におけるＮＣＦの貼り合わせ精度が必要でなくなるという利点がある。これによって、さらなるはみ出し量の削減が可能となり、半導体チップ表面側の接続部を半導体チップに近接して配置することができるため、より一層の半導体パッケージの小型化が可能となる。
【図面の簡単な説明】
【００５０】
【図１】実施例１を示す模式平面図である。
【図２】図１の装置を断面で示すもので、（ａ）はその裏面側接続部に沿ってとった断面図、（ｂ）は表面側接続部に沿ってとった断面図である。
【図３】図１の半導体チップのみを示す平面図である。
【図４】実施例１の組立工程を説明する工程図である。
【図５】実施例２を示すもので、（ａ）はその裏面側接続部に沿ってとった断面図、（ｂ）は表面側接続部に沿ってとった断面図である。
【図６】実施例２の組立工程を説明する工程図である。
【図７】実施例３を示すもので、（ａ）はその裏面側接続部に沿ってとった断面図、（ｂ）は表面側接続部に沿ってとった断面図である。
【図８】実施例３の組立工程を説明する工程図である。
【符号の説明】
【００５１】
１    半導体チップ
２ａ、２ｂ    電極パッド
３    貫通配線部
４    インターポーザー基板
５    裏面接続配線パターン
６    表面接続配線パターン
７    ワイヤーボンディング
８    接着剤
９    絶縁膜
１１    バンプ
１２    ＮＣＦ
【図１】
2006196560.tif 000003
【図２】
2006196560.tif 000004
【図３】
2006196560.tif 000005
【図４】
2006196560.tif 000006
【図５】
2006196560.tif 000007
【図６】
2006196560.tif 000008
【図７】
2006196560.tif 000009
【図８】
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