(57)【要約】【課題】  本発明は、フリッカなどを解決または改善するために駆動周波数を上げることができるアレイ基板およびその駆動方法を提供することを目的とする。【解決手段】  アレイ基板１０は複数の画素１２が縦横に配列されており、画素１２は、第１走査線１４と、第１走査線１４と並列に設けられた第２走査線１６と、第１走査線１４および第２走査線１６と立体交叉する第１信号線Ｓ（Ｍ）ａと、第１走査線１４および第２走査線１６と立体交叉する第２信号線Ｓ（Ｍ）ｂと、第１走査線１４と第１信号線Ｓ（Ｍ）ａとの交叉部に設けられた第１スイッチング素子２２と、第２走査線１６と第２信号線Ｓ（Ｍ）ｂとの交叉部に設けられた第２スイッチング素子２４とを有する。【選択図】    図１
2006072011.tif 000002
【特許請求の範囲】
【請求項１】
縦横に画素が配列されたアレイ基板であって、
前記画素において、
第１走査線と、
前記第１走査線と並列に設けられた第２走査線と、
前記第１走査線および第２走査線と立体交叉する第１信号線と、
前記第１信号線と並列に設けられ、前記第１走査線および第２走査線と立体交叉する第２信号線と、
前記第１走査線と第１信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記第１走査線に接続され、該ソース電極が前記第１信号線に接続された第１スイッチング素子と、
前記第２走査線と第２信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記第２走査線に接続され、該ソース電極が前記第２信号線に接続された第２スイッチング素子と、
を有するアレイ基板。
【請求項２】
前記第１スイッチング素子のドレイン電極および前記第２スイッチング素子のドレイン電極に接続された蓄積容量と、
前記蓄積容量と並列接続されている画素電極と、
を有する請求項１に記載のアレイ基板。
【請求項３】
縦方向に並んだ前段および後段の前記画素において、前段の画素の前記第２走査線と後段の画素の前記第１走査線とが同じ配線である請求項１または２に記載のアレイ基板。
【請求項４】
請求項３に記載のアレイ基板の駆動方法であって、
縦方向に並んだ複数の前記画素において、１つの画素おきに、順次、該画素の第２走査線に走査信号を印加するステップと、
前記走査信号が印加された第２走査線を有する画素の第２スイッチング素子をオンにし、かつ、該第２走査線と同じ配線を第１走査線として有する画素の第１スイッチング素子をオンにするステップと、
前記第２スイッチング素子または第１スイッチング素子がオンになった画素の蓄積容量に電荷を書き込むステップと、
を含む駆動方法。
【請求項５】
全ての前記画素の蓄積容量に電荷を書き込んだ後、
前記走査信号が印加された第２走査線を有する複数の画素において、順次、該画素の第１走査線に走査信号を印加するステップと、
前記走査信号が印加された第１走査線を有する画素の第１スイッチング素子をオンにし、かつ、該第１走査線と同じ配線を第２走査線として有する画素の第２スイッチング素子をオンにするステップと、
前記第１スイッチング素子または第２スイッチング素子がオンになった画素の蓄積容量に電荷を書き込むステップと、
を含む請求項４に記載の駆動方法。
【請求項６】
前記縦方向に並んだ複数の画素において、最前段の画素の第１走査線に走査信号を印加し、該最前段の画素の第１スイッチング素子をオンにするステップと、
前記最前段の画素の蓄積容量に電荷を書き込むステップと、
を含む請求項４または５に記載の駆動方法。
【請求項７】
前記縦方向に並んだ複数の画素において、最後段の画素の第２走査線に走査信号を印加し、該最後段の画素の第２スイッチング素子をオンにするステップと、
前記最後段の画素の蓄積容量に電荷を書き込むステップと、
を含む請求項４乃至６に記載の駆動方法。
【請求項８】
１つの前記画素において、連続した２回の蓄積容量への電荷の書き込みごとに、書き込みの極性を変更する請求項４乃至７に記載の駆動方法。
【請求項９】
１つの前記画素において、蓄積容量への電荷の書き込みは、１回ごとに書き込みの極性を変更する請求項４乃至７に記載の駆動方法。
【請求項１０】
１つの前記画素において、蓄積容量への電荷の書き込みは、１回ごとに書き込みの階調も変更する請求項８または９に記載の駆動方法。
【請求項１１】
前記画素への書き込みがＨ／Ｖ反転駆動である請求項８乃至１０に記載の駆動方法。
【請求項１２】
縦横に画素が配列されたアレイ基板であって、
前記画素において、
走査線と、
前記走査線と立体交叉する第１信号線と、
前記第１信号線と並列に設けられ、前記走査線と立体交叉する第２信号線と、
前記走査線と第１信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記走査線に接続され、該ソース電極が前記第１信号線に接続された第１スイッチング素子、または、前記走査線と第２信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記走査線に接続され、該ソース電極が前記第２信号線に接続された第２スイッチング素子と、
を有するアレイ基板。
【請求項１３】
前記第１スイッチング素子のドレイン電極または前記第２スイッチング素子のドレイン電極に接続された蓄積容量と、
前記蓄積容量と並列接続されている画素電極と、
を有する請求項１２に記載のアレイ基板。
【請求項１４】
縦方向に並んだ前段および後段の前記画素において、前段の画素の前記走査線と後段の画素の前記走査線とが同じ配線であり、該前段の画素は前記第１スイッチング素子を有し、該後段の画素は前記第２スイッチング素子を有する請求項１２または１３に記載のアレイ基板。
【請求項１５】
請求項１４に記載のアレイ基板の駆動方法であって、
縦方向に並んだ複数の前記画素において、順次、該画素の走査線に走査信号を印加するステップと、
前記走査信号が印加された走査線を有する前記前段および後段の画素の第１スイッチング素子または第２スイッチング素子をオンにするステップと、
前記第２スイッチング素子または第１スイッチング素子がオンになった画素の蓄積容量に電荷を書き込むステップと、
を含む駆動方法。
【請求項１６】
１つの前記画素において、連続した２回の蓄積容量への電荷の書き込みごとに、書き込みの極性を変更する請求項１５に記載の駆動方法。
【請求項１７】
１つの前記画素において、蓄積容量への電荷の書き込みは、１回ごとに書き込みの極性を変更する請求項１５に記載の駆動方法。
【請求項１８】
１つの前記画素において、蓄積容量への電荷の書き込みは、１回ごとに書き込みの階調も変更する請求項１６または１７に記載の駆動方法。
【請求項１９】
前記画素への書き込みがＨ／Ｖ反転駆動である請求項１６乃至１８に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速駆動を行うための、またフリッカなどの不良を解決または改善するための構造を有するアレイ基板およびその駆動方法に関するものである。
【背景技術】
【０００２】
近年、種々の製品に液晶ディスプレイが使用されるようになっている。また、液晶ディスプレイの大型化および高精細化が著しい。さらにフィールドシーケンシャル駆動のような高速な駆動を必要とする駆動方法も採用されてきている。
【０００３】
周知の液晶ディスプレイは、アレイ基板とカラーフィルター基板とが一定間隔を有して対向している。それらの基板間には液晶が封入されている。アレイ基板やカラーフィルター基板において、液晶と接する面には配向膜が設けられている。以上の構成が、いわゆる液晶セルである。液晶セルの額縁部に複数のドライバＩＣが搭載される。
【０００４】
図１４（ａ）のアレイ基板４０は、複数の走査線４４と信号線Ｓ（Ｍ）がマトリックス状に敷設されており、画素４２が縦横に配列されている。図１４（ｂ）に示すように、画素４２は、走査線４４と、走査線４４と交叉する信号線Ｓ（Ｍ）と、その交叉部に設けられたＴＦＴ（thin film transistor）４８と、電荷を蓄積する蓄積容量Ｃｓと、液晶ＬＣに電界を印加するための画素電極５０とを含む。Ｃｓ線５２は蓄積容量Ｃｓのアース側の電極となり、走査線４４と平行になっている。また、ＩＰＳ（in-plane switching）液晶ディスプレイであれば、共通電極５４もアレイ基板４０に設けられる。
【０００５】
各ドライバＩＣは、走査線または信号線に接続されている。図１５のように、所望の信号Ｖｇ，ＶｓがドライバＩＣから走査線および信号線に印加される。このことによって液晶が動作し、液晶ディスプレイで所望の画像などが表示できる。なお、Vpは画素電極５０の電位であり、ＶＣＯＭは、共通電極５４の電位である。
【０００６】
ＩＰＳ液晶ディスプレイに限らず液晶ディスプレイの高精細化は、走査線の本数が増加する。その一方で、ドライバＩＣの駆動周波数などの性能が上がらないと、高精細化された液晶ディスプレイの駆動周波数は、走査線が増加した分だけ低くなる。駆動周波数が低くなると、種々の課題が発生する。以下、その課題を説明する。
【０００７】
一般的に、液晶ディスプレイは交流で駆動しており、図１５〜図１７に示すように、１フレームごとに反転駆動するのが基本である。同時に隣り合う画素で極性を反転させている。あるフレームで上書き込みをおこなった場合、次のフレームでは下書き込みをおこなう。２フレームで画素電極５０に印加される電圧の実効値が等しくなるように調整される。しかし、２フレーム間で実効電圧が異なると、画像のちらつきであるフリッカが発生する。フリッカは駆動周波数が低くなるほど人間の目に認識されやすくなる。
【０００８】
図１６では縦に並んだ2画素は同じ極性になるようにしているが、これは図１７より信号線極性反転回数を減らすことで、消費電力節約を図っている。
【０００９】
１フレームの間または１フレーム内の所望時間、画素電極５０に印加する電圧を保持するために、蓄積容量Ｃｓが設けられている。保持期間中、例えばＴＦＴ４８の光リークなどにより、蓄積容量Ｃｓから電荷のディスチャージ（discharge）が発生する場合がある。このような不良を保持系不良と呼ぶ。この保持系不良によって、１フレーム内で画像の輝度差が発生し、人間の目に表示不良として認識される。駆動周波数が低いと、ディスチャージされる電荷量も多くなる。したがって、人間の目に認識される輝度差が大きくなり、不良と認識される。
【００１０】
上書き込みと下書き込みのアンバランスに起因する直流成分が、短期もしくは長期に液晶ＬＣと配向膜界面に蓄積された場合、残像・焼き付きの原因となる。
【００１１】
上記の種々の課題の解決方法を考えると以下のようになる。フリッカは、駆動周波数が上がるほど人間の目に認識されにくくなる。
【００１２】
保持系不良も、駆動周波数を高くして、保持時間を短くすることによって、ディスチャージの絶対値を小さくすることができ、人間の目に不良が認識されにくくなる。この改善はフリッカの改善にも寄与する。
【００１３】
保持系不良を改善するために駆動周波数を高くすると上記直流成分の蓄積も少なくなり、残像・焼き付きの改善にもつながる。
【００１４】
また、ＩＰＳ液晶ディスプレイの場合、残像を解決する目的で直流成分を逃すべくＤＬＣ（diamond-like-carbon）など配向膜を低抵抗化した場合に、トレードオフとしてフリッカや保持劣化が生じる。上述したように、駆動周波数を上げることによって、フリッカや保持劣化が改善される。
【００１５】
したがって、駆動周波数を上げることができれば、上記の課題を解決または改善することができる。
【００１６】
なお、特許文献１にフリッカの発生抑止について開示されている。１ライン期間内に極性を変更した信号を印加する。しかし、特許文献１は、信号線と走査線の電位差で液晶が駆動する方式であり、ＴＦＴのスイッチング動作については記載されていない。特許文献１の方法をアクティブマトリックス型のアレイ基板に適用した場合、ドライバＩＣの駆動周波数を上げることが必要になる。
【００１７】
【特許文献１】特開平０８−５４６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで本発明は、フリッカなどを解決または改善するために駆動周波数を上げることができるアレイ基板およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明のアレイ基板は、縦横に画素が配列されており、画素は、第１走査線と、前記第１走査線と並列に設けられた第２走査線と、前記第１走査線および第２走査線と立体交叉する第１信号線と、前記第１信号線と並列に設けられ、前記第１走査線および第２走査線と立体交叉する第２信号線と、前記第１走査線と第１信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記第１走査線に接続され、該ソース電極が前記第１信号線に接続された第１スイッチング素子と、前記第２走査線と第２信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記第２走査線に接続され、該ソース電極が前記第２信号線に接続された第２スイッチング素子と、を有する。
【００２０】
また、前記第１スイッチング素子のドレイン電極および前記第２スイッチング素子のドレイン電極に接続された蓄積容量と、前記蓄積容量と並列接続されている画素電極と、を有する。
【００２１】
さらに、縦方向に並んだ前段および後段の前記画素において、前段の画素の前記第２走査線と後段の画素の前記第１走査線とが同じ配線である。
【００２２】
上記のアレイ基板の駆動方法は、縦方向に並んだ複数の前記画素において、１つの画素おきに、順次、該画素の第２走査線に走査信号を印加するステップと、前記走査信号が印加された第２走査線を有する画素の第２スイッチング素子をオンにし、かつ、該第２走査線と同じ配線を第１走査線として有する画素の第１スイッチング素子をオンにするステップと、前記第２スイッチング素子または第１スイッチング素子がオンになった画素の蓄積容量に電荷を書き込むステップと、を含む。
【００２３】
全ての前記画素の蓄積容量に電荷を書き込んだ後、前記走査信号が印加された第２走査線を有する複数の画素において、順次、該画素の第１走査線に走査信号を印加するステップと、前記走査信号が印加された第１走査線を有する画素の第１スイッチング素子をオンにし、かつ、該第１走査線と同じ配線を第２走査線として有する画素の第２スイッチング素子をオンにするステップと、前記第１スイッチング素子または第２スイッチング素子がオンになった画素の蓄積容量に電荷を書き込むステップと、を含む。
【００２４】
前記縦方向に並んだ複数の画素において、最前段の画素の第１走査線に走査信号を印加し、該最前段の画素の第１スイッチング素子をオンにするステップと、前記最前段の画素の蓄積容量に電荷を書き込むステップと、を含む。
【００２５】
前記縦方向に並んだ複数の画素において、最後段の画素の第２走査線に走査信号を印加し、該最後段の画素の第２スイッチング素子をオンにするステップと、前記最後段の画素の蓄積容量に電荷を書き込むステップと、を含む。
【００２６】
１つの前記画素において、連続した２回の蓄積容量への電荷の書き込みごとに、書き込みの極性を変更する。
【００２７】
１つの前記画素において、蓄積容量への電荷の書き込みは、１回ごとに書き込みの極性を変更してもよい。
【００２８】
１つの前記画素において、蓄積容量への電荷の書き込みは、1回ごとに階調および極性を変更してもよい。
【００２９】
前記画素への書き込みはＨ／Ｖ反転駆動であってもよい。
【００３０】
本発明のアレイ基板の要旨は、縦横に画素が配列されたアレイ基板であって、前記画素において、走査線と、前記走査線と立体交叉する第１信号線と、前記第１信号線と並列に設けられ、前記走査線と立体交叉する第２信号線と、前記走査線と第１信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記走査線に接続され、該ソース電極が前記第１信号線に接続された第１スイッチング素子、または、前記走査線と第２信号線との交叉部に設けられ、ゲート電極、ソース電極およびドレイン電極を有し、該ゲート電極が前記走査線に接続され、該ソース電極が前記第２信号線に接続された第２スイッチング素子と、を有する。
【００３１】
前記第１スイッチング素子のドレイン電極または前記第２スイッチング素子のドレイン電極に接続された蓄積容量と、前記蓄積容量と並列接続されている画素電極と、を有する。
【００３２】
縦方向に並んだ前段および後段の前記画素において、前段の画素の前記走査線と後段の画素の前記走査線とが同じ配線であり、該前段の画素は前記第１スイッチング素子を有し、該後段の画素は前記第２スイッチング素子を有する。
【００３３】
上記のアレイ基板の駆動方法であって、縦方向に並んだ複数の前記画素において、順次、該画素の走査線に走査信号を印加するステップと、前記走査信号が印加された走査線を有する前記前段および後段の画素の第１スイッチング素子または第２スイッチング素子をオンにするステップと、前記第２スイッチング素子または第１スイッチング素子がオンになった画素の蓄積容量に電荷を書き込むステップと、を含む。
【００３４】
１つの前記画素において、連続した２回の蓄積容量への電荷の書き込みごとに、書き込みの極性を変更する。
【００３５】
１つの前記画素において、蓄積容量への電荷の書き込みは、１回ごとに書き込みの極性を変更する。
【００３６】
１つの前記画素において、蓄積容量への電荷の書き込みは、1回ごとに階調および極性を変更してもよい。
【００３７】
前記画素への書き込みはＨ／Ｖ反転駆動であってもよい。
【発明の効果】
【００３８】
従来と比較して、縦方向に並んだ前段と後段の２段の画素を同時にオンにすることができるため、ドライバＩＣの性能が上がらなくても、アレイ基板の駆動周波数を上げることができる。アレイ基板の駆動周波数が上がることにより、フリッカなどの不良を解決または改善することができる。また高速駆動を要するパネルに対応したアレイ基板提供が可能となる。
【発明を実施するための最良の形態】
【００３９】
次に、本発明に係るアレイ基板およびその駆動方法について図面を用いて説明する。説明するアレイ基板は、液晶ディスプレイに使用されるものである。
【００４０】
図１（ａ）に示すように、アレイ基板１０は、絶縁基板上に第１走査線１４および第２走査線１６が並列に敷設されている。また、それらの走査線１４，１６と交叉するように第１信号線Ｓ（Ｍ）ａおよび第２信号線Ｓ（Ｍ）ｂが並列に敷設されている（Ｍは正の整数である）。
【００４１】
アレイ基板１０は、画素１２が縦横に配列されている。なお、本明細書においては、図面にあわせて縦方向と横方向について統一した記載をおこなうが、縦横逆であっても良い。また、図５に示すように、縦方向に並んだ２つの画素１２ｂ，１２ｃは、上の画素１２ｂを「前段の画素１２」と呼び、下の画素１２ｃを「後段の画素１２」と呼ぶ。さらに、縦方向に並んだ複数の画素１２において、一番上の画素１２ａを「最前段の画素１２」と呼び、一番下の画素１２ｄを「最後段の画素１２」と呼ぶ。
【００４２】
図１（ｂ）に示すように、画素１２は、第１走査線１４と、第１走査線１４と並列に設けられた第２走査線１６と、第１走査線１４および第２走査線１６と立体交叉する第１信号線Ｓ（Ｍ）ａと、第１信号線Ｓ（Ｍ）ａと並列に設けられ、第１走査線１４および第２走査線１６と立体交叉する第２信号線Ｓ（Ｍ）ｂと、第１走査線１４と第１信号線Ｓ（Ｍ）ａとの交叉部に設けられた第１スイッチング素子２２と、第２走査線１６と第２信号線Ｓ（Ｍ）ｂとの交叉部に設けられた第２スイッチング素子２４とを有する。なお、画素１２は、いわゆるサブ画素である場合を含む。
【００４３】
横方向に隣り合う画素１２同士は、第１走査線１４同士および第２走査線１６同士が接続されている。縦方向に隣り合う画素１２同士は、第１信号線Ｓ（Ｍ）ａ同士および第２信号線Ｓ（Ｍ）ｂ同士が接続されている。
【００４４】
第１スイッチング素子２２および第２スイッチング素子２４は、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄをそれぞれ有する。第１スイッチング素子２２は、ゲート電極Ｇが第１走査線１４に接続され、ソース電極Ｓが第１信号線Ｓ（Ｍ）ａに接続されている。第２スイッチング素子２４は、ゲート電極Ｇが第２走査線１６に接続され、ソース電極Ｓが第２信号線Ｓ（Ｍ）ｂに接続されている。
【００４５】
画素１２は、第１スイッチング素子２２のドレイン電極Ｄおよび第２スイッチング素子２４のドレイン電極Ｄに接続された蓄積容量Ｃｓと、蓄積容量Ｃｓと並列接続されている画素電極２６と、を有する。
【００４６】
第１および第２スイッチング素子２２，２４はＴＦＴなどの３端子のスイッチング素子である。液晶ディスプレイにおいては、信号線Ｓ（Ｍ）ａ，Ｓ（Ｍ）ｂに接続される側をソース電極Ｓ、画素電極２６に接続される側をドレイン電極Ｄと呼ぶ例があるが、逆の例もある。すなわち、ゲート電極Ｇを除く２つの電極のいずれをソース電極Ｓ、ドレイン電極Ｄと呼ぶかは一義的に定まっていない。そこで本明細書でもその点を考慮し、その２つの電極Ｓ，Ｄについての記載を統一するが、逆であっても良い。
【００４７】
蓄積容量Ｃｓは、第１走査線１４および第２走査線１６の間に、各走査線１４，１６と並列に設けられたＣｓ線２８と、画素１２内でＣｓ線２８と対向する電極パッド３０と、それらの間の絶縁層とで構成される。電極パッド３０が、第１スイッチング素子２２および第２スイッチング素子２４のドレイン電極Ｄと接続されている。
【００４８】
ＩＰＳ液晶ディスプレイであれば、画素電極２６は、櫛歯状である。また、画素電極２６と対向する共通電極３２は櫛歯形状であり、アレイ基板１０に設けられる。
【００４９】
アレイ基板１０をＴＮ（Twisted
Nematic）液晶ディスプレイに使用するのであれば、画素電極２６は板形状である。この場合、共通電極３２はカラーフィルター基板に設けられる。
【００５０】
液晶を用いないディスプレイ、例えば電子ペーパーディスプレィにおける駆動素子としてこのアレイ基板を用いる場合は上記の限りではなく、電極形状は変更しうる。
【００５１】
一般的に共通電極３２の電位はアース電位である。また、蓄積容量Ｃｓを形成するＣｓ線２８の電位は共通電極３２と同じ電位となることが多いが、別電位を与えてもよい。また走査線１４，１６を使用してCs on Gateの構造をとっても良い。
【００５２】
アレイ基板１０を用いて液晶ディスプレイを組み立てたとき、図３や図４に示すような電位を各配線に印加するためのドライバＩＣが搭載される。ドライバＩＣは、アレイ基板１０の周辺部に搭載される。
【００５３】
縦方向に並んだ前段および後段の画素１２において、前段の画素１２の第２走査線１６と後段の画素１２の第１走査線１４とは同じ配線である。すなわち、１本の配線に、後段の画素１２の第１スイッチング素子２２と前段の画素１２の第２スイッチング素子２４が接続されている。１本の配線に走査信号を印加すると、上記前段および後段の画素１２のスイッチング素子２２，２４をオンにし、蓄積容量Ｃｓに電荷を書き込むことができる。したがって、ドライバＩＣの駆動周波数が上がらなくても、一気に倍の画素１２に電荷の書き込みが行えるため、アレイ基板１０の駆動周波数を上げることができる。
【００５４】
アレイ基板１０をモノクロ液晶ディスプレイに適用した場合、例えば従来の３つのサブ画素を１つの画素１２にまとめた構成が一例として挙げられる。スイッチング素子２２，２４同士などは同じ層に形成されたりするので、製造工程が複雑化せず、従来と同じ工程で製造することができる。信号線の本数が従来と比較して２／３になるため、開口率がアップする。
【００５５】
図２の点線枠で示すように、３つのサブ画素１２で１つの画素を構成してもよい。この場合、アレイ基板１０はカラー液晶ディスプレイに適用することができる。モノクロ液晶ディスプレイでこの構成を採用してもよい。
【００５６】
次に、アレイ基板１０の駆動方法を説明する。複数の画素１２について説明する前に、ある１つの画素１２について注目して説明する。図３は連続した２回の書き込み毎に極性
を変える駆動の例である。
【００５７】
図３に示すように、図１（ｂ）の第１走査線１４と第２走査線１６に交互に走査信号Ｖｇ（ｍ），Ｖｇ（ｎ）が入力される。また、第１信号線Ｓ（Ｍ）ａおよび第２信号線Ｓ（Ｍ）ｂには一定時間ごとに正と負の極性が反転するデータ信号Ｖｓ（ａ），Ｖｓ（ｂ）が入力される。順を追って説明すると以下のようになる。
【００５８】
（Ａ）第２走査線１６に走査信号Ｖｇ（ｎ）が入力されたとき、第２スイッチング素子２４がオンになる。このとき、第２スイッチング素子２４を介して、第2信号線S（Ｍ）ｂに入力されたデータ信号Ｖｓ（ｂ）が画素１２内の蓄積容量Ｃｓおよび画素電極２６に印加される。第２スイッチング素子２４がオフになった後も蓄積容量Ｃｓの電位が画素電極２６に印加され（図中ＶＰで表示）、液晶ＬＣの配向が維持される。
【００５９】
（Ｂ）第１走査線１４に走査信号Ｖｇ（ｍ）が入力され、第１スイッチング素子２２がオンになる。このとき、第１スイッチング素子２２を介して、第１信号線Ｓ（Ｍ）ａに入力されたデータ信号Ｖｓ（ａ）が画素１２内の蓄積容量Ｃｓおよび画素電極２６に印加される。第１スイッチング素子２２がオフになった後も蓄積容量Ｃｓの電位が画素２６に印加され（図中ＶＰで表示）、液晶ＬＣの配向が維持される。
【００６０】
上記（Ａ）と（Ｂ）の工程を繰り返すことによって、液晶ディスプレイで表示をおこなう。（Ａ）と（Ｂ）の工程についてはどちらが先であってもよい。なお、図３において、ＶＣＯＭは、共通電極３２の電位である。
【００６１】
図３における蓄積容量Ｃｓへの書き込みは、連続した上記（Ａ）と（Ｂ）の工程において、上書き込みをおこなった後、次の連続した（Ａ）と（Ｂ）の工程においては、下書き込みをおこなう。
【００６２】
また、図４に示すように、（Ａ）の工程と（Ｂ）の工程ごとに書き込みの極性を変更しても良い。
【００６３】
さらに、（Ａ）の工程と（Ｂ）の工程ごとに書き込みの極性および階調（電位ＶＰ）を変更しても良い。
【００６４】
ある（Ａ）の工程から次の（Ａ）の工程をおこなう間に（Ｂ）の工程がある。ある（Ａ）の工程から次の（Ａ）の工程までの時間が従来の１フレームの時間と同じであれば、従来と比較して１フレームに倍の書き込みがおこなわれている。すなわち、従来と比較してアレイ基板１０の駆動周波数が倍増していることになり、実質的な１フレームの時間および保持時間が半分になっている。従来技術で説明したように、駆動周波数が倍増することによって、フリッカなどを低減または解消することができる。また高速駆動を必要とするディスプレイに対応したアレイ基板の提供が可能となる。また例えば高階調表示が求められる医療用のモノクロのディスプレイでフレームモジュレーション技術を使用する場合、書き込み回数がアップしている分、より細かな階調表現ができる。
【００６５】
次に、複数の画素１２について、図５から図８を用いてアレイ基板１０の駆動方法を説明する。なお、複数の画素１２は、アレイ基板１０の全ての画素である場合も含む。
【００６６】
図５から図８において、ハッチングされた画素１２に書き込みをおこなっているものとする。説明を簡単におこなうために、画素数は４×８とする。図において、＋と−の記号は、書き込みの極性を表している。＋は上書き込みで、−は下書き込みであり、Ｎは書き込みをおこなわないことを示す。また、第１および第２信号線に印加する信号の極性も図示する。図中、符号Ｓ（Ｍ）（Ｍは１〜４）は、Ｓ（Ｍ）ａとＳ（Ｍ）ｂのａとｂを省略したものである。
【００６７】
（１）縦方向に並んだ複数の画素１２において、１つの画素１２おきに、順次、画素１２の第２走査線１６に走査信号Ｖｇ（ｎ）を印加する。
【００６８】
（２）走査信号Ｖｇ（ｎ）が印加された第２走査線１６を有する画素１２の第２スイッチング素子２４がオンになり、かつ、その第２走査線１６と同じ配線を第１走査線１４として有する画素１２の第１スイッチング素子２２がオンになる。図５のＳｔ１であれば、第１段目と第２段目の画素１２のスイッチング素子２４，２２がオンになる。
【００６９】
（３）第２スイッチング素子２４または第１スイッチング素子２２がオンになった画素１２の蓄積容量Ｃｓに電荷を書き込む。書き込みは、それぞれのスイッチング素子２４，２２がオンになっているときに、第１および第２信号線Ｓ（Ｍ）ａ，Ｓ（Ｍ）ｂにデータ信号Ｖｓ（ａ），Ｖｓ（ｂ）を印加することによっておこなう。
【００７０】
以上で図５〜図８のＳｔ１〜Ｓｔ４のステップが終了する。これらのステップは、従来技術として示す図１６や図１７のＳｔ１〜Ｓｔ８のステップの半分である。すなわち、各ステップの時間が同じであれば、アレイ基板１０の駆動周波数が倍増していることとなる。
【００７１】
（４）複数の画素１２の蓄積容量Ｃｓに電荷を書き込んだ後、走査信号Ｖｇ（ｎ）が印加された第２走査線１６を有する複数の画素１２において、順次、画素１２の第１走査線１４に走査信号Ｖｇ（ｍ）を印加する。
【００７２】
（５）走査信号Ｖｇ（ｍ）が印加された第１走査線１４を有する画素１２の第１スイッチング素子２２をオンにし、かつ、その第１走査線１４と同じ配線を第２走査線１６として有する画素１２の第２スイッチング素子２４をオンにする。このとき、（２）で同時にオンになった画素１２の組み合わせと、今回オンになった画素１２の組み合わせは異なっている。
【００７３】
（６）第１スイッチング素子２２または第２スイッチング素子２４がオンになった画素１２の蓄積容量Ｃｓに電荷を書き込む。書き込みは、（３）と同様に、それぞれのスイッチング素子２２，２４がオンになっているときに、第１および第２信号線Ｓ（Ｍ）ａ，Ｓ（Ｍ）ｂにデータ信号Ｖｓ（ａ），Ｖｓ（ｂ）を印加することによっておこなう。
【００７４】
図５〜図８に示すように、横方向に並んだ２段の行に属する画素１２ごとに電荷の書き込みをおこなっている。しかし、図５〜図８のＳｔ５のように、最前段の画素１２だけに電荷の書き込みをおこなわなければならない場合がある。そこで、例えば上記（４）の工程の前に、縦方向に並んだ複数の画素１２において、最前段の画素１２の第１走査線１４に走査信号Ｖｇ（ｍ）を印加し、最前段の画素１２の第１スイッチング素子２２をオンにする。このオンになっているときに、最前段の画素１２の蓄積容量Ｃｓに電荷を書き込む。
【００７５】
最後段の画素１２についても同様に、図５〜図８のＳｔ９のように、最後段の画素１２だけに電荷を書き込まなければならない場合がある。そこで、例えば（６）の工程の後、縦方向に並んだ複数の画素１２において、最後段の画素１２の第２走査線１６に走査信号Ｖｇ（ｎ）を印加し、最後段の画素１２の第２スイッチング素子２４をオンにし、最後段の画素１２の蓄積容量Ｃｓに電荷を書き込む。
【００７６】
以上の工程で図５〜図８のＳｔ５〜Ｓｔ９のステップが終了する。各ステップが同じ時間であるならば、図１６や図１７と比較して、ほぼ同じステップ数で、倍の書き込みをおこなっている。図５や図６のようなＨ／Ｖ（Ｈライン／Ｖライン）反転駆動であれば、従来と比較して信号線Ｓ（Ｍ）ａ，Ｓ（Ｍ）ｂの極性反転回数が激減するためドライバＩＣにおける消費電力を大きく節約することができる。結果としてドライバＩＣにおける発熱を抑えることができる。
【００７７】
上記（１）〜（６）の工程を繰り返すことによって、液晶ディスプレイに所望の画像を表示する。
【００７８】
図５や図７の場合、１つの画素１２において、連続した２回の蓄積容量Ｃｓへの電荷の書き込みごとに、書き込みの極性を変更する。
【００７９】
上記（１）〜（６）の工程が従来の１フレームの時間と同じであれば、図５〜図８に示すように、画素１２への書き込みは半周期ごとにおこなわれていることとなる。
【００８０】
また、図６や図８に示すように、１つの画素１２において、蓄積容量Ｃｓへの電荷の書き込みは、１回ごとに書き込みの極性を変更してもよい。この場合、上記（１）〜（６）の工程が従来の１フレームの時間であれば、半周期ごとに書き込みの極性を変えていることとなる。各走査線Ｓ（Ｍ）ａ，Ｓ（Ｍ）ｂは１周期ごとに同極性の書き込みが行えるように、データ信号Ｖｓ（ａ），Ｖｓ（ｂ）を印加される。
【００８１】
本発明の駆動を行う際、第１信号線Ｓ（Ｍ）ａと第２信号線Ｓ（Ｍ）ｂに適切なデータ信号Ｖｓ（ａ），Ｖｓ（ｂ）を与えるために必要に応じてフレームバッファを設けて対応する。
【００８２】
本発明は、図５〜図８のハッチングで示したように、縦方向に並んだ前段と後段の画素１２に一気に書き込みが行える。図５〜図８のＳｔ１〜Ｓｔ４のステップは、図１６や図１７のＳｔ１〜Ｓｔ８のステップに相当していることがわかる。したがって、ドライバＩＣの周波数が上がらなくとも、アレイ基板１０の駆動周波数はほぼ倍になる。駆動周波数が高くなることによって、従来技術で説明したように種々の課題が解決できる。
【００８３】
本発明において図５・図６のようにＨ／Ｖ反転駆動をさせてもよい。ドライバＩＣの極性反転回数は図５では１フレーム時間内に２回まで削減が可能で、図６では極性反転を全く行わない駆動まで可能となる。言い換えると、信号線Ｓ（Ｍ）ａ、Ｓ（Ｍ）ｂのデータ信号Ｖｓ（ａ），Ｖｓ（ｂ）の極性反転回数を大幅に削減することができる。このことにより、ドライバＩＣの消費電力を大きく削減することが可能となる。図５・図６と図１６・図１７を比較すれば効果は明白である。
【００８４】
なお、上記１フレーム時間は、従来（図１６・図１７）の１フレームの時間であり、図５および図６においては、実質的には２フレームの時間となっている。したがって、図５は１フレームの間は極性反転が無く、図６は極性反転が全く無いことになる。図６では極性反転を一切行う必要がないため、電圧の出力レンジが狭い低性能なドライバＩＣを用いることもできる。
【００８５】
実施形態として、第１走査線１４または第２走査線１６のどちらかの走査線をなくし、走査線数を半減させてもよい。図９に示すように、前段と後段の画素で１本の走査線を共用するようにする。走査は、図３や図４のVg(m)からVg(n)の順に走査する代わりに、Vg(m)からVg(m)と繰り返し走査させる。図１０〜図１３に示すように、前段および後段の画素を同時に書き込みをおこなう。なお、図１０〜図１３は、図５〜図８に対応しているので、説明は省略する。上述した実施形態とほぼ同じ効果が得られ、さらにゲート線半減による開口面積アップという効果も得られる。
【００８６】
図１（ｂ）の画素であっても、第１走査線１４または第２走査線１６のどちらかの走査線のみに走査信号を印加するようにしてもよい。図１０〜図１３と同様に動作する。
【００８７】
液晶ＴＶの動画表示を滑らかにするために駆動周波数を上げる方法として、本発明は有効である。
【００８８】
また、１フレームの間に２回の書き込みが行えるので、１回を所望の画像データを書き込み、もう１回を黒または白の画像データを書き込んでも良い。半フレームごとに黒または白が表示されるインパルス型の液晶ディスプレイとなる。動画を表示するときに残像がおきにくくなる。
【００８９】
電子ペーパーディスプレィ等の駆動素子としてアレイ基板を用いる場合に、駆動周波数を上げる方法として本発明は有効である。
【００９０】
医療用モノクロディスプレィでは高階調を実現するためにフレームモジュレーション技術が使われることが多いが、時分割の技術であるため、高周波駆動を実現する本発明の設計および駆動方法はその性能向上に有効である。
【００９１】
ＬＥＤバックライトと組み合わせたフィールドシーケンシャルディスプレィなども時分割の技術であることから、高周波駆動を実現する本発明は性能向上に有効である。
【００９２】
また逆の考え方として本発明の設計により、従来のパネルを低周波駆動のドライバＩＣで駆動することも可能であり、また実効的な駆動周波数を落とすことなく高精細化を図ることも可能である。
【００９３】
本発明のアレイ基板１０は液晶ディスプレイに適用したが、本発明の考えを他のディスプレイに適用しても良い。例えば、ＥＬ（electroluminescence）ディスプレイのアレイ基板に適用する。
【００９４】
その他、本発明は、その主旨を逸脱しない範囲で当業者の知識に基づき種々の改良、修正、変更を加えた態様で実施できるものである。
【図面の簡単な説明】
【００９５】
【図１】本発明のアレイ基板の構成を示す図であり、（ａ）はアレイ基板の全体を示し、（ｂ）はアレイ基板の中の画素を示す図である。
【図２】３つの画素で１つのユニットを形成した図である。
【図３】画素の各配線に印加される信号および蓄積される電荷を示す図である。
【図４】画素の各配線に印加される信号および蓄積される電荷を示す図である。
【図５】アレイ基板の複数の画素への書き込みを示す図である。
【図６】アレイ基板の複数の画素への書き込みを示す図である。
【図７】アレイ基板の複数の画素への書き込みを示す図である。
【図８】アレイ基板の複数の画素への書き込みを示す図である。
【図９】本発明のアレイ基板における他の画素を示す図である。
【図１０】アレイ基板の複数の画素への書き込みを示す図である。
【図１１】アレイ基板の複数の画素への書き込みを示す図である。
【図１２】アレイ基板の複数の画素への書き込みを示す図である。
【図１３】アレイ基板の複数の画素への書き込みを示す図である。
【図１４】従来のアレイ基板の構成を示す図であり、（ａ）はアレイ基板の全体を示し、（ｂ）はアレイ基板の中の画素を示す図である。
【図１５】従来の画素の各配線に印加される信号および蓄積される電荷を示す図でる。
【図１６】従来のアレイ基板の複数の画素への書き込みを示す図である。
【図１７】従来のアレイ基板の複数の画素への書き込みを示す図である。
【符号の説明】
【００９６】
１０，４０：アレイ基板
１２，４２：画素
１４，１６，４４：走査線
２２，２４，４８：スイッチング素子
２６，５０：画素電極
２８，５２：Ｃｓ線
３０：電極パッド
３２，５４：共通電極
Ｓ（Ｍ）ａ，Ｓ（Ｍ）ｂ，Ｓ（Ｍ）：信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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