(57)【要約】【課題】  回路等の異常検出率を下げることなく測定データを取得できて時間を効率よく使用でき、プログラム面においては複雑なタイムシェアリング処理などを使用することなく低コストで構成できる冗長化装置を提供すること。【解決手段】  複数のＣＰＵと、これら複数のＣＰＵに共通するＡ／Ｄ変換器とで構成される冗長化装置であって、  前記ＣＰＵのいずれかがマスターＣＰＵとしてＡ／Ｄ変換器を駆動制御してＡ／Ｄ変換器から変換出力されるデータを取り込み、他のＣＰＵはスレーブＣＰＵとしてマスターＣＰＵと同じデータを共通のＡ／Ｄ変換器から取り込むことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
複数のＣＰＵと、これら複数のＣＰＵに共通するＡ／Ｄ変換器とで構成される冗長化装置であって、
前記ＣＰＵのいずれかがマスターＣＰＵとしてＡ／Ｄ変換器を駆動制御してＡ／Ｄ変換器から変換出力されるデータを取り込み、他のＣＰＵはスレーブＣＰＵとしてマスターＣＰＵと同じデータを共通のＡ／Ｄ変換器から取り込むことを特徴とする冗長化装置。
【請求項２】
前記受複数のＣＰＵは、前記Ａ／Ｄ変換器から取り込んだデータを相互間で転送し、互いのデータを比較照合してＡ／Ｄ変換器の出力系統の分岐点から各ＣＰＵのデータ受信部に至る部分の異常を判断することを特徴とする請求項１記載の冗長化装置。
【請求項３】
前記Ａ／Ｄ変換器に既知の基準アナログ入力信号を入力して変換データをマスターＣＰＵに取り込み、マスターＣＰＵは変換データを既知の値と比較照合して冗長化されていない共通部分の異常を判断することを特徴とする請求項１記載の冗長化装置。
【請求項４】
前記スレーブＣＰＵが複数接続されていることを特徴とする請求項１から請求項３のいずれかに記載の冗長化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は冗長化装置に関し、詳しくは、ＣＰＵが冗長化されている装置の改良に関するものである。
【背景技術】
【０００２】
例えばＣＰＵを含むシステムでは、ＣＰＵの故障によってシステムが動作不能に陥ってしまうことを回避するために、複数のＣＰＵを組み込んでシステムを構築し、常時はいずれかのＣＰＵをマスターとし他のＣＰＵをスレーブとしてシステムを稼動させ、マスターＣＰＵが故障した場合には他のＣＰＵにマスター権限を切り替えてシステムを連続稼動させることが広く行われている。
【０００３】
一般に、各種工業プラントに用いられるプロセス制御システムでは、１〜５Ｖの電圧や１０〜２０ｍＡの電流などのアナログ入力信号をＡ／Ｄ変換器でデジタル信号に変換し、ＣＰＵに入力するように構成されている。
【０００４】
【特許文献１】特開平６−１６５２５７
【０００５】
特許文献１の図６には、必要な時のみデータを収集するスマートセンサを設け、常用系アナログ入力カードと待機系アナログ入力カードの２系統により冗長化された測定データ収集装置の構成が、常用系には添字ａを、待機系には添字ｂを付けて記載されている。これら常用系アナログ入力カードと待機系アナログ入力カードには、それぞれＡ／Ｄ変換器とＣＰＵが実装されている。
【０００６】
図４は従来例のブロック図である。図４では、冗長化された２系統のＣＰＵ１，２にそれぞれ個別にＡ／Ｄ変換器３，４が設けられていて、これらＡ／Ｄ変換器３，４には共通のアナログ入力信号Ｓｉｎが入力されている。ＣＰＵ１，２は相互に通信が行えるように接続されていて、互いのマスター・スレーブ関係を認識している。そして、マスター権限を有するいずれかのＣＰＵ１，２がそれぞれ対応したＡ／Ｄ変換器３，４に対してＡ／Ｄ変換動作開始およびデータ出力開始を制御するための制御信号Ｓｃ1，Ｓｃ2を選択的に与えることによりアクセスし、Ａ／Ｄ変換器３，４はアクセスに応答して変換したデジタル信号Ｄ3，Ｄ4をマスター権限を有するいずれかのＣＰＵ１，２に選択的に入力する。
【０００７】
図５は他の従来例のブロック図である。図５においても、冗長化された２系統のＣＰＵ５，６は相互に通信が行えるように接続されていて、互いのマスター・スレーブ関係を認識している。そして、マスター権限を有するいずれかのＣＰＵ５，６が共通のＡ／Ｄ変換器７に対してオアゲート８を介してそれぞれ個別にＡ／Ｄ変換動作開始およびデータ出力開始を制御するための制御信号Ｓｃ5，Ｓｃ6を与えることによりアクセスし、Ａ／Ｄ変換器７はアクセスに応答して変換したデジタル信号Ｄ7をマスター権限を有するいずれかのＣＰＵ５，６に選択的に入力する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図４の構成によれば、２個のＡ／Ｄ変換器３，４を持つのでこの分のコストアップにつながる。
【０００９】
一方、図５の構成によれば、１つのＡ／Ｄ変換器７に対して２つのＣＰＵ５，６がアクセスするので、Ａ／Ｄ変換器７に制御信号Ｓｃ5，Ｓｃ6を与えるのにあたり、オアゲート８を介在させて入力する必要がある。
【００１０】
各ＣＰＵ５，６がＡ／Ｄ変換器７にアクセスする時間を分割（タイムシェアリング）して制御することも必要となるため、時間的なパフォーマンスが低下することになり、これらを制御するためのソフトプログラムが複雑になる。
【００１１】
また、いずれの場合も、各ＣＰＵ１，２または５，６間で測定データを取得するタイミングにずれが発生するので、各ＣＰＵ１，２または５，６が取得する測定データは違うものとなる。
【００１２】
この結果、各ＣＰＵ１，２または５，６が取得した測定データを互いに交換して比較照合しようとしてもそのままでは測定データの一致を確認できず、全測定データの交換や、測定データの異常を判定する範囲内診断や、有効とする測定データの選択などの処理が必要になる。
【００１３】
本発明は、これらの従来の問題点を解決するものであり、その目的は、回路等の異常検出率を下げることなく測定データを取得できて時間を効率よく使用でき、プログラム面においては複雑なタイムシェアリング処理などを使用することなく低コストで構成できる冗長化装置を提供することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のＣＰＵと、これら複数のＣＰＵに共通するＡ／Ｄ変換器とで構成される冗長化装置であって、
前記ＣＰＵのいずれかがマスターＣＰＵとしてＡ／Ｄ変換器を駆動制御してＡ／Ｄ変換器から変換出力されるデータを取り込み、他のＣＰＵはスレーブＣＰＵとしてマスターＣＰＵと同じデータを共通のＡ／Ｄ変換器から取り込むことを特徴とする。
【００１５】
請求項２記載の発明は、請求項１記載の冗長化装置において、
前記受複数のＣＰＵは、前記Ａ／Ｄ変換器から取り込んだデータを相互間で転送し、互いのデータを比較照合してＡ／Ｄ変換器の出力系統の分岐点から各ＣＰＵのデータ受信部に至る部分の異常を判断することを特徴とする。
【００１６】
請求項３記載の発明は、請求項１記載の冗長化装置において、
前記Ａ／Ｄ変換器に既知の基準アナログ入力信号を入力して変換データをマスターＣＰＵに取り込み、マスターＣＰＵは変換データを既知の値と比較照合して冗長化されていない共通部分の異常を判断することを特徴とする。
【００１７】
請求項４記載の発明は、請求項１から請求項３のいずれかに記載された冗長化装置において、
前記スレーブＣＰＵが複数接続されていることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、回路等の異常検出率を下げることなく測定データを取得できて時間を効率よく使用でき、プログラム面においては複雑なタイムシェアリング処理などを使用することなく低コストで冗長化装置を実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を図面を用いて詳細に説明する。図１は本発明の具体例を示すブロック図であり、図２は図１を機能別に共通部と冗長化部に区分けしたブロック図である。これらの図において、冗長化された２系統のＣＰＵ９，１０は例えばＵＡＲＴ(Universal Asynchronous Receiver Transmitter)により相互に通信が行えるように接続されていて、互いのマスター・スレーブ関係を認識している。そして、マスター権限を有するＣＰＵ９が共通のＡ／Ｄ変換器１１に対してＡ／Ｄ変換動作開始およびデータ出力開始を制御するための制御信号Ｓｃ9を与えることによりアクセスする。
【００２０】
Ａ／Ｄ変換器１１はＣＰＵ９のアクセスに応答して、アナログ入力信号Ｓｉｎを変換したデジタル信号Ｄ11を２系統のＣＰＵ９，１０に同時に入力する。すなわち、２系統のＣＰＵ９，１０には、全く同一のデータが入力されることになる。
【００２１】
２系統のＣＰＵ９，１０は、入力され取り込んだデータを互いに転送し、自分側のデータと相手側のデータとを比較照合する。ここで、２系統のＣＰＵ９，１０は全く同一のデータを取得しているので、全てが正常であれば比較照合結果は一致することになる。従って、比較照合結果が不一致の場合は、Ａ／Ｄ変換器１１の出力系統の分岐点から各受信部に至る部分が異常と判断できる。
【００２２】
ところで、Ａ／Ｄ変換器を１つにしたことにより、マスター権限を有するＣＰＵ９が出力する制御信号Ｓｃ9の系統、Ａ／Ｄ変換器１１、Ａ／Ｄ変換器１１の出力系統の分岐点までなどの冗長化されていない共通回路部分が存在することになり、図４に示したＡ／Ｄ変換器が２系統の従来構成よりもこれら共通回路部分の異常検出率が落ちてしまう。
【００２３】
これについては、Ａ／Ｄ変換器１１に既知の基準アナログ入力信号を入力して変換データを取得し、変換データを既知の値と比較照合することによって共通回路の異常を見つけることができる。
【００２４】
図３は、本発明の他の実施例を示すブロック図である。図３の例では、スレーブとして機能するＣＰＵ１２を追加してＣＰＵを３系統とし、これら３系統のＣＰＵ９，１０，１２相互間で通信を行うように接続されている。Ａ／Ｄ変換器１１はＣＰＵ９のアクセスに応答して、アナログ入力信号Ｓｉｎを変換したデジタル信号Ｄ11を３系統のＣＰＵ９，１０，１２に同時に入力する。すなわち、３系統のＣＰＵ９，１０，１２には、全く同一のデータが入力されることになる。
【００２５】
３系統のＣＰＵ９，１０，１２は、入力され取り込んだデータを互いに転送し、自分側のデータと相手側のデータとを比較照合する。ここで、３系統のＣＰＵ９，１０，１２は全く同一のデータを取得しているので、全てが正常であれば比較照合結果は一致することになる。従って、比較照合結果が不一致の場合は、これらＣＰＵ９，１０，１２の組み合わせを適宜変えることにより、Ａ／Ｄ変換器１１の出力系統の分岐点から各受信部に至る部分のいずれのＣＰＵ系統が異常かを判断できる。
【００２６】
以上説明したように、本発明によれば、従来回路のようなタイムシェアリング制御が不要になることから時間的なパフォーマンスを向上させることができ、プログラム構成も簡単になる。
【００２７】
また、回路構成が単純になるので回路のコストを削減できる。
【００２８】
また、各ＣＰＵはＡ／Ｄ変換器から同じ変換データを取得するので、複数系統設けられている冗長化回路部分の診断を行うことができる。
【００２９】
また、Ａ／Ｄ変換器に既知の基準アナログ入力信号を入力して変換データをマスターＣＰＵに取り込むことにより、マスターＣＰＵは変換データを既知の値と比較照合して冗長化されていない共通部分の異常を判断することができ、各ＣＰＵにそれぞれＡ／Ｄ変換器を設ける構成に場合に比べても異常の検出率が低化することはない。
【００３０】
さらに、ＣＰＵとＡ／Ｄ変換器が絶縁された系の場合は、その絶縁間の絶縁素子についても異常の有無を診断できるので有効である。
【図面の簡単な説明】
【００３１】
【図１】本発明に基づく冗長化装置の具体例を示すブロック図である。
【図２】図１を機能別に共通部と冗長化部に区分けしたブロック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】従来例のブロック図である。
【図５】他の従来例のブロック図である。
【符号の説明】
【００３２】
９  ＣＰＵ（マスター）
１０  ＣＰＵ（マスター）
１１  Ａ／Ｄ変換器
１２  ＣＰＵ（マスター）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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