(57)【要約】【課題】同期式半導体装置における全体的な動作速度を向上させることができるレイテンシ制御装置及びレイテンシ制御方法を提供すること。【解決手段】レイテンシ制御装置は、第１クロックの周期をカウントし、所定のビット数の第１二進コードを出力する第１カウンタ１０と、第１クロックを遅延させた第２クロックを出力する遅延部２０と、第２クロックの周期をカウントし、所定のビット数の第２二進コードを出力する第２カウンタ３０と、データ読出し命令が印加された際、第２二進コードを格納した後、第１二進コードと格納された第２二進コードとが所定の条件を満足する場合、レイテンシ制御信号を出力するコード比較部４０とを備える。【選択図】図３
2006190441.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックの周期をカウントし、所定のビット数の第１二進コードを出力する第１カウンタと、
前記第１クロックを遅延させた第２クロックを出力する遅延部と、
前記第２クロックの周期をカウントし、前記所定のビット数の第２二進コードを出力する第２カウンタと、
データ読出し命令が印加された際、前記第２二進コードを格納し、前記第１二進コードと格納された前記第２二進コードとが所定の条件を満足する場合、レイテンシ制御信号を出力するコード比較部とを備えることを特徴とする同期式半導体装置のレイテンシ制御装置。
【請求項２】
前記コード比較部が、前記第１二進コードと前記第２二進コードとが一致する場合、前記レイテンシ制御信号をアクティブ化するものであることを特徴とする請求項１に記載の同期式半導体装置のレイテンシ制御装置。
【請求項３】
前記第１クロックが、外部クロックに対して第１の時間だけ先行する信号であり、前記第２クロックが、前記外部クロックに対して、第２の時間だけ遅延した信号であることを特徴とする請求項１に記載の同期式半導体装置のレイテンシ制御装置。
【請求項４】
前記第１の時間が、データ出力遅延時間であり、前記第２の時間が、読出し遅延時間であることを特徴とする請求項３に記載の同期式半導体装置のレイテンシ制御装置。
【請求項５】
さらに遅延部を備え、
該遅延部が、前記第１クロックをレプリカ遅延だけ遅延させた、前記第２クロックを出力する機能を備えることを特徴とする請求項１に記載の同期式半導体装置のレイテンシ制御装置。
【請求項６】
前記遅延部が、
前記第１クロックによってスタート信号をアクティブ化して出力するフリップフロップと、
該フリップフロップからの出力信号をレプリカ遅延だけ遅延させて出力するレプリカ遅延部と、
前記外部クロック及び前記レプリカ遅延部からの出力信号を受信し、前記第２クロックを出力する第１論理素子を備えることを特徴とする請求項４に記載の同期式半導体装置のレイテンシ制御装置。
【請求項７】
前記コード比較部が、
読出し制御信号ごとに位相が異なる複数個の前記データ読出し命令を発生させるシフトレジスタと、
複数個の前記データ読出し命令及びフラグ信号によって、前記第１二進コード及び前記第２二進コードの値を比較し、２つのコード値が同じ場合、データ出力イネーブル信号をアクティブ化するサブ比較部と、
複数個の前記データ読出し命令及び前記データ出力イネーブル信号によって、前記第２二進コードが有効であるか否かを確認するための前記フラグ信号を出力するフラグ発生部と、
前記データ出力イネーブル信号が全て同じである時、前記レイテンシ制御信号をアクティブ化する第２論理素子を備えることを特徴とする請求項１に記載の同期式半導体装置のレイテンシ制御装置。
【請求項８】
前記サブ比較部が、
前記データ読出し命令によって、前記第２二進コードを一時的に格納するレジスタと、
前記第１二進コード及び前記第２二進コードが同じ値である場合、出力信号をアクティブにする第３論理素子と、
該第３論理素子からの出力信号と前記フラグ信号とが全てアクティブである場合、前記データ出力イネーブル信号をアクティブ化して出力する第４論理素子とを備えることを特徴とする請求項７に記載の同期式半導体装置のレイテンシ制御装置。
【請求項９】
前記第１カウンタ及び前記第２カウンタが、それぞれ前記第１クロック及び前記第２クロックが印加される前に、ＣＡＳレイテンシによって変化する相互に異なる値に設定されていることを特徴とする請求項１に記載の同期式半導体装置のレイテンシ制御装置。
【請求項１０】
データ読出し命令が印加された際、第１クロックの周期をカウントした第１二進コード値と、前記第１クロックを所定の時間遅延させた第２クロックの周期をカウントした第２二進コード値とを比較する第１ステップと、
前記第１二進コード値及び第２二進コード値が所定の条件を満足させる場合、レイテンシ制御信号を出力する第２ステップとを含むことを特徴とする同期式半導体装置のレイテンシ制御方法。
【請求項１１】
前記第２ステップにおける前記所定の条件が、前記第１二進コード値と前記第２二進コード値とが一致する場合であることを特徴とする請求項１０に記載の同期式半導体装置のレイテンシ制御方法。
【請求項１２】
前記第１ステップにおいて、前記データ読出し命令が印加された際、前記第２二進コード値をレジスタに格納し、その後印加される前記第１二進コード値と格納した前記第２二進コード値とを比較することを特徴とする請求項１０に記載の同期式半導体装置のレイテンシ制御方法。
【請求項１３】
前記第２クロックが、前記第１クロックに対して設定されたＣＡＳレイテンシに基づいたレプリカ遅延だけ遅延した信号であることを特徴とする請求項１０または請求項１２に記載の同期式半導体装置のレイテンシ制御方法。
【請求項１４】
前記第１クロックが、外部クロックに比べてデータ出力遅延時間だけ先行する信号であり、前記第２クロックが、前記外部クロックに比べて読出し遅延時間だけ遅延した信号であることを特徴とする請求項１３に記載の同期式半導体装置のレイテンシ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のレイテンシ制御装置及びレイテンシ制御方法に関し、さらに詳しくは、信号の遅延を抑制し、より速くレイテンシ制御信号を生成することにより、高周波域における動作速度を向上させることができる同期式半導体装置用のレイテンシ制御装置及びレイテンシ制御方法に関する。
【背景技術】
【０００２】
同期式半導体装置では、外部から印加される外部クロックに同期して、データが入出力される。また、半導体装置の外部インターフェスが外部クロックに同期しているため、コントローラが読出し命令を生成した後、何度目のクロックサイクルで有効なデータを出力するかを予め設定することができる。
【０００３】
ＣＡＳ(column address strobe)レイテンシ(latency)は、読出し命令が半導体装置に印加された時点から、半導体装置の外部に有効なデータが出力されるまでの時間を、外部クロックサイクルの倍数で表示するものであり、ＤＲＡＭのＡＣパラメータの１種に該当する。例えば、ＣＡＳレイテンシが２である場合、読出し命令が印加された外部クロックサイクルから２クロックサイクル後の外部クロックサイクルに合せて、データが外部へ出力される。
【０００４】
したがって、同期式半導体装置では、読出し命令に応答して内部的にデータを読出し、所定のクロックサイクル後、すなわち設定されたＣＡＳレイテンシに対応するクロックサイクル後に、データが出力される。
【０００５】
上記のように、同期式半導体装置から所定のクロックサイクル後にデータが出力されるように制御する回路が、レイテンシ制御回路である。
【０００６】
図１は、従来の低周波域で動作する同期式半導体装置のレイテンシ制御に用いられる信号を示すタイミングチャートである。なお、図１には、外部クロックＥＣＬＫの１周期、すなわちクロックサイクルｔＣＣが５ｎｓより大きい場合を示した。
【０００７】
外部クロックＥＣＬＫの最初の立上りエッジで読出し命令ＲＤ ＣＭＤが入力されると、所定の読出し遅延時間ｔＲＥＡＤ後に、読出し制御信号ＩＮＴ ＲＥＡＤが発生する。読出し制御信号ＩＮＴ ＲＥＡＤは、半導体装置が読出しモードであることを知らせる内部信号であり、読出し命令ＲＤ ＣＭＤに応答してイネーブルされ、所定の時間経過後にディセーブルされる。
【０００８】
従来の同期式半導体装置は、外部クロックＥＣＬＫに同期したタイミングで出力データＤＱを出力させるために、遅延ロックドループ(Delay Locked Loop、以下ＤＬＬと記す)を備えている。この遅延ロックドループＤＬＬは、外部クロックＥＣＬＫに応答して、出力クロックＣＬＫ ＤＬＬを発生させる。この出力クロックＣＬＫ ＤＬＬの位相は、外部クロックＥＣＬＫの位相より先行している。その理由は、ＤＬＬから出力されるデータが伝送されるデータ出力パスは、所定の遅延時間を有するからである。
【０００９】
一般に、出力クロックＣＬＫ ＤＬＬと出力データＤＱとの間の位相差は、データ出力遅延時間ｔＤＬＬで表される。なお、図１に示したように、出力データＤＱが外部クロックＥＣＬＫに同期しているため、データ出力遅延時間tＤＬＬは、一般に出力クロックＣＬＫ ＤＬＬの立上りエッジから外部クロックＥＣＬＫの立上りエッジまでの時間差で表される。
【００１０】
図１に示したように、低周波域で動作する半導体装置では、ｔＤＬＬがクロックサイクルｔＣＣに比べて比較的短いため、出力クロックＣＬＫ ＤＬＬの位相が、読出し制御信号ＩＮＴ ＲＥＡＤの位相より先行するケースが発生しない。したがって、ＣＡＳレイテンシＣＬが１である場合、出力データＤＱは、読出し制御信号ＩＮＴ ＲＥＡＤがイネーブルされている間の出力クロックＣＬＫ ＤＬＬ（図１では、２番目の出力クロックサイクル）でラッチされ、読出し制御信号ＩＮＴ ＲＥＡＤがイネーブルされている間の外部クロック信号ＥＣＬＫの立上りエッジで、データピンを介して出力される。その結果、出力データＤＱは、外部クロック信号ＥＣＬＫの次の立上りエッジ、すなわち、読出し命令ＲＤ ＣＭＤの入力タイミングの１サイクル後に、外部クロック信号ＥＣＬＫのクロックサイクルに同期して出力されるため、ＣＡＳレイテンシＣＬが１になる。
【００１１】
ＣＡＳレイテンシＣＬが１より大きい場合、出力データＤＱは、読出し制御信号ＩＮＴ ＲＥＡＤがイネーブルされている間の出力クロックＣＬＫ ＤＬＬからＣＡＳレイテンシＣＬより１小さいＣＬ-１クロックサイクル後の出力クロックＣＬＫ ＤＬＬでラッチされる。すなわち、読出し制御信号ＩＮＴ ＲＥＡＤは、さらに外部クロック信号ＥＣＬＫのＣＬ−１サイクルだけシフトしたタイミングでイネーブルされ、出力データＤＱは、読出し制御信号ＩＮＴ ＲＥＡＤがイネーブルされている間に出力クロックＣＬＫ ＤＬＬに同期してラッチされて、出力される。例えば、ＣＡＳレイテンシが２である場合、読出し制御信号ＩＮＴ ＲＥＡＤは、読出し命令の入力タイミングから１クロック後にイネーブルされる。読出し制御信号ＩＮＴ ＲＥＡＤがイネーブルされた後、出力データＤＱは、ＤＬＬクロック信号ＤＬＬ ＣＬＫの立上りエッジでラッチされる。すなわり、出力データＤＱは、読出し命令の入力タイミングから２クロックサイクル後に同期して出力されるので、ＣＡＳレイテンシが２となる。
【００１２】
図１に示したように、低周波域で動作する半導体装置では、レイテンシ制御が比較的簡単である。しかし、半導体装置の動作速度が速い場合、すなわち高周波域で動作する場合には、レイテンシ制御がさらに難しくなる。
【００１３】
図２は、高周波域で動作する従来の同期式半導体装置のレイテンシ制御における信号を示すタイミングチャートである。なお、図２には、外部クロックＥＣＬＫの１サイクル、すなわちクロックサイクルｔＣＣが５ｎｓより短い場合を示した。
【００１４】
同期式半導体装置が高周波域で動作する場合には、外部クロックＥＣＬＫの周期が非常に短くなる。一方、ｔＲＥＡＤやtＤＬＬは、外部クロックＥＣＬＫの周波数と無関係なある程度絶対的な時間である。したがって、tＤＬＬが１クロックサイクル（１ｔＣＣ）より長くなり、出力クロックＣＬＫ ＤＬＬが、読出し制御信号ＩＮＴ ＲＥＡＤの発生時点より先行するケースが発生する。従来の技術では、出力クロックＣＬＫ ＤＬＬが読出し制御信号ＩＮＴ ＲＥＡＤの発生時点より先行する場合には、読出し制御信号ＩＮＴ ＲＥＡＤを所定のクロックサイクル数と同程度にシフトさせるために、出力クロックＣＬＫ ＤＬＬを所定の時間だけ遅延させ、遅延させた出力クロックＣＬＫ ＤＬＬを用いて読出し制御信号をシフトさせる。図２には、ＣＡＳレイテンシが４の場合について、従来のレイテンシ制御方法における信号のタイミングチャートを示した。従来の技術に係る半導体装置では、ＣＡＳレイテンシ４を実現するために、出力クロックＣＬＫ ＤＬＬを第１遅延時間ｔＤＬＹ１と同程度に遅延させた第１遅延クロックｃｌｋｏｅ１０と、第２遅延時間ｔＤＬＹ２と同程度に遅延させた第２遅延クロックｃｌｋｏｅ２０とを内部に発生させる。
【００１５】
次いで、第１遅延クロックｃｌｋｏｅ１０の最初の立上りエッジで、読出し制御信号ＩＮＴ ＲＥＡＤをラッチし、読出し制御信号ＩＮＴ ＲＥＡＤと同じ周期で、読出し制御信号ＩＮＴ ＲＥＡＤに対してシフトした第１出力イネーブル信号ｏｅ１０を発生させる。次いで、第２遅延クロックｃｌｋｏｅ２０の２度目の立上りエッジで、第１出力イネーブル信号ｏｅ１０をラッチし、第１出力イネーブル信号ｏｅ１０と同じ周期で、第１出力イネーブル信号ｏｅ１０に比べてシフトした第２出力イネーブル信号ｏｅ２０を発生させる。最後に、出力クロックＣＬＫ ＤＬＬで、第２出力イネーブル信号ｏｅ２０をラッチして、レイテンシ制御信号Ｌａｔｅ ｃｏｎを発生させる。
【００１６】
このように、レイテンシ制御信号Ｌａｔｅ ｃｏｎは、読出し制御信号ＩＮＴ ＲＥＡＤと同じ周期を有し、読出し制御信号ＩＮＴ ＲＥＡＤに比べて所定のクロックサイクル（図２に示した例では約３ｔＣＣ）だけシフトするように制御される。
【００１７】
出力データＤＱが、レイテンシ制御信号Ｌａｔｅ ｃｏｎがイネーブルされている間に出力クロックＣＬＫ ＤＬＬによりラッチされると、出力データＤＱは、４クロックサイクル後の外部クロックＥＣＬＫ、すなわち、読出し命令ＲＤ ＣＭＤが入力されたタイミングから４クロックサイクル（ＣＬ=４）後の外部クロックＥＣＬＫに同期して出力される。
【００１８】
しかし、読み出し情報ＩＮＴ ＲＥＡＤをシフトすることによってレイテンシを制御する従来のレイテンシ制御方法の場合には、読出し制御信号ＩＮＴ ＲＥＡＤが発生した後にロジック処理を行うため、出力データＤＱをラッチする出力クロックＣＬＫ ＤＬＬの前に、レイテンシ制御信号Ｌａｔｅ ｃｏｎを生成させなければならない。したがって、ＣＡＳレイテンシの増加に伴って、ロジック処理のための遅延が増加するようになるので、ＣＡＳレイテンシが増加する高周波域では、ロジック処理のための遅延が、半導体装置の動作速度を速くする上で、大きな障害となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上述の従来の技術における問題点を解決するためになされたものであって、その目的は、同期式半導体装置の動作速度を向上させることができるレイテンシ制御装置及びレイテンシ制御方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明に係る同期式半導体装置のレイテンシ制御装置は、第１クロックの周期をカウントし、所定のビット数の第１二進コードを出力する第１カウンタと、前記第１クロックを遅延させた第２クロックを出力する遅延部と、前記第２クロックの周期をカウントし、前記所定のビット数の第２二進コードを出力する第２カウンタと、データ読出し命令が印加された際、前記第２二進コードを格納し、前記第１二進コードと格納された前記第２二進コードとが所定の条件を満足する場合、レイテンシ制御信号を出力するコード比較部とを備えることを特徴としている。
【００２１】
また、本発明に係る同期式半導体装置のレイテンシ制御方法は、データ読出し命令が印加された際、第１クロックの周期をカウントした第１二進コード値と前記第１クロックを所定の時間遅延させた第２クロックの周期をカウントした第２二進コード値とを比較する第１ステップと、前記第１二進コード値及び前記第２二進コード値が所定の条件を満足する場合、レイテンシ制御信号を出力する第２ステップとを含むことを特徴としている。
【発明の効果】
【００２２】
本発明に係るレイテンシ制御装置又はレイテンシ制御方法によれば、レイテンシ制御信号の生成方法が改善され、遅延なく速やかにレイテンシ制御信号が生成されるので、同期式半導体装置の全体的な動作速度を向上させることができるという優れた効果を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００２４】
図３は、本発明の実施の形態に係るレイテンシ制御装置の構成を示すブロック図である。本発明の実施の形態に係るレイテンシ制御装置は、ＤＬＬクロックカウンタ（第１カウンタ）１０、遅延部２０、マスタークロックカウンタ（第２カウンタ）３０及びコード比較部４０を備えている。
【００２５】
ＤＬＬクロックカウンタ１０は、遅延同期ループＤＬＬからの出力クロックＣＬＫ ＤＬＬのクロック（第１クロック）数（周期）をカウントし、カウントされたクロックに対応する所定のビット数の二進コード（第１二進コード）Ｃｏｄｅ ｄｌｌ＜０：ｎ＞をコード比較部４０へ出力する。
【００２６】
遅延部２０は、出力クロックＣＬＫ ＤＬＬをレプリカ遅延(replica delay)だけ遅延させたサンプリングマスタークロック（第２クロック）ＣＬＫ Ｅｘｔをマスタークロックカウンタ３０へ出力する。
【００２７】
マスタークロックカウンタ３０は、サンプリングマスタークロックＣＬＫ Ｅｘｔからのクロック数をカウントし、カウントされたクロック数に対応する所定のビット数の二進コード（第２二進コード）Ｃｏｄｅ ｅｘｔ＜０：ｎ＞をコード比較部４０へ出力する。
【００２８】
コード比較部４０は、読出し命令ＲＤ ＣＭＤが印加されると、マスタークロックカウンタ３０から印加された二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞を格納した後、格納した二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞と、後にＤＬＬクロックカウンタ１０から印加される二進コードＣｏｄｅ ｄｌｌ＜０：ｎ＞とを比較し、２つの値が一致した時に、出力イネーブル信号であるレイテンシ制御信号Ｌａｔｅ ｃｏｎをアクティブ化する。
【００２９】
図４は、図３に示したレイテンシ制御装置の動作を示すタイミングチャートである。以下、図４を用いて、図３に示したレイテンシ制御装置の動作を説明する。
【００３０】
実施の形態に係るレイテンシ制御装置に関しては、便宜上ｎが２、すなわちＤＬＬクロックカウンタ１０及びマスタークロックカウンタ３０がそれぞれ８ビットの二進カウンタである場合を例に説明するが、ｎの値は、ＣＡＳレイテンシより大きいことが好ましい。
【００３１】
出力クロックＣＬＫ ＤＬＬは、外部から印加される外部クロックＥＣＬＫに、出力データを同期させるためにＤＬＬで発生されるクロックである。この出力クロックＣＬＫ ＤＬＬは、外部クロックＥＣＬＫに比べて、データ出力遅延時間ｔＤＬＬだけ先行する信号であり、周期は外部クロックＥＣＬＫと同じである。
【００３２】
また、サンプリングマスタークロックＣＬＫ Ｅｘｔは、外部クロックＥＣＬＫに比べて、読出し遅延時間ｔＲＥＡＤだけ遅延した信号であり、周期は外部クロックＥＣＬＫと同じである。なお、読出し遅延時間ｔＲＥＡＤは、読出し命令ＲＤ ＣＭＤが印加された時点から、読出し制御信号ＩＮＴ ＲＥＡＤが発生する時点までの遅延時間である。
【００３３】
ＤＬＬクロックカウンタ１０からの二進出力コードＣｏｄｅ ｄｌｌ＜０：２＞及びマスタークロックカウンタ３０からの二進出力コードＣｏｄｅ ｅｘｔ＜０：２＞は、ＣＡＳレイテンシによって初期値が相互に異なる値に設定され、所定の順に循環する二進値である。すなわち、ＤＬＬクロックカウンタ１０及びマスタークロックカウンタ３０は、それぞれ出力クロックＣＬＫ ＤＬＬ、サンプリングマスタークロックＣＬＫ Ｅｘｔが印加される前に、予め設定された任意の初期値にリセットされ、その値はＣＡＳレイテンシによって設定される。
【００３４】
ＤＬＬクロックカウンタ１０及びマスタークロックカウンタ３０がリセットされている状態で、ＤＬＬで発生した出力クロックＣＬＫ ＤＬＬが、ＤＬＬクロックカウンタ１０及び遅延部２０に印加される。ＤＬＬクロックカウンタ１０は、出力クロックＣＬＫ ＤＬＬが印加されると動作を開始して、出力クロックＣＬＫ ＤＬＬのクロック数をカウントした後、そのカウント値に対応する二進コードＣｏｄｅ ｄｌｌ＜０：２＞をコード比較部４０へ出力する。
【００３５】
また、遅延部２０は、所定のレプリカ遅延だけ出力クロックＣＬＫ ＤＬＬを遅延させた、サンプリングマスタークロックＣＬＫ Ｅｘｔを生成し、マスタークロックカウンタ３０へ出力する。マスタークロックカウンタ３０は、サンプリングマスタークロックＣＬＫ Ｅｘｔのクロック数をカウントし、そのカウント値に対応する二進コードＣｏｄｅ ｅｘｔ＜０：２＞をコード比較部４０へ出力する。
【００３６】
コード比較部４０は、読出し命令ＲＤ ＣＭＤが印加されるまでは、２二進コードＣｏｄｅ ｄｌｌ＜０：２＞、Ｃｏｄｅ ｅｘｔ＜０：２＞とは関係なく、常にローレベルのレイテンシ制御信号Ｌａｔｅ ｃｏｎを出力する。一方、コード比較部４０は、読出し命令ＲＤ ＣＭＤが印加されると、その直後、最も早い立上りエッジに対応する二進コードＣｏｄｅ ｅｘｔ＜０：２＞（本実施の形態の場合には「５」、「０」）をレジスタに格納する。そして、格納された二進コードＣｏｄｅ ｅｘｔ＜０：２＞とＤＬＬクロックカウンタ１０からの二進コードＣｏｄｅ ｄｌｌ＜０：２＞とを比較し、２つのコード値が一致した場合、レイテンシ制御信号Ｌａｔｅ ｃｏｎをハイレベルにアクティブ化する。
【００３７】
ここで、レイテンシ制御信号Ｌａｔｅ ｃｏｎは、２つの二進コード信号の値が同じではない場合でも、所定の条件を満足する場合には、アクティブ化されるように設定することができる。
【００３８】
図５は、図３に示した遅延部２０について、実施の形態に係る構成をさらに詳細に示すブロック図である。遅延部２０は、Ｄフリップフロップ(ＤＦＦ)２２、レプリカ遅延部２４及びアンド（ＡＮＤ）ゲートＡＤ１を備えている。
【００３９】
Ｄフリップフロップ２２は、入力端子Ｄに電源電圧ＶＤＤが印加され、クロック端子ｃｌｋに出力クロックＣＬＫ ＤＬＬが入力される。Ｄフリップフロップ２２に出力クロックＣＬＫ ＤＬＬが印加されると、Ｄフリップフロップ２２は、出力クロックＣＬＫ ＤＬＬの最初の上昇立上りエッジで、入力端子Ｄと同じ論理レベルの信号、すなわちハイレベルの信号ＳＴをレプリカ遅延部２４へ出力する。
【００４０】
レプリカ遅延部２４は、Ｄフリップフロップ２２の出力信号ＳＴをレプリカ遅延だけ遅延させたイネーブル信号ＥＮをアンドゲートＡＤ１の入力端子へ出力する。
【００４１】
アンドゲート（第１論理素子）ＡＤ１は、レプリカ遅延部２４からのイネーブル信号ＥＮと外部クロックＥＣＬＫとを論理積し、サンプリングマスタークロックＣＬＫ Ｅｘｔを出力する。
【００４２】
図６は、図５に示した遅延部２０の動作を説明するためのタイミングチャートである。Ｄフリップフロップ２２がリセットされた状態で、出力クロックＣＬＫ ＤＬＬが印加されると、Ｄフリップフロップ２２は、出力クロックＣＬＫ ＤＬＬの最初の立上りエッジに同期して、ハイレベルの信号ＳＴを出力する。この出力信号ＳＴは、レプリカ遅延部２４によって遅延され、レプリカ遅延部２４からイネーブル信号ＥＮが出力される。このイネーブル信号ＥＮがアクティブ化された状態で外部クロックＥＣＬＫが印加されると、２つの信号（ＥＮ、ＥＣＬＫ）が論理積され、サンプリングマスタークロックＣＬＫ Ｅｘｔが出力される。この時、サンプリングマスタークロックＣＬＫ Ｅｘｔは、外部クロックＥＣＬＫと同じ周期で、外部クロックＥＣＬＫに比べてｔＲＥＡＤ分だけ遅延して出力される。
【００４３】
図７〜図９は、図３に示したコード比較部４０を、各構成要素別に詳細に示すブロック図である。コード比較部４０は、シフトレジスタ４２（図７参照）、複数のサブ比較部４４ ０〜４４ ｋ及び排他的(Exclusive)ＯＲゲートＥＸＯＲ１（図８参照）、フラグ発生部４６（図９参照）を備えている。
【００４４】
図７に示したシフトレジスタ４２は、読出し制御信号ＩＮＴ ＲＥＡＤごとに、位相が相互に異なる複数の読出し命令ＲＤ ＣＭＤ＜０＞〜ＲＤ ＣＭＤ＜ｍ＞を発生させる。このシフトレジスタ４２はｎ個のＤフリップフロップ４２ ０〜４２ ｍを備え、Ｄフリップフロップ４２ １〜４２ ｍは、それぞれ１つ前のフリップフロップからの出力が印加されるように接続され、Ｄフリップフロップ４２ ｍの出力が、Ｄフリップフロップ４２ ０へ印加されるように接続されている。また、Ｄフリップフロップ４２ ０〜４２ ｍのクロック端子には、読出し制御信号ＩＮＴ ＲＥＡＤが印加される。
【００４５】
図８に示した各サブ比較部４４ ０、４４ １、・・・は、読出し命令ＲＤ ＣＭＤ＜０＞、ＲＤ ＣＭＤ＜１＞、・・・及びフラグ信号Ｆｌａｇ＜０＞、Ｆｌａｇ＜１＞、・・・に応答して、２つの二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞とＣｏｄｅ ｄｌｌ＜０：ｎ＞とを比較する。２つのコード値が同じ場合には、アンドゲートＡＤ２、ＡＤ３、・・・は、それぞれハイレベルのデータ出力イネーブル信号Ｄｏｕｔｅｎ＜０＞、Ｄｏｕｔｅｎ＜１＞、・・・を排他的ＯＲゲート（第２論理素子）ＥＸＯＲ１へ出力する。
【００４６】
これらのサブ比較部４４ ０、４４ １、・・・は、それぞれレジスタＲＥＧ１、ＲＥＧ２、・・・、アンドゲートＡＤ２、ＡＤ３、・・・、及び排他的ＮＯＲゲート（第３論理素子）ＸＮＯＲ１、ＸＮＯＲ２、・・・を備えている。レジスタＲＥＧ１、ＲＥＧ２・・・は、読出し命令ＲＤ ＣＭＤ＜０＞、ＲＤ ＣＭＤ＜１＞、・・・に応答して、二進コード値Ｃｏｄｅ ｅｘｔ＜０：ｎ＞を一時的に格納する。２つの二進コード値Ｃｏｄｅ ｅｘｔ＜０：ｎ＞とＣｏｄｅ ｄｌｌ＜０：ｎ＞とが同じ場合には、排他的ＮＯＲゲート（第３論理素子）ＸＮＯＲ１、ＸＮＯＲ２、・・・は、ＡＮＤゲート（第４論理素子）ＡＤ２、ＡＤ３、・・・へハイレベルの信号を出力する。ＡＮＤゲートＡＤ２、ＡＤ３、・・・は、排他的ＮＯＲゲートＸＮＯＲ１、ＸＮＯＲ２、・・・からの出力信号とフラグ信号Ｆｌａｇ＜０＞、Ｆｌａｇ＜１＞、・・・とを論理積し、データ出力イネーブル信号Ｄｏｕｔｅｎ＜０＞、Ｄｏｕｔｅｎ＜１＞、・・・を出力する。
【００４７】
図９に示したフラグ発生部４６は、読出し命令ＲＤ ＣＭＤ＜ｋ＞及びデータ出力イネーブル信号Ｄｏｕｔｅｎ＜ｋ＞によって、二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞の有効性を確認するためのフラグ信号Ｆｌａｇ＜０＞、Ｆｌａｇ＜１＞、・・・を出力する。このフラグ発生部４６は、インバータＩＶ１〜ＩＶ６、ＮＡＮＤゲートＮＤ１、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を備えている。インバータＩＶ１は、データ出力イネーブル信号Ｄｏｕｔｅｎ＜ｋ＞を反転させて出力し、インバータＩＶ２〜ＩＶ４は、直列に接続されたインバータチェーンを形成し、インバータＩＶ１からの出力を反転し遅延させる。ＮＡＮＤゲートＮＤ１は、インバータＩＶ１及びインバータチェーンＩＶ２〜ＩＶ４の出力をＮＡＮＤ演算して出力する。
【００４８】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、電源と接地との間に直列に接続され、それぞれＮＡＮＤゲートＮＤ１からの出力信号、読出し命令ＲＤ ＣＭＤ＜ｋ＞がゲートに印加される。インバータＩＶ５、ＩＶ６は、入出力端子が相互に接続されたラッチ構造を形成し、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との共通ノードの信号を反転させて、フラグ信号Ｆｌａｇ＜ｋ＞を出力する。
【００４９】
図８に示したように、排他的ＯＲゲートＥＸＯＲ１（第２論理素子）は、各サブ比較部４４ ０、４４ １、・・・から出力されるデータ出力イネーブル信号Ｄｏｕｔｅｎ＜０＞、Ｄｏｕｔｅｎ＜１＞、・・・が同じ値である時、すなわち、比較される２つの二進コードＣｏｄｅ ｄｌｌ＜０：ｎ＞、Ｃｏｄｅ ｅｘｔ＜０：ｎ＞が同じ値である時、レイテンシ制御信号Ｌａｔｅ ｃｏｎをハイレベルにアクティブ化する。
【００５０】
上述のコード比較部４０は、読出し命令ＲＤ ＣＭＤが印加されると、サブ比較部４４ ０、・・・、４４ １、のレジスタＲＥＧ１、ＲＥＧ２、・・・に、二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞を一時的に格納する。また、二進コードＣｏｄｅ ｄｌｌ＜０：ｎ＞が印加されると、２つの二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞とＣｏｄｅ ｄｌｌ＜０：ｎ＞とを比較し、その結果によって、データ出力イネーブル信号Ｄｏｕｔｅｎ＜０＞、Ｄｏｕｔｅｎ＜１＞、・・・を出力する。この時、二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞は、読出し命令ＲＤ ＣＭＤに応答して、シフトレジスタ４２によって選択されたいずれか１つのサブ比較部にだけ格納される。また、選択されたサブ比較部に含まれる対応するレジスタに関しては、フラグ信号Ｆｌａｇ＜０＞、Ｆｌａｇ＜１＞、・・・を用いることによって、二進コードＣｏｄｅ ｅｘｔ＜０：ｎ＞が一時的に格納されたか否かが確認される。なお、フラグ信号Ｆｌａｇ＜０＞、Ｆｌａｇ<１>、・・・は、図９に示したように、ハイレベルの読出し命令ＲＤ ＣＭＤが印加された時、ハイにイネーブルされ、その後、出力イネーブル信号Ｄｏｕｔｅｎ<０>、Ｄｏｕｔｅｎ<１>、・・・がハイにアクティブ化された時に、ローレベルにディセーブルされる。
【００５１】
なお、本発明は、上記の本実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５２】
【図１】従来の低周波域で動作する同期式半導体装置のレイテンシ制御における信号を示すタイミングチャートである。
【図２】従来の高周波域で動作する同期式半導体装置のレイテンシ制御における信号を示すタイミングチャートである。
【図３】本発明の実施の形態に係るレイテンシ制御装置の構成を示すブロック図である。
【図４】図３に示したレイテンシ制御装置の動作を示すタイミングチャートである。
【図５】図３に示した遅延部の実施の形態に係る構成をさらに詳細に示すブロック図である。
【図６】図５に示した遅延部の動作を説明するためのタイミングチャートである。
【図７】図３に示したコード比較部を構成する要素のうち、シフトレジスタをを詳細に示すブロック図である。
【図８】図３に示したコード比較部を構成する要素のうち、サブ比較部を詳細に示すブロック図である。
【図９】図３に示したコード比較部を構成する要素のうち、フラグ発生部を詳細に示すブロック図である。
【符号の説明】
【００５３】
１０      ＤＬＬクロックカウンタ（第１カウンタ）
２０      遅延部
３０      マスタークロックカウンタ（第２カウンタ）
４０      コード比較部
４２      シフトレジスタ
４６      フラグ発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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