(57)【要約】  【課題】  一つの電源系において生じたノイズ等の他の電源系への影響をより低減すること等が可能な半導体集積回路を提供する。  【解決手段】  この半導体集積回路１は、配線４及び配線１２から供給される第１の電源電圧によって動作する第１信号処理回路２と、配線８及び配線１１から供給される第２の電源電圧によって動作する第２信号処理回路３と、配線１１に一端が接続された保護素子としてのダイオードＤ８と、ダイオードＤ８の他端に接続された配線１５と、配線１２と配線１５との間に接続されたグラウンド電源分離用整流素子２２とを具備する。【選択図】  図１
2006196808.tif 000002
【特許請求の範囲】
【請求項１】
第１の低電位側の電源配線と、
第１の高電位側の電源配線と、
前記第１の低電位側の電源配線及び前記第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、
第２の低電位側の電源配線と、
第２の高電位側の電源配線と、
前記第２の低電位側の電源配線及び前記第２の高電位側の電源配線から供給される第２の電源電圧によって動作する第２の回路と、
前記第２の低電位側の電源配線に一端が接続された保護素子と、
前記保護素子の他端に接続された配線と、
前記第１の低電位側の電源配線と前記配線との間に接続された整流素子と、
を具備する半導体集積回路。
【請求項２】
前記第２の高電位側の電源配線と前記配線との間に接続された第２の保護素子を更に具備する、請求項１記載の半導体集積回路。
【請求項３】
前記第２の回路に信号を入力／出力するための入力／出力配線と前記配線との間に接続された第３の保護素子を更に具備する、請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１の高電位側の電源配線と前記第１の低電位側の電源配線との間に接続された第４の保護素子を更に具備する、請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第１の回路に信号を入力／出力するための第２の入力／出力配線と前記第１の低電位側の電源配線との間に接続された第５の保護素子を更に具備する、請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
第１の低電位側の電源配線と、
第１の高電位側の電源配線と、
前記第１の低電位側の電源配線及び前記第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、
第２の低電位側の電源配線と、
第２の高電位側の電源配線と、
前記第２の低電位側の電源配線及び前記第２の高電位側の電源配線から供給される第２の電源電圧によって動作する第２の回路と、
前記第２の低電位側の電源配線に一端が接続された第１の保護素子と、
前記第１の保護素子の他端に接続された配線と、
第３の低電位側の電源配線と、
前記第１の低電位側の電源配線と前記第３の低電位側の電源配線との間に接続された第２の保護素子と、
前記第３の低電位側の電源配線と前記配線との間に接続された整流素子と、
を具備する半導体集積回路。
【請求項７】
前記第２の高電位側の電源配線と前記配線との間に接続された第３の保護素子を更に具備する、請求項６記載の半導体集積回路。
【請求項８】
前記第２の回路に信号を入力／出力するための入力／出力配線と前記配線との間に接続された第４の保護素子を更に具備する、請求項６又は７記載の半導体集積回路。
【請求項９】
前記第１の高電位側の電源配線と前記第３の低電位側の電源配線との間に接続された第５の保護素子を更に具備する、請求項６〜８のいずれか１項に記載の半導体集積回路。
【請求項１０】
前記第１の回路に信号を入力／出力するための第２の入力／出力配線と前記第３の低電位側の電源配線との間に接続された第６の保護素子を更に具備する、請求項６〜９のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記第１の高電位側の電源配線と前記第３の低電位側の電源配線との間に接続された第７の保護素子を更に具備する、請求項６〜１０のいずれか１項に記載の半導体集積回路。
【請求項１２】
第１の低電位側の電源配線と、
第１の高電位側の電源配線と、
前記第１の低電位側の電源配線及び前記第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、
一群の低電位側の電源配線と、
一群の高電位側の電源配線と、
前記一群の低電位側の電源配線及び前記一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、
前記一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、
前記一群の保護素子の他端にそれぞれ接続された一群の配線と、
一端が前記第１の低電位側の電源配線に、他端が前記一群の配線にそれぞれ接続された一群の整流素子と、
を具備する半導体集積回路。
【請求項１３】
第１の低電位側の電源配線と、
第１の高電位側の電源配線と、
前記第１の低電位側の電源配線及び前記第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、
第２の低電位側の電源配線と、
前記第１の低電位側の電源配線と前記第２の低電位側の電源配線との間に接続された第１の保護素子と、
一群の低電位側の電源配線と、
一群の高電位側の電源配線と、
前記一群の低電位側の電源配線及び前記一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、
前記一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、
前記一群の保護素子の他端にそれぞれ接続された一群の配線と、
一端が前記第２の低電位側の電源配線に、他端が前記一群の配線にそれぞれ接続された一群の整流素子と、
を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、複数の電源系を有する半導体集積回路に関する。
【背景技術】
【０００２】
複数の電源系を有する半導体集積回路、例えば、アナログ信号処理回路とディジタル信号処理回路とを含む半導体集積回路においては、一つの電源系において生じたノイズ、サージ等の他の電源系への影響（ノイズの伝播、素子の破壊等）を低減することが望ましい。
【０００３】
従来より、上記のような電源系間の影響を低減するための技術が知られている（例えば、特許文献１参照）。
特許文献１には、第１の低電位側の電源線と第１の高電位側の電源線から供給される第１の電源電圧によって動作する第１の回路と、第２の低電位側の電源線と第２の高電位側の電源線から供給される第２の電源電圧によって動作する第２の回路と、第１の回路と第２の回路との間に接続され、第１の回路と第２の回路との間で信号を伝達する信号線とを備える半導体装置において、第１の低電位側／高電位側の電源線と第２の低電位側／高電位側の電源線との間に、第１の低電位側／高電位側の電源線と第２の低電位側／高電位側の電源線との電位差が所定の値を超えた時に第１の低電位側／高電位側の電源線と第２の低電位側／高電位側の電源線とを導通させる保護回路が設けられてなることを特徴とする半導体装置が掲載されている。
【０００４】
しかしながら、特許文献１掲載の半導体装置においては、第１の低電位側／高電位側の電源線に電位の変化（サージ等の入力）があった場合に、この電位の変化が保護回路を介して第２の低電位側／高電位側の電源線に伝播し、ひいては第２の回路に伝播することとなる。
【０００５】
【特許文献１】特開平９−１７２１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、一つの電源系において生じたノイズ等の他の電源系への影響をより低減すること等が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の低電位側の電源配線と、第１の高電位側の電源配線と、第１の低電位側の電源配線及び第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、第２の低電位側の電源配線と、第２の高電位側の電源配線と、第２の低電位側の電源配線及び第２の高電位側の電源配線から供給される第２の電源電圧によって動作する第２の回路と、第２の低電位側の電源配線に一端が接続された保護素子と、保護素子の他端に接続された配線と、第１の低電位側の電源配線と配線との間に接続された整流素子とを具備する。
【０００８】
この半導体集積回路において、第２の高電位側の電源配線と配線との間に接続された第２の保護素子を更に具備することとしても良いし、第２の回路に信号を入力／出力するための入力／出力配線と配線との間に接続された第３の保護素子を更に具備することとしても良い。また、第１の高電位側の電源配線と第１の低電位側の電源配線との間に接続された第４の保護素子を更に具備することとしても良いし、第１の回路に信号を入力／出力するための第２の入力／出力配線と前記第１の低電位側の電源配線との間に接続された第５の保護素子を更に具備することとしても良い。
【０００９】
また、本発明の第２の観点に係る半導体集積回路は、第１の低電位側の電源配線と、第１の高電位側の電源配線と、第１の低電位側の電源配線及び第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、第２の低電位側の電源配線と、第２の高電位側の電源配線と、第２の低電位側の電源配線及び第２の高電位側の電源配線から供給される第２の電源電圧によって動作する第２の回路と、第２の低電位側の電源配線に一端が接続された第１の保護素子と、第１の保護素子の他端に接続された配線と、第３の低電位側の電源配線と、第１の低電位側の電源配線と第３の低電位側の電源配線との間に接続された第２の保護素子と、第３の低電位側の電源配線と配線との間に接続された整流素子とを具備する。
【００１０】
この半導体集積回路において、第２の高電位側の電源配線と配線との間に接続された第３の保護素子を更に具備することとしても良いし、第２の回路に信号を入力／出力するための入力／出力配線と配線との間に接続された第４の保護素子を更に具備することとしても良い。また、第１の高電位側の電源配線と第３の低電位側の電源配線との間に接続された第５の保護素子を更に具備することとしても良いし、第１の回路に信号を入力／出力するための第２の入力／出力配線と第３の低電位側の電源配線との間に接続された第６の保護素子を更に具備することとしても良いし、第１の高電位側の電源配線と第３の低電位側の電源配線との間に接続された第７の保護素子を更に具備することとしても良い。
【００１１】
また、本発明の第３の観点に係る半導体集積回路は、第１の低電位側の電源配線と、第１の高電位側の電源配線と、第１の低電位側の電源配線及び第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、一群の低電位側の電源配線と、一群の高電位側の電源配線と、一群の低電位側の電源配線及び一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、一群の保護素子の他端にそれぞれ接続された一群の配線と、一端が第１の低電位側の電源配線に、他端が一群の配線にそれぞれ接続された一群の整流素子とを具備する。
【００１２】
また、本発明の第４の観点に係る半導体集積回路は、第１の低電位側の電源配線と、第１の高電位側の電源配線と、第１の低電位側の電源配線及び第１の高電位側の電源配線から供給される第１の電源電圧によって動作する第１の回路と、第２の低電位側の電源配線と、第１の低電位側の電源配線と第２の低電位側の電源配線との間に接続された第１の保護素子と、一群の低電位側の電源配線と、一群の高電位側の電源配線と、一群の低電位側の電源配線及び一群の高電位側の電源配線から供給される一群の電源電圧によってそれぞれ動作する一群の回路と、一群の低電位側の電源配線に一端がそれぞれ接続された一群の保護素子と、一群の保護素子の他端にそれぞれ接続された一群の配線と、一端が第２の低電位側の電源配線に、他端が一群の配線にそれぞれ接続された一群の整流素子とを具備する。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の概要を示す図である。
【００１４】
図１に示すように、この半導体集積回路１は、電源電位、信号の入力／出力等を行うためのパッドＰ１〜Ｐ８を具備している。また、この半導体集積回路１は、第１信号処理回路（例えば、ディジタル信号処理回路等）２と、第２信号処理回路（例えば、アナログ信号処理回路等）３とを具備している。第１信号処理回路２、第２信号処理回路３は、パッドＰ１〜Ｐ８を介して電源電位等の供給を受けて動作する。
【００１５】
パッドＰ１は、高電位側の電源電位（ここでは、ＬＶＤＤ）を供給するためのものであり、配線４を介して第１信号処理回路２の高電位側の電源電位入力端子に接続されている。
パッドＰ２は、第１入力信号を入力するためのものであり、配線５及び抵抗Ｒ１を介して第１信号処理回路２の信号入力端子に接続されている。
【００１６】
パッドＰ３は、第１出力信号を出力するためのものであり、配線６及び抵抗Ｒ２を介して第１信号処理回路２の信号出力端子に接続されている。
パッドＰ４は、低電位側の電源電位（ここでは、ＶＳＳＤ）を供給するためのものであり、配線１２を介して第１信号処理回路２の低電位側の電源電位入力端子に接続されている。
【００１７】
配線１２と配線４との間には、保護素子としてのダイオードＤ１が、配線１２と配線５との間には、保護素子としてのダイオードＤ２が、配線１２と配線６との間には、保護素子としてのダイオードＤ３が、それぞれ接続されている。
【００１８】
パッドＰ５は、高電位側の電源電位（ここでは、ＶＤＤＡ）を供給するためのものであり、配線８及び抵抗Ｒ３を介して第２信号処理回路３の高電位側の電源電位入力端子に接続されている。
パッドＰ６は、第２入力信号を入力するためのものであり、配線９及び抵抗Ｒ４を介して第２信号処理回路３の信号入力端子に接続されている。
【００１９】
パッドＰ７は、第２出力信号を出力するためのものであり、配線１０及び抵抗Ｒ５を介して第２信号処理回路３の信号出力端子に接続されている。
パッドＰ８は、低電位側の電源電位（ここでは、ＶＳＳＡ）を供給するためのものであり、配線１１及び抵抗Ｒ６を介して第２信号処理回路３の低電位側の電源電位入力端子に接続されている。
【００２０】
第１信号処理回路２と第２信号処理回路３との間には、配線２１が接続されており、この配線２１を介して、第１信号処理回路２から第２信号処理回路３に内部信号が供給される。
【００２１】
さらに、半導体集積回路１は、配線１５を具備している。配線１５と配線８との間には、保護素子としてのダイオードＤ５が、配線１５と配線９との間には、保護素子としてのダイオードＤ６が、配線１５と配線１０との間には、保護素子としてのダイオードＤ７が、配線１５と配線１１との間には、保護素子としてのダイオードＤ８が、それぞれ接続されている。配線１５の電位を電位ＶＳＳＡ’とすると、電位ＶＳＳＡ’は、低電位側の電源電位に近い電位となる。
【００２２】
配線１２と配線１５との間は、半導体基板（ここでは、Ｐ型基板）の抵抗成分Ｒ７と、グラウンド電源分離用整流素子２２とによって接続されている。
グラウンド電源分離用整流素子２２は、４個のダイオードＤ１１〜Ｄ１４を具備しており、ダイオードＤ１１のアノードは配線１２に接続され、カソードはダイオードＤ１２のアノードに接続されている。ダイオードＤ１２のカソードは、配線１５に接続されている。ダイオードＤ１４のアノードは配線１５に接続され、カソードはダイオードＤ１３のアノードに接続されている。ダイオードＤ１３のカソードは、配線１２に接続されている。
【００２３】
図２は、半導体集積回路１のレイアウトの一部を模式的に示す図である。図２に示すように、半導体集積回路１は、半導体基板３０を具備しており、この半導体基板３０の抵抗成分が図１の抵抗Ｒ７に相当する。半導体基板３０は、パッド配置領域、Ｉ／Ｏセル配置領域、及び、コア領域を有している。Ｉ／Ｏセル配置領域は、保護素子配置領域と、電源配線配置領域とを含んでいる。
【００２４】
第１信号処理回路２及び第２信号処理回路３は、半導体基板３０のコア領域内に、パッドＰ１〜Ｐ８は、半導体基板３０のパッド配置領域内に、ダイオードＤ１〜Ｄ８は、半導体基板３０の保護素子配置領域内に、それぞれ配置されている。
【００２５】
パッドＰ１と第１信号処理回路２の高電位側の電源電位入力端子との間は、第１層の配線４によって接続されており、パッドＰ２と第１信号処理回路２の信号入力端子との間は、第１層の配線５によって接続されており、パッドＰ３と第１信号処理回路２の信号出力端子との間は、第１層の配線６によって接続されており、パッドＰ４と第１信号処理回路２の低電位側の電源電位入力端子との間は、第１層の配線７によって接続されている。
【００２６】
配線４とダイオードＤ１のアノードとは、コンタクト４１を介して接続されている。ダイオードＤ１のカソードは、コンタクト４２を介して、第２層の配線１２に接続されている。
配線５とダイオードＤ２のアノードとは、コンタクト４３を介して接続されている。ダイオードＤ２のカソードは、コンタクト４４を介して、配線１２に接続されている。
【００２７】
配線６とダイオードＤ３のアノードとは、コンタクト４５を介して接続されている。ダイオードＤ３のカソードは、コンタクト４６を介して、配線１２に接続されている。
ダイオードＤ４のカソードは、コンタクト４７を介して配線１２に接続されている。
配線７は、ビア４８を介して配線１２に接続されている。
【００２８】
パッドＰ５と第２信号処理回路３の高電位側の電源電位入力端子との間は、第１層の配線８によって接続されており、パッドＰ６と第２信号処理回路３の信号入力端子との間は、第１層の配線９によって接続されており、パッドＰ７と第２信号処理回路３の信号出力端子との間は、第１層の配線１０によって接続されており、パッドＰ８と第２信号処理回路３の低電位側の電源電位入力端子との間は、第１層の配線１１によって接続されている。
【００２９】
配線８とダイオードＤ５のアノードとは、コンタクト５１を介して接続されている。ダイオードＤ５のカソードは、コンタクト５２を介して、第２層の配線１５に接続されている。
配線９とダイオードＤ６のアノードとは、コンタクト５３を介して接続されている。ダイオードＤ６のカソードは、コンタクト５４を介して、配線１５に接続されている。
【００３０】
配線１０とダイオードＤ７のアノードとは、コンタクト５５を介して接続されている。ダイオードＤ７のカソードは、コンタクト５６を介して、配線１５に接続されている。
配線１１とダイオードＤ８のアノードとは、コンタクト５７を介して接続されている。ダイオードＤ８のカソードは、コンタクト５８を介して、配線１５に接続されている。
【００３１】
半導体基板３０のパッドＰ１〜Ｐ４とパッドＰ５〜Ｐ８との間、ダイオードＤ１〜Ｄ４とダイオードＤ５〜Ｄ８との間、及び、第１信号処理回路２と第２信号処理回路３との間には、グラウンド電源分離用整流素子配置領域が設けられている。このグラウンド電源分離用整流素子配置領域内に、グラウンド電源分離用整流素子２２と、グラウンド電源分離用整流素子２２と同様の回路構成を有するグラウンド電源分離用整流素子２３とが、配置されている。
【００３２】
グラウンド電源分離用整流素子２２は、配線１２と配線１５とに接続されており、グラウンド電源分離用整流素子２３は、第２層の配線１４と第２層の配線１７とに接続されている。
【００３３】
図３は、半導体集積回路１のグラウンド電源分離用整流素子２２の部分の断面を模式的に示す図である。図３に示すように、半導体基板（ここでは、Ｐ型基板とする）３０内には、ダイオードＤ４、Ｄ１１〜Ｄ１４、及び、Ｄ８が形成されている。
ダイオードＤ４は、Ｐウェルと、このＰウェル内に形成されたＮ＋拡散領域（カソードに相当）及びＰ＋拡散領域（アノードに相当）を有する。
ダイオードＤ８は、Ｐウェルと、このＰウェル内に形成されたＮ＋拡散領域（カソードに相当）及びＰ＋拡散領域（アノードに相当）を有する。
【００３４】
ダイオードＤ１１は、Ｐウェルと、このＰウェル内に形成されたＮ＋拡散領域（カソードに相当）及びＰ＋拡散領域（アノードに相当）を有する。
ダイオードＤ１２は、Ｎウェルと、このＮウェル内に形成されたＮ＋拡散領域（カソードに相当）及びＰ＋拡散領域（アノードに相当）を有する。
【００３５】
ダイオードＤ１３は、Ｎウェルと、このＮウェル内に形成されたＮ＋拡散領域（カソードに相当）及びＰ＋拡散領域（アノードに相当）を有する。
ダイオードＤ１４は、Ｐウェルと、このＰウェル内に形成されたＮ＋拡散領域（カソードに相当）及びＰ＋拡散領域（アノードに相当）を有する。
【００３６】
第１信号処理回路２の低電位側の電源電位入力端子、ダイオードＤ４のＰ＋拡散領域、ダイオードＤ１１のＰ＋拡散領域、及び、ダイオードＤ１３のＮ＋拡散領域は、配線７、１２を介して接続され、低電位側の電源電位ＶＳＳＤが外部から供給される。
【００３７】
ダイオードＤ８のＮ＋拡散領域及び抵抗Ｒ６の一端は、配線１１に接続され、低電位側の電源電位ＶＳＳＡが外部から供給される。抵抗Ｒ６の他端は、第２信号処理回路３の低電位側の電源電位入力端子に接続されている。
ダイオードＤ８のＰ＋拡散領域、ダイオードＤ１４のＰ＋拡散領域、及び、ダイオードＤ１２のＮ＋拡散領域は、配線１５に接続されている。
【００３８】
このように構成された半導体集積回路１において、例えば、低電位側の電源電位ＶＳＳＤにノイズが発生して配線１２上に伝播した場合、このノイズはグラウンド電源分離用整流素子２２によって相当程度抑えられる。なお、グラウンド電源分離用整流素子２２によって抑えきれず又は半導体基板３０の抵抗成分Ｒ７を介して、ある程度のノイズが配線１５上に伝播することも考えられる。しかしながら、このような場合であっても、配線１５上に伝播したノイズは、ダイオードＤ５〜Ｄ８によって再度抑えられ、第２信号処理回路３に伝播するノイズを非常に小さくすることができる。
【００３９】
また、低電位側の電源電位に静電気（電荷）が印加された場合、印加された静電気（電荷）は、パッドＰ４〜配線１２〜グラウンド電源分離用整流素子２２〜配線１５〜ダイオードＤ８〜配線１１〜パッドＰ８の経路、この経路にダイオードＤ１〜Ｄ３及びＤ５〜Ｄ７を介して接続された配線４〜６及び８〜１０とパッドＰ１〜Ｐ３及びＰ５〜Ｐ７を経由して、又は、半導体基板３０内に放電され、第１、第２信号処理回路２、３が静電気破壊されることを防止することができる。
【００４０】
なお、グラウンド電源分離用整流素子２２をノイズの影響が大きい又はノイズの影響を大きく受ける回路の近傍に配置することとすれば、より効果的である。
【００４１】
次に、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る半導体集積回路の構成の概要を示す図である。
図４に示すように、この半導体集積回路６０は、先に説明した半導体集積回路１に比して、パッドＰ９、配線６１、及び、保護素子としてのダイオードＤ９を更に具備している。
【００４２】
パッドＰ９には、外部から低電位側の電源電位（ここでは、ＶＳＳ）が供給される。
配線６１の一端は、パッドＰ９に接続され、他端は、配線１２に代えて、グラウンド電源分離用整流素子２２及び半導体基板の抵抗成分Ｒ７に接続されている。
ダイオードＤ９は、配線６１と配線１２との間に接続されている。
また、ダイオードＤ１は、配線６１と配線４との間に、ダイオードＤ２は、配線６１と配線５との間に、ダイオードＤ３は、配線６１と配線６との間に、それぞれ接続されている。
【００４３】
このように、第１信号処理回路２に低電位側の電源電位ＶＳＳＤを供給するための配線１２と別個に低電位側の電源電位ＶＳＳを供給するための配線６１を設けることにより、ノイズの影響や静電気破壊をより防止することができる。
【００４４】
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係る半導体集積回路の構成の概要を示す図である。
図５に示すように、この半導体集積回路７０は、複数のグラウンド電源分離用整流素子（ここでは、グラウンド電源分離用整流素子２２、７１）を具備しており、これら複数のグラウンド電源分離用整流素子の一端は、配線１２にそれぞれ接続されている。
【００４５】
複数のグラウンド電源分離用整流素子の他端には、複数の配線（ここでは、配線１５、７５）がそれぞれ接続されている。これらの配線には、複数の保護素子（ここでは、ダイオードＤ５、Ｄ８、Ｄ１０、Ｄ１１）の一端がそれぞれ接続されており、これら複数の保護素子の他端には、複数の配線（ここでは、配線８、１１、７３、７４）がそれぞれ接続されている。
【００４６】
これら複数の配線の一端には、複数のパッド（ここでは、パッドＰ５、Ｐ８、Ｐ１０、Ｐ１１）がそれぞれ接続されており、他端には、直接又は抵抗（ここでは、抵抗Ｒ６、Ｒ８）を介して、複数の信号処理回路（ここでは、第２信号処理回路３、第３信号処理回路７２）にそれぞれ接続されている。
これら複数の信号処理回路は、外部から複数のパッドに供給される電源電位（ここでは、電位ＶＤＤＡ、ＶＳＳＡ、ＶＤＤＢ、ＶＳＳＢ）によって動作する。
【００４７】
このように、３個以上の信号処理回路を具備した場合であっても、ノイズの影響や静電気破壊を防止することが可能である。
なお、ここでは、配線１２を複数のグラウンド電源分離用整流素子に接続することとしているが、先に説明した半導体集積回路６０（図４参照）と同様に、配線１２と別個に低電位側の電源電位を供給するための配線（図４の配線６１参照）を設け、この配線を複数のグラウンド電源分離用整流素子に接続することとしても良い。
【産業上の利用可能性】
【００４８】
本発明は、複数の電源系を有する半導体集積回路において利用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成の概要を示す図。
【図２】図１の半導体集積回路１のレイアウトの一部を模式的に示す図。
【図３】図１の半導体集積回路１の断面を模式的に示す図。
【図４】本発明の第２の実施形態に係る半導体集積回路の構成の概要を示す図。
【図５】本発明の第３の実施形態に係る半導体集積回路の構成の概要を示す図。
【符号の説明】
【００５０】
１、６０、７０  半導体集積回路、  ２  第１信号処理回路、  ３  第２信号処理回路、  ４〜１７、２１、６１、７３〜７５  配線、  ２２、２３、７１  グラウンド電源分離用整流素子、  ３０  半導体基板、  ４１〜４８、５１〜５８  コンタクト、  ４９、５０、５９  ビア、  ７２  第３信号処理回路、  Ｄ１〜Ｄ９、Ｄ１１〜Ｄ１８、Ｄ２１、Ｄ２２  ダイオード、  Ｐ１〜Ｐ１１  パッド、  Ｒ１〜Ｒ８  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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