(57)【要約】【課題】半導体試験用ソケットに関し、パッケージ外形の異なる複数種の半導体素子にも使用可能とすることによって汎用性を向上させることを目的とする。【解決手段】ベース部１の所定領域内に所定ピッチでポゴピン２を配置したソケット本体３と、  ソケット本体３に着脱可能に固定され、試験対象半導体素子４４のパッケージ外形により該試験対象半導体素子４４の各接続端子５を対応するポゴピン２位置にガイドするソケットカバー６とを有して構成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ベース部の所定領域内に所定ピッチでポゴピンを配置したソケット本体と、
ソケット本体に着脱可能に固定され、試験対象半導体素子のパッケージ外形により該試験対象半導体素子の各接続端子を対応するポゴピン位置にガイドするソケットカバーとを有する半導体試験用ソケット。
【請求項２】
前記ポゴピンはベース部に開設されたポゴピン挿入孔に固定されるとともに、ポゴピン挿入孔の上端には、周壁が前記試験対象半導体素子のボール状の接続端子の曲率にほぼ一致する曲率面により形成されるボール嵌合凹部が設けられ、
かつ、前記ボール嵌合凹部の表面とポゴピン挿入孔の内周壁面にはポゴピンの外筒に短絡する導電層が形成される請求項１記載の半導体試験用ソケット。
【請求項３】
前記導電層がメッキ層である請求項２記載の半導体試験用ソケット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験用ソケットに関するものである。
【背景技術】
【０００２】
例えば半導体素子のバーンイン試験に使用されるバーンインボードとしては、特許文献１の図１に記載のものが知られている。この従来例において、バーンインボードには、予めＩＣソケットが固定されており、試験対象である半導体素子をＩＣソケットに装着した状態でバーンイン試験が行われる。
【０００３】
しかし、上述した従来例において、ＩＣソケットは半導体素子の外形を基準にボール電極をＩＣソケット側の電極に対応付けるように構成されるために、メーカが異なる等の理由により、外形寸法が異なると、使用不能になり、汎用性に欠けるという問題がある。
【０００４】
この問題に対して、上述した特許文献１の図４に示されるように、ＩＣソケットを使用することなく、複数の半導体素子が嵌合する案内凹部を多数設けた外形案内基板の裏面にパッド電極を重ね合わせたバーンインボードも提案されているが、この場合、異なった外形を有する複数種の半導体素子を混在させてバーンイン試験を行う場合等には、これに合わせた外形案内基板を都度作成する必要があり、汎用性に欠けるという問題がある。
【特許文献１】特開２０００-３１４７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上の欠点を解消すべくなされたものであって、パッケージ外形の異なる複数種の半導体素子にも使用可能とすることによって汎用性を向上させた半導体試験用ソケットの提供を目的とする。
【課題を解決するための手段】
【０００６】
ソケット本体３のベース部１には、試験対象の半導体素子４の入出力用接続端子５と同一ピッチで複数のポゴピン２が配置される。ポゴピン２が配置される領域、すなわち、ポゴピン２の数は、少なくとも想定される試験対象の半導体素子４のうち、最大のピン数のものに対応可能なように設定される。
【０００７】
ソケットカバー６は、試験対象の半導体素子４のパッケージ外形毎に用意され、上記ソケット本体３に着脱可能に固定される。ソケットカバー６には、上記パッケージが嵌合するパッケージ嵌合穴６ａが貫通状に設けられ、パッケージを嵌合させることにより、半導体素子４の各接続端子５はポゴピン２に対応する。
【０００８】
したがってこの発明において、ソケットカバー６を試験対象の半導体素子４に対応するものに装着し直すだけで、複数種の半導体素子４の試験を行うことができ、汎用性が向上する。
【発明の効果】
【０００９】
本発明によれば、パッケージ外形の異なる複数種の半導体素子にも使用することができるために、汎用性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
図１にＢＧＡパッケージングされたＤＤＲ-ＳＤＲＡＭ等のメモリ素子（半導体素子４）のバーンインボード１１を示す。バーンインボード１１は、耐熱性に優れた基板１１ａ上に複数の半導体試験用ソケットを固定して形成される。基板１１ａには、図示しない配線パターンが形成され、基板１１ａ端縁に固定されたコネクタ１１ｂの端子に接続される。
【００１１】
バーンイン試験は、ソケットにメモリ素子４を装着したバーンインボード１１を加熱環境下に保持し、バーンイン試験用信号を試験機１２のバーンイン信号出力部１２ａから出力して行われる。また、試験機１２は、上述したバーンイン試験モードに加えて初期確認モードを有する。
【００１２】
初期確認モードへの切り替えは、モード選択部１２ｂにより行われ、初期確認モードが選択されると、図外の制御部は、コネクタ１１ｂの各端子をバーンイン信号出力部１２ａから切り離した後、端子切替部１２ｃにおいて順次初期試験端子を抵抗値測定部１２ｄに接続する。抵抗値測定部１２ｄは、メモリ素子４の入力部に形成される保護回路の電圧-電流特性を利用して行われ、例えば、保護ダイオードが使用される場合には、入力端子に微少の順方向電流を電源（Ｅ）から供給し、そのときの抵抗値を抵抗値測定部１２ｄで測定する。測定結果は抵抗値判定部１２ｅで合否判定され、適正値でない場合には、ポゴピン２の交換等が行われる。
【００１３】
ソケットは、図２に示すように、平面視矩形状のベース部１の四周縁から立ち上がり壁３ａを立ち上げたソケット本体３と、ソケット本体３に固定されるソケットカバー６と、素子押さえ部材１３とを有する。４個のメモリ素子４を実装可能な４連ソケットとして構成されるこの実施の形態において、ソケット本体３のベース部１は、適宜間隔をおいて４個のメモリ素子４を並べておける程度の大きさを有し、ベース部１上の４箇所にポゴピン挿入孔７が集中配置される。
【００１４】
同一のソケットに、ボール電極（接続端子５）間のピッチが同一で、かつ、ボール電極５の数、形成領域の縦横比の異なる複数種のメモリ素子４を搭載することができるように、ポゴピン挿入孔７は、メモリ素子４に形成されるボール電極５のピッチに合致しており、かつ、ポゴピン挿入孔７の形成領域は、バーンイン試験の対象として想定されるメモリ素子４の全種類を包含できる大きさに形成される。
【００１５】
また、図２（ｃ）に示すように、各ポゴピン挿入孔７の上部開口端に球形の座繰り面７ａが形成され、この座繰り面７ａの表面に導電性メッキ（導電層１０）を施して周壁が曲率面のボール嵌合凹部８とされる。さらに、このボール嵌合凹部８の表層に形成される導電性メッキ層１０は、ポゴピン挿入孔７の内周壁まで延設され、該ポゴピン挿入孔７内に固定されるポゴピン２の外筒９に短絡される。
【００１６】
ポゴピン２は、図２（ｂ）に示すように、外筒９内にプランジャ２ａを長手方向に移動自在に収容して形成され、基板１１ａに開設されたポゴピン挿入孔７に嵌合固定される。プランジャ２ａは外筒９内に収容される圧縮スプリング２ｂにより飛び出し方向に付勢され、ポゴピン２を固定したソケットにメモリ素子４を搭載すると、プランジャ２ａはメモリ素子４のボール電極５に押されて降下し、以後、圧縮スプリング２ｂの復元力によりプランジャ２ａはボール電極５に好適な接触圧で接触し、双方の導通が確保される。同時に、メモリ素子４を後述する素子押さえ部材１３により押さえ込むと、ボール電極５はボール嵌合凹部８内に嵌合するために、接触面積が大きくなって良好な導通状態が確保される。
【００１７】
図３（ｂ）に示すように、ソケットカバー６は、４個のパッケージ嵌合穴６ａを備えており、ソケット本体３に着脱自在に装着される。ソケットカバー６には、ソケット本体３の立ち上がり壁３ａに形成される位置決め段部３ｂに係止して、ソケット本体３への装着姿勢を規制する係止枠部６ｂが設けられる。
【００１８】
パッケージ嵌合穴６ａは、試験対象のメモリ素子４のパッケージを嵌合させた状態で、当該メモリ素子４のボール電極５が正確にポゴピン２に対応するように位置、大きさが設定されており、例えば、メモリ素子４の製造メーカ等毎に複数種予め用意される。図３（ｂ）は横方向に長いタイプのパッケージ外形を有するメモリ素子４に対するソケットカバー６を、図４（ａ）は、縦方向に長いタイプのパッケージ外形を有するメモリ素子４に対するソケットカバー６を示す。これらに対し、ソケット本体３のベース部１に用意された全てのポゴピン２を使用するタイプのメモリ素子４に対しては、図４（ｂ）に示すソケットカバー６が使用される。
【００１９】
素子押さえ部材１３は、ソケットカバー６のパッケージ嵌合穴６ａに嵌合されたメモリ素子４の脱落を防止するために、ソケット本体３に装着される。素子押さえ部材１３には、メモリ素子４のパッケージの上面を押さえ付けてボール電極５をポゴピン２のプランジャに押し付ける押さえ用突部１３ａが設けられる。
【００２０】
したがってこの実施の形態において、メモリ素子４のバーンインボード１１への搭載は、メモリ素子４に合致したソケットカバー６をソケット本体３に装着した後、ソケットカバー６のパッケージ嵌合穴６ａに嵌合して行われる。この後、ソケット本体３に素子押さえ部材１３を装着すると、メモリ素子４のボール電極５はポゴピン２のプランジャ２ａに押し付けられ、導通が確保される。
【００２１】
なお、以上において本発明を４連ソケットを例にとって説明したが、連数は１を含め適宜数に設定できる。また、ソケットカバー６と素子押さえ部材１３は１個のソケット本体３に対して１個を対応させる場合を示したが、ソケット本体３が複数連構成である場合には、その双方、あるいは一方を、メモリ素子４単位に独立に設けることもできる。さらに、図２において、素子押さえ部材１３は、ソケット本体３に係止爪１３ｂを係止させて分離可能に装着する場合を示したが、予めソケット本体３、あるいはソケットカバー６に回転自在に連結しておくこともできる。
【図面の簡単な説明】
【００２２】
【図１】本発明を示す図で、（ａ）はバーンインボードを示す平面図、（ｂ）はバーンインボードの試験方法を示す説明図である。
【図２】ソケットを示す図で、（ａ）は断面図、（ｂ）はポゴピンの断面図、（ｃ）はボール嵌合凹部を示す拡大断面図である。
【図３】ソケットカバーを示す図で、（ａ）はソケット本体への装着方法を示す断面図、（ｂ）はソケットカバーの平面図である。
【図４】他の種類のソケットカバーを示す平面図である。
【図５】本発明の分割断面図である。
【符号の説明】
【００２３】
１        ベース部
２        ポゴピン
３        ソケット本体
４        試験対象半導体素子
５        接続端子
６        ソケットカバー
７        ポゴピン挿入孔
８        ボール嵌合凹部
９        外筒
１０      導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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