(57)【要約】【課題】製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することが可能なメモリを提供する。【解決手段】このメモリは、ビット線ＢＬに接続され、データを保持するメモリセル１と、キャパシタ５と、ビット線ＢＬとキャパシタ５との間に接続され、メモリセル１に保持されたデータに応じた電荷がビット線ＢＬからキャパシタ５に転送されるのを制御するｐチャネルトランジスタ２と、キャパシタ５に蓄積された電荷により生じる電圧に対応するメモリセル１のデータを読み出すセンスアンプ６とを備えている。そして、ｐチャネルトランジスタ２のゲート電圧は、ｐチャネルトランジスタ２のしきい値電圧Ｖｔｐを利用して、ｐチャネルトランジスタ２がオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧Ｖｔｐに設定される。【選択図】図１
2006202421.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に接続され、データを保持するメモリセルと、
電荷蓄積手段と、
前記ビット線と前記電荷蓄積手段との間に接続され、前記メモリセルに保持された前記データに応じた電荷が前記ビット線から前記電荷蓄積手段に転送されるのを制御する第１電界効果型トランジスタと、
前記電荷蓄積手段に蓄積された前記電荷により生じる電圧に対応する前記メモリセルのデータを読み出すデータ判別手段とを備え、
前記第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧は、前記第１電界効果型トランジスタのしきい値電圧を利用して、前記第１電界効果型トランジスタがオン状態とオフ状態との境界状態の近傍のオフ状態となる前記しきい値電圧に設定される、メモリ。
【請求項２】
前記第１電界効果型トランジスタの制御端子と残りの他方の端子とは、接続されており、
前記第１電界効果型トランジスタの制御端子の電位が、前記第１電界効果型トランジスタの制御端子と残りの一方の端子との電位差の絶対値が前記しきい値電圧の絶対値よりも大きくなる第１電位に変化することにより、前記第１電界効果型トランジスタがオン状態になり、その後、前記第１電界効果型トランジスタの残りの一方の端子および他方の端子を介して電荷が移動することにより、前記第１電界効果型トランジスタの制御端子の電位が、上昇または低下されて、前記第１電界効果型トランジスタの制御端子の電位が、前記第１電界効果型トランジスタの制御端子と残りの一方の端子との電位差が前記しきい値電圧に等しくなる第２電位に達することにより、前記第１電界効果型トランジスタがオフ状態となる、請求項１に記載のメモリ。
【請求項３】
前記第１電界効果型トランジスタの残りの一方の端子は、前記第２電位の絶対値よりも小さい絶対値の電位を有する第３電位側に接続されている、請求項２に記載のメモリ。
【請求項４】
前記第１電界効果型トランジスタの残りの一方の端子と前記第３電位側との間に接続された第２電界効果型トランジスタをさらに備える、請求項３に記載のメモリ。
【請求項５】
前記第１電界効果型トランジスタの制御端子と残りの他方の端子との間に接続され、前記第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を前記第１電界効果型トランジスタのしきい値電圧以上に保持するための第３電界効果型トランジスタをさらに備える、請求項２〜４のいずれか１項に記載のメモリ。
【請求項６】
前記電荷蓄積手段の一方電極は、前記第１電界効果型トランジスタの残りの他方の端子に接続されており、
前記電荷蓄積手段は、前記第１電界効果型トランジスタの残りの他方の端子の電位を上昇または低下させる機能を有する、請求項１〜５のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、データを保持するメモリセルを含むメモリに関する。
【背景技術】
【０００２】
従来、データを保持するメモリセルを含む強誘電体メモリが知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示されたメモリセルを含む強誘電体メモリでは、メモリセルに接続されるビット線と、電荷を蓄積するキャパシタとの間に、ビット線からキャパシタへの電荷の転送を制御する電荷転送用トランジスタが接続されている。そして、データの読み出し時に、メモリセルからビット線および電荷転送用トランジスタを介してキャパシタに転送される電荷によって生じる電圧に基づいて、メモリセルから読み出したデータを判別している。さらに、この特許文献１に開示された強誘電体メモリでは、データの読み出し前において、電荷転送用トランジスタのしきい値電圧Ｖｔに相当する電圧を、別途設けられたしきい値電圧生成回路内のｐチャネルトランジスタのしきい値電圧を利用して生成する。そして、その生成したしきい値電圧を電荷転送用トランジスタのゲートに印加して電荷転送用トランジスタのゲート−ソース間電圧ＶＧＳをしきい値電圧Ｖｔに保持することによって、電荷転送用トランジスタをオン状態とオフ状態との境界状態の近傍のオフ状態に保持している。これにより、上記特許文献１に開示された強誘電体メモリでは、データの読み出し時に、メモリセルのデータに応じた電荷がビット線から電荷転送用トランジスタのソースに入力されると、ゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔ以下になるのに応答して電荷転送用トランジスタがオンする。これにより、メモリセルのデータに対応する電荷が、ビット線から電荷転送用トランジスタを介してキャパシタに転送される。
【０００４】
【特許文献１】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された強誘電体メモリでは、データの読み出し前に電荷転送用トランジスタをオン状態とオフ状態との境界状態の近傍のオフ状態に保持する際、電荷転送用トランジスタのゲートに印加するしきい値電圧Ｖｔに相当する電圧を、別途設けられたしきい値電圧生成回路内のｐチャネルトランジスタのしきい値電圧を利用して生成している。このため、製造プロセスのばらつきによりしきい値電圧生成回路内のｐチャネルトランジスタのしきい値電圧がばらつく場合には、しきい値電圧生成回路により電荷転送用トランジスタのしきい値電圧Ｖｔと異なる電圧が生成される場合があるという不都合がある。この場合には、しきい値電圧生成回路からゲートに入力される電圧によって生じる電荷転送用トランジスタのゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔよりも小さくなるか、または、大きくなるので、データの読み出し前に電荷転送用トランジスタがオン状態とオフ状態との境界状態の近傍のオフ状態から、よりオフ状態になるか、または、オン状態になるという不都合がある。これにより、電荷転送用トランジスタがよりオフ状態になる場合には、メモリセルから電荷がビット線に出力されても、ビット線の電位が所定の値に立ち上がるまで電荷転送用トランジスタがオンしないことにより、メモリセルのデータに応じた電荷の一部しかキャパシタに転送されないという不都合がある。一方、電荷転送用トランジスタがオン状態になる場合には、データの読み出し前に電荷転送用トランジスタがオンすることによりキャパシタ側からビット線に供給される負電位によって、その後ビット線に出力されるメモリセルの電荷の一部が消失するという不都合がある。これらの結果、メモリセルに保持されたデータに対応する電荷を十分にキャパシタに転送するのが困難になるので、データの読み出し時において、読み出し電圧が小さくなるという問題点があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面におけるメモリは、ビット線に接続され、データを保持するメモリセルと、電荷蓄積手段と、ビット線と電荷蓄積手段との間に接続され、メモリセルに保持されたデータに応じた電荷がビット線から電荷蓄積手段に転送されるのを制御する第１電界効果型トランジスタと、電荷蓄積手段に蓄積された電荷により生じる電圧に対応するメモリセルのデータを読み出すデータ判別手段とを備えている。そして、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧は、第１電界効果型トランジスタのしきい値電圧を利用して、第１電界効果型トランジスタがオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧に設定される。
【０００８】
この一の局面によるメモリでは、上記のように、メモリセルに保持されたデータに応じた電荷がビット線から電荷蓄積手段に転送されるのを制御する第１電界効果型トランジスタを設けるとともに、その第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を、第１電界効果型トランジスタのしきい値電圧を利用して、第１電界効果型トランジスタがオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧に設定することによって、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を、その第１電界効果型トランジスタ自体のしきい値電圧を利用して、第１電界効果型トランジスタのしきい値電圧に設定することができる。これにより、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を、正確に、第１電界効果型トランジスタのしきい値電圧に設定することができる。このため、別途設けたしきい値電圧生成回路内のトランジスタのしきい値電圧を利用して第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を第１電界効果型トランジスタのしきい値電圧に設定する場合と異なり、製造プロセスのばらつきに起因して第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を正確に第１電界効果型トランジスタのしきい値電圧に設定するのが困難であるという不都合が発生するのを抑制することができる。これにより、製造プロセスのばらつきに関係なく、メモリセルのデータに応じた電荷を第１電界効果型トランジスタを介してビット線から電荷蓄積手段に十分に転送することができる。その結果、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができる。
【０００９】
また、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を、第１電界効果型トランジスタがオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧に設定することによって、たとえば、第１電界効果型トランジスタがｐチャネルトランジスタであるとともに、データの読み出し時に、メモリセルのデータに応じた正電荷がビット線に出力されてビット線の電位が上昇する場合に、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧が第１電界効果型トランジスタのしきい値電圧以下になることにより、第１電界効果型トランジスタをオン状態にすることができる。この際、第１電界効果型トランジスタを介して、ビット線から電荷蓄積手段へ正電荷を転送するとともに、電荷蓄積手段側からビット線へ負電荷を供給すれば、メモリセルからビット線に正電荷が出力される場合にも、ビット線の電位が上昇するのを抑制することができる。これにより、強誘電体キャパシタによってメモリセルが構成される場合に、同一のビット線に繋がる、データを読み出したメモリセル以外の他のメモリセル（非選択セル）においてディスターブ（分極状態の劣化によるデータの消失）が発生するのを抑制することができる。
【００１０】
上記一の局面によるメモリにおいて、好ましくは、第１電界効果型トランジスタの制御端子と残りの他方の端子とは、接続されており、第１電界効果型トランジスタの制御端子の電位が、第１電界効果型トランジスタの制御端子と残りの一方の端子との電位差の絶対値がしきい値電圧の絶対値よりも大きくなる第１電位に変化することにより、第１電界効果型トランジスタがオン状態になり、その後、第１電界効果型トランジスタの残りの一方の端子および他方の端子を介して電荷が移動することにより、第１電界効果型トランジスタの制御端子の電位が、上昇または低下されて、第１電界効果型トランジスタの制御端子の電位が、第１電界効果型トランジスタの制御端子と残りの一方の端子との電位差がしきい値電圧に等しくなる第２電位に達することにより、第１電界効果型トランジスタがオフ状態となる。このように構成すれば、第１電界効果型トランジスタの制御端子と残りの一方の端子との電位差がしきい値電圧に等しくなる第２電位に第１電界効果型トランジスタの制御端子の電位が達することにより第１電界効果型トランジスタがオフ状態となることによって、それ以上、第１電界効果型トランジスタの残りの一方の端子および他方の端子を介して電荷が移動しないので、第１電界効果型トランジスタの制御端子の電位が上昇または低下するのを停止させることができる。これにより、第１電界効果型トランジスタの制御端子の電位を第２電位に設定することができる。その結果、容易に、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を、第１電界効果型トランジスタのしきい値電圧を利用して、第１電界効果型トランジスタがオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧に設定することができる。
【００１１】
上記第１電界効果型トランジスタの制御端子と残りの他方の端子とが接続されている構成において、好ましくは、第１電界効果型トランジスタの残りの一方の端子は、第２電位の絶対値よりも小さい絶対値の電位を有する第３電位側に接続されている。このように構成すれば、容易に、第１電界効果型トランジスタの制御端子の電位が第１電位に変化することにより第１電界効果型トランジスタがオン状態になった後、第１電界効果型トランジスタの残りの一方の端子および他方の端子を介して電荷を第３電位側に移動させることにより、第１電界効果型トランジスタの制御端子の電位を第３電位に向かって上昇または低下させることができる。
【００１２】
上記第１電界効果型トランジスタの残りの一方の端子が第３電位側に接続されている構成において、好ましくは、第１電界効果型トランジスタの残りの一方の端子と、第３電位側との間に接続された第２電界効果型トランジスタをさらに備える。このように構成すれば、メモリセルのデータに応じた電荷を第１電界効果型トランジスタを介してビット線から電荷蓄積手段に転送する際に、第２電界効果型トランジスタをオフ状態にすれば、第１電界効果型トランジスタの残りの一方の端子を第３電位側に接続する場合にも、メモリセルのデータに応じた電荷を第１電界効果型トランジスタを介してビット線から電荷蓄積手段に転送するのが阻害されるのを抑制することができる。
【００１３】
上記第１電界効果型トランジスタの制御端子と残りの他方の端子とが接続されている構成において、好ましくは、第１電界効果型トランジスタの制御端子と残りの他方の端子との間に接続され、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を第１電界効果型トランジスタのしきい値電圧以上に保持するための第３電界効果型トランジスタをさらに備える。このように構成すれば、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧がしきい値電圧に設定された後、第１電界効果型トランジスタがオン状態になることによりメモリセルのデータに対応する電荷が第１電界効果型トランジスタを介してビット線から電荷蓄積手段に転送されることにより、第１電界効果型トランジスタの残りの一方の端子の電位が上昇または低下する場合にも、第３電界効果型トランジスタにより、第１電界効果型トランジスタの制御端子と残りの一方の端子との間の電圧を第１電界効果型トランジスタのしきい値電圧以上に保持することができる。これにより、第１電界効果型トランジスタをオン状態に保持することができるので、メモリセルのデータに応じた電荷を第１電界効果型トランジスタを介してビット線からキャパシタに十分に転送することができる。
【００１４】
上記一の局面によるメモリにおいて、好ましくは、電荷蓄積手段の一方電極は、第１電界効果型トランジスタの残りの他方の端子に接続されており、電荷蓄積手段は、第１電界効果型トランジスタの残りの他方の端子の電位を上昇または低下させる機能を有する。このように構成すれば、データの読み出し時にメモリセルのデータに応じた正電荷がビット線に出力される場合に、電荷蓄積手段により、データの読み出し前に第１電界効果型トランジスタの残りの他方の端子の電位を、第１電界効果型トランジスタの残りの一方の端子に接続されたビット線の電位よりも低い負電位に低下させれば、容易に、メモリセルのデータに応じた正電荷をビット線から第１電界効果型トランジスタを介して電荷蓄積手段に転送することができる。また、データの読み出し時にメモリセルのデータに応じた負電荷がビット線に出力される場合に、電荷蓄積手段により、データの読み出し前に第１電界効果型トランジスタの残りの他方の端子の電位を、第１電界効果型トランジスタの残りの一方の端子に接続されたビット線の電位よりも高い電位に上昇させれば、ビット線に出力される負電荷に応じた量の正電荷を電荷蓄積手段から第１電界効果型トランジスタを介してビット線に転送することができる。これにより、容易に、電荷蓄積手段に蓄積された電荷によって生じる電圧をメモリセルのデータに対応させることができる。また、電荷蓄積手段を用いて第１電界効果型トランジスタの残りの他方の端子の電位を上昇または低下させることができるので、第１電界効果型トランジスタの残りの一方の端子の電位を上昇または低下させるための電圧を生成するために、別途、正電圧生成回路または負電圧生成回路を設ける必要がない。これにより、第１電界効果型トランジスタの残りの一方の端子の電位を上昇または低下させる場合にも、回路規模が増大するのを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態による強誘電体メモリの回路構成を示した回路図である。まず、図１を参照して、本発明の第１実施形態による強誘電体メモリの回路構成について説明する。
【００１７】
この第１実施形態による強誘電体メモリは、図１に示すように、メモリセル１と、２つのｐチャネルトランジスタ２および３と、ｎチャネルトランジスタ４と、キャパシタ５と、センスアンプ６とによって構成されている。なお、ｐチャネルトランジスタ２は、本発明の「第１電界効果型トランジスタ」の一例であり、ｐチャネルトランジスタ３は、本発明の「第３電界効果型トランジスタ」の一例である。また、ｎチャネルトランジスタ４は、本発明の「第２電界効果型トランジスタ」の一例であり、キャパシタ５は、本発明の「電荷蓄積手段」の一例である。また、センスアンプ６は、本発明の「データ判別手段」の一例である。
【００１８】
メモリセル１は、ワード線ＷＬとビット線ＢＬとが交差する位置に配置された１つの強誘電体キャパシタ１ａのみによって構成されている。また、ｐチャネルトランジスタ２は、しきい値電圧Ｖｔｐ（＜０）を有している。このｐチャネルトランジスタ２は、メモリセル１に記憶されたデータに対応する電荷がビット線ＢＬからキャパシタ５へ転送されるのを制御するために設けられている。また、ｐチャネルトランジスタ２のソースは、ビット線ＢＬに接続されている。また、ｐチャネルトランジスタ２のドレインとゲートとは、ｐチャネルトランジスタ３を介して接続されている。また、ｐチャネルトランジスタ３は、ｐチャネルトランジスタ２と同じしきい値電圧Ｖｔｐ（＜０）を有している。このｐチャネルトランジスタ３は、ｐチャネルトランジスタ２のソースおよびドレインを介してメモリセル１の電荷がビット線ＢＬからキャパシタ５へ転送される際にｐチャネルトランジスタ２のソースの電位が上昇しても、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳの絶対値をしきい値電圧Ｖｔｐの絶対値以上に保持する機能を有する。また、ｐチャネルトランジスタ３のゲートには、上記のしきい値電圧Ｖｔｐの２倍以下の一定電圧である負電圧ＶＢＢ（＜２Ｖｔｐ）が供給されている。また、ｎチャネルトランジスタ４のソースは、ｐチャネルトランジスタ２のソースと接続されているとともに、他方は、接地されている。また、ｎチャネルトランジスタ４のゲートには、制御信号ＰＣが入力される。
【００１９】
また、キャパシタ５は、ソースとドレインとが互いに接続されたｐチャネルトランジスタによって構成されている。このキャパシタ５の一方電極は、上記のｐチャネルトランジスタ２のドレインに接続されている。また、キャパシタ５の他方電極には、制御信号／ＰＣ２が入力される。これにより、制御信号／ＰＣ２の電位を低下させる場合には、キャパシタ５の容量によって、キャパシタ５の一方電極が接続されたノードＮＤ１の電位が低下する方向にブートされるように構成されている。また、センスアンプ６は、ｐチャネルトランジスタ２のドレインに接続されている。このセンスアンプ６は、メモリセル１からのデータの読み出し時に、キャパシタ５に蓄積された電荷によって生じるノードＮＤ１の電位と、所定の参照電位とを比較してノードＮＤ１の電位を上昇または低下させることによりデータを判別する機能を有する。
【００２０】
図２は、本発明の第１実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。次に、図１および図２を参照して、本発明の第１実施形態による強誘電体メモリのデータの読み出し動作について説明する。
【００２１】
この第１実施形態による強誘電体メモリでは、図２に示すように、データ読み出し動作の初期状態において、ワード線ＷＬの電位はＶｓｓになっている。また、制御信号ＰＣの電位は、Ｖｄｄになっている。これにより、ｎチャネルトランジスタ４がオン状態になっている。このため、ｎチャネルトランジスタ４を介してビット線ＢＬに接地電位（ＧＮＤ）が供給されることにより、ビット線ＢＬの電位はＶｓｓ（ＧＮＤ）になっている。また、ｐチャネルトランジスタ２のゲート電圧とノードＮＤ１の電位とは、共に、Ｖｓｓになっている。これにより、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳは、約０Ｖ（＞Ｖｔｐ）になっているので、ｐチャネルトランジスタ２は、オフ状態になっている。このため、ノードＮＤ１は、フローティング状態になっている。また、制御信号／ＰＣ２の電位は、Ｖｄｄになっている。また、ｐチャネルトランジスタ３のゲートには、２Ｖｔｐ（Ｖｔｐ：ｐチャネルトランジスタ２および３のしきい値電圧）以下の一定電圧に設定された負電圧ＶＢＢが入力されている。これにより、ｐチャネルトランジスタ３は、オン状態になっている。
【００２２】
次に、第１実施形態では、キャパシタ５に入力される制御信号／ＰＣ２の電位をＶｄｄからＶｓｓに立ち下げる。これにより、キャパシタ５が接続されたフローティング状態のノードＮＤ１の電位は、キャパシタ５の容量によって低下する方向にブートされる。このため、ノードＮＤ１の電位は、Ｖｓｓから２Ｖｔｐ（Ｖｔｐ＜０）以下の負電位に低下される。そして、ノードＮＤ１の電位が低下するのに伴って、ノードＮＤ１にｐチャネルトランジスタ３を介して繋がるｐチャネルトランジスタ２のゲートの電位（ゲート電圧）も低下する。この際、ｐチャネルトランジスタ２のゲート電圧は、ノードＮＤ１の負電位（＜２Ｖｔｐ）よりもｐチャネルトランジスタ３のしきい値電圧Ｖｔｐの絶対値分だけ高い電圧まで低下する。すなわち、ｐチャネルトランジスタ２のゲート電圧は、Ｖｔｐ以下の負電圧まで低下するので、ｐチャネルトランジスタ２はオン状態になる。そして、ｐチャネルトランジスタ２がオンすることにより、ｎチャネルトランジスタ４と、ｐチャネルトランジスタ２のソースおよびドレインと、ｐチャネルトランジスタ３とを介して、ｐチャネルトランジスタ２のゲートに接地電位（ＧＮＤ（Ｖｓｓ））が供給される。これにより、ｐチャネルトランジスタ２のゲート電圧（＜Ｖｔｐ）は、接地電位（ＧＮＤ（Ｖｓｓ））側に上昇する。
【００２３】
この際、第１実施形態では、ｐチャネルトランジスタ２のゲート電圧がしきい値電圧Ｖｔｐに達した時点で、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔｐになるので、ｐチャネルトランジスタ２はオフする。これにより、ｐチャネルトランジスタ２のゲート電圧の上昇がしきい値電圧Ｖｔｐで停止される。なお、このとき、ｐチャネルトランジスタ２は、オン状態とオフ状態との境界状態の近傍のオフ状態に保持される。また、ｐチャネルトランジスタ２がオンした際、ｎチャネルトランジスタ４と、ｐチャネルトランジスタ２のソースおよびドレインとを介して、ノードＮＤ１の電位も２Ｖｔｐ以下の負電位から上昇する。そして、ｐチャネルトランジスタ２のゲート電圧がしきい値電圧Ｖｔｐに達することによりｐチャネルトランジスタ２がオフすることによって、ノードＮＤ１の電位の上昇も停止される。このとき、ノードＮＤ１の電位は、２Ｖｔｐとなる。
【００２４】
この後、制御信号ＰＣの電位をＶｄｄからＶｓｓに立ち下げる。これにより、ｎチャネルトランジスタ４がオフする。この際、ｐチャネルトランジスタ２もオフしているので、ビット線ＢＬはフローティング状態になる。この後、ワード線ＷＬの電位をＶｄｄに立ち上げる。これにより、メモリセル１の強誘電体キャパシタ１ａに保持されたデータに対応する電荷がビット線ＢＬに放出される。このため、ビット線ＢＬの電位は上昇を開始する。この際、ビット線ＢＬの電位がわずかに上昇すると、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳがｐチャネルトランジスタ２のしきい値電圧Ｖｔｐ以下になるので、ｐチャネルトランジスタ２はオンする。これにより、強誘電体キャパシタ１ａからビット線ＢＬに放出された電荷が、ｐチャネルトランジスタ２を介して転送されるとともに、キャパシタ５に取り込まれる。このため、キャパシタ５が接続されたノードＮＤ１の電位は、２Ｖｔｐから上昇する。一方、ビット線ＢＬの電位は、Ｖｓｓからわずかに上昇した後、ｐチャネルトランジスタ２を介して供給されるノードＮＤ１の負電位により、その上昇が打ち消されて徐々に低下する。その結果、ビット線ＢＬの電位は、Ｖｓｓからほとんど上昇されない。
【００２５】
なお、強誘電体キャパシタ１ａからビット線ＢＬに放出される電荷量は、メモリセル１に保持されたデータが「０」か「１」かによって異なる。すなわち、メモリセル１に保持されたデータが「０」の場合は、メモリセル１に保持されたデータが「１」の場合に比べて、ビット線ＢＬに放出される電荷量が少ない。したがって、メモリセル１に保持されたデータが「０」の場合には、メモリセル１に保持されたデータが「１」の場合に比べて、ノードＮＤ１の電位の２Ｖｔｐからの上昇量が小さくなる。この後、センスアンプ６により、ノードＮＤ１の電位と参照電位とが比較される。なお、参照電位は、データ「０」に対応するノードＮＤ１の電位とデータ「１」に対応するノードＮＤ１の電位との間に設定されている。そして、センスアンプ６により、ノードＮＤ１の電位と参照電位との電位差が増幅されるとともに、メモリセル１から読み出されたデータが「０」または「１」に判別される。この際、メモリセル１に保持されていたデータが「０」の場合には、センスアンプ６によりノードＮＤ１の電位は低下されるとともに、参照電位は上昇される。また、メモリセル１に保持されていたデータが「１」の場合には、センスアンプ６によりノードＮＤ１の電位は上昇されるとともに、参照電位は低下される。上記のようにして、第１実施形態による強誘電体メモリのデータの読み出し動作が行われる。
【００２６】
第１実施形態では、上記のように、メモリセル１に保持されたデータに応じた電荷がビット線ＢＬからキャパシタ５へ転送されるのを制御するｐチャネルトランジスタ２を設けるとともに、ｐチャネルトランジスタ２のゲート電圧をｐチャネルトランジスタ２のしきい値電圧Ｖｔｐ以下に低下させることにより、ｐチャネルトランジスタ２がオン状態になった後、ｐチャネルトランジスタ２のソースおよびドレインを介して電荷を移動させることによりｐチャネルトランジスタ２のゲート電圧をしきい値電圧Ｖｔｐまで上昇させて、ｐチャネルトランジスタ２をオフ状態にすることによって、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳを、そのｐチャネルトランジスタ２自体のしきい値電圧Ｖｔｐを利用して、ｐチャネルトランジスタ２のしきい値電圧Ｖｔｐに設定することができる。これにより、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳを、正確に、ｐチャネルトランジスタ２のしきい値電圧Ｖｔｐに設定することができる。このため、別途設けたしきい値電圧生成回路内のトランジスタのしきい値電圧を利用してｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳをしきい値電圧Ｖｔｐに設定する場合と異なり、製造プロセスのばらつきに起因してｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳを正確にｐチャネルトランジスタ２のしきい値電圧Ｖｔｐに設定するのが困難であるという不都合が発生するのを抑制することができる。これにより、製造プロセスのばらつきに関係なく、メモリセル１のデータに応じた電荷をｐチャネルトランジスタ２を介して十分にキャパシタ５に転送することができる。その結果、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができる。
【００２７】
また、第１実施形態では、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳを、ｐチャネルトランジスタ２がオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧Ｖｔｐに設定することによって、データの読み出し時に、メモリセル１のデータに応じた正電荷がビット線ＢＬに出力されてビット線ＢＬの電位が上昇する際に、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳがｐチャネルトランジスタ２のしきい値電圧Ｖｔｐ以下になることにより、ｐチャネルトランジスタ２をオン状態にすることができる。この際、ｐチャネルトランジスタ２を介して、ビット線ＢＬからキャパシタ５へ正電荷が転送されるとともに、キャパシタ５側からビット線ＢＬへ負電荷が供給されるので、メモリセル１から出力される正電荷によるビット線ＢＬの電位の上昇を抑制することができる。これにより、同一のビット線ＢＬに繋がる、データを読み出したメモリセル１以外の他のメモリセル１の強誘電体キャパシタ１ａに、ビット線ＢＬの上昇した電位が印加されることに起因して、ディスターブ（分極状態の劣化によるデータの消失）が発生するのを抑制することができる。
【００２８】
また、第１実施形態では、キャパシタ５の一方電極をｐチャネルトランジスタ２のドレインに接続するとともに、キャパシタ５によりｐチャネルトランジスタ２のドレインの電位を低下させる方向にブートすることによって、データの読み出し時にメモリセル１のデータに応じた正電荷がビット線ＢＬに出力される場合に、キャパシタ５により、データの読み出し前にｐチャネルトランジスタ２のドレインの電位を、ｐチャネルトランジスタ２のソースに接続されたビット線ＢＬの電位よりも低い負電位に低下させることができる。これにより、容易に、データの読み出し時にメモリセル１のデータに応じた正電荷をビット線ＢＬからｐチャネルトランジスタ２を介してキャパシタ５に転送することができる。これにより、容易に、キャパシタ５に蓄積された電荷によって生じるノードＮＤ１の電圧をメモリセル１のデータに対応させることができる。
【００２９】
（第２実施形態）
図３は、本発明の第２実施形態による強誘電体メモリの回路構成を示した回路図である。次に、図３を参照して、本発明の第２実施形態による強誘電体メモリの回路構成について説明する。
【００３０】
この第２実施形態による強誘電体メモリは、上記第１実施形態による強誘電体メモリと異なり、ビット線ＢＬと、キャパシタ５およびセンスアンプ６との間に接続されたｐチャネルトランジスタ１２のゲートにＶｓｓ（ＧＮＤ（０Ｖ））の電位が印加されるように構成されている。また、ｐチャネルトランジスタ１２のしきい値電圧Ｖｔｐ０は、ほぼ０Ｖに設定されている。また、この第２実施形態では、ｐチャネルトランジスタ１２のゲートと、キャパシタ５が接続されたノードＮＤ１とは、接続されていないとともに、図１に示した第１実施形態による強誘電体メモリのノードＮＤ１とｐチャネルトランジスタ２のゲートとの間に接続されたｐチャネルトランジスタ３も設けられていない。第２実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００３１】
図４は、本発明の第２実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。次に、図３および図４を参照して、第２実施形態による強誘電体メモリのデータの読み出し動作について説明する。
【００３２】
この第２実施形態による強誘電体メモリでは、図４に示すように、データ読み出し動作の初期状態において、ワード線ＷＬの電位はＶｓｓになっている。また、制御信号ＰＣの電位は、Ｖｄｄになっている。これにより、ｎチャネルトランジスタ４がオン状態になっている。このため、ｎチャネルトランジスタ４を介してビット線ＢＬに接地電位（ＧＮＤ）が供給されることにより、ビット線ＢＬの電位はＶｓｓ（ＧＮＤ）になっている。
【００３３】
また、第２実施形態では、初期状態において、ｐチャネルトランジスタ１２のゲートに電位Ｖｓｓ（ＧＮＤ（０Ｖ））が印加されている。これにより、ｐチャネルトランジスタ１２のしきい値電圧Ｖｔｐ０がほぼ０Ｖに設定されていることにより、ｐチャネルトランジスタ１２はオン状態とオフ状態との境界状態の近傍のオフ状態に保持されている。また、ｐチャネルトランジスタ１２がオフしていることにより、ノードＮＤ１はフローティング状態になっている。また、制御信号／ＰＣ２の電位は、Ｖｄｄになっている。
【００３４】
次に、第２実施形態では、キャパシタ５に入力される制御信号／ＰＣ２の電位をＶｄｄからＶｓｓに立ち下げる。これにより、キャパシタ５が接続されたフローティング状態のノードＮＤ１の電位は、キャパシタ５の容量によって低下する方向にブートされる。そして、ノードＮＤ１の電位は、Ｖｓｓから２Ｖｔｐ（Ｖｔｐ＜０）以下の負電位に低下される。なお、このとき、ｐチャネルトランジスタ１２のゲートにはＶｓｓに固定された電位が印加されるとともに、ソースにはｎチャネルトランジスタ４を介して接地電位（ＧＮＤ（Ｖｓｓ））が供給されているので、ｐチャネルトランジスタ１２のゲート−ソース間電圧ＶＧＳは０Ｖに保持される。これにより、ｐチャネルトランジスタ１２では、オン状態とオフ状態との境界状態の近傍のオフ状態が維持される。
【００３５】
この後、制御信号ＰＣの電位をＶｄｄからＶｓｓに立ち下げる。これにより、ｎチャネルトランジスタ４がオフする。この際、ｐチャネルトランジスタ１２もオフしているので、ビット線ＢＬはフローティング状態になる。この後、ワード線ＷＬの電位をＶｄｄに立ち上げる。これにより、メモリセル１の強誘電体キャパシタ１ａに保持されたデータに対応する電荷がビット線ＢＬに放出される。このため、ビット線ＢＬの電位は上昇を開始する。この際、ビット線ＢＬの電位がわずかに上昇すると、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳがｐチャネルトランジスタ１２のしきい値電圧Ｖｔｐ０（＝０Ｖ）以下になるので、ｐチャネルトランジスタ１２はオンする。これにより、強誘電体キャパシタ１ａからビット線ＢＬに放出された電荷が、ｐチャネルトランジスタ１２を介して転送されるとともに、キャパシタ５に取り込まれる。このため、キャパシタ５が接続されたノードＮＤ１の電位は、２Ｖｔｐ以下の負電位から上昇する。一方、ビット線ＢＬの電位は、Ｖｓｓからわずかに上昇した後、ｐチャネルトランジスタ１２を介して供給されるノードＮＤ１の負電位により、その上昇が打ち消されて徐々に低下する。その結果、ビット線ＢＬの電位は、Ｖｓｓからほとんど上昇されない。
【００３６】
この後、上記第１実施形態と同様にして、センスアンプ６により、強誘電体キャパシタ１ａから転送された電荷がキャパシタ５に蓄積されることにより生じたノードＮＤ１の電位と、参照電位との電位差が増幅されるとともに、メモリセル１から読み出されたデータが「０」または「１」に判別される。上記のようにして、第２実施形態による強誘電体メモリのデータの読み出し動作が行われる。
【００３７】
第２実施形態では、上記のように、データの読み出し前にキャパシタ５を用いてｐチャネルトランジスタ１２のソースおよびドレインの一方が繋がるノードＮＤ１の電位をビット線ＢＬの電位（Ｖｓｓ）よりも低い負電位（＜２Ｖｔｐ）に低下させることができるので、ノードＮＤ１の電位をビット線ＢＬの電位（Ｖｓｓ）よりも低い負電位に低下させる電圧を生成するための負電圧生成回路を別途設ける必要がない。これにより、データの読み出し前にノードＮＤ１の電位をビット線ＢＬの電位（Ｖｓｓ）よりも低い負電位に低下させる場合にも、強誘電体メモリの回路規模が増大するのを抑制することができる。
【００３８】
また、第２実施形態では、メモリセル１のデータに応じた電荷をビット線ＢＬからキャパシタ５に転送するのを制御するために、しきい値電圧Ｖｔｐ０がＶｓｓ（０Ｖ）のｐチャネルトランジスタ１２を用いることによって、データの読み出し前に、ビット線ＢＬに繋がるｐチャネルトランジスタ１２のソースの電位をＶｓｓにすれば、ｐチャネルトランジスタ１２のゲートに電位Ｖｓｓを印加することにより、ｐチャネルトランジスタ１２のゲート−ソース間電圧ＶＧＳをｐチャネルトランジスタ１２がオン状態とオフ状態との境界状態の近傍のオフ状態になるしきい値電圧Ｖｔｐ０（０Ｖ）に設定することができる。これにより、強誘電体メモリにおいて、一般的に用いられる電位Ｖｓｓ（ＧＮＤ）を用いて、ｐチャネルトランジスタ１２のゲート−ソース間電圧ＶＧＳをｐチャネルトランジスタ１２のしきい値電圧Ｖｔｐ０に設定することができるので、たとえば、ビット線ＢＬからキャパシタ５への電荷の転送を制御する負のしきい値電圧を有するｐチャネルトランジスタのゲートに負電圧を印加することにより、ゲート−ソース間電圧ＶＧＳをそのｐチャネルトランジスタのしきい値電圧に設定する場合と異なり、負電圧を生成するための負電圧生成回路を別途設ける必要がない。このため、強誘電体メモリの回路規模を増大させることなく、ｐチャネルトランジスタ１２のゲート−ソース間電圧ＶＧＳをｐチャネルトランジスタ１２のしきい値電圧Ｖｔｐ０に設定することができる。
【００３９】
また、第２実施形態では、上記の効果以外にも製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００４０】
（第３実施形態）
図５は、本発明の第３実施形態による強誘電体メモリの回路構成を示した回路図である。次に、図５を参照して、本発明の第３実施形態による強誘電体メモリの回路構成について説明する。
【００４１】
この第３実施形態による強誘電体メモリは、上記第１実施形態と異なり、キャパシタ５を用いたブート動作によりノードＮＤ１に負電圧を発生させる代わりに、別途設けた負電圧生成回路によって生成した負電圧をノードＮＤ１に印加するように構成されている。具体的には、第３実施形態による強誘電体メモリでは、図５に示すように、キャパシタ５の接続されたノードＮＤ１にｐチャネルトランジスタ２０のソースおよびドレインの一方が接続されている。また、ｐチャネルトランジスタ２０のソースおよびドレインの他方には、別途設けた負電圧生成回路（図示せず）により生成された負電圧ＶＢＢが供給されている。なお、この第３実施形態における負電圧ＶＢＢは、上記第１実施形態と異なり、３Ｖｔｐ（Ｖｔｐ：ｐチャネルトランジスタ２、３および２０のしきい値電圧）以下の一定電圧である。また、この負電圧ＶＢＢは、ノードＮＤ１とｐチャネルトランジスタ２のゲートとの間に接続されたｐチャネルトランジスタ３のゲートにも印加されている。また、ｐチャネルトランジスタ２０のゲートには、制御信号／ＰＣ３が入力される。これにより、制御信号／ＰＣ３に応じてｐチャネルトランジスタ２０がオンした際、負電圧生成回路（図示せず）により生成された負電圧ＶＢＢがｐチャネルトランジスタ２０を介してノードＮＤ１に印加されるように構成されている。第３実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００４２】
図６は、本発明の第３実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。次に、図５および図６を参照して、本発明の第３実施形態による強誘電体メモリのデータの読み出し動作について説明する。
【００４３】
この第３実施形態による強誘電体メモリでは、図６に示すように、データ読み出し動作の初期状態において、ワード線ＷＬの電位はＶｓｓになっている。また、制御信号ＰＣの電位は、Ｖｄｄになっている。これにより、ｎチャネルトランジスタ４がオン状態になっている。このため、ｎチャネルトランジスタ４を介してビット線ＢＬに接地電位（ＧＮＤ）が供給されることにより、ビット線ＢＬの電位はＶｓｓ（ＧＮＤ）になっている。また、ｐチャネルトランジスタ２のゲート電圧とノードＮＤ１の電位とは、共に、Ｖｓｓになっている。この際、ｐチャネルトランジスタ２のゲート−ソース間電圧ＶＧＳは、約０Ｖ（＞Ｖｔｐ）になっているので、ｐチャネルトランジスタ２は、オフ状態になっている。また、ｐチャネルトランジスタ２０のゲートに入力される制御信号／ＰＣ３の電位は、Ｖｄｄになっているので、ｐチャネルトランジスタ２０はオフしている。このため、ノードＮＤ１は、フローティング状態になっている。また、ｐチャネルトランジスタ３のゲートおよびｐチャネルトランジスタ２０のドレインには、それぞれ、負電圧生成回路（図示せず）により生成された負電圧ＶＢＢが入力されている。なお、この負電圧ＶＢＢは、３Ｖｔｐ（Ｖｔｐ：ｐチャネルトランジスタ２、３および２０のしきい値電圧）以上の一定電圧に設定されている。これにより、ｐチャネルトランジスタ３は、オン状態になっている。
【００４４】
次に、第３実施形態では、ｐチャネルトランジスタ２０のゲートに入力される制御信号／ＰＣ３の電位をＶｄｄからＶＢＢ（＜３Ｖｔｐ）に立ち下げる。これにより、ｐチャネルトランジスタ２０がオンするので、負電位がｐチャネルトランジスタ２０を介してノードＮＤ１に供給される。これにより、キャパシタ５が充電されるとともに、ノードＮＤ１の電位がＶｓｓから低下する。この際、ノードＮＤ１の電位は、ｐチャネルトランジスタ２０に供給される負電圧ＶＢＢ（＜３Ｖｔｐ）よりもｐチャネルトランジスタ２０のしきい値電圧Ｖｔｐの絶対値分だけ高い電圧までしか低下しない。このため、ノードＮＤ１の電位は、Ｖｓｓから２Ｖｔｐ以下の負電位に低下される。
【００４５】
そして、ノードＮＤ１の電位が低下するのに伴って、ノードＮＤ１にｐチャネルトランジスタ３を介して繋がるｐチャネルトランジスタ２のゲートの電位（ゲート電圧）も低下する。この際、ｐチャネルトランジスタ２のゲート電圧は、ノードＮＤ１の負電位（＜２Ｖｔｐ）よりもｐチャネルトランジスタ３のしきい値電圧Ｖｔｐの絶対値分だけ高い電圧までしか低下しない。これにより、ｐチャネルトランジスタ２のゲート電圧は、Ｖｔｐ以下の負電圧に低下する。このとき、ｐチャネルトランジスタ２はオン状態になる。この後、制御信号／ＰＣ３の電位をＶＢＢからＶｄｄに立ち上げる。これにより、ｐチャネルトランジスタ２０は、オフ状態になる。そして、ｐチャネルトランジスタ２がオンすることにより、ｎチャネルトランジスタ４と、ｐチャネルトランジスタ２のソースおよびドレインと、ｐチャネルトランジスタ３とを介して、ｐチャネルトランジスタ２のゲートに接地電位（ＧＮＤ）が供給される。これにより、ｐチャネルトランジスタ２のゲート電圧（＜Ｖｔｐ）は、接地電位（ＧＮＤ（Ｖｓｓ））側に上昇する。
【００４６】
この際、第３実施形態では、そして、ｐチャネルトランジスタ２のゲート電圧がしきい値電圧Ｖｔｐに達した時点で、ｐチャネルトランジスタ２はオフする。これにより、ｐチャネルトランジスタ２のゲート電圧の上昇がしきい値電圧Ｖｔｐで停止される。なお、このとき、ｐチャネルトランジスタ２は、オン状態とオフ状態との境界状態の近傍のオフ状態に保持される。また、ｐチャネルトランジスタ２がオンした際、ｎチャネルトランジスタ４と、ｐチャネルトランジスタ２のソースおよびドレインとを介して、ノードＮＤ１の電位も２Ｖｔｐ以下の負電位から上昇する。そして、ｐチャネルトランジスタ２のゲート電圧がしきい値電圧Ｖｔｐに達することによりｐチャネルトランジスタ２がオフすることによって、ノードＮＤ１の電位の上昇も停止される。このとき、ノードＮＤ１の電位は、２Ｖｔｐとなる。
【００４７】
この後、制御信号ＰＣの電位をＶｄｄからＶｓｓに立ち下げる。これにより、ｎチャネルトランジスタ４がオフする。この際、ｐチャネルトランジスタ２もオフしているので、ビット線ＢＬはフローティング状態になる。この後、ワード線ＷＬの電位をＶｓｓからＶｄｄに立ち上げることによってノードＮＤ１に発生した電位と、参照電位とをセンスアンプ６により比較してデータ「０」または「１」の判別を行う。この際の第３実施形態による動作は、上記第１実施形態による動作と同様である。上記のようにして、第３実施形態による強誘電体メモリのデータの読み出し動作が行われる。
【００４８】
第３実施形態では、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【００４９】
（第４実施形態）
図７は、本発明の第４実施形態による強誘電体メモリの回路構成を示した回路図である。次に、図７を参照して、本発明の第４実施形態による強誘電体メモリの回路構成について説明する。
【００５０】
この第４実施形態による強誘電体メモリは、図７に示すように、図１に示した上記第１実施形態による強誘電体メモリのｐチャネルトランジスタ２および３と、ｎチャネルトランジスタ４と、ソースおよびドレインが互いに接続されたｐチャネルトランジスタからなるキャパシタ５とを、それぞれ、ｎチャネルトランジスタ３２および３３と、ｐチャネルトランジスタ３４と、ソースおよびドレインが互いに接続されたｎチャネルトランジスタからなるキャパシタ３５とに置き換えた回路構成を有している。なお、ｎチャネルトランジスタ３２は、本発明の「第１電界効果型トランジスタ」の一例であり、ｎチャネルトランジスタ３３は、本発明の「第３電界効果型トランジスタ」一例である。また、ｐチャネルトランジスタ３４は、本発明の「第２電界効果型トランジスタ」の一例であり、キャパシタ３５は、本発明の「電荷蓄積手段」の一例である。また、第４実施形態による強誘電体メモリでは、ｎチャネルトランジスタ３３のゲートにＶｄｄ＋２Ｖｔｎ（Ｖｔｎ：ｎチャネルトランジスタ３２および３３のしきい値電圧）以上の一定電圧に設定された正電圧ＶＰＰが入力されている。また、ｐチャネルトランジスタ３４のソースには、Ｖｄｄの電位が供給されているとともに、ゲートには、制御信号／ＰＣが入力される。また、キャパシタ３５のノードＮＤ１に接続された電極と反対側の電極には、制御信号ＰＣ２が入力される。第４実施形態による強誘電体メモリの上記以外の構成は、上記第１実施形態による強誘電体メモリの構成と同様である。
【００５１】
図８は、本発明の第４実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。次に、図７および図８を参照して、本発明の第４実施形態による強誘電体メモリのデータの読み出し動作について説明する。
【００５２】
この第４実施形態による強誘電体メモリでは、図８に示すように、データ読み出し動作の初期状態において、ワード線ＷＬおよびビット線ＢＬの電位は、共にＶｓｓになっている。また、制御信号／ＰＣの電位は、Ｖｄｄになっている。これにより、ｐチャネルトランジスタ３４は、オフ状態になっている。また、ｎチャネルトランジスタ３２のゲート電圧とノードＮＤ１の電位とは、共に、Ｖｄｄになっている。この際、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳは、約０Ｖになっているので、ｎチャネルトランジスタ３２は、オフ状態になっている。このため、ノードＮＤ１は、フローティング状態になっている。また、制御信号ＰＣ２の電位は、Ｖｓｓになっている。また、ｎチャネルトランジスタ３３のゲートには、Ｖｄｄ＋２Ｖｔｎ（Ｖｔｎ：ｎチャネルトランジスタ３２および３３のしきい値電圧）以上の一定電圧に設定された正電圧ＶＰＰが入力されている。これにより、ｎチャネルトランジスタ３３は、オン状態になっている。
【００５３】
次に、ワード線ＷＬおよびビット線ＢＬの各々の電位を同時にＶｄｄに立ち上げる。この際、メモリセル１の強誘電体キャパシタ１ａの２つの電極間の電位差は、Ｖｓｓ（０Ｖ）に保持されるので、強誘電体キャパシタ１ａからビット線ＢＬへのデータの読み出し（電荷の出力）は、発生しない。この後、制御信号／ＰＣの電位をＶｓｓに立ち下げる。これにより、ｐチャネルトランジスタ３４がオン状態になるので、ｐチャネルトランジスタ３４を介して電位Ｖｄｄがビット線ＢＬに供給される。これにより、ビット線ＢＬの電位は、Ｖｄｄに保持される。
【００５４】
次に、第４実施形態では、キャパシタ３５に入力される制御信号ＰＣ２の電位をＶｓｓからＶｄｄに立ち上げる。これにより、キャパシタ３５が接続されたフローティング状態のノードＮＤ１の電位は、キャパシタ３５の容量によって上昇する方向にブートされる。このため、ノードＮＤ１の電位は、Ｖｄｄからさらに高電位のＶｄｄ＋２Ｖｔｎ以上の電位に上昇される。そして、ノードＮＤ１の電位が上昇するのに伴って、ノードＮＤ１にｎチャネルトランジスタ３３を介して繋がるｎチャネルトランジスタ３２のゲートの電位（ゲート電圧）も上昇する。この際、ｎチャネルトランジスタ３２のゲート電圧は、ノードＮＤ１の電位（＞Ｖｄｄ＋２Ｖｔｎ）よりもｎチャネルトランジスタ３３のしきい値電圧Ｖｔｎの分だけ低い電圧までしか上昇しない。すなわち、ｎチャネルトランジスタ３２のゲート電圧は、Ｖｄｄ＋Ｖｔｎ以上の電圧まで上昇する。このとき、ｎチャネルトランジスタ３２はオン状態になる。そして、ｎチャネルトランジスタ３２がオンすることにより、ｐチャネルトランジスタ３４と、ｎチャネルトランジスタ３２のソースおよびドレインと、ｐチャネルトランジスタ３３とを介して、ｎチャネルトランジスタ３２のゲートにＶｄｄの電位が供給される。これにより、ｎチャネルトランジスタ３２のゲート電圧（＞Ｖｄｄ＋Ｖｔｎ）は、Ｖｄｄ側に低下する。
【００５５】
この際、第４実施形態では、ｎチャネルトランジスタ３２のゲート電圧がＶｄｄ＋Ｖｔｎに達した時点で、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳは、ｎチャネルトランジスタ３２のしきい値電圧Ｖｔｎに達するので、ｎチャネルトランジスタ３２はオフする。これにより、ｎチャネルトランジスタ３２のゲート電圧がＶｄｄ＋Ｖｔｎまで低下した時点で、そのゲート電圧の低下が停止される。なお、このとき、ｎチャネルトランジスタ３２は、オン状態とオフ状態との境界状態の近傍のオフ状態に保持される。また、ｎチャネルトランジスタ３２がオンした際、ｐチャネルトランジスタ３４と、ｎチャネルトランジスタ３２のソースおよびドレインとを介して、ノードＮＤ１の電位もＶｄｄ＋２Ｖｔｎ以上の電位から低下する。そして、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔｎに達することによりｎチャネルトランジスタ３２がオフすることによって、ノードＮＤ１の電位の低下も停止される。このとき、ノードＮＤ１の電位は、Ｖｄｄ＋２Ｖｔｎとなる。
【００５６】
この後、制御信号／ＰＣの電位をＶｓｓからＶｄｄに立ち上げる。これにより、ｐチャネルトランジスタ３４がオフする。この際、ｎチャネルトランジスタ３２もオフしているので、ビット線ＢＬはフローティング状態になる。この後、ワード線ＷＬの電位をＶｓｓに立ち下げる。これにより、ビット線ＢＬからワード線ＷＬ側に電流が流れることにより、メモリセル１に記憶されたデータに対応する量の負電荷が強誘電体キャパシタ１ａからビット線ＢＬに出力される。このため、ビット線ＢＬの電位はＶｄｄから低下しようとする。この際、ビット線ＢＬの電位がわずかに低下すると、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳがｎチャネルトランジスタ３２のしきい値電圧Ｖｔｎ以上になるので、ｎチャネルトランジスタ３２はオンする。これにより、強誘電体キャパシタ１ａからビット線ＢＬに出力された負電荷が、ｎチャネルトランジスタ３２を介してノードＮＤ１側に転送される。このため、キャパシタ３５が接続されたノードＮＤ１の電位は、Ｖｄｄ＋２Ｖｔｎから低下する。一方、ビット線ＢＬの電位は、Ｖｄｄからわずかに低下した後、ノードＮＤ１からｎチャネルトランジスタ３２を介して正電荷が供給されることにより、その低下が打ち消されて徐々に上昇する。その結果、ビット線ＢＬの電位は、Ｖｄｄからほとんど低下されない。
【００５７】
なお、ノードＮＤ１からビット線ＢＬに供給される電荷量は、メモリセル１に記憶されたデータが「０」か「１」かによって異なる。すなわち、メモリセル１に記憶されたデータが「０」の場合は、メモリセル１に記憶されたデータが「１」の場合に比べて、ノードＮＤ１からビット線ＢＬに供給される電荷量は少ない。したがって、メモリセル１に記憶されたデータが「０」の場合には、メモリセル１に記憶されたデータが「１」の場合に比べて、ノードＮＤ１の電位のＶｄｄ＋２Ｖｔｎからの低下量が小さくなる。この後、センスアンプ６により、ノードＮＤ１の電位と参照電位とが比較される。なお、参照電位は、データ「０」に対応するノードＮＤ１の電位とデータ「１」に対応するノードＮＤ１の電位との間に設定されている。そして、センスアンプ６により、ノードＮＤ１の電位と参照電位との電位差が増幅されるとともに、メモリセル１から読み出されたデータが「０」または「１」に判別される。この際、メモリセル１に記憶されていたデータが「０」の場合には、センスアンプ６によりノードＮＤ１の電位は上昇されるとともに、参照電位は低下される。また、メモリセル１に記憶されていたデータが「１」の場合には、センスアンプ６によりノードＮＤ１の電位は低下されるとともに、参照電位は上昇される。上記のようにして、第４実施形態による強誘電体メモリのデータの読み出し動作が行われる。
【００５８】
第４実施形態では、上記のように、メモリセル１に保持されたデータに応じた電荷がキャパシタ３５からビット線ＢＬへ転送されるのを制御するｎチャネルトランジスタ３２を設けるとともに、ｎチャネルトランジスタ３２のゲート電圧をＶｄｄ＋２Ｖｔｎ以上に上昇させることにより、ｎチャネルトランジスタ３２がオン状態になった後、ｎチャネルトランジスタ３２のソースおよびドレインを介して電荷を移動させることによりｎチャネルトランジスタ３２のゲート電圧をＶｄｄ＋２Ｖｔｎまで低下させて、ｎチャネルトランジスタ３２をオフ状態にすることによって、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳを、そのｎチャネルトランジスタ３２自体のしきい値電圧Ｖｔｎを利用して、ｎチャネルトランジスタ３２のしきい値電圧Ｖｔｎに設定することができる。これにより、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳを、正確に、ｎチャネルトランジスタ３２のしきい値電圧Ｖｔｎに設定することができる。このため、別途設けたしきい値電圧生成回路内のトランジスタのしきい値電圧を利用してｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳをしきい値電圧Ｖｔｎに設定する場合と異なり、製造プロセスのばらつきに起因してｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳを正確にｎチャネルトランジスタ３２のしきい値電圧Ｖｔｎに設定するのが困難であるという不都合が発生するのを抑制することができる。これにより、第４実施形態による強誘電体メモリでは、製造プロセスのばらつきに関係なく、メモリセル１のデータに応じた電荷をｎチャネルトランジスタ３２を介して十分にキャパシタ３５からビット線ＢＬに転送することができる。その結果、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができる。
【００５９】
また、第４実施形態では、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳを、ｎチャネルトランジスタ３２がオン状態とオフ状態との境界状態の近傍のオフ状態となるしきい値電圧Ｖｔｎに設定することによって、データの読み出し時に、メモリセル１のデータに応じた負電荷がビット線ＢＬに出力されてビット線ＢＬの電位が低下する際に、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳがｎチャネルトランジスタ３２のしきい値電圧Ｖｔｎ以上になることにより、ｎチャネルトランジスタ３２をオン状態にすることができる。この際、ｎチャネルトランジスタ３２を介して、ビット線ＢＬからキャパシタ３５へ負電荷が転送されるとともに、キャパシタ３５側からビット線ＢＬへ正電荷が供給されるので、メモリセル１から出力される負電荷によるビット線ＢＬの電位の低下を抑制することができる。これにより、同一のビット線ＢＬに繋がる、データを読み出したメモリセル１以外の他のメモリセル１の強誘電体キャパシタ１ａに、ビット線ＢＬの低下した電位が印加されることに起因して、ディスターブ（分極状態の劣化によるデータの消失）が発生するのを抑制することができる。
【００６０】
また、第４実施形態では、キャパシタ３５の一方電極をｎチャネルトランジスタ３２のドレインに接続するとともに、キャパシタ３５によりｎチャネルトランジスタ３２のドレインに繋がるノードＮＤ１の電位を上昇させる方向にブートすることによって、データの読み出し前にノードＮＤ１の電位を、ｎチャネルトランジスタ３２のソースに接続されたビット線ＢＬの電位（Ｖｄｄ）よりも高い電位（＞Ｖｄｄ＋２Ｖｔｎ）に上昇させることができる。これにより、容易に、データの読み出し時にメモリセル１のデータに応じた負電荷をビット線ＢＬからｎチャネルトランジスタ３２を介してキャパシタ３５側に転送することができる。これにより、容易に、キャパシタ３５に蓄積された電荷によって生じるノードＮＤ１の電圧をメモリセル１のデータに対応させることができる。
【００６１】
（第５実施形態）
図９は、本発明の第５実施形態による強誘電体メモリの回路構成を示した回路図である。次に、図９を参照して、本発明の第５実施形態による強誘電体メモリの回路構成について説明する。
【００６２】
この第５実施形態による強誘電体メモリは、上記第４実施形態による強誘電体メモリと異なり、ビット線ＢＬと、キャパシタ３５およびセンスアンプ６との間に接続されたｎチャネルトランジスタ４２のゲートにＶｄｄの電位が印加されるように構成されている。なお、このｎチャネルトランジスタ４２は、本発明の「第１電界効果型トランジスタ」の一例である。また、ｎチャネルトランジスタ４２のしきい値電圧Ｖｔｎ０は、ほぼ０Ｖに設定されている。また、この第５実施形態では、ｎチャネルトランジスタ４２のゲートと、キャパシタ３５が接続されたノードＮＤ１とは、接続されていないとともに、図７に示した第４実施形態による強誘電体メモリのノードＮＤ１とｎチャネルトランジスタ３２のゲートとの間に接続されたｎチャネルトランジスタ３３も設けられていない。第５実施形態による強誘電体メモリの上記以外の構成は、上記第４実施形態による強誘電体メモリの構成と同様である。
【００６３】
図１０は、本発明の第５実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。次に、図９および図１０を参照して、第５実施形態による強誘電体メモリのデータの読み出し動作について説明する。
【００６４】
この第５実施形態による強誘電体メモリでは、図１０に示すように、データ読み出し動作の初期状態において、ワード線ＷＬおよびビット線ＢＬの電位は、共にＶｓｓになっている。また、制御信号／ＰＣの電位は、Ｖｄｄになっている。これにより、ｐチャネルトランジスタ３４は、オフ状態になっている。また、ノードＮＤ１の電位は、Ｖｄｄになっている。
【００６５】
また、第５実施形態では、初期状態において、ｎチャネルトランジスタ４２のゲートに電位Ｖｄｄが印加されている。これにより、ｎチャネルトランジスタ４２のしきい値電圧Ｖｔｎ０がほぼ０Ｖに設定されていることにより、ｎチャネルトランジスタ４２はオン状態とオフ状態との境界状態の近傍のオフ状態に保持されている。また、ｎチャネルトランジスタ４２がオフしていることにより、ノードＮＤ１はフローティング状態になっている。また、制御信号ＰＣ２の電位は、Ｖｓｓになっている。
【００６６】
次に、ワード線ＷＬおよびビット線ＢＬの各々の電位を同時にＶｄｄに立ち上げる。この際、メモリセル１の強誘電体キャパシタ１ａの２つの電極間の電位差は、Ｖｓｓ（０Ｖ）に保持されるので、強誘電体キャパシタ１ａからビット線ＢＬへのデータの読み出し（電荷の出力）は、発生しない。この後、制御信号／ＰＣの電位をＶｓｓに立ち下げる。これにより、ｐチャネルトランジスタ３４がオン状態になるので、ｐチャネルトランジスタ３４を介して電位Ｖｄｄがビット線ＢＬに供給される。これにより、ビット線ＢＬの電位は、Ｖｄｄに保持される。
【００６７】
次に、第５実施形態では、キャパシタ３５に入力される制御信号ＰＣ２の電位をＶｓｓからＶｄｄに立ち上げる。これにより、キャパシタ３５が接続されたフローティング状態のノードＮＤ１の電位は、キャパシタ３５の容量によって上昇する方向にブートされる。このため、ノードＮＤ１の電位は、Ｖｄｄからさらに高電位のＶｄｄ＋２Ｖｔｎ以上の電位に上昇される。なお、このとき、ｎチャネルトランジスタ４２のゲートにはＶｄｄに固定された電位が印加されるとともに、ソースにはｐチャネルトランジスタ３４を介してＶｄｄの電位が供給されているので、ｎチャネルトランジスタ４２のゲート−ソース間電圧ＶＧＳは０Ｖ（＝しきい値電圧Ｖｔｎ０）に保持される。これにより、ｎチャネルトランジスタ４２では、オン状態とオフ状態との境界状態の近傍のオフ状態が維持される。
【００６８】
この後、制御信号／ＰＣの電位をＶｓｓからＶｄｄに立ち上げる。これにより、ｐチャネルトランジスタ３４がオフする。この際、ｎチャネルトランジスタ４２もオフしているので、ビット線ＢＬはフローティング状態になる。この後、ワード線ＷＬの電位をＶｄｄからＶｓｓに立ち下げることによってノードＮＤ１に発生した電位と、参照電位とをセンスアンプ６により比較してデータ「０」または「１」の判別を行う。この際の第５実施形態による動作は、上記第４実施形態による動作と同様である。上記のようにして、第５実施形態による強誘電体メモリのデータの読み出し動作が行われる。
【００６９】
第５実施形態では、上記のように、データの読み出し前にキャパシタ３５を用いて、ｎチャネルトランジスタ４２のソースおよびドレインの一方が繋がるノードＮＤ１の電位をビット線ＢＬの電位（Ｖｄｄ）よりも高い電位（＞Ｖｄｄ＋２Ｖｔｎ）に上昇させることができるので、ノードＮＤ１の電位をビット線ＢＬの電位（Ｖｄｄ）よりも高い電位に上昇させる電圧を生成するための正電圧生成回路を別途設ける必要がない。これにより、データの読み出し前にノードＮＤ１の電位をビット線ＢＬの電位（Ｖｄｄ）よりも高い電位に上昇させる場合にも、強誘電体メモリの回路規模が増大するのを抑制することができる。
【００７０】
また、第５実施形態では、メモリセル１のデータに応じた負電荷をビット線ＢＬからキャパシタ３５が接続されたノードＮＤ１へ転送するのを制御するために、しきい値電圧Ｖｔｎ０がＶｓｓ（０Ｖ）のｎチャネルトランジスタ４２を用いることによって、データの読み出し前に、ビット線ＢＬに繋がるｎチャネルトランジスタ４２のソースの電位をＶｄｄにすれば、ｎチャネルトランジスタ４２のゲートに電位Ｖｄｄを印加することにより、ｎチャネルトランジスタ４２のゲート−ソース間電圧ＶＧＳをｎチャネルトランジスタ４２がオン状態とオフ状態との境界状態の近傍のオフ状態になるしきい値電圧Ｖｔｎ０（０Ｖ）に設定することができる。これにより、強誘電体メモリにおいて、一般的に用いられる電位Ｖｄｄを用いて、ｎチャネルトランジスタ４２のゲート−ソース間電圧ＶＧＳをｎチャネルトランジスタ４２のしきい値電圧Ｖｔｎ０に設定することができるので、たとえば、ビット線ＢＬからキャパシタ３５への負電荷の転送を制御するトランジスタのゲートにＶｄｄよりも高い正電圧を印加することにより、ゲート−ソース間電圧ＶＧＳをそのトランジスタのしきい値電圧に設定する場合と異なり、トランジスタのゲートに印加するＶｄｄよりも高い正電圧を生成するための正電圧生成回路を別途設ける必要がない。このため、強誘電体メモリの回路規模を増大させることなく、ｎチャネルトランジスタ４２のゲート−ソース間電圧ＶＧＳをｎチャネルトランジスタ４２のしきい値電圧Ｖｔｎ０に設定することができる。
【００７１】
また、第５実施形態では、上記の効果以外にも、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができるなどの上記第４実施形態と同様の効果を得ることができる。
【００７２】
（第６実施形態）
図１１は、本発明の第６実施形態による強誘電体メモリの回路構成を示した回路図である。次に、図１１を参照して、本発明の第６実施形態による強誘電体メモリの回路構成について説明する。
【００７３】
この第６実施形態による強誘電体メモリは、上記第４実施形態と異なり、キャパシタ３５を用いたブート動作によりノードＮＤ１にビット線ＢＬの電位よりも高い正電位を発生させる代わりに、別途設けた正電圧生成回路によって生成した正電圧を用いて、ノードＮＤ１にビット線ＢＬの電位よりも高い正電位を発生させるように構成されている。具体的には、第６実施形態による強誘電体メモリでは、図１１に示すように、キャパシタ３５の接続されたノードＮＤ１にｎチャネルトランジスタ４０のソースが接続されている。また、ｎチャネルトランジスタ４０のドレインには、別途設けた正電圧生成回路（図示せず）により生成された正電圧ＶＰＰが供給されている。なお、この第６実施形態における正電圧ＶＰＰは、上記第４実施形態と異なり、Ｖｄｄ＋３Ｖｔｎ（Ｖｔｎ：ｎチャネルトランジスタ３２、３３および４０のしきい値電圧）以上の一定電圧である。また、この正電圧ＶＰＰは、ノードＮＤ１とｎチャネルトランジスタ３２のゲートとの間に接続されたｎチャネルトランジスタ３３のゲートにも印加されている。また、ｎチャネルトランジスタ４０のゲートには、制御信号ＰＣ３が入力される。これにより、制御信号ＰＣ３に応じてｎチャネルトランジスタ４０がオンした際に、ｎチャネルトランジスタ４０のドレインに供給されている正電圧ＶＰＰによって、ノードＮＤ１にビット線ＢＬの電位よりも高い正電位が発生するように構成されている。第６実施形態による強誘電体メモリの上記以外の構成は、上記第４実施形態による強誘電体メモリの構成と同様である。
【００７４】
図１２は、本発明の第６実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。次に、図１１および図１２を参照して、本発明の第６実施形態による強誘電体メモリのデータの読み出し動作について説明する。
【００７５】
この第６実施形態による強誘電体メモリでは、図１２に示すように、データ読み出し動作の初期状態において、ワード線ＷＬおよびビット線ＢＬの電位は、共にＶｓｓになっている。また、制御信号／ＰＣの電位は、Ｖｄｄになっている。これにより、ｐチャネルトランジスタ３４は、オフ状態になっている。また、ｎチャネルトランジスタ３２のゲート電圧とノードＮＤ１の電位とは、共に、Ｖｄｄになっている。この際、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳは、約０Ｖになっているので、ｎチャネルトランジスタ３２は、オフ状態になっている。また、制御信号ＰＣ３の電位は、Ｖｓｓになっている。これにより、ｎチャネルトランジスタ４０は、オフ状態になっている。このため、ノードＮＤ１は、フローティング状態になっている。また、ｎチャネルトランジスタ３３のゲートには、Ｖｄｄ＋３Ｖｔｎ（Ｖｔｎ：ｎチャネルトランジスタ３２、３３および４０のしきい値電圧）以上の一定電圧に設定された正電圧ＶＰＰが入力されている。これにより、ｎチャネルトランジスタ３３は、オン状態になっている。
【００７６】
次に、ワード線ＷＬおよびビット線ＢＬの各々の電位を同時にＶｄｄに立ち上げる。この際、メモリセル１の強誘電体キャパシタ１ａの２つの電極間の電位差は、Ｖｓｓ（０Ｖ）に保持されるので、強誘電体キャパシタ１ａからビット線ＢＬへのデータの読み出し（電荷の出力）は、発生しない。この後、制御信号／ＰＣの電位をＶｓｓに立ち下げる。これにより、ｐチャネルトランジスタ３４がオン状態になるので、ｐチャネルトランジスタ３４を介して電位Ｖｄｄがビット線ＢＬに供給される。これにより、ビット線ＢＬの電位は、Ｖｄｄに保持される。
【００７７】
次に、第６実施形態では、ｎチャネルトランジスタ４０のゲートに入力される制御信号ＰＣ３の電位をＶｓｓからＶＰＰ（＞Ｖｄｄ＋３Ｖｔｎ）に立ち上げる。これにより、ｎチャネルトランジスタ４０がオンするので、正電位がｎチャネルトランジスタ４０を介してノードＮＤ１に供給される。これにより、キャパシタ３５が充電されるとともに、ノードＮＤ１の電位がＶｄｄから上昇する。この際、ノードＮＤ１の電位は、ｎチャネルトランジスタ４０に供給される正電圧ＶＰＰ（＞Ｖｄｄ＋３Ｖｔｎ）よりもｎチャネルトランジスタ４０のしきい値電圧Ｖｔｎの分低い電位までしか上昇しない。このため、ノードＮＤ１の電位は、ＶｄｄからＶｄｄ＋２Ｖｔｎ以上の正電位に上昇される。
【００７８】
そして、ノードＮＤ１の電位が上昇するのに伴って、ノードＮＤ１にｎチャネルトランジスタ３３を介して繋がるｎチャネルトランジスタ３２のゲートの電位（ゲート電圧）も上昇する。この際、ｎチャネルトランジスタ３２のゲート電圧は、ノードＮＤ１の正電位（＞Ｖｄｄ＋２Ｖｔｎ）よりもｎチャネルトランジスタ３３のしきい値電圧Ｖｔｎの分低い電位までしか上昇しない。これにより、ｎチャネルトランジスタ３２のゲート電圧は、Ｖｄｄ＋Ｖｔｎ以上の正電圧に上昇する。このとき、ｎチャネルトランジスタ３２はオン状態になる。この後、制御信号ＰＣ３の電位をＶＰＰからＶｓｓに立ち下げる。これにより、ｎチャネルトランジスタ４０は、オフ状態になる。そして、ｎチャネルトランジスタ３２がオンすることにより、ｐチャネルトランジスタ３４と、ｎチャネルトランジスタ３２のソースおよびドレインと、ｐチャネルトランジスタ３３とを介して、ｎチャネルトランジスタ３２のゲートにＶｄｄの電位が供給される。これにより、ｎチャネルトランジスタ３２のゲート電圧（＞Ｖｄｄ＋Ｖｔｎ）は、Ｖｄｄ側に低下する。
【００７９】
この際、第６実施形態では、ｎチャネルトランジスタ３２のゲート電圧がＶｄｄ＋Ｖｔｎに達した時点で、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔｎに達するので、ｎチャネルトランジスタ３２はオフする。これにより、ｎチャネルトランジスタ３２のゲート電圧がＶｄｄ＋Ｖｔｎまで低下した時点で、そのゲート電圧の低下が停止される。なお、このとき、ｎチャネルトランジスタ３２は、オン状態とオフ状態との境界状態の近傍のオフ状態に保持される。また、ｎチャネルトランジスタ３２がオンした際、ｐチャネルトランジスタ３４とｎチャネルトランジスタ３２のソースおよびドレインとを介して供給される電位Ｖｄｄにより、ノードＮＤ１の電位もＶｄｄ＋２Ｖｔｎ以上の電位から低下する。そして、ｎチャネルトランジスタ３２のゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔｎに達することによりｎチャネルトランジスタ３２がオフすることによって、ノードＮＤ１の電位の低下も停止される。このとき、ノードＮＤ１の電位は、Ｖｄｄ＋２Ｖｔｎとなる。
【００８０】
この後、制御信号／ＰＣの電位をＶｓｓからＶｄｄに立ち上げる。これにより、ｐチャネルトランジスタ３４がオフする。この際、ｎチャネルトランジスタ３２もオフしているので、ビット線ＢＬはフローティング状態になる。この後、ワード線ＷＬの電位をＶｄｄからＶｓｓに立ち下げることによってノードＮＤ１に発生した電位と、参照電位とをセンスアンプ６により比較してデータ「０」または「１」の判別を行う。この際の第６実施形態による動作は、上記第４実施形態による動作と同様である。上記のようにして、第６実施形態による強誘電体メモリのデータの読み出し動作が行われる。
【００８１】
第６実施形態では、製造プロセスのばらつきに関係なく、データの読み出し時において、読み出し電圧が小さくなるのを抑制することができるなどの上記第４実施形態と同様の効果を得ることができる。
【００８２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８３】
たとえば、上記実施形態では、本発明を適用するメモリの一例としての強誘電体メモリについて説明したが、本発明はこれに限らず、強誘電体メモリ以外の種々のメモリに対して本発明を適用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施形態による強誘電体メモリの回路構成を示した回路図である。
【図２】本発明の第１実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。
【図３】本発明の第２実施形態による強誘電体メモリの回路構成を示した回路図である。
【図４】本発明の第２実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。
【図５】本発明の第３実施形態による強誘電体メモリの回路構成を示した回路図である。
【図６】本発明の第３実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。
【図７】本発明の第４実施形態による強誘電体メモリの回路構成を示した回路図である。
【図８】本発明の第４実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。
【図９】本発明の第５実施形態による強誘電体メモリの回路構成を示した回路図である。
【図１０】本発明の第５実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。
【図１１】本発明の第６実施形態による強誘電体メモリの回路構成を示した回路図である。
【図１２】本発明の第６実施形態による強誘電体メモリのデータの読み出し動作を説明するための電圧波形図である。
【符号の説明】
【００８５】
１  メモリセル
１ａ  強誘電体キャパシタ
２  ｐチャネルトランジスタ（第１電界効果型トランジスタ）
３  ｐチャネルトランジスタ（第３電界効果型トランジスタ）
４  ｎチャネルトランジスタ（第２電界効果型トランジスタ）
５  キャパシタ（電荷蓄積手段）
６  センスアンプ（データ判別手段）
３２  ｎチャネルトランジスタ（第１電界効果型トランジスタ）
３３  ｎチャネルトランジスタ（第３電界効果型トランジスタ）
３４  ｐチャネルトランジスタ（第２電界効果型トランジスタ）
【図１】
2006202421.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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