(57)【要約】【課題】ＭＯＮＯＳ素子にデータを書き込む際に、書き込み後のしきい値電圧が、データ書き込み時にゲート電極に印加した電圧にほぼ等しくなるようにすること。【解決手段】書き込み用電源回路２は、ＭＯＮＯＳ素子よりなるメモリ素子１に対して、そのＭＯＮＯＳ素子のゲート電極に印加する電圧Ｖｇおよびそれよりも高い電圧Ｖｐｐを供給し、データの書き込みを行う。その際、メモリ素子１に流れるドレイン電流Ｉｄｓは、メモリ素子１のしきい値電圧Ｖｔｈがゲート印加電圧Ｖｇに達すると、流れなくなる。書き込み終了検出回路３は、書き込み中にドレイン電流Ｉｄｓが流れなくなったことを検出することで、メモリ素子１へのデータの書き込みが終了したことを検出し、書き込み用電源回路２に停止信号Ｓ２を送る。書き込み用電源回路２は、停止信号Ｓ２を受け取り、メモリ素子１への電圧供給を停止する。【選択図】        図１
2006099845.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子と、
前記メモリ素子にデータを書き込む際に、前記メモリ素子のしきい値電圧が、前記ゲート電極に印加した電圧に等しくなるか、またはほぼ等しくなるまで、書き込み動作を行う書き込み用電源回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記書き込み用電源回路は、前記メモリ素子に流れるドレイン電流の電流量がゼロまたはほぼゼロになるまで、書き込み動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記書き込み用電源回路は、前記メモリ素子に流れるドレイン電流の電流量が、書き込み開始時のドレイン電流の電流量の１／２以下になるまで、書き込み動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ドレイン電流の電流量に基づいて、前記書き込み用電源回路の書き込み動作を停止させる書き込み終了検出回路を、さらに備えることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記書き込み用電源回路は、データの書き込み時に、前記ゲート電極に印加する電圧として、２種類以上の異なる電圧を発生することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子と、
前記メモリ素子にデータを書き込む際に、１００ミリ秒以上の間、書き込み動作を行う書き込み用電源回路と、
を備えることを特徴とする半導体装置。
【請求項７】
データの書き込み開始と同時に計時を開始し、１００ミリ秒以上の所定の時間が経過した時点で、前記書き込み用電源回路の書き込み動作を停止させる計時手段を、さらに備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記書き込み用電源回路は、データの書き込み時に、前記ゲート電極に印加する電圧として、２種類以上の異なる電圧を発生することを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶し、かつデータが書き込まれた状態のときのしきい値電圧が、データ書き込み時に前記ゲート電極に印加された電圧に等しくなるか、またはほぼ等しくなるメモリ素子と、
前記メモリ素子にデータが書き込まれる際に、前記メモリ素子に流れるドレイン電流の停止レベルを検出するとともに、ドレイン電流の停止レベルを検出したときに前記メモリ素子への書き込みを停止させる書き込み終了検出回路と、
を備えることを特徴とする半導体装置。
【請求項１０】
ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶し、かつデータの書き込み時に前記ゲート電極に印加される電圧に応じて異なるしきい値電圧を実現する半導体装置であって、
データが書き込まれた状態のしきい値電圧が、データの書き込み時に前記ゲート電極に印加された電圧に等しいか、またはほぼ等しいことを特徴とする半導体装置。
【請求項１１】
ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子にデータを書き込むにあたって、
前記メモリ素子のしきい値電圧が、前記ゲート電極に印加した電圧に等しくなるか、またはほぼ等しくなるまで、書き込み動作を行うことを特徴とする半導体装置のデータ書き込み方法。
【請求項１２】
前記メモリ素子に流れるドレイン電流の電流量がゼロまたはほぼゼロになるまで、書き込み動作を行うことを特徴とする請求項１１に記載の半導体装置のデータ書き込み方法。
【請求項１３】
前記メモリ素子に流れるドレイン電流の電流量が、書き込み開始時のドレイン電流の電流量の１／２以下になるまで、書き込み動作を行うことを特徴とする請求項１１に記載の半導体装置のデータ書き込み方法。
【請求項１４】
前記メモリ素子に書き込まれるデータに応じて、前記ゲート電極に、２種類以上の異なる電圧のうちのいずれかを印加することを特徴とする請求項１１〜１３のいずれか一つに記載の半導体装置のデータ書き込み方法。
【請求項１５】
ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子にデータを書き込むにあたって、
１００ミリ秒以上の間、書き込み動作を行うことを特徴とする半導体装置のデータ書き込み方法。
【請求項１６】
前記メモリ素子に書き込まれるデータに応じて、前記ゲート電極に、２種類以上の異なる電圧のうちのいずれかを印加することを特徴とする請求項１５に記載の半導体装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびそのデータ書き込み方法に関し、特にゲート電極と半導体表面との間にＯＮＯ（酸化膜−窒化膜−酸化膜）積層膜を有するいわゆるＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構造を備えた半導体装置およびそのデータ書き込み方法に関する。
【背景技術】
【０００２】
従来、ゲート電圧に応じてしきい値を制御することにより少なくとも３値を記憶可能な不揮発性半導体記憶装置であって、ゲート絶縁膜が、半導体基板上に第１の酸化膜（Ｏ）、窒化膜（Ｎ）、第２の酸化膜（Ｏ）を順に積層した構造、すなわちＭＯＮＯＳ構造を有するものが提案されている（例えば、特許文献１参照。）。この提案によれば、データを書き込む際に、１ミリ秒間、ゲート電圧を７Ｖ、８Ｖまたは９Ｖに設定することによって、データの書き込み後に、ベリファイ動作を行うことなく、それぞれ−１Ｖ、−０．３Ｖまたは０．５Ｖのしきい値電圧が得られるとしている。
【０００３】
【特許文献１】特開平９−７４１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、本発明者らが検討した結果、上記特許文献１に開示された半導体記憶装置には、以下のような問題点のあることが判明した。第１に、書き込み時間が１ミリ秒と短いため、トンネル酸化膜となる第１の酸化膜の厚さのばらつきによって、データが書き込まれた状態のしきい値電圧（以下、書き込み後のしきい値電圧とする）にばらつきが生じる。また、このようなばらつきがあるにもかかわらず、書き込み動作の終了タイミングを時間で管理しているだけであるため、書き込み動作中に、しきい値電圧が所望の値に到達しているか否かを判断することができない。
【０００５】
従って、書き込み後のしきい値電圧が所望の値になるようにするには、上記特許文献１では不要であるとされているにもかかわらず、通常のメモリ素子と同様にベリファイ動作を行う必要があると考えられる。第２に、多値化するためには、ある程度、トンネル確率を上げる必要があるため、トンネル酸化膜を薄くする必要がある。しかし、トンネル酸化膜を薄くすると、データ保持特性が低下するおそれがある。
【０００６】
この発明は、上述した従来技術による問題点を解消するため、書き込み後のしきい値電圧が、データ書き込み時にゲート電極に印加した電圧に等しいか、またはほぼ等しい半導体装置を提供することを目的とする。また、多値化しても高いデータ保持特性を有する半導体装置を提供することを目的とする。
【０００７】
また、書き込み後のしきい値電圧を所望の値に自動的に設定することができる半導体装置のデータ書き込み方法を提供することを目的とする。さらに、データ保持特性の低下を招くことなく、多値化することができる半導体装置のデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子と、前記メモリ素子にデータを書き込む際に、前記メモリ素子のしきい値電圧が、前記ゲート電極に印加した電圧に等しくなるか、またはほぼ等しくなるまで、書き込み動作を行う書き込み用電源回路と、を備えることを特徴とする。
【０００９】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記書き込み用電源回路が、前記メモリ素子に流れるドレイン電流の電流量がゼロまたはほぼゼロになるまで、書き込み動作を行うことを特徴とする。
【００１０】
請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記書き込み用電源回路が、前記メモリ素子に流れるドレイン電流の電流量が、書き込み開始時のドレイン電流の電流量の１／２以下になるまで、書き込み動作を行うことを特徴とする。
【００１１】
請求項４の発明にかかる半導体装置は、請求項２または３に記載の発明において、前記ドレイン電流の電流量に基づいて、前記書き込み用電源回路の書き込み動作を停止させる書き込み終了検出回路を、さらに備えることを特徴とする。
【００１２】
請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記書き込み用電源回路が、データの書き込み時に、前記ゲート電極に印加する電圧として、２種類以上の異なる電圧を発生することを特徴とする。
【００１３】
また、請求項６の発明にかかる半導体装置は、ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子と、前記メモリ素子にデータを書き込む際に、１００ミリ秒以上の間、書き込み動作を行う書き込み用電源回路と、を備えることを特徴とする。
【００１４】
請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、データの書き込み開始と同時に計時を開始し、１００ミリ秒以上の所定の時間が経過した時点で、前記書き込み用電源回路の書き込み動作を停止させる計時手段を、さらに備えることを特徴とする。
【００１５】
請求項８の発明にかかる半導体装置は、請求項６または７に記載の発明において、前記書き込み用電源回路が、データの書き込み時に、前記ゲート電極に印加する電圧として、２種類以上の異なる電圧を発生することを特徴とする。
【００１６】
また、請求項９の発明にかかる半導体装置は、ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶し、かつデータが書き込まれた状態のときのしきい値電圧が、データ書き込み時に前記ゲート電極に印加された電圧に等しくなるか、またはほぼ等しくなるメモリ素子と、前記メモリ素子にデータが書き込まれる際に、前記メモリ素子に流れるドレイン電流の停止レベルを検出するとともに、ドレイン電流の停止レベルを検出したときに前記メモリ素子への書き込みを停止させる書き込み終了検出回路と、を備えることを特徴とする。
【００１７】
また、請求項１０の発明にかかる半導体装置は、ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶し、かつデータの書き込み時に前記ゲート電極に印加される電圧に応じて異なるしきい値電圧を実現する半導体装置であって、データが書き込まれた状態のしきい値電圧が、データの書き込み時に前記ゲート電極に印加された電圧に等しいか、またはほぼ等しいことを特徴とする。
【００１８】
また、請求項１１の発明にかかる半導体装置のデータ書き込み方法は、ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子にデータを書き込むにあたって、前記メモリ素子のしきい値電圧が、前記ゲート電極に印加した電圧に等しくなるか、またはほぼ等しくなるまで、書き込み動作を行うことを特徴とする。
【００１９】
請求項１２の発明にかかる半導体装置のデータ書き込み方法は、請求項１１に記載の発明において、前記メモリ素子に流れるドレイン電流の電流量がゼロまたはほぼゼロになるまで、書き込み動作を行うことを特徴とする。
【００２０】
請求項１３の発明にかかる半導体装置のデータ書き込み方法は、請求項１１に記載の発明において、前記メモリ素子に流れるドレイン電流の電流量が、書き込み開始時のドレイン電流の電流量の１／２以下になるまで、書き込み動作を行うことを特徴とする。
【００２１】
請求項１４の発明にかかる半導体装置のデータ書き込み方法は、請求項１１〜１３のいずれか一つに記載の発明において、前記メモリ素子に書き込まれるデータに応じて、前記ゲート電極に、２種類以上の異なる電圧のうちのいずれかを印加することを特徴とする。
【００２２】
また、請求項１５の発明にかかる半導体装置のデータ書き込み方法は、ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子にデータを書き込むにあたって、１００ミリ秒以上の間、書き込み動作を行うことを特徴とする。
【００２３】
請求項１６の発明にかかる半導体装置のデータ書き込み方法は、請求項１５に記載の発明において、前記メモリ素子に書き込まれるデータに応じて、前記ゲート電極に、２種類以上の異なる電圧のうちのいずれかを印加することを特徴とする。
【００２４】
請求項１、１０または１１の発明によれば、データの書き込み時間を十分に長く設定することにより、データの書き込み中、ゲート絶縁膜中の窒化膜にホットエレクトロンが蓄積されるのに伴って、しきい値電圧が上昇し、やがて飽和して書き込み時のゲート電極への印加電圧（以下、書き込み時のゲート印加電圧とする）に達すると、チャネル内にチャネル電流が流れなくなる。それによって、インパクトイオン化によるホットエレクトロンの発生が停止し、データの書き込みが自動的に終了する。
【００２５】
このとき、トンネル酸化膜の厚さがばらついていても、書き込み後のしきい値電圧は、書き込み時のゲート印加電圧に等しいか、ほぼ等しくなるので、書き込み後のしきい値電圧のばらつきが小さくなる。また、書き込み後のしきい値電圧が所望の値になっているか否かを確認する必要がないので、ベリファイ動作が不要となる。さらに、ゲート絶縁膜中のトンネル酸化膜が厚くても、書き込み後のしきい値電圧が書き込み時のゲート印加電圧に等しいか、ほぼ等しくなるので、トンネル酸化膜を厚くすることによって、データ保持特性の向上を図ることができる。
【００２６】
請求項２または１２の発明によれば、しきい値電圧が飽和して書き込み時のゲート印加電圧に達し、チャネル内にチャネル電流が流れなくなると、ドレイン電流の電流量がゼロになるので、ドレイン電流をモニターすることにより、所望のしきい値電圧に達したか否かを判断することができる。モニターしたドレイン電流量がゼロまたはほぼゼロであるときに、しきい値電圧が所望の値となる。
【００２７】
請求項３または１３の発明によれば、ドレイン電流の電流量が、書き込み開始時のドレイン電流の電流量の１／２以下になると、しきい値電圧がほぼ飽和しておおよそ書き込み時のゲート印加電圧に等しくなるので、ドレイン電流をモニターすることにより、所望のしきい値電圧にほぼ達したか否かを判断することができる。モニターしたドレイン電流量が書き込み開始時の１／２以下になるときに、しきい値電圧がおおよそ所望の値となる。
【００２８】
請求項４の発明によれば、書き込み終了検出回路により、ドレイン電流をモニターし、ドレイン電流量がゼロまたはほぼゼロであるとき、あるいはドレイン電流量が書き込み開始時の１／２以下であるときに、書き込み用電源回路に停止信号を送り、書き込み用電源回路の書き込み動作を停止させることができる。請求項５、８、１４または１６の発明によれば、書き込み時のゲート印加電圧が２種類以上の異なる電圧であることによって、多値化を図ることができる。その際、書き込み後のしきい値電圧が書き込み時のゲート印加電圧に等しいか、ほぼ等しいので、多値のしきい値電圧間のマージンが拡大する。
【００２９】
請求項６または１５の発明によれば、データの書き込み時間が１００ミリ秒以上であれば、書き込み後のしきい値電圧は、書き込み時のゲート印加電圧に等しいか、ほぼ等しくなる。従って、トンネル酸化膜の厚さがばらついていても、書き込み後のしきい値電圧のばらつきが小さくなる。また、書き込み後のしきい値電圧が所望の値になっているか否かを確認する必要がないので、ベリファイ動作が不要となる。さらに、ゲート絶縁膜中のトンネル酸化膜が厚くても、書き込み後のしきい値電圧が書き込み時のゲート印加電圧に等しいか、ほぼ等しくなるので、トンネル酸化膜を厚くすることによって、データ保持特性の向上を図ることができる。
【００３０】
請求項７の発明によれば、計時手段により、書き込み開始から１００ミリ秒以上の所定の時間が経過した時点で、書き込み用電源回路に停止信号を送り、書き込み用電源回路の書き込み動作を停止させることができる。請求項９の発明によれば、ドレイン電流の電流量が所定の停止レベルになると、しきい値電圧が飽和して書き込み時のゲート印加電圧に等しくなるか、またはほぼ飽和しておおよそ書き込み時のゲート印加電圧に等しくなるので、ドレイン電流をモニターすることにより、所望のしきい値電圧またはほぼ所望のしきい値電圧に達したか否かを判断することができる。モニターしたドレイン電流量が所定の停止レベルになるときに、しきい値電圧が所望の値またはおおよそ所望の値となる。
【発明の効果】
【００３１】
本発明にかかる半導体装置によれば、書き込み後のしきい値電圧が書き込み時のゲート印加電圧に等しいか、またはほぼ等しい半導体装置が得られるという効果と、多値化しても高いデータ保持特性を有する半導体装置が得られるという効果とを奏する。また、本発明にかかる半導体装置のデータ書き込み方法によれば、書き込み後のしきい値電圧を所望の値に自動的に設定することができるという効果と、データ保持特性の低下を招くことなく、多値化することができるという効果とを奏する。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照して、この発明にかかる半導体装置およびそのデータ書き込み方法の好適な実施の形態を詳細に説明する。なお、以下の各実施の形態および添付図面においては、同様の構成には同一の符号を付して説明を省略する。
【００３３】
実施の形態１．
図１は、実施の形態１の半導体装置の全体構成を示すブロック図である。図１に示すように、実施の形態１は、メモリ素子１、書き込み用電源回路２、書き込み終了検出回路３およびデータ出力回路４を備えている。メモリ素子１は、ＭＯＮＯＳ構造を有する。書き込み用電源回路２は、外部から供給された書き込み開始信号Ｓ１に基づいて、メモリ素子１にデータを書き込むための電圧、例えば後述する書き込み時のゲート印加電圧Ｖｇおよびそれよりも高い電圧Ｖｐｐを供給し、メモリ素子１に対するデータの書き込み動作を行う。また、書き込み用電源回路２は、書き込み終了検出回路３から停止信号Ｓ２を受け取ると、メモリ素子１へのゲート印加電圧Ｖｇおよび高電圧Ｖｐｐの供給を停止する。
【００３４】
書き込み終了検出回路３は、データの書き込み時にメモリ素子１を流れるドレイン電流Ｉｄｓを検出し、ドレイン電流Ｉｄｓが所定の停止レベル、例えばゼロまたはほぼゼロ、あるいは書き込み開始時の電流量の１／２以下になることによって、メモリ素子１へのデータの書き込みが終了したことを検出する。そして、書き込み終了検出回路３は、データの書き込み終了を検出すると、書き込み用電源回路２に停止信号Ｓ２を送る。データ出力回路４は、データの読み出し時にメモリ素子１を流れるドレイン電流Ｉｄｓを検出し、データ読み出し信号Ｓ３を外部へ出力する。
【００３５】
図２は、実施の形態１の半導体装置の要部の構成を示す回路図である。図２に示すように、ＭＯＮＯＳ構造を有するメモリ素子（以下、ＭＯＮＯＳ素子とする）１１のドレインは、読み出し用のｐチャネルＭＯＳトランジスタ（以下、読み出し用ＰＭＯＳとする）１２のドレインおよび書き込み用のｐチャネルＭＯＳトランジスタ（以下、書き込み用ＰＭＯＳとする）１３のドレインに接続されている。読み出し用ＰＭＯＳ１２と書き込み用ＰＭＯＳ１３とでは、チャネル長およびチャネル幅が異なっており、読み出し用ＰＭＯＳ１２のオン抵抗は、書き込み用ＰＭＯＳ１３のオン抵抗よりも高い。つまり、読み出し用ＰＭＯＳ１２は、書き込み用ＰＭＯＳ１３よりも電流が流れにくいという特性を有する。ＭＯＮＯＳ素子１１のソースは、ｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとする）１４のドレインに接続されている。ＭＯＮＯＳ素子１１は、前記メモリ素子１を構成する。
【００３６】
読み出し用ＰＭＯＳ１２のソースおよびバルクと書き込み用ＰＭＯＳ１３のソースおよびバルクとは、正側の電源ライン１７に接続されている。ＮＭＯＳ１４のソースおよびバルクとＭＯＮＯＳ素子１１のバルクとは、負側の電源ライン１８に接続されている。ＭＯＮＯＳ素子１１と読み出し用ＰＭＯＳ１２との接続ノードＮ１は、第１のインバータ１５の入力端子に接続されている。第１のインバータ１５は、データ出力回路４の機能を有しており、その出力端子ＯＵＴ１からデータ読み出し信号Ｓ３を出力する。
【００３７】
ＭＯＮＯＳ素子１１とＮＭＯＳ１４との接続ノードＮ２は、第２のインバータ１６の入力端子に接続されている。第２のインバータ１６は、書き込み終了検出回路３の機能を有しており、その出力端子ＯＵＴ２から停止信号Ｓ２を出力する。ＭＯＮＯＳ素子１１のゲート電極ＭＧ、読み出し用ＰＭＯＳ１２のゲート電極ＰＧ１、書き込み用ＰＭＯＳ１３のゲート電極ＰＧ２、ＮＭＯＳ１４のゲート電極ＮＧには、スタンバイモード、データ書き込みモード、データ読み出しモード、データ消去モードなどの動作モードに応じて、図示しない書き込み用電源回路２（図１参照）等により、適宜電圧が印加される。また、正側の電源ライン１７の電圧ＶＤＤおよび負側の電源ライン１８の電圧ＶＳＳも動作モードに応じて適宜変更される。
【００３８】
ここで、実施の形態１の半導体装置の動作を説明する前に、図３〜図８を参照しながら、ＭＯＮＯＳ素子の特性について考察する。図３は、ＭＯＮＯＳ素子に対してデータの書き込みを行った際の、しきい値電圧Ｖｔｈとデータ書き込みのための電圧を印加した時間（書き込み時間）との関係を示す特性図であり、図４は、図３の横軸を対数で表したものである。なお、図３および図４においては、横軸の電圧印加時間は、データの書き込み中に各測定時刻でしきい値電圧Ｖｔｈを測定しては、再びデータの書き込みを行うという作業を繰り返し行ったときの、データの書き込みを行った時間の積算値を表している。
【００３９】
図３および図４に示す特性を調べるにあたっては、以下に記す寸法および濃度を有するＭＯＮＯＳ素子を用いた。半導体基板に形成されたｐ型のウェルの濃度は、１．００×１０18ｃｍ-3であった。チャネル幅およびチャネル長は、それぞれ１０μｍおよび１．０μｍであった。このチャネル領域に接するｎ型のＬＤＤ（ライトリ・ドープド・ドレイン）領域の濃度は、３．３０×１０19ｃｍ-3であった。ゲート絶縁膜のトンネル酸化膜、窒化膜およびトップ酸化膜の厚さは、それぞれ３４．１オングストローム、６４．０オングストロームおよび３５．６オングストロームであった。
【００４０】
以上の寸法および濃度を有するＭＯＮＯＳ素子を３個用意し、それぞれの書き込み時のゲート印加電圧Ｖｇを５Ｖ（試料１とする）、６Ｖ（試料２とする）および７Ｖ（試料３とする）とした。試料１〜３では、書き込み時のドレイン電極への印加電圧（以下、書き込み時のドレイン印加電圧とする）は、いずれも７Ｖであった。図３および図４より、試料１〜３のいずれにおいても、しきい値電圧Ｖｔｈは、データの書き込み時間が１００ミリ秒になるまでは急激に高くなるが、１００ミリ秒以上になるとほぼ飽和していることがわかる。すなわち、ＭＯＮＯＳ素子では、１００ミリ秒以上の書き込み時間でデータを書き込むと、書き込み後のしきい値電圧Ｖｔｈがほぼ一定値となる。なお、ＭＯＮＯＳ素子の一般的な用途におけるデータ書き込み時間は、１ミリ秒以下であり、しきい値電圧Ｖｔｈが急激に高くなる領域にある。
【００４１】
図５は、ＭＯＮＯＳ素子に対して書き込み時間を十分に長くしてデータの書き込みを行った際の、書き込み後のしきい値電圧Ｖｔｈと書き込み時のゲート印加電圧Ｖｇとの関係を示す特性図である。図５に示す特性を調べるにあたっては、以下に記す寸法および濃度を有する４個のＭＯＮＯＳ素子（試料４、試料５、試料６および試料７とする）を用いた。これら４個のＭＯＮＯＳ素子のｐ型のウェルの濃度、チャネル幅およびチャネル長、並びにゲート絶縁膜のトンネル酸化膜、窒化膜およびトップ酸化膜の各厚さは、それぞれ前記試料１と同じであった。
【００４２】
ｎ型のＬＤＤ領域の濃度は、試料４では４．６２×１０18ｃｍ-3、試料５では１．９８×１０19ｃｍ-3、試料６では３．３０×１０19ｃｍ-3、試料７では６．６０×１０19ｃｍ-3であった。また、試料４〜７では、いずれも、書き込み時のドレイン印加電圧は９Ｖであり、書き込み時間は１００ミリ秒であった。
【００４３】
図５より、試料４〜７のいずれにおいても、ゲート電極に３Ｖ以上の電圧を印加してデータの書き込みを行うと、書き込み後のしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇに等しいか、ほぼ等しくなることがわかる。このことは、図３からもわかる。具体的には、図３および図５より明らかなように、書き込み後のしきい値電圧Ｖｔｈは、書き込み時のゲート印加電圧Ｖｇの±０．５Ｖの範囲におさまる値となる。
【００４４】
図６は、ＭＯＮＯＳ素子に対して書き込み時間を十分に長くしてデータの書き込みを行った際の、書き込み後のしきい値電圧の変化量ΔＶｔｈと書き込み時のドレイン印加電圧Ｖｄとの関係を示す特性図である。書き込み後のしきい値電圧の変化量ΔＶｔｈは、書き込み後のしきい値電圧Ｖｔｈ（ｗｒｉｔｅＶｔｈ）と初期のしきい値電圧Ｖｔｈ（ａｓＶｔｈ）との差分である。図６に示す特性を調べるにあたっては、上述した試料４〜７を用いた。書き込み時のゲート印加電圧Ｖｇは９Ｖであり、書き込み時間は１００ミリ秒であった。
【００４５】
図６より、試料４〜７のいずれにおいても、ドレイン印加電圧Ｖｄがある値以上でないと、データの書き込みが起こらないことがわかる。図６に示す例では、ドレイン印加電圧Ｖｄが４．５Ｖ（図６の中央に破線で示す）以上になると、インパクトイオン化が発生し、ホットエレクトロンが発生してデータの書き込み状態となる。
【００４６】
図７は、ＭＯＮＯＳ素子に対してデータの書き込みを行った際の、書き込み時のドレイン電流Ｉｄｓと書き込み時間との関係を示す特性図である。図７に示す特性を調べるにあたっては、ｐ型のウェルおよびｎ型のＬＤＤ領域の各濃度、チャネル幅およびチャネル長、並びにゲート絶縁膜の窒化膜およびトップ酸化膜の各厚さがそれぞれ前記試料１と同じであり、ゲート絶縁膜のトンネル酸化膜の厚さが２７．３オングストロームであるＭＯＮＯＳ素子（試料８とする）を用いた。
【００４７】
そして、書き込み時のゲート印加電圧Ｖｇおよび書き込み時のドレイン印加電圧は、ともに７Ｖとした。図７より、データの書き込み開始とともにドレイン電流Ｉｄｓが急激に減少するのがわかる。ドレイン電流Ｉｄｓは、その電流量が書き込み開始時の電流量の１／２になるまでの急激に減少し、その後は、ほとんど流れなくなる。このときの、データを書き込む前のしきい値電圧Ｖｔｈ（初期値）が１．６２５Ｖであったのに対して、書き込み後のしきい値電圧Ｖｔｈは、７．００３Ｖであった。
【００４８】
図８は、ＭＯＮＯＳ素子に対してデータの書き込みを行った際の、書き込み時間と書き込み後のしきい値電圧Ｖｔｈと書き込み時のゲート印加電圧Ｖｇとの関係を示す特性図である。図８に示す特性を調べるにあたっては、前記試料８と同じ寸法および濃度のＭＯＮＯＳ素子（試料９とする）と、ゲート絶縁膜のトンネル酸化膜の厚さが３４．１オングストロームであることを除いて、試料９と同じ寸法および濃度のＭＯＮＯＳ素子（試料１０とする）とを用いた。試料９および１０では、いずれも、書き込み時のドレイン印加電圧は７Ｖであり、書き込み時間は１秒であった。比較のため、試料９と試料１０とに対して、ドレイン印加電圧を７Ｖとし、書き込み時間を１ミリ秒にしてデータの書き込みを行った。
【００４９】
試料９と試料１０とでは、ゲート絶縁膜のトンネル酸化膜の厚さが異なるため、試料９のデータ書き込み前のしきい値電圧Ｖｔｈ（初期値）が１．１Ｖであるのに対して、試料１０のデータ書き込み前のしきい値電圧Ｖｔｈ（初期値）は、２．１Ｖであった。しかし、図８より、書き込み時間が１秒間と十分に長いと、試料９および１０のいずれでも、書き込み後のしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇにほぼ等しいことがわかる。
【００５０】
つまり、ＭＯＮＯＳ素子の製造時にトンネル酸化膜の厚さにばらつきが生じ、それによってしきい値電圧Ｖｔｈの初期値が異なっていても、書き込み時間を十分に長くすることによって、書き込み後のしきい値電圧Ｖｔｈは同じような値（書き込み時のゲート印加電圧Ｖｇの±０．５Ｖの範囲内の値）となる。それに対して、書き込み時間が１ミリ秒間である場合には、しきい値電圧Ｖｔｈの初期値が異なっていることが原因で、書き込み後のしきい値電圧Ｖｔｈに差が生じてしまう。
【００５１】
以上考察したように、ＭＯＮＯＳ素子では、データの書き込み時間が十分に長くなると、ドレイン電流Ｉｄｓが流れなくなるか、またはほとんど流れなくなり、また書き込み後のしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇに等しいか、またはほぼ等しくなる。これは、ＭＯＮＯＳ素子では、インパクトイオン化によって発生したホットエレクトロンがゲート絶縁膜のトンネル酸化膜を通って窒化膜に蓄積されることによりデータを記憶するが、書き込みによってしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇにまで上昇すると、チャネル内にチャネル電流が流れなくなるため、インパクトイオン化によるホットエレクトロンの発生が停止するからである。
【００５２】
従って、ＭＯＮＯＳ素子へのデータの書き込みは、自動的に停止する。つまり、データの書き込み時間を十分に長くすることによって、自己制御的にデータの書き込みが終了する。以上の考察に基づいて、実施の形態１は、ＭＯＮＯＳ素子にデータを書き込む際に、書き込み時間を十分に長くし、それによって、書き込み後のしきい値電圧Ｖｔｈを書き込み時のゲート印加電圧Ｖｇに等しいか、またはほぼ等しくすることを特徴とする。
【００５３】
次に、図２に示す構成の半導体装置の動作について説明する。以下の動作の説明においては、半導体装置は、特に限定しないが、例えば、正側の電源ライン１７を接地電位とし、負側の電源ライン１８を負の電位とする負電源により駆動されるものとする。そして、特に限定しないが、例えば、相対的に高いレベルの電圧（以下、Ｈレベルの電圧とする）を０．０Ｖとし、相対的に低いレベルの電圧（以下、Ｌレベルの電圧とする）を−１．５Ｖとする。また、例えば、高電圧Ｖｐｐを−９．０Ｖとし、ＭＯＮＯＳ素子１１のゲート電極ＭＧに印加する電圧（ゲート印加電圧Ｖｇ）を０〜−９．０Ｖの範囲の電圧とする。
【００５４】
スタンバイモードでは、読み出し用ＰＭＯＳ１２のゲート電極ＰＧ１と書き込み用ＰＭＯＳ１３のゲート電極ＰＧ２とには、Ｈレベルの電圧が印加される。ＭＯＮＯＳ素子１１のゲート電極ＭＧとＮＭＯＳ１４のゲート電極ＮＧとには、Ｌレベルの電圧が印加される。また、正側の電源ライン１７の電圧ＶＤＤは、Ｈレベルの電圧となる。負側の電源ライン１８の電圧ＶＳＳは、Ｌレベルの電圧となる。従って、スタンバイモードでは、ＭＯＮＯＳ素子１１、読み出し用ＰＭＯＳ１２、書き込み用ＰＭＯＳ１３およびＮＭＯＳ１４は、いずれもオフ状態である。
【００５５】
データ書き込みモードでは、読み出し用ＰＭＯＳ１２のゲート電極ＰＧ１とＮＭＯＳ１４のゲート電極ＮＧとには、Ｈレベルの電圧が印加される。書き込み用ＰＭＯＳ１３のゲート電極ＰＧ２には、高電圧Ｖｐｐが印加される。ＭＯＮＯＳ素子１１のゲート電極ＭＧには、ゲート印加電圧Ｖｇが印加される。正側の電源ライン１７の電圧ＶＤＤは、Ｈレベルの電圧となる。負側の電源ライン１８の電圧ＶＳＳは、高電圧Ｖｐｐとなる。このとき、読み出し用ＰＭＯＳ１２は、オフ状態である。書き込み用ＰＭＯＳ１３とＮＭＯＳ１４とは、オン状態となる。
【００５６】
データの書き込み開始後、ＭＯＮＯＳ素子１１のしきい値電圧Ｖｔｈがゲート印加電圧Ｖｇに達するまでは、ＭＯＮＯＳ素子１１にはドレイン電流Ｉｄｓが流れる。それによって、ＭＯＮＯＳ素子１１と読み出し用ＰＭＯＳ１２との接続ノード（以下、第１の接続ノードとする）Ｎ１と、ＭＯＮＯＳ素子１１とＮＭＯＳ１４との接続ノード（以下、第２の接続ノードとする）Ｎ２との電圧は、ともにＨレベルとなる。従って、第１のインバータ１５の出力端子ＯＵＴ１と第２のインバータ１６の出力端子ＯＵＴ２との電圧は、ともにＬレベルとなる。
【００５７】
データの書き込みが進んで、ＭＯＮＯＳ素子１１のしきい値電圧Ｖｔｈがゲート印加電圧Ｖｇに達すると、ＭＯＮＯＳ素子１１にドレイン電流Ｉｄｓが流れなくなる。それによって、第２の接続ノードＮ２の電圧は、ＨレベルからＬレベルに切り替わる。それに伴って、第２のインバータ１６の出力端子ＯＵＴ２の電圧は、ＬレベルからＨレベルに切り替わる。つまり、第２のインバータ１６から出力される停止信号Ｓ２の電位が切り替わり、データの書き込み終了が検出されたことになる。
【００５８】
この停止信号Ｓ２の電位の切り替わりに基づいて、書き込み用電源回路２からの電圧供給が停止し、書き込み動作が停止する。一方、第１の接続ノードＮ１は、ＭＯＮＯＳ素子１１がオフ状態になってもＨレベルの電圧のままであるので、第１のインバータ１５の出力端子ＯＵＴ１の電圧は、Ｌレベルのままである。
【００５９】
データ読み出しモードでは、読み出し用ＰＭＯＳ１２のゲート電極ＰＧ１とＭＯＮＯＳ素子１１のゲート電極ＭＧとには、Ｌレベルの電圧が印加される。書き込み用ＰＭＯＳ１３のゲート電極ＰＧ２とＮＭＯＳ１４のゲート電極ＮＧとには、Ｈレベルの電圧が印加される。正側の電源ライン１７の電圧ＶＤＤは、Ｈレベルの電圧となる。負側の電源ライン１８の電圧ＶＳＳは、Ｌレベルの電圧となる。このとき、読み出し用ＰＭＯＳ１２とＮＭＯＳ１４とは、オン状態である。書き込み用ＰＭＯＳ１３は、オフ状態となる。
【００６０】
ＭＯＮＯＳ素子１１にデータが書き込まれていないか、あるいはデータが消去されている場合、ＭＯＮＯＳ素子１１にドレイン電流Ｉｄｓが流れる。それによって、第１の接続ノードＮ１と第２の接続ノードＮ２との電圧は、ともにＬレベルとなる。従って、第１のインバータ１５の出力端子ＯＵＴ１と第２のインバータ１６の出力端子ＯＵＴ２との電圧は、ともにＨレベルとなる。それに対して、ＭＯＮＯＳ素子１１にデータが書き込まれている場合には、ＭＯＮＯＳ素子１１には、ドレイン電流Ｉｄｓが流れない。
【００６１】
従って、第１の接続ノードＮ１の電圧は、Ｈレベルであり、第１のインバータ１５の出力端子ＯＵＴ１の電圧は、Ｌレベルである。つまり、データ読み出し信号Ｓ３の電圧は、ＭＯＮＯＳ素子１１にデータが書き込まれている場合には、Ｌレベルとなり、データが書き込まれていないか、消去されている場合には、Ｈレベルとなるので、ＭＯＮＯＳ素子１１のデータ（記憶状態）が読み出されたことになる。一方、第２の接続ノードＮ２は、ＭＯＮＯＳ素子１１にデータが書き込まれていないか、消去されていてもＬレベルの電圧のままであるので、第２のインバータ１６の出力端子ＯＵＴ２の電圧は、Ｈレベルのままである。
【００６２】
データ消去モードでは、読み出し用ＰＭＯＳ１２のゲート電極ＰＧ１と書き込み用ＰＭＯＳ１３のゲート電極ＰＧ２とには、Ｌレベルの電圧が印加される。ＭＯＮＯＳ素子１１のゲート電極ＭＧには、高電圧Ｖｐｐが印加される。ＮＭＯＳ１４のゲート電極ＮＧには、Ｈレベルの電圧が印加される。正側の電源ライン１７の電圧ＶＤＤと負側の電源ライン１８の電圧ＶＳＳとは、Ｈレベルの電圧となる。これによって、ＭＯＮＯＳ素子１１では、そのソース、ドレインおよびバルクにＨレベルの電圧が印加された状態で、そのゲート電極ＭＧに高電圧Ｖｐｐ（負の高電圧）が印加されるので、データが消去される。
【００６３】
実施の形態１によれば、ＭＯＮＯＳ素子１１へのデータの書き込み時間を十分に長く設定することにより、ＭＯＮＯＳ素子１１のしきい値電圧Ｖｔｈがゲート印加電圧Ｖｇに等しくなって、データの書き込みが自動的に終了する。従って、ＭＯＮＯＳ素子１１のトンネル酸化膜の厚さがばらついていても、書き込み後のしきい値電圧Ｖｔｈは、ほとんどばらつかない。そのため、書き込み時のゲート印加電圧Ｖｇとして、２種類以上の異なる電圧を設定することによって、多値化を図ることができる。多値化した場合、多値のしきい値電圧間のマージンが拡大する。また、ベリファイ動作が不要となる。さらに、トンネル酸化膜を厚くして、データ保持特性の向上を図ることができる。また、データの書き込み中にドレイン電流をモニターすることにより、しきい値電圧Ｖｔｈが所望の値、すなわちゲート印加電圧Ｖｇに達したか否かを判断することができる。
【００６４】
実施の形態２．
図９は、実施の形態２の半導体装置の全体構成を示すブロック図である。図９に示すように、実施の形態２は、書き込み終了検出回路３の代わりに計時手段５を有し、この計時手段５が書き込み用電源回路２に停止信号Ｓ２を出力する構成のものである。その他の構成は、実施の形態１の図１に示す構成と同じである。計時手段５は、例えばカウンタにより構成されている。このカウンタは、例えば書き込み開始信号Ｓ１の入力によりリセットされた後、カウントを開始し、予め設定されたカウント数、すなわち時間になると、停止信号Ｓ２を出力する。予め設定されたカウント数（時間）は、特に限定しないが、例えば図４の特性図より、１００ミリ秒以上に相当する値であるのが適当である。実施の形態２によれば、実施の形態１と同様の効果が得られる。
【００６５】
実施の形態３．
図１０は、実施の形態３の半導体装置の全体構成を示す回路図である。図１０に示すように、実施の形態３は、複数（図示例では、３個）のＭＯＮＯＳ素子２１，３１，４１を用いて、電源電圧の変動を検出する回路を構成したものである。正側の電源ライン１７と第１の接続ノードＮ１との間の読み出し用ＰＭＯＳ１２および書き込み用ＰＭＯＳ１３の接続関係は、実施の形態１（図２）の構成と同様である。３個のＭＯＮＯＳ素子２１，３１，４１の各ドレインは、いずれも第１の接続ノードＮ１に接続されている。
【００６６】
第１の接続ノードＮ１と負側の電源ライン１８との間において、第１のＭＯＮＯＳ素子２１と第１のＮＭＯＳ２４との接続関係、第２のＭＯＮＯＳ素子３１と第２のＮＭＯＳ３４との接続関係、並びに第３のＭＯＮＯＳ素子４１と第３のＮＭＯＳ４４との接続関係は、いずれも実施の形態１（図２）のＭＯＮＯＳ素子１１とＮＭＯＳ１４との接続関係と同様である。また、実施の形態１（図２）と同様に、第１の接続ノードＮ１には、第１のインバータ１５が接続されている。
【００６７】
実施の形態１において図６の特性図を参照しながら説明した通り、ＭＯＮＯＳ素子にデータを書き込むためには、ＭＯＮＯＳ素子のドレイン電極にある値以上の電圧を印加する必要がある。従って、図１０に示す構成において、まず、第１、第２および第３のＭＯＮＯＳ素子２１，３１，４１の各ドレイン電極に書き込みに十分な電圧を印加するとともに、第１のＭＯＮＯＳ素子２１のゲート電極ＭＧ１、第２のＭＯＮＯＳ素子３１のゲート電極ＭＧ２および第３のＭＯＮＯＳ素子４１のゲート電極ＭＧ３に、それぞれ例えば３．５Ｖ、３．２Ｖおよび３．０Ｖを印加する。そして、書き込み後のしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇに等しくなる条件で、データの書き込みを行う。
【００６８】
それによって、第１のＭＯＮＯＳ素子２１、第２のＭＯＮＯＳ素子３１および第３のＭＯＮＯＳ素子４１のそれぞれの書き込み後のしきい値電圧Ｖｔｈは、３．５Ｖ、３．２Ｖおよび３．０Ｖとなる。この状態で、実施の形態１において説明したデータの読み出しモードにし、第１のＭＯＮＯＳ素子２１のゲート電極ＭＧ１と第１のＮＭＯＳ２４のゲート電極ＮＧ１、第２のＭＯＮＯＳ素子３１のゲート電極ＭＧ２と第２のＮＭＯＳ３４のゲート電極ＮＧ２、および第３のＭＯＮＯＳ素子４１のゲート電極ＭＧ３と第３のＮＭＯＳ４４のゲート電極ＮＧ３とに電源電圧（設定値：３．５Ｖ）を順次印加する。
【００６９】
電源電圧が３．５Ｖよりも高ければ、その電源電圧を第１のＭＯＮＯＳ素子２１のゲート電極ＭＧ１、第２のＭＯＮＯＳ素子３１のゲート電極ＭＧ２および第３のＭＯＮＯＳ素子４１のゲート電極ＭＧ３のいずれに印加しても、第１のインバータ１５の出力端子ＯＵＴ１は、Ｈレベルの電圧となる。従って、電源電圧が３．５Ｖよりも高いことがわかる。電源電圧が３．２〜３．５Ｖの間であれば、その電源電圧を第１のＭＯＮＯＳ素子２１のゲート電極ＭＧ１に印加したときには、第１のインバータ１５の出力端子ＯＵＴ１は、Ｌレベルの電圧となる。
【００７０】
３．２〜３．５Ｖの電源電圧を第２のＭＯＮＯＳ素子３１のゲート電極ＭＧ２および第３のＭＯＮＯＳ素子４１のゲート電極ＭＧ３に印加したときには、第１のインバータ１５の出力端子ＯＵＴ１は、Ｈレベルの電圧となる。従って、電源電圧が３．２〜３．５Ｖであることがわかる。電源電圧が３．０〜３．２Ｖの間であれば、その電源電圧を第１のＭＯＮＯＳ素子２１のゲート電極ＭＧ１および第２のＭＯＮＯＳ素子３１のゲート電極ＭＧ２に印加したときには、第１のインバータ１５の出力端子ＯＵＴ１は、Ｌレベルの電圧となる。
【００７１】
３．０〜３．２Ｖの電源電圧を第３のＭＯＮＯＳ素子４１のゲート電極ＭＧ３に印加したときには、第１のインバータ１５の出力端子ＯＵＴ１は、Ｈレベルの電圧となる。従って、電源電圧が３．０〜３．２Ｖであることがわかる。このように、実施の形態３によれば、各ＭＯＮＯＳ素子２１，３１，４１の書き込み後のしきい値電圧Ｖｔｈと電源電圧とを比較することにより、電源電圧の変動を知ることができる。なお、電源電圧の設定値は、ＭＯＮＯＳ素子のデータ読み出し時にＭＯＮＯＳ素子に書き込みが生じない範囲の電圧であれば、３．５Ｖに限らない。また、各ＭＯＮＯＳ素子の書き込み後のしきい値電圧Ｖｔｈは、電源電圧の値に応じて適宜選択される。
【００７２】
実施の形態４．
図１１は、実施の形態４の半導体装置の全体構成を示す回路図である。図１に示すように、実施の形態４は、ＭＯＮＯＳ素子５１を用いて、基準電圧発生回路を構成したものである。ＭＯＮＯＳ素子５１のドレインは、抵抗５９の一端に接続されている。抵抗５９の他端は、正側の電源ライン１７に接続されている。ＭＯＮＯＳ素子５１のソースおよびバルクは、負側の電源ライン１８に接続されている。
【００７３】
実施の形態１において図６の特性図を参照しながら説明した通り、ＭＯＮＯＳ素子にデータを書き込むためには、ＭＯＮＯＳ素子のドレイン電極にある値以上の電圧を印加する必要がある。従って、図１１に示す構成において、まず、ＭＯＮＯＳ素子５１のドレイン電極に書き込みに十分な電圧を印加するとともに、ＭＯＮＯＳ素子５１のゲート電極ＭＧに、希望する基準電圧となるような電圧Ｖｇを印加する。そして、書き込み後のしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇに等しくなる条件で、データの書き込みを行う。
【００７４】
それによって、ＭＯＮＯＳ素子５１の書き込み後のしきい値電圧Ｖｔｈは、希望する基準電圧となる。この状態で、ＭＯＮＯＳ素子５１のゲート電極ＭＧに、書き込み後のしきい値電圧Ｖｔｈよりも高く、かつ書き込みが生じない電圧範囲内での電源電圧を印加することにより、ＭＯＮＯＳ素子５１と抵抗５９との接続ノードＮ３の出力電圧Ｖｏｕｔが基準電圧となる。このように、実施の形態４によれば、基準電圧を発生させることができる。
【００７５】
なお、トンネル酸化膜を厚くしてデータ保持特性の向上を図った場合でも、十分に長い時間、データの書き込みを行うことによって、書き込み後のしきい値電圧Ｖｔｈが書き込み時のゲート印加電圧Ｖｇに等しくなる。従って、トンネル酸化膜を厚くすることにより、書き込み後のしきい値電圧Ｖｔｈが時間の経過とともに変動する際の変動量を小さくすることができる。また、定期的に、ＭＯＮＯＳ素子５１のゲート電極ＭＧに、希望する基準電圧となるような電圧Ｖｇを印加して書き込みを行うことによって、書き込み後のしきい値電圧Ｖｔｈの変動量を小さくすることができる。
【００７６】
以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、書き込み終了検出回路３の構成は、実施の形態１の構成に限らない。また、上述した種々の寸法、濃度および電圧等の数値は一例であり、これに限定されるものではない。
【産業上の利用可能性】
【００７７】
以上のように、本発明にかかる半導体装置およびそのデータ書き込み方法は、ＭＯＮＯＳ素子を用いた半導体装置に有用であり、例えば、時計、携帯電話機あるいは小型の電子機器などに内蔵される、電源電圧等の変動を検出する装置や基準電圧を発生する装置に適している。
【図面の簡単な説明】
【００７８】
【図１】実施の形態１の半導体装置の全体構成を示すブロック図である。
【図２】実施の形態１の半導体装置の要部の構成を示す回路図である。
【図３】ＭＯＮＯＳ素子のしきい値電圧とデータ書き込み時の電圧印加時間との関係を示す特性図である。
【図４】ＭＯＮＯＳ素子のしきい値電圧とデータ書き込み時の電圧印加時間（対数表示）との関係を示す特性図である。
【図５】ＭＯＮＯＳ素子の書き込み後のしきい値電圧と書き込み時のゲート印加電圧との関係を示す特性図である。
【図６】ＭＯＮＯＳ素子の書き込み後のしきい値電圧の変化量と書き込み時のドレイン印加電圧との関係を示す特性図である。
【図７】ＭＯＮＯＳ素子の書き込み時のドレイン電流と書き込み時間との関係を示す特性図である。
【図８】ＭＯＮＯＳ素子の書き込み時間と書き込み後のしきい値電圧と書き込み時のゲート印加電圧との関係を示す特性図である。
【図９】実施の形態２の半導体装置の全体構成を示すブロック図である。
【図１０】実施の形態３の半導体装置の構成を示す回路図である。
【図１１】実施の形態４の半導体装置の構成を示す回路図である。
【符号の説明】
【００７９】
ＭＧ，ＭＧ１，ＭＧ２，ＭＧ３  ゲート電極
１，１１，２１，３１，４１，５１  メモリ素子
２  書き込み用電源回路
３  書き込み終了検出回路
５  計時手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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