(57)【要約】【課題】  増幅率の可変範囲が広い差動増幅回路を提供する。【解決手段】  このＧｍアンプ１では、ＭＯＳトランジスタ２〜６は相互コンダクタンスｇｍ１を有する第１の副Ｇｍアンプを構成し、ＭＯＳトランジスタ２，３，７〜９は相互コンダクタンスｇｍ２を有する第２の副Ｇｍアンプを構成する。Ｇｍアンプ１の相互コンダクタンスはｇｍｔ＝ｇｍ１−ｇｍ２となり、その最小値は０になり、最大値はｇｍ１となる。したがって、従来のＧｍアンプ７１のように抵抗素子７８などの抵抗値Ｒによってｇｍ１が制限されないので、ｇｍｔの可変範囲が従来よりも広くなる。【選択図】        図１
2006157376.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の差動入力端子に与えられた電圧に応じたレベルの電流または電圧を第１および第２の差動出力端子に出力する増幅率の制御が可能な差動増幅回路であって、
第１の電源電圧のラインと前記第１および第２の差動出力端子間にそれぞれ接続された第１および第２の負荷素子と、
それらの第１の電極がそれぞれ前記第１および第２の差動出力端子に接続され、それらの制御電極がそれぞれ前記第２および第１の差動入力端子に接続され、それらの第２の電極が互いに接続された第１および第２のトランジスタと、
前記第１および第２のトランジスタの第２の電極と第２の電源電圧のラインとの間に接続された第３のトランジスタと、
それらの第１の電極がそれぞれ前記第１および第２の差動出力端子に接続され、それらの制御電極がそれぞれ前記第１および第２の差動入力端子に接続され、それらの第２の電極が互いに接続された第４および第５のトランジスタと、
前記第４および第５のトランジスタの第２の電極と前記第２の電源電圧のラインとの間に接続された第６のトランジスタと、
それぞれ前記第３および第６のトランジスタの制御電極に接続され、前記第３および第６のトランジスタに流れる電流を制御して前記増幅率を制御するための第１および第２の制御端子とを備える、差動増幅回路。
【請求項２】
さらに、前記第３のトランジスタの電流値の平方根と前記第６のトランジスタの電流値の平方根との和が一定になるように前記第１および第２の制御端子の電圧を制御する制御回路を備える、請求項１に記載の差動増幅回路。
【請求項３】
前記第１〜第６のトランジスタの各々はＭＯＳトランジスタである、請求項１または請求項２に記載の差動増幅回路。
【請求項４】
前記第１および第２の負荷素子の各々は、そのゲートが所定の電圧を受け、飽和領域で動作するＭＯＳトランジスタを含む、請求項１から請求項３までのいずれかに記載の差動増幅回路。
【請求項５】
前記第１および第２の負荷素子の各々は、そのゲートが所定の電圧を受け、線形領域で動作するＭＯＳトランジスタを含む、請求項１から請求項３までのいずれかに記載の差動増幅回路。
【請求項６】
前記第１および第２の負荷素子の各々は、抵抗素子を含む、請求項１から請求項３までのいずれかに記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は差動増幅回路に関し、特に、増幅率の制御が可能な差動増幅回路に関する。
【背景技術】
【０００２】
近年の無線通信や有線通信の分野では、符号分割多重接続(ＣＤＭＡ)や直交周波数分割多元通信(ＯＦＤＭ)に代表されるように、通信方式が高度化、複雑化している。それに伴い、送受信機に使用されるアナログ回路に要求される特性も厳しくなっている。さらに、無線通信の分野においては、多種、多様の通信方式、サービスに対応したマルチバンド・マルチモード無線機器の開発が行われている。このようなマルチバンド・マルチモード通信のためのアナログ回路としては、増幅率を可変とする増幅回路や通過帯域を可変とするフィルタ回路などが重要となってくる。
【０００３】
図７は、相互コンダクタンスＧｍが可変のＧｍアンプ７１の構成を示す回路図である（たとえば非特許文献１参照）。図７において、このＧｍアンプは、差動入力端子Ｔ７１，Ｔ７２、差動出力端子Ｔ７３，Ｔ７４、ＰチャネルＭＯＳトランジスタ７２，７３、ＮチャネルＭＯＳトランジスタ７４〜７７、抵抗素子７８，７９および副Ｇｍアンプ８０を含む。差動入力端子Ｔ７１，Ｔ７２には、それぞれ差動入力電圧ＶＩＰ，ＶＩＭが与えられる。差動出力端子Ｔ７３，Ｔ７４には、差動出力電圧ＶＯＰ，ＶＯＭが出力される。
【０００４】
ＰチャネルＭＯＳトランジスタ７２，７３のソースはともに電源電圧ＶＤＤのラインに接続され、それらのドレインはそれぞれ差動出力端子Ｔ７４，Ｔ７３に接続され、それらのゲートは所定の電圧ＶＦＢ１を受ける。
【０００５】
ＭＯＳトランジスタ７４と抵抗素子７８とＭＯＳトランジスタ７６は、差動出力端子Ｔ７４と接地電圧ＧＮＤのラインとの間に直列接続される。ＭＯＳトランジスタ７５と抵抗素子７９とＭＯＳトランジスタ７７は、差動出力端子Ｔ７３と接地電圧ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７４，７５のゲートはそれぞれ差動入力端子Ｔ７１，Ｔ７２に接続される。ＮチャネルＭＯＳトランジスタ７６，７７のゲートは、所定の電圧ＶＦＢ２を受ける。
【０００６】
副Ｇｍアンプ８０の＋側の差動入力端子と差動出力端子はともにＮチャネルＭＯＳトランジスタ７４のソースに接続される。副Ｇｍアンプ８０の−側の差動入力端子と差動出力端子はともにＮチャネルＭＯＳトランジスタ７５のソースに接続される。このＧｍアンプ８０は、負性ソースデジェネレーション抵抗器(Negative Source Degeneration Resistor, ＮＳＤＲ)として用いられる。
【０００７】
副Ｇｍアンプ８０の相互コンダクタンスをｇｍｎとし、抵抗素子７８の抵抗値とＮチャネルＭＯＳトランジスタ７６の抵抗値とを加算した抵抗値をＲｓとすると、ＮチャネルＭＯＳトランジスタ７４のソースと接地電圧ＧＮＤのラインとの間の抵抗値Ｒは、Ｒ＝Ｒｓ／（１−ｇｍｎ・Ｒｓ）となる。
【０００８】
ＮチャネルＭＯＳトランジスタ７４の相互コンダクタンスをｇｍ７４とすると、このＧＭアンプ７０はｇｍ７４・Ｒ≫１が成立する場合に動作し、Ｇｍアンプ７０の相互コンダクタンスＧｍは、Ｇｍ＝１／Ｒｓ−ｇｍｎとなる。１／Ｒｓ＝ｇｍｎのとき、Ｇｍは最小値０になる。また、ｇｍｎ＝０のとき、Ｇｍは最大値１／Ｒｓとなる。
【０００９】
次に、このＧｍアンプ７１の動作について説明する。ＰチャネルＭＯＳトランジスタ７２，７３の各々には、予め調整されたゲート電圧ＶＦＢ１に応じた一定の電流が流れる。差動入力電圧ＶＩＰがＶＩＭよりも高い場合は、ＮチャネルＭＯＳトランジスタ７４に流れる電流がＮチャネルＭＯＳトランジスタ７５に流れる電流よりも大きくなり、差動出力電圧ＶＯＰがＶＯＭよりも高くなる。差動入力電圧ＶＩＰがＶＩＭよりも低い場合は、ＮチャネルＭＯＳトランジスタ７４に流れる電流がＮチャネルＭＯＳトランジスタ７５に流れる電流よりも小さくなり、差動出力電圧ＶＯＰがＶＯＭよりも低くなる。
【非特許文献１】S. Hori, T. Maeda, H. Yano, N. Matsuno, K. Numata, N. Yoshida, Y. Takahashi, T. Yamase, R. Walkington, and H, Hida, “A Widely Tunable CMOS Gm-C Filter With a Negative Source Degeneration Resistor Transconductor,” Proc. 29-th European Solid-State Circuits Conference, pp. 449-452, Sep. 2003.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、このＧｍアンプ７１では、ｇｍｎ＝０のときにＧｍは最大値１／Ｒｓとなるので、Ｒｓを小さくすればＧｍの最大値１／Ｒｓを大きくすることができる。
【００１１】
しかし、Ｒｓを小さくして行くと、Ｇｍアンプ７１が動作する基本条件ｇｍ７４・Ｒ≫１が成立しなくなるので、Ｒｓをさほど小さくすることができず、Ｇｍの最大値１／Ｒｓをさほど大きくすることができない。
【００１２】
非特許文献１では、Ｇｍアンプ７１を６次楕円ローパスフィルタに適用し、遮断周波数２ＭＨｚ〜１２ＭＨｚの可変範囲を実現している。しかし、今後の通信方式、サービスの多様化に十分な対処をするには１桁以上の周波数特性の可変を実現する必要がある。そのためには、Ｇｍアンプのさらなる広帯域化が必要である。
【００１３】
それゆえに、この発明の主たる目的は、増幅率の可変範囲が広い差動増幅回路を提供することである。
【課題を解決するための手段】
【００１４】
この発明に係る差動増幅回路は、第１および第２の差動入力端子に与えられた電圧に応じたレベルの電流または電圧を第１および第２の差動出力端子に出力する相互コンダクタンスの制御が可能な差動増幅回路であって、第１の電源電圧のラインと第１および第２の差動出力端子間にそれぞれ接続された第１および第２の負荷素子と、それらの第１の電極がそれぞれ第１および第２の差動出力端子に接続され、それらの制御電極がそれぞれ第２および第１の差動入力端子に接続され、それらの第２の電極が互いに接続された第１および第２のトランジスタと、第１および第２のトランジスタの第２の電極と第２の電源電圧のラインとの間に接続された第３のトランジスタと、それらの第１の電極がそれぞれ第１および第２の差動出力端子に接続され、それらの制御電極がそれぞれ第１および第２の差動入力端子に接続され、それらの第２の電極が互いに接続された第４および第５のトランジスタと、第４および第５のトランジスタの第２の電極と第２の電源電圧のラインとの間に接続された第６のトランジスタと、それぞれ第３および第６のトランジスタの制御電極に接続され、第３および第６のトランジスタに流れる電流を制御して増幅率を制御するための第１および第２の制御端子とを備えたものである。
【００１５】
好ましくは、さらに、第３のトランジスタの電流値の平方根と第６のトランジスタの電流値の平方根との和が一定になるように第１および第２の制御端子の電圧を制御する制御回路が設けられる。
【００１６】
また好ましくは、第１〜第６のトランジスタの各々はＭＯＳトランジスタである。
【００１７】
また好ましくは、第１および第２の負荷素子の各々は、そのゲートが所定の電圧を受け、飽和領域で動作するＭＯＳトランジスタを含む。
【００１８】
また好ましくは、第１および第２の負荷素子の各々は、そのゲートが所定の電圧を受け、線形領域で動作するＭＯＳトランジスタを含む。
【００１９】
また好ましくは、第１および第２の負荷素子の各々は、抵抗素子を含む。
【発明の効果】
【００２０】
この発明に係る差動増幅回路では、増幅率の最大値は第３のトランジスタに流れる電流の平方根に比例する。したがって、従来のＧｍアンプのように増幅率の最大値が抵抗素子の抵抗値によって制限されることがないので、増幅率の可変範囲を従来よりも広くすることができる。
【発明を実施するための最良の形態】
【００２１】
[実施の形態１]
図１は、この発明の実施の形態１によるＧｍアンプ１の構成を示す回路図である。図１において、このＧｍアンプ１は、差動入力端子Ｔ１，Ｔ２、差動出力端子Ｔ３，Ｔ４、制御端子Ｔ５，Ｔ６、ＰチャネルＭＯＳトランジスタ２，３およびＮチャネルＭＯＳトランジスタ４〜９を含む。
【００２２】
差動入力端子Ｔ１，Ｔ２には、それぞれ差動入力電圧ＶＩＰ，ＶＩＭが与えられる。差動出力端子Ｔ３，Ｔ４には、それぞれ差動出力電圧ＶＯＰ，ＶＯＭが出力される。制御端子Ｔ５，Ｔ６には、それぞれ制御電圧ＶＢ１，ＶＢ２が与えられる。
【００２３】
ＰチャネルＭＯＳトランジスタ２，３のソースはともに電源電圧ＶＤＤのラインに接続され、それらのドレインはそれぞれ差動出力端子Ｔ４，Ｔ３に接続され、それらのゲートはともに所定の電圧ＶＦＢを受ける。ＰチャネルＭＯＳトランジスタ２，３は、飽和領域で動作し、それぞれ差動入力電圧ＶＩＰ，ＶＩＭに比例したレベルの電流を流す。
【００２４】
ＮチャネルＭＯＳトランジスタ４，５のドレインはそれぞれ差動出力端子Ｔ４，Ｔ３に接続され、それらのゲートはそれぞれ差動入力端子Ｔ１，Ｔ２に接続され、それらのソースは互いに接続される。ＮチャネルＭＯＳトランジスタ６のドレインはＮチャネルＭＯＳトランジスタ４，５のソースに接続され、そのソースは接地電圧ＧＮＤのラインに接続され、そのゲートは制御端子Ｔ５に接続される。
【００２５】
ＮチャネルＭＯＳトランジスタ７，８のドレインはそれぞれ差動出力端子Ｔ４，Ｔ３に接続され、それらのゲートはそれぞれ差動入力端子Ｔ２，Ｔ１に接続され、それらのソースは互いに接続される。ＮチャネルＭＯＳトランジスタ９のドレインはＮチャネルＭＯＳトランジスタ７，８のソースに接続され、そのソースは接地電圧ＧＮＤのラインに接続され、そのゲートは制御端子Ｔ６に接続される。
【００２６】
ＭＯＳトランジスタ２〜６は第１の副Ｇｍアンプを構成し、ＭＯＳトランジスタ２，３，７〜９は第２の副Ｇｍアンプを構成している。第１および第２の副Ｇｍアンプは、負荷素子２，３を共用している。差動入力電圧ＶＩＰが入力されるＮチャネルＭＯＳトランジスタ４，８のドレインはそれぞれ差動出力端子Ｔ４，Ｔ３に接続され、差動入力電圧ＶＩＭが入力されるＮチャネルＭＯＳトランジスタ５，７のドレインはそれぞれ差動出力端子Ｔ３，Ｔ４に接続される。
【００２７】
つまり、第１および第２の副Ｇｍアンプの差動出力ノード対は互いに逆に接続されている。したがって、Ｇｍアンプ１の合成相互コンダクタンスｇｍｔは、第１の副Ｇｍアンプの相互コンダクタンスｇｍ１と第２の副Ｇｍアンプの相互コンダクタンスｇｍ２との差ｇｍ１−ｇｍ２で表される。
【００２８】
ここで、第１および第２の副Ｇｍアンプのテール電流源であるＮチャネルＭＯＳトランジスタ６，９に流れる電流をそれぞれＩ１，Ｉ２とし、ＮチャネルＭＯＳトランジスタ４，５の各々のゲート幅およびゲート長をそれぞれＷ１，Ｌ１とし、ＮチャネルＭＯＳトランジスタ７，８の各々のゲート幅およびゲート長をそれぞれＷ２，Ｌ２とし、ＮチャネルＭＯＳトランジスタ４〜９の製造プロセスに依存するトランスコンダクタンス・パラメータをＫとすると、ｇｍ１，ｇｍ２，ｇｍｔ＝ｇｍ１−ｇｍ２はそれぞれ次式（１）〜（３）で表される。
【００２９】
ｇｍ１＝（Ｋ・Ｗ１・Ｉ１／Ｌ１）１／２  …（１）
ｇｍ２＝（Ｋ・Ｗ２・Ｉ２／Ｌ２）１／２  …（２）
ｇｍｔ＝（Ｋ・Ｗ１・Ｉ１／Ｌ１）１／２−（Ｋ・Ｗ２・Ｉ２／Ｌ２）１／２  …（３）
数式（３）から、ＮチャネルＭＯＳトランジスタ６，９に流れる電流Ｉ１，Ｉ２を変化させることにより、Ｇｍアンプ１の合成相互コンダクタンスｇｍｔを変化させることができることが分かる。Ｗ１・Ｉ１／Ｌ１＝Ｗ２・Ｉ２／Ｌ２のとき、ｇｍｔは最小値０となる。また、Ｉ２＝０のとき、ｇｍｔは最大値（Ｋ・Ｗ１・Ｉ１／Ｌ１）１／２となり、その値はＩ１に依存する。
【００３０】
次に、このＧｍアンプ１の動作について説明する。まずＩ２＝０のときについて説明する。制御端子Ｔ６の電圧ＶＢ２を０Ｖにすると、ＮチャネルＭＯＳトランジスタ９が非導通になり、Ｉ２＝０になる。ＰチャネルＭＯＳトランジスタ２，３の各々には、予め調整されたゲート電圧ＶＦＢに応じた一定の電流が流れる。差動入力電圧ＶＩＰがＶＩＭよりも高い場合は、ＮチャネルＭＯＳトランジスタ４に流れる電流がＮチャネルＭＯＳトランジスタ５に流れる電流よりも大きくなり、差動出力電圧ＶＯＰがＶＯＭよりも高くなる。差動入力電圧ＶＩＰがＶＩＭよりも低い場合は、ＮチャネルＭＯＳトランジスタ４に流れる電流がＮチャネルＭＯＳトランジスタ５に流れる電流よりも小さくなり、差動出力電圧ＶＯＰがＶＯＭよりも低くなる。
【００３１】
このとき、Ｇｍアンプ１の合成相互コンダクタンスｇｍｔは最大値ｇｍ１になっている。制御端子Ｔ５の電圧ＶＢ１を大きくすると、ｇｍｔ＝ｇｍ１は大きくなる。なお、差動出力端子Ｔ３，Ｔ４の各々に負荷回路が接続されている場合は、差動出力電圧ＶＯＰ，ＶＯＭに応じたレベルの電流が出力される。
【００３２】
制御端子Ｔ６の電圧ＶＢ２を大きくすると、Ｉ２が増大し、ＶＩＰに応答してＮチャネルＭＯＳトランジスタ４，８の両方に電流が流れるとともにＶＩＭに応答してＮチャネルＭＯＳトランジスタ５，７の両方に電流が流れるので、差動出力端子Ｔ３，Ｔ４間の電圧が小さくなる。Ｗ１・Ｉ１／Ｌ１＝Ｗ２・Ｉ２／Ｌ２のとき、ＮチャネルＭＯＳトランジスタ４，５，７，８に流れる電流が等しくなり、差動出力端子Ｔ３，Ｔ４間の電圧は０になる。このとき、ｇｍｔは０である。
【００３３】
この実施の形態１では、Ｇｍアンプ１の合成相互コンダクタンスｇｍｔは０から（Ｋ・Ｗ１・Ｉ１／Ｌ１）１／２まで変化させることができる。したがって、従来のＧｍアンプ７１のように相互コンダクタンスの最大値が抵抗素子７８などの抵抗値Ｒｓによって制限されることがないので、ｇｍｔの可変範囲を従来よりも広くすることができる。
【００３４】
図２は、この実施の形態１の変更例を示す回路図である。図２において、このＧｍアンプ１０は、図１のＧｍアンプ１のＮチャネルＭＯＳトランジスタ２，３を抵抗素子１２，１３で置換したものである。このＧｍアンプ１１では、差動入力電圧ＶＩＰ，ＶＩＭに比例した差動出力電圧ＶＯＰ，ＶＯＭを得ることができる。また、図１の所定電圧ＶＦＢを調整してＮチャネルＭＯＳトランジスタ２，３を線形領域で使用しても、差動入力電圧ＶＩＰ，ＶＩＭに比例した差動出力電圧ＶＯＰ，ＶＯＭを得ることができる。
【００３５】
また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを入れ替えるとともに電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインを入れ替えてもよいことは、言うまでもない。また、ＮチャネルＭＯＳトランジスタ２，３を電源電圧ＶＤＤのラインと差動出力端子２，３との間に複数段カスコード接続し、各段のＮチャネルＭＯＳトランジスタ２，３のゲート電圧を別々に制御してもよい。
【００３６】
[実施の形態２]
実施の形態１では、Ｉ２＝０のとき、ｇｍｔは最大値（Ｋ・Ｗ１・Ｉ１／Ｌ１）１／２となり、その値はＩ１に依存した。しかし、ｇｍｔの最大値はＩ１の平方根に比例し、ｇｍｔの増加率はＩ１の増加とともに低下する。これを回避するため、この実施の形態２では次式（４）の条件下でＩ１，Ｉ２を変化させる。
【００３７】
（Ｋ・Ｗ１・Ｉ１／Ｌ１）１／２＋（Ｋ・Ｗ２・Ｉ２／Ｌ２）１／２＝Ａ  …（４）
ただし、Ａは一定値である。このとき、ｇｍｔは次式（５）で表される。
【００３８】
ｇｍｔ＝（Ｋ１／２／Ａ）（Ｗ１・Ｉ１／Ｌ１−Ｗ２・Ｉ２／Ｌ２）  …（５）
数式（５）では、ｇｍｔはＩ１に比例する。これにより、ｇｍｔの増加率を一定に維持することができ、Ｇｍアンプ１を用いたＧｍ−Ｃフィルタの帯域可変範囲を拡大することができる。
【００３９】
図３は、数式（４）の条件下でＩ１，Ｉ２を変化させるための制御回路２０の構成を示す回路図である。図３において、この制御回路２０は、ＰチャネルＭＯＳトランジスタ２１〜２６、定電流源２７，２８およびＮチャネルＭＯＳトランジスタ２９〜３３を含む。ＭＯＳトランジスタ２１と３１、定電流源２７とＭＯＳトランジスタ２９、ＭＯＳトランジスタ２２と２５、定電流源２８とＭＯＳトランジスタ２６と３２、ＭＯＳトランジスタ２３と３０、ＭＯＳトランジスタ２４と３３は、それぞれ電源電圧ＶＤＤのラインと接地電圧ＧＮＤのラインとの間に直列接続される。
【００４０】
ＭＯＳトランジスタ２１，２２のゲートは、ともにＭＯＳトランジスタ２１のドレインに接続される。ＭＯＳトランジスタ２３，２４のゲートは、ともにＭＯＳトランジスタ２４のドレインに接続される。ＭＯＳトランジスタ３１，３２のゲートは、ともにＭＯＳトランジスタ３２のドレインに接続される。ＭＯＳトランジスタ２１と２２、２３と２４、３１と３２は、それぞれカレントミラー回路を構成する。
【００４１】
ＭＯＳトランジスタ２９，２５のゲートは、ともにＭＯＳトランジスタ２９のドレインに接続される。ＭＯＳトランジスタ２６，３０のゲートは、ともにＭＯＳトランジスタ３０のドレインに接続される。ＭＯＳトランジスタ２５，２６のソースは、互いに接続される。ＮチャネルＭＯＳトランジスタ３３のゲートには、制御電圧ＶＣが与えられる。ＮチャネルＭＯＳトランジスタ３０，３２のゲート電圧ＶＢ１，ＶＢ２は、それぞれ図１の差動増幅回路１の制御端子Ｔ５，Ｔ６に与えられる。
【００４２】
ここで、定電流源２７，２８に流れる電流をそれぞれＩ１１，Ｉ１２とすると、ＭＯＳトランジスタ２９，２５にはそれぞれ電流Ｉ１１，Ｉ１２が流れる。ＭＯＳトランジスタ２６，３２，３１，２１，２２に流れる電流をＩ１３とし、ＭＯＳトランジスタ３３，２４，２３，３０に流れる電流をＩ１４とする。また、ＭＯＳトランジスタ２５，２６のソースの電圧をＶｘとし、ＭＯＳトランジスタ２９，２５，２６，３０のゲート−ソース間電圧をそれぞれＶｇｓ１１，Ｖｇｓ１２，Ｖｇｓ１３，Ｖｇｓ１４とする。また、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのトランスコンダクタ・パラメータをそれぞれβｐ，βｎとし、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのしきい値電圧をそれぞれＶｔｈｐ，Ｖｔｈｎとすると、次式（６）が成り立ち、数式（６）から数式（７）（８）が導かれる。
【００４３】
Ｖｘ＝Ｖｇｓ１１＋Ｖｇｓ１２＝Ｖｇｓ１３＋Ｖｇｓ１４  …（６）
（２・Ｉ１１／βｎ）１／２＋Ｖｔｈｎ＋（２・Ｉ１２／βｐ）１／２＋Ｖｔｈｐ
＝（２・Ｉ１３／βｐ）１／２＋Ｖｔｈｐ＋（２・Ｉ１４／βｎ）１／２＋Ｖｔｈｎ…（７）
（２・βｐ・Ｉ１１）１／２＋（２・βｎ・Ｉ１２）１／２
＝（２・βｎ・Ｉ１３）１／２＋（２・βｐ・Ｉ１４）１／２  …（８）
数式（８）の左辺は一定値である。ＭＯＳトランジスタ３０と６、３２と９はそれぞれカレントミラー回路を構成しているので、Ｉ１，Ｉ２はそれぞれＩ１４，Ｉ１３に応じたレベルの電流となる。数式（８）より、Ｉ１４の平方根とＩ１３の平方根は一定値になるから、Ｉ１の平方根とＩ２の平方根は一定値になる。これにより、数式（４）の条件が満たされる。
【００４４】
図４は、図１に示したＧｍアンプ１を用いたＧｍ−Ｃフィルタ４０の構成を示すブロック図である。図４において、Ｇｍ−Ｃフィルタ４０は、複数段のＧｍアンプ１と、Ｇｍアンプ１の各差動出力端子に対応して設けられたキャパシタ４１とを含む。キャパシタ４１は、対応の差動出力端子と接地電圧ＧＮＤのラインとの間に接続される。複数段のＧｍアンプ１に共通に、制御回路２０およびチューニング回路４３が設けられる。制御回路２０は、制御電圧ＶＣに応答してＶＢ１，ＶＢ２を生成し、生成したＶＢ１，ＶＢ２を各Ｇｍアンプ１に与える。チューニング回路４３は、Ｇｍフィルタ１およびキャパシタ４１を含み、Ｇｍフィルタ１およびキャパシタ４１の製造ばらつきを補償した制御電圧ＶＣを生成して制御回路２０に与える。このＧｍ−Ｃフィルタ４０では、図１および図３で示したＧｍアンプ１および制御回路２０を使用したので、広い帯域可変範囲を実現することができる。
【００４５】
図５は、Ｇｍ−Ｃフィルタ４０の具体例である２次Ｇｍ−Ｃローパスフィルタ５０の構成を示す回路ブロック図である。図５において、この２次Ｇｍ−Ｃローパスフィルタ５０は、４段のＧｍアンプ１と、初段のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ５１と、２段目のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ５２とを含む。キャパシタ５１，５２の各々は、対応の差動出力端子と接地電圧ＧＮＤのラインとの間に接続される。Ｇｍアンプ１の相互コンダクタンスをｇｍとし、キャパシタ５１，５２の容量値をそれぞれＣ１，Ｃ２とすると、２次Ｇｍ−Ｃローパスフィルタ５０の伝達関数Ｈは次式（９）で表される。
【００４６】
【数１】
2006157376.tif 000003
【００４７】
図６は、Ｇｍ−Ｃフィルタ４０の他の具体例である５次Ｇｍ−Ｃローパスフィルタ６０の構成を示す回路ブロック図である。図６において、この５次Ｇｍ−Ｃローパスフィルタ６０は、１０段のＧｍアンプ１と、初段のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ６１と、３段目のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ６２と、４段のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ６３と、７段目のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ６４と、８段のＧｍアンプ１の各差動出力端子に対応して設けられたキャパシタ６５とを含む。キャパシタ６１〜６５の各々は、対応の差動出力端子と接地電圧ＧＮＤのラインとの間に接続される。Ｇｍアンプ１の相互コンダクタンスをｇｍとし、キャパシタ６１〜６５の容量値をそれぞれＣ１〜Ｃ５とすると、２次Ｇｍ−Ｃローパスフィルタ６０の伝達関数Ｈは次式（１０）で表される。
【００４８】
【数２】
2006157376.tif 000004
【００４９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態１によるＧｍアンプの構成を示す回路図である。
【図２】実施の形態１の変更例を示す回路図である。
【図３】この発明の実施の形態２によるＧｍアンプの制御回路の構成を示す回路図である。
【図４】図１に示したＧｍアンプを用いたＧｍ−Ｃフィルタの構成を示す回路ブロック図である。
【図５】図４に示したＧｍ−Ｃフィルタの具体例を示す回路ブロック図である。
【図６】図４に示したＧｍ−Ｃフィルタの他の具体例を示す回路ブロック図である。
【図７】従来のＧｍアンプの構成を示す回路図である。
【符号の説明】
【００５１】
１，１１，７１  Ｇｍアンプ、２，３，２１〜２６，７２，７３  ＰチャネルＭＯＳトランジスタ、４〜９，２９〜３３，７４〜７７  ＮチャネルＭＯＳトランジスタ、Ｔ１，Ｔ２，Ｔ７１，Ｔ７２  差動入力端子、Ｔ３，Ｔ４，Ｔ７３，Ｔ７４  差動出力端子、１２，１３，７８，７９  抵抗素子、２０  制御回路、２７，２８  定電流源、４０  Ｇｍ−Ｃフィルタ、４１，５１，５２，６１〜６５  キャパシタ、４３  チューニング回路、５０，６０  ローパスフィルタ、８０  副Ｇｍアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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