(57)【要約】【課題】フローティングチャンネル層を形成し、データ維持特性を改善可能にする。メモリセルの信頼性を向上させると共にセルの全体的なサイズを縮小可能にする。【解決手段】本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＰ型ドレイン領域、Ｐ型チャンネル領域及びＰ型ソース領域でなるフローディングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルの読取り/書込み動作を制御することになる。【選択図】図２ｂ
2006190933.tif 000002
【特許請求の範囲】
【請求項１】
ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、前記チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、
前記強誘電体層の上部に形成されたワードラインとを備え、
前記強誘電体層の極性状態に従い前記チャンネル領域に互いに異なるチャンネル抵抗を誘導してデータを読取り/書込み制御することを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記フローティングチャンネル層は炭素ナノチューブ、シリコン、ゲルマニウムのうち少なくとも何れか一つでなることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記フローティングチャンネル層は
前記強誘電体層の極性に従い前記チャンネル領域に陽の電荷が誘導される場合、低抵抗状態となりチャンネルがターンオンされ、前記強誘電体層の極性に従い前記チャンネル領域に陰の電荷が誘導される場合、高抵抗状態となりチャンネルがオフされることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記フローティングチャンネル層は
前記ボトムワードラインにグラウンド電圧が印加され、前記ワードラインに陰の電圧が印加され、前記ドレイン領域と前記ソース領域にグラウンド電圧が印加された状態で、前記チャンネル領域に陽の電荷が誘導されハイデータを書込み、
前記ボトムワードラインに陽の値を有する読取り電圧が印加され、前記ワードラインにグラウンド電圧が印加され前記フローティングチャンネル層のチャンネルがターンオンされた状態でハイデータを読み取ることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記フローティングチャンネル層は
前記ボトムワードラインに陰の電圧が印加され前記ワードラインにグラウンド電圧が印加され、前記ドレイン領域と前記ソース領域に陰の電圧が印加された状態で、前記チャンネル領域に陰の電荷が誘導されローデータを書込み、
前記ボトムワードラインに陽の値を有する読取り電圧が印加され、前記ワードラインにグラウンド電圧が印加され、前記フローティングチャンネル層のチャンネルがターンオフされた状態でローデータを読み取ることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項６】
複数個のボトムワードラインと、
前記複数個のボトムワードラインの上部に各々形成された複数個の絶縁層と、
前記複数個の絶縁層の上部に配置された複数個のＰ型チャンネル領域と、前記複数個のＰ型チャンネル領域と交互に直列連結された複数個のＰ型ドレイン及びソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層の前記複数個のＰ型チャンネル領域の上部に各々形成された複数個の強誘電体層と、
前記複数個の強誘電体層の上部に各々形成された複数個のワードラインを備える単位セルアレイとを備え、
前記単位セルアレイは、前記複数個の強誘電体層の極性状態に従い前記複数個のＰ型チャンネル領域に互いに異なるチャンネル抵抗を誘導して複数個のデータを読取り/書込み制御することを特徴とする不揮発性強誘電体メモリ装置。
【請求項７】
前記単位セルアレイは複数個の層で積層され多層構造をなし、各々の前記単位セルアレイは絶縁層により互いに分離されることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
【請求項８】
複数個のワードラインと複数個のボトムワードラインに印加される電圧に従い各々スイッチング動作が選択的に制御され、フローティングチャンネル層が直列連結された複数個のメモリセルと、
第１選択信号の状態に従いビットラインと前記複数個のメモリセルを選択的に連結する第１スイッチング素子と、
第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子とを備え、
前記複数個のメモリセルの各々は
ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、前記チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備える前記フローティングチャンネル層と、
前記フローティングチャンネル層の前記チャンネル領域の上部に形成された強誘電体層と、
前記強誘電体層の上部に形成されたワードラインを備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項９】
前記複数個のメモリセルにハイデータを書き込む場合、前記第１スイッチング素子と前記第２スイッチング素子はターンオン状態を維持し、前記複数個のメモリセルにローデータを書き込む場合、前記第１選択信号はハイ電圧レベルに遷移し、前記第２選択信号は陰の電圧レベルに遷移することを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記複数個のメモリセルのうち選択されたメモリセルは、
前記ボトムワードラインにグラウンド電圧が印加され、前記ワードラインに陰の電圧が印加され、前記ビットラインと前記センシングラインにグラウンド電圧が印加された状態でハイデータを書込み、
前記ボトムワードラインに陰の電圧が印加され、前記ワードラインにグラウンド電圧が印加され、前記ビットラインに陰の電圧が印加された状態で、ローデータを書き込むことを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１１】
前記ハイデータの書込み時、前記複数個のメモリセルのうち選択されないメモリセル等に連結された複数個のワードラインと複数個のボトムワードラインはロー状態を維持することを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記ローデータの書込み時、前記複数個のメモリセルのうち選択されないメモリセル等に連結された複数個のワードラインはロー状態を維持し、複数個のボトムワードラインは陰の電圧レベルを維持することを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置。
【請求項１３】
前記複数個のメモリセルのうち選択されたメモリセルは、
前記ボトムワードラインに陽の値を有する読取り電圧が印加され、前記ワードラインにグラウンド電圧が印加された状態で前記フローティングチャンネル層に流れる電流値に従いデータを読み取ることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１４】
前記フローティングチャンネル層は、前記Ｐ型ドレイン及びソース領域と前記第１スイッチング素子及び前記第２スイッチング素子を連結し、金属性導体でなる連結ラインをさらに備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１５】
ロー方向に配列された複数個のビットラインと、
前記複数個のビットラインと垂直方向に配列された複数個のセンシングラインと、
前記複数個のビットラインと前記複数個のセンシングラインが交差する領域に位置し、ロー及びカラム方向に配列された複数個のメモリセルと、
前記複数個のビットラインと一対一対応して、連結された複数個のセンスアンプとを備え、
前記複数個のメモリセルの各々は
ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、前記チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備える前記フローティングチャンネル層と、
前記フローティングチャンネル層の前記チャンネル領域の上部に形成された強誘電体層と、
前記強誘電体層の上部に形成されたワードラインとを備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１６】
前記複数個のメモリセルの各々は
第１選択信号の状態に従いビットラインと前記複数個のメモリセルを選択的に連結する第１スイッチング素子と、
第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子をさらに備えることを特徴とする請求項１５に記載の不揮発性強誘電体メモリ装置。
【請求項１７】
前記複数個のメモリセルにハイデータを書き込む場合、前記第１スイッチング素子と前記第２スイッチング素子はターンオン状態を維持し、前記複数個のメモリセルにローデータを書き込む場合、前記第１選択信号はハイ電圧レベルに遷移し、前記第２選択信号は陰の電圧レベルに遷移することを特徴とする請求項１６に記載の不揮発性強誘電体メモリ装置。
【請求項１８】
前記複数個のメモリセルのうち選択されたメモリセルは、
前記ボトムワードラインにグラウンド電圧が印加され、前記ワードラインに陰の電圧が印加され、前記ビットラインと前記センシングラインにグラウンド電圧が印加された状態でハイデータを書き込み、
前記ボトムワードラインに陰の電圧が印加され、前記ワードラインにグラウンド電圧が印加され、前記ビットラインに陰の電圧が印加された状態でローデータを書き込むことを特徴とする請求項１５に記載の不揮発性強誘電体メモリ装置。
【請求項１９】
前記複数個のメモリセルの読取り動作時、前記第１スイッチング素子と前記第２スイッチング素子はターンオンされた状態を維持することを特徴とする請求項１６に記載の不揮発性強誘電体メモリ装置。
【請求項２０】
前記複数個のメモリセルのうち選択されたメモリセルは、前記ボトムワードラインに陽の値を有する読取り電圧が印加され前記ワードラインにグラウンド電圧が印加された状態で、前記フローティングチャンネル層に流れる電流値に従いデータを読み取ることを特徴とする請求項１９に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性強誘電体メモリ装置に関し、ナノスケールメモリ装置において強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を用いて不揮発性メモリセルの読取り/書込み動作を制御する技術に関するものである。
【背景技術】
【０００２】
一般に不揮発性強誘電体メモリ、即ち、ＦｅＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
このようなＦｅＲＡＭは、ＤＲＡＭとほぼ類似の構造を有する記憶素子としてキャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を取り除いてもデータが消失されない。
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国特許出願第２００１−５７２７５号に開示されている。従って、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００４】
このような従来の不揮発性強誘電体メモリ装置の単位セルは、ワードラインの状態に従いスイッチング動作し、サブビットラインと不揮発性強誘電体キャパシタを連結させる一つのスイッチング素子と、スイッチング素子の一端とプレートラインとの間に連結された一つの不揮発性強誘電体キャパシタを備えてなる。
【０００５】
ここで、従来の不揮発性強誘電体メモリ装置のスイッチング素子はゲート制御信号によりスイッチング動作が制御されるＮＭＯＳトランジスタを主に用いる。
図１は、従来の技術に係る不揮発性強誘電体メモリ装置のセル断面図である。
従来の１-Ｔ（One-Transistor）ＦＥＴ(Field Effect Transistor)型セルは、Ｐ型領域基板１上にＮ型ドレイン領域２とＮ型ソース領域３が形成される。そして、チャンネル領域の上部に強誘電体層（Ferroelectric layer）４が形成され、強誘電体層４の上部にワードライン５が形成される。
【０００６】
このような構成を有する従来の不揮発性強誘電体メモリ装置は、強誘電体層４の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用してデータを読取り/書込みする。即ち、強誘電体層４の極性がチャンネルに陽（+）の電荷を誘導する場合、メモリセルは高抵抗状態となりオフされる。逆に、強誘電体層４の極性がチャンネルに陰（-）の電荷を誘導する場合、メモリセルは低抵抗状態となりターンオンされる。
【０００７】
しかし、このような従来の不揮発性強誘電体メモリ装置は、セルサイズが小さくなる場合データ維持特性が低下し正常のセルの動作が困難になる。即ち、セルの読取り/書込み動作時に隣接したセルに電圧が加えられることになり選択されないセル等のデータが破壊されることにより、セル間にインターフェースノイズが発生することになり、ランダムなアクセス（Random Access）動作が困難になるという問題点がある。
【特許文献１】大韓民国特許出願第２００１−５７２７５号公報（公開番号０３−２４２２３）
【特許文献２】米国特許第６７７７２５５号明細書
【特許文献３】米国特許第６６１４０６６号明細書
【特許文献４】米国特許第６７８４４７３号明細書
【特許文献５】米国特許第６１５１２４１号明細書
【特許文献６】日本特開２００１−１１０１９２号公報
【特許文献７】日本特開平１１−２７４４２３号公報
【特許文献８】日本特開平１０−３０３３７８号公報
【特許文献９】日本特開平０９−０９７８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は前記のような問題点を解決するため案出されたものであり、次のような目的を有する。
第１、ワードラインとボトムワードラインとの間にＰ型ドレイン領域、Ｐ型チャンネル領域及びＰ型ソース領域でなるフローティングチャンネル層を形成し、データ維持特性を改善可能にすることにその目的がある。
第２、前述のメモリセルをアレイに具現してメモリセルの読取り/書込み動作を制御することにより、セルの信頼性を向上させると共にセルの全体的なサイズを縮小可能にすることにその目的がある。
【課題を解決するための手段】
【０００９】
本発明に係る不揮発性強誘電体メモリ装置は、ボトムワードラインの上部に形成された絶縁層と、絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、強誘電体層の上部に形成されたワードラインとを備え、強誘電体層の極性状態に従いチャンネル領域に互いに異なるチャンネル抵抗を誘導してデータを読取り/書込み制御することを特徴とする。
【００１０】
なお、本発明は複数個のボトムワードラインと、複数個のボトムワードラインの上部に各々形成された複数個の絶縁層と、複数個の絶縁層の上部に配置された複数個のＰ型チャンネル領域と、複数個のＰ型チャンネル領域と交互に直列連結された複数個のＰ型ドレイン及びソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層の複数個のＰ型チャンネル領域の上部に各々形成された複数個の強誘電体層と、複数個の強誘電体層の上部に各々形成された複数個のワードラインを備える単位セルアレイとを備え、単位セルアレイは、複数個の強誘電体層の極性状態に従い複数個のＰ型チャンネル領域に互いに異なるチャンネル抵抗を誘導して複数個のデータを読取り/書込み制御することを特徴とする。
【００１１】
なお、本発明は複数個のワードラインと複数個のボトムワードラインに印加される電圧に従い各々スイッチング動作が選択的に制御され、フローティングチャンネル層が直列連結された複数個のメモリセルと、第１選択信号の状態に従いビットラインと複数個のメモリセルを選択的に連結する第１スイッチング素子と、第２選択信号の状態に従いセンシングラインと複数個のメモリセルを選択的に連結する第２スイッチング素子とを備え、複数個のメモリセルの各々はボトムワードラインの上部に形成された絶縁層と、絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、強誘電体層の上部に形成されたワードラインを備えることを特徴とする。
【００１２】
なお、本発明はロー方向に配列された複数個のビットラインと、複数個のビットラインと垂直方向に配列された複数個のセンシングラインと、複数個のビットラインと複数個のセンシングラインが交差する領域に位置し、ロー及びカラム方向に配列された複数個のメモリセルと、複数個のビットラインと一対一対応して、連結された複数個のセンスアンプとを備え、複数個のメモリセルの各々はボトムワードラインの上部に形成された絶縁層と、絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、強誘電体層の上部に形成されたワードラインとを備えることを特徴とする。
【発明の効果】
【００１３】
本発明は、ＮＤＲＯ（Non Destructive Read Out）方式を用いて読取り動作時にセルのデータが破壊されない。これに伴い、本発明のナノスケール強誘電体セルの低電圧動作時にセルの信頼性が向上し、読取り動作速度を向上させることが可能になる。さらに、複数個の強誘電体単位セルアレイを積層してセルの集積容量を向上させることにより、セルの全体的なサイズを縮小可能にするという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照して本発明に係る実施の形態に対し詳しく説明する。
図２ａ及び図２ｂは、本発明に係る不揮発性強誘電体メモリ装置の単位セルの断面図である。  
【００１５】
図２ａは、ワードラインと平行の方向から見た単位セルの断面図である。
先ず、最下部層に形成されたボトムワードライン１０と最上部層に形成されたワードライン１７は平行に配置される。ここで、ボトムワードライン１０とワードライン１７は同一のローアドレスデコーダ（図示しない）により選択的に駆動される。そして、ボトムワードライン１０の上部には絶縁層（Oxide layer）１１が形成され、絶縁層１１の上部にはＰ型チャンネル領域１２でなるフローティングチャンネル層（Floating Channel layer）１５が形成される。
さらに、フローティングチャンネル層１５の上部には強誘電体層（Ferroelectric layer）１６が形成され、強誘電体層１６の上部にはワードライン１７が形成される。
【００１６】
図２ｂは、ワードラインと垂直の方向から見た単位セルの断面図である。
先ず、ボトムワードライン１０の上部に絶縁層１１が形成される。そして、絶縁層１１の上部にはフローティングチャンネル層１５が形成される。ここで、フローティングチャンネル層１５のドレイン領域１３とソース領域１４はＰ型でなり、チャンネル領域１２もＰ型でなりフローティング状態となる。
【００１７】
さらに、フローティングチャンネル層１５の半導体は炭素ナノチューブ（Carbon Nano Tube）、シリコンまたはＧｅ（ゲルマニウム）などの材料が利用できる。さらに、フローティングチャンネル層１５のＰ型チャンネル領域１２の上部には強誘電体層１６が形成され、強誘電体層１６の上部にはワードライン１７が形成される。
【００１８】
このような構成を有する本発明は、強誘電体層１６の分極状態に従いフローティングチャンネル層１５のチャンネル抵抗が変化する特性を利用してデータを読取り/書込みする。即ち、強誘電体層１６の極性がチャンネル領域１２に陽（+）の電荷を誘導する場合、メモリセルは低抵抗状態となりチャンネルがターンオンされる。逆に、強誘電体層１６の極性がチャンネル領域１２に陰（-）の電荷を誘導する場合、メモリセルは高抵抗状態となりチャンネルがオフされる。
このような構成を有する本発明の単位メモリセルは、図２ｃに示されているシンボルのように表現する。
【００１９】
図３ａから図３ｃは、本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
先ず、図３ａに示されているように、データ「１」の書込み動作モード時ボトムワードライン１０にグラウンド電圧＜ＧＮＤ＞を印加し、ワードライン１７に陰の電圧である＜-Ｖ＞を印加する。このとき、ドレイン領域１３とソース領域１４はグラウンド電圧＜ＧＮＤ＞状態となるようにする。
【００２０】
このような場合、強誘電体層１６と絶縁層１１との間のキャパシタの電圧分配により、フローティングチャンネル層１５のＰ型チャンネル領域１２と強誘電体層１６との間に電圧が印加される。従って、強誘電体層１６の極性に従いチャンネル領域１２に陽の電荷が誘導されメモリセルは低抵抗状態となる。これに伴い、書込み動作モード時に全てのメモリセルにデータ「１」を書込むことが可能になる。
【００２１】
一方、図３ｂ及び図３ｃに示されているように、データ「１」の読取り動作モード時にボトムワードライン１０にグラウンド電圧＜ＧＮＤ＞または陽の値を有する読取り電圧＜+Ｖｒｄ＞を印加する。そして、ワードライン１７にグラウンド電圧＜ＧＮＤ＞を印加する。このとき、ボトムワードライン１０から印加される読取り電圧＜+Ｖｒｄ＞によりチャンネル領域１２の下部に空乏層１２ａが形成される。
【００２２】
さらに、チャンネル領域１２の上部に陽の電荷が誘導され空乏層が発生しないようになる。これに伴い、チャンネル領域１２がターンオンされソース領域１４からドレイン領域１３に電流が流れることになる。従って、読取り動作モード時にメモリセルに格納されたデータ「１」を読取ることが可能になる。このとき、ドレイン領域１３とソース領域１４に僅かな電圧差を与えてもチャンネル領域１２がターンオンされた状態なので多い電流が流れることになる。
【００２３】
図４ａ及び図４ｂは、本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
先ず、図４ａに示されているように、データ「０」の書込み動作モード時にボトムワードライン１０に陰の値を有する電圧＜-Ｖ＞を印加し、ワードライン１７にグラウンド電圧＜ＧＮＤ＞を印加する。そして、ドレイン領域１３とソース領域１４に陰の値を有する電圧＜-Ｖ＞を印加する。
【００２４】
このとき、ワードライン１７から印加される陽の電圧＜+Ｖ＞とチャンネル領域１２に形成された陰の電圧＜-Ｖ＞との間に高い電圧が形成される。従って、強誘電体層１６の極性に従いチャンネル領域１２に陰の電荷が誘導されメモリセルは高抵抗状態となる。これに伴い、書込み動作モード時にメモリセルにデータ「０」を書き込むことが可能になる。
【００２５】
一方、図４ｂ及び図４ｃに示されているように、データ「０」の読取り動作モード時にボトムワードライン１０にグラウンド電圧＜ＧＮＤ＞または陽の値を有する読取り電圧＜+Ｖｒｄ＞を印加する。そして、ワードライン１７にグラウンド電圧＜ＧＮＤ＞を印加する。
【００２６】
このとき、ボトムワードライン１０から印加される読取り電圧＜+Ｖｒｄ＞によりチャンネル領域１２の下部に空乏層１２ａが形成される。そして、チャンネル領域１２の上部に陰の電荷が誘導され空乏層１２ｂが形成される。これに伴い、チャンネル領域１２に形成された空乏層１２ａ，１２ｂによりチャンネル領域１２のチャンネルがオフされ、ソース領域１４からドレイン領域１３への電流経路が遮断される。
そして、ドレイン領域１３とソース領域１４との間に僅かな電圧差を与えてもチャンネル領域１２がオフされた状態なので、少ない電流が流れることになる。これに伴い、読取り動作モード時メモリセルに格納されたデータ「０」を読み取ることが可能になる。
【００２７】
従って、読取り動作モード時にワードライン１７とボトムワードライン１０をグラウンドで制御し強誘電体層１６に電圧ストレスが加えられないため、セルデータ維持特性が向上可能になる。
【００２８】
図５は、本発明に係る不揮発性強誘電体メモリ装置のレイアウト断面図である。
本発明は、ワードラインＷＬとボトムワードラインＢＷＬが互いに同一の方向へ平行に配置されカラム方向に複数個備えられる。そして、複数個のビットラインＢＬはワードラインＷＬと垂直方向に複数個備えられる。さらに、複数個のワードラインＷＬ、複数個のボトムワードラインＢＷＬと、複数個のビットラインＢＬが交差する領域に複数個の単位セルＣが位置する。
【００２９】
図６ａ及び図６ｂは、本発明に係る不揮発性強誘電体メモリ装置のセルアレイの断面図である。
図６ａは、図５のレイアウト断面図においてワードラインＷＬと平行の（Ａ）方向でのセルアレイ断面の構造を示す図である。
本発明に係るセルアレイは、ボトムワードライン１０の上部に複数個の絶縁層１１が形成され、複数個の絶縁層１１の上部に複数個のＰ型チャンネル領域１２が形成される。そして、複数個のチャンネル領域１２の上部に複数個の強誘電体層１６が形成され、複数個の強誘電体層１６の上部にボトムワードライン１０と平行にワードライン１７が形成される。従って、一つのワードラインＷＬ_１と一つのボトムワードラインＢＷＬ_１との間に複数個のセルが連結される。
【００３０】
さらに、図６ｂは図５のレイアウト断面図においてワードラインＷＬと垂直の（Ｂ）方向でのセルアレイ断面の構造を示す図である。
本発明に係るセルアレイは、各々のボトムワードラインＢＷＬ_１，ＢＷＬ_２，ＢＷＬ_３の上部に絶縁層１１が形成される。そして、絶縁層１１の上部にＰ型ドレイン領域１３とＰ型チャンネル領域１２及びＰ型ソース領域１４が直列連結されたフローティングチャンネル層１５が形成される。
【００３１】
ここで、Ｐ型ドレイン領域１３は隣接したセルでソース領域に用いることができ、Ｐ型ソース領域１４は隣接したセルでドレイン領域に用いることができる。即ち、Ｐ型領域は隣接したセルでドレイン領域とソース領域に共通に用いられる。
さらに、フローティングチャンネル層１５の各々のチャンネル領域１２の上部に強誘電体層１６が形成され、強誘電体層１６の上部にワードラインＷＬ_１，ＷＬ_２，ＷＬ_３が形成される。
【００３２】
図７は、多層構造を有する本発明に係る不揮発性強誘電体メモリ装置の断面図である。
図７に示された多層構造を有する本発明は、図６ｂのような構成を有する本発明の単位セルアレイが多層構造に積層される。そして、各々の単位セルアレイは絶縁層１８を介し互いに分離される。
【００３３】
図８は、本発明に係る不揮発性強誘電体メモリ装置の単位アレイを示した図である。
本発明はスイッチング素子Ｎ１，Ｎ２と複数個のメモリセルＱ１〜Ｑｍを備える。ここで、スイッチング素子Ｎ１はビットラインＢＬとメモリセルＱ１との間に連結され、ゲート端子を介し選択信号ＳＥＬ_１が印加される。そして、スイッチング素子Ｎ２はセンシングラインＳ/ＬとメモリセルＱｍとの間に連結され、ゲート端子を介し選択信号ＳＥＬ_２が印加される。
【００３４】
さらに、複数個のメモリセルＱ１〜Ｑｍはスイッチング素子Ｎ１，Ｎ２の間に直列連結され、ワードラインＷＬ_１〜ＷＬ_ｍとボトムワードラインＢＷＬ_1〜ＢＷＬ_ｍにより選択的にスイッチング動作する。各々のメモリセルＱ１〜Ｑｍの詳細な構成は図２ｂに示されている通りである。これに伴い、メモリセルＱ１のソース端子はスイッチング素子Ｎ１と連結され、メモリセルＱｍのドレイン端子はスイッチング素子Ｎ２と連結される。
【００３５】
図９は、図８の実施の形態に係る本発明のローデータ読取り動作を説明するための図である。
先ず、選択されたメモリセルＱ１にデータ「０」が格納されていると仮定する。このような場合、全てのワードラインＷＬ_１〜ＷＬ_５にグラウンド電圧＜ＧＮＤ＞が印加され、選択されたセルＱ１のボトムワードラインＢＷＬ_１に陽の値を有する読取り電圧＜+Ｖｒｄ＞が印加される。そして、選択されない残りの複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍにグラウンド電圧＜ＧＮＤ＞が印加される。
このとき、選択されない残りのメモリセルＱ２〜Ｑ５はワードライン１７とボトムワードライン１０にグラウンド電圧＜ＧＮＤ＞が印加される。これに伴い、チャンネル領域１２の下部に空乏層１２ａが形成されないようになりチャンネルがターンオン状態となる。
【００３６】
一方、選択されたメモリセルＱ１はボトムワードライン１０に印加される読取り電圧＜+Ｖｒｄ＞によりチャンネル領域１２の下部に空乏層１２ａが形成され、チャンネル領域１２の上部に空乏層１２ｂが形成される。これに伴い、チャンネル領域１２に形成された空乏層１２ａ，１２ｂによりチャンネル領域１２のチャンネルがオフされ、ソース領域１４からドレイン領域１３への電流経路が遮断される。従って、読取り動作モード時に選択されたメモリセルＱ１に格納されたデータ「０」を読み取ることが可能になる。
【００３７】
図１０は、図８の実施の形態に係る本発明のハイデータ読取り動作を説明するための図である。
先ず、選択されたメモリセルＱ１にデータ「１」が格納されていると仮定する。このような場合、全てのワードラインＷＬ_１〜ＷＬ_５にグラウンド電圧＜ＧＮＤ＞が印加され、選択されたセルＱ１のボトムワードラインＢＷＬ１に陽の値を有する読取り電圧＜+Ｖｒｄ＞が印加される。そして、選択されない残りの複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍにグラウンド電圧＜ＧＮＤ＞が印加される。
【００３８】
このとき、選択されない残りのメモリセルＱ２〜Ｑ５はワードライン１７とボトムワードライン１０にグラウンド電圧＜ＧＮＤ＞が印加される。これに伴い、チャンネル領域１２の下部に空乏層１２ａが形成されないようになりチャンネルがターンオン状態となる。
【００３９】
一方、選択されたメモリセルＱ１はボトムワードライン１０に印加される読取り電圧＜+Ｖｒｄ＞によりチャンネル領域１２の下部に空乏層１２ａが形成される。そして、チャンネル領域１２の上部に陽の電荷が誘導され空乏層が発生しないようになる。これに伴い、チャンネル領域１２がターンオンされソース領域１４からドレイン領域１３へ電流が流れることになる。従って、読取り動作モード時に選択されたメモリセルＱ１に格納されたデータ「１」を読み取ることが可能になる。
【００４０】
図１１は、図８に示したメモリセルＱ１，Ｑｍとスイッチング素子Ｎ１，Ｎ２の連結関係を示す図である。
スイッチング素子Ｎ１，Ｎ２は絶縁層２０の上部にＰ型チャンネル領域２１が形成され、Ｐ型チャンネル領域２１の両側にＮ型ドレイン領域２２とＮ型ソース領域２３が形成される。ここで、Ｎ型ソース領域２５はビットラインＢＬと連結される。そして、Ｎ型ドレイン領域２２はＰ型ソース領域１４と連結ラインＬ１を介し連結される。このとき、メモリセルＱ１，Ｑｍとスイッチング素子Ｎ１，Ｎ２を連結する連結ラインＬ１は金属性導体からなる。
【００４１】
図１２は、本発明に係る不揮発性強誘電体メモリ装置のアレイを示す図である。
本発明は、複数個のビットラインＢＬ_１〜ＢＬ_ｎと複数個のセンシングラインＳ/Ｌ_１〜Ｓ/Ｌ_ｎが交差する領域に複数個の単位セルアレイ３０〜３３が備えられ、ロー及びカラム方向に配置される。各々の単位セルアレイ３０〜３３の構成は、図８に示された通りである。そして、複数個のビットラインＢＬ_１〜ＢＬ_ｎは複数個のセンスアンプ４０と一対一対応して連結される。
【００４２】
図１３は、本発明に係る不揮発性強誘電体メモリ装置の書込み動作を説明するための図である。
本発明の書込み動作サイクルは二つのサブ動作領域に区分することができる。即ち、第１のサブ動作領域ではデータ「１」を書込み、第２のサブ動作領域ではデータ「０」を書き込む。
もし、データ「１」を格納しようとする場合、一定区間でビットラインＢＬにハイ電圧を印加する。これに伴い、第１のサブ動作領域で書き込まれたデータ「１」の値をメモリセルに格納することが可能になる。
【００４３】
図１４は、本発明に係る不揮発性強誘電体メモリ装置のデータ「１」書込み動作タイミング図である。
先ず、データ「１」の書込み動作時に図５に示されたメモリセルＱ１を選択することを仮定する。そして、ｔ０区間はメモリセルのプリチャージ区間に定義する。
ｔ１区間で選択信号ＳＥＬ_１，ＳＥＬ_２がハイに遷移すれば、スイッチング素子Ｎ１，Ｎ２がターンオンされる。これに伴い、ビットラインＢＬとメモリセルＱ１のソース端子が連結され、センシングラインＳ/ＬとメモリセルＱｍのドレイン端子が連結される。
【００４４】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍと複数個のボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍはロー状態を維持する。そして、ビットラインＢＬ_１とセンシングラインＳ/Ｌ_１はロー状態を維持する。
次に、ｔ３区間で選択されたメモリセルＱ１と連結されたワードラインＷＬ_１に陰の電圧ＶＮＥＧを印加する。これに伴い、図３ａに示されているように、ワードラインＷＬ_１とチャンネル領域１２との間の強誘電体層１６に高電圧が印加されデータ「１」を書き込むことが可能になる。
【００４５】
次に、ｔ５区間でワードラインＷＬ_１が再度グラウンド状態に遷移される。そして、ｔ７区間で選択信号ＳＥＬ_１，ＳＥＬ_２がローに遷移されるとスイッチング素子Ｎ１，Ｎ２がターンオフされる。このとき、全区間でセンシングラインＳ/Ｌ_１、ビットラインＢＬ_１、ボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍ及び選択されない残りのワードラインＷＬ_２〜ＷＬ_ｍはグラウンド状態を維持する。
【００４６】
図１５は、本発明に係る不揮発性強誘電体メモリ装置のデータ「０」の書込み動作及びデータ「１」の維持に関する動作タイミング図である。
先ず、データ「０」の書込み動作時に図５に示されたメモリセルＱ１を選択することを仮定する。そして、ｔ０区間はメモリセルのプリチャージ区間に定義する。
ｔ１区間で選択信号ＳＥＬ_１がハイに遷移すれば、スイッチング素子Ｎ１がターンオンされる。これに伴い、ビットラインＢＬとメモリセルＱ１のソース端子が連結される。そして、選択信号ＳＥＬ_２が陰の電圧ＶＮＥＧの値に遷移する。
【００４７】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍ、選択されたメモリセルＱ１と連結されたボトムワードラインＢＷＬ_１、ビットラインＢＬ_１及びセンシングラインＳ/Ｌ_１はロー状態を維持する。そして、選択されない残りのボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍは陰の電圧ＶＮＥＧレベルに遷移して電流経路を形成する。
これに伴い、全てのメモリセルＱ１〜ＱｍがボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍを介しビットラインＢＬと連結され、ビットラインＢＬに印加されたデータが全てのセルＱ１〜Ｑｍに伝達できるようになる。
【００４８】
次に、ｔ３区間でメモリセルＱ１に書き込むデータが「０」の場合、ビットラインＢＬ_１は陰の電圧ＶＮＥＧレベルに遷移する。逆に、メモリセルＱ１に格納されたデータ「１」を維持しようとする場合、ビットラインＢＬ_１は引き続きグラウンド電圧状態を維持する。
【００４９】
次に、ｔ４区間でボトムワードラインＢＷＬ_１が陰の電圧ＶＮＥＧレベルに遷移する。このような場合、図４ａに示されているように、ボトムワードラインＢＷＬ_１によりメモリセルＱ１のＰ型チャンネル領域１２に電子が積層することになる。従って、ワードラインＷＬ_１にグラウンド電圧＜ＧＮＤ＞が印加され、臨界電圧差が発生して強誘電体層１６にチャンネル電子が誘導されるよう極性が形成される。これに伴い、メモリセルＱ１にデータ「０」を書き込むことが可能になる。
【００５０】
もし、メモリセルＱ１に格納されたデータ「１」をそのまま維持しようとする場合、ビットラインＢＬ_１にグラウンド電圧＜ＧＮＤ＞を印加し、メモリセルＱ１にビットラインＢＬ_１の電圧が印加されるようにする。これに伴い、チャンネル領域１２に電子が形成されることを防止することによりデータ「１」を格納することが可能になる。
【００５１】
次に、ｔ５区間でボトムワードラインＢＷＬ_１が再度グラウンド状態に遷移される。そして、ｔ７区間でボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍと選択信号ＳＥＬ_２がグラウンド状態に遷移され書込み動作を完了する。そして、選択信号ＳＥＬ_１がローに遷移されるとスイッチング素子Ｎ１がターンオフされる。
【００５２】
図１６は、本発明に係る不揮発性強誘電体メモリ装置のセルデータセンシングに関する動作タイミング図である。
先ず、データのセンシング動作時に図８に示されたメモリセルＱ１を選択することを仮定する。そして、ｔ０区間はメモリセルのプリチャージ区間に定義する。
ｔ１区間で選択信号ＳＥＬ_１，ＳＥＬ_２がハイに遷移すると、スイッチング素子Ｎ１，Ｎ２がターンオンされる。これに伴い、ビットラインＢＬとメモリセルＱ１のソース端子が連結され、センシングラインＳ/ＬとメモリセルＱｍのドレイン端子が連結される。
【００５３】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍと複数個のボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍはロー状態を維持する。そして、センスアンプ４０とビットラインＢＬ_１及びセンシングラインＳ/Ｌ_１はロー状態を維持する。
以後、ｔ２区間で選択されたメモリセルＱ１と連結されたボトムワードラインＢＷＬ_１がハイに遷移する。これに伴い、選択されたメモリセルＱ１を除いた残りのメモリセルＱ２〜ＱｍがセンシングラインＳ/Ｌ_１と連結される。
【００５４】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍと選択されない残りの複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍは全てグラウンド状態を維持する。従って、メモリセルＱ１に形成された極性状態に従いビットラインＢＬ_１とセンシングラインＳ/Ｌとの間の電流の流れが決められる。
【００５５】
次に、ｔ３区間でセンスアンプ４０が動作しセンシング電圧がビットラインＢＬ_１に印加される場合、メモリセルＱ１に格納されたデータに従いビットラインＢＬ_１の電流の流れが決められる。
即ち、図９に示されているように、ビットラインＢＬ_１に電流が印加されない場合、メモリセルＱ１にデータ「０」が格納されていることが分かる。その反面、図１０に示されているように、ビットラインＢＬ_１に一定値以上の電流が印加されるとメモリセルＱ１にデータ「１」が格納されていることが分かる。
【００５６】
次に、ｔ４区間でセンスアンプ４０の動作が中止されると、ビットラインＢＬ_１がローに遷移しセンシング動作を完了する。そして、ｔ５区間でボトムワードラインＢＷＬ_１がローに遷移する。以後、ｔ６区間で選択信号ＳＥＬ_１，ＳＥＬ_２がローに遷移されるとスイッチング素子Ｎ１，Ｎ２がターンオフされる。
【００５７】
本発明では、フローティングチャンネル層１５がＰ型ドレイン領域１３，Ｐ型チャンネル領域１２及びＰ型ソース領域１４からなることをその実施の形態に説明したが、本発明はこれに限定されずフローティングチャンネル層１５がＮ型ドレイン領域，Ｎ型チャンネル領域及びＮ型ソース領域からなることもある。
【００５８】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００５９】
【図１】従来の技術に係る不揮発性強誘電体メモリ装置のセルの断面図である。
【図２ａ】本発明に係る不揮発性強誘電体メモリ装置のセルの断面図及びシンボルを示す図である。
【図２ｂ】本発明に係る不揮発性強誘電体メモリ装置のセルの断面図及びシンボルを示す図である。
【図２ｃ】本発明に係る不揮発性強誘電体メモリ装置のセルの断面図及びシンボルを示す図である。
【図３ａ】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
【図３ｂ】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
【図３ｃ】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
【図４ａ】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
【図４ｂ】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
【図４ｃ】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
【図５】本発明に係る不揮発性強誘電体メモリ装置のレイアウト断面図である。
【図６ａ】本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【図６ｂ】本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【図７】多層構造を有する本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【図８】本発明に係る不揮発性強誘電体メモリ装置の単位アレイを示す図である。
【図９】図８の実施の形態に係る本発明のローデータ読取り動作を説明するための図である。
【図１０】図８の実施の形態に係る本発明のハイデータ読取り動作を説明するための図である。
【図１１】図８に示した単位アレイの詳細な構成を示す図である。
【図１２】本発明に係る不揮発性強誘電体メモリ装置のアレイを示す図である。
【図１３】本発明に係る不揮発性強誘電体メモリ装置の書込み動作を説明するための図である。
【図１４】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み動作に関するタイミング図である。
【図１５】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み動作及びハイデータ維持に関する動作タイミング図である。
【図１６】本発明に係る不揮発性強誘電体メモリ装置のセルデータセンシングに関する動作タイミング図である。
【符号の説明】
【００６０】
１０    ボトムワードライン
１１，２０    絶縁層
１２，２１    Ｐ型チャンネル領域
１２ａ，１２ｂ    空乏層
１３    Ｐ型ドレイン領域
１４    Ｐ型ソース領域
１５    フローティングチャンネル層
１６    強誘電体層
１７    ワードライン
２２    Ｎ型ドレイン領域
２３，２５    Ｎ型ソース領域
３０，３１，３２，３３    セルアレイ
４０    センスアンプ
【図１】
2006190933.tif 000003
【図２ａ】
2006190933.tif 000004
【図２ｂ】
2006190933.tif 000005
【図２ｃ】
2006190933.tif 000006
【図３ａ】
2006190933.tif 000007
【図３ｂ】
2006190933.tif 000008
【図３ｃ】
2006190933.tif 000009
【図４ａ】
2006190933.tif 000010
【図４ｂ】
2006190933.tif 000011
【図４ｃ】
2006190933.tif 000012
【図５】
2006190933.tif 000013
【図６ａ】
2006190933.tif 000014
【図６ｂ】
2006190933.tif 000015
【図７】
2006190933.tif 000016
【図８】
2006190933.tif 000017
【図９】
2006190933.tif 000018
【図１０】
2006190933.tif 000019
【図１１】
2006190933.tif 000020
【図１２】
2006190933.tif 000021
【図１３】
2006190933.tif 000022
【図１４】
2006190933.tif 000023
【図１５】
2006190933.tif 000024
【図１６】
2006190933.tif 000025