(57)【要約】【課題】  電源電圧が小さくなっても、データの書込み/読出しが可能な強誘電体メモリを提供する。【解決手段】  強誘電体メモリセルアレイ部(20)に配置された複数対のワード線(WL)及びプレート線(PL)に信号を供給する駆動制御回路(40)と、強誘電体メモリセルアレイ部と駆動制御回路間のワード線(No)に一端が接続され、他端が所定電位点(GND)に接続されるキャパシタ(C1)と、キャパシタと駆動制御回路間のワード線に挿入された第１のスイッチ手段(T1)と、キャパシタの他端と所定電位点間に挿入された第２のスイッチ手段(T4)と、キャパシタの他端と電圧源(Vcc)間に挿入された第３のスイッチ手段(T3)と、第１及び第２のスイッチ手段を導通にすると共に第３のスイッチ手段を非導通に設定してキャパシタを充電し、更に第１及び第２のスイッチ手段を非導通にすると共に第３のスイッチ手段を導通してキャパシタに電圧源を直列に接続する昇圧制御手段(10,40)と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強誘電体メモリセルアレイ部に配置された複数対のワード線及びプレート線に信号を供給する駆動制御回路と、
前記強誘電体メモリセルアレイ部と前記駆動制御回路間の前記ワード線に一端が接続され、他端が所定電位点に接続されるキャパシタと、
前記キャパシタと前記駆動制御回路間のワード線に挿入された第１のスイッチ手段と、
前記キャパシタの他端と前記所定電位点間に挿入された第２のスイッチ手段と、
前記キャパシタの他端と電圧源間に挿入された第３のスイッチ手段と、
前記第１及び第２のスイッチ手段を導通に設定すると共に前記第３のスイッチ手段を非導通に設定して前記キャパシタを充電し、更に前記第１及び第２のスイッチ手段を非導通に設定すると共に前記第３のスイッチ手段を導通に設定して前記キャパシタに前記電圧源を直列に接続する昇圧制御手段と、
を備える半導体記憶装置。
【請求項２】
更に、前記キャパシタの一端と所定電位点間に設けられた第４のスイッチ手段を含み、
前記昇圧制御手段は、前記第２及び第４のスイッチ手段を導通させて前記キャパシタを放電する制御を更に含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のスイッチ手段はＰＭＯＳトランジスタによって構成され、このトランジスタの非導通期間中、そのゲートに前記ワード線に供給される信号と同レベルの電圧が印加される、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第３のスイッチ手段が前記プレート線の信号供給に同期して制御される、請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記強誘電体メモリセルアレイ部は、
一方向に延在する複数対のワード線及びプレート線と、
前記複数対のワード線及びプレート線と交差するように配列された複数のビット線と、
前記複数のワード線及びプレート線と前記複数のビット線とによって画定されるマトリクス状の各領域に配置され、前記ワード線にゲートが接続され、前記ビット線にソース・ドレインの一方が接続される選択トランジスタ及び一端が前記ソース・ドレインの他方に接続され、他端が前記プレート線に接続される強誘電体キャパシタとを含む複数のメモリセルと、
を含む、請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報信号を記憶する半導体記憶装置に関し、特に、強誘電体を用いた不揮発性半導体記憶装置（強誘電体メモリ）に関する。
【背景技術】
【０００２】
強誘電体メモリはＤＲＡＭと類似の構成を有するが、電源の供給を遮断した後も情報を保持することができるという特徴を有する。すなわち、複数のワード線と複数のビット線（データ線）によって画定される領域にメモリセルがマトリクス状に配置される。各メモリセルは、例えば、１つの選択トランジスタとこれに接続される１つまたは２つのキャパシタ等によって構成（１Ｔ１Ｃ型、１Ｔ２Ｃ型）される。選択トランジスタのゲートに上記ワード線、該選択トランジスタのソース・ドレインの一端に上記ビット線が接続され、その他端には上記キャパシタの一端が接続される。キャパシタの他端にはプレート線が接続される。メモリセルのキャパシタの容量絶縁膜には強誘電体が使用され、ビット線及びプレート線による印加電圧によって強誘電体の分極状態が設定され、情報の記憶や読出しが行われる。例えば、特開平６−２２３５８３公報には１Ｔ１Ｃ型の強誘電体メモリの例が開示されている（特許文献１）。
【特許文献１】特開平６−２２３５８３公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述したメモリセルの選択トランジスタには一般的にＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタが使用される。選択トランジスタのゲートにワード線の高レベル（例えば、電源電圧Ｖcc）が印加されると、選択トランジスタは導通する。このとき、選択トランジスタのドレインにビット線の高レベルが印加されると、該選択トランジスタのソースに接続されたキャパシタに印加される電圧はゲート印加電圧Ｖccから該選択トランジスタが導通する閾値電圧Ｖth分だけ低下した電圧Ｖcc−Ｖthとなる。強誘電体キャパシタを電源電圧Ｖccで駆動することができず、電源電圧の利用効率が低下する。
【０００４】
一方、コンピュータシステムは消費電力の減少のために低電圧動作が望まれているが、ＣＰＵに合わせて半導体記憶装置（強誘電体メモリ）への電源電圧Ｖccを下げると、書込み等の動作等の不安定化の原因となる可能性がある。
【０００５】
よって、本発明は、電源電圧の低下による影響の少ない半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明による半導体記憶装置は、強誘電体メモリセルアレイ部に配置された複数対のワード線及びプレート線に信号を供給する駆動制御回路と、上記強誘電体メモリセルアレイ部と上記駆動制御回路間の上記ワード線に一端が接続され、他端が所定電位点に接続されるキャパシタと、上記キャパシタと上記駆動制御回路間のワード線に挿入された第１のスイッチ手段と、上記キャパシタの他端と上記所定電位点間に挿入された第２のスイッチ手段と、上記キャパシタの他端と電圧源間に挿入された第３のスイッチ手段と、上記第１及び第２のスイッチ手段を導通に設定すると共に上記第３のスイッチ手段を非導通に設定して上記キャパシタを充電し、更に上記第１及び第２のスイッチ手段を非導通に設定すると共に上記第３のスイッチ手段を導通に設定して上記キャパシタに上記電圧源を直列に接続する昇圧制御手段と、を備える。
【０００７】
かかる構成とすることによって、強誘電体メモリセルアレイ部のワード線電位を上昇させて選択トランジスタにおける閾値電圧降下分を補うことが可能となる。
【０００８】
好ましくは、半導体記憶装置は、更に、上記キャパシタの一端と所定電位点間に設けられた第４のスイッチ手段を含み、上記昇圧制御手段は、上記第２及び第４のスイッチ手段を導通させて上記キャパシタを放電する制御を更に含む。それにより、キャパシタを放電させ、ワード線電位をリセットすることが可能となる。
【０００９】
好ましくは、上記第１のスイッチ手段はＰＭＯＳトランジスタによって構成され、このトランジスタの非導通期間中、そのゲートに上記ワード線に供給される信号と同レベルの電圧が印加される。それにより、昇圧されたワード線電位がＰＭＯＳトランジスタの「ゲート電圧＋閾値電圧」を越えないようにすることが可能となる。
【００１０】
好ましくは、上記第３のスイッチ手段が上記プレート線の信号供給に同期して制御される。プレート電圧（プレート線）を昇圧制御に活用することによって制御回路・配線の簡易化を図ることが可能となる。
【００１１】
好ましくは、上記強誘電体メモリセルアレイ部は、一方向に延在する複数対のワード線及びプレート線と、上記複数対のワード線及びプレート線と交差するように配列された複数のビット線と、上記複数のワード線及びプレート線と上記複数のビット線とによって画定されるマトリクス状の各領域に配置され、上記ワード線にゲートが接続され、上記ビット線にソース・ドレインの一方が接続される選択トランジスタ及び一端が上記ソース・ドレインの他方に接続され、他端が上記プレート線に接続される強誘電体キャパシタとを含む複数のメモリセルと、を含む。
【００１２】
また、本発明の不揮発性半導体記憶装置は、信号を保持する強誘電体キャパシタと選択トランジスタとを含むメモリセルと、上記選択トランジスタに信号を供給するワード線と、上記キャパシタの一方の極と接続するプレート線とを有する不揮発性半導体記憶装置において、上記ワード線が電気的接続を遮断するフローティング用トランジスタを介して駆動制御回路と接続され、上記フローティング用トランジスタとメモリセル間に一端が接続され、他端が動作時期を異にする第１及び第２のトランジスタを介してそれぞれ接地及び電圧源（電源）に接続されている昇圧用キャパシタを備えている。
【００１３】
かかる構成によれば、上記ワード線を駆動回路から切り離してフローティング状態とし、上記フローティングされたワード線を上記昇圧用キャパシタにより所定の電圧まで昇圧して上記選択トランジスタのゲート電極に印加することができる。
【００１４】
好ましくは、上記不揮発性半導体記憶装置は、上記昇圧用キャパシタと電源の間にある上記第２のトランジスタを制御する信号がプレート線から供給される。
【００１５】
好ましくは、上記フローティング用トランジスタがＰチャンネルのＭＯＳＦＥＴで構成される。
【００１６】
好ましくは、上記昇圧用キャパシタによる昇圧によって上記選択トランジスタに印加される電圧は電源電圧に上記選択トランジスタの閾値電圧を加えた値とされる。
【００１７】
好ましくは、上記昇圧用キャパシタと電源との間にあるトランジスタを制御する信号はプレート線によりもたらされる。かかる構成により、駆動回路等を複雑化させずに制御信号を供給し、ワード線電圧を昇圧させることができる。
【００１８】
このように、本発明によれば、電源電圧を下げても書込み動作可能な強誘電体メモリを提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の強誘電体キャパシタを用いた半導体記憶装置の実施形態について図１乃至図３を参照しつつ説明する。
【００２０】
実施例の半導体記憶装置は、１Ｔ１Ｃ方式のメモリセルを有し、メモリセルのキャパシタには強誘電体を用いた不揮発性の半導体記憶装置である。
【００２１】
図１は、本発明の半導体記憶装置のメモリセルアレイを駆動するワード線の昇圧回路１０の基本構成（メモリセルアレイの１行分）を示す回路図である。
【００２２】
同図に示されるように、ワード線ＷＬ及びプレート線ＰＬはメモリセルアレイ２０内のメモリセル３０の配列に対応して左右方向に延在して配線される。
【００２３】
図３に示されるように、メモリセルアレイ２０を構成する１つのメモリセル３０は選択トランジスタＴｓ及び強誘電体キャパシタＣｓが直列に接続された１Ｔ１Ｃ型で構成されている。選択トランジスタＴｓのゲートはワード線ＷＬに接続され、選択トランジスタＴｓのソース・ドレインの一端はビット線ＢＬに接続されている。選択トランジスタＴｓのソース・ドレインの他端はキャパシタＣｓの一端に接続されている。キャパシタＣｓの他端はプレート線ＰＬに接続されている。なお、メモリセル３０は１Ｔ１Ｃ型に限定されるものではない。
【００２４】
上記ワード線ＷＬ及びプレート線ＰＬには駆動制御回路４０から後述するように駆動信号ＷＬが供給される。この駆動制御回路４０とメモリセルアレイ２０間のワード線ＷＬにＰＭＯＳトランジスタＴ１が挿入されている。トランジスタＴ１のゲートには信号線φＷＬが接続され、ゲート制御信号φＷＬが駆動制御回路４０から供給される。
【００２５】
ワード線ＷＬのトランジスタＴ１とメモリセルアレイ２０間のノードＮｏと接地電位点ＧＮＤ間にはＮＭＯＳトランジスタＴ２が接続されている。ノードＮｏと接地電位点ＧＮＤ間に昇圧用キャパシタＣ１及びＮＭＯＳトランジスタＴ４が直列に接続される。また、キャパシタＣ１及びトランジスタＴ４相互間の接続点と電源線Ｖccとの間にはＰＭＯＳトランジスタＴ３が接続されている。
【００２６】
トランジスタＴ２のゲートはインバータＩｎ1を介してトランジスタＴ１と駆動制御回路４０間のワード線ＷＬに接続される。トランジスタＴ３のゲートはインバータＩｎ2を介してプレート線ＰＬに接続される。トランジスタＴ４のゲートは信号線φＰＬに接続される。信号線φＰＬは駆動制御回路４０に接続されており、トランジスタＴ４のゲートには信号φＰＬが供給される。
【００２７】
上述した構成において、メモリセルアレイ２０は強誘電体メモリセルアレイ部に対応する。トランジスタＴ１乃至Ｔ４はそれぞれスイッチ手段に対応する。スイッチ手段としては、ＭＯＳトランジスタに限定されるものではなく、バイハーポーラトランジスタ、薄膜トランジスタ（ＴＦＴ）、ゲート回路等であってもよい。駆動制御回路４０及び昇圧回路のゲート信号伝送系（インバータＩｎ1及びＩｎ12を含む）は昇圧制御手段に対応する。駆動制御回路４０は公知の技術を用いて構成することができる。
【００２８】
次に、上述した昇圧回路１０の動作について説明する。図２は昇圧回路１０の各部の信号波形を示すタイミングチャートである。
【００２９】
同図において、ＮｏはノードＮｏにおける昇圧電圧レベルを、ＶcsはメモリセルのノードＮｓの電圧（強誘電体キャパシタＣｓへの印加電圧）レベルを示している。
【００３０】
まず、初期状態の時刻ｔ０において、上述した、信号φＷＬは「Ｌ」レベル（接地電位）、信号φＰＬは「Ｈ」レベル（電源電圧Ｖcc）、信号ＷＬは「Ｌ」レベル、信号ＢＬは、「Ｌ」レベル、信号ＰＬは「Ｌ」レベルとなっている。この状態では、ＰＭＯＳトランジスタＴ１及びＰＭＯＳトランジスタＴ３は非導通となる。ＮＭＯＳトランジスタＴ２及びＮＭＯＳトランジスタＴ４は導通となる。それにより、接地→トランジスタＴ４→キャパシタＣ１→ノードＮｏ→トランジスタＴ２→接地のループが形成され、ワード線のノードＮｏの電位（Ｎｏ）は接地レベル（ＧＮＤ）となる。また、キャパシタＣ１の電荷は放電される。
【００３１】
次に、時刻ｔ１では、信号ＷＬが「Ｈ」に変化し、トランジスタ１は導通、トランジスタＴ２は非導通となる。それにより、信号線ＷＬ→ノードＮｏ→キャパシタＣ１→トランジスタＴ４→接地（ＧＮＤ）のループが形成される。キャパシタＣ１及びノードＮｏの寄生容量（略信号線ＷＬの寄生容量）Ｃwlが信号ＷＬ（Ｖcc）によって充電される。これにより、ノードＮｏの電圧は略Ｖccに上昇する。なお、ノードＮｏのより正確な昇圧電圧については後述する。
【００３２】
時刻ｔ２では、信号φＷＬと信号ＢＬが「Ｈ」レベルに変化する。これにより、トランジスタＴ１が非導通となりワード線ＷＬのノードＮｏが駆動制御回路４０側のワード線ＷＬから隔離される。また、ノードＮｏの電圧Ｖp1及びビット線ＢＬの信号ＢＬの「Ｈ」レベルによってメモリセル３０の選択トランジスタＴｓが導通し、キャパシタＣｓに電圧Ｖcs（＝Ｖcc−Ｖthn）の電圧が印加される。ここで、ＶthnはトランジスタＴｓの閾値電圧である。
【００３３】
時刻ｔ３では、信号φＰＬが「Ｌ」レベル（接地電位）に変化し、プレート線ＰＬの信号ＰＬが「Ｈ」レベル（Ｖcc）に変化する。それにより、トランジスタＴ４が非導通となり、トランジスタＴ３が導通する。トランジスタＴ４を介して接地されていたキャパシタＣ１の一端に電源電圧Ｖccが更に印加され、ノードＮｏの電位Ｎｏは電圧Ｖccから更に略２Ｖccに向かって上昇する。
【００３４】
そして、時刻ｔ４において、ノードＮｏの電位Ｎｏが電圧Ｖcc＋Ｖthpを越えると、ゲートに電圧Ｖccが印加されて非導通状態であったＰＭＯＳトランジスタＴ１が動作して、ノードＮｏの電位Ｎｏを電圧Ｖcc＋Ｖthpに維持する。ここで、電圧ＶthpはトランジスタＴ１の閾値電圧である。
【００３５】
このように昇圧回路１０によって、ノードＮｏの電圧はＶcc＋Ｖthpに維持されると、メモリセルのキャパシタＣｓに印加される電圧は、（Ｖcc＋Ｖthp）−Ｖthnとなる。前述したように、Ｖthnは選択トランジスタＴｓの閾値電圧である。従って、Ｖthp＝Ｖthnとなるように、予めトランジスタＴ１及びＴｓを設計すれば、セルキャパシタＣｓに電源電圧Ｖcc（閾値損失のない信号ＷＬ）を印加することができる。
【００３６】
時刻ｔ５では、プレート線ＰＬの信号ＰＬが「Ｌ」レベルに変わる。トランジスタＴ３は非導通となり、キャパシタＣ１への電圧Ｖccの印加は終了するが、ノードＮｏのフローティング状態は維持されるため、ノードＮｏの電圧はＶcc＋Ｖthpに維持される。セルキャパシタＣｓの一端の電圧はＶcc、他端には接地電位ＧＮＤが印加されることによって、キャパシタＣｓには電圧Ｖccが印加される。
【００３７】
時刻ｔ６では、ビット線ＢＬの信号ＢＬが「Ｌ」レベル（ＧＮＤ）に変化する。ビット線ＢＬからトランジスタＴｓを介してキャパシタＣｓの一端に印加される電圧は「Ｌ」レベルとなる。キャパシタＣｓの他端の信号ＰＬの印加電圧は「Ｌ」レベル（ＧＮＤ）となっているのでキャパシタＣｓへの電圧Ｖcsの印加は終了する。ｔ５乃至ｔ６の期間はメモリセルの強誘電体キャパシタへの書き込みが十分に行なわれる時間に設定されている。
【００３８】
時刻ｔ７では、信号ΦＷＬと信号ＷＬが「Ｌ」レベルに変化する。また、信号φＰＬが「Ｈ」レベルに変化する。これによって、昇圧回路１０は初期状態ｔ０に戻る。すなわち、トランジスタＴ１及びトランジスタＴ３は非導通、ＮＭＯＳトランジスタＴ２及びＮＭＯＳトランジスタＴ４は導通となって、キャパシタＣ１の電荷は放電される。ノードＮｏの電圧は「Ｌ」レベル（ＧＮＤ）となる。
【００３９】
このように、昇圧回路１０は、時刻ｔ０〜ｔ１において、トランジスタＴ２及びＴ４を導通、昇圧回路１０の他のトランジスタを非導通としてキャパシタＣ１をリセット（電荷放電）する。時刻ｔ１〜ｔ２において、トランジスタＴ１及びＴ４を導通、他を非導通としてキャパシタＣ１を電源電圧Ｖccに充電する。時刻ｔ２〜ｔ７において、トランジスタＴ１を非導通とし、ノードＮｏを駆動制御回路（電圧源）４０から分離し、ノードＮｏの電位をキャパシタＣ１によって設定する。時刻ｔ３〜ｔ５においてトランジスタＴ３を導通、トランジスタＴ４を非導通とし、キャパシタＣ１に電源Ｖccを直列に接続する。これにより、ノードＮｏの電圧は２Ｖccに向かって上昇するが、ノードＮｏの電圧はＰＭＯＳトランジスタＴ１の閾値電圧によってＶcc＋Ｖthpに維持される。時刻ｔ５〜ｔ７においてトランジスタＴ１〜Ｔ４を非導通とし、ノードＮｏをフローティング状態とする。ビット線ＢＬの信号ＢＬ及びプレート線ＰＬの信号ＰＬによって画定される時刻ｔ５〜ｔ６において、強誘電体キャパシタＣｓの両端に電圧Ｖccが印加される。昇圧回路１０は、時刻ｔ７においてキャパシタＣ１をリセットし、初期状態（時刻ｔ０における状態）に戻る。
【００４０】
なお、上述した実施例において、ノードＮｏの昇圧電圧Ｎｏは、より正確には以下のように表される。
Ｎｏ＝[Ｖcc×（ＣWL＋2Ｃ１）]／（ＣWL＋Ｃ１）  ［Ｖ］
ここで、ＣWLはワード線ＷＬの寄生容量、Ｃ１はキャパシタＣ１の容量である。
【００４１】
図４は、昇圧回路１０を設けない場合の各部信号波形例を示している。同図において、図２と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００４２】
同図に示すように、昇圧回路１０を設けない場合には、ノードＮｓの電位は電源電圧Ｖcc−Ｖthnとなる。電源電圧の低電圧化を図ったときに、誘電体に印加する電圧マージンが減少する。また、メモリセルの選択トランジスタＴｓの特性のばらつき等によるデータの読み込み不良が発生し易くなることが判る。
【００４３】
このように、本発明の実施例によれば、メモリセルアレイ２０の前段に昇圧回路１０を設けてメモリセル３０の選択トランジスタＴｓにおける閾値電圧降下分Ｖthnを予め補償したワード線ＷＬの信号電圧ＷＬを供給することによって、強誘電体キャパシタＣｓへの印加電圧の減少を回避することができる。
【００４４】
また、昇圧回路１０は、プレート線ＰＬの信号電圧を用いて選択トランジスタＴｓのゲートに印加されるワード線電圧ＷＬを昇圧するので、配線数の増加あるいは駆動回路の複雑化等を招くことなく、強誘電体キャパシタＣｓに損失電圧Ｖthnを補償した電圧Ｖccを印加できる。
【００４５】
また、プレート線は多数の強誘電体キャパシタの電極及び配線と接続しているので、昇圧回路１０による付加容量増加の影響がほとんど問題とならない。
【００４６】
また、強誘電体を用いた不揮発性メモリでは、データの書き込み時には読み出し時より高い電圧を必要とするが、上述した昇圧回路１０を用いることによって、電源電圧の低電圧化を進めても安定した書き込み動作を得ることができる。
【００４７】
また、本実施例においては、ＰＭＯＳトランジスタＴ１はノードＮｏを所定の範囲（Ｖcc＋Ｖthp）に維持する機能を有している。形成される昇圧用キャパシタＣ１の容量のばらつきやワード線ＷＬの浮遊容量によるノードＮｏの電圧への影響を抑え、安定した書き込み電圧が得られて好ましい。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例の半導体記憶装置の要部（昇圧回路）を示す回路図である。
【図２】本発明の実施例における各部の信号状態を説明するタイミングチャートである。
【図３】本発明の実施例におけるメモリセルを説明する回路図である。
【図４】比較例における各部の信号状態を説明するタイミングチャートである。
【符号の説明】
【００４９】
１０  昇圧回路、２０  メモリセルアレイ、３０  メモリセル、４０  駆動制御回路、Ｔ１，Ｔ３  ＰＭＯＳトランジスタ、Ｔ２，Ｔ４  ＮＭＯＳトランジスタ、Ｃ１  昇圧用キャパシタ、Ｔｓ  選択トランジスタ、Ｃｓ  セルキャパシタ、Ｉｎｖ1，Ｉｎｖ2  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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