(57)【要約】【課題】  安定した読み出し動作のメモリセルを提供する。【解決手段】  書き込み動作を容易にするためにメモリセルを安定化するメモリセルおよび方法が提供される。電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチが設けられる。安定スイッチが書き込み動作の間オフとされることにより、ビット値をメモリセルへと移動させるのに要する駆動電圧が減少する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
メモリセルであって、
ワード線と、
ビット線と、
相補ビット線と、
ビット値電圧レベルを保持する第１ノードと、
相補ビット値電圧レベルを保持する第２ノードと、
前記第１ノードと接地レベルとの間に接続された第１プルダウントランジスタと、
前記第１ノードと電圧供給端との間に接続された第１プルアップトランジスタと、
前記第１プルアップトランジスタおよび前記第１プルダウントランジスタの少なくとも一方と接続され、書き込み動作の間メモリセルを安定させる、第１安定スイッチと、
を具備することを特徴とするメモリセル。
【請求項２】
前記第１安定スイッチが電圧供給端と前記第１プルアップトランジスタとの間に接続されることを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記電圧供給端と前記第１プルアップトランジスタとの間で前記第１安定スイッチと並列に接続された常時オンスイッチをさらに具備することを特徴とする請求項２に記載のメモリセル。
【請求項４】
前記メモリセルが、
第２プルアップトランジスタと、
第２プルダウントランジスタと、
前記電圧供給端と前記第２プルアップトランジスタの間に接続された第２安定スイッチと、
をさらに具備することを特徴とする請求項２に記載のメモリセル。
【請求項５】
書き込み動作を容易にするためのメモリセルの安定化方法であって、
電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチを設ける工程と、
前記安定スイッチを前記書き込み動作の間オフとする工程と、
を具備することを特徴とするメモリセルの安定化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く半導体メモリアレイのようなソリッドステートメモリ素子に関し、より詳しくはそのような半導体メモリセルアレイのメモリセル構造に関する。
【背景技術】
【０００２】
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）は、双安定ステージまたはセルの種々の構成において配置され、バイポーラトランジスタフリップフロップに類似している。多数および少数キャリアの両方が動作に要求される従来のバイポーラ接合トランジスタと異なり、ＩＧＦＥＴは多数キャリアのみが動作に要求されるという点で、ユニポーラトランジスタである。ＩＧＦＥＴ素子の伝導性は、制御電極に印加される信号によって制御され、制御電極が制御される電極から絶縁されているために制御電極と制御される電極との間に電流が流れない。ＩＧＦＥＴメモリセルの消費電力は、バイポーラトランジスタセルより大幅に少ない。
【０００３】
背景技術では、各ＩＧＦＥＴメモリセルは、通常、セルへの４本の配線、クロス接続された１組のインバータＩＧＦＥＴ素子、１組の負荷素子、セル内へおよびセル外へ情報を転送するための２つの付加的なゲートＩＧＦＥＴ素子を要する。
【０００４】
図１に示される典型的なメモリセル１００は、１組のプルアップＰＭＯＳ（ｐチャネルＭＯＳ）インバータトランジスタ１０１、１０２、１組のプルダウンＮＭＯＳドライバトランジスタ１０３、１０４を含んでいる。トランジスタ１０１、１０３のゲート電極は、トランジスタ１０２、１０４のゲート電極とクロス接続されている。トランジスタ１０１乃至１０４は、“０”または“１”のビット値を記憶するデータ記憶素子を構成する。メモリセル１００は、さらに、１組の転送トランジスタ１０５、１０６を含んでいる。トランジスタ１０５、１０６は、メモリセル１００内へおよびメモリセル１００外へ情報を転送するデータ転送素子を構成する。
【０００５】
転送トランジスタ１０５は、ビット線ＢＬ、およびトランジスタ１０１のドレイン電極とトランジスタ１０３のソース電極との間のノード１００１に接続される。転送トランジスタ１０６は、同様に、相補ビット線／ＢＬ、およびトランジスタ１０２のドレイン電極とトランジスタ１０４のソース電極との間のノード１００２に接続される。トランジスタ１０５、１０６の各ゲート電極は、ワード線ＷＬに接続される。したがって、転送トランジスタ１０５、１０６は、ワード線ＷＬを活性化することにより（例えば、ワード線ＷＬに高電圧レベルを供給することにより）、導通とされる。これにより、ビット線ＢＬはノード１００１に電気的に接続され、相補ビット線／ＢＬはノード１００２に電気的に接続される。
【０００６】
メモリセルのビット値は、通常、ノード１００１での値であるとされ、ビット線に読み出される。ノード１００１でのビット値が“１”である場合（Ｖ1001＝ＶCCの場合）、ノード１００２でのビット値は“０”である（Ｖ1002＝０）。したがって、この状態では、ノード１００２の電圧によって、トランジスタ１０１はオンしており、トランジスタ１０３はオフしており、このため、ノード１００１での電圧はＶCCを維持している。同様に、ノード１００１での電圧ＶCCによって、トランジスタ１０２はオフしており、トランジスタ１０４はオンしており、このためノード１００２は接地されており、ノード１００２の電圧はＶ1002＝０に維持されている。
【０００７】
読み出し動作の初めにおいて、ビット線ＢＬおよび／ＢＬは、プリチャージ信号によって供給電圧へとプリチャージされる。次いで、ワード線ＷＬがイネーブルとされてデータ転送トランジスが１０５、１０６ターンオンし、これにより、ビット線ＢＬがノード１００１に接続され、相補ビット線／ＢＬがノード１００２に接続される。ビット線ＢＬおよびノード１００１はともに供給電圧ＶCCであるので、ビット線ＢＬの電圧は実質的に不変である。しかしながら、相補ビット線／ＢＬは、オンしたトランジスタ１０６、１０４を介して接地されるので、ビット線／ＢＬでのプリチャージ電圧は接地電圧へと放電される。よく知られているように、ビット線ＢＬ、／ＢＬに接続されたセンスアンプは、ビット線ＢＬと相補ビット線／ＢＬの電位差を検知してメモリセル１００がビット値“１”を保存していると判断する。
【０００８】
しかしながら、相補ビット線／ＢＬ上の電圧が供給電圧ＶCC未満へと減少すると、ノード１００２の電圧は、上昇し、接地電圧を越える。なぜなら、トランジスタ１０４、１０６は、分圧器として振舞うからである。したがって、ノード１００２での電圧によって、まずいことに、メモリセル１００が記憶している値が“１”から“０”へと変化する可能性がある。
【０００９】
これを防ぐ従来の方法の１つとして、転送トランジスタ１０６の抵抗を、例えばトランジスタ１０６のチャネルを長くすることによって、ドライバトランジスタ１０４より高くする。通常、ＩＧＦＥＴ素子は、相互に関連しない、幅対長さの比を有する。各チャネルの幅ｗは、チャネル内の電流方向に垂直な方向における、半導体チャネルの基板表面を横切る距離である。各チャネルの長さｌは、チャネル内での電流の方向における、ソース、ドレイン電極間の距離である。負荷素子の幅対長さの比ｗ／ｌ（Ｌ）は負荷素子間で原則等しく、ゲート素子の幅対長さの比ｗ／ｌ（Ｇ）もゲート素子間で原則等しい。負荷およびゲート素子の幅対長さ比に関する相対的な比は、以下のように与えられる。
【数１】
2006209945.tif 000003
【００１０】
あるセルにおける比Ｒが小さ過ぎると、保存されている情報が、読み出し動作の最中に失われる可能性がある。なぜなら、クロス接続されたインバータ素子の、一方のみではなく両方が、導通状態になるからである。この情報の喪失は、正しく導通している一方のインバータトランジスタでの電圧降下が、他方のインバータトランジスタの閾値電圧を越え、このインバータトランジスタもが誤って導通するために発生する。一方、比Ｒが大きすぎると、メモリセルへのビット書き込みがより困難になる。なぜなら、セルの状態を変化させるためにビット線上およびワード線上で非常に大きな電圧の変化が要求されるからである。セルの状態を変化させることが困難になることは、Ｒが大きくなると、一方のインバータトランジスタのソース、ドレイン間電圧が他方のインバータトランジスタの閾値電圧を越えるような大きな電流を必要とする素子が求められるという理由により発生する。
【００１１】
したがって、読み出し動作の最中に情報の喪失が起こり得ることなくデータが確実に保存される信頼性の高いメモリセルを提供することと、非常に大きな電圧変化を要求することなく書き込み動作を実行できるメモリセルを提供することと、の間のトレードオフの釣り合いを取る必要がある。
【００１２】
従来技術では、微細化技術（例えば複数のメモリセル用に１つの書き込み回路を設けることによってもたらされる技術）の進展によって、チャネルｗ／ｌ比の変更によって引き起こされるトランジスタの閾値電圧ＶTHのばらつきが大きくなる結果となった。このことは、メモリセルの安定性を保つために、すなわち、メモリセルの読み出し動作の際にメモリセルが保存しているビット値が不意に反転することを防ぐように、デバイスサイズを微調整することに繋がる。
【００１３】
しかしながら、説明したように、メモリセルの安定性を上げることによって、書き込み動作がより困難になる。したがって、従来技術では、上記した欠点を解消するために、例えば、良好な書き込み動作特性をも示す安定したメモリセルを実現するために、半導体メモリセルを改良することへの要求がある。
【００１４】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開平04-106789号公報
【発明の開示】
【課題を解決するための手段】
【００１５】
説明のための実施形態の１つによれば、本発明が提供するメモリセルは、ワード線と、ビット線と、相補ビット線と、ビット値電圧レベルを保持する第１ノードと、相補ビット値電圧レベルを保持する第２ノードと、前記第１ノードと接地レベルとの間に接続された第１プルダウントランジスタと、前記第１ノードと電圧供給端との間に接続された第１プルアップトランジスタと、前記第１プルアップトランジスタおよび前記第１プルダウントランジスタの少なくとも一方と接続され、書き込み動作の間メモリセルを安定させる、第１安定スイッチと、を具備する。
【００１６】
本発明の他の視点によれば、書き込み動作を容易にするためのメモリセルの安定化方法は、電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチを設ける工程と、安定スイッチを前記書き込み動作の間オフとする工程と、を具備する。
【００１７】
種々の実施形態の、上記のもの、および（または）他の視点、特徴、利点の１つまたは全てが、図面を伴った以下の記載に照らして加えて理解される。種々の実施形態は、実施に伴い、種々の視点、特徴、利点の１つまたは全てを含んだり、排除したりする。視点、ある実施形態の特徴、利点の１つまたは全ての記載は、他の実施形態または請求の範囲を限定するものとして解釈されるべきものではない。
【発明を実施するための最良の形態】
【００１８】
本発明は、多くの異なる形態によって具体化され、幾つかの例示的な実施形態が本明細書において開示されるが、本明細書における開示は本発明の原理を例示しており、このような例示は、本明細書において述べられ且つ説明されている実施形態に限定されないものと理解される。
【００１９】
本発明の説明のための実施形態によれば、背景技術で述べた、データ転送トランジスタのチャネル長を長くすることによって（または比ｗ／ｌを最小にすることによって）メモリセルの安定性を上げる際に書き込み動作が困難になるという問題を解消するために、メモリセルと、電圧供給端Ｖddおよび接地端のいずれか一方と、の間に安定スイッチが設けられる。
【００２０】
書き込み動作を行う際、安定スイッチはオフされる。これにより、メモリセル内のビット値を変化させるために要求される電圧変化の程度を小さくすることにより、書き込み動作が容易に達成されてビット値がセルへと移動する。スイッチは、アドレス可能なメモリセルアレイ構成を実現できるように、ワード線ごと、またはビットカラムごとに制御される。
【００２１】
読み出し動作を行う際、安定スイッチがオフされることは必須ではない。しかしながら、書き込みおよび読み出し動作のスイッチングを簡略化するために、一旦ビット線のプリチャージが十分に進んだ後に、オフされてもよい。
【００２２】
安定スイッチがオフされると、ビット線対上のデータはセルへと容易に移動する。なぜなら、信号ＮＭＯＳトランジスタのチャネルが書き込み動作に用いられているために、相補なノード間のデータ信号の振幅は、電源電圧と接地電圧との間の電圧差未満であるからである。しかしながら、安定スイッチが（例えば書き込み動作の完了とともに）オンした後、電源電圧と接地電圧との間の電圧差と同じ電圧差へと移行するように、メモリセル自体が相補ノード間の信号を増幅する。
【００２３】
安定スイッチは、本発明の概念に応じて幾つかの異なる構成によって実現することができる。図３に示すように、ある説明のための実施形態によれば、安定スイッチ３０１は、安定スイッチ信号線／ｓｔａｂｌｅによって制御される。スイッチ３０１は、電圧供給端Ｖddとメモリセルのプルアップトランジスタとの間に接続される。図９に示すように、（例えば相補ビット線ＢＬ、／ＢＬを駆動することによって）書き込み動作が行われる際、スイッチ３０１が、ビット値をセルへと移動させるのに要する電圧値を減ずるように、オフされる。読み出し動作の間、スイッチ３０１がオフされる必要はない。
【００２４】
一方で、図１０に示すように、書き込み動作の間だけスイッチ３０１をオフするという制御の複雑さを減ずるために、スイッチ制御が、ワード線の選択と同期して行われても良い。この例では、プリチャージされたビット線ＢＬ、／ＢＬが、読み出し動作の間、メモリセルの安定化を行う。
【００２５】
なお、書き込み動作の間、電圧供給端Ｖddをメモリセルから完全に切り離すことは必須ではなく、フリップフロップ回路の駆動要件を弱めることによって、セルが「和らげられ」ればよい。この際、図２に示す本発明の別の実施形態には、ワード線が延びる方向において安定スイッチ３０１と並列な常時オンスイッチ２０１が含まれる。スイッチ３０１がオフされる際、書き込みの間、より少ない電圧がフリップフロップに印加される。これにより、セルの書き込み性が向上する。または、図５に示す実施形態のように、ビット線の延びる方向において安定スイッチ５０１と並列に、常時オンのスイッチ５０２が設けられても良い。
【００２６】
図４は、本発明の別の説明のための実施形態を示している。この実施形態は、相称のスイッチ４０１、４０２を有している。スイッチ４０１、４０２は、クロス接続された１対のプルアップフリップフロップトランジスタの１つにそれぞれ接続されている。
【００２７】
図６は、本発明のさらに別の説明のための実施形態を示している。この実施形態は、相称のスイッチ６０１、６０２を有している。スイッチ６０１はワード線方向においてセルと接続され、スイッチ６０２はビット線方向（カラム方向）においてメモリセルと接続されている。
【００２８】
図７は、本発明のまた別の説明用の実施形態を示している。この実施形態は、ビット線方向においてＤタイプ（遅延）スイッチ（D-type switch）７０１を有している。スイッチオフ信号のタイミングをワード線イネーブル信号のタイミングより遅らせることができる。
【００２９】
図８は、本発明のまた別の説明用の実施形態を示している。この実施形態は、安定スイッチ８０１を有している。安定スイッチ８０１は、書き込み動作用に１つが用いられて２つ（またはそれ以上）のメモリセルに備えるように、隣接するメモリセル（図示せぬ）とともに共用される。
【００３０】
上記したように、電圧供給端Ｖddとメモリセルとの間に設けられる代わりに、書き込み動作の間にメモリセルを「和らげる」のと同じ目的を達成するために、安定スイッチがメモリセルと接地端との間に設けられても良い。
【００３１】
本発明の説明用の実施形態が本明細書によって記載されたが、本発明は、本明細書に記載された種々の説明用の実施形態に限定されず、当業者によって、本明細書の開示に基づいて、同等の素子、改変、省略、（例えば種々の実施形態の）組み合わせ、付加、変更のいずれかまたは全てを含んだあらゆる実施形態を含むものと理解される。請求の範囲での限定（後に付加される限定を含む）は、請求の範囲にて用いられている文言に基づいて広く解釈されるべきであり、本明細書に記載されている例または本願の審査過程によって限定されるものではない。このような例は、非排他的なものとして構成されている。例えば、本明細書における「好ましい」は、非排他的なものであり、「好ましいが、これに限定はされない」ことを意味する。本明細書の開示および本願の審査過程において、ミーンズプラスファンクション（means plus function）またはステッププラスファンクション（step plus function）による限定は、限定に当たり以下のａ）乃至ｃ）の全ての条件が満たされた場合にのみ特定の請求の範囲での限定のために採用される。すなわち、ａ）「…をするための手段（means for）」または「をするための工程（means for）」と明確に記載されていること、ｂ）対応する機能に明確に触れていること、ｃ）そのような構成をサポートする構造、材料、または作用に触れていること、である。本明細書による開示または審査過程において、「本発明」または「発明」という文言は、本明細書による開示における１つ以上の視点を指すものとして用いられている。本発明または発明という文言は、境界を画するものとして理解されるべきではなく、全ての視点または実施形態を網羅するものとして理解されるべきではなく、本願または請求の範囲の範囲を画するものとして理解されるべきではない。本明細書の開示または審査過程において、「実施形態」という文言は、あらゆる視点、特徴、処理、工程、またはこれらの組み合わせ、またはこれらの一部を記述するものとして用いられている。幾つかの例において、種々の実施形態は、相互に重なり合う特徴を含んでいる。
【００３２】
本発明は、良好な安定性および容易化された書き込み動作を提供することによって、背景技術における欠点を解消するとともに、背景技術において大きな進展を提供する。
【００３３】
また、この発明は以下の実施態様を取りうる。  
（１）ワード線と、ビット線と、相補ビット線と、ビット値電圧レベルを保持する第１ノードと、相補ビット値電圧レベルを保持する第２ノードと、前記第１ノードと接地レベルとの間に接続された第１プルダウントランジスタと、前記第１ノードと電圧供給端との間に接続された第１プルアップトランジスタと、前記第１プルアップトランジスタおよび前記第１プルダウントランジスタの少なくとも一方と接続され、書き込み動作の間メモリセルを安定させる、第１安定スイッチと、を具備するメモリセル。
【００３４】
（２）前記第１安定スイッチが電圧供給端と前記第１プルアップトランジスタとの間に接続されることを特徴とする（１）に記載のメモリセル。
【００３５】
（３）前記第１安定スイッチが前記メモリセルのワード線方向に沿った信号線によって制御されることを特徴とする（１）に記載のメモリセル。
【００３６】
（４）前記第１安定スイッチが前記メモリセルのビット線方向に沿った信号線によって制御されることを特徴とする（１）に記載のメモリセル。
【００３７】
（５）前記第１安定スイッチがＤタイプスイッチであることを特徴とする（４）に記載のメモリセル。
【００３８】
（６）前記電圧供給端と前記第１プルアップトランジスタとの間で前記第１安定スイッチと並列に接続された常時オンスイッチをさらに具備することを特徴とする（２）に記載のメモリセル。
【００３９】
（７）前記第１安定スイッチが前記メモリセルのワード線方向に沿った信号線によって制御されることを特徴とする（６）に記載のメモリセル。
【００４０】
（８）前記第１安定スイッチが前記メモリセルのビット線方向に沿った信号線よって制御されることを特徴とする（６）に記載のメモリセル。
【００４１】
（９）前記メモリセルが、第２プルアップトランジスタと、第２プルダウントランジスタと、前記電圧供給端と前記第２プルアップトランジスタの間に接続された第２安定スイッチと、をさらに具備することを特徴とする（２）に記載のメモリセル。
【００４２】
（１０）前記第１安定スイッチと前記第２安定スイッチが共通信号線によって制御されることを特徴とする（９）に記載のメモリセル。
【００４３】
（１１）前記共通信号線がワード線方向に沿うことを特徴とする（１０）に記載のメモリセル。
【００４４】
（１２）前記共通信号線がビット線方向に沿うことを特徴とする（１０）に記載のメモリセル。
【００４５】
（１３）前記第１安定スイッチが第１信号線によって制御され、前記第２安定スイッチが第２信号線によって制御されることを特徴とする（９）に記載のメモリセル。
【００４６】
（１４）前記第１信号線がワード線方向に沿い、前記第２信号線がビット線方向に沿うことを特徴とする（１１）に記載のメモリセル。
【００４７】
（１５）前記第１安定スイッチが書き込み動作の間オフとされることを特徴とする（１）に記載のメモリセル。
【００４８】
（１６）前記第１安定スイッチが書き込み動作および読み出し動作の間オフとされることを特徴とする（１）に記載のメモリセル。
【００４９】
（１７）書き込み動作を容易にするためのメモリセルの安定化方法であって、電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチを設ける工程と、前記安定スイッチを前記書き込み動作の間オフとする工程と、を具備することを特徴とするメモリセルの安定化方法。
【００５０】
（１８）前記安定スイッチを読み出し動作の間オフとする工程をさらに具備することを特徴とする（１７）に記載のメモリセルの安定化方法。
【００５１】
（１９）前記安定化スイッチが前記メモリセルのワード線方向に沿って延びる信号線によって制御されることを特徴とする（１７）に記載のメモリセルの安定化方法。
【００５２】
（２０）前記安定化スイッチが前記メモリセルのビット線方向に沿って延びる信号線によって制御されることを特徴とする（１７）に記載のメモリセルの安定化方法。
【図面の簡単な説明】
【００５３】
【図１】従来の６個のトランジスタのメモリセルであり、本発明の説明のための実施形態が適用されるメモリセルの回路図。
【図２】ワード線方向に沿う安定スイッチ線と安定スイッチと並列な常時オンスイッチを有する、本発明の第１実施形態の回路図。
【図３】フローティングノード安定スイッチ線を有する、本発明の第２実施形態の回路図。
【図４】ワード線と並列な安定線と接続された２つの相称の安定スイッチを有する、本発明の第３実施形態の回路図。
【図５】ビット線方向に沿う安定スイッチ線と安定スイッチと並列な常時オンスイッチを有する、本発明の第４実施形態の回路図。
【図６】ワード線およびビット線方向の両方に沿って接続された安定スイッチを有する、本発明の第５実施形態の回路図。
【図７】Ｄタイプ安定スイッチを有する、本発明の第５実施形態の回路図。
【図８】隣接メモリセルとともに共用される安定スイッチを有する、本発明の第６実施形態の回路図。
【図９】本発明の実施形態に係るメモリセルの、安定スイッチが書き込み動作の間のみオフされる場合の波形図。
【図１０】本発明の実施形態に係るメモリセルの、安定スイッチがワード線の選択信号と同期してオフされる場合の波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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