(57)【要約】      （修正有）【課題】大規模集積可能な回路構成が再構築可能な半導体装置及び自己組織的に製造可能な半導体装置の製造方法を提供する。【解決手段】中空状態のワイヤー２と３とがクロスするようにマトリックス状に設けられている。中空状態のワイヤー２と３とは、両端面が、半導体装置を収容するパッケージの内面に直接当接することにより、電気的な接続または物理的な支持を行うように設計されている。さらに、ワイヤー２と３とがお互いに接触しながらクロスするクロスポイント１は、電流をスイッチングする機能を有する領域であり、ＭＯＳＦＥＴのチャネルと同様の機能を有する。クロスポイント１は、基板として機能するベースワイヤー２と、ゲート電極ワイヤー３とがクロスし、または、ベースワイヤー２と配線に該当する配線ワイヤー４とが重なる領域であり、ワイヤーの直径、長さ、ワイヤー間のスペース等は、所望のデバイス仕様に基づいて任意に設計することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の方向に延在する第１のワイヤーと、前記第１の方向とは異なる第２の方向に延在する第２のワイヤーと、のマトリックスにより構成されることを特徴とする半導体装置。
【請求項２】
さらに、前記第１のワイヤーと前記第２のワイヤーとの少なくともいずれか一方がその端部において支持される構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記支持部は、半導体装置を収容するキャリアの内壁であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のワイヤーと前記第２のワイヤーとのクロスポイントにおいて、前記第１又は第２のワイヤーの少なくともいずれか一方の中を移動するキャリアのコンダクタンスを制御するスイッチングユニットを構成することを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記第１の方向及び前記第２の方向とは異なる第３の方向に配置され前記第１のワイヤー又は第２のワイヤーのうちの少なくともいずれか一方と接続する配線ワイヤーを有することを特徴とする請求項１から４までのいずれか１項に記載の半導体装置。
【請求項６】
請求項１から５までのいずれか１項に記載の半導体装置同士を３次元的に接続する第４のワイヤーを有することを特徴とする半導体集積回路。
【請求項７】
前記半導体装置同士が３次元的な積層構造を形成していることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記ワイヤーが、シリコン又はカーボンにより形成されることを特徴とする請求項１から７までのいずれか１項に記載の半導体装置。
【請求項９】
前記マトリックス構造がプログラマブルロジック回路であることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
請求項４に記載のスイッチングユニットと、
該スイッチングユニットと接続するゲート電極及び配線ワイヤーと、
前記ゲート電極及び配線ワイヤーと接続され、それぞれに対して所定の信号を提供するリコンフィギャラブルな論理回路であって、それぞれ対応したリコンフィギュレーション・メモリのデータにより論理が決められる論理回路と
を有することを特徴とする半導体集積回路。
【請求項１１】
前記マトリックス構造が自己組織的に形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、大規模集積化に適し、回路構成を再構築可能である半導体装置を提供することを目的とする。また、自己組織的に半導体装置を製造する方法を提供することを目的とする。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）は、これまで、スケーリング則を指導原理として、微細化、構造改良等により、高集積化が積極的に推し進められてきている。例えば、立体構造を有するキャパシタ（特許文献１から３）、記憶情報を読み出すトランジスタ、記憶情報を書き込むトランジスタ、キャパシタを立体構造にしたメモリセル（特許文献３）、半導体チップを立体的に積層した半導体装置（特許文献４）が公知の技術として知られている。
【０００３】
上記半導体装置の製造方法としては、誘電体材料又は金属材料等をスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等の薄膜形成技術で基板上に製膜し、フォトリソグラフィー技術及びエッチング技術で薄膜を加工する方法が一般的である。
【０００４】
一方、近年の半導体技術の目覚しい進歩により、システム・オン・チップと言われる大規模なＡＳＩＣ開発が可能となってきている。しかしながら、半導体装置が大規模になる程、開発にかかる時間とコストは増大する。従来は、機能試作を行うために、基板に汎用ＩＣを配置し、手配線により回路を構成していた。また、あらかじめ規定された標準パスを使用することにより、複数の基板をそのパスに接続、追加していく方法もとられている。
【０００５】
【特許文献１】特開平８−１３９２９３号公報
【特許文献２】特開平１０−２２４７１号公報
【特許文献３】特開平１０−５６１４８号公報
【特許文献４】特開２０００−２６０９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置はデバイス構造を立体構造にしているものの、結局は従来の半導体装置に用いられる基板上に平面的な構造加工して積層していくものであり、いずれにしろ高集積化の限界が訪れるという問題がある。尚、高集積化のトレンドを守るために、たとえ新規材料を導入したとしても、従来のように材料を、例えば、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で薄膜化し、フォトリソグラフィーとエッチングとにより加工する方法は、従来からの問題を実質的に解決するものではない。
【０００７】
さらに、従来のように、機能試作を行うための基板上に汎用集積回路を設け、ハンドメイドな配線作業により所望の回路を構成する方法では、機能を修正、追加の必要が生じた場合には、新たに大規模集積回路を設計する必要があり、回路設計にかかる時間とコストとが莫大になるという問題もある。
【０００８】
本発明は、大規模集積化可能な、回路構成が再構築可能な半導体装置を提供する。また、自己組織的に製造可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、基板に指示されていないマトリックス構造により形成されていることを特徴とする。これにより、従来の製造方法に依存しないで集積回路を構成することができる。本発明のマトリックス構造は、３次元的な高集積化を可能にするために、ワイヤーにより構成されるのが好ましい。
【００１０】
例えば、本願発明による半導体装置は、ワイヤーを基本要素とした３次元的な網目構造を有している。それぞれのワイヤーは、お互いに外周で接しつつクロスすることにより、クロスポイントにおいて、ワイヤーを移動するキャリアのコンダクタンスの制御が可能になる。さらに、本発明の半導体装置を、２次元的な平面に形成される半導体装置と、前記２次元的な平面に形成される半導体装置同士を電気的に結合する３次元的な配線を有する積層構造としても良い。
【００１１】
本発明の基本ユニットとなるワイヤーは、微細なサイズを実現するため、シリコン又はカーボンをベースとしたワイヤーが好ましい。
本発明の半導体装置は、回路の再構成を可能にするために、プログラマブルロジック回路が形成可能なマトリックス構造を提供する。
さらに、本発明の半導体装置を製造する方法としては、微細な構造形成が加工方法により限定されないようにするため、自己組織的にマトリックス構造を形成する方法を用いるのが好ましい。
【発明の効果】
【００１２】
本発明によれば、基板に支持されずにワーヤーをマトリックス状に配置することで構成したユニットチップを形成し、空間的に配置又は空間的に積層することにより、様々な機能を有するユニットチップを融合させることが可能になり、素子機能と集積度とが格段に向上した半導体装置の提供を可能になる。また、ユニットチップの配置の自由度も増すという利点がある。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の第１の実施の形態による半導体装置について図面を参照しつつ説明を行う。図１は、本実施による半導体装置の概略構成例を示す図である。図１に示すように、本実施の形態による半導体装置は、従来のシリコン半導体装置のように、シリコン基板等の下地基板面上に形成されていない。すなわち、図１に示すように、本実施の形態による半導体装置においては、中空状態のワイヤー２と３とがそれぞれクロスするようにマトリックス状に設けられている。後述するように、中空状態のワイヤー２と３とは、両端面が、半導体装置を収容するパッケージの内面に直接当接することにより、電気的な接続、及び／または、物理的な支持を行うことができるように設計されている。
【００１４】
さらに、ワイヤー２と３とがお互いに接触しながらクロスするクロスポイント１は、電流をスイッチングする機能を有する領域であり、一般的なＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のチャネルと同様の機能を有する。クロスポイント１は、基板として機能するベースワイヤー２と、制御電極（ゲート電極）として機能するゲート電極ワイヤー３とがクロスして当接し、または、ベースワイヤー２と配線に該当する配線ワイヤー４とが重なる領域であり、それらのワイヤーの直径、長さ、ワイヤー間のスペース等は、所望のデバイス仕様に基づいて任意に設計することができる。また、本実施の形態による半導体装置は、ベースワイヤー２に形成される素子分離領域以外は、気体（場合によっては、樹脂等で封じることもある）又は真空により絶縁されていることを特徴としている。
【００１５】
図２は、本実施の形態による半導体装置の断面図であり、ベースワイヤー２の延在方向に沿って見た断面図である。図２に示すように、本実施の形態によるベースワイヤー２は、チャネル領域５と、拡散領域６と、素子分離領域７とを含んで形成されている。チャネル領域５上にゲート電極ワイヤー３が配置されており、チャネル領域５とゲート電極ワイヤー３との間には間隙が形成さることで絶縁性が保たれる。この間隙は絶縁性を高めるために、真空であることが好ましい。拡散領域６には配線ワイヤー４がコンタクトされ、オーミックな接合が形成されている。さらに、配線を増やす必要がある場合は、クロスする箇所において空間的に分離するように配線ワイヤー同士を配置するのが好ましい。
【００１６】
図３は、本実施の形態による半導体装置の上面図を示す。図３において一方向（図３における紙面の上下方向）には、ゲート電極ワイヤー３及び配線ワイヤー４が延在し、図３における他の方向（左右方向）には、ベースワイヤー２が延在するように配置されている。ベースワイヤー２とゲート電極ワイヤー３とのスイッチングポイント８は、ベースワイヤー２を移動するキャリアに基づく信号をオン・オフする領域であり、ベースワイヤー２と配線ワイヤー４とのコンタクトポイント９は、信号を入出力する領域である。例えば、１つのスイッチングポイント８と、これを挟んで両側に設けられる２つのコンタクトポイント９との組み合わせにより１つのスイッチングユニット１０が構成される。
【００１７】
スイッチングユニット１０は、ベースワイヤー２の素子分離領域及びワイヤー間のスペースにより、図３の左右方向、図３の上下方向の絶縁をそれぞれ行っている。これらのスイッチングユニット１０と、さらに別の空間に設けられる配線ワイヤー４と、により集積回路を構成することができる。加えて、例えば、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等で代表されるリコンフィギャラブル技術をこの構成に適用することにより、回路情報を読み込んでハードウェア構成を組み変えることが可能である。
【００１８】
図４はリコンフィギャラブル回路の一例を示すものである。図３で説明したスイッチングユニット１０と接続するゲート電極３及び配線ワイヤー４に対して、リコンフィギャラブルな論理回路１１とその周囲のリコンフィギャラブルな入力配線１２、リコンフィギャラブルな出力配線１３が設けられている。論理回路１１は、それぞれ対応したリコンフィギュレーション・メモリ（図示せず。）のデータにより論理が決められる。入力配線１２より入力された信号をＩＮＶ、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ等の論理演算を行い、演算結果が、出力回線１３を通して出力されるように構成される。
【００１９】
すなわち、論理回路１１によって任意の論理回路を構成することができる。尚、論理回路１１としては、ｎ型のワイヤーＭＯＳトランジスタによるパストランジスタ、ｎ型及びｐ型ワイヤーＭＯＳトランジスタを並列接続したワイヤーＣＭＯＳパストランジスタ、または、ｎ型及びｐ型ワイヤーＭＯＳトランジスタからなるＳＲＡＭ型ワイヤーメモリを用いることができる。尚、論理回路１１としては、パストランジスタを利用した回路に限定されるものではなく、スイッチ機能を有する素子を用いた回路であれば良い。
【００２０】
本実施の形態による半導体装置によれば、単純マトリックス状にスイッチングユニット１０を設けることができるため、柔軟性が高い回路構成のマッピングが容易であるとともに、ナノレベルの大きさのワイヤーを三次元的に配設しているため、大規模で、かつ、高機能な回路を簡便に構成することが可能であるという利点がある。
【００２１】
次に、図５及び図６を参照しつつ、本実施の形態による半導体装置の製造方法の要点について説明する。図５及び図６は、本実施の形態による半導体装置の工程を示す断面図である。図５及び図６に示すように、本実施の形態による半導体装置の製造方法は、半導体装置を実装するためのパッケージである基体に、半導体装置の部品であるワイヤーを直接組み上げていく方法を用いることを特徴とする。尚、以下の図では、パッケージを形成する壁面のうち対向する２つの壁面（側面）のみを示す。
【００２２】
まず、図５（ａ）に示すように、パッケージ１５の内面には、ワイヤーを成長させるための触媒となる物質、例えば薄膜の触媒層１４が形成されている。この触媒層１４は導電性が高い物質であることが好ましい。例えば、シリコンワイヤーを用いた場合には、触媒層１４として金を用いることが好ましい。また、カーボンナノチューブをワイヤーとして用いる場合は、触媒層１４として、ニッケル、鉄、コバルトを用いるのが好ましい。このような触媒層１４を、デバイス設計方針に従って、パッケージ１５の所望の位置に設ける。次いで、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの製膜技術を用いて、最適化されたワイヤー成長条件により対向するパッケージ内面間にわたってベースワイヤー２が形成される。
【００２３】
図５（ｂ）に示すように、パッケージ１５に形成されたベースワイヤー２に対して、チャネル５、拡散層６及び素子分離７を形成する。具体的な製造方法としては、チャネル５及び拡散領域６は、直径を十分小さく絞ったビームを用いたイオン注入法により不純物ドープすることで形成するか、ボロン（Ｂ）、リン（Ｐ）等を含有するガスを用いてＣＶＤ法で製膜することにより形成することができる。また、素子分離領域７は、所望の領域以外をマスキングし、例えば酸素プラズマ処理を行うことにより絶縁物化する方法を用いることが好ましい。
【００２４】
次に、図６（ａ）に示すように、ベースワイヤー２とクロスする方向に延在する配線ワイヤー４を形成する。配線ワイヤー４は、図５（ａ）と同様に、図示するパッケージとは異なる対向面に形成されているパッケージの側面に形成される触媒層１４を起点に、ＣＶＤ法等を用いてワイヤーを成長させることにより形成することができる。また、ベースワイヤー２と配線ワイヤー４とは、ベースワイヤー２と配線ワイヤー４との間に電圧を印加、加熱することにより（陽極接合法）接触させることができる。
【００２５】
次に、図６（ｂ）に示すように、ベースワイヤー２とクロスする方向延在するゲート電極ワイヤー３を形成する。ゲート電極ワイヤー３は、ベースワイヤー２及び配線ワイヤー４と同様に、触媒層１４とＣＶＤ法等を用いて形成することができる。
【００２６】
さらに、多層配線を形成するために、ゲート電極ワイヤー３と配線ワイヤー４との所望の位置に触媒を設け、ＣＶＤ法等でワイヤーを成長させることができる。この際、ワイヤーの成長方向は、ベースワイヤー２、ゲート電極ワイヤー３、及び配線ワイヤー４と垂直方向であることが好ましく、このように垂直方向に成長したワイヤーは、更に、ベースワイヤー２、ゲート電極ワイヤー３、及び配線ワイヤー４と水平方向に成長させた配線ワイヤーで接続させることができる。このような工程を繰り返すことにより、所望の多層配線構造を、精密な自己組織化技術などの制御技術によって形成することができる。
【００２７】
以上の説明したように、Ｎ型、Ｐ型スイッチングユニット１０（図３）を形成することが可能であり、それぞれがトランジスタ特性を示すことが確認されている。さらに、回路のテストパターンを用いて、大規模集積回路（ＬＳＩ）を製造したところ、基本的なデバイス動作を観測することができた。
【００２８】
次に本発明の第２の実施の形態による半導体製造技術について図面を参照しつつ説明を行う。本実施の形態においては、半導体装置を積層化し、より高機能化（多機能化）された半導体装置を提供することを特徴とする。
【００２９】
図７は、本実施の形態による半導体装置の構成例を示す斜視図である。ベースワイヤー２には、図示はしないが、本発明の第１の実施の形態による半導体装置と同様に、チャネル領域、拡散領域及び素子分離領域が形成されている。ベースワイヤー２のチャネル領域付近には、ゲート電極ワイヤー３が直交するように配置されており、一方、ゲート電極ワイヤー３と平行に配線ワイヤー４が配置されている。加えて、ゲート電極ワイヤー３と配線ワイヤー４との両方に対して直交する方向に、チップ間配線１６が設けられている。すなわち、本実施の形態による半導体装置は、ベースワイヤー２と、ゲート電極ワイヤー３及び配線ワイヤー４と、チップ間配線１６と、がそれぞれ直交した３次元構造を有している。尚、ベースワイヤー２、ゲート電極ワイヤー３、配線ワイヤー４、チップ間配線１６のそれぞれの端部は、図５、又は図６に示すように、パッケージと電気的に接続され、外部との信号のやり取りが可能になっている。尚、ワイヤーの全ての端部が必ずしもパッケージ面と接続していなくても良い。
【００３０】
図８は、本発明の実施の形態による積層化された半導体装置の全体構成例を示す図である。図８に示すように、ベースワイヤー２と、ゲート電極ワイヤー３と、配線ワイヤー４と、から構成されるユニットチップ１７を、チップ間配線１６を用いることにより接続した構成が形成されている。図では、ユニットチップ１７が積層した構造例が示されている。このようなユニットチップ１７を空間的に配置又は空間的に積層することにより、様々な機能を有するユニットチップを融合させることが可能になり、素子機能と集積度とが格段に向上した半導体装置の提供を可能になる。また、ユニットチップの配置の自由度も増すという利点がある。
【産業上の利用可能性】
【００３１】
本発明は、ワイヤーの集積化して集積回路を形成する技術として利用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態による半導体装置の概略構成例を示す図である。
【図２】本実施の形態による半導体装置の断面図である。
【図３】本実施の形態による半導体装置の上面図である。
【図４】本実施の形態によるリコンフィギャラブル回路の一例を示す図である。
【図５】本実施の形態による半導体装置の製造工程を示す断面図である。
【図６】図５に続く図である。
【図７】本発明の第２の実施の形態による半導体装置の斜視図である。
【図８】本実施の形態による積層化された半導体装置の全体構成例を示す概略図である。
【符号の説明】
【００３３】
1…クロスポイント
2…ベースワイヤー
3…ゲート電極ワイヤー
4…配線ワイヤー
5…チャネル
6…拡散層
7…素子分離
8…スイッチングポイント
9…コンタクトポイント
10…スイッチングユニット
11…リコンフィギャラブルな論理回路
12…リコンフィギャラブルな入力配線
13…リコンフィギャラブルな出力配線
14…触媒層
15…パッケージ
16…チップ間配線
17…ユニットチップ
【図１】
2006196774.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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