(57)【要約】【課題】  マクロセルを備えた半導体集積回路において、定常的又は瞬間的に流れる電流による電源電位の低下や接地電位の上昇によって各マクロセルの遅延変動が生じることのない半導体集積回路を提供する。【解決手段】  マクロセル３ａ〜３ｍを備えた半導体集積回路１であって、マクロセル３ａ〜３ｍに接続されたＮチャンネル電界効果型トランジスタ１１を備え、Ｎチャンネル電界効果型トランジスタ１１を介してマクロセル３ａ〜３ｍに電源電位を供給する。さらには、マクロセル３ａ〜３ｍに接続されたＰチャンネル電界効果型トランジスタ２１を備え、Ｐチャンネル電界効果型トランジスタ２１を介してマクロセル３ａ〜３ｍに接地電位を供給する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
マクロセルを備えた半導体集積回路であって、
前記マクロセルに接続されたＮチャンネル電界効果型トランジスタを備え、
前記Ｎチャンネル電界効果型トランジスタを介して前記マクロセルに電源電位を供給するように構成したことを特徴とする半導体集積回路。
【請求項２】
前記Ｎチャンネル電界効果型トランジスタは、ゲートが第１の電源電位配線に接続され、ソースが第２の電源電位配線に接続され、ドレインが前記マクロセルに接続されたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
複数の前記マイクロセルにそれぞれ接続された複数の前記Ｎチャンネル電界効果型トランジスタを備え、
前記複数のＮチャンネル電界効果型トランジスタは、それぞれのゲートが前記第１の電源電位配線に接続され、それぞれのソースが前記第２の電源電位配線に接続されたことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１の電源電位配線及び前記第２の電源電位配線は、前記マクロセル内で接続されないことを特徴とする請求項２又は請求項３に記載の半導体集積回路。
【請求項５】
前記マクロセルに接続されたＰチャンネル電界効果型トランジスタをさらに備え、
前記Ｐチャンネル電界効果型トランジスタを介して前記マクロセルに接地電位を供給するように構成したことを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路。
【請求項６】
前記Ｐチャンネル電界効果型トランジスタは、ゲートが第１の接地電位配線に接続され、ソースが第２の接地電位配線に接続され、ドレインが前記マクロセルに接続されたことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
複数の前記マイクロセルにそれぞれ接続された複数の前記Ｐチャンネル電界効果型トランジスタを備え、
前記複数のＰチャンネル電界効果型トランジスタは、それぞれのゲートが前記第１の接地電位配線に接続され、それぞれのソースが前記第２の接地電位配線に接続されたことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記第１の接地電位配線及び前記第２の接地電位配線は、前記マクロセル内で接続されないことを特徴とする請求項６又は請求項７に記載の半導体集積回路。
【請求項９】
マクロセルを備えた半導体集積回路であって、
前記マクロセルに接続されたＰチャンネル電界効果型トランジスタを備え、
前記Ｐチャンネル電界効果型トランジスタを介して前記マクロセルに接地電位を供給するように構成したことを特徴とする半導体集積回路。
【請求項１０】
前記Ｐチャンネル電界効果型トランジスタは、ゲートが第１の接地電位配線に接続され、ソースが第２の接地電位配線に接続され、ドレインが前記マクロセルに接続されたことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
複数の前記マイクロセルにそれぞれ接続された複数の前記Ｐチャンネル電界効果型トランジスタを備え、
前記複数のＰチャンネル電界効果型トランジスタは、それぞれのゲートが前記第１の接地電位配線に接続され、それぞれのソースが前記第２の接地電位配線に接続されたことを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記第１の接地電位配線及び前記第２の接地電位配線は、前記マクロセル内で接続されないことを特徴とする請求項１０又は請求項１１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スタンダードセル、ゲートアレイ等のマクロセルを備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、スタンダードセル、ゲートアレイ等の半導体集積回路は、高集積化によって、電源電圧が低くなるとともに消費電流が増加している。そして、消費電流が増加することで、電源電位配線や接地電位配線の抵抗成分によって、回路動作時の電源電位の低下や接地電位の上昇が顕著になっている。
【０００３】
これらの半導体集積回路では、マクロセルを備えたものが多く用いられている（例えば、特許文献１参照。）。
スタンダードセル、ゲートアレイ等で用いられるマクロセルは、同一条件で使用されることを前提としてセル遅延が設定されていて、回路シミュレーションによって動作が確認されるように構成されている。
しかし、半導体集積回路内に消費電流の大きいブロックと消費電流の小さいブロックとが生じた場合に、電源電位の低下の程度や接地電位の上昇の程度が双方のブロックで異なってくる。このような場合には、セル遅延が同等になるようにシミュレーションによって想定された回路であっても、セル遅延の相違が生じて回路動作の不具合が発生することになる。
【０００４】
このような問題を解決するために、特許文献２、特許文献３等には、電源（Ｖｃｃ）／接地（ＧＮＤ）間に容量を設ける技術が開示されている。
また、特許文献４等には、マクロセル内において電源（Ｖｃｃ）／接地（ＧＮＤ）間の容量を設ける技術が開示されている。
【０００５】
【特許文献１】特開平１０−１４４７９４号公報
【特許文献２】特開２００３−９２３５０号公報
【特許文献３】特開２００３−１５２０９０号公報
【特許文献４】特開２００１−６８５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、従来の半導体集積回路は、電源電位の低下や接地電位の上昇が生じて、各マクロセルの遅延変動が発生する場合があった。
【０００７】
図１２は、複数のマクロセルが設けられた従来の半導体集積回路の一例を示す図である。
半導体集積回路には、低抵抗のメタル配線と高抵抗のメタル配線とが設けられている。マクロセルは、一般的に、電源電位（Ｖｃｃ）が低下することによって、立ち上がり時間が遅くなる。
【０００８】
図１２の回路におけるフリップフロップＫの動作は、図１３（Ａ）に示すように、入力２によるフリップフロップのＬレベル入力が入力１によるフリップフロップＣＫの立ち上がりでラッチして、ＱからＬレベルを出力するようにシミュレーションされているものである。ここで、例えば、Ｈの回路が動作していないで、Ｃ、Ｄ、Ｅの回路が高速に動作して消費電流が増えた場合、Ｖｃｃ／ＧＮＤメタル配線の抵抗成分によって、一方の電源電位配線（Ｖｃｃ配線Ｖ２）に比べて他方の電源電位配線（Ｖｃｃ配線Ｖ１）の電位が著しく低下してしまう。また、一方の接地電位配線（ＧＮＤ配線Ｇ２）に比べて、他方の接地電位配線（ＧＮＤ配線Ｇ１）の電位が著しく上昇してしまう。
【０００９】
Ａ、Ｂ、Ｆ、Ｇの回路は同じＧＮＤ配線に接続されているが、Ａ、Ｂの回路はＶｃｃ配線Ｖ１から電源電位が供給され、Ｆ、Ｇの回路はＶｃｃ配線Ｖ２から電源電位が供給されている。したがって、Ａ、Ｂの回路の立ち上がり遅延のみ極端に増加してしまう。これにより、図１３（Ｂ）に示すように、入力１から回路Ａ、Ｂを通過したフリップフロップのＣＫの立ち上がりが遅延して誤動作が生じてしまう。
【００１０】
これに対して、上述の特許文献２、特許文献３、特許文献４等では、Ｖｃｃ／ＧＮＤ間に容量を設けているために、瞬間的に回路を流れる電流に対して電位変動を緩和する効果がある程度期待できる。しかし、定常的に回路を流れる電流によって生じる電源電位の低下や接地電位の上昇を抑止する効果は期待できない。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、マクロセルを備えた半導体集積回路において、定常的又は瞬間的に流れる電流による電源電位の低下や接地電位の上昇によって各マクロセルの遅延変動が生じることのない半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
この発明の請求項１記載の発明にかかる半導体集積回路は、マクロセルを備えた半導体集積回路であって、前記マクロセルに接続されたＮチャンネル電界効果型トランジスタを備え、前記Ｎチャンネル電界効果型トランジスタを介して前記マクロセルに電源電位を供給するように構成したものである。
【００１３】
また、請求項２記載の発明にかかる半導体集積回路は、前記請求項１に記載の発明において、前記Ｎチャンネル電界効果型トランジスタは、ゲートが第１の電源電位配線に接続され、ソースが第２の電源電位配線に接続され、ドレインが前記マクロセルに接続されたものである。
【００１４】
また、請求項３記載の発明にかかる半導体集積回路は、前記請求項２に記載の発明において、複数の前記マイクロセルにそれぞれ接続された複数の前記Ｎチャンネル電界効果型トランジスタを備え、前記複数のＮチャンネル電界効果型トランジスタは、それぞれのゲートが前記第１の電源電位配線に接続され、それぞれのソースが前記第２の電源電位配線に接続されたものである。
【００１５】
また、請求項４記載の発明にかかる半導体集積回路は、前記請求項２又は請求項３に記載の発明において、前記第１の電源電位配線及び前記第２の電源電位配線は、前記マクロセル内で接続されないものである。
【００１６】
また、請求項５記載の発明にかかる半導体集積回路は、前記請求項１〜請求項４のいずれかに記載の発明において、前記マクロセルに接続されたＰチャンネル電界効果型トランジスタをさらに備え、前記Ｐチャンネル電界効果型トランジスタを介して前記マクロセルに接地電位を供給するように構成したものである。
【００１７】
また、請求項６記載の発明にかかる半導体集積回路は、前記請求項５に記載の発明において、前記Ｐチャンネル電界効果型トランジスタは、ゲートが第１の接地電位配線に接続され、ソースが第２の接地電位配線に接続され、ドレインが前記マクロセルに接続されたものである。
【００１８】
また、請求項７記載の発明にかかる半導体集積回路は、前記請求項６に記載の発明において、複数の前記マイクロセルにそれぞれ接続された複数の前記Ｐチャンネル電界効果型トランジスタを備え、前記複数のＰチャンネル電界効果型トランジスタは、それぞれのゲートが前記第１の接地電位配線に接続され、それぞれのソースが前記第２の接地電位配線に接続されたものである。
【００１９】
また、請求項８記載の発明にかかる半導体集積回路は、前記請求項６又は請求項７に記載の発明において、前記第１の接地電位配線及び前記第２の接地電位配線は、前記マクロセル内で接続されないものである。
【００２０】
また、この発明の請求項９記載の発明にかかる半導体集積回路は、マクロセルを備えた半導体集積回路であって、前記マクロセルに接続されたＰチャンネル電界効果型トランジスタを備え、前記Ｐチャンネル電界効果型トランジスタを介して前記マクロセルに接地電位を供給するように構成したものである。
【００２１】
また、請求項１０記載の発明にかかる半導体集積回路は、前記請求項９に記載の発明において、前記Ｐチャンネル電界効果型トランジスタは、ゲートが第１の接地電位配線に接続され、ソースが第２の接地電位配線に接続され、ドレインが前記マクロセルに接続されたものである。
【００２２】
また、請求項１１記載の発明にかかる半導体集積回路は、前記請求項１０に記載の発明において、複数の前記マイクロセルにそれぞれ接続された複数の前記Ｐチャンネル電界効果型トランジスタを備え、前記複数のＰチャンネル電界効果型トランジスタは、それぞれのゲートが前記第１の接地電位配線に接続され、それぞれのソースが前記第２の接地電位配線に接続されたものである。
【００２３】
また、請求項１２記載の発明にかかる半導体集積回路は、前記請求項１０又は請求項１１に記載の発明において、前記第１の接地電位配線及び前記第２の接地電位配線は、前記マクロセル内で接続されないものである。
【発明の効果】
【００２４】
本発明は、マクロセルを備えた半導体集積回路において、Ｎチャンネル電界効果型トランジスタを介してマクロセルに電源電位を供給したり、Ｐチャンネル電界効果型トランジスタを介してマクロセルに接地電位を供給している。これにより、定常的又は瞬間的に流れる電流による電源電位の低下や接地電位の上昇によって各マクロセルの遅延変動が生じることのない半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。
【００２６】
実施の形態１．
図１にて、この発明の実施の形態１について詳細に説明する。
図１は、実施の形態１における半導体集積回路１を示す回路図である。図１に示すように、半導体集積回路１内には、ＮＯＲ、ＮＡＮＤ、フリップフロップ等の複数のマクロセル３ａ〜３ｍが設けられている。詳しくは、第１のマクロセル群２Ａ（ブロック）には５つのマクロセル３ａ、３ｂ、３ｃ、３ｄ、３ｅが設けられ、第２のマクロセル群２Ｂには３つのマクロセル３ｆ、３ｇ、３ｈが設けられ、第３のマクロセル群２Ｃには３つのマクロセル３ｊ、３ｋ、３ｍが設けられている。
【００２７】
各マクロセル３ａ〜３ｍには、それぞれ、Ｎチャンネル電界効果型トランジスタ（ＮｃｈＦＥＴ）としてのＮｃｈ補助トランジスタ１１と、Ｐチャンネル電界効果型トランジスタ（ＰｃｈＦＥＴ）としてのＰｃｈ補助トランジスタ２１と、が接続されている。このような構成により、各マクロセル３ａ〜３ｍには、それぞれ、Ｎｃｈ補助トランジスタ１１を介して電源電位が供給されて、Ｐｃｈ補助トランジスタ２１を介して接地電位が供給されることになる。
【００２８】
詳しくは、Ｎｃｈ補助トランジスタ１１は、ゲート（Ｇ）が第１電源電位配線６（第１の電源電位配線）に接続され、ソース（Ｓ）が第２電源電位配線５Ａ、５Ｂ（第２の電源電位配線）に接続され、ドレイン（Ｄ）がマクロセル３ａ〜３ｍに接続されている。
【００２９】
ここで、第１のマクロセル群２Ａの各マクロセル３ａ〜３ｅに接続された、第１のＮｃｈ補助トランジスタ群１０ＡのＮｃｈ補助トランジスタ１１のソースは、共通の第２電源電位配線５Ａに並列的に接続されている。また、第２のＮｃｈ補助トランジスタ群１０ＢのＮｃｈ補助トランジスタ１１のソースと、第３のＮｃｈ補助トランジスタ群１０ＣのＮｃｈ補助トランジスタ１１のソースと、は共通の第１電源電位配線５Ｂに並列的に接続されている。なお、ブロック単位に設けられた各第２電源電位配線５Ａ、５Ｂは、いずれも、マイクロセル３ａ〜３ｍに直接的に接続されずに、低抵抗のメタル配線を介して電源（Ｖｃｃ）に接続されている。
【００３０】
他方、Ｐｃｈ補助トランジスタ２１は、ゲート（Ｇ）が第１接地電位配線９（第１の接地電位配線）に接続され、ソース（Ｓ）が第２接地電位配線８Ａ、８Ｂ（第２の接地電位配線）に接続され、ドレイン（Ｄ）がマクロセル３ａ〜３ｍに接続されている。
【００３１】
ここで、第３のマクロセル群２Ｃの各マクロセル３ｊ、３ｋ、３ｍに接続された、第３のＰｃｈ補助トランジスタ群２０ＣのＰｃｈ補助トランジスタ２１のソースは、共通の第２接地電位配線８Ｂに並列的に接続されている。また、第１のＰｃｈ補助トランジスタ群２０ＡのＰｃｈ補助トランジスタ２１のソースと、第２のＰｃｈ補助トランジスタ群２０ＢのＰｃｈ補助トランジスタ２１のソースと、は共通の第１接地電位配線８Ａに並列的に接続されている。なお、ブロック単位に設けられた各第２接地電位配線８Ａ、８Ｂは、いずれも、マイクロセル３ａ〜３ｍ内で接続されずに、低抵抗のメタル配線を介して接地（ＧＮＤ）されている。
【００３２】
以上のような構成によって、Ｎｃｈ補助トランジスタ１１のゲートには電流が流れないので、抵抗の影響による電源電位の低下がなくＶｃｃの電位に固定されることになる。
【００３３】
ここで、他の回路（マクロセル）の影響により電位降下するＮｃｈ補助トランジスタ１１のソース電位をＶｃｃ１として、Ｖｃｃ電位に固定されるＮｃｈ補助トランジスタ１１のゲート電位をＶｃｃ２として、ゲートにおける閾値電圧をＮＶｔｈとしたとき、Ｎｃｈ補助トランジスタ１１を介して各マクロセル３ａ〜３ｍに供給される電源電位は、次のようになる。
（１）Ｖｃｃ２−ＮＶｔｈ≦Ｖｃｃ１の場合、Ｖｃｃ２−ＮＶｔｈ
（２）Ｖｃｃ２−ＮＶｔｈ＞Ｖｃｃ１の場合、Ｖｃｃ１
したがって、本実施の形態１では、Ｎｃｈ補助トランジスタ１１のＮＶｔｈ電圧分の電源電位の変動が許容されることになる。
【００３４】
また、Ｐｃｈ補助トランジスタ２１のゲートにも電流が流れないので、抵抗の影響による接地電位の上昇がなくＧＮＤの電位に固定されることになる。
【００３５】
ここで、他の回路（マクロセル）の影響により電位上昇するＰｃｈ補助トランジスタ２１のソース電位をＧＮＤ１として、ＧＮＤ電位に固定されるＰｃｈ補助トランジスタ２１のゲート電位をＧＮＤ２として、ゲートにおける閾値電圧をＰＶｔｈとしたとき、Ｐｃｈ補助トランジスタ２１を介して各マクロセル３ａ〜３ｍに供給される接地電位は、次のようになる。
（１）ＧＮＤ２−ＰＶｔｈ≧ＧＮＤ１の場合、ＧＮＤ２−ＰＶｔｈ
（２）ＧＮＤ２−ＰＶｔｈ＜ＧＮＤ１の場合、ＧＮＤ１
したがって、本実施の形態１では、Ｐｃｈ補助トランジスタ２１のＰＶｔｈ電圧分の接地電位の変動が許容されることになる。
【００３６】
以上説明したように、本実施の形態１では、マクロセル３ａ〜３ｍを備えた半導体集積回路１において、Ｎｃｈ補助トランジスタ１１を介してマクロセル３ａ〜３ｍに電源電位を供給しているために、電源電位の変動によるセル遅延の変動を少なくすることができる。さらに、Ｐｃｈ補助トランジスタ２１を介してマクロセル３ａ〜３ｍに接地電位を供給しているために、接地電位の変動によるセル遅延の変動を少なくすることができる。すなわち、定常的又は瞬間的に流れる電流による電源電位の低下や接地電位の上昇によって各マクロセル３ａ〜３ｍの遅延変動が生じることのない半導体集積回路１を提供することができる。
【００３７】
実施の形態２．
図２〜図４にて、この発明の実施の形態２について詳細に説明する。
図２は、実施の形態２における半導体集積回路１を示す回路図である。本実施の形態２の半導体集積回路１は、インバータ回路のマクロセルにＮｃｈ補助トランジスタ１１及びＰｃｈ補助トランジスタ２１を接続している。
【００３８】
図２に示すように、半導体集積回路１のマクロセル３には、Ｎｃｈ補助トランジスタ１１とＰｃｈ補助トランジスタ２１とが接続されている。このような構成により、マクロセル３には、Ｎｃｈ補助トランジスタ１１を介して電源電位が供給されて、Ｐｃｈ補助トランジスタ２１を介して接地電位が供給されることになる。
【００３９】
詳しくは、Ｎｃｈ補助トランジスタ１１において、第１電源電位配線６に接続されたゲート電位（Ｇ）はＶｃｃ２となり、第２電源電位配線５に接続されたソース電位（Ｓ）はＶｃｃ１となり、バックゲート電位（ＢＧ）はＧＮＤ４となり、ドレイン（Ｄ）からマクロセル３に電源電位を供給する。
また、Ｐｃｈ補助トランジスタ２１において、第１接地電位配線９に接続されたゲート電位（Ｇ）はＧＮＤ２となり、第２接地電位配線８に接続されたソース電位（Ｓ）はＧＮＤ１となり、バックゲート電位（ＢＧ）はＶｃｃ４となり、ドレイン（Ｄ）からマクロセル３に接地電位を供給する。
なお、マクロセル３の回路を構成するＰｃｈＦＥＴのバックゲート電位はＶｃｃ３となり、ＮｃｈＦＥＴのバックゲート電位はＧＮＤ３となる。
【００４０】
ここで、Ｎｃｈ補助トランジスタ１１、Ｐｃｈ補助トランジスタ２１、ＰｃｈＦＥＴ、ＮｃｈＦＥＴのバックゲートへの電位供給も、複数のマクロセルからなるブロック単位（マクロセル群）ごとにメタル配線で電源電位配線や接地電位配線に接続する。
以上のような構成によって、Ｖｃｃ２、Ｖｃｃ３、Ｖｃｃ４、ＧＮＤ２、ＧＮＤ３、ＧＮＤ４には電流がほとんど流れないで電位が維持されることになる。
【００４１】
ここで、Ｖｃｃ１〜Ｖｃｃ４の電位を１．２Ｖとして、ＧＮＤ１〜ＧＮＤ４の電位を０Ｖとして、各ＰｃｈＦＥＴ（Ｐｃｈ補助トランジスタ２１とマクロセル内のものとである。）の閾値電圧Ｖｔｈを−０．２Ｖとして、各ＮｃｈＦＥＴ（Ｎｃｈ補助トランジスタ１１とマクロセル内のものとである。）の閾値電圧Ｖｔｈを０．２Ｖとしたときに、Ｖ点電位は１．０Ｖとなり、Ｇ点電位は０．２Ｖとなる。
【００４２】
図３に示すように、本実施の形態２の半導体集積回路１は、Ｈレベル出力が１．０Ｖ、Ｌレベル出力が０．２Ｖになっていて、０．２〜１．０Ｖの範囲で動作する。図３中の波形Ｓ２はＶｃｃ１の電位が１．２Ｖのときのものであり、波形Ｓ１はＶｃｃ１の電位が１．０Ｖに変動したときのものである。図３を参照して、本実施の形態２の半導体集積回路１は、他のマクロセルの影響によってＶｃｃ１が１．２Ｖから１．０Ｖに変動したり、ＧＮＤ１の電位が０Ｖから０．２Ｖに変動した場合であっても各ＮｃｈＦＥＴ及び各ＰｃｈＦＥＴのゲート電位は変わらないで、トランジスタ特性をほぼ同等に維持することができる。また、Ｖ点電位は１．０Ｖとなり、Ｇ点電位は０．２Ｖとなっていて、インバータ回路の出力遅延もほとんど変動が生じない。
【００４３】
図４は、本実施の形態２における半導体集積装置１のレイアウトを示す図である。
図４（Ａ）は半導体集積装置１の主面からみた配置図であって、図４（Ｂ）は図４（Ａ）におけるＢ位置での断面図であり、図４（Ｃ）は図４（Ａ）におけるＣ位置での断面図であり、図４（Ｄ）は図４（Ａ）におけるＤ位置での断面図である。図４（Ａ）〜（Ｄ）において、１２ａ〜１２ｄはＮ＋フィールド、１５ａ、１５ｂはＮ−ウェル、２２ａ〜２２ｄはＰ＋フィールド、３１ａ〜３１ｃはポリシリコン、３２はコンタクト、３３ａ〜３３ｅはメタル配線を示す。
【００４４】
本実施の形態２の半導体集積回路１は、Ｐ−基板上に形成されている。図４（Ａ）〜（Ｄ）を参照して、Ｐ−ウェル上にはＮｃｈ補助トランジスタ群１０Ａが形成されている。Ｎｃｈ補助トランジスタ群１０ＡのＮｃｈ補助トランジスタ１１は、ソースがメタル配線３３ａに接続され、ゲートがＶｃｃ２に接続されている。また、Ｎｃｈ補助トランジスタ１１のドレインから、メタル配線３３ｂを介して、インバータ回路のＰＣｈＦＥＴ２７に電源電位が供給されている。
【００４５】
Ｐ＋フィールド２２ａによってＮｃｈ補助トランジスタ１１のバックゲートがＧＮＤ４に接続されている。ＰＣｈＦＥＴ２７が構成されたＮ−ウェル１５ａ上のＮ＋フィールド１２ｂによってＰＣｈＦＥＴ２７のバックゲートがＶｃｃ３に接続されている。Ｐ−ウェル上にＮｃｈＦＥＴ１７が構成され、Ｐ−ウェル上のＰ＋フィールド２２ｃによってＮｃｈＦＥＴ１７のバックゲートがＧＮＤ３に接続されている。
【００４６】
Ｎ−ウェル１５ｂ上にはＰｃｈ補助トランジスタ群２０Ａが形成されている。Ｐｃｈ補助トランジスタ群２０ＡのＰｃｈ補助トランジスタ２１は、Ｎ＋フィールド１２ｄによってバックゲートがＶｃｃ４に接続されている。また、Ｐｃｈ補助トランジスタ２１は、ソースがＧＮＤ１のメタル配線３３ｅに接続され、ゲートがＧＮＤ２に接続されている。また、Ｐｃｈ補助トランジスタ２１のドレインから、メタル配線３３ｄを介して、インバータ回路のＮｃｈＦＥＴ１７に接地電位が供給されている。
【００４７】
以上説明したように、本実施の形態２では、マクロセル３を備えた半導体集積回路１において、Ｎｃｈ補助トランジスタ１１を介してマクロセル３に電源電位を供給しているために、電源電位の変動によるセル遅延の変動を少なくすることができる。さらに、Ｐｃｈ補助トランジスタ２１を介してマクロセル３に接地電位を供給しているために、接地電位の変動によるセル遅延の変動を少なくすることができる。
【００４８】
実施の形態３．
図５にて、この発明の実施の形態３について詳細に説明する。
図５は、実施の形態３における半導体集積回路１を示す回路図である。本実施の形態３の半導体集積回路１は、インバータ回路のマクロセルにＮｃｈ補助トランジスタ１１が接続されていてＰｃｈ補助トランジスタ２１が接続されていない点が、前記実施の形態２のものとは相違する。
【００４９】
図５に示すように、半導体集積回路１のマクロセル３には、Ｎｃｈ補助トランジスタ１１が接続されている。このような構成により、マクロセル３には、Ｎｃｈ補助トランジスタ１１を介して電源電位が供給されることになる。
詳しくは、Ｎｃｈ補助トランジスタ１１において、第１電源電位配線６に接続されたゲート電位はＶｃｃ２となり、第２電源電位配線５に接続されたソース電位はＶｃｃ１となり、バックゲート電位はＧＮＤ４となり、ドレインからマクロセル３に電源電位を供給する。
なお、マクロセル３を構成するＮｃｈＦＥＴのバックゲート及びソースには、ＧＮＤ１が接続されている。
【００５０】
このような構成は、半導体集積回路１におけるＧＮＤに接続されたメタル配線の抵抗が充分に低くて接地電位の上昇がほとんど生じない場合に有効である。このような場合には、前記実施の形態２におけるＰｃｈ補助トランジスタ２１の設置を省略しても、電源電位及び接地電位の変動によるセル遅延の変動を充分に少なくすることができる。そして、Ｐｃｈ補助トランジスタ２１の設置が省略されているために、半導体集積回路１におけるセル面積を比較的小さくすることができる。
【００５１】
以上説明したように、本実施の形態３では、マクロセル３を備えた半導体集積回路１において、Ｎｃｈ補助トランジスタ１１を介してマクロセル３に電源電位を供給しているために、電源電位の変動によるセル遅延の変動を少なくすることができる。
【００５２】
実施の形態４．
図６にて、この発明の実施の形態４について詳細に説明する。
図６は、実施の形態４における半導体集積回路１を示す回路図である。本実施の形態４の半導体集積回路１は、インバータ回路のマクロセルにＰｃｈ補助トランジスタ２１が接続されていてＮｃｈ補助トランジスタ１１が接続されていない点が、前記実施の形態２のものとは相違する。
【００５３】
図６に示すように、半導体集積回路１のマクロセル３には、Ｐｃｈ補助トランジスタ２１が接続されている。このような構成により、マクロセル３には、Ｐｃｈ補助トランジスタ２１を介して接地電位が供給されることになる。
詳しくは、Ｐｃｈ補助トランジスタ２１において、第１接地電位配線９に接続されたゲート電位はＧＮＤ２となり、第２接地電位配線８に接続されたソース電位はＧＮＤ１となり、バックゲート電位はＶｃｃ４となり、ドレインからマクロセル３に接地電位を供給する。
なお、マクロセル３を構成するＰｃｈＦＥＴのバックゲート及びソースには、Ｖｃｃ１が接続されている。
【００５４】
このような構成は、半導体集積回路１におけるＶｃｃに接続されたメタル配線の抵抗が充分に低くて電源電位の降下がほとんど生じない場合に有効である。このような場合には、前記実施の形態２におけるＮｃｈ補助トランジスタ１１の設置を省略しても、電源電位及び接地電位の変動によるセル遅延の変動を充分に少なくすることができる。そして、Ｎｃｈ補助トランジスタ１１の設置が省略されているために、半導体集積回路１におけるセル面積を比較的小さくすることができる。
【００５５】
以上説明したように、本実施の形態４では、マクロセル３を備えた半導体集積回路１において、Ｐｃｈ補助トランジスタ２１を介してマクロセル３に接地電位を供給しているために、接地電位の変動によるセル遅延の変動を少なくすることができる。
【００５６】
実施の形態５．
図７にて、この発明の実施の形態５について詳細に説明する。
図７（Ａ）は、実施の形態５における半導体集積回路１を示す回路図である。本実施の形態５の半導体集積回路１は、マクロセル３の構成が前記各実施の形態のものと相違する。なお、図７（Ｂ）は、従来のマクロセルを備えた半導体集積回路１を示す回路図である。
【００５７】
図７（Ａ）に示すように、従来の半導体集積回路１（図７（Ｂ）に示すものである。）に対して、Ｎｃｈ補助トランジスタ１１とＰｃｈ補助トランジスタ２１とが接続されている。具体的には、３入力ＮＡＮＤを構成するマクロセル３にＮｃｈ補助トランジスタ１１とＰｃｈ補助トランジスタ２１とが接続されている。このような構成により、マクロセル３には、Ｎｃｈ補助トランジスタ１１を介して電源電位が供給されて、Ｐｃｈ補助トランジスタ２１を介して接地電位が供給されることになる。
【００５８】
以上説明したように、本実施の形態５でも、前記実施の形態１等と同様に、マクロセル３を備えた半導体集積回路１において、Ｎｃｈ補助トランジスタ１１を介してマクロセル３に電源電位を供給するとともに、Ｐｃｈ補助トランジスタ２１を介してマクロセル３に接地電位を供給しているために、電源電位や接地電位の変動によるセル遅延の変動を少なくすることができる。
【００５９】
実施の形態６．
図８及び図９にて、この発明の実施の形態６について詳細に説明する。
図８は実施の形態６における半導体集積回路１を示す配置図であって、図９はその回路図である。本実施の形態６の半導体集積回路１は、複数のマクロセル３Ａ〜３Ｄが行方向に配設されている点が、前記各実施の形態のものと相違する。
【００６０】
図９に示すように、半導体集積回路１には、インバータ回路を構成するマクロセル３Ｂ、３Ｄと、３入力ＮＡＮＤ回路を構成するマクロセル３Ａ、３Ｃと、が行方向に配置されている。図８を参照して、半導体集積回路１では、低抵抗のメタル配線３３を介して、Ｖｃｃ１〜Ｖｃｃ４に電源電位が供給され、ＧＮＤ１〜ＧＮＤ４に接地電位が供給される。
【００６１】
また、各マクロセル３Ａ〜３Ｄには、それぞれ、Ｎｃｈ補助トランジスタ１１とＰｃｈ補助トランジスタ２１とが接続されている。このような構成により、各マクロセル３Ａ〜３Ｄには、それぞれ、Ｎｃｈ補助トランジスタ１１を介して電源電位が供給されて、Ｐｃｈ補助トランジスタ２１を介して接地電位が供給されることになる。
【００６２】
本実施の形態６では、各マクロセル３Ａ〜３Ｄが同じ高さに行方向に配設するとともに、そこにＮｃｈ補助トランジスタ１１及びＰｃｈ補助トランジスタ２１を配設することによって、各マクロセル３Ａ〜３Ｄを共通化されたＶｃｃ１〜Ｖｃｃ４及びＧＮＤ１〜ＧＮＤ４に接続することができる。
なお、本実施の形態６では、すべてのマクロセル３Ａ〜３Ｄに対してＮｃｈ補助トランジスタ１１及びＰｃｈ補助トランジスタ２１を接続したが、複数のマクロセル３Ａ〜３Ｄのうち特定のマクロセルに対してのみＮｃｈ補助トランジスタ１１及びＰｃｈ補助トランジスタ２１を接続することもできる。
【００６３】
以上説明したように、本実施の形態６でも、前記実施の形態１等と同様に、マクロセル３を備えた半導体集積回路１において、Ｎｃｈ補助トランジスタ１１を介してマクロセル３に電源電位を供給するとともに、Ｐｃｈ補助トランジスタ２１を介してマクロセル３に接地電位を供給しているために、電源電位や接地電位の変動によるセル遅延の変動を少なくすることができる。
【００６４】
実施の形態７．
図１０及び図１１にて、この発明の実施の形態７について詳細に説明する。
図１０は実施の形態７における半導体集積回路１を示す配置図である。本実施の形態７の半導体集積回路１は、ゲートアレイ等であってセルサイズの大きな複数のマクロセル３Ａ〜３Ｄが行方向に配設されている点が、スタンダードマクロセル等のマクロセルが行方向に複数配設されている前記実施の形態６のものとは相違する。
【００６５】
図１０を参照して、半導体集積回路１には、ゲートアレイ等で用いられる基本セルとなるマクロセル３Ａ〜３Ｄが行方向に配設されている。基本セルとなるマクロセル３Ａ〜３Ｄは、それぞれ、同じセルサイズ、同じトランジスタ配置で構成されている。ユーザーは、メタル配線を変更して所望の半導体集積回路１を形成することになる。
【００６６】
本実施の形態７においても、各マクロセル３Ａ〜３Ｄ（基本セル）には、それぞれ、Ｎｃｈ補助トランジスタ１１とＰｃｈ補助トランジスタ２１とが接続されている。すなわち、半導体集積回路１には、行方向に複数のＮｃｈ補助トランジスタ１１が配設されたＮｃｈ補助トランジスタ群１０Ａと、行方向に複数のＰｃｈ補助トランジスタ２１が配設されたＰｃｈ補助トランジスタ群２０Ａと、が設けられている。
このような構成により、各マクロセル３Ａ〜３Ｄに対して、それぞれ、Ｎｃｈ補助トランジスタ１１を介して電源電位を供給して、Ｐｃｈ補助トランジスタ２１を介して接地電位を供給することが可能になる。
【００６７】
図１１は、４つのマクロセル３Ａ〜３Ｄ（基本セル）のうち、２つのマクロセル３（基本セル）を使用して３入力ＮＡＮＤを形成した場合の回路図である。図１１に示すように、使用したマイクロセル３（基本セル）の数と同数のＮｃｈ補助トランジスタ１１及びＰｃｈ補助トランジスタ２１が使用されることになる。すなわち、図１０のゲートアレイから図１１のような２つのマイクロセル３（基本セル）を用いる回路を形成する場合には、Ｎｃｈ補助トランジスタ１１とＰｃｈ補助トランジスタ２１とがそれぞれ２つ用いられる。
【００６８】
以上説明したように、本実施の形態７でも、前記実施の形態１等と同様に、マクロセル３を備えた半導体集積回路１において、Ｎｃｈ補助トランジスタ１１を介してマクロセル３に電源電位を供給するとともに、Ｐｃｈ補助トランジスタ２１を介してマクロセル３に接地電位を供給しているために、電源電位や接地電位の変動によるセル遅延の変動を少なくすることができる。
【００６９】
なお、本発明が前記各実施の形態に限定されず、本発明の技術思想の範囲内において、前記各実施の形態の中で示唆した以外にも、前記各実施の形態は適宜変更され得ることは明らかである。また、前記構成部材の数、位置、形状等は前記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。
【図面の簡単な説明】
【００７０】
【図１】この発明の実施の形態１における半導体集積回路を示す回路図である。
【図２】この発明の実施の形態２における半導体集積回路を示す回路図である。
【図３】図２の半導体集積回路における出力波形を示すグラフである。
【図４】図２の半導体集積回路を示す配置図である。
【図５】この発明の実施の形態３における半導体集積回路を示す回路図である。
【図６】この発明の実施の形態４における半導体集積回路を示す回路図である。
【図７】この発明の実施の形態５における半導体集積回路を示す回路図である。
【図８】この発明の実施の形態６における半導体集積回路を示す配置図である。
【図９】図８の半導体集積回路を示す回路図である。
【図１０】この発明の実施の形態７における半導体集積回路を示す配置図である。
【図１１】図１０の半導体集積回路を示す回路図である。
【図１２】従来の半導体集積回路を示す回路図である。
【図１３】図１２の半導体集積回路でおこなわれる制御を示すタイミングチャートである。
【符号の説明】
【００７１】
１  半導体集積回路、
２Ａ〜２Ｃ  マクロセル群、
３、３Ａ〜３Ｄ、３ａ〜３ｍ  マクロセル、
５、５Ａ、５Ｂ  第２電源電位配線（第２の電源電位配線）、
６  第１電源電位配線（第１の電源電位配線）、
８、８Ａ、８Ｂ  第２接地電位配線（第２の接地電位配線）、
９  第１接地電位配線（第１の接地電位配線）、
１０Ａ〜１０Ｃ  Ｎｃｈ補助トランジスタ群、
１１  Ｎｃｈ補助トランジスタ（Ｎチャンネル電界効果型トランジスタ）、
２０Ａ〜２０Ｃ  Ｐｃｈ補助トランジスタ群、
２１  Ｐｃｈ補助トランジスタ（Ｐチャンネル電界効果型トランジスタ）、
３１、３１ａ〜３１ｃ  ポリシリコン、  ３２  コンタクト、
３３、３３ａ〜３３ｅ  メタル配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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