(57)【要約】【課題】    感度が高く、雑音の低い出力を供給できる半導体撮像装置を提供する。【解決手段】    半導体撮像装置は、行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、半導体基板上方に形成され、第１領域の電荷蓄積領域の表面を覆うと共に、第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、第１酸化シリコン膜上方に形成され、第２領域の少なくとも一部のトランジスタのソース／ドレインを覆い、第１領域で電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、を有する。【選択図】  図３
2006261355.tif 000002
【特許請求の範囲】
【請求項１】
行列上に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上方に形成され、前記第２領域の少なくとも一部のトランジスタのソース／ドレインを覆い、前記第１領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置。
【請求項２】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する請求項１記載の半導体撮像装置。
【請求項３】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインと前記窒化シリコン膜との間に形成された厚さ３０ｎｍ以下の第２酸化シリコン膜をさらに有する請求項１または２記載の半導体撮像装置。
【請求項４】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない請求項１〜３のいずれか１項記載の半導体撮像装置。
【請求項５】
前記第１領域が、前記第１酸化シリコン層と前記窒化シリコン層との積層を含む部分を有する請求項１〜４のいずれか１項記載の半導体撮像装置。
【請求項６】
前記開口が前記フローティングディフュージョンの少なくとも一部上方を含む請求項1〜５のいずれか１項記載の半導体撮像装置。
【請求項７】
行列上に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する半導体基板と、
前記半導体基板上方に形成され、前記第１領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１窒化シリコン膜と、
前記第１窒化シリコン膜上方に形成され、前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインを覆う第２窒化シリコン膜と、
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記第２の窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグと、
を有する半導体撮像装置。
【請求項８】
前記第１、第２の窒化シリコン膜の少なくとも一方は、５５０℃以下の低圧（ＬＰ）ＣＶＤで形成された膜である請求項７記載の半導体撮像装置。
【請求項９】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインと前記第２窒化シリコン膜との間に形成された厚さ３０ｎｍ以下の酸化シリコン膜をさらに有する請求項７または８記載の半導体撮像装置。
【請求項１０】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない請求項７〜９のいずれか１項記載の半導体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体撮像装置に関し、特に光電変換素子としての半導体ホトダイオードと絶縁ゲート型トランジスタとを含む半導体撮像装置に関する。
【背景技術】
【０００２】
撮像装置として、光電変換素子を半導体ホトダイオードで形成した半導体撮像装置が広く用いられている。半導体撮像装置には、電荷検出、転送を電荷結合装置（ＣＣＤ）で行うＣＣＤ型半導体撮像装置と、電荷検出をＭＯＳトランジスタを含む電荷検出回路で行うＭＯＳ型半導体撮像装置がある。なお、ゲート絶縁膜が酸化膜のみでないものもＭＯＳトランジスタと呼ぶ。ＭＯＳ型半導体撮像装置は、消費電力を低減できる利点を有する。
【０００３】
図１Ａは、ＭＯＳ型半導体撮像装置の構成を概略的に示す平面図である。受光素子を含むピクセルＰＸが、受光領域に行列上に配列され、図示の構成においては行方向にトランスファラインＴＬ，リセットラインＲＬ，セレクトラインＳＬが並列に配列され、列方向に電圧ラインＶＲＬ，信号読み出しラインＳＧＬが並列に配列されている。垂直ドライバＶ−ＤＲＩＶＥが各行を駆動し、水平ドライバＨ−ＤＲＩＶＥが各列で信号電荷の読み出しと廃棄とを行う。各行のピクセルＰＸから信号電荷が読み出され、各列ごとに、ノイズをキャンセルした後、信号電荷の増幅、アナログ／デジタル変換等を受ける。
【０００４】
図１Ｂは、ピクセルＰＸの構成例を示す。１ピクセルが、１つのホトダイオードＰＤと、４つのＭＯＳトランジスタで構成された４Ｔｒアクティブピクセルセンサ（ＡＰＳ）の例を示す。ホトダイオードＰＤのアノードは、全ピクセルに共通のｐ型ウェルで形成される。ホトダイオードＰＤのカソード（ｎ型領域）が電荷蓄積領域を構成し、入射光に応じてホトダイオードＰＤ内で光電変換されて発生した電子・正孔対のうち電子を蓄積する。
【０００５】
トランスファトランジスタＴＲＴは、ホトダイオードのカソードをソースとし、ｐ型ウェル中で電気的にフローティング状態にあるｎ型領域であるフローティングディフュージョンＦＤをドレインとし、その間の電荷転送をトランスファゲートＴＧで制御する。撮像期間終了のタイミングにおいて、トランスファラインＴＬから同一行のピクセルＰＸに同時にトランスファ信号が供給されると、その行のホトダイオードＰＤに蓄積された信号電荷は対応するフローティングディフュージョンＦＤに転送される。
【０００６】
ソースフォロワトランジスタＳＦＴとセレクトトランジスタＳＬＴは直列に接続され、それぞれのゲートはフローティングディフュージョンＦＤ，セレクトラインＳＬに接続される。フローティングディフュージョンＦＤは、転送された電荷Ｑを容量Ｃで除算した電圧Ｖ＝Ｑ／Ｃを発生し、蓄積電荷に応じた出力をソースフォロワトランジスタＳＦＴのゲートに供給する。
【０００７】
セレクトラインＳＬから同一行のピクセルに選択信号が供給されると、ソースフォロワトランジスタＳＦＴの出力信号が、セレクトトランジスタＳＬＴを介して、信号読み出しラインＳＧＬに供給される。読み出しを終えた信号電荷は不要となる。リセットラインＲＬから同一行のリセットトランジスタＲＳＴにオン信号を供給することにより、フローティングディフュージョンＦＤの電荷は、リセットトランジスタＲＳＴを介して電圧ラインＶＲＬに廃棄される。
【０００８】
図１Ｃは、ピクセル駆動のタイミングチャートを示す。トランスファトランジスタＴＲＴのゲートに印加される信号ＴＧ，リセットトランジスタＲＳＴのゲートに印加される信号ＲＳＴ，セレクトトランジスタＳＬＴのゲートに印加される信号ＳＬ，ＳＬＴから出力信号線ＳＧＬに供給される出力信号ＳＧＬ、フローティングディフュージョンＦＤ（ソースフォロワトランジスタＳＦＴのゲート）の電圧ＦＤの変化を示す。
【０００９】
セレクトトランジスタのゲート電圧がハイにされ、ソースフォロワトランジスタＳＦＴの出力信号を供給できるオン状態となる。リセットトランジスタＲＳＴのゲート電圧が一旦ハイにされ、フローティングでフュージョンＦＤのノイズ電荷を排出して、信号読み出しの準備を行う。ＲＳＴの電圧変化により、フローティングディフュージョンＦＤ及びソースフォロワトランジスタＳＦＴも正極性の電圧変化を受ける。
【００１０】
撮像期間終了のタイミングでＴＧがハイにされ、トランスファトランジスタＴＲＴがオンになって、ホトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤ，信号読み出しラインＳＧＬもＴＧの影響で電位を正極性に変化させる。安定化後、容量Ｃを有するフローティングディフュージョンＦＤの電位は読み出された電荷Ｑによって、ΔＶ＝Ｑ／Ｃの電位変化を示す。この電位変化がソースフォロワトランジスタＳＦＴで変換され、読み出しラインＳＧＬに出力信号が読み出される。その後、セレクトラインＳＬの電位がローとなり、読み出し動作を終了する。
【００１１】
半導体撮像装置のピクセル構造を作成した後、半導体基板の上には層間絶縁膜が形成され、トランジスタの電極に接続されるコンタクトプラグが形成される。トランジスタの電極上にコンタクトプラグを形成するには、まず層間絶縁膜を貫通するコンタクト孔を形成する必要がある。半導体基板にダメージを与えないためには、層間絶縁膜の下層に、窒化シリコン膜などのエッチストッパを用いることが好ましい。ホトダイオードのノイズを低減し、画質を向上するためには、界面準位を低減することが望ましく、そのために水素化処理を行うことが望まれる。窒化シリコン膜は、水素化処理において、水素を遮蔽する機能を有する。コンタクト孔を適正に形成しようとすると、画質の向上が妨げられることになる。
【００１２】
特開２００４−１６５２３６号は、エッチストッパ用に窒化シリコン膜を低圧（ＬＰ）ＣＶＤで堆積し、ホトダイオード上等エッチストッパが不要な部分では窒化シリコン膜を除去することを提案する。エッチストッパの存在により適正にコンタクト孔を形成でき、エッチストッパが除去された領域から水素が半導体基板表面に到達できるので、水素化処理により暗電流を抑制して画質を向上できると説明されている。
【００１３】
【特許文献１】特開２００４−１６５２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
半導体撮像装置の出力は、感度が高く、雑音が低いことが望ましい。
【００１５】
本発明の目的は、感度が高く、雑音の低い出力を供給できる半導体撮像装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の１観点によれば、
行列上に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上方に形成され、前記第２領域の少なくとも一部のトランジスタのソース／ドレインを覆い、前記第１領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置
が提供される。
【発明の効果】
【００１７】
トランジスタのゲート電極側壁にサイドウォールを形成すると共に、ホトダイオードの表面を酸化シリコン膜で覆うことができる。トランジスタのソース／ドレイン上に窒化シリコン膜のエッチストッパを形成し、ホトダイオード上からは除去する際、酸化シリコン膜がホトダイオードを保護する。水素化処理を行うと、水素はホトダイオード上の窒化シリコン膜の開口から基板に達することができる。
【００１８】
実際に作成したサンプルにおいて、感度が向上し、雑音が低減した。
【発明を実施するための最良の形態】
【００１９】
先ず、本発明者等が試作し、その性能を確認したサンプルに従って説明する．
図２Ａは、２ピクセル分の等価回路を示す。ホトダイオードＰＤ１とＰＤ２とが２つの光電変換素子を形成している。ホトダイオードＰＤ１、ＰＤ２は、トランスファゲートＴＧ１、ＴＧ２を介してフローティングデフュージョンＦＤ１、ＦＤ２に結合されている。これら２つのピクセルに対し、1つの電荷読出し回路が形成されている。すなわち、フローティングデフュージョンＦＤ１とＦＤ２が接続され、ソースフォロアトランジスタＳＦＴのゲート電極に接続されると共に、リセットトランジスタＲＳＴを介してリセット用に電圧ラインＶＲに接続される。ソースフォロアトランジスタＳＦＴのドレインは、電圧ラインＶＲに接続され、ソースはセレクトトランジスタＳＬＴを介して信号読出しラインＳＧＬに接続される。セレクトトランジスタＳＬＴのゲートは、第1のセレクト信号ＳＬ１及び第２のセレクト信号ＳＬ２を共に受ける。トランスファゲートＴＧ１とＴＧ２とは同時にオンとなることはないため、ホトダイオードＰＤ１か、ホトダイオードＰＤ２の電荷が択一的に読み出される。
【００２０】
図２Ｂは、半導体基板表面の配置を概略的に示す。活性領域を取り囲んで、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域が形成されている。活性領域ＡＲ1には、ホトダイオードＰＤ１とフローティングデフュージョンＦＤ１とが形成される。フローティングデフュージョンＦＤ１の右側領域には、コンタクト用の高濃度領域が形成されている。活性領域ＡＲ1の下方に同一構造の活性領域ＡＲ２が形成されている。活性領域ＡＲ２には、ホトダイオードＰＤ２とフローティングデフュージョンＦＤ２が形成されている。なお、ホトダイオードとフローティングデフュージョンとの間の電荷転送を制御するトランスファゲートＴＧ１とＴＧ２とを破線で示している。
【００２１】
活性領域ＡＲ１とＡＲ２の右側には、電荷読出し回路を構成する活性領域ＡＲ３が画定されている。なお、活性領域ＡＲ３は、２つのホトダイオードに対して1組形成される。図示の構成においては、上側にリセットトランジスタＲＳＴが形成され、下側にセレクトトランジスタＳＬＴ及びソースフォロアトランジスタＳＦＴが形成されている。各トランジスタの上に形成されるゲート電極を破線で示している。なお、1点鎖線Ａ-Ｂ線及びＣ−Ｄ−Ｅ線に沿う断面図を以下の図面に示す。
【００２２】
図３は、サンプルのピクセル部分の断面構造を示す。ｐ型シリコン基板１０にＳＴＩ１１が形成され、基板内にｐ型ウエルＰＷ２、ＰＷ３、ＰＷ４が形成されている。
【００２３】
図４Ａは、ｐウエルＰＷ２をイオン注入する時に用いるレジストパターンＲＰ１をハッチングした領域で示す。レジストパターンＲＰ１は、活性領域ＡＲ１、ＡＲ２内のホトダイオードの電荷蓄積領域、トランスファゲートＴＧ下方のチャネル領域を完全に覆い、活性領域ＡＲ１、ＡＲ２の上方のストライプ状領域及び下方及びコンタクト領域の右側の領域をわずかに露出する。言い換えれば、ｐウエルＰＷ２は、ホトダイオード領域及びトランスファゲート下方のチャネル領域を囲むように形成されている。
【００２４】
図３においてホトダイオードのｎ型領域（電荷蓄積領域）２０は、ホトダイオードのアノードを形成するｐ型ウエルＰＷ３内に形成されている。
【００２５】
図４Ｂは、ｐ型ウエルＰＷ３を形成する領域をハッチングして示す。ｐ型ウエルＰＷ３は、ＦＤのコンタクト領域の中間よりも右側の部分を除き、活性領域ＡＲ１、ＡＲ２下方で上下に連続して電荷蓄積領域２０、ＴＧ下方のチャネル領域を完全に含むように形成される。
【００２６】
図３において、電荷読出し回路のトランジスタＲＳＴ、ＳＦＴ、ＳＬＴは、ｐ型ウエルＰＷ４内に形成されている。
【００２７】
図４Ｃは、ｐ型ウエルＰＷ４をイオン注入する際に用いられるレジストパターンＲＰ３の形状をハッチングで示す。ホトダイオードのｎ型領域及びトランスファゲート領域及びフローティングデフュージョン領域を覆ってレジストパターンＲＰ３が形成される。ホトダイオードの電荷蓄積領域の外側の領域はレジストパターンＲＰ３から露出している。従って、ｐウエルＰＷ４は、ホトダイオードの電荷蓄積領域を囲む部分及び電荷読出し回路のトランジスタを形成する部分を含むように形成される。
【００２８】
図３において、ホトダイオードの電荷蓄積領域２０の上には、ｐ型領域２２が形成され、電荷蓄積領域２０を埋め込み構造としている。ｐ型ウエルＰＷ３内において、ホトダイオードのｎ型電荷蓄積領域２０とトランスファゲートＴＧを介してｎ型フローティングデフュージョン領域1６及びｎ+型のコンタクト領域1８が形成される。
【００２９】
活性領域の表面には酸化シリコンで形成されたゲート絶縁膜1３、多結晶シリコンで形成されたゲート電極１５が形成され、各ゲート電極形状にパターニングされている。読出し回路領域においては、ゲート電極をマスクの一部としてｐウエルＰＷ４内に低濃度ｎ型領域1６が形成され、各トランジスタのソース／ドレインを形成する。フローティングディフュージョンＦＤ，リセットトランジスタＲＳＴのドレイン内には高濃度コンタクト領域１８が形成される。
【００３０】
ソースフォロアトランジスタＳＦＴ及びセレクトトランジスタＳＬＴのゲート電極側壁上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷを形成した酸化シリコン膜２４は、ホトダイオードＰＤ、トランスファゲートＴＧ、フローティングデフュージョンＦＤ、リセットトランジスタＲＳＴの上ではエッチングされずに、そのまま残されている。ソースフォロアトランジスタＳＦＴ及びセレクトトランジスタＳＬＴのソース／ドレイン領域には、さらに高濃度ｎ型領域1７が形成されている。ソースフォロアトランジスタＳＦＴ及びセレクトトランジスタＳＬＴのソース／ドレイン領域及びゲート電極の上には、シリサイド層1９が形成されている。
【００３１】
酸化シリコン膜２４の上に窒化シリコン膜２６が形成され、ホトダイオードの電荷蓄積領域２０上方では除去されている。電荷読出し回路においては、ソースフォロアトランジスタＳＦＴ及びセレクトトランジスタＳＬＴのソース／ドレイン領域表面を覆うように窒化シリコン膜２６が形成されている。すなわち、窒化シリコン膜２６は、これらの領域においてコンタクト孔を形成する時のエッチストッパとして機能できる。
【００３２】
図４Ｄは、酸化シリコン膜２４のエッチングに用いるレジストパターンＲＰ６を左下りのハッチングで示し、窒化シリコン膜２６のエッチングに用いられるレジストパターンＲＰ７を右下がりのハッチングで示す。レジストパターンＲＰ６によりホトダイオード上に酸化シリコン膜が残り、レジストパターンＲＰ７の開口によりホトダイオード上で窒化シリコン膜が除去される。破線で示す領域は、サンプル作成の際には窒化シリコン膜を除去しなかったが、除去してもよい領域である。ただし、フローティングデフュージョンＦＤの水素化処理を効率的に行なうためには除去することが望ましい。
【００３３】
窒化シリコン膜２６の上に、酸化シリコンの第1層間絶縁膜３0が形成され、トランジスタのソース／ドレイン領域及びフローティングデフュージョンのコンタクト領域に達するコンタクトホールが形成され、タングステンプラグ３２が埋め込まれている。ソースフォロアトランジスタＳＦＴ及びセレクトトランジスタＳＬＴにおいては、エッチストッパ膜２６が基板上に形成されているため、高精度のエッチング可能であり、ボーダレスコンタクトが形成されている。セレクトトランジスタＳＬＴの右側に示すＷプラグ３２は、ボーダレスコンタクトのため、ソース／ドレイン領域から右側にずれ、ＳＴＩ１１の上に跨って形成されている。しかしながら、窒化シリコン膜２６をエッチストッパとして利用し、高精度のエッチングが可能なため、ＳＴＩ１１が深く掘られることは防止できる。フローティングディフュージョンＦＤのコンタクト領域1８及びフローティングデフュージョンに接続されるリセットトランジスタのソース／ドレイン領域のコンタクト領域は、窒化シリコン膜２６の下に酸化シリコン膜２４が残されているため、ここのタングステンプラグ３２は、ボーダレスコンタクトではなく、位置合わせ余裕を例えば０．１μｍ程度とって形成されている。
【００３４】
第１層間絶縁膜３０の上に、第１アルミ配線３４が形成され、酸化シリコンの第２層間絶縁膜３６で覆われ、その表面が平坦化されている。第２層間絶縁膜３６にビア孔が形成され、ビア導電体３８（Ｗプラグ）が形成されている。同様に、第２層間絶縁膜３６上に第２アルミ配線４０が形成され、第３層間絶縁膜４２で覆われる。必要に応じＷプラグのビア導電体が形成される。さらに、第３層間絶縁膜上に第３アルミ配線５０が形成され、酸化シリコンの絶縁膜５２で覆われ、その上に窒化シリコンのカバー膜５８が形成される。第３アルミ配線５０は、その一部でパッドが形成される。パッド上のカバー膜５８及び絶縁膜５２は除去される。
【００３５】
図４Ｅ、４Ｆは、第１、第２、第３アルミ配線の形状を示す。図４Ｅにおいて、左下がりのハッチングは、第１アルミ配線を示し、右下がりのハッチングは第２アルミ配線を示す。第１アルミ配線で、リセットラインＲＬ，トランスファラインＴＬ１，ＴＬ２、セレクトラインＳＬ等が形成され、第２アルミ配線で、電圧ラインＶＲＬ，信号ラインＳＧＬ等が形成される。図４Ｆは第３アルミ配線のパターンを示す。第３アルミ配線は電圧供給面を構成すると共に、画素上で開口を有し、遮光膜を構成している。
【００３６】
上述の構成においては、ホトダイオード部分では半導体表面を酸化シリコン膜が覆っているため、窒化シリコンのエッチストッパ膜除去のためのエッチングにおいて、半導体表面がダメージを受けることを低減できる。窒化シリコン膜が受光領域から除去されるため、窒化シリコン膜による入射光の減衰を防止できる。また、ホトダイオード領域の酸化シリコン膜は、シリサイド層形成の際のマスクとして機能し、ホトダイオード領域にシリサイド層を形成しないようにできる。シリサイド層を形成すると、ノイズ源となる可能性がある。
【００３７】
電荷読出し回路においては、酸化シリコン膜が絶縁膜のサイドウォールスペーサを形成することができ、微細化されたトランジスタを形成することができる。シリサイド層を形成できるため、低抵抗高速動作可能なトランジスタを形成できる。電荷読出し回路領域においては、トランジスタのソース／ドレイン領域を覆ってエッチストッパ層が形成されるため、高精度のエッチングが可能であり、ボーダレスコンタクトを採用できる。狭い面積に効率的にトランジスタを形成することができる。
【００３８】
以下、図３に示す構造を作成するための製造プロセスを図５Ａ−５Ｉ，５Ｓ−５Ｖを参照して説明する。
【００３９】
図５Ａに示すように、ｐ型シリコン基板１０の表面上にトレンチを形成するためのマスクを形成し、シリコン基板を約４００ｎｍエッチングしてトレンチを形成し、高密度プラズマＣＶＤにより酸化シリコン膜を埋め込み、不要部を化学機械研磨（ＣＭＰ）により除去し、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１１を形成する。その後マスクは除去する。
【００４０】
図５Ｂに示すように、周辺回路領域においては、ＣＭＯＳ回路を形成するためのｐウエルＰＷ及びｎウエルＮＷをイオン注入で形成する。先ず、ｐウエルＰＷをイオン注入するためのマスクを形成し、Ｂ+イオンを加速エネルギ３００ｋｅＶ、ドーズ量３×１０13ｃｍ-2（以下３Ｅ１３と示す）でイオン注入し、深いｐウエルＰＷ１−１を形成する。次に、Ｂ+イオンを加速エネルギ３０ｋｅＶ、ドーズ量５Ｅ１２、入射角度７度でイオン注入し、閾値調整用のｐウエルＰＷ１−２を形成する。
【００４１】
ｐウエル形成用のマスクを除去し、ｎウエル形成用のマスクを作成する。Ｐ+イオンを加速エネルギ６００ｋｅＶ、ドーズ量３Ｅ１３でイオン注入し、ｎウエルＮＷ１−１を形成する。さらに、Ａｓ＋イオンを加速エネルギ１６０ｋｅＶ、ドーズ量２〜３Ｅ１３、入射角度７度でイオン注入し、閾値調整用のｎウエルＮＷ１−２を形成する。なお、以下においては周辺回路領域のＣＭＯＳ構造については、適宜言及する。
【００４２】
図５Ｃに示すように、画素領域において、ホトダイオードを取り囲むような深いｐウエルＰＷ２を、Ｂ+イオンを加速エネルギ３００ｋｅＶ、ドーズ量１Ｅ１３でイオン注入して形成する。ホトダイオードのアノード領域を形成するｐウエルＰＷ３を、Ｂ+イオンを加速エネルギ１４４ｋｅＶ、ドーズ量２Ｅ１２、入射角度７度でイオン注入し、さらにＢ+イオンを加速エネルギ３０ｋｅＶ、ドーズ量２Ｅ１２、入射角度７度でイオン注入して形成する。なお、周辺回路領域用の閾値調整用イオン注入と較べ、ドーズ量は約半分以下と低くされている。このため、トランスファゲートＴＧ下の閾値Ｖｔは低く設定される。
【００４３】
電荷読出し回路領域においては、さらにＢ+イオンを加速エネルギ３０ｋｅＶ、ドーズ量５Ｅ１２、入射角度７度でイオン注入し、閾値調整用ｐウエルＰＷ４を形成する。なお、このドーズ量は、周辺回路領域のｎチャネルトランジスタの閾値調整領域とほぼ同程度の濃度である。
【００４４】
図５Ｄに示すように、ホトダイオードの電荷蓄積領域２０を露出する開口を有するマスクを形成し、Ｐ+イオンを加速エネルギ３２５ｋｅＶ、ドーズ量２Ｅ１２、入射角度７度でイオン注入し、さらに加速エネルギ２０７ｋｅＶ、ドーズ量２Ｅ１２、入射角度７度、加速エネルギ１３５ｋｅＶ、ドーズ量２Ｅ１２、入射角度７度でイオン注入し、ｐウエルＰＷ３に囲まれたｎ型領域２０を形成する。
【００４５】
マスクを除去し、新鮮な半導体表面を露出させた後、８００℃の熱酸化で酸化シリコン膜１３を約8ｎｍ形成し、その表面上に多結晶シリコン膜１５を厚さ約１８０ｎｍＣＶＤにより堆積する。周辺回路のｐチャネルトランジスタ領域を除き、多結晶シリコン膜１５にＰ+イオンを加速エネルギ２０ｋｅＶ、ドーズ量４Ｅ１５、入射角度７度でイオン注入し、低抵抗のｎ型多結晶シリコン層１５とする。その後、８００℃、６０分間のアニールを行ない、イオン注入した不純物を活性化させる。
【００４６】
多結晶シリコン層１５の上にレジストパターンＲＰ４を形成し、多結晶シリコン層１５をエッチングして絶縁ゲート電極構造を作成する。その後、レジストパターンＲＰ４は除去する。
【００４７】
図５Ｅに示すように、ホトダイオード領域、周辺回路のｐチャネルトランジスタ領域をレジストマスクで覆い、Ｐ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量４Ｅ１３でイオン注入し、低濃度ソース／ドレイン拡散層１６ｎ（ＬＤＤ又はエクステンション）を形成する。ホトダイオード領域に開口を有するレジストパターンを形成し、Ｂ+イオンを加速エネルギ１０ｋｅＶ、ドーズ量１〜２Ｅ１３、入射角度７度でイオン注入し、ホトダイオード埋め込み用のｐ型拡散層２２を形成する。電荷蓄積領域２０のｐｎ接合がシリコン基板表面から離れることにより、雑音が抑制される。
【００４８】
図５Ｓは、周辺回路領域において絶縁ゲート電極構造を作成し、その両側にエクステンション領域１６ｎ、１６ｐを形成した状態を示す。エクステンション領域１６ｐは、例えばＢ＋イオンを加速エネルギ７ｋｅＶ、ドーズ量１〜２Ｅ１３程度注入することで形成される。
【００４９】
図５Ｆに示すように、フローティングディフュージョン領域及びリセットトランジスタのコンタクト領域に開口を有するレジストマスクを形成し、Ｐ+イオンを加速エネルギ１５ｋｅＶ、ドーズ量２Ｅ１５でイオン注入し、ｎ型高濃度コンタクト領域１８を形成する。その後、レジストマスクを除去する。
約７５０℃の高温ＣＶＤによりＨＴＯ酸化シリコン膜２４を、厚さ約１００ｎｍ堆積する。ホトダイオード、フローティングデフュージョンＦＤ、リセットトランジスタＲＳＴを覆うレジストパターンＲＰ６を形成し、リアクティブイオンエッチング（ＲＩＥ）により、酸化シリコン膜２４を異方性エッチングする。ゲート電極側壁上にのみ、サイドウォールスペーサＳＷを残す。その後レジストパターンＲＰ６は除去する。この工程により、電荷読出し回路及び周辺回路の所要トランジスタのゲート電極側壁上にはサイドウォールスペーサＳＷが形成され、ホトダイオード及びフローティングデフュージョン、リセットトランジスタの表面は、シリサイド工程のマスクとして機能する酸化シリコン膜２４で覆われる。酸化シリコン膜２４は、その後のエッチングにおける保護膜としても機能する。
【００５０】
図５Ｇに示すように、周辺回路領域のｐチャネルトランジスタ領域をレジストパターンで覆い、Ｐ+イオンを加速エネルギ１３ｋｅＶ、ドーズ量２Ｅ１５でイオン注入し、高濃度ソース／ドレイン領域１７ｎを形成する。
【００５１】
図５Ｔは、周辺回路領域を示す。ゲート電極側壁上に酸化シリコン膜のサイドウォールスペーサＳＷを形成した後、上記のｎ型不純物のイオン注入でｎ型高濃度ソースドレイン領域１７ｎを形成する。ピクセル領域及び周辺回路領域のｎチャネルトランジスタ領域をレジストマスクで覆い、Ｂ+イオンを加速エネルギ５ｋｅＶ、ドーズ量２Ｅ１５でイオン注入し、高濃度ｐ型ソース／ドレイン領域１７ｐを形成する。その後レジストパターンは除去する。１０００℃、１０秒程度のラピッドサーマルアニール（ＲＴＡ）を行ない、イオン注入した不純物を活性化する。
【００５２】
図５Ｇに戻り、シリコン表面をフッ酸処理する。なお、残された酸化シリコン膜２４は、フッ酸処理等により膜の厚さを減ずるが、この段階で６０ｎｍ程度残される。その後、Ｃｏ膜をスパッタリングし、約５２０℃、数１０秒のＲＴＡを行なうことにより、Ｃｏ膜とその下のシリコン表面とをシリサイド反応させ、1次シリサイド膜を形成する。酸化膜上の未反応Ｃｏ膜をＳＣ１洗浄又はアンモニア過酸化水素溶液でウオッシュアウトし、シリサイド膜のみを残す。約８４０℃、数１０秒間のＲＴＡを行なうことにより、シリサイド膜を低抵抗シリサイド膜１９に変換する。酸化シリコン膜２４が残された領域においては、シリコン表面が露出していないため、シリサイド層は形成されない。シリサイド層１９を形成した後、基板全面上に窒化シリコン膜２６を、ＣＶＤにより厚さ約７０ｎｍ堆積する。
【００５３】
図５Ｕは、窒化シリコン膜２６を形成した周辺回路領域の構成を示す。ゲート電極側壁上にはサイドウォールスペーサＳＷが形成され、エクステンション１６及び高濃度ソース／ドレイン領域１７を備え、ソース／ドレイン領域及びゲート電極上にシリサイド層１９を備えたトランジスタが形成されている。
【００５４】
図５Ｈに示すように、ホトダイオードの電荷蓄積領域２０及びフローティングディフュージョン領域に延在する領域に開口を有するレジストパターンＲＰ７を形成し、窒化シリコン膜２６のエッチングを行い、窒化シリコン膜２６に開口２８を形成する。エッチャントガスとしてＯ２+ＣＨＦ3を用い、酸化膜に対する窒化膜のエッチングレート比２．５程度のエッチングを行なう。７０ｎｍの窒化シリコン膜をエッチング除去し、３０％のオーバーエッチングを行なった時、酸化膜の膜減りは約９ｎｍとなる。５０ｎｍ程度以上の酸化シリコン膜が残され、窒化膜除去のエッチングダメージを効率的に防止できる。なお、トランスファゲートの一部上においても窒化シリコン膜２６が除去され、開口２８内のトランスファゲートＴＧ側部に窒化シリコン膜のサイドウォール２６ｒが残る。その後レジストパターンＲＰ７は除去する。
【００５５】
図５Ｉに示すように、基板全面上にテトラエチルオルソシリケート（ＴＥＯＳ）を原料としたプラズマＣＶＤにより酸化シリコン膜３０を厚さ約１０００ｎｍ堆積する。その後ＣＭＰを行なって表面を平坦化する。先ず、フローティングディフュージョン領域及びリセットトランジスタのコンタクト領域を開口するレジストパターンを形成し、コンタクト孔をエッチングする。Ｃ４Ｆ8+Ａｒをエッチャントガスとして酸化シリコン膜３０をエッチングし、窒化シリコン膜２６表面でエッチングをストップさせる。エッチャントガスをＯ2+ＣＨＦ3に代え、窒化シリコン膜２６、酸化シリコン膜２４のエッチングを行なう。このエッチングは位置合わせ余裕を取って行う。このようにして、コンタクト領域１８に達するコンタクト孔ＣＨ１を形成する。
【００５６】
次に、トランジスタのソース／ドレインに対するコンタクト孔を形成するレジストパターンを形成し、酸化シリコン膜３０、窒化シリコン膜２６のエッチングを行なう。酸化シリコン膜３０は、Ｃ４Ｆ8+Ａｒをエッチャントガスとしたエッチングで除去し、窒化シリコン膜はＯ２+ＣＨＦ3をエッチャントガスとしてエッチングする。このエッチングは、シリコン表面がエッチストッパで覆われた状態のため、高精度で行なうことができ、ボーダレスコンタクトで行なうことができる。このようにしてコンタクト孔ＣＨ２を形成する。
【００５７】
コンタクト孔ＣＨ１、ＣＨ２を形成した後、厚さ約３０ｎｍのＴｉ層、厚さ約５０ｎｍのＴｉＮ層をスパッタリングで成膜し、さらに厚さ約３００ｎｍのＷ層をＣＶＤにより成膜する。このような工程により、コンタクト孔ＣＨ１、ＣＨ２内は金属で埋め込まれる。絶縁膜上の不要金属膜をＣＭＰにより除去し、Ｗプラグ３２を形成する。Ｗプラグ３２を形成した後、水素アニールを４５０℃で約６０分間行なう。
【００５８】
図５Ｖは、周辺回路領域にＷプラグ３２を形成した状態を示す。ソース／ドレイン領域上のＷプラグ３２は、ボーダレスコンタクトで形成されている。
【００５９】
図３に示すように、第１層間絶縁膜３０の上に、厚さ約３０ｎｍのＴｉ層、厚さ５０ｎｍのＴｉＮ層、厚さ約４００ｎｍのＡｌ層、厚さ約５ｎｍのＴｉ層、厚さ約５０ｎｍのＴｉＮ層をスパッタリングして成膜する。ホトエッチング工程により配線パターンを形成し、第１メタル配線３４を形成する。第１メタル配線３４を覆って高密度プラズマＣＶＤにより埋め込み性良く酸化シリコン膜を厚さ約７５０ｎｍ成膜し、その上に平坦性の良いプラズマＴＥＯＳ酸化膜を厚さ約１１００ｎｍ堆積する。ＣＭＰを行なって表面を平坦化し、第２層間絶縁膜３６を得る。ビアコンタクト用のレジストパターンを形成し、第１金属配線３４に達するビア孔を形成する。上述同様のプロセスによりＷプラグ３８をビア孔に埋め込む。
【００６０】
さらに、上述同様の工程を行ない、第２金属配線４０を形成し、その上に第３層間絶縁膜４２を成膜する。同様の工程によりＷプラグを形成した後、第３層間絶縁膜４２の上に第３金属配線５０を形成する。第３金属配線５０の一部はパッドを構成する。上述の層間絶縁膜同様の構造を有する絶縁膜５２を成膜し、表面を平坦化した後、窒化シリコンのカバー膜５８をプラズマＣＶＤにより厚さ約５００ｎｍ堆積する。パッド領域のカバー膜５８、絶縁膜５２を除去し、パッドを開口する。パッド開口後、さらに水素アニールを４００〜４５０℃で３０分〜６０分程度行なう。
【００６１】
以上の工程により、サンプルが作成された。比較のため、ホトダイオード上で窒化シリコン膜を除去しない比較サンプルも作成した。両サンプルを測定して比較すると、ホドダイオード上で窒化シリコン膜を除去したサンプルは、感度が約２５％程度増加し、暗電流は約２０％程度減少した。上記の感度の測定は、ホトダイオードが飽和しない範囲の一定の光量で、露光時間が短い撮影１と露光時間が長い撮影２を行い、撮影１と撮影２の信号の差を露光時間の差で割って単位（露光）時間当たりの信号量を算出することで測定した。また上記の暗電流は、光のない暗状態で露光時間の短い撮影１と露光時間の長い撮影２を行い、撮影１と撮影２の信号の差を露光時間の差で割って単位（露光）時間当たりの信号量を算出することで測定した（暗状態で時間に依存して増加する信号を暗電流とみなした）。これにより、窒化シリコン膜を除去しない場合に感度＝５５０ｍＶ／ＬＸｓｅｃ、暗電流＝０．１７５ｆＡだったものが、窒化シリコン膜を除去した場合は感度＝７００ｍＶＬｘｓｅｃ、暗電流＝０．１４ｆＡに改善した。
【００６２】
感度向上の原因の１つは、ホドダイオード上の窒化シリコン膜を除去したことにより、光の減衰が防止され、かつ界面減少により反射が減少したことが考えられる。ただし、これらの原因のみで２５％もの感度向上を十分説明できるかは不明である。ホドダイオード上で窒化シリコン膜がないことにより、水素アニールで水素が十分基板中に導入され、暗電流、リークが低減し、ノイズが減少すると考えられる。又、ホトダイオードのシリコン表面は、酸化シリコン膜に保護されているため、窒化シリコン膜除去のエッチングにおいてもダメージが抑制されていることが考えられる。
【００６３】
酸化シリコン膜でサイドウォールスペーサを形成し、半導体表面に窒化シリコン膜を形成した領域においては、ボーダレスコンタクトを実現できた。この領域においては、微細な設計ルールが適用できる。なお、窒化シリコン膜２６の下に、プラズマＣＶＤにより厚さ約２０ｎｍの酸化シリコン膜を堆積し、その上に厚さ約７０ｎｍの窒化シリコン膜をプラズマＣＶＤにより堆積した場合でも、ボーダレスコンタクトが実現できた。窒化シリコン膜の下に形成する酸化シリコン膜は厚さ３０ｎｍ以下とすることがボーダレスコンタクト実現のために望ましいであろう。
【００６４】
なお、上述のサンプルにおいては、第３金属配線５０がホトダイオードＰＤ上に開口を有し、他の領域を遮蔽する光遮蔽膜として機能するが、カラーフィルタやマイクロレンズは作成しなかった。これらを作成することも当然可能である。
【００６５】
図６Ａに示すように、図３の構成上に平坦化膜を形成した後、平坦化された表面上にカラーフィルタを形成する。Ｒ、Ｇ、Ｂのベイヤ配列を形成した場合を概略的に示す。カラーフィルタは、Ｒ、Ｇ、Ｂの各層を成膜し、パターニングする工程を繰り返すことによって形成できる。カラーフィルタ層を形成した後、平坦化膜を形成し表面を平坦化する。
【００６６】
図６Ｂに示すように、平坦化層の上にレジスト層を形成し、円形にパターニングする。その後、残ったレジスト層を加熱することによりリフローさせる。表面張力により、レジスト層表面が球面化し、レンズ状になる。このようにしてマイクロレンズμＬが形成される。
【００６７】
なお、トランジスタのサイドウォールスペーサを酸化シリコン膜で形成する実施例を説明したが、サイドウォールスペーサを窒化シリコンで形成することも可能であろう。
【００６８】
図７Ａ、７Ｂは、第２の実施例による半導体撮像装置の製造工程を示す。先ず、図５Ａ〜５Ｅの工程は上述の実施例と同様に行なう。第１の絶縁膜として、酸化シリコン膜２４を堆積する代わりに、窒化シリコン膜２５を堆積する。トランジスタ領域において、少なくとも一部のトランジスタ領域を開口するレジストマスクＲＰ６を形成し、窒化シリコン膜２５をＲＩＥによりエッチングしてサイドウォールスペーサＳＷを形成する。その後レジストマスクＲＰ６は除去する。図７Ａの工程に続き、図５Ｇの工程を行なう。
【００６９】
図７Ｂは、図５Ｉの工程に対応する図面である。図５Ｈに示す第２の絶縁膜の窓開け工程は行なわない。ホドダイード上においては窒化シリコン膜の第１の絶縁膜２５と、窒化シリコン膜の第２の絶縁膜２６が積層された構造となる。窒化シリコン膜同士の積層なので、光学的界面を形成しないことも可能である。その後、図５Ｉ同様の工程を行なって図７Ｂの構造を得る。その後、上述の実施例と同様に多層配線構造やカラーフィルタ、マイクロレンズを形成した半導体撮像装置を完成する。
【００７０】
本実施例においては、ホドダイオード上を２層の窒化シリコン膜２５、２６が覆っている。窒化シリコン膜による光の減衰を抑制するためには、窒化シリコン膜２５、２６の少なくとも一方を５００℃程度の低温でＣＶＤ成長させる低温、低圧（ＬＰ）ＣＶＤで成膜することがより好ましい。なお、プラズマＣＶＤを用いることも可能である。
【００７１】
本実施例によれば、ホトダイオードのシリコン表面が窒化シリコン膜で覆われ、その上により屈折率の低い酸化シリコン膜が形成される。シリコンから窒化シリコン膜、酸化シリコン膜と徐々に屈折率が小さくなる界面が形成されるため、界面における反射が低減することが期待される。
【００７２】
低温ＬＰ−ＣＶＤにより窒化シリコン膜を形成すれば、窒化シリコン膜中の光減衰が低減するため、感度が向上することも期待される。サイドウォールスペーサを形成したトランジスタにおいては、半導体表面上にエッチストッパ形成されているため、ボーダレスコンタクトを実現することができる。なお、ホトダイオードの機能に影響を与えない領域において、窒化シリコン膜を除去して開口を形成し、水素アニールの効果を促進することも可能であろう。
【００７３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００７４】
以下、本発明の特徴を付記する。
【００７５】
（付記１）（１）  
行列上に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上方に形成され、前記第２領域でソース／ドレインを覆い、前記第１領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置。
で構成し、前記電荷蓄積領域から前記フローティングディフュージョンへ転送された電荷を検出する電荷検出回路
（付記２）（２）
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する付記１記載の半導体撮像装置。
【００７６】
（付記３）（３）  
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインと前記窒化シリコン膜との間に形成された厚さ３０ｎｍ以下の第２酸化シリコン膜をさらに有する付記１または２記載の半導体撮像装置。
【００７７】
（付記４）（４）  
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない付記１〜３のいずれか１項記載の半導体撮像装置。
【００７８】
（付記５）（５）  
前記第１領域が、前記第１酸化シリコン層と前記窒化シリコン層との積層を含む部分を有する付記１〜４のいずれか１項記載の半導体撮像装置。
【００７９】
（付記６）（６）  
前記開口が前記フローティングディフュージョンの少なくとも一部上方を含む付記1〜５のいずれか１項記載の半導体撮像装置。
【００８０】
（付記７）（７）  
行列上に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する半導体基板と、
前記半導体基板上方に形成され、前記第１領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１窒化シリコン膜と、
前記第１窒化シリコン膜上方に形成され、前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインを覆う第２窒化シリコン膜と、
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記第２の窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグと、
を有する半導体撮像装置。
【００８１】
（付記８）（８）  
前記第１、第２の窒化シリコン膜の少なくとも一方は、５５０℃以下の低圧（ＬＰ）ＣＶＤで形成された膜である付記７記載の半導体撮像装置。
【００８２】
（付記９）（９）  
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインと前記第２窒化シリコン膜との間に形成された厚さ３０ｎｍ以下の酸化シリコン膜をさらに有する付記７または８記載の半導体撮像装置。
【００８３】
（付記１０）（１０）  
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない付記７〜９のいずれか１項記載の半導体撮像装置。
【００８４】
（付記１１）
行列上に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタで構成し、前記電荷蓄積領域から前記フローティングディフュージョンへ転送された電荷を検出する電荷検出回路を含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１の絶縁膜と、
前記第１の絶縁膜上方に形成され、前記第２領域で前記少なくとも一部のトランジスタのソース／ドレインを覆う第２の絶縁膜と、
を有する半導体撮像装置。
【００８５】
（付記１２）
前記第１の絶縁膜と第２の絶縁膜とは材料が異なる付記１１記載の半導体撮像装置。
【００８６】
（付記１３）
前記第１の絶縁膜が酸化シリコン膜であり、前記第２の絶縁膜が窒化シリコン膜である付記１２記載の半導体撮像装置。
【００８７】
（付記１４）
前記第１の絶縁膜は、前記第１領域の前記電荷蓄積領域上方の少なくとも一部に開口を有する付記１１〜１３のいずれか１項記載の半導体撮像装置。
【００８８】
（付記１５）
前記第１の絶縁膜と前記第２の絶縁膜とが窒化シリコン、又は酸化窒化シリコンで形成されている付記１１記載の半導体撮像装置。
【００８９】
（付記１６）
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記第２の絶縁膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する付記１１〜１５のいずれか１項記載の半導体撮像装置。
【００９０】
（付記１７）  
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない付記１１〜１６のいずれか１項記載の半導体撮像装置。
【図面の簡単な説明】
【００９１】
【図１】ＭＯＳ型半導体撮像装置の構成及び動作を概略的に説明する平面図、透過回路図、タイミングチャートである。
【図２】第１の実施例による半導体撮像装置の構成を概略的に示す透過回路図及び平面図である。
【図３】第１の実施例による半導体撮像装置の断面構成を概略的に示す断面図である。
【図４−１】図３の構成を実現する製造工程における平面配置を概略的に示す平面図である。
【図４−２】図３の構成を実現する製造工程における平面配置を概略的に示す平面図である。
【図４−３】図３の構成を実現する製造工程における平面配置を概略的に示す平面図である。
【図５−１】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図５−２】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図５−３】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図５−４】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図６】図３の半導体撮像装置にカラーフィルタ層及びマイクロレンズを積層する状態を概略的に示す平面図である。
【図７】第２の実施例による半導体撮像装置の製造工程を概略的に示す断面図である。
【符号の説明】
【００９２】
ＰＤ    ホトダイオード
ＴＧ    トランスファゲート
ＦＤ    フローティングディフュージョン
ＲＳＴ    リセットトランジスタ
ＳＦＴ    ソースフォロワトランジスタ
ＳＬＴ    セレクトトランジスタ
ＶＲ    リセット電圧
ＰＸ    ピクセル
ＴＬ    トランスファライン
ＳＬ    セレクトライン
ＲＬ    リセットライン
ＶＲＬ    電圧ライン
ＳＧＬ    信号読み出しライン
ＰＷ    ｐウェル
ＮＷ    ｎウェル
ＳＷ    サイドウォールスペーサ
Ｇ    ゲート
１０    シリコン基板
１１    シャロートレンチアイソレーション（ＳＴＩ）
１３    ゲート絶縁膜（酸化シリコン膜）
１５    多結晶シリコン膜（ゲート電極）
１６    低濃度ソース／ドレイン領域（エクステンション）
１７    高濃度ソース／ドレイン領域
１８    高濃度ｎ型コンタクト領域
１９    シリサイド層
２０    ｎ型拡散層（電荷蓄積領域）
２１    高濃度ソースドレイン領域
２２    ｐ型埋め込み拡散層
２４    酸化シリコン膜（第１の絶縁膜）
２５    窒化シリコン膜（第１の絶縁膜）
２６    窒化シリコン膜（第２の絶縁膜）
２８    開口
３０    第１層間絶縁膜（酸化シリコン膜）
３２    導電性プラグ（Ｗプラグ）
３４    第１金属配線（アルミ配線）
３６    第２層間絶縁膜（酸化シリコン膜）
３８    第１ビア導電体（Ｗプラグ）
４０    第２金属配線（アルミ配線）
４２    第３層間絶縁膜（酸化シリコン膜）
５０    第３金属配線（アルミ配線）
５２    絶縁膜（酸化シリコン膜）
５４    カバー膜（窒化シリコン膜）
【図１】
2006261355.tif 000003
【図２】
2006261355.tif 000004
【図３】
2006261355.tif 000005
【図４−１】
2006261355.tif 000006
【図４−２】
2006261355.tif 000007
【図４−３】
2006261355.tif 000008
【図５−１】
2006261355.tif 000009
【図５−２】
2006261355.tif 000010
【図５−３】
2006261355.tif 000011
【図５−４】
2006261355.tif 000012
【図６】
2006261355.tif 000013
【図７】
2006261355.tif 000014
【手続補正書】
【提出日】平成17年7月13日(2005.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上方に形成され、前記第２領域の少なくとも一部のトランジスタのソース／ドレインを覆い、前記第１領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置。
【請求項２】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する請求項１記載の半導体撮像装置。
【請求項３】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインと前記窒化シリコン膜との間に形成された厚さ３０ｎｍ以下の第２酸化シリコン膜をさらに有する請求項１または２記載の半導体撮像装置。
【請求項４】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない請求項１〜３のいずれか１項記載の半導体撮像装置。
【請求項５】
前記第１領域が、前記第１酸化シリコン層と前記窒化シリコン層との積層を含む部分を有する請求項１〜４のいずれか１項記載の半導体撮像装置。
【請求項６】
前記開口が前記フローティングディフュージョンの少なくとも一部上方を含む請求項1〜５のいずれか１項記載の半導体撮像装置。
【請求項７】
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する半導体基板と、
前記半導体基板上方に形成され、前記第１領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１窒化シリコン膜と、
前記第１窒化シリコン膜上方に形成され、前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインを覆う第２窒化シリコン膜と、
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記第２の窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグと、
を有する半導体撮像装置。
【請求項８】
前記第１、第２の窒化シリコン膜の少なくとも一方は、５５０℃以下の低圧（ＬＰ）ＣＶＤで形成された膜である請求項７記載の半導体撮像装置。
【請求項９】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインと前記第２窒化シリコン膜との間に形成された厚さ３０ｎｍ以下の酸化シリコン膜をさらに有する請求項７または８記載の半導体撮像装置。
【請求項１０】
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上に形成されたシリサイド層をさらに有し、前記第１領域はシリサイド層を有さない請求項７〜９のいずれか１項記載の半導体撮像装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
セレクトトランジスタのゲート電圧がハイにされ、ソースフォロワトランジスタＳＦＴの出力信号を供給できるオン状態となる。リセットトランジスタＲＳＴのゲート電圧が一旦ハイにされ、フローティングディフュージョンＦＤのノイズ電荷を排出して、信号読み出しの準備を行う。ＲＳＴの電圧変化により、フローティングディフュージョンＦＤ及びソースフォロワトランジスタＳＦＴも正極性の電圧変化を受ける。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明の１観点によれば、
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上方に形成され、前記第２領域の少なくとも一部のトランジスタのソース／ドレインを覆い、前記第１領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置
が提供される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
先ず、本発明者等が試作し、その性能を確認したサンプルに従って説明する．
図２Ａは、２ピクセル分の等価回路を示す。ホトダイオードＰＤ１とＰＤ２とが２つの光電変換素子を形成している。ホトダイオードＰＤ１、ＰＤ２は、トランスファゲートＴＧ１、ＴＧ２を介してフローティングデフュージョンＦＤ１、ＦＤ２に結合されている。これら２つのピクセルに対し、1つの電荷読出し回路が形成されている。すなわち、フローティングデフュージョンＦＤ１とＦＤ２が接続され、ソースフォロアトランジスタＳＦＴのゲート電極に接続されると共に、リセットトランジスタＲＳＴを介してリセット用に電圧ラインＶＲＬに接続される。ソースフォロアトランジスタＳＦＴのドレインは、電圧ラインＶＲＬに接続され、ソースはセレクトトランジスタＳＬＴを介して信号読出しラインＳＧＬに接続される。セレクトトランジスタＳＬＴのゲートは、第1のセレクト信号ＳＬ１及び第２のセレクト信号ＳＬ２を共に受ける。トランスファゲートＴＧ１とＴＧ２とは同時にオンとなることはないため、ホトダイオードＰＤ１か、ホトダイオードＰＤ２の電荷が択一的に読み出される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
以上の工程により、サンプルが作成された。比較のため、ホトダイオード上で窒化シリコン膜を除去しない比較サンプルも作成した。両サンプルを測定して比較すると、ホドダイオード上で窒化シリコン膜を除去したサンプルは、感度が約２５％程度増加し、暗電流は約２０％程度減少した。上記の感度の測定は、ホトダイオードが飽和しない範囲の一定の光量で、露光時間が短い撮影１と露光時間が長い撮影２を行い、撮影１と撮影２の信号の差を露光時間の差で割って単位（露光）時間当たりの信号量を算出することで測定した。また上記の暗電流は、光のない暗状態で露光時間の短い撮影１と露光時間の長い撮影２を行い、撮影１と撮影２の信号の差を露光時間の差で割って単位（露光）時間当たりの信号量を算出することで測定した（暗状態で時間に依存して増加する信号を暗電流とみなした）。これにより、窒化シリコン膜を除去しない場合に感度＝５５０ｍＶ／ＬＸｓｅｃ、暗電流＝０．１７５ｆＡだったものが、窒化シリコン膜を除去した場合は感度＝７００ｍＶ／Ｌｘｓｅｃ、暗電流＝０．１４ｆＡに改善した。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
（付記１）（１）  
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１酸化シリコン膜と、
前記第１酸化シリコン膜上方に形成され、前記第２領域でソース／ドレインを覆い、前記第１領域で前記電荷蓄積領域上方の少なくとも一部に開口を有する窒化シリコン膜と、
を有する半導体撮像装置。
（付記２）（２）
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグをさらに有する付記１記載の半導体撮像装置。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
（付記７）（７）  
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタを含む第２領域とを有する半導体基板と、
前記半導体基板上方に形成され、前記第１領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１窒化シリコン膜と、
前記第１窒化シリコン膜上方に形成され、前記第２領域の前記少なくとも一部のトランジスタのソース／ドレインを覆う第２窒化シリコン膜と、
前記第２領域の前記少なくとも一部のトランジスタのソース／ドレイン上方で前記第２の窒化シリコン膜を貫通してボーダレスコンタクトを形成する導電性プラグと、
を有する半導体撮像装置。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
（付記１１）
行列状に配列された多数のピクセルを有する半導体基板であって、ホトダイオードの電荷蓄積領域とフローティングディフュージョンとを含む第１領域と、ゲート電極、ソース／ドレインを備えたトランジスタで構成し、前記電荷蓄積領域から前記フローティングディフュージョンへ転送された電荷を検出する電荷検出回路を含む第２領域とを有する、半導体基板と、
前記半導体基板上方に形成され、前記第１領域の電荷蓄積領域の表面を覆うと共に、前記第２領域の少なくとも一部のトランジスタのゲート電極側壁にサイドウォールとして形成された第１の絶縁膜と、
前記第１の絶縁膜上方に形成され、前記第２領域で前記少なくとも一部のトランジスタのソース／ドレインを覆う第２の絶縁膜と、
を有する半導体撮像装置。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
（付記１４）
前記第２の絶縁膜は、前記第１領域の前記電荷蓄積領域上方の少なくとも一部に開口を有する付記１１〜１３のいずれか１項記載の半導体撮像装置。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
【図１】ＭＯＳ型半導体撮像装置の構成及び動作を概略的に説明する平面図、等価回路図、タイミングチャートである。
【図２】第１の実施例による半導体撮像装置の構成を概略的に示す等価回路図及び平面図である。
【図３】第１の実施例による半導体撮像装置の断面構成を概略的に示す断面図である。
【図４−１】図３の構成を実現する製造工程における平面配置を概略的に示す平面図である。
【図４−２】図３の構成を実現する製造工程における平面配置を概略的に示す平面図である。
【図４−３】図３の構成を実現する製造工程における平面配置を概略的に示す平面図である。
【図５−１】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図５−２】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図５−３】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図５−４】図３に示す半導体撮像装置の製造工程を説明するための断面図である。
【図６】図３の半導体撮像装置にカラーフィルタ層及びマイクロレンズを積層する状態を概略的に示す平面図である。
【図７】第２の実施例による半導体撮像装置の製造工程を概略的に示す断面図である。