(57)【要約】【課題】    電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域からのデータの読み出しが可能な半導体記憶装置を提供する。【解決手段】  電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、記憶領域の読み出し時における半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部３８と、電圧判定部３８の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部４５と、を備えている。【選択図】        図１
2006202412.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、
前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする半導体記憶装置。
【請求項２】
電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を有する半導体記憶装置において、
前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする半導体記憶装置。
【請求項３】
電源電圧を昇圧して、前記記憶領域の読み出しに必要な電圧を発生する昇圧回路を備えていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記所定ノードの電圧は、前記昇圧回路の出力電圧であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記所定ノードの電圧は、電源電圧であることを特徴とする請求項１から３の何れか１項に記載の半導体記憶装置。
【請求項６】
前記所定ノードの電圧は、前記メモリセルに接続する少なくとも１つの信号線電圧であることを特徴とする請求項１から請求項３の何れか１項に記載の半導体記憶装置。
【請求項７】
一度に読み出す前記出力データのビット数が、前記出力データの総ビット数の約数であることを特徴とする請求項１から６の何れか１項に記載の半導体記憶装置。
【請求項８】
一度に読み出す前記出力データのビット数が、２のべき乗であることを特徴とする請求項１から７の何れか１項に記載の半導体記憶装置。
【請求項９】
前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータと、を備えていることを特徴とする請求項１から請求項８の何れか１項に記載の半導体記憶装置。
【請求項１０】
前記コンパレータの比較出力に基づいて、前記記憶領域から読み出した前記出力データを出力するための読み出し回路を制御することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
請求項１から１０の何れか１項に記載の半導体記憶装置を備えてなることを特徴とするＩＣカード。
【請求項１２】
非接触で電力給電及び信号通信を行う非接触ＩＣカードであることを特徴とする請求項１１に記載のＩＣカード。
【請求項１３】
電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードであることを特徴とする請求項１１に記載のＩＣカード。
【請求項１４】
前記電力給電と前記信号通信の実行方法が非接触型と接触型の違いによって、前記半導体記憶装置における前記記憶領域の読み出し時の制御方法を切り替えることを特徴とする請求項１３に記載のＩＣカード。
【請求項１５】
リセット端子と電源電圧の立ち上がりを検出する電源電圧検出回路を備え、前記非接触型と接触型の違いを、前記リセット端子への信号入力と前記電源電圧検出回路の信号出力の違いによって判定することを特徴とする請求項１４に記載のＩＣカード。
【請求項１６】
クロック端子とアンテナコイルを備え、前記非接触型と接触型の違いを、前記クロック端子から入力される接触型通信用クロックの周波数と、前記アンテナコイルによって受信された非接触型通信用クロックの周波数との違いによって判定することを特徴とする請求項１４に記載のＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置に関し、更に、当該半導体記憶装置を搭載したＩＣモジュールやＩＣカードに関し、特に、これらの消費電力調整機能（パワーマネージメント機能）に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を持つ不揮発性半導体記憶装置の一つとして、例えば、フラッシュメモリが挙げられる。図８に、フラッシュメモリの代表的なセルの構造図を示す。このセルは１セル当たり１ビット（２値）または３値以上のデータ記憶が可能な構成であり、コントロールゲート５１、フローティングゲート５２、ソース５３、ドレイン５４からなり、フローティングゲート型電解効果トランジスタと呼ばれる。また、ソース５３がある一定数分（例えばブロック）のメモリセルに対して共通に設けられている。このようなメモリセルからなるメモリブロックは、図９に示すように、ｎ×ｍ個のメモリセルをアレイ状に配列し、メモリセル各列のｍ個のコントロールゲートと各別に接続されたｍ本のワード線と、メモリセル各行のｎ個のドレインと各別に接続されたｎ本のビット線を備えて構成されている。
【０００３】
メモリブロックを用いて構成されるメモリアレイ（メモリアレイブロック）の構成例を図１０に示す。各メモリアレイは夫々、図９に示すメモリブロック１からｋを備えて構成されている。図１０は、メモリブロック１からｋにおいて各ワード線を共通に用いる場合を示しており、各ワード線が、各メモリブロックにおいて対応する行のメモリセルのコントロールゲート夫々と接続するように配置してある。
【０００４】
次に、このようなフラッシュメモリの動作について簡単に述べる。メモリセルへのデータの書き込みは、選択されたワード線からコントロールゲートに高電圧（例えば１２Ｖ）、同様に選択されたビット線からドレインに高電圧（例えば７Ｖ）、ソースに低電圧（例えば０Ｖ）を印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲートに注入することにより行う。
【０００５】
一方、メモリセルのデータの消去は、コントロールゲートに低電圧（例えば０Ｖ）、ドレインに低電圧（例えば０Ｖ）、ソースに高電圧（例えば１２Ｖ）を印加し、フローティングゲート・ソース間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子をソース側に引き抜くことにより行う。
【０００６】
フラッシュメモリでは、メモリセルのフローティングゲート内の電子の多寡によってメモリセルを構成するフローティングゲート型電解効果トランジスタの閾値電圧が変化し、書き込み状態で閾値電圧が高く、消去状態で閾値電圧が低くなり、データの記憶が行われる。
【０００７】
更に、メモリセルからのデータの読み出しは、コントロールゲートに高電圧（例えば５Ｖ）、同様にドレインに低電圧（例えば１Ｖ）、ソースに低電圧（例えば０Ｖ）を印加し、この時にビット線に流れる閾値電圧の違いによるメモリセル電流の大小を内部のセンスアンプによって増幅して、データの「１」及び「０」の判定（２値データの場合）を行う。
【０００８】
ここで、書き込み時にドレインの電圧をコントロールゲートよりも低めに設定しているのは、書き込みを行わないメモリセルに対して寄生的な弱い書き込み（ソフトプログラム）を極力防ぐためである。これは、前述のように同じワード線或いは同じビット線に複数のメモリセルが共通して接続されているためである。
【０００９】
これに対し、ブロック選択デコーダを用いることにより、書き込みを行うメモリブロックのみに所望の電圧を印加することで、ソフトプログラムを防ぐ技術がある。
【００１０】
このようなメモリアレイの構成例を図１１及び図１２に示す。各メモリアレイは夫々、図９に示すメモリブロック１からｋを備えて構成される。図１１は、各グローバルワード線が、各メモリブロックにおいて、ブロック選択デコーダを介して、対応する行のメモリセルのコントロールゲート夫々と接続するように配置してある。更に、図１２は、メモリブロック１からｋにおいて各グローバルビット線を共通に用いる場合を示しており、各グローバルビット線が、各メモリブロックにおいて、ブロック選択デコーダを介して、対応する列のメモリセルのドレイン夫々と接続するように配置してある。
【００１１】
例えば、図１１の構成において、メモリブロック１内のアドレスに対して書き込みを行う場合は、ブロック選択デコーダ１をイネーブル、他のブロック選択デコーダをディスエーブルにすることにより、メモリブロック１のワード線のみに高電圧を印加することができる。
【００１２】
このように、高信頼性を保ってフラッシュメモリへのデータの書き込み及び消去（以下、両動作を総称して単に「書き換え」と称す）を行うためには、印加する電源電圧の制御やブロック選択デコーダの制御等、非常に複雑な制御を必要とする。そのため最近のフラッシュメモリを搭載した半導体装置には、ユーザの使い勝手を良くするために、ステートマシンと呼ばれる制御回路を内蔵して、ユーザ側から見て自動的に書き換えを実現しているものが多い。
【００１３】
フラッシュメモリの具体的な構成例を図１３に示す。フラッシュマクロ２０は、メモリアレイ２４、昇圧回路３０、読み出し・書き込み・消去電圧発生回路２１、フラッシュマクロ用制御回路４４、センスアンプ２５等を備えて構成される。
【００１４】
メモリアレイ２４は、図１０、図１１または図１２に示したメモリアレイによって構成される。図１０または図１２のワード線、または図１１のグローバルワード線は、行デコーダ２２と、図１０または図１１のビット線、または図１２のグローバルビット線は、列デコーダ２３と接続されている。
【００１５】
昇圧回路３０は、データの読み出し時及び書き換え時に動作し、当該動作に必要な高電圧を発生する（例えば、読み出し時５Ｖ、書き込み及び消去時１２Ｖ）。昇圧回路３０の構成例を図１４に示す。図１３中の昇圧回路３０は、図１４中の昇圧回路３０である。昇圧回路３０は、発振回路３６、駆動信号発生回路３３、ポンプセル回路３４、コンパレータ３２、ダイオードチェーン３５より構成される。電圧の昇圧はポンプセル回路３４を駆動することにより行われる。この駆動信号ＰＣＬＫは発振回路３６の出力信号ＯＳＣを基に駆動信号発生回路３３により発生される。コンパレータ３２の一方には昇圧回路の出力Ｖ１１よりダイオードチェーン３５を介して降圧した電圧Ｖ１２が入力される。またコンパレータ３２の他方には基準電圧発生回路３１により発生された電圧Ｖ１３が入力される。前記基準電圧発生回路３１は、電源電圧、温度、製造バラツキに殆ど影響されず一定電圧を出力する。電圧Ｖ１２の電圧値は昇圧回路が所望の電圧（例えば５Ｖ）を出力したときに、電圧Ｖ１３と同電圧になるようにダイオードチェーンと接続する。例えば、基準電圧回路３１の出力電圧を２Ｖとすれば、ダイオードチェーン３５はダイオードを５段にしてグランド（接地電位）側より数えて２段目と３段目の間と接続すれば良い。このとき電圧Ｖ１２は電圧Ｖ１１の２／５の電圧となるので２Ｖになる。コンパレータ３２は電圧Ｖ１２と電圧Ｖ１３の電圧値を比較し、発振回路３６の発振周波数を調節するバイアス信号ＢＩＡＳを出力する。発振周波数は昇圧回路３０の出力電圧Ｖ１１が上がるにつれて低下する。
【００１６】
読み出し・書き込み・消去電圧発生回路２１は、昇圧回路３０により昇圧された高電圧から、読み出し動作時及び書き換え動作時に必要な高電圧を発生する回路である。例えば、書き込み時のメモリセルのドレインに印加される高電圧（例えば７Ｖ）は、前記読み出し・書き込み・消去電圧発生回路２１内にあるレギュレータ回路（図示せず）を介して降圧して発生させる。書き込み時のメモリセルのコントロールゲートに印加される電圧は、読み出し・書き込み・消去電圧発生回路２１より行デコーダ２２とワード線を介して、またドレインに印加される電圧は列デコーダ２３とビット線を介して供給される。また、消去時のメモリセルのソースに印加される電圧は、読み出し・書き込み・消去電圧発生回路２１より、ソース電圧切り替え回路３９を介して供給される。また、制御回路４１及び他の周辺回路（例えばセンスアンプ２５）の電源（例えばＶｃｃ）は、昇圧回路３０から生成されるこれら読み出し用電源及び書き換え用電源（例えばＶｐｐ）とは分離されている。
【００１７】
ここで、一般的なフラッシュメモリは、全ての動作に必要な電源（以下Ｖｃｃと称す）と、書き換え動作時にのみ必要な電源（以下Ｖｐｐと称す）の２種類の電源がある。メモリセルの書き換え動作時には、昇圧回路３０により電源電圧Ｖｃｃから高電圧（電源電圧Ｖｐｐ）を発生させる。また、メモリセルの読み出し動作時に、例えば、電源電圧Ｖｃｃが５Ｖより低い場合には、昇圧回路３０により電源電圧Ｖｃｃを昇圧して用いる。より詳細には、読み出し動作時にメモリセルのコントロールゲートに与えられる５Ｖは、電源電圧Ｖｃｃが５Ｖより低い場合には（例えば３Ｖ）、昇圧回路３０により高電圧（電源電圧Ｖｐｐ）を発生させ（例えば５Ｖ）、読み出し・書き込み・消去電圧発生回路２１内にあるレギュレータ回路（図示せず）にて平滑化し、行デコーダを介して供給される。また、最近のフラッシュメモリには、電源電圧Ｖｃｃしかないものも発売されている。この場合、昇圧回路３０には電源電圧Ｖｃｃが供給され、電源電圧Ｖｃｃを昇圧して所望の電圧を発生する。
【００１８】
フラッシュマクロ用制御回路４４は、読み出し動作時及び書き換え動作時に、制御バスを介して昇圧回路３０、読み出し・書き込み・消去電圧発生回路２１、行デコーダ２３ａ、列デコーダ２３ｂ、センスアンプ２５、アドレスレジスタ２７ａ、基準電圧回路３１、読み出しデータレジスタ２７ｂ、書き込みデータレジスタ２７ｃを所定のアルゴリズムに基づき制御する。
【００１９】
センスアンプ２５は、メモリセルのデータ値の変換を行い、読み出しデータレジスタ２７ｂに格納する。図１５に、従来のセンスアンプの構成を示す。センスアンプ２５−１から２５−１６は夫々、１ビットのデータ変換を行う。読み出し動作時、信号ＳＥＮが高レベル（例えば３Ｖ）になると、センスアンプ２５−１から２５−１６がイネーブルになる。尚、センスアンプ２５は書き込み及び消去動作のベリファイ時にもイネーブルになる。尚、昇圧回路３０と読み出し・書き込み・消去電圧発生回路２１は、読み出しタイミング発生回路２６によりイネーブルにしても良いが、読み出し動作の高速化のため、読み出し動作時及び読み出し待機時はイネーブルにし、５Ｖを発生しておく方が望ましい。
【００２０】
続いて、フラッシュメモリの書き換え動作及び読み出し動作について説明する。
【００２１】
先ず、フラッシュメモリの書き換え動作について説明する。フラッシュマクロ用制御回路４４は、制御回路４１より書き込みデータレジスタ２７ｃに書き込みコマンドまたは消去コマンドが入力されると、昇圧回路３０等を制御して、フラッシュメモリの書き換え動作を行う。尚、書き換え動作は、別途専用のレジスタを用意して実行しても構わないが、制御回路４１が暴走時に誤書き込みの可能性があるので、２サイクル以上のコマンド方式にする方が好ましい。
【００２２】
詳細には、書き込み動作がスタートすると、先ず、書き込みデータを期待値として書き込みデータレジスタ２７ｃに取り込む。次に、昇圧回路３０と読み出し・書き込み・消去電圧発生回路２１を順次イネーブル（動作可能）にし、読み出し・書き込み・消去電圧発生回路２１が所望の電圧を出力できるまでの時間待ちを行い、電圧検出回路３７により、所定ノードの電圧のチェックを行う。電圧レベルが所望の電圧より低い場合（例えば、電源電圧２.７Ｖ以下、昇圧回路の出力電圧が８.５Ｖ以下)、メモリセルに書き込み電圧の印加を行わず、「書き込み動作失敗」状態とする。前記電圧レベルが所望の電圧に達している場合は、メモリセルに書き込み電圧の印加を行う。続いて、メモリセルのデータ値はセンスアンプ２５により、「１」と「０」のデータに変換され、読み出しデータレジスタ２７ｂに格納される。制御回路４１は、書き込みデータレジスタ２７ｃと読み出しデータレジスタ２７ｂとの比較を行う。比較結果が不一致の場合には、不一致となったメモリセルに対して、再度書き込み電圧の印加を行い、予め設定された印加回数の最大値 (例えば１２８回) 以内でベリファイがパスしなかった場合は、読み出し・書き込み・消去電圧発生回路２１、昇圧回路３０をディセーブル（動作不能）にして動作を終了し、「書き込み動作失敗」状態となる。ベリファイがパスした場合は、読み出し・書き込み・消去電圧発生回路２１、昇圧回路３０をディセーブル（動作不能）にして動作を終了し、「書き込み動作成功」状態となる。
【００２３】
次に、フラッシュメモリの読み出し動作について説明する。ここでは、電源電圧Ｖｃｃが３Ｖの場合について説明する。フラッシュマクロ用制御回路４４は、制御回路４１よりフラッシュマクロ２０に対して、データの読み出しの命令が実行されると、昇圧回路３０等を制御して、フラッシュメモリの読み出し動作を行う。
【００２４】
詳細には、読み出し動作がスタートすると、先ず、アドレス信号を制御バスよりアドレスレジスタ２７ａに取り込む。このアドレス信号により、行デコーダ２３ａ、列デコーダ２３ｂ、ブロック選択デコーダ２３ｄを介してフラッシュメモリアレイ２４内の所望のメモリセルを選択する。選択されたメモリセルのデータ値は、センスアンプ２５により、「１」と「０」のデータに変換され、読み出しデータレジスタ２７ｂに格納され、制御バスに出力される。
【００２５】
次に、供給電力に大きな制限があり、更に供給電力自身が不安定な使用環境での動作を要求される場合の例として、非接触ＩＣカードに搭載されるＩＣモジュールの構成について説明する。非接触ＩＣカードは、スキー場のリフト券や衣料のタグに広く利用され、最近では公共機関の定期券等にも利用されている。代表的な非接触ＩＣカードに搭載されるＩＣモジュールの構成を図１６に示す。ＩＣカード用ＬＳＩの内部ブロックは、ＣＰＵコア４０、非接触インターフェイス１０、接触インターフェイス６０及びアンテナ１５からなる。非接触インターフェイス１０は、整流回路１１、変調回路１２、復調回路１３、クロック分離回路１４、レギュレータ１６、レギュレータ１７及びプロトコル制御回路１８から構成される。接触インターフェイス６０は、ＵＡＲＴ６１から構成される。ＣＰＵコア４０は、通常のマイクロコンピュータの構成と殆ど同じであり制御回路４１、ＲＯＭ４２、ＲＡＭ４３及びフラッシュマクロ２０からなる。ＲＯＭ４２はプログラムを格納するものであり、ＲＡＭ４３はワーキングメモリとして演算中に使用される。フラッシュマクロ２０はプログラムを格納、またはデータを保持するのに使用される。
【００２６】
外部からのアクセスは、アンテナ１５より入出力される電磁波を変換することで得られる信号により行われる。メモリへのアクセスはプログラムによって行われる。一般的なＩＣカード用ＬＳＩは１チップで構成されており、そのため外部から直接メモリをアクセスすることはできないようになっている。従って、メモリへの不正なアクセスはソフトウエアで制御することができ、メモリ内の情報に対する高い機密性を実現することができる。
【００２７】
次に、非接触ＩＣカードに内装されるＩＣモジュールの基本的動作について説明する。先ず、外部のリーダライタ装置（図示せず）より非接触ＩＣカードの制御信号が電磁波に変換されて与えられる。非接触ＩＣカードが電磁波に変換された制御信号を受信すると、非接触ＩＣカード内部に埋め込まれたアンテナ１５により電磁誘導が起きる。電磁誘導により発生した信号は、ＣＰＵコア４０を動作させるための供給電力、クロック信号、制御信号に変換される。前記電磁誘導により発生した信号は、整流回路１１に通すことにより正の電圧に変換され、更にレギュレータ１６（Ｖｐｐを発生）、レギュレータ１７（Ｖｃｃを発生）を介して平滑され、これを電力源としてＣＰＵコア４０に供給される。一般的なＩＣモジュールの電源電圧（ＶｐｐまたはＶｃｃ）は５Ｖまたは３Ｖである。また、前記電磁誘導により発生した信号は、クロック分離回路１４により、内部クロックに変換される。内部クロックの周波数はおよそ１ＭＨｚ〜１５ＭＨｚである。更に、前記電磁誘導により発生した信号は、復調回路１３を通して、プロトコル制御回路１８に入力される。プロトコル制御回路１８は、非接触ＩＣカードの通信プロトコル（例えば近傍型非接触ＩＣカードの場合、ＴｙｐｅＡ、ＴｙｐｅＢ、ＴｙｐｅＣ）の制御、及び制御回路４１とデータの送受信を行う。制御回路４１は、プロトコル制御回路１８からのデータに基づき、ＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０を制御し演算等の処理を行う。ＣＰＵマクロコア内で演算された結果は、プロトコル制御回路１８を介して、変調回路１２により所定の帯域を持った交流信号に変換され、アンテナ１５から電磁波が出力される。外部のリーダライタ装置は前記電磁波を受け取り、リーダライタ装置内の復調回路を通して信号に変換し、ＩＣカードとの情報の授受を完了する。
【００２８】
尚、このような従来のフラッシュメモリでは、電源電圧に関係なく一度に書き込むビット数は一定であり、低い電源電圧で動作させる回路では、フラッシュメモリの書き換え動作時等、相対的に高い電源電圧を用いるときに消費電力が大きくなるという問題があった。
【００２９】
これに対し、不揮発性記憶装置の消費電力調整機能（パワーマネージメント機能）に係る技術には、一度に書き込むビット数を電源電圧に応じて変え、電源電圧の高低による消費電力を抑制する半導体記憶装置がある（例えば、特許文献１参照）。
【００３０】
【特許文献１】特開平１１−２６００７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、上記特許文献１には、読み出し動作時における電流供給能力の制約や電源電圧の変動等については記載されておらず、電源電圧が変動した場合のきめ細かな対応が困難である。従来、不揮発性半導体記憶装置では、書き換え動作時における消費電力に対し、読み出し動作時における消費電力は小さいと考えられていた。しかし、近年、動作電源電圧が低電圧化する傾向にあり、特に、高速動作や並列処理を行う場合には、読み出し動作時においても、書き換え動作時と同様の問題が顕著になってきている。
【００３２】
具体的には、例えば、上述した非接触ＩＣカードは、リーダライタが発生した磁場にＩＣカードをかざすことで、給電、クロック供給、データ通信を行う。しかし、ＩＣカードのかざし方によっては、ＩＣカードとリーダタイタとの距離が遠くなったり、通信中にも距離が変わる場合がある。このように磁界強度が変動するような条件においては、電流供給能力の安定性が低くなってしまう。このような使用環境下では、電流供給能力を超えて電流を消費する動作、例えば、フラッシュメモリの書き換え動作を行うと、動作開始時には電源電圧が所望の電圧に到達していても、レギュレータ１６、１７が消費電流負荷に耐えられず、電源電圧の降下を引き起こし、昇圧回路３０によって発生される高電圧が所望の電圧レベルまで昇圧できなくなり、書き込み動作が失敗するという場合があった。
【００３３】
同様に、不揮発性半導体記憶装置において、読み出し動作、特に、高速処理や並列処理を行う場合にも消費電流が大きくなり、電源電圧の電流供給能力が低下すると、消費電流が電源電圧の電流供給能力を超えてしまい、昇圧回路３０によって発生される高電圧が所望の電圧レベルまで昇圧できなくなり、読み出し動作が失敗するという問題が顕著になってきている。また、揮発性半導体記憶装置においても、不揮発性半導体装置における問題と同様の問題が生じると考えられる。
【００３４】
更に、一般的な非接触ＩＣカードでは、距離が遠くなる等して電源電圧の電力供給能力が低下し、読み出し動作が困難になった場合には、一旦動作を停止し、電圧の回復を待って再度読み出しを行う等の復帰処理を行っている。このことがＩＣカードの利便性を低下させる要因にもなっており、読み出し動作を改善させることが課題となっている。
【００３５】
従って、電流供給能力の安定性が低くなるような動作環境下において、より安定して読み出し動作を行い、復帰処理が行われるのを低減し、要求される処理を確実に行うことができる半導体記憶装置が望まれている。このためには、読み出し動作には影響を与えず、且つ、電流供給能力を超えないよう消費電流のピークを抑制する必要がある。
【００３６】
本発明は、上記問題点に鑑みてなされたものであり、その第１の目的は、電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域からのデータの読み出しが可能な半導体記憶装置を提供することにある。また、その第２の目的は、半導体記憶装置を備えてなるＩＣカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域からのデータの読み出しが可能なＩＣカードを提供することにある。
【課題を解決するための手段】
【００３７】
この目的を達成するための本発明に係る半導体記憶装置は、電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする。
【００３８】
また、この目的を達成するための本発明に係る他の半導体記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域を有する半導体記憶装置において、前記記憶領域の読み出し時における前記半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部と、前記電圧判定部の判定結果に基づき一度に読み出す出力データのビット数を決定する読み出し単位決定部と、を備えていることを特徴とする。
【００３９】
上記何れかの本発明に係る半導体装置は、更に、電源電圧を昇圧して、前記記憶領域の読み出しに必要な電圧を発生する昇圧回路を備えていることを特徴とする。また、前記所定ノードの電圧は、前記昇圧回路の出力電圧であっても良いし、または、電源電圧であっても良いし、または、前記メモリセルに接続する少なくとも１つの信号線電圧であるのも好適である。更に、一度に読み出す前記出力データのビット数が、前記出力データの総ビット数の約数であっても良いし、または、一度に読み出す前記出力データのビット数が、２のべき乗であるのも好適である。更に、前記電圧判定部は、前記所定ノードの電圧を分圧する分圧回路と、一定電圧の基準電圧を出力する基準電圧発生回路と、前記基準電圧発生回路の出力する前記基準電圧と前記分圧回路の出力電圧を比較するコンパレータと、を備えていることを特徴とする。更に、前記コンパレータの比較出力に基づいて、前記記憶領域から読み出した前記出力データを出力するための読み出し回路を制御するのも好ましい。
【００４０】
この目的を達成するための本発明に係るＩＣカードは、上記特徴を有する半導体記憶装置を備えてなることを特徴とする。ここで、ＩＣカードが、非接触で電力給電及び信号通信を行う非接触ＩＣカードである場合、或いは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードである場合において、上記特徴を有する不揮発性半導体記憶装置を備えてなることがより好ましい。
【００４１】
更に、ＩＣカードがコンビネーションＩＣカードである場合、前記電力給電と前記信号通信の実行方法が非接触型と接触型の違いによって、前記不揮発性半導体記憶装置における前記記憶領域の読み出し時の制御方法を切り替えるように構成するのが好ましい。
【発明を実施するための最良の形態】
【００４２】
本発明に係る半導体記憶装置（以下、適宜「本発明装置」という。）及び本発明装置を備えた本発明に係るＩＣカードの実施の形態につき、図面に基づいて説明する。尚、図１３に示す従来のフラッシュメモリと共通する回路、回路要素、信号等には共通の符号を付して説明する。
【００４３】
〈第１実施形態〉
図１に示すように、本発明装置は、フラッシュマクロ２０とそのフラッシュマクロ２０の電気的に書き換え可能な不揮発性の複数のメモリセルからなる記憶領域であるフラッシュメモリセルアレイ２４へのデータの書き込み及び消去を制御するフラッシュマクロ用制御回路４４を備えて構成されている。フラッシュマクロ２０は、図１に示すように、昇圧回路３０、フラッシュメモリセルアレイ２４、読み出し・書き込み・消去電圧発生回路２１、行デコーダ２３ａ、列デコーダ２３ｂ、列セレクタ２３ｃ、ブロック選択デコーダ２３ｄ、センスアンプ２５、アドレスレジスタ２７ａ、読み出しデータレジスタ２７ｂ、書き込みデータレジスタ２７ｃ、読み出しビット数設定レジスタ２７ｄ、基準電圧発生回路３１、電源検出回路３７、及び、ソース電圧切り替え回路３９を備えて構成されている。フラッシュメモリセルアレイ２４は、図７に示すフラッシュメモリセルをアレイ状に配列して構成され、図１０、図１１、図１２に例示するようなアレイ構成となっている。フラッシュマクロ用制御回路４４は、具体的には、フラッシュメモリセルアレイ２４に対する書き換え動作及び読み出し動作を所定のアルゴリズムに従い順次処理するステートマシンでハード的に構成されている。尚、フラッシュマクロ用制御回路４４をストアードプログラム方式の所謂小型のマイクロプロセッサでソフト的に構成する形態でも構わない。
【００４４】
以下、本発明装置の記憶領域がフラッシュメモリセルアレイ２４で構成されている場合を例に、本発明装置の構成並びに動作について説明する。
【００４５】
尚、本発明装置と図１３に示す従来の不揮発性半導体記憶装置との具体的な差異は、基準電圧発生回路３１と電圧検出回路３７で構成される電圧判定部３８が、フラッシュメモリセルアレイ２４の読み出し動作時及び待機時における本発明装置内の所定ノードの電圧レベルを判定し、読み出しビット数設定レジスタ２７ｄと制御回路４１内に設けられた一括読み出し判定部４５とが、電圧判定部３８の電圧レベルの判定結果に基づいて、夫々一度に同時に読み出すメモリセル数を決定し、読み出しビット数設定レジスタ２７ｄに設定するように構成されている点である。また、センスアンプ２５も、読み出しビット数設定レジスタ２７ｄに基づいて、一度に同時にイネーブルになるセンスアンプ数が可変になっている点で従来の不揮発性半導体記憶装置と異なる。以下、所定ノードの電圧レベルの例として電源電圧Ｖｃｃの場合について説明する。尚、読み出しビット数設定レジスタ２７ｄの動作下限電圧はフラッシュメモリセルアレイ２４の読み出し動作下限電圧より低くなるような構成にしておくのが好ましい（例えば２．０Ｖ）。
【００４６】
電圧判定部３８は、図３に示すように、基準電圧発生回路３１と電圧検出回路３７とで構成されている。図３中の信号ＥＮは電圧検出回路３７の起動信号であり、電圧検出回路３７は高レベル（例えばＶｃｃ）でイネーブル（動作可能）となり、低レベル（例えば接地電位）でディスエーブル（動作不能）となる。電圧検出回路３７は、書き換え動作時、読み出し動作時及び待機時にイネーブルになる。上記以外の動作時において（例えばリセット時）、消費電流低減のためディスエーブルにするのが望ましいが、特に限定するものではなく、必要に応じてディスエーブルにすれば良い。ディスエーブル時には電圧検出回路３７の消費電流をなるべく少なくするように、特に抵抗Ｒ１及び抵抗Ｒ２に貫通電流が流れないようにする。ＲＥＦ信号は基準電圧発生回路３１の出力であり、書き換え動作時、読み出し動作時及び待機時に一定電圧（例えば２Ｖ）を出力する。ＶＲＥＦは電源電圧Ｖｃｃを降圧して発生される信号である。本実施形態では、降圧回路は抵抗Ｒ１、Ｒ２にて構成されている。電源電圧Ｖｃｃの動作下限電圧が例えば２．７Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。抵抗値は電源電圧Ｖｃｃの電流供給能力が低下しない程度の値に設定する（例えばＲ１及びＲ２を流れる電流を数μＡ程度にする）。本実施形態においては、電圧を降圧する方法として抵抗を使用して分圧したが、ダイオードを使用する等、他の方法で実現するのも好適である。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。電源電圧Ｖｃｃが２．７Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、電源電圧Ｖｃｃが２．７Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、所定ノードの電圧レベルの判定信号として使用される。出力信号ＤＥＴＯＵＴが低レベルのとき、電源電圧Ｖｃｃが所望の電圧に達していないと判定して、書き込みビット数または読み出しビット数のチェックを行えば良い。
【００４７】
センスアンプ２５は、データの読み出し時、または書き換え動作のベリファイ時に動作し、メモリセルのデータ値を「１」と「０」のデータに変換する。尚、読み出し待機時には消費電力低減のため動作しないのが好ましい。本実施形態では、Ｖｃｃが３Ｖ、読み出しデータ長が１６ビット、最小読み出しビット数が４ビットの場合の構成について説明する。更に、ここでは、一度に読み出す読み出しデータのビット数が、読み出しデータの総ビット数１６ビットの約数であり、２のべき乗となるように構成する。本実施形態では、一度に読み出す読み出しデータのビット数は、１６ビット、８ビット、４ビットの何れかとなるように構成している。
【００４８】
図４に、本発明装置のセンスアンプ２５を示す。センスアンプ２５は、センスアンプ２５−１からセンスアンプ２５−１６、カウンタ２５ａ、デコーダ２５ｂ、及び、その他の論理回路で構成される。センスアンプ２５−１からセンスアンプ２５−１６は夫々１ビットのデータ変換を行う。カウンタ２５ａは、本実施形態では、減算器であり、読み出しビット数設定レジスタ２７ｄと同じビット長になるような構成にしておく。デコーダ２５ｂは、読み出しビット数設定レジスタ２７ｄの信号ＳＥＮ＿４、ＳＥＮ＿８と、カウンタ２５ａの信号ＳＣＯＵＮＴ１、ＳＣＯＵＮＴ２に基づいてセンスアンプ２５−１から２５−１６を選択するように構成されている。
【００４９】
続いて、本発明装置の記憶領域（フラッシュメモリセルアレイ２４）からの読み出し動作について説明する。尚、電圧検出回路３７は、読み出し動作の高速化のため待機中にイネーブルにしておく方が望ましいが、読み出し動作開始と同時にイネーブルにしても構わない。本実施形態においては、フラッシュメモリセルアレイ２４からのデータ値の読み出しは同時に実施し、センスアンプの動作タイミングをずらすことによって消費電流のピーク値を抑制する。尚、フラッシュメモリセルアレイ２４のメモリセルの選択についてもタイミングをずらすように構成しても良い。
【００５０】
制御回路４１は、読み出し要求を行う前に、予め一度に同時に読み出しを行うビット数（２値セルの場合はメモリセル数に同じ）の初期設定を行う。即ち、制御回路４１は、読み出し単位決定部４５によって決定された同時に読み出しを行うビット数を、読み出しビット数設定レジスタ２７ｄに格納する。ここでは、一度に読み出すビット数は、１６ビット、８ビット、４ビットの何れかであるので、読み出しビット数設定レジスタ２７ｄのビット長は、２ビットあれば良い。具体的には、一度に読み出しを行うビット数が１６ビットの場合、読み出しビット数設定レジスタ２７ｄを００に設定し、８ビットの場合は０１に設定し、４ビットの場合は１１に設定する。尚、本実施形態では、この値は、一度に読み出すビット数から求められる読み出し回数に対応している。センスアンプ２５のカウンタ２５ａには、一度に読み出しを行うビット数が１６ビットの場合は００が入力される。一度に読み出しを行うビット数が８ビットの場合は０１が入力され、その後００に遷移する。同様に、一度に読み出しを行うビット数が４ビットの場合は１１が入力され、その後、１０、１０、００の順に遷移する。
【００５１】
制御回路４１は、読み出し要求を行う際に、フラッシュメモリセルアレイ２４の読み出しを行うアドレスを、制御バスを介してアドレスレジスタ２７ａに入力する。アドレスレジスタ２７ａにアドレスが入力されると、これに基づいて、行デコーダ２３ａ、列デコーダ２３ｂ、ブロック選択デコーダ２３ｄによりフラッシュメモリアレイ２４内の所望のメモリセルが選択される。
【００５２】
センスアンプ２５は、制御回路４１により読み出し要求が行われると、読み出しビット数設定レジスタ２７ｄに設定されている値をカウンタ２５ａの初期値として設定する。そして、フラッシュメモリセルアレイ２４からのデータ値を「１」と「０」のデータに変換する。変換した読み出しデータを読み出しデータレジスタ２７ｂに格納し、制御バスに出力する。尚、基本的な動作については図１６に例示した従来のセンスアンプ２５と同様である。
【００５３】
ここで、図５は、デコーダ２５ｂの真理値表を示しており、図６は、デコーダ２５ｂの回路構成例を示している。より詳細には、例えば、一度に読み出すビット数が１６ビットの場合は、読み出しビット数設定レジスタ２７ｄの設定値００がカウンタ２５ａに入力される。これによって、デコーダ２５ｂの出力ＳＥＮ１からＳＥＮ４が高レベルとなり、センスアンプ２５−１から２５−１６が同時に選択され、１６ビットのデータの読み出しを行う。この読み出し結果は、読み出しデータレジスタ２７ｂに格納する。
【００５４】
また、一度に読み出すビット数が８ビットの場合は、読み出しビット数設定レジスタ２７ｄの設定値０１がカウンタ２５ａに入力される。これによって、デコーダ２５ｂの出力ＳＥＮ３及びＳＥＮ４が高レベルとなり、センスアンプ２５−９から２５−１６のみが同時に選択され、上位８ビットの読み出しを行う。上位８ビットの読み出し結果は、読み出しデータレジスタ２７ｂに格納する。続いて、カウンタ２５ａの値が０１から００に遷移し、デコーダ２５ｂの出力ＳＥＮ１及びＳＥＮ２が高レベルとなり、センスアンプ２５−１から２５−８のみが同時に選択され、下位８ビットの読み出しを行う。下位８ビットの読み出し結果は、上位８ビットの読み出し結果と同様に、読み出しデータレジスタ２７ｂに格納する。
【００５５】
同様に、一度に読み出すビット数が４ビットの場合は、読み出しビット数設定レジスタ２７ｄの設定値１１がカウンタ２５ａに入力される。これによって、デコーダ２５ｂの出力ＳＥＮ４が高レベルとなり、センスアンプ２５−１３から２５−１６のみが同時に選択され、上位４ビットの読み出しを行う。上位４ビットの読み出し結果は、読み出しデータレジスタ２７ｂに格納する。同様にして、カウンタ２５ａの値が００なるまで上位ビットから順次４ビットずつ読み出しを行い、順次読み出しデータレジスタ２７ｂに格納する。
【００５６】
尚、読み出したデータは、読み出しデータレジスタ２７ｂを介すことで、読み出しデータを読み出す際のバス幅を調整することができる。即ち、制御回路４１が制御バスを介して読み出しデータレジスタ２７ｂの値を読み出す場合は、１６ビット幅（読み出しデータ長）での読み出しが可能となる。
【００５７】
次に、電圧検出回路３７により、電源電圧Ｖｃｃの電圧レベルの低下が検出された場合の動作について説明する。
【００５８】
電圧検出回路３７は、読み出し動作時または読み出し待機時、電源電圧Ｖｃｃの電圧レベルが所望の電圧値（例えば、２．７Ｖ）より低いことを検出した場合に、出力信号ＤＥＴＯＵＴとして、例えば１を出力する。このとき、制御回路４１の読み出し単位決定部４５は、一度に読み出しを行うビット数を、現在設定されている値が１６ビットの場合は、８ビットに設定する。これにより、フラッシュマクロ制御回路４４は、読み出しビット数設定レジスタ２７ｄの設定値を０１に設定し、再度フラッシュマクロ２０に読み出し要求を行う。ここで、カウンタ２５ａの値を変更するタイミングは、センスアンプ２５−１から２５−１６の夫々が「１」と「０」のデータに変換するのに必要な時間（例えば３０ｎｓｅｃ）以上を確保する。
【００５９】
このようにして、一度に読み出しを行うビット数を１６ビットから８ビットにすることにより、同時に選択されるセンスアンプの数が１６から８になるため、センスアンプ２５の消費電流のピーク値は約半分になる。センスアンプ２５の消費電流は、読み出し電流の大半を占めており、電源電圧Ｖｃｃの消費電流の約７０％であるため、電気的に書き換え可能な記憶領域の読み出し動作時の消費電力を約３５％削減することができる。
【００６０】
同様にして、電圧検出回路３７により、更に電源電圧Ｖｃｃの電圧レベルの低下が検出された場合には、読み出し単位決定部４５は、一度に読み出しを行うビット数を８ビットから４ビットに設定する。読み出しを行うビット数を４ビットに設定した場合、同時に選択されるセンスアンプの数は４になるため、一度に読み出しを行うビット数が１６ビットの場合に比べ、センスアンプ２５の消費電流のピーク値を４分の１にすることができ、電気的に書き換え可能な不揮発性記憶領域の読み出し動作時の消費電力を約５２．５％削減することができる。このときの消費電流が、電源電圧Ｖｃｃの電流供給能力以内であれば、電源電圧Ｖｃｃの降下を引き起こすことなく、不揮発性記憶領域の読み出しを実施することが可能となる。
【００６１】
一度に読み出しを行うビット数として４ビットが設定されている状態で、更に、電圧検出回路３７により、電圧レベルが所望の電圧値より低いことが検出された場合は、制御回路４１は「読み出し動作失敗」状態として処理を行う。本実施例以外の読み出し動作については従来例と同様である。
【００６２】
尚、本実施形態では、読み出しを行うビット数の最小値が４ビットの場合について説明したが、この最小値は４ビットに限定するものではなく、用途等に応じて適切なビット数を設定する。更に、センスアンプ２５−１から２５−１６の回路構成は、読み出しを行うビット数の最小値に応じて決定すればよい。即ち、本実施形態では、読み出しを行う最小ビット数が４ビットであるため、センスアンプ２５内のセンスアンプ２５−１からセンスアンプ２５−１６を４ビット毎に分割する構成としている。そして、一度に読み出すビット数を１６ビット、８ビット、４ビットに設定することで、消費電力を夫々１／１、１／２、１／４にすることができる。
【００６３】
また、本実施形態において、一度に読み出しを行うビット数を２のべき乗（本第１実施形態では１６ビット、８ビット、４ビット）に設定しているのは、データ長は一般的に、１６ビット等、２のべき乗となっているためである。また、読み出しを行うビット数を半分にした場合、ビット数を半分にする前のセンス動作の回数に対し、２倍のセンス動作を行うことで読み出しデータ全体を読み出すことができ、読み出しデータの扱いが特に簡単になるからである。しかし、同時に読み出しを行うビット数を２のべき乗に設定し、更に、電圧降下を検出する毎に読み出しを行うビット数を半分にするという方法に限るものではない。
【００６４】
〈第２実施形態〉
次に、本発明に係る半導体記憶装置の第２実施形態として、フラッシュマクロ２０の読み出し動作及び書き換え動作の制御を制御回路４１において行う場合について説明する。ここで、図２は、本実施形態における本発明装置の回路構成を示している。
【００６５】
本実施形態では、制御バスとフラッシュマクロ用制御バスとが接続され、アドレスの入力及びデータの読み出しが、前記フラッシュ制御バスを介して行われる。他の動作については、上記第１実施形態と同様である。
【００６６】
〈第３実施形態〉
次に、本発明に係る半導体記憶装置の第３実施形態について説明する。上記第１及び第２実施形態では、電圧検出回路３７は電源電圧Ｖｃｃの電圧レベル、具体的には、電源電圧Ｖｃｃを降圧した電圧レベルのチェックを行っていたが、本実施形態では、電圧検出回路３７が、昇圧回路３０の出力電圧Ｖ１１、具体的には、出力電圧Ｖ１１を降圧した電圧レベルで電圧レベルのチェックを行うように構成されている。
【００６７】
本実施形態では、図３中のＶＲＥＦは、昇圧回路３０の出力電圧Ｖ１１を降圧して発生させる電圧レベルとなる。電圧検出回路３７自体の回路構成は、第１実施形態と同じであるが、降圧回路において使用する電圧を電源電圧Ｖｃｃから昇圧回路の出力電圧Ｖ１１に変更し、抵抗Ｒ１と抵抗Ｒ２の抵抗比を出力電圧Ｖ１１の電圧レベルに併せて調整している。例えば、出力電圧Ｖ１１の動作下限電圧レベルが４．５Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。尚、抵抗Ｒ１と抵抗Ｒ２の抵抗値は、第１及び第２実施形態と同様に、昇圧回路３０の電流供給能力が低下しない程度の値に設定する（例えば、Ｒ１及びＲ２を流れる電流を数μＡ程度にする）。尚、第１及び第２実施形態と同様に、電圧を降圧する方法は、ダイオードを使用する等、他の方法で実現するのも好適である。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。昇圧回路３０の出力電圧Ｖ１１が４．５Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、昇圧回路３０の出力電圧Ｖ１１が４．５Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、一度に読み出しを行うビット数の判定信号として使用される。他の動作については上記第１実施形態と同様である。
【００６８】
〈第４実施形態〉
次に、本発明に係る半導体記憶装置の第４実施形態について説明する。上記第１及び第２実施形態では、電圧検出回路３７は電源電圧Ｖｃｃの電圧レベル、具体的には、電源電圧Ｖｃｃを降圧した電圧レベルのチェックを行っていたが、本第４実施形態では、電圧検出回路３７が、読み出し・書き込み・消去電圧発生回路２１の出力電圧、具体的には、当該出力電圧を降圧した電圧レベルで電圧レベルのチェックを行うようにしても構わない。
【００６９】
本実施形態では、図３中のＶＲＥＦは、読み出し・書き込み・消去電圧発生回路２１の出力電圧を降圧して発生させる電圧レベルとなる。電圧検出回路３７自体の回路構成は、第１実施形態と同じであるが、降圧回路において使用する電圧を電源電圧Ｖｃｃから読み出し・書き込み・消去電圧発生回路２１の出力電圧に変更し、抵抗Ｒ１と抵抗Ｒ２の抵抗比を当該出力電圧の電圧レベルに併せて調整している。例えば、出力電圧の動作下限電圧レベルが４．５Ｖのとき、ＶＲＥＦが２Ｖになるように、抵抗Ｒ１と抵抗Ｒ２の抵抗比を決定する。尚、抵抗Ｒ１と抵抗Ｒ２の抵抗値は、第１及び第２実施形態と同様に、昇圧回路３０の電流供給能力が低下しない程度の値に設定する（例えば、Ｒ１及びＲ２を流れる電流を数μＡ程度にする）。尚、第１及び第２実施形態と同様に、電圧を降圧する方法は、ダイオードを使用する等、他の方法で実現するのも好適である。基準電圧発生回路３１の出力ＲＥＦとＶＲＥＦはコンパレータ３２ａに入力される。読み出し・書き込み・消去電圧発生回路２１の出力電圧が４．５Ｖ以下になると、ＶＲＥＦはＲＥＦより小さくなり、コンパレータ３２ａは低レベルの信号ＤＥＴＯＵＴを出力する。また、読み出し・書き込み・消去電圧発生回路２１の出力電圧が４．５Ｖ以上の場合には、ＶＲＥＦはＲＥＦより大きくなり、コンパレータ３２ａは高レベルの信号ＤＥＴＯＵＴを出力する。コンパレータ３２ａの出力信号ＤＥＴＯＵＴは、一度に読み出しを行うビット数の判定信号として使用される。他の動作については上記第１実施形態と同様である。
【００７０】
〈第５実施形態〉
次に、第５実施形態として、上記第１から第４実施形態に係る半導体記憶装置を備えた本発明に係るＩＣカードについて、図７に基づき説明する。本実施形態のＩＣカードは、電力給電及び信号通信を非接触で実行可能であるとともに、前記電力給電と前記信号通信用の接触端子を有する接触・非接触兼用型のコンビネーションＩＣカードである。コンビネーションＩＣカードにおいて、外部クロック端子ＣＬＫより入力される接触型通信用クロックＣＬＫ１の周波数と、アンテナコイル１５にて受信された非接触型通信用クロックＲＦＣＬＫの周波数との違いによって、接触動作か非接触動作かを区別し、一度に読み出すビット数を別途設定する場合について説明する。
【００７１】
接触動作は、主に銀行カード等の金融系のカードに用いられ、外部クロック端子ＣＬＫに入力される接触型通信用クロックの周波数は３．５ＭＨｚまたは４．９ＭＨｚである。一方、非接触動作は、電車やバス等の交通系のカードに用いられ、非接触型通信用クロックの周波数は１３．５６ＭＨｚである。尚、夫々の周波数は、ＩＣカードにおける通信インターフェイスとして規格化されている。
【００７２】
接触動作か非接触動作かの判定は、本実施形態では、接触型通信用クロックＣＬＫ１の周波数と、非接触型通信用クロックＲＦＣＬＫの周波数とを比較して行う。具体的には、接触型通信用クロックＣＬＫ１のパルス数を接触型通信用カウンタ４７でカウントし、非接触型通信用クロックＲＦＣＬＫのパルス数を非接触型通信用カウンタ４８でカウントし、何れが先にオーバーフローしたかの情報を切替手段としてのＲＳフリップフロップ４９が保持する。ＲＳフリップフロップ４９に保持された情報に基づいて、接触型通信または非接触型通信の何れの通信であるかを判別することができる。制御回路４１はＲＳフリップフロップ４９の値により、接触動作か非接触動作かを判定することが可能となる。
【００７３】
制御回路４１は、接触動作と判定された場合には、外部電源端子よりＶｃｃ及びＶｐｐに安定した電源が供給されるので、例えば、一度に読み出しを行うビット数を読み出しデータ長、本実施形態では１６ビットに設定する。非接触動作と判定された場合には、例えば、安定性を重視して書き込みビット数を最小読み出しビット数、本実施形態では４ビットに設定する。このように、接触動作と非接触動作とで一度に読み出しを行うビット数を個別に設定することで、接触動作及び非接触動作の何れにおいても安定した読み出し動作を行うことが可能となる。
【００７４】
〈第６実施形態〉
第６実施形態として、上記第１から第４実施形態に係る半導体記憶装置を備えた本発明に係るＩＣカードについて、図７に基づき説明する。本実施形態のＩＣカードは、第５実施形態と同様にコンビネーションＩＣカードである。尚、第５実施形態では、接触型通信用クロックＣＬＫ１の周波数と非接触型通信用クロックＲＦＣＬＫの周波数とを比較して接触動作が非接触動作かを区別したが、本実施形態では、外部リセット端子ＲＳＴと、電源電圧の立ち上がりを検出する回路により、接触動作が非接触動作かを区別し、書き込みビット数を別途設定する場合について説明する。
【００７５】
このＩＣカードは、リセット状態時に回路の初期化を行う。非接触動作においては、外部端子からの入力がないため、電源電圧の立ち上がりを検出して回路の初期化を行う。ＩＣカードが電磁波を受け取ると、ＩＣカード内部に埋め込まれたアンテナ１５により電磁誘導が起きる。電磁誘導により発生した信号は、整流回路１１に通すことにより正の電圧に変換され、更にレギュレータ１６、レギュレータ１７を介して平滑され、これを電力源としてＣＰＵコア４０に供給される。一般的なＩＣモジュールの電源電圧（Ｖｐｐ及びＶｃｃ）は５Ｖまたは３Ｖである。電源電圧Ｖｃｃの立ち上がり検出は、図１中の電圧検出回路３７によって行うことができる。例えば、電源電圧が２．０Ｖより高くなったときに電圧検出回路３７から出力される高レベルの出力信号に基づいて、ＩＣカードを一定期間リセット状態にすればよい。接触動作においては、外部リセット端子ＲＳＴに低レベルを与えることにより、また、電源電圧Ｖｃｃの立ち上がりを検出することによりリセット状態となる。外部リセット端子ＲＳＴは、非接触動作時には信号が入力されないので、電源電圧（例えばＶｃｃ）にプルアップしておく。接触動作におけるリセット解除は、外部リセット端子ＲＳＴが高レベルになったときと、電源電圧Ｖｃｃの立ち上がり後の一定期間の何れか遅い方になる。
【００７６】
本実施形態においては、リセットの状態を格納するレジスタ６２を設ける。このレジスタ６２は外部リセット端子ＲＳＴの電圧レベルが低レベルになったときに「１」となり、電源電圧Ｖｃｃが、例えば２．０Ｖ以下でかつ外部リセット端子ＲＳＴが高レベルのとき「０」となる。電源電圧Ｖｃｃが、例えば２．０Ｖ以上のときは、レジスタ６２はその値を保持する。即ち、電源電圧Ｖｃｃが立ち上がり、外部リセット端子ＲＳＴが高レベルとなってリセット状態が解除されても、レジスタ６２は「１」を保持する。制御回路４１はこのレジスタの値により、接触動作か非接触動作かを判定することができる。そして、接触動作と判定された場合には、外部電源端子よりＶｐｐ及びＶｃｃに安定した電源が供給されるので、例えば、一度に読み出しを行うビット数を読み出しデータ長、本実施形態では１６ビットに設定する。非接触動作と判定された場合には、例えば、動作の安定性や動作通信距離の確保等を重視して一度に読み出しを行うビット数を最小読み出しビット数、本実施形態では４ビットに設定する。このように、接触動作と非接触動作とで書き込みビット数を個別に設定することが可能となる。尚、電源電圧の立ち上がりの検出は、電源電圧Ｖｐｐの場合でも電源電圧Ｖｃｃの場合と同様の構成で実現することができる。
【００７７】
以上、本発明に係る半導体記憶装置及びこれを用いたＩＣカードにつき説明したが、これらは、上記第１乃至第６実施形態に限定されるものではない。例えば、上記第１乃至第６実施形態では、記憶領域として不揮発性のフラッシュメモリセルアレイ２４を用いた例について説明したが、これらに限定されるものではなく、例えば、不揮発性のメモリセルからなる記憶領域として、ＥＥＰＲＯＭアレイ等、書き換え動作時に昇圧電圧を必要とするものであっても構わない。また、揮発性のメモリセルからなる記憶領域を用いるのも好適である。本発明は、揮発性、不揮発性に拘わらず、メモリセルのデータ値の読み出しをセンスアンプにより行う回路構成の半導体記憶装置に適用可能である。
【００７８】
また、上記第１乃至第６実施形態では、メモリセルは２値データ、つまり、１ビットデータを記憶する場合を例に説明したが、メモリセルは３値以上の多値データを記憶するものであっても構わない。かかる場合は、上記実施形態で説明した読み出し方法とは異なるが、例えば、電源電圧Ｖｃｃの電圧レベルによって同時に読み出しを行うビット数を適切な値に設定する点は、同様に適用可能である。
【００７９】
また、本発明装置を用いたＩＣカードは、コンビネーションＩＣカード以外に、電力給電及び信号通信を非接触で実行可能な非接触ＩＣカードであってもよい。
【００８０】
更に、本発明装置はＩＣカードに限らず、携帯電話向け等電池駆動で電流供給能力が変化する場合にも本発明を適用することができるのは言うまでも無い。その他、本発明装置及び本発明装置を用いたＩＣカードは、本発明の技術的思想を逸脱しない範囲で、上記第１乃至第６の実施形態に対して、種々変形を施してして実施することができる。
【００８１】
以上詳細に説明したように、本発明によれば、電源供給能力が低い場合、または、不安定な場合でも、電気的に書き換え可能な複数のメモリセルからなる記憶領域の読み出しを安定して確実に行うことができる半導体記憶装置を提供することができる。更に、不揮発性半導体記憶装置を備えてなるＩＣカードにおいて、外部からの電源供給能力に制約がある場合においても、安定して記憶領域へのデータの読み出しが可能なＩＣカードを提供することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る半導体記憶装置の第１実施形態を示すブロック構成図
【図２】本発明に係る半導体記憶装置の第２実施形態を示すブロック構成図
【図３】本発明に係る半導体記憶装置の電圧判定部の一例を示す回路図
【図４】本発明に係る半導体記憶装置のセンスアンプ回路の一例を示す回路図
【図５】本発明に係る半導体記憶装置のセンスアンプ回路の動作を示す真理値表
【図６】本発明に係る半導体記憶装置のセンスアンプ回路の一部を構成するデコーダ回路の一例を示す回路図
【図７】本発明に係る半導体記憶装置を備えたコンビネーションＩＣカードの構成を示すブロック構成図
【図８】フラッシュメモリセルの構造を説明する等価回路図
【図９】フラッシュメモリセルブロックの構造の一例を説明する回路図
【図１０】フラッシュメモリセルアレイの構造の一例を説明する回路図
【図１１】フラッシュメモリセルアレイの構造の一例を説明する回路図
【図１２】フラッシュメモリセルアレイの構造の一例を説明する回路図
【図１３】従来技術に係る半導体記憶装置の一例を示すブロック構成図
【図１４】従来技術に係る半導体記憶装置の昇圧回路の一例を示す回路図
【図１５】従来技術に係る半導体記憶装置のセンスアンプ回路の一例を示す回路図
【図１６】従来技術に係る半導体記憶装置を備えたコンビネーションＩＣカードの構成を示すブロック構成図
【符号の説明】
【００８３】
１０            非接触インターフェイス
１１            整流回路
１２            変調回路
１３            復調回路
１４            クロック分離回路
１５            アンテナ
１６、１７      レギュレータ
１８            プロトコル制御回路
２０            フラッシュマクロ
２１            読み出し・書き込み・消去電圧発生回路  
２３ａ          行デコーダ
２３ｂ          列デコーダ
２３ｃ          列セレクタ
２３ｄ          ブロック選択デコーダ
２４            フラッシュメモリセルアレイ
２５            センスアンプ
２５ａ          カウンタ
２５ｂ          デコーダ
２７ａ          アドレスレジスタ
２７ｂ          読み出しデータレジスタ
２７ｃ          書き込みデータレジスタ
２７ｄ          読み出しビット数設定レジスタ  
３０            昇圧回路
３１            基準電圧発生回路
３２、３２ａ    コンパレータ
３３            駆動信号発生回路
３４            ポンプセル回路
３５            ダイオードチェーン
３６            発振回路
３７            電圧検出回路
３８            電圧判定部
３９            ソース電圧切り替え回路
４０            ＣＰＵコア
４１            制御回路
４２            ＲＯＭ
４３            ＲＡＭ
４４            フラッシュマクロ用制御回路
４５            読み出し単位決定部
４６            接触・非接触判別回路
４７            接触型通信用カウンタ
４８            非接触型通信用カウンタ
４９            ＲＳフリップフロップ
５１            コントロールゲート
５２            フローティングゲート
５３            ソース
５４            ドレイン
６０            接触インターフェイス
６１            ＵＡＲＴ
６２            レジスタ
ＣＬＫ          外部クロック端子
ＣＬＫ１        接触型通信用クロック
Ｒ１、Ｒ２      抵抗
ＲＦＣＬＫ      非接触型通信用クロック
ＲＳＴ          外部リセット端子
Ｖｃｃ、Ｖｐｐ  電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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