(57)【要約】【課題】  パワーＭＯＳＦＥＴにおいて、面積効率を良好に維持して、耐圧を上げることを目的とする。【解決手段】  最小単位セット３０−１〜３０−４が、隣り合う最小単位セットの間でソース領域とドレイン領域とが隣り合うようにして並んでいる構成である。最小単位セットは、ゲート領域３１Ｇが格子状であり、ゲート領域のセルにソース領域３２Ｓ１〜３２Ｓ６とドレイン領域３３Ｄ１〜３２Ｄ５とが割り当てられてソース領域とドレイン領域とが交互にマトリクス状に配置してあり、且つ、ゲート領域の特定の一つのセル（ｘ２，ｙ２）にバックゲート領域３４ＢＧ１が割り当ててあり、バックゲート領域の周囲の部分についてはゲート領域が取り除かれて存在していない構成である。バックゲート領域は一定の間隔で分散している。【選択図】  図１
2006261437.tif 000002
【特許請求の範囲】
【請求項１】
ゲート領域が格子状であり、
該ゲート領域のセルにソース領域とドレイン領域とが割り当てられて該ソース領域と該ドレイン領域とが交互にマトリクス状に配置してあり、
且つ、該ゲート領域の特定のセルにバックゲート領域が割り当ててあり、該バックゲート領域が分散して配置してあり、
該バックゲート領域の周囲の部分については前記ゲート領域が取り除かれて存在していない構成としたことを特徴とする半導体装置。
【請求項２】
ゲート領域が格子状であり、該ゲート領域のセルにソース領域とドレイン領域とが割り当てられて該ソース領域と該ドレイン領域とが交互にマトリクス状に配置してあり、且つ、該ゲート領域の特定の一つのセルにバックゲート領域が割り当ててあり、該バックゲート領域の周囲の部分については前記ゲート領域が取り除かれて存在していない構成である最小単位セットが、
隣り合う最小単位セットの間で前記ソース領域と前記ドレイン領域とが隣り合うようにして並んでいる構成としたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記最小単位セットは、直交する二つの方向のうちの一つの方向に４つのセル、別の方向に３つのセルを有する矩形のサイズであることを特徴とする半導体装置。
【請求項４】
ゲート領域が格子状であり、該ゲート領域のセルにソース領域とドレイン領域とが割り当てられて該ソース領域と該ドレイン領域とが交互にマトリクス状に配置してあり、且つ、該ゲート領域の特定の一つのセルにバックゲート領域が割り当ててあり、該バックゲート領域の周囲の部分については前記ゲート領域が取り除かれて存在していない構成である第１の最小単位セットと、
ゲート領域が格子状であり、該ゲート領域のセルにソース領域とドレイン領域とが割り当てられて該ソース領域と該ドレイン領域とが交互にマトリクス状に配置してある構成である第２の最小単位セットとが、
交互に、隣り合う第１、第２の最小単位セットの間で前記ソース領域と前記ドレイン領域とが隣り合うようにして並んでいる構成としたことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記最小単位セットは、共に、直交する二つの方向のうちの一つの方向に４つのセル、別の方向に３つのセルを有する矩形のサイズであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にパワーＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴにおいては、製造コスト及び特性の安定化のために、面積効率が良好であることが求められており、且つ、制御する電流が大電流となりつつあることにともなって耐圧を上げることが求められている。ここで、面積効率とは、パワーＭＯＳＦＥＴの出力とパワーＭＯＳＦＥＴが占める半導体チップ上の面積との関係をいい、面積が狭くて出力が高いと面積効率は良好である。耐圧とは、ドレイン電流Ｉｄが一定に維持できる最大のドレイン電圧Ｖｄをいう。
【０００３】
図６（Ａ），（Ｂ）は従来のＮチャネルパワーＭＯＳＦＥＴ１を示す。図６（Ａ）はパワーＭＯＳＦＥＴ１の平面図であり、分かり易くするため同図（Ｂ）には示されているメタル配線１０は省略してある。図６（Ｂ）は同図（Ａ）中、VIB- VIB線に沿う断面図である。
【０００４】
パワーＭＯＳＦＥＴ１は、基板２のＰウェル領域３に、ポリシリコンゲート領域４Ｇを格子状に配置し、このポリシリコンゲート領域４Ｇで囲まれたアクティブ領域に、ソース領域５Ｓとドレイン領域６ＤとがＸ及びＹ方向に交互に配置してあり、ポリシリコンゲート領域４Ｇの外側にこれを囲むように枠形状のバックゲート領域７ＢＧが配置してある構成であり、良好は面積効率を有する構成となっている。
【０００５】
Ｄはドレインコンタクトであり、電圧端子Ｖｄと接続してある。Ｓはソースコンタクトである。Ｇはゲートコンタクトであり、電圧端子Ｖｇと接続してある。Ｂはバックゲートコンタクトである。ソースコンタクトＳとバックゲートコンタクトＢとはグランド端子に接続してある。８はフィールド酸化膜であり、９はBPSG(borophosphosilicate glass)層）である。１０はメタル配線である。
【特許文献１】特開平１１−３０７７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高い電圧Ｖｄを印加した場合でも、Ｐウェル領域３はその全面に亘って電位がグランド電位に維持されていることが理想である。
【０００７】
しかし、上記のパワーＭＯＳＦＥＴ１では、バックゲート領域７ＢＧの配置がポリシリコンゲート領域４Ｇの外側である関係で、Ｐウェル領域３のうちポリシリコンゲート領域４Ｇで囲まれたアクティブ領域の中央部分はバックゲート領域７ＢＧからの距離が長くなっており、高い電圧Ｖｄを印加した場合に、基板電流が増大すること等が原因で、アクティブ領域の中央部分の電位が変動してしまい、パワーＭＯＳＦＥＴ１の特性は、図３に線IA,IIAで示すように、十分には高くないドレイン電圧Ｖｄ１を越えるとドレイン電流Ｉｄが上昇してしまい、耐圧が十分でないという問題があった。
【０００８】
そこで、本発明は、上記課題を解決した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、ゲート領域が格子状であり、該ゲート領域のセルにソース領域とドレイン領域とが割り当てられて該ソース領域と該ドレイン領域とが交互にマトリクス状に配置してあり、且つ、該ゲート領域の特定の一つのセルにバックゲート領域が割り当ててあり、該バックゲート領域の周囲の部分については前記ゲート領域が取り除かれて存在していない構成である最小単位セットが、
隣り合う最小単位セットの間で前記ソース領域と前記ドレイン領域とが隣り合うようにして並んでいる構成としたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、バックゲート領域が分散して配置してあり、ウェル領域は分散した個所でバックゲート電位がとられており、高いドレイン電圧を印加した場合でも、ウェル領域には電位が不安定となる部分が発生しにくくなり、ドレイン電流はより高いドレイン電圧の領域まで一定に保たれ、耐圧が上昇する。
【００１１】
また、バックゲート領域が分散して配置していることによって従来は必要とされていたゲート領域の外側を囲むバックゲート領域が不要となり、その分、面積効率が向上する。
【発明を実施するための最良の形態】
【００１２】
次に本発明の実施の形態について説明する。
【実施例１】
【００１３】
図１（Ａ）、（Ｂ）は本発明の実施例１になるＮチャネルパワーＭＯＳＦＥＴ２０を示す。図１（Ａ）はパワーＭＯＳＦＥＴ２０の平面図であり、分かり易くするため図１（Ｂ）には示されているメタル配線３５は省略してある。図１（Ｂ）は図１（Ａ）中ＩＢ−ＩＢ線に沿う断面図である。
【００１４】
パワーＭＯＳＦＥＴ２０は、基板２１のＰウェル領域２２に、図２（Ａ）、（Ｂ）に示す最小単位セット３０が、例えば４つ、図１（Ａ）に示すように並んでなる構成であり、バックゲート領域３４ＢＧ１が一定の間隔で分散して配置してある構成である。
【００１５】
説明の便宜上、先ず、最小単位セット３０について、図２（Ａ）、（Ｂ）を参照して説明する。
【００１６】
図２（Ａ）は最小単位セット３０の平面図であり、分かり易くするため図２（Ｂ）には示されているメタル配線３５は省略してある。図２（Ｂ）は図２（Ａ）中IIB-IIB線に沿う断面図である。
【００１７】
最小単位セット３０は、横４×縦３の計１２個のセルがマトリクス状に並んでいる構成であり、一つのドレイン領域をバックゲート領域に変え、且つ、バックゲート領域の四方のポリシリコンゲート領域が取り除かれた構成であり、横長の矩形である。
【００１８】
詳細にみると、最小単位セット３０は、格子状のポリシリコンゲート領域３１Ｇと、６つのソース領域３２Ｓ１〜３２Ｓ６と、５つのドレイン領域３３Ｄ１〜３２Ｄ５と、１つのバックゲート領域３４ＢＧ１とを有する。バックゲート領域３４ＢＧ１はハッチングを付して示す。
【００１９】
ポリシリコンゲート領域３１Ｇは、格子状であり、四角の枠部３１Ｇａと、枠部３１Ｇａの内側の、Ｘ方向に延在しているＸ方向桟部３１ＧＸ１、３１ＧＸ２と、Ｙ方向に延在しているＹ方向桟部３１ＧＹ１、３１ＧＹ２、３１ＧＹ３とを有する。ポリシリコンゲート領域３１Ｇ内には、座標（ｘ１，ｙ１）〜（ｘ４，ｙ３）で表される横４×縦３の計１２個のセルが形成される。セルを座標で表す。ソース領域３２Ｓ１〜３２Ｓ６とドレイン領域３３Ｄ１〜３２Ｄ５とは、各セルを一つのソース領域或いはドレイン領域とされて、Ｘ方向及びＹ方向に交互に並んでいる。セル（ｘ２，ｙ３）、（ｘ４，ｙ３）、（ｘ１，ｙ２）、（ｘ３，ｙ２）、（ｘ２，ｙ１）、（ｘ４，ｙ１）には夫々ソース領域３２Ｓ１〜３２Ｓ６が割り当ててある。セル（ｘ１，ｙ３）、（ｘ３，ｙ３）、（ｘ４，ｙ２）、（ｘ１，ｙ１）、（ｘ３，ｙ１）には夫々ドレイン領域３３Ｄ１〜３２Ｄ５が割り当ててある。
【００２０】
セル（ｘ２，ｙ２）は、並びの順番では、ドレイン領域が割り当てられるセルである。このセル（ｘ２，ｙ２）に、バックゲート領域３４ＢＧ１が割り当ててある。
【００２１】
このバックゲート領域３４ＢＧ１の周囲の部分にはＸ方向桟部及びＹ方向桟部が設けられていない。
【００２２】
Ｄはドレインコンタクト、Ｓはソースコンタクト、Ｇはゲートコンタクト、Ｂはバックゲートコンタクトである。
【００２３】
３５、３６はコンタクト上のメタル配線である。メタル配線３６はバックゲートコンタクトとこの両側のソースコンタクトとの間に延在しており、一つのバックゲートコンタクトと二つのソースコンタクトとを接続している。３７はＢＰＳＧ膜である。
【００２４】
上記構成の最小単位セット３０は、バックゲート領域３４ＢＧ１がソース領域とドレイン領域とがマトリクス状に並んでいる領域の内部であって略中央の部位に位置しているため、Ｐウェル領域２２のうちバックゲート領域３４ＢＧ１から最も遠い部分はソース領域３２Ｓ２及びソース領域３２Ｓ６の下側の部分であるけれども、その距離は極く短い。
【００２５】
次に、図１（Ａ）、（Ｂ）を参照して、上記の最小単位セット３０がどのように並んでいるかについて説明する。
【００２６】
パワーＭＯＳＦＥＴ２０は、４つの最小単位セット３０−１〜３０−４が、隣り合う最小単位セットの間でソース領域とドレイン領域とが隣り合うようにして、マトリクス状に並んでいる構成である。
【００２７】
Ｘ方向については、最小単位セット３０−１と３０−２、３０−３と３０−４とは整列して並んでいる。Ｙ方向については、最小単位セット３０−３、３０−４は、夫々最小単位セット３０−１と３０−２とに対して、Ｘ２方向に一つのセルの分ずれている。最小単位セット３０−１〜３０−４は間に隙間を形成せずに密に並んでいる。
【００２８】
また、図１（Ｂ）に示すように、ドレインコンタクトＤは電圧端子Ｖｄと接続してある。ポリシリコンゲート領域３１Ｇの枠部３１Ｇａは電圧端子Ｖｇと接続してある。ソースコンタクトＳとバックゲートコンタクトＢとはグランド端子に接続してある。
【００２９】
パワーＭＯＳＦＥＴ２０の周囲については、枠形状のバックゲート領域は取り除かれており、存在していない。
【００３０】
上記構成のパワーＭＯＳＦＥＴ２０は以下の特徴（１）、（２）、（３）を有する。
（１）耐圧が高い。
【００３１】
バックゲート領域３４ＢＧ１が一定の間隔で分散している。このため、Ｐウェル領域２２にはバックゲート領域３４ＢＧから遠距離の部分が存在せず、Ｐウェル領域２２は分散した個所でグランド電位であるバックゲート電位がとられており、高いドレイン電圧Ｖｄを印加した場合でも、Ｐウェル領域２２には電位が不安定となる部分が発生しない。
【００３２】
よって、パワーＭＯＳＦＥＴ２０の特性は、図３に線Ｉ，ＩＩで示すように、ドレイン電圧Ｖｄ１よりも高いドレイン電圧Ｖｄ２までドレイン電流Ｉｄは一定に維持され、ドレイン電流Ｉｄが一定に維持される範囲が高い電圧の方向に拡大し、パワーＭＯＳＦＥＴ２０は従来に比較して高い耐圧Ｖｄ２を有する。
（２）面積効率が良好である。
【００３３】
周囲に、枠形状のバックゲート領域を有していない。また、ソース領域とドレイン領域とが密に並んでおり、隙間を有していない。よって、パワーＭＯＳＦＥＴ２０は面積効率が良好である。
（３）設計効率が良好である。
【００３４】
最小単位セット３０−１〜３０−４を、隣り合う最小単位セットの間でソース領域とドレイン領域とが隣り合うようにして、マトリクス状に並べた構成であるため、パワーＭＯＳＦＥＴ２０を効率よく設計することが出来る。なお、パワーＭＯＳＦＥＴの要求される特性が相違する場合でも、要求特性に応じて最小単位セットの数を決めて、最小単位セットを、隣り合う最小単位セットの間でソース領域とドレイン領域とが隣り合うようにしてマトリクス状に並べればよいため、設計は容易である。
【実施例２】
【００３５】
図４は本発明の実施例２になるＮチャネルパワーＭＯＳＦＥＴ２０Ａを示す。このパワーＭＯＳＦＥＴ２０Ａは、図２（Ａ）に示す最小単位セット３０と、図５に示す別の最小単位セット４０とがマトリクス状に並んでいる構成である。
【００３６】
最小単位セット４０は、図２（Ａ）に示す最小単位セット３０のうちのバックゲート領域３４ＢＧ１をドレイン領域とし、このドレイン領域の周囲の部分に桟部を設けた構成である。
【００３７】
最小単位セット３０と最小単位セット４０とは、適宜１８０度向きを変えて、隣り合う最小単位セット３０，４０の間でソース領域とドレイン領域とが隣り合うようにしてある。
【００３８】
最小単位セット３０−１０、４０−１は、夫々図２（Ａ）及び図５に示す姿勢から１８０度向きを変えた向きである。
【００３９】
このＮチャネルパワーＭＯＳＦＥＴ２０Ａは、バックゲート領域３４ＢＧ１間の間隔は、前記のＮチャネルパワーＭＯＳＦＥＴ２０に比較して広くはなるが、Ｘ及びＹ方向で隣り合うセル同士でもって構成されるＭＯＳＦＥＴの数は、前記のＮチャネルパワーＭＯＳＦＥＴ２０に比較して多くなる。よって、ＮチャネルパワーＭＯＳＦＥＴ２０Ａは、前記のＮチャネルパワーＭＯＳＦＥＴ２０に比較して、耐圧は少し低くなるけれども、面積効率は更に良好となる。
【００４０】
また、上記各実施例において、最小単位セット３０−１〜３０−４等は、縦に４つのセル、横に３つのセルを有する縦長の矩形でも良い。
【００４１】
なお、本発明はＰチャネルパワーＭＯＳＦＥＴでも実施が可能である。この場合には、バックゲート領域はドレイン領域が割り当てられるセルの一つに形成される。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１になるＮチャネルパワーＭＯＳＦＥＴを示す図である。
【図２】最小単位セットを示す図である。
【図３】図１のＮチャネルパワーＭＯＳＦＥＴの特性図である。
【図４】本発明の実施例２になるＮチャネルパワーＭＯＳＦＥＴを示す図である。
【図５】最小単位セットを示す図である。
【図６】従来のＮチャネルパワーＭＯＳＦＥＴを示す図である。
【符号の説明】
【００４３】
２０，２０Ａ  ＮチャネルパワーＭＯＳＦＥＴ
２１  基板
２２  Ｐウェル領域
３０，４０  最小単位セット
３１Ｇ  ポリシリコンゲート領域
３１Ｇａ  枠部
３１ＧＸ１、３１ＧＸ２  Ｘ方向桟部
３１ＧＹ１、３１ＧＹ２、３１ＧＹ３  Ｙ方向桟部
３２Ｓ１〜３２Ｓ６  ソース領域
３３Ｄ１〜３２Ｄ５  ドレイン領域
３４ＢＧ１  バックゲート領域
【図１】
2006261437.tif 000003
【図２】
2006261437.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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