(57)【要約】【課題】ＥＳＤ保護素子が高周波特性に影響を与えることなく、かつ、ＥＳＤ保護素子が有効に動作することができるようにする。【解決手段】信号通過用スイッチＦＥＴ素子としての第１及び第２のスイッチＦＥＴ素子１，２のゲートとスイッチ制御回路１０２との間には、第１及び第２の分離スイッチ６１，６２がそれぞれ設けられ、バイパス用スイッチＦＥＴ素子３，４のゲートとスイッチ制御回路１０２との間には、第３及び第４の分離スイッチ６３，６４がそれぞれ設けられ、非動作時において第１乃至第４のスイッチＦＥＴ素子１〜４のゲートは、第１乃至第４の分離スイッチ６１〜６４によってスイッチ制御回路１０２と電気的に遮断され、開放状態となり、ＥＳＤ保護素子２１，２２によるＥＳＤサージの放電が確実に行えるよう構成されたものとなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の高周波信号端子を有し、当該複数の高周波信号端子間には、それぞれ信号通過用スイッチＦＥＴ素子が少なくとも１つ接続される一方、前記信号通過用スイッチＦＥＴ素子の端部にそれぞれ接続された高周波信号端子のいずれか一方と接地間に少なくとも１つのバイパス用スイッチＦＥＴ素子が接続されると共に、前記信号通過用スイッチＦＥＴ素子及び前記バイパス用スイッチＦＥＴ素子の動作を制御する信号を出力し、前記複数の高周波信号端子の内、所望の高周波信号端子間を導通可能とするよう構成されてなるスイッチ制御回路を具備してなる半導体スイッチ集積回路であって、
前記信号通過用スイッチＦＥＴ素子及び前記バイパス用スイッチＦＥＴ素子のゲートと前記スイッチ制御回路との間に、非動作時における前記各々のゲートを開放状態とする分離スイッチを設け、
ＥＳＤサージ印加時に前記全ての信号通過用スイッチＦＥＴ素子及びバイパス用スイッチＦＥＴ素子を導通せしめ、ＥＳＤ放電を可能としてなることを特徴とする半導体スイッチ集積回路。
【請求項２】
前記バイパス用スイッチＦＥＴ素子はキャパシタを介して接地されると共に、当該キャパシタには、ＥＳＤ保護素子が並列接続されてなることを特徴とする請求項１記載の半導体スイッチ集積回路。
【請求項３】
前記分離スイッチは、半導体素子からなるゲートスイッチを用いてなることを特徴とする請求項１又は請求項２いずれか記載の半導体スイッチ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ（電界効果トランジスタ）スイッチ素子を用いた半導体スイッチ集積回路に係り、特に、耐サージ性の向上を図ったものに関する。
【背景技術】
【０００２】
携帯電話端末のアンテナと無線機回路との間の送受信切り替えや、複数の周波数帯の送受信機と複数のアンテナ端子間の切り替えには半導体スイッチが用いられている。この半導体スイッチを構成するスイッチ素子としては、主としてＰＩＮダイオードを用いたものと、ＧａＡｓＦＥＴを用いたものがあり、前者は送信出力が大きいＧＳＭ(Global System for Mobile Communications)に、後者はＧＳＭに比べて送信電力が比較的小さいＰＤＣ(Personal Digital Cellular)、ＰＨＳ(Personl Handyphone System)、ＣＤＭＡ(Code Division Multiple Access)等の携帯端末に用いられている。
【０００３】
上述のような携帯端末において、ＧａＡｓＦＥＴを用いた半導体スイッチは、複数のアンテナ端子、送受信機端子の切り替えのためのアンテナスイッチとして用いられるため、内部には複数のスイッチ素子が組み込まれると共に、各スイッチ素子を制御するためのデコーダ回路が組み込まれることもあり回路構成の複雑化の傾向が顕著である。
このようなＧａＡｓＦＥＴを用いたアンテナスイッチでは、主にデプレッション型ＦＥＴがスイッチ素子として用いられる。このデプレッション型ＦＥＴを用いてスイッチを構成する方法としては主に以下に述べるように２種類の構成の方法がある。
【０００４】
その内の１つは、高周波信号端子間にＦＥＴのドレインとソースを配置し、ゲート端子を制御端子として論理値Ｈｉｇｈに相当する電位にすることで、ＦＥＴをオン状態にして高周波端子間を導通させる一方、ゲート端子を接地電位であるＬｏｗ電位とすることでＦＥＴの遮断特性によってＦＥＴをオフ状態として、高周波端子間を遮断するように構成した直列型スイッチと称されるものがある。
【０００５】
また、他の１つは、高周波信号端子と接地端子間にＦＥＴのドレインとソースを配置したもので、制御端子としてのゲート端子に論理値Ｈｉｇｈに相当する電位を印加することでＦＥＴをオン状態とし、高周波信号端子と接地端子を導通させることで高周波信号端子間を遮断状態とする一方、ゲート端子に論理値Ｌｏｗに相当する電位を印加することでＦＥＴをオフ状態とし、高周波信号端子と接地端子間を遮断することで、高周波信号端子間を導通状態とするよう構成した並列スイッチと称されるものがある。
【０００６】
アンテナスイッチを構成する場合には、これらを適宜併用することで、低挿入損失、高アイソレーションを有し、かつ、複雑な経路を切り替えることが可能となる。
アンテナスイッチは、複数のスイッチ素子を駆動するが、基本的には１つのスイッチ素子に対して１つの駆動信号が必要である。実際には、アンテナスイッチの外部からのスイッチ制御は、必要最低限の端子数で制御できるようにし、アンテナスイッチ内にデコーダ等の制御回路を設けて、外部から入力された制御信号を各スイッチ素子の制御に振り分ける構成を採ることが多い。
【０００７】
アンテナスイッチを携帯端末に用いる場合、携帯端末に用いられる種々の半導体素子の中では外部に晒される可能性が比較的高い。そのため、静電気放電（ＥＳＤ：Electro Static Discharge）に対する耐性が高いことが要求される。
しかしながら、ＧａＡｓＦＥＴ自体のＥＳＤ耐性は必ずしも高くはない。特に、ゲート端子やオフ状態でのドレイン・ソース間は、デバイス構造にもよるが１５Ｖから３０Ｖ程度であり、低雑音素子などではこれよりも低い素子もある。
【０００８】
アンテナスイッチでは比較的高耐圧でゲート幅の大きいＦＥＴがスイッチ素子として用いられることが多く、また、線形性を向上させる観点から直列接続されて用いられる場合もあるので、ＥＳＤ耐量という点では低雑音素子に比べれば一般的には高い耐性を有するが、必ずしも十分なものではなく、ＥＳＤ耐性技術の向上が必要である。
【０００９】
アンテナスイッチの高周波信号端子におけるＥＳＤ保護能力を高くするには、高周波信号端子と接地端子間にＥＳＤ保護素子を設けることで実現できるが、次述するような問題を生ずる。
すなわち、ＥＳＤ保護素子は、ＥＳＤサージが印加されない通常の動作時には高インピーダンスとなるように設計されるが、ＥＳＤによる大電流を放電させるという機能の特性上、素子サイズが大きいため、寄生容量が無視できない。かかる寄生容量は、高周波信号に対する不整合素子として作用し、挿入損失の増加、反射損失の増加を招く。このため、高周波信号端子にＥＳＤ保護素子を接続する場合には寄生容量値はできる限り低いことが望ましい。
【００１０】
また、ＥＳＤ保護素子は、歪みの発生源ともなる。低歪みが要求されるＷＣＤＭＡ、送信電力が大きなＧＳＭではわずかな歪みの発生が問題となるため、厳しい規格が適用されている。
しかしながら、ＥＳＤ保護と歪みの低減は、トレードオフの関係にあり、高周波信号端子にＥＳＤ保護素子を用いた場合には、ＥＳＤ保護と歪みの低減の双方を満足することは困難であった。
【００１１】
アンテナスイッチでは、既に述べたように、通常、ディプレッション型ＦＥＴが用いられ、先に述べた並列型ＦＥＴの接続端子側は直接接地せずに、大容量のキャパシタを用いて高周波的に短絡させる方法が用いられる。この場合、ＥＳＤ保護素子を用いない場合には、高周波信号端子と接地端子間には放電経路が存在しないため、キャパシタの両端間にＥＳＤ保護素子を付加する方法が考えられる。このような構成とした場合は、高周波信号に対してＥＳＤ保護端子はほとんど影響を与えないので、歪み発生の問題は回避できる。
【００１２】
この方法の場合、高周波信号端子とＥＳＤ保護素子の間には、スイッチＦＥＴ素子が直列に複数箇所に接続されていることになるため、ＥＳＤ保護素子を有効に動作させるには、全てのスイッチ素子がオン状態、すなわち、導通状態にあることが不可欠となる。
【００１３】
図７には、上述のような構成を有するアンテナスイッチＩＣの回路構成例が示されており、以下、同図を参照しつつこのアンテナスイッチＩＣにおけるＥＳＤ保護素子の使用に対する回路動作上の問題について説明する。
図７に示されたアンテナスイッチＩＣは、単極双投スイッチ（以下、「ＳＰＤＴスイッチ」と称す）としての機能を果たすものであり、第１のスイッチＦＥＴ素子１は、第１の高周波信号端子５１と第２の高周波信号端子５２との間に直列接続され、第２のスイッチＦＥＴ素子２は、第１の高周波信号端子５１と第３の高周波信号端子５３間に直列接続されたものとなっている。ここで、説明の便宜上、第１及び第２のスイッチＦＥＴ素子１，２を”直列スイッチ素子”と称することとする。
【００１４】
一方、第３のスイッチＦＥＴ素子３は、第２の高周波信号端子５２と接地間に第１のキャパシタ２５を介して接続されており、また、第４のスイッチＦＥＴ素子４は、第３の高周波信号端子５３と接地間に第２のキャパシタ２６を介して接続されている。ここで、説明の便宜上、第３及び第４のスイッチＦＥＴ素子３，４を”並列スイッチ素子”と称することとする。
【００１５】
これら第１乃至第４のスイッチＦＥＴ素子１〜４は、それぞれのゲートに、ゲート抵抗器４１〜４４を介してスイッチ制御回路１０２からの制御信号が印加されることで、その動作が制御できるようになっている。そして、スイッチ制御回路１０２は、外部からスイッチ制御回路用のスイッチ制御信号がスイッチ制御外部端子５８へ入力され、このスイッチ制御信号に応じて、第１乃至第４のスイッチＦＥＴ素子１〜４の駆動に必要な制御信号を出力するよう構成されたものとなっている。
【００１６】
なお、各スイッチＦＥＴ素子１〜４を通過する高周波信号がスイッチ制御回路１０２内へ漏洩することによる誤動作の発生を防止するため、各ゲート抵抗器４１〜４４とスイッチ制御回路１０２の各々の接続点と接地間には、バイパスキャパシタ３１〜３４が接続されている。
【００１７】
かかる構成において、第１乃至第４のスイッチＦＥＴ素子１〜４は、ディプレッション型ＦＥＴであるとする。
ディプレッション型ＦＥＴは、ノーマリーオン型と称され、オン状態が実現し易い素子である。例えば、ゲート電極を開放状態とした場合に、ソース又はドレインにＥＳＤが印加されると、ゲート・ドレイン間、又は、ゲート・ソース間の容量を通じてゲート電位が上昇し、ドレイン又はソース電極よりも高電位となるので、必ずオン状態となる。
これを図７に示された回路で見ると、第１乃至第４のスイッチＦＥＴ素子１〜４は、ＥＳＤサージの有力な放電経路となるので、第１乃至第４のスイッチＦＥＴ素子１〜４自体が破壊に到ることは少なくなる。
なお、この種の半導体スイッチ回路としては、例えば、特許文献１や特許文献２に開示されたようなものが知られている。
【００１８】
【特許文献１】特開２００３−１００８９３号公報（第５−９頁、図１−図９）
【特許文献２】特開２００４−２２９０７５号公報（第４−８頁、図１−図７）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところが、図７に示されたようにアンテナスイッチＩＣ内部にスイッチ制御回路１０２が設けられると、各スイッチＦＥＴ素子１〜４のゲートがスイッチ制御回路１０２で終端されることとなる。この部分は、特に電圧が固定されているわけではないが、通常は低電位となる。それは、スイッチ制御回路１０２自体は小電流で動作させるため内部に使用される素子サイズが小さいためであり、したがって、通常、スイッチ制御回路１０２のＥＳＤ耐量は低い。
【００２０】
このため、スイッチ制御回路１０２には、通常、ＥＳＤ保護素子が電源端子や入力端子等に付加されてＥＳＤ耐性の向上が図られるが、保護素子にはクランプ電圧が生ずるため、スイッチ制御回路１０２はそのクランプ電圧で固定されることとなる。本願出願人によるシュミレーションによれば、このようなスイッチ制御回路１０２は、電位が固定された部位とみなすことができる。
【００２１】
また、図７に示された回路において、バイパスキャパシタ３１〜３４は、ＥＳＤサージが印加される前には充電されていないものとみなすことができるので、ＥＳＤサージが印加された場合には短絡素子として機能することとなる。
したがって、このようなことから、バイパスキャパシタ３１〜３４とスイッチ制御回路１０２は、各スイッチＦＥＴ素子１〜４のゲートを接地電位、又は、これに近い低電位に固定する作用をなすものであると捉えることができる。
【００２２】
このような回路において、高周波信号端子にＥＳＤが印加されると、第１乃至第４のスイッチＦＥＴ素子１〜４がデプレッション型ＦＥＴであってもオフ状態になってしまう。このためスイッチＦＥＴ素子１〜４は、ＥＳＤ放電経路として動作することができなくなり、結果としてＦＥＴの破壊電圧以上の電圧が端子間に印加され、遂には破壊に到ることとなる。
すなわち、スイッチ制御回路１０２を内蔵するアンテナスイッチＩＣでは、スイッチＦＥＴ素子が必ずしもオン状態にならず、オフ状態となる場合もあり、結果としてＥＳＤ耐量の低下を招くという問題があった。
【００２３】
本発明は、上記実状に鑑みてなされたもので、ＥＳＤ保護素子が高周波特性に影響を与えることなく、ＥＳＤ保護特性の良好な半導体スイッチ集積回路を提供するものである。
【課題を解決するための手段】
【００２４】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
複数の高周波信号端子を有し、当該複数の高周波信号端子間には、それぞれ信号通過用スイッチＦＥＴ素子が少なくとも１つ接続される一方、前記信号通過用スイッチＦＥＴ素子の端部にそれぞれ接続された高周波信号端子のいずれか一方と接地間に少なくとも１つのバイパス用スイッチＦＥＴ素子が接続されると共に、前記信号通過用スイッチＦＥＴ素子及び前記バイパス用スイッチＦＥＴ素子の動作を制御する信号を出力し、前記複数の高周波信号端子の内、所望の高周波信号端子間を導通可能とするよう構成されてなるスイッチ制御回路を具備してなる半導体スイッチ集積回路であって、
前記信号通過用スイッチＦＥＴ素子及び前記バイパス用スイッチＦＥＴ素子のゲートと前記スイッチ制御回路との間に、非動作時における前記各々のゲートを開放状態とする分離スイッチを設け、
ＥＳＤサージ印加時に前記全ての信号通過用スイッチＦＥＴ素子及びバイパス用スイッチＦＥＴ素子を導通せしめ、ＥＳＤ放電を可能としてなるものである。
【発明の効果】
【００２５】
本発明によれば、ＥＳＤサージが印加された場合に全ての信号通過用スイッチＦＥＴ素子及びバイパス用スイッチＦＥＴ素子が導通状態となるようにしたので、ＥＳＤ保護素子を介して確実に放電が行われる一方、通常の動作の際には、ＥＳＤ保護素子が回路動作に何ら影響を与えることがなく、高周波信号端子間の特性劣化が防止され、しかも、従来に比して少ないＥＳＤ保護素子を用いて高いＥＳＤ保護能力を有する半導体スイッチ集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、図７に示された従来回路と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における半導体スイッチ集積回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ集積回路は、スイッチ部１０１とスイッチ制御回路１０２とに大別されて構成されたものとなっており、スイッチ部１０１は、単極双投スイッチ（ＳＰＤＴスイッチ）が構成された例となっている。
【００２７】
そして、スイッチ部１０１は、第１乃至第４のスイッチＦＥＴ素子１〜４と第１乃至第４の分離スイッチ６１〜６４とを主たる構成要素としてなり、第１の高周波信号端子５１と第２又は第３の高周波信号端子５２，５３との接続が可能に構成されたものとなっている。
第１乃至第４のスイッチＦＥＴ素子１〜４は、具体的にはディプレッション型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００２８】
信号通過用スイッチＦＥＴ素子としての第１及び第２のスイッチＦＥＴ素子１，２のドレイン（又はソース）は共に第１の高周波信号端子５１に接続される一方、第１のスイッチＦＥＴ素子のソース（又はドレイン）は第２の高周波信号端子５２に、また、第２のスイッチＦＥＴ素子２のソース（又はドレイン）は第３の高周波信号端子５３に、それぞれ接続されている。なお、説明の便宜上、第１及び第２のスイッチＦＥＴ素子１，２を”直列スイッチ素子”と称することとする。
【００２９】
また、バイパス用スイッチＦＥＴ素子としての第３のスイッチＦＥＴ素子３は、そのドレイン（又はソース）が第２の高周波信号端子５２に接続される一方、ソース（又はドレイン）と接地側との間には、第１のキャパシタ２５と第１のＥＳＤ保護素子２１が並列接続されている。
さらに、バイパス用スイッチＦＥＴ素子としての第４のスイッチＦＥＴ素子４は、そのドレイン（又はソース）が第３の高周波信号端子５３に接続される一方、ソース（又はドレイン）と接地側との間には、第２のキャパシタ２６と第２のＥＳＤ保護素子２２が並列接続されている。なお、説明の便宜上、第３及び第４のスイッチＦＥＴ素子３，４を”並列スイッチ素子”と称することとする。
【００３０】
またさらに、第１乃至第４のスイッチＦＥＴ素子１〜４の各々のゲートと、これら第１乃至第４のスイッチＦＥＴ素子１〜４のゲートへの制御信号が出力されるスイッチ制御回路１０２の第１乃至第４の制御信号端子５４ａ〜５４ｄとの間には、第１、第２、第３及び第４の分離スイッチ６１、６２、６３、６４が、それぞれ設けられている。そして、これら第１乃至第４の分離スイッチ６１〜６４の所定の箇所には、スイッチ制御回路１０２からの電源電圧が、スイッチ制御回路１０２に設けられた内部電源端子５５から印加されるようになっている。
【００３１】
スイッチ制御回路１０２は、外部接地端子５６を介して接地される一方、スイッチ外部電源端子５７を介して外部から所定の電源電圧が印加されるようになっている。また、スイッチ制御外部端子５８には、図示されない外部の回路から所定の制御電圧が印加され、その制御電圧に応じて、第１乃至第４の制御信号端子５４ａ〜５４ｄへ第１乃至第４のスイッチＦＥＴ素子１〜４を、オン状態、又は、オフ状態とするための制御信号が出力されるようになっている。
【００３２】
かかる構成において、高周波信号スイッチとしての動作は、この種の公知・周知のスイッチと基本的に変わるところはなく、以下、概括的に説明すれば、スイッチ制御回路１０２のスイッチ制御外部端子５８には、所望する高周波信号経路、すなわち、第１乃至第３の高周波信号端子５１〜５３の内、導通状態としたい端子間に応じた制御電圧が印加される。そして、その制御電圧の論理状態に応じて、第１乃至第４の制御信号端子５４ａ〜５４ｄへ制御信号が出力され、その結果、所望する高周波信号端子間が導通状態とされ高周波信号経路が形成されることとなる。
【００３３】
次に、かかる構成の半導体スイッチ集積回路におけるＥＳＤ保護機能について説明する。
通常、ＥＳＤ保護は、回路が個別部品として扱われている状態での問題、すなわち、換言すれば、半導体スイッチ集積回路に電源電圧が印加されておらず、かつ、第１乃至第３の高周波信号端子５１〜５３が開放状態での問題であるので、以下の説明においては、集積半導体回路がそのような状態にあるものとする。
【００３４】
かかる状態にあって、第１の高周波信号端子５１と外部接地端子５６との間に、第１の高周波信号端子５１側を正極性とするＥＳＤサージが印加されたとする。
スイッチ制御回路１０２には、電源電圧が印加されていないため、内部電源端子５５にも電圧は生じないので、接地電位と同電位となる。このため、第１乃至第４の分離スイッチ６１〜６４のゲートも接地電位となり、第１乃至第４の分離スイッチ６１〜６４はオフ状態となる。
かかる状態は、第１乃至第４のスイッチＦＥＴ素子１〜４のゲート側から第１乃至第４の分離スイッチ６１〜６４を見た場合、開放状態に等価である。
【００３５】
そして、第１の高周波信号端子５１は、正極性のＥＳＤが印加されることにより、電位が急激に正極側で上昇してゆき、第１のスイッチＦＥＴ素子１のドレイン（又はソース）及び第２のスイッチＦＥＴ素子２ドレイン（又はソース）の電位は正極側で増大してゆく。
それによって第１のスイッチＦＥＴ素子１においては、ドレイン（又はソース）とゲート間及びゲートとソース（又はドレイン）間の静電容量によってゲート電位の上昇を招くこととなる。
【００３６】
すると第１のスイッチＦＥＴ素子１は、ソース（又はドレイン）電位よりもゲート電位が高い状態になるので、第１のスイッチＦＥＴ素子１はオン状態となり、ドレイン（又はソース）とソース（又はドレイン）の電位はほぼ同電位となる。同様にして、第２のスイッチＦＥＴ素子２もオン状態となる。
これは、並列スイッチ素子である第３及び第４のスイッチＦＥＴ素子３，４においても同様であり、結局、全てのスイッチＦＥＴ素子１〜４がオン状態となる。
【００３７】
その結果、第１の高周波信号端子５１に印加されたＥＳＤは、２つの経路に分かれ、第３のスイッチＦＥＴ素子３のソース（又はドレイン）及び第４のスイッチＦＥＴ素子４のソース（又はドレイン）にそのまま現れることとなるが、それぞれＥＳＤ保護素子２１，２２が接続されているため、この部分での電位がＥＳＤ保護素子２１，２２の動作電圧を超えると、ＥＳＤ保護素子２１，２２は急激に導通状態となり、放電が行われる。
このため、第１の高周波信号端子５１における電位は、ＥＳＤ保護素子２１，２２のクランプ電圧に対してわずかに高い電圧で保持されることとなる。
【００３８】
ここで、ＥＳＤ保護素子２１，２２のクランプ電圧は、第１乃至第４のスイッチＦＥＴ素子１〜４並びに第１及び第２のキャパシタ２５，２６の破壊電圧に対して低くなるように設定しておけば、半導体スイッチ集積回路はＥＳＤにより破壊されることはない。
【００３９】
次に、第１の高周波信号端子５１に負極性のＥＳＤサージが印加された場合について説明する。
第１乃至第４のスイッチＦＥＴ素子１〜４のゲート電位に関しては、前述した正極性のＥＳＤサージが印加された場合と同様である。
第１の高周波信号端子５１に、負のＥＳＤサージが印加されると、第１のスイッチＦＥＴ素子１のドレイン（又はソース）電位は、接地電位よりも低下する。これに対して第１のスイッチＦＥＴ素子１のゲート電位は、接地電位であるにも関わらす、相対的にはドレイン（又はソース）の電位よりも高くなるので、結局、第１のスイッチＦＥＴ素子１はオン状態となる。これは、他の第２乃至第４のスイッチＦＥＴ素子２〜４においても同様であり、結局、第１乃至第４のスイッチＦＥＴ素子１〜４は全てオン状態となる。すると、第１の高周波信号端子５１に印加されたＥＳＤサージは、第３のスイッチＦＥＴ素子３のソース（又はドレイン）及び第４のスイッチＦＥＴ素子４のソース（又はドレイン）に現れることとなる。
【００４０】
第３及び第４のスイッチＦＥＴ素子３，４のソース（又はドレイン）には、ＥＳＤ保護素子２１，２２が接続されているので、この部分の電位がＥＳＤ保護素子２１，２２の負の動作電圧Ｖｒに達すると、ＥＳＤ保護素子２１，２２は導通状態となり、放電が行われる。
したがって、第１の高周波信号端子５１の電位は、ＥＳＤ保護素子２１，２２のクランプ電圧よりわずかに高い電位に保持されることとなる。
【００４１】
このため、ＥＳＤ保護素子２１，２２のクランプ電圧を第１乃至第４のスイッチＦＥＴ素子１〜４、第１及び第２のキャパシタ２５，２６の破壊電圧に対して低く設定しておけば、半導体スイッチ集積回路はＥＳＤにより破壊されることなない。
なお、上述したＥＳＤに対する保護動作は、第２及び第３の高周波信号端子５２，５３にＥＳＤサージが印加された場合であっても基本的に同様である。
このように本発明の実施の形態における半導体スイッチ集積回路は正極性及び負極性のいずれのＥＳＤサージに対しても十分な保護機能を発揮するものとなっている。
【００４２】
次に、上述の基本構成例に基づいたより具体的な回路構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この具体回路構成例は、特に、先の図１に示された基本回路構成における第１乃至第４の分離スイッチ６１〜６４のより具体的な回路例が示されたもので、以下、第１乃至第４の分離スイッチ６１〜６４の構成及びその周辺部分との接続について説明することとする。
【００４３】
まず、第１乃至第４の分離スイッチ６１〜６４は、いずれも同一の回路構成を有してなるもので、ここでは、第１の分離スイッチ６１の構成を説明し、この説明を以て第２乃至第４の分離スイッチ６２〜６４の構成の説明に代えることとする。なお、図２においては、第１の分離スイッチ６１の構成要素に対応する第２乃至第４の分離スイッチ６２〜６４の構成要素についてそれぞれ符号を付すこととする。
【００４４】
第１の分離スイッチ６１は第１のゲートスイッチＦＥＴ５と第１のダイオード１１とから構成されたものとなっている。ここで、第１のゲートスイッチＦＥＴ５は、エンハンスメント型ＦＥＴが好適であるが、スイッチ制御回路１０２の内部電源端子５５からの印加電圧を考慮することでディプレッション型ＦＥＴを用いることも可能である。
第１のゲートスイッチＦＥＴ５のドレイン（又はソース）は第１のゲート抵抗器４１を介して第１のスイッチＦＥＴ素子１のゲートに接続されると共に、第１のゲートスイッチＦＥＴ５と第１のゲート抵抗器４１との接続点は第１のバイパスキャシタ３１を介して接地されている。
【００４５】
また、第１のゲートスイッチＦＥＴ５のソース（又はドレイン）はスイッチ制御回路１０２の第１の制御信号端子５４ａに接続される一方、ゲートは、分離スイッチ用第１のゲート抵抗器４５を介してスイッチ制御回路１０２の内部電源端子５５に接続されている。
【００４６】
同様に、第２の分離スイッチ６２を構成する第２のゲートスイッチＦＥＴ６のドレイン（又はソース）は、第２のゲート抵抗器４２を介して第２のスイッチＦＥＴ素子２のゲートに接続されると共に、第２のバイパスキャパシタ３２を介して接地されている。
また、第２のゲートスイッチＦＥＴ６のソース（又はドレイン）は第２の制御信号端子５４ｂに接続される一方、ゲートは、分離スイッチ用第２のゲート抵抗器４６を介してスイッチ制御回路１０２の内部電源端子５５に接続されている。
【００４７】
第３の分離スイッチ６３を構成する第３のゲートスイッチＦＥＴ７のドレイ（又はソース）は、第３のゲート抵抗器４３を介して第３のスイッチＦＥＴ素子３のゲートに接続されると共に、第３のバイパスキャパシタ３３を介して接地されている。
また、第３のゲートスイッチＦＥＴ７のソース（又はドレイン）は第３の制御信号端子５４ｃに接続される一方、ゲートは、分離スイッチ用第３のゲート抵抗器４７を介してスイッチ制御回路１０２の内部電源端子５５に接続されている。
【００４８】
第４の分離スイッチ６４を構成する第４のゲートスイッチＦＥＴ８のドレイン（又はソース）は、第４のゲート抵抗器４４を介して第４のスイッチＦＥＴ素子４のゲートに接続されると共に、第４のバイパスキャパシタ３４を介して接地されている。
また、第４のゲートスイッチＦＥＴ８のソース（又はドレイン）は第４の制御信号端子５４ｄに接続される一方、ゲートは、分離スイッチ用第４のゲート抵抗器４８を介してスイッチ制御回路１０２の内部電源端子５５に接続されている。
【００４９】
なお、上記構成において、第１乃至第４のゲート抵抗器４１〜４４及び第１乃至第４のバイパスキャパシタ３１〜３４は、高周波信号の分離を目的とするものであって、ＥＳＤ保護機能を果たすものではない。
【００５０】
かかる構成における高周波スイッチとしての動作は、図１に示された基本回路構成例と異なるところは無く、一般のこの種の高周波スイッチと同一であるので、ここでの再度の説明は省略する。
また、ＥＳＤ保護動作についても図１に示された基本回路構成例で説明したと同様であるので、ここでは、概括的な説明に留めることとする。
なお、ＥＳＤ保護動作を考えるに際しての前提条件は、先の図１の基本回路構成例で説明したと同一であるとする。
【００５１】
まず、第１の高周波信号端子５１に正極性のＥＳＤが印加された場合、第１乃至第４のスイッチＦＥＴ素子１〜４は、そのゲートが第１乃至第４の分離スイッチ６１〜６４のオフ状態により開放状態とされるため、全てオン状態となる。
そして、第３及び第４のスイッチＦＥＴ素子３，４のソース（又はドレイン）にＥＳＤがそのまま現れる結果、ＥＳＤがそれぞれのソースに接続されているＥＳＤ保護素子２１，２２の動作電圧Ｖｔを越えた際に、ＥＳＤ保護素子２１，２２が急激に導通状態になり、放電が行われることとなる。
【００５２】
一方、第１の高周波信号端子５１に負極性のＥＳＤが印加された場合、第１乃至第４のスイッチＦＥＴ素子１〜４のゲートがドレイン（又はソース）に対して相対的に高い電位となることにより、正極性のＥＳＤが印加された場合同様に第１乃至第４のスイッチＦＥＴ素子１〜４が全てオン状態となる。その結果、正極性のＥＳＤが印加された場合と同様にして、第３及び第４のスイッチＦＥＴ素子３，４のソース（又はドレイン）電圧がＥＳＤ保護素子２１，２２の動作電圧Ｖｔを越えた際に、ＥＳＤ保護素子２１，２２が急激に導通状態になり、放電が行われることとなる。
【００５３】
このように本発明の実施の形態における半導体スイッチ集積回路の特徴的な点は、スイッチ制御回路１０２と第１乃至第４のスイッチＦＥＴ素子１〜４との間に第１乃至第４の分離スイッチ６１〜６４が設けられた構成とされていることにあるが、この第１乃至第４の分離スイッチ６１〜６４が無い場合には次述するような状態となる。
【００５４】
まず、第１乃至第４の分離スイッチ６１〜６４が無い場合、第１乃至第４のスイッチＦＥＴ素子１〜４のゲートは、ＥＳＤ印加時においても接地電位に固定された状態となる。第１の高周波信号端子５１の電位が正極側で増加してゆくと、第１のスイッチＦＥＴ素子１においては、オフ状態であっても、ドレイン・ソース間のリーク電流によってドレインの電位はソースに伝えられ、増加してゆくこととなる。このとき第１のスイッチＦＥＴ素子１のゲートは接地電位に保たれるため、第１のスイッチＦＥＴ素子１はオフ状態が維持されることとなる。
【００５５】
これは、他の第２乃至第４のスイッチＦＥＴ素子２〜４においても同様であり、結局、第１乃至第４のスイッチＦＥＴ素子１〜４の全てがオフ状態となる。したがって、第１乃至第４の分離スイッチ６１〜６４が設けられた場合と異なり、第３及び第４のスイッチＦＥＴ素子３，４のソース電位がＥＳＤ保護素子２１，２２の動作電位Ｖｔを越えることによるＥＳＤ保護素子２１，２２の動作がなされず、ＥＳＤ印加電圧が、第３及び第４のスイッチＦＥＴ素子３，４にそのまま印加されるため、ＥＳＤサージ電圧の大きさによっては、これら第３および第４のスイッチＦＥＴ素子３，４が破壊されることとなる。
【００５６】
一方、第１乃至第４の分離スイッチ６１〜６４が無い場合において、負極性のＥＳＤが第１の高周波信号端子５１に印加された場合には、第１乃至第４の分離スイッチ６１〜６４の有無に関わらず、第１乃至第４のスイッチＦＥＴ素子１〜４はオン状態となり、この点に関しては、第１乃至第４の分離スイッチ６１〜６４の有無による差は無い。しかしながら、ＥＳＤ保護は、正極性、負極性の双方で耐性が無ければ本来的な意味は無い。このため、第１乃至第４の分離スイッチ６１〜６４を用いない場合には、特に、正極性のＥＳＤ印加時におけるＥＳＤ耐性が低下することとなる。
【００５７】
本発明の実施の形態における半導体スイッチ集積回路は、３つの高周波信号端子５１〜５３を有しており、高周波信号端子に直接ＥＳＤ保護素子を接続する構成の従来回路であれば、３個のＥＳＤ保護素子が必要となるところ、本発明の場合には、２個のＥＳＤ保護素子でＥＳＤ保護が実現できるものとなっている。しかも、本発明の実施の形態における半導体スイッチ集積回路のＥＳＤ保護素子２１，２２は、高周波信号に対する歪み特性の劣化を生ずることなく、かつ、ＥＳＤ保護素子２１，２２の静電容量も問題とならない箇所に設けられており、しかも、特別な仕様のＥＳＤ保護素子である必要がないものである。
【００５８】
次に、本発明の実施の形態における半導体スイッチ集積回路の内、図２に示された構成の半導体スイッチ集積回路のＥＳＤ保護試験例について同様の従来回路における試験例と共に図３乃至図６を参照しつつ説明する。
最初に、図３に示された試験例について説明すれば、同図は、ＥＳＤサージとしてＭＭ(Machine Model)＋２００Ｖのサージを第１の高周波信号端子５１と接地間に印加した場合における第１の高周波信号端子５１における端子電圧変化を示すものである。同図において、実線の特性線が本発明の実施の形態における半導体スイッチ集積回路の特性を示し、点線は同様な試験に対する従来回路での変化特性を示している。なお、従来回路は、図２に示された本発明の実施の形態における回路構成例の第１乃至第４の分離スイッチ６１〜６４を有しない構成であるとし、これは、以下、他の試験例でも同様である。
【００５９】
この試験結果によれば、従来回路ではサージ印加後、大凡３０ｎｓ後に端子電圧（第１の高周波信号端子５１の電圧に相当）は約１３０Ｖに達しているのに対して、本発明の実施の形態における半導体スイッチ集積回路の場合、第１の高周波信号端子５１における端子電圧は最大でも４０Ｖにクランプされていることが確認できるものとなっている。
この４０Ｖの電圧の内、約２０ＶはＥＳＤ保護素子２１，２２によるクランプ電圧であり、第１乃至第４のスイッチＦＥＴ素子１〜４にはそれぞれ約１０Ｖ程度の電圧が直接かかっているだけで、電圧破壊を十分免れることができている。
これに対して、従来回路の場合５５Ｖに達し、破壊が生じてしまう。
【００６０】
次に、ＥＳＤサージとしてＭＭ−２００Ｖを同様に第１の高周波信号端子５１に印加した場合の試験例について図４を参照しつつ説明する。
この試験例では、端子電圧が負極性となっているサージ印加後約４０ｎｓ付近までは、本発明の実施の形態における半導体スイッチ集積回路と従来回路との間にさほどの差はなく、−４０Ｖ程度でクランプされている。
【００６１】
これは、先に述べたように、負極性サージ印加の場合には、本発明の実施の形態における半導体スイッチ集積回路、従来回路いずれにおいても全てのスイッチＦＥＴ素子１〜４がオン状態を維持できるためである。
しかし、ＭＭサージでは極性が反転するので、それ以後は両者の動作に差が生じる。すなわち、本発明の実施の形態における半導体スイッチ集積回路では、＋２０Ｖでクランプしている（図４の実線の特性線参照）のに対して、従来回路の場合、サージ印加後、約６３ｎｓ付近で、＋６７Ｖの最大電圧が発生している（図４の点線の特性線参照）。
このように、本発明の実施の形態における半導体スイッチ集積回路では、サージの極性に関係なくスイッチＦＥＴ素子がオン状態を維持できるため、サージ印加の際の端子電圧を低くクランプ可能であることが確認できる。
【００６２】
次に、ＥＳＤサージとしてＨＢＭ(Human Body Model)＋２０００Ｖを印加した場合の試験例について図５を参照しつつ説明する。
この試験例では、本発明の実施の形態における半導体スイッチ集積回路が大凡＋３０Ｖで端子電圧のクランプができている（図５の実線の特性線参照）のに対して、従来回路では最大１４０Ｖまで達しており（図５の点線の特性線参照）、本発明の実施の形態における半導体スイッチ集積回路が確実なＥＳＤ保護機能を発揮していることが確認できる。
【００６３】
図６には、ＨＢＭ−２０００Ｖに対する試験例が示されており、この場合、本発明の実施の形態における半導体スイッチ集積回路と従来回路に差がなく、同一の特性となっていることが確認できる。
これらの試験例から本発明の実施の形態における半導体スイッチ集積回路では、従来回路に比べて低い電圧に確実にクランプさせることができ、従来に比して格段のＥＳＤ保護機能の向上が図られるものとなっていることが確認できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態における半導体スイッチ集積回路の基本構成例を示す構成図である。
【図２】図１に示された半導体スイッチ集積回路のより具体的な第１の回路構成例を示す回路図である。
【図３】ＭＭ＋２００ＶのＥＳＤサージを印加した場合の本発明の実施の形態における半導体スイッチ集積回路の端子電圧の変化を従来回路の特性と共に示す特性線図である。
【図４】ＭＭ−２００ＶのＥＳＤサージを印加した場合の本発明の実施の形態における半導体スイッチ集積回路の端子電圧の変化を従来回路の特性と共に示す特性線図である。
【図５】ＨＢＭ＋２０００ＶのＥＳＤサージを印加した場合の本発明の実施の形態における半導体スイッチ集積回路の端子電圧の変化を従来回路の特性と共に示す特性線図である。
【図６】ＨＢＭ−２０００ＶのＥＳＤサージを印加した場合の本発明の実施の形態における半導体スイッチ集積回路の端子電圧の変化を従来回路の特性と共に示す特性線図である。
【図７】従来回路の回路構成例を示す回路図である。
【符号の説明】
【００６５】
１…第１のスイッチＦＥＴ素子
２…第２のスイッチＦＥＴ素子
３…第３のスイッチＦＥＴ素子
４…第４のスイッチＦＥＴ素子
２１，２２…ＥＳＤ保護素子
５１…第１の高周波信号端子
５２…第２の高周波信号端子
５３…第３の高周波信号端子
６１…第１の分離スイッチ
６２…第２の分離スイッチ
６３…第３の分離スイッチ
６４…第４の分離スイッチ
１０１…スイッチ部
１０２…スイッチ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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