(57)【要約】【課題】低消費電力の周波数シンセサイザおよび無線通信システムを提供すること。【解決手段】制御回路を設けて、チャージポンプが作動する可能性のある時間をＦｒｅｆ信号ａ、Ｌｏａｄ信号ｂ、ロック検出信号ｃ、基準信号ｄの中から所望の信号を用いて判断し、その時間のみチャージポンプに定電流もしくは定電圧を供給する電源回路を作動させ、それ以外の時間では電源回路を停止させるよう構成し、また、ロック後に外的および内的要因で電圧制御発振器の発振周波数が変動し、電源回路が停止している時間中にチャージポンプを作動させる信号が入力された場合、電源回路をある一定の時間だけ連続的に作動させるよう構成する。【選択図】図１
2006340135.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器と、前記電圧制御発振器の出力信号を分周する発振信号分周器と、前記発振信号分周器の出力信号をカウントするカウンタと、基準信号発生器と、前記基準信号発生器の出力信号を分周する基準信号分周器と、前記カウンタの出力信号と前記基準信号分周器の出力信号の位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じた電流もしくは電圧を出力するチャージポンプと、前記チャージポンプに電流もしくは電圧を供給する電源回路と、前記チャージポンプの出力信号を積分して前記電圧制御発振器に出力するループフィルタと、前記チャージポンプが作動または停止していることを判定し、前記電源回路を作動または停止させる制御回路と、を具備することを特徴とした周波数シンセサイザ。
【請求項２】
制御回路は、基準信号発生器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段とを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
制御回路は、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、カウンタの出力信号の立ち上がりエッジと立ち下がりエッジを検出する手段とを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項４】
制御回路は、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、基準信号発生器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、カウンタの出力信号の立ち上がりエッジと立ち下がりエッジを検出する手段とを有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項５】
制御回路は、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、カウンタの出力信号の立ち上がりエッジと立ち下がりエッジを検出する手段と、タイマーとを有し、前記基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジと前記カウンタの出力信号の立ち上がりエッジと立ち下がりエッジに応じて前記タイマーを作動させるよう構成されたことを特徴とする請求項１乃至４のいずれか一項に記載の周波数シンセサイザ。
【請求項６】
請求項１乃至５のいずれか一項に記載の周波数シンセサイザと、電圧制御発振器の出力信号をミキシングして信号出力する送信ミキサと、アンテナと、前記アンテナからの信号と前記送信ミキサからの信号を選択するスイッチと、前記電圧制御発振器の出力信号と前記スイッチから出力された信号をミキシングして信号出力する受信ミキサとを具備することを特徴とする無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザおよびこの周波数シンセサイザを用いた無線通信システムに関する。
【背景技術】
【０００２】
周波数シンセサイザに関しては各種の構成があり、特に集積回路の発達により位相同期ループを用いた構成がよく用いられている。図１３は従来のＰＬＬ周波数シンセサイザの構成を示すブロック図であり、多数の通信チャネルを有する移動通信装置に用いた例である。図１３に示すように、多数の通信チャネルを有する移動通信装置では、電圧制御発振器１０６と、発振信号分周器１０７と、カウンタ１０８と、位相比較器１０３と、チャージポンプ１０４と、ループフィルタ１０５により位相同期ループが構成されており、基準信号発生器１０１からの基準信号は、基準信号分周器１０２を介して位相比較器１０３に入力される。電源回路１０９はチャージポンプ１０４に接続されており、電源をチャージポンプ１０４に供給している。
【０００３】
このように構成された移動通信装置は、カウンタ１０８のカウント数を選択して必要な通信チャネル周波数を発生させる。位相同期ループを用いたＰＬＬ周波数シンセサイザでは、電圧制御発振器１０６の出力信号を発振信号分周器１０７で分周した後にカウンタ１０８でカウントした信号であるＬｏａｄ信号ｂと、基準信号発生器１からの基準信号を基準信号分周器６で分周した信号であるＦｒｅｆ信号ａとの位相差を位相比較器１０３で検出し、その位相差に応じたパルス幅の電圧パルスを位相比較器１０３からチャージポンプ１０４に送出する。チャージポンプ１０４は位相比較器１０３の出力に応じて、電流の吐き出し、吸い込み、またはハイインピーダンス状態の３状態のいずれかの状態にあるチャージポンプ出力電流を出力する。このチャージポンプ出力電流はループフィルタ１０５で平滑化され、かつ電圧に変換されて電圧制御発振器１０６へ入力される制御電圧となる。電圧制御発振器１０６は制御電圧に応じた周波数の信号を出力する。また、チャージポンプ１０４には電流若しくは電圧を供給するための電源回路１０９が設けられている。電圧制御発振器１０６から出力された周波数と基準信号の位相がほぼ揃っている状態が継続することで電圧制御発振器１０６の発振周波数は所望の周波数に維持された状態（ロック状態）となる。このとき、位相比較器１０３はロック状態検出信号を出力する（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２５６９０３号公報  （第４頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように構成された従来のＰＬＬ周波数シンセサイザにおいて、チャージポンプ１０４に対しては一定の電流若しくは電圧を供給するために、定電流若しくは定電圧を発生させるための電源回路１０９を接続する必要があり、それによって回路全体の消費電流が増加していた。
本発明は、定電流若しくは定電圧を用いたチャージポンプを備えた回路における消費電流の増加を抑え、低消費電力の周波数シンセサイザおよびこの周波数シンセサイザを用いた無線通信システムを提供することを課題とするものである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明ではチャージポンプが作動する可能性のある時間をＦｒｅｆ信号ａ、Ｌｏａｄ信号ｂ、ロック検出信号ｃ、および基準信号ｄの中から所望の信号を用いて判断し、チャージポンプが作動する可能性のある時間のみチャージポンプに定電流若しくは定電圧を供給する電源回路を作動させ、それ以外の時間では電源回路を停止している。
また、本発明において、ロック状態後に外的および内的要因で電圧制御発振器の発振周波数が変動し、Ｌｏａｄ信号ｂの出力周期が変動し、電源回路が停止している時間中にチャージポンプを作動させる信号が入力された場合には、電源回路をある一定の時間だけ連続的に作動させている。
上記の各動作を実現させるために本発明においては、制御回路を設け、各種信号を基に電源回路を制御する信号を生成する。
【０００６】
本発明に係る第１の観点の周波数シンセサイザの構成は、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する発振信号分周器と、前記発振信号分周器の出力信号をカウントするカウンタと、基準信号発生器と、前記基準信号発生器の出力信号を分周する基準信号分周器と、前記カウンタの出力信号と前記基準信号分周器の出力信号の位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じた電流若しくは電圧を出力するチャージポンプと、前記チャージポンプに電流若しくは電圧を供給する電源回路と、前記チャージポンプの出力信号を積分して前記電圧制御発振器に出力するループフィルタと、前記チャージポンプが作動または停止していることを判定し、前記電源回路を作動または停止させる制御回路と、を具備するものである。
【０００７】
本発明に係る第２の観点の周波数シンセサイザの構成では、前記第１の観点の周波数シンセサイザにおいて、制御回路が、基準信号発生器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段とを有する。
【０００８】
本発明に係る第３の観点の周波数シンセサイザの構成では、前記第１の観点の周波数シンセサイザにおいて、制御回路が、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、カウンタの出力信号の立ち上がりエッジと立ち下がりエッジを検出する手段とを有する。
【０００９】
本発明に係る第４の観点の周波数シンセサイザの構成では、前記第１の観点の周波数シンセサイザにおいて、制御回路が、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、基準信号発生器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、カウンタの出力信号の立ち上がりエッジと立ち下がりエッジを検出する手段とを有する。
【００１０】
本発明に係る第５の観点の周波数シンセサイザの構成では、前記の第１乃至４の観点の周波数シンセサイザにおいて、制御回路が、基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジを検出する手段と、カウンタの出力信号の立ち上がりエッジと立ち下がりエッジを検出する手段と、タイマーとを有し、前記基準信号分周器の出力信号の立ち上がりエッジと立ち下りエッジと前記カウンタの出力信号の立ち上がりエッジと立ち下がりエッジに応じて前記タイマーを作動させるよう構成されている。
【００１１】
本発明に係る第６の観点の周波数シンセサイザの構成は、前記の第１乃至５の観点の周波数シンセサイザと、電圧制御発振器の出力信号をミキシングして信号出力する送信ミキサと、アンテナと、前記アンテナからの信号と前記送信ミキサからの信号を選択するスイッチと、前記電圧制御発振器の出力信号と前記スイッチから出力された信号をミキシングして信号出力する受信ミキサとを具備するものである。
【発明の効果】
【００１２】
本発明に係る周波数シンセサイザは、ロック状態にある時にチャージポンプが作動していると考えられる時間のみ電源回路を作動させ、それ以外の時間では電源回路を停止させることにより、電源回路の消費電流を大幅に削減することができる。
【００１３】
また、本発明に係る周波数シンセサイザにおいては、ロック状態後に外的および内的要因で電圧制御発振器の発振周波数が変動し、カウンタからのＬｏａｄ信号ｂの出力周期が変動し、電源回路が停止している時間中にチャージポンプを作動させる信号が入力された場合、電源回路をある一定の時間だけ連続的に作動させることによりロック状態に復帰させることができる。
【００１４】
本発明によれば、無線通信システムにおける周波数シンセサイザとして必要な機能を満足させつつ消費電力の低減化を図り、無線通信機器に対して要求される電池の消耗を抑制して電池使用時間の長時間化に対応する周波数シンセサイザを提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る周波数シンセサイザの好適な実施の形態であるＰＬＬ周波数シンセサイザ、および周波数シンセサイザを用いた無線通信システムについて添付の図面を参照しつつ説明する。
【００１６】
《実施の形態１》
図１は本発明に係る実施の形態１のＰＬＬ周波数シンセサイザの回路構成を示すブロック図である。図２は実施の形態１のＰＬＬ周波数シンセサイザにおいて用いられる制御回路９の具体的構成の一例を示す回路図である。図３は実施の形態１のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャートである。
【００１７】
以下、実施の形態１のＰＬＬ周波数シンセサイザの構成について図１を用いて詳細に説明する。図１に示すブロック図に示すように、実施の形態１のＰＬＬ周波数シンセサイザは、基準信号発生器１、基準信号分周器２、位相比較器３、チャージポンプ４、ループフィルタ５、電圧制御発振器６、発振信号分周器７、カウンタ８、制御回路９、及び電源回路１０を有して構成されている。実施の形態１のＰＬＬ周波数シンセサイザにおいては、電圧制御発振器６と、発振信号分周器７と、カウンタ８と、位相比較器３と、チャージポンプ４と、ループフィルタ５により位相同期ループが構成されている。
【００１８】
基準信号発生器１の出力である基準信号ｄは基準信号分周器２及び制御回路９に入力されており、基準信号分周器２は基準信号ｄを４分の１分周し、Ｆｒｅｆ信号ａとして位相比較器３に出力している。位相比較器３において、一方の入力端子は基準信号分周器２の出力端子に接続されてＦｒｅｆ信号ａが入力され、他方の入力端子はカウンタ８の出力端子に接続されてＬｏａｄ信号ｂが入力される。位相比較器３の２つの出力端子は、チャージポンプ４の２つの入力端子に接続されており、位相比較器３より出力されたアップ信号ｅとダウン信号ｆが入力される。チャージポンプ４の出力端子はループフィルタ５の入力端子に接続され、チャージポンプ出力電流がループフィルタ５で平滑化され、かつ電圧に変換される。ループフィルタ５の出力端子は電圧制御発振器６の入力端子に接続されており、ループフィルタ５からの制御電圧が入力された電圧制御発振器６は、制御電圧に応じた周波数の信号を出力する。また、電圧制御発振器６の出力端子は発振信号分周器７の入力端子に接続されている。
【００１９】
発振信号分周器７は電圧制御発振器６から入力された信号を分周してカウンタ８に出力する。カウンタ８は、発振信号分周器７で分周した信号をカウントしＬｏａｄ信号ｂとする。位相比較器３は、基準信号発生器１からの基準信号を基準信号分周器６で分周したＦｒｅｆ信号ａとＬｏａｄ信号ｂとの位相差を検出し、その位相差に応じたパルス幅の電圧パルスをチャージポンプ４に出力する。チャージポンプ４は位相比較器３の出力に応じた、電流の吐き出し、吸い込み、またはハイインピーダンス状態の３状態のいずれかの状態にあるチャージポンプ出力電流を出力する。チャージポンプ３は電源回路１０に接続されており、電流若しくは電圧が供給される。電源回路１０の入力端子には制御回路９の出力端子が接続されて、電源制御信号ｇが入力されている。
【００２０】
制御回路９は３つの入力端子を有しており、第１の入力端子は基準信号発生器１の出力端子に接続されて基準信号ｄが入力される。制御回路９の第２の入力端子は基準信号分周器２の出力端子に接続されてＦｒｅｆ信号ａが入力される。制御回路９の第３の入力端子は位相比較器３の出力端子に接続されてロック検出信号ｃが入力される。
【００２１】
位相比較器３にＦｒｅｆ信号ａとＬｏａｄ信号ｂが入力されると、これら２つの信号の位相差を検知する。Ｆｒｅｆ信号ａがＬｏａｄ信号ｂより位相が進んでいた場合には、位相比較器３はその位相差分のアップ信号ｅを出力する。一方、Ｆｒｅｆ信号ａがＬｏａｄ信号ｂより位相が遅れていた場合には、位相比較器３はその位相差分のダウン信号ｆを出力する。アップ信号ｅが出力された場合はチャージポンプ４とループフィルタ５を通して電圧制御発振器６の周波数制御端子に電圧制御発振器６の発振周波数が高くなる電圧が印加される。ダウン信号ｆが出力された場合はチャージポンプ４とループフィルタ５を通して電圧制御発振器６の周波数制御端子に電圧制御発振器６の発振周波数が低くなる電圧が印加される。この結果、Ｌｏａｄ信号ｂの位相とＦｒｅｆ信号ａの位相が近づき、Ｌｏａｄ信号ｂの周波数がＦｒｅｆ信号ａの周波数に近づく。Ｆｒｅｆ信号ａとＬｏａｄ信号ｂの位相差がある範囲内に収まっていないときは位相比較器３から出力されるロック検出信号ｃは「ＬＯＷ」となり、ある範囲内に収まっているときは位相比較器３から出力されるロック検出信号ｃは「ＨＩＧＨ」となる。
【００２２】
次に、実施の形態１における制御回路９の構成の一例を図２を用いて説明する。制御回路９はエッジ検出回路１６と出力選択回路３７で構成されている。エッジ検出回路１６の２つの入力端子のうち、第１の入力端子４０にはＦｒｅｆ信号ａが入力され、他方の入力端子である第２の入力端子４１には基準信号ｄが入力される。出力選択回路３７の２つの入力端子のうち、第１の入力端子４３にはロック検出信号ｃが入力され、他方の入力端子である第２の入力端子４４にはエッジ検出回路１６の出力端子４２からエッジ検出信号ｉが入力される。出力選択回路３７の出力端子４５からは電源制御信号ｇが出力されている。
【００２３】
以下、エッジ検出回路１６の構成の一例を示す。エッジ検出回路１６はフリップフロップ回路１９と、反転出力付きフリップフロップ回路２０と、ＯＲ回路３１と、２つのインバータ回路２４，２５と、第１の入力端子４０と、第２の入力端子４１と、出力端子４２で構成されている。第２の入力端子４１は反転出力付きフリップフロップ回路２０のＣＫ入力端子とインバータ回路２５の入力端子に接続されており、反転出力付きフリップフロップ回路２０のＤ入力端子には反転出力付きフリップフロップ回路２０のＱＮ出力端子が接続されている。また、反転出力付きフリップフロップ回路２０のＱ出力端子はＯＲ回路３１の２つある入力端子のうちの一方に接続されており、ＯＲ回路３１の他方の入力端子には第１の入力端子４０に接続されている。ＯＲ回路３１の出力端子はインバータ回路２４の入力端子に接続されている。インバータ回路２４の出力はフリップフロップ回路１９のＤ入力端子に接続されており、インバータ回路２５の出力はフリップフロップ回路１９のＣＫ入力端子に接続されている。フリップフロップ回路１９のＱ出力端子は出力端子４２に接続されている。
【００２４】
以下、出力選択回路３７の構成の一例を示す。出力選択回路３７はインバータ回路２３と、ＯＲ回路３２と、第１の入力端子４３と、第２の入力端子４４と、出力端子４５で構成されている。第１の入力端子４３はインバータ２３の入力端子に接続されており、インバータ２３の出力端子はＯＲ回路３２の２つの入力端子のうちの一方に接続されている。第２の入力端子４４はＯＲ回路３２の他方の入力端子に接続されており、ＯＲ回路３２の出力端子は出力端子４５に接続されている。
【００２５】
エッジ検出回路１６はＦｒｅｆ信号ａの立ち上がりエッジと基準信号ｄの立ち上がりエッジと立ち下がりエッジを検出する機能を持ち、出力選択回路３７はロック検出信号ｃによって電源制御信号ｇとして出力される信号を選択する機能を持つ。
【００２６】
図２におけるエッジ検出回路１６の構成の一例における動作としては、Ｆｒｅｆ信号ａが「ＨＩＧＨ」になった時から基準信号ｄの２分の１クロック分の時間だけ前の時間を始点として、Ｆｒｅｆ信号ａが「ＨＩＧＨ」になった時から基準信号ｄの２分の１クロック分の時間だけ後の時間まで出力端子４２から「ＨＩＧＨ」の信号をエッジ検出信号ｉとして出力する。また、それ以外の時間では出力端子４２から「ＬＯＷ」の信号をエッジ検出信号ｉとして出力する。出力選択回路３７はロック検出信号ｃが「ＬＯＷ」のときは「ＨＩＧＨ」の信号を出力し、ロック検出信号ｃが「ＨＩＧＨ」のときはエッジ検出信号ｉを出力する。
【００２７】
図３を用いて実施の形態１のＰＬＬ周波数シンセサイザにおける動作について説明する。時点Ｔ８０から時点Ｔ８１まではロック検出信号ｃが「ＬＯＷ」であるため電源制御信号ｇは「ＨＩＧＨ」となる。時点Ｔ８１以降は、Ｆｒｅｆ信号ａが「ＨＩＧＨ」になった時から基準信号ｄの２分の１クロック分の時間だけ前の時点Ｔ８２に電圧制御信号は「ＨＩＧＨ」となり、Ｆｒｅｆ信号ａが「ＨＩＧＨ」になった時から基準信号ｄの２分の１クロック分の時間だけ後の時点Ｔ８３に電圧制御信号は「ＬＯＷ」となる。以降、同様の動作を繰り返す。
【００２８】
ロック検出信号ｃが「ＨＩＧＨ」の状態にあるときはＦｒｅｆ信号ａとＬｏａｄ信号ｂの位相はほぼ揃っているため、電源回路１０が作動している時点Ｔ８２から時点Ｔ８３の間にチャージポンプ４が動作している時間（アップ信号ｅ若しくはダウン信号ｆが「ＨＩＧＨ」になっている時間）が収まっているため動作に支障は無い。
【００２９】
以上のように、実施の形態１のＰＬＬ周波数シンセサイザにおいては、チャージポンプ４が作動する可能性のある時間をＦｒｅｆ信号ａ、ロック検出信号ｃ、基準信号ｄを用いて判断して、チャージポンプ４が作動する可能性のある時間のみチャージポンプ４に定電流若しくは定電圧を供給する電源回路１０を作動させ、それ以外の時間では電源回路１０を停止している。
【００３０】
上記のように、実施の形態１のＰＬＬ周波数シンセサイザは、ロック状態にある時にチャージポンプ４が作動している時間のみ電源回路１０を作動させ、それ以外の時間では電源回路１０を停止させることにより、電源回路１０の消費電流を大幅に削減することができる。
【００３１】
《実施の形態２》
図４は本発明に係る実施の形態２のＰＬＬ周波数シンセサイザの構成を示すブロック図である。図５は実施の形態２のＰＬＬ周波数シンセサイザにおいて用いられる制御回路９０の具体的構成の一例を示す回路図である。図６は実施の形態２のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャートである。
図４に示す実施の形態２のＰＬＬ周波数シンセサイザにおいては、Ｌｏａｄ信号ｂが制御回路９０に入力されており、基準信号ｄが制御回路９０に入力されない構成である。実施の形態２のＰＬＬ周波数シンセサイザにおける、その他の構成については前述の実施の形態１と同様である。
【００３２】
次に、実施の形態２における制御回路９０の構成の一例を図５を用いて説明する。制御回路９０は第１のエッジ検出回路１７と第２のエッジ検出回路１８と出力選択回路３７で構成されている。第２のエッジ検出回路１７の３つの入力端子のうち、第１の入力端子４６にはＬｏａｄ信号ｂが入力されており、第２の入力端子４７にはＦｒｅｆ信号ａが入力されている。第１のエッジ検出回路１７の出力端子４８は、第２のエッジ検出回路１８の第２の入力端子５２が接続されており、エッジ検出信号ｊを出力する。第２のエッジ検出回路１８の第１の入力端子５０にはＦｒｅｆ信号ａが入力されている。第２のエッジ検出回路１８の出力端子５１には第１のエッジ検出回路１７の第３の入力端子４９と出力選択回路３７の第２の入力端子４４が接続されており、エッジ検出信号ｋが第２のエッジ検出回路１８の出力端子５１から第１のエッジ検出回路１７の第３の入力端子４９と出力選択回路３７の第２の入力端子４４に出力されている。出力選択回路３７の第１の入力端子４３にはロック検出信号ｃが入力されており、出力選択回路３７の出力端子４５からは電源制御信号ｇが出力される。
【００３３】
以下、第１のエッジ検出回路１７の構成の一例について説明する。第１のエッジ検出回路１７は、２つのリセット付きフリップフロップ回路２９，３０と、ＡＮＤ回路３５と、第１の入力端子４６と、第２の入力端子４７と、出力端子４８と、第３の入力端子４９で構成されている。第１のリセット付きフリップフロップ回路２９において、ＣＫ入力端子には第１の入力端子４６が接続されており、Ｄ入力端子には「ＨＩＧＨ」の信号が入力される。また、第１のリセット付きフリップフロップ回路２９において、Ｒ入力端子には第３の入力端子４９が接続されており、Ｑ出力端子にはＡＮＤ回路３５の入力端子が接続されている。
【００３４】
第２のリセット付きフリップフロップ回路３０において、ＣＫ入力端子には第２の入力端子４７が接続されており、Ｄ入力端子には「ＨＩＧＨ」の信号が入力される。また、第２のリセット付きフリップフロップ回路３０のＲ入力端子には第３の入力端子４９が接続されており、Ｑ出力端子にはＡＮＤ回路３５の入力端子が接続されている。ＡＮＤ回路３５の出力端子は出力端子４８に接続されている。
【００３５】
以下、第２のエッジ検出回路１８の構成の一例について説明する。第２のエッジ検出回路１８は、２つの反転出力付きフリップフロップ回路２１，２２と、２つのインバータ回路２７，２８と、ＥＸＯＲ回路１４と、第１の入力端子５０と、出力端子５１と、第２の入力端子５２で構成されている。第１のインバータ回路２７の入力端子には第１の入力端子５０が接続されており、第１のインバータ回路２７の出力端子は第１の反転出力付きフリップフロップ回路２１のＣＫ入力端子に接続されている。第１の反転出力付きフリップフロップ回路２１において、ＱＮ出力端子は第１の反転出力付きフリップフロップ回路２１のＤ入力端子に接続されており、Ｑ出力端子はＥＸＯＲ回路１４の入力端子に接続されている。第２の反転出力付きフリップフロップ回路２２のＣＫ入力端子は第２の入力端子５２が接続されている。第２の反転出力付きフリップフロップ回路２２において、ＱＮ出力端子は第２の反転出力付きフリップフロップ回路２２のＤ入力端子に接続されている。第２の反転出力付きフリップフロップ回路２２のＱ出力端子はＥＸＯＲ回路１４の入力端子に接続されており、ＥＸＯＲ回路１４の出力端子は第２のインバータ回路２８の入力端子に接続されている。第２のインバータ回路２８の出力端子は出力端子５１に接続されている。
【００３６】
第１のエッジ検出回路１７はＦｒｅｆ信号ａの立ち上がりエッジとＬｏａｄ信号ｂの立ち上がりエッジとエッジ検出信号ｋの立ち下がりエッジと立ち下がりエッジを検出する機能を有する。
図５における第１のエッジ検出回路１７の構成の一例における動作においては、第１の入力端子４６から入力されたＦｒｅｆ信号ａの立ちあがりエッジと第２の入力端子４７から入力されたＬｏａｄ信号ｂの立ちあがりエッジのうち、位相の遅れているほうの信号の立ち上がりエッジを検出して出力端子４８から「ＨＩＧＨ」の信号を出力する。また、第３の入力端子４９に「ＬＯＷ」の信号が入力された場合には出力端子４８から「ＬＯＷ」の信号を出力する。
【００３７】
第２のエッジ検出回路１８はＦｒｅｆ信号ａの立ち下がりエッジと第１のエッジ検出回路１７の出力における立ちあがりエッジを検出する機能を有する。
図５における第２のエッジ検出回路１８の構成の一例における動作においては、第１の入力端子５０から入力されたＦｒｅｆ信号ａの立ち下がりエッジを検出して出力端子５１から「ＨＩＧＨ」の信号を出力する。また、第２の入力端子５２に「ＨＩＧＨ」の信号が入力された場合には、出力端子５１から「ＬＯＷ」の信号を出力する。
【００３８】
図６を用いて実施の形態２のＰＬＬ周波数シンセサイザの動作について説明をする。図６は実施の形態２のＰＬＬ周波数シンセサイザにおける各部の動作を示すタイミングチャートである。
図６において、時点Ｔ９０から時点Ｔ９１まではロック検出信号ｃが「ＬＯＷ」であるため、出力端子４５から出力される電源制御信号ｇは「ＨＩＧＨ」となる。時点Ｔ９１以降は、Ｆｒｅｆ信号ａの立ち下がりエッジの時点Ｔ９２に電源制御信号ｇが「ＨＩＧＨ」となり、Ｆｒｅｆ信号ａとＬｏａｄ信号ｂのうち位相の遅れたほうの立ちあがりエッジの時点Ｔ９３に電源制御信号ｇが「ＬＯＷ」となる。以降同様の動作を繰り返す。
【００３９】
以上のように、実施の形態２のＰＬＬ周波数シンセサイザにおいては、チャージポンプ４が作動する可能性のある時間をＦｒｅｆ信号ａ、Ｌｏａｄ信号ｂ、ロック検出信号ｃを用いて判断して、チャージポンプ４が作動する可能性のある時間のみチャージポンプ４に定電流若しくは定電圧を供給する電源回路１０を作動させ、それ以外の時間では電源回路１０を停止している。
【００４０】
上記のように、実施の形態２のＰＬＬ周波数シンセサイザは、ロック状態にある時にチャージポンプ４が作動している時間のみ電源回路１０を作動させ、それ以外の時間では電源回路１０を停止させることにより、電源回路１０の消費電流を大幅に削減することができる。
【００４１】
《実施の形態３》
図７は本発明に係る実施の形態３のＰＬＬ周波数シンセサイザの構成を示すブロック図である。図８は実施の形態３のＰＬＬ周波数シンセサイザにおいて用いられる制御回路９１の具体的構成の一例を示す回路図である。図９は実施の形態３のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャートである。
図７に示すように、実施の形態３のＰＬＬ周波数シンセサイザにおいては、Ｌｏａｄ信号ｂが制御回路９１に入力されており、その他の構成については前述の実施の形態１の構成と同様である。
【００４２】
次に、実施の形態３における制御回路９１の構成の一例を図８を用いて説明する。制御回路９１は第１のエッジ検出回路１６と第２のエッジ検出回路１７と第３のエッジ検出回路１８と出力選択回路３８で構成されている。
第１のエッジ検出回路１６の２つの入力端子のうち、第１の入力端子４０にはＦｒｅｆ信号ａが入力され、他方の入力端子である第２の入力端子４１には基準信号ｄが入力される。出力端子４２は出力選択回路３８の第１の入力端子５３に接続されている。第２のエッジ検出回路１７の３つの入力端子のうち、第１の入力端子４６にはＬｏａｄ信号ｂが入力されており、第２の入力端子４７にはＦｒｅｆ信号ａが入力されている。第２のエッジ検出回路１７の出力端子４８は第３のエッジ検出回路１８の第２の入力端子５２が接続されており、エッジ検出信号ｊが出力されている。第３のエッジ検出回路１８の第１の入力端子５０にはＦｒｅｆ信号ａが入力されており、第３のエッジ検出回路１８の出力端子５１には第２のエッジ検出回路１７の第３の入力端子４９と出力選択回路３８の第３の入力端子５５が接続されている。エッジ検出信号ｋは第３のエッジ検出回路１８の出力端子５１から第２のエッジ検出回路１７の第３の入力端子４９と出力選択回路３８の第３の入力端子５５に出力されている。出力選択回路３８の第１の入力端子５３にはロック検出信号ｃが入力されており、出力選択回路３８の出力端子５６からは電源制御信号ｇが出力される。
【００４３】
以下、実施の形態３における出力選択回路３８の構成の一例を説明する。出力選択回路３８はインバータ回路２６と、ＡＮＤ回路３６と、ＯＲ回路３４と、第１の入力端子５３と、第２の入力端子５４と、第３の入力端子５５と、出力端子５６で構成されている。第１の入力端子５３はインバータ回路２６の入力端子に接続されており、インバータ回路２６の出力端子はＯＲ回路３４の２つの入力端子のうち一方に接続されており、第２の入力端子５４はＡＮＤ回路３６の２つの入力端子のうち一方に接続されており、第３の入力端子５５はＡＮＤ回路３６の他方の入力端子に接続されている。ＡＮＤ回路３６の出力端子はＯＲ回路３４の他方の入力端子に接続されており、ＯＲ回路３４の出力端子は出力端子５６に接続されている。
【００４４】
図９を用いて実施の形態３のＰＬＬ周波数シンセサイザにおける動作について説明する。
時点Ｔ１００から時点Ｔ１０１まではロック検出信号ｃが「ＬＯＷ」であるため出力端子５６から出力される電源制御信号ｇは「ＨＩＧＨ」となる。時点Ｔ１０１以降は、Ｆｒｅｆ信号ａが「ＨＩＧＨ」になった時から基準信号ｄの２分の１クロック分の時間だけ前の時点Ｔ１０２で電圧制御信号は「ＨＩＧＨ」となり、Ｆｒｅｆ信号ａとＬｏａｄ信号ｂのうち位相の遅れたほうの立ちあがりエッジの時点Ｔ１０３に電源制御信号ｇが「ＬＯＷ」となり、以降同様の動作を繰り返す。
【００４５】
以上のように、実施の形態３のＰＬＬ周波数シンセサイザにおいては、チャージポンプ４が作動する可能性のある時間をＦｒｅｆ信号ａ、Ｌｏａｄ信号ｂ、ロック検出信号ｃ、基準信号ｄを用いて判断して、チャージポンプ４が作動する可能性のある時間のみチャージポンプ４に定電流若しくは定電圧を供給する電源回路１０を作動させ、それ以外の時間では電源回路１０を停止している。
【００４６】
上記のように、実施の形態３のＰＬＬ周波数シンセサイザは、ロック状態にある時にチャージポンプ４が作動している時間のみ電源回路１０を作動させ、それ以外の時間では電源回路１０を停止させることにより、電源回路１０の消費電流を大幅に削減することができる。
【００４７】
《実施の形態４》
以下、本発明に係る実施の形態４のＰＬＬ周波数シンセサイザについて説明する。実施の形態４のＰＬＬ周波数シンセサイザの構成は、前述の図４に示した実施の形態２のＰＬＬ周波数シンセサイザの構成と実質的に同じである。図１０は実施の形態４のＰＬＬ周波数シンセサイザにおいて用いられる制御回路９２の具体的構成の一例を示す回路図である。図１１は実施の形態４のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャートである。
【００４８】
実施の形態４における制御回路９２の構成の一例を図１０を用いて説明する。制御回路９２は第１のエッジ検出回路１７と第２のエッジ検出回路１８と出力選択回路３７と復帰回路３９で構成されている。第１のエッジ検出回路１７の３つの入力端子のうち、第１の入力端子４６にはＬｏａｄ信号ｂが入力されており、第２の入力端子４７にはＦｒｅｆ信号ａが入力されている。第１のエッジ検出回路１７の出力端子４８は第２のエッジ検出回路１８の第２の入力端子５２に接続されており、エッジ検出信号ｊを出力する。第２のエッジ検出回路１８の第１の入力端子５０にはＦｒｅｆ信号ａが入力されており、第２のエッジ検出回路１８の出力端子５１には第１のエッジ検出回路１７の第３の入力端子４９と出力選択回路３７の第２の入力端子４４が接続されている。エッジ検出信号ｋは第２のエッジ検出回路１８の出力端子５１から第１のエッジ検出回路１７の第３の入力端子４９と出力選択回路３７の第２の入力端子４４に出力されている。出力選択回路３７の第１の入力端子４３にはロック検出信号ｃが入力されている。出力選択回路３７の出力端子４５から出力選択信号ｍが復帰回路３９の第１の入力端子５７に出力されている。復帰回路３９においては、第２の入力端子５８にＬｏａｄ信号ｂが入力されており、第３の入力端子５９にＦｒｅｆ信号ａが入力されており、そして第４の入力端子６０にエッジ検出信号ｊが入力されている。復帰回路３９の出力端子６１からは電源制御信号ｇが出力される。
【００４９】
以下、実施の形態４における制御回路９２の復帰回路３９の構成の一例を図１０を参照して説明する。復帰回路３９は、４つのインバータ回路６２，６３，６４，７１と、２つのＡＮＤ回路６５，６８と、２つのリセット付きフリップフロップ回路６６，６７と、２つのＯＲ回路６９，７２と、タイマー回路７０で構成されている。第１の入力端子５７はインバータ回路６２の入力端子とＯＲ回路７２の入力端子に接続されており、インバータ回路６２の出力端子はＡＮＤ回路６５の入力端子に接続されている。第２の入力端子５８はＡＮＤ回路６５の入力端子に接続されており、ＡＮＤ回路６５の出力端子はリセット付きフリップフロップ回路６６のＣＫ入力端子に接続されている。リセット付きフリップフロップ回路６６において、Ｄ入力端子には「ＨＩＧＨ」の信号が入力されており、Ｑ出力端子はＯＲ回路６９の入力端子に接続されている。
【００５０】
第３の入力端子５９はインバータ回路６４の入力端子に接続されており、インバータ回路６４の出力端子はＡＮＤ回路６８に接続されている。第４の入力端子６０はインバータ回路６３の入力端子に接続されており、インバータ回路６３の出力端子はリセット付きフリップフロップ回路６７のＣＫ入力端子に接続されている。リセット付きフリップフロップ回路６７において、Ｄ入力端子には「ＨＩＧＨ」の信号が入力されており、Ｑ出力端子はＡＮＤ回路６８の入力端子に接続されている。ＡＮＤ回路６８の出力端子はＯＲ回路６９の入力端子に接続されており、ＯＲ回路６９の出力端子はタイマー回路７０の入力端子に接続されている。タイマー回路７０の出力端子はＯＲ回路７２の入力端子とインバータ回路７１の入力端子に接続されている。インバータ回路７１の出力端子はリセット付きフリップフロップ回路６６のＲ入力端子とリセット付きフリップフロップ回路６７のＲ入力端子に接続されており、ＯＲ回路７２は出力端子６１に接続されている。
【００５１】
復帰回路３９は、通常状態では第１の入力端子５７から入力された信号をそのまま出力する。Ｌｏａｄ信号ｂの立ち上がりエッジがＦｒｅｆ信号ａの立ち上がりよりもＦｒｅｆ信号ａの２分の１周期以上に早いか若しくは遅い場合にはタイマー回路７０が作動し、電源制御信号ｇを「ＨＩＧＨ」に保つ。タイマー回路７０が停止すると通常状態に戻る。
【００５２】
図１１のタイミングチャートを用いて、実施の形態４のＰＬＬ周波数シンセサイザにおける動作について説明をする。時点Ｔ１１０から時点Ｔ１１１まではロック検出信号ｃが「ＬＯＷ」であるため出力端子６１から出力される電源制御信号ｇは「ＨＩＧＨ」となる。時点Ｔ１１１以降は、Ｆｒｅｆ信号ａの立ち下がりエッジの時点Ｔ１１２に電源制御信号ｇが「ＨＩＧＨ」となり、Ｆｒｅｆ信号ａとＬｏａｄ信号ｂのうち位相の遅れたほうの立ちあがりエッジの時点Ｔ１１３に電源制御信号ｇが「ＬＯＷ」となり、以降同様の動作を繰り返す。Ｌｏａｄ信号ｂの立ち上がりエッジがＦｒｅｆ信号ａの立ち上がりよりもＦｒｅｆ信号ａの２分の１周期以上早くか若しくは遅く現れた場合（図１１における時点Ｔ１１４）には、ある一定の時間だけ電源制御信号ｇは「ＨＩＧＨ」となる。
【００５３】
図１０に示す制御回路９２を用いることにより、ロック後に何らかの外的および内的要因が加わって電圧制御発振器６の発振周波数が変動し、Ｌｏａｄ信号ｂの出力周期が変動し、電源回路１０が停止している時間中にチャージポンプ４を作動させる信号が入力された場合には、電源回路１０をある一定の時間だけ連続的に作動させるような信号が制御回路９２から電源回路１０に出力され、ロック状態に復帰させることができる。
【００５４】
以上のように、実施の形態４のＰＬＬ周波数シンセサイザにおいては、復帰回路３９が設けられているため、ロック状態後に外的および内的要因で電圧制御発振器の発振周波数が変動し、カウンタからのＬｏａｄ信号ｂの出力周期が変動し、電源回路が停止している時間中にチャージポンプを作動させる信号が入力された場合、電源回路をある一定の時間だけ連続的に作動させることによりロック状態に復帰させることができる。
【００５５】
《実施の形態５》
以下、本発明に係るＰＬＬ周波数シンセサイザを無線通信システムに使用する例を実施の形態５として図１２を用いて説明する。図１２は実施の形態５の無線通信システムの構成を示すブロック図である。
【００５６】
まず、無線通信システムにおける受信システムの場合について説明する。図１２においてアンテナ１１から入力されたＲＦ信号がスイッチ７４を経て受信ミキサ１２に入力される。また、実施の形態５の無線通信システムにおいては、前述の実施の形態１から４において説明したＰＬＬ周波数シンセサイザがＰＬＬシンセサイザ１５として用いられている。ＰＬＬシンセサイザ１５において生成されたローカル信号が受信ミキサ１２に入力され、受信ミキサ１２はＲＦ信号の周波数とローカル信号の周波数に関して、その和の周波数と差の周波数を示す信号をベースバンド処理部１３に出力する。ベースバンド処理部１３は入力された信号を音声またはデータに変換する。
【００５７】
一方、送信システムの場合には、図１２においてベースバンド処理部１３から出力された信号が送信ミキサ７３に入力される。また、前述の実施の形態１から４において説明したＰＬＬ周波数シンセサイザであるＰＬＬシンセサイザ１５より生成されたローカル信号が送信ミキサ７３に入力される。送信ミキサ７３はＲＦ信号の周波数とローカル信号の周波数に関する、和の周波数と差の周波数をスイッチ７４を介してアンテナ１１に出力する。
【００５８】
以上のように構成された本発明に係る実施の形態４の無線通信システムは、周波数シンセサイザとして必要な機能を満足させつつ消費電力の低減化を図り、無線通信機器に対して要求される電池の消耗を抑制して電池使用時間の長時間化を達成することが可能となる。
【００５９】
以上説明したように、本発明に係る周波数シンセサイザは、ＰＬＬ回路がロック状態にある時にチャージポンプ４が作動していると考えられる時間のみ電源回路を作動し、それ以外の時間では電源回路を停止するよう構成されている。このように構成された本発明に係る周波数シンセサイザは、電源回路の消費電流を大幅に削減することが可能となる。
【００６０】
また、本発明に係る周波数シンセサイザにおいては、ロック後に外的および内的要因で電圧制御発振器の発振周波数が変動し、Ｌｏａｄ信号ｂの出力周期が変動し、電源回路が停止している時間中にチャージポンプを作動させる信号が入力された場合には、電源回路をある一定の時間だけ連続的に作動させることによりロック状態に復帰させることが可能となる。これにより、必要な機能を満足させつつも無線通信機器に要求される電池使用時間の長時間化に対応する周波数シンセサイザを提供することができる。
【産業上の利用可能性】
【００６１】
本発明は周波数シンセサイザおよびそれを用いる機器における消費電力の大幅な削減が可能となり有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る実施の形態１のＰＬＬ周波数シンセサイザの構成を示すブロック図
【図２】実施の形態１のＰＬＬ周波数シンセサイザにおける制御回路の回路図
【図３】実施の形態１のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャート
【図４】本発明に係る実施の形態２のＰＬＬ周波数シンセサイザの構成を示すブロック  図
【図５】実施の形態２のＰＬＬ周波数シンセサイザにおける制御回路の回路図
【図６】実施の形態２のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャート
【図７】本発明に係る実施の形態３のＰＬＬ周波数シンセサイザの構成を示すブロック図
【図８】実施の形態３のＰＬＬ周波数シンセサイザにおける制御回路の回路図
【図９】実施の形態３のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャート
【図１０】本発明に係る実施の形態４のＰＬＬ周波数シンセサイザにおける制御回路の回路図
【図１１】実施の形態４のＰＬＬ周波数シンセサイザにおける動作を示すタイミングチャート
【図１２】本発明に係る実施の形態５の無線通信システムの構成を示すブロック
【図１３】従来のＰＬＬ周波数シンセサイザの構成を示すブロック図
【符号の説明】
【００６３】
１  基準信号発生器
２  基準信号分周器
３  位相比較器
４  チャージポンプ
５  ループフィルタ
６  電圧制御発振器
７  発振信号分周器
８  カウンタ
９  制御回路
１０  電源回路
１１  アンテナ
１２  受信ミキサ
１３  ベースバンド処理部
１４  ＥＸＯＲ回路
１５  ＰＬＬシンセサイザ
１６、１７、１８  エッジ検出回路
１９  フリップフロップ回路
２９、３０、６６、６７  リセット付きフリップフロップ回路
２０、２１、２２  反転出力付きフリップフロップ回路
２３、２４、２５、２６、２７、２８、６２、６３、６４、７１  インバータ回路
３１、３２、３３、３４、６９、７２  ＯＲ回路
３５、３６、６５、６８  ＡＮＤ回路
３７、３８  出力選択回路
３９  復帰回路
７０  タイマー回路
７３  送信ミキサ
７４  スイッチ
ａ  Ｆｒｅｆ信号
ｂ  Ｌｏａｄ信号
ｃ  ロック検出信号
ｄ  基準信号
ｅ  アップ信号
ｆ  ダウン信号
ｇ  電源制御信号
ｉ  エッジ検出信号
ｊ  エッジ検出信号
ｋ  エッジ検出信号
ｍ  出力選択信号
【図１】
2006340135.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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