(57)【要約】  【課題】  相変化メモリの配線工程に必要な４００℃以上の熱処理によって、カルコゲナイド材料の結晶粒が斜め方向に成長して記憶層にボイドが発生するという課題があった。ボイドは、密着性の低下による剥離や、プラグとの接触不良による抵抗のばらつきなどの原因となる。  【解決手段】  カルコゲナイド材料を非晶質で形成した後、後熱処理によって（１１１）配向かつ柱状構造の面心立方晶を形成する。その後、さらに高温の熱処理を行うことによって柱状の最密六方晶を形成する。この手段によれば、結晶粒は基板面に対して垂直方向に形成されるため、ボイドの原因となる斜方結晶粒の成長を抑制することができる。  【効果】  相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣化を抑えることが可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備える半導体記憶装置の製造方法であって、前記カルコゲナイド材料層の成膜工程においては、前記カルコゲナイド材料層が非晶質となる条件下で行うことを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備える半導体記憶装置の製造方法であって、前記カルコゲナイド材料層の成膜工程は、スパッタリング法により前記カルコゲナイド材料層が非晶質となる条件下で形成する成膜工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記カルコゲナイド材料層をスパッタリング法で形成する成膜工程は、半導体基板の温度を前記カルコゲナイド材料層の結晶化温度より低い温度に制御することによって、前記カルコゲナイド材料層を非晶質とする工程を含むことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記カルコゲナイド材料層をスパッタリング法で形成する成膜工程の前に、半導体基板を真空中で加熱することによって半導体基板表面に吸着した水分を除去する工程と、前記半導体基板を前記カルコゲナイド材料層の結晶化温度より低い温度に冷却する工程とを有することを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項５】
前記半導体基板を前記カルコゲナイド材料層の結晶化温度より低い温度に冷却する工程は、５０℃以上、カルコゲナイド材料のガラス転移温度Tgより低い温度範囲で行われことを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項６】
前記カルコゲナイド材料層は、Ｇｅ、Ｓｂ及びＴｅの群から選ばれた少なくとも２元素以上を含むことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項７】
前記カルコゲナイド材料層は、Ｇｅ、Ｓｂ及びＴｅの群から選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、及び８族元素の群から選ばれた少なくとも１元素とを含むことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項８】
前記カルコゲナイド材料層は、ＧｅＳｂＴｅを含むことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項９】
前記カルコゲナイド材料層を形成する成膜工程において、前記カルコゲナイド材料層の膜厚を、５０〜２００nｍとすることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備えるメモリ素子の製造方法において、前記カルコゲナイド材料層を形成する成膜工程は、前記カルコゲナイド材料層が非晶質となる条件下で行う成膜工程と、前記成膜工程の後に、前記成膜工程により形成されたカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記成膜工程により形成されたカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程は、１００℃以上４００℃未満の温度範囲で行われることを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記熱処理によって面心立方晶で結晶化させた前記カルコゲナイド材料層は、結晶粒が柱状構造であり、かつ基板面に対して平行方向に（１１１）面が配向していることを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【請求項１３】
半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備えるメモリ素子の製造方法において、前記カルコゲナイド材料層を形成する成膜工程は、スパッタリング法によって前記カルコゲナイド材料層が非晶質となる条件下で形成する成膜工程と、前記スパッタリング法による成膜工程の後に、前記成膜工程により形成された非晶質のカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
前記成膜工程により形成されたカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程は、１００℃以上４００℃未満の温度範囲で行われることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記熱処理によって面心立方晶で結晶化させた前記カルコゲナイド材料層は、結晶粒が柱状構造であり、かつ基板面に対して平行方向に（１１１）面が配向していることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１６】
半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を備えた半導体記憶装置を製造する製造装置であって、半導体基板を真空中で加熱するプレヒート室と、半導体基板を冷却するクーリング室と、カルコゲナイド材料層を形成するスパッタリング室とを具備していることを特徴とする半導体製造装置。
【請求項１７】
半導体基板と、前記半導体基板の主面に形成された選択トランジスタと、前記選択トランジスタと電気的に接続され、かつ、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層を備え、前記記憶層は六方晶かつ柱状構造の結晶粒からなるカルコゲナイド材料層を含むことを特徴とする半導体記憶装置。
【請求項１８】
前記記憶層は、基板面に対して垂直方向に成長している柱状構造の結晶粒の割合が、基板面に対して斜め方向に成長している結晶粒の割合よりも多いことを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
前記記憶層は、六方晶の（００１）結晶面と（００１）以外の結晶面が基板面に対して水平方向に成長していることを特徴とする請求項１７に記載の半導体記憶装置。
【請求項２０】
前記記憶層は、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素を含むことを特徴とする請求項１７記載の半導体記憶装置。
【請求項２１】
前記記憶層は、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素と共に、周期律表２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むことを特徴とする請求項１７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯電話に代表されるモバイル機器には、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリなどの半導体メモリが使われている。ＤＲＡＭは大容量であるが、アクセス速度は低速である。一方、ＳＲＡＭは高速であるが、１セル当たり４〜６個と多くのトランジスタが必要なことから高集積化が困難であるため、大容量メモリとしては不向きである。
【０００３】
また、ＤＲＡＭとＳＲＡＭはデータを保持するために常に通電している必要がある。つまり、揮発性である。一方、ＦＬＡＳＨメモリは不揮発性であるため電気的な記憶保持のための通電が不要であるが、書き換え/消去回数が１０５回程度と有限であることと、書き換えが他のメモリと比較して数桁遅いことが欠点である。このように、それぞれのメモリは利点と欠点を有しており、現状では、その特徴に応じて使い分けられている。
【０００４】
ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリのそれぞれの利点を併せ持つユニバーサルメモリが実現できれば、複数のメモリを1チップに統合することが可能となり、携帯電話や各種モバイル機器の小型高機能化を図ることができる。
【０００５】
さらに、全ての半導体メモリを置き換えることが可能になればインパクトは極めて大きい。ユニバーサルメモリに要求されるものとしては次のものが挙げられる。（１）ＤＲＡＭ並みの高集積化(大容量化)、（２）ＳＲＡＭ並みの高速アクセス(書き込み/読み出し)、（３）ＦＬＡＳＨメモリと同様の不揮発性、（４）小型の電池駆動に耐えうる低消費電力、である。
【０００６】
ユニバーサルメモリと呼ばれる次世代の不揮発性メモリの中で、現在最も注目されているのは相変化メモリである。相変化メモリは、ＣＤ−ＲＷやＤＶＤ等の光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。違いは書き込み/読み出し方法にあり、ＣＤ−ＲＷやＤＶＤがレーザーに代表される光の透過や反射を利用するのに対し、相変化メモリでは電流によって発生するジュール熱で書き込み、相変化による抵抗値の違いから値を読み出す。
【０００７】
相変化メモリ（半導体記憶装置の略称、以下同様）の動作原理を図３で説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点（ガラス転移点Tg）以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。
【０００８】
相変化メモリの特長は、カルコゲナイド材料の抵抗値が結晶状態に応じて２〜３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。それに加えて、１０１２回の書き換えが可能であるなど、フラッシュメモリーの欠点を補う性能を持っている。また、低電圧・低電力での動作が可能、ロジック回路との混載が容易であるなどの特長が、モバイル機器用として適している。
【０００９】
相変化メモリセルの製造工程の一例を、図４から図６の要部断面工程図を用いて簡単に説明する。
まず、図４により説明すると、周知の製造方法により不図示の半導体基板上に選択トランジスタを形成する。選択トランジスタは、例えばＭＯＳトランジスタやバイポーラトランジスタからなる。次いで、周知の製造方法を用いて、例えばシリコン酸化膜からなる層間絶縁膜１１を堆積し、例えばタングステンからなるプラグ１２を層間絶縁膜１１内に形成する。このプラグは、下部の選択トランジスタと上部の相変化材料層を電気的に接続する役割を果たす。次いで、例えばＧｅＳｂＴｅからなるカルコゲナイド材料層１３、例えばタングステンからなる上部電極１４、例えばシリコン酸化膜からなるハードマスク１５を順に堆積すると、図４のようになる。カルコゲナイド材料層１３の膜厚は、信号として読み出す抵抗値の仕様によるが、例えば１００ｎｍ形成すればよい。
【００１０】
次いで、図５に示すように、周知のリソグラフィ法及びドライエッチング法により、ハードマスク１５、上部電極１４、カルコゲナイド材料層１３を加工する。
【００１１】
次いで、層間絶縁膜１６を堆積すると、図６のようになる。次いで、層間絶縁膜１６の上部に上部電極１４と電気的に接続する配線層と、さらにその上部に複数の配線層を形成して相変化メモリが完成する（図示せず）。以上の工程により、相変化メモリセルが略完成する。なお、この種の相変化メモリセルに関連するものとして非特許文献１が、また、カルコゲナイド材料の相変化に関しては非特許文献２が挙げられる。
【００１２】
【非特許文献１】国際電子デバイス・ミーティング・テクニカル・ダイジェスト、第８０３頁〜第８０６頁（２００１年）[Technical Digest of International Electron Device Meeting pages 803-806(2001)]
【非特許文献２】応用物理学会誌（Ｊｏｕｒｎａｌ ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ）、８７巻、９号、第４１３０頁、２０００年５月
【発明の開示】
【発明が解決しようとする課題】
【００１３】
相変化メモリは、ＣＤ−ＲＷやＤＶＤ等の光ディスクに使用されているカルコゲナイド材料を使用し、同じように結晶状態と非晶質状態の違いでデータを記憶する。しかし、光ディスクと半導体メモリとでは製造方法が異なるため、これまでは顕在化していなかった製造工程中の温度制御が課題となっている。
【００１４】
現在光ディスクに用いられている代表的なカルコゲナイド材料としては、ＧｅＳｂＴｅが挙げられる。非晶質のＧｅＳｂＴｅ膜を熱処理すると、１５０℃程度で面心立方構造（Ｆａｃｅ  Ｃｅｎｔｅｒｅｄ  Ｃｕｂｉｃ：以下、ｆｃｃと略称）に結晶化し、さらに３５０℃以上の高温で最密六方構造（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅｄ  Ｐａｃｋｉｎｇ：以下、ｈｃｐと略称）に相転移することが知られている。これは、例えば、非特許文献２（Ｊｏｕｒｎａｌ ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、８７巻、９号、４１３０頁、２０００年５月）に記載されている。つまり、ｆｃｃ結晶は低温安定相であり、ｈｃｐは高温安定相である。
【００１５】
光ディスクの場合は、耐熱性の低いポリカーボネート基板を用いているため、製造プロセス温度は約１２０℃以下に制限される。このため、ＧｅＳｂＴｅ膜は非晶質で形成される。レーザーによってセットパルスを照射するとｆｃｃで結晶化し、リセットパルスを照射すると非晶質になる。
【００１６】
一方、相変化メモリの場合は、金属配線を形成しなければならないため、必然的に４００℃以上の熱処理工程を経ることになる。この結果、ＧｅＳｂＴｅ膜はｈｃｐ結晶で形成されることになる。リセットパルスを印加すると非晶質になり、セットパルスを印加するとｆｃｃで結晶化する。つまり、ＧｅＳｂＴｅ膜のｈｃｐ結晶は、相変化メモリの製造工程に特有な構造である。
【００１７】
本発明者等が相変化メモリを試作した結果、ＧｅＳｂＴｅ膜を４００℃で熱処理すると、ｈｃｐ結晶粒が斜め方向に成長する傾向があることがわかった。ここでは、斜め方向に成長した結晶粒を斜方結晶粒と記述する。斜方結晶粒の断面模式図を図７に示す。
【００１８】
基板１上に形成したＧｅＳｂＴｅ膜のｈｃｐ結晶粒３が斜め方向に成長すると、特に基板１との界面にボイド４が発生することがわかる。ボイド４は、ＧｅＳｂＴｅ膜の密着性の低下による剥離や、プラグとの接触不良による抵抗のばらつきなどの原因となる。このため、ボイドの発生を抑制する手段が求められていた。
【００１９】
なお、ＧｅＳｂＴｅ膜のｆｃｃ結晶の場合は、このような現象は観察されない。つまり、斜方結晶粒の成長を抑制する必要があるのは、相変化メモリに特有の課題である。
【００２０】
したがって、本発明の目的は、上記相変化メモリ特有の課題を解決することを目的とするものであり、信頼性の高い相変化メモリセルを備えた半導体記憶装置及びその製造方法と製造装置とを提供することにある。
【課題を解決するための手段】
【００２１】
上記の課題を解決するための本発明の代表的な手段を以下に説明する。
（１）本発明の半導体記憶装置において相変化メモリセルを形成する第１の手段の特徴は、カルコゲナイド材料層を半導体基板に形成する成膜工程は、カルコゲナイド材料層が非晶質となる条件で行うことである。この成膜工程は、一般にスパッタリング法で行われるが、必ずしもスパッタリング法に限らず非晶質のカルコゲナイド材料層が形成できる成膜方法であれば他の周知の成膜方法、例えばCVD、ゾル・ゲル法などいずれでもよい。
【００２２】
在来の相変化メモリの製造では、光ディスクの製造とは異なり、カルコゲナイド材料層は結晶状態で形成されていた。まず、その理由について説明する。
【００２３】
先に説明したように、代表的なカルコゲナイド材料であるＧｅＳｂＴｅは、１５０℃程度で熱処理するとｆｃｃに結晶化することが知られている。
【００２４】
スパッタリング法による膜形成の場合、スパッタリングされた粒子は、高いエネルギーを有しているため、エネルギー的に安定な位置を求めて膜表面をある程度動くことができる。このため、スパッタリング法による膜形成中では、後熱処理での結晶化温度である１５０℃より低い基板温度であっても、ＧｅＳｂＴｅ膜は結晶化する。なお、膜形成中に結晶化することを、その場結晶化と呼ぶ。スパッタリング条件にも依存するが、ＧｅＳｂＴｅ膜のその場結晶化温度は１００℃程度と考えてよい。
【００２５】
一般的に、半導体集積回路の製造では、スパッタリング法で薄膜を形成する工程の前に、半導体基板を真空中で加熱することによって基板表面に吸着した水分を除去する工程（プレヒートと呼んでいる）が必要である。一般的なスパッタリング装置では、プレヒート室とスパッタリング室は分かれており、プレヒートを行った後、基板をプレヒート室からスパッタリング室に真空中で搬送する。プレヒートの具体的な条件として、温度は２００〜３００℃程度、時間は３０秒間、を例示できる。相変化メモリにおいては、プラグとカルコゲナイド材料層の間に水分が残留するのを防ぐために行われる。
【００２６】
プレヒートを行った直後にＧｅＳｂＴｅ膜を形成すると、基板温度は１００℃以上になっているため、ＧｅＳｂＴｅ膜はその場結晶化する。仮に、プレヒートを省略したり、プレヒート後に基板を十分に冷却してからＧｅＳｂＴｅ膜を形成したりしたとしても、スパッタされた粒子の高いエネルギーが基板表面で熱に変換されて基板温度が上昇するため、やはりＧｅＳｂＴｅ膜はその場結晶化する。
【００２７】
光ディスクの場合は、基板表面の水分の影響を受けないため、プレヒートを行う必要はない。また、ＧｅＳｂＴｅの膜厚は１０ｎｍ程度であり、相変化メモリで必要な膜厚の１／１０程度と薄いため、スパッタリング中の温度上昇はほとんど問題とならない。つまり、ＧｅＳｂＴｅ膜をスパッタリング法で形成するときにその場結晶化するのは、相変化メモリに特有の現象である。一般に相変化メモリにおけるＧｅＳｂＴｅの膜厚は５０〜２００ｎｍ程度である。
【００２８】
次に、カルコゲナイド材料層がその場結晶化することによる問題点について説明する。
ＧｅＳｂＴｅ膜がスパッタリング法による膜形成中に、その場結晶化した時の断面模式図を図９に示す。基板１上のカルコゲナイド材料層５は、粒子状のｆｃｃ結晶となる。また、Ｘ線回折図形を図１０に示す。ｆｃｃ結晶は特定の配向を示さない無配向であることがわかる。
【００２９】
その場結晶化したＧｅＳｂＴｅ膜を相変化メモリの製造工程に必要な４００℃で熱処理した後の断面模式図を図７に示す。基板１上のカルコゲナイド材料層３は、ｈｃｐ結晶粒が斜め方向に成長し、ボイド４が形成される。また、Ｘ線回折図形を図８に示す。（００５）、（００９）、（００１０）結晶面に起因する回折線が観察されることから、ｈｃｐ結晶は（００ｌ(エル)）面に優先配向していることがわかる。今回測定した範囲内では、このｌ（エル）には５、９、１０が入ることになるが、測定の範囲を広げれば、他の数字で表される結晶面からの回折線が観察されることは言うまでもない。これらの等価な結晶面をまとめて（００１）で代表することにする。
【００３０】
以上の問題点をまとめる。ＧｅＳｂＴｅが、その場結晶化すると、無配向の粒子状ｆｃｃ結晶粒が形成され、それを４００℃で熱処理すると（００１）配向の斜方ｈｃｐ結晶粒が成長する。斜方結晶粒が成長すると、基板との界面にボイド４が発生し、ＧｅＳｂＴｅ膜の密着性の低下による剥離や、プラグとの接触不良による電気抵抗のばらつきなどの原因となる。
【００３１】
そこで本発明者等は、斜方結晶粒の成長を抑制する手段として、ＧｅＳｂＴｅが非晶質となる条件下で形成すればよいことを見出した。すなわち、基板にＧｅＳｂＴｅを成膜する際に、その場結晶化するのを抑制し、非晶質となる条件下で成膜すればよいことを見出した。
【００３２】
基板１に非晶質のＧｅＳｂＴｅ膜２を形成し、相変化メモリの製造工程に必要な４００℃で熱処理した後の断面模式図を図１に示す。基板１上のカルコゲナイド材料層２は、ｈｃｐ結晶粒が基板面と垂直方向に成長し、かつ膜厚方向に連続な柱状構造になる。また、この柱状構造のカルコゲナイド材料層２のＸ線回折図形を図２に示す。先に図８で示した（００１）配向ｈｃｐ結晶と異なり、ｈｃｐ結晶は特定の配向を示さない無配向であることがわかる。
【００３３】
つまり、ＧｅＳｂＴｅ膜２をスパッタリング法で形成する時に、ＧｅＳｂＴｅ膜２が非晶質となる条件で形成すれば、相変化メモリの製造工程に必要な熱処理中（少なくとも４００℃の熱処理を経る）に斜方結晶粒が成長するのを抑制することができる。
【００３４】
以下、この理由を説明する。
図２と図８のＸ線回折図形の違いは、図２で観察される（０１２）、（０１３）、（０１６）、（１１０）、（０２３）結晶面に起因する回折線が、図８では観察されないことである。つまり、図８のその場結晶化したＧｅＳｂＴｅ膜の場合は、４００℃での熱処理によって結晶粒同士がくっつき合って成長するのと同時に、基板面と水平方向に（００１）結晶面が優先配向する。なお、（００１）結晶面はｈｃｐの最密面であるため、基板面と水平方向に成長しやすいのは理に適う。（００１）結晶面が優先配向すると、他の結晶面、すなわち、（０１２）、（０１３）、（０１６）、（１１０）、（０２３）結晶面などは、基板面に対してある角度をもって成長することになる。例えば、優先配向面である（００１）結晶面と、図２において最も大きいピークを示す（０１３）結晶面とでは、計算上、約５７度の傾きを持つ。このため、（００１）結晶面が優先配向すると、斜方結晶粒が成長すると考えられる。
【００３５】
一方、ＧｅＳｂＴｅを非晶質で形成した後であれば、４００℃の熱処理を施してもｈｃｐ結晶は（００１）結晶面が優先配向せず、無配向となる。つまり、図２に示したように、（００１）結晶面だけではなく、（０１２）、（０１３）、（０１６）、（１１０）、（０２３）などの結晶面も、基板面と水平方向に成長することができる。このため、斜方結晶粒の成長が抑制されて柱状構造が形成されると考えられる。
【００３６】
ＧｅＳｂＴｅが非晶質となる条件下で形成する具体的な手段としては、プレヒートを行った後に、基板をカルコゲナイド材料層の結晶化温度以下に冷却する工程を追加することが挙げられる。基板の冷却は、プレヒート室で連続して行ってもよいし、スパッタリング装置に備えたクーリング室で行ってもよいし、スパッタリング室に搬送してから行ってもよい。
【００３７】
また、別の手段として、カルコゲナイド材料層の形成中に、基板をカルコゲナイド材料層の結晶化温度（ガラス転移点Tg）以下に制御することが挙げられる。制御する温度は結晶化温度以下であればよいが、装置構成の簡便さとスループットを考えると、５０℃以上１００℃以下の温度範囲が望ましい。
【００３８】
これらの手段を用いることにより、カルコゲナイド材料層は非晶質で形成されるため、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶粒が斜方成長するのを抑制することができる。
（２）本発明の半導体記憶装置において相変化メモリセルを形成する第２の手段の特徴は、非晶質のカルコゲナイド材料層をスパッタリング法によって形成する成膜工程の後に、カルコゲナイド材料層を熱処理して柱状構造のｆｃｃ結晶を形成する熱処理工程を行うことである。
【００３９】
非晶質のＧｅＳｂＴｅ膜を形成した後で、２００℃で３分間の熱処理した後の断面模式図を図１１に示す。基板１上のカルコゲナイド材料層６は、ｆｃｃ結晶粒が基板面と垂直方向に成長し、かつ膜厚方向に連続な柱状構造になる。また、その時のＸ線回折図形を図１２に示す。図１０で示した無配向のｆｃｃ結晶と比較すると、（１１１）結晶面の配向が顕著であることがわかる。（１１１）結晶面はｆｃｃの最密面であるため、基板面と水平方向に成長し易いのは理に適う。
【００４０】
２００℃の熱処理工程によって得られた柱状構造のｆｃｃ結晶を、相変化メモリの製造工程に必要な４００℃で熱処理すると、図１に示した断面模式図と同様になる。つまり、基板１上のカルコゲナイド材料層２は、ｈｃｐ結晶粒が基板面と垂直方向に成長し、かつ膜厚方向に連続な柱状構造である。また、Ｘ線回折図形は図２と同様になる。つまり、ｈｃｐ結晶は特定の配向を示さない無配向である。つまり、ＧｅＳｂＴｅを２００℃程度で熱処理して柱状構造のｆｃｃ結晶を形成すれば、相変化メモリの製造工程に必要な４００℃程度の熱処理中に斜方結晶粒が成長するのを抑制することができる。これは、ｆｃｃ結晶の段階で柱状構造の結晶粒を形成すれば、その柱状構造を維持したままｆｃｃからｈｃｐに相転移するためである。
【００４１】
上記熱処理工程の条件としては、温度は１００℃以上４００℃以下、時間は１０秒間以上１０分間以下、雰囲気はArなどの不活性ガス、もしくは窒素や水素などの非酸化性ガスを例示できる。
【００４２】
以上説明したように、第１の手段または第２の手段を用いることにより、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶粒が斜方成長するのを抑制することができる。具体的には、基板面に対して垂直方向に成長する結晶粒（柱状結晶粒）の割合は、基板面に対して斜め方向に成長する結晶粒（斜方結晶粒）の割合よりも格段に多くなる。
【００４３】
以上、第１の手段及び第２の手段の特徴について説明したが、本発明においては、さらに、これらの組み合わせが有効であることは説明するまでもない。
【００４４】
すなわち、第１の手段と第２の手段を組み合わせれば、斜方結晶粒の成長をさらに抑制することができる。まず、カルコゲナイド材料層が非晶質となるように形成し、後熱処理によって柱状構造のｆｃｃで結晶化させればよい。この手段を用いれば、柱状結晶粒の割合を、全結晶粒（柱状結晶粒＋斜方結晶粒）に対して少なくとも８０％以上にすることができる。
【００４５】
これに加えて、第１の手段と第２の手段を組み合わせれば、電気的特性の基板面内のばらつきも改善することができる。第１の手段では、非晶質から高温安定相であるｈｃｐまで結晶化が急激に進むため、例えば、基板の中心部と周辺部で柱状結晶粒と斜方結晶粒の比率が異なってしまう場合がある。一方、第１の手段と第２の手段を組み合わせることによって、非晶質から低温安定層であるｆｃｃを介して高温安定相であるｈｃｐを形成すれば、結晶化の進行を基板面内で揃えることができる。この結果、電気抵抗などの基板面内のばらつきを抑制することができる。
【発明の効果】
【００４６】
本発明によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
半導体記憶装置の製造工程において、カルコゲナイド膜の結晶粒が斜め方向に成長してボイドが発生するのを抑制できる。その結果、相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣化を抑えることが可能となる。
【発明を実施するための最良の形態】
【００４７】
本発明の目的を達成することのできる本発明の代表的な実施の形態を以下に示す。
（１）本発明の半導体記憶装置の製造方法における第１の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備える半導体記憶装置の製造方法において、前記カルコゲナイド材料層の成膜工程が、スパッタリング法により前記カルコゲナイド材料層が非晶質となる条件下で形成する成膜工程を含む点にある。
（２）本発明の半導体記憶装置の製造方法における第２の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備えるメモリ素子の製造方法において、前記カルコゲナイド材料層を形成する成膜工程は、前記カルコゲナイド材料層が非晶質となる条件下で形成する成膜工程と、前記成膜工程の後に、前記成膜工程により形成されたカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程とを含む点にある。
（３）本発明の半導体記憶装置の製造方法における第３の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を形成する成膜工程を備えるメモリ素子の製造方法において、前記カルコゲナイド材料層を形成する成膜工程は、前記カルコゲナイド材料層をスパッタリング法によって非晶質となる条件下で形成する成膜工程と、前記スパッタリング法による成膜工程の後に、前記成膜工程により形成された非晶質のカルコゲナイド材料層を面心立方晶で結晶化させる熱処理工程とを含む点にある。
（４）本発明の半導体製造装置の特徴は、半導体基板上に、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層としてカルコゲナイド材料層を備えた半導体記憶装置を製造する製造装置であって、半導体基板を真空中で加熱するプレヒート室と、半導体基板を冷却するクーリング室と、カルコゲナイド材料層を形成するスパッタリング室とを具備している点にある。
（５）本発明の半導体記憶装置の特徴は、半導体基板と、前記半導体基板の主面に形成された選択トランジスタと、前記選択トランジスタと電気的に接続され、かつ、結晶相と非晶質相との間で可逆的な相変化を起こすことにより情報を記憶する記憶層を備え、前記記憶層は六方晶かつ柱状構造の結晶粒からなるカルコゲナイド材料層を含む点にある。
【実施例】
【００４８】
以下、本発明の実施例を図面に基づいて詳細に説明する。
＜実施例１＞
本発明の実施例１を図１３と図１４で説明する。この実施例は、カルコゲナイド材料層を非晶質となる条件で形成することによって、斜方結晶粒の成長を抑制するもので、上記本発明の半導体記憶装置において、相変化メモリセルを形成する第１の手段を具体的に示した例である。
【００４９】
図１３に示すように、始めに、半導体基板１０１を用意して、選択トランジスタとして用いられるＭＯＳトランジスタを作る。そのために、まず半導体基板１０１の表面に、ＭＯＳトランジスタを分離するための素子間分離酸化膜１０２を、周知の選択酸化法や浅溝分離法を用いて形成する。本実施例では、表面を平坦化できる浅溝分離法を用いた。
【００５０】
まず、周知のドライエッチング法を用いて基板に分離溝を形成し、溝側壁や底面のドライエッチング起因損傷を取り除いた後に、周知のＣＶＤ法を用いて酸化膜を堆積し、溝ではない部分にある酸化膜を、これも周知のＣＭＰ法で選択的に研磨し、溝に埋まっている素子間分離酸化膜１０２だけを残した。
【００５１】
次に、図には描いていないが、高エネルギー不純物打ち込みにより、相異なる２種類の導電型のウェルを形成した。
【００５２】
次に、半導体基板の表面を洗浄した後に、ＭＯＳトランジスタのゲート酸化膜１０３を周知の熱酸化法で成長させた。このゲート酸化膜１０３の表面に、多結晶シリコンからなるゲート電極１０４とシリコン窒化膜１０５を堆積した。
【００５３】
続いて、リソグラフィ工程及びドライエッチング工程によりゲートを加工した後、ゲート電極及びレジストをマスクにして不純物を打ち込み、拡散層１０６を形成した。
【００５４】
本実施例では、ゲート電極１０４として多結晶ポリシリコンゲートを用いたが、低抵抗ゲートとして、金属／バリアメタル／多結晶シリコンの積層構造であるポリメタルゲートを用いることも可能である。
【００５５】
次に、自己整合コンタクト適用のために、シリコン窒化膜１０７をＣＶＤ法により堆積した。
【００５６】
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１０８を堆積し、これを周知のＣＭＰ法（ケミカル・メカニカル・ポリッシング法）を用いて、ゲート電極１０４に起因する表面凹凸を平坦化した。
【００５７】
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。この時、ゲート電極の露出をさけるために、いわゆる自己整合の条件、即ち、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８を加工した。
【００５８】
なお、プラグコンタクト孔の拡散層１０６に対する目外れ対策として、まず、シリコン窒化膜に対してシリコン酸化膜が高選択となる条件で層間絶縁膜１０８をドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜が残るようにし、続いて、シリコン酸化膜に対してシリコン窒化膜が高選択となる条件でドライエッチングすることによって拡散層１０６の上面のシリコン窒化膜を除去する工程を用いることもできる。
【００５９】
続いて、プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１０９を形成した。
【００６０】
次に、膜厚が１００ｎｍのタングステンをスパッタリング法で堆積し、リソグラフィ工程及びドライエッチング工程によりタングステンを加工して第１の配線層１１０を形成した。続いて、表面全体にシリコン酸化膜からなる層間絶縁膜１１１を堆積し、これを周知のＣＭＰ法を用いて、第１の配線層に起因する表面凹凸を平坦化した。
【００６１】
続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて，プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１２を形成した。
【００６２】
次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなるカルコゲナイド材料層１１３をスパッタリング法による成膜工程によって堆積した。この工程については、スパッタリング装置内での具体的な条件について説明しておく。
【００６３】
まず、半導体基板表面に吸着した水分を除去するために、真空中２００℃で３０秒間のプレヒートを行った。続いて、半導体基板をスパッタリング装置に備えたクーリング室に搬送し、１００℃以下に冷却した。続いて、半導体基板をスパッタリング室に搬送し、基板温度を１００℃以下に制御しながらＧｅＳｂＴｅ膜をスパッタリング法で形成した。これらの工程により、カルコゲナイド材料層１１３を非晶質で形成することができる。
【００６４】
次に図１４に示すように、膜厚が５０ｎｍのタングステンからなる上部電極１１４を周知のスパッタリング法によって堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１５を堆積した。続いて、周知のリソグラフィ工程及びドライエッチング工程により、シリコン酸化膜１１５、上部電極１１４、カルコゲナイド材料層１１３を順に加工した。
【００６５】
次に、表面全体にシリコン酸化膜からなる層間絶縁膜１１６を堆積し、これを周知のＣＭＰ法を用いて表面凹凸を平坦化した。続いて、リソグラフィ工程及びドライエッチング工程により、プラグコンタクト孔を開口した。続いて、プラグコンタクト孔内にタングステンを埋め込み、周知のＣＭＰ法によりタングステンプラグ１１７を形成した。続いて、膜厚２００ｎｍのアルミニウムを堆積し、配線層として加工して第二の配線層１１８を形成した。勿論、アルミニウムの代わりに抵抗の低い銅を用いることも可能である。
【００６６】
以上の工程により、図１４に示した本実施例の相変化メモリセルが略完成する。なお、プラグや配線を形成する工程（例えば上部電極１１４〜第２の配線層１１８）では４００℃以上の熱処理が必要であるため、非晶質で形成したカルコゲナイド材料層１１３は、相変化メモリの製造工程によってｈｃｐに結晶化する。
【００６７】
本実施例１によれば、カルコゲナイド材料層１１３は非晶質で形成される。その結果、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶は図１に示すような柱状構造となるため、斜方結晶粒が成長するのを抑制することができる。
【００６８】
上述した例では、カルコゲナイド材料層としてＧｅＳｂＴｅを用いたが、これに限らず、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、例えばZnの如き周期律表の２ｂ族、例えばAgの如き１ｂ族、３ａから例えばTiの如き７ａ族、および例えばCoの如き８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
【００６９】
なお、ＧｅＳｂＴｅ膜の、その場結晶化温度は１００℃程度であるため、非晶質膜を形成するために、スパッタリング法による膜形成中の基板温度を１００℃以下に制御したが、カルコゲナイド材料層を構成する元素の組み合わせが変われば、その場結晶化温度も変わるため、それに応じて適切な基板温度を選択する必要がある。いずれにしても、非晶質のカルコゲナイド材料層を形成するためには基板の温度をガラス転移温度Tgよりも低い温度に保持する必要がある。
【００７０】
＜実施例２＞
本発明の実施例２を図１３と図１４で説明する。この実施例は、カルコゲナイド材料層を後熱処理して柱状構造のｆｃｃ結晶を形成することによって、斜方結晶粒の成長を抑制した例であり、上記本発明の半導体記憶装置において、相変化メモリセルを形成する第２の手段を具体的に示したものである。
【００７１】
図１３において、タングステンプラグ１１２を形成する工程までは本実施例１と同様であるため、説明は省略する。次に、膜厚が１００ｎｍのＧｅＳｂＴｅからなる非晶質のカルコゲナイド材料層１１３をスパッタリング法によって堆積した。
【００７２】
続いて、熱処理工程として、Ａｒ中２００℃で３分間の条件で熱処理を行った。この熱処理工程により、ＧｅＳｂＴｅは図１１に示すような柱状構造のｆｃｃ結晶となる。熱処理工程の条件としては、温度は１００℃以上４００℃以下を例示できる。また、雰囲気はＡｒガス中としたが、他の不活性ガス、もしくは窒素や水素などの非酸化性ガスでもよい。
【００７３】
次に膜厚が５０ｎｍのタングステンからなる上部電極１１４を周知のスパッタリング法によって堆積した。続いて、周知のＣＶＤ法によってシリコン酸化膜１１５を堆積した。
【００７４】
ここでは、カルコゲナイド材料層を柱状構造のｆｃｃ結晶にするための後熱処理を上部電極の堆積前に行ったが、上部電極の堆積後に後熱処理を行っても同様の効果が得られる。または、上部電極１１４をスパッタリング法で堆積する時の基板温度を、後熱処理に必要な温度に制御するだけでも同様の効果が得られる。
この後の工程は、実施例１と同様であるため、説明は省略する。
【００７５】
以上の工程により、図１４に示した本実施例の相変化メモリセルが略完成する。
【００７６】
なお、プラグ１１７や配線１１８を形成する工程では４００℃以上の熱処理が必要であるため、柱状構造のｆｃｃ結晶に形成したカルコゲナイド材料層１１３は、相変化メモリの製造工程によってｈｃｐ結晶に相転移する。
【００７７】
本実施例２によれば、後熱処理工程によって、カルコゲナイド材料層１１３は柱状構造のｆｃｃ結晶となる。その結果、相変化メモリの製造に必要な４００℃の熱処理を行っても、ｈｃｐ結晶は図１に示すような柱状構造となるため、斜方結晶粒が成長するのを抑制することができる。
【００７８】
上述した例では、カルコゲナイド材料層１１３としてＧｅＳｂＴｅを用いたが、これに限らず、実施例１に記載したように、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上を含むカルコゲナイド材料を用いてもよい。また、Ｇｅ、Ｓｂ、Ｔｅから選ばれた少なくとも２元素以上と、周期律表の２ｂ族、１ｂ族、３ａから７ａ族、および８族元素から選ばれた少なくとも１元素を含むカルコゲナイド材料を用いてもよい。
【００７９】
なお、ＧｅＳｂＴｅ膜の熱処理による結晶化温度は約１５０℃であり、ｆｃｃからｈｃｐへの相転移温度は３５０℃程度であるため、後熱処理工程は２００℃で行ったが、カルコゲナイド材料層を構成する元素の組み合わせが変われば結晶化温度や相転移温度も変わるため、それに応じて適切な後熱処理工程の温度を選択する必要がある。
【００８０】
以上、本発明者によってなされた発明を、その実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８１】
また、本実施例１においてカルコゲナイド材料層を非晶質で形成する例と、実施例２においてカルコゲナイド材料層を後熱処理するによって柱状構造のｆｃｃ結晶を形成する例を個別に説明したが、それぞれの実施例は適宜組み合わせることができるものである。具体的には、カルコゲナイド材料層が非晶質となるように形成し、後熱処理によって柱状構造のｆｃｃとなるように結晶化させればよい。
【００８２】
本発明は、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセルを有する半導体集積回路装置に利用できる。
【図面の簡単な説明】
【００８３】
【図１】本発明の半導体記憶装置のメモリセルを構成する柱状ｈｃｐ結晶カルコゲナイド層の断面模式図。
【図２】図１に示した柱状ｈｃｐ結晶ＧｅＳｂＴｅ層のＸ線回折図形。
【図３】メモリセルを構成するカルコゲナイド層の相状態を変えるための電流パルス仕様。
【図４】相変化メモリセルの製造工程の断面図。
【図５】相変化メモリセルの製造工程の断面図。
【図６】相変化メモリセルの製造工程の断面図。
【図７】従来のカルコゲナイド膜の断面模式図（斜方ｈｃｐ結晶）。
【図８】図７に示した斜方ｈｃｐ結晶ＧｅＳｂＴｅ層のＸ線回折図形。
【図９】成膜工程中に、その場結晶化したカルコゲナイド層の断面模式図（粒子状ｆｃｃ結晶）。
【図１０】図９に示した粒子状ｆｃｃ結晶ＧｅＳｂＴｅ層のＸ線回折図形。
【図１１】本発明の半導体記憶装置のメモリセルを構成するカルコゲナイド層を熱処理した後の柱状ｆｃｃ結晶の断面模式図。
【図１２】図１１に示した柱状ｆｃｃ結晶ＧｅＳｂＴｅ層のＸ線回折図形。
【図１３】本発明の実施例による相変化メモリセルの製造工程の断面図。
【図１４】本発明の実施例による相変化メモリセルの製造工程の断面図。
【符号の説明】
【００８４】
１…基板、
２…カルコゲナイド材料層（柱状ｈｃｐ結晶）、
３…カルコゲナイド材料層（斜方ｈｃｐ結晶）、
４…ボイド、
５…カルコゲナイド材料層（粒子状ｆｃｃ結晶）、
６…カルコゲナイド材料層（柱状ｆｃｃ結晶）、
１１…層間絶縁膜、
１２…プラグ、
１３…カルコゲナイド材料層、
１４…上部電極、
１５…ハードマスク、
１６…層間絶縁膜、
１０１…半導体基板、
１０２…素子間分離酸化膜、
１０３…ゲート酸化膜、
１０４…ゲート電極、
１０５…シリコン窒化膜、
１０６…拡散層、
１０７…シリコン窒化膜、
１０８…層間絶縁膜、
１０９…タングステンプラグ、
１１０…第１の配線層、
１１１…層間絶縁膜、
１１２…タングステンプラグ、
１１３…カルコゲナイド材料層、
１１４…上部電極、
１１５…シリコン酸化膜、
１１６…層間絶縁膜、
１１７…タングステンプラグ、
１１８…第２の配線層。
【図１】
2006202823.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006202823.tif 000011
【図１０】
2006202823.tif 000012
【図１１】
2006202823.tif 000013
【図１２】
2006202823.tif 000014
【図１３】
2006202823.tif 000015
【図１４】
2006202823.tif 000016