(57)【要約】      （修正有）【課題】コンタクトプラグの損傷を最小化しながら、高いキャパシタンスを確保することができるキャパシタの製造方法、及び半導体装置の製造方法を提供する。【解決手段】キャパシタの製造方法において、基板１００上にコンタクトプラグ１１４の表面を露出させる開口を有するモールド膜１１８を形成する。前記開口部の側壁、前記コンタクトプラグ１１４、及びモールド膜１１８上に導電膜１２２ａを連続的に形成する。前記開口を満たすフォトレジストパターン１２４ａを形成する。前記導電膜１２２ａを部分的に除去して、シリンダー型下部電極１２２ａを形成する。前記モールド膜１１８の下部の構造物が損傷されることを前記フォトレジストパターン１２４ａによって阻止しながら、前記モールド膜１１８を選択的に除去する。前記フォトレジストパターン１２４ａを除去する。その後、前記シリンダー型下部電極１２２ａ上に誘電膜及び上部電極を形成する。【選択図】図７
2006157002.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたコンタクトプラグを露出させる開口を有するモールド膜を形成する段階と、
前記開口の側壁、前記コンタクトプラグ、及び前記モールド膜の上に導電膜を形成する段階と、
前記開口を満たすフォトレジストパターンを形成する段階と、
前記導電膜を部分的に除去してシリンダー型下部電極を形成する段階と、
前記シリンダー型下部電極、前記コンタクトプラグ及び基板が損傷されることを前記フォトレジストパターンによって阻止しながら、前記モールド膜を選択的に除去する段階と、
前記フォトレジストパターンを除去する段階と、
シリンダー型下部電極上に誘電膜を形成する段階と、
誘電膜上に上部電極を形成する段階と、
を含むことを特徴とするキャパシタの製造方法。
【請求項２】
前記導電膜は、チタニウム膜、チタニウム窒化物膜、又はチタニウム膜及びチタニウム窒化物膜を有する多層膜構造のいずれかを有することを特徴とする請求項１記載のキャパシタの製造方法。
【請求項３】
前記コンタクトプラグは、前記導電膜と異なる導電性物質を使用して形成されることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項４】
前記コンタクトプラグは、ポリシリコンで形成されることを特徴とする請求項３記載のキャパシタの製造方法。
【請求項５】
前記フォトレジストパターンを形成する段階は、
導電膜上に前記開口を完全に満たすフォトレジスト膜を形成する段階と、
前記フォトレジスト膜をブランク露光する段階と、
前記フォトレジスト膜を現像する段階と、
を含むことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項６】
前記ブランク露光の工程において、前記フォトレジスト膜の上部が選択的に現像されるように、前記フォトレジスト膜に対してデフォーカスされた光を使用することを特徴とする請求項５記載のキャパシタの製造方法。
【請求項７】
前記フォトレジスト膜は、透過度を調節するための染料を含むことを特徴とする請求項５記載のキャパシタの製造方法。
【請求項８】
前記フォトレジスト膜を形成する段階以後に、前記フォトレジスト膜を熱処理する段階を更に含むことを特徴とする請求項５記載のキャパシタの製造方法。
【請求項９】
前記シリンダー型下部電極を形成する段階は、エッチバック工程によって行われることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１０】
前記フォトレジストパターンを形成する段階は、
導電膜上に前記開口を完全に満たすフォトレジスト膜を形成する段階と、
前記フォトレジスト膜を部分的に除去する段階と、
を含むことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１１】
前記モールド膜は、ウェットエッチング溶液によって除去されることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１２】
前記フォトレジストパターンは、アッシング工程及び／又はストリッピング工程によって除去されることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１３】
前記モールド膜を形成する段階以前に、前記基板上にエッチング阻止膜を形成する段階を更に含むことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１４】
前記導電膜は、化学気相蒸着工程、サイクリック化学気相蒸着工程又は原子層積層工程によって形成されることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１５】
基板上にトランジスタを形成する段階と、
前記トランジスタのソース／ドレイン領域に電気的に接続する第１パッド電極及び第２パッド電極を備える第１層間絶縁膜を形成する段階と、
前記第１パッド電極に電気的に接続するビットラインを備える第２層間絶縁膜を形成する段階と、
前記第２パッド電極に電気的に接続するコンタクトプラグを備える第３層間絶縁膜を形成する段階と、
前記コンタクトプラグを露出させる開口を有するモールド膜を形成する段階と、
前記開口の側壁、前記コンタクトプラグ、及び前記モールド膜の上に導電膜を形成する段階と、
前記開口を満たすフォトレジストパターンを形成する段階と、
前記導電膜を部分的に除去してシリンダー型下部電極を形成する段階と、
前記モールド膜の下の下部構造物が損傷されることを前記フォトレジストパターンによって阻止しながら、前記モールド膜を選択的に除去する段階と、
前記フォトレジストパターンを除去する段階と、
前記第３層間絶縁膜及び前記シリンダー型下部電極の上に誘電膜を形成する段階と、
誘電膜上に上部電極を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記導電膜は、チタニウム膜、チタニウム窒化物膜、又はチタニウム膜及びチタニウム窒化物膜を有する多層膜構造のいずれかを有することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記コンタクトプラグは、ポリシリコンで形成されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記モールド膜は、ウェットエッチング溶液によって除去されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１９】
前記フォトレジストパターンは、アッシング工程及び／又はストリッピング工程によって除去されることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記モールド膜を形成する段階以前に、第３層間絶縁膜上にエッチング阻止膜を形成する段階を更に含むことを特徴とする請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタの製造方法及び半導体装置の製造方法に関する。より詳細には、下部電極が金属物質からなるキャパシタ、及びＤＲＡＭ装置のような半導体装置の製造方法に関する。
【背景技術】
【０００２】
最近、コンピュータのような情報媒体の急速な普及によって、半導体装置も飛躍的に発展している。その機能面において、前記半導体装置は、高速で動作すると共に、大容量の保存能力を有することが要求される。このような要求に応答して、半導体装置は、集積度、信頼度、及び応答速度等を向上させる方向に製造技術が発展している。
【０００３】
一般に、ＤＲＡＭのようなメモリ装置とロジック（ＬＯＧＩＣ）装置には、データを保存するためのキャパシタが装着される。前記キャパシタは高精密であり、電圧に依存することなく、安定した特性を有するように形成される必要がある。前記キャパシタとして、ＰＩＰ（ｐｏｌｙｓｉｌｉｃｏｎ  ｉｎｓｕｌａｔｏｒ  ｐｏｌｙｓｉｌｉｃｏｎ）構造を有するキャパシタが使用されている。ポリシリコンは高温で安定して、蒸着時にステップカバリッジ特性に優れるので、複雑な３次元構造を有する下部電極を形成することができる。
【０００４】
しかし、ＰＩＰ構造のキャパシタは、印加される電圧によってキャパシタンスの特性が変化するという問題がある。具体的に、下部電極及び上部電極に、ドーピングされたポリシリコンを使用するので、電圧を印加する時に前記下部電極と誘電膜の界面及び前記上部電極と絶縁膜の界面に空乏層が形成される。前記空乏層が形成されることによって、前記キャパシタの絶縁膜の厚さが増加される効果を有する。そのため、安定的なキャパシタンスを確保するのが難しい。更に、最近の９０ｎｍ以下のデザインルールを有する高集積化された半導体装置に前記ＰＩＰ構造のキャパシタを採用する場合には、所望されるキャパシタンスを満足させるのが難しい実情である。
【０００５】
このような問題点を克服するために、最近では、金属物質を電極として使用するＭＩＭ構造のキャパシタが開発されている。又、前記キャパシタの下部電極をシリンダー型に形成している。
【０００６】
ところが、ＭＩＭキャパシタを形成する場合には、シリンダー型の下部電極と接続するコンタクトプラグが、ウェット洗浄又はウェットエッチング工程で使用されるケミカルによって容易にエッチングされることにより、前記コンタクトプラグにボイドが発生する等の不良が頻繁に発生する。これは、前記下部電極が金属で構成されることによって、前記金属の粒界及び結晶欠陥部位に沿って容易に前記ケミカルが下部コンタクトプラグに浸透できるためである。又、前記コンタクトプラグと前記キャパシタの下部電極は、互いに異なる材質の物質として接触している流電結合（Ｇａｌｖａｎｉｃ  Ｃｏｕｐｌｉｎｇ）構造で形成されているので、前記コンタクトプラグは、ケミカルによってより速くエッチングされる。前記のように、コンタクトプラグが損傷されることによって、漏洩電流が発生し、半導体装置の特性が劣化する。
【０００７】
一方、シリンダー形状を有するキャパシタの下部電極を形成するためには、キャパシタノード分離のために、化学機械的研磨工程が行われている。しかし、前記化学機械的研磨工程を行うためには、バッファーとして使用するための犠牲層の形成工程等が追加的に実施されなければならない。又、前記化学機械的研磨工程に所要の費用は他の単位工程と比較して多く、工程進行の難易度は高い。又、キャパシタ下部電極が金属で形成される場合には、研磨による除去率がポリシリコンの場合と比較して相対的に低いため、研磨工程時間がより増加する。
【０００８】
前記化学機械的研磨工程を行うことなく、下部電極のノード分離を行う方法の一例が、特許文献１、特許文献２及び特許文献３に開示されている。前記した従来技術では、キャパシタを形成するための開口部の内部にフォトレジストを形成した後、エッチング工程を通じて下部電極をノード分離させている。
【０００９】
しかし、前記従来技術は、シリンダー型の下部電極の形成方法を提示したものではなく、シリンダーの内部のみをキャパシタの有効面積として使用するコンケイブ形態の下部電極の形成方法のみを提示している。前記コンケイブ形態の下部電極の場合、構造的には安定的であるが、誘電膜が蒸着される面積がシリンダー型の下部電極に対して小さい。又、前記方法では、下部電極を金属物質で形成せず、ポリシリコンで形成している。前記のように、下部電極をポリシリコンで形成する場合には、下部電極と誘電膜の界面に空乏層が発生し、前記誘電膜がより厚くなる効果を有する。そのため、前記方法を通じては、最近の高集積化された半導体装置に要求されている高いキャパシタンスを確保するのが難しい。
【特許文献１】大韓民国特許公開第２００４−４６７０４号明細書
【特許文献２】大韓民国特許公開第２００４−１８８６号明細書
【特許文献３】特許公開第２００１−５３２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の第１目的は、コンタクトプラグの損傷を最小化しながら、高いキャパシタンスを確保することができるキャパシタの製造方法を提供することにある。
【００１１】
本発明の第２目的は、前記キャパシタを有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記第１目的を達成するための本発明のキャパシタの製造方法において、まず、基板上にコンタクトプラグの表面を露出させる開口を有するモールド膜を形成する。前記開口の側壁、前記コンタクトプラグ、及び前記モールド膜上に導電膜を連続的に形成する。前記開口を満たすフォトレジストパターンを形成する。前記導電膜を部分的に除去して、シリンダー型下部電極を形成する。前記モールド膜下部の構造物が損傷されることを前記フォトレジストパターンによって阻止しながら、前記モールド膜を選択的に除去する。前記フォトレジストパターンを除去する。前記シリンダー型下部電極上に誘電膜を形成する。前記誘電膜上に上部電極を形成して、キャパシタを完成する。
【００１３】
前記第２目的を達成するための本発明の半導体装置の製造において、まず、基板上にトランジスタを形成する。前記トランジスタのソース／ドレイン領域に接続する第１パッド電極及び第２パッド電極を備える第１層間絶縁膜を形成する。前記第１パッド電極に接続するビットラインを備える第２層間絶縁膜を形成する。前記第２パッド電極に接続するキャパシタコンタクトプラグを備える第３層間絶縁膜を形成する。前記キャパシタコンタクトプラグの表面を露出させる開口を有するモールド膜を形成する。前記開口の側壁、前記コンタクトプラグ、及び前記モールド膜上に導電膜を形成する。前記開口を満たすフォトレジストパターンを形成する。前記導電膜を部分的に除去して、シリンダー型下部電極を形成する。前記モールド膜下部の構造物が損傷されることを前記フォトレジストパターンによって阻止しながら、前記モールド膜を選択的に除去する。前記フォトレジストパターンを除去する。前記第３層間絶縁膜及び前記シリンダー型下部電極上に誘電膜を形成する。その後、前記誘電膜上に上部電極を形成して、半導体装置を完成する。
【００１４】
本発明によると、前記モールド膜を除去する時に、シリンダー型下部電極内にフォトレジストパターンが残留しているので、前記下部電極を通じてケミカルがコンタクトプラグに浸透することを最小化することができる。これによって、前記ケミカルと前記コンタクトプラグとの間の反応によって、前記コンタクトプラグが損傷される等の不良発生を減少させることができる。従って、半導体装置の動作不良を減少させることができ、信頼性を向上させることができる。
【００１５】
又、前記キャパシタは、下部電極が金属物質で形成されることによって、高いキャパシタンスを確保することができる。又、前記下部電極を形成するための工程で化学機械的研磨工程が要求されないので、工程時間が短縮され費用が減少する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好ましい実施例による半導体装置の製造方法を添付図面を参照して詳細に説明するが、本発明が下記の実施例に限定されるものではなく、該当分野における通常の知識を有する者なら、本発明の技術的思想を離れない範囲内で、本発明を多様な形態で具現することができる。添付図面において、基板、層（膜）、領域、リセス、パッド、パターン、又は構造物の寸法は、本発明の明確性のために実際より拡大して図示したものである。本発明において、各層（膜）、領域、パッド、リセス、パターン又は構造物が、基板、各層（膜）、領域、パッド又はパターンの「上に」、「上部に」又は「下部」に形成されると言及される場合には、各層（膜）、領域、パッド、リセス、パターン又は構造物が直接基板、各層（膜）、領域、パッド又はパターンの上に形成されるか、あるいは下に位置することを意味するか、あるいは他の層（膜）、他の領域、他のパッド、他のパターン又は他の構造物が基板上に追加的に形成されてもよい。又、各層（膜）、領域、パッド、リセス、パターン又は構造物が、「第１」、「第２」及び／又は「第３」として言及される場合、このような部材を限定するためではなく、各層（膜）、領域、パッド、リセス、パターン又は構造物を区分するためである。従って、「第１」、「第２」及び／又は「第３」は、各層（膜）、領域、パッド、リセス、パターン又は構造物に対して、それぞれ選択的に又は交換的に使用される。
【００１７】
図１から図１０は、本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【００１８】
図１に示すように、半導体基板１００にシャロートレンチ素子分離工程のような素子分離工程を行って、基板１００をアクティブ領域及びフィールド領域に区分する素子分離膜１０２を形成する。素子分離膜１０２は、シリコン酸化物のような酸化物を使用して形成される。
【００１９】
基板１００上に、ゲート構造物１０４を形成する。各ゲート構造物１０４は、基板１００上に順次に形成されたゲート絶縁膜パターン、ゲート電極、ゲートマスク及びゲートスペーサを備える。
【００２０】
ゲート構造物１０４に隣接する基板１００の表面部位に、ソース／ドレイン領域１０６を形成する。例えば、ソース／ドレイン領域１０６は、イオン注入工程で形成される。ソース／ドレイン領域１０６が形成されると、基板１００上にはゲート構造物１０４及びソース／ドレイン領域１０６を含むトランジスタが形成される。
【００２１】
前記トランジスタをカバーしながら、基板１００上に第１層間絶縁膜１０９を形成する。第１層間絶縁膜１０９は、シリコン酸化物のような酸化物を使用して形成される。又、第１層間絶縁膜１０９は、化学気相蒸着（ＣＶＤ）工程、プラズマ増大化学気相蒸着（ＰＥＣＶＤ）工程、高密度プラズマ化学気相蒸着（ＨＤＰ−ＣＶＤ）工程又は原子層積層（ＡＬＤ）工程を利用して形成される。
【００２２】
第１層間絶縁膜１０９を部分的にエッチングして、ソース／ドレイン１０６を露出させる第１コンタクトホールを形成する。前記第１コンタクトホールを満たしながら、第１層間絶縁膜１０９上に第１導電膜を形成した後、前記第１導電膜を部分的に除去して、前記第１コンタクトホール内に第１パッド電極及び第２パッド電極１０８ａ、１０８ｂを形成する。第１パッド電極及び第２パッド電極１０８ａ、１０８ｂは、それぞれ金属、導電性金属窒化物、又は不純物でドーピングされたポリシリコンを使用して形成される。例えば、第１パッド電極及び第２パッド電極１０８ａ、１０８ｂは、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、アルミニウム（Ａｌ）、アルミニウム窒化物（ＡｌＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）等を使用して形成される。第１パッド電極１０８ａは、ビットライン１１０に電気的に接触し、第２パッド電極１０８ｂは、キャパシタに電気的に連結される。
【００２３】
第１層間絶縁膜１０９、第１パッド電極１０８ａ及び第２パッド電極１０８ｂ上に第２層間絶縁膜１０１を形成する。第２層間絶縁膜１０１は、シリコン酸化物のような酸化物を使用して形成される。第２層間絶縁膜１０１は、化学気相蒸着工程、プラズマ増大化学気相蒸着工程、高密度プラズマ化学気相蒸着工程又は原子層積層工程を利用して形成される。
【００２４】
第２層間絶縁膜１０１を部分的にエッチングして、第１パッド電極１０８ａを露出させる第２コンタクトホールを形成する。前記第２コンタクトホールを満たしながら、第２層間絶縁膜１０１上に第２導電膜を形成した後、前記第２導電膜をパターニングして、第１パッド電極１０８ａに電気的に接触するビットライン１１０を形成する。ビットライン１１０は、金属、導電性金属窒化物、又は不純物でドーピングされたポリシリコンを使用して形成される。
【００２５】
ビットライン１１０上に第３層間絶縁膜１１２を形成する。第３層間絶縁膜１１２は、シリコン酸化物のような酸化物を使用して形成される。第３層間絶縁膜１１２は、化学気相蒸着工程、プラズマ増大化学気相蒸着工程、高密度プラズマ化学気相蒸着工程又は原子層積層工程を利用して形成される。
【００２６】
第３層間絶縁膜１１２を部分的にエッチングして、第２パッド電極１０８ｂを露出させる第３コンタクトホールを形成する。例えば、前記第３コンタクトホールは、上部が下部より広く形成されても良い。
【００２７】
前記第３コンタクトホールを満たしながら、第３層間絶縁膜１１２上に第３導電膜を形成した後、前記第３導電膜を部分的に除去して、前記第３コンタクトに埋め立てられるコンタクトプラグ１１４を形成する。コンタクトプラグ１１４は、金属、導電性金属窒化物、又は不純物でドーピングされたポリシリコンを使用して形成される。コンタクトプラグ１１４は、第２パッド電極１０８ｂに電気的に接触する。
【００２８】
前記第３コンタクトホールの上部が下部に対して広いサイズを有する場合、コンタクトプラグ１１４も前記第３コンタクトホールの形状によって、上部が下部より広く形成される。コンタクトプラグ１１４の上部幅が下部幅に対して広い場合、コンタクトプラグ１１４とキャパシタの下部電極１２２ａ（図７参照）が互いに接触する面積が増加され、下部電極１２２ａを形成する工程のアラインマージンを充分に確保することができる。
【００２９】
図２に示すように、第３層間絶縁膜１１２及びコンタクトプラグ１１４上にエッチング阻止膜１１６を形成する。エッチング阻止膜１１６は、モールド膜１１８に対してエッチング選択比を有する物質を使用して形成する。即ち、エッチング阻止膜１１６は、モールド膜１１８をエッチングするためのエッチング溶液又はエッチングガスに対して殆どエッチングされない物質を使用して形成する。例えば、エッチング阻止膜１１６は、シリコン窒化物のような窒化物を使用して形成する。
【００３０】
エッチング阻止膜１１６上に、モールド膜１１８を形成する。モールド膜１１８は、シリコン酸化物のような酸化物を使用して形成する。例えば、モールド膜１１８は、ＴＥＯＳ、ＨＤＰ−ＣＶＤ酸化物、ＰＳＧ、ＵＳＧ、ＢＰＳＧ又はＳＯＧを使用して形成される。例えば、モールド膜１１８は前述した酸化物のうち、２種類以上を含む多層膜構造を有することができる。また例えば、開口１２０の側壁を階段形状に形成するために、モールド膜１１８は、互いに異なるエッチング率を有する２種類以上の物質を含む多層膜構造を有することができる。
【００３１】
モールド膜１１８の厚さは、前記キャパシタに要求されるキャパシタンスによって適切に調節が可能である。即ち、前記キャパシタの高さは、モールド膜１１８の厚さによって主に決定されるので、要求されるキャパシタンスを有するキャパシタを形成するために、モールド膜１１８の厚さを適切に調節することができる。
【００３２】
モールド膜１１８及びエッチング阻止膜１１６を部分的にエッチングして、コンタクトプラグ１１４の上面を露出させる開口１２０を形成する。本発明の一実施例によると、開口１２０を形成するためのエッチング工程の間、開口１２０の底面にエッチング阻止膜１１６が残留しないように、エッチング阻止膜１１６を過度にエッチングする。これによって、モールド膜１１８及びエッチング阻止膜１１６に開口１２０を形成した後、コンタクトプラグ１１４の上面が部分的にエッチングされ、コンタクトプラグ１１４の上面にリセスが形成される。
【００３３】
図３に示すように、開口部１２０の側壁、コンタクトプラグ１１４、及びモールド膜１１８上に第４導電膜１２２を連続的に形成する。第４導電膜１２２は、コンタクトプラグ１１４と異なる物質を使用して形成する。第４導電膜１２２は、金属又は金属窒化物を使用して形成する。例えば、第４導電膜１２２は、チタニウム、アルミニウム、チタニウム窒化物、アルミニウム窒化物、チタニウムアルミニウム窒化物、タンタル又はタンタル窒化物を使用して形成される。例えば、第４導電膜１２２は、チタニウム膜及びチタニウム窒化物膜を含む多層膜構造を有することができる。この場合、前記チタニウム膜は、金属原子の拡散を防止するバリヤー膜の役割を果たす。
【００３４】
前述したように、第４導電膜１２２をドーピングされたポリシリコンを使用して形成せず、金属又は金属窒化物を使用して形成する場合、後続して形成される下部電極１２２ａと誘電膜１２６（図１０参照）の界面に空乏層が形成されないので、前記キャパシタのキャパシタンスを増加させることができる。
【００３５】
第４導電膜１２２は、高い縦横比を有する開口１２０の内壁に沿って形成されるので、良好なステップカバリッジを有していなければならない。又、第４導電膜１２２は、開口１２０を完全に埋め立てない程度の薄い厚さに蒸着されなければならない。これを満足させるために、第４導電膜１２２は、化学気相蒸着方法、サイクリック化学気相蒸着方法又は原子層積層方法によって形成する。
【００３６】
第４導電膜１２２を金属又は金属窒化物を使用して形成する場合には、ポリシリコンを使用する場合と比較して、相対的に第４導電膜１２２内にクラックや結晶欠陥がより容易に発生する。このような欠陥部位を通じて、後続するエッチング工程に使用されるケミカルが容易に浸透することができる。又、第４導電膜１２２の結晶構造が柱状構造（ｃｏｌｕｍｎａｒ  ｓｔｒｕｃｔｕｒｅ）を有する場合には、第４導電膜１２２を構成する粒子の粒界を通じてケミカルが容易に浸透することができる。
【００３７】
一方、第４導電膜１２２が前記化学気相蒸着工程によって形成されたチタニウム／チタニウム窒化物膜を含む場合、前記チタニウム／チタニウム窒化物膜を含む第４導電膜１２２は、柱状の結晶構造を有する。又、前記チタニウム／チタニウム窒化物膜を含む第４導電膜１２２を厚く形成する場合には、第４導電膜１２２に部分的にクラックが発生する。
【００３８】
図４に示すように、開口１２０を満たしながら第４導電膜１２２上にフォトレジスト膜１２４を形成する。フォトレジスト膜１２４は、スピンコーティング工程で形成される。
【００３９】
本発明の一実施例において、後続するフォトレジスト膜１２４の露光工程でフォトレジスト膜１２４の上部のみ露光されなければならないので、露光工程の工程条件を容易に調節できるフォトレジスト膜１２４を使用する。従って、フォトレジスト膜１２４は、露光工程で照射される光の透過度を調節するための染料を更に含むことができる。
【００４０】
第４導電膜１２２上に形成されたフォトレジスト膜１２４を熱処理して、フォトレジスト膜１２４をフローさせる。フォトレジスト膜１２４を熱処理する場合、フォトレジスト膜１２４が開口１２０内に流入し、開口部１２０を完全に満たす。
【００４１】
本発明の一実施例によると、半導体基板１００の周辺領域にはキャパシタが形成されないので、開口１２０も形成されない。従って、基板１００の周辺領域には、開口１２０が形成された基板１００のセル領域に対してフォトレジスト膜１２４の上面がより高い高さで形成される。
【００４２】
図５に示すように、フォトレジスト膜１２４をブランク露光工程を利用して露光する。前記ブランク露光工程は、レチクルを使用することなく、フォトレジスト膜１２４を露光する工程を意味する。
【００４３】
フォトレジスト膜１２４に対して前記ブランク露光工程を行うと、モールド膜１１８上に位置する部分及び開口１２０の上部に位置するフォトレジスト膜１２４は、充分に露光され水溶性フォトレジストパターン１２５に転換される。一方、開口１２０の上部の下に位置する部分のフォトレジスト膜１２４は、殆ど露光されない。以下で、前記露光されない部分のフォトレジスト膜１２４を第１フォトレジストパターン１２４ａとし、露光された水溶性フォトレジスト膜１２５を第２フォトレジストパターン１２５という。前記ブランク露光工程時に、開口１２０内に位置するフォトレジスト膜１２４が殆ど露光されないようにするために、フォトレジスト膜１２４の表面に対してデフォーカスされた光を使用することが好ましい。
【００４４】
図６に示すように、第１及び第２フォトレジストパターン１２４ａ、１２５を現像することによって、開口１２０内に第１フォトレジストパターン１２４ａのみを残留させる。具体的に、第１及び第２フォトレジストパターン１２４ａ、１２５に対して現像工程を行うと、水溶性の第２フォトレジストパターン１２５は完全に除去され、開口１２０内に第１フォトレジストパターン１２４ａが残留する。従って、モールド膜１１８の上部の第４導電膜１２２が露出される。
【００４５】
図７に示すように、第４導電膜１２２をエッチバック工程を利用して、部分的に除去する。第４導電膜１２２に対して前記エッチバック工程を行うと、モールド膜１１８上の露出された第４導電膜１２２が部分的に除去されながら、開口１２０内にのみシリンダー型の下部電極１２２ａが形成される。前記エッチバック工程は、ドライエッチング工程を含む。より具体的には、開口１２０の側壁上には下部電極１２２ａが形成され、開口１２０は第１フォトレジストパターン１２４ａで部分的に満たされる。
【００４６】
図８に示すように、開口１２０内の下部電極１２２ａ上に、第１フォトレジストパターン１２４ａを残留させながら、モールド膜１１８を選択的に除去する。モールド膜１１８は、ウェットエッチング工程で除去することができる。具体的に、モールド膜１１８は、フッ化水素（ＨＦ）を含むエッチング溶液、水酸化アンモニウム、過酸化水素及び脱イオン水を含むエッチング溶液、又はフッ化アンモニウム、フッ化水素及び蒸留水等を含むエッチング溶液等を使用するウェットエッチング工程で除去することができる。
【００４７】
モールド膜１１８を除去する間、前記エッチング溶液は下部電極１２２ａを構成する物質の粒界やクラック等を通じて、コンタクトプラグ１１４に浸透することができる。特に、下部電極１２２ａの底面のエッジ部位１３０では、構造的に欠陥やクラックがより多く発生する可能性がある。これによって、前記エッチング溶液が下部電極１２２ａの底面のエッジ部位１３０を通じて大部分、下部電極１２２ａの下に位置するコンタクトプラグ１１４に浸透することになる。
【００４８】
しかし、本発明の一実施例によると、下部電極１２２ａのシリンダー内部に第１フォトレジストパターン１２４ａが残留するので、前記エッチング溶液が下部電極１２２ａの底面まで到達することができない。即ち、前記ウェットエッチング溶液が下部のコンタクトプラグ１１４に浸透することができない。これによって、コンタクトプラグ１１４に浸透したウェットエッチング溶液によってコンタクトプラグ１１４がエッチングされるか、損傷される等の不良を最小化することができる。説明したように、モールド膜１１８を選択的に除去する時、前記第１フォトレジストパターン１２４ａによって、モールド膜１１８の下部に形成されている下部膜及び／又は構造物が損傷されることを最小化することができる。
【００４９】
図９に示すように、下部電極１２２ａ上に残留している第１フォトレジストパターン１２４ａをアッシング工程及び／又はストリッピング工程によって完全に除去する。前記アッシング工程及び／又はストリッピング工程において、有機物からなる第１フォトレジストパターン１２４ａのみを除去する。従って、前記アッシング工程及び／又はストリッピング工程を行っても、コンタクトプラグ１１４は損傷されない。
【００５０】
前述したように、モールド膜１１８及び第１フォトレジストパターン１２４ａを除去することによって、シリンダー形状を有する下部電極１２２ａは完全に露出される。下部電極１２２ａの露出面積がキャパシタの有効面積になるので、下部電極１２２ａを有するキャパシタは、従来のコンケイブ形態の下部電極を有するキャパシタに対して高いキャパシタンスを有することができる。
【００５１】
図１０に示すように、エッチング阻止膜１１６及び下部電極１２２ａ上に、誘電膜１２６を形成する。誘電膜１２６は、高誘電率を有する金属酸化物を蒸着させて形成することができる。前記金属酸化物の例としては、アルミニウム酸化物及びハフニウム酸化物が挙げられる。
【００５２】
その後、誘電膜１２６上に上部電極１２８を形成する。上部電極１２８は、例えば金属又は金属窒化物で形成される。又、上部電極１２８は、金属膜又は金属窒化物膜及びドーピングされたポリシリコン膜を含む多層膜構造を有することができる。
【００５３】
前述したキャパシタの製造方法によると、下部電極１２２ａを形成するための工程で化学機械的研磨工程を行わないので、工程時間が短縮され費用が減少される。又、モールド膜１１８の除去時に、シリンダー型下部電極１２２ａをフォトレジストパターンが保護するので、下部電極１２２ａの損傷を防止することができる。又、下部電極１２２ａの下部エッジ部を通じてコンタクトプラグ１１４にエッチング溶液が浸透することを遮断して、コンタクトプラグ１１４が損傷されることを防止することができる。
【００５４】
図１１及び図１２は、本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。図１１及び図１２による半導体装置の製造方法は、フォトレジスト膜２２５ａを除くと、図１から図１０を参照して説明した半導体装置の製造方法と同じである。
【００５５】
図１１に示すように、シャロートレンチ素子分離工程のような素子分離工程を利用して、半導体基板２００上に素子分離膜２０２を形成することによって、半導体基板２００にアクティブ領域を定義する。
【００５６】
基板２００上にゲート構造物２０４を形成した後、ゲート構造物２０４の間に露出される基板２００にソース／ドレイン領域２０６を形成する。各ゲート構造物２０４は、基板２００上に順次に形成されたゲート絶縁膜パターン、ゲート電極、ゲートマスク及びゲートスペーサを含む。従って、ゲート構造物２０４及びソース／ドレイン領域２０６を備えるトランジスタが基板２００上に形成される。
【００５７】
前記トランジスタをカバーしながら基板２００上に第１層間絶縁膜２０９を形成した後、第１層間絶縁膜２０９を部分的にエッチングして、第１層間絶縁膜２０９にソース／ドレイン領域２０６を露出させる第１コンタクトホールを形成する。
【００５８】
前記第１コンタクトホールを満たしながら、第１層間絶縁膜２０９上に第１導電膜を形成した後、第１層間絶縁膜２０９上の前記第１導電膜を除去して、前記第１コンタクトホール内にそれぞれ第１パッド電極及び第２パッド電極２０８ａ、２０８ｂを形成する。
【００５９】
第１層間絶縁膜２０９、第１パッド電極２０８ａ及び第２パッド電極２０８ｂ上に第２層間絶縁膜２０１を形成した後、第２層間絶縁膜２０１を部分的にエッチングして、第２層間絶縁膜２０１に第１パッド電極２０８ａを露出させる第２コンタクトホールを形成する。
【００６０】
前記第２コンタクトホールを満たしながら、第２層間絶縁膜２０１上に第２導電膜を形成した後、前記第２導電膜をパターニングして、第１パッド電極２０８ａに電気的に接触するビットライン２１０を形成する。
【００６１】
ビットライン２１０上に第３層間絶縁膜２１２を形成した後、第３層間絶縁膜２１２を部分的にエッチングして、第３層間絶縁膜２１２に第２パッド電極２０８ｂを露出させる第３コンタクトホールを形成する。
【００６２】
前記第３コンタクトホールを満たしながら、第３層間絶縁膜２１２上に第３導電膜を形成した後、前記第３導電膜を部分的に除去して、前記第３コンタクトホールを埋め立てるコンタクトプラグ２１４を形成する。
【００６３】
第３層間絶縁膜２１２及びコンタクトパッド２１４上に、エッチング阻止膜２１６及びモールド膜２１８を順次に形成する。その後、モールド膜２１８とエッチング阻止膜２１６を部分的にエッチングして、コンタクトパッド２１４を露出させる開口を形成する。
【００６４】
前記開口の側壁、コンタクトパッド２１４及びモールド膜２１８上に、第４導電膜２２２を形成した後、前記開口を満たしながら第４導電膜２２２上にフォトレジスト膜を形成する。
【００６５】
第４導電膜２２２が露出されるまで前記フォトレジスト膜を部分的に除去して、前記開口を満たすフォトレジストパターン２２５ａを形成する。即ち、モールド膜２１８の上部に位置する部分の前記フォトレジスト膜を選択的に除去することによって、前記開口内にフォトレジストパターン２２４ａを形成する。例えば、前記フォトレジスト膜は、ドライエッチング工程を利用して部分的に除去される。
【００６６】
図１２に示すように、露出された導電膜２１８をエッチングして、前記開口の側面及びコンタクトパッド２１４上に、下部電極２２２ａを形成する。下部電極２２２ａは、例えばドライエッチング工程を利用して形成される。
【００６７】
前記フォトレジスト膜と第４導電膜２２２との間にエッチング率の差異が殆どない場合には、前記フォトレジスト膜及び第４導電膜２２２を１回のエッチング工程を通じて部分的にエッチングすることができる。しかし、前記フォトレジスト膜と第４導電膜２２２との間のエッチング率の差異が大きい場合には、前記フォトレジスト膜をまずエッチングした後、追加的なエッチング工程を通じて第４導電膜２２２をエッチングする。
【００６８】
以後に、図８から図１０を参照して説明した工程と実質的に同じ工程を通じて、モールド膜２１８とフォトレジストパターン２２４ａを順次に除去して、ＤＲＡＭ装置のような半導体装置を完成する。
（産業上の利用可能性）
【００６９】
前述した本発明によると、化学機械的研磨工程を行うことなく、キャパシタの下部電極を形成するので、前記キャパシタを含む半導体装置の製造時間が短縮され費用が減少される。又、エッチング溶液が下部電極及びコンタクトプラグに浸透する現象を防止して、前記下部電極と電気的に接続するコンタクトプラグの損傷を減少させることができる。これによって、前記半導体装置の電気的な不良を減少させることができ、信頼性を向上させることができる。
【００７０】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施例を修正または変更できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図２】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図３】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図４】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図５】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図６】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図７】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図８】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００７２】
１００、２００  基板、１０１、２０１  第２層間絶縁膜、１０２、２０２  素子分離膜、１０４、２０４  ゲート構造物、１０６、２０６  ソース／ドレイン領域、１０８ａ、２０８ａ  第１パッド電極、１０８ｂ、２０８ｂ  第２パッド電極、１０９、２０９  第１層間絶縁膜、１１０、２１０  ビットライン、１１２、２１２  第３層間絶縁膜、１１４、２１４  コンタクトプラグ、１１６、２１６  エッチング阻止膜、１１８、２１８  モールド膜、１２０  開口、１２２、２２２  第４導電膜、１２２ａ、２２２ａ  下部電極、１２４  フォトレジスト膜、１２４ａ  第１フォトレジストパターン、１２６  誘電膜、１２８  上部電極、２２４  フォトレジストパターン
【図１】
2006157002.tif 000003
【図２】
2006157002.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006157002.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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