(57)【要約】      （修正有）【課題】隣接した各トランジスタ間のしきい電圧の均一性を低下せずに、ずれ問題やマスクパターンの限定時の困難さを改善できるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を提供する。【解決手段】ソース領域、ドレイン領域およびそれらの間のチャネル領域を有する半導体基板３０のドレイン領域と、前記チャネル領域の前記ドレイン領域に隣接する領域にしきい電圧調節のためのイオン注入を行って不純物領域４０を形成する段階と；前記半導体基板３０のチャネル領域を所定深さにエッチングしてリセスチャネル用トレンチを形成する段階と；前記リセスチャネル用トレンチが形成された半導体基板３０にゲートスタック８５を形成する段階と；前記ゲートスタック８５が形成された半導体基板３０にイオン注入工程を行ってソース領域及びドレイン領域を形成する段階と；を含んでリセスチャネル及び非対称接合構造を有する半導体素子を製造する。【選択図】図９
2006261627.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域およびそれらの間のチャネル領域を有する半導体基板のドレイン領域と、前記チャネル領域の前記ドレイン領域に隣接する一部領域と、にしきい電圧調節のためのイオン注入を行って不純物領域を形成する段階と；
前記半導体基板のチャネル領域を所定深さにエッチングしてリセスチャネル用トレンチを形成する段階と；
前記リセスチャネル用トレンチが形成された半導体基板にゲートスタックを形成する段階と；
前記ゲートスタックが形成された半導体基板にイオン注入工程を行ってソース領域及びドレイン領域を形成する段階と；
を含むことを特徴とするリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項２】
前記リセスチャネル用トレンチを形成する段階は、前記リセスチャネル用トレンチの深さを前記不純物領域よりも深くすることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項３】
前記不純物領域は、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項４】
前記リセスチャネル用トレンチは、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項５】
前記不純物領域を形成する段階は、ｐ型不純物イオンを注入して行うことを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項６】
前記ｐ型不純物イオンは、Ｂイオン、ＢＦ2イオンまたはＩイオンを含むことを特徴とする請求項５記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項７】
前記不純物領域を形成するためのマスク膜パターンの幅は、フィーチャーサイズの１〜３倍の範囲になることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項８】
前記不純物領域を形成するためのマスク膜パターンの幅は、ゲート形成のためのゲートマスク膜パターンの幅の１〜３倍の範囲になることを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項９】
前記不純物領域を形成した後、ｎ型不純物イオンを注入する段階をさらに含むことを特徴とする請求項１記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項１０】
前記ｎ型不純物イオンは、ＰイオンまたはＡｓイオンを含むことを特徴とする請求項９記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【請求項１１】
前記ｎ型不純物イオンは、前記不純物領域の表面に配置されるように注入されることを特徴とする請求項９記載のリセスチャネル及び非対称接合構造を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するもので、詳しくは、リセスチャネル及び非対称接合構造を有する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
最近、半導体素子の集積度が高まるにつれて、単チャネル効果による素子の特性低下が大きな問題となっている。また、トレンチ素子分離膜（Shallow Trench Isolation；ＳＴＩ）の形成工程時、活性領域のエッジによる逆狭幅効果（Inverse Narrow Width Effect；ＩＮＷＥ）が増加する。このため、トランジスタで漏洩電流特性が表れることで、半導体素子の特性低下、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のリフレッシュ（refresh）またはデータ保有時間などの低下を発生する。したがって、最近は、半導体基板のドーピング濃度を増加せずにチャネル長さを増加できる、リセスチャネルを有する半導体素子が提案されている。このリセスチャネルを有する半導体素子の製造方法は、チャネル領域になる半導体基板を所定深さだけリセスし、このリセスされた基板にゲートスタックを形成することで垂直方向にチャネル長さを増加する。すなわち、前記半導体基板がリセスされた長さだけ有効チャネル長さが増加するため、チャネル領域にドーピング濃度を増加せずにショットチャネルのマージン（margin）を確保できるので、ＤＲＡＭのリフレッシュ特性低下を防止する。
【０００３】
一方、半導体素子、特にＤＲＡＭの場合、ソース領域及びドレイン領域は、キャパシタのストレージノードおよびビットラインにそれぞれ電気的に連結される。したがって、キャパシタのストレージノードに連結されるソース領域での漏洩電流は、ＤＲＡＭのリフレッシュ特性を低下する原因として作用する。よって、最近は、ソース領域を遮断した状態で、しきい電圧調節のためのｐ型不純物イオン、例えばＢイオンやＢＦ2イオンを注入することで、ドレイン接合におけるデプリーション領域の幅を増加し、その結果、ドレイン接合における電界を減少して漏洩電流量を減少できる非対称接合構造を採用している。
【０００４】
図１ａ及び図１ｂは、従来の非対称接合構造を有する半導体素子の製造方法の一例を説明するために示した断面図である。
【０００５】
まず、図１ａを参照すると、トレンチ素子分離膜１１によって活性領域が限定される半導体基板１０上に、しきい電圧調節及び非対称接合形成のためのマスク膜パターン１２を形成する。このマスク膜パターン１２は、半導体基板１０の活性領域のうち、ストレージノードに連結される部分を除いた残り部分の半導体基板１０を露出する開口部１２’を有する。次に、図面の矢印で示したように、このマスク膜パターン１２をイオン注入マスク膜として用いたイオン注入工程を行って、しきい電圧調節のための不純物領域１３を形成する。
【０００６】
次に、図１ｂを参照すると、前記マスク膜パターン（図１ａの１２）を除いた後、通常の方法により半導体基板１０上にゲートスタック１４を形成する。このゲートスタック１４は、ゲート絶縁膜パターン１４ａ、ゲート導電膜パターン１４ｂ、金属シリサイド膜パターン１４ｃ及び絶縁性キャッピング層パターン１４ｄが順次積層された構造となっている。
【０００７】
次に、図示していないが、ソース領域及びドレイン領域形成のためのイオン注入工程および不純物拡散工程を行う。これらイオン注入工程および不純物拡散工程を行ってソース領域及びドレイン領域を形成すると、しきい電圧調節のための不純物領域１３が部分的に存在することになり、非対称的な接合構造のソース領域及びドレイン領域が設けられる。
【０００８】
しかしながら、従来の方法においては、マスク膜パターン（図１ａの１２）のずれ（misalign）によってしきい電圧調節のための不純物領域１３が左右に配置されるが、このような現象が発生すると、トランジスタのしきい電圧が均一に維持されない。すなわち、マスク膜パターン（図１ａの１２）のずれによって、しきい電圧調節のための不純物領域１３ａが左側に偏って配置される場合は、左側のトランジスタＡのしきい電圧よりも右側のトランジスタＢのしきい電圧が低くなる。その反面、しきい電圧調節のための不純物領域１３ｂが右側に偏って配置される場合は、右側のトランジスタＢのしきい電圧よりも左側のトランジスタＡのしきい電圧が低くなる。
【０００９】
図２は、従来の非対称接合構造を有する半導体素子の製造方法の他の例を説明するために示した断面図である。
【００１０】
図２に示した従来の方法は、図１ａ及び図１ｂを参照して説明した工程と同一に行う。ただし、しきい電圧調節のための不純物イオンを別途のマスク膜パターンを使用せずに全面に注入する。次に、ゲートスタック１４を形成した後、ゲートスタック１４によって露出される半導体基板１０の一部表面を露出するマスク膜パターン１５を形成する。ここで、半導体基板１０の露出部分は、ストレージノードに連結される部分でなく、ビットラインに連結される部分である。また、このマスク膜パターン１５をイオン注入マスク膜として用いて追加的なイオン注入工程を行う。次に、マスク膜パターン１５を除去した後、通常のソース領域及びドレイン領域を形成するための不純物イオン注入及び拡散工程を行う。
【００１１】
しかしながら、この場合は、半導体素子の集積度が高まるにつれて、各素子間の間隔が縮小されるため、感光膜のようなマスク膜の残余物によってイオン注入のためのマスクパターンを精密に限定し難いという問題点があった。
【００１２】
【特許文献１】米国特許第６，３６８，９１５号
【特許文献２】米国特許第６，６５３，１８１号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、前記問題点を解決するためになされたもので、隣接した各トランジスタ間のしきい電圧の均一性を低下せずに、ずれ問題やマスクパターンの限定時の困難さを改善できるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法は、ソース領域、ドレイン領域およびそれらの間のチャネル領域を有する半導体基板のドレイン領域と、前記チャネル領域の前記ドレイン領域に隣接する一部領域と、にしきい電圧調節のためのイオン注入を行って不純物領域を形成する段階と；前記半導体基板のチャネル領域を所定深さにエッチングしてリセスチャネル用トレンチを形成する段階と；前記リセスチャネル用トレンチが形成された半導体基板にゲートスタックを形成する段階と；前記ゲートスタックが形成された半導体基板にイオン注入工程を行ってソース領域及びドレイン領域を形成する段階と；を含むことを特徴とする。
【００１５】
前記リセスチャネル用トレンチを形成する段階は、前記リセスチャネル用トレンチの深さを前記不純物領域よりも深くすることを特徴とする。
【００１６】
前記不純物領域は、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする。
【００１７】
前記リセスチャネル用トレンチは、前記半導体基板の表面から５０〜２５００Åの深さを有して形成されることを特徴とする。
【００１８】
前記不純物領域を形成する段階は、ｐ型不純物イオンを注入して行うことを特徴とする。
【００１９】
前記ｐ型不純物イオンは、Ｂイオン、ＢＦ2イオンまたはＩイオンを含むことを特徴とする。
【００２０】
前記不純物領域を形成するためのマスク膜パターンの幅は、フィーチャーサイズの１〜３倍の範囲になることを特徴とする。
【００２１】
前記不純物領域を形成するためのマスク膜パターンの幅は、ゲート形成のためのゲートマスク膜パターンの幅の１〜３倍の範囲になることを特徴とする。
【００２２】
本発明において、前記不純物領域を形成した後、ｎ型不純物イオンを注入する段階をさらに含むことを特徴とする。
【００２３】
この場合、前記ｎ型不純物イオンは、ＰイオンまたはＡｓイオンを含むことを特徴とする。
【００２４】
また、前記ｎ型不純物イオンは、前記不純物領域の表面に配置されるように注入されることを特徴とする。
【発明の効果】
【００２５】
本発明は、ゲート形成前に、しきい電圧調節のためのイオン注入をストレージノードコンタクトパッド形成部を除いた領域のみに非対称的に注入した後、ゲートが形成される領域をリセスしてビットラインコンタクトパッド形成部のみにしきい電圧調節のための不純物を残し、自己整列された非対称接合構造を形成することで、ずれが発生する場合も素子のしきい電圧の均一性を維持できるという効果がある。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態に対し、図面に基づいて説明する。なお、本発明は、ここで説明する実施形態に限定されることなく、多様な形態に実現される。図面では、多様な層及び領域を明確に表現するために厚さを拡大して示した。また、明細書全体における類似した部分には、同一の図面符号を付けた。
【００２７】
図３乃至図９は、本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【００２８】
まず、図３に示すように、通常のトレンチ素子分離形成工程を行って半導体基板３０内にトレンチ素子分離膜３１を形成する。このトレンチ素子分離膜３１は、半導体基板３０内に活性領域３２を限定する。次に、各トレンチ素子分離膜３１間の半導体基板３０にｐ型不純物をイオン注入して壁領域（図示せず）を形成する。場合によっては、壁領域形成のためのイオン注入を省略することもできる。
【００２９】
次に、図４に示すように、半導体基板３０上にフォトレジスト膜などのマスク膜を塗布し、写真エッチング工程を施してしきい電圧調節のための不純物領域４０を定義するマスク膜パターン４１を形成する。また、このマスク膜パターン４１をイオン注入マスク膜として用いたイオン注入工程を行って、しきい電圧調節のための不純物領域４０を形成する。ここで、注入されるイオンには、Ｂイオン、ＢＦ2イオンおよびＩイオンなどのｐ型不純物イオンを使用する。また、イオン注入エネルギーを適切に調節して、前記不純物領域４０を半導体基板３０の表面からほぼ５０〜２５００Åの深さにする。
【００３０】
前記マスク膜パターン４１は、図１１に示したように、活性領域３２内のソース領域が形成される第１領域９２'を完全に覆う反面、ドレイン領域が形成される第２領域９３'を完全に露出する。また、第１領域９２'と第２領域９３'との間のチャネル領域が形成される第３領域Ｄ１，Ｄ２は、第２領域９３'に隣接した一部のみを露出する。したがって、このマスク膜パターン４１によって限定される不純物領域４０は、第２領域９３'およびこの第２領域９３'に隣接する第３領域Ｄ１，Ｄ２の一部に所定深さを有して設けられる。前記マスク膜パターン４１の幅Ｗは、フィーチャーサイズＦの１〜３倍の範囲を有し、後続工程におけるゲート幅の１〜３倍の範囲の値を有する。
【００３１】
次に、図５に示すように、前記マスク膜パターン４１を除去した後、再び半導体基板３０のリセスチャネル用トレンチ５２が設けられる領域を露出するマスク膜パターン５１を、例えばフォトレジスト膜を用いて形成する。次に、このマスク膜パターン５１をエッチングマスクとして用いたエッチング工程で半導体基板３０の露出部分を所定深さだけ除去する。このようなエッチング工程により設けられるリセスチャネル用トレンチ５２の深さｄは、不純物領域４０の深さよりも大きくする。また、前記リセスチャネル用トレンチ５２の深さｄは、ほぼ５０〜２５００Åにする。このようにリセスチャネル用トレンチ５２の深さｄを不純物領域Ａの深さよりも大きくすると、不純物領域Ａがマスク膜パターン（図４の４１）のずれによって左側または右側に位置移動する場合も、素子のしきい電圧の均一性に影響を与えることがない。以下、これを詳しく説明する。
【００３２】
図５に示したように、マスク膜パターン（図４の４１）のずれによって不純物領域４０が左側に偏って配置される場合も、リセスチャネル用トレンチ５２を取り囲むチャネル領域における不純物濃度は、相互隣接するトランジスタの間で変わることがない。リセスチャネル用トレンチ５２の深さｄが不純物領域４０の深さよりも小さくて、リセスチャネル用トレンチ５２の底が不純物領域４０によって取り囲まれる場合は、不純物領域４０の位置移動によって隣接するトランジスタのチャネル領域、特にリセスチャネル用トレンチ５２の底におけるしきい電圧が相互変わる。しかしながら、本発明の場合、リセスチャネル用トレンチ５２の底と不純物領域４０とは関係がないので、このずれによるしきい電圧の不均一な変動は発生しない。
【００３３】
引き続いて、図６を参照すると、リセストレンチ５２が形成された半導体基板３０の全面にゲート絶縁膜７１を形成する。ゲート絶縁膜７１は、酸化膜により形成される。次に、ゲート絶縁膜７１上には、ゲート導電膜７２、金属シリサイド膜７３及び絶縁性キャッピング膜７４を順次積層する。ここで、ゲート導電膜７２は、ポリシリコン膜により形成される。金属シリサイド膜７３は、タングステンシリサイド膜により形成される。また、絶縁性キャッピング膜７４は、窒化膜により形成される。次いで、絶縁性キャッピング膜７４上に感光膜を塗布して露光及び現像を行い、ゲートスタックを形成するためのマスク膜パターン７５を形成する。
【００３４】
また、図７に示すように、マスク膜パターン７５を用いて絶縁性キャッピング膜７４、金属シリサイド膜７３、ゲート導電膜７２及びゲート絶縁膜７１の露出部分を順次エッチングする。すると、ゲート絶縁膜パターン８１、ゲート導電膜パターン８２、金属シリサイド膜パターン８３及び絶縁性キャッピング膜パターン８４が順次積層されるゲートスタック８５が形成される。その後、マスク膜パターン７５を除去する。
【００３５】
また、図８に示すように、金属シリサイド膜パターン８３及びゲート導電膜パターン８２の側壁を酸化する工程を施して、ゲートポリ酸化膜などの酸化膜９０を形成する。このようにすると、後続の湿式工程を施すとき、ゲートスタック８５のエッチング性溶液による損傷を防止するとともに、その後に形成されるスペーサ絶縁膜とゲート導電膜パターン８２との間に発生するリフティング（lifting）現象を防止できる。次いで、ゲートスタック８５が形成された半導体基板３０の下部にｎ型の不純物を注入する。すると、ドレイン領域はｐ型不純物イオンが注入された状態で、ソース領域はｐ型不純物イオンが注入されてない状態であるため、非対称的な深さを有するソース/ドレイン接合構造９１が形成される。
【００３６】
その後、図９に示すように、ゲートスタック８５を含む構造物の全面に窒化膜(図示せず)を蒸着した後、異方性エッチングを追加的に行ってスペーサ絶縁膜１００を形成する。また、スペーサ絶縁膜１００によって露呈された半導体基板３０を浅くエッチングして溝を形成した後、ドーピングされたポリシリコン膜などでギャップフィルをし、その表面を化学機械研磨（Chemical Mechanical Polishing）工程で平坦化することで、ビットラインコンタクトパッド１０１およびストレージノードコンタクトパッド１０２を形成する。
【００３７】
図１０は、本発明の他の実施形態によるリセスゲート及び非対称接合構造を有する半導体素子の製造方法を説明するために示した断面図である。
【００３８】
まず、上述した図３及び図４と同一の工程を経て半導体基板３０にトレンチ素子分離膜３１を形成し、各トレンチ素子分離膜３１間の半導体基板３０に壁領域（図示せず）を形成する。また、半導体基板３０上に感光膜を塗布し、写真エッチング工程を施してしきい電圧調節のための不純物領域４０を定義するマスク膜パターン４１を形成する。また、このマスク膜パターン４１をイオン注入マスク膜として用いたイオン注入工程を行って、しきい電圧調節のための不純物領域４０を形成する。
【００３９】
また、図１０に示すように、しきい電圧調節のための不純物領域４０の半導体基板３０の表面１１０に不純物を注入する段階を追加的に行う。ここで、半導体基板の表面に注入する不純物は、Ｐ、Ａｒなどを含むｎ型の不純物である。このｎ型の不純物を注入すると、しきい電圧調節のために不純物を注入した半導体基板３０の界面領域の抵抗が増加することを防止できる。その後、図５乃至図１０と同一の行程を行う。
【図面の簡単な説明】
【００４０】
【図１ａ】従来の非対称接合構造を有する半導体素子の製造方法の一例を説明するために示した断面図である。
【図１ｂ】従来の非対称接合構造を有する半導体素子の製造方法の一例を説明するために示した断面図である。
【図２】従来の非対称接合構造を有する半導体素子の製造方法の他の例を説明するために示した断面図である。
【図３】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図４】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図５】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図６】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図７】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図８】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図９】本発明の一実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した図である。
【図１０】本発明の他の実施形態によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を説明するために示した断面図である。
【図１１】本発明によるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法で使用されるマスクパターンを示したレイアウト図である。
【符号の説明】
【００４１】
３０  半導体基板、３１  トレンチ素子分離膜、７１  ゲート絶縁膜、７２  ゲート導電膜、７３  金属シリサイド膜、７４  絶縁性キャッピング膜、９０  酸化膜、１０１  ビットラインコンタクトパッド、１０２  ストレージノードコンタクトパッド。
【図１ａ】
2006261627.tif 000003
【図１ｂ】
2006261627.tif 000004
【図２】
2006261627.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006261627.tif 000012
【図１０】
2006261627.tif 000013
【図１１】
2006261627.tif 000014