(57)【要約】      （修正有）【課題】  アシンクロナス通信のビジー状態に基づく遅延を回避して高速のパケット通信を行う。【解決手段】  ステップＳ１において送信側からアシンクロナスパケットが送られると（スタート）、ステップＳ２において受信側がアシンクロナスパケットを受信する。ステップＳ３において、受信側がビジー状態でなければ（Ｎｏ）、アクノレジコンプリートパケットを送信側に返信する（ステップＳ４）。一方、受信側がビジー状態であれば（Ｙｅｓ）、ビジーアクノレジを送信側に対して返信する（ステップＳ５）。送信側では、ステップＳ６において、前回送信の場合のｘに１を足して、ステップＳ７においてＮｘ時間待ってから、ステップＳ２に戻り、再度アシンクロナスパケットを送り、受信側ではこのアシンクロナスパケットを受け取る。以下、同様の処理を、アクノレジコンプリートパケットを送信側で受け取るまで継続する。【選択図】  図３
2006340194.tif 000002
【特許請求の範囲】
【請求項１】
送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、
前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数に応じて変更する制御を行うことを特徴とするシリアルインターフェイス回路。
【請求項２】
送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、
前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数の増加に応じて１回毎に長くする方向に制御を行うことを特徴とするシリアルインターフェイス回路。
【請求項３】
送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、
前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数の増加に応じてある複数の規定回数毎に長くする方向に制御を行うことを特徴とするシリアルインターフェイス回路。
【請求項４】
送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、
前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を前回よりも長くする制御を、連続してビジー信号を受け取った回数の増加に応じて、ある複数の規定回数毎に実行することを特徴とするシリアルインターフェイス回路。
【請求項５】
前記規定回数のビジーを受信したことにより再送信間隔を変更した相手機器（受信側機器）を記憶する記憶手段を有することを特徴とする請求項３又は４に記載のシリアルインターフェイス回路。
【請求項６】
次回に同じ相手機器との通信を行う場合に、前記記憶手段に記憶された待機時間でアシンクロナスパケットを送信することを特徴とする請求項５に記載のシリアルインターフェイス回路。
【請求項７】
送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信する通信方法であって、
送信側からアシンクロナスパケットを送るステップと、
受信側からビジーアクノレジを受け取った場合に、ある時間だけ待ってから再度アシンクロナスパケットを送るステップであって、次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数の増加に応じて１回毎に長くする方向に制御して再度アシンクロナスパケットを送るステップと
を有することを特徴とする通信方法。
【請求項８】
コンピュータに請求項７に記載のステップを実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルインターフェイス回路に関し、特に、ＩＥＥＥ１３９４規格に基づく通信機器における再送信間隔の自動調整技術に関する。
【背景技術】
【０００２】
マルチメディア関連のデータを転送するための高速シリアルインターフェイスとして、ＩＥＥＥ１３９４規格に基づくシリアルインターフェイスが利用される場合が多い。ＩＥＥＥ１３９４規格に基づくシリアルインターフェイスを利用したサブアクションとしては２通りのサブアクションが規定されている。第１のサブアクションは、従来のリクエスト、アクノレージの要求、受信確認を行うアシンクロナス転送であり、第２のサブアクションは、ノードから１２５μｓに１回必ずデータを送るアイソクロナス転送である。アシンクロナス転送においては、通常、アシンクロナスパケットを受信した機器がビジーである場合は、上限を１６回として相手が受け取れるまで一定のタイミングで繰り返しアシンクロナスパケットを送信するものなどがある。
【０００３】
【特許文献１】特開平１１−３０８３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アシンクロナスパケットを受信した機器がビジーであった場合に、その期間が機器によっては数１０ｍｓであったり、１ｍｓもかからず受信できる状態になるものがあったりするため、いつまでビジー状態であるのか判断がつかないという問題がある。
【０００５】
また、機器の処理状況によってビジー状態が解除される時間も変わってくるため、高速でリトライするとビジー状態のままでパケットを受信できないままリトライ回数の上限まで到達してしまうこともあれば、必要以上に遅い間隔でリトライするようにすると、処理速度が遅くなるという問題もあった。
【０００６】
本発明の目的は、アシンクロナス通信のビジー状態に基づく遅延を回避して高速のパケット通信を行うことである。
【課題を解決するための手段】
【０００７】
本発明によれば、ビジーを受け取った際のリトライ間隔を回数を重ねるごとに長くすることにより、高速でリトライし続けるのに比べて上限回数までにパケットが受信される可能性が高くなる。短い間隔でリトライを繰り返し失敗する場合にリトライの間隔を長くしても良い。
【０００８】
すなわち、本発明の一観点によれば、送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数に応じて変更する制御を行うことを特徴とするシリアルインターフェイス回路が提供される。
【０００９】
また、送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数の増加に応じて１回毎に長くする方向に制御を行うことを特徴とするシリアルインターフェイス回路が提供される。
【００１０】
ビジーを受け取った回数が多くなると、送信側では前回より長いＮｘ時間待ってからアシンクロナスパケットを送る。このようにすることにより、ビジーアクノレジを何度も受け取る可能性が少なくなるという利点がある。
【００１１】
尚、ビジーを受け取った際のリトライ間隔を、回数を重ねるごとに長くする制御の例について説明したが、その後にビジーを受信しないようになった場合には、受信成功の確率が高くなっていった場合には、リトライ間隔を短くする制御を行うようにしても良い。
【００１２】
また、送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を、連続してビジー信号を受け取った回数の増加に応じてある複数の規定回数毎に長くする方向に制御を行うことを特徴とするシリアルインターフェイス回路が提供される。
【００１３】
何回かビジーを受信した場合に、待機時間を増加させる制御を行う点を特徴とする。数回までは、何らかの他の事情でビジーになっている可能性があるからである。すなわち、ビジー信号を受け取るたびに待機時間を増加するように変更するのではなく、何回かビジーを受信した場合に待機時間を増加させる制御を行う。このように、ある程度、相手側機器の処理速度を推定し、この推定に基づいてアシンクロナスパケットの再送信間隔を調整する制御を行うため、より精度の高い制御を行うことができ、ビジー信号を受け取る可能性を低くしていくことができる。
【００１４】
本発明の他の観点によれば、送信したアシンクロナスパケットを相手側機器において受信し、受信したアシンクロナスパケットに対するアクノレジパケットを返信するシリアルインターフェイス回路であって、前記アクノレジパケットとしてビジー信号を受け取ってから次にアシンクロナスパケットを再送するまでの待機期間を前回よりも長くする制御を、連続してビジー信号を受け取った回数の増加に応じて、ある複数の規定回数毎に実行することを特徴とするシリアルインターフェイス回路が提供される。
【発明の効果】
【００１５】
受信側機器の状態に応じて、正常に受信できる可能性を高める方向に制御することができるという利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の第１の実施の形態によるシリアルインターフェイス回路について図面を参照しつつ説明を行う。図１は、本実施の形態によるＩＥＥＥ１３９４リンクチップのアシンクロナス（Asyncrouns）通信に関連する回路の機能ブロック図である。図２はアシンクロナスパケットを送信してアクノレジ（Acknowledge）パケットを受信するまでのシーケンス図である。
【００１７】
図１に示すように、本実施の形態によるシリアルインターフェイス回路Ａおけるアシンクロナス（Asyncrouns）通信に関連する回路Ａは、ＩＥＥＥ１３９４バスライン（ＢＬ）と、これに接続されるＩＥＥＥ１３９４ＰＨＹ部１と、ＩＥＥＥ１３９４インターフェイス（Ｉ／Ｆ）処理部（アシンクロナスフィルタ）３と、アシンクロナス受信部５と、アシンクロナス送信部７と、ホストインターフェイス（Ｉ／Ｆ）部１１と、ＣＰＵ１５と、を有している。アシンクロナス送信部７には、タイマ７ａが設けられている。ＩＥＥＥ１３９４インターフェイス処理部３からアシンクロナス受信部５に、受信された通信パケット１７が送られ、逆にアクノレジパケット２１がＩＥＥＥ１３９４インターフェイス処理部３に送られる。アシンクロナス送信部７からＩＥＥＥ１３９４インターフェイス処理部３に、送信する通信パケット２３が送られ、逆に、アシンクロナス送信部７がアクノレジバケット２７を受け取る。
【００１８】
本実施の形態による回路Ａでは、アシンクロナスパケット２３を送信しアクノレジバケット２７を受信した場合に、リトライを行うか否かの判断をＣＰＵ１５が行う。アシンクロナスパケット２７を送信する場合には、ＣＰＵ１５からホストインターフェイス（Ｉ／Ｆ）部１１、アシンクロナス送信部７と、ＩＥＥＥ１３９４インターフェイス処理部３、ＩＥＥＥ１３９４ＰＨＹ部１を経由してパケットが送信される。これに対して、接続されている相手機器から返信されるアクノレジパケットがビジーを知らせるアクノレジであった場合に、Ｎ１（ｍｓ）後にアシンクロナスパケットを再送信しても、相手機器がビジーのアクノレジパケットを返してくるのであれば、次に、アシンクロナスパケットを再送信する間隔Ｎ２をＮ１よりも長くするように制御することを特徴とする。
【００１９】
すなわち、図２に示すように、アシンクロナスパケット送信側機器３１のＣＰＵ１５とアシンクロナスパケット受信側機器３３との間で送信側機器３１のＰＨＹブロック３５（図１のＩＥＥＥ１３９４ＰＨＹ部１に相当する。）を介してパケットのやり取りを行う場合に、まず、ＣＰＵ１５からＰＨＹブロック３５にアシンクロナスパケットＰ１が送られ、ＰＨＹブロック３５から受信側機器３３にアシンクロナスパケットＰ２が送られる。これに対して受信側機器３３がビジー状態の場合には、ビジーアクノレジアパケットＰ３
をＰＨＹブロック３５に送り、ビジーアクノレジアパケットＰ４がＣＰＵ１５に送られる。
【００２０】
ここで、Ｎ１（ｍｓ）後にアシンクロナスパケットを再送信（Ｐ５、Ｐ６）した場合に、再度ビジーアクノレジアパケット（Ｐ７、Ｐ８）が返信された場合には、従来と同じくＮ１（ｍｓ）後ではなく、それよりもある時間だけ長いＮ２（ｍｓ）後に受信側機器３３に対して再度アシンクロナスパケット（Ｐ９、Ｐ１０）を送る。この場合には、長い時間かけているため、完了のアクノレジパケット（Ｐ１１，Ｐ１２）が送られる可能性が高くなる。
【００２１】
図３は、送受信処理の流れを示すフローチャート図である。図３に示すように、まずステップＳ１において送信側からアシンクロナスパケットが送られると（スタート）、ステップＳ２において受信側がアシンクロナスパケットを受信する。ステップＳ３において、受信側がビジー状態でなければ（Ｎｏ）、アクノレジコンプリートパケットを送信側に返信する（ステップＳ４）。
【００２２】
一方、受信側がビジー状態であれば（Ｙｅｓ）、ビジーアクノレジを送信側に対して返信する（ステップＳ５）。送信側では、ステップＳ６において、前回送信の場合のｘに１を足して、ステップＳ７においてＮｘ時間待ってから、ステップＳ２に戻り、再度アシンクロナスパケットを送り、受信側ではこのアシンクロナスパケットを受け取る。以下、同様の処理を、アクノレジコンプリートパケットを送信側で受け取るまで継続する。ところで、初回のビジーでは上述のようにＮ１時間待ってから送信側から受信側へ再度アシンクロナスパケットを送るが、２回目にはＮ２時間（Ｎ１＜Ｎ２）待つ。このように、ビジーを受け取った回数が多くなると、送信側では図１に示すタイマ７ａで前回より長いＮｘ時間待ってからアシンクロナスパケットを送る。このようにすることにより、ビジーアクノレジを何度も受け取る可能性が少なくなるという利点がある。
【００２３】
尚、ビジーを受け取った際のリトライ間隔を、回数を重ねるごとに長くする制御の例について説明したが、その後にビジーを受信しないようになった場合、受信成功の確率が高くなっていった場合には、リトライ間隔を短くする制御を行うようにしても良い。
【００２４】
また、ソフトウェアを格納するＲＯＭ内にＣＰＵ１５に上記の処理を行わせるためのプログラムを格納しておき、上記タイマ７ａの代わりにＣＰＵのタイマを利用することも可能である。
【００２５】
次に本発明の第２の実施の形態によるシリアルインターフェイス回路について図面を参照しつつ説明を行う。図４は、本実施の形態によるシリアルインターフェイス回路における送受信処理の流れを示すフローチャート図であり、図３に対応する図である。
【００２６】
図２に示すように、第１の実施の形態によるシリアルインターフェイス回路の場合と同様にアシンクロナスパケットを送信し、アクノレジを受信する。ビジーを受信した際の再送信の間隔Ｎ１と、その次に再送信するまで待つ間隔Ｎ２と、をその度に変更していくのではなく例えば一定にする。そして、ある規定の時間内にビジー信号を受け取る回数が増えた場合には、相手側機器のビジー状態が長く続くということが推定されるため、この場合には、Ｎ１、Ｎ２の時間を長くする。
【００２７】
より詳細には、図４に示すように、まずステップＳ１１において送信側からアシンクロナスパケットが送られると（スタート）、ステップＳ１２において受信側がアシンクロナスパケットを受信する。ステップＳ１３において、受信側がビジー状態でなければ（Ｎｏ）、アクノレジコンプリートパケットを送信側に返信する（ステップＳ１４）。
【００２８】
一方、受信側がビジー状態であれば（Ｙｅｓ）、ビジーアクノレジを送信側に対して返信する（ステップＳ１５）。送信側では、ステップＳ１６において、ある時間Ｎ１だけ待機し、ステップＳ１７において待った回数ｘをインクリメントする（ｘ＝ｘ＋１）。ステップＳ１８において待った回数ｘがある値ｘｎを超えたか否かを判定し、超えていない場合にはステップＳ１２に戻る。ｘｎを超えている場合には、ステップＳ１９においてＮ１時間よりも長い時間Ｎ２時間だけ待つようにして、ステップＳ１６の待ち時間を変更し、ステップＳ２に戻る。
【００２９】
このように、第１の実施の形態の場合は、ビジー信号を受け取るたびに、アシンクロナスパケット再送信までの待機時間を単純に増加させる制御を行っているが、第２の実施の形態の場合は、ビジー信号を受け取るたびに待機時間を増加するように変更するのではなく、何回かビジーを受信した場合に待機時間を増加させる制御を行う点が異なる。このように、ある程度、相手側機器の処理速度を推定し、この推定に基づいてアシンクロナスパケットの再送信間隔を調整する制御を行うため、より精度の高い制御を行うことができ、ビジー信号を受け取る可能性を低くしていくことができる。
【００３０】
尚、本実施の形態においては、ビジー信号を受けた後であっても、ある回数分のビジー信号を受けるまでは待機時間を一定にしていたが、第１の実施の形態のように、待機時間Ｎ１の直後の待機時間はＮ２とし、このＮ１、Ｎ２による待機時間での再送を規定回数だけ繰り返した場合に、Ｎ１、Ｎ２の値を変更するように制御しても良い。
【００３１】
次に、本発明の第３の実施の形態によるシリアルインターフェイス回路について説明する。本発明の第２の実施の形態において、規定回数のビジーを受信したことにより再送信間隔を変更した相手機器（受信側機器）を記憶しておく。そして、次回に同じ相手機器との通信を行う場合、すなわち再送信間隔を変更した相手機器にアシンクロナスパケットを送信する際には、最初の送信時から変更された記憶された後のＮ１、Ｎ２の間隔で再送信を行うことを特徴とする。
【００３２】
このように制御することで、第２の実施の形態のようにある程度推定された相手機器の状態に基づく再送間隔（待機時間）で次回からはパケットの再送を行うことができるため、相手機機の特性に応じた制御を行うことができるという利点がある。
【００３３】
以上に説明したように、本発明の各実施の形態によるシリアルインターフェイス回路の制御技術によれば、アシンクロナスパケットを受信した場合にビジー状態になりやすい処理の遅い受信側機器であっても、アシンクロナスパケットを正常に受信できる可能性が高くなるという利点がある。また、処理の早い受信側機器において、アシンクロナスパケットの受信をした際には、高速なままパケットの送信ができるようになる。このように、受信側機器の状態に応じて、正常に受信できる可能性を高める方向に制御することができる。尚、コンピュータに上記各通信方法を実行させるためのプログラムも本発明の範疇に入るものとする。
【産業上の利用可能性】
【００３４】
本発明は、シリアルインターフェイス回路の制御に利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態によるシリアルインターフェイス回路であって、ＩＥＥＥ１３９４リンクチップのアシンクロナス（Asyncrouns）通信に関連する回路の機能ブロック図である。
【図２】アシンクロナスパケットを送信してアクノレジ（Acknowledge）パケットを受信するまでのシーケンス図である。
【図３】本実施の形態による送受信処理の流れを示すフローチャート図である。
【図４】本発明の第２の実施の形態によるシリアルインターフェイス回路における送受信処理の流れを示すフローチャート図であり、図３に対応する図である。
【符号の説明】
【００３６】
Ａ…シリアルインターフェイス回路、１…ＩＥＥＥ１３９４ＰＨＹ部、３…ＩＥＥＥ１３９４インターフェイス（Ｉ／Ｆ）処理部（アシンクロナスフィルタ）、５…アシンクロナス受信部、７…アシンクロナス送信部、７ａ…タイマ、１１…ホストインターフェイス（Ｉ／Ｆ）部、１５…ＣＰＵ。
【図１】
2006340194.tif 000003
【図２】
2006340194.tif 000004
【図３】
2006340194.tif 000005
【図４】
2006340194.tif 000006