(57)【要約】【課題】製造工程において電子ビーム露光を必要としないＴ字型ゲート電極を有するIII−Ｖ族窒化物系電界効果トランジスタを実現できるようにする。【解決手段】電界効果トランジスタは、複数の半導体膜が積層された第１の半導体層１４と、第１の半導体層１４の上に形成された第２の半導体層１５とを備えている。第２の半導体層１５の上には、互いに間隔をおいてソース電極１７及びドレイン電極１８が形成されている。第２の半導体層１５のソース電極１７及びドレイン電極１８に挟まれた領域には、側壁に絶縁膜１６が形成され、第１の半導体層１４を露出する開口部が形成されている。開口部には、絶縁膜１６と接し且つ開口部の底面において第１の半導体層１４と接するゲート電極１９が形成されている。【選択図】図１
2006190991.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体膜が積層されてなる第１の半導体層と、
前記第１の半導体層の主面と接して形成された第２の半導体層と、
前記第２の半導体層の前記第１の半導体層と反対側の面に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記第２の半導体層における前記ソース電極及びドレイン電極に挟まれた領域に形成され、前記第１の半導体層を露出する開口部と、
前記開口部の側壁に形成された絶縁膜と、
前記絶縁膜と接し且つ前記第１の半導体層における前記開口部からの露出部分と接するゲート電極とを備えていることを特徴とする電界効果トランジスタ。
【請求項２】
前記第１の半導体層は、前記ゲート電極の下方の領域に生成された２次元電子ガス層を有していることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜は、前記第２の半導体層が酸化された酸化膜であることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記絶縁膜は、前記第２の半導体層における前記ソース電極及びドレイン電極に挟まれた領域を覆うように形成されていることを特徴とする請求項１から３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記絶縁膜は、前記開口部の側壁に形成された部分の膜厚が、他の部分の膜厚よりも厚いことを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記第１の半導体層の前記ゲート電極と接する部分と、前記第２の半導体層とは、キャリア濃度及び組成の少なくとも一方が異なっていることを特徴とする請求項１から５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
複数の半導体膜が積層されてなる第１の半導体層と、
前記第１の半導体層の主面と接して形成された第２の半導体層と、
前記第２の半導体層の前記第１の半導体層とは反対側の面に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記第２の半導体層における前記ソース電極及びドレイン電極に挟まれた領域に形成され、前記第１の半導体層を露出する開口部と、
前記第１の半導体層における前記開口部からの露出部分と接するゲート電極とを備え、
前記第１の半導体層は、前記ソース電極及びドレン電極に挟まれた領域に、断面凸状に突出した突出部を有していることを特徴とする電界効果トランジスタ。
【請求項８】
前記開口部の側壁に形成された絶縁膜をさらに備えていることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
前記突出部は、該突出部の側壁を横切るように生成される２次元電子ガス層を内包していることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項１０】
前記第１の半導体層及び第２の半導体層はIII−Ｖ族窒化物半導体からなることを特徴とする請求項１から９のいずれか１項に記載の電界効果トランジスタ。
【請求項１１】
前記第１の半導体層は、窒化ガリウム膜と、該窒化ガリウム膜の上に形成された一般式がＡｌxＧａ1-xＮ（但し、０＜ｘ≦１である）で表される膜とを含むことを特徴とする請求項１０に記載の電界効果トランジスタ。
【請求項１２】
前記第２の半導体層は、窒化ガリウム又は一般式がＩｎyＡｌzＧａ(1-y-z)Ｎ（但し、０＜ｙ＜１、０＜ｚ＜１、ｙ＋ｚ＜１である）で表される化合物であることを特徴とする請求項１０又は１１に記載の電界効果トランジスタ。
【請求項１３】
前記第１の半導体層は、基板の主面の上に形成され且つ主面が面方位の（１１−２０）面である窒化ガリウム膜を含み、
前記基板は、主面が面方位の（１−１０２）面であるサファイアからなることを特徴とする請求項１０に記載の電界効果トランジスタ。
【請求項１４】
前記第１の半導体層は、主面が面方位の（０００１）面である基板の主面上に形成されており、
前記ゲート電極は前記基板の晶帯軸の＜１１−２０＞方向に沿って直線状に形成されていることを特徴とする請求項１０記載の電界効果トランジスタ。
【請求項１５】
基板の上に複数の半導体膜が積層された第１の半導体層を形成する工程（ａ）と、
前記第１の半導体層の上にマスクを選択的に形成する工程（ｂ）と、
前記第１の半導体層の上に前記マスクを用いて第２の半導体層を形成する工程（ｃ）と、
前記マスクを除去することにより前記第２の半導体層に開口部を形成する工程（ｄ）と、
前記第２の半導体層の前記開口部を含む領域に、前記開口部から露出する前記第１の半導体層と接するようにゲート電極を形成する工程（ｅ）と、
前記第２の半導体層上の前記ゲート電極を挟んで両側の領域にソース電極及びドレイン電極をそれぞれ形成する工程（ｆ）とを備えていることを特徴とする電界効果トランジスタの製造方法。
【請求項１６】
前記工程（ｃ）よりも後で且つ前記工程（ｅ）よりも前に、前記第２の半導体層の表面を酸化して絶縁膜を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１５に記載の電界効果トランジスタの製造方法。
【請求項１７】
前記工程（ｂ）と前記工程（ｃ）との間に、エッチングにより前記マスクのゲート長方向の幅を細くする工程（ｇ）をさらに備えていることを特徴とする請求項１６に記載の電界効果トランジスタの製造方法。
【請求項１８】
前記工程（ｂ）において、前記マスクのゲート長方向の幅を厚さよりも小さく形成し、
前記工程（ｇ）において、前記幅方向及び厚さ方向に等方的なエッチングを行うことを特徴とする請求項１７に記載の電界効果トランジスタの製造方法。
【請求項１９】
前記工程（ａ）において、前記第１の半導体層を前記ソース電極及びドレイン電極の間の領域に断面凸状の突出部を有するように形成することを特徴とする請求項１５から１８のいずれか１項に記載の電界効果トランジスタの製造方法。
【請求項２０】
前記第１の半導体層及び前記第２の半導体層は、III−Ｖ族窒化物半導体からなることを特徴とする請求項１５から１９のいずれか１項に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に関し、特に窒化物半導体を用いた高出力トランジスタ及び高周波トランジスタ等及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）等に代表されるIII−Ｖ族窒化物化合物半導体、いわゆる窒化物半導体は、ワイドギャップ半導体であり、例えば、室温における禁制帯域が窒化ガリウム（ＧａＮ）では３．４ｅＶであり、窒化アルミニウム（ＡｌＮ）では６．２ｅＶである。窒化物半導体は、絶縁破壊電界が大きく、電子の飽和ドリフト速度がガリウムヒ素（ＧａＡｓ）等の化合物半導体又はシリコン（Ｓｉ）半導体等と比べて大きいという特長を有している。このため、高周波高出力トランジスタ用として注目されており、研究開発が活発に行われている。
【０００３】
窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）とのへテロ接合構造においては（０００１）面の上において自発分極及びピエゾ分極によりヘテロ接合界面に電荷が生じる。ヘテロ接合界面に生じた電荷により、アンドープ時においても１×１０13ｃｍ-2以上のシートキャリア濃度が得られる。ヘテロ接合界面における２次元電子ガスを利用することにより、電流密度が大きいヘテロ接合電界効果トランジスタが実現できる。従って、窒化物半導体を用いた電界効果トランジスタは、高出力化に有利である。
【０００４】
一般に、電界効果トランジスタの高周波特性を向上させるためには、ゲート長を短縮するのが最も有効な手段である。例えば、最大発振周波数（ｆｍａｘ）を向上させるためには、利得に相当する相互コンダクタンス（ｇｍ）を増大させること、ゲート電極周辺の容量を低減させること及びゲート電極の抵抗を小さくすることが必要である。
【０００５】
ガリウムヒ素（ＧａＡｓ）系及びインジウムリン（ＩｎＰ）系の従来の化合物半導体においては、ゲート長を短縮する方法として、Ｔ字型又はマッシュルーム型のゲート電極構造及びゲート電極形成プロセスが提案され実用化されている。ＧａＮ系半導体においても、Ｔ字型ゲート等が検討されており、ｆｍａｘ等の高周波特性の向上が報告されている。
【０００６】
ＧａＮ系半導体はソース電極及びドレイン電極のオーミックコンタクト抵抗に代表される寄生抵抗が大きくなる傾向がある。このため、大きな飽和ドリフト速度を有効に利用して、高周波特性が優れた電界効果トランジスタを実現するには、ＧａＡｓ系の化合物半導体を用いる場合と比べて、よりゲート電極の下側における最大電界を大きくする必要がある。従って、従来の化合物半導体よりもさらにゲート長が短いデバイスを実現しなければ、ＧａＡｓ系及びＩｎＰ系等と同等又はそれ以上の高周波特性を有するデバイスの実現は困難である。
【０００７】
図８は従来例に係るＧａＮ等の窒化物半導体を用いた短ゲート長電界効果トランジスタの断面構造を示している。図８に示すようにサファイア基板８０１の上に、低温ＧａＮバッファ層８０２を介在させて、アンドープＧａＮ層８０３とｎ型ＡｌＧａＮ層８０４とが順次形成されている。ｎ型ＡｌＧａＮ層８０４の上にはチタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されたソース電極８０５とドレイン電極８０６とが間隔をおいて形成されている。ソース電極８０５とドレイン電極８０６との間には、ニッケル（Ｎｉ）と白金（Ｐｔ）と金（Ａｕ）とが積層されたＴ字型ゲート電極８０７が形成されている。
【０００８】
Ｔ字型ゲート電極８０７とｎ型ＡｌＧａＮ層８０４とが接する部分の幅であるゲート長は約１５０ｎｍである。Ｔ字型ゲート電極８０７は、例えば３層レジスト構造形成及び電子ビーム蒸着及びリフトオフにより形成できる。例えば、電子ビーム露光が可能な３層レジスト構造の下層及び最上層にポリメチルメタクリレート（ＰＭＭＡ）等のレジストを使用し、２層目にはポリジメチルグルタルイミド（ＰＭＧＩ）レジスト等を使用する。最上層のＰＭＭＡレジストを約１μｍの幅で露光した後、２層目のＰＭＧＩレジストに現像液を用いて開口部を形成する。この際に最上層のＰＭＭＡレジストに庇状の部分が形成される。続いて開口部の底面に露出した最下層のＰＭＭＡレジストに対して１５０ｎｍの幅で電子ビーム露光を行う。
【０００９】
Ｔ字型のゲート電極を有するＧａＮ系電界効果トランジスタは、相互コンダクタンスが大きく、ゲート周辺容量が低減され、ゲート抵抗が小さく、優れた高周波特性を実現することが可能となる（例えば、非特許文献１を参照。）。
【非特許文献１】Y.F.Wu et al., "International Electron Devices Technical Meeting"、２００３年、ｐ５７９．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のＴ字型ゲート電極を有する窒化物半導体を用いた電界効果トランジスタは、Ｔ字型ゲート電極を形成する工程において電子ビーム露光を必要とする。また、フォトレジストも３層必要であり、ゲート電極形成工程が高コストになってしまうという問題がある。さらに、Ｔ字型ゲート電極形成工程の再現性が悪く、ゲート電極が倒れやすいため、歩留まりが悪いという問題もある。
【００１１】
本発明は、前記従来の問題を解決し、製造工程において電子ビーム露光を必要としないＴ字型ゲート電極を有する窒化物半導体を用いた電界効果トランジスタ及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は電界効果トランジスタを、表面に酸化膜が形成された半導体層に挟み込まれたＴ字型のゲート電極が形成された構成とする。
【００１３】
具体的に本発明に係る第１の電界効果トランジスタは、複数の半導体膜が積層されてなる第１の半導体層と、第１の半導体層の主面と接して形成された第２の半導体層と、第２の半導体層の第１の半導体層と反対側の面に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、第２の半導体層におけるソース電極及びドレイン電極に挟まれた領域に形成され、第１の半導体層を露出する開口部と、開口部の側壁に形成された絶縁膜と、絶縁膜と接し且つ第１の半導体層における開口部からの露出部分と接するゲート電極とを備えていることを特徴とする。
【００１４】
第１の電界効果トランジスタによれば、開口部の側壁に形成された絶縁膜と接し且つ開口部の底面において第１の半導体層と接するゲート電極とを備えているため、ゲート電極は開口部に電極材料を埋め込むことにより形成することができる。従って、電子ビーム露光を必要とすることなく、短ゲート長のＴ字型のゲート電極を容易に形成することができる。また、開口部の側壁に絶縁膜が形成されており、開口部を形成するマスクの幅よりもゲート長を短くすることができる。また、ゲートリーク電流を低減することも可能となる。
【００１５】
第１の電界効果トランジスタにおいて第１の半導体層は、ゲート電極の下方の領域に生成された２次元電子ガス層を有していることが好ましい。このような構成とすることにより、トランジスタのチャネル内でのキャリア移動度が増加し、より直列抵抗が小さく相互コンダクタンスが大きく高性能な電界効果トランジスタを実現することが可能となる。
【００１６】
第１の電界効果トランジスタにおいて絶縁膜は、第２の半導体層が酸化された酸化膜であることが好ましい。このような構成とすることにより、絶縁膜を再現性良く形成することができると共に、絶縁膜の膜厚を精度良く制御することができる。従って、電界効果トランジスタの歩留まりを向上させることが可能となる。
【００１７】
第１の電界効果トランジスタにおいて絶縁膜は、第２の半導体層におけるソース電極及びドレイン電極に挟まれた領域で且つ開口部の底面を除く部分を覆うように形成されていることが好ましい。このような構成とすることにより、ソース電極及びドレイン電極間の半導体層表面が全て絶縁膜により覆われており、よりリーク電流が少なく、高信頼性を有する電界効果トランジスタを形成することが可能となる。
【００１８】
第１の電界効果トランジスタにおいて絶縁膜は、開口部の側壁に形成された部分の膜厚が、他の部分の膜厚よりも厚いことが好ましい。このような構成とすることにより、リーク電流をより低減し、ゲート電極周辺での寄生容量を低減できるので、より優れた高周波特性を有する電界効果トランジスタを実現することが可能となる。
【００１９】
第１の電界効果トランジスタにおいて、第１の半導体層のゲート電極と接する部分と、第２の半導体層とは、キャリア濃度及び組成の少なくとも一方が異なっていることが好ましい。
【００２０】
本発明に係る第２の電界効果トランジスタは、複数の半導体膜が積層されてなる第１の半導体層と、第１の半導体層の主面と接して形成された第２の半導体層と、第２の半導体層の第１の半導体層と反対側の面に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、第２の半導体層におけるソース電極及びドレイン電極に挟まれた領域に形成され、第１の半導体層を露出する開口部と、第１の半導体層における開口部からの露出部分と接するゲート電極とを備え、第１の半導体層は、ソース電極及びドレン電極に挟まれた領域に、断面凸状に突出した突出部を有していることが好ましい。
【００２１】
第２の電界効果トランジスタによれば、第１の半導体層は、ソース電極及びドレン電極に挟まれた領域に、断面凸状に突出した突出部を有しているため、直列抵抗が低減できる。従って、高周波特性が向上する。また、オン抵抗が低減できるのでスイッチング損失の低減も可能となる。
【００２２】
第２の電界効果トランジスタは、開口部の側壁に形成された絶縁膜をさらに備えていることが好ましい。このような構成とすることにより、開口部を形成するマスクの幅よりもゲート長を短くすることができる。また、ゲートリーク電流を低減することも可能となる。
【００２３】
第２の電界効果トランジスタにおいて突出部は、該突出部の側壁を横切るように生成される２次元電子ガス層を内包していることが好ましい。このような構成とすることにより、ソースドレイン間を流れる電流は２次元電子ガスを形成するヘテロ接合のポテンシャル障壁を経ずに流れるため、より直列抵抗が小さく、高性能な電界効果トランジスタを実現することが可能となる。
【００２４】
第１及び第２の電界効果トランジスタにおいて第１の半導体層及び第２の半導体層はIII−Ｖ族窒化物半導体からなることが好ましい。このような構成とすることにより、高耐圧の電界効果トランジスタを実現でき、また飽和ドリフト速度が大きく、ゲート長を十分短くした場合にはより大きな相互コンダクタンスを実現できるなど、より高性能な電界効果トランジスタを実現することが可能となる。
【００２５】
第１及び第２の電界効果トランジスタにおいて第１の半導体層は、窒化ガリウム膜と、該窒化ガリウム膜の上に形成された一般式がＡｌxＧａ1-xＮ（但し、０＜ｘ≦１である）で表される膜とを含むことが好ましい。
【００２６】
第１及び第２の電界効果トランジスタにおいて、第２の半導体層は、窒化ガリウム又は一般式がＩｎyＡｌzＧａ(1-y-z)Ｎ（但し、０＜ｙ＜１、０＜ｚ＜１、ｙ＋ｚ＜１である）で表される化合物であることが好ましい。このような構成とすることにより、第２の半導体層と第１の半導体層との界面にへテロ障壁が存在せず、より直列抵抗が小さく高性能な電界効果トランジスタを実現することが可能となる。
【００２７】
第１及び第２の電界効果トランジスタにおいて第１の半導体層は、基板の主面の上に形成され且つ主面が面方位の（１１−２０）面である窒化ガリウム膜を含み、基板は、主面が面方位の（１−１０２）面であるサファイアからなることが好ましい。このような構成とすることにより無極性な面の上にトランジスタが形成でき、分極電界の影響を受けないトランジスタが実現できる。従って、閾値電圧の制御が容易となり、パワースイッチング素子に不可欠なノーマリオフ特性を容易に実現できる。
【００２８】
第１及び第２の電界効果トランジスタにおいて、第１の半導体層は、主面が面方位の（０００１）面である基板の主面上に形成されており、ゲート電極は基板の晶帯軸の＜１１−２０＞方向に沿って直線状に形成されていることが好ましい。このような構成とすることにより、第２の半導体層を再成長により形成する場合に段差を直線状に形成することができ、段差を覆う形でゲート電極を形成した場合にゲート長を均一に形成できるので、より再現性良く高性能な電界効果トランジスタを実現することが可能となる。
【００２９】
本発明に係る電界効果トランジスタの製造方法は、基板の上に複数の半導体膜が積層された第１の半導体層を形成する工程（ａ）と、第１の半導体層の上にマスクを選択的に形成する工程（ｂ）と、第１の半導体層の上にマスクを用いて第２の半導体層を形成する工程（ｃ）と、マスクを除去することにより第２の半導体層に開口部を形成する工程（ｄ）と、第２の半導体層の開口部を含む領域に、開口部から露出する第１の半導体層と接するようにゲート電極を形成する工程（ｅ）と、第２の半導体層上のゲート電極を挟んで両側の領域にソース電極及びドレイン電極をそれぞれ形成する工程（ｆ）とを備えていることを特徴とする。
【００３０】
本発明の電界効果トランジスタの製造方法によれば、第１の半導体層の上にマスクを用いて第２の半導体層を形成する工程と、マスクを除去することにより第２の半導体層に開口部を形成する工程とを備えているため、ゲート電極のリセス構造を再成長により形成できるので、閾値電圧やドレイン電流は第１の半導体層の厚さにより決定される。従って、第１の半導体層の厚さは精密にエピタキシャル成長により制御できるので、再現性が良く、直列抵抗が小さい電界効果トランジスタを実現することが可能となる。
【００３１】
本発明の電界効果トランジスタの製造方法は、工程（ｃ）よりも後で且つ工程（ｅ）よりも前に、第２の半導体層の表面を酸化して絶縁膜を形成する工程（ｈ）をさらに備えていることが好ましい。このような構成とすることにより、ゲート電極が絶縁膜を介在させて第２の半導体層と接するため、ゲートリーク電流をより低減できると共に、直接第２の半導体層に接している場合と比べて寄生容量を低減できる。
【００３２】
本発明の電界効果トランジスタの製造方法は、工程（ｂ）と工程（ｃ）との間に、エッチングによりマスクのゲート長方向の幅を細くする工程（ｇ）をさらに備えていることが好ましい。このような構成とすることにより、酸化後に露出する第１の半導体層の線幅をさらに細くすることができ、ゲート長が短く高性能な電界効果トランジスタを確実に実現することが可能となる。
【００３３】
本発明の電界効果トランジスタの製造方法は工程（ｂ）において、マスクのゲート長方向の幅を厚さよりも小さく形成し、工程（ｇ）において、幅方向及び厚さ方向に等方的なエッチングを行うことが好ましい。このような構成とすることにより、マスク層の線幅を細くすることが容易に行える。
【００３４】
本発明の電界効果トランジスタの製造方法は工程（ａ）において、第１の半導体層をソース電極及びドレイン電極の間の領域に断面凸状の突出部を有するように形成することが好ましい。
【００３５】
本発明の電界効果トランジスタの製造方法において、第１の半導体層及び第２の半導体層は、III−Ｖ族窒化物半導体からなることが好ましい。
【発明の効果】
【００３６】
本発明に係る電界効果トランジスタ及びその製造方法によれば、製造工程において電子ビーム露光を必要としないＴ字型ゲート電極を有する窒化物系電界効果トランジスタを実現できる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る電界効果トランジスタ（ＦＥＴ）の断面構成を示している。図１に示すようにサファイアからなる基板１０の上に、ＡｌＮからなるバッファ層１１を介在させて、アンドープのＧａＮ膜１２及びｎ型にドープされたＡｌＧａＮ膜１３が順次積層された第１の半導体層１４と、ｎ型にドープされたＡｌＧａＮからなる第２の半導体層１５とが順次形成されている。
【００３８】
第２の半導体層１５の上には、互いに間隔をおいてＴｉとＡｌとＮｉとＡｕとが順次積層されたソース電極１７とドレイン電極１８とが形成されている。ソース電極１７及びドレイン電極１８の外側の領域において第２の半導体層１５及び第１の半導体層１４のＡｌＧａＮ膜１３とＧａＮ膜１２の一部とが、素子分離のために選択的にエッチングされている。
【００３９】
第２の半導体層１５のソース電極１７及びドレイン電極１８に挟まれた領域には、ＡｌＧａＮ膜１３を露出する開口部が設けられている。開口部の側壁と、第２の半導体層１５の上面と、第１の半導体層における素子分離のためにエッチングされた部分の表面とは、絶縁膜１６に覆われている。側壁に絶縁膜１６が形成された開口部には、開口部の底面においてＡｌＧａＮ膜１３と接するパラジウムシリコン（ＰｄＳｉ）からなるＴ字型のゲート電極１９が形成されている。
【００４０】
本実施形態のＦＥＴにおいては、後述するように開口部に金属材料を埋め込むことによりＴ字型のゲート電極１９を形成することができる。従って、ゲート長が短く且つ断面積が大きいゲート電極を電子ビームリソグラフィを用いることなく容易に形成することができる。
【００４１】
本実施形態のＦＥＴにおいては、第２の半導体層１５とゲート電極１９との間にＡｌＧａＮを酸化して形成した酸化膜（ＡｌＧａＮＯx、但し０＜ｘ≦３）からなる絶縁膜１６が形成されている。これにより、ゲート電極１９とソース電極１７及びドレイン電極１８との間に第２の半導体層１５を介して流れるリーク電流の値を小さく抑えることができ、例えば、ゲートソース間の耐圧を向上させることができる。
【００４２】
図２は第１の実施形態に係る電界効果トランジスタの製造方法を工程順に示している。図２（ａ）に示すようにまず、サファイアからなる基板１０の面方位の（０００１）面上に有機金属気相成長法（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）により、厚さが０．５μｍのＡｌＮバッファ層１１を形成した後、厚さが３μｍのアンドープのＧａＮ膜１２と、厚さが２５ｎｍのＡｌＧａＮ膜１３とを順次成長させ第１の半導体層１４を形成する。ＧａＮ膜１２とＡｌＧａＮ膜１３とのへテロ接合界面である面方位の（０００１）面上には、自発分極及びピエゾ分極による電荷が生じるため、ＡｌＧａＮ膜１３をアンドープとした場合においても１×１０13ｃｍ-2台のシートキャリア濃度を有する２次元電子ガスが形成される。本実施形態ではＡｌＧａＮ膜１３をＳｉドープすることにより４×１０18ｃｍ-3程度のキャリア濃度を有するｎ型としており、シートキャリア濃度をさらに高くしている。
【００４３】
界面近傍をアンドープとして界面へのＳｉ拡散を防止してキャリア移動度を向上させたり、表面付近をアンドープとしてＡｌＧａＮ膜１３と接するように形成されたショットキー電極のリーク電流を低減させたりしてもよい。
【００４４】
次に、図２（ｂ）に示すようにＧａＮ膜１２とＡｌＧａＮ膜１３とが積層された第１の半導体層１４に対して、ＩＣＰ（Inductive-Coupled Plasma）エッチング等のドライエッチングによりトランジスタ領域以外の部分のＡｌＧａＮ膜１３とアンドープＧａＮ膜１２の一部とを選択的に除去してメサ部を形成する。続いて、例えば厚さが２００ｎｍのＳｉＯ2膜マスクを、ＳｉＨ4とＯ2を用いた化学気相堆積法（ＣＶＤ）により第１の半導体層１４の上に形成した後、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）等を用いて、ＳｉＯ2を選択的に除去して、ゲート電極形成領域及び段差部にマスク２５を形成する。さらに、マスク２５をＲＩＥ等によりエッチングすることによりその線幅を細くする。これによりゲート長方向の幅を狭くすることができ、短ゲート長のゲート電極を形成することが容易となる。
【００４５】
次に、図２（ｃ）に示すようにパターニングしたマスク２５を用いて、例えば厚さが５０ｎｍの第２の半導体層１５をＭＯＣＶＤ法により選択的に成長させる。再成長させた第２の半導体層１５におけるキャリア濃度は、例えば１×１０19ｃｍ-3と高濃度にする。
【００４６】
次に、図２（ｄ）に示すようにゲート電極形成領域に設けたマスク２５を、フォトレジスト等によりカバーして、ＨＦ水溶液等を用いてウェットエッチングすることにより、段差部に残存するマスク２５のみを除去する。続いて、第２の半導体層１５の上面におけるソース電極形成領域及びドレイン電極形成領域にＳｉからなるマスク２７を例えば電子ビーム蒸着とリフトオフ法により形成する。続いて、マスク２７をＲＩＥ等によりエッチングしてマスク２７の線幅を細くする。本実施形態においては、マスク２７は、その幅が厚さよりも小さく設定されており、等方性のガスエッチング等により、その線幅を細くすることが可能である。
【００４７】
次に、図２（ｅ）に示すようにＳｉＯ2からなるマスク２５及びＳｉからなるマスク２７が形成された第１の半導体層１４及び第２の半導体層１５を、例えば１０００℃のＯ2雰囲気で４時間熱処理することにより、第１の半導体層１４及び第２の半導体層１５の表面を選択的に酸化し、絶縁膜１６を形成する。酸化工程においてマスク２７から第２の半導体層１５側へＳｉが拡散するため、第２の半導体層１５の表面におけるＳｉ濃度が高くなり、ソース電極及びドレイン電極のオーミックコンタクト抵抗を大幅に低減できる。
【００４８】
面方位の（０００１）面における酸化速度は、（０００１）面に垂直な面である（１−１００）面又は（１１−２０）面等の酸化速度と比べて小さいため、選択成長した第２の半導体層１５の側面に形成される絶縁膜１６の膜厚は、（０００１）面である第２の半導体層１５の上面に形成される絶縁膜１６の膜厚よりも５倍程度厚くなる。ここで、結晶の面指数の“−”符号は該符号に続く一指数の反転を表す。
【００４９】
次に図２（ｆ）に示すように例えばフッ硝酸溶液によりマスク２５及びマスク２７をウェットエッチングする。続いて、マスク２７が形成されていた部分に例えばＴｉとＡｌとＮｉとＡｕとが積層されたソース電極１７及びドレイン電極１８を形成する。
【００５０】
次に、図２（ｇ）に示すようにマスク２５が形成されていた部分にＴ字型のＰｄＳｉからなるゲート電極１９を形成する。酸化工程おいて、絶縁膜１６は横方向に成長するため、ゲート電極１９を形成する開口部の幅をマスク２５の幅よりも狭くできる。例えばＳｉＯ2からなるマスク２５の幅を２００ｎｍ程度とした場合でも酸化工程の後に形成される開口部の幅は１００ｎｍ程度まで小さくなる。絶縁膜１６を形成することにより開口部に直接ゲート電極を形成する場合と比べて、より短ゲート長の電界効果トランジスタを実現することが可能となる。
【００５１】
本実施形態のＦＥＴ及びその製造方法によれば、１００ｎｍ程度の短ゲート長のＦＥＴを電子ビームリソグラフィを用いることなく、光学式ステッパにより形成することができる。従って、従来と比べてより低コストで高周波特性が良好なＴ字型短ゲートを有するＧａＮ系ＦＥＴを製造することができる。また、電極以外の素子の表面全てがＡｌＧａＮＯxからなる酸化膜により覆われており、素子分離特性が改善されリーク電流が小さいＦＥＴを実現することも可能となる。
【００５２】
ＡｌＧａＮ膜１３及び第２の半導体層１５のＡｌ組成は２５％程度でよいが、ＡｌＧａＮ膜１３とＧａＮ膜１２とのへテロ接合界面における２次元電子ガスを用いてシートキャリア濃度を大きくするために、Ａｌ組成を４０％又はそれ以上にしてもよい。また、第２の半導体層１５のＡｌ組成をＡｌＧａＮ膜１３のＡｌ組成と比べて高くすることにより、ＡｌＧａＮ膜１３と第２の半導体層１５との界面においてソース電極及びドレイン電極側からチャネル側への電子障壁が発生しなくなる。その結果、ＦＥＴのソース抵抗を低減することが可能となる。
【００５３】
また、第２の半導体層１５をＩｎＡｌＧａＮからなる４元混晶半導体としてもよい。例えば、ＡｌＧａＮ膜１３のＡｌ組成を２５％とし、第２の半導体層をＩｎ0.09Ａｌ0.33Ｇａ0.58Ｎとすることにより、ＡｌＧａＮ膜１３と第２の半導体層１５との分極が等しくなる。これにより、ＡｌＧａＮ膜１３と第２の半導体層１５との界面における電子の空乏化が抑制されるので、直列抵抗を低減することができる。また、ＩｎＡｌＧａＮは電子親和力小さいため、ＴｉとＡｌ等とからなる電極とのコンタクト抵抗を低減することもできる。
【００５４】
ソース抵抗並びにソース電極及びドレイン電極のオーミックコンタクト抵抗をさらに低減するために第２の半導体層１５には、１×１０19ｃｍ-3以上の高濃度のＳｉを不純物としてドーピングすることが好ましい。再成長時にはエピタキシャル成長側面の直線性が良いほうが望ましいため、ゲートフィンガーの方向は、ＧａＮ膜１２の晶帯軸の＜１１−２０＞方向であることが望ましい。ここで、晶帯軸の面指数の“−”符号は該符号に続く一指数の反転を表す。
【００５５】
また、サファイアからなる基板１０の結晶とその上に成長するＧａＮ膜１２の結晶とは、面方位の（０００１）面内において３０°回転しているためサファイア基板の晶帯軸の＜１−１００＞方向にゲートフィンガーを形成することが好ましい。素子分離は段差形成と選択酸化とを組み合わせて行っているが、例えばホウ素（Ｂ）等のイオン注入により高抵抗化を行うことにより形成してもよい。
【００５６】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図３は第２の実施形態に係るＦＥＴの断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５７】
図３に示すように本実施形態のＦＥＴは、第１の半導体層１４に突出部３１が形成されていることを特徴とする。転位密度が１×１０6ｃｍ-2程度と非常に少ないＧａＮからなる基板１０の上にＡｌＮからなるバッファ層１１が形成されている。バッファ層１１の上に、アンドープのＧａＮ膜１２とｎ型のＡｌＧａＮ膜１３とが順次堆積されており、第１の半導体層１４が形成されている。ＧａＮ膜１２とＡｌＧａＮ膜１３とが積層された第１の半導体層１４の構造の一部に幅が１μｍ程度の突出部３１が形成されている。この突出部３１の上面及び側面を覆うようにｎ型のＧａＮからなる第２の半導体層１５が再成長されている。再成長した第２の半導体層１５は、ＡｌＧａＮ膜１３を露出する開口部を有しており、第２の半導体層１５の上面及び開口部の側壁は、酸化され絶縁膜１６が形成されている。絶縁膜１６が側壁に形成された開口部には、ＰｄＳｉからなるＴ字型のゲート電極１９が形成されている。
【００５８】
本実施形態においては、第１の半導体層１５を選択的にエッチングして形成した突出部３１の側面を覆うように、１×１０19ｃｍ-3程度の高濃度のＳｉがドーピングされており低抵抗の第２の半導体層１５が形成されている。このため、ＡｌＧａＮ膜１３とＧａＮ膜１２とのヘテロ接合界面を越えて電流が流れることがないため、直列抵抗の低減効果を向上させることが可能である。
【００５９】
また、第１の実施形態と同様に、ゲート電極１９の側方に形成された絶縁膜１６によりゲート電極１９とソース電極１７及びドレイン電極１８との間に流れるリーク電流が低減できる。これにより、ゲートソース間の耐圧も向上させることができる。
【００６０】
図４は第２の実施形態に係るＦＥＴの製造方法を工程順に示している。図４（ａ）に示すようにまず、ＧａＮからなる基板１０の面方位の（０００１）面上にＭＯＣＶＤ法により、厚さが０．５μｍのＡｌＮからなるバッファ層１１と、厚さが３μｍのアンドープのＧａＮ膜１２と、厚さが２５ｎｍのｎ型のＡｌＧａＮ膜１３とをこの順次形成する。
【００６１】
ＧａＮ膜１２とＡｌＧａＮ膜１３とが積層された第１の半導体層１５を形成する際に、界面の近傍をアンドープとして界面へのＳｉの拡散を防止し、キャリア移動度を向上させたり、表面付近をアンドープとしてＡｌＧａＮ膜１３と接するように形成されたショットキー電極のリーク電流を低減させたりしてもよい。
【００６２】
次に、図４（ｂ）に示すように第１の半導体層１５に対して、ＩＣＰエッチング等のドライエッチングによりソース電極形成領域及びドレイン電極形成領域と、トランジスタ形成領域以外の部分とにおいてＡｌＧａＮ膜１３とＧａＮ膜１２の一部とを選択的に除去して突出部３１を形成する。続いて、第１の半導体層１５の上に例えば膜厚が２００ｎｍのＳｉＯ2膜をＣＶＤ法により形成した後、パターニングしてゲート電極形成領域と、ソース電極形成領域及びドレイン電極形成領域の外側の領域とを覆うマスク２５を形成する。さらに、マスク２５をＲＩＥ等によりエッチングすることによりその線幅を細くする。
【００６３】
次に図４（ｃ）に示すようにマスク２５が形成された第１の半導体層１４の上に、厚さが５０ｎｍでｎ型のＧａＮからなる第２の半導体層１５をＭＯＣＶＤにより選択成長する。第２の半導体層１５のキャリア濃度は、１×１０19ｃｍ-3程度の高濃度にする。続いて、ゲート電極形成領域におけるマスク２５をフォトレジスト等によりカバーして、ソース電極形成領域及びドレイン電極形成領域の外側の領域に残存するマスク２５のみをＨＦ水溶液等によりウェットエッチングして除去する。
【００６４】
次に、図４（ｄ）に示すように第２の半導体層１５の上面のソース電極形成領域及びドレイン電極形成領域にＳｉからなるマスク２７を例えば電子ビーム蒸着とリフトオフ法により形成する。
【００６５】
図４（ｅ）に示すように続いて、ＳｉＯ2からなるマスク２５及びＳｉからなるマスク２７が形成された第１の半導体層１４及び第２の半導体層１５を、例えば１０００℃のＯ2雰囲気で４時間熱処理することにより、第１の半導体層１５及び第２の半導体層１５の表面を選択的に酸化して絶縁膜１６を形成する。この酸化工程によりマスク２７からｎ型の第２の半導体層１５側へＳｉが拡散し、第２の半導体層１５の表面におけるＳｉ濃度が増加するため、ソース電極１７及びドレイン電極１８のオーミックコンタクト抵抗を大幅に低減できる。本実施形態においてはＧａＮの上にオーミック電極を形成しているため、ＡｌＧａＮの上にオーミック電極を形成する場合と比べてオーミックコンタクト抵抗を低減でき、５×１０-6Ωｃｍ2以下のコンタクト抵抗を実現できる。
【００６６】
次に、図４（ｆ）に示すように例えばフッ硝酸溶液を用いてマスク２５及びマスク２７をウェットエッチングした後、第２の半導体層１５のマスク２７が形成されていた部分に例えばＴｉとＡｌとＮｉとＡｕとが積層されたソース電極１７及びドレイン電極１８を形成する。
【００６７】
次に、図４（ｇ）に示すようにマスク２５が形成された部分にＰｄＳｉからなるＴ字型のゲート電極１９を形成する。酸化工程おいて、絶縁膜１６は横方向に成長するため、ゲート電極１９を形成する開口部の幅をマスク２５の幅よりも狭くできる。例えばＳｉＯ2からなるマスク２５の幅を２００ｎｍ程度とした場合でも酸化工程の後に形成される開口部の幅は１００ｎｍ程度まで小さくなる。絶縁膜１６を形成することにより開口部に直接ゲート電極を形成する場合と比べて、より短ゲート長の電界効果トランジスタを実現することが可能となる。
【００６８】
本実施形態のＦＥＴ及びその製造方法によれば、１００ｎｍ程度の短ゲート長のＦＥＴを電子ビームリソグラフィを用いることなく、光学式ステッパにより形成することができる。従って、従来と比べてより低コストで高周波特性が良好なＴ字型短ゲートを有するＧａＮ系ＦＥＴを製造することができる。また、電極以外の素子の表面全てが選択酸化膜により覆われており、素子分離特性が改善されリーク電流が小さいＦＥＴを実現することも可能となる。
【００６９】
また、本実施形態のＦＥＴは、ソース電極１７及びドレイン電極１８にＴｉとＡｌとＮｉとＡｕとの積層体を用い、ソース電極１７及びドレイン電極１８は、第２の半導体層１５の上面と接す量に形成されている。ソース電極１７及びドレイン電極１８の下側の第２の半導体層１５には表層にＳｉが高濃度にドーピングされており、オーミックコンタクト抵抗は２×１０-6Ωｃｍ2程度にまで低減されている。
【００７０】
本実施形態のＦＥＴは、ＡｌＧａＮとＧａＮとのへテロ障壁を介さずに２次元電子ガスチャネルに電流を流すことができる。また、ＧａＮ中ではＡｌＧａＮ中に比べてＳｉのイオン化エネルギーが小さく、よりキャリア濃度を大きくできる。さらに、ソース電極及びドレイン電極のオーミックコンタクト抵抗は、ＡｌＧａＮの上に形成した場合よりもＧａＮの上に形成したほうが小さくできる。より直列抵抗が小さい電界効果トランジスタを実現することが可能となる。
【００７１】
なお、ゲートフィンガーの方向をＧａＮ膜の晶帯軸の＜１１−２０＞方向とすることにより、より再成長面の直線性を向上させることができ望ましい。
【００７２】
なお、第２の半導体層１５をＩｎ0.09Ａｌ0.33Ｇａ0.58Ｎ等からなる４元混晶の半導体としてもよい。これにより、電子親和力が小さくなり、ＴｉとＡｌ等とからなる電極とのコンタクト抵抗を低減することもできる。
【００７３】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図５は第３の実施形態に係るＦＥＴの断面構成を示している。図５において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００７４】
図５に示すように本実施形態のＦＥＴは、ＡｌＮとＧａＮとからなるヘテロ構造を用いている点を特徴とする。ＡｌＮとＧａＮとからなるヘテロ構造を用いることにより、ヘテロ接合形成後のシートキャリア濃度を１×１０12ｃｍ-2台と小さくすることができる。また、ＡｌＮ膜中の分極に伴う内部電界によりＡｌＮ膜厚を変えることにより閾値電圧を制御できる。薄膜化することにより閾値電圧を正電圧とすることができるため、ノーマリオフ動作をするＦＥＴを形成することができる。
【００７５】
図６は本実施形態のＦＥＴのドレイン電流とゲート電圧との関係測定した結果を示している。本実施形態におけるＦＥＴは閾値電圧が０Ｖ付近であるノーマリオフ特性を示している。一方、第２の実施形態において示したＡｌＧａＮとＧａＮとからなるへテロ接合構造を有するＦＥＴの場合には、閾値電圧が−２Ｖ程度のノーマリオン特性を示した。なお、図６において、ＡｌＮ膜及びＡｌＧａＮ膜の膜厚は２５ｎｍとした。
【００７６】
また、本実施形態においては、基板にＧａＮを用いておらず、ＳｉＯ2からなる結晶成長マスクを用い、ＥＬＯ（Epitaxial lateral Overgrowth）と呼ばれる再成長により結晶欠陥を低減している。具体的に、サファイアからなる基板上にＳｉＯ2からなる結晶成長マスクを例えばゲート電極と平行にストライプ状に形成し、その上にアンドープのＧａＮ膜を再成長することにより、転位密度を１×１０6ｃｍ-2程度にまで低減することができる。
【００７７】
図７は第２の実施形態に係るＦＥＴの製造方法を工程順に示している。図７（ａ）に示すようにまず、サファイアからなる基板１０の面方位の（０００１）面の上にＭＯＣＶＤ法により、厚さが１μｍのＡｌＮからなるバッファ層１１を形成した後、ＣＶＤ法により厚さが１００ｎｍのＳｉＯ2からなる結晶成長マスク６５を形成する。
【００７８】
次に、図７（ｂ）に示すように結晶成長マスク６５を、例えば幅が１０μｍで２μｍの開口部を有するストライプ状にパターニングし、その上にＭＯＣＶＤ法を用いて厚さが３μｍのアンドープのＧａＮ膜１２とアンドープのＡｌＮ膜６３とを順次形成する。
【００７９】
次に図７（ｃ）に示すように第１の半導体層１５に対して、ＩＣＰエッチング等のドライエッチングによりソース電極形成領域及びドレイン電極形成領域と、トランジスタ形成領域以外の部分とにおいてＡｌＮ膜６３とＧａＮ膜１２の一部とを選択的に除去して突出部３１を形成する。続いて、第１の半導体層１５の上に例えば膜厚が２００ｎｍのＳｉＯ2膜をＣＶＤ法により形成した後、パターニングしてゲート電極形成領域と、ソース電極形成領域及びドレイン電極形成領域の外側の領域とを覆うマスク２５を形成する。さらに、マスク２５をＲＩＥ等によりエッチングすることによりその線幅を細くする。
【００８０】
次に図７（ｄ）に示すようにマスク２５が形成された第１の半導体層１４の上に、厚さが５０ｎｍでｎ型のＧａＮからなる第２の半導体層１５をＭＯＣＶＤにより選択成長する。第２の半導体層１５のキャリア濃度は、１×１０19ｃｍ-3程度の高濃度にする。続いて、ゲート電極形成領域におけるマスク２５をフォトレジスト等によりカバーして、ソース電極形成領域及びドレイン電極形成領域の外側の領域に残存するマスク２５のみをＨＦ水溶液等によりウェットエッチングして除去する。
【００８１】
次に、図７（ｄ）に示すように第２の半導体層１５の上面のソース電極形成領域及びドレイン電極形成領域にＳｉからなるマスク２７を例えば電子ビーム蒸着とリフトオフ法により形成する。
【００８２】
図７（ｅ）に示すように続いて、ＳｉＯ2からなるマスク２５及びＳｉからなるマスク２７が形成されたエピタキシャル成長層を例えば１０００℃のＯ2雰囲気で４時間熱処理することにより、エピタキシャル成長層の表面を選択的に酸化する。この酸化工程によりマスク２７からＳｉがｎ型の第２の半導体層１５側へ拡散し、第２の半導体層１５の表面におけるＳｉ濃度が増加するため、ソース電極及びドレイン電極のオーミックコンタクト抵抗を大幅に低減できる。第１の実施形態においてはＡｌＧａＮ膜の上にソース電極及びドレイン電極を形成していたが、本実施形態においてはＧａＮ膜の上に電極を形成するため、さらにオーミックコンタクト抵抗を低減でき、５×１０-6Ωｃｍ2以下のコンタクト抵抗を実現できる。
【００８３】
次に、図７（ｆ）に示すように例えばフッ硝酸溶液を用いてマスク２５及びマスク２７をウェットエッチングした後、第２の半導体層１５のマスク２７が形成されていた部分に例えばＴｉとＡｌとＮｉとＡｕとが積層されたソース電極１７及びドレイン電極１８を形成する。
【００８４】
次に、図７（ｇ）に示すようにマスク２５が形成された部分にＰｄＳｉからなるＴ字型のゲート電極１９を形成する。酸化工程おいて、酸化膜は横方向に成長するため、ゲート電極１９を形成する開口部の幅をマスク２５の幅よりも狭くできる。例えばＳｉＯ2からなるマスク２５の幅を２００ｎｍ程度とした場合でも酸化工程の後に形成される開口部の幅は１００ｎｍ程度まで小さくなる。絶縁膜１６を形成することにより開口部に直接ゲート電極を形成する場合と比べて、より短ゲート長の電界効果トランジスタを実現することが可能となる。
【００８５】
本実施形態のＦＥＴ及びその製造方法によれば、１００ｎｍ程度の短ゲート長のＦＥＴを電子ビームリソグラフィを用いることなく、光学式ステッパにより形成することができる。従って、従来と比べてより低コストで高周波特性が良好なＴ字型短ゲートを有するＧａＮ系ＦＥＴを製造することができる。また、電極以外の素子の表面全てが選択酸化膜により覆われており、素子分離特性が改善されリーク電流が小さいＦＥＴを実現することも可能となる。
【００８６】
またＡｌＮとＧａＮとからなるヘテロ構造を有するため、ＡｌＮ膜６３の膜厚を薄くすることにより大電力トランジスタとして必要不可欠なノーマリオフ動作を、オン抵抗を小さく保ちつつ実現できる。
【００８７】
（第３の実施形態の一変形例）
以下に、第３の実施形態の一変形例について図面を参照して説明する。図８は第３の実施形態の一変形例に係る半導体装置の断面構成を示している。図８において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８８】
図８に示すように本変形例の半導体装置は、サファイアからなる基板４０の面方位の（１−１０２）面であるＲ面の上に第１の半導体層１４及び第２の半導体層１５が形成されている。基板４０のＲ面の上に形成された第１の半導体層１４及び第２の半導体層１５の主面は、面方位の（１１−２０）面であるＡ面となる。Ａ面においては面に垂直に分極が生じることはないため、アンドープのヘテロ界面にキャリアが生じることはない。またＡｌＮ膜６３は、禁制帯幅が６．２ｅＶと非常に大きいため、ゲートに正電圧を印加た場合に初めてヘテロ界面にキャリアを生じさせることができる、ＭＩＳ(Metal-Insulator-Semiconuctor)型構造となる。従って、いわゆるノーマリオフ動作を容易に実現できると共に、ゲート電極に例えば５Ｖ以上の大きな正電圧を印加でき、ドレイン電流を大きくすることが可能となる。なお、オン抵抗や寄生抵抗の低減のため、突出部３１の幅は狭いほうがよい。
【００８９】
本変形例において、基板の主面の面方位を（１１−２０）としたが、（１−１００）面等の無極性面としてもよい。
【００９０】
各実施形態及び変形例においてゲート電極を第２の半導体層の表面に形成された酸化膜と接するように形成しているが、酸化膜を除去した後、第２の半導体層の開口部にＴ字型ゲートをフォトリソグラフィ工程によりパターニングし形成してもよい。この場合、ゲート電極は、開口部の側壁と接していなくてもよい。また、マスクを形成した後に第２の半導体層を形成することにより開口部を形成したが、第２の半導体層を形成した後にエッチングにより開口部を形成してもよい。エッチングにより開口部を形成する場合に、半導体層の構成によっては、第２の半導体層を貫通させず、開口部の底面に第２の半導体層を残してもよい。
【００９１】
基板は、サファイア及びＧａＮの他に、ＳｉＣ、ＺｎＯ、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＬｉＧａＯ2、ＬｉＡｌＯ2又はＬｉＧａＯ2とＬｉＡｌＯ2との混晶等であってもよい。バッファ層はＡｌＮ層のみならず、バッファ層上に良好なＧａＮ結晶が形成できる限りはＡｌxＩｎyＧａ(1-x-y)Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される窒化物半導体を用いればよい。
【００９２】
第１の半導体層１４は所望のトランジスタ特性が実現できる限り、半導体膜の積層数、組成及び積層順序等を自由に選択してよい、エピタキシャル成長層の結晶成長方法はＭＯＣＶＤに代えて、分子線エピタキシ（Molecular Beam Epitaxy：ＭＢＥ）あるいはハイドライド気相成長法（Hydride Vapor Phase Epitaxy：ＨＶＰＥ）等を用いてもよい。エピタキシャル成長層はＡｓ若しくはＰ等のＶ族元素又はＢ等のIII族元素を構成元素として含んでいてもよい。
【産業上の利用可能性】
【００９３】
本発明に係る電界効果トランジスタ及びその製造方法は、製造工程において電子ビーム露光を必要としないＴ字型ゲート電極を有する窒化物系電界効果トランジスタを実現でき、高出力トランジスタ及び高周波トランジスタ等及びその製造方法として有用である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【図２】本発明の第１の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図３】本発明の第２の実施形態に係る電界効果トランジスタを示す断面図である。
【図４】本発明の第２の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図５】本発明の第３の実施形態に係る電界効果トランジスタを示す断面図である。
【図６】本発明の第３の実施形態に係る電界効果トランジスタのドレイン電流とゲート電圧との関係を示すグラフである。
【図７】本発明の第３の実施形態に係る電界効果トランジスタの製造方法を工程順に示す断面図である。
【図８】本発明の第３の実施形態の一変形例に係る電界効果トランジスタを示す断面図である。
【図９】従来例に係る電界効果トランジスタを示す断面図である。
【符号の説明】
【００９５】
１０  基板
１１  バッファ層
１２  ＧａＮ膜
１３  ＡｌＧａＮ膜
１４  第１の半導体層
１５  第２の半導体層
１６  酸化膜
１７  ソース電極
１８  ドレイン電極
１９  ゲート電極
２５  マスク
２７  マスク
３１  突出部
４０  基板
６３  ＡｌＮ膜
６５  結晶成長マスク
【図１】
2006190991.tif 000003
【図２】
2006190991.tif 000004
【図３】
2006190991.tif 000005
【図４】
2006190991.tif 000006
【図５】
2006190991.tif 000007
【図６】
2006190991.tif 000008
【図７】
2006190991.tif 000009
【図８】
2006190991.tif 000010
【図９】
2006190991.tif 000011