(57)【要約】【課題】  複数の半導体素子が共通の半導体層として形成され、この半導体層に素子の区分ないしは分離の不完全性の問題の解決を図る。【解決手段】  第１の基板１上に目的とする複数の半導体素子を共通に構成する半導体層２をエピタキシャル成長する工程と、この半導体層２に、半導体素子形成部間を区分する区分溝７を、上記半導体層の表面側から半導体層２の全厚さを横切ることがない深さをもって形成する区分溝の形成工程と、半導体層２の区分溝７の形成面に区分溝７内に充填して第２の基板１０を貼り合せる絶縁層９の形成工程と、第１の基板１を半導体層２から剥離する第１の基板の剥離工程と、第１の基板の剥離によって露出した半導体層２の背面から平坦研磨により区分溝７を横切る位置まで研磨し、その後、区分溝７内において絶縁層９に対し分離溝１３を形成することにより、基板剥離面に因る区分溝７および分離溝１３に生じる区分や分離の不完全性を回避する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の基板上に目的とする複数の半導体素子を構成する半導体層をエピタキシャル成長する工程と、
該半導体層に、上記半導体素子の形成部間を区分する区分溝を、上記半導体層の表面側から、上記半導体層の全厚さに到ることがない深さをもって形成する区分溝の形成工程と、
上記半導体層の上記区分溝の形成面に上記区分溝内を埋め込んで介在させた絶縁層によって第２の基板を貼り合せる工程と、
上記第１の基板を上記半導体層から剥離する第１の基板の剥離工程と、
上記第１の基板の剥離によって露出した上記半導体層の背面から上記区分溝を横切る位置まで平坦研磨する研磨工程とを有し、
上記半導体層を上記区分溝によって複数の半導体素子を区分して形成することを特徴とする半導体素子の形成方法。
【請求項２】
上記研磨工程の後に、上記区分溝内に埋め込まれた上記絶縁層を、上記研磨面側から該絶縁層の全厚さを横切って分離溝を形成する工程と、上記第２の基板を剥離する工程とを有することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
上記第１または／および第２の基板が、サファイア基板より成ることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
上記第１の基板の剥離工程がレーザアブレーションによることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
上記第２の基板の剥離工程がレーザアブレーションによることを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項６】
上記半導体素子がＧａＮ発光半導体素子であることを特徴とする請求項１または２に記載の半導体素子の形成方法。
【請求項７】
上記平坦研磨が、ＣＭＰ（化学的機械的研磨）方法によることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
第１の基板上に目的とする複数の半導体素子を構成する半導体層をエピタキシャル成長する工程と、
該半導体層に、上記半導体素子の形成部間を区分する区分溝を、上記半導体層の表面側から、上記半導体層の全厚さに到ることがない深さをもって形成する区分溝の形成工程と、
上記半導体層の上記区分溝の形成面に上記区分溝内を埋め込んで介在させた絶縁層によって第２の基板を貼り合せる工程と、
上記第１の基板を上記半導体層から剥離する第１の基板の剥離工程と、
上記第１の基板の剥離によって露出した上記半導体層の背面から上記区分溝を横切る位置まで平坦研磨する研磨工程と、
上記区分溝間の上記絶縁層をその厚さ方向に横切って分離溝を形成する工程と、
上記第３の基板に、上記区分溝内ごとに分離形成された半導体素子をマウントする工程と、
上記第２の基板を剥離する工程とを有することを特徴とする半導体素子のマウント方法。
【請求項９】
上記第１または／および第２の基板が、サファイア基板より成ることを特徴とする請求項８に記載の半導体素子のマウント方法。
【請求項１０】
上記第１の基板の剥離工程がレーザアブレーションによることを特徴とする請求項８に記載の半導体素子のマウント方法。
【請求項１１】
上記第２の基板の剥離工程がレーザアブレーションによることを特徴とする請求項８に記載の半導体素子のマウント方法。
【請求項１２】
上記半導体素子がＧａＮ発光半導体素子であることを特徴とする請求項８に記載の半導体素子のマウント方法。
【請求項１３】
上記平坦研磨が、ＣＭＰ（化学的機械的研磨）方法によることを特徴とする請求項８に記載の半導体素子のマウント方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の形成方法および半導体素子のマウント方法に関する。
【背景技術】
【０００２】
半導体素子例えばＧａＮ系半導体発光素子（ＬＥＤ）の形成方法において、共通の成長基板上に同時に複数個分の半導体素子を結晶成長の特性を利用して例えば６角錐状に形成し、これらを樹脂によって埋込み、更に、一時保持基板に接着し、成長基板をレーザアブレーションによって剥離し、その後各角錐状素子間に素子分離溝を形成して、各素子間を分離して半導体素子を形成する方法が提案されている(特許文献１参照)。
この一時保持基板上に素子分離溝によって分離された半導体素子を、他の基板例えばＬＥＤを発光素子として用いるディスプレイ装置を形成する例えばガラス基板上に転写することによって多数の半導体素子のマウントを例えば所定の位置関係に容易に転写マウントすることができる。
【特許文献１】公開２００３−１８８４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した方法におけるように、結晶成長の選択性を利用して、半導体素子自体を所定形状に形成する場合、一律形状に、かつ所望の微細半導体素子を形成することができるなどの利点を有する。
【０００４】
一方、上述した結晶成長の特性を用いることなく半導体素子を形成する方法として、複数の素子を連続した共通の半導体層として形成し、これを分離溝によって分離するという方法が考えられる。
この方法は、例えば図６にその工程図を示すように、先ず、図６Ａに示すように、基板１０１例えばサファイア基板が用意され、この上に最終的に目的とする例えばＩｎＧａＮ系ＬＥＤを多数個形成する半導体層１０２をエピタキシャル成長する。この半導体層１０２は、例えばｎ型のＧａＮより成る第１のクラッド層１０３、ＩｎＧａＮより成る活性層１０４、ｐ型のＧａＮより成る第２のクラッド層１０５が順次積層されて形成される。
そして、第２クラッド層１０上の最終的に各ＬＥＤ素子が形成される領域上にｐ型側の電極１０６がオーミックに被着される。
【０００５】
次に、図６Ｂに示すように、半導体層１０２上に、エポキシ樹脂等の接着層１０７を介してサファイア基板等の保持基板１０８を接合する。
図６Ｃに示すように、基板１０１側からレーザ光を照射して基板１０１と半導体層１０２との界面１０９に対するレーザアブレーションを行い、基板１０１を半導体層１０２から剥離し、半導体層１０２を保持基板に保持させて半導体層１０２の裏面側を露出させる。
図６Ｄに示すように、露出された半導体層１０２上の、各半導体素子この例では各ＬＥＤ素子の形成部上に選択的に、すなわち各半導体素子の形成部間に開口１０９Ｗが形成されたエッチングマスク１０９を被着形成する。
そして、このエッチングマスク１０９の開口１０９Ｗを通じて外部に露呈した半導体層１０２を、その全厚さに渡ってドライエッチングによってエッチングし、素子分離溝１１０を形成し、素子分離溝１１０によって区分された半導体層１０２の各微小部分によって目的とする多数の半導体素子、例えばＧａＮのＬＥＤが分離形成される。
【０００６】
このようにして、多数の半導体素子１１１が分離形成されるが、これらは、保持基板１０８に接着層１０７によって、接合された状態にある。これら多数の半導体素子１１１は、接着層１０７を溶解することによって個々に機械的にも分離して、単体の例えばＬＥＤとすることもできるし、あるいは例えばこれらＬＥＤを例えばディスプレイ装置の画素として用いる場合は、保持基板１０８に接合させた状態で、エッチングマスク１０９を除去し、例えばディスプレイ装置の構成基板、例えばガラス基板（図示せず）等に転写接合して複数の素子を同時にマウントすることができる。
【０００７】
しかしながら、上述した各方法による場合、素子間の分離を行う素子分離溝の形成、例えば図６の例において、完全になされる素子分離溝１１０の形成がなされるべきところが、図６Ｄに模式的に示し、また、図５にＳＥＭ（Scanning Electron Microscope）写真で示すように、素子分離を阻害するピラー１１２が部分的に発生、すなわち残存する。
そして、通常ＬＥＤ平面パターンは、その１辺の長さが３５０μｍ程度の方形であるに比し、これより格段に微細なサイズ例えば直径ないしは辺の長さが１００μｍ以下例えば２０μｍとされる微細ＬＥＤの要求が高まり、また、素子間隔が例えば２０μｍ以下に狭められるにつれ、著しくピラーが発生し、信頼性の低下、歩留まりの低下を来たす。
尚、図５のＳＥＭ写真図において、１１３で示した部分は、ＬＥＤ以外の部分であって、位置合わせに用いられたマーク部分である。
【０００８】
本発明は、このように、複数の半導体素子を共通の半導体層として形成し、この半導体層に素子分離溝を形成して、各素子の分離を行う方法による場合の上述したピラーの発生による素子分離の不完全性の発生を確実に回避することができるようにした半導体素子の形成方法および半導体素子のマウント方法を提供するものである。
すなわち、本発明においては、上述した素子分離溝内のピラーの発生が、素子分離溝の形成部の表面性にあること、すなわち図６において、基板１０１のレーザアブレーションによる半導体層の、基板との界面の蒸発による剥離界面における表面性の低下に起因することを究明し、これに基いて素子分離溝の不完全性を回避することができる半導体素子の形成方法および半導体素子のマウント方法を提供するに到ったものである。
【課題を解決するための手段】
【０００９】
本発明による半導体素子の形成方法は、第１の基板上に目的とする複数の半導体素子を構成する半導体層をエピタキシャル成長する工程と、該半導体層に、上記半導体素子の形成部間を区分する区分溝を、上記半導体層の表面側から、上記半導体層の全厚さに到ることがない深さをもって形成する区分溝の形成工程と、上記半導体層の上記区分溝の形成面に上記区分溝内を埋め込んで介在させた絶縁層によって第２の基板を貼り合せる工程と、
上記第１の基板を上記半導体層から剥離する第１の基板の剥離工程と、上記第１の基板の剥離によって露出した上記半導体層の背面から上記区分溝を横切る位置まで平坦研磨する研磨工程とを有し、
上記半導体層を上記区分溝によって複数の半導体素子を区分して形成することを特徴とする。
また、本発明による半導体素子の形成方法は、上記研磨工程の後に、上記区分溝内に埋め込まれた上記絶縁層を、上記研磨面側から該絶縁層の全厚さを横切って分離溝を形成する工程と、上記第２の基板を剥離する工程とを有することを特徴とする。
【００１０】
本発明による半導体素子のマウント方法は、第１の基板上に目的とする複数の半導体素子を構成する半導体層をエピタキシャル成長する工程と、該半導体層に、上記半導体素子の形成部間を区分する区分溝を、上記半導体層の表面側から、上記半導体層の全厚さに到ることがない深さをもって形成する区分溝の形成工程と、上記半導体層の上記区分溝の形成面に上記区分溝内を埋め込んで介在させた絶縁層によって第２の基板を貼り合せる工程と、上記第１の基板を上記半導体層から剥離する第１の基板の剥離工程と、上記第１の基板の剥離によって露出した上記半導体層の背面から上記区分溝を横切る位置まで平坦研磨する研磨工程と、上記区分溝間の上記絶縁層をその厚さ方向に横切って分離溝を形成する工程と、上記第３の基板に、上記区分溝内ごとに分離形成された半導体素子をマウントする工程と、上記第２の基板を剥離する工程とを有することを特徴とする。
【００１１】
また、本発明は、上述した半導体素子の形成方法および半導体素子のマウント方法にあって、上記第１または／および第２の基板が、サファイア基板より成ることを特徴とする。
また、本発明は、上述した半導体素子の形成方法および半導体素子のマウント方法にあって、上記第１の基板の剥離工程がレーザアブレーションによることを特徴とする。
また、本発明は、上述した半導体素子の形成方法および半導体素子のマウント方法にあって、上記第２の基板の剥離工程がレーザアブレーションによることを特徴とする。
また、本発明は、上述した半導体素子の形成方法および半導体素子のマウント方法にあって、上記半導体素子がＧａＮ発光半導体素子であることを特徴とする。
また、本発明は、上述した半導体素子の形成方法および半導体素子のマウント方法にあって、上記平坦研磨が、ＣＭＰ（化学的機械的研磨）方法によることを特徴とする。
【発明の効果】
【００１２】
上述した本発明による半導体素子の形成方法および半導体素子の形成方法によれば、第１の基板上に、複数の目的とする半導体素子を形成する半導体層をエピタキシャル成長し、この半導体層を区分することによって複数の半導体素子を形成するものであるが、本発明においては、基板の接合がなされない、したがって、基板の剥離がなされていない、半導体層に対し、半導体素子を区分する区分溝を形成することから、基板剥離のアブレーションの影響によってピラー等の発生が生じることがないものである。
【００１３】
また、本発明においては、その後、この区分溝内に埋め込まれた絶縁層に、すなわち区分溝内に分離溝の形成がなされるものであるが、この分離溝の形成面は、第１の基板が剥離された側となるものの、このエッチング面が、平坦研磨面された面であることから、基板の剥離界面の影響がなく、ピラー等の残留物が発生することが回避された。
【００１４】
このように、本発明方法によれば、確実に素子分離がなされるものであるが、本発明によれば、ピラーの発生が回避され、素子間分離が確実になされることから、例えば平面パターンが、直径ないしは辺の長さが２０μｍ以下の円形もしくは方形の微小ＬＥＤによる半導体素子を確実に得ることができる。
【００１５】
また、本発明によるマウント方法によれば、このように確実に分離され、かつ個々に独立分断される以前の状態で、他部への転写を行うことによって、微細素子のいても確実にその配置位置を踏襲してマウントすることができることから、各種装置例えばディスプレイ装置を生産性良く形成することができるものである。
【発明を実施するための最良の形態】
【００１６】
図１〜図３の工程図を参照して本発明による例えば平面パターンが直径２０μｍ以下という微小ＧａＮＬＥＤによる半導体素子の形成方法の実施の形態と、この半導体素子の形成方法を適用する半導体素子のマウント方法の実施の形態を説明する。しかしながら、本発明方法は、この例に限定されるものではないことはいうまでもない。
図１Ａに示すように、例えばサファイア基板による第１の基板１１上に、複数の目的とする半導体素子、この例ではＧａＮのＬＥＤ素子を形成するＧａＮ系の例えば厚さ８μｍ程度の半導体層２を、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によってエピタキシャル成長する。
この半導体層２は、第１導電型例えばｎ型のＧａＮより成る第１クラッド層３、ＩｎＧａＮより成る厚さ例えば１５０ｎｍの活性層４、第２導電型例えばｐ型のＧａＮによる厚さ例えば１００ｎｍ〜３００ｎｍの第２のクラッド層５が順次エピタキシャル成長されて成る。
【００１７】
図１Ｂに示すように、半導体層２上に、最終的に半導体素子を形成する部分上にエッチングマスク６を形成する。このエッチングマスクは、例えばフォトレジスト、あるいはフォトリソグラフィによって目的とするパターンの金属膜等によって形成することができる。このエッチングマスクのパターンは、最終的に形成するＬＥＤの平面パターンに応じて円形、方形等に形成される。
そして、このエッチングマスクによって覆われていない領域を半導体層２の表面からドライエッチング、例えばＣｌ２によるＲＩＥ（Reactive Ion Etching）によって、第２のクラッド層５および活性層４を横切る深さを有し、かつ、半導体層２の全厚さを横切ることがない深さに、エッチングして、例えば格子状ないしは網状パターンの区分溝７を形成し、この区分溝７によって区分されたそれぞれ半導体素子８、この例ではＬＥＤを有するメサが、例えば縦横にそれぞれ複数個配列形成される。
【００１８】
その後、エッチングマスク６を除去するか、あるいは区分溝７の形成と同時にマスク６をエッチングし、図１Ｃに示すように、半導体層２の区分溝７が形成された表面に、区分溝７およびメサ状の半導体素子２を埋込んで樹脂例えばエポキシ樹脂による接着層による絶縁層９によって、例えばサファイア基板による第２基板１０を接合する。
【００１９】
その後、図２Ａに示すように、第１の基板１を剥離する。この剥離は、例えばサファイアよりなる透明基板１側からレーザ照射を行ういわゆるレーザアブレーションによって第１の基板１と半導体層２との界面にアブレーションによる蒸発を生じさせ基板１を半導体層２から剥離する。
【００２０】
そして、この第１の基板１の剥離によって露呈した半導体層２の基板１の剥離面２ａ側から図２Ａに鎖線ａで示す区分溝７を横切る面まで、図２Ｂに示すように、ＣＭＰ（Chemical Mechanical Polishing :化学的機械的研磨）によって平坦研磨する。
その後、図２Ｃに示すように、この研磨によって平滑になされた平滑面１１上に、各半導体素子８間の絶縁層９のパターンの中央部に沿って格子状ないしは網状のパターンの開口１２Ｗが形成された例えばフォトレジスト層によるエッチングマスク１２を、各半導体素子８の形成部上を覆って形成する。
そして、エッチングマスク１２の開口１２Ｗを通じて露呈した絶縁層９をその全厚さを横切る深さにエッチングして分離溝１３を形成する。
【００２１】
その後、図３Ａに示すように、エッチングマスク１２を除去すれば、分離溝１３によって相互に分離された複数の半導体素子８、例えばＧａＮによるＬＥＤが、第２の基板１０上に配列構成される。
したがって、この状態で、第２の基板１０を、この基板１０の背面側からレーザ照射しレーザアブレーションによって基板１０を剥離すれば、複数の相互に分離独立された例えばＬＥＤによる半導体素子８を得ることができる。
【００２２】
しかしながら、本発明方法においては、この基板１０上の半導体素子８の配列関係を利用して、複数の半導体素子が配列された半導体装置例えばＬＥＤを画素として多数のＬＥＤが配列されて成るディスプレイ装置等を構成することができる。
この半導体装置の製造においては、図３Ｂに示すように、半導体装置例えばディスプレイ装置を構成する第３の基板１４例えばガラス基板に、転写させるように接合配置して各素子をマウントすることができる。
【００２３】
上述したように、本発明方法においては、最終的に形成される半導体素子は、区分溝７と、この区分溝７に埋め込まれた絶縁層９に形成した分離溝１３とによって素子分離がなされるものであるが、区分溝７にも、分離溝１３にもピラー等の残留物の発生がなく良好な分離がなされた。
このようにして形成された半導体素子、この例ではＬＥＤは、例えば１００μｍ以下例えば２０μｍ以下に及ぶ直径ないしは辺を有する円形パターンないしは方形パターン等に形成でき、その厚さは例えば３μｍ、互いの間隔が例えば５μｍの配置とすることができる。
図４は、この場合における素子の配置のＳＥＭ写真であり、これによって鮮明に相互に良好に分離された素子の形成がなされることが確認された。
このように、ピラー等の発生が改善されるのは、区分溝７の形成面が、アブレーションによる基板剥離がなされない面であり、また、分離溝１３は、第１の基板１の剥離の後、平坦研磨がなされた平滑面１１に対して形成されることから、第１の基板１の剥離による影響が排除されていることによる。
【００２４】
そして、このように確実に分離された半導体素子を、図３Ｃで示したように、他の第３の基板に転写するマウント方法によることによって、第２の基板１０に配置された位置関係を踏襲して第３の基板１４に配置することができることから、微小で狭間隔を持って配置された半導体素子８のＬＥＤのマウントを、容易、確実に行うことができる。
【００２５】
尚、上述した構成において、各半導体素子ＬＥＤに対する電極の形成は、図示しないが、例えばｐ型側電極は、例えば図１Ａの工程の後、もしくは図１Ｂの工程の後に例えば蒸着によって形成し、ｎ型側電極に関しては、図２Ｂもしくは図２Ｃの工程の後に蒸着等によって形成することができる。
また、上述した例では、半導体素子８がＬＥＤ単体素子である場合を例示したものであるが、この半導体素子とは、単体素子に限られる者ではなく、複数の単体素子の組み合わせ、例えば複合素子、あるいはは集積素子である場合にも適用することができるものであり、本発明は、上述した例に限られるものではなく、本発明方法において、種々の変形、変更を可能とするものである。
【図面の簡単な説明】
【００２６】
【図１】Ａ〜Ｃは、本発明による半導体素子の形成方法の一例の一部工程における要部の概略断面図である。
【図２】Ａ〜Ｃは、本発明による半導体素子の形成方法の一例の他の一部工程における要部の概略断面図である。
【図３】Ａ〜Ｃは、本発明による半導体素子の形成方法の一例の更に他の一部工程における要部の概略断面図である。
【図４】本発明による半導体素子の形成方法で得た半導体素子の配列部のＳＥＭ写真図である。
【図５】従前の半導体素子の形成方法で得た半導体素子の配列部のＳＥＭ写真図である。
【図６】Ａ〜Ｄは、従前の半導体素子の形成方法と、半導体素子のマウント方法の一例の工程図である。
【符号の説明】
【００２７】
１……第１の基板、２……半導体層、２ａ……剥離面、３……第１クラッド層、４……活性層、５……第２クラッド層、７……区分溝、８……半導体素子、９……絶縁層、１０……第２の基板、１１平滑面、１２……エッチングマスク、１２Ｗ……開口、１３……分離溝、１４……第３の基板、１０１……基板、１０２……半導体層、１０３……第１クラッド層、１０４……活性層、１０５……第２クラッド層、１０６……電極、１０７……接着層、１０８……保持基板、１０９エッチングマスク、１０９Ｗ……開口、１１０……素子分離溝、１１１……半導体素子
【図１】
2006196693.tif 000003
【図２】
2006196693.tif 000004
【図３】
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【図６】
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【図４】
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【図５】
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