(57)【要約】【課題】半導体メモリ装置においてメモリセルに連結されたサブワードラインを駆動するサブワードラインドライバを制御するためのサブワードラインドライバの制御信号生成部及びその制御方法を提供する。【解決手段】サブワードラインのうち１つをメインワードラインに選択的に連結して電源電圧以上の昇圧電圧を選択されたサブワードラインに印加するサブワードラインドライバを備える半導体メモリ装置において、半導体メモリ装置のメモリセルアレイを構成するメモリセルと連結されたビットラインとセンスアンプとの間を電気的に分離するために印加されるアイソレーション信号を受信して、サブワードラインドライバの動作有無を決定するドライバ制御信号を生成するサブワードラインドライバ制御信号生成部を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
サブワードラインのうち１つをメインワードラインに選択的に連結して電源電圧以上の昇圧電圧を選択されたサブワードラインに印加するサブワードラインドライバを備える半導体メモリ装置において、
前記半導体メモリ装置のメモリセルアレイを構成するメモリセルに連結されたビットラインとセンスアンプとの間を電気的に分離するために印加されるアイソレーション信号を受信して、前記サブワードラインドライバの動作有無を決定するドライバ制御信号を生成するサブワードラインドライバ制御信号生成部を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記サブワードラインドライバ制御信号生成部は、前記アイソレーション信号により電気的に分離されたビットラインに連結されたメモリセルに対応するサブワードラインドライバは動作しないようにすることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
複数個の単位メモリセルがマトリックス状態に配列されたサブメモリセルアレイがセンスアンプを共有する構造の半導体メモリ装置において、
アイソレーション信号により制御され、前記センスアンプに隣接して配置されて前記センスアンプを共有するサブメモリセルアレイのうち１つのサブメモリセルアレイと前記センスアンプとの間を絶縁するビットライン隔離部と、
前記センスアンプを共有するサブメモリセルアレイにそれぞれ対応して分割配置されるサブワードラインドライバと、
選択されたサブメモリセルアレイの該当サブワードラインを選択するためのサブワードラインデコーディング信号及び前記アイソレーション信号を受信して前記センスアンプに連結されたサブメモリセルアレイに対応するサブワードラインドライバのうち１つのサブワードラインドライバを活性化し、残りのサブワードラインドライバを活性化しないためのサブワードラインドライバ制御信号生成部と、を備えることを特徴とする半導体メモリ装置。
【請求項４】
前記サブワードラインドライバ制御信号生成部は前記センスアンプが形成された領域に隣接した接合領域に形成されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記サブワードラインドライバ制御信号生成部は前記サブワードラインデコーディング信号がハイレベルである場合に電源電圧よりも高い昇圧電圧を出力する昇圧電圧供給部を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記サブワードラインドライバ制御信号生成部は、第１Ｐ型ＭＯＳトランジスタのゲート端子には前記アイソレーション信号のうち前記センスアンプを共有するサブメモリセルアレイと前記センスアンプとの間を絶縁するために第２アイソレーション信号が印加され、前記第１Ｐ型ＭＯＳトランジスタのソース端子には前記昇圧電圧供給部の出力電圧が印加され、前記第１Ｐ型ＭＯＳトランジスタのドレイン端子は第１Ｎ型ＭＯＳトランジスタのドレイン端子に連結され、前記第１Ｎ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号の反転信号が印加され、前記第１Ｎ型ＭＯＳトランジスタのソース端子には接地電圧が印加され、前記第１Ｐ型ＭＯＳトランジスタのドレイン端子と前記第１Ｎ型ＭＯＳトランジスタのドレイン端子との接点である第１接点の電圧を出力する第１サブワードライン駆動制御信号出力部を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記サブワードラインドライバ制御信号生成部は、第２Ｐ型ＭＯＳトランジスタのゲート端子には前記アイソレーション信号のうち前記センスアンプを共有するサブメモリセルアレイと前記センスアンプとを連結するために第１アイソレーション信号が印加され、前記第２Ｐ型ＭＯＳトランジスタのソース端子には前記昇圧電圧供給部の出力電圧が印加され、前記第２Ｐ型ＭＯＳトランジスタのドレイン端子は第２Ｎ型ＭＯＳトランジスタのドレイン端子に連結され、前記第２Ｎ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号の反転信号が印加され、前記第２Ｎ型ＭＯＳトランジスタのソース端子には接地電圧が印加され、前記第２Ｐ型ＭＯＳトランジスタのドレイン端子と前記第２Ｎ型ＭＯＳトランジスタのドレイン端子との接点の第２接点の電圧を出力する第２サブワードライン駆動制御信号出力部を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記サブワードラインドライバ制御信号生成部は、前記第１接点がフローティングされることを防止するための第１フローティング防止部と、
前記第２接点がフローティングされることを防止するための第２フローティング防止部と、を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１フローティング防止部は前記第１Ｐ型ＭＯＳトランジスタがターンオンされない場合に前記第１接点に接地電圧を供給することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第２フローティング防止部は前記第２Ｐ型ＭＯＳトランジスタがターンオンされない場合に前記第２接点に接地電圧を供給することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第２フローティング防止部は前記第２アイソレーション信号により制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
複数個の単位メモリセルがマトリックス形態に配列されたサブメモリセルアレイがセンスアンプを共有する構造の半導体メモリ装置において、
センスアンプを共有するサブメモリセルアレイのうち１つのサブメモリセルアレイが前記センスアンプに連結されるようにする第１アイソレーション信号及び他の一つのサブメモリセルアレイが前記センスアンプに連結されないようにする第２アイソレーション信号に応じ、該当サブワードラインを選択するためのサブワードラインデコーディング信号に応じて、前記センスアンプに連結されたサブメモリセルアレイに対応するサブワードラインドライバのうち１つのサブワードラインドライバを活性化するためのサブワードライン駆動制御信号を生成するサブワードラインドライバ制御信号生成部を備えることを特徴とする半導体メモリ装置。
【請求項１３】
前記サブワードラインドライバ制御信号生成部は、前記第１アイソレーション信号を受信して前記センスアンプに連結されたサブメモリセルアレイに対応するサブワードラインドライバに第１サブワードライン駆動制御信号を提供する第１サブワードライン駆動制御信号出力部と、
前記第２アイソレーション信号を受信して前記センスアンプに連結されたサブメモリセルアレイ以外のサブメモリセルアレイに対応するサブワードラインドライバに第２サブワードライン駆動制御信号を提供する第２サブワードライン駆動制御信号出力部と、を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第１サブワードライン駆動制御信号出力部は、前記サブワードラインデコーディング信号がハイレベルである場合に前記第１アイソレーション信号によりターンオンされて、第１Ｐ型ＭＯＳトランジスタのドレイン端子と第２Ｐ型ＭＯＳトランジスタのドレイン端子との接点の第１接点が接地電圧を有するようにする第１Ｎ型ＭＯＳトランジスタと、
前記第１接点の電圧を反転して前記第１サブワードライン駆動制御信号を出力する第１インバータと、を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１Ｐ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号が印加され、ソース端子には電源電圧よりも高い昇圧電圧が印加され、前記第２Ｐ型ＭＯＳトランジスタのゲート端子には前記第１サブワードライン駆動制御信号が印加され、ソース端子には昇圧電圧が印加されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１接点は前記サブワードラインデコーディング信号がローレベルである場合に昇圧電圧を有することにより、前記第１サブワードライン駆動制御信号はローレベルになることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第２サブワードライン駆動制御信号出力部は、前記サブワードラインデコーディング信号がハイレベルである場合に前記第２アイソレーション信号によりターンオフされて、第３Ｐ型ＭＯＳトランジスタのドレイン端子と第４Ｐ型ＭＯＳトランジスタのドレイン端子との接点の第２接点が昇圧電圧を有するようにする第２Ｎ型ＭＯＳトランジスタと、
前記第２接点の電圧をイ反転して前記第２サブワードライン駆動制御信号を出力する第２インバータと、を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記第３Ｐ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号が印加され、ソース端子には電源電圧よりも高い昇圧電圧が印加され、前記第４Ｐ型ＭＯＳトランジスタのゲート端子には前記第２サブワードライン駆動制御信号が印加され、ソース端子には昇圧電圧が印加されることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２接点は前記サブワードラインデコーディング信号がローレベルである場合に昇圧電圧を有することにより、前記第２サブワードライン駆動制御信号はローレベルになることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
サブワードラインのうち１つをメインワードラインに選択的に連結して電源電圧以上の昇圧電圧を選択されたサブワードラインに印加するサブワードラインドライバを備える半導体メモリ装置における前記サブワードラインドライバを制御する方法において、
前記半導体メモリ装置のメモリセルアレイを構成するメモリセルと連結されるビットラインとセンスアンプとの間を電気的に分離するために印加される絶縁信号を用いて前記サブワードラインドライバの動作有無が決定されるようにすることを特徴とするサブワードラインドライバ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、詳しくは、半導体メモリ装置においてメモリセルに連結されたサブワードラインを駆動するサブワードラインドライバを制御するためのサブワードラインドライバの制御信号生成部及びその制御方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭが大容量化されるに従い、配線の抵抗問題のためメモリセルアレイ自体での遅延時間よりも信号を伝達するのに掛かる時間が一層増加する。そこで、配線の長さを適切に分割して遅延時間を最適化する必要が生じた。このような側面からメモリセルアレイでロー（ｒｏｗ）を選択するためのワードラインも適切に分割されるようになった。
【０００３】
ワードラインはメモリセルのトランジスタのゲート端子に連結され、たいていポリシリコンで形成される。ポリシリコンの非抵抗は相当に大きく、さらにワードラインがセルトランジスタのゲート酸化膜の上を通るため、キャパシタンスも非常に大きい。それで、ワードラインの抵抗が大きくなるとＲＣ遅延が増加し、ワードラインを駆動するデコーダ出力端が大きくなるに従い面積消費も増加し、ワードライン全体を高電圧で充電し放電するに多くの電力が消費される。従って、ワードラインの長さを最適化して抵抗を減少させる必要がある。
【０００４】
これを解決するためにワードラインを適切な長さに分割してサブワードラインを形成し、ローデコーダのメインワードラインとサブワードラインドライバのサブワードラインとの組合わせでサブワードラインを駆動する階層的ワードライン駆動方法が使用されてきた。
【０００５】
以下、上記のような階層的ワードライン構造を有する従来の半導体メモリ装置に対し添付図を用いて説明する。
【０００６】
図４は従来のサブワードラインドライバの制御信号生成部（以下、ＳＷＤ制御信号生成部と称する）を備えた半導体メモリ装置を概略的に示すブロック図で、図５は図４でのセンスアンプ領域（ＳＡｓ）２０とＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮの連結を詳しく示す回路図で、図６は図５でのＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮの等価回路図である。
【０００７】
まず、図４を参照すると、従来の半導体メモリ装置は、メモリセルアレイ（ＭＣＡ）１４、メインワードラインデコーダ１２、センスアンプ領域２０、サブワードラインドライバ制御信号生成部領域１８、及びサブワードラインドライバ領域（ＳＷＤｓ）１６を備える。
【０００８】
メモリセルアレイ１４内には複数個のメモリセル（ＭＣ）とこれらに連結されるビットラインＢＬ，ＢＬＢがある。メモリセルのそれぞれはサブワードラインＳＷＬとビットラインＢＬまたはＢＬＢの交差点に位置する。
【０００９】
メインワードラインデコーダ１２は入力されるローアドレスのうち特定アドレス（例えばＲＡ２−ＲＡ８）を受信した後、これをデコーディングして複数個のメインワードラインのうち1つのメインワードラインに電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰを供給する。
【００１０】
センスアンプ領域２０はメモリセルアレイの間に位置し、ビットラインＢＬ、ＢＬＢの信号を感知増幅するための複数個のセンスアンプＳＡが形成される。
【００１１】
サブワードラインドライバ領域１６はメモリセルアレイの間に位置し、ＳＷＤ制御信号ＰＸＩＤとＭＷＬ信号により駆動される複数個のサブワードラインドライバＳＷＤが形成される。
【００１２】
ＳＷＤ制御信号生成部領域１８はセンスアンプ領域の間、即ち、接合領域ＣＯＮＪに位置し、ＳＷＤ制御信号ＰＸＩＤを生成する。
【００１３】
ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮはサブワードラインデコーダＰＸＩ＿ＧＥＮ１１により生成されたサブワードラインデコーディング信号ＰＸＩを受信し、対応されるサブワードラインドライバＳＷＤにＳＷＤ制御信号ＰＸＩＤを印加する。サブワードラインデコーダ１１は特定ローアドレス（例えば、ＲＡ０，ＲＡ１）を受信した後、これをデコーディングして複数個のデコーディング信号ＰＸＩを生成する。
【００１４】
図５を参照すると、センスアンプ領域２０、メモリセルアレイ１４ａ，１４ｂ及びＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮ、複数個のサブワードラインドライバＳＷＤが図示される。ここで、図４に示した２つのサブワードラインデコーディング信号ＰＸＩは２つの信号のうち１つだけがＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮに印加されたものとして図示される。
【００１５】
センスアンプ領域２０には複数個のセンスアンプＳＡ及びビットライン隔離部２４，２６が形成される。センスアンプ領域２０でのセンスアンプＳＡはアイソレーション信号ＢＩＳＬまたはＢＩＳＲにより隣接したメモリセルアレイ１４ａ，１４ｂ内のメモリセル（図４のＭＣ）に連結されたビットライン対ＢＬ，ＢＬＢのうち一方のビットライン対ＢＬ，ＢＬＢと連結されて、連結されたビットライン対に載せられた信号のレベルを感知増幅する。
【００１６】
例えば、メモリセルアレイ１４ｂ内のサブワードラインＳＷＬが活性化される場合にはアイソレーション信号ＢＩＳＲがハイレベルになり、アイソレーション信号ＢＩＳＬはローレベルになる。即ち、メモリセルアレイ１４ｂのビットライン対ＢＬ，ＢＬＢと複数個のセンスアンプＳＡの間に位置したビットライン隔離部２４のトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４がターンオンされる。それで、メモリセルアレイ１４ｂ側のビットライン対ＢＬ，ＢＬＢとセンスアンプＳＡが連結される。一方、メモリセルアレイ１４ａのビットライン対ＢＬ，ＢＬＢと複数個のセンスアンプＳＡの間に位置したビットライン隔離部２６のトランジスタＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４はターンオフされる。それで、メモリセルアレイ１４ａのビットライン対ＢＬ，ＢＬＢとセンスアンプＳＡ間の連結は遮断される。
【００１７】
上記のように１つのセンスアンプ領域を隣接した２つのメモリセルアレイが共有する配置方式を共有センスアンプ方式という。これはセンスアンプの面積を減少させて高集積化に有利であるとの長所があって、広く使用される方式である。
【００１８】
図６を参照すると、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮはサブワードラインデコーディング信号ＰＸＩを受信してＳＷＤ制御信号ＰＸＩＤを生成する。サブワードラインデコーディング信号ＰＸＩがハイレベルである場合、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮのインバータＩＮＶ１，ＩＮＶ２によりＳＷＤ制御信号ＰＸＩＤは昇圧電圧ＶＰＰになる。ここで、インバータＩＮＶ１，ＩＮＶ２はそれぞれＰ型ＭＯＳトランジスタＰＭ１，ＰＭ２とＮ型ＭＯＳトランジスタＮＭ１，ＮＭ２との対となっている。即ち、ＩＮＶ１はＰＭ１とＮＭ１とから構成され、ＩＮＶ２はＰＭ２とＮＭ２とから構成される。
【００１９】
ＳＷＤ制御信号ＰＸＩＤはサブワードラインドライバ領域１６に形成された複数個のサブワードラインドライバＳＷＤを制御する。例えば、サブワードラインドライバはメインワードラインデコーダ１２により活性化されたメインワードラインＭＷＬと活性化されたＳＷＤ制御信号ＰＸＩＤとによりサブワードラインＳＷＬを電源電圧ＶＤＤ以上の昇圧電圧ＶＰＰに活性化する。
【００２０】
半導体メモリ装置において、例えば、図５においてメモリセルアレイ１４ｂに対応するサブワードラインが活性化される場合を説明すると、メモリセルアレイ１４ｂ内のメモリセルを選択するために、メインワードラインＭＷＬに印加された信号及びサブワードラインデコーディング信号ＰＸＩに応じてメモリセルアレイ１４ｂに対応するサブワードラインのうち１つのサブワードラインが活性化される。この場合、メモリセルアレイ１４ａ側にはＳＷＤ制御信号ＰＸＩＤの印加が不要である。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、図５のＳＷＤ制御信号ＰＸＩＤはセンスアンプＳＡの両側に配置されたセルアレイ１４ａ，１４ｂに対応する複数個のサブワードラインドライバＳＷＤをイネーブルさせる。このため、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮの負荷が非常に大きくなって、ＳＷＤ制御信号ＰＸＩＤの活性化時に多くの電力を消費するという問題点があった。特に、低消費電力を必要とするモバイル機器などの動作特性に悪い影響を与える。
【００２２】
そこで、本発明の目的は、上記のようにサブワードラインドライバ制御信号生成部に掛かる負荷を減らすことができる半導体メモリ装置を提供することにある。
【００２３】
本発明の他の目的は、別途の信号線及び負荷される回路素子を減少または最小化することにより、高密度化及び高集積化された半導体メモリ装置を提供することにある。
【００２４】
本発明のまた他の目的は、サブワードラインドライバ制御信号生成部に掛かる負荷を減らすことにより、動作時に消費電力を減少させることができる半導体メモリ装置を提供することにある。
【００２５】
本発明のまた他の目的は、サブワードラインドライバ制御信号生成部に掛かる負荷を減らすことができるサブワードラインドライバ制御方法を提供することにある。
【課題を解決するための手段】
【００２６】
このような目的を達成するため、本発明の一実施例によるサブワードラインのうち１つをメインワードラインに選択的に連結して電源電圧以上の昇圧電圧を選択されたサブワードラインに印加するサブワードラインドライバを備える半導体メモリ装置は、前記半導体メモリ装置のメモリセルアレイを構成するメモリセルに連結されるビットラインとセンスアンプとの間を電気的に分離するために印加されるアイソレーション信号を受信して前記サブワードラインドライバの動作有無を決定するドライバ制御信号を生成するサブワードラインドライバ制御信号生成部を備えることを特徴とする。
【００２７】
ここで、前記サブワードラインドライバ制御信号生成部は、前記アイソレーション信号により電気的に分離されたビットラインに連結されたメモリセルに対応するサブワードラインドライバは動作しないようにすることができる。
【００２８】
また、本発明の他の実施例による複数個の単位メモリセルがマトリックス状態に配列されたサブメモリセルアレイがセンスアンプを共有する構造の半導体メモリ装置は、アイソレーション信号により制御され、前記センスアンプに隣接して配置されて前記センスアンプを共有するサブメモリセルアレイのうち１つのサブメモリセルアレイと前記センスアンプとの間を絶縁するビットライン隔離部と、対応するサブワードラインに連結されたメモリセルを選択する場合に該当サブワードラインにサブワードライン電圧を印加し、前記センスアンプを共有するサブメモリセルアレイにそれぞれ対応して分割配置されるサブワードラインドライバと、該当サブワードラインを選択するためのサブワードラインデコーディング信号及び前記アイソレーション信号を受信して前記センスアンプに連結されたサブメモリセルアレイに対応するサブワードラインドライバのうち１つのサブワードラインドライバを活性化し、残りのサブワードラインドライバを活性化させないサブワードラインドライバ制御信号生成部と、を備えることを特徴とする。
【００２９】
また、前記サブワードラインドライバ制御信号生成部は前記センスアンプが形成された領域に隣接する接合領域に形成することができる。
【００３０】
また、前記サブワードラインドライバ制御信号生成部は前記サブワードラインデコーディング信号がハイレベルである場合、電源電圧よりも高い昇圧電圧を出力する昇圧電圧供給部を備えることができる。
【００３１】
また、前記サブワードラインドライバ制御信号生成部は、第１Ｐ型ＭＯＳトランジスタのゲート端子には前記アイソレーション信号のうち前記センスアンプを共有するサブメモリセルアレイと前記センスアンプとの間を絶縁するための第２アイソレーション信号が印加され、前記第１Ｐ型ＭＯＳトランジスタのソース端子には前記昇圧電圧供給部の出力電圧が印加され、前記第１Ｐ型ＭＯＳトランジスタのドレイン端子は第１Ｎ型ＭＯＳトランジスタのドレイン端子に連結され、前記第１Ｎ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号の反転信号が印加され、前記第１Ｎ型ＭＯＳトランジスタのソース端子には接地電圧が印加され、前記第１Ｐ型ＭＯＳトランジスタのドレイン端子と前記第１Ｎ型ＭＯＳトランジスタのドレイン端子との接点の第１接点の電圧を出力する第１サブワードライン駆動制御信号出力部を備えることができる。
【００３２】
また、前記サブワードラインドライバ制御信号生成部は、第２Ｐ型ＭＯＳトランジスタのゲート端子には前記アイソレーション信号のうち前記センスアンプを共有するサブメモリセルアレイと前記センスアンプとを連結するための第１アイソレーション信号が印加され、前記第２Ｐ型ＭＯＳトランジスタのソース端子には前記昇圧電圧供給部の出力電圧が印加され、前記第２Ｐ型ＭＯＳトランジスタのドレイン端子は第２Ｎ型ＭＯＳトランジスタのドレイン端子に連結され、前記第２Ｎ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号の反転信号が印加され、前記第２Ｎ型ＭＯＳトランジスタのソース端子には接地電圧が印加され、前記第２Ｐ型ＭＯＳトランジスタのドレイン端子と前記第２Ｎ型ＭＯＳトランジスタのドレイン端子との接点の第２接点の電圧を出力する第２サブワードライン駆動制御信号出力部を備えることができる。
【００３３】
また、前記サブワードラインドライバ制御信号生成部は、前記第１接点がフローティングされることを防止するための第１フローティング防止部と、前記第２接点がフローティングされることを防止するための第２フローティング防止部とを備えることができる。
【００３４】
また、前記第１フローティング防止部は、前記第１Ｐ型ＭＯＳトランジスタがターンオンされない場合に前記第１接点に接地電圧を供給し、前記第２フローティング防止部は前記第２Ｐ型ＭＯＳトランジスタがターンオンされない場合に前記第２接点に接地電圧を供給することができる。
【００３５】
また、前記第２フローティング防止部は前記第２アイソレーション信号により制御されることができる。
【００３６】
また、本発明のまた他の実施例による複数個の単位メモリセルがマトリックス状態に配列されたサブメモリセルアレイがセンスアンプを共有する構造の半導体メモリ装置は、センスアンプを共有するサブメモリセルアレイのうち１つのサブメモリセルアレイが前記センスアンプに連結されるようにする第１アイソレーション信号及び他の一つのサブメモリセルアレイが前記センスアンプに連結されないようにする第２アイソレーション信号に応じ、該当サブワードラインを選択するためのサブワードラインデコーディング信号に応じて、前記センスアンプに連結されたサブメモリセルアレイに対応するサブワードラインドライバのうち１つのサブワードラインドライバを活性化するためのサブワードライン駆動制御信号を生成するサブワードラインドライバ制御信号生成部を備えることを特徴とする。
【００３７】
ここで、前記サブワードラインドライバ制御信号生成部は、前記第１アイソレーション信号を受信して前記センスアンプに連結されたサブメモリセルアレイに対応するサブワードラインドライバに第１サブワードライン駆動制御信号を提供する第１サブワードライン駆動制御信号出力部と、前記第２アイソレーション信号を受信して前記センスアンプに連結されたサブメモリセルアレイ以外のサブメモリセルアレイに対応するサブワードラインドライバに第２サブワードライン駆動制御信号を提供する第２サブワードライン駆動制御信号出力部と、を備えることができる。
【００３８】
また、前記第１サブワードライン駆動制御信号出力部は、前記サブワードラインデコーディング信号がハイレベルである場合、前記第１アイソレーション信号によりターンオンされて第１Ｐ型ＭＯＳトランジスタのドレイン端子と第２Ｐ型ＭＯＳトランジスタのドレイン端子との接点の第１接点が接地電圧を有するようにする第１Ｎ型ＭＯＳトランジスタと、前記第１接点の電圧を反転して前記第１サブワードライン駆動制御信号を出力する第１インバータと、を備えることができる。
【００３９】
また、前記第１Ｐ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号が印加され、ソース端子には電源電圧よりも高い昇圧電圧が印加され、前記第２Ｐ型ＭＯＳトランジスタのゲート端子には前記第１サブワードライン駆動制御信号が印加され、ソース端子には昇圧電圧が印加されることができる。
【００４０】
また、前記第１接点は前記サブワードラインデコーディング信号がローレベルである場合に昇圧電圧を有することにより、前記第１サブワードライン駆動制御信号はローレベルになることができる。
【００４１】
また、前記第２サブワードライン駆動制御信号出力部は、前記サブワードラインデコーディング信号がハイレベルである場合、前記第２アイソレーション信号によりターンオフされて、第３Ｐ型ＭＯＳトランジスタのドレイン端子と第４Ｐ型ＭＯＳトランジスタのドレイン端子との接点の第２接点が昇圧電圧を有するようにする第２Ｎ型ＭＯＳトランジスタと、前記第２接点の電圧を反転して前記第２サブワードライン駆動制御信号を出力する第２インバータと、を備えることができる。
【００４２】
また、前記第３Ｐ型ＭＯＳトランジスタのゲート端子には前記サブワードラインデコーディング信号が印加され、ソース端子には電源電圧よりも高い昇圧電圧が印加され、前記第４Ｐ型ＭＯＳトランジスタのゲート端子には前記第２サブワードライン駆動制御信号が印加され、ソース端子には昇圧電圧が印加されることができる。
【００４３】
また、前記第２接点は前記サブワードラインデコーディング信号がローレベルである場合に昇圧電圧を有することにより、前記第２サブワードライン駆動制御信号はローレベルになることができる。
【００４４】
また、本発明のまた他の実施例によるサブワードラインのうち１つをメインワードラインに選択的に連結して電源電圧以上の昇圧電圧を選択されたサブワードラインに印加するサブワードラインドライバを備える半導体メモリ装置において前記サブワードラインドライバを制御する方法は、前記半導体メモリ装置のメモリセルアレイを構成するメモリセルと連結されるビットラインとセンスアンプとの間を電気的に分離するために印加される絶縁信号を用いて、前記サブワードラインドライバの動作有無が決定されるようにすることを特徴とする。
【００４５】
また、本発明のまた他の実施例による対応するメモリセルに連結されたサブワードラインが選択される場合、該当サブワードラインにサブワードライン電圧を印加するサブワードラインドライバが、センスアンプを共有するサブメモリセルアレイにそれぞれ対応されて分割配置される構造を有する半導体メモリ装置において、前記サブワードラインドライバをサブワードラインドライバ制御信号により制御する方法は、前記センスアンプとを共有するサブメモリセルアレイのうち選択されたサブメモリセルアレイと前記センスアンプを連結する第１アイソレーション信号及び選択されないサブメモリセルアレイと前記センスアンプとの間を絶縁する第２アイソレーション信号に応じ、サブワードラインデコーディング信号に応じて前記選択されたサブメモリセルアレイに対応するサブワードラインのうち１つのサブワードラインを活性化することを特徴とする。
【発明の効果】
【００４６】
本発明は、アイソレーション信号により制御されるサブワードラインドライバ制御信号生成部を有する半導体メモリ装置を提供することにより、サブワードラインドライバ制御信号生成部の負荷を減らし得るとの効果がある。
【００４７】
また、本発明は、アイソレーション信号のほかに別途の信号を使用せずにサブワードラインドライバ制御信号生成部の負荷を減らし得るとの効果がある。
【００４８】
また、本発明は、サブワードラインドライバ制御信号生成部の負荷を減らすことにより、半導体メモリ装置の動作時に消費される電力を減少または最小化し、特に低消費電力の環境下で動作するモバイル機器などの動作特性を良くするとの効果がある。
【発明を実施するための最良の形態】
【００４９】
以下、添付図を用いて本発明の好ましい実施例を詳しく説明する。多様な実施例での説明は本発明が属する技術分野の通常の知識を有したものに本発明に対する徹底した理解を助けるための意図のほか、別途の意図なしに例を挙げて限定したものにすぎないため、本発明の範囲を制限するものとして使用してはならない。
【００５０】
図１は本発明によるサブワードラインドライバ制御信号生成部ＰＸＩＤ＿ＧＥＮを備える半導体メモリ装置の構造を示す回路図である。
【００５１】
図１を参照すると、本発明による半導体メモリ装置は、メモリセルアレイ、共有センスアンプ部、サブワードラインドライバ制御信号生成部、及びサブワードラインドライバを含む。
【００５２】
メモリセルアレイと共有センスアンプの構成は図５と同一な構成を有するので、詳細な説明は省略する。
【００５３】
サブワードラインドライバ制御信号生成部ＰＸＩＤ＿ＧＥＮは、サブワードラインデコーディング信号ＰＸＩとアイソレーション信号ＢＩＳＬ，ＢＩＳＲとに応じて第１サブワードライン駆動信号ＰＸＩＤＬと第２サブワードライン駆動信号ＰＸＩＤＲとをそれぞれ出力する。
【００５４】
サブワードラインドライバＳＷＤはメインワードライン信号ＭＷＬＬ０−ｎ及び第１サブワードライン駆動信号ＰＸＩＤＬに応ずるサブワードラインドライバＳＷＤＬと、メインワードライン信号ＭＷＬＲ０−ｎ及び第２サブワードライン駆動信号ＰＸＩＤＲに応ずるサブワードラインドライバＳＷＤＲとを備える。
【００５５】
図２は本発明の第１実施例によるＳＷＤ制御信号生成部を詳しく示す等価回路図である。
【００５６】
図１及び図２を参照すると、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮは昇圧電圧供給部５２、第１サブワードライン駆動制御信号出力部５４、第２サブワードライン駆動制御信号出力部５６、及びフローティング防止部５７，５８を備える。
【００５７】
昇圧電圧供給部５２はサブワードラインデコーディング信号ＰＸＩがハイレベルである場合、電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰを第１サブワードライン駆動制御信号出力部５４及び第２サブワードライン駆動制御信号出力部５６に出力する。即ち、サブワードラインデコーディング信号ＰＸＩがハイレベルである場合、接点Ｎ５１の電圧はインバータＩＮＶ７１によりサブワードラインデコーディング信号ＰＸＩが反転されてローレベルになる。そして、接点Ｎ５１の電圧により昇圧電圧供給部５２のＰ型ＭＯＳトランジスタＰＭ５２がターンオンされて接点Ｎ５２に昇圧電圧ＶＰＰを出力する。接点Ｎ５２は第１サブワードライン駆動制御信号出力部５４及び第２サブワードライン駆動制御信号出力部５４のソース電圧を印加する部分である。サブワードラインデコーディング信号ＰＸＩは特定ローアドレス（例えば上位ローアドレス（図４のＲＡ０，ＲＡ１）を受信した後、これをデコーディングしてサブワードラインデコーディング信号生成部（図４のＰＸＩ＿ＧＥＮ）により出力される信号である。
【００５８】
第１サブワードライン駆動制御信号出力部５４は第１Ｐ型ＭＯＳトランジスタＰＭ５４と第１Ｎ型ＭＯＳトランジスタＮＭ５４とを備える。第１Ｐ型ＭＯＳトランジスタＰＭ５４のゲート端子にはアイソレーション信号ＢＩＳＬ，ＢＩＳＲのうちセンスアンプ（図１のＳＡ）とサブメモリセルアレイ１１６，１１８との間の連結を遮断するアイソレーション信号ＢＩＳＲが印加される。そして、第１Ｐ型ＭＯＳトランジスタＰＭ５４のソース端子には昇圧電圧供給部５２の出力電圧の接点Ｎ５２の電圧が印加される。そして、第１Ｐ型ＭＯＳトランジスタＰＭ５４のドレイン端子は第１Ｎ型ＭＯＳトランジスタＮＭ５４のドレイン端子と連結される。そして、第１Ｎ型ＭＯＳトランジスタＮＭ５４のゲート端子にはサブワードラインデコーディング信号ＰＸＩの反転信号が印加され、第１Ｎ型ＭＯＳトランジスタＮＭ５４のソース端子には接地電圧ＶＳＳが印加される。ここで、サブワードラインデコーディング信号ＰＸＩの反転信号はサブワードラインデコーディング信号ＰＸＩを受信して反転された信号を出力するインバータＩＮＶ５１により生成される。それで、第１サブワードライン駆動制御信号ＰＸＩＤＬは第１Ｐ型ＭＯＳトランジスタＰＭ５４のドレイン端子と第１Ｎ型ＭＯＳトランジスタＭＮ５４のドレイン端子との連結部分の接点Ｎ５４から出力される。
【００５９】
第２サブワードライン駆動制御信号出力部５６は第２Ｐ型ＭＯＳトランジスタＰＭ５６と第２Ｎ型ＭＯＳトランジスタＮＭ５６とを備える。そして、第２Ｐ型ＭＯＳトランジスタＰＭ５６のゲート端子にはアイソレーション信号ＢＩＳＬ，ＢＩＳＲのうちセンスアンプＳＡとサブメモリセルアレイ１１６，１１８とが連結されるようにするアイソレーション信号ＢＩＳＬが印加される。第２Ｐ型ＭＯＳトランジスタＰＭ５６のソース端子には昇圧電圧供給部５２の出力電圧の接点Ｎ５２の電圧が印加され、第２Ｐ型ＭＯＳトランジスタＰＭ５６のドレイン端子は第２Ｎ型ＭＯＳトランジスタＮＭ５６のドレイン端子と連結される。そして、第２Ｎ型ＭＯＳトランジスタＮＭ５６のゲート端子にはサブワードラインデコーディング信号ＰＸＩの反転信号が印加され、第２Ｎ型ＭＯＳトランジスタＮＭ５６のソース端子には接地電圧ＶＳＳが印加される。それで、第２サブワードライン駆動制御信号ＰＸＩＤＲは第２Ｐ型ＭＯＳトランジスタＰＭ５６のドレイン端子と第２Ｎ型ＭＯＳトランジスタＮＭ５６のドレイン端子との連結部分の接点Ｎ５６から出力される。
【００６０】
例えば、サブワードラインデコーディング信号ＰＸＩがハイレベルで、アイソレーション信号のうち第２アイソレーション信号ＢＩＳＲがローレベルで、第１アイソレーション信号ＢＩＳＬがハイレベルである場合を仮定すると、接点Ｎ５１はローレベルとなり、昇圧電圧供給部のＰ型ＭＯＳトランジスタＰＭ５２はターンオンされ、第１Ｐ型ＭＯＳトランジスタＰＭ５４もターンオンされる。そして、第２Ｐ型ＭＯＳトランジスタＰＭ７６はターンオフされ、第１，２Ｎ型ＭＯＳトランジスタＮＭ５４，ＮＭ５６はターンオフされる。それで、第１サブワードライン駆動制御信号出力部５４の接点Ｎ５４は昇圧電圧ＶＰＰになり、第２サブワードライン駆動制御信号出力部５６の接点Ｎ５６は従前の電圧を維持する。ここで、従前の電圧とはサブワードラインデコーディング信号ＰＸＩがローレベルである場合、第２Ｎ型ＭＯＳトランジスタＮＭ５６がターンオンされて、第２サブワードライン駆動制御信号出力部５６の接点Ｎ５６が接地電圧ＶＳＳを有する状態である。よって、第１アイソレーション信号ＢＩＳＬによりセンスアンプと連結されるサブメモリセルアレイに対応するサブワードラインドライバ（図１のＳＷＤＬ０，ＳＷＤＬ１）に第１サブワードライン駆動制御信号ＰＸＩＤＬの昇圧電圧ＶＰＰが提供されて、センスアンプと連結されるサブメモリセルアレイに対応するサブワードラインドライバ（図１のＳＷＤＬ０，ＳＥＤＬ１）が駆動される。一方、第２サブワードライン駆動制御信号ＰＸＩＤＲは接地電圧ＶＳＳとなる。従って、第２アイソレーション信号ＢＩＳＲによりセンスアンプと連結されないサブメモリセルアレイに対応するサブワードラインドライバ（図１のＳＷＤＲ０，ＳＷＤＲ１）は駆動されない。
【００６１】
フローティング防止部５７，５８はサブワードライン駆動制御信号出力部５４，５６のうち昇圧電圧ＶＰＰの供給されないＳＷＤ制御信号出力部がフローティングされることを防止する。
【００６２】
フローティング防止部のうち第１フローティング防止部５７は第２サブワードライン駆動制御信号出力部５６が昇圧電圧ＶＰＰを出力する場合、即ち、接点Ｎ５６が昇圧電圧ＶＰＰを有し、接点Ｎ５４がフローティング状態になる場合に接点Ｎ５４に基準電圧を提供するための部分である。即ち、第１フローティング防止部５７はアイソレーション信号のうちサブメモリセルアレイとセンスアンプとの間の連結を遮断するための信号である第２アイソレーション信号ＢＩＳＲにより制御されて、第１Ｐ型ＭＯＳトランジスタＰＭ５４がターンオンされない場合に接点Ｎ５４に基準電圧を提供する。ここで、基準電圧は接地電圧ＶＳＳとすることができる。
【００６３】
フローティング防止部のうち第２フローティング防止部５８は第１サブワードライン駆動制御信号出力部５４が昇圧電圧ＶＰＰを出力する場合、即ち、接点Ｎ５４が昇圧電圧ＶＰＰを有し、接点Ｎ５６がフローティング状態になる場合に接点５６に基準電圧を提供するための部分である。即ち、第２フローティング防止部５８は第２Ｐ型ＭＯＳトランジスタがターンオンされない場合に接点Ｎ５６に基準電圧を提供して、接点Ｎ５６が第２Ｐ型ＭＯＳトランジスタＰＭ５６がターンオフされる場合にフローティングされることを防止する。ここで、基準電圧は接地電圧ＶＳＳとすることができる。
【００６４】
第１フローティング防止部５７及び第２フローティング防止部５８は接合領域のうちＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮが形成されない接合領域に形成することができる。
【００６５】
第１フローティング防止部５７及び第２フローティング防止部５８はそれぞれ第２アイソレーション信号ＢＩＳＲにより制御されるＮ型ＭＯＳトランジスタＮＭ５７及び第１アイソレーション信号ＢＩＳＬにより制御されるＮ型ＭＯＳトランジスタＮＭ５８を備える。例えば、第１フローティング防止部５７は第１サブワードライン駆動制御信号出力部５４の接点Ｎ５４に連結されて第２アイソレーション信号ＢＩＳＲがハイレベルである場合、第１サブワードライン駆動制御信号出力部５４のＰ型ＭＯＳトランジスタＰＭ５４のターンオフによる第１サブワードライン駆動制御信号出力部５４の接点Ｎ５４がフローティングされるときの基準電圧を提供する。即ち、第１フローティング防止部５７のＮ型ＭＯＳトランジスタＮＭ５７はセンスアンプとサブメモリセルアレイとの間の連結を遮断するための第２アイソレーション信号ＢＩＳＲにより制御されて、第１サブワードライン駆動制御信号出力部５４の接点Ｎ５４に基準電圧を提供する。この場合、第２フローティング防止部５８は第１アイソレーション信号ＢＩＳＬにより制御されて、第２サブワードライン駆動制御信号出力部５６の接点Ｎ５６に基準電圧を提供しない。なぜならば、接点Ｎ５６は第２サブワードライン駆動制御信号出力部５６のＰ型ＭＯＳトランジスタＰＭ５６がターンオンされているため、フローティングされないからである。
【００６６】
上述のように、昇圧電圧ＶＰＰが供給されるべきでないサブワードラインドライバに基準電圧を提供することにより、サブワードライン駆動制御信号出力部がフローティングされ、これに連結されたサブワードラインドライバが任意のフローティング電圧により駆動されることを防止することができる。
【００６７】
図３は本発明の第２実施例によるＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮを詳しく示す等価回路図である。
【００６８】
図１及び図３を参照すると、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮはセンスアンプＳＡを共有するサブメモリセルアレイのうち1つのサブメモリセルアレイ１１８がセンスアンプＳＡに連結されるようにする第1アイソレーション信号ＢＩＳＬ、及びセンスアンプに連結されたサブメモリセルアレイ以外のサブメモリセルアレイ１１６がセンスアンプに連結されないようにする第２アイソレーション信号ＢＩＳＲを用いる。それで、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮはセンスアンプＳＡに連結されたサブメモリセルアレイ１１８に対応するサブワードラインドライバＳＷＤＬ０，ＳＷＤＬ１を駆動されるようにし、センスアンプＳＡに連結されないサブメモリセルアレイ１１６に対応するサブワードラインドライバＳＷＤＲ０，ＳＷＤＲ１は駆動されないようにする。
【００６９】
ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮは第１サブワードライン駆動制御信号出力部６４及び第２サブワードライン駆動制御信号出力部６６を備える。
【００７０】
第１サブワードライン駆動制御信号出力部６４は第１アイソレーション信号ＢＩＳＬを受信してセンスアンプＳＡに連結されたサブメモリセルアレイ１１８に対応するサブワードラインドライバＳＷＤＬ０，ＳＷＤＬ１に第１サブワードライン駆動制御信号ＰＸＩＤＬを提供する。第１サブワードライン駆動制御信号ＰＸＩＤＬは昇圧電圧ＶＰＰであって、センスアンプＳＡに連結されたサブメモリセルアレイ１１８に対応するサブワードラインドライバＳＷＤＬ０，ＳＷＤＬ１を駆動させて、これに連結されたサブワードラインＳＷＬをそれぞれ駆動させる。
【００７１】
第１サブワードライン駆動制御信号出力部６４は第１Ｎ型ＭＯＳトランジスタＮＭ６４、第１Ｐ型ＭＯＳトランジスタＰＭ６５、第２Ｐ型ＭＯＳトランジスタＰＭ６４、及び第１インバータＩＮＶ６４を備える。
【００７２】
第１Ｎ型ＭＯＳトランジスタＮＭ６４はセンスアンプＳＡに連結されたサブメモリセルアレイのメモリセルを選択するためのサブワードラインデコーディング信号ＰＸＩがハイレベルである場合、第１アイソレーション信号ＢＩＳＬによりターンオンされて、第１Ｐ型ＭＯＳトランジスタＰＭ６５のドレイン端子と第２Ｐ型ＭＯＳトランジスタＰＭ６４のドレイン端子との接点の第１接点Ｎ６４が接地電圧ＶＳＳを有するようにする。
【００７３】
第１インバータＩＮＶ６４は第１接点Ｎ６４の電圧を受信して第１サブワードライン駆動制御信号ＰＸＩＤＬを出力する。
【００７４】
第１Ｐ型ＭＯＳトランジスタＰＭ６５のゲート端子にはサブワードラインデコーディング信号ＰＸＩが印加され、ソース端子には電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰが印加される。
【００７５】
第２Ｐ型ＭＯＳトランジスタＰＭ６４のゲート端子には第１サブワードライン駆動制御信号ＰＸＩＤＬが印加され、ソース端子には昇圧電圧ＶＰＰが印加される。即ち、第２Ｐ型ＭＯＳトランジスタＰＭ６４のゲート端子は第１インバータＩＮＶ６４の出力端と連結される。
【００７６】
それで、第１接点Ｎ６４はサブワードラインデコーディング信号ＰＸＩがローレベルである場合に第１Ｐ型ＭＯＳトランジスタＰＭ６５がターンオンされるに従い、昇圧電圧ＶＰＰを有するようになる。そして、第１サブワードライン駆動制御信号ＰＸＩＤＬは第１インバータＩＮＶ６４によりローレベルとなる。
【００７７】
第２サブワードライン駆動制御信号出力部６６は第２アイソレーション信号ＢＩＳＲを受信してセンスアンプＳＡに連結されたサブメモリセルアレイ１１６に対応するサブワードラインドライバＳＷＤＲ０，ＳＷＤＲ１に第２サブワードライン駆動制御信号ＰＸＩＤＲを提供する。
【００７８】
第２サブワードライン駆動制御信号ＰＸＩＤＲはセンスアンプＳＡに連結されたサブメモリセルアレイ１１８のメモリセルを選択するためのサブワードラインデコーディング信号ＰＸＩがハイレベルになる前のローレベルである場合の第２サブワードライン駆動制御信号出力部６６の接点Ｎ６６の反転信号である。従って、第２サブワードライン駆動制御信号ＰＸＩＤＲはローレベルであって、第２サブワードライン駆動制御信号ＰＸＩＤＲに連結されたサブワードラインドライバＳＷＤＲ０，ＳＷＤＲ１は駆動されない。
【００７９】
第２サブワードライン駆動制御信号出力部６６は第２Ｎ型ＭＯＳトランジスタＮＭ６６、第３Ｐ型ＭＯＳトランジスタＰＭ６７、第４Ｐ型ＭＯＳトランジスタＰＭ６６、及び第２インバータＩＮＶ６６を備える。
【００８０】
第２Ｎ型ＭＯＳトランジスタＮＭ６６はセンスアンプＳＡに連結されたサブメモリセルアレイのメモリセルを選択するためのサブワードラインデコーディング信号ＰＸＩがハイレベルである場合、第２アイソレーション信号ＢＩＳＲによりターンオフされるに従い、第３Ｐ型ＭＯＳトランジスタＰＭ６７のドレイン端子と第４Ｐ型ＭＯＳトランジスタＰＭ６６のドレイン端子との接点の第２接点Ｎ６６が昇圧電圧ＶＰＰを有するようにする。
【００８１】
第２インバータＩＮＶ６６は第２接点Ｎ６６の電圧を受信して第２サブワードライン駆動制御信号ＰＸＩＤＲを出力する。
【００８２】
第３Ｐ型ＭＯＳトランジスタＰＭ６７のゲート端子にはサブワードラインデコーディング信号ＰＸＩが印加され、ソース端子には電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰが印加される。
【００８３】
第４Ｐ型ＭＯＳトランジスタＰＭ６６のゲート端子には第２サブワードライン駆動制御信号ＰＸＩが印加され、ソース端子には昇圧電圧ＶＰＰが印加される。即ち、第４Ｐ型ＭＯＳトランジスタＰＭ６６のゲート端子は第１インバータＩＮＶ６６の出力端と連結される。
【００８４】
第２接点Ｎ６６はサブワードラインデコーディング信号ＰＸＩがローレベルである場合に昇圧電圧ＶＰＰを有し、以後、サブワードラインデコーディング信号ＰＸＩがハイレベルになり、第２アイソレーション信号ＢＩＳＲがローレベルである場合に昇圧電圧ＶＰＰを継続して維持する。即ち、第２接点Ｎ６６の電圧はサブワードラインデコーディング信号ＰＸＩがローレベルの場合の電圧である昇圧電圧ＶＰＰを継続維持する。従って、第２接点Ｎ６６がフローティングされることにより、第２サブワードライン駆動制御信号出力部６６に連結されたサブワードラインドライバ（図３のＳＷＤＲ０，ＳＷＤＲ１）の駆動可能なレベルの電圧が第２サブワードライン駆動制御信号ＰＸＩＤＲになることを防止することができる。そして、第２インバータＩＮＶ６６により反転されて、第２サブワードライン駆動制御信号ＰＸＩＤＲはローレベルとなる。
【００８５】
以下、本発明の第２実施例によるＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮの動作を説明する。
【００８６】
サブワードラインデコーディング信号ＰＸＩがローレベルである場合にはＮ型ＭＯＳトランジスタＮＭ６２がターンオフされ、第１Ｐ型ＭＯＳトランジスタＰＭ６５及び第３Ｐ型ＭＯＳトランジスタＰＭ６７がターンオンされる。接点Ｎ６４，Ｎ６６は昇圧電圧ＶＰＰになり、接点Ｎ６４，Ｎ６６の電圧はインバータＩＮＶ６４，ＩＮＶ６６により反転されて第１，２サブワードライン駆動制御信号ＰＸＩＤＬ，ＰＸＩＤＲはローレベルになる。それで、この場合には第１，２サブワードライン駆動制御信号出力部６４，６６に連結されたサブワードラインドライバＳＷＤはすべて動作しない。
【００８７】
サブワードラインデコーディング信号ＰＸＩがハイレベルになり、アイソレーション信号のうち第１アイソレーション信号ＢＩＳＬがハイレベルで、第２アイソレーション信号ＢＩＳＲがローレベルである場合、第１，２サブワードライン駆動制御信号出力部６４，６６は異なった動作をする。
【００８８】
まず、第１サブワードライン駆動制御信号出力部６４の動作を説明すると、第１Ｐ型ＭＯＳトランジスタＰＭ６５はターンオフされ、第１Ｎ型ＭＯＳトランジスタＮＭ６４がターンオンされて、第１接点Ｎ６４は接地電圧ＶＳＳになる。第１インバータＩＮＶ６４は第１接点Ｎ６４の接地電圧ＶＳＳを印加されて、反転された信号を第１サブワードライン駆動制御信号ＰＸＩＤＬとして出力する。ここで、第１サブワードライン駆動制御信号ＰＸＩＤＬは昇圧電圧ＶＰＰであることが好ましい。この場合、第２Ｐ型ＭＯＳトランジスタＰＭ６４はターンオフ状態である。
【００８９】
次いで、第２サブワードライン駆動制御信号出力部６６の動作を説明すると、第３Ｐ型ＭＯＳトランジスタＰＭ６７はターンオフされ、第１Ｎ型ＭＯＳトランジスタＮＭ６６もターンオフ状態である。それで、第２接点Ｎ６６はサブワードラインデコーディング信号ＰＸＩがローレベルであった場合の電圧の昇圧電圧ＶＰＰになる。第２インバータＩＮＶ６６は第２接点Ｎ６６の電圧の昇圧電圧ＶＰＰを印加されて、反転された信号を第２サブワードライン駆動制御信号ＰＸＩＤＲとして出力する。ここで、第２サブワードライン駆動制御信号ＰＸＩＤＲは接地電圧ＶＳＳとすることができる。そして、第２サブワードライン駆動制御信号ＰＸＩＤＲが第４Ｐ型ＭＯＳトランジスタＰＭ６６のゲート端子に印加されて、第２接点Ｎ６６は昇圧電圧ＶＰＰを継続して維持するようになる。
【００９０】
そこで、ＳＷＤ制御信号生成部ＰＸＩＤ＿ＧＥＮはセンスアンプ（図１のＳＡ）を共有するサブメモリセルアレイ（図１の１１６，１１８）のうち1つのサブメモリセルアレイ（図１の１１８）がセンスアンプ（図１のＳＡ）に連結されるようにする第１アイソレーション信号ＢＩＳＬを受信して、サブメモリセルアレイ（図１の１１８）に対応するサブワードラインドライバ（図１のＳＷＤＬ０，ＳＷＤＬ１）を駆動するための信号の第１サブワードライン駆動制御信号ＰＸＩＤＬが昇圧電圧ＶＰＰを有するようにする。そして、センスアンプ（図１のＳＡ）に連結されたサブメモリセルアレイ以外のサブメモリセルアレイ（図１の１１６）がセンスアンプ（図１のＳＡ）に連結されないようにする第２アイソレーション信号ＢＩＳＲを受信して、サブメモリセルアレイ（図１の１１６）に対応するサブワードラインドライバ（図１のＳＷＤＲ０，ＳＷＤＲ１）を駆動するための信号の第２サブワードライン駆動制御信号ＰＸＩＤＲが接地電圧ＶＳＳを有するようにする。また、この場合の第２サブワードライン駆動制御信号ＰＸＩＤＲが接地電圧ＶＳＳを継続して維持するようにするため、第４Ｐ型ＭＯＳトランジスタＰＭ６６で第２インバータＩＮＶ６６の入力端の第２接点Ｎ６６に昇圧電圧ＶＰＰを継続して提供する。従って、第２接点Ｎ６６の電圧が特定電圧以下に下降して、第２サブワードライン駆動制御信号ＰＸＩＤＲが昇圧電圧ＶＰＰを有することを防止し得る。
【００９１】
図１乃至図３を参照して、本発明によるＳＷＤ制御方法を説明する。
【００９２】
共有センスアンプ方式の半導体メモリ装置においてサブワードラインドライバＳＷＤをサブワードライン駆動制御信号ＰＸＩＤＬ，ＰＸＩＤＲにより制御する方法は、アイソレーション信号ＢＩＳＬ，ＢＩＳＲを用いてセンスアンプと連結されたサブメモリセルアレイに対応するワードラインドライバＳＷＤにはサブワードライン駆動制御信号ＰＸＩＤＬを印加し、センスアンプＳＡと連結されない残りのサブメモリセルアレイに対応するワードラインドライバにはサブワードライン駆動制御信号ＰＸＩＤＬを印加せずにサブワードライン駆動制御信号ＰＸＩＤＲを印加する。
【００９３】
アイソレーション信号ＢＩＳＬ，ＢＩＳＲはセンスアンプＳＡを共有するサブメモリセルアレイ１１６，１１８のうち1つのサブメモリセルアレイがセンスアンプと連結されるようにする第１アイソレーション信号ＢＩＳＬと、残りのサブメモリセルアレイがセンスアンプＳＡと連結されないようにする第２アイソレーション信号ＢＩＳＲに区別されるのは既に説明した通りである。
【００９４】
そして、本発明の第１実施例で説明したように、本発明によるＳＷＤ制御方法は、第２アイソレーション信号ＢＩＳＲを受信してセンスアンプＳＡと連結されたサブメモリセルアレイ１１８に対応するサブワードラインドライバＳＷＤＬ０，ＳＷＤＬ１にサブワードライン駆動制御信号ＰＸＩＤＬを印加し、第１アイソレーション信号ＢＩＳＬを受信してセンスアンプＳＡとの連結の遮断されたサブメモリセルアレイ１１６に対応するサブワードラインドライバＳＷＤＲ０，ＳＷＤＲ１にサブワードライン駆動制御信号ＰＸＩＤＲを印加することができる。
【００９５】
また、本発明の第２実施例で説明したように、本発明によるＳＷＤ制御方法は、第１アイソレーション信号ＢＩＳＬを受信してセンスアンプＳＡと連結されたサブメモリセルアレイ１１８に対応するサブワードラインドライバＳＷＤＬ０，ＳＷＤＬ１にサブワードライン駆動制御信号ＰＸＩＤＬを印加し、第２アイソレーション信号ＢＩＳＲを受信してセンスアンプＳＡとの連結の遮断されたサブメモリセルアレイ１１６に対応するサブワードラインドライバＳＷＤＲ０，ＳＷＤＲ１にサブワードライン駆動制御信号ＰＸＩＤＲを印加することができる。
【００９６】
上述のように、本発明の実施例による半導体メモリ装置でのＳＷＤ制御信号生成部は、サブワードラインを駆動するために、サブワードラインに連結されたサブワードラインドライバをセンスアンプと連結されたサブメモリセルアレイに対応するサブワードラインドライバ、及びセンスアンプと連結されないサブメモリセルアレイに対応するサブワードラインドライバに区別されるように制御することにより、ＳＷＤ制御信号生成部の負荷を減らすことができる。
【００９７】
本発明の実施例による半導体メモリ装置及びＳＷＤ制御方法は、前記実施例に限定されず、本発明の基本原理を外れない範囲で多様に設計され応用されることは本発明が属する技術分野で通常の知識を有したものには自明な事実であるだろう。
【図面の簡単な説明】
【００９８】
【図１】本発明によるＳＷＤ制御信号生成部を備える半導体メモリ装置の構造を示す回路図である。
【図２】本発明の第１実施例によるＳＷＤ制御信号生成部を詳しく示す等価回路図である。
【図３】本発明の第２実施例によるＳＷＤ制御信号生成部を詳しく示す等価回路図である。
【図４】従来のサブワードラインドライバ制御信号生成部を備えた半導体メモリ装置を概略的に示すブロック図である。
【図５】図４でのセンスアンプ領域とＳＷＤ制御信号生成部との連結を詳しく示す回路図である。
【図６】図５でのＳＷＤ制御信号生成部の等価回路図である。
【符号の説明】
【００９９】
１１２，１１４：ビットライン隔離部
１１６，１１８：メモリセルアレイ
ＳＡ：センスアンプ
ＢＬ，ＢＬＢ：ビットライン
ＳＷＬ：サブワードライン
ＰＸＩ：サブワードラインデコーディング信号
ＳＷＤ，ＳＷＤＬ０，ＳＷＤＬ１，ＳＷＤＲ０，ＳＷＤＲ１：サブワードラインドライバ
ＴＲ１−ＴＲ６，ＴＲ１１−ＴＲ１６：トランジスタ
ＰＸＩＤ＿ＧＥＮ：ＳＷＤ制御信号生成部
ＢＩＳＬ，ＢＩＳＲ：アイソレーション信号
ＰＸＩＤＬ，ＰＸＩＤＨ：ＳＷＤ制御信号
５２：昇圧電圧供給部
５４，６４：第１サブワードライン駆動制御信号出力部
５６，６６：第２サブワードライン駆動制御信号出力部
Ｎ５１，Ｎ５２，Ｎ５４，Ｎ５６，Ｎ６４，Ｎ６６：接点
ＮＭ５１，ＮＭ５４，ＮＭ５６，ＮＭ５７，ＮＭ５８：Ｎ型ＭＯＳトランジスタ
ＰＭ５１，ＰＭ５２，ＰＭ５４，ＰＭ５６：Ｐ型ＭＯＳトランジスタ
ＮＭ６２，ＮＭ６４，ＮＭ６６：Ｎ型ＭＯＳトランジスタ
ＰＭ６４，ＰＭ６５、ＰＭ６６，ＰＭ６７：Ｐ型ＭＯＳトランジスタ
ＩＮＶ５１：インバータ
ＶＰＰ：昇圧電圧
ＶＳＳ：接地電圧
５７，５８：フローティング防止部
【図１】
2006209956.tif 000003
【図２】
2006209956.tif 000004
【図３】
2006209956.tif 000005
【図４】
2006209956.tif 000006
【図５】
2006209956.tif 000007
【図６】
2006209956.tif 000008