(57)【要約】【課題】本発明は、メモリセルアレイから読み出された１ページ分の読み出しデータの一部のデータの書き換えを行なって、異なるページに書き込むことを特徴とする。【解決手段】メモリセルアレイの１ブロックＢＬ内の１ページ分のメモリセルＭＣから読み出されたデータがデータ保持回路１２で保持される。このデータ保持回路１２は複数のラッチ回路２４を有し、これら複数のラッチ回路２４はカラムアドレスによってアドレス指定がなされる。そしてカラムアドレスによってアドレス指定がなされたラッチ回路２４に対して書き換え用のデータが供給され、このデータがラッチ回路２４で保持されることでデータの書き換えが行なわれる。データの書き換え後の１ページ分のデータは、コピー先のページアドレス（ロウアドレス）に対応したメモリセルアレイ内のページに書き込まれる。【選択図】図２
2006209963.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
データ保持回路を具備し、
前記メモリセルアレイに対して、ページ単位でのデータの書き込み及び読み出しを行うとともに、第１の入力アドレスに対応する第１のページ中のメモリセルに記憶されたデータを前記データ保持回路に読み出して保持する第１の動作と、前記データ保持回路に保持されたデータの中で第２の入力アドレスに対応するカラムアドレスのデータを書き換える第２の動作と、前記データ保持回路に保持されたデータを第３の入力アドレスに対応する第２のページに書き込む第３の動作と、を行い、
前記第１のページと前記第２のページが異なることを特徴とする半導体記憶装置。
【請求項２】
前記第１の動作の後に前記第３の動作を行うことにより、前記第１のページ内のデータの少なくとも一部を前記第２のページ内に書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の動作の後に前記第２の動作を行い、前記第２の動作の後に前記第３の動作を行うことにより、前記第１のページ内のデータの少なくとも一部が書き換えられたデータを前記第２のページ内に書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ページよりも大きなデータ単位であるブロック単位にてデータの消去が行われることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記データ保持回路は複数のラッチ回路からなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
ロウデコーダ回路により、前記第１の入力アドレスに応じて前記第１のページを選択することを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは複数の不揮発性メモリセルが直列接続されたＮＡＮＤセルにより構成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイは複数のワード線を含み、前記第１のページに含まれるデータは１本の前記ワード線に接続されたメモリセルに記憶される全データの少なくとも一部であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
複数のワード線、複数のビット線及びこれら複数のワード線とビット線に接続された複数のメモリセルからなり、前記第１のページは１つのワード線に共通に接続された複数のメモリセルからなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記複数のビット線に接続され、前記メモリセルアレイからのデータ読み出し時には前記メモリセルアレイから読み出される１ページ分のデータを一時的に保持し、前記メモリセルアレイに対するデータ書き込み時には保持している１ページ分のデータを前記メモリセルアレイに供給することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第２の入力アドレスの入力動作及び前記書き込み動作がコマンドにより制御されることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記第１の動作、前記第２の動作及び前記第３の動作がコマンドにより制御されることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第１の動作と前記第３の動作の間に前記第２の動作を複数回繰返すことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第３の入力アドレスは、前記第２の入力アドレスの入力後に入力されることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記第２の入力アドレスの入力と前記第３の入力アドレスの入力は連続して行われることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルアレイのある領域に書き込まれているデータを他の領域に書き込むデータのコピーを行なう機能を有する半導体記憶装置に係り、特に一括書き込み単位が大きいフラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性メモリとして、不揮発性トランジスタからなる複数のメモリセルを直列接続してＮＡＮＤセルを構成し、複数のメモリセルに対して一括してデータの書き込みを行い、かつ記憶データを電気的にかつ一括して消去するようにしたＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリにおけるデータの書き込みは、複数のラッチ回路からなるデータ保持回路に書き込みデータを順次入力し、このデータ保持回路に保持されたデータをビット線を介してメモリセルアレイに供給することにより行なわれる。
【０００３】
ここで、書き込みデータをデータ保持回路に保持させておくのは、ＮＡＮＤフラッシュメモリにおけるデータの書き込み方式が、実効的な速度を速めるために、大量のデータを一括して書き込んでいるからである。ＮＡＮＤフラッシュメモリにおける書き込み単位は１ページと呼ばれている。通常、１ページはワード線を共通にする複数のメモリセルで構成されている。また、消去動作については、複数のＮＡＮＤセルからなるブロック単位でデータの消去が行なわれる。
【０００４】
ところで、ＮＡＮＤフラッシュメモリでデータの書き込みを行なう場合、データ管理の容易さから、通常、１つのまとまったデータを１つのブロックに書き込むため、図７に示すように１ブロックあたりの空き領域が非常に大きくなり、データ領域を有効活用できない。すなわち、図７において５１はメモリセルアレイを示し、５２はブロックをそれぞれ示す。なお、各ブロック５２中、斜線を施した領域はデータが書き込まれている領域を示し、それ以外はデータが書き込まれていない空き領域を示している。
【０００５】
従って、一度書き込んだデータのうち、あるブロック内の１ページ分を読み出してデータ保持回路で一時的に保持し、その後、データ保持回路に保持されたデータを、読み出したブロックとは異なるブロックの空き領域のページに書き込むことでメモリ空間を有効活用させている。このような動作はページコピーと呼ばれる。このページコピーを行なうことでメモリ空間の有効活用が図られる。
【０００６】
ところで、ＮＡＮＤフラッシュメモリでは、図８に示すように通常のデータを記憶するデータ領域５３とは別に冗長領域５４（図８中、斜線を施した領域）と呼ばれるメモリ空間を有している。この冗長領域５４はページ毎に存在しており、各ページの状態に対応したデータを記憶するために使用される。例えば、データの誤り訂正に使用されるＥＣＣ（Error Check Code）データ、対応するページのデータが消去可であることを示すデータ、対応するページのデータがコピーデータであることを示すデータであるなど、そのページに関する状態を冗長領域５４に記述することが可能である。
【０００７】
ページコピーを行なうと、あるページから読み出されたデータが冗長領域５４のデータを含めてそのまま異なるページに書き込まれる。このため、ページコピーされた方では冗長領域５４のデータはそのページの状態を正しく反映させることができない。ページコピーする場合、データ領域５３のデータはそのままで、冗長領域５４に関してはデータの書き換えができるようにする必要がある。
【０００８】
なお、特許文献１には、所定のコマンドが与えられると、指定されたセクタの記憶データを読み出してレジスタに退避させてから選択セクタの一括消去を行ない、退避されたデータと追加書込みデータとから書込み期待値データを形成して書込み動作を行うようにしたものが記載されている。
【０００９】
また、特許文献２には、あるページのデータをラッチし、該ラッチされたデータを他のページに記憶し直すものが記載されている。
【特許文献１】特開平１０−７９１９７号公報
【特許文献２】特開平５−２８２８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は上記のような事情を考慮してなされたものであり、その目的は、あるページに書き込まれたデータを異なるページに書き換えるページコピーの際に、コピーしたいデータはそのままで、書き換えが必要なデータだけ書き換えを行なうことができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明の半導体記憶装置は、メモリセルアレイと、データ保持回路を具備し、前記メモリセルアレイに対して、ページ単位でのデータの書き込み及び読み出しを行うとともに、第１の入力アドレスに対応する第１のページ中のメモリセルに記憶されたデータを前記データ保持回路に読み出して保持する第１の動作と、前記データ保持回路に保持されたデータの中で第２の入力アドレスに対応するカラムアドレスのデータを書き換える第２の動作と、前記データ保持回路に保持されたデータを第３の入力アドレスに対応する第２のページに書き込む第３の動作と、を行い、前記第１のページと前記第２のページが異なることを特徴とする。
【発明の効果】
【００１２】
この発明によれば、あるページに書き込まれたデータを異なるページに書き換えるページコピーの際に、コピーしたいデータはそのままで、書き換えが必要なデータだけ書き換えを行なうことができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００１４】
図１は、この発明の半導体記憶装置をＮＡＮＤフラッシュメモリに実施した場合の全体の構成を示すブロック図である。
【００１５】
図１において、１１はメモリセルアレイである。このメモリセルアレイ１１内にはそれぞれ複数のワード線、選択ゲート線及びビット線が設けられている。また複数のワード線とビット線には複数のメモリセルが接続されている。後述するが、これら複数のメモリセルは複数のブロックに分割されている。
【００１６】
上記メモリセルアレイ１１には、複数のラッチ回路からなるデータ保持回路１２と上記複数のワード線及び選択ゲート線を選択駆動するロウデコーダ回路１３とが接続されている。
【００１７】
上記データ保持回路１２は、メモリセルアレイ１１からのデータ読み出し時には上記ビット線を介して読み出されるデータを一時的に保持し、メモリセルアレイ１１に対するデータ書き込み時には書き込みデータを一時的に保持し上記ビット線を介してメモリセルアレイ１１に供給する。上記データ保持回路１２には入出力バッファ（Ｉ／Ｏバッファ）１４及びカラムデコーダ回路１５が接続されている。データ読み出し時に、上記データ保持回路１２で保持されている読み出しデータのうち、カラムデコーダ回路１５の出力に応じて選択されたデータのみが入出力バッファ１４を介してメモリ外部に読み出され、データ書き込み時には、入出力バッファ１４を介してメモリ外部から供給される書き込みデータが、カラムデコーダ回路１５の出力に応じて選択された上記データ保持回路１２内のラッチ回路で保持される。
【００１８】
上記ロウデコーダ回路１３は、データの読み出し時及び書き込み時に、上記メモリセルアレイ１１内のワード線及び選択ゲート線を選択駆動し、メモリセルアレイ１１内の１ページ分のメモリセルが同時に選択されるようにする。
【００１９】
アドレスラッチ１６は、アドレス入力をラッチし、ロウアドレスを上記ロウデコーダ回路１３に供給し、カラムアドレスを上記カラムデコーダ回路１５に供給する。
【００２０】
コマンドラッチ１７は、コマンド入力を受ける。このコマンドラッチ１７にはコマンドデコーダ１８が接続されている。コマンドデコーダ１８は、コマンドをデコードして各種制御信号を出力する。そして、コマンドデコーダ１８から出力される制御信号に基づいて、上記データ保持回路１２、ロウデコーダ回路１３、入出力バッファ１４、カラムデコーダ回路１５、アドレスラッチ１６などの動作が制御される。
【００２１】
なお、このメモリには上記回路の他に、データの書き込み時及び消去時にロウデコーダ回路１３やメモリセルアレイ１１に供給するための高電圧及び中間電圧を発生する高電圧・中間電圧発生回路などが設けられるが、これらの回路はこの発明を説明する上では特に必要としないので、図示を省略する。
【００２２】
図２は、図１中のメモリセルアレイ１１の１ブロック分の詳細な回路構成と、このブロックに対応したデータ保持回路１２の詳細な回路構成を示している。
【００２３】
メモリセルアレイ１１の１つのブロックＢＬ内には複数のＮＡＮＤセル２１が設けられている。上記各ＮＡＮＤセル２１にはそれぞれ制御ゲートと浮遊ゲートを有する複数の不揮発性トランジスタからなるメモリセルＭＣが設けられており、これら複数のメモリセルＭＣのソース・ドレイン間は直列接続されている。
【００２４】
上記各ＮＡＮＤセル２１の一端側及び他端側には、ＮＡＮＤセル２１を選択するための第１の選択トランジスタＳＧＴ１及び第２の選択トランジスタＳＧＴ２それぞれの一端が接続されている。第１の選択トランジスタＳＧＴ１の他端は複数のビット線ＢＬのうち対応するものに接続され、第２の選択トランジスタＳＧＴ２の他端は図示しないソース線に共通に接続されている。
【００２５】
１つのブロックＢＬ内の複数のＮＡＮＤセル２１を構成する複数のメモリセルＭＣの制御ゲートは、このブロックに渡って延長して設けられた複数のワード線ＷＬのうち対応するものに共通に接続されている。また、第１の選択トランジスタＳＧＴ１の選択ゲート及び第２の選択トランジスタＳＧＴ２の選択ゲートは、このブロックＢＬに渡って延長して設けられた第１の選択ゲート線ＳＧ１及び第２の選択ゲート線ＳＧ２に共通に接続されている。また、このブロックＢＬ内において、１つのワード線にその制御ゲートが共通に接続されている複数のメモリセルＭＣによって１ページ２２が構成されている。そして、データ書き込みの際に、メモリセルアレイ２１内のメモリセルはこの１ページ単位で同時に書き込みが行なわれる。
【００２６】
データ保持回路１２には、それぞれ８個のＮＡＮＤセル２１に対応して８個の１ビットラッチ２３が直列接続されたラッチ回路２４がＩ／Ｏデータ（入出力データ）の並列ビット数分設けられている。例えばＩ／Ｏデータの並列ビット数が８ビットであれば８個のラッチ回路２４がデータ保持回路１２に内に設けられる。上記各ラッチ回路２４のそれぞれ８個の１ビットラッチ２３は、データの読み出し時には対応するメモリセルからの読み出しデータをそれぞれ一時的に保持し、データの書き込み時には、８個のラッチ回路２４に並列的に供給される１バイト（８ビット）分の書き込みデータのそれぞれ１ビット分を順次ラッチする。
【００２７】
また、これら８個のラッチ回路２４は、カラムアドレスに応じて任意の１個を選択することが可能であり、かつ各ラッチ回路２４に供給される書き換え用のデータを１ビットラッチ２３にラッチする機能を有する。
【００２８】
次に上記のような構成のメモリにおけるページコピー動作について、図３ないし図６を参照して説明する。なお、図３はページコピー動作のフローチャートであり、図４はページコピー動作時にデータ保持回路１２に対して書き換え用データを供給する状態を示す図であり、図５はページコピー動作時におけるデータ保持回路１２内の一部のデータの変化状態を示す図であり、図６はページコピー前後の１ページ分のデータの位置関係を示す図である。
【００２９】
まず、コピーするページを指定して１ページ分のデータを読み出すページデータ読み出し動作について説明する。
【００３０】
ページデータ読み出し動作では、まず、図３中のステップＳＴ１に示すようにアドレス入力コマンド“００ｈ”をコマンドラッチ１７に入力する。なお、コマンド“００ｈ”の「ｈ」はそのデータが１６進表示のデータであることを表す。次に、ステップＳＴ２に示すようにアドレスラッチ１６に対してカラムアドレスを入力し、続いてステップＳＴ３に示すようにアドレスラッチ１６に対してロウアドレスを入力する。アドレスラッチ１６に入力されたカラムアドレスはカラムデコーダ回路１５に送られ、ロウアドレスはロウデコーダ回路１３に送られる。この後、カラムデコーダ回路１５及びロウデコーダ回路１３によって読み出される１ページが指定される。この後、ステップＳＴ４に示すように読み出しコマンド“３５ｈ”をコマンドラッチ１７に入力する。この読み出しコマンドが入力されることで、メモリセルアレイ１１内の指定された１ページ分のメモリセルからデータが読み出される。読み出された１ページ分の読み出しデータはデータ保持回路１２で一時的に保持される。
【００３１】
次に、読み出した１ページ分のデータに対し、書き換えたいカラムアドレスを指定してデータ入力を行なうデータ書き換え動作について説明する。
【００３２】
データ書き換え動作では、まず、図３中のステップＳＴ５に示すように書き換えコマンド“８５ｈ”をコマンドラッチ１７に入力する。次に、ステップＳＴ６に示すようにアドレスラッチ１６に対して書き換えるデータのカラムアドレスを入力し、続いてステップＳＴ７に示すようにアドレスラッチ１６に対してコピー先のページアドレスに対応したロウアドレスを入力する。さらに続いて、ステップＳＴ８に示すように書き換えたい書き換え用のデータを入出力バッファ１４を介してデータ保持回路１２に入力する。
【００３３】
このとき、アドレスラッチ１６に入力されたカラムアドレスはカラムデコーダ回路１５に送られ、コピー先のページアドレスつまりロウアドレスはロウデコーダ回路１３に送られる。入出力バッファ１４からの書き換え用のデータはカラムデコーダ回路１５の出力に応じて、データ保持回路１２内の８個のデータラッチ回路２４のうちの１個に選択的に入力される。なお、上記説明における１６進表示のコマンドデータはあくまでも一例であり、それに限定されるものではない。
【００３４】
例えば、図４に示すように８個のデータラッチ回路２４に対してそれぞれＡ〜Ｈなる８ビットのカラムアドレスが割り当てられているとする。そして、このうちカラムアドレスＨを指定すると、図４に示すように入出力バッファ１４からの書き換え用のデータがカラムアドレスＨに対応したデータラッチ回路２４に入力され、この後、このデータラッチ回路２４内のラッチデータが書き換え用のデータに書き換えられる。このとき、書き換える必要のないデータラッチ回路２４のデータはそのままであり、アドレス入力後に書き換え用のデータが入力されるデータラッチ回路２４の保持データのみが書き換えられる。
【００３５】
例えば、図５に示すように、メモリセルアレイ１１からのデータ読み出し後に、カラムアドレスＡ〜Ｈに対応したデータラッチ回路２４内の保持データが、「“0”,“0”,“1”,“1”,“0”,“0”,“1”,“1”」であった場合に、カラムアドレスＨに対応したデータラッチ回路２４に“0”の書き換えデータが入力されると、書き換え後のデータは「“0”,“0”,“1”,“1”,“0”,“0”,“1”,“0”」になる。
【００３６】
次にステップＳＴ９に示すように書き換えが終了したかどうかが判定され、終了していなければ、再度ステップＳＴ５に戻り、データラッチ回路２４内のラッチデータが書き換え用のデータに書き換えられる。そして、ステップＳＴ９において書き換えが終了したことが判定されると、次にステップＳＴ１０に示すように書き込みコマンド“１０ｈ”をコマンドラッチ１７に入力する。この書き込みコマンドが入力されることにより、データラッチ回路２４の保持データがコピー先のページに書き込まれる。この書き込みの際のコピー先ページアドレスは、ステップＳＴ７において既に入力されており、このコピー先ページアドレスに対応したロウアドレスに基づいてメモリセルアレイ１１内のワード線が選択駆動され、データの書き込みが行なわれる。
【００３７】
このような動作が行なわれることにより、図６に示すように、例えばメモリセルアレイ１１内のブロックＢＬ０中の１ページ２２ａのデータがデータ保持回路１２に読み出され、この読み出しデータの一部、例えば先の冗長領域５４（図８に図示）のデータの書き換えが行なわれた後、上記とは異なるブロックＢＬ１中の１ページ２２ｂに書き込まれる。
【００３８】
なお、上記説明では第１、第２の選択ゲート線ＳＧ１、ＳＧ２の駆動については特に述べなかったが、対応するブロックが選択される際にはロウデコーダ回路１３の出力に応じて第１、第２の選択ゲート線ＳＧ１、ＳＧ２が駆動され、これにより１ブロック内の全てのＮＡＮＤセル２１に接続されている全ての第１、第２の選択トランジスタＳＧＴ１、ＳＧＴ２が導通するように制御される。これにより、各ＮＡＮＤセル２１の一端は各第１の選択トランジスタＳＧＴ１を介して対応するビット線ＢＬに接続され、各ＮＡＮＤセル２１の他端は各第２の選択トランジスタＳＧＴ２を介して図示しないソース線に接続される。データ読み出し時に上記ソース線には低電位が供給され、データ書き込み時に上記ソース線は電位的にフローティング状態にされる。
【００３９】
このように上記実施の形態によれば、大量のデータを一括して書き込むメモリにおいて、１ページに書き込まれたデータを異なるページに書き換える際に、コピーしたデータはそのままで、書き換えが必要なデータだけ書き換えてコピーをすることができる。
【００４０】
なお、この発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば上記実施の形態ではメモリセルアレイの１ページ分のデータを読み出した後、この読み出しデータの一部を書き換えて異なるページに書き込む場合について説明したが、これはメモリセルアレイの１ページ分のデータをデータ保持回路１２に読み出した後、データ保持回路１２の全てのカラムアドレスを順次選択し、書き換え用のデータを供給することで、データ保持回路１２に読み出した１ページ分の全てのデータを書き換えて、異なるページに書き込むようにすることもできる。
【００４１】
また、上記実施の形態では、半導体記憶装置がＮＡＮＤセルを有するＮＡＮＤフラッシュメモリ（不揮発性メモリ）である場合について説明したが、その他の不揮発性メモリ、例えばＮＯＲ型セル、ＤＩＮＯＲセル型、ＡＮＤセル型、選択トランジスタ付きＮＯＲセル型などを有する不揮発性メモリにも実施することができる。
【図面の簡単な説明】
【００４２】
【図１】この発明の半導体記憶装置をＮＡＮＤフラッシュメモリに実施した場合の全体の構成を示すブロック図。
【図２】図１中のメモリセルアレイの１ブロック分の詳細な回路構成及びこのブロックに対応したデータ保持回路の詳細な回路構成を示す図。
【図３】図１のＮＡＮＤフラッシュメモリにおけるページコピー動作を示すフローチャート。
【図４】図１のＮＡＮＤフラッシュメモリのページコピー動作時にデータ保持回路に対して書き換え用データを供給する状態を示す図。
【図５】図１のＮＡＮＤフラッシュメモリのページコピー動作時におけるデータ保持回路内の一部のデータの変化状態を示す図。
【図６】図１のＮＡＮＤフラッシュメモリのページコピー動作時におけるページコピー前後の１ページ分のデータの位置関係を示す図。
【図７】ＮＡＮＤフラッシュメモリのメモリセルアレイの構成を示すブロック図。
【図８】ＮＡＮＤフラッシュメモリのメモリ空間を示すブロック図。
【符号の説明】
【００４３】
１１…メモリセルアレイ、１２…データ保持回路、１３…ロウデコーダ回路、１４…入出力バッファ（Ｉ／Ｏバッファ）、１５…カラムデコーダ回路、１６…アドレスラッチ、１７…コマンドラッチ、１８…コマンドデコーダ、２１…ＮＡＮＤセル、２２…１ページ、２３…１ビットラッチ、２４…ラッチ回路、ＢＬ…ブロック、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＴ１…第１の選択トランジスタ、ＳＧＴ２…第２の選択トランジスタ、ＳＧ１…第１の選択ゲート線、ＳＧ２…第２の選択ゲート線。
【図１】
2006209963.tif 000003
【図２】
2006209963.tif 000004
【図３】
2006209963.tif 000005
【図４】
2006209963.tif 000006
【図５】
2006209963.tif 000007
【図６】
2006209963.tif 000008
【図７】
2006209963.tif 000009
【図８】
2006209963.tif 000010