(57)【要約】【課題】ビット線ピッチを緩和し、ビット線とビアコンタクトの近接不良を回避する。【解決手段】複数の活性領域１０と、活性領域１０上にそれぞれ配置される複数のビット線コンタクト１１と、複数のビット線コンタクト１１のそれぞれに接触し，島状に形成される複数の第１のローカル配線１３（Ｍ０）と、第１のローカル配線１３（Ｍ０）上面にそれぞれ接触して形成され，活性領域１０と平行な方向に一列に配置される複数の第１のビアコンタクト１４（Ｖ１）と、複数の第１のビアコンタクト１４（Ｖ１）の内の１つに接触し、活性領域１０と平行な方向に延伸する第１のビット線ＢＬ１，ＢＬ４と、第１のビット線線ＢＬ１，ＢＬ４に接触していない第１のビアコンタクト１４（Ｖ１）の上部において、第２のローカル配線１５（Ｍ１）を介してそれぞれ配置される複数の第２のビアコンタクト１６（Ｖ２）とを備える半導体記憶装置およびその形成方法。【選択図】図１
2006261324.tif 000002
【特許請求の範囲】
【請求項１】
複数の活性領域と、
前記活性領域上にそれぞれ配置される複数のビット線コンタクトと、
前記複数のビット線コンタクトのそれぞれに接触し，島状に形成される複数の第１のローカル配線と、
前記第１のローカル配線上面にそれぞれ接触して形成され，活性領域と平行な方向に一列に配置される複数の第１のビアコンタクトと、
前記複数の第１のビアコンタクトの内の１つに接触し、活性領域と平行な方向に延伸する第１のビット線と、
前記第１のビット線に接触していない前記第１のビアコンタクトの上部において、第２のローカル配線を介してそれぞれ配置される複数の第２のビアコンタクト
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記複数の第２のビアコンタクトの１つに１本ずつ接触し，活性領域と平行な方向に延伸する第２のビット線を更に備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２のビット線に接触していない前記第２のビアコンタクトの上部に、第３のローカル配線を介してそれぞれ配置される複数の第３のビアコンタクトと、
前記複数の第３のビアコンタクトの１つに接触し，活性領域と平行な方向に延伸する第３のビット線
とを更に備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２のビット線は、斜め配線部分を更に備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
複数の活性領域上に配置される複数のビット線コンタクトを形成する工程と、
前記複数のビット線コンタクト上面にそれぞれ接触し，島状に複数の第１のローカル配線を形成する工程と、
前記第１のローカル配線に接触し，活性領域と平行な方向に一列に配置される複数の第１のビアコンタクトを形成する工程と、
前記複数の第１のビアコンタクトの１つに接触し，活性領域と平行な方向に延伸する第１のビット線を形成する工程と、
前記第１のビット線に接触していない第１のビアコンタクトの上部において、第２のローカル配線を介して前記活性領域と平行な方向に一列に配置される複数の第２のビアコンタクトを形成する工程
とを備えることを特徴とする半導体記憶装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特にＭＯＳ型半導体記憶装置において、ビット線（ＢＬ）ピッチを緩和し、ビット線（ＢＬ）とビアコンタクト（ＶＩＡ）の近接不良を回避する半導体記憶装置およびその形成方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの大容量化及び低コスト化を実現するためには、スケーリング則に従って、素子寸法等の微細化をすることが必要不可欠とされる。しかし、微細化が進むにつれてデザインルールが縮小化され、加工精度が厳しくなるため、微細化されたＮＡＮＤ型フラッシュＥＥＰＲＯＭを実現するためのプロセス技術が追いつかなくなってきているのが現状である。
【０００３】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成は大きく分けると、セルアレイ部分と周辺回路部分に分類できる。周辺回路部分の加工精度は、電流や耐圧などの所望のトランジスタ性能仕様（スペック）を満たすために、セルアレイ部分に比べると緩いデザインルールが適用される。これに対し、セルアレイ部分を構成するメモリセルトランジスタはトランジスタとしての性能はそれほど要求されないこと、且つ規則的なレイアウトが可能であること、等の理由によってプロセス技術の限界まで徹底的に微細化されるのが常である。
【０００４】
従来型のＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルアレイにおいて最小加工寸法が現れるのは、(１)活性領域（ＡＡ）や素子分離領域、(２)ゲート電極（ＣＧ）、(３)ビット線コンタクト（ＣＢ）、(４)ビット線（ＢＬ）、などである。上記のような最小加工寸法の加工精度を実現するためには、最先端の高価な装置や材料を導入せざるを得ない。したがって、最小加工寸法箇所が多ければ多いほど、コスト増を引き起こし製品の競争力が失われる結果となる。
【０００５】
特に(４)のビット線（ＢＬ）ピッチは、従来の配線方式を用いた場合、活性領域（ＡＡ）あるいは素子分離領域（ＳＴＩ）ピッチと同じになり、ビット線（ＢＬ）の幅は、活性領域（ＡＡ）あるいは素子分離領域（ＳＴＩ）幅と同じになる。微細化によって配線が細くなるにも関わらず、抵抗率を確保し、遅延を発生させない程度のシート抵抗の値は維持しなければならないために、配線層膜厚は増加し、同じ配線材料を用いる場合はスケーリング則により加工の難易度が増加するのが一般的である。
【０００６】
それにも増して、ビット線（ＢＬ）とビアコンタクト（ＶＩＡ）の近接による不良が近年ますます顕在化してきている。
【０００７】
以上は不揮発性半導体記憶装置の例として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを取り上げて説明したが、他の動作方式のメモリについても同様である。例えば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ以外の不揮発性半導体記憶装置として、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型、およびフローティングゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤ型等が代表的である（例えば、非特許文献１参照）。これらの構造においても、メモリトランジスタ若しくは選択ゲートトランジスタをビット線に接続するために、ビット線とビアコンタクトが密に並んでいる箇所があり、上記の問題は共通問題といえる。
【０００８】
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ビット線シールド技術により、隣接するビット線間に発生するカップリングノイズを減少させるために、互い違いにビット線電極をツイストさせて配置する平面パターン構成については、既に開示されている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−２０４００１号公報（図２）
【非特許文献１】Ｙ．Ｓａｓａｇｏら著「新しいＡＧ−ＡＮＤセル技術による１０メガビット／秒のプログラミング速度を有するギガビットスケールのマルチレベルフラッシュメモリー」 米国電気電子学会２００２年国際電子デバイス会議論文集、２００２１２月出版、２１．６．１,ｐ.９５２−９５４（Y. Sasago, et.al,“10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology”, Technical Digests of International Electron Devices Meeting, 2002 IEEE, 21.6.1, p.952-954）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ビット線（ＢＬ）の間隔を緩和し、ビット線（ＢＬ）とビアコンタクト（ＶＩＡ）の近接不良を回避する半導体記憶装置およびその形成方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の特徴は、（イ）複数の活性領域と、（ロ）活性領域上にそれぞれ配置される複数のビット線コンタクトと、（ハ）複数のビット線コンタクトのそれぞれに接触し，島状に形成される複数の第１のローカル配線と、（ニ）第１のローカル配線上面にそれぞれ接触して形成され，活性領域と平行な方向に一列に配置される複数の第１のビアコンタクトと、（ホ）複数の第１のビアコンタクトの内の１つに接触し、活性領域と平行な方向に延伸する第１のビット線と、（へ）第１のビット線に接触していない第１のビアコンタクトの上部において、第２のローカル配線を介してそれぞれ配置される複数の第２のビアコンタクトとを備える半導体記憶装置であることを要旨とする。
【００１１】
本発明の第２の特徴は、（イ）複数の活性領域上に配置される複数のビット線コンタクトを形成する工程と、（ロ）複数のビット線コンタクト上面にそれぞれ接触し，島状に複数の第１のローカル配線を形成する工程と、（ハ）第１のローカル配線に接触し，活性領域と平行な方向に一列に配置される複数の第１のビアコンタクトを形成する工程と、（ニ）複数の第１のビアコンタクトの１つに接触し，活性領域と平行な方向に延伸する第１のビット線を形成する工程と、（ホ）第１のビット線に接触していない第１のビアコンタクトの上部において、第２のローカル配線を介して活性領域と平行な方向に一列に配置される複数の第２のビアコンタクトを形成する工程とを備える半導体記憶装置の形成方法であることを要旨とする。
【発明の効果】
【００１２】
本発明の半導体記憶装置およびその形成方法によれば、ビット線（ＢＬ）の間隔を緩和し、ビット線（ＢＬ）とビアコンタクト（ＶＩＡ）の近接不良を回避することができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
また、以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
[検討例]
まず、本発明の実施の形態の基礎として検討した検討例は、図１７および図１８に示すように、不揮発性半導体記憶装置のメモリセルアレイ部分での典型的なビット線配線方式を有する。
【００１６】
図１７は、検討例に係る不揮発性半導体記憶装置であって、（ａ）は、活性領域ＡＡ上にビット線コンタクトＣＢ，第１のメタル層Ｍ０，第１のビアコンタクトＶ１を形成した模式的平面パターン構成図、（ｂ）は、図１７（ａ）のII−II線およびIII−III線に沿う模式的断面構造図を示す。図１８は、検討例に係る不揮発性半導体記憶装置であって、（ａ）は、更に第１のビアコンタクトＶ１上に第２のメタル層Ｍ１を形成した模式的平面パターン構成図、（ｂ）は、図１８（ａ）のI−I線に沿う模式的断面構造図を示す。尚、図１７（ｂ）において、第１のビアコンタクト１４（Ｖ１）上に第２のメタル層１５（Ｍ１）配置されることが示されているが、図１７（ａ）では第２のメタル層１５（Ｍ１）の表示を省略している。第２のメタル層１５（Ｍ１）は、図１８（ａ）に示すように、活性領域１０（ＡＡ）の上方で、ビット線ＢＬ方向に配置される。又、図１７（ｂ）では、II−II線およびIII−III線の沿う２箇所の部分での模式的断面構造をまとめて表示している。
【００１７】
検討例に係る不揮発性半導体記憶装置は、図１７（ａ）に示すように、活性領域と平行な方向（列方向：ビット線ＢＬ方向）に延伸する複数本の活性領域１０0（ＡＡ０），１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）・・・と、活性領域１０0（ＡＡ０），１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）・・・にそれぞれ接続され，ワード線ＷＬ方向に一列に配置されるビット線コンタクト１１（ＣＢ）およびソース線コンタクト１２（ＣＳ）と、ビット線コンタクト１１（ＣＢ）に接続され，それぞれ島状に配置される第１のメタル層１３（Ｍ０）からなる第１のローカル配線と、ソース線コンタクト１２（ＣＳ）に共通に接続され，ワード線方向に直線的に延伸する第１のメタル層１３（Ｍ０）からなるソース線ＳＬと、第１のローカル配線上に配置される第１のビアコンタクト１４（Ｖ１）とを備える。さらに、図１８（ａ）に示すように、第１のビアコンタクト１４（Ｖ１）に接続され，ビット線ＢＬ方向に延伸する第２のメタル層１５（Ｍ１）とを備える。ビット線コンタクト（ＣＢ）１１はワード線方向に沿って一列に形成する。
【００１８】
次に第１のメタル層１３（Ｍ０）からなるローカル配線を、図１７（ａ）に示すように、互い違いに引き出し、第１のビアコンタクト１４（Ｖ１）を第１のメタル層１３（Ｍ０）上に配置する。これにより第１のビアコンタクト１４（Ｖ１）が最小加工寸法で配置されることを回避している。
【００１９】
次に、図１８（ａ）に示すように、第１のビアコンタクト１４0（Ｖ１）, １４1（Ｖ１）, １４2（Ｖ１）, １４3（Ｖ１）, １４4（Ｖ１）, １４5（Ｖ１）・・・上に、それぞれビット線ＢＬを構成する第２のメタル層１５0  （Ｍ１）,１５1（Ｍ１） ,１５2（Ｍ１） ,１５3（Ｍ１） ,１５4（Ｍ１） ,１５5（Ｍ１）・・・を積層する。したがって、図１８（ａ）に示すように、ビット線ＢＬは、最小加工寸法で形成される。
【００２０】
通常、第１のビアコンタクト１４（Ｖ１）のビアコンタクト径はビット線幅と同程度に設定される。ところがビット線ＢＬ、ビアコンタクト径の寸法ばらつき、合わせずれを考慮すると、図１８（ａ）および図１８（ｂ）に示すように、ビット線ＢＬと隣接する第１のビアコンタクト１４（Ｖ１）間の距離Ｌ(M1-V1)は、ビット線間距離ＬM1よりも小さくなり得る。したがって、ビット線ＢＬと第１のビアコンタクト１４（Ｖ１）の近接部分はビット線ＢＬ間ショートの発生頻度が高くなる。また、メモリセルアレイにおいては隣接するビット線ＢＬ間の電位差は最大でも電源電圧程度であり、高電圧は印加されないと考えられる。しかしながら、ビット線ＢＬ間に電源電圧が繰り返し印加される動作によって、ビット線ＢＬと第１のビアコンタクト１４（Ｖ１）の近接距離Ｌ(M1-V1)の部分での絶縁特性の劣化、最終的には絶縁破壊に至る可能性が考えられる。
【００２１】
将来の微細化に対応するためには、プロセス的な難易度を下げるため、且つプロセスコストを下げるために、(４)のビット線(ＢＬ)ピッチを緩和することが望ましい。
【００２２】
[基本セル構造]
本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの基本構造は、図１の模式的断面構造図に示すように、側壁コントロール型構造を備える。側壁コントロールゲート型構造は、半導体基板２６中に形成されたソース領域又はドレイン領域となる拡散層４と、半導体基板２６上に形成されたトンネル絶縁膜３０と、拡散層４に挟まれたチャネル領域上にトンネル絶縁膜３０を介して形成されたフローティングゲート８と、ソース領域又はドレイン領域となる拡散層４に面し、フローティングゲート８の有する２つの側壁にゲート間絶縁膜を介して接して形成された第１および第２のコントロールゲート２とを備える。
【００２３】
本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの別の基本構造は、図２の模式的断面構造図に示すように、スタックゲート型構造を備える。スタックゲート型構造は、半導体基板２６中に形成されたソース領域又はドレイン領域となる拡散層４と、半導体基板２６上に形成されたトンネル絶縁膜３０と、拡散層４に挟まれたチャネル領域上にトンネル絶縁膜３０を介して形成されたフローティングゲート８と、フローティングゲート８上に層間絶縁膜を介して配置されたコントロールゲート２とを備える。
【００２４】
側壁コントロールゲート型構造によれば、フローティングゲート８周辺の寄生容量を削減することができ、コントロールゲート２とフローティングゲート８間の容量を増大することにより、書き込み電圧Ｖpgm低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる。一方、コントロールゲート線の本数は、側壁コントロールゲート型構造では２本必要であるのに対して、スタックゲート型構造では１本で済み、スタックゲート型構造のメモリセルアレイのほうが回路構成は簡単である。但し、実際のマトリックス構成上は、側壁コントロールゲート型構造では、スタックゲート型構造に比べて、コントロールゲート線の本数はわずかに１本増加するのみである。１本のコントロールゲートで、２つのメモリセルをコントロールすることになるからである。
【００２５】
以下に説明する本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置においては、メモリセルトランジスタの基本構造は、上記側壁コントロール型構造およびスタックゲート型構造のいずれも適用することができる。
【００２６】
[第１の実施の形態]
（半導体記憶装置）
本発明の第１の実施の形態に係る半導体記憶装置は、図３乃至図４に示すように、複数の活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）１０6（ＡＡ６），・・・と、活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）１０6（ＡＡ６），・・・上にそれぞれ配置される複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・およびソース線コンタクト１２（ＣＳ）と、複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・のそれぞれに接触し，島状に形成される複数の第１のメタル層１３（Ｍ０）からなる第１のローカル配線と、ソース線コンタクト１２（ＣＳ）に共通に接続され，ワード線方向に直線的に延伸する第１のメタル層１３（Ｍ０）からなるソース線ＳＬと、第１のローカル配線に接触し，活性領域と平行な方向（列方向：ビット線ＢＬ方向）に一列に配置される複数の第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_２），１４（Ｖ１_３）或いは第１のビアコンタクト１４（Ｖ１_４），１４（Ｖ１_５），１４（Ｖ１_６）と、第２のメタル層１５（Ｍ１）によって形成され，複数の第１のビアコンタクト１４（Ｖ１）の内の１つの第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_４）に接触し，活性領域と平行な方向に延伸する第１のビット線群（例えば、図４のＢＬ１，ＢＬ４）と、複数の第１のビアコンタクト１４（Ｖ１）の内、第１のビット線群に接触していない第１のビアコンタクト１４（Ｖ１_２），１４（Ｖ１_３）或いは１４（Ｖ１_５），１４（Ｖ１_６）の上部において、第２のメタル層１５（Ｍ１）からなる第２のローカル配線を介して配置される複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）とを備える。
【００２７】
更に又、本発明の第１の実施の形態に係る半導体記憶装置は、図５に示すように、第３のメタル層１７（Ｍ２）によって形成され，複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）の内の１つの第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_５）に１本ずつ接触し，活性領域と平行な方向に延伸する部分を有する第２のビット線群（例えば、図５のＢＬ２，ＢＬ５）とを備える。
【００２８】
更に又、本発明の第１の実施の形態に係る半導体記憶装置は、図５乃至図６に示すように、複数の第２のビアコンタクト１６（Ｖ２）の内、第２のビット線群に接触していない第２のビアコンタクト１６（Ｖ２_３），１６（Ｖ２_６）の上部において、第３のメタル層１７（Ｍ２）からなる第３のローカル配線を介して配置される複数の第３のビアコンタクト１８（Ｖ３）と、第４のメタル層１９（Ｍ３）によって形成され，複数の第３のビアコンタクト１８（Ｖ３）の内の１つの第３のビアコンタクト１８（Ｖ３_３），１８（Ｖ３_６）に１本ずつ接触し，活性領域と平行な方向に延伸する第３のビット線群（例えば、図６のＢＬ３，ＢＬ６）とを備える。
【００２９】
図３においてビット線ＢＬの間隔を「最小加工寸法Ｆ」、すなわち、素子領域あるいは素子分離領域の幅Ｆの１．５倍に緩和する場合について説明する。
【００３０】
スケーリング則に従う微細加工の最小単位をＦとすると、通常、活性領域ＡＡの幅やゲート電極ＧＣの幅が最小の微細加工寸法Ｆとなる。このとき、最小ピッチ(＝周期)は２Ｆで表される寸法になる。本発明の第１の実施の形態に係る半導体記憶装置では、「配線の「最小ピッチ」を１．５倍にする」ので、ピッチが３Ｆになる。この３Ｆの使い道は、２通りある。第１の方法は、第２のメタル層Ｍ１のライン幅をＭ１Ｌ,スペースをＭ１Ｓとした時に、Ｍ１Ｌ＝Ｍ１Ｓ＝１．５Ｆとすることである。第３のメタル層Ｍ２,第４のメタル層Ｍ３についても同様である。第２の方法は、Ｍ１Ｌ＜Ｍ１Ｓとすることである。例えば、Ｍ１Ｌ＝１Ｆ, Ｍ１Ｓ＝２Ｆとすることである。第１の方法の方が、加工技術的には容易になる。第２の方法は、ライン幅Ｌを最小の微細加工寸法Ｆで加工できた場合であり、より絶縁膜の残膜を確保したい場合に相当する方法である。実際、本発明の第１の実施の形態に係る半導体記憶装置の形成方法を示す図５乃至図６は、第２の方法に対応した寸法になっている。つまり、３Ｆの内訳をどう使うかで、最小スペースの値が変わることになる。
【００３１】
「最小加工寸法Ｆ」とは、スケーリング則に従う微細加工の最小パターン幅で規定される寸法である。図３上で説明すれば、ビット線ＢＬ方向に延伸する複数本の活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５），１０6（ＡＡ６）の幅に相当する。あるいは活性領域間の素子分離領域幅に相当する。
【００３２】
（半導体記憶装置の形成方法）
本発明の第１の実施の形態に係る半導体記憶装置の形成方法においては、図３乃至図６に示すように、ビット線ＢＬの間隔を緩和する方法を開示する。
【００３３】
本発明の第１の実施の形態に係る半導体記憶装置の形成方法は、図３乃至図４に示すように、複数の活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）１０6（ＡＡ６），・・・上にそれぞれ配置される複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・およびソース線コンタクト１２（ＣＳ）を形成する工程と、複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・のそれぞれに接触し，島状に複数の第１のメタル層１３（Ｍ０）からなる第１のローカル配線と、ソース線コンタクト１２（ＣＳ）に共通に接続され，ワード線方向に直線的に延伸する第１のメタル層１３（Ｍ０）からなるソース線ＳＬとを形成する工程と、第１のローカル配線に接触し，活性領域と平行な方向（ビット線方向）に一列に配置される複数の第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_２），１４（Ｖ１_３）或いは第１のビアコンタクト１４（Ｖ１_４），１４（Ｖ１_５），１４（Ｖ１_６）を形成する工程と、第２のメタル層１５（Ｍ１）によって形成され，複数の第１のビアコンタクト１４（Ｖ１）の内の１つの第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_４）に接触し，活性領域と平行な方向に延伸する第１のビット線群（例えば、図４のＢＬ１，ＢＬ４）を形成する工程と、複数の第１のビアコンタクト１４（Ｖ１）の内、第１のビット線群に接触していない第１のビアコンタクト１４（Ｖ１_２），１４（Ｖ１_３）或いは１４（Ｖ１_５），１４（Ｖ１_６）の上部において、第２のメタル層１５（Ｍ１）からなる第２のローカル配線を介して配置される複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）を形成する工程とを備える。
【００３４】
更に又、本発明の第１の実施の形態に係る半導体記憶装置の形成方法は、図５に示すように、第３のメタル層１７（Ｍ２）によって形成され，複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）の内の１つの第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_５）に１本ずつ接触し、活性領域と平行な方向に延伸する部分を有する第２のビット線群（例えば、図５のＢＬ２，ＢＬ５）を形成する工程とを備える。
【００３５】
更に又、本発明の第１の実施の形態に係る半導体記憶装置の形成方法は、図５乃至図６に示すように、複数の第２のビアコンタクト１６（Ｖ２）の内、第２のビット線群に接触していない第２のビアコンタクト１６（Ｖ２_３），１６（Ｖ２_６）の上部において、第３のメタル層１７（Ｍ２）からなる第３のローカル配線を介して活性領域と平行な方向に一列に配置される複数の第３のビアコンタクト１８（Ｖ３_３），１８（Ｖ３_６）を形成する工程と、第４のメタル層１９（Ｍ３）によって形成され，複数の第３のビアコンタクト１８（Ｖ３）の内の１つの第３のビアコンタクト１８（Ｖ３_３），１８（Ｖ３_６）に１本ずつ接触し，活性領域と平行な方向に延伸する第３のビット線群（例えば、図６のＢＬ３，ＢＬ６）を形成する工程とを備える。
【００３６】
ビット線ＢＬの間隔を緩和するための本発明の第１の実施の形態に係る半導体記憶装置の形成方法を更に詳細に説明する。
【００３７】
（ａ）まず、図３に示すように、第1のメタル層１３（Ｍ０）からなるローカル配線を用いて、３本の活性領域１０1 (ＡＡ１)，１０2(ＡＡ２)，１０3(ＡＡ３)上のビット線コンタクト１１（ＣＢ）に接続される第１のビアコンタクト１４（Ｖ１_１）,１４（Ｖ１_２），１４（Ｖ１_３）を、ビット線ＢＬ方向に平行な１つの直線上、例えば、活性領域１０2(ＡＡ２)の真上に配置する。
【００３８】
（ｂ）同様にして、図３に示すように、３本の活性領域１０4 (ＡＡ４)，１０5(ＡＡ５)，１０6(ＡＡ６)上のビット線コンタクト１１（ＣＢ）に接続される第１のビアコンタクト１４（Ｖ１_４）, １４（Ｖ１_５）, １４（Ｖ１_６）を、ビット線ＢＬ方向に平行な1つの直線上、例えば、活性領域１０5(ＡＡ５)の真上に配置する。
【００３９】
これにより、ビット線コンタクト（ＣＢ）はワード線ＷＬ方向にパターン形成された活性領域に１つおきに形成される。これが可能となるのは、例えば、図１７に示すように、検討例に係る配線方式において、第１のビアコンタクト１４（Ｖ１）のビット線ＢＬ方向のピッチは、第１のビアコンタクト１４（Ｖ１）のワード線ＷＬ方向ピッチよりも十分に長いため、第１のビアコンタクト１４（Ｖ１）を配置するスペースに余裕があるからである。即ち、このスペースを利用して、複数の活性領域１０1 (ＡＡ１)，１０2(ＡＡ２)，１０3(ＡＡ３)或いは１０4 (ＡＡ４)，１０5(ＡＡ５)，１０6(ＡＡ６)に接続される第１のビアコンタクト１４（Ｖ１_１）,１４（Ｖ１_２），１４（Ｖ１_３）或いは１４（Ｖ１_４）, １４（Ｖ１_５）, １４（Ｖ１_６）をそれぞれ同一直線上に配置することが可能となる。
【００４０】
（ｃ）次に、図４に示すように、第２のメタル層１５からなるビット線ＢＬ１，ＢＬ４を用いて、それぞれ第１のビアコンタクト１４（Ｖ１_１）,１４（Ｖ１_４）を結線する。その他の第１のビアコンタクトには、第２のメタル層１５（Ｍ１）からなる第２のローカル配線を形成する。
【００４１】
ビット線ＢＬ１、ＢＬ４の中心から隣接する第１のビアコンタクト１４（Ｖ１）の中心までの距離は３Ｆとなる。ＢＬ１、ＢＬ４の幅は、１Ｆ〜１．５Ｆの間で任意に設定することができる。例えば、ＢＬ１、ＢＬ４の幅をＦで加工可能ならば、最小スペース部分の距離Ｌ(Ｍ１−Ｖ１)は２Ｆとなる。若しくはＢＬ１、ＢＬ４の幅を１．５Ｆで加工するならば、最小スペース部分の距離Ｌ(Ｍ１−Ｖ１)は１．５Ｆとなる。したがって、従来の場合に比べ最小スペース部分の距離Ｌ(Ｍ１−Ｖ１)は１．５Ｆ乃至２Ｆに緩和されることがわかる。
【００４２】
（ｄ）次に、図４に示すように、ビット線ＢＬ１,ＢＬ４に未接続の第１のビアコンタクト１４（Ｖ１_２）, １４（Ｖ１_３）, １４（Ｖ１_５）, １４（Ｖ１_６）上に第２のメタル層１５（Ｍ１）からなる第２のローカル配線を介して第２のビアコンタクト１６（Ｖ２_２）,１６（Ｖ２_３）,１６（Ｖ２_５）,１６（Ｖ２_６）を形成する。
【００４３】
（ｅ）次に、図５に示すように、第３のメタル層１７（Ｍ２）からなるビット線ＢＬ２,ＢＬ５を用いて、それぞれ第２のビアコンタクト１６（Ｖ２_２）, １６（Ｖ２_５）を結線する。その他の第２のビアコンタクトには、第３のメタル層１７からなるローカル配線を形成する。
【００４４】
ビット線ＢＬ２,ＢＬ５の最小スペース部分の距離Ｌ(M2-V2)でも１．５Ｆ乃至２Ｆとなり、デザインルールが緩和されている。
【００４５】
（ｆ）次に、図５に示すように、ビット線ＢＬ２,ＢＬ５に未接続の第２のビアコンタクト１６（Ｖ２_３）, １６（Ｖ２_６）上に第３のメタル層１７（Ｍ２）からなる第３のローカル配線を介して第３のビアコンタクト１８（Ｖ３_３）,１８（Ｖ３_６）を形成する。
【００４６】
（ｇ）最後に、図６に示すように、第４のメタル層１９（Ｍ３）からなるビット線ＢＬ３,ＢＬ６を用いて、それぞれ第３のビアコンタクト１８（Ｖ３_３），１８（Ｖ３_６）を結線する。
【００４７】
ビット線ＢＬ３,ＢＬ６の最小スペース部分の距離Ｌ(M3-V3)でも１．５Ｆ乃至２Ｆとなり、デザインルールが緩和されている。
【００４８】
以上により、第１のメタル層１３（Ｍ０），第２のメタル層１５（Ｍ１），第３のメタル層１７（Ｍ２）および第４のメタル層（Ｍ３）からなる４層のメタルを使用することにより、配線工程のピッチを１．５Ｆに緩和することが可能となる。
【００４９】
メタル層数は４層に限らず、一般化すると、ｎ層(ｎは４以上の整数)のメタルを使用することにより、ピッチを(ｎ−１)／２倍に緩和することが可能である。検討例に比べて、配線層数を増やすことによるコスト増はあるものの、最小加工寸法Ｆで加工するにはプロセスコストが高い場合若しくは最小加工寸法Ｆの加工が技術的に不可能な場合には、非常に有力な方法といえる。また、混載している論理回路部においてそれ以上の多層配線を用いている場合には、コスト増無く実現できる。
【００５０】
第２のメタル層１５（Ｍ１）で形成されたビット線ＢＬとビアコンタクト１４（Ｖ１）との間の近接部分は、ビット線コンタクト１１（ＣＢ）の配置の仕方に依らず発生する。
【００５１】
本発明の実施の形態に係る半導体記憶装置の構成およびその形成方法は、ビット線コンタクト１１（ＣＢ）の配置の仕方には特に限定されず、適用することができる。
【００５２】
例えば、検討例の図１７に示したように、ビット線コンタクト１１（ＣＢ）をワード線方向に緊密に配置した構成を有する半導体記憶装置においても、本発明の第１の実施の形態に係る半導体記憶装置の構成およびその形成方法を適用することができる。或いは又、図３に示したように、ビット線コンタクト１１（ＣＢ）を活性領域に一つおきにワード線方向に配置する半導体記憶装置においても適用することができる。
【００５３】
本発明の第１の実施の形態に係る半導体記憶装置において示した構造は、例えば、電気的なデータの書き込み及び消去が可能なメモリセルトランジスタをビット線ＢＬ方向に配列したメモリセルユニットと、メモリセルユニットをビット線ＢＬ方向に複数個直列接続したメモリセルユニットアレイの両端に配置され，メモリセルユニットアレイ間で共有される活性領域上ビット線コンタクト１１（ＣＢ）とを備え、ワード線ＷＬ方向に配列されたメモリセルユニットアレイがマトリックス状に複数個配列されるＮＡＮＤ型の構造に適用できる。
【００５４】
図３において、距離Ｌstで表された部分が、メモリセルユニットに相当し、活性領域上ビット線コンタクト１１（ＣＢ）は、メモリセルユニット間で共有されている。このような本発明の第１の実施形態に係る半導体記憶装置の構造は、ＮＡＮＤセルアレイの駆動方式を工夫することにより実現可能となる。
【００５５】
本発明の第１の実施の形態に係る半導体記憶装置においては、特にＮＡＮＤ型構成の不揮発性半導体記憶装置において、ビット線コンタクトＣＢを配置する場合を説明したが、ビット線コンタクトＣＢの配置方法は、種々の場合をとりうる。
【００５６】
本発明の第１の実施の形態に係る半導体記憶装置およびその形成方法によれば、ビット線（ＢＬ）の間隔を緩和し、ビット線（ＢＬ）とビアコンタクト（ＶＩＡ）の近接不良を回避することができる。更に、ビット線コンタクト間の距離も緩和することができ、歩留りを向上することができる。
【００５７】
（第１の実施の形態の変形例１）
（連続コンタクト構造）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置においては、ビット線コンタクト１１（ＣＢ）と第１のビアコンタクト１４（Ｖ１）を第１のメタル層１３（Ｍ０）を挟むこと無しに接続する「連続コンタクト」構造を採用することも可能である。
【００５８】
例えば、ビット線コンタクト１１（ＣＢ）―第１のメタル層１３（Ｍ０）―第１のビアコンタクト１４（Ｖ１）からなる構成において、図３のビット線コンタクト１１（ＣＢ２）,１１（ＣＢ５）に接している第１のメタル層１３（Ｍ０）は、連続コンタクト構造を使用すれば不要になる。
【００５９】
また、第１のビアコンタクト１４（Ｖ１）―第２のメタル層１５（Ｍ１）―第２のビアコンタクト１６（Ｖ２）からなる構成において、図４の第２のビアコンタクト１６（Ｖ２_２）,１６（Ｖ２_３）,１６（Ｖ２_５）,１６（Ｖ２_６）に接している第２のメタル層１５（Ｍ１）は、連続コンタクト構造を使用すれば不要になる。
【００６０】
同様に、第２のビアコンタクト１６（Ｖ２）―第３のメタル層１７（Ｍ２）―第３のビアコンタクト１８（Ｖ３）からなる構成において、図５の第３のビアコンタクト１８（Ｖ３_３）,１８（Ｖ３_６）に接している第３のメタル層１７（Ｍ２）は、連続コンタクト構造を使用すれば不要になる。
【００６１】
本発明の第１の実施の形態の変形例１に係る半導体記憶装置によれば、連続コンタクト構造を用いることで、一辺が最小寸法Ｆの正方形となるＭ０、Ｍ１、Ｍ２を作る必要が無くなり、また、合わせずれのためのフリンジを付ける必要が無くなるため、最小スペースを増加させることもできる。
【００６２】
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、ソース線ＳＬの形成において、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する「ソース線ＬＩ構造」を採用することもできる。「ソース線ＬＩ構造」とは、ソース線コンタクト１２（ＣＳ）をワード線ＷＬ方向に、横に繋げた構造と考えることもできる。
【００６３】
本発明の第１の実施の形態に係る半導体記憶装置において、ソース線ＳＬは、図３に示すように、ソース線コンタクト１２（ＣＳ）によって、第１のメタル層１３（Ｍ０）まで持ち上げることによって形成している。しかしながら、ソース線ＳＬの形成において、ソース線コンタクト１２（ＣＳ）によって、第１のメタル層１３（Ｍ０）まで持ち上げることによって形成する必要は必ずしもないことは明らかである。本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、ソース線ＳＬを、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する配線構造を採用している。
【００６４】
本発明の第１の実施の形態の変形例２に係る半導体記憶装置においては、ソース線ＳＬを、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する配線構造を採用することによって、ソース線コンタクト１２（ＣＳ）を形成する必要がないため、製造工程が簡単化できるという利点がある。
【００６５】
[第２の実施の形態]
（半導体記憶装置）
本発明の第２の実施の形態に係る半導体記憶装置は、図７乃至図８に示すように、複数の活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）１０6（ＡＡ６），・・・と、活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）１０6（ＡＡ６），・・・上にそれぞれ配置される複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・およびソース線コンタクト１２（ＣＳ）と、複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・のそれぞれに接触し，島状に形成される複数の第１のメタル層１３（Ｍ０）からなる第１のローカル配線と、ソース線コンタクト１２（ＣＳ）に共通に接続され，ワード線方向に直線的に延伸する第１のメタル層１３（Ｍ０）からなるソース線ＳＬと、第１のローカル配線に接触し，活性領域と平行な方向（ビット線ＢＬ方向）に一列に配置される複数の第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_２），１４（Ｖ１_３）或いは第１のビアコンタクト１４（Ｖ１_４），１４（Ｖ１_５），１４（Ｖ１_６）と、第２のメタル層１５（Ｍ１）によって形成され，複数の第１のビアコンタクト１４（Ｖ１）の内の１つの第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_４）に１本ずつ接触し，活性領域と平行な方向に延伸する第１のビット線群（例えば、図８のＢＬ１，ＢＬ４）と、複数の第１のビアコンタクト１４（Ｖ１）の内、第１のビット線群に接触していない第１のビアコンタクト１４（Ｖ１_２），１４（Ｖ１_３）或いは１４（Ｖ１_５），１４（Ｖ１_６）の上部において、第２のメタル層１５（Ｍ１）からなる第２のローカル配線を介して配置される複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）とを備える。
【００６６】
更に又、本発明の第２の実施の形態に係る半導体記憶装置は、図９に示すように、第３のメタル層１７（Ｍ２）によって形成され，複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）の内の１つの第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）に１本ずつ接触し，活性領域と平行な方向に延伸する部分若しくは斜め配線部分を更に備える第２のビット線群（例えば、図９のＢＬ２，ＢＬ３，ＢＬ５，ＢＬ６）とを備える。
【００６７】
本発明の第２の実施の形態に係る半導体記憶装置においては、第１の実施の形態に比べて、配線層を一層減らした点に特徴を有する。
【００６８】
（半導体記憶装置の形成方法）
本発明の第２の実施の形態に係る半導体記憶装置の形成方法においては、図７乃至図９に示すように、ビット線ＢＬの間隔を緩和するための形成方法を開示する。
【００６９】
本発明の第２の実施の形態に係る半導体記憶装置の形成方法は、図７乃至図９に示すように、複数の活性領域１０1（ＡＡ１），１０2（ＡＡ２），１０3（ＡＡ３），１０4（ＡＡ４），１０5（ＡＡ５）１０6（ＡＡ６），・・・上にそれぞれ配置される複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・およびソース線コンタクト１２（ＣＳ）を形成する工程と、複数のビット線コンタクト１１（ＣＢ１），１１（ＣＢ２），１１（ＣＢ３），１１（ＣＢ４），１１（ＣＢ５），１１（ＣＢ６），・・・のそれぞれに接触し，島状に複数の第１のメタル層１３（Ｍ０）からなる第１のローカル配線と、ソース線コンタクト１２（ＣＳ）に共通に接続され，ワード線方向に直線的に延伸する第１のメタル層１３（Ｍ０）からなるソース線ＳＬとを形成する工程と、第１のローカル配線に接触し，活性領域と平行な方向（ビット線方向）に一列に配置される複数の第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_２），１４（Ｖ１_３）或いは第１のビアコンタクト１４（Ｖ１_４），１４（Ｖ１_５），１４（Ｖ１_６）を形成する工程と、第２のメタル層１５（Ｍ１）によって形成され，複数の第１のビアコンタクト１４（Ｖ１）の内の１つの第１のビアコンタクト１４（Ｖ１_１），１４（Ｖ１_４）に１本ずつ接触し，活性領域と平行な方向に延伸する第１のビット線群（例えば、図４のＢＬ１，ＢＬ４）を形成する工程と、複数の第１のビアコンタクト１４（Ｖ１）の内、第１のビット線群に接触していない第１のビアコンタクト１４（Ｖ１_２），１４（Ｖ１_３）或いは１４（Ｖ１_５），１４（Ｖ１_６）の上部において、第２のメタル層１５（Ｍ１）からなる第２のローカル配線を介して配置される複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）を形成する工程とを備える。
【００７０】
更に又、本発明の第２の実施の形態に係る半導体記憶装置の形成方法は、図９に示すように、複数の第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）に接触する第３のメタル層１７（Ｍ２）からなる第３のローカル配線を形成する工程と、第３のローカル配線によって形成され，複数の第２のビアコンタクト１６（Ｖ２）の内の１つの第２のビアコンタクト１６（Ｖ２_２），１６（Ｖ２_３），１６（Ｖ２_５），１６（Ｖ２_６）に１本ずつ接触し，活性領域と平行な方向に延伸する部分若しくは斜め配線部分を更に備える第２のビット線群（例えば、図９のＢＬ２，ＢＬ３，ＢＬ５，ＢＬ６）を形成する工程とを備える。
【００７１】
ビット線ＢＬの間隔を緩和するための本発明の第２の実施の形態に係る半導体記憶装置の形成方法を更に詳細に説明する。
【００７２】
（ａ）まず、図７に示すように、第1のメタル層１３（Ｍ０）からなるローカル配線を用いて、３本の活性領域１０1 (ＡＡ１)，１０2(ＡＡ２)，１０3(ＡＡ３)上のビット線コンタクト１１（ＣＢ）に接続される第１のビアコンタクト１４（Ｖ１_１）,１４（Ｖ１_２），１４（Ｖ１_３）を、ビット線ＢＬ方向に平行な１つの直線上、例えば、活性領域１０2(ＡＡ２)の真上に配置する。
【００７３】
（ｂ）同様にして、図７に示すように、３本の活性領域１０4 (ＡＡ４)，１０5(ＡＡ５)，１０6(ＡＡ６)上のビット線コンタクト１１（ＣＢ）に接続される第１のビアコンタクト１４（Ｖ１_４）, １４（Ｖ１_５）, １４（Ｖ１_６）を、ビット線ＢＬ方向に平行な1つの直線上、例えば、活性領域１０5(ＡＡ５)の真上に配置する。
【００７４】
これにより、ビット線コンタクト（ＣＢ）はワード線ＷＬ方向にパターン形成された活性領域に１つおきに形成される。これが可能となるのは、例えば、図１７に示すように、検討例に係る配線方式において、第１のビアコンタクト１４（Ｖ１）のビット線ＢＬ方向のピッチは、第１のビアコンタクト１４（Ｖ１）のワード線ＷＬ方向ピッチよりも十分に長いため、第１のビアコンタクト１４（Ｖ１）を配置するスペースに余裕があるからである。即ち、このスペースを利用して、複数の活性領域１０1 (ＡＡ１)，１０2(ＡＡ２)，１０3(ＡＡ３)或いは１０4 (ＡＡ４)，１０5(ＡＡ５)，１０6(ＡＡ６)に接続される第１のビアコンタクト１４（Ｖ１_１）,１４（Ｖ１_２），１４（Ｖ１_３）或いは１４（Ｖ１_４）, １４（Ｖ１_５）, １４（Ｖ１_６）をそれぞれ同一直線上に配置することが可能となる。
【００７５】
これにより、第１のビアコンタクト１４（Ｖ１）のワード線ＷＬ方向ピッチは、３Ｆになる。
【００７６】
（ｃ）次に、図８に示すように、第２のメタル層１５からなるビット線ＢＬ１，ＢＬ４を用いて、それぞれ第１のビアコンタクト１４（Ｖ１_１）,１４（Ｖ１_４）を結線する。その他の第１のビアコンタクトには、第２のメタル層１５（Ｍ１）からなる第２のローカル配線を形成する。
【００７７】
ビット線ＢＬ１、ＢＬ４の中心から隣接する第１のビアコンタクト１４（Ｖ１）の中心までの距離は３Ｆとなる。ＢＬ１、ＢＬ４の幅は、１Ｆ〜１．５Ｆの間で任意に設定することができる。例えば、ＢＬ１、ＢＬ４の幅をＦで加工可能ならば、最小スペース部分の距離Ｌ(Ｍ１−Ｖ１)は２Ｆとなる。若しくはＢＬ１、ＢＬ４の幅を１．５Ｆで加工するならば、最小スペース部分の距離Ｌ(Ｍ１−Ｖ１)は１．５Ｆとなる。したがって、従来の場合に比べ最小スペース部分の距離Ｌ(Ｍ１−Ｖ１)は１．５Ｆ乃至２Ｆに緩和されることがわかる。
【００７８】
ビット線ＢＬ１,ＢＬ４の最小スペース部分の距離Ｌ(M1-V1)においても、１．５Ｆ乃至２Ｆとなり、デザインルールが緩和されている。
【００７９】
（ｄ）次に、図８に示すように、ビット線線ＢＬ１,ＢＬ４に未接続の第１のビアコンタクト１４（Ｖ１_２）, １４（Ｖ１_３）, １４（Ｖ１_５）, １４（Ｖ１_６）上に第２のメタル層１５（Ｍ１）からなる第２のローカル配線を介して第２のビアコンタクト１６（Ｖ２_２）,１６（Ｖ２_３）,１６（Ｖ２_５）,１６（Ｖ２_６）を形成する。
【００８０】
（ｅ）次に、図９に示すように、第３のメタル層１７（Ｍ２）からなるビット線線ＢＬ２,ＢＬ３,ＢＬ５,ＢＬ６を用いて、それぞれ第２のビアコンタクト１６（Ｖ２_２）, １６（Ｖ２_３）,１６（Ｖ２_５）,１６（Ｖ２_６）を結線する。
【００８１】
第１の実施の形態と異なる点は、図９に示すように、ビット線ＢＬを緩やかに曲げることによって、ビット線ＢＬ２,ＢＬ３,ＢＬ５,ＢＬ６の最小スペース部分の距離ＬM2においても、１．５Ｆ乃至２Ｆを保ちつつ、それぞれ第２のビアコンタクト１６（Ｖ２_２）, １６（Ｖ２_３）,１６（Ｖ２_５）,１６（Ｖ２_６）を結線している点である。
【００８２】
ビット線ＢＬの曲げ角度をθとすると、図９内に示されるＳ２とＳ１の関係は、
Ｓ２＝Ｓ１・cosθ                                      （１）
で表される。距離Ｓ２は距離Ｓ１よりも狭くなる。しかしながら、曲げ角度θを十分に小さく設定すれば、Ｓ２は略Ｓ１に等しく設定可能である。したがって、ビット線ＢＬ２,ＢＬ３,ＢＬ５,ＢＬ６の最小スペース部分の距離Ｓ２は、ワード線ＷＬ方向の第３のメタル層（Ｍ２）間の最小スペース部分の距離ＬM2に略等しい。
【００８３】
以上により、第１のメタル層１３（Ｍ０），第２のメタル層１５（Ｍ１）および第３のメタル層１７（Ｍ２）からなる３層のメタルを使用することにより、最小スペース部分の距離を１．５Ｆ乃至２Ｆに緩和することが可能となる。
【００８４】
メタル層数は３層に限らず、一般化すると、ｎ層(ｎは３以上の整数)のメタルを使用することにより、ピッチをｎ／２倍に緩和することが可能である。
【００８５】
第２のビアコンタクト１６（Ｖ２）を格子状に配置し、かつビット線ＢＬ２,ＢＬ３,ＢＬ５,ＢＬ６を構成する第３のメタル層１７（Ｍ２）の斜め配線を許容すれば、Ｍ２間ピッチを１．５倍程度に保ったまま、ビット線ＢＬ２,ＢＬ３,ＢＬ５,ＢＬ６を同時に配線することができる。
【００８６】
図１７に示した検討例よりも配線層数を増やすことによるコスト増はあるものの、最小加工寸法で加工するにはプロセスコストが高い場合若しくは最小加工寸法の加工が技術的に不可能な場合には、非常に有力な方法といえる。また、混載している論理回路部においてそれ以上の多層配線を用いている場合には、コスト増無く実現できる。
【００８７】
第２のメタル層１５（Ｍ１）で形成されたビット線ＢＬとビアコンタクト１４（Ｖ１）との間の近接部分は、ビット線コンタクト１１（ＣＢ）の配置の仕方に依らず発生する。
【００８８】
本発明の第２の実施の形態に係る半導体記憶装置の構成およびその形成方法は、ビット線コンタクト１１（ＣＢ）の配置の仕方には特に限定されず、適用することができる。
【００８９】
例えば、検討例の図１７に示したように、ビット線コンタクト１１（ＣＢ）をワード線方向に緊密に配置した構成を有する半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置の構成およびその形成方法を適用することができる。或いは又、図３に示したように、ビット線コンタクト１１（ＣＢ）を活性領域ＡＡ／素子分離領域ＳＴＩピッチの２倍のピッチで配置する半導体記憶装置においても適用することができる。
【００９０】
図７において、距離Ｌstで表された部分が、メモリセルユニットに相当し、活性領域上ビット線コンタクト１１（ＣＢ）は、メモリセルユニット間で共有されている。
【００９１】
本発明の第２の実施の形態に係る半導体記憶装置においては、特にＮＡＮＤ型構成の不揮発性半導体記憶装置において、ビット線コンタクトＣＢを配置する場合を説明しているが、ビット線コンタクトＣＢの配置方法は、種々の場合をとりうる。
【００９２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置およびその形成方法によれば、ビット線（ＢＬ）の間隔を緩和し、ビット線（ＢＬ）とビアコンタクト（ＶＩＡ）の近接不良を回避することができ、歩留りを向上することができる。
【００９３】
（第２の実施の形態の変形例１）
（連続コンタクト構造）
本発明の第２の実施の形態の変形例１に係る半導体記憶装置においては、第１のビアコンタクト１４（Ｖ１）と第２のビアコンタクト１６（Ｖ２）を第２のメタル層１５（Ｍ１）を挟むこと無しに接続する「連続コンタクト」構造を採用することも可能である。
【００９４】
例えば、第１のビアコンタクト１４（Ｖ１）―第２のメタル層１５（Ｍ１）―第２のビアコンタクト１６（Ｖ２）からなる構成において、図８の第１のビアコンタクト１４（Ｖ１_２）, １４（Ｖ１_３）, １４（Ｖ１_５）, １４（Ｖ１_６）に接している第２のメタル層１５（Ｍ１）は、連続コンタクト構造を使用すれば不要になる。
【００９５】
本発明の第２の実施の形態の変形例１に係る半導体記憶装置によれば、連続コンタクト構造を用いることで、一辺が最小寸法Ｆの正方形となるＭ１を作る必要が無くなり、また、合わせずれのためのフリンジを付ける必要が無くなるため、最小スペースを増加させることもできる。
【００９６】
（第２の実施の形態の変形例２）
本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、ソース線ＳＬの形成において、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する「ソース線ＬＩ構造」を採用することもできる。
【００９７】
本発明の第２の実施の形態に係る半導体記憶装置において、ソース線ＳＬは、図７に示すように、ソース線コンタクト１２（ＣＳ）によって、第１のメタル層１３（Ｍ０）まで持ち上げることによって形成している。しかしながら、ソース線ＳＬの形成において、ソース線コンタクト１２（ＣＳ）によって、第１のメタル層１３（Ｍ０）まで持ち上げることによって形成する必要は必ずしもないことは明らかである。本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、ソース線ＳＬを、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する配線構造を採用している。
【００９８】
本発明の第２の実施の形態の変形例２に係る半導体記憶装置においては、ソース線ＳＬを、ポリシリコン又は金属を線状に掘った溝に埋め込んで形成する配線構造を採用することによって、ソース線コンタクト１２（ＣＳ）を形成する必要がないため、製造工程が簡単化できるという利点がある。
【００９９】
（システムブロック構成）
本発明の第１または第２の実施の形態に係る半導体記憶装置として、特にＮＡＮＤ型不揮発性半導体記憶装置のシステムブロック構成は、例えば、図１０に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０３と、ビット線制御回路３０１と、ロウデコーダ３１０と、カラムデコーダ３０２と、昇圧回路３１１とから構成される。
【０１００】
ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、図１および図２に示したメモリセルトランジスタ構造をそれぞれ基本構造単位とするメモリセルアレイとして、図３乃至図６において説明した第１の実施の形態に係る半導体記憶装置を適用することができる。或いは又、図７乃至図９において説明した第２の実施の形態に係る半導体記憶装置を適用することができる。
【０１０１】
このＮＡＮＤ型フラッシュメモリセルアレイ３０３には、ビット線制御回路３０１及びロウデコーダ３１０が接続されている。ビット線制御回路３０１は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０１には、カラムアドレス信号をデコードしてＮＡＮＤメモリセルユニットの列を選択するためのカラムデコーダ３０２が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、複数の中間電圧Ｖpass0〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１１に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass0〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass0〜Ｖpassnは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてコントロールゲート線ＣＧ０〜ＣＧｎ或いはワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１１から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線ＳＬに印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のコントロールゲート線ＣＧ０〜ＣＧｎ或いはワード線ＷＬ１〜ＷＬｎ、選択ゲート線ＳＧＳ,ＳＧＤが選択される。更に、ビット線制御回路３０１は昇圧回路３１１からビット線電圧Ｖblを受け、カラムデコーダ３０２で選択されたＮＡＮＤメモリセルユニットの列に供給する。尚、図１０は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
【０１０２】
（ＮＡＮＤ構成）
本発明の第１又は第２の実施の形態に係る半導体記憶装置として、特にＮＡＮＤ型不揮発性半導体記憶装置の回路構成を図１１に示す。
【０１０３】
ＮＡＮＤセルユニット２４は、図１１に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１０４】
各ＮＡＮＤセルユニット２４において、ワード線ＷＬ０〜ＷＬ１５が、メモリセルトランジスタＭ０〜Ｍ１５のコントロールゲートに接続され、選択ゲート線ＳＧＳ,ＳＧＤが、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートに接続されている。
【０１０５】
図１１に示したＮＡＮＤ型不揮発性半導体記憶装置においては、図２に示したスタックゲート型構造のメモリセルトランジスタを基本構造として備えている。各メモリセルトランジスタのソース・ドレイン拡散層４を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線方向に直列に接続され、１つのＮＡＮＤストリングを構成している。
【０１０６】
結果として、１つのＮＡＮＤセルユニット２４が構成され、これらのＮＡＮＤセルユニット２４は、ビット線ＢＬに直交するワード線ＷＬ方向に複数並列に配置されている。
【０１０７】
[第３の実施の形態]
（ＡＮＤ構成）
本発明の第３の実施の形態に係る半導体記憶装置として、特にＡＮＤ型不揮発性半導体記憶装置の回路構成を図１２に示す。図１２に示したＡＮＤ型不揮発性半導体記憶装置においては、図２に示したスタックゲート型構造のメモリセルトランジスタを基本構造として備えている。
【０１０８】
ＡＮＤセルユニット２３は、図１２に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１０９】
図１２において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ１〜ＷＬ１５が、それぞれ接続されている。選択ゲートトランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続され、選択ゲートトランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。
【０１１０】
本発明の第３の実施の形態に係る半導体記憶装置として、特にＡＮＤ型不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態又は図７乃至図９に示した第２の実施の形態と同様に、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避することができることは明らかである。
【０１１１】
即ち、本発明の第３の実施の形態に係る半導体記憶装置として、特にＡＮＤ型不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）および第３のビアコンタクト１８（Ｖ３）を順次配置する構成を採用することができる。
【０１１２】
或いは又、図７乃至図９に示した第２の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）を順次配置する構成を採用することもできる。
【０１１３】
本発明の第３の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避する，ＡＮＤ型回路構成の不揮発性半導体記憶装置を提供することができる。
【０１１４】
更に、ビット線コンタクトピッチ緩和方式と組み合わせることによって、ビット線コンタクト（ＣＢ）ピッチおよびビット線（ＢＬ）ピッチをともに緩和し、歩留りが向上するＡＮＤ型回路構成の不揮発性半導体記憶装置を提供することができる。
【０１１５】
[第４の実施の形態]
（ＮＯＲ構成）
本発明の第４の実施の形態に係る半導体記憶装置として、特にＮＯＲ回路構成を図１３に示す。図１３に示したＮＯＲ型不揮発性半導体記憶装置においては、図２に示したスタックゲート型構造のメモリセルトランジスタを基本構造として備えている。
【０１１６】
図１３において、点線で囲まれた２９がＮＯＲセルユニットを示す。ＮＯＲセルユニット２９内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2に接続されている。更に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット２９が配列されており、各ワード線ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセル間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１１７】
本発明の第４の実施の形態に係る半導体記憶装置として、特にＮＯＲ型不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態又は図７乃至図９に示した第２の実施の形態と同様に、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避することができることは明らかである。
【０１１８】
即ち、本発明の第４の実施の形態に係る半導体記憶装置として、特にＮＯＲ型不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）および第３のビアコンタクト１８（Ｖ３）を順次配置する構成を採用することができる。
【０１１９】
或いは又、図７乃至図９に示した第２の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）を順次配置する構成を採用することもできる。
【０１２０】
本発明の第４の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避する，ＮＯＲ型回路構成の不揮発性半導体記憶装置を提供することができる。
【０１２１】
更に、ビット線コンタクトピッチ緩和方式と組み合わせることによって、ビット線コンタクト（ＣＢ）ピッチおよびビット線（ＢＬ）ピッチをともに緩和し、歩留りが向上するＮＯＲ型回路構成の不揮発性半導体記憶装置を提供することができる。
【０１２２】
[第５の実施の形態]
（２トランジスタ／セル構成）
本発明の第５の実施の形態に係る半導体記憶装置として、特に２トランジスタ／セル方式の不揮発性半導体記憶装置の回路構成を図１４に示す。
【０１２３】
本発明の第５の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、図１４内に示すように、メモリセルトランジスタＭＴと選択トランジスタＳＴから構成される。
【０１２４】
メモリセルトランジスタＭＴは、図２に示したように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜、コントロールゲート２からなるスタックゲート型構造を備えている。メモリセルトランジスタＭＴのドレイン領域は拡散層４を介してビット線コンタクト（ＣＢ）に接続され、メモリセルトランジスタＭＴのソース領域は拡散層４を介して選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、拡散層４を介してソース線コンタクト（ＣＳ）に接続されている。このような２トランジスタ／セル方式のメモリセルがワード線ＷＬ方向に並列に配置されて、図１４に示すように、メモリセルブロック３３が構成される。
【０１２５】
１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲート２に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。
【０１２６】
一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１２７】
結果として、図１４に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線ＷＬ方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線ＷＬ方向に直線状に配置されている。
【０１２８】
本発明の第５の実施の形態に係る半導体記憶装置として、２トランジスタ／セル方式の不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態又は図７乃至図９に示した第２の実施の形態と同様に、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避することができることは明らかである。
【０１２９】
即ち、本発明の第５の実施の形態に係る半導体記憶装置として、２トランジスタ／セル方式の不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）および第３のビアコンタクト１８（Ｖ３）を順次配置する構成を採用することができる。
【０１３０】
或いは又、図７乃至図９に示した第２の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）を順次配置する構成を採用することもできる。
【０１３１】
本発明の第５の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避する，２トランジスタ／セル方式の回路構成の不揮発性半導体記憶装置を提供することができる。
【０１３２】
更に、ビット線コンタクトピッチ緩和方式と組み合わせることによって、ビット線コンタクト（ＣＢ）ピッチおよびビット線（ＢＬ）ピッチをともに緩和し、歩留りが向上する２トランジスタ／セル方式の回路構成の不揮発性半導体記憶装置を提供することができる。
【０１３３】
[第６の実施の形態]
（３トランジスタ／セル構成）
本発明の第６の実施の形態に係る半導体記憶装置として、特に３トランジスタ／セル方式の不揮発性半導体記憶装置の回路構成を図１５に示す。
【０１３４】
本発明の第６の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、図１５内に示すように、メモリセルトランジスタＭＴと選択トランジスタＳＴ１，ＳＴ２から構成される。
【０１３５】
メモリセルトランジスタＭＴは、図２に示したように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜、コントロールゲート２からなるスタックゲート構造を備える。メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクト（ＣＢ）に接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクト（ＣＳ）に接続されている。このような３トランジスタ／セル方式のメモリセルがワード線ＷＬ方向に並列に配置されて、図１５に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート２に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲートに対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲートに対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１３６】
結果として、図１５に示すように、ビット線コンタクトＣＢは隣接する選択ゲート線ＳＧＤ間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１３７】
本発明の第６の実施の形態に係る半導体記憶装置として、特に３トランジスタ／セル方式の不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態又は図７乃至図９に示した第２の実施の形態と同様に、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（ＶＩＡ）の近接不良を回避することができることは明らかである。
【０１３８】
即ち、本発明の第６の実施の形態に係るとして、特に３トランジスタ／セル方式の不揮発性半導体記憶装置においても、図３乃至図６に示した第１の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）および第３のビアコンタクト１８（Ｖ３）を順次配置する構成を採用することができる。
【０１３９】
或いは又、図７乃至図９に示した第２の実施の形態と同様に、活性領域１０（ＡＡ）上に、ビット線コンタクト１１（ＣＢ），第１のメタル層１３（Ｍ０），第１のビアコンタクト１４（Ｖ１），第２のメタル層１５（Ｍ１），第２のビアコンタクト１６（Ｖ２），第３のメタル層１７（Ｍ２）を順次配置する構成を採用することもできる。
【０１４０】
本発明の第６の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬの間隔を緩和し、ビット線ＢＬとビアコンタクト（Ｖ１）の近接不良を回避する，３トランジスタ／セル方式の回路構成の不揮発性半導体記憶装置を提供することができる。
【０１４１】
更に、ビット線コンタクトピッチ緩和方式と組み合わせることによって、ビット線コンタクト（ＣＢ）ピッチおよびビット線（ＢＬ）ピッチをともに緩和し、歩留りが向上する３トランジスタ／セル方式の回路構成の不揮発性半導体記憶装置を提供することができる。
【０１４２】
[適用例]
本発明の第１の実施の形態乃至第６の実施の形態に係る半導体記憶装置の適用例を図１６に示す。図１６は、本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置によって実現されるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１４３】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、本発明の実施の形態に係る不揮発性半導体記憶装置を内蔵するＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１４４】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１４５】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１４６】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１４７】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１４８】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１４９】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１５０】
[その他の実施の形態]
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１５１】
例えば、本発明の第１乃至第２の実施の形態に係る半導体記憶装置の構成およびその形成方法の説明においては、主として、２値のＮＡＮＤ型不揮発性半導体記憶装置について説明した。しかし、３値以上の多値ＮＡＮＤ型不揮発性半導体記憶装置についても適用可能である。例えば、４値ＮＡＮＤ型不揮発性半導体記憶装置であれば、２値ＮＡＮＤ型不揮発性半導体記憶装置に較べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値ＮＡＮＤ型不揮発性半導体記憶装置についても適用可能である。
【０１５２】
更に又、本発明の実施の形態に係る半導体記憶装置の構成およびその形成方法は、シンクロナス・ダイナミック・ランダムアクセスメモリ（ＳＤＲＡＭ）、ダブルデータレート型のＳＤＲＡＭ（ＤＤＲ-ＳＤＲＡＭ）、ダブルデータレート型ファーストサイクル・ランダムアクセスメモリ（ＤＤＲ-ＦＣＲＡＭ）等のダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）においても同様に、適用可能である。
【０１５３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１５４】
【図１】本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの基本構造であって、側壁コントロール型構造の模式的断面構造図。
【図２】本発明の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの基本構造であって、スタックゲート型構造の模式的断面構造図。
【図３】本発明の第１の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）活性領域ＡＡ上にビット線コンタクトＣＢ，第１のメタル層Ｍ０および第１のビアコンタクトＶ１を形成した模式的平面パターン構成図、（ｂ）図３（ａ）のI−I線に沿う模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）更に第１のビアコンタクトＶ１上に第２のメタル層Ｍ１，第２のビアコンタクトＶ２を形成した模式的平面パターン構成図、（ｂ）図４（ａ）のII−II線に沿う模式的断面構造図。
【図５】本発明の第１の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）更に第２のビアコンタクトＶ２上に第３のメタル層Ｍ２および第３のビアコンタクトＶ３を形成した模式的平面パターン構成図、（ｂ）図５（ａ）のIII−III線に沿う模式的断面構造図。
【図６】本発明の第１の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）更に第３のビアコンタクトＶ３上に第４のメタル層Ｍ３を形成した模式的平面パターン構成図、（ｂ）図６（ａ）のIV−IV線に沿う模式的断面構造図。
【図７】本発明の第２の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）活性領域ＡＡ上にビット線コンタクトＣＢ，第１のメタル層Ｍ０および第１のビアコンタクトＶ１を形成した模式的平面パターン構成図、（ｂ）図７（ａ）のI−I線およびII−II線に沿う模式的断面構造図。
【図８】本発明の第２の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）更に第１のビアコンタクトＶ１上に第２のメタル層Ｍ１，第２のビアコンタクトＶ２を形成した模式的平面パターン構成図、（ｂ）図８（ａ）のIII−III線に沿う模式的断面構造図。
【図９】本発明の第２の実施の形態に係る半導体記憶装置として、特に不揮発性半導体記憶装置であって、（ａ）更に第２のビアコンタクトＶ２上に第３のメタル層Ｍ２を形成した模式的平面パターン構成図、（ｂ）図９（ａ）のIV−IV線に沿う模式的断面構造図。
【図１０】本発明の第１または第２の実施の形態に係る半導体記憶装置として、特にＮＡＮＤ型不揮発性半導体記憶装置のシステムブロック構成図。
【図１１】本発明の第１または第２の実施の形態に係る半導体記憶装置として、特にＮＡＮＤ型不揮発性半導体記憶装置の模式的回路構成図。
【図１２】本発明の第３の実施の形態に係る半導体記憶装置として、特にＡＮＤ型不揮発性半導体記憶装置の模式的回路構成図。
【図１３】本発明の第４の実施の形態に係る半導体記憶装置として、特にＮＯＲ型不揮発性半導体記憶装置の模式的回路構成図。
【図１４】本発明の第５の実施の形態に係る半導体記憶装置として、特に２トランジスタ／セル方式の不揮発性半導体記憶装置の模式的回路構成図。
【図１５】本発明の第６の実施の形態に係る半導体記憶装置として、特に３トランジスタ／セル方式の不揮発性半導体記憶装置の模式的回路構成図。
【図１６】本発明の実施の形態に係る半導体記憶装置によって実現されるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図。
【図１７】検討例に係る半導体記憶装置であって、特に不揮発性半導体記憶装置において、（ａ）活性領域ＡＡ上にビット線コンタクトＣＢ，第１のメタル層Ｍ０，第１のビアコンタクトＶ１を形成した模式的平面パターン構成図、（ｂ）図１７（ａ）のII−II線およびIII−III線に沿う模式的断面構造図。
【図１８】検討例に係る半導体記憶装置であって、特に不揮発性半導体記憶装置において、（ａ）更に第１のビアコンタクトＶ１上に第２のメタル層Ｍ１を形成した模式的平面パターン構成図、（ｂ）図１８（ａ）のI−I線に沿う模式的断面構造図。
【符号の説明】
【０１５５】
１０・・・活性領域（ＡＡ）
１１・・・ビット線コンタクト（ＣＢ）
１３・・・第１のローカル配線（第１のメタル層：Ｍ０）
１４・・・第１のビアコンタクト（Ｖ１）
１５・・・第２のローカル配線（第２のメタル層：Ｍ１）
１６・・・第２のビアコンタクト（Ｖ２）
１７・・・第３のローカル配線（第３のメタル層：Ｍ２）
１８・・・第３のビアコンタクト（Ｖ３）
１９・・・第４のメタル層（Ｍ３）
ＢＬ１〜ＢＬ６，・・・ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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