(57)【要約】【課題】  異常ビット信号を特定できるとともに、異常検出に時間が掛からないシリアル信号伝送方法を得る。【解決手段】  送信する各ビットデータと変調信号“１”とがＥＸ−ＯＲ回路２ａ、２ｃ、２ｅ、２ｇ、２ｉの入力となり、ＥＸ−ＯＲ回路２ａ、２ｃ、２ｅ、２ｇ、２ｉの各出力と変調データ“１”が上位０〜５ビットに配置され、また、送信する各ビットデータと変調信号“１”の反転信号“０”とがＥＸ−ＯＲ回路２ｂ、２ｄ、２ｆ、２ｈ、２ｊの入力となり、ＥＸ−ＯＲ回路２ｂ、２ｄ、２ｆ、２ｈ、２ｊの各出力と変調データ“１”の反転信号“０”が下位６〜１２ビットに配置されたシリアルデータを送信する。【選択図】図１
2006340082.tif 000002
【特許請求の範囲】
【請求項１】
伝送するデータを構成する各データビット信号および変調信号の各排他的論理和と上記変調信号との組合せを上位ビット信号とし、上記各データビット信号および上記変調信号の反転信号の各排他的論理和と上記変調信号の反転信号との組合せを下位ビット信号としたシリアル信号を伝送することを特徴とするシリアル信号伝送方法。
【請求項２】
上記変調信号は、一定周期で切換えられることを特徴とする請求項１記載のシリアル信号伝送方法。
【請求項３】
上記シリアル信号の上位ビット信号と下位ビット信号の対応するデータビット信号の和が所定の論理値でないとき、上記データビット信号を異常と判定することを特徴とする請求項１または請求項２記載のシリアル信号伝送方法。
【請求項４】
上記異常と判定されたデータビット信号は使用されないことを特徴とする請求項３記載のシリアル信号伝送方法。
【請求項５】
上記シリアル信号の上位ビット信号と下位ビット信号の対応するデータビット信号の和が所定の論理値でない状態が一定期間継続した場合に、異常として警報を発報することを特徴とする請求項１または請求項２記載のシリアル信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体電力変換装置間のデジタル伝送装置において、伝送データのデータ誤りのチェックを行うシリアル信号伝送方法に関するものである。
【背景技術】
【０００２】
例えば特許文献１に示される従来のシリアルデータのパリティチェック回路では、入力されるシリアルデータのいずれかのビットにデータ誤りがあれば、パリティビットの異常を検出するように構成されていた。
【０００３】
【特許文献１】特開平８−３０７２８２号公報（第３〜５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のシリアル伝送のパリティチェック方式は、入力されるシリアルデータのいずれかのビットにデータ誤りがあれば、パリティビットの異常を検出するように構成されているため、どのビットが異常になっているかを特定することが不可能であった。
また、一定のフレームにまたがってパリティ演算範囲を設定しているので、異常の検出が遅れるといった問題がある。
【０００５】
この発明は、上述のような課題を解決するためになされたものであり、異常ビット信号を特定できるとともに、異常検出に時間が掛からないシリアル信号伝送方法を得ることを目的としている。
【課題を解決するための手段】
【０００６】
この発明に係わるシリアル信号伝送方法においては、伝送するデータを構成する各データビット信号および変調信号の各排他的論理和と変調信号との組合せを上位ビット信号とし、各データビット信号および変調信号の反転信号の各排他的論理和と変調信号の反転信号との組合せを下位ビット信号としたシリアル信号を伝送するものである。
【発明の効果】
【０００７】
この発明は、以上説明したように、伝送するデータを構成する各データビット信号および変調信号の各排他的論理和と変調信号との組合せを上位ビット信号とし、各データビット信号および変調信号の反転信号の各排他的論理和と変調信号の反転信号との組合せを下位ビット信号としたシリアル信号を伝送するので、シリアル信号のデータ誤りを検出するとともに、データ誤りの発生したビットを判別することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。
図１は、この発明の実施の形態１によるシリアル信号伝送方法を実現するための回路図である。
図１において、シリアル信号伝送方法は、否定（ＮＯＴ）回路１ａ〜１ｄ、排他的論理和（ＥＸ−ＯＲ）回路２ａ〜２ｆ、および加算回路３ａ〜３ｄにより実現される。
【０００９】
図２は、この発明の実施の形態１によるシリアル信号伝送方法の送信データを示す図である。
図２では、５ビットの送信データが示される。
図３は、この発明の実施の形態１によるシリアル信号伝送方法により変調されたシリアル伝送データを示す図である。
図３では、図２の送信データを変調し、変調信号を加えた１２ビットが示されている。
【００１０】
図４は、この発明の実施の形態１によるシリアル信号伝送方法の正常時の受信側処理を示す図である。
図４では、上位ビットと下位ビットの和がすべて１になっている。
図５は、この発明の実施の形態１によるシリアル信号伝送方法の異常時の受信側処理を示す図である。
図５では、上位ビットと下位ビットの和が２ビット目が０に、他はすべて１になっている。
【００１１】
次に、図２〜図５に基づき、例えば、５ビットのデータを送信する場合の動作について説明する。
図２に示される５ビットのデータを送信する場合を考える。送信する各ビットデータ（データビット信号）と変調信号“１”とがＥＸ−ＯＲ回路２ａ、２ｃ、２ｅ、２ｇ、２ｉの入力となり、ＥＸ−ＯＲ回路２ａ、２ｃ、２ｅ、２ｇ、２ｉの各出力と変調データ“１”が上位０〜５ビット（上位ビット信号）に配置される。また、送信する各ビットデータと変調信号“１”の反転信号“０”とがＥＸ−ＯＲ回路２ｂ、２ｄ、２ｆ、２ｈ、２ｊの入力となり、ＥＸ−ＯＲ回路２ｂ、２ｄ、２ｆ、２ｈ、２ｊの各出力と変調データ“１”の反転信号“０”が下位６〜１２ビット（下位ビット信号）に配置される。上記の通りに変調されたシリアルデータ（シリアル信号）を送信する。このシリアルデータを図３に示す。
なお、図３では、第一ビット目に変調信号、第６ビット目に変調信号の反転信号を配置しているが、変調信号と反転信号のビット位置はこれに限らず、対応するビット位置であれば同じ効果が得られる。
【００１２】
次に、受信側の処理について説明する。
受信側では、０ビット目と６ビット目、１ビット目と７ビット目・・・、５ビット目と１２ビット目の各ビットデータを加算器３ａ〜３ｆにより加算する。
シリアルデータにデータ誤りがない場合、加算器３ａ〜３ｆの全ての出力が“１”（所定の論理値）となる（図４参照）。
一方、例えば２ビット目のシリアルデータに誤りがある場合、データ誤りあるビットのみ“０”（または“２”）となるため、データ誤りが発生したビットが判別可能となる（図５参照）。
また、送信する１フレーム中でのビット異常の検出が可能となり、シリアル通信の異常を早期に検出可能となる。
【００１３】
実施の形態１によれば、簡単な回路により、シリアルデータの誤りを検出するとともに、データ誤りの発生したビットを判別することができる。
【００１４】
実施の形態２．
この発明の実施の形態２を図６に基づいて説明する。
図６は、この発明の実施の形態２によるシリアル信号伝送方法を実現するための回路図である。
図６において、否定（ＮＯＴ）回路１ａ〜１ｄ、排他的論理和（ＥＸ−ＯＲ）回路２ａ〜２ｆ、および加算回路３ａ〜３ｄは、図１におけるものと同一のものである。ビット信号変化周期検出回路４ａ〜４ｆは、送信されてきたビット信号が変調信号の変化周期で変化するかどうかを検出する。
【００１５】
実施の形態２では、変調信号２は、一定周期で“０”と“１”が切換わる信号である。ビット信号変化周期検出回路４ａ〜４ｆは、送信されてきたビット信号が変調信号２の変化周期で変化するかどうかを検出する回路であり、変調信号２の変化周期以上経過しても受信データが変化しない場合、異常として検出する。
【００１６】
実施の形態２によれば、変調信号の変化周期でビット信号が変化するかどうかを検出するので、伝送するビット信号が変化しないような信号であった場合や、伝送経路の断線等の異常時でもデータ誤りや伝送異常を検出することが可能となる。
【００１７】
実施の形態３．
この発明の実施の形態３を図７に基づいて説明する。
図７は、この発明の実施の形態３によるシリアル信号伝送方法を実現するための回路図である。
図７において、否定（ＮＯＴ）回路１ａ〜１ｄ、排他的論理和（ＥＸ−ＯＲ）回路２ａ〜２ｆ、および加算回路３ａ〜３ｄは、図１におけるものと同一のものである。ビット信号使用許可検出回路５ａ〜５ｅは、加算器３ｂ〜３ｆの出力が“１”の場合にのみ、受信したデータを使用することを許可する。
【００１８】
実施の形態３では、加算器３ｂ〜３ｆの出力が“１”の場合にのみ、受信したデータを使用することを許可するビット信号使用許可検出回路５ａ〜５ｅを設け、ビット異常になった信号を受信側で使用しないようにする。
【００１９】
実施の形態３によれば、ビット異常になった信号を受信側で使用しないようにしているため、シリアル伝送異常による誤動作を防止することができる。
【００２０】
実施の形態４．
この発明の実施の形態４を図８に基づいて説明する。
図８は、この発明の実施の形態４によるシリアル信号伝送方法を実現するための回路図である。
図８において、否定（ＮＯＴ）回路１ａ〜１ｄ、排他的論理和（ＥＸ−ＯＲ）回路２ａ〜２ｆ、および加算回路３ａ〜３ｄは、図１におけるものと同一のものである。ビット異常検出回路６は、加算回路３ａ〜３ｄの出力が入力され、ビット異常が一定期間継続した場合に外部にビット異常アラームを発報する。変化異常検出回路７は、ＥＸ−ＯＲ回路２ａ、２ｃ、２ｅ、２ｇ、２ｉの出力が入力され、ビット状態が一定期間変化しない場合に外部に変化異常アラームを発報する。
【００２１】
実施の形態４では、ビット異常が一定期間継続した場合に外部にビット異常アラームを発報するビット異常検出回路６、およびビット状態が一定期間変化しない場合に外部に変化異常アラームを発報する変化異常検出回路７を設け、ビット異常、変化異常になった状態が一定期間継続した場合に外部に異常状態を発報するようにした。
【００２２】
実施の形態４によれば、ビット異常、変化異常になった状態が一定期間継続した場合に外部に異常状態を発報する手段を備えているため、装置を安全に停止することが可能である。  
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１によるシリアル信号伝送方法を実現するための回路図である。
【図２】この発明の実施の形態１によるシリアル信号伝送方法の送信データを示す図である。
【図３】この発明の実施の形態１によるシリアル信号伝送方法により変調されたシリアル伝送データを示す図である。
【図４】この発明の実施の形態１によるシリアル信号伝送方法の正常時の受信側処理を示す図である。
【図５】この発明の実施の形態１によるシリアル信号伝送方法の異常時の受信側処理を示す図である。
【図６】この発明の実施の形態２によるシリアル信号伝送方法を実現するための回路図である。
【図７】この発明の実施の形態３によるシリアル信号伝送方法を実現するための回路図である。
【図８】この発明の実施の形態４によるシリアル信号伝送方法を実現するための回路図である。
【符号の説明】
【００２４】
１ａ〜１ｆ  否定（ＮＯＴ）回路、
２ａ〜２ｉ  排他的論理和（ＥＸ−ＯＲ）回路、３ａ〜３ｆ  加算器、
４ａ〜４ｅ  ビット信号変化周期検出回路、
５ａ〜５ｅ  ビット信号使用許可検出回路、６  ビット異常検出回路、
７  変化異常検出回路。
【図１】
2006340082.tif 000003
【図２】
2006340082.tif 000004
【図３】
2006340082.tif 000005
【図４】
2006340082.tif 000006
【図５】
2006340082.tif 000007
【図６】
2006340082.tif 000008
【図７】
2006340082.tif 000009
【図８】
2006340082.tif 000010