(57)【要約】【課題】ＥＣＣ回路でのエラー救済率を向上する。【解決手段】行列状に配置された複数のメモリセルを有し、複数のメモリセルは、レイアウトの向きが第１方向である複数の第１メモリセルとレイアウトの向きが第１方向と異なる複数の第２メモリセルとを含み、複数の第１メモリセルは、行単位で配置された複数の第１行群からなり、複数の第２メモリセルは、行単位で配置された複数の第２行群からなるメモリセルアレイ１１Ａと、複数のメモリセルに接続され、且つ第１メモリセルと第２メモリセルとに夫々が接続され、且つメモリセルアレイ１１Ａの行を選択する複数のワード線ＷＬＡと、複数のメモリセルに接続され、且つメモリセルアレイ１１Ａの列を選択する複数のビット線対ＢＬＡとを含む。【選択図】図１
2006190775.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有し、前記複数のメモリセルは、レイアウトの向きが第１方向である複数の第１メモリセルとレイアウトの向きが前記第１方向と異なる複数の第２メモリセルとを含み、前記複数の第１メモリセルは、行単位で配置された複数の第１行群からなり、前記複数の第２メモリセルは、行単位で配置された複数の第２行群からなるメモリセルアレイと、
前記複数のメモリセルに接続され、且つ前記第１メモリセルと前記第２メモリセルとに夫々が接続され、且つ前記メモリセルアレイの行を選択する複数のワード線と、
前記複数のメモリセルに接続され、且つ前記メモリセルアレイの列を選択する複数のビット線対とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１行群と前記第２行群とは、一行おきに交互に配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
各ワード線は、隣接するワード線と少なくとも一回交差することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
行列状に配置された複数のメモリセルを夫々が有する第１及び第２メモリセルアレイと、
前記第１メモリセルアレイの行を選択する複数の第１ワード線と、
ロウアドレス信号に基づいて前記複数の第１ワード線を活性化する第１行選択回路と、
前記第２メモリセルアレイの行を選択する複数の第２ワード線と、
前記ロウアドレス信号に基づいて前記複数の第２ワード線を活性化する第２行選択回路と、
前記第１メモリセルアレイの列を選択する複数の第１ビット線対と、
前記第２メモリセルアレイの列を選択する複数の第２ビット線対と、
前記複数の第１ビット線対に転送されたデータを増幅する第１センスアンプ回路と、
前記複数の第２ビット線対に転送されたデータを増幅する第２センスアンプ回路と
を具備し、
前記第２行選択回路により活性化された第２ワード線と前記第２センスアンプ回路との距離は、前記第１行選択回路により活性化された第１ワード線と前記第１センスアンプ回路との距離と異なることを特徴とする半導体記憶装置。
【請求項５】
行列状に配置された複数のメモリセルを夫々が有する第１及び第２メモリセルアレイと、
前記第１メモリセルアレイの行を選択する複数の第１ワード線と、
前記第２メモリセルアレイの行を選択する複数の第２ワード線と、
前記第１メモリセルアレイの列を選択する複数の第１ビット線対と、
カラムアドレス信号に基づいて前記複数の第１ビット線対を選択する第１列選択回路と、
前記第２メモリセルアレイの列を選択する複数の第２ビット線対と、
前記カラムアドレス信号に基づいて前記複数の第２ビット線対を選択する第２列選択回路と
を具備し、
前記第２列選択回路は、前記第１列選択回路により前記第１メモリセルアレイ端の列が選択された場合に、前記第２メモリセルアレイ端の列と異なる列を選択することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にＥＣＣ（Error Correcting Code）回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の微細化及び低電圧化により、例えばＳＲＡＭ（Static Random Access Memory）でのソフトエラーが問題となっている。このソフトエラーは、はんだ等の半導体装置に用いられる材料に含まれる放射性物質から放出されたα線に起因するものと、宇宙線として飛来する高速中性子等に起因するものとが知られている。
【０００３】
このソフトエラーの対策としては、半導体記憶装置にＥＣＣ回路を搭載することが有効である。また、ＥＣＣ回路は、ソフトエラーの救済のみでなく、物理的な故障に起因するハードエラーの救済にも有効である。ＥＣＣ回路には、例えば１ビットエラー訂正可能、２ビットエラー検知可能なＳＥＣ−ＤＥＤ（Single Error Correction − Double Error Detection）方式が使用されることが多い。
【０００４】
半導体記憶装置では、行選択回路及び列選択回路により、指定されたアドレスに相当するメモリセルが選択される。同時に選択されたメモリセルから読み出されたＮビットのデータ（ワード）は、ＥＣＣ回路に入力されエラー訂正された後、半導体記憶装置から出力される。ＳＥＣ−ＤＥＤ方式の場合、Ｎビット中の１ビットエラーは訂正可能であるが、２ビット以上のエラーが存在すると訂正不可能である。
【０００５】
ところで、同時に読み出されるワード（Ｎビット）のデータを記憶するメモリセルの物理的な位置は行選択回路及び列選択回路の構成などによって決まるが、通常は規則的な配列をしている。
【０００６】
スケーリングによる素子の微細化及び低電圧化に伴い、ハードエラーの発生原因として結晶欠陥やダストなどのランダムなもの以外に、チップ内での寄生効果や素子ばらつきに起因したマージン性のハードエラーが多くなっている。このようなマージン性のハードエラーの発生率はメモリセルの位置によって異なり、一様ではない。
【０００７】
そのため、メモリセルアレイの端に配置されたメモリセルの不良率が他の位置に配置されたメモリセルよりも高い場合、不良率の高いメモリセルが同時に読み出される。よって、このワード中には２ビット以上のエラー発生率が他のワードよりも著しく高くなってしまう。その結果、メモリ全体のＥＣＣによる救済率が低下してしまうという問題が生じる。
【０００８】
この種の関連技術として、ワード線同士の結合容量を小さくする技術が開示されている（特許文献１参照）。
【特許文献１】米国特許第５，０９７，４４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、同時に選択されるメモリセル群から読み出されるデータにエラーが発生する確率を小さくすることで、ＥＣＣ回路でのエラー救済率を向上することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の視点に係る半導体記憶装置は、行列状に配置された複数のメモリセルを有し、前記複数のメモリセルは、レイアウトの向きが第１方向である複数の第１メモリセルとレイアウトの向きが前記第１方向と異なる複数の第２メモリセルとを含み、前記複数の第１メモリセルは、行単位で配置された複数の第１行群からなり、前記複数の第２メモリセルは、行単位で配置された複数の第２行群からなるメモリセルアレイと、前記複数のメモリセルに接続され、且つ前記第１メモリセルと前記第２メモリセルとに夫々が接続され、且つ前記メモリセルアレイの行を選択する複数のワード線と、前記複数のメモリセルに接続され、且つ前記メモリセルアレイの列を選択する複数のビット線対とを具備する。
【００１１】
本発明の第２の視点に係る半導体記憶装置は、行列状に配置された複数のメモリセルを夫々が有する第１及び第２メモリセルアレイと、前記第１メモリセルアレイの行を選択する複数の第１ワード線と、ロウアドレス信号に基づいて前記複数の第１ワード線を活性化する第１行選択回路と、前記第２メモリセルアレイの行を選択する複数の第２ワード線と、前記ロウアドレス信号に基づいて前記複数の第２ワード線を活性化する第２行選択回路と、前記第１メモリセルアレイの列を選択する複数の第１ビット線対と、前記第２メモリセルアレイの列を選択する複数の第２ビット線対と、前記複数の第１ビット線対に転送されたデータを増幅する第１センスアンプ回路と、前記複数の第２ビット線対に転送されたデータを増幅する第２センスアンプ回路とを具備し、前記第２行選択回路により活性化された第２ワード線と前記第２センスアンプ回路との距離は、前記第１行選択回路により活性化された第１ワード線と前記第１センスアンプ回路との距離と異なる。
【００１２】
本発明の第３の視点に係る半導体記憶装置は、行列状に配置された複数のメモリセルを夫々が有する第１及び第２メモリセルアレイと、前記第１メモリセルアレイの行を選択する複数の第１ワード線と、前記第２メモリセルアレイの行を選択する複数の第２ワード線と、前記第１メモリセルアレイの列を選択する複数の第１ビット線対と、カラムアドレス信号に基づいて前記複数の第１ビット線対を選択する第１列選択回路と、前記第２メモリセルアレイの列を選択する複数の第２ビット線対と、前記カラムアドレス信号に基づいて前記複数の第２ビット線対を選択する第２列選択回路とを具備し、前記第２列選択回路は、前記第１列選択回路により前記第１メモリセルアレイ端の列が選択された場合に、前記第２メモリセルアレイ端の列と異なる列を選択する。
【発明の効果】
【００１３】
本発明によれば、同時に選択されるメモリセル群から読み出されるデータにエラーが発生する確率を小さくすることで、ＥＣＣ回路でのエラー救済率を向上することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置は、例えば２つのメモリセルアレイ１１Ａ，１１Ｂを備えている。メモリセルアレイ１１Ａには、ロウ方向に延びた複数のワード線ＷＬＡ０〜ＷＬＡｎが配設されている。また、メモリセルアレイ１１Ａには、カラム方向に延びた複数のビット線対ＢＬＡ０〜ＢＬＡｍ，／ＢＬＡ０〜／ＢＬＡｍが配設されている。
【００１６】
メモリセルアレイ１１Ｂには、ロウ方向に延びた複数のワード線ＷＬＢ０〜ＷＬＢｎが配設されている。また、メモリセルアレイ１１Ｂには、カラム方向に延びた複数のビット線対ＢＬＢ０〜ＢＬＢｍ，／ＢＬＢ０〜／ＢＬＢｍが配設されている。
【００１７】
メモリセルアレイ１１Ａとメモリセルアレイ１１Ｂとの間には、ロウデコーダ（行選択回路）１２が配置されている。ロウデコーダ１２は、ワード線ＷＬＡ及びワード線ＷＬＢに接続され、メモリセルアレイ１１Ａ及びメモリセルアレイ１１Ｂの行の選択を行う。
【００１８】
ロウデコーダ１２は、複数のワード線に対応した複数のデコード回路１２Ａと複数の出力回路１２Ｂ，１２Ｃとを備えている。デコード回路１２Ａは、出力回路１２Ｂ，１２Ｃに接続されている。出力回路１２Ｂは、ワード線ＷＬＡに接続されている。出力回路１２Ｃは、ワード線ＷＬＢに接続されている。デコード回路１２Ａは、ロウアドレス信号に基づいてワード線ＷＬＡ，ＷＬＢを活性化する。
【００１９】
ロウデコーダ１２は、メモリセルアレイ１１Ａとメモリセルアレイ１１Ｂとに対して同時に行の選択を行う。すなわち、ロウデコーダ１２は、ロウアドレス信号に基づいてワード線ＷＬＡ，ＷＬＢを同時に活性化する。
【００２０】
具体的には、ロウデコーダ１２は、ロウアドレス信号の進行順に従って、ワード線ＷＬＡ０〜ＷＬＡｎを順に活性化する。同時に、ロウデコーダ１２は、ロウアドレス信号の進行順に従って、ワード線ＷＬＢ０〜ＷＬＢｎを順に活性化する。
【００２１】
なお、本実施形態において、ロウデコーダ１２は、メモリセルアレイ１１Ａとメモリセルアレイ１１Ｂとに対して１つ設けられている。しかし、これに限定されるものではなく、メモリセルアレイ１１Ａ，１１Ｂそれぞれにロウデコーダを設けるようにしてもよい。
【００２２】
メモリセルアレイ１１Ａのカラム方向端部には、カラムデコーダ１３Ａが配置されている。カラムデコーダ１３Ａは、複数のビット線対ＢＬＡ，／ＢＬＡに接続されている。カラムデコーダ１３Ａは、カラムアドレス信号に基づいてメモリセルアレイ１１Ａの列の選択を行う。
【００２３】
メモリセルアレイ１１Ｂのカラム方向端部には、カラムデコーダ（列選択回路）１３Ｂが配置されている。カラムデコーダ１３Ｂは、複数のビット線対ＢＬＢ，／ＢＬＢに接続されている。カラムデコーダ１３Ｂは、カラムアドレス信号に基づいてメモリセルアレイ１１Ｂの列の選択を行う。
【００２４】
また、カラムデコーダ１３Ａ，１３Ｂは、メモリセルアレイ１１Ａとメモリセルアレイ１１Ｂとに対して同時に列の選択を行う。すなわち、カラムデコーダ１３Ａ及びカラムデコーダ１３Ｂは、カラムアドレス信号に基づいてビット線対ＢＬＡ，／ＢＬＡ及びビット線対ＢＬＢ，／ＢＬＢを同時に選択する。
【００２５】
具体的には、カラムデコーダ１３Ａは、カラムアドレス信号の進行順に従って、ビット線対ＢＬＡ０〜ＢＬＡｍ，／ＢＬＡ０〜／ＢＬＡｍを順に選択する。同時に、カラムデコーダ１３Ｂは、カラムアドレス信号の進行順に従って、ビット線対ＢＬＢ０〜ＢＬＢｍ，／ＢＬＢ０〜／ＢＬＢｍを順に選択する。
【００２６】
メモリセルＭＣからカラムデコーダ１３Ａ，１３Ｂを介して読み出されたデータは、センスアンプ回路（図示せず）により検知増幅され、入出力回路（図示せず）から出力される。
【００２７】
半導体記憶装置は、メモリ制御回路１４を備えている。メモリ制御回路１４は、ロウデコーダ１２及びカラムデコーダ１３Ａ，１３Ｂ等の制御を行う。すなわち、メモリ制御回路１４は、データの入出力に関して制御を行う。
【００２８】
半導体記憶装置は、ＥＣＣ回路１５を備えている。ＥＣＣ回路１５は、例えばＳＥＣ−ＤＥＤ方式によりエラー訂正を行う。具体的には、ＥＣＣ回路１５は、入力データに対してＥＣＣコードを生成し、このＥＣＣコードを記憶する。そして、出力データに対して対応するＥＣＣコードに基づいてエラー訂正を行う。
【００２９】
さらに具体的には、ＥＣＣ回路１５は、出力データに１ビットのエラーが存在した場合、エラー訂正を行う。また、ＥＣＣ回路１５は、出力データに２ビット以上のエラーが存在した場合、この旨を示すチェックビットを外部に出力する。すなわち、出力データに２ビット以上のエラーが存在した場合、ＥＣＣ回路１５は、エラー訂正することができない。
【００３０】
本実施形態では、ＥＣＣ回路１５は、同時に読み出される２ビット（メモリセルアレイ１１Ａから読み出される１ビットと、メモリセルアレイ１１Ｂから読み出される１ビットとの合計２ビット）に対してエラー訂正を行う。
【００３１】
次に、本実施形態のメモリセルアレイの構成について説明する。なお、本実施形態では、ＳＲＡＭを一例として説明する。図２は、図１に示したメモリセルアレイ１１Ａ，１１Ｂの構成を示す概略図である。
【００３２】
メモリセルアレイ１１Ａは、行列状に配置された複数のメモリセルＭＣから構成されている。また、メモリセルアレイ１１Ａは、レイアウトが上向きのメモリセルと下向きのメモリセルとが行単位で交互に配置されている。すなわち、同じ行に配置されたメモリセルＭＣは、レイアウトが同じ向きである。
【００３３】
また、隣接した２つの行にそれぞれ含まれるメモリセルは、２つの行の境界線に対して線対称である。図２では、“Ｆ”の向きで、メモリセルＭＣのレイアウトが上向き（Ｆ）と下向きとを表している。
【００３４】
さらに、メモリセルアレイ１１Ａとメモリセルアレイ１１Ｂとは、メモリセルアレイ１１Ａとメモリセルアレイ１１Ｂとの境界線（例えば、ロウデコーダ１２のカラム方向の中心線）に対して線対称である。
【００３５】
図３は、図２に示したメモリセルＭＣの回路図である。メモリセルＭＣは、２つのインバータ回路ＩＮＶ１，ＩＮＶ２を備えている。インバータ回路ＩＮＶ１は、負荷用のＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱＰ１と駆動用のＮ型ＭＯＳトランジスタＱＮ１とにより構成されている。Ｐ型ＭＯＳトランジスタＱＰ１とＮ型ＭＯＳトランジスタＱＮ１とは、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列に接続されている。
【００３６】
インバータ回路ＩＮＶ２は、負荷用のＰ型ＭＯＳトランジスタＱＰ２と駆動用のＮ型ＭＯＳトランジスタＱＮ２とにより構成されている。Ｐ型ＭＯＳトランジスタＱＰ２とＮ型ＭＯＳトランジスタＱＮ２とは、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列に接続されている。
【００３７】
具体的には、Ｐ型ＭＯＳトランジスタＱＰ１のソース領域は、電源電圧Ｖｄｄに接続されている。Ｐ型ＭＯＳトランジスタＱＰ１のドレイン領域は、記憶ノードＮ１を介してＮ型ＭＯＳトランジスタＱＮ１のドレイン領域に接続されている。Ｎ型ＭＯＳトランジスタＱＮ１のソース領域は、接地電圧Ｖｓｓに接続されている。Ｐ型ＭＯＳトランジスタＱＰ１のゲート電極は、Ｎ型ＭＯＳトランジスタＱＮ１のゲート電極に接続されている。
【００３８】
記憶ノードＮ１は、インバータ回路ＩＮＶ１の出力部に対応する。Ｐ型ＭＯＳトランジスタＱＰ１のゲート電極（或いは、Ｎ型ＭＯＳトランジスタＱＮ１のゲート電極）は、インバータ回路ＩＮＶ１の入力部に対応する。
【００３９】
Ｐ型ＭＯＳトランジスタＱＰ２のソース領域は、電源電圧Ｖｄｄに接続されている。Ｐ型ＭＯＳトランジスタＱＰ２のドレイン領域は、記憶ノードＮ２を介してＮ型ＭＯＳトランジスタＱＮ２のドレイン領域に接続されている。Ｎ型ＭＯＳトランジスタＱＮ２のソース領域は、接地電圧Ｖｓｓに接続されている。Ｐ型ＭＯＳトランジスタＱＰ２のゲート電極は、Ｎ型ＭＯＳトランジスタＱＮ２のゲート電極に接続されている。
【００４０】
記憶ノードＮ２は、インバータ回路ＩＮＶ２の出力部に対応する。Ｐ型ＭＯＳトランジスタＱＰ２のゲート電極（或いは、Ｎ型ＭＯＳトランジスタＱＮ２のゲート電極）は、インバータ回路ＩＮＶ２の入力部に対応する。
【００４１】
インバータ回路ＩＮＶ１の出力部は、インバータ回路ＩＮＶ２の入力部に接続されている。また、インバータ回路ＩＮＶ２の出力部は、インバータ回路ＩＮＶ１の入力部に接続されている。
【００４２】
記憶ノードＮ１は、選択トランジスタとしてのＮ型ＭＯＳトランジスタＱＮ３を介してビット線ＢＬＡに接続されている。具体的には、Ｎ型ＭＯＳトランジスタＱＮ３のソース領域は、記憶ノードＮ１に接続されている。Ｎ型ＭＯＳトランジスタＱＮ３のドレイン領域は、ビット線ＢＬＡに接続されている。Ｎ型ＭＯＳトランジスタＱＮ３のゲート電極は、ワード線ＷＬＡに接続されている。
【００４３】
記憶ノードＮ２は、選択トランジスタとしてのＮ型ＭＯＳトランジスタＱＮ４を介してビット線／ＢＬＡに接続されている。具体的には、Ｎ型ＭＯＳトランジスタＱＮ４のソース領域は、記憶ノードＮ２に接続されている。Ｎ型ＭＯＳトランジスタＱＮ４のドレイン領域は、ビット線／ＢＬＡに接続されている。Ｎ型ＭＯＳトランジスタＱＮ４のゲート電極は、ワード線ＷＬＡに接続されている。
【００４４】
次に、メモリセルＭＣのレイアウトについて説明する。図４は、図２に示したメモリセルアレイ１１Ａに含まれる９つのメモリセルＭＣの構成を示すレイアウト図である。各メモリセルＭＣは、Ｐ型ＭＯＳトランジスタＱＰ１，ＱＰ２と、Ｎ型ＭＯＳトランジスタＱＮ１〜ＱＮ４とにより構成されている。
【００４５】
これらのＭＯＳトランジスタは、アクティブ領域（ＡＡ）（ＭＯＳトランジスタのチャネル部、ソース領域及びドレイン領域）と、ゲート電極（ＧＣ）と、第１層メタル配線（Ｍ１）と、コンタクトプラグ（ＣＳ）と、ビアプラグ（ＶＰ）とにより形成されている。
【００４６】
そして、前述したように、レイアウトが上向きのメモリセルＭＣと下向きのメモリセルＭＣとが行単位で交互に配置されている。また、隣接した２つの行にそれぞれ含まれるメモリセルは、２つの行の境界線に対して線対称である。
【００４７】
なお、トランジスタの配置は任意に変更可能であるため、どのレイアウトが上向きであるかは、トランジスタの配置によって変化する。よって、任意のメモリセルＭＣのレイアウトを上向きとした場合、レイアウトが下向きのメモリセルＭＣとは、アクティブ領域（ＡＡ）やゲート電極（ＧＣ）等が行の境界線に対して上向きのメモリセルＭＣと線対称になっているものをいう。
【００４８】
このように構成されたメモリセルアレイ１１Ａは、メモリセルＭＣが全て同じ向きに配置されたメモリセルアレイと比べて、面積を縮小することができ、且つ製造工程を簡単にすることができる。
【００４９】
ところで、本実施形態の半導体記憶装置は、図１に示すように、隣接する２つのワード線ＷＬＡ０，ＷＬＡ１は、少なくとも１回交差している。すなわち、ワード線ＷＬＡ０には、第１行のメモリセルＭＣと第２行のメモリセルＭＣとが略半分ずつ接続されている。換言すると、各ワード線には、レイアウトが上向きのメモリセルＭＣと下向きのメモリセルＭＣとが接続されている。
【００５０】
さらに、同時に選択されるメモリセルアレイ１１ＡのメモリセルＭＣとメモリセルアレイ１１ＢのメモリセルＭＣとは、レイアウトの向きが異なるようにワード線ＷＬＡ，ＷＬＢを交差させている。
【００５１】
図１において、ワード線ＷＬＡ０とビット線対ＢＬＡ０，／ＢＬＡ０とにより選択されるメモリセルＭＣと、ワード線ＷＬＢ０とビット線対ＢＬＢ０，／ＢＬＢ０とにより選択されるメモリセルＭＣとは、レイアウトの向きが異なっている。
【００５２】
製造工程において、トランジスタの拡散層を形成するためのイオン注入の方向等により、上向きのメモリセルＭＣと下向きのメモリセルＭＣとで特性に差が生じ、結果として不良率に差が生じてしまう場合がある。
【００５３】
このような場合、ワード線を交差させない構成では、同時に読み出されるメモリセルＭＣは全て上向きか、全て下向きかのいずれかになる。したがって、メモリセルＭＣの上向きと下向きとで不良率に差があった場合、上向きのメモリセルＭＣで構成されるワード（本実施形態では、２ビット）と下向きのセルで構成されるワードのいずれかで、２ビット以上の不良発生率が他方のワードよりも高くなってしまい、メモリ全体の救済率低下の原因となる。
【００５４】
しかし、本実施形態では、隣接するワード線を交差させているため、同時に読み出されるメモリセルＭＣは、例えば半分が上向き、半分が下向きとなる。よって、メモリセルＭＣの上向きと下向きとで不良率に差があった場合でも、各ワードでの２ビット以上の不良発生率は平均化される。この結果、２ビット以上の不良発生率のワースト値を従来の構成よりも下げることができるため、メモリ全体の救済率を向上させることができる。
【００５５】
なお、本実施形態では、２つのワード線を交差させる回数が１回であるが、２回以上交差させてもよい。
【００５６】
また、本実施形態では、隣接する２つのワード線を交差させるようにしているが、これに限定されるものではない。すなわち、特性に差があるメモリセルＭＣが同時に読み出されるように、ワード線と特性に差があるメモリセルＭＣとを接続すれば、本実施形態の効果を得ることができる。
【００５７】
（第２の実施形態）
第２の実施形態は、メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとでロウアドレス信号の進行を変化させるようにしたものである。
【００５８】
図５は、本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。メモリセルアレイ２１Ａ，２１Ｂは、夫々、行列状に配置された複数のメモリセルＭＣから構成されている。
【００５９】
メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとの間には、ロウデコーダ２４が配置されている。ロウデコーダ２４は、ワード線ＷＬＡ及びワード線ＷＬＢに接続され、メモリセルアレイ２１Ａ及びメモリセルアレイ２１Ｂの行の選択を行う。
【００６０】
ロウデコーダ２４は、複数のワード線に対応した複数の出力回路２４Ｃ，２４Ｄを備えている。出力回路２４Ｃは、ワード線ＷＬＡに接続されている。出力回路２４Ｄは、ワード線ＷＬＢに接続されている。
【００６１】
センスアンプ回路（ＳＡ）２２Ａは、カラムデコーダ１３Ａに隣接して設けられている。メモリセルＭＣからカラムデコーダ１３Ａを介して読み出されたデータは、センスアンプ回路２２Ａにより検知増幅され、入出力回路２３Ａから出力される。
【００６２】
センスアンプ回路２２Ｂは、カラムデコーダ１３Ｂに隣接して設けられている。メモリセルＭＣからカラムデコーダ１３Ｂを介して読み出されたデータは、センスアンプ回路２２Ｂにより検知増幅され、入出力回路２３Ｂから出力される。
【００６３】
入出力回路２３Ａ，２３Ｂから出力された出力データは、ＥＣＣ回路１５によりエラー訂正される。
【００６４】
メモリ制御回路１４は、ロウデコーダ２４、カラムデコーダ１３Ａ，１３Ｂ、センスアンプ回路２２Ａ，２２Ｂ及び入出力回路２３Ａ，２３Ｂの制御を行う。また、メモリ制御回路１４は、後述するアドレスデコーダ１４Ａを備えている。アドレスデコーダ１４Ａは、外部から入力されたロウアドレス信号をデコードする。
【００６５】
ところで、ロウデコーダ２４は、メモリセルアレイ２１Ａの行の選択を行うデコード回路２４Ａと、メモリセルアレイ２１Ｂの行の選択を行うデコード回路２４Ｂとを備えている。
【００６６】
デコード回路２４Ａは、外部から入力されるロウアドレス信号に対応したワード線ＷＬＡ０〜ＷＬＡｎを活性化する。すなわち、デコード回路２４Ａは、ロウアドレス信号の進行順にしたがって、ワード線ＷＬＡ０からＷＬＡｎまでを順に活性化する。
【００６７】
デコード回路２４Ｂは、外部から入力されるロウアドレス信号に対して、逆方向にワード線ＷＬＢ０〜ＷＬＢｎを活性化する。すなわち、デコード回路２４Ｂは、ロウアドレス信号の進行順にしたがって、ワード線ＷＬＢｎからＷＬＡ０までを順に活性化する。
【００６８】
以下に、ロウデコーダ２４の構成の一例について説明する。図６は、図５に示したロウデコーダ２４の構成の一例を示す回路図である。
【００６９】
外部から入力されたロウアドレス信号は、メモリ制御回路１４に含まれるアドレスデコーダ１４Ａによりデコードされる。アドレスデコーダ１４Ａは、ロウアドレス信号（Ａｎ，〜Ａ１，Ａ０）のビット数に対応した複数のインバータ回路１４Ｂを備えている。例えば、アドレスデコーダ１４Ａは、ロウアドレス信号Ａ０に基づいて、ロウアドレス信号Ａ０と同じ信号であるデコード信号Ｐ０と、ロウアドレス信号Ａ０を反転したデコード信号／Ｐ０とを生成する。
【００７０】
デコード回路２４Ａは、ワード線ＷＬＡ０〜ＷＬＡｎに対応した複数のＮＡＮＤ回路２４Ｅと、ＮＡＮＤ回路２４Ｅの出力端子に接続された複数のインバータ回路２４Ｆとを備えている。インバータ回路２４Ｆは、出力回路２４Ｃに接続されている。
【００７１】
ＮＡＮＤ回路２４Ｅは、ロウアドレス信号の進行順に従ってワード線ＷＬＡ０からＷＬＡｎまでが順に活性化されるように、デコード信号線Ｐ，／Ｐに接続されている。
【００７２】
デコード回路２４Ｂは、ワード線ＷＬＢ０〜ＷＬＢｎに対応した複数のＮＡＮＤ回路２４Ｇと、ＮＡＮＤ回路２４Ｇの出力端子に接続された複数のインバータ回路２４Ｈとを備えている。インバータ回路２４Ｈは、出力回路２４Ｄに接続されている。
【００７３】
ＮＡＮＤ回路２４Ｇは、ロウアドレス信号の進行順に従ってワード線ＷＬＢｎからＷＬＢ０までが順に活性化されるように、デコード信号線Ｐ，／Ｐに接続されている。
【００７４】
図５に示すように、各メモリセルＭＣはビット線へと接続され、カラムデコーダにより選択された後、センスアンプ回路により読み出される。このとき、センスアンプ回路では極微小の電位差を増幅するので、動作マージンが厳しくなっている。
【００７５】
また、半導体記憶装置のスケーリングに伴い、ビット線の配線ピッチも狭くなり、配線抵抗（Ｒ）と配線容量（Ｃ）とから生じるＲＣ遅延が増加する。ビット線遅延の影響はセンスアンプ回路からの距離によって異なり、センスアンプ回路から遠いメモリセルＭＣほどＲＣ遅延の影響を受けるので動作マージンが厳しい。
【００７６】
このため、センスアンプ回路からの距離によって不良率に差が生じ、センスアンプ回路から遠いメモリセルＭＣの不良率が増加する。このような場合、メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとでロウアドレス信号の進行が同じである従来の構成では、例えばセンスアンプ回路から最も遠いメモリセル同士が同一ワードとして読み出される。よって、このワードでは２ビット以上の不良発生率が著しく高くなってしまう。
【００７７】
ところが、本実施形態では、メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとでロウアドレス信号の進行を逆にしている。このようにすることで、同時に読み出されるメモリセルＭＣはセンスアンプ回路から遠いものと、センスアンプから近いものとが半分ずつとなる。
【００７８】
よって、センスアンプ回路からの距離により不良率に差があった場合でも、各ワードでの２ビット以上の不良発生率は平均化される。この結果、２ビット以上の不良発生率のワースト値を従来の構成よりも下げることができ、メモリ全体の救済率を向上させることができる。
【００７９】
また、本実施形態では、メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとでロウアドレス信号の進行を完全に逆向きにしている。しかし、これに限定されるものではない。センスアンプ回路から遠いメモリセルが同時に読み出されなければ、不良発生率を低減することができる。
【００８０】
よって、例えば、メモリセルアレイ２１Ｂの中間に配置されたワード線からセンスアンプ回路に近づく方向にロウアドレス信号を進行させる。そして、ワード線ＷＬＢｎに達した後、センスアンプ回路から最も遠いワード線ＷＬＢ０から中間のワード線までロウアドレス信号を進行させるようにしてもよい。
【００８１】
このような構成は、デコード回路２４Ｂを構成するＮＡＮＤ回路２４Ｇとデコード信号線との接続を変えることで、簡単に実施することが可能である。
【００８２】
（第３の実施形態）
第３の実施形態は、メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとでカラムアドレス信号の進行を変化させるようにしたものである。
【００８３】
図７は、本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。メモリセルアレイ２１Ａ，２１Ｂは、夫々、行列状に配置された複数のメモリセルＭＣから構成されている。
【００８４】
メモリセルアレイ２１Ａとメモリセルアレイ２１Ｂとの間には、ロウデコーダ１２が配置されている。ロウデコーダ１２は、ワード線ＷＬＡ及びワード線ＷＬＢに接続され、メモリセルアレイ２１Ａ及びメモリセルアレイ２１Ｂの行の選択を行う。
【００８５】
メモリセルアレイ２１Ａのカラム方向端部には、カラムデコーダ３１Ａが配置されている。カラムデコーダ３１Ａは、複数のビット線対ＢＬＡ０〜ＢＬＡｍ，／ＢＬＡ０〜／ＢＬＡｍに接続されている。カラムデコーダ３１Ａは、カラムアドレス信号に基づいてメモリセルアレイ２１Ａの列の選択を行う。
【００８６】
メモリセルアレイ２１Ｂのカラム方向端部には、カラムデコーダ３１Ｂが配置されている。カラムデコーダ３１Ｂは、複数のビット線対ＢＬＢ０〜ＢＬＢｍ，／ＢＬＢ０〜／ＢＬＢｍに接続されている。カラムデコーダ３１Ｂは、カラムアドレス信号に基づいてメモリセルアレイ２１Ｂの列の選択を行う。
【００８７】
メモリセルＭＣからカラムデコーダ３１Ａ，３１Ｂを介して読み出されたデータは、センスアンプ回路（図示せず）により検知増幅され、入出力回路（図示せず）から出力される。
【００８８】
半導体記憶装置は、メモリ制御回路１４を備えている。メモリ制御回路１４は、ロウデコーダ１２及びカラムデコーダ３１Ａ，３１Ｂ等の制御を行う。メモリ制御回路１４は、後述するアドレスデコーダ１４Ｃを備えている。アドレスデコーダ１４Ｃは、外部から入力されたカラムアドレス信号をデコードする。
【００８９】
ところで、カラムデコーダ３１Ａは、外部から入力されるカラムアドレス信号に対応したビット線対ＢＬＡ，／ＢＬＡを選択する。すなわち、カラムデコーダ３１Ａは、カラムアドレス信号の進行順にしたがって、ビット線対ＢＬＡ０，／ＢＬＡ０からビット線対ＢＬＡｍ，／ＢＬＡｍまでを順に選択する。
【００９０】
カラムデコーダ３１Ｂは、外部から入力されるカラムアドレス信号に対して、偶数カラムと奇数カラムとを入れ替えてビット線対ＢＬＢ，／ＢＬＢを選択する。すなわち、カラムデコーダ３１Ｂは、カラムアドレス信号（０，〜０，０）が入力された場合には、ビット線対ＢＬＢ１，／ＢＬＢ１を選択する。また、カラムデコーダ３１Ｂは、カラムアドレス信号（０，〜０，１）が入力された場合には、ビット線対ＢＬＢ０，／ＢＬＢ０を選択する。
【００９１】
以下に、カラムデコーダ３１Ａ，３１Ｂの構成の一例について説明する。図８は、図７に示したカラムデコーダ３１Ａ，３１Ｂの構成の一例を示す回路図である。
【００９２】
外部から入力されたカラムアドレス信号は、メモリ制御回路１４に含まれるアドレスデコーダ１４Ｃによりデコードされる。アドレスデコーダ１４Ｃは、カラムアドレス信号（Ａｍ，〜Ａ１，Ａ０）のビット数に対応した複数のインバータ回路１４Ｄを備えている。例えば、アドレスデコーダ１４Ｃは、カラムアドレス信号Ａ０に基づいて、カラムアドレス信号Ａ０と同じ信号であるデコード信号Ｑ０と、ロウアドレス信号Ａ０を反転したデコード信号／Ｑ０とを生成する。
【００９３】
カラムデコーダに含まれるデコード回路３１Ｃは、カラム選択線Ｃ０〜Ｃｍに対応した複数のＮＡＮＤ回路３１Ｄと、ＮＡＮＤ回路３１Ｄの出力端子に接続された複数のインバータ回路３１Ｅとを備えている。複数のインバータ回路３１Ｅは、カラム選択線Ｃ０〜Ｃｍに接続されている。デコード回路３１Ｃは、カラムアドレス信号に基づいてカラム選択線Ｃ０〜Ｃｍを活性化する。
【００９４】
カラムデコーダ３１Ａは、複数のビット線対ＢＬＡ，／ＢＬＡに対応した複数のカラムゲート３２を備えている。カラムゲート３２は、例えばパストランジスタ３２Ａを用いて構成されている。すなわち、カラムゲート３２は、カラム選択線を介して供給されるカラム選択信号と、インバータ回路３２Ｂを介して供給されるカラム選択信号の反転信号とにより、パストランジスタ３２Ａの導通／非導通状態を切り換え制御するように構成されている。また、カラムゲート３２は、入出力回路（図示せず）に接続されている。
【００９５】
カラムデコーダ３１Ｂは、複数のビット線対ＢＬＢ，／ＢＬＢに対応した複数のカラムゲート３３を備えている。カラムゲート３３の構成は、カラムゲート３２と同じである。
【００９６】
また、隣接する偶数カラムと奇数カラムとの２つのカラムゲート３３は、カラム選択線を入れ替えて接続されている。なお、図８においてビット線／ＢＬＡに接続されるカラムゲートは、ビット線ＢＬＡに接続されるカラムゲートと同じ構成であるため、図示は省略している。ビット線／ＢＬＢについても同様である。
【００９７】
メモリセルアレイ端ではレイアウトの周期性が崩れるため、メモリセルアレイ内部に配置されたメモリセルＭＣに比べて、メモリセルアレイ端に配置されたメモリセルＭＣの不良発生率が高くなる。従来の構造では、メモリセルアレイ端に配置されたカラムが同時に選択されるため、メモリセルＭＣの不良率が増加する。
【００９８】
ところが、本実施形態の半導体記憶装置では、メモリセルアレイ２１Ｂの偶数カラムと奇数カラムとを入れ替えて選択するようにしている。
【００９９】
したがって、メモリセルアレイ端に位置するカラムが同一ワードに集中するのを防ぐことができる。この結果、２ビット以上の不良発生率のワースト値を従来の構成よりも下げることができ、メモリ全体の救済率を向上させることができる。
【０１００】
なお、メモリセルアレイ２１Ａ端に配置されたメモリセルＭＣとメモリセルアレイ２１Ｂ端に配置されたメモリセルＭＣとが同時に読み出されなければ、不良発生率を低減することができる。
【０１０１】
よって、メモリセルアレイ２１Ａ端に配置されたメモリセルＭＣが読み出された場合に、メモリセルアレイ２１Ｂ内部のメモリセルＭＣが読み出されるように構成することで、本実施形態の効果と同じ効果を得ることができる。
【０１０２】
例えば、メモリセルアレイ２１Ｂの中間のカラムからカラムアドレス信号を進行させる。そして、最終カラム（ビット線対ＢＬＢｍ，／ＢＬＢｍ）に到達した後、最初のカラム（ビット線対ＢＬＢ０，／ＢＬＢ０）からメモリセルアレイ２１Ｂの中間のカラムまでカラムアドレス信号を進行させるようにしてもよい。
【０１０３】
このような構成は、カラムゲート３３とカラム選択線との接続を変えることで、簡単に実施することが可能である。
【０１０４】
また、本実施形態は、メモリセルアレイ内に設けられ且つメモリセルアレイのレイアウトの周期性が崩れるシャント領域に隣接したメモリセル群に適用してもよい。例えば、半導体記憶装置では、安定したウェル電位を供給するために、基板に設けられたＰ型ウェル或いはＮ型ウェルを数箇所ずつに分割し、電位供給源からそれぞれのウェルにウェル電位を供給している。
【０１０５】
図９は、シャント領域の一例を示す断面図である。半導体記憶装置が形成される基板４１には、低濃度のＰ型不純物を注入したＰ型ウェル４２，４３が設けられている。基板４１の上方には、絶縁層４７を介してウェル電位を供給するためのメタル配線４６が設けられている。
【０１０６】
Ｐ型ウェル４２とメタル配線４６とは、コンタクトプラグ４４を介して接続されている。Ｐ型ウェル４３とメタル配線４６とは、コンタクトプラグ４５を介して接続されている。Ｐ型ウェル４２，４３には、トランジスタ等が形成される。このようにＰ型ウェルを形成することで、安定したウェル電位をＰ型ウェルに供給することができる。
【０１０７】
このような半導体記憶装置では、ウェルが分割される領域でメモリセルアレイのレイアウトの周期性が崩れる。よって、シャント領域に隣接したメモリセル群の不良発生率が高くなる。
【０１０８】
しかし、メモリセルアレイのレイアウトの周期性が崩れるシャント領域に隣接したメモリセル群が同時に読み出されないようにすることで、不良発生率を低減することができる。
【０１０９】
なお、上記各実施形態では、半導体記憶装置としてＳＲＡＭを例に説明したがこれに限定されるものではない。例えばＤＲＡＭ（Dynamic Random Access Memory）等の他のメモリに適用してもよい。
【０１１０】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図２】図１に示したメモリセルアレイ１１Ａ，１１Ｂの構成を示す概略図。
【図３】図２に示したメモリセルＭＣの回路図。
【図４】図２に示したメモリセルアレイ１１Ａに含まれる６つのメモリセルＭＣの構成を示すレイアウト図。
【図５】本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図６】図５に示したロウデコーダ２４の構成の一例を示す回路図。
【図７】本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図８】図７に示したカラムデコーダ３１Ａ，３１Ｂの構成の一例を示す回路図。
【図９】シャント領域の一例を示す断面図。
【符号の説明】
【０１１２】
１１Ａ，１１Ｂ，２１Ａ，２１Ｂ…メモリセルアレイ、ＭＣ…メモリセル、Ｎ１，Ｎ２…記憶ノード、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＱＰ１，ＱＰ２…Ｐ型ＭＯＳトランジスタ、ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４…Ｎ型ＭＯＳトランジスタ、１２，２４…ロウデコーダ、１２Ａ，２４Ａ，２４Ｂ，３１Ｃ…デコード回路、１２Ｂ，１２Ｃ，２４Ｃ，２４Ｄ…出力回路、１３Ａ，１３Ｂ，３１Ａ，３１Ｂ…カラムデコーダ、１４…メモリ制御回路、１４Ａ，１４Ｃ…アドレスデコーダ、１４Ｂ，１４Ｄ…インバータ回路、１５…ＥＣＣ回路、２２Ａ，２２Ｂ…センスアンプ回路、２３Ａ，２３Ｂ…入出力回路、２４Ｅ，２４Ｇ，３１Ｄ…ＮＡＮＤ回路、２４Ｆ，２４Ｈ，３１Ｅ，３２Ｂ…インバータ回路、３２，３３…カラムゲート、３２Ａ…パストランジスタ、４１…基板、４２，４３…Ｐ型ウェル、４４，４５…コンタクトプラグ、４６…メタル配線、４７…絶縁層。
【図１】
2006190775.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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