(57)【要約】【課題】  １フレーム分の容量のフレームメモリを用いて順次駆動方式を実施可能な表示装置のフレームメモリ制御方法，及びそれを用いた表示装置を提供する。【解決手段】  本発明によるフレームメモリ制御方法は，フレームメモリに１フレームの画像データを順次的に記録するステップと，上記１フレームの画像データを記録する時間ＴのＴ／２の時点またはその以後から，上記フレームメモリに記録された上記画像データの奇数番目データまたは偶数番目データのうち，いずれか一方のデータを含む第１群の画像データを順次的に読み出すステップと，他方のデータを含む第２群の画像データを順次的に読み出すステップと，を含むことを特徴とする。【選択図】  図６
2006072311.tif 000002
【特許請求の範囲】
【請求項１】
フレームメモリに１フレームの画像データを順次的に記録するステップと；
前記１フレームの画像データを記録する時間ＴのＴ／２の時点またはその以後から，前記フレームメモリに記録された前記画像データの奇数番目データまたは偶数番目データのうち，いずれか一方のデータを含む第１群の画像データを順次的に読み出すステップと；
前記第１群の画像データを順次的に読み出した後に，前記フレームメモリに記録された前記画像データの前記奇数番目データ及び前記偶数番目データのうち，他方のデータを含む第２群の画像データを順次的に読み出すステップと；を含み，
前記読み出された第１群の画像データに属する第１画像データ及び前記読み出された第２群の画像データに属する第２画像データに各々相応する第１及び第２データ信号は，二つの発光素子を順次的に駆動させる少なくとも一つのトランジスタのゲートに順次的に伝達されることを特徴とする，フレームメモリ制御方法。
【請求項２】
前記画像データを順次的に記録するステップは，
前記第２群の画像データを読み出すステップの開始時点またはその以後から，次のフレームの画像データを順次的に記録するステップを含むことを特徴とする，請求項１記載のフレームメモリ制御方法。
【請求項３】
前記画像データを順次的に記録するステップは，
前のフレームの前記画像データの書き込みが終了した時点から，前記画像データを記録しない書き込みダミー区間を置いて，前記画像データを順次的に記録するステップを含むことを特徴とする，請求項１または請求項２記載のフレームメモリ制御方法。
【請求項４】
前記第１群の画像データ及び前記第２群の画像データを順次的に読み出すステップは，
直前の前記第１群または第２群の画像データの読み込みが終了した時点から，前記画像データを読み出さない第１及び第２読み込みダミー区間を各々置いて，前記画像データを順次的に読み出すステップを含むことを特徴とする，請求項１〜請求項３のいずれか１項記載のフレームメモリ制御方法。
【請求項５】
前記書き込みダミー区間は，前記第１及び前記第２読み込みダミー区間の合計と同じに設定されることを特徴とする，請求項４記載のフレームメモリ制御方法。
【請求項６】
前記画像データを読み出すステップは，前記画像データを記録するステップの書き込み速度に対して２倍の読み込み速度を持って前記画像データを読み出すステップを含むことを特徴とする，請求項１〜請求項５のいずれか１項記載のフレームメモリ制御方法。
【請求項７】
前記第１データ信号及び前記第２データ信号のうち，同じデータ線に供給される各々の信号は同じ色を表示する信号であることを特徴とする，請求項１〜請求項６のいずれか１項記載のフレームメモリ制御方法。
【請求項８】
前記フレームメモリは，１フレームの前記画像データを保存する容量を有することを特徴とする，請求項１〜請求項７のいずれか１項記載のフレームメモリ制御方法。
【請求項９】
複数の走査線，複数の発光制御線及び複数のデータ線に電気的に接続される複数の画素を含み，前記画素は，第１及び第２発光素子を順次的に駆動させる少なくとも一つの第１トランジスタを備える画像表示部と；
前記走査線に走査信号を供給し，前記発光制御線に発光制御信号を供給し，前記データ線にデータ信号を供給する駆動部と；
画像データを保存するフレームメモリと；
前記駆動部及び前記フレームメモリを制御する制御部と；を含み，
前記制御部は，受信した１フレームの画像データを前記フレームメモリに順次的に記録し，前記画像データを記録する時間ＴのＴ／２の時点またはその以後から前記フレームメモリに記録された前記画像データの奇数番目データ及び偶数番目データのうち，いずれか一方のデータを含む第１群の画像データを順次的に読み出して前記駆動部に伝達し，前記第１群の画像データを順次的に読み出した後に，前記フレームメモリに記録された前記画像データの前記奇数番目データ及び前記偶数番目データのうち，他方のデータを含む第２群の画像データを順次的に読み出して前記駆動部に伝達することを特徴とする表示装置。
【請求項１０】
前記読み出された第１群の画像データに属する画像データ及び前記読み出された第２群の画像データに属する画像データに各々相応する第１及び第２データ信号は，前記第１トランジスタのゲートに順次的に伝達されることを特徴とする，請求項９記載の表示装置。
【請求項１１】
前記画素は，
前記第１発光素子及び前記第２発光素子と；
前記走査信号に応答して前記第１トランジスタのゲートに前記第１データ信号及び前記第２データ信号を順次的に伝達する第２トランジスタと；
前記第１及び第２データ信号に相応する第１電圧及び第２電圧で前記第１トランジスタのゲートソース電圧を順次的に維持するキャパシターと；
前記第１及び第２電圧に相応して前記第１及び第２発光素子に順次的に電流を供給する前記第１トランジスタと；
第１発光制御信号に応答して前記第１トランジスタから前記第１発光素子に伝達される電流を１フレーム内の第１期間の間に制限する第３トランジスタと；
第２発光制御信号に応答して前記第１トランジスタから前記第２発光素子に伝達される電流を前記１フレーム内の第２期間の間に制限する第４トランジスタと；を含むことを特徴とする，請求項１０記載の表示装置。
【請求項１２】
前記制御部は，前記第２群の画像データを読み出し始める時点またはその以後に次のフレームの画像データを記録することを特徴とする，請求項９〜請求項１１のいずれか１項記載の表示装置。
【請求項１３】
前記制御部は，前のフレームの前記画像データの書き込みが終了した時点から，前記画像データを記録しない書き込みダミー区間を置いて前記画像データを順次的に記録することを特徴とする，請求項９〜請求項１２のいずれか１項記載の表示装置。
【請求項１４】
前記制御部は，直前の前記第１群または第２群の画像データの読み込みが終了した時点から，前記画像データを読み出さない第１及び第２読み込みダミー区間を各々置いて前記画像データを順次的に読み出すことを特徴とする，請求項９〜請求項１３のいずれか１項記載の表示装置。
【請求項１５】
前記書き込みダミー区間は，前記第１及び第２読み込みダミー区間の合計と同じく設定されることを特徴とする，請求項１４記載の表示装置。
【請求項１６】
前記フレームメモリは，画像データを記録する書き込み速度に対して前記画像データを読み出す読み込み速度が２倍に設定されることを特徴とする，請求項９〜請求項１５のいずれか１項記載の表示装置。
【請求項１７】
前記フレームメモリは，前記１フレームの前記画像データを保存する容量を有することを特徴とする，請求項９〜請求項１６のいずれか１項記載の表示装置。
【請求項１８】
前記駆動部は，前記表示部に前記走査信号を供給する走査駆動部及び前記データ信号を供給するデータ駆動部を含むことを特徴とする，請求項９〜請求項１７のいずれか１項記載の表示装置。
【請求項１９】
前記画素は，有機物からなる発光層を備える有機発光素子及び前記有機発光素子を制御するための画素回路を含むことを特徴とする，請求項９〜請求項１８のいずれか１項記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，フレームメモリ制御方法及びそれを用いた表示装置に関し，より詳しくは，１フレーム分の画像データを保存することができるフレームメモリに記録された画像データを書き込み速度の２倍の読み込み速度で読み出すフレームメモリ制御方法及びそれを用いた順次駆動方式の表示装置に関する。
【背景技術】
【０００２】
一般に，表示装置は，入力された画像データを駆動部を介して画像表示部に供給して所定の画像を表示する装置を言う。このような表示装置における画像データは，１フレーム単位で画面に表示される。例えば停止画面は，１フレームの画像が表示された状態を維持することである。また動画は，１フレームの画像表示が１秒あたり数回乃至数十回更新されることで人間の目に動いているように見せている。
【０００３】
また，表示装置は，滑らかな画像表示のためにメモリに画像データを記録して読み出す過程を繰り返しながら画面に画像を表示する。したがって，表示装置は，通常ビデオメモリ，フレームメモリなどのメモリを含む。ビデオメモリは，大容量の画像データを保存し，三次元グラフィックのような機能をし，ビデオカードなどのような装置に搭載されるメモリを表す。フレームメモリは，フレーム単位の小容量の画像データを保存し，表示装置のコントローラや駆動回路に連結されるメモリを表す。
【０００４】
図１は，従来の一般的な発光表示装置を示す図である。  
図１を参照すれば，従来の発光表示装置は，複数の画素１１０を備えた画像表示部１２０，走査駆動部１３０，データ駆動部１４０，制御部１５０及びフレームメモリ１６０を備える。
【０００５】
具体的に，画像表示部１２０は，走査線Ｓ１，Ｓ２，Ｓ３，…，Ｓｎ及びデータ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍの交差領域に形成される複数の画素１１０を含む。画素１１０は，走査線Ｓ１，Ｓ２，Ｓ３，…，Ｓｎに印加される走査信号により活性化され，データ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍに印加されるデータ信号に相応する光を生成する。
【０００６】
走査駆動部１３０は，制御部１５０から供給される走査制御信号により走査信号を生成し，各走査線（Ｓｌ乃至Ｓｎ）に順次的に走査信号を供給する。ここで，走査制御信号は，クロック信号，リセット信号，垂直同期信号などを含む。
【０００７】
データ駆動部１４０は，制御部１５０から供給されるデータ制御信号によって画像データを変換してデータ信号を生成し，各データ線（Ｄｌ〜Ｄｍ）にデータ信号を供給する。ここで，データ制御信号は，クロック信号，リセット信号，水平同期信号などを含む。
【０００８】
制御部１５０は，クロック信号，リセット信号，垂直制御信号，水平制御信号などのような制御信号を生成し，制御信号を用いて走査駆動部１３０及びデータ駆動部１４０を制御する。このために，制御部１５０は，通常の制御信号発生部（図示せず）及びフレームメモリ制御部（図示せず）を含む。また，制御部１５０は，外部ホスト（図示せず）から入力される画像データをフレームメモリ１６０に保存し，フレームメモリ１６０に保存された画像データを読み出してデータ駆動部１４０に伝達する。
【０００９】
フレームメモリ１６０は，制御部１５０の制御信号によって画像データを記録して出力する。このために，フレームメモリ１６０は，通常２フレーム以上の画像データを保存することができる容量を有する。以下，このようなフレームメモリ１６０の動作について説明する。
【００１０】
図２は，従来の一般表示装置のフレームメモリを示す図である。また，図３は，図２のフレームメモリについての動作タイミング図である。
【００１１】
図２を参照すれば，従来のフレームメモリ１６０は，第１フレームメモリ１６２及び第２フレームメモリ１６４を備える。第１及び第２フレームメモリ１６２，１６４は，制御部の制御信号によって順次的に入力される画像データをフレーム単位で交互に保存し，またフレーム単位で交互に出力する。
【００１２】
具体的に，図２および図３に示すように，従来のフレームメモリ１６０は，制御部の制御信号（Vsync）に応答して第１フレームメモリ１６２にＮ番目フレームデータが順次的に記録されるとき，第２フレームメモリ１６４に先立って保存されたＮ−１番目フレームデータが順次的に読み出されるように動作する。その後，第２フレームメモリ１６４にＮ＋１番目フレームデータが順次的に記録されるとき，第１フレームメモリ１６２に保存されたＮ番目フレームデータが順次的に読み出されるように動作する。同様に，第１フレームメモリ１６２にＮ＋２番目フレームデータが順次的に記録されるとき，第２フレームメモリ１６４に保存されたＮ＋１番目フレームデータが順次的に読み出されるように動作する。その後，第２フレームメモリ１６４にＮ＋３番目フレームデータが順次的に記録されるとき，第１フレームメモリ１６２に保存されたＮ＋２番目フレームデータが順次的に読み出されるように動作する。
【００１３】
このように従来のフレームメモリ１６０は，少なくとも二つのフレームメモリ１６２，１６４または少なくとも２フレーム分以上を保存するフレームメモリ（図示せず）を用いて画像データを交互に保存しながら，交互に出力する。この際，従来のフレームメモリ１６０は，メモリの内部及び外部からみたとき，書き込み動作周波数（write frequency）と読み込み動作周波数（read frequency）とが同じく設定される。
【００１４】
しかしながら，表示装置に用いられるドライバーＩＣ（integrated circuit）のように表示装置の駆動回路がチップなどの形態で集積化されて表示装置に搭載される場合，順次的に入力されるフレームデータを交互に保存したり，或いは２フレーム分以上のフレームデータを保存したりするために，フレームメモリが所定の大きさを持つ必要がある。このため従来の表示装置では，フレームメモリの大きさを小さくすることが難しく，ひいては表示装置のドライバーＩＣを小型化することにも限界があった。
【００１５】
言い換えれば，表示装置においてチップ形態の駆動回路は，回路内に搭載されるフレームメモリの大きさが，小型化を阻害する要因となっている。駆動回路が小型化できないことは，表示装置の電源線，制御線などの配線設計を難しくし，結局，表示装置の設計自由度を制限することになるという問題がある。
【００１６】
なお従来から公知の技術として，特許文献１（特開２００２−１０８３１６号）には，表示コントローラ方法，表示コントローラ，表示ユニット，および電子機器が開示されている。特許文献２（大韓民国特許公開第０２３０９６６号）には，画像表示システムの制御装置およびその駆動方法が開示されている。特許文献３（特開平１０−２８８９７６号）には，液状結晶コントローラ，および液状結晶表示装置が開示されている。
【特許文献１】特開２００２−１０８３１６号
【特許文献２】大韓民国特許公開第０２３０９６６号
【特許文献３】特開平１０−２８８９７６号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は，前述の従来の問題点を鑑みて案出されたもので，本発明の目的は，１フレーム分の容量のフレームメモリを用いて順次駆動方式を実施可能な表示装置のフレームメモリ制御方法を提供することにある。
【００１８】
さらに，本発明の他の目的は，前述したフレームメモリ制御方法を用いる順次駆動方式の表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために，本発明に係るフレームメモリ制御方法の代表的な構成は，フレームメモリに１フレームの画像データを順次的に記録するステップと；上記１フレームの画像データを記録する時間ＴのＴ／２の時点またはその以後から，上記フレームメモリに記録された上記画像データの奇数番目データまたは偶数番目データのうち，いずれか一方のデータを含む第１群の画像データを順次的に読み出すステップと；上記第１群の画像データを順次的に読み出した後に，上記フレームメモリに記録された上記画像データの上記奇数番目データ及び上記偶数番目データのうち，他方のデータを含む第２群の画像データを順次的に読み出すステップと；を含み，上記読み出された第１群の画像データに属する第１画像データ及び上記読み出された第２群の画像データに属する第２画像データに各々相応する第１及び第２データ信号は，二つの発光素子を順次的に駆動させる少なくとも一つのトランジスタのゲートに順次的に伝達されることを特徴とする。
【００２０】
上記画像データを順次的に記録するステップは，上記第２群の画像データを読み出すステップの開始時点またはその以後から，次のフレームの画像データを順次的に記録するステップを含むことができる。
【００２１】
上記画像データを順次的に記録するステップは，前のフレームの上記画像データの書き込みが終了した時点から，上記画像データを記録しない書き込みダミー区間を置いて，上記画像データを順次的に記録するステップを含むことができる。
【００２２】
上記第１群の画像データ及び上記第２群の画像データを順次的に読み出すステップは，直前の上記第１群または第２群の画像データの読み込みが終了した時点から，上記画像データを読み出さない第１及び第２読み込みダミー区間を各々置いて，上記画像データを順次的に読み出すステップを含むことができる。
【００２３】
上記書き込みダミー区間は，上記第１及び上記第２読み込みダミー区間の合計と同じに設定されることでもよい。
【００２４】
上記画像データを読み出すステップは，上記画像データを記録するステップの書き込み速度に対して２倍の読み込み速度を持って上記画像データを読み出すステップを含むことでもよい。
【００２５】
上記第１データ信号及び上記第２データ信号のうち，同じデータ線に供給される各々の信号は同じ色を表示する信号であってもよい。
【００２６】
上記フレームメモリは，１フレームの上記画像データを保存する容量を有していればよい。
【００２７】
また，本発明に係る表示装置の代表的な構成は，複数の走査線，複数の発光制御線及び複数のデータ線に電気的に接続される複数の画素を含み，上記画素は，第１及び第２発光素子を順次的に駆動させる少なくとも一つの第１トランジスタを備える画像表示部と；上記走査線に走査信号を供給し，上記発光制御線に発光制御信号を供給し，上記データ線にデータ信号を供給する駆動部と；画像データを保存するフレームメモリと；上記駆動部及び上記フレームメモリを制御する制御部と；を含み，上記制御部は，受信した１フレームの画像データを上記フレームメモリに順次的に記録し，上記画像データを記録する時間ＴのＴ／２の時点またはその以後から上記フレームメモリに記録された上記画像データの奇数番目データ及び偶数番目データのうち，いずれか一方のデータを含む第１群の画像データを順次的に読み出して上記駆動部に伝達し，上記第１群の画像データを順次的に読み出した後に，上記フレームメモリに記録された上記画像データの上記奇数番目データ及び上記偶数番目データのうち，他方のデータを含む第２群の画像データを順次的に読み出して上記駆動部に伝達することを特徴とする。
【００２８】
上記読み出された第１群の画像データに属する画像データ及び上記読み出された第２群の画像データに属する画像データに各々相応する第１及び第２データ信号は，上記第１トランジスタのゲートに順次的に伝達されることでよい。
【００２９】
上記画素は，上記第１発光素子及び上記第２発光素子と；上記走査信号に応答して上記第１トランジスタのゲートに上記第１データ信号及び上記第２データ信号を順次的に伝達する第２トランジスタと；上記第１及び第２データ信号に相応する第１電圧及び第２電圧で上記第１トランジスタのゲートソース電圧を順次的に維持するキャパシターと；上記第１及び第２電圧に相応して上記第１及び第２発光素子に順次的に電流を供給する上記第１トランジスタと；第１発光制御信号に応答して上記第１トランジスタから上記第１発光素子に伝達される電流を１フレーム内の第１期間の間に制限する第３トランジスタと；第２発光制御信号に応答して上記第１トランジスタから上記第２発光素子に伝達される電流を上記１フレーム内の第２期間の間に制限する第４トランジスタと；を含むことができる。
【００３０】
上記制御部は，上記第２群の画像データを読み出し始める時点またはその以後に次のフレームの画像データを記録することでよい。
【００３１】
上記制御部は，前のフレームの上記画像データの書き込みが終了した時点から，上記画像データを記録しない書き込みダミー区間を置いて上記画像データを順次的に記録することができる。
【００３２】
上記制御部は，直前の上記第１群または第２群の画像データの読み込みが終了した時点から，上記画像データを読み出さない第１及び第２読み込みダミー区間を各々置いて上記画像データを順次的に読み出すことができる。
【００３３】
上記書き込みダミー区間は，上記第１及び第２読み込みダミー区間の合計と同じく設定することができる。
【００３４】
上記フレームメモリは，画像データを記録する書き込み速度に対して上記画像データを読み出す読み込み速度を２倍に設定することでもよい。
【００３５】
上記フレームメモリは，上記１フレームの上記画像データを保存する容量を有することでもよい。
【００３６】
上記駆動部は，上記表示部に上記走査信号を供給する走査駆動部及び上記データ信号を供給するデータ駆動部を含むことでもよい。
【００３７】
上記画素は，有機物からなる発光層を備える有機発光素子及び上記有機発光素子を制御するための画素回路を含むことでもよい。
【発明の効果】
【００３８】
本発明によれば，表示装置の駆動チップの小型化に寄与できる。特に，順次駆動方式のような駆動方式で動作する表示装置の駆動チップの小型化に寄与することができる。
【００３９】
また本発明によれば，表示装置のドライバーＩＣのメモリを１フレーム分のみを使用するので，ドライバーＩＣのチップ大きさを小さくすることができ，表示装置の製造費用を低減することができる。
【発明を実施するための最良の形態】
【００４０】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。以下において，ある部分が他の部分と連結していると説明するとき，これは直接的に連結されている場合だけでなく，その中間に別の素子を間において電気的に連結している場合をも含む。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００４１】
図４は，本実施形態による表示装置を示す図である。  
図４を参照すれば，本実施形態による表示装置は，入力されたデータに相応する画像を画像表示部３２０に表示するために，走査駆動部３３０，データ駆動部３４０，制御部３５０及びフレームメモリ４００を備える。ここで，フレームメモリ４００は，１フレーム分の画像データのみを保存することができる容量を有するメモリで形成される。
【００４２】
画像表示部３２０は，走査線Ｓ１，Ｓ２，…，Ｓｎ及びデータ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍの交差領域に形成される複数の画素３１０を含む。画素３１０は，走査線Ｓ１，Ｓ２，…，Ｓｎに印加される走査信号により活性化され，データ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍに印加されるデータ信号に相応する輝度を表示する。
【００４３】
走査駆動部３３０は，制御部３５０から供給される制御信号によって走査信号を生成し，各走査線（Ｓ１乃至Ｓｎ）に順次的に走査信号を供給する。ここで，制御信号は，クロック信号，リセット信号，垂直同期信号などを含む。
【００４４】
また，走査駆動部３３０は，制御部３５０から供給される制御信号によって発光制御信号を生成し，各発光制御線Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，…，Ｅｎａ，Ｅｎｂに順次的に発光制御信号を供給する。
【００４５】
データ駆動部３４０は，制御部３５０から供給される制御信号によって画像データを変換してデータ信号を生成し，各データ線（Ｄｌ乃至Ｄｍ）にデータ信号を供給する。ここで制御信号は，クロック信号，リセット信号，水平同期信号などを含む。データ信号は，所定の電圧値または電流値を持つことができる。
【００４６】
制御部３５０は，クロック信号と，リセット信号と，垂直制御信号と，水平制御信号などのような制御信号を生成し，制御信号を用いて走査駆動部３３０及びデータ駆動部３４０を制御する。このために，制御部３５０は，制御信号発生部（図示せず）及びフレームメモリ制御部（図示せず）を含む。
【００４７】
また，制御部３５０は，外部ホスト（図示せず）から画像データを受け，それをフレームメモリ４００に保存し，保存された画像データをフレームメモリ４００から読み出し，その読み出された画像データをデータ駆動部３４０に伝達する。
【００４８】
具体的に説明すれば，制御部３５０は，フレームメモリ４００に１フレームの画像データを順次的に記録し，画像データを実質的に記録する期間ＴのＴ／２の時点からフレームメモリ４００に記録された画像データの２ｎ−１（ｎは自然数）（奇数）番目データまたは２ｎ（偶数）番目データのうち，いずれか一つのデータを含む第１群の画像データを順次的に読み出す。そして，制御部１５０は，第１群の画像データを順次的に読み出した後に，フレームメモリ４００に記録された画像データの２ｎ−１（奇数）番目データまたは２ｎ（偶数）番目データのうち，残り一つのデータを含む第２群の画像データを順次的に読み出す。
【００４９】
また，制御部３５０は，フレームメモリ４００に連結し，フレームメモリ４００を制御する機能を持つ任意の制御装置で具現することができる。例えば，制御装置は，表示装置を搭載した携帯端末などの中央処理装置またはマイクロプロセッサーユニット（microprocessor unit，MPU）で具現されうる。
【００５０】
フレームメモリ４００は，図５に示すように，制御部３５０の制御信号によって画像データを順次的に記録して出力する。特にフレームメモリ４００は，表示装置の駆動回路内で１フレーム分だけを保存することができる容量を持つ一つのメモリで形成される。このようなフレームメモリ４００は，独立的な装置で形成されたり，または，制御部３５０内に内蔵されうる。また，フレームメモリ４００は，データ駆動部３４０及び制御部３５０が一つの基板上に集積された集積回路内に内蔵されうる。以下，このようなフレームメモリ４００についてより詳細に説明する。
【００５１】
図６は，本実施形態による表示装置のフレームメモリの駆動タイミングを示す図である。
【００５２】
図６を参照すれば，本実施形態によるフレームメモリ４００は，制御部の制御信号（Vsync）に応答して入力されるＮ番目フレームデータを順次的に保存する。そして，制御部の制御信号に応答してＮ番目フレームデータを実質的に記録する期間ＴのＴ／２を過ぎた時点から，Ｔ／２の時点以前にフレームメモリ４００に保存されたＮ番目フレームデータを順次的に出力し始める。ここで，Ｔ／２時点とは，Ｔ／２の時点またはその以後を含む。
【００５３】
フレームメモリ４００は，まず，メモリ内に保存されているＮ番目フレームについての画像データから奇数番目の画像データまたは偶数番目の画像データのうち，いずれか一つのグループの画像データを含む第１群の画像データを先に出力する。次に，フレームメモリ４００は，第１群の画像データが出力された後に，奇数番目の画像データまたは偶数番目の画像データのうち，残りの１グループの画像データを含む第２群の画像データを出力する。そして，Ｎ＋１番目画像データもＮ番目画像データのように順次的にフレームメモリに記録されて出力される。
【００５４】
フレームメモリ４００は，読み込み動作周波数または読み込み速度が，書き込み動作周波数または書き込み速度の２倍になるように設定される。したがって，フレームメモリ４００は，１フレーム分の画像データを記録する時間と同じ時間で１フレーム分の画像データを読み出す。
【００５５】
また，フレームメモリ４００は，画像データを順次的に記録するとき，実質的に画像データを記録しない書き込みダミー区間Ｄｗを含む。この場合，書き込みダミー区間Ｄｗは，フレームメモリ４００でミスが発生する場合に，同じフィールドに画像データを記録すると同時に読み出す場合が発生しないようにするために形成される。このような書き込みダミー区間Ｄｗは，通常Ｔ／２未満の期間で形成されることが好ましい。
【００５６】
また，前述の場合，フレームメモリ４００は，第１群及び第２群の画像データを各々順次的に読み出すとき，書き込みダミー区間Ｄｗに相応するように画像データを実質的に読み出さない第１読み込みダミー区間Ｄｒ１及び第２読み込みダミー区間Ｄｒ２を含むことが好ましい。ここで，書き込みダミー区間Ｄｗは，第１及び第２読み込みダミー区間Ｄｒ１，Ｄｒ２を合せた区間と同じく設定されることが好ましい。
【００５７】
このように本実施形態のフレームメモリ４００は，１フレーム分の画像データだけを保存することができる一つのメモリを用いて画像データを保存して出力できる。さらに，本実施形態では，フレームメモリ４００に保存されている画像データを二回に分けて出力することによって，一つの駆動トランジスタに二つの発光素子が連結される画素を備える順次駆動方式の表示装置に非常に有用に適用されうる。
【００５８】
図７は，本実施形態による表示装置に適用できる画素回路を示す図である。図７において画素回路内のトランジスタは，ｐ型トランジスタで形成されている。
【００５９】
図７を参照すれば，本実施形態による表示装置に適用できる画素回路３１２，３１４，３１６は，一つの走査信号Ｓ１が印加される１水平期間の間に各データ線Ｄ１，Ｄ２，Ｄ３を介して伝達される第１及び第２データ信号及び二つの発光制御信号Ｅ１ａ，Ｅ１ｂによって二つの発光素子ＥＬ１＿Ｒ１，ＥＬ１＿Ｇ１；ＥＬ１＿Ｂ１，ＥＬ１＿Ｒ２；ＥＬ１＿Ｇ２，ＥＬ１＿Ｂ２を各々順次的に駆動させる順次駆動方式の画素回路で形成されている。第１及び第２データ信号は，第１群の画像データに属する第１画像データ及び上記読み出された第２群の画像データに属する第２画像データに各々相応するデータ信号である。以下の実施形態では，特定走査線Ｓ１及び特定データ線Ｄ１により規定される領域に形成されている画素３１０内の画素回路３１２を中心に説明する。ここで，画素３１０は，一つの画素回路３１２と二つの発光素子ＥＬ１＿Ｒ１，ＥＬ１＿Ｇ１を含む。
【００６０】
画素回路３１２は，第１トランジスタＭ１，第２トランジスタＭ２，第１発光素子ＥＬ１＿Ｒ１の発光期間を制限する第３トランジスタＭ３１及び第２発光素子ＥＬ１＿Ｇ１の発光期間を制限する第４トランジスタＭ３２を含む。ここで，第１発光素子ＥＬ＿Ｒは赤発光をする素子を表し，第２発光素子ＥＬ１＿Ｇ１は緑発光をする素子を表す。そして，発光素子は，有機物を発光層とする有機薄膜とこの有機薄膜の両面に接して形成されるアノードとカソードと，を備えた有機発光素子を含む。一方，第１及び第２発光素子ＥＬ１＿Ｒ１，ＥＬ１＿Ｇ１は，前述の構成以外に同じ色を表示する一対の発光素子または赤，緑及び青のうち，いずれか一つの互いに異なる色で各々発光する任意の一対の発光素子で形成されうる。
【００６１】
具体的に説明すれば，第１トランジスタＭ１は，ソース，ドレイン及びゲートを備え，ソースは第１電源電圧ＶＤＤを供給する第１電源線に連結され，ドレインは第３トランジスタＭ３１のソース及び第４トランジスタＭ３２のソースに共通連結され，ゲートは第２トランジスタＭ２のドレインに連結される。
【００６２】
また，第１トランジスタＭ１は，１フレーム内の所定時間の間にゲートとソース間に印加される第１データ信号によって所定の電流源として動作し，駆動トランジスタとして第３トランジスタＭ３１を介して第１発光素子ＥＬ１＿Ｒ１に電流を供給する。すなわち，二つの発光素子を順次的に駆動させるトランジスタである。
【００６３】
また，第１トランジスタＭ１は，１フレーム内のまた別の所定時間の間にゲートとソース間に印加される第２データ信号によって所定の電流源として動作し，駆動トランジスタとして第４トランジスタＭ３２を介して第２発光素子ＥＬ１＿Ｇ１に電流を供給する。
【００６４】
第２トランジスタＭ２はソース，ドレイン及びゲートを備え，ソースはデータ線Ｄｍに連結され，ドレインはキャパシターＣｓｔの第１電極に連結され，ゲートは走査線Ｓｎに連結される。
【００６５】
また，第２トランジスタＭ２は，走査線Ｓｎにイネーブルレベルまたはローレベルの走査信号が印加されるとき，オン状態になり，データ線Ｄｍに印加されるデータ信号を第１トランジスタＭ１のゲートとキャパシターＣｓｔの第１電極に伝達する。例えば，第２トランジスタＭ２は，１フレーム期間の間に二回のイネーブルレベルの走査信号に応答し，データ線Ｄｍに印加される第１及び第２データ信号を第１トランジスタＭ１のゲートに順次的に伝達する。
【００６６】
第３トランジスタＭ３１はソース，ドレイン及びゲートを備え，ソースは第１トランジスタＭ１のドレインに連結され，ドレインは第１発光素子ＥＬ１＿Ｒ１のアノードに連結され，ゲートは第１発光制御線Ｅｌａに連結される。ここで，第１発光制御線Ｅｌａは走査駆動部に連結され，第１発光素子ＥＬ＿Ｒの発光期間を制御するための第１発光制御信号を第３トランジスタＭ３１のゲートに伝達する。
【００６７】
また，第３トランジスタＭ３１は，第１発光制御線Ｅｌａに印加される第１発光制御信号に応答して第１トランジスタＭ１と第１発光素子ＥＬ１＿Ｒ１間の接続を所定時間の間に維持したり，または遮断し，第１トランジスタＭ１からの電流が第１発光素子ＥＬ１＿Ｒ１に選択的に供給されるようにする。ここで，第１発光素子ＥＬ＿Ｒ１のカソードは，第１電源電圧ＶＤＤより低い第２電源電圧ＶＳＳを供給する第２電源線に共通連結される。
【００６８】
第４トランジスタＭ３２はソース，ドレイン及びゲートを備え，ソースは第１トランジスタＭ１のドレインに連結され，ドレインは第２発光素子ＥＬ１＿Ｇ１のアノードに連結され，ゲートは第２発光制御線Ｅ１ｂに連結される。ここで，第２発光制御線Ｅ１ｂは第２発光素子ＥＬ１＿Ｇ１の発光期間を制御するための第２発光制御信号を第４トランジスタＭ３２のゲートに伝達する。そして，第２発光制御信号は，１水平期間の間に第１発光制御信号と重複しないイネーブルレベルまたはローレベル期間を有する。
【００６９】
また，第４トランジスタＭ３２は，第２発光制御線Ｅ１ｂに印加される第２発光制御信号に応答して第４トランジスタＭ３２と第２発光素子ＥＬ１＿Ｇ１間の接続を維持したり，または遮断し，第１トランジスタＭ１からの電流が第２発光素子ＥＬ１＿Ｇ１に選択的に供給されたりするようにする。ここで，第２発光素子ＥＬ１＿Ｇ１のカソードは，第２電源電圧ＶＳＳを供給する第２電源線に共通連結される。
【００７０】
図８は，図７の画素回路を備える表示装置についての駆動タイミング図である。本実施形態において一つのフィールド１Ｆは第１及び第２サブフィールド１ＳＦ，２ＳＦで形成される。第１及び第２サブフィールド１ＳＦ，２ＳＦ期間は同じく形成されている。また，本実施形態では説明の便宜のために，１フィールド期間の間に特定走査線Ｓ１に電気的に接続されている一部画素回路の駆動タイミングを中心に説明する。
【００７１】
図７及び図８を参照すれば，本実施形態による表示装置に適用できる画素回路は，一つの行（ｒｏｗ）ラインを活性化する時間を表す１水平周期または１フィールド（one field，1F）内の第１及び第２サブフィールド１ＳＦ，２ＳＦ期間の間に第１及び第２発光素子ＥＬ１＿Ｒ１，ＥＬ１＿Ｇ１；ＥＬ１＿Ｂ１，ＥＬ１＿Ｒ２；ＥＬ１＿Ｇ２，ＥＬ１＿Ｂ２を順次的に各々制御する。
【００７２】
第１サブフィールド期間において，走査線Ｓ１にローレベルの走査信号が印加されれば，第２トランジスタＭ２がターンオンされ，この際，データ線Ｄ１，Ｄ２，Ｄ３に印加されている第１データ信号が画素回路３１２，３１４，３１６内の第１トランジスタＭ１のゲートに伝達され，キャパシターＣｓｔに第１データ信号に相応する電圧が保存され，第１トランジスタＭ１がゲートとソース間の電圧に相応して所定の電流源として動作する。
【００７３】
そして，第１発光制御線Ｅｌａにローレベルの第１発光制御信号が印加されれば，第３トランジスタＭ３１がターンオンされ，したがって，第１トランジスタＭ１から第１発光素子ＥＬ１＿Ｒ１；ＥＬ１＿Ｂ１；ＥＬ１＿Ｇ２に電流が供給される。この際，第２発光制御線Ｅ１ｂにはハイレバルの第２発光制御信号が印加され，第４トランジスタＭ３２は，ターンオフ状態となり，したがって，第２発光素子ＥＬ１＿Ｇ１；ＥＬ１＿Ｒ２；ＥＬ１＿Ｂ２には電流が流れない。
【００７４】
次に，第２サブフィールド期間において，走査線Ｓ１にローレベルの走査信号が印加されれば，第２トランジスタＭ２がターンオンされ，この際，データ線Ｄ１，Ｄ２，Ｄ３に印加されている第２データ信号が画素回路３１２，３１４，３１６内の第１トランジスタＭ１のゲートに伝達され，キャパシターＣｓｔに第２データ信号に相応する電圧が保存され，第１トランジスタＭ１がゲートとソース間の電圧に相応して所定の電流源で動作する。そして，第２発光制御線Ｅ１ｂにローレベルの第２発光制御信号が印加されれば，第４トランジスタＭ３２がターンオンされ，第１トランジスタＭ１から第２発光素子ＥＬ１＿Ｇ１；ＥＬ１＿Ｒ２；ＥＬ１＿Ｂ２に電流が供給される。この際，第１発光制御線Ｅｌａにはハイレベルの第１発光制御信号が印加され，第３トランジスタＭ３１はターンオフ状態となる。従って，第１発光素子ＥＬ１＿Ｒ１；ＥＬ１＿Ｂ１；ＥＬ１＿Ｇ２には電流が流れない。
【００７５】
このように本実施形態によるフレームメモリ制御方法によれば，ドライバーＩＣ（integrated circuit）内に１フレーム分だけのデータを保存することができるメモリを使用しながら順次駆動方式の表示装置を具現することができる。
【００７６】
図９は，本発明の他の実施形態による表示装置を示す図である。  
図９を参照すれば，他の実施形態による表示装置は，入力されたデータ信号に相応する画像を画像表示部６２０に表示するために，走査駆動部６３０，データ駆動部６４０，制御部６６０，フレームメモリ６７０及び電源供給部６８０を備える。ここで，フレームメモリ６７０は，１フレーム分の画像データだけを保存することができる容量を持つ一つのメモリで形成される。
【００７７】
画像表示部３２０は，走査信号を伝達する走査線Ｓ１，Ｓ２，…，Ｓｎ，データ信号を伝達するデータ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ，また，走査線Ｓ１，Ｓ２，…，Ｓｎ及びデータ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍにより規定される領域に形成される複数の画素６１０を含む。画素６１０は，走査線Ｓ１，Ｓ２，…，Ｓｎに印加される走査信号により活性化され，データ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍに印加されるデータ信号に相応する輝度を表示する。
【００７８】
また，画像表示部３２０は，発光制御信号を各画素６１０に伝達する発光制御線Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，…，Ｅｎａ，Ｅｎｂを含む。発光制御線Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，…，Ｅｎａ，Ｅｎｂは，二つの制御線が一対をなすように形成されている。一方，発光制御線Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，…，Ｅｎａ，Ｅｎｂは，発光制御信号により制御されるトランジスタを互いに異なるタイプのトランジスタ，すなわち，ｐ型トランジスタと，ｎ型トランジスタとに各々形成する場合には，一つの発光制御線で形成されうる。
【００７９】
走査駆動部６３０は，制御部６６０から供給される制御信号により走査信号を生成し，それぞれの走査線Ｓ１，Ｓ２，…，Ｓｎに連結されている画素６１０に順次的に走査信号を供給する。ここで，制御信号は，スタートパルスと，クロック信号と，リセット信号と，垂直同期信号などを含む。
【００８０】
また走査駆動部６３０は，制御部６６０から供給される制御信号によって発光制御信号を生成し，各一対の発光制御線Ｅ１ａ，Ｅ１ｂ，Ｅ２ａ，Ｅ２ｂ，…，Ｅｎａ，Ｅｎｂに連結されている画素６１０に順次的に第１及び第２発光制御信号を供給する。
【００８１】
データ駆動部６４０は，制御部６６０から供給される制御信号によって画像データを変換してデータ信号を生成し，逆多重化部６５０を介して各データ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍにデータ信号を供給する。ここで，制御信号はスタートパルスなどのスタート信号と，クロック信号と，リセット信号と，水平同期信号などを含む。データ信号は，データ電圧またはデータ電流で形成されうる。例えば，データ駆動部６４０は，４８個のチャンネル出力を備え，逆多重化部６５０は，４８個のチャンネル入力を１７６＊３のチャンネル出力に変換して画像表示部６２０の各データ線Ｄ１，Ｄ２，Ｄ３，…，Ｄｍに伝達することができる。
【００８２】
前述の画像表示部６２０，走査駆動部６３０及び逆多重化部６５０は，同一基板６００上に形成される。
【００８３】
制御部６６０は，シフトレジスターに入力されるスタートパルスなどのスタート信号と，クロック信号と，リセット信号と，垂直制御信号と，水平制御信号などのような制御信号を生成する。また，制御部６６０は，走査駆動部６３０，データ駆動部６４０及び逆多重化部６５０を制御する。また，制御部６６０は，ホストＣＰＵ７００（外部ホスト）から画像データを受けて，それを内蔵型フレームメモリ６７０に保存し，保存された画像データをフレームメモリ６７０から読み出し，その読み出した画像データをデータ駆動部６４０に伝達する。
【００８４】
具体的に，制御部６６０は，フレームメモリ６７０に１フレームの画像データを順次的に記録し，画像データを実質的に記録する期間ＴのＴ／２の時点からフレームメモリ６７０に記録された画像データの奇数番目データ及び偶数番目データのうち，いずれか一つのデータを含む第１群の画像データを順次的に読み出す。そして，制御部６６０は，第１群の画像データを順次的に読み出した後に，フレームメモリ６７０に記録された画像データの奇数番目データ及び偶数番目データのうち，残りの一つのデータを含む第２群の画像データを順次的に読み出す。その読み出された第１群及び第２群の画像データは，順次駆動方式で画像表示部６２０の各画素内の二つの発光素子を順次的に駆動させるトランジスタのゲートに順次的に伝達される。
【００８５】
前述のデータ駆動部６４０及び制御部６６０は，一つの集積回路またはドライバーＩＣ６９０で形成される。この場合，ドライバーＩＣ６９０は，基板６００に接着されて電気的に連結されるＴＣＰ（tape carrier package），ＦＰＣ（flexible printed circuit）またはＴＡＢ（tape
automatic bonding）にチップなどの形態で装着することができる。
【００８６】
フレームメモリ６７０は，１フレーム分の容量を持つメモリで形成され，制御部６６０に内蔵される。フレームメモリ６７０は，電力が供給される１メモリ内のデータビット等を，内容が引き続き維持され，読み書きが可能なビデオＲＡＭで形成される。もちろん，フレームメモリ６７０は，エスラムと類似する機能を持つ他の種類のメモリを用いて形成されうる。
【００８７】
電源供給部６８０は，制御部６６０の制御信号によって基板６００上の画像表示部６２０，走査駆動部６３０及び逆多重化部６５０と，データ駆動部６４０及び制御部６６０を含むドライバーＩＣ６９０に各々所定の電源を供給する。
【００８８】
前述のように，他の実施形態による表示装置では，ドライバーＩＣ６９０内の制御部６６０に内蔵されたフレームメモリ６７０を１フレーム分のメモリを用いて形成することによって，従来に比べてドライバーＩＣ６９０の大きさ及び設置面積が減少される。したがって，他の実施形態によれば，ドライバーＩＣ６９０が搭載される表示装置の設計自由度が増加され，製造費用が低減される。
【００８９】
一方，前述の実施形態において，フレームメモリ制御方法は，単一走査（single scan）や順次走査（progressive scan）方式で駆動される表示装置のみならず，二重走査（dual scan）方式，飛越走査（interlaced scan）方式やまた別の方式の走査方式を用いる表示装置にも適用されうる。
【００９０】
また，前述の実施形態において，画素回路はスイッチングトランジスタと駆動トランジスタを含む電圧記入方式の基本的な画素回路として言及された。しかしながら本発明は，スイッチングトランジスタと駆動トランジスタ以外に駆動トランジスタの閾値電圧を補償するためのトランジスタまたは電圧降下を補償するためのトランジスタなどを含む電圧記入方式の画素回路に対しても適用することができる。さらに本発明は，電圧記入方式の画素回路のみならず，データ信号をデータ電流に供給する電流記入方式の画素回路に対しても適用することができる。
【００９１】
また，前述の実施形態において，画素回路内のトランジスタがソース，ドレイン及びゲートを備えていると説明したが，各トランジスタは，ソースまたはドレインを表す第１電極，ドレインまたはソースを表す第２電極，及びゲートを備えるように形成されうる。言い換えれば，前述の画素回路でのＭＯＳトランジスタは，一例として言及されたのである。したがって，本発明の画素回路は，ＭＯＳトランジスタ以外に他の種類のトランジスタで形成されうる。例えば，第１電極，第２電極，及び第３電極を備え，第１電極及び第２電極間に印加される電圧によって第２電極から第３電極へ流れる電流の量を制御できる能動素子で具現することができる。
【００９２】
また，前述の実施形態において，画素回路の第２乃至第４トランジスタＭ２，Ｍ３１，Ｍ３２は，走査信号及び発光制御信号に応答して両側の電極をスイッチングするための素子として，これと同じ機能を果たすことができる様々なスイッチング素子を用いて具現されうる。
【００９３】
また，前述の実施形態において，発光素子は有機発光素子以外に無機物を用いて発光層を形成する無機発光素子を含むことができる。
【００９４】
また，前述の実施形態において，表示装置の走査駆動部とデータ駆動部は，画像表示部が形成されているガラス基板上に直接装着することができ，画像表示部が形成されている基板に走査線，データ線及びトランジスタと同じ層等で形成されている駆動回路に代替されうる。一方，走査駆動部及び／またはデータ駆動部はＣＯＦ（chip on flexible board，または chip on film）構造で形成されうる。言い換えれば，走査駆動部及び／またはデータ駆動部は，基板に接着されて電気的に連結される可撓性印刷回路基板（flexible
printed circuit：ＦＰＣ）またはフィルムなどにチップなどの形態で装着されうる。
【００９５】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことはいうまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到しうることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００９６】
本発明は，フレームメモリ制御方法及びそれを用いた順次駆動方式の表示装置に利用することができる。
【図面の簡単な説明】
【００９７】
【図１】従来の一般表示装置を示す図である。
【図２】従来の一般表示装置のフレームメモリを示す図である。
【図３】図２のフレームメモリの動作タイミング図である。
【図４】本発明の好適な一実施形態による表示装置を示す図である。
【図５】本発明の一実施形態による表示装置のフレームメモリを示す図である。
【図６】本発明の一実施形態による表示装置のフレームメモリの動作タイミング図である。
【図７】本発明の一実施形態による表示装置の画素回路を示す図である。
【図８】図７の画素回路を備える表示装置についての駆動タイミング図である。
【図９】本発明の他の実施形態による表示装置を示す図である。
【符号の説明】
【００９８】
Ｃｓｔ  …キャパシター
Ｄｍ   …データ線
Ｄｒ１  …第１読み込みダミー区間，Ｄｒ２  …第２読み込みダミー区間
Ｄｗ   …書き込みダミー区間
Ｅｌａ  …第１発光制御線，Ｅ１ｂ  …第２発光制御線
ＥＬ１＿Ｒ１   …第１発光素子，ＥＬ１＿Ｇ１   …第２発光素子
Ｍ１，Ｍ２，Ｍ３１，Ｍ３２   …第１〜第４トランジスタ
Ｓｎ   …走査線
ＶＤＤ  …第１電源電圧，ＶＳＳ  …第２電源電圧
１１０  …画素
１２０  …画像表示部
１３０  …走査駆動部
１４０  …データ駆動部
１５０  …制御部
１６０  …フレームメモリ
１６２  …第１フレームメモリ，１６４  …第２フレームメモリ
１Ｆ   …フィールド
３１０  …画素
３１２，３１４，３１６  …画素回路
３２０  …画像表示部
３３０  …走査駆動部
３４０  …データ駆動部
３５０  …制御部
４００  …フレームメモリ
６００  …基板
６１０  …画素
６２０  …画像表示部
６３０  …走査駆動部
６４０  …データ駆動部
６５０  …逆多重化部
６６０  …制御部
６７０  …フレームメモリ
６８０  …電源供給部
６９０  …ドライバーＩＣ
７００  …ホストＣＰＵ
【図１】
2006072311.tif 000003
【図２】
2006072311.tif 000004
【図３】
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【図４】
2006072311.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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