(57)【要約】【課題】  高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが共存する半導体製造プロセスにおいて、結晶欠陥起因によるリークを低減する。【解決手段】  半導体基板１１に素子分離絶縁膜１２に囲まれた第１および第２の活性領域１，２を形成する。次に、第１および第２の活性領域上に第１の熱酸化膜および化学的気相成長法による第１の酸化膜を形成する。次に、第２の活性領域上に形成された第１の熱酸化膜と第１の酸化膜を除去する。次に、第２の活性領域上に第２の熱酸化膜を形成して単層絶縁膜１３ｂを形成するとともに、第１の活性領域上に第１の熱酸化膜および第１の酸化膜を含む積層絶縁膜１３ａを形成する。次に、積層絶縁膜および単層絶縁膜上にゲート電極１４ａ，１４ｂとなる導電膜を形成する。ここで、積層絶縁膜の膜厚を単層絶縁膜の膜厚よりも厚く形成し、第１の熱酸化膜は急速熱酸化法によって形成する。【選択図】  図１
2006196580.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された埋め込み型素子分離絶縁膜に囲まれた複数の活性領域に、動作電圧が互いに異なりかつ互いに膜厚が異なるゲート絶縁膜を有する高電圧および低電圧ＭＯＳＦＥＴがそれぞれ形成された半導体装置であって、
前記高電圧ＭＯＳＦＥＴのゲート絶縁膜は下層に熱酸化膜を有する積層絶縁膜であり、前記低電圧ＭＯＳＦＥＴのゲート絶縁膜は前記積層絶縁膜より薄い単層絶縁膜であり、前記積層絶縁膜の熱酸化膜は急速熱酸化法によって形成されていることを特徴とする半導体装置。
【請求項２】
前記埋め込み型素子分離絶縁膜に囲まれた他の活性領域に不揮発性記憶素子が形成されている請求項１記載の半導体装置。
【請求項３】
前記不揮発性記憶素子は、他の活性領域の半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された少なくとも酸化膜および窒化膜を含む積層構造の容量絶縁膜と、前記容量絶縁膜における窒化膜上に酸化膜を介して形成された制御ゲート電極とを備えた浮遊ゲート電極型不揮発性メモリである請求項２記載の半導体装置。
【請求項４】
前記不揮発性記憶素子は、他の活性領域の半導体基板上に形成された酸化膜、窒化膜および酸化膜からなるＯＮＯ膜と、前記ＯＮＯ膜の上層となる酸化膜上に形成された制御ゲート電極とを備えたＭＯＮＯＳ型不揮発性メモリである請求項２記載の半導体装置。
【請求項５】
半導体基板に埋め込み型素子分離絶縁膜を形成することによって、前記素子分離絶縁膜に囲まれた第１および第２の活性領域を形成する工程と、
前記第１および第２の活性領域上に下層となる第１の熱酸化膜および化学的気相成長法による上層となる第１の酸化膜を形成する工程と、
前記第２の活性領域上に形成された前記第１の熱酸化膜と第１の酸化膜を除去する工程と、
前記第２の活性領域上に第２の熱酸化膜を形成して単層絶縁膜を形成するとともに、前記第１の活性領域上に前記第１の熱酸化膜および第１の酸化膜を含む積層絶縁膜を形成する工程と、
前記積層絶縁膜および単層絶縁膜上にゲート電極となる導電膜を形成する工程とを含み、
前記積層絶縁膜の膜厚を前記単層絶縁膜の膜厚よりも厚く形成し、
前記第１の熱酸化膜は急速熱酸化法によって形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１および第２の活性領域上に前記第１の熱酸化膜を形成する前に、
前記半導体基板の前記素子分離絶縁膜に囲まれた、浮遊ゲート電極型不揮発性メモリを形成する第３の活性領域を形成する工程と、
前記第３の活性領域上にトンネル絶縁膜および浮遊ゲート電極を順次形成する工程と、
前記浮遊ゲート電極上に少なくとも第２の酸化膜および窒化膜を含む積層構造の容量絶縁膜を形成する工程とをさらに含み、
前記第１の熱酸化膜および第１の酸化膜を形成する工程において、前記第３の活性領域上の前記容量絶縁膜における窒化膜上にも第３の酸化膜を同時に形成し、
前記第３の酸化膜上に制御ゲート電極となる導電膜を形成する請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１および第２の活性領域上に第１の熱酸化膜を形成する前に、
前記半導体基板の前記素子分離絶縁膜に囲まれた、ＭＯＮＯＳ型不揮発性メモリを形成する第３の活性領域を形成する工程と、
前記第３の活性領域上に第２の酸化膜および窒化膜を順次形成する工程を含み、
前記第１の熱酸化膜および第１の酸化膜を形成する工程において、前記第３の活性領域上の前記窒化膜上にも第３の酸化膜を同時に形成してＯＮＯ膜とし、
前記第３の酸化膜上に制御ゲート電極となる導電膜を形成する請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１の熱酸化膜および第１の酸化膜を形成する工程では、
下層となる前記第１の熱酸化膜を先に形成した後、上層となる前記第１の酸化膜を形成する請求項５，６または７記載の半導体装置の製造方法。
【請求項９】
前記第１の熱酸化膜および第１の酸化膜を形成する工程では、
上層となる前記第１の酸化膜を先に形成した後、下層となる前記第１の熱酸化膜を形成する請求項５，６または７記載の半導体装置の製造方法。
【請求項１０】
前記急速熱酸化は９００〜１２５０℃で行い、前記半導体基板上での第１の熱酸化膜の膜厚が２〜４ｎｍとする請求項５，６，７，８または９記載の半導体装置の製造方法。
【請求項１１】
前記第１の熱酸化膜は水素と酸素をチャンバー内部で燃焼させる方式で形成する請求項５，６，７，８，９または１０記載の半導体装置の製造方法。
【請求項１２】
前記化学気相成長による酸化膜は温度７００〜９００℃でシラン又はジクロロシランを含む雰囲気ガス内で形成する請求項５，６，７，８，９，１０，１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作電圧が互いに異なりかつ互いに膜厚の異なるゲート絶縁膜を有するＭＯＳＦＥＴを同一半導体チップ上に集積する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年需要が伸びているＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）においては、複数のＭＯＳＦＥＴが１チップ内に混載されている。例えば、混載フラッシュ、混載ＤＲＡＭ、入出力回路、混載アナログ回路には、ゲート絶縁膜の厚い（１０〜２０ｎｍ）高電圧ＭＯＳＦＥＴが使用されている。また、論理回路やＳＲＡＭ回路にはゲート絶縁膜の薄い（２〜４ｎｍ）低電圧ＭＯＳＦＥＴが使用されている（例えば、特許文献１，２参照）。
【０００３】
図１６はゲート絶縁膜の膜厚が互いにことなる高電圧ＭＯＳＦＥＴ、低電圧ＭＯＳＦＥＴの断面構成を概略的に示したものである。
【０００４】
図１６に示すように、高電圧ＭＯＳＦＥＴは半導体基板１１に素子分離絶縁膜１２（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）との間に形成された活性領域におけるドレイン領域１５ａとソース領域１６ａ間のチャネル領域上に膜厚の厚いゲート絶縁膜１３ａとゲート電極１４ａが順次形成されている。低電圧ＭＯＳＦＥＴも同様、半導体基板１１に素子分離絶縁膜１２が形成され、素子分離絶縁膜１２との間に形成された活性領域におけるドレイン領域１５ｂとソース領域１６ｂ間のチャネル領域上に膜厚の薄いゲート絶縁膜１３ｂとゲート電極１４ｂが順次形成されている。ここでは、低電圧、高電圧ともに１種類のＭＯＳＦＥＴのみ記載しているが、１チップＬＳＩでは、低電圧ｎ型ＭＯＳＦＥＴ、低電圧ｐ型ＭＯＳＦＥＴ、高電圧ｎ型ＭＯＳＦＥＴ、高電圧ｐ型ＭＯＳＦＥＴで構成されている。
【０００５】
以下に、従来の低電圧ＭＯＳＦＥＴと高電圧ＭＯＳＦＥＴを同一基板上に形成する製造方法について、図１７および図１８の工程順断面概略図に従って説明する。
【０００６】
まず、図１７（ａ）に示すように、ｐ型シリコンからなる半導体基板１０１に素子分離絶縁膜１０２（ＳＴＩ）を形成し、高電圧ＭＯＳＦＥＴ領域1および低電圧ＭＯＳＦＥＴ領域２を形成する。
【０００７】
次に図１７（ｂ）に示すように、温度が約８００℃〜９００℃の酸素雰囲気で半導体基板１０１を熱酸化することにより、半導体基板１０１の主面上に膜厚が約１０〜２０ｎｍの第１のゲート絶縁膜１０３を形成する。
【０００８】
次に図１７（ｃ）に示すように、公知のフォトレジスト技術により、低電圧ＭＯＳＦＥＴ領域が開口するマスクパターン１０４を形成する。次いで、フッ酸によるウェットエッチングにより低電圧ＭＯＳＦＥＴ領域２に形成された第１のゲート絶縁膜１０３を除去する。
【０００９】
次に図１８（ａ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン１０４を除去し、温度が約９００℃〜１２５０℃の酸素雰囲気または酸素と窒素の雰囲気で低電圧ＭＯＳＦＥＴ領域２で露出した半導体基板１０１を熱酸化することにより、膜厚が２〜４ｎｍの第２のゲート絶縁膜１０５を形成する。次いで、公知の減圧ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により多結晶シリコン膜１０６を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン１０７を形成する。
【００１０】
次に図１８（ｂ）に示すように公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜１０６を除去し、ゲート電極１０８を形成する。次いで、ゲート電極形成用マスクパターン１０７を除去した後、ゲート電極１０８をマスクとして、砒素（Ａｓ）イオンを注入してドレインおよびソースとなる拡散層領域１０９を形成する。
【００１１】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【特許文献１】特開２００１−２８４４６９号公報
【特許文献２】特開２００３−４６０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記に示す製造方法では以下に示す課題を有している。
【００１３】
ゲート絶縁膜形成時には、半導体基板における素子分離絶縁膜（ＳＴＩ）と接する側壁部も酸化される。側壁部が酸化された場合、体積膨張するため半導体基板には圧縮応力が作用する。
【００１４】
特に高電圧ＭＯＳＦＥＴの場合、ゲート絶縁膜の膜厚は１０ｎｍ〜２０ｎｍとなり低電圧ＭＯＳＦＥＴと比べ非常に厚膜となる。このため、半導体基板の側壁部には大きな圧縮応力が作用し、特にゲート長およびゲート幅が短い、すなわち活性領域の面積が小さい低電圧ＭＯＳＦＥＴの半導体基板内には、図１７（ｂ）に示した高電圧ＭＯＳＦＥＴ用のゲート絶縁膜を形成した際に、高電圧ＭＯＳＦＥＴと比べ非常に大きな圧縮応力が作用し、結晶欠陥が発生する。
【００１５】
結晶欠陥が半導体基板とドレイン、ソース拡散層を横切った場合、結晶欠陥部がリークパスとなる。その結果、ソース・ドレイン間リークや接合リークが発生し、素子の性能劣化、歩留まりが低下するという問題が発生する。
【００１６】
以上に述べた問題は低電圧ＭＯＳＦＥＴを製造するプロセスに高電圧ＭＯＳＦＥＴを加えたために生じたものである。
【００１７】
図１９には、低電圧ＭＯＳＦＥＴのみのプロセスと上記低電圧ＭＯＳＦＥＴと高電圧ＭＯＳＦＥＴが混載されたプロセスとのシリコン基板中の応力を比較した結果を示す。図１９よりわかるように、高電圧ＭＯＳＦＥＴプロセスが混載されることで応力が増加している。
【００１８】
図２０には、リーク歩留りを比較した結果を示す。高電圧ＭＯＳＦＥＴプロセスが混載されることで歩留りが低下する。
【００１９】
また、応力低減を目的とするのではないが、ゲート絶縁膜として、拡散炉を用いた熱酸化膜と化学気相成長による酸化膜からなる積層構造が提案されている（例えば、特開２０００−５８６６９参照）。この構成によって、ゲート絶縁膜を熱酸化のみで形成する場合に比べ熱酸化量を低減することでシリコン基板中の応力を低減することはできる。図２１には、この構成による熱酸化量と応力の関係を示す。
【００２０】
しかしながら、上記の従来技術では熱酸化に拡散炉を用いており、拡散炉による熱酸化膜形成は短時間での温度制御が困難なため、薄膜化すると膜厚の制御が難しくなるという問題が発生する。
【００２１】
したがって、この発明の目的は、上記従来の問題を解決するものであって、ゲート絶縁膜の膜厚が互いに異なる高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが共存する半導体製造プロセスにおいて、結晶欠陥起因によるリークを低減することによって、素子の性能および歩留り向上を図ることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
上記の課題を解決するため、本発明の半導体装置およびその製造方法は、高電圧ＭＯＳＦＥＴのゲート絶縁膜構造を急速熱酸化による薄膜の熱酸化膜と化学気相成長による酸化膜の積層構造として形成するものである。
【００２３】
具体的に、本発明の請求項１記載の半導体装置は、半導体基板に形成された埋め込み型素子分離絶縁膜に囲まれた複数の活性領域に、動作電圧が互いに異なりかつ互いに膜厚が異なるゲート絶縁膜を有する高電圧および低電圧ＭＯＳＦＥＴがそれぞれ形成された半導体装置であって、前記高電圧ＭＯＳＦＥＴのゲート絶縁膜は下層に熱酸化膜を有する積層絶縁膜であり、前記低電圧ＭＯＳＦＥＴのゲート絶縁膜は前記積層絶縁膜より薄い単層絶縁膜であり、前記積層絶縁膜の熱酸化膜は急速熱酸化法によって形成されている。
【００２４】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記埋め込み型素子分離絶縁膜に囲まれた他の活性領域に不揮発性記憶素子が形成されている。
【００２５】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記不揮発性記憶素子は、他の活性領域の半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された少なくとも酸化膜および窒化膜を含む積層構造の容量絶縁膜と、前記容量絶縁膜における窒化膜上に酸化膜を介して形成された制御ゲート電極とを備えた浮遊ゲート電極型不揮発性メモリである。
【００２６】
請求項４記載の半導体装置は、請求項２記載の半導体装置において、前記不揮発性記憶素子は、他の活性領域の半導体基板上に形成された酸化膜、窒化膜および酸化膜からなるＯＮＯ膜と、前記ＯＮＯ膜の上層となる酸化膜上に形成された制御ゲート電極とを備えたＭＯＮＯＳ型不揮発性メモリである。
【００２７】
請求項５記載の半導体装置の製造方法は、半導体基板に埋め込み型素子分離絶縁膜を形成することによって、前記素子分離絶縁膜に囲まれた第１および第２の活性領域を形成する工程と、前記第１および第２の活性領域上に下層となる第１の熱酸化膜および化学的気相成長法による上層となる第１の酸化膜を形成する工程と、前記第２の活性領域上に形成された前記第１の熱酸化膜と第１の酸化膜を除去する工程と、前記第２の活性領域上に第２の熱酸化膜を形成して単層絶縁膜を形成するとともに、前記第１の活性領域上に前記第１の熱酸化膜および第１の酸化膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜および単層絶縁膜上にゲート電極となる導電膜を形成する工程とを含み、前記積層絶縁膜の膜厚を前記単層絶縁膜の膜厚よりも厚く形成し、前記第１の熱酸化膜は急速熱酸化法によって形成する。
【００２８】
請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記第１および第２の活性領域上に前記第１の熱酸化膜を形成する前に、前記半導体基板の前記素子分離絶縁膜に囲まれた、浮遊ゲート電極型不揮発性メモリを形成する第３の活性領域を形成する工程と、前記第３の活性領域上にトンネル絶縁膜および浮遊ゲート電極を順次形成する工程と、前記浮遊ゲート電極上に少なくとも第２の酸化膜および窒化膜を含む積層構造の容量絶縁膜を形成する工程とをさらに含み、前記第１の熱酸化膜および第１の酸化膜を形成する工程において、前記第３の活性領域上の前記容量絶縁膜における窒化膜上にも第３の酸化膜を同時に形成し、前記第３の酸化膜上に制御ゲート電極となる導電膜を形成する。
【００２９】
請求項７記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記第１および第２の活性領域上に第１の熱酸化膜を形成する前に、前記半導体基板の前記素子分離絶縁膜に囲まれた、ＭＯＮＯＳ型不揮発性メモリを形成する第３の活性領域を形成する工程と、前記第３の活性領域上に第２の酸化膜および窒化膜を順次形成する工程を含み、前記第１の熱酸化膜および第１の酸化膜を形成する工程において、前記第３の活性領域上の前記窒化膜上にも第３の酸化膜を同時に形成してＯＮＯ膜とし、前記第３の酸化膜上に制御ゲート電極となる導電膜を形成する。
【００３０】
請求項８記載の半導体装置の製造方法は、請求項５，６または７記載の半導体装置の製造方法において、前記第１の熱酸化膜および第１の酸化膜を形成する工程では、下層となる前記第１の熱酸化膜を先に形成した後、上層となる前記第１の酸化膜を形成する。
【００３１】
請求項９記載の半導体装置の製造方法は、請求項５，６または７記載の半導体装置の製造方法において、前記第１の熱酸化膜および第１の酸化膜を形成する工程では、上層となる前記第１の酸化膜を先に形成した後、下層となる前記第１の熱酸化膜を形成する。
【００３２】
請求項１０記載の半導体装置の製造方法は、請求項５，６，７，８または９記載の半導体装置の製造方法において、前記急速熱酸化は９００〜１２５０℃で行い、前記半導体基板上での第１の熱酸化膜の膜厚が２〜４ｎｍとする。
【００３３】
請求項１１記載の半導体装置の製造方法は、請求項５，６，７，８，９または１０記載の半導体装置の製造方法において、前記第１の熱酸化膜は水素と酸素をチャンバー内部で燃焼させる方式で形成する。
【００３４】
請求項１２記載の半導体装置の製造方法は、請求項５，６，７，８，９，１０，１１記載の半導体装置の製造方法において、前記化学気相成長による酸化膜は温度７００〜９００℃でシラン又はジクロロシランを含む雰囲気ガス内で形成する。
【発明の効果】
【００３５】
本発明の請求項１記載の半導体装置によれば、高電圧ＭＯＳＦＥＴのゲート絶縁膜は下層に熱酸化膜を有する積層絶縁膜であり、低電圧ＭＯＳＦＥＴのゲート絶縁膜は積層絶縁膜より薄い単層絶縁膜であり、積層絶縁膜の熱酸化膜は急速熱酸化法によって形成されているため、熱酸化膜単層と比べ半導体基板における素子分離絶縁膜と接する側壁部の酸化は抑制され、体積膨張による半導体基板への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【００３６】
請求項２では、請求項１記載の半導体装置において、埋め込み型素子分離絶縁膜に囲まれた他の活性領域に不揮発性記憶素子が形成されている構成で上記の効果が得られる。
【００３７】
請求項３では、不揮発性記憶素子は、他の活性領域の半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された少なくとも酸化膜および窒化膜を含む積層構造の容量絶縁膜と、容量絶縁膜における窒化膜上に酸化膜を介して形成された制御ゲート電極とを備えた浮遊ゲート電極型不揮発性メモリであるので、高電圧ＭＯＳＦＥＴのゲート絶縁膜として積層絶縁膜を形成する工程において、浮遊ゲート電極型不揮発性メモリを形成する活性領域上の容量絶縁膜における窒化膜上にも積層絶縁膜を同時に形成して容量絶縁膜とすることができる。
【００３８】
請求項４では、不揮発性記憶素子は、他の活性領域の半導体基板上に形成された酸化膜、窒化膜および酸化膜からなるＯＮＯ膜と、ＯＮＯ膜の上層となる酸化膜上に形成された制御ゲート電極とを備えたＭＯＮＯＳ型不揮発性メモリであるので、高電圧ＭＯＳＦＥＴのゲート絶縁膜として積層絶縁膜を形成する工程において、ＭＯＮＯＳ型不揮発性メモリを形成する活性領域上の窒化膜上にも積層絶縁膜を同時に形成してＯＮＯ膜とすることができる。
【００３９】
本発明の請求項５記載の半導体装置の製造方法によれば、第１の活性領域上に下層となる第１の熱酸化膜および化学的気相成長法による上層となる第１の酸化膜を形成する工程と、第２の活性領域上に第２の熱酸化膜を形成して単層絶縁膜を形成するとともに、第１の活性領域上に第１の熱酸化膜および第１の酸化膜を含む積層絶縁膜を形成する工程と、積層絶縁膜および単層絶縁膜上にゲート電極となる導電膜を形成する工程とを含み、積層絶縁膜の膜厚を単層絶縁膜の膜厚よりも厚く形成し、第１の熱酸化膜は急速熱酸化法によって形成するので、高電圧ＭＯＳＦＥＴが形成される第１活性領域上の積層絶縁膜は、熱酸化膜単層と比べ半導体基板における素子分離絶縁膜と接する側壁部の酸化は抑制され、体積膨張による半導体基板への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【００４０】
請求項６では、請求項５記載の半導体装置の製造方法の第１の熱酸化膜および第１の酸化膜を形成する工程において、浮遊ゲート電極型不揮発性メモリを形成する第３の活性領域上の容量絶縁膜における窒化膜上にも第３の酸化膜を同時に形成し、第３の酸化膜上に制御ゲート電極となる導電膜を形成することで工程数が少なくなる。
【００４１】
請求項７では、請求項５記載の半導体装置の製造方法の第１の熱酸化膜および第１の酸化膜を形成する工程において、ＭＯＮＯＳ型不揮発性メモリを形成する第３の活性領域上の窒化膜上にも第３の酸化膜を同時に形成してＯＮＯ膜とし、第３の酸化膜上に制御ゲート電極となる導電膜を形成することで工程数が少なくなる。
【００４２】
請求項８，９では、請求項５，６または７記載の半導体装置の製造方法において、第１の熱酸化膜および第１の酸化膜を形成する工程では、下層となる第１の熱酸化膜を先に形成した後、上層となる第１の酸化膜を形成しても、上層となる前記第１の酸化膜を先に形成した後、下層となる前記第１の熱酸化膜を形成してもよい。
【００４３】
請求項１０では、請求項５，６，７，８または９記載の半導体装置の製造方法において、急速熱酸化は９００〜１２５０℃で行い、半導体基板上での第１の熱酸化膜の膜厚が２〜４ｎｍとすることが好ましい。このようにすれば、より効果的に、熱酸化膜単層と比べ半導体基板における素子分離絶縁膜と接する側壁部の酸化は抑制され、体積膨張による半導体基板への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【００４４】
請求項１１では、請求項５，６，７，８，９または１０記載の半導体装置の製造方法において、第１の熱酸化膜は水素と酸素をチャンバー内部で燃焼させる方式で形成することが好ましい。このようにすれば、良質な酸化膜を形成できるのでゲート絶縁膜の信頼性が向上する。
【００４５】
請求項１２では、請求項５，６，７，８，９，１０，１１記載の半導体装置の製造方法において、化学気相成長による酸化膜は温度７００〜９００℃でシラン又はジクロロシランを含む雰囲気ガス内で形成することが好ましい。このようにすれば、緻密な酸化膜を形成することができ、ステップカバレッジも良好となる。
【発明を実施するための最良の形態】
【００４６】
本発明の第１の実施形態を図１〜図４に基づいて説明する。
【００４７】
図１は本発明の第１の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴの断面構成を示している。なお、図１に示される領域は高電圧ＭＯＳＦＥＴ領域１と低電圧ＭＯＳＦＥＴ領域２とが混在した領域である。
【００４８】
まず、高電圧ＭＯＳＦＥＴについて説明する。例えば、ｐ型シリコンからなる半導体基板１１部に選択的に埋め込み型素子分離絶縁膜１２（ＳＴＩ）が形成されている。また、素子分離絶縁膜１２の相互間の半導体基板１１上には、薄膜の熱酸化膜と化学気相成長による酸化膜からなる積層構造を有するゲート酸化膜１３ａを介して、ｎ型多結晶シリコン膜からなるゲート電極１４ａが形成されている。また、半導体基板１１の表面領域にはドレイン領域１５ａ、ソース領域１６ａとなるｎ型の拡散層領域がそれぞれ形成されている。
【００４９】
次に、低電圧ＭＯＳＦＥＴについて説明する。ｐ型シリコンからなる半導体基板１１部に選択的に埋め込み型素子分離絶縁膜１２（ＳＴＩ）が形成されている。また、素子分離絶縁膜１２の相互間の半導体基板１１上にはゲート酸化膜１３ｂを介して、ｎ型多結晶シリコン膜からなるゲート電極１４ｂが形成されている。また、半導体基板１１の表面領域にはドレイン領域１５ｂ、ソース領域１６ｂとなるｎ型の拡散層領域がそれぞれ形成されている。
【００５０】
以下、前記のように構成された高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとを含む半導体装置の製造方法について、図２および図３の工程順断面概略図に従って説明する。
【００５１】
ここでは、例えば、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
【００５２】
まず、図２（ａ）に示すように、半導体基板２１に素子分離絶縁膜２２（ＳＴＩ）を形成し、高電圧ＭＯＳＦＥＴ領域（第１の活性領域）１および低電圧ＭＯＳＦＥＴ領域（第２の活性領域）２を形成する。
【００５３】
次に、図２（ｂ）に示すように、公知の急速熱酸化法（ＲＴＯ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）により温度が９００℃〜１２５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約２〜４ｎｍの第１の酸化膜２３を形成する。次いで、公知の減圧ＣＶＤ法により温度が７００℃〜９００℃でシラン（ＳｉＨ４）を含む雰囲気ガス内で、第２の酸化膜２４を第１の酸化膜２３上に約１０ｎｍ〜３０ｎｍ堆積して第１のゲート酸化膜２５ａを形成する。なお、第２の酸化膜２４を形成する際には、ジクロロシラン（ＳｉＨ２Ｃｌ２）を含む雰囲気ガス内で堆積してもよい。
【００５４】
次に、図２（ｃ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を形成した後、フッ酸によるウェットエッチングにより低電圧ＭＯＳＦＥＴ領域２に形成された第２の酸化膜２４、第１の酸化膜２３を順次除去する。
【００５５】
次に、図３（ａ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を除去し、公知のＲＴＯ法により温度が約９００℃〜１２５０℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧ＭＯＳＦＥＴ領域２で露出した半導体基板２１を熱酸化することにより、膜厚が２〜４ｎｍの第２のゲート酸化膜２５ｂを形成する。次いで、公知の減圧ＣＶＤ法により膜厚が約２００ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２７を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン２８を形成する。
【００５６】
次に、図３（ｂ）に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜２７を除去し、ゲート電極２９ａ，２９ｂを形成する。次いで、ゲート電極形成用マスクパターン２８を除去した後、ゲート電極２９ａ，２９ｂをマスクとして、砒素（Ａｓ）イオンを注入してドレインおよびソースとなる拡散層領域３０ａ，３０ｂを形成する。
【００５７】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００５８】
以上説明したように、第１の実施形態によると、図２（ｂ）に示すように、高電圧ＭＯＳＦＥＴのゲート酸化膜２５ａは急速熱酸化による薄膜の第１の酸化膜２３と化学気相成長による第２の酸化膜２４からなる積層構造となる。
【００５９】
これより、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板２１における素子分離絶縁膜２２（ＳＴＩ）と接する側壁部の酸化は抑制され、体積膨張による半導体基板２１への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【００６０】
図４に示すように、本発明の半導体装置の製造方法によれば、低電圧ＭＯＳＦＥＴプロセスと同レベルまで歩留りを向上させることができる。言い換えれば、低電圧ＭＯＳＦＥＴプロセスに高電圧ＭＯＳＦＥＴプロセスを混載させても、歩留りの低下は発生しない。
【００６１】
本発明の第２の実施形態を図５〜図７に基づいて説明する。
【００６２】
図５は本発明の第２の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴの断面構成を示している。図５において図１に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。
【００６３】
以下、上記のように構成された高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとを含む半導体装置の製造方法について、図６および図７の工程順断面概略図に従って説明する。なお、図６および図７において、第１の実施形態と同一の構成要素には同一の符号を付けている。
【００６４】
ここでは、例えば、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
【００６５】
まず、図６（ａ）に示すように、半導体基板２１に素子分離絶縁膜２２（ＳＴＩ）を形成し、高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２を形成する。
【００６６】
次に、図６（ｂ）に示すように、公知の減圧ＣＶＤ法により温度が７００℃〜９００℃でシラン（ＳｉＨ４）を含む雰囲気ガス内で、第２の酸化膜２４を半導体基板２１の主面上に約１０ｎｍ〜３０ｎｍ堆積する。なお、第２の酸化膜２４を形成する際には、ジクロロシラン（ＳｉＨ２Ｃｌ２）を含む雰囲気ガス内で堆積してもよい。
【００６７】
次に、図６（ｃ）に示すように、公知のＲＴＯ法により温度が９００℃〜１２５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより半導体基板２１の主面上に膜厚が約２〜４ｎｍの第１の酸化膜２３を形成して第１のゲート酸化膜２５ａを形成する。
【００６８】
次に、図７（ａ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を形成した後、フッ酸によるウェットエッチングにより低電圧ＭＯＳＦＥＴ領域２に形成された第２の酸化膜２４、第１の酸化膜２３を順次除去する。
【００６９】
次に、図７（ｂ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を除去し、公知のＲＴＯ法により温度が約９００℃〜１２５０℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧ＭＯＳＦＥＴ領域２で露出した半導体基板２１を熱酸化することにより、膜厚が２〜４ｎｍの第２のゲート酸化膜２５ｂを形成する。次いで、公知の減圧ＣＶＤ法により膜厚が約２００ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２７を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン２８を形成する。
【００７０】
次に、図７（ｃ）に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜２７を除去し、ゲート電極２９ａ，２９ｂを形成する。次いで、ゲート電極形成用マスクパターン２８を除去した後、ゲート電極２９ａ，２９ｂをマスクとして、砒素（Ａｓ）イオンを注入してドレインおよびソースとなる拡散層領域３０ａ，３０ｂを形成する。
【００７１】
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００７２】
以上説明したように、第２の実施形態によると、図６（ｃ）に示すように高電圧ＭＯＳＦＥＴのゲート酸化膜２５ａは急速熱酸化による薄膜の第１の酸化膜２３と化学気相成長による第２の酸化膜２４からなる積層構造となる。
【００７３】
これより、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板２１における素子分離絶縁膜２２（ＳＴＩ）と接する側壁部の酸化は抑制され、体積膨張による半導体基板２１への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【００７４】
本発明の第３の実施形態を図８〜図１１に基づいて説明する。
【００７５】
図８は本発明の第３の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴおよび浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子の断面構成を示している。なお、図８に示される領域は、高電圧ＭＯＳＦＥＴ領域１、低電圧ＭＯＳＦＥＴ領域２および記憶素子領域３が混在した領域である。図８において図１に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。ここでは、新たに追加された浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子（メモリセル）について説明する。
【００７６】
例えば、ｐ型シリコン基板からなる半導体基板１１部に選択的に素子分離絶縁膜１２（ＳＴＩ）が形成されている。また、素子分離絶縁膜１２の相互間の半導体基板１１上にはトンネル酸化膜１３ｃを介して、ｎ型多結晶シリコン膜からなる浮遊ゲート電極１７が形成されている。浮遊ゲート電極１７上および素子分離絶縁膜１２上には、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜（ＯＮＯ膜）からなる積層構造の容量絶縁膜１８を介して、ゲート幅方向に延在するように、ｎ型多結晶シリコン膜からなる制御ゲート電極１４ｃが形成されている。また、半導体基板１１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域が形成されている（図示せず）。
【００７７】
以下、上記のように構成された高電圧ＭＯＳＦＥＴ、低電圧ＭＯＳＦＥＴおよび記憶素子を含む半導体装置の製造方法について、図９〜図１１の工程順断面概略図に従って説明する。なお、図９〜図１１において、第１の実施形態と同一の構成要素には同一の符号を付けている。
【００７８】
ここでは例えば、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
【００７９】
まず、図９（ａ）に示すように、半導体基板２１に素子分離絶縁膜２２（ＳＴＩ）を形成し、高電圧ＭＯＳＦＥＴ領域１、低電圧ＭＯＳＦＥＴ領域２および記憶素子領域３を形成する。
【００８０】
次に、図９（ｂ）に示すように、温度が約８５０℃〜９５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、膜厚が９〜１１ｎｍのトンネル酸化膜２５ｃを形成する。次いで公知のＣＶＤ法により膜厚が２００ｎｍのリン（Ｐ）が添加された第２の多結晶シリコン膜３１を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極形成用マスクパターン３２を形成する。
【００８１】
次に、図９（ｃ）に示すように、公知の異方性エッチング技術により、記憶素子領域３における所定の第２の多結晶シリコン膜３１を除去して浮遊ゲート電極３３を形成する。次いで浮遊ゲート電極分離用マスクパターン３２を除去し、公知のＣＶＤ法により膜厚が約５〜１０ｎｍの第1のシリコン酸化膜と膜厚が２〜７ｎｍの第1のシリコン窒化膜とを順次堆積して、第１の積層絶縁膜３４を形成する。次いで、公知のフォトレジスト技術により、記憶素子領域３を覆うマスクパターン３５を形成する。
【００８２】
次に、図１０（ａ）に示すように、公知の異方性ドライエッチングにより、高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２の第１の積層絶縁膜３４、第２の多結晶シリコン膜３１を順次除去する。次いで、記憶素子領域３を覆うマスクパターン３５を除去した後、フッ酸によるウェットエッチングによりトンネル酸化膜２５ｃを除去する。
【００８３】
次に、図１０（ｂ）に示すように、公知のＲＴＯ法により温度が９００℃〜１２５０℃の酸素雰囲気で、半導体基板２１を熱酸化することにより半導体基板２１の高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２の主面上に膜厚が約２〜４ｎｍの第１の酸化膜２３を形成する。次いで、公知の減圧ＣＶＤ法により温度が７００℃〜９００℃でシラン（ＳｉＨ４）を含む雰囲気ガス内で第２の酸化膜２４を全面に約１０ｎｍ〜３０ｎｍ堆積して第１のゲート酸化膜２５ａを形成する。このとき、記憶素子領域３における第１の積層絶縁膜３４上にも第１の酸化膜２３と第２の酸化膜２４からなる第２の積層酸化膜３６が形成され、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる容量絶縁膜３７が形成される。なお、第２の酸化膜２４を形成する際には、ジクロロシラン（ＳｉＨ２Ｃｌ２）を含む雰囲気ガス内で堆積してもよい。また、図１０（ｂ）では、第１の酸化膜２３形成後、第２の酸化膜２４を形成しているが、先に第２の酸化膜２４を形成し、後で第１の酸化膜２３を形成してもよい。
【００８４】
次に、図１０（ｃ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を形成した後、フッ酸によるウェットエッチングにより低電圧ＭＯＳＦＥＴ領域２に形成された第２の酸化膜２４、第１の酸化膜２３を順次除去する。
【００８５】
次に、図１１（ａ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を除去し、公知のＲＴＯ法により温度が約９００℃〜１２５０℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧ＭＯＳＦＥＴ領域２で露出した半導体基板２１を熱酸化することにより、膜厚が２〜４ｎｍの第２のゲート酸化膜２５ｂを形成する。次いで、公知の減圧ＣＶＤ法により膜厚が約２００ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２７を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン２８を形成する。
【００８６】
次に、図１１（ｂ）に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜２７を除去し、ゲート電極２９ａ，２９ｂ、制御ゲート電極２９ｃを形成する。次いで、ゲート電極形成用マスクパターン２８を除去した後、ゲート電極２９ａ，２９ｂおよび制御ゲート電極２９ｃをマスクとして、砒素（Ａｓ）イオンを注入してドレインおよびソースとなる拡散層領域３０ａ，３０ｂを形成する。（記憶素子領域３は図示せず）
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【００８７】
以上説明したように、第３の実施形態によると、図１０（ｂ）に示すように高電圧ＭＯＳＦＥＴのゲート酸化膜２５ａと記憶素子における第１の積層絶縁膜３４上に形成される第２の積層酸化膜３６を同時に形成することができる。そして、その構造は急速熱酸化による薄膜の第１の酸化膜２３と化学気相成長による第２の酸化膜２４からなる積層構造となる。
【００８８】
これより、浮遊ゲート電極型不揮発性半導体記憶装置と高電圧ＭＯＳＦＥＴおよび低電圧ＭＯＳＦＥＴを１チップに混載させるプロセスにおいても、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板２１における素子分離絶縁膜２２（ＳＴＩ）と接する側壁部の酸化は抑制され、体積膨張による半導体基板２１への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【００８９】
本発明の第４の実施形態を図１２〜図１５に基づいて説明する。
【００９０】
図１２は本発明の第４の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴおよびＭＯＮＯＳゲート電極型不揮発性半導体記憶装置の一記憶素子の断面構成を示している。なお、図１２に示される領域は、高電圧ＭＯＳＦＥＴ領域１、低電圧ＭＯＳＦＥＴ領域２および記憶素子領域３が混在した領域である。図１２において図１に示す構成要素と同一の構成要素には同一の符号を付けることにより説明を省略する。ここでは、新たに追加されたＭＯＮＯＳゲート電極型不揮発性半導体記憶装置の一記憶素子（メモリセル）について説明する。
【００９１】
例えば、ｐ型シリコン基板からなる半導体基板１１部に選択的に素子分離絶縁膜１２（ＳＴＩ）が形成されている。また、素子分離絶縁膜１２の相互間の半導体基板１１上にはシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜（ＯＮＯ膜）からなる積層構造のゲート絶縁膜１３ｄを介して、ゲート幅方向に延在するように、ｎ型多結晶シリコン膜からなる制御ゲート電極１４ｃが形成されている。また、半導体基板１１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域が形成されている（図示せず）
以下、上記のように構成された高電圧ＭＯＳＦＥＴ、低電圧ＭＯＳＦＥＴおよび記憶素子を含む半導体装置の製造方法について、図１３〜図１５の工程順断面概略図に従って説明する。なお、図１３〜図１５において、第１の実施形態と同一の構成要素には同一の符号を付けている。
【００９２】
ここでは例えば、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
【００９３】
まず、図１３（ａ）に示すように半導体基板２１に素子分離絶縁膜２２（ＳＴＩ）を形成し、高電圧ＭＯＳＦＥＴ領域１、低電圧ＭＯＳＦＥＴ領域２および記憶素子領域３を形成する。
【００９４】
次に、図１３（ｂ）に示すように、温度が８００℃〜９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約４〜７ｎｍの第３の酸化膜３８を形成する。次いで、公知のＣＶＤ法により膜厚が約７ｎｍの第２のシリコン窒化膜３９、膜厚が約１０ｎｍの第２のシリコン酸化膜４０を順次堆積する。なお、第２のシリコン酸化膜４０は第２のシリコン窒化膜３９を熱酸化して形成してもよい。次いで、記憶素子領域３を覆うマスクパターン３５を形成する。
【００９５】
次に、図１３（ｃ）に示すように、フッ酸によるウェットエッチングにより、高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２における第２のシリコン酸化膜４０を除去する。次いで、記憶素子領域３を覆うマスクパターン３５を除去した後、記憶素子領域３における第２のシリコン酸化膜４０をマスクとして、熱リン酸によるウェットエッチングにより、高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２における第２のシリコン窒化膜３９を除去する。次いで、フッ酸によるウェットエッチングにより、高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２の第３の酸化膜３８を除去する。このとき記憶素子領域３の第２のシリコン酸化膜４０も除去される。
【００９６】
次に、図１４（ａ）に示すように、公知のＲＴＯ法により温度が９００℃〜１２５０℃の酸素雰囲気で、半導体基板２１を熱酸化することにより半導体基板２１の高電圧ＭＯＳＦＥＴ領域１および低電圧ＭＯＳＦＥＴ領域２の主面上に膜厚が約２〜４ｎｍの第１の酸化膜２３を形成する。次いで、公知の減圧ＣＶＤ法により温度が７００℃〜９００℃でシラン（ＳｉＨ４）を含む雰囲気ガス内で第２の酸化膜２４を全面に約１０ｎｍ〜３０ｎｍ堆積して第１のゲート酸化膜２５ａを形成する。このとき、記憶素子領域３における第２のシリコン窒化膜３９上にも第１の酸化膜２３と第２の酸化膜２４からなる第２の積層酸化膜３６が形成される。また記憶素子領域３においては、第３の酸化膜３８、第２のシリコン窒化膜３９および第２の積層酸化膜３６からなる積層ゲート絶縁膜２５ｄが形成される。なお、第２の酸化膜２４を形成する際には、ジクロロシラン（ＳｉＨ２Ｃｌ２）を含む雰囲気ガス内で堆積してもよい。また、図１４（ａ）では、第１の酸化膜２３形成後、第２の酸化膜２４を形成しているが、先に第２の酸化膜２４を形成し、後で第１の酸化膜２３を形成してもよい。
【００９７】
次に、図１４（ｂ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を形成した後、フッ酸によるウェットエッチングにより低電圧ＭＯＳＦＥＴ領域２に形成された第２の酸化膜２４、第１の酸化膜２３を順次除去する。
【００９８】
次に、図１５（ａ）に示すように、低電圧ＭＯＳＦＥＴ領域２が開口するマスクパターン２６を除去し、公知のＲＴＯ法により温度が約９００℃〜１２５０℃の酸素雰囲気または酸素と窒素の雰囲気で、低電圧ＭＯＳＦＥＴ領域２で露出した半導体基板２１を熱酸化することにより、膜厚が２〜４ｎｍの第２のゲート酸化膜２５ｂを形成する。次いで、公知の減圧ＣＶＤ法により膜厚が約２００ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２７を堆積後、公知のリソグラフィー技術によりゲート電極形成用マスクパターン２８を形成する。
【００９９】
次に、図１５（ｂ）に示すように、公知の異方性ドライエッチング技術により、所定の多結晶シリコン膜２７を除去し、ゲート電極２９ａ，２９ｂ、制御ゲート電極２９ｃを形成する。次いで、ゲート電極形成用マスクパターン２８を除去した後、ゲート電極２９ａ、２９ｂおよび制御ゲート電極２９ｃをマスクとして、砒素（Ａｓ）イオンを注入してドレインおよびソースとなる拡散層領域３０ａ，３０ｂを形成する。（記憶素子領域３は図示せず）
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については省略している。
【０１００】
以上説明したように、第４の実施形態によると、図１４（ａ）に示すように高電圧ＭＯＳＦＥＴのゲート酸化膜２５ａと記憶素子における第２のシリコン窒化膜３９上に形成される第２の積層酸化膜３６を同時に形成することができる。そして、その構造は急速熱酸化による薄膜の第１の酸化膜２３と化学気相成長による第２の酸化膜２４からなる積層構造となる。
【０１０１】
これより、ＭＯＮＯＳゲート電極型不揮発性半導体記憶装置と高電圧ＭＯＳＦＥＴおよび低電圧ＭＯＳＦＥＴを１チップに混載させるプロセスにおいても、高温での酸化時間が従来技術である熱酸化膜単層と比べて非常に短くなるため、半導体基板２１における素子分離絶縁膜２２（ＳＴＩ）と接する側壁部の酸化は抑制され、体積膨張による半導体基板２１への圧縮応力は小さくなる。その結果、結晶欠陥は低減し、ソース・ドレイン間リークや接合リークが減少し、素子の性能および歩留まりが向上する。
【０１０２】
なお、上記した本発明の第１乃至第４の実施形態においては、高電圧ＭＯＳＦＥＴおよび低電圧ＭＯＳＦＥＴのゲート絶縁膜として、急速熱酸化による酸化膜および化学気相成長による酸化膜を使用する場合について説明したが、ゲート絶縁膜としてはこれに限定されるものではなく、例えば急速熱酸化による酸窒化膜、急速熱窒化による窒化膜、化学気相成長による酸窒化膜、化学気相成長による窒化膜などを適用することも可能である。
【産業上の利用可能性】
【０１０３】
本発明に係る半導体装置およびその製造方法は、素子分離絶縁膜側壁部の酸化抑制により半導体基板への圧縮応力が小さくなる結果、結晶欠陥の低減およびソース・ドレイン間リーク、接合リークの減少が達成されるものであり、特に、動作電圧が互いに異なりかつ互いに膜厚の異なるゲート絶縁膜を有するＭＯＳＦＥＴを同一半導体チップ上に集積する半導体装置の製造方法等において有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴを示す構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施形態の製造方法における歩留りを示す図である。
【図５】本発明の第２の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴを示す構成断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴおよび不揮発性半導体記憶素子を示す構成断面図である。
【図９】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第４の実施形態に係る半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴおよび不揮発性半導体記憶素子を示す構成断面図である。
【図１３】本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１６】従来の半導体装置の高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴを示す構成断面図である。
【図１７】従来の半導体装置の製造方法を示す工程断面図である。
【図１８】従来の半導体装置の製造方法を示す工程断面図である。
【図１９】従来の半導体装置の製造方法におけるシリコン基板中の応力を示す図である。
【図２０】従来の半導体装置の製造方法における歩留りを示す図である。
【図２１】熱酸化量とシリコン基板中応力との関係を示す図である。
【符号の説明】
【０１０５】
１  高電圧ＭＯＳＦＥＴ領域
２  低電圧ＭＯＳＦＥＴ領域
３  記憶素子領域
１１  半導体基板
１２  素子分離絶縁膜（ＳＴＩ）
１３ａ  高電圧ＭＯＳＦＥＴのゲート絶縁膜
１３ｂ  低電圧ＭＯＳＦＥＴのゲート絶縁膜
１３ｃ  トンネル酸化膜
１３ｄ  積層構造のゲート絶縁膜（ＯＮＯ）
１４ａ  高電圧ＭＯＳＦＥＴのゲート電極
１４ｂ  低電圧ＭＯＳＦＥＴのゲート電極
１４ｃ  メモリセル制御ゲート電極
１５ａ  高電圧ＭＯＳＦＥＴのドレイン領域
１５ｂ  低電圧ＭＯＳＦＥＴのドレイン領域
１６ａ  高電圧ＭＯＳＦＥＴのソース領域
１６ｂ  低電圧ＭＯＳＦＥＴのソース領域
１７  浮遊ゲート電極
１８  容量絶縁膜
２１  半導体基板
２２  素子分離絶縁膜（ＳＴＩ）
２３  第１の酸化膜
２４  第２の酸化膜
２５ａ  第１のゲート酸化膜
２５ｂ  第２のゲート酸化膜
２５ｃ  トンネル酸化膜
２５ｄ  積層ゲート絶縁膜（ＯＮＯ）
２６  低電圧ＭＯＳＦＥＴ領域開口マスクパターン
２７  第１の多結晶シリコン膜
２８  ゲート電極形成用マスクパターン
２９ａ  高電圧ＭＯＳＦＥＴのゲート電極
２９ｂ  低電圧ＭＯＳＦＥＴのゲート電極
２９ｃ  メモリセル制御ゲート電極
３０ａ  高電圧ＭＯＳＦＥＴの拡散層領域
３０ｂ  低電圧ＭＯＳＦＥＴの拡散層領域
３１  第２の多結晶シリコン膜
３２  浮遊ゲート電極形成用マスクパターン
３３  浮遊ゲート電極
３４  第１の積層絶縁膜
３５  記憶素子領域を覆うマスクパターン
３６  第２の積層酸化膜
３７  容量絶縁膜
３８  第３の酸化膜
３９  第２のシリコン窒化膜
４０  第２のシリコン酸化膜
１０１  半導体基板
１０２  素子分離絶縁膜（ＳＴＩ）
１０３  第１のゲート絶縁膜
１０４  低電圧ＭＯＳＦＥＴ領域開口マスクパターン
１０５  第２のゲート絶縁膜
１０６  多結晶シリコン膜
１０７  ゲート電極形成用マスクパターン
１０８  ゲート電極
１０９  拡散層領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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