(57)【要約】【課題】  動作精度の高い駆動回路（ソースドライバ）を提供する。【解決手段】  複数のラインに所望の信号電圧を与える駆動回路であって、バイアス回路と、該バイアス回路からの給電を受けて、入力された信号電圧を対応するラインに与える複数のバッファ回路とを備え、各バッファ回路が１本あるいは隣り合う複数のラインに対応するとともに、１つあるいは隣り合う複数のバッファ回路ごとに該バッファ回路に給電を行うバイアス回路が設けられている。【選択図】  図１
2006208498.tif 000002
【特許請求の範囲】
【請求項１】
複数のラインに所望の信号電圧を与える駆動回路であって、
バイアス回路と、該バイアス回路からの給電を受けて、入力された信号電圧を対応するラインに与える複数のバッファ回路とを備え、
各バッファ回路が１本あるいは複数のラインに対応するとともに、１つあるいは複数のバッファ回路ごとに、該バッファ回路に給電を行うバイアス回路が設けられていることを特徴とする駆動回路。
【請求項２】
上記バイアス回路およびバッファ回路はポリシリコンからなるトランジスタを含んでおり、かつ同一基板上に形成されていることを特徴とする請求項１記載の駆動回路。
【請求項３】
上記バッファ回路とバイアス回路との接続部分に、カレントミラー回路が含まれていることを特徴とする請求項１記載の駆動回路。
【請求項４】
上記バイアス回路とバッファ回路との接続部分に、ＰチャネルＭＯＳトランジスタからなるカレントミラー回路、またはＮチャネルＭＯＳトンジスタからなるカレントミラー回路のいずれかが含まれていることを特徴とする請求項１記載の駆動回路。
【請求項５】
上記カレントミラー回路は対となる回路構成を有し、この回路構成それぞれにおいて、同チャネルの複数のトランジスタが並列に配されていることを特徴とする請求項３または４に記載の駆動回路。
【請求項６】
上記複数のトランジスタがコモンセントロイド構成にて配置されていることを特徴とする請求項５記載の駆動回路。
【請求項７】
各バッファ回路に１つのバイアス回路が設けられていることを特徴とする請求項１記載の駆動回路。
【請求項８】
互いに隣り合う複数のバッファ回路ごとに１つのバイアス回路が設けられていることを特徴とする請求項１記載の駆動回路。
【請求項９】
複数のラインに対して１つのバッファ回路が設けられていることを特徴とする請求項１記載の駆動回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の駆動回路を備えることを特徴とする表示装置。
【請求項１１】
複数のソースラインと、該ソースラインに所望の信号電圧を与える駆動回路とを備え、
上記駆動回路が、バイアス回路と、該バイアス回路からの給電を受けて、入力された信号電圧を対応するソースラインに与える複数のバッファ回路とを有する表示装置であって、
各バッファ回路が１つあるいは複数のソースラインに対応するとともに、１つあるいは複数のバッファ回路ごとに、該バッファ回路に給電を行うバイアス回路が設けられていることを特徴とする表示装置。
【請求項１２】
赤、緑および青の各色のソースラインが交互に配され、
複数の赤のソースラインごとに１つのバッファ回路が設けられ、複数の緑のソースラインごとに１つのバッファ回路が設けられ、複数の青のソースラインごとに１つのバッファ回路が設けられていることを特徴とする請求項１１記載の表示装置。
【請求項１３】
赤、緑および青の各色のソースラインが交互に配され、
複数の赤のソースラインと、複数の緑のソースラインと、複数の青のソースラインとを含むソースライン群ごとに１つのバッファ回路が設けられていることを特徴とする請求項１１記載の表示装置。
【請求項１４】
同一のソースライン群に属する各ソースラインが互いに隣り合っていることを特徴とする請求項１３記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、表示装置のソースドライバに用いられる駆動回路に関する。
【背景技術】
【０００２】
表示装置の一例としてアクティブマトリクス型の液晶表示装置が知られている。図１６に、従来の液晶表示装置を示す。同図に示されるように、液晶表示装置１０１は、アクティブマトリクス液晶パネル１０２と、ソースドライバ（ソースドライバ）１０３と、ゲートドライバ１０５と、図示しないコントローラとを備える。コントローラはソースドライバ１０３およびゲートドライバ１０５を制御する。
【０００３】
アクティブマトリクス液晶パネル１０２は、ソースラインｓ１〜ｓｎと、走査線ｇ１〜ｇｍと、薄膜トランジスタＴｒ（１，１）〜（ｎ，ｍ）とを備える。薄膜トランジスタＴｒ（１，１）〜（ｎ，ｍ）は、ソースラインｓ１〜ｓｎと走査線ｇ１〜ｇｍとの交点近傍に設けられる。例えば、ソースラインｓｉ（ただし、ｉは、１≦ｉ≦ｎの整数、以下同様）と、走査線ｇｊ（ただし、ｊは、１≦ｊ≦ｍの整数、以下同様）との交点近傍にはＴｒ（ｉ，ｊ）が設けられる。この薄膜トランジスタＴｒ（ｉ，ｊ）は、そのソース電極がソースラインｓｉに接続され、そのゲート電極が走査線ｇｊに接続され、そのドレイン電極が図示しない画素容量に接続される。この画素容量には、ソースラインｓｉ並びに薄膜トランジスタＴｒ（ｉ，ｊ）のソース電極およびドレイン電極を介して、ソースドライバ１０３からの信号電圧が書き込まれる。
【０００４】
このソースドライバ１０３は、シフトレジスタ１０８と、サンプリングラッチ１０９と、ホールドラッチ１１０と、ＤＡＣ（Ｄ／Ａコンバータ）１１１と、バッファ１１２と、スイッチ１１６とを備える。
【０００５】
一水平期間のソースドライバ１０３の動作を説明すれば以下のとおりである。
【０００６】
シフトレジスタ１０８は、コントローラからの制御信号ＳＳＰ（スタートパルス）に基づいて各サンプリングラッチ１０９を順次取り込み状態とする。各サンプリングラッチ１０９はコントローラから送られてくる入力データを格納する。この結果、１ライン（走査線）分の入力データが、サンプリングラッチ１０９に順次格納されていく。
【０００７】
ここで、コントローラが、ゲートドライバ（ゲートドライバ）１０５に制御信号ＧＳＰ（スタートパルス）を送るとともにホールドラッチ１１０に転送信号を送ると、１本の走査線ｇｊが選択（走査線ｇｊに繋がる全薄膜トランジスタＴｒ（１，ｊ）〜（ｎ，ｊ）のゲート電極がＯＮ）されるとともに各ホールドラッチ１１０が一斉に取り込み状態となる。これにより、各サンプリングラッチ１０９に格納されたデータは一斉にホールドラッチ１１０に転送され、取り込まれる。ホールドラッチ１１０は取り込んだ入力データをＤＡＣ１１１に送出する。ＤＡＣ１１１に送出された入力データはアナログ信号電圧に変換され、バッファ１１２に送出される。バッファ１１２は、ＤＡＣ１１１より入力されたアナログ信号電圧を受けてソースラインｓ１〜ｓｎを駆動し、薄膜トランジスタＴｒ（１，ｊ）〜（ｎ，ｊ）を介して画素容量に上記アナログ信号電圧を書き込む（充放電を行う）。
【０００８】
スイッチ１１６は、プリチャージ（信号電圧を書き込む前に画素容量に所定の電位を与えておくこと）用、あるいは、任意のソースラインを選択する出力切替用（セククタ回路）としても機能する。
【０００９】
この工程（一水平期間の工程）を全走査線（ｇ１〜ｇｍ）につき順次行うことで、全ての薄膜トランジスタＴｒ（１，１）〜（ｎ，ｍ）に繋がる画素容量に信号電圧が書き込まれ、アクティブマトリクス液晶パネル１０２の表示が行われる。
【００１０】
なお、ソースラインｓ１〜ｓｎの駆動方式は、バッファ１１２から全ソースラインｓ１〜ｓｎに同時に信号（電位）を与える方式や、スイッチ１１６によって任意のソースラインｓｉを選択し、選択されたソースラインに信号電圧を与える方式とすることが可能である。
【００１１】
以下にバッファ１１２について説明する。図１７は、上記従来の液晶表示装置に用いられるソースドライバのバッファの構成を示す模式図である。
【００１２】
同図に示されるように、バッファ１１２は、画素容量（負荷）に繋がるソースラインｓ１〜ｓｎを高速に駆動するためのものであり、バイアス回路１２５と、複数のバッファ回路ｂｆ１〜ｂｆｎとを備えている。そして、１つのバッファ回路は１本のソースラインに対して設けられる。すなわち、バッファ回路ｂｆｉの出力はソースラインｓｉに接続されている。
【００１３】
各バッファ回路ｂｆｉは、複数の能動素子（例えば、ＭＯＳトランジスタ）を含んで構成され、バイアス回路１２５に接続されることで、入力インピーダンスが極めて高く、かつ出力インピーダンスが極めて低く、電圧利得がほぼ１であるボルテージフォロアとして機能する。
【００１４】
また、バイアス回路１２５も能動素子（例えば、ＭＯＳトランジスタ）を含んで構成され、省電力化あるいは製造プロセス簡略化のため、図１７に示されるような中央部やサイドに設けられる。
【特許文献１】特開平１０−２０７３９７号公報（平成１０年８月７日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１７に示される従来の構成では、バイアス回路１２５が、バッファ１１２の中央部に１個設けられているだけである。したがって、各ソースラインｓｉに対応するよう、走査線に沿って分散して設けられた各バッファ回路ｂｆｉと、バイアス回路１２５との距離が長い。特に、バッファ１１２の中央部以外の領域に設けられたバッファ回路は、バイアス回路１２５から大きく離れてしまう。
【００１６】
このように、各バッファ回路ｂｆｉとバイアス回路１２５との距離が大きい場合、製造プロセスの原因から、バイアス電圧バイアス電流を供給するバイアス回路１２５内のトランジスタと、このバイアス電流を受けるバッファ回路ｂｆｉ内のトランジスタとで特性（閾値電圧等）に大きなばらつきが生じてしまい、バッファ回路ｂｆｉが誤作動を起こすおそれがある。加えて、各バッファ回路ｂｆｉとバイアス回路１２５との距離が大きいと、両者を接続する配線も長くなり、その配線抵抗（寄生抵抗）によるオフセット電圧が大きくなる。すなわち、バイアス回路１２５から各バッファ回路ｂｆｉに与えられるバイアス電位に大きな誤差が生じてしまう。
【００１７】
そして、これらの問題によってバッファ１１２の性能（すなわち、ソースドライバ１０３の動作精度）が低下すると、ソースラインＳｉが正常に駆動されなくなり、表示ムラや残像が発生してしまうことになる。
【００１８】
なお、この問題は、パネル幅（走査線に沿った方向の長さ）が大きい場合、あるいはソースドライバ１０３をパネルにモノリシックに形成した場合に特に顕著である。
【００１９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、動作精度の高い駆動回路（ソースドライバ）を提供する点にある。
【課題を解決するための手段】
【００２０】
本発明の駆動回路は、複数のラインに所望の信号電圧を与える駆動回路であって、バイアス回路と、該バイアス回路からの給電を受けて、入力された信号電圧を対応するラインに与える複数のバッファ回路とを備え、各バッファ回路が１本あるいは複数のラインに対応するとともに、１つあるいは複数のバッファ回路ごとに、該バッファ回路に給電を行うバイアス回路が設けられていることを特徴とする。
【００２１】
駆動回路とは、例えば表示装置のソースラインを駆動するための回路であり、電源に繋がるバイアス回路と、複数のバッファ回路とを有する。各バッファ回路は、バイアス回路からの給電（例えば、バイアス電流）を受け、入力された信号電圧を、対応するライン（１本あるいは隣り合う複数のライン）に供給する。
【００２２】
ここで、本駆動回路では、１つあるいは複数のバッファ回路ごとに該バッファ回路に給電を行うバイアス回路が設けられている。このように、１つあるいは複数（数個が好ましい）のバッファ回路ごとにバイアス回路を設けることで、各バッファ回路とこれに給電を行うバイアス回路との距離を短くすることができる。
【００２３】
これにより、バッファ回路の能動素子（ＭＯＳトランジスタ等）とバイアス回路の能動素子との間に生じる特性のばらつきを抑えることができる。加えて、バッファ回路およびバイアス回路間の配線抵抗が低減し、バッファ回路からバッファ回路に適切なバイアス電圧を供給することができる。この結果、駆動回路の動作精度を高めることができる。
【００２４】
したがって、例えば、本駆動回路を表示装置に用いた場合には、表示ムラや残像が抑制された高い表示品位を実現することができる。
【００２５】
本発明においては、上記バイアス回路およびバッファ回路はポリシリコンからなるトランジスタを含んでなり、かつ同一基板上に形成されていることが好ましい。
【００２６】
バイアス回路およびバッファ回路を同一の基板（例えば、ガラス基板）にモノリシックに形成する場合、製造材料や製造プロセスが制限されるため、バッファ回路とバイアス回路との距離が長いと、両回路内の素子（トランジスタ）特性にばらつきが生じ、バッファ回路が誤作動を起こすおそれが高い。
【００２７】
さらに、バッファ回路およびバイアス回路内に含まれるトランジスタをポリシリコンで形成する場合、これをアモルファスシリコンで構成する場合に比較して、その動作速度を向上させることができる反面、製造プロセス上の問題から、両回路間の距離が長いと、各回路内の素子（トランジスタ）特性にばらつきが生じ、バッファ回路が誤作動を起こすおそれが高い。
【００２８】
したがって、両回路（バッファ回路およびバイアス回路）内に含まれるトランジスタがポリシリコンで形成され、かつこれらがモノリッシックに形成される駆動回路においては、両回路間の距離を短くできる本発明の構成が大変好適である。
【００２９】
また、本駆動回路においては、上記バッファ回路とバイアス回路との接続部分が、カレントミラー回路で構成されていることが好ましい。当該構成によれば、バイアス回路からのバイアス電流を簡易な回路構成にてバッファ回路に送ることができる。
【００３０】
また、駆動回路においては、バイアス回路とバッファ回路との接続部分を、ＰチャネルＭＯＳトランジスタからなるカレントミラー回路と、ＮチャネルＭＯＳトンジスタからなるカレントミラー回路とで構成することもできる。当該構成によれば、入出力される信号電圧の幅を広げる（レイル・トウ・レイルとする）バッファ回路を構成することができる。
【００３１】
また、本駆動回路においては、上記カレントミラー回路は対となる回路構成を有し、この各回路構成では、同チャネルの複数のトランジスタが並列に配されていることが好ましい。
【００３２】
例えば、対となる各回路を１つのトランジスタで構成すると、一方（バッファ回路側）トランジスタの閾値が高くなると、バイアス電流が流れなくなってしまう可能性が生ずる。
【００３３】
しかし、上記構成によれば、各対に複数のトランジスタを並列に配している（各トランジスタの同一端子同士を互いに接続している）ため、仮にバッファ回路側のあるトランジスタの閾値電圧が高くなっていたとしても、他のトランジスタを介してバイアス電流を流すことができる。また、各トランジスタの閾値電圧のばらつきに対してバイアス電流を均一化することができ、駆動回路の動作精度を高めることが可能となる。
【００３４】
また、カレントミラー回路の対となる部分に複数の同一チャネルトランジスタを含む構成においては、各トランジスタがコモンセントロイド構成にて配置されていることが好ましい。上記構成によれば、各トランジスタの特性（閾値電圧）ばらつきを抑制できるため、駆動回路の動作精度を高めることができる。
【００３５】
また、本発明の駆動回路においては、各バッファ回路に１つのバイアス回路が設けられていることが好ましい。このように、１バッファ回路に１つのバイアス回路を設けることで、バッファ回路とバイアス回路との距離を最短にし、バッファ回路をバイアス回路に隣接して形成することができる。これにより、駆動回路の動作精度を一層高めることができる。
【００３６】
また、本発明の駆動回路において、互いに隣り合う複数のバッファ回路に対して１つのバイアス回路を設けると、バッファ回路とバイアス回路とを大きく離すことなくバイアス回路の個数を減らすことができる。
【００３７】
また、本発明の駆動回路において、複数のラインに対して１つのバッファ回路を設ければ、バッファ回路の数を減らすことができる。これを表示装置にて実現する具体例として、複数の赤のソースラインごとに１つのバッファ回路を設けるとともに複数の緑のソースラインごとに１つのバッファ回路を設け、かつ複数の青のソースラインごとに１つのバッファ回路を設ける構成、複数の赤のソースラインと複数の緑のソースラインと複数の青のソースラインとを含むソースライン群ごとに１つのバッファ回路を設ける構成、あるいは、互いに隣り合う赤、緑および青の３本のソースラインごとに１つのバッファ回路を設ける構成等をあげることができる。
【発明の効果】
【００３８】
本発明の駆動回路は、以上のように、１つあるいは複数のバッファ回路ごとに該バッファ回路に給電を行うバイアス回路が設けられている。このように、１つあるいは複数のバッファ回路ごとにバイアス回路を設けることで、各バッファ回路とこれに給電を行うバイアス回路との距離を短くすることができる。
【００３９】
これにより、バッファ回路の能動素子（ＭＯＳトランジスタ等）とバイアス回路の能動素子との間に生じる特性のばらつきを抑えることができる。加えて、バッファ回路およびバイアス回路間の配線抵抗が低減し、バッファ回路からバッファ回路に適切なバイアス電圧を供給することができる。この結果、駆動回路の動作精度を高めることができる。
【００４０】
したがって、例えば、本駆動回路を表示装置に用いた場合には、表示ムラや残像が抑制され、表示品位が向上する。
【発明を実施するための最良の形態】
【００４１】
本発明の実施の一形態について図１〜図１５に基づいて説明すれば、以下の通りである。
【００４２】
図２に本実施形態に係る液晶表示装置の構成を示す。同図に示されるように、本液晶表示装置１（表示装置）は、画素部２と、デジタルインターフェイスドライバ（ソースドライバ）３と、ゲートドライバ５と、図示しないコントローラとを備える。コントローラはデジタルインターフェイスドライバ３およびゲートドライバ５を制御する。
【００４３】
ここで、デジタルインターフェイスドライバ３、ゲートドライバ５および画素部２は、同一の基板（例えば、ガラス基板）にモノリシックに形成され、液晶パネル（システム液晶パネル）を構成する。また、本実施形態の液晶パネルには、アモルファスシリコンより電荷移動度が高いポリシリコンを用いる。
【００４４】
画素部２は、ソースラインＳ１〜Ｓｎと、走査線Ｇ１〜Ｇｍと、薄膜トランジスタＴＲ（１，１）〜（ｎ，ｍ）とを備える。例えば、ソースラインＳｉ（ただし、ｉは、１≦ｉ≦ｎの整数、以下同様）と走査線Ｇｊ（ただし、ｊは、１≦ｊ≦ｍの整数、以下同様）との交点近傍にはＴＲ（ｉ，ｊ）が設けられる。この薄膜トランジスタＴＲ（ｉ，ｊ）は、そのソース電極がソースラインＳｉに接続され、そのゲート電極が走査線Ｇｊに接続され、そのドレイン電極が図示しない画素容量に接続される。この画素容量には、ソースラインＳｉ並びに薄膜トランジスタＴＲ（ｉ，ｊ）のソース電極およびドレイン電極を介して、デジタルインターフェイスドライバ３からの信号電圧が書き込まれる。
【００４５】
このデジタルインターフェイスドライバ３は、シフトレジスタ８と、サンプリングラッチ９と、ホールドラッチ１０と、ＤＡＣ（Ｄ／Ａコンバータ）１１と、バッファ１２（駆動回路）と、スイッチ１６とを備える。
【００４６】
一水平期間のデジタルインターフェイスドライバ３の作動を説明すれば以下のとおりである。
【００４７】
シフトレジスタ８は、コントローラからの制御信号ＳＳＰ（スタートパルス）に基づいて各サンプリングラッチ９を順次取り込み状態とする。各サンプリングラッチ９はコントローラから送られてくる入力データを格納する。この結果、１ライン（走査線）分の入力データが、サンプリングラッチ９に順次格納されていく。
【００４８】
ここで、コントローラ７が、ゲートドライバ（ゲートドライバ）５に制御信号ＧＳＰ（スタートパルス）を送るとともにホールドラッチ１０に転送信号を送ると、１本の走査線が選択（１本の走査線に繋がる全薄膜トランジスタＴｒのゲート電極がＯＮ）されるとともに各ホールドラッチ１０が一斉に取り込み状態となる。これにより、各サンプリングラッチ９に格納されたデータは一斉にホールドラッチ１０に転送され、取り込まれる。ホールドラッチ１０は取り込んだ入力データをＤＡＣ１１に送出する。ＤＡＣ１１に送出された入力データはアナログ信号電圧に変換され、バッファ１２に送出される。バッファ１２は、ＤＡＣ１１より入力されたアナログ信号電圧に基づいてソースラインＳ１〜Ｓｎを駆動し、薄膜トランジスタＴＲ（１，１）〜（ｎ，ｍ）を介して画素容量に上記アナログ信号電圧を書き込む（充放電を行う）。
【００４９】
スイッチ１６は、プリチャージ（信号電圧を書き込む前に画素容量に所定の電位を与えておくこと）用、および任意のソースラインを選択する出力切替用（セレクタ回路）として機能する。
【００５０】
この工程（一水平期間の工程）を各走査線（Ｇ１〜Ｇｍ）につき順次行うことで、全ての薄膜トランジスタＴＲ（１，１）〜（ｎ，ｍ）に繋がる画素容量に信号電圧が書き込まれ、画素部２の表示が行われる。
【００５１】
なお、ソースラインＳ１〜Ｓｎの駆動方式は、バッファ１２から全ソースラインに同時に信号（電位）を与える方式や、スイッチ（セレクタ回路）１６によって任意のソースラインを選択し、選択されたソースラインに信号電圧を与える方式とすることが可能である（後に詳述）。
【００５２】
以下にバッファ１２の構成について詳細に説明する。
【００５３】
図１は、本液晶表示装置に用いられるデジタルインターフェイスドライバのバッファ１２（駆動回路）の構成を示す模式図である。
【００５４】
同図に示されるように、バッファ１２は、画素容量（負荷）に繋がるソースラインＳ１〜Ｓｎを高速に駆動するためのものであり、複数のバイアス回路ＢＩ１〜ＢＩｎと、複数のバッファ回路ＢＦ１〜ＢＦｎとを備えている。
【００５５】
各バッファ回路は１個のバイアス回路に接続されており、例えば、バッファ回路ＢＦｉ（ｉは、１≦ｉ≦ｎの整数、以下同様）はバイアス回路ＢＩｉに接続されている。各バッファ回路ＢＦｉは、複数の能動素子（例えば、ＭＯＳトランジスタ）を含んで構成され、それぞれがバイアス回路ＢＩｉからバイアス電圧の供給を受ける。
【００５６】
このように、１つのバッファ回路ＢＦｉごとにバイアス回路ＢＩｉを設けることで、各バッファ回路とこれに給電を行うバイアス回路との距離を短くすることができる。これにより、バッファ回路ＢＦｉの能動素子（ＭＯＳトランジスタ等）とバイアス回路ＢＩｉの能動素子との間に生じる特性のばらつきを抑えることができる。加えて、バッファ回路ＢＦｉおよびバイアス回路ＢＩｉ間の配線抵抗も低減させることができる。この結果、バイアス回路ＢＩｉからバッファ回路ＢＦｉに適切なバイアス電圧を供給することができる。この効果は、本実施形態のように、バッファ１２を画素部２と同一の基板（例えば、ガラス基板）にモノリシックに形成する場合、あるいはこれらバッファ１２に含まれるトランジスタをポリシリコンで形成する場合に特に顕著なものとなる。
【００５７】
例えばバッファを画素部と同一の基板（例えば、ガラス基板）にモノリシックに形成する場合、製造材料や製造プロセスが制限されるため、バッファ回路とバイアス回路との距離が長いと、両回路内のトランジスタ特性に大きなばらつきが生じ、バッファ回路が誤作動を起こすおそれが高い。また、バッファ回路およびバイアス回路内に含まれるトランジスタをポリシリコンで形成する場合、これをアモルファスシリコンで構成する場合に比較して、その動作速度を向上させることができる反面、製造プロセス上の問題から、バッファ回路とバイアス回路との距離が長いと両回路内の素子（トランジスタ）特性にばらつきが生じ、バッファ回路が誤作動を起こすおそれがさらに高い。本実施の形態に係るバッファ１２によればこれらの問題を解決して、各バッファ回路ＢＦｉとバイアス回路ＢＩｉとの組内においてそのトランジスタを略同一特性（同一特性に近い特性）とすることができる。加えて、バッファ回路ＢＦｉおよびバイアス回路ＢＩｉ間の配線抵抗を低減させることもできる。これにより、バイアス回路ＢＩｉからバッファ回路ＢＦｉに適切なバイアス電圧が供給されることになり、バッファ１２の動作精度を高めることができる。
【００５８】
ここで、各バイアス回路および各バッファ回路の具体的回路構成を説明する。図６は、バイアス回路ＢＩｉおよびバッファ回路ＢＦｉの一例を示す回路図である。
【００５９】
同図に示されるように、バイアス回路ＢＩｉ（ただし、ｉは、１≦ｉ≦ｎの整数）は、定電流源Ｉａと、ＰチャネルのＭＯＳトランジスタ３１とを備える。また、バッファ回路ＢＦｉは、ＰチャネルのＭＯＳトランジスタ３２と、ＰチャネルのＭＯＳトランジスタ５１と、ＰチャネルのＭＯＳトランジスタ５２と、ＮチャネルのＭＯＳトランジスタ７１と、ＮチャネルのＭＯＳトランジスタ７２とを備える。なお、ＭＯＳトランジスタ３１およびＭＯＳトランジスタ３２は、ほぼ同一の閾値特性を有する。また、ＭＯＳトランジスタ７１およびＭＯＳトランジスタ７２も、ほぼ同一の閾値特性を有する。
【００６０】
ここで、ＭＯＳトランジスタ３１のドレイン電極と、ＭＯＳトランジスタ３１のゲート電極と、ＭＯＳトランジスタ３２のゲート電極とが接続されている。また、ＭＯＳトランジスタ３１のソース電極と、ＭＯＳトランジスタ３２のソース電極とが高位側電源ＶＤＤに接続されている。そして、ＭＯＳトランジスタ３１のドレイン電極と、低位側電源ＶＳＳとの間には、このＭＯＳトランジスタ３１のドレイン電極から低電位側電源ＶＳＳに向かう方向に定電流ａを流す定電流源Ｉａが設けられている。このように、バイアス回路ＢＩｉとバッファ回路ＢＦｉとの接続部分には、ＰチャネルＭＯＳトランジスタ３１と、ＰチャネルＭＯＳトランジスタ３２とを含むカレントミラー回路５９が構成されている。
【００６１】
なお、ＭＯＳトランジスタ５１のゲート電極およびＭＯＳトランジスタ５２のゲート電極はバッファ回路ＢＦｉの２つの入力端３３ａ・３３ｂとなっている。なお、この２つの入力端３３ａ・３３ｂの一方はＤＡＣ１１（図１参照）に接続され、他方はバッファ回路ＢＦｉの出力端４４（後述）に短絡される。
【００６２】
さらに、ＭＯＳトランジスタ３２のドレイン電極と、ＭＯＳトランジスタ５１のソース電極と、ＭＯＳトランジスタ５２のソース電極とが接続されている。また、ＭＯＳトランジスタ５１のドレイン電極と、ＭＯＳトランジスタ７１のドレイン電極と、ＭＯＳトランジスタ７１のゲート電極と、ＭＯＳトランジスタ７２のゲート電極とが接続されている。また、ＭＯＳトランジスタ５２のドレイン電極と、ＭＯＳトランジスタ７２のドレイン電極と、バッファ回路ＢＦｉの出力端とが接続されている。なお、このバッファ回路ＢＦｉの出力端には、スイッチ１６（図２参照）を介してソースラインＳｉが接続されている。また、ＭＯＳトランジスタ７１のソース電極と、ＭＯＳトランジスタ７２のソース電極とが低位側電源ＶＳＳに接続されている。
【００６３】
バッファ回路ＢＦｉのＭＯＳトランジスタ３１は、定電流Ｉａを流すためのＧＳ（ゲート・ソース）間電圧を決定する。ＭＯＳトランジスタ３１のソース・ドレイン間には定電流Iａが流れるが、ＭＯＳトランジスタ３１のソース電極は高位側電源ＶＤＤに接続されているため、ＭＯＳトランジスタ３１のゲート電位は、ソース電極がＶＤＤであるときに電流Iａが流れるような電位Ｖｇに設定される。
【００６４】
そして、ＭＯＳトランジスタ３２は、そのゲート電極がＭＯＳトランジスタ３１のゲート電極に接続され、そのソース電極がＶＤＤに接続されている。すなわち、ＭＯＳトランジスタ３２のゲート電位はＶｇであり、ソース電位はＶＤＤとなる。ここで、ＭＯＳトランジスタ３１とＭＯＳトランジスタ３２とは略同一の閾値特性を有するため、ＭＯＳトランジスタ３１とＭＯＳトランジスタ３２のトランジスタサイズが同一ならば、ＭＯＳトランジスタ３２には定電流Ｉａが流れ、バッファ回路ＢＦｉの作動部にも定電流Ｉａが流れることになる。
【００６５】
また、ＭＯＳトランジスタ７１は、そのソース電極がＶＳＳに接続され、そのゲート電極がＭＯＳトランジスタ７２のゲート電極に接続されている。そして、このＭＯＳトランジスタ７２のソース電極もＶＳＳに接続されている。また、ＭＯＳトランジスタ７１とＭＯＳトランジスタ７２は略同一の閾値特性を有する。よって、ＭＯＳトランジスタ７１とＭＯＳトランジスタ７２のトランジスタサイズが同一ならば、ＭＯＳトランジスタ７１のドレイン電流と、ＭＯＳトランジスタ７２のドレイン電流とはほぼ等しくなる。
【００６６】
これにより、バッファ回路ＢＦｉの２つの入力端３３ａ・３３ｂの一方（出力端子４４と短絡していない入力端子）に、ＤＡＣ（Ｄ／Ａコンバータ）１１からのアナログ信号電位が入力されると、バッファ回路ＢＦｉの出力端４４がこのアナログ信号電位となるように、出力端４４からソースラインＳｉに、あるいはソースラインＳｉから出力端４４に電流が流れる。すなわち、バッファ回路ＢＦｉは、入力インピーダンスが極めて高く、かつ出力インピーダンスが極めて低く、電圧利得がほぼ１であるボルテージフォロアとして機能する。
【００６７】
これにより、上記アナログ信号電圧を、所定のソースラインを介してこれにつながる画素容量に書き込むことができる。
【００６８】
図６に示されるような入力段にＰチャネルＭＯＳトランジスタを用いたバッファ回路ＢＦｉは、入力信号の電圧範囲がＶＳＳ側へ広い場合に好適である。
【００６９】
なお、各バイアス回路および各バッファ回路の構成は上記図６の構成に限定されない。例えば、図７の構成であっても良い。図７は、バイアス回路ＢＩｉおよびバッファ回路ＢＦｉの一例を示す回路図である。
【００７０】
図７に示されるように、バイアス回路ＢＩｉ（ただし、ｉは、１≦ｉ≦ｎの整数）は、定電流源Ｉａと、ＮチャネルのＭＯＳトランジスタ４１とを備える。また、バッファ回路ＢＦｉは、ＮチャネルのＭＯＳトランジスタ４２と、ＮチャネルのＭＯＳトランジスタ６１と、ＮチャネルのＭＯＳトランジスタ６２と、ＰチャネルのＭＯＳトランジスタ９１と、ＰチャネルのＭＯＳトランジスタ９２とを備える。なお、ＭＯＳトランジスタ４１およびＭＯＳトランジスタ４２略同一の閾値特性を有する。また、ＭＯＳトランジスタ９１およびＭＯＳトランジスタ９２も略同一の閾値特性を有する。
【００７１】
ここで、ＭＯＳトランジスタ４１のドレイン電極と、ＭＯＳトランジスタ４１のゲート電極と、ＭＯＳトランジスタ４２のゲート電極とが接続されている。また、ＭＯＳトランジスタ４１のソース電極と、ＭＯＳトランジスタ４２のソース電極とが接続されている。
【００７２】
また、ＭＯＳトランジスタ４１のソース電極と、ＭＯＳトランジスタ４２のソース電極とが低位側電源ＶＳＳに接続されている。そして、ＭＯＳトランジスタ４１のドレイン電極と、高位側電源ＶＤＤとの間には、高電位側電源ＶＤＤからこのＭＯＳトランジスタ４１のドレイン電極に向かう方向に定電流Ｉａを流す定電流源Ｉａが設けられている。このように、バイアス回路ＢＩｉとバッファ回路ＢＦｉとの接続部分には、ＮチャネルＭＯＳトランジスタ４１と、ＮチャネルＭＯＳトランジスタ４２とを含むカレントミラー回路６９が構成される。
【００７３】
なお、ＭＯＳトランジスタ６１のゲート電極およびＭＯＳトランジスタ６２のゲート電極はバッファ回路ＢＦｉの２つの入力端５５ａ・５５ｂとなっている。なお、この２つの入力端５５ａ・５５ｂの一方はＤＡＣ１１（図１参照）に接続され、他方はバッファ回路ＢＦｉの出力端６６（後述）に短絡される。
【００７４】
さらに、ＭＯＳトランジスタ４２のドレイン電極と、ＭＯＳトランジスタ６１のソース電極と、ＭＯＳトランジスタ６２のソース電極とが接続されている。また、ＭＯＳトランジスタ６１のドレイン電極と、ＭＯＳトランジスタ９１のドレイン電極と、ＭＯＳトランジスタ９１のゲート電極と、ＭＯＳトランジスタ９２のゲート電極とが接続されている。
【００７５】
また、ＭＯＳトランジスタ６２のドレイン電極と、ＭＯＳトランジスタ９２のドレイン電極と、バッファ回路ＢＦｉの出力端６６とが接続されている。なお、このバッファ回路ＢＦｉの出力端には、スイッチ１６（図２参照）を介してソースラインＳｉが接続されている。また、ＭＯＳトランジスタ９１のソース電極と、ＭＯＳトランジスタ９２のソース電極とが高位側電源ＶＤＤに接続されている。
【００７６】
これにより、バッファ回路ＢＦｉの入力端５５ａ・５５ｂの一方（出力端子６６と短絡していない入力端子）に、ＤＡＣ（Ｄ／Ａコンバータ）１１からのアナログ信号電位が入力されると、バッファ回路ＢＦｉの出力端６６がこのアナログ信号電位となるように、出力端６６からソースラインＳｉに、あるいはソースラインＳｉから出力端６６に電流が流れる。すなわち、バッファ回路ＢＦｉは、入力インピーダンスが極めて高く、かつ出力インピーダンスが極めて低く、電圧利得がほぼ１であるボルテージフォロアとして機能する。
【００７７】
これにより、上記アナログ信号電圧を、所定のソースラインを介してこれにつながる画素容量に書き込むことができる。
【００７８】
図７に示されるような入力段にＮチャネルＭＯＳトランジスタを用いたバッファ回路ＢＦｉは、入力信号の電圧範囲がＶＤＤ側へ広い場合に好適である。
【００７９】
さらに、各バイアス回路ＢＩ１〜ＢＩｎおよび各バッファ回路ＢＦ１〜ＢＦｎは、図８のような構成であっても良い。図８は、バイアス回路ＢＩｉおよびバッファ回路ＢＦｉの回路図の一例である。
【００８０】
図８に示されるように、バイアス回路ＢＩｉ（ただし、ｉは、１≦ｉ≦ｎの整数）は、定電流源Ｉａと、定電流源Ｉａ’と、ＰチャネルのＭＯＳトランジスタ８１と、ＮチャネルのＭＯＳトランジスタ７３とを備える。
【００８１】
また、バッファ回路ＢＦｉは、ＰチャネルのＭＯＳトランジスタ８２と、ＮチャネルのＭＯＳトランジスタ７４と、ＮチャネルのＭＯＳトランジスタ９３と、ＮチャネルのＭＯＳトランジスタ９４と、ＰチャネルのＭＯＳトランジスタ８３と、ＰチャネルのＭＯＳトランジスタ８４とを備える。なお、ＭＯＳトランジスタ８１およびＭＯＳトランジスタ８２は略同一の閾値特性を有する。また、ＭＯＳトランジスタ７３およびＭＯＳトランジスタ７４も略同一の閾値特性を有する。また、定電流源Ｉａおよび定電流源Ｉａ’も同一機能を有する。
【００８２】
ここで、ＭＯＳトランジスタ８１のドレイン電極と、ＭＯＳトランジスタ８１のゲート電極と、ＭＯＳトランジスタ８２のゲート電極とが接続されている。また、ＭＯＳトランジスタ８１のソース電極と、ＭＯＳトランジスタ８２のソース電極とが高位側電源ＶＤＤに接続されている。そして、ＭＯＳトランジスタ８１のドレイン電極と、低電位側電源ＶＳＳとの間には、このＭＯＳトランジスタ８１のドレイン電極から低電位側電源ＶＳＳに向かう方向に定電流Ｉａを流す定電流源Ｉａが設けられている。このように、バイアス回路ＢＩｉとバッファ回路ＢＦｉとの接続部分には、ＰチャネルＭＯＳトランジスタ８１と、ＰチャネルＭＯＳトランジスタ８２とを含むカレントミラー回路７９ａが構成されている。
【００８３】
また、ＭＯＳトランジスタ７３のドレイン電極と、ＭＯＳトランジスタ７３のゲート電極と、ＭＯＳトランジスタ７４のゲート電極とが接続されている。また、ＭＯＳトランジスタ７３のソース電極と、ＭＯＳトランジスタ７４のソース電極とが低位側電源ＶＳＳに接続されている。そして、ＭＯＳトランジスタ７３のドレイン電極と、高電位側電源ＶＤＤとの間には、高電位側電源ＶＤＤからこのＭＯＳトランジスタ７３のドレイン電極向かう方向に定電流Ｉａ’ を流す定電流源Ｉａ’が設けられている。このように、バイアス回路ＢＩｉとバッファ回路ＢＦｉとの接続部分には、ＮチャネルＭＯＳトランジスタ７３と、ＮチャネルＭＯＳトランジスタ７４とを含むカレントミラー回路７９ｂが構成されている。
【００８４】
また、ＭＯＳトランジスタ７４のドレイン電極と、ＭＯＳトランジスタ９３のソース電極と、ＭＯＳトランジスタ９４のソース電極とが接続されている。また、ＭＯＳトランジスタ８２のドレイン電極と、ＭＯＳトランジスタ８３のソース電極と、ＭＯＳトランジスタ８４のソース電極とが接続されている。
【００８５】
さらに、ＭＯＳトランジスタ８３のゲート電極とＭＯＳトランジスタ９３のゲート電極とはバッファ回路ＢＦｉの一方の入力端７７ａに接続される。また、バッファ回路ＢＦｉの他方の入力端７７ｂは、ＭＯＳトランジスタ８４のゲート電極とＭＯＳトランジスタ９４のゲート電極とに接続される。なお、この２つの入力端７７ａ・７７ｂの一方はＤＡＣ１１（図１参照）に接続され、他方はバッファ回路ＢＦｉの出力端（図示せず）に短絡される。
【００８６】
これにより、バッファ回路ＢＦｉの入力端７７ａ・７７ｂの一方（出力端と短絡していない入力端）に、ＤＡＣ（Ｄ／Ａコンバータ）１１からのアナログ信号電位が入力されると、バッファ回路ＢＦｉの出力端（図示せず）がこのアナログ信号電位となるように、出力端からソースラインＳｉに、あるいはソースラインＳｉから出力端に電流が流れる。すなわち、バッファ回路ＢＦｉは、入力インピーダンスが極めて高く、かつ出力インピーダンスが極めて低く、電圧利得がほぼ１であるボルテージフォロアとして機能する。
【００８７】
これにより、上記アナログ信号電圧を、所定のソースラインを介してこれにつながる画素容量に書き込むことができる。
【００８８】
図８に示されるような入力段にＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを組み合わせたバッファ回路ＢＦｉは、レイル・トウ・レイル構成を有し、入出力信号の電圧範囲がＶＳＳ側にもＶＤＤ側にも広い場合に好適である。
【００８９】
なお、バイアス回路ＢＩｉおよびバッファ回路ＢＦｉの接続に用いられるカレントミラー回路（５９、６９、７９ａ・ｂ）は上記したような構成（ＭＯＳトランジスタを２つ用いる構成）に限定されない。例えば、図７におけるカレントミラー回路６９を図９のようなカレントミラー回路に置き換えることも可能である。
【００９０】
図９に示されるように、カレントミラー回路８９は、８つのＮチャネルＭＯＳトランジスタＴＲ１０１〜ＴＲ１０８が並列に接続された構成である。すなわち、８つのトランジスタＴＲ１０１〜ＴＲ１０８の各ゲート電極が定電流源Ｉｒｅｆ（流出側）に接続されている。また、８つのトランジスタＴＲ１０１〜ＴＲ１０８の各ソース電極が互いに接続されている。また、４つのトランジスタＴＲ１０１〜ＴＲ１０４の各ドレイン電極が定電流源（流出側）に接続されている。また、４つのトランジスタＴＲ１０５〜ＴＲ１０８の各ドレイン電極がバッファ回路ＢＦｉの入力段Ｉｏｕｔ（図７ではＭＯＳトランジスタ６１および６２のソース電極）に接続されている。
【００９１】
ここで、上記の４つのトランジスタＴＲ１０１〜ＴＲ１０４をＭ１、残り４つのトランジスタＴＲ１０５〜ＴＲ１０８をＭ２とすれば、これら８つのＭＯＳトランジスタ（４つＭ１と４つのＭ２）を実際にパターン（基板上に形成）する際に、図１０に示すようなコモンセントロイド構成にすることが望ましい。すなわち、８つのＭＯＳトランジスタを２行４列に配し、１行目に、端から順に、Ｍ１、Ｍ１、Ｍ２、Ｍ２とする。そして、２行目に、同じ端から順に、Ｍ２、Ｍ２、Ｍ１、Ｍ１とする。また、１行目に、端から順に、Ｍ１、Ｍ２、Ｍ２、Ｍ１を配し、２行目に、同じ端から順に、Ｍ２、Ｍ１、Ｍ１、Ｍ２を配する構成でも構わない。いわば、Ｍ１とＭ２とに異なる重みがあると仮定した場合に、４つのＭ１と４つのＭ２とを、それらの重心が中心にくるように配置すれば良い。
【００９２】
なお、ＭＯＳトランジスタの数を８つではなく例えば、４つにすることも可能である。また、上記した図９の構成では８つのＮチャネルＭＯＳトランジスタを用いて構成しているが、例えば、８つのＰチャネルＭＯＳトランジスタを上記構成と同様に並列に接続し、図６のカレントミラー回路５９と置き換えることも可能である。
【００９３】
先の実施形態では１つのバッファ回路に１つのバイアス回路を設けているがこれに限定されない。複数のバッファ回路に１つバイアス回路を設けても良い。すなわち、各バッファ回路およびこれにバイアス電位を準備するバイアス回路の両回路内のトランジスタを略同一（実質的に同一）の閾値特性に形成できる範囲であれば、複数のバッファ回路ごとにバイアス回路を設けることも可能である。こうすることでバイアス回路の個数を少なくすることができる。
【００９４】
図３〜図５は、バッファ回路およびバイアス回路の組合せに係る他の実施形態を示す模式図ある。
【００９５】
図３に示されるバッファ１２ｘは、複数のバイアス回路ＢＩ１、ＢＩ２・・・と、複数のバッファ回路ＢＦ１、ＢＦ２・・・とを備える。各バッファ回路はＤＡＣ１１に接続されている。そして、各バイアス回路は３つのバッファ回路に接続される。例えば、バイアス回路ＢＩ１は、Ｒ信号用のバッファ回路ＢＦ１、Ｇ信号用のＢＦ２およびＢ信号用のＢＦ３に接続されている。
【００９６】
また、図４に示されるバッファ１２ｙは、複数のバイアス回路ＢＩ１、ＢＩ２・・・と、複数のバッファ回路ＢＦ１、ＢＦ２・・・とを備える。各バッファ回路はＤＡＣ１１に接続されている。そして、各バイアス回路は２つのバッファ回路に接続されている。例えば、バイアス回路ＢＩ１は、Ｒ信号用のバッファ回路ＢＦ１およびＧ信号用のＢＦ２に接続され、バイアス回路ＢＩ２は、Ｂ信号用のバッファ回路ＢＦ３およびＲ信号用のＢＦ４に接続されている。
【００９７】
図５に示されるバッファ１２ｚは、複数のバイアス回路ＢＩ１、ＢＩ２・・・と、複数のバッファ回路ＢＦ１、ＢＦ２・・・と、ＤＡＣ１１および各バッファ回路間（バッファ回路の入力側）に設けられる複数の入力切替用スイッチＳＷ１、ＳＷ２・・・と、各バッファ回路の出力側に設けられる複数の出力切替用スイッチＳＷ’１、ＳＷ’２・・・とを備える。各バッファ回路は１つのバイアス回路に接続され、かつ、Ｒ、ＧおよびＢ用の３つの入力切替用スイッチを介してＤＡＣ１１と接続されるとともに、Ｒ、ＧおよびＢ用の３つの出力切替用スイッチに接続されている。例えば、バッファ回路ＢＦ１は１つのバイアス回路Ｂｉ１に接続され、かつ、Ｒ用の入力切替用スイッチＳＷ１、Ｇ用の入力切替用スイッチＳＷ２およびＢ用の入力切替用スイッチＳＷ３を介してＤＡＣ１１と接続されるとともに、Ｒ用の出力切替用スイッチＳＷ’１、Ｇ用の出力切替用スイッチＳＷ’２およびＢ用の出力切替用スイッチＳＷ’３に接続されている。
【００９８】
図１１〜図１５は、上記した各バッファ（１２・１２ｘ・１２ｙ・１２ｚ）と各ソースラインとの接続関係を示す模式図である。
【００９９】
図１１・図１２は、バッファ１２と各ソースラインとの接続関係を示す。なお、各ソースライン（Ｓ１〜Ｓｎ）はＲ（赤）、Ｇ（緑）およびＢ（青）のいずれかに対応し、各色のソースラインが交互に配されている。例えば、Ｓ１はＲのソースライン、Ｓ２はＧのソースライン、Ｓ３はＢのソースライン、・・・、Ｓｎ−２はＲのソースライン、Ｓｎ−１はＧのソースライン、ＳｎはＢのソースラインである。
【０１００】
図１１では、バッファ回路（ＢＦ１〜ＢＦｎ）とソースライン（Ｓ１〜Ｓｎ）との間にセレクタ回路１６が設けられ、１本のソースラインに対応して１つのバッファ回路が設けられている。例えばソースラインＳ１に対応してバッファ回路ＢＦ１が設けられている。
【０１０１】
ここで、ホールドラッチ１０からデジタルデータが転送されると、ＤＡＣ１１および各バッファ回路を介して対応するソースラインにアナログ信号（電位）が与えられる。例えば、バッファ回路ＢＦ１からのＲのアナログ信号（電位）は、対応するソースラインＳ１に与えられる（線順次駆動）。
【０１０２】
図１２では、バッファ回路（ＢＦ１〜ＢＦｍ、ｍ＝ｎ／４）とソースライン（Ｓ１〜Ｓｎ）との間にセレクタ回路１６が設けられ、４本の同一色のソースラインに対応して１つのバッファ回路が設けられている。例えば、ＲのソースラインＳ１、Ｓ４、Ｓ７およびＳ１０がＲ信号用のバッファ回路ＢＦ１に対応し、ＧのソースラインＳ２、Ｓ５、Ｓ８およびＳ１１がＧ信号用のバッファ回路ＢＦ２に対応し、ＢのソースラインＳ３、Ｓ６、Ｓ９およびＳ１２がＢ信号用のバッファ回路ＢＦ３に対応する。また、ＲのソースラインＳｎ−１１、Ｓｎ−８、Ｓｎ−５およびＳｎ−２がＲ信号用のバッファ回路ＢＦｍ−２に対応し、ＧのソースラインＳｎ−１０、Ｓｎ−７、Ｓｎ−４およびＳｎ−１がＧ信号用のバッファ回路ＢＦｍ−１に対応し、ＢのソースラインＳｎ−９、Ｓｎ−６、Ｓｎ−３およびＳｎがＢ信号用のバッファ回路ＢＦｍに対応する。
【０１０３】
すなわち、図１２の構成では、（Ｒ，Ｇ，Ｂのいずれかに対応する）各バッファ回路が、対応する色と同一色の４本のソースラインを順次駆動する。例えば、Ｒ信号用の１つのバッファ回路は、４本のＲのソースラインを順次駆動する。これを具体的に説明すれば以下のとおりである。
【０１０４】
ホールドラッチ１０は、まず、ＤＡＣ１１にソースラインＳ１２ｋ＋１（ｋ＝０、１、２・・・）のデジタルデータ、ソースラインＳ１２ｋ＋２のデジタルデータおよびソースラインＳ１２ｋ＋３のデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／４本分のデジタルデータを同時転送する）。これを受けたＤＡＣ１１は、ソースラインＳ１２ｋ＋１のアナログ信号（電位）をＲ信号用のバッファ回路ＢＦ３ｋ＋１に、ソースラインＳ１２ｋ＋２のアナログ信号（電位）をＧ信号用のバッファ回路ＢＦ３ｋ＋２に、ソースラインＳ１２ｋ＋３のアナログ信号（電位）をＢ信号用のバッファ回路ＢＦ３ｋ＋３に出力する。ここで、セレクタ１６が、ソースラインＳ１２ｋ＋１、ソースラインＳ１２ｋ＋２およびソースラインＳ１２ｋ＋３のみを選択（ＯＮ状態に）すれば、選択された各ソースラインに上記アナログ信号（電位）が書き込まれる。
【０１０５】
ついで、ホールドラッチ１０は、ＤＡＣ１１にソースラインＳ１２ｋ＋４（ｋ＝０、１、２・・・）のデジタルデータ、ソースラインＳ１２ｋ＋５のデジタルデータおよびソースラインＳ１２ｋ＋６のデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／４本分のデジタルデータを同時転送する）。これを受けたＤＡＣ１１は、ソースラインＳ１２ｋ＋４のアナログ信号（電位）をＲ信号用のバッファ回路ＢＦ３ｋ＋１に、ソースラインＳ１２ｋ＋５のアナログ信号（電位）をＧ信号用のバッファ回路ＢＦ３ｋ＋２に、ソースラインＳ１２ｋ＋６のアナログ信号（電位）をＢ信号用のバッファ回路ＢＦ３ｋ＋３に出力する。ここで、セレクタ１６が、ソースラインＳ１２ｋ＋４、ソースラインＳ１２ｋ＋５およびソースラインＳ１２ｋ＋６のみを選択（ＯＮ状態に）すれば、選択された各ソースラインに上記アナログ信号（電位）が書き込まれる。
【０１０６】
ついで、ホールドラッチ１０は、ＤＡＣ１１にソースラインＳ１２ｋ＋７（ｋ＝０、１、２・・・）のデジタルデータ、ソースラインＳ１２ｋ＋８のデジタルデータおよびソースラインＳ１２ｋ＋９のデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／４本分のデジタルデータを同時転送する）。これを受けたＤＡＣ１１は、ソースラインＳ１２ｋ＋７のアナログ信号（電位）をＲ信号用のバッファ回路ＢＦ３ｋ＋１に、ソースラインＳ１２ｋ＋８のアナログ信号（電位）をＧ信号用のバッファ回路ＢＦ３ｋ＋２に、ソースラインＳ１２ｋ＋９のアナログ信号（電位）をＢ信号用のバッファ回路ＢＦ３ｋ＋３に出力する。ここで、セレクタ１６が、ソースラインＳ１２ｋ＋７、ソースラインＳ１２ｋ＋８およびソースラインＳ１２ｋ＋９のみを選択（ＯＮ状態に）すれば、選択された各ソースラインに上記アナログ信号（電位）が書き込まれる。
【０１０７】
ついで、ホールドラッチ１０は、ＤＡＣ１１にソースラインＳ１２ｋ＋１０（ｋ＝０、１、２・・・）のデジタルデータ、ソースラインＳ１２ｋ＋１１のデジタルデータおよびソースラインＳ１２ｋ＋１２のデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／４本分のデジタルデータを同時転送する）。これを受けたＤＡＣ１１は、ソースラインＳ１２ｋ＋１０のアナログ信号（電位）をＲ信号用のバッファ回路ＢＦ３ｋ＋１に、ソースラインＳ１２ｋ＋１１のアナログ信号（電位）をＧ信号用のバッファ回路ＢＦ３ｋ＋２に、ソースラインＳ１２ｋ＋１２のアナログ信号（電位）をＢ信号用のバッファ回路ＢＦ３ｋ＋３に出力する。ここで、セレクタ１６が、ソースラインＳ１２ｋ＋１０、ソースラインＳ１２ｋ＋１１およびソースラインＳ１２ｋ＋１２のみを選択（ＯＮ状態に）すれば、選択された各ソースラインに上記アナログ信号（電位）が書き込まれる。
【０１０８】
このようにして、全ソースラインＳ１〜Ｓｎを駆動することができる。この駆動方法は、図１３のバッファ１２ｘによるソースラインの駆動、図１４のバッファ１２ｙによるソースラインの駆動においても同様である。
【０１０９】
図１５は、バッファ１２ｚと各ソースラインとの接続関係を示す。
【０１１０】
図１５では、バッファ回路（ＢＦ１〜ＢＦＬ、Ｌ＝ｎ／１２）とソースライン（Ｓ１〜Ｓｎ）との間にセレクタ回路１６が設けられ、１つのバッファ回路が１２本のソースラインに対応している。例えば、ソースラインＳ１〜Ｓ１２がバッファ回路ＢＦ１に対応し、ソースラインＳｎ−１１〜Ｓｎがバッファ回路ＢＦＬに対応する。
【０１１１】
すなわち、図１５の構成では、（Ｒ，Ｇ，Ｂのいずれかに対応する）各バッファ回路が互い隣接する１２本（Ｒ，Ｇ，Ｂ各色４本）のソースラインを順次駆動する。すなわち、各バッファ回路を各色共通に用いる。例えば、ＢＦ１は、バッファ回路はＳ１〜Ｓ１２の１２本のソースラインを、バッファ回路ＢＦＬはＳｎ−１１〜Ｓｎの１２本のソースラインを順次駆動する。これを具体的に説明すれば以下のとおりである。
【０１１２】
ホールドラッチ１０は、転送信号に従い、まず、ＤＡＣ１１にソースラインＳ１２ｋ＋１（ｋ＝０、１、２・・・）へのＲのデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／１２本分のデジタルデータを同時転送する）。このとき、入力切替ＳＷは、Ｒ信号用のＳＷ３ｋ＋１のみがＯＮとなっており（他の入力切替ＳＷはＯＦＦ）、ＤＡＣ１１は、ソースラインＳ１２ｋ＋１のＲのアナログ信号（電位）をバッファ回路ＢＦｋ＋１に出力する。
【０１１３】
このとき、出力切替ＳＷは、Ｒ信号用のＳＷ’３ｋ＋１のみがＯＮとなっており、セレクタ１６も、ソースラインＳ１２ｋ＋１のみが選択（ＯＮ状態に）されており、これによって、選択されたソースラインＳ１２ｋ＋１に上記アナログ信号（電位）が書き込まれる。
【０１１４】
ついで、ホールドラッチ１０は、ＤＡＣ１１にソースラインＳ１２ｋ＋２（ｋ＝０、１、２・・・）へのＧのデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／１２本分のデジタルデータを同時転送する）。このとき、入力切替ＳＷは、Ｇ信号用のＳＷ３ｋ＋２のみがＯＮとなっており（他の入力切替ＳＷはＯＦＦ）、ＤＡＣ１１は、ソースラインＳ１２ｋ＋２のＧのアナログ信号（電位）をバッファ回路ＢＦｋ＋１に出力する。
【０１１５】
このとき、出力切替ＳＷは、Ｇ信号用のＳＷ’３ｋ＋２のみがＯＮとなっており（他の出力切替ＳＷはＯＦＦ）、セレクタ１６も、ソースラインＳ１２ｋ＋２のみが選択（ＯＮ状態に）されており、これによって、選択されたソースラインＳ１２ｋ＋２に上記アナログ信号（電位）が書き込まれる。
【０１１６】
ついで、ホールドラッチ１０は、ＤＡＣ１１にソースラインＳ１２ｋ＋３（ｋ＝０、１、２・・・）へのＢのデジタルデータをＤＡＣ１１に同時転送する（すなわち、ソースラインの１／１２本分のデジタルデータを同時転送する）。このとき、入力切替ＳＷは、Ｂ信号用のＳＷ３ｋ＋３のみがＯＮとなっており（他の入力切替ＳＷはＯＦＦ）、ＤＡＣ１１は、ソースラインＳ１２ｋ＋３のＢのアナログ信号（電位）をバッファ回路ＢＦｋ＋１に出力する。
【０１１７】
このとき、出力切替ＳＷは、Ｂ信号用のＳＷ’３ｋ＋３のみがＯＮとなっており（他の出力切替ＳＷはＯＦＦ）、セレクタ１６も、ソースラインＳ１２ｋ＋３のみが選択（ＯＮ状態に）されており、これによって、選択されたソースラインＳ１２ｋ＋３に上記アナログ信号（電位）が書き込まれる。
【０１１８】
上記工程を、ソースラインＳ１２ｋ＋１１（ｋ＝０、１、２・・・）までおこなうことで全ソースラインＳ１〜Ｓｎを駆動することができる。
【０１１９】
なお、図１２〜図１４の構成では１つのバッファ回路が４本のソースラインを駆動し、図１５の構成では１つのバッファ回路が１２本のソースラインを駆動しているが、１つのバッファ回路が駆動するソースラインの本数がこれらに限定されないことはいうまでもない。たとえば、互いに隣り合う、赤、緑および青の３本のソースラインごとに１つのバッファ回路を設け、１つのバッファ回路で３本のソースラインを駆動しても良い。
【０１２０】
以上のように、本実施の形態のバッファ１２は、各バッファ回路が１本あるいは複数のソースラインに対応するとともに、１つあるいは複数のバッファ回路ごとに、該バッファ回路に給電を行うバイアス回路が設けられている。
【０１２１】
このように、１つあるいは複数（数個が好ましい）のバッファ回路ごとにバイアス回路を設けることで、各バッファ回路とこれに給電を行うバイアス回路との距離を短くすることができる。
【０１２２】
これにより、バッファ回路の能動素子（ＭＯＳトランジスタ等）とバイアス回路の能動素子との間に生じる特性のばらつきを抑えることができる。加えて、バッファ回路およびバイアス回路間の配線抵抗が低減し、バッファ回路からバッファ回路に適切なバイアス電圧を供給することができる。この結果、バッファ１２の動作精度を高めることができる。
【０１２３】
したがって、例えば、バッファ１２を用いた本液晶表示装置１においては、表示ムラや残像が抑制された高い表示品位が実現される。
【０１２４】
本実施の形態では、上記バイアス回路およびバッファ回路はポリシリコンからなるトランジスタを含んでなり、かつ同一基板上に形成されている。
【０１２５】
バイアス回路およびバッファ回路を同一の基板（例えば、ガラス基板）にモノリシックに形成する場合、製造材料や製造プロセスが制限されるため、バッファ回路とバイアス回路との距離が長いと、両回路内の素子（トランジスタ）特性にばらつきが生じ、バッファ回路が誤作動を起こすおそれが高い。さらに、バッファ回路およびバイアス回路内に含まれるトランジスタをポリシリコンで形成する場合、これをアモルファスシリコンで構成する場合に比較して、その動作速度を向上させることができる反面、製造プロセス上の問題から、両回路間の距離が長いと、各回路内の素子（トランジスタ）特性にばらつきが生じ、バッファ回路が誤作動を起こすおそれが高い。
【０１２６】
したがって、両回路（バッファ回路およびバイアス回路）内に含まれるトランジスタがポリシリコンで形成され、かつこれらがモノリッシックに形成されるバッファにおいては、両回路間の距離を短くできる本実施の形態の構成（図１・図３〜５参照）が極めて好適である。
【０１２７】
また、本実施の形態に係るバッファ１２においては、バッファ回路とバイアス回路との接続部分が、カレントミラー回路で構成されている（図６〜８参照）。当該構成によれば、バイアス回路からのバイアス電流を簡易な回路構成にてバッファ回路に送ることができる。
【０１２８】
また、本実施の形態に係るバッファ１２においては、バイアス回路とバッファ回路との接続部分を、ＰチャネルＭＯＳトランジスタからなるカレントミラー回路と、ＮチャネルＭＯＳトンジスタからなるカレントミラー回路とで構成することもできる（図８参照）。当該構成によれば、入出力される信号電圧の幅を広げることができる。
【０１２９】
また、本実施の形態に係るバッファ１２においては、カレントミラー回路は対となる回路構成を有し、この各回路構成では、同チャネルの複数のトランジスタが並列に配されている（図９参照）。例えば、対となる各回路を１つのトランジスタで構成すると、一方（バッファ回路側）トランジスタの閾値が高くなると、バイアス電流が流れなくなってしまう可能性が生ずる。
【０１３０】
しかし、上記構成によれば、各対に複数のトランジスタを並列に配している（各トランジスタの同一端子同士を互いに接続している）ため、仮にバッファ回路側のあるトランジスタの閾値電圧が高くなっていたとしても、他のトランジスタを介してバイアス電流を流すことができる。また、各トランジスタの閾値電圧のばらつきに対してバイアス電流を均一化することができ、駆動回路の動作精度を高めることが可能となる。
【０１３１】
また、本実施の形態に係るバッファ１２においては、カレントミラー回路の対となる部分に複数の同一チャネルトランジスタを含む構成においては、各トランジスタがコモンセントロイド構成にて配置されている（図１０参照）。上記構成によれば、各トランジスタの特性（閾値電圧）ばらつきを抑制できるため、駆動回路の動作精度を高めることができる。
【０１３２】
また、本実施の形態に係るバッファ１２においては、各バッファ回路に１つのバイアス回路が設けられている。このように、１バッファ回路に１つのバイアス回路を設けることで、バッファ回路とバイアス回路との距離を最短にし、バッファ回路をバイアス回路に隣接して形成することができる。これにより、駆動回路の動作精度を一層高めることができる。
【０１３３】
また、本実施の形態に係るバッファ１２においては、互いに隣り合う複数のバッファ回路に対して１つのバイアス回路を設けると、バッファ回路とバイアス回路とを大きく離すことなくバイアス回路の個数を減らすことができる。
【０１３４】
また、本実施の形態に係るバッファ１２においては、複数のソースラインに対して１つのバッファ回路を設ければ、バッファ回路の数を減らすことができる。これを液晶表示装置にて実現する一例として、複数の赤のソースラインごとに１つのバッファ回路を設けるとともに複数の緑のソースラインごとに１つのバッファ回路を設け、かつ複数の青のソースラインごとに１つのバッファ回路を設ける構成（図１３・１４参照）、あるいは、複数の赤のソースラインと複数の緑のソースラインと複数の青のソースラインとを含むソースライン群ごとに１つのバッファ回路を設ける構成（図１５参照）をあげることができる。
【０１３５】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１３６】
本発明の駆動回路は、例えば、液晶や有機ＥＬを用いた表示装置に利用可能である。
【図面の簡単な説明】
【０１３７】
【図１】本発明の実施の一形態に係るバッファの構成を示す模式図である。
【図２】本実施の形態に係る液晶表示装置の構成を示す模式図である。
【図３】本発明の実施の他形態に係るバッファの構成を示す模式図である。
【図４】本発明の実施の他形態に係るバッファの構成を示す模式図である。
【図５】本発明の実施の他形態に係るバッファの構成を示す模式図である。
【図６】本発明の実施の一形態に係るバイアス回路とバッファ回路との接続関係を示す回路図である。
【図７】本発明の実施の他形態に係るバイアス回路とバッファ回路との接続関係を示す回路図である。
【図８】本発明の実施の他形態に係るバイアス回路とバッファ回路との接続関係を示す回路図である。
【図９】本実施の形態に係るカレントミラー構成を示す回路図である。
【図１０】コモンセントロイド構成を示す模式図である。
【図１１】図１のバッファとソースラインとの接続関係の一例を示す模式図である。
【図１２】図１のバッファとソースラインとの接続関係の一例を示す模式図である。
【図１３】図３のバッファとソースラインとの接続関係の一例を示す模式図である。
【図１４】図４のバッファとソースラインとの接続関係の一例を示す模式図である。
【図１５】図５のバッファとソースラインとの接続関係の一例を示す模式図である。
【図１６】従来の液晶表示装置のバッファ構成を示す模式図である。
【図１７】従来の液晶表示装置の構成を示す模式図である。
【符号の説明】
【０１３８】
１  液晶表示装置（表示装置）
３  デジタルインターフェイスドライバ
１２  バッファ（駆動回路）
ＢＦ  バッファ回路
ＢＩ  バイアス回路
５９・６９・７９ａ・７９ｂ  カレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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