(57)【要約】【課題】    フィン型構造を持つ電界効果トランジスタのソース／ドレインのコンタクト抵抗を低減する。【解決手段】    半導体装置の製造方法は、第１の高さのフィン型半導体領域うえに、第１の高さより高い第２の高さの絶縁ゲート電極構造を形成し、サイドウォール絶縁膜をフィン型半導体領域の側面からは完全に異方性エッチングで除去し、フィン型半導体領域近傍のゲート電極両側面ではフィン型半導体領域の上面、側面をサイドウォール絶縁膜が囲むように、ゲート電極両側面上下部を残して上部上からエッチング除去し、フィン型半導体領域の少なくとも露出している両側面に上端から下端までシリサイド層を形成する。層間絶縁膜形成後、フィン型半導体領域の両側面のシリサイド層を露出するコンタクトホールを形成し、導電性プラグを埋め込む。【選択図】  図１−４
2006196821.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性表面を有する支持基板と、
前記支持基板上に形成され、支持基板表面に対してほぼ垂直な、第1の高さを有する一対の側面および前記両側面を接続する上面を有し、第1導電型を有するフィン型半導体領域と、
前記フィン型半導体領域の中間部を横断して形成され、ゲート絶縁膜とその上に形成された導電性のゲート電極とを含み、前記ゲート電極は、前記第1の高さより高い第２の高さの側面を有する絶縁ゲート電極構造と、
前記ゲート電極構造両側の前記フィン型半導体領域に形成された、第２導電型を有するソース／ドレイン領域と、
前記フィン型半導体領域の上面および側面上には存在せず、前記フィン型半導体領域近傍の前記ゲート電極側面上では、前記フィン型半導体領域の上面、両側面を囲むように、前記ゲート電極の側面下部上に形成されたサイドウォール絶縁膜と、
前記サイドウォール絶縁膜より外側の前記フィン型半導体領域の少なくとも両側面上に上端から下端まで形成されたシリサイド層と、
前記フィン型半導体領域の両側面上のシリサイド層にコンタクトするソース／ドレイン電極と、
を有する半導体装置。
【請求項２】
前記ソース／ドレイン領域は、前記フィン型半導体領域の側面および上面に形成され、前記シリサイド層は前記フィン型半導体領域の側面および上面上に形成されている請求項1記載の半導体装置。
【請求項３】
さらに、前記フィン型半導体領域の上面上に形成されている絶縁性保護膜を有し、
前記ゲート絶縁膜は前記フィン型半導体領域の両側面上に形成され、前記シリサイド層は前記フィン型半導体領域の両側面上に形成されている請求項1記載の半導体装置。
【請求項４】
さらに、前記フィン型半導体領域、前記絶縁ゲート電極構造を埋め込み、前記フィン型半導体領域の両側面上のシリサイド層を露出するコンタクトホールを形成した層間絶縁膜を有し、
前記ソース／ドレイン電極は前記コンタクトホール内で前記フィン型半導体領域両側面のシリサイド層にコンタクトする請求項１〜３のいずれか1項記載の半導体装置。
【請求項５】
前記ＳＯＩ基板の埋め込み絶縁膜は、窒化シリコンまたは酸化窒化シリコンの表面を有する請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
（ａ）ＳＯＩ基板の半導体層をパターニングし、絶縁表面を有する支持基板上に、支持基板表面に対しほぼ垂直な、第１の高さを有する一対の側面および前記両側面を接続する上面を有するフィン型半導体領域を形成する工程と、
（ｂ）前記フィン型半導体領域の中間部を横断し、ゲート絶縁膜とその上の導電性のゲート電極とを含み、前記ゲート電極が、前記第１の高さより高い第２の高さの側面を有する絶縁ゲート電極構造を形成する工程と、
（ｃ）前記フィン型半導体領域および前記絶縁ゲート電極構造を覆うサイドウォール用絶縁膜を形成する工程と、
（ｄ）前記絶縁ゲート電極構造両側の前記フィン型半導体領域にソース／ドレイン領域を形成する工程と、
（ｅ）前記サイドウォール用絶縁膜を、異方性エッチングし、前記フィン型半導体領域の上面および側面からは完全に除去し、前記ゲート電極上面および両側面上部上から除去し、前記フィン型半導体領域近傍の前記ゲート電極両側面では前記フィン型半導体領域の上面、側面を囲むように、前記ゲート電極両側面下部を残す工程と、
（ｆ）前記フィン型半導体領域の少なくとも露出している両側面にシリサイド層を上端から下端まで形成する工程と、
（ｇ）前記フィン型半導体領域、前記ゲート電極を覆って、層間絶縁膜を堆積する工程と、
（ｈ）前記層間絶縁膜を貫通して、前記フィン型半導体領域両側面上のシリサイド層を露出するコンタクトホールを形成する工程と、
（ｉ）前記コンタクトホールに導電性プラグを埋め込む工程と、
を含む半導体装置の製造方法。
【請求項７】
前記工程（ａ）が、上面および側面を露出した構造のフィン型半導体領域を形成し、前記工程（ｆ）が、前記フィン型半導体領域の上面および両側面上に前記シリサイド層を形成する請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）が、フィン型半導体領域上に絶縁保護膜を備えたフィン型構造を形成し、前記工程（ｆ）が、前記フィン型半導体領域の両側面上に前記シリサイド層を形成する請求項６記載の半導体装置の製造方法。
【請求項９】
さらに、（ｊ）前記コンタクトホール内に露出した前記絶縁保護膜を除去する工程を含む請求項６〜８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
さらに、（ｋ）前記ＳＯＩ基板に窒化処理を行い、半導体層と埋め込み絶縁膜との界面に窒化膜を形成する工程を含む請求項６〜９のいずれか1項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特にフィン型構造を持つ電界効果トランジスタを含む半導体装置とその製造方法に関する。
なお、フィン型構造を持つ電界効果トランジスタとは、一般的にＦｉｎ−ＦＥＴまたはダブルゲートＦｉｎ−ＦＥＴと呼ばれ、基板の表面に対してチャネルの面が垂直になっている３次元型の電界効果トランジスタであって、基板の面に対して垂直な薄い壁（フィン）状の突起があり、フィンの両側面上にゲート絶縁膜、ゲート電極が形成され、ゲート両側のフィンにソース／ドレイン領域が形成されている構造を有する。
【背景技術】
【０００２】
フィン型構造を持つ電界効果トランジスタは、チャネル面を基板表面に垂直に配置するため、基板上の占有面積を低減でき、誘電体分離を容易とし、微細化、高速動作化に対する適応性が高い。絶縁膜上にシリコン層を配置したＳＯＩ（semiconductor on insulator)基板のシリコン層上に酸化膜や、酸化膜／窒化膜積層等のキャップ層を設け、パターニングしてシリコンのフィンを形成する。フィン表面に酸化シリコン、窒化酸化シリコン等のゲート絶縁膜を形成した後、ポリシリコン層を堆積し、パターニングして絶縁ゲート電極を形成する。ゲート電極両側のフィン領域をドープしてソース／ドレイン領域を形成すれば、基本的なＦＥＴ構造を形成できる。
【０００３】
Ｆｉｎ−ＦＥＴの構成例を、図３に示す。図３において、ＳＯＩ基板のシリコン層をパターニングして、フィン５１とその両側で幅を広げたコンタクト領域５２，５３が形成される。シリコン層の上にはキャップ層６１が残る。フィン側壁に犠牲酸化膜を形成し、除去した後ゲート絶縁膜６２を酸化、窒化などにより形成する。基板上にポリシリコン層を堆積し、パターニングしてゲート電極７１を形成する。ゲート電極７１の端部には幅を広げたコンタクト領域７２が形成される。イオン注入などで不純物を添加してソース／ドレインを形成する。層間絶縁膜でトランジスタ構造を埋め込んだ後、コンタクト領域に達するコンタクトホールを開口し、タングステンプラグ等の導電性プラグ８０をコンタクトホール内に埋め込む。ゲート電極をポリシリコン層とシリサイド層の積層とすることによりゲート抵抗を低減化することもできる。
【非特許文献１】Fu-Liang Yang et al.; 2002 Symposium onVLSI Technology Digest of Technical Papers, p.１０４、２００２
【非特許文献２】Bin Yu et al.; IEDM Tech, Dig. p.251, 2002  Ｆｉｎ−ＦＥＴのチャネルは、ゲート絶縁膜を介してゲート電極と対向する側面に形成される。チャネル長は、ゲート電極（ポリシリコン層）の幅で決定される。チャネル幅はフィンの高さで決定される。フィンの長さはプロセス精度などによって決定されるが、幅狭のソース／ドレインの引き出し部は、ソース／ドレインの抵抗を高くする。フィンの端部を拡げず、フィンを切断して金属層を埋め込み、ショットキコンタクトを形成する提案もある。
【０００４】
【特許文献１】特開２００２−２８９８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高性能の、フィン型構造を持つ電界効果トランジスタを含む半導体装置とその製造方法を提供することである。
本発明の他の目的は、ソース／ドレインのコンタクト抵抗が低い、フィン型構造を持つ電界効果トランジスタを含む半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、
絶縁性表面を有する支持基板と、
前記支持基板上に形成され、支持基板表面に対してほぼ垂直な、第1の高さを有する一対の側面および前記両側面を接続する上面を有し、第1導電型を有するフィン型半導体領域と、
前記フィン型半導体領域の中間部を横断して形成され、ゲート絶縁膜とその上に形成された導電性のゲート電極とを含み、前記ゲート電極は、前記第1の高さより高い第２の高さの側面を有する絶縁ゲート電極構造と、
前記ゲート電極構造両側の前記フィン型半導体領域に形成された、第２導電型を有するソース／ドレイン領域と、
前記フィン型半導体領域の上面および側面上には存在せず、前記フィン型半導体領域近傍の前記ゲート電極側面上では、前記フィン型半導体領域の上面、両側面を囲むように、前記ゲート電極の側面下部上に形成されたサイドウォール絶縁膜と、
前記サイドウォール絶縁膜より外側の前記フィン型半導体領域の少なくとも両側面上に上端から下端まで形成されたシリサイド層と、
前記フィン型半導体領域の両側面上のシリサイド層にコンタクトするソース／ドレイン電極と、
を有する半導体装置
が提供される。
【０００７】
本発明の他の観点によれば、
（ａ）ＳＯＩ基板の半導体層をパターニングし、絶縁表面を有する支持基板上に、支持基板表面に対しほぼ垂直な、第１の高さを有する一対の側面および前記両側面を接続する上面を有するフィン型半導体領域を形成する工程と、
（ｂ）前記フィン型半導体領域の中間部を横断し、ゲート絶縁膜とその上の導電性のゲート電極とを含み、前記ゲート電極が、前記第１の高さより高い第２の高さの側面を有する絶縁ゲート電極構造を形成する工程と、
（ｃ）前記フィン型半導体領域および前記絶縁ゲート電極構造を覆うサイドウォール用絶縁膜を形成する工程と、
（ｄ）前記絶縁ゲート電極構造両側の前記フィン型半導体領域にソース／ドレイン領域を形成する工程と、
（ｅ）前記サイドウォール用絶縁膜を、異方性エッチングし、前記フィン型半導体領域の上面および側面からは完全に除去し、前記ゲート電極上面および両側面上部上から除去し、前記フィン型半導体領域近傍の前記ゲート電極両側面では前記フィン型半導体領域の上面、側面を囲むように、前記ゲート電極両側面下部を残す工程と、
（ｆ）前記フィン型半導体領域の少なくとも露出している両側面にシリサイド層を上端から下端まで形成する工程と、
（ｇ）前記フィン型半導体領域、前記ゲート電極を覆って、層間絶縁膜を堆積する工程と、
（ｈ）前記層間絶縁膜を貫通して、前記フィン型半導体領域両側面上のシリサイド層を露出するコンタクトホールを形成する工程と、
（ｉ）前記コンタクトホールに導電性プラグを埋め込む工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【０００８】
ゲート電極の両側面上では、フィン型半導体領域を囲むように両側面下部にサイドウォール絶縁膜を形成し、フィン型半導体領域ではサイドウォール絶縁膜を完全に除去し、少なくともその両側面上にシリサイド層を形成するため、ソース／ドレインのコンタクト抵抗を低減化できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を説明する。
図１Ａ−１Ｔは、本発明の実施例によるフィン型構造を持つ電界効果トランジスタを含む半導体装置の製造方法を説明するための断面図、平面図、及び斜視図である。
【００１０】
図１Ａに示すように、シリコン支持基板１1の上に、埋め込み酸化シリコン層１２を設け、その上に薄いシリコン層1３を備えたＳＯＩ基板を準備する。半導体素子を形成するシリコン層１３は、例えば厚さ１００ｎｍに調整する。このシリコン層の厚さは、後に形成するフィン型領域の高さとなり、フィン型電界効果トランジスタのチャネル幅を決定する。
【００１１】
図１Ｂに示すように、Ｎ２、ＮＯ、ＮＨ３、ＮＦ３、Ｎ２Ｏ、エレクトロンサイクロトロンレゾナンス(ＥＣＲ)プラズマで活性化した窒素雰囲気等の窒化性雰囲気中でＳＯＩ基板を８００℃〜１０００℃に加熱し、５分〜６０分のアニールを行なう。シリコン層１３と埋め込み酸化膜１２との界面に窒化シリコン膜１４ｘが形成されると共に、シリコン層１３の表面にも窒化シリコン層１４ｙが形成される。窒化シリコン層は、エッチストッパとしての機能を有する。なお、窒化性雰囲気中での熱処理に関しては、特開２００２−２６２９９号公報、段落００１６〜００２６を参照できる。
【００１２】
図１Ｃ１に示すように、表面の窒化シリコン層１４ｙを熱燐酸等により除去する。
図１Ｃ２に示すように、シリコン層１３の上に、酸化シリコン層と窒化シリコン層との積層等のキャップ層ＣＬを形成することもできる。なお、図１Ｂに示す窒化シリコン層１４ｙをそのままキャップ層として用いても良い。以下、主にキャップ層ＣＬがない構造を例にとって説明するが、キャップ層ＣＬを設けた場合についても適宜説明する。
【００１３】
図１Ｄに示すように、シリコン層１３の上に酸化シリコン層１５を例えば厚さ１０ｎｍ〜２０ｎｍＣＶＤにより堆積し、ハードマスク層を形成する。酸化シリコン層１５の上に、レジストマスクＲＭ１を形成する。このレジストマスクＲＭ１は、シリコン層１３をエッチしてフィンを形成するためのマスクである。フィンの幅は、例えば約２０ｎｍである。レジストマスクＲＭ１をエッチングマスクとし、ハードマスク層１５をエッチングする。続いて、レジストマスクＲＭ１及びハードマスク層１５をマスクとしてシリコン層１３をエッチングする。
【００１４】
図１Ｅに示すように、当初のレジストマスクＲＭ１の形状にならってシリコン層１３がエッチングされる。シリコン層１３下の窒化シリコン層１４は、エッチストッパとして機能する。
【００１５】
図１Ｆに示すように、酸系の溶液を用い、レジストマスクＲＭ１及びハードマスク層１５を溶液洗浄により除去する。
図１Ｇ１に示すように、８００℃〜１２００℃の温度で酸素を含むガス中で酸化処理を行なうことにより、シリコン層１３表面に厚さ０.６ｎｍ〜２ｎｍのゲート絶縁膜を形成する。その後、８００℃〜１２００℃の温度で窒素を含むガス中で窒化処理を行なうことにより、ゲート絶縁膜を酸窒化膜とする。窒素を含むガスとしては、Ｎ２、ＮＯ、ＮＨ３、ＮＦ３、Ｎ２Ｏ等の窒化性雰囲気等を用いればよい。
このようにして、シリコン層１３の上面及び側面に酸窒化膜のゲート絶縁膜１５が形成される。
【００１６】
図１Ｇ２に示すように、キャップ層ＣＬがある場合は、ゲート絶縁膜１５はシリコン層１３の両側面にのみ形成される。
図１Ｈに示すように、フィン型構造を覆ってフィンの高さより高い高さを有するポリシリコン層１６を、例えば厚さ約１２０ｎｍ〜２００ｎｍ、ＣＶＤにより堆積する。フィン型半導体領域上およびその近傍では、ポリシリコン層１６の高さは約２２０ｎｍ〜３００ｎｍとなる。
【００１７】
図１Ｉに示すように、ポリシリコン１６の上に、厚さ１０ｎｍ〜２０ｎｍの酸化シリコン層１７をＣＶＤにより形成し、ハードマスク層を形成する。酸化シリコン層１７の上にポリシリコン層１６をエッチングするためのレジストマスクＲＭ２を形成する。レジストマスクＲＭ２は、ゲート電極をエッチングするためのマスクであり、ゲート長を決定するその幅は、１００ｎｍ以下、例えば５０ｎｍとする。レジストマスクＲＭ２をマスクとし、ハードマスク層１７をエッチングし、レジストマスクＲＭ２とハードマスク層１７をマスクとしてポリシリコン層１６をエッチングする。その後、酸系の溶液洗浄によりレジストマスクＲＭ２及びハードマスク層１７を除去する。
【００１８】
図１Ｊ、１Ｋに示すように、フィン型半導体領域１３の中間部を横断するポリシリコンのゲート電極１６が形成される。図１Ｊはゲート電極を通る断面図であり、図１Ｋは、ゲート電極１６を形成した状態の平面図である。幅約２０ｎｍのフィン型半導体領域１３の中間部を横断して、幅約５０ｎｍのポリシリコンゲート電極１６が形成されている。
【００１９】
以下、図１ＫのＸ−Ｘ断面、Ｙ−Ｙ断面を用いて説明する。図番のサフィックスＸがＸ−Ｘ断面を示し、図番のサフィックスＹがＹ−Ｙ断面を示す。
図１ＬＸ，１ＬＹは図１Ｊ，１Ｋの状態を改めて概略的に示す。フィン型半導体領域１３の中間部を横断して、フィンより高いゲート電極１６が形成されている。
【００２０】
図１ＭＸ，１ＭＹに示すように、基板全面上に厚さ１０ｎｍ〜２０ｎｍの酸化シリコン層２１ｐをＣＶＤにより堆積する。
図１ＮＸ，１ＮＹに示すように、リアクティブイオンエッチング（ＲＩＥ）を行ない、酸化シリコン層２１ｐを異方的にエッチングする。エッチング条件は、例えばフッ素を含む反応性ガス（ＣＦ４，ＣＨＦ３，Ｃ２Ｆ６，Ｃ４Ｆ８等）を用い、圧力１Ｐａ〜１００Ｐａ、印加高周波１３．５６ＭＨｚを用いる。図には、平坦部上の酸化シリコン層がエッチングされて基板表面に対してほぼ垂直な側面上にのみ酸化シリコン層２１が残った状態を示す。通常のサイドウォ−ルスペーサはこの状態である。
図１ＯＸ，１ＯＹに示すように、さらに異方性エッチングＲＩＥを続ける。ゲート電極１６、フィン型半導体領域１３の上部が露出する。フィン型半導体領域１３の側面が完全に露出するまで異方性エッチングＲＩＥを続ける。
【００２１】
図１ＰＸ，１ＰＹは、フィン型半導体領域１３の側面で酸化シリコン層２１が完全にエッチング除去された状態を示す。この状態をフィン型半導体領域に対して１００％以上のオーバーエッチングと呼ぶ。但し、ゲート電極１６側面では酸化シリコン膜２１が残っており、フィン型半導体領域１３の周囲ではゲート電極１６の側面がフィン型半導体領域１３より高い位置まで覆われている。即ち、露出したフィン型半導体領域１３と露出したゲート電極１６の上部側面の間には一定幅の酸化シリコン層２１が残り、両者を電気的に分離している。
【００２２】
図１ＱＸ，１ＱＹに示すように、フィン型シリコン領域１３に対して斜め方向からイオン注入を行ない、ソース／ドレイン領域のエクステンション、高濃度領域１８を形成する。必要に応じて逆導電型のポケット領域をイオン注入してもよい。なお、これらのイオン注入は、公知の方法で行なえばよい。例えば、サイドウォール絶縁膜２１を作る前にエクステンションとポケットのイオン注入を行い、サイドウォール２１を作成した段階、またはＲＩＥを完了した段階で高濃度領域のイオン注入を行なっても良い。
【００２３】
ｎチャネルＭＯＳトランジスタの場合、ｐ型のフィン型シリコン領域１３の上面及び両側面にｎ型のソース／ドレイン領域１８が形成される。イオン注入後、８００℃〜１２００℃の温度でアニールし、イオン注入した不純物を活性化する。
【００２４】
以上の工程により、フィン型シリコン領域１３を横切ってポリシリコンのゲート電極１６が形成され、ポリシリコンゲート電極１６の両側にソース／ドレイン領域が形成されて基本的なＦＥＴ構造が作成される。
【００２５】
図１ＲＸ，１ＲＹに示すように、基板全面にＣｏ，Ｎｉ等のシリサイド反応可能な金属層を、例えば厚さ２ｎｍ〜３０ｎｍスパッタリングにより堆積し、２００℃〜６００℃のアニールで一次シリサイド反応を生じさせる。シリコン層上に堆積した金属層は、一次シリサイド反応を行なってシリサイド層２４が形成される。未反応の金属層を酸溶液処理等により除去し、再度３００℃〜９００℃のアニールで２次シリサイド反応を行ない、低抵抗のシリサイド層２４とする。
【００２６】
フィン型半導体領域１３の、ゲート電極１６から突出している部分では、全側面および上面にシリサイド層２４が形成される。フィン型半導体領域の幅は狭いが、高さは高く、上面と較べて格段に広い側面上に、さらに両側面上に上端から下端までシリサイド層が形成される。ゲート電極１６はその上面および上部側面にシリサイド層２４が形成される。ソース／ドレイン領域の実効抵抗が低減化すると共に、ソース／ドレイン引き出し電極のソース／ドレイン領域に対する低抵抗コンタクトが可能になる。ゲート電極の抵抗、および引き出し電極のコンタクト抵抗も低減する。ゲート電極上のシリサイド層は、フィン型半導体領域上のシリサイド層と残されたサイドウォールスペーサである酸化シリコン層２１によって電気的に分離される。
【００２７】
図１ＳＸ、１ＳＹに示すように、フィン型ＦＥＴ構造を覆って酸化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜等により層間絶縁膜２２を堆積する。層間絶縁膜２２は、例えば厚さ４００ｎｍ〜１０００ｎｍである。ＣＶＤ又はスパッタリングにより堆積した後、化学機械研磨（ＣＭＰ）等により表面を平坦化する。ソース／ドレイン、ゲートに対するコンタクトホールをＲＩＥにより層間絶縁膜２２に形成する。なお、コンタクトホールＣＨのエッチングは、反応性ガスとしてはフッ素を含むガス、例えばＣＦ4、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８等を用い、圧力を１Ｐａ〜１００Ｐａとし、１３.５６ＭＨｚの高周波電力を印加したＲＩＥにより行なうことができる。酸化シリコンのエッチングは、窒化シリコン層１４でストップされる。
【００２８】
Ｔｉ，ＴｉＮ等のバリア層をスパッタリングまたはＣＶＤにより形成した後、Ｗ層をＣＶＤで堆積し、層間絶縁膜上の不要部をＣＭＰで除去する。このようにしてＷの導電性プラグ２６を層間絶縁膜２２に埋め込む。導電性プラグは、ソース／ドレインおよびゲートの引き出し電極を構成する。ソース／ドレイン領域は、その上に、チャネル近傍まで、特に広い側面上の高さ一杯にシリサイド層が形成されており、引き出し電極のチャネル領域に対するコンタクト抵抗は著しく低減化できる。その後、米国特許第６，７０７，１５６号、第６，６９３，０４６号等に開示されている公知の方法で多層配線を形成する。
【００２９】
図１Ｔは、フィン型ＦＥＴ構造を示す斜視図である。ゲート電極は端部において幅が広げられ、その上にコンタクトホールが形成されてＷプラグ２６が埋め込まれる。フィン型シリコン領域Ｆｉｎは、図中水平方向に延在し、ゲート電極Ｇから突出する部分は、両側面の上端から下端まで、および両側面を接続する上面がシリサイド化されており、Ｗプラグ２６が両側面、上面にコンタクトする。  フィン型領域の幅が高さよりも狭い場合、上面のみでコンタクトを取ると、その抵抗を十分低くすることは難しい。本実施例に従えば、シリサイド層がフィン型シリコン領域の両側面、及びキャップ層がない場合には上面にも、形成される。広い両側面上のシリサイド層にソース／ドレイン電極が接触するために、ソース／ドレインのコンタクト抵抗を低減し、ソース／ドレイン間のシリーズ抵抗を低減することができる。
【００３０】
図２Ａは、窒化シリコンまたは酸化窒化シリコンのキャップ層ＣＬをフィン型半導体領域Ｆｉｎとゲート電極Ｇの上に設けた形態を示す。フィン型半導体領域Ｆｉｎおよびゲート電極Ｇのエッチングに於いては、キャップ層をハードマスク層として用いてもよい。図１ＲＸ，１ＲＹに示したシリサイド工程は、フィン型半導体領域Ｆｉｎ，ゲート電極Ｇの側面で行なわれ、キャップ層で覆った上面はシリサイド化されない。コンタクトホールのエッチングに於いて、キャップ層ＣＬのエッチングも行なう。キャップ層除去後、さらにシリサイド工程を行ってもよい。
【００３１】
上述の実施例においては、シリコン層１３を介して窒化処理を行なうことにより、シリコン層と埋め込み酸化膜との界面に窒化シリコン層を形成した。窒化シリコンまたは酸化窒化シリコンを埋め込み絶縁層としたＳＯＩ基板を用いれば、窒化工程を省略できる。
【００３２】
図２Ｂに示すように、埋め込み絶縁層を酸化シリコン層ではなく、窒化シリコン層又は酸窒化シリコン層１２ｘで形成したＳＯＩ基板を用いる。この場合、窒化シリコン層を形成しなくても埋め込み絶縁層１２ｘ自身がエッチストッパとして機能する。
【００３３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００３４】
【図１−１】本発明の実施例による半導体装置の製造工程を説明するための断面図である。
【図１−２】本発明の実施例による半導体装置の製造工程を説明するための断面図である。
【図１−３】本発明の実施例による半導体装置の製造工程を説明するための断面図及び平面図である。
【図１−４】本発明の実施例による半導体装置の製造工程を説明するための断面図である。
【図１−５】本発明の実施例による半導体装置の製造工程を説明するための断面図及び斜視図である。
【図２】実施例の変形例を示す斜視図である。
【図３】従来技術の例を示す斜視図である。
【符号の説明】
【００３５】
１１    （Ｓｉ）支持基板
１２    埋め込み酸化シリコン層（ＢＯＸ層）
１２ｘ    窒化シリコン（酸化窒化シリコン）層
１３    シリコン層（フィン型半導体領域）
１４    窒化シリコン層
１５、１７    ＣＶＤ酸化シリコン層
１６    ポリシリコン層
１８    ソース／ドレイン領域
ＲＭ    レジストマスク
ＣＬ    キャップ層
２１    サイドウォール酸化膜（絶縁層）
２２    層間絶縁層
２４    シリサイド層
【図１−１】
2006196821.tif 000003
【図１−２】
2006196821.tif 000004
【図１−３】
2006196821.tif 000005
【図１−４】
2006196821.tif 000006
【図１−５】
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【図２】
2006196821.tif 000008
【図３】
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