(57)【要約】【課題】  オフリーク量を考慮しつつ、ばらつきを抑制することが可能な不揮発性半導体記憶装置の消去方法を提供する。【解決手段】  本発明に係る不揮発性半導体記憶装置の消去方法は、ブロック一巡型過消去ベリファイを実行する。具体的には、最初のアドレスから最終アドレスまで順番に過消去ベリファイおよび書戻しを実行する。すなわち、あるアドレスが選択されベリファイが実行された後に書戻しパルスが印加された場合であっても、ベリファイ後の如何にかかわらず、次のアドレスさらに次のアドレスへとインクリメントしていくことになる。したがって、同じアドレスを累積的に再書込するのではなく不良と成っているアドレスに従うメモリセルに対して徐々に書戻しを順番に実行する。したがって、満遍なく過消去状態のメモリセルに対して書込を実行することができるためオフリークの影響を抑制してばらつきの少ないしきい値電圧分布を有するメモリセルを実現することができる。【選択図】        図６
2006202400.tif 000002
【特許請求の範囲】
【請求項１】
行列状に集積配置された複数のメモリセルトランジスタに対して、しきい値電圧が第１の電圧以上第２の電圧以下の範囲に収まるようにベリファイおよび書込の少なくとも１つを繰り返し実行する不揮発性半導体記憶装置の消去方法であって、
各前記メモリセルトランジスタのしきい値電圧が前記第２の電圧以下となるように消去動作を実行するステップと、
選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して前記第１の電圧を与えてオンするかオフであるかのしきい値電圧判定を実行するベリファイを実行し、ベリファイ結果に基づいて書込を実行するベリファイ書込動作を実行するステップとを備え、
前記ベリファイ書込動作を実行するステップは、
選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して前記第１の電圧を与えるとともに、非選択のメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して通常のオフ電圧よりも低い第３の電圧を与えて、ベリファイを実行し、ベリファイ結果に基づいて選択されたメモリセル行に対応するメモリセルトランジスタに対して書込を繰り返す第１のベリファイ書込を実行するステップと、
選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して前記第１の電圧を与えるとともに、非選択のメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して通常のオフ電圧を与えて、ベリファイを実行し、ベリファイ結果に基づいて選択されたメモリセル行に対して書込を繰り返す第２のベリファイ書込を実行するステップとを含み、
前記第２のベリファイ書込を実行するステップは、最初のアドレスに従う選択されたメモリセル行に対応するメモリセルトランジスタから最後のアドレスに従う選択されたメモリセル行に対応するメモリセルトランジスタに対して１回ずつ順番にベリファイを実行し、ベリファイ結果に基づいて書込を繰り返す巡回書込を実行する、不揮発性半導体記憶装置の消去方法。
【請求項２】
前記第２のベリファイ書込を実行するステップは、所定回数前記巡回書込を実行した後に、選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して前記第１の電圧を与えるとともに、非選択のメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して通常のオフ電圧を与えて、ベリファイを実行し、ベリファイが完了するまでベリファイ結果に基づいて選択された同一のメモリセル行に対して書込を繰り返す、請求項１記載の不揮発性半導体記憶装置の消去方法。
【請求項３】
前記ベリファイ書込動作を実行するステップは、
前記第１のベリファイ書込動作前に、選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して前記第１の電圧を与えるとともに、非選択のメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して前記第３の電圧を与えて、ベリファイを実行し、ベリファイ結果に基づいて選択されたメモリセル行に対して書込を繰り返す第３のベリファイ書込を実行するステップをさらに含み、
前記第３のベリファイ書込を実行するステップは、最初のアドレスに従う選択されたメモリセル行に対応するメモリセルトランジスタから最後のアドレスに従う選択されたメモリセル行に対応するメモリセルトランジスタに対して１回ずつ順番にベリファイを実行し、ベリファイ結果に基づいて書込を繰り返す巡回書込を実行する、請求項１または２に記載の不揮発性半導体記憶装置の消去方法。
【請求項４】
前記ベリファイ書込動作を実行するステップの後に、各前記メモリセルトランジスタのコントロールゲートに前記第２の電圧を与えて、しきい値電圧が第２の電圧以下であるかどうかのベリファイを実行するステップをさらに備える、請求項１記載の不揮発性半導体記憶装置の消去方法。
【請求項５】
前記巡回書込は、繰り返す回数に応じて書込の際に与える書込パルスの電圧レベルを調整する、請求項１記載の不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のデータ消去方法に関する。
【背景技術】
【０００２】
従来より、電気的にデータの消去および再書込が可能な不揮発性半導体記憶装置において、格納されているデータを消去する場合、まずすべてのメモリセルトランジスタ（以下、単にメモリセルとも称する）に対してデータを書込みすべてのメモリセルをデータ書込状態（所定のデータが書込まれている状態）とした後（以下、データ消去前書込とも称する）にデータ消去動作を行なっていた。
【０００３】
一般的にメモリセルのしきい値電圧はデータ書込状態によって変化するため様々なしきい値状態となっている。すなわち、メモリセルのしきい値電圧分布は広範囲に広がっている。それゆえ、データ消去動作の前のデータ消去前書込により一定の範囲のしきい値電圧に収めてデータ消去動作を実行しなければ、メモリセルの消去動作によりさらにしきい値電圧分布は広がってしまうことになる。
【０００４】
一方、メモリセルのしきい値電圧の分布が広がりを持つ場合すなわちばらつきが生じてしまうとデータ読出動作においてメモリセルから誤ったデータが読み出されるという問題がある。すなわちデータ読出マージンを確保するためにはばらつきを抑制することが重要な問題となってくる。
【０００５】
これに対処するためにデータ消去方法においてばらつきを抑制するとともに、しきい値電圧の調整が可能なデータ消去方法が提案されている。
【０００６】
たとえば特開２００１−３５７６８０号公報においては、しきい値電圧のばらつきを防ぐために消去と書込を繰り返すことにより徐々にしきい値電圧を下げることによってばらつきを防止する方式が開示されている。しかしながら当該方式においては、消去さらには書込を各ビットに対して行なわなければならずそれぞれの動作に対してベリファイ動作を実行する必要があり、データ消去動作に多大な時間がかかるという問題がある。
【０００７】
一方、特開平６−２８８７５号公報においては、一旦すべてのメモリセルを過剰消去状態とした後に、当該過剰消去状態からデータ書込を実行する方式を開示している。具体的には、ベリファイ時に非選択ワード線を負電圧にすることにより、過剰消去状態のメモリセルのオフリークをカットした状態でベリファイおよび書込を実行する方式が提案されており、当該方式によりしきい値電圧をある一定の範囲に調整する方式が開示されている。
【特許文献１】特開平６−２８８７５号公報
【特許文献２】特開２００１−３５７６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、この特開平６−２８８７５号公報においては、ベリファイ時に非選択ワード線を負電圧にすることによってオフリーク電流を抑制して選択されたメモリセルのしきい値電圧を調整する方式が開示されているが、実際のデータ読出時には非選択ワード線は、負電圧ではなく接地電圧（０Ｖ）に設定されるのが一般的である。したがって、当該ベリファイ時においては、十分にオフリーク電流を抑制してメモリセルのしきい値電圧を調整した場合であっても実際のデータ読出時の条件下、すなわち非選択ワード線を０Ｖに設定した場合にはオフリーク電流の抑制が十分ではないという問題がある。
【０００９】
本発明は上記のような問題を解決するためになされたものであって、実際のデータ読出時の条件下でベリファイを実行することにより、実際のオフリーク電流を考慮しつつ、ばらつきを抑制することが可能な不揮発性半導体記憶装置の消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置の消去方法は、行列状に集積配置された複数のメモリセルトランジスタに対して、しきい値電圧が第１の電圧以上第２の電圧以下の範囲に収まるようにベリファイおよび書込の少なくとも１つを繰り返し実行する不揮発性半導体記憶装置の消去方法であって、各メモリセルトランジスタのしきい値電圧が第２の電圧以下となるように消去動作を実行するステップと、選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して第１の電圧を与えてオンするかオフであるかのしきい値電圧判定を実行するベリファイを実行し、ベリファイ結果に基づいて書込を実行するベリファイ書込動作を実行するステップとを備える。ベリファイ書込動作を実行するステップは、選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して第１の電圧を与えるとともに、非選択のメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して通常のオフ電圧よりも低い第３の電圧を与えて、ベリファイを実行し、ベリファイ結果に基づいて選択されたメモリセル行に対応するメモリセルトランジスタに対して書込を繰り返す第１のベリファイ書込を実行するステップと、選択されたメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して第１の電圧を与えるとともに、非選択のメモリセル行に対応するメモリセルトランジスタのコントロールゲートに対して通常のオフ電圧を与えて、ベリファイを実行し、ベリファイ結果に基づいて選択されたメモリセル行に対して書込を繰り返す第２のベリファイ書込を実行するステップとを含む。第２のベリファイ書込を実行するステップは、最初のアドレスに従う選択されたメモリセル行に対応するメモリセルトランジスタから最後のアドレスに従う選択されたメモリセル行に対応するメモリセルトランジスタに対して１回ずつ順番にベリファイを実行し、ベリファイ結果に基づいて書込を繰り返す巡回書込を実行する。
【発明の効果】
【００１１】
本発明に係る不揮発性半導体記憶装置の消去方法は、各メモリセルトランジスタのコントロールゲートに対して第１の電圧を与えてベリファイ判定する。具体的には、最初のアドレスに従う選択されたメモリセルトランジスタから最後のアドレスに従う選択されたメモリセルトランジスタに対して１回ずつ順番にベリファイを実行し、ベリファイ結果に基づいて書込を繰り返す巡回書込を実行する。また、非選択のメモリセルトランジスタのコントロールゲートは通常のオフ電圧が与えられている。すなわち、複数のメモリセルトランジスタに対して満遍なく書込を実行する。この消去方法により、実際のデータ読出時の条件下でベリファイを実行するとともに、オフリークの影響を抑制してばらつきの少ないしきい値電圧分布を有するメモリセルトランジスタを実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施の形態１）
図１は、本発明の実施の形態に従う不揮発性半導体記憶装置１の概略ブロック図である。
【００１３】
図１を参照して、本発明の実施の形態に従う不揮発性半導体記憶装置１は、行列状に集積配置されたメモリセルを含むメモリアレイ５と、メモリセル行にそれぞれ対応して設けられた複数のワード線およびメモリセル列にそれぞれ対応して設けられた複数のビット線をそれぞれ選択するためのＸデコーダ１０およびＹデコーダ１５と、アドレスピンＡＤＰを介して外部から入力されたアドレス信号をバッファ処理してそれぞれＸデコーダ１０およびＹデコーダ１５に伝達するためのアドレスバッファ２０と、Ｙデコーダ１５からの選択指示に応答して動作し、選択されたビット線とセンスアンプ３０あるいはライトドライバ４０との間の電気的な接続を制御するＹゲート２５と、メモリアレイ５から読出されたデータを増幅するセンスアンプ３０と、センスアンプ３０により増幅されたデータを外部に出力するあるいはデータピンＤＱＰを介して外部から入力されたデータをバッファ処理して制御部５０に出力するＩ／Ｏバッファ３５と、メモリアレイ５のアドレス選択されたメモリセルにデータを書込むためのライトドライバ４０と、ライトドライバ４０等に電圧を供給するための電源発生部４５と、不揮発性半導体記憶装置１全体を制御するためのコントロール部７０とを備える。なお、メモリアレイ５は、複数のブロックに分割されている。本例においては、一例としてブロックＢＫ０，ＢＫ１に分割されている。本発明の実施の形態に従う消去動作の単位としては、ブロック単位で実行されるものとする。
【００１４】
コントロール部７０は、外部からのコマンドＣＭＤに応じて内部回路に種々の制御信号を出力する制御部５０と、演算処理を実行するためのＣＰＵ５５と、半導体記憶装置１の所定の動作に用いられるプログラム等を格納するための記憶領域ＲＯＭ６０とを含む。また、制御部５０は、Ｉ／Ｏバッファ３５からのデータＷＤＴの入力を受けて書込データとして書込ドライバ４０に出力するとともに、センスアンプ３０からの読出データを受けてベリファイ動作を実行する。なお、一例として制御部５０は、コマンドＣＭＤに従ってベリファイ時等において内部回路を活性化状態とするための制御信号ＯＢＰをＸデコーダ１０、Ｙデコーダ１５およびセンスアンプ３０に伝達して動作状態に設定する。
【００１５】
図２は、メモリアレイ５の構成の一部を説明する図である。
【００１６】
図２を参照して、本発明の実施の形態に従うメモリアレイ５は、行列状に集積配置された不揮発的なデータ記憶が可能な複数のメモリセルＭＣと、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬと、メモリセル列にそれぞれ対応して設けられた複数のビット線とを含む。ここでは、メモリセルＭＣの一例として記憶データに応じてしきい値電圧が異なるフラッシュメモリが示されている。
【００１７】
図２においては、メモリセル列にそれぞれ対応してサブビット線ＳＢＬが設けられており、複数のサブビット線毎にメインビット線が設けられる構成である。具体的には、２本のサブビット線ＳＢＬ０，ＳＢＬ１に対応してメインビット線ＭＢＬが設けられている。  
【００１８】
また、サブビット線ＳＢＬとメインビット線ＭＢＬとの間にはＹゲート２５を構成するゲートトランジスタが設けられている。本例においては、サブビット線ＳＢＬ０，ＳＢＬ１とメインビット線ＭＢＬとの間にゲートトランジスタＧＴ０，ＧＴ１が設けられており、それぞれ制御信号ＳＧ０，ＳＧ１に応答してオンする。また、メインビット線ＭＢＬとセンスアンプ３０との間にＹゲートを構成する列選択ゲートＧＴＭが設けられ、制御信号ＣＬに応答してオンする。
【００１９】
本例においては、１つのメインビット線ＭＢＬを例に挙げて説明しているがこれに限られず複数本のメインビット線が設けられている。また、サブビット線の本数も２本に限られずさらに複数本のサブビット線ＳＢＬとメインビット線ＭＢＬとが電気的に結合される構成とすることも可能である。
【００２０】
たとえば、Ｙデコーダ１５は、アドレスバッファ２０から伝達されるアドレス信号に従って制御信号ＳＧ０および制御信号ＣＬを出力する。これに伴い、ゲートトランジスタＧＴ０およびＧＴＭがオンし、入力されたアドレスに従う列選択（カラム選択）を実行することができる。
【００２１】
図３は、制御部５０を説明する概略ブロック図である。
【００２２】
図３を参照して、本発明の実施の形態に従う制御部５０は、コマンド制御部１００と、書込バッファ制御部１０１と、書込バッファ１０２と、ベリファイ回路１０４と、電圧調整回路１０５とを含む。コマンド制御部１００は、外部からのコマンドＣＭＤの入力に応じて種々の制御信号を各回路に出力する。書込バッファ制御部１０１は、コマンド制御部１００を介して入力される書込データＷＤＴの入力を受けてバッファ処理して書込バッファ１０２へ出力する。書込バッファ１０２は、書込バッファ制御部１０１から入力される書込データあるいはベリファイ回路１０４から入力される書込データに基づいて、ライトドライバ４０へ出力するための書込データをセットする。具体的には、書込バッファ１０２は、後述するが累積判定用レジスタを有し、ベリファイ回路１０４からのベリファイ結果に基づいてライトドライバ４０に出力するためのデータをセットする。
【００２３】
ベリファイ回路１０４は、メモリアレイから読出されたメモリセルデータＭＤＴ（読出データ）の入力を受けて予め格納されている期待値と比較するベリファイ動作を実行し、不良であると判定した場合には書込バッファ１０２にその結果を出力する。電圧調整回路１０５は、コマンド制御部１００からの制御指示に応答して動作し、電源発生部４５の電圧レベルを調整する。これにより、電源発生部４５から供給される種々の電圧レベルが調整される。例えば書込パルスが印加されるワード線ＷＬの電圧レベル等も電圧調整回路１０５により調整される。
【００２４】
次に、本発明の実施の形態に従う不揮発性半導体記憶装置の消去方法について説明する。
【００２５】
図４は、本発明の実施の形態１に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【００２６】
本実施の形態に従う消去方法では、メモリアレイをブロック分割したブロック単位でメモリセルに対して消去動作が実行される。なお、本実施の形態に従う消去方法においては、後述するベリファイおよび書き戻しの処理によりメモリセルのしきい値電圧のばらつきを抑制するために上述したデータ消去前書込によりしきい値電圧を揃えることは特に必要とされない。なお、本例においては、メモリセルのしきい値電圧を上限および下限の一例として２．７Ｖ〜２．０Ｖの範囲に収めることについて考える。
【００２７】
まず、データ消去が開始される（ステップＳ０）。
【００２８】
次にメモリセルに対して消去パルスが印加される（ステップＳ０＃）。具体的には、各ワード線ＷＬにたとえば−１０Ｖを、各セルのソース電極にたとえば５Ｖをそれぞれ印加することにより消去を行なう。
【００２９】
そして、次に消去したメモリセルのしきい値電圧を判定する消去ベリファイを実行する（ステップＳ１）。具体的には、ワード線ＷＬにたとえば上限のしきい値電圧に対応する２．７Ｖを印加するとともに、サブビット線ＳＢＬを選択することにより、ワード線ＷＬおよびサブビット線の交差点に位置するメモリセルのしきい値電圧を読出し、このしきい値電圧がたとえば２．７Ｖの消去判定レベル以下であるか否かを判断する（消去ベリファイ）（ステップＳ１）。なお、ベリファイ判定は、上述したベリファイ回路１０４で実行されるものとする。以下の種々のベリファイについても同様である。
【００３０】
この消去ベリファイ時に非選択のメモリセルのコントロールゲートには、ワード線ＷＬを介して通常時のオフ電圧（０Ｖ）以下の負電圧（たとえば−２Ｖ）に設定する。当該方式によりベリファイ時のデータ読出の阻害要因となる非選択のメモリセルのオフリーク電流を抑制し、対象となるメモリセルからのデータ読出を実行することができる。
【００３１】
ステップＳ１において、消去ベリファイにおいて全てのメモリセルが消去判定レベル以下すなわちパス（ＰＡＳＳ）したと判定された場合には次のステップＳ３に進む。
【００３２】
一方、ステップＳ１においてしきい値電圧がたとえば２．７Ｖよりも大きいと判定された場合には、フェイル（ＦＡＩＬ）と判別して消去パルス印加を再度実行し、追加の消去を行なう（ステップＳ２）。そして再びステップＳ１に戻り、上述した消去ベリファイを行なう。この追加の消去および消去ベリファイをしきい値電圧が２．７Ｖ以下となるまで繰り返す。この動作を全てのビットに対して繰り返す。具体的には、たとえば入力されたアドレスに従って選択されたメモリセル行に従うワード線および選択されたサブビット線にアクセスして、そのサブビット線とワード線との交点のメモリセルが消去状態であると確認した場合には、次にアドレスをインクリメントして次のアドレスに従うメモリセルを選択する。たとえば、次のロウ側すなわち隣接するワード線を選択し、同様に消去ベリファイ（ステップＳ１）、消去パルス印加（ステップＳ２）を繰返し実行する。そしてこの消去ベリファイを全てのワード線について繰り返す。そうすると、ある所定の選択されたサブビット線に対応するメモリセルに対して消去判定を実行することができる。そして、次に、コラム側すなわち隣接するサブビット線を選択し、同様に消去ベリファイ（ステップＳ１）、消去パルス印加（ステップＳ２）を繰返し実行する。そしてこの消去ベリファイを全てのワード線について繰り返す。そして順に他のサブビット線についても上述の処理を繰り返す。これにより、メモリアレイに存在する全てのメモリセルに対して消去判定を実行することができる。ここでは、簡易のため１ビットずつ消去ベリファイおよび消去パルス印加を実行する場合について述べたが、これに限られずパラレルなデータ読出およびデータ書込が可能な構成においては、ワード線の選択に従い選択されるメモリセル群に対して並列に消去ベリファイおよび消去パルス印加を実行することも可能である。本例においては、ワード線の選択に従い選択されるメモリセル群に対して一括消去ベリファイおよび消去パルス印加を実行可能な構成について説明する。一例として、以下に説明するベリファイおよび書き戻しの処理においても上記の消去判定と同様の方式によりアドレスインクリメントが実行されるものとする。
【００３３】
次にステップＳ３において、過消去ベリファイを行なう。具体的にはワード線の電位を下限のしきい値電圧に対応する２．０Ｖにし、かつビット線を選択することにより、ワード線およびビット線の交差点に位置するメモリセルのしきい値電圧を読出し、このしきい値電圧が２．０Ｖ以上であるか否か、すなわち過剰消去メモリセルとなっているか否かを判断する（ステップＳ３）。この過消去ベリファイ時に非選択のメモリセルのワード線すなわちコントロールゲートには、通常時のオフ電圧（０Ｖ）よりも低い負電圧（−２Ｖ）が印加されて、過剰消去メモリセルに対して電流が流れないような構成となっている。
【００３４】
ステップＳ３において、過剰消去状態であると判定した場合には、ステップＳ４において書戻しパルスを印加する（ステップＳ４）。ここで、書戻しパルスは、パルス幅を狭く設定し、パルスを印加することによりしきい値電圧のシフト量を小さく抑えて少しずつ上げる。
【００３５】
この過消去ベリファイおよび書戻しの処理を全てのメモリセルが、しきい値電圧が下限のしきい値電圧をパスしていると判断するまですなわち過剰消去状態でなくなるまで繰り返す。これがオーバーイレースリカバリ（ＯＥＲ１）の動作である。
【００３６】
図５は、消去ベリファイ後のメモリセルの分布ならびにオーバーイレースリカバリ（ＯＥＲ１とも標記する）後のメモリセルの分布状態を説明する図である。なお、当該図は、縦軸がメモリセルのビット数であり、横軸がセル電流すなわちセルを通過する電流量を指し示す。横軸はセル電流であるがメモリセルのしきい値電圧と相関関係があり、しきい値電圧が高いほどセル電流は小さくなる。一方、しきい値電圧が低いほどセル電流は大きくなる。すなわち、横軸において、しきい値電圧で考えれば左側方向がしきい値電圧が高く、右側方向がしきい値電圧が低いメモリセルを指し示す。なお、以下においては、セル電流でメモリセルの分布状態について説明するがしきい値電圧の状態で説明することも当然に可能である。
【００３７】
図５の破線に示されるようにステップＳ１の消去ベリファイ後のメモリセルの分布は、かなり広範囲に広がっている。また、図示されていないが過消去パスを大きく離れて位置するメモリセルも存在する。
【００３８】
上述したように消去パス状態であるが過消去パスを超えてかなりのメモリセルが分布している。
【００３９】
本発明の実施の形態に従うデータ消去方法は、消去パスと過消去パスとの間にメモリセルの分布状態を収めることを目的とする。ここでは、消去パスのしきい値電圧が２．７Ｖ、過消去パスのしきい値電圧が２．０Ｖとして説明する。
【００４０】
実線で示される波形がこのＯＥＲ１後のメモリセルの分布図である。図５に示されるようにＯＥＲ１後（非選択ＷＬ＝負電圧（−２Ｖ））には、一見消去パスと過消去パスとの間にメモリセルが収まっているかに考えられる。しかしながら、当該状態は、非選択ワード線ＷＬを負電圧（−２Ｖ）に設定し、非選択メモリセルのオフリーク量をカットしてベリファイし、書戻しを実行した場合を示している。実際のデータ読出時の場合、非選択ワード線ＷＬはオフ電圧（０Ｖ）に設定される。したがって、当該状態すなわち実際のデータ読出時の場合のメモリセルの分布は矢印に示される右側にシフトした波形となっている。ここでは、ＯＥＲ１後（非選択ＷＬ＝０Ｖ）として示されている。この状態は、過消去パスよりも右側でセル電流の多い領域に位置することになる。特に図５に示されるようにオフリーク量は、セル電流が大きくなればなるほど（しきい値電圧が低いほど）指数関数的に増大していくこととなる。
【００４１】
したがって、ＯＥＲ１は、非選択ワード線ＷＬを負電圧に設定してオフリーク量を抑制して書戻しを実行するためその状態においては、見かけ上過消去パスよりも左側に収めることができた場合であっても実際の非選択ワード線ＷＬのオフ電圧（０Ｖ）では依然として過剰消去状態となっている。したがって、１回のＯＥＲ１では消去パスと過消去パスとの間にメモリセルを収めることは難しい。なお、初めからＯＥＲ１時に非選択ワード線ＷＬを通常のオフ電圧（０Ｖ）に設定した状態で書き戻しを実行することも考えられるが、過剰消去状態のメモリセルが多数存在する場合には、過剰消去状態のメモリセルを介する電流経路が形成されるため対象となるメモリセルに書戻しができないという問題が発生する。
【００４２】
したがって、ＯＥＲ１（非選択ＷＬ＝負電圧）を実行した場合であっても、別のオーバーイレースリカバリを実行するすなわち非選択ワード線ＷＬを通常のオフ電圧（０Ｖ）に設定してベリファイ動作および書戻しを実行する必要がある。
【００４３】
次に、本発明の実施の形態１に従うブロック一巡型過消去ベリファイ（回数限定）を実行する（ステップＳ５）。
【００４４】
図６は、本発明の実施の形態１に従うブロック一巡型過消去ベリファイのフローチャートを詳細に説明する図である。
【００４５】
図６を参照して、まずステップＳ１０においてブロック一巡型過消去ベリファイが開始される（ステップＳ１０）。次に、ステップＳ１１において、アドレスリセットおよび累積判定リセットを実行して、初期状態にセットする。具体的には、後述する累積判定動作に用いる累積判定用レジスタを「１」にリセットする。
【００４６】
次にステップＳ１２において、過消去ベリファイを行なう。具体的にはワード線の電位を下限のしきい値電圧に対応する２．０Ｖにし、かつビット線を選択することにより、ワード線およびビット線の交差点に位置するセルのしきい値電圧を読出し、このしきい値電圧が２．０Ｖ以上であるか否かを判断する。この過消去ベリファイ時に非選択のセルのワード線すなわちコントロールゲートには、実際のデータ読出と同条件に設定するためにオフ電圧である０Ｖが印加されている。
【００４７】
ステップＳ１２において、過剰消去状態であると判定した場合には、ステップＳ１３において書戻しパルスを印加する（ステップＳ１３）。そして、ステップＳ１４に進む。ここで、書戻しパルスは、パルス幅を狭く設定し、パルスを印加することによりしきい値電圧のシフト量を小さく抑える。
【００４８】
このブロック一巡型過消去ベリファイにおいては、過剰消去状態であると判定した場合においてもこの過消去ベリファイおよび書戻しの処理を全てのメモリセルが、しきい値電圧が２．０Ｖ電圧以上となるようにすなわち過剰消去状態でなくなるまで繰り返さない。
【００４９】
図６に示されるように、ベリファイ動作を行ない、その結果を書込バッファ１０２内の累積判定用レジスタ（図示せず）に格納する。具体的には、予め累積判定用レジスタには、データ「１」が設定されており、パス（ＰＡＳＳ）である場合には、累積判定用レジスタに「１」が入力され、フェイル（ＦＡＩＬ）であれば「０」が入力され、ＡＮＤ論理演算結果を実行する（ステップＳ１４）。すなわち、その演算結果を累積判定用レジスタにセットし直す。
【００５０】
上述したようにベリファイ結果がパス（ＰＡＳＳ）の場合は「１」となり、フェイル（ＦＡＩＬ）の場合は「０」となるためＡＮＤ論理演算結果を実行することにより、全てのメモリセルにおいてパスであればレジスタ内容はすべて「１」のままであり、１つでもフェイルであればレジスタの内容は「０」に変更される。
【００５１】
この動作をベリファイ動作毎に繰り返すことでベリファイ結果の累積を保持させることができる。そして、最終アドレスか否かを判定する（ステップＳ１５）。そして、最終アドレスでない場合には、次のステップＳ１６に進み、アドレスインクリメントを実行する（ステップＳ１６）。すなわち、最初のアドレスから最終アドレスまで上述したようにたとえば隣接する別のワード線が所定の順序に従って少なくとも１回ずつ選択される。
【００５２】
一方、ステップＳ１５において最終アドレスである場合には、最後に累積判定を実行する（ステップＳ１７）。この累積判定は最終アドレスまでベリファイが一巡した後に、累積判定レジスタ内容を確認し、全体のパス／フェイルを判定する。
【００５３】
そして、累積判定レジスタが全て「１」である場合には、パスとなりブロック一巡型過消去ベリファイを完了する（ステップＳ２０）。一方、一つでもフェイルがある場合には、次のステップに進み、パルス設定回数が終了したかどうかを判定する（ステップＳ１８）。
【００５４】
ステップＳ１８において、パルス設定回数が終了した場合には、ステップＳ２０に進む。一方、ステップＳ１８において、パルス設定回数が終了していない場合には、電圧レベルをインクリメントする（ステップＳ１９）。すなわち、巡回した回数に応じて少し高い電圧パルスを印加して書戻しを実行するように設定する。そして、再び、ステップＳ１１に進み。最初のアドレスから最終アドレスまで順番に過消去ベリファイおよび書戻しを実行する。
【００５５】
本実施の形態に従うブロック一巡型過消去ベリファイは、ベリファイ判定がパスするまで同じアドレスのメモリセル行のメモリセルに対して書き戻しを繰り返すのではなく、必要であるならば書き戻し、必要でないなら次のアドレスに従うメモリセル行のメモリセルに対して過消去ベリファイそして書戻しを実行する。
【００５６】
すなわち、あるアドレスに従うメモリセル行に対応するメモリセルが選択されベリファイが実行された後に書戻しパルスが印加された場合であっても、ベリファイ後の如何にかかわらず、次のアドレスさらに次のアドレスに従うメモリセル行のメモリセルへとインクリメントしていくことになる。したがって、同じアドレスを累積的に再書込するのではない。言い換えるならばいわゆるオーバーイレースリカバリＯＥＲ１で実行されるような集中的な再書込が実行されるのではなく、不良と成っているアドレスに従うメモリセル行に対応するメモリセルに対して徐々に書戻しを順番に実行することになる。
【００５７】
図７は、本発明の実施の形態１にブロック一巡型過消去ベリファイ（ＯＥＲ１＃）を実行した場合のメモリセルの分布を説明する図である。
【００５８】
図７に示されるようにＯＥＲ１後からほぼ同じ分布を保ちながら左側であるセル電流が減少する方向へすなわち消去パスと過消去パスとに近づいていっている。これによりオフリーク電流を減少させることができる。なお、ＯＥＲ１＃は、回数が制限されているため最終的な目標となる消去パスと過消去パスとの間にはまだ収められていない。
【００５９】
再び図４を参照して、次に、ステップＳ６に進む。
【００６０】
そして、次にステップＳ６において、過消去ベリファイを行なう。具体的にはワード線の電位を下限のしきい値電圧に対応するたとえば２．０Ｖにし、かつビット線を選択することにより、ワード線およびビット線の交差点に位置するメモリセルのしきい値電圧を読出し、このしきい値電圧が２．０Ｖ以上であるか否かを判断する（ステップＳ６）。この過消去ベリファイ時に非選択のメモリセルのワード線すなわちコントロールゲートには、通常時と同様の条件で非選択ワード線ＷＬのオフ電圧である０Ｖが印加される。
【００６１】
ステップＳ６において、過剰消去状態であると判定した場合には、ステップＳ７において書戻しパルスを印加する（ステップＳ７）。ここで、書戻しパルスは、パルス幅を狭く設定し、パルスを印加することによりしきい値電圧のシフト量を小さく抑える。
【００６２】
この過消去ベリファイおよび書戻しの処理を全てのメモリセルが、しきい値電圧が下限のしきい値電圧である２．０Ｖ以上となるようにすなわち過剰消去状態でなくなるまで繰り返す。これがオーバーイレースリカバリ（ＯＥＲ２）の動作である。
【００６３】
そして、最後に消去ベリファイを実行する（ステップＳ８）。具体的には、ワード線ＷＬにたとえば上限のしきい値電圧に対応する２．７Ｖを印加するとともに、サブビット線ＳＢＬを選択することにより、ワード線ＷＬおよびサブビット線の交差点に位置するメモリセルのしきい値電圧を読出し、このしきい値電圧がたとえば上限の２．７Ｖの消去判定レベル以下であるか否かすなわち消去パスであるかどうかを判断する（ステップＳ８）。
【００６４】
これにより、消去パスと過消去パスとの間にメモリセルを収めた事を確認することができる。
【００６５】
ステップＳ８において消去パスであると判定した場合には、最後に消去動作を完了する（ステップＳ９）。
【００６６】
仮にステップＳ８において、消去パスよりも左側すなわち逆に書き過ぎた場合には、最初のステップＳ１に戻ることになる。
【００６７】
図８は、本発明の実施の形態１にオーバーイレースリカバーＯＥＲ２を実行した場合のメモリセルの分布を説明する図である。
【００６８】
図８に示されるようにＯＥＲ１＃後からほぼ同じ分布を保ちながら左側であるセル電流が減少する方向にシフトし、消去パスと過消去パスとの間に収めることができる。これによりオフリーク電流を減少させる。
【００６９】
本実施の形態１の如くオーバーイレースリカバーＯＥＲ１と、オーバーイレースリカバーＯＥＲ２との間に、ブロック一巡回型過消去ベリファイＯＥＲ１＃を実行することにより全てのメモリセルに対して少しずつ過剰消去状態のメモリセルに対して書戻しを実行することによりメモリセル分布のばらつきを抑制しながら、データ消去を実行することが可能となる。
【００７０】
図９は、従来方式におけるオーバーイレースリカバーＯＥＲ２を実行した場合のメモリセルの分布を説明する図である。
【００７１】
ＯＥＲ１からＯＥＲ２へのシフト量が大きい場合、たとえば最初にアクセスされたアドレスに従うメモリセルのオフリークに基づく影響と、最後にアクセスされたアドレスに従うメモリセルのオフリーク量とはオフリーク量の影響度合が異なる。最初にアクセスされたアドレスに従うメモリセルの場合、他のメモリセルのオフリーク量が必ず加味されているため図９に示されるように消去パスを越えた範囲にまで書戻しすぎてしまうという問題が生じる。
【００７２】
また、ＯＥＲ１後からＯＥＲ２後に一度にシフトさせる場合には、そのシフト量が大きい場合には消去パスを超えて分布してしまう可能性が高い。したがって、本実施の形態の如く少しずつシフトさせることにより分布の形状をほぼ同じままで消去パスおよび過消去パスの間に収めることができる。
【００７３】
本実施の形態に従う不揮発性半導体記憶装置の消去方法により、実際のデータ読出時の条件下すなわち非選択ワード線ＷＬを通常の条件としてベリファイを実行し、オーバーイレースリカバリを実行するため実際の条件下でのオフリーク量を考慮しつつ、ばらつきを抑制し、信頼性の高いメモリセルの消去方法を実現することができる。
（実施の形態１の変形例）
図１０は、本発明の実施の形態１の変形例に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【００７４】
図１０を参照して、図４の不揮発性半導体記憶装置の消去方法と比較して異なる点は、ブロック一巡型過消去ベリファイＳ２＃をステップＳ１とステップＳ３との間で実行する点が異なる。すなわち、消去ベリファイ（ステップＳ１）を実行した後に、ブロック一巡型過消去ベリファイを実行する（ステップＳ２＃）。
【００７５】
図１１は、消去ベリファイ後のメモリセルの分布ならびにＯＥＲ１＃後のメモリセルの分布状態を説明する図である。
【００７６】
図１１の破線に示されるように消去ベリファイ後のメモリセルの分布は、かなり広範囲に広がっている。また、図示しないが過消去パスを大きく離れて位置するメモリセルも存在する。すなわち上記の実施の形態１の上述したように消去パス状態であるが過消去パスを超えてかなりのメモリセルが分布している。
【００７７】
本実施の形態１の変形例に従う不揮発性半導体記憶装置の消去方法は、消去動作後にブロック一巡型過消去ベリファイＳ２＃を実行する。ブロック一巡型過消去ベリファイは、ベリファイ結果に依存することなく、同じアドレスに対して書戻しを繰り返し実行するのではなく、アドレスをインクリメントしながら満遍なく書き戻す方式である。
【００７８】
したがって、たとえば非選択ワード線ＷＬが負電圧（−２Ｖ）である場合であってもオフリークをカットすることができないような異常な過剰消去メモリセルが存在する場合には、その過剰消去メモリセルの存在により選択したメモリセルに対して過消去ベリファイがパスしないとして何回も無駄にすなわち非効率的に書戻しを繰り返すことも考えられるが、本実施の形態１の変形例においては少しずつ満遍なく書き戻すため無駄な書戻し動作を実行する必要が無く、効率的に過剰消去メモリセルに対して書戻し動作を実行することができる。
（実施の形態２）
図１２は、本発明の実施の形態２に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【００７９】
図１２を参照して、図４の不揮発性半導体記憶装置の消去方法と比較して異なる点は、オーバーイレースリカバリＯＥＲ２を削除した点が異なる。そして、ブロック一巡型過消去ベリファイ（回数限定）Ｓ５の代わりにブロック一巡型過消去ベリファイＳ５＃を実行する点が異なる。
【００８０】
図１３は、本発明の実施の形態２に従うブロック一巡型過消去ベリファイのフローチャートを詳細に説明する図である。
【００８１】
図１３を参照して、本発明の実施の形態２に従うブロック一巡型過消去ベリファイは、図６で説明した実施の形態１に従うブロック一巡型過消去ベリファイと比較してステップＳ１８の「パルス設定回数終了？」を削除して、ステップＳ１７の累積判定においてフェイルであれば電圧レベルインクリメント（ステップＳ１９）に進む点が異なる。すなわち、上述の実施の形態１に従うブロック一巡型過消去ベリファイにおいては、回数制限が設けられていたためベリファイ結果の如何にかかわらず規定回数に達した場合には、次のオーバーイレースリカバリＯＥＲ２に進む方式を採用していたが、本発明の実施の形態２に従う不揮発性半導体記憶装置の消去方法では、ブロック一巡型過消去ベリファイでパスしなければ次のステップには進まず書戻しが繰り返される。
【００８２】
したがって、当該方式を採用することにより、徐々に書戻しが全てのメモリセルに対して行なわれるため書き過ぎとなることもなく、図１４に示されるように、本発明の実施の形態２に従うオーバーイレースリカバリＯＥＲ２＃を実行することによりＯＥＲ１＃後からほぼ同じ分布を保ちながら左側であるオフリーク量が減少する方向にシフトし、消去パスと過消去パスとの間に精度よく収めることができる。
【００８３】
（実施の形態２の変形例）
図１５は、本発明の実施の形態２の変形例に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【００８４】
図１５を参照して、図１２の不揮発性半導体記憶装置の消去方法と比較して異なる点は、ブロック一巡型過消去ベリファイＳ２＃をステップＳ１とステップＳ３との間で実行する点が異なる。すなわち、消去ベリファイ（ステップＳ１）を実行した後に、ブロック一巡型過消去ベリファイを実行する（ステップＳ２＃）。
【００８５】
上記の実施の形態１の変形例と同様の方式である。上述したように消去パス状態であるが過消去パスを超えてかなりのメモリセルが分布している。
【００８６】
本実施の形態２の変形例に従う不揮発性半導体記憶装置の消去方法は、消去動作後にブロック一巡型過消去ベリファイＳ２＃を実行する。ブロック一巡型過消去ベリファイは、上述したようにベリファイ結果に依存することなく、同じアドレスに対して書戻しを繰り返し実行するのではなく、アドレスをインクリメントしながら満遍なく書き戻す方式である。
【００８７】
したがって、たとえば非選択ワード線ＷＬが負電圧（−２Ｖ）である場合であってもオフリークをカットすることができないような異常な過剰消去メモリセルが存在する場合においても、その過剰消去メモリセルの存在により選択したメモリセルに対して過消去ベリファイがパスしないとして何回も無駄に書戻しを繰り返すことが考えられるが、本実施の形態２の変形例においては少しずつ満遍なく書き戻すため無駄な書戻し動作を実行する必要が無く、効率的に書戻し動作を実行することができる。
【００８８】
図１６は、ＯＥＲ０＃，ＯＥＲ１の動作を詳細に説明するフローチャート図である。
【００８９】
図１６を参照して、オーバーイレースリカバリＯＥＲ０＃は、消去ベリファイ（ステップＳ１）によりＰＡＳＳした後、書戻しパルスが印加される（ステップＳ２１）。そして、次に最終アドレスか否かが判定される（ステップＳ２２）。最終アドレスではない場合には、アドレスインクリメントを実行し（ステップＳ２３）、異なるアドレスに従うメモリセルに対して書戻しパルスを印加する（ステップＳ２１）。
【００９０】
一方、オーバーイレースリカバリＯＥＲ１は、過消去ベリファイを実行し（ステップＳ２４）、フェイルであれば書戻しパルス印加（ステップＳ２５）を実行してステップＳ２４に戻る。また、最終アドレスかどうかを判断し（ステップＳ２６）、最終アドレスとなるまでアドレスをインクリメント（ステップＳ２７）をしながらオーバーイレースリカバリを繰り返す。オーバーイレースリカバリＯＥＲ１については上述したのと同様であるのでその詳細な説明は繰り返さない。
【００９１】
オーバーイレースリカバリＯＥＲ０＃は、ＯＥＲ０と異なる点は、過消去ベリファイがない点と、累積判定動作がない点と、電圧レベルインクリメントを行なわない点である。
【００９２】
図１７は、オーバーイレースリカバリＯＥＲ＃０の動作波形を説明する図である。
【００９３】
ここでは、アドレスインクリメントに従ってカラムアドレスの切替が一例として３回なされている場合が示されている。電圧レベルインクリメントはされないが、予め設定されているエンド電圧でワード線ＷＬに印加することができる。累積判定動作およびベリファイ動作がない分これらの時間分が短縮され、高速なオーバーイレースリカバリを実行することができる。すなわち、過剰消去なメモリセルがある場合においても消去時間を短縮することができるとともに、信頼性の高い不揮発性メモリセルを実現することができる。なお、ここでは、カラムアドレスの切替のみが示されているがロウアドレスの切替においても同様である。
【００９４】
今回、開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態に従う不揮発性半導体記憶装置１の概略ブロック図である。
【図２】メモリアレイ５の構成の一部を説明する図である。
【図３】制御部５０を説明する概略ブロック図である。
【図４】本発明の実施の形態１に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【図５】消去ベリファイ後のメモリセルの分布ならびにオーバーイレースリカバリ後のメモリセルの分布状態を説明する図である。
【図６】本発明の実施の形態１に従うブロック一巡型過消去ベリファイのフローチャートを詳細に説明する図である。
【図７】本発明の実施の形態１にブロック一巡型過消去ベリファイを実行した場合のメモリセルの分布を説明する図である。
【図８】本発明の実施の形態１にオーバーイレースリカバーＯＥＲ２を実行した場合のメモリセルの分布を説明する図である。
【図９】従来方式におけるオーバーイレースリカバーＯＥＲ２を実行した場合のメモリセルの分布を説明する図である。
【図１０】本発明の実施の形態１の変形例に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【図１１】消去ベリファイ後のメモリセルの分布ならびにＯＥＲ１＃後のメモリセルの分布状態を説明する図である。
【図１２】本発明の実施の形態２に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【図１３】本発明の実施の形態２に従うブロック一巡型過消去ベリファイのフローチャートを詳細に説明する図である。
【図１４】本発明の実施の形態２に従うオーバーイレースリカバリＯＥＲ２＃を実行することによりＯＥＲ１＃後からのメモリセルの分布を説明する図である。
【図１５】本発明の実施の形態２の変形例に従う不揮発性半導体記憶装置の消去方法を説明するフローチャート図である。
【図１６】ＯＥＲ０＃，ＯＥＲ１の動作を詳細に説明するフローチャート図である。
【図１７】オーバーイレースリカバリＯＥＲ＃０の動作波形を説明する図である。
【符号の説明】
【００９６】
１  不揮発性半導体記憶装置、５  メモリアレイ、１０  Ｘデコーダ、１５  Ｙデコーダ、２０  アドレスバッファ、２５  Ｙゲート、３０  センスアンプ、３５  Ｉ／Ｏバッファ、４０  ライトドライバ、４５  電源発生部、５０  制御部、５５  ＣＰＵ、６０  ＲＯＭ、７０  コントロール部、１００  コマンド制御部、１０１  書込バッファ制御部、１０２  書込バッファ、１０４  ベリファイ回路、１０５  電圧調整回路。
【図１】
2006202400.tif 000003
【図２】
2006202400.tif 000004
【図３】
2006202400.tif 000005
【図４】
2006202400.tif 000006
【図５】
2006202400.tif 000007
【図６】
2006202400.tif 000008
【図７】
2006202400.tif 000009
【図８】
2006202400.tif 000010
【図９】
2006202400.tif 000011
【図１０】
2006202400.tif 000012
【図１１】
2006202400.tif 000013
【図１２】
2006202400.tif 000014
【図１３】
2006202400.tif 000015
【図１４】
2006202400.tif 000016
【図１５】
2006202400.tif 000017
【図１６】
2006202400.tif 000018
【図１７】
2006202400.tif 000019