(57)【要約】【課題】双方向ダイオードが形成された表面と反対側の表面で、双方向ダイオードの他端をＭＩＳ型デバイスのソースやドレインなどに接続することが目的とされる。【解決手段】ダイオード１０１ａは、表面２ａ，２ｂを有する半導体基板２を備える。半導体基板２は第１領域２１、第２領域２２ａ，２２ｂ、第３領域２３及び第４領域２４を有する。第１領域２１は、表面２ａに露出し、Ｎ型の不純物が拡散されている。第２領域２２ａ，２２ｂは、互いに離間し、それぞれ第１領域２１内にあって表面２ａに露出し、Ｐ型の不純物が拡散されている。第３領域２３は、第１領域２１と離間し、表面２ａ，２ｂのいずれにも露出し、Ｐ型の不純物が拡散されている。第４領域２４は、第３領域２３に対して第１領域２１とは反対側に位置し、半導体基板２の表面２ａに露出している。第２領域２２ｂと、第３領域２３及び第４領域２４とが導通されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
Ｐ型及びＮ型のいずれか一方の伝導型である第１伝導型であって、第１表面とそれとは反対側の第２表面とを有する半導体基板と、
互いに非接触である第１電極及び第２電極と
を備え、
前記半導体基板は、
前記第１表面に露出し、前記第１伝導型とは異なる伝導型である第２伝導型の不純物が拡散した第１領域と、
前記第１領域内にあって前記第１表面に露出し、前記第１伝導型の不純物が拡散した二つの第２領域と、
前記第１領域と離間し、前記第１表面及び前記第２表面のいずれにも露出し、前記第１伝導型の不純物が拡散した第３領域と、
前記第３領域に対して前記第１領域とは反対側に位置し、前記第１表面に露出し、前記第２伝導型の不純物が拡散した第４領域と
を有し、
前記第１電極は前記第２領域の一方に接触し、
前記第２電極は、前記第２領域の他方と、前記第３領域と、前記第４領域とに接触する、ダイオード。
【請求項２】
前記半導体基板は、
前記第１領域を前記第２表面側から接触して覆い、前記第１領域に含まれる前記第２伝導型の前記不純物の濃度よりも高い濃度で前記第２伝導型の不純物が拡散した第５領域を
更に有する、請求項１記載のダイオード。
【請求項３】
Ｐ型及びＮ型のいずれか一方の伝導型である第１伝導型であって、第１表面とそれとは反対側の第２表面とを有する半導体基板と、
互いに非接触である第１電極及び第２電極と
を備え、
前記半導体基板は、
前記第１表面に露出し、前記第１伝導型とは異なる伝導型である第２伝導型の不純物が拡散した第１領域と、
前記第１領域内にあって前記第１表面に露出し、前記第１伝導型の不純物が拡散した二つの第２領域と、
前記第１領域と離間し、前記第１表面及び前記第２表面のいずれにも露出し、前記第１伝導型の不純物が拡散した第３領域と、
前記第１領域を前記第２表面側から接触して覆い、前記第１領域に含まれる前記第２伝導型の前記不純物の濃度よりも高い濃度で前記第２伝導型の不純物が拡散した第４領域と
を有し、
前記第１電極は前記第２領域の一方に接触し、
前記第２電極は前記第２領域の他方と前記第３領域とに接触する、ダイオード。
【請求項４】
Ｐ型及びＮ型のいずれか一方の伝導型である第１伝導型であって、第１表面とそれとは反対側の第２表面とを有する半導体基板と、
絶縁膜と、
互いに非接触である第１電極及び第２電極と
を備え、
前記半導体基板は、
前記第１表面に露出し、前記第１伝導型とは異なる伝導型である第２伝導型の不純物が拡散した第１領域と、
前記第１領域内にあって前記第１表面に露出し、前記第１伝導型の不純物が拡散した二つの第２領域と、
前記第１領域と離間し、前記第１表面及び前記第２表面のいずれにも露出し、前記第１伝導型の不純物が拡散した第３領域と
を有し、
前記絶縁膜は、前記二つの前記第２領域の間で前記第１表面を覆い、
前記第１電極は、前記第１表面で前記第２領域の一方に接触し、前記絶縁膜上で前記第２領域の他方側へと張り出し、
前記第２電極は、前記第１表面で前記第２領域の前記他方と前記第３領域とに接触し、前記絶縁膜上で前記第２領域の前記一方側へと張り出す、ダイオード。
【請求項５】
前記半導体基板は、
前記第３領域に対して前記第１領域とは反対側に位置し、前記第１表面に露出し、前記第２伝導型の不純物が拡散した第４領域を
更に有し、
前記第２電極は、前記第４領域にも接触する、請求項４記載のダイオード。
【請求項６】
前記半導体基板は、
前記第１領域を前記第２表面側から接触して覆い、前記第１領域に含まれる前記第２伝導型の前記不純物の濃度よりも高い濃度で前記第２伝導型の不純物が拡散した第５領域を
更に有する、請求項４または請求項５記載のダイオード。
【請求項７】
前記第３領域に含まれる前記第１伝導型の前記不純物は、その濃度が前記半導体基板に含まれる前記第１伝導型の前記不純物の濃度よりも高い、請求項１乃至請求項６のいずれか一つに記載のダイオード。
【請求項８】
請求項１乃至請求項７のいずれか一つに記載のダイオードと、
前記第３領域に対して前記第１領域とは反対側で前記半導体基板に形成されたＭＩＳ（Metal Insulator Semiconductor）型デバイスと
を備え、
前記ＭＩＳ型デバイスは、ゲート電極である第３電極と、前記第３電極に絶縁膜を介して接続される第４電極とを有し、
前記第１電極は前記第３電極に接続され、
前記第２電極は前記第３領域を介して前記第４電極に接続される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオード及び半導体装置に関し、特にＭＩＳ（Metal Insulator Semiconductor）型デバイスの絶縁破壊を防止するダイオードに関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＩＳ型デバイスは、サージ電圧等の過電圧によって絶縁破壊しやすい。このため従来から、ＭＩＳ型デバイスには、絶縁破壊を防止するための保護装置が接続されている。
【０００３】
保護装置には例えばダイオードが採用され、例えば保護対象となるＭＩＳ型デバイスが形成される同一の半導体基板に形成される。
【０００４】
特許文献１には、ＰＮ接合を有し、その構造が半導体基板の表面の一方から他方に亘って形成されたダイオードが開示されている。特許文献２には、ＰＮＰ構造を有し、その構造が半導体基板の表面の一方に形成されたダイオードが開示されている。
【０００５】
なお、ＰＮ接合を有するツェナーダイオードが特許文献３に開示されている。
【０００６】
【特許文献１】特開平６−３１０７２６号公報
【特許文献２】特開昭５３−４５９７８号公報
【特許文献３】特開平８−１８１３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
かかるダイオードをＭＩＳ型デバイスの絶縁破壊防止に用いる際には、その一端がＭＩＳ型デバイスのゲート電極に、他端がソースやドレインなどに、それぞれ接続される。保護対象となるＭＩＳ型デバイスは、例えば、上記特許文献１にも示されるように、いわゆる縦型構造を有する場合がある。そして、特に電力用ＭＩＳ型デバイスでは、ゲート電圧は正負のいずれをもとるため、ＰＮＰ構造を有した、いわゆる双方向ダイオードが用いられることが多い。しかるに、双方向ダイオードは、特許文献２に示されるように、それが形成された表面に電極が設けられていた。
【０００８】
本発明は上述した事情に鑑みてなされたものであり、双方向ダイオードが形成された表面と反対側の表面で、双方向ダイオードの他端をＭＩＳ型デバイスのソースやドレインなどに接続することが目的とされる。
【課題を解決するための手段】
【０００９】
この発明にかかる第１のダイオードは、第１表面とそれとは反対側の第２表面とを有する半導体基板と、互いに非接触である第１電極及び第２電極とを備える。前記半導体基板は、Ｐ型及びＮ型のいずれか一方の伝導型である第１伝導型であって、第１領域、第２領域、第３領域及び第４領域を有する。前記第１領域は、前記第１表面に露出し、前記第１伝導型とは異なる伝導型である第２伝導型の不純物が拡散している。前記第２領域は二つあり、いずれも前記第１領域内にあって前記第１表面に露出し、前記第１伝導型の不純物が拡散している。前記第３領域は、前記第１領域と離間し、前記第１表面及び前記第２表面のいずれにも露出し、前記第１伝導型の不純物が拡散している。前記第４領域は、前記第３領域に対して前記第１領域とは反対側に位置し、前記第１表面に露出し、前記第２伝導型の不純物が拡散している。前記第１電極は、前記第２領域の一方に接触する。前記第２電極は、前記第２領域の他方と、前記第３領域と、前記第４領域とに接触する。
【００１０】
この発明にかかる第２のダイオードは、第１表面とそれとは反対側の第２表面とを有する半導体基板と、互いに非接触である第１電極及び第２電極とを備える。前記半導体基板は、Ｐ型及びＮ型のいずれか一方の伝導型である第１伝導型であって、第１領域、第２領域、第３領域及び第４領域を有する。前記第１領域は、前記第１表面に露出し、前記第１伝導型とは異なる伝導型である第２伝導型の不純物が拡散している。前記第２領域は二つあり、いずれも前記第１領域内にあって前記第１表面に露出し、前記第１伝導型の不純物が拡散している。前記第３領域は、前記第１領域と離間し、前記第１表面及び前記第２表面のいずれにも露出し、前記第１伝導型の不純物が拡散している。前記第４領域は、前記第１領域を前記第２表面側から接触して覆い、前記第１領域に含まれる前記第２伝導型の前記不純物の濃度よりも高い濃度で前記第２伝導型の不純物が拡散している。前記第１電極は、前記第２領域の一方に接触する。前記第２電極は、前記第２領域の他方と前記第３領域とに接触する。
【００１１】
この発明にかかる第３のダイオードは、第１表面とそれとは反対側の第２表面とを有する半導体基板と、絶縁膜と、互いに非接触である第１電極及び第２電極とを備える。前記半導体基板は、Ｐ型及びＮ型のいずれか一方の伝導型である第１伝導型であって、第１領域、第２領域及び第３領域を有する。前記第１領域は、前記第１表面に露出し、前記第１伝導型とは異なる伝導型である第２伝導型の不純物が拡散している。前記第２領域は二つあり、いずれも前記第１領域内にあって前記第１表面に露出し、前記第１伝導型の不純物が拡散している。前記第３領域は、前記第１領域と離間し、前記第１表面及び前記第２表面のいずれにも露出し、前記第１伝導型の不純物が拡散している。前記絶縁膜は、前記二つの前記第２領域の間で前記第１表面を覆う。前記第１電極は、前記第１表面で前記第２領域の一方に接触し、前記絶縁膜上で前記第２領域の他方側へと張り出す。前記第２電極は、前記第１表面で前記第２領域の前記他方と前記第３領域とに接触し、前記絶縁膜上で前記第２領域の前記一方側へと張り出す。
【発明の効果】
【００１２】
この発明にかかる第１のダイオードによれば、第３領域に対して第１領域とは反対側で同じ半導体基板にＭＩＳ型デバイスが形成され、絶縁破壊防止用として当該ダイオードが当該ＭＩＳ型デバイスに接続される場合において、第１電極に電圧が印加して、具体的には例えば第１伝導型がＰ型の時には負の電圧が、第１伝導型がＮ型の時には正の電圧がそれぞれ印加して、当該ダイオードが降伏した場合であっても、第４領域は当該ＭＩＳ型デバイス側の外縁でＰＮ接合を形成して内蔵電位を生じるので、ＭＩＳ型デバイスと当該ダイオードとの間に電流が流れることが防止される。よって、ＭＩＳ型デバイスの動作が不安定になることや、ＭＩＳ型デバイスの破壊が防止される。
【００１３】
この発明にかかる第２のダイオードによれば、例えば第１領域をベース領域とし、第２領域と半導体基板とをコレクタ領域、エミッタ領域として機能するトランジスタが寄生しても、その耐圧性は寄生トランジスタの機能を除いて考えたダイオードの耐圧性よりも高めることができる。また、当該トランジスタの電流増幅率を低減することができる。これにより、ダイオードの降伏時に当該トランジスタのコレクタ領域とエミッタ領域との間に流れる電流の増大を抑制し、以ってダイオードが絶縁破壊防止用として接続されるＭＩＳ型デバイスの破壊を防止する。
【００１４】
この発明にかかる第３のダイオードによれば、第１電極及び第２電極の張り出した部分が、フィールドプレートとして機能するので、ダイオードに電圧を印加した際に、第１領域と第２領域との接合面で生じる空乏層の幅が拡がりやすい。よって、第１領域の第２伝導型の不純物の濃度を高めてダイオードの許容電流を増大させつつ、ダイオードの耐圧性を高めることができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１は、本実施の形態にかかる半導体装置を概念的に示す断面図である。半導体装置は、ダイオード１０１ａと、ＭＩＳ型デバイスであるＭＯＳＦＥＴ２０１とを備える。ダイオード１０１ａ及びＭＯＳＦＥＴ２０１はいずれも、Ｐ型の不純物が拡散された半導体基板２に形成される。
【００１６】
ダイオード１０１ａは、表面２ａ，２ｂを有する半導体基板２と、絶縁膜７と、互いに非接触である第１電極９ａ及び第２電極９ｂとを備える。表面２ｂは、表面２ａとは反対側に位置する。
【００１７】
半導体基板２は第１領域２１、第２領域２２ａ，２２ｂ及び第３領域２３を有する。
【００１８】
第１領域２１は、表面２ａに露出し、Ｎ型の不純物が拡散されている。
【００１９】
第２領域２２ａ，２２ｂは、互いに離間し、それぞれ第１領域２１内にあって表面２ａに露出し、また表面２ａ以外では第１領域２１の外縁とも離隔し、Ｐ型の不純物が拡散されている。第２領域２２ａ，２２ｂに含まれるＰ型の不純物の濃度は、例えば半導体基板２に含まれるＰ型の不純物の所定の濃度εよりも高い。
【００２０】
第２領域２２ａ、第１領域２１及び第２領域２２ｂによってＰＮＰ構造が形成される。
【００２１】
第３領域２３は、第１領域２１と離間し、表面２ａ，２ｂのいずれにも露出し、Ｐ型の不純物が拡散されている。第３領域２３に含まれるＰ型の不純物の濃度は、例えば所定の濃度εよりも高い。
【００２２】
第１電極９ａは、第２領域２２ａに表面２ａで接触する。このとき、第２領域２２ａと第２領域２２ｂとの間の表面２ａを覆う絶縁膜７によって、第１電極９ａが第１領域２１に接触することが妨げられている。
【００２３】
第２電極９ｂは、第２領域２２ｂ及び第３領域２３に表面２ａで接触する。このとき、第２領域２２ｂと第３領域２３との間の表面２ａを覆う絶縁膜７によって、第２電極９ｂが第２領域２２ｂと第３領域２３との間で半導体基板２に接触することが妨げされている。
【００２４】
ＭＯＳＦＥＴ２０１は、第３領域２３に対して第１領域２１とは反対側で半導体基板２に形成される。ＭＯＳＦＥＴ２０１は、半導体基板２、ゲート電極３１、電極９ｃ，９ｄ及びゲート絶縁膜３２を備える。
【００２５】
半導体基板２は、ドレイン領域３３ａ、ソース領域３３ｂ及び領域３５を有する。
【００２６】
ドレイン領域３３ａ及びソース領域３３ｂは、互いに離間し、それぞれ表面２ａに露出しＮ型の不純物が拡散されている。
【００２７】
領域３５は、表面２ａ，２ｂのいずれにも露出し、Ｐ型の不純物が拡散されている。領域３５に含まれるＰ型の不純物の濃度は、例えば所定の濃度εよりも高い。
【００２８】
ゲート電極３１は、ドレイン領域３３ａとソース領域３３ｂとの間の表面２ａ上に、ゲート絶縁膜３２を介して積層される。電極９ｃは、ドレイン領域３３ａに接触し、ドレイン電極として機能する。電極９ｄは、ソース領域３３ｂ及び領域３５に接触し、ソース電極として機能する。電極９ｃ，９ｄはいずれも、ゲート電極３１にゲート絶縁膜３２を介して接続されると把握できる。
【００２９】
ドレイン領域３３ａは、それに含まれるＮ型の不純物の濃度よりも高い濃度でＮ型の不純物が拡散された領域３６を含んでいてもよい。この場合、電極９ｃは領域３６に接触される。また、ドレイン領域３３ａとソース領域３３ｂとの間に、所定の濃度εよりも高い濃度でＰ型の不純物が拡散され、表面２ａに露出したチャンネルドープ層３４を形成してもよい。なお図１では、これらの態様が示されている。
【００３０】
同一の半導体基板２に形成されたダイオード１０１ａとＭＯＳＦＥＴ２０１とは、表面２ａに形成された酸化膜５１によって分離される。また、酸化膜５１の下方に所定の濃度εよりも高い濃度でＰ型の不純物が拡散されたチャンネルカット層５２を形成することで、ダイオード１０１ａ及びＭＯＳＦＥＴ２０１の一方から他方へとリーク電流が流れることが防止される。なお図１では、この構造が示されている。
【００３１】
ダイオード１０１ａは、その第２領域２２ａが、第１電極９ａを介してＭＯＳＦＥＴ２０１のゲート電極３１に接続できる。
【００３２】
半導体基板２の表面２ｂには、例えば所定の濃度εよりも高い濃度でＰ型の不純物が拡散された半導体膜１が積層される（図１）。この場合、ダイオード１０１ａは、その第２領域２２ｂが、第２電極９ｂと第３領域２３とをこの順に介し、ＭＯＳＦＥＴ２０１は、そのソース領域３３ｂが領域３５を介して、それぞれ半導体膜１に接続される。
【００３３】
これにより、ダイオード１０１ａの第２領域２２ｂとＭＯＳＦＥＴ２０１のソース領域３３ｂとが、半導体基板２の表面２ｂ側で互いに接続される。
【００３４】
図２は、上述した態様でダイオード１０１ａとＭＯＳＦＥＴ２０１とが接続された場合を回路図で示す。ここでは、電極９ｂ，９ｄが接地されている場合が示されており、例えば半導体膜１の半導体基板２とは反対側の表面が接地されている場合に相当する。
【００３５】
図３は、図２で示される回路を有する半導体装置について、ゲート電極３１に印加される電圧（以下「ゲート電圧」という）ＶＧに対するダイオード１０１ａに流れる電流ＩＧの変化を示す。
【００３６】
ゲート電極３１に、従って電極９ａにも、正の電圧が印加されると、ダイオード１０１ａの接地側のＰＮ接合、すなわち第１領域２１と第２領域２２ｂとで形成されるＰＮ接合に対しては逆方向バイアスとなり、当該ＰＮ接合が降伏する電圧ＶＧ１まで電流ＩＧは殆ど流れない。図４では、この際に当該ＰＮ接合の接合面において生じる空乏層１１１が概念的に示されている。
【００３７】
ゲート電流３１に、従って電極９ａにも、負の電圧が印加されると、ゲート電極３１側のＰＮ接合、すなわち第１領域２１と第２領域２２ａとで形成されるＰＮ接合に対しては逆方向バイアスとなり、当該ＰＮ接合が降伏する電圧ＶＧ２まで電流ＩＧは殆ど流れない。図５では、この際に当該ＰＮ接合の接合面で生じるは空乏層１１２が概念的に示されている。
【００３８】
ＰＮ接合が降伏する電圧ＶＧ１，ＶＧ２は、ＭＯＳＦＥＴ２０１の動作電圧より高く、ゲート絶縁膜３２の破壊電圧より低くなるように設定されることが望ましい。例えば、第１領域２１に含まれるＮ型の不純物の濃度を低くすることで、ダイオード１０１ａの耐圧性を高めることができる。
【００３９】
第２領域２２ａと第２領域２２ｂとの間隔を拡げることによっても、ダイオード１０１ａの耐圧性を高めることができる。しかし、ダイオード１０１ａの直列抵抗が増大し、降伏後にかかる電圧が増大する点であまり望ましくない。
【００４０】
また、ダイオード１０１ａの許容電流は、サージ電流より高くなるように設定することが望ましい。例えば、第１領域２１に含まれるＮ型の不純物の濃度を高めることや、第２領域２２ａ，２２ｂ及び第３領域２３に含まれるＰ型の不純物の濃度を高めることで、ダイオードの降伏時の抵抗を低下させ、ダイオードの許容電流を増大させることができる。
【００４１】
ダイオード１０１ａのサイズを拡大することによっても、ダイオードの許容電流を増大させることができる。しかし、ダイオード１０１ａの接合容量が増大して入力容量が増大し、高周波特性が低下する点であまり望ましくない。
【００４２】
更に、上述したように不純物の濃度によってダイオード１０１ａの耐圧性及び許容電流を調節する場合、耐圧性を高めれば許容電流が低下し、逆に許容電流を増大させれば耐圧性が低下する。すなわち、耐圧性を高めることと、許容電流の増大とは互いに相反する。
【００４３】
図１に戻って、ダイオード１０１ａは、第１電極９ａ及び第２電極９ｂの端が、絶縁膜７の半導体基板２とは反対側の表面に被さっている。具体的には、絶縁膜７の表面２ａとは反対側で、第１電極９ａは第２領域２２ｂ側へと、第２電極９ｂは第２領域２２ａ側へと張り出している。
【００４４】
このような構造によれば、第１電極９ａ及び第２電極９ｂの張り出した部分がフィールドプレートとして機能するので、ダイオード１０１ａに電圧が印加した際に、第１領域２１と第２領域２２ａ、２２ｂとの接合面で生じる空乏層１１１，１１２（図４及び図５）の幅が拡がりやすい。よって、第１領域２１に含まれるＮ型の不純物の濃度を高めてダイオードの許容電流を増大させつつ、ダイオードの耐圧性を高めることができる。
【００４５】
しかも、ダイオード１０１ａが接続されるＭＯＳＦＥＴ２０１の動作時における、ゲート電極３１に印加させる電圧の振幅を、大きくすることができる。よって、ＭＯＳＦＥＴ２０１のゲート絶縁膜３２の絶縁破壊が防止される。また、ＭＯＳＦＥＴ２０１の出力を高めることができる。
【００４６】
また、第１領域２１に含まれるＮ型の不純物の濃度を高めることで、ダイオード１０１ ａの直列抵抗を小さくすることができる。したがって、ダイオード１０１ａが降伏しても第１領域２１における電圧降下は小さく、第１領域２１、第２領域２２ａ、半導体基板２がそれぞれベース、エミッタ、コレクタとして機能するＰＮＰ型の寄生トランジスタの動作は生じにくい。よって、当該寄生トランジスタの降伏に起因したダイオード１０１ａの破壊が避けられる。
【００４７】
図１では更にダイオード１０１ｂが示されている。ダイオード１０１ｂは、ダイオード１０１ａと同様の構造を有し、ダイオード１０１ａと第２領域２２ａ及び第１電極９ａを共有している。
【００４８】
上述したダイオード１０１ａ，１０１ｂは、ＭＯＳＦＥＴ２０１に限らず、その他のＭＩＳ型デバイス、例えばＩＧＢＴにも適用することができる。また、ドレインとソースとが入れ換えて扱われる場合にも適用できる。
【００４９】
実施の形態２．
上述したダイオード１０１ａを備える半導体装置では、ダイオード１０１ａの電極９ａとゲート電極３１とを接続し、半導体膜１の半導体基板２とは反対側の表面を接地し、ゲート電極３１に負の電圧を印加する場合、ダイオード１０１ａの降伏時において、ＭＯＳＦＥＴ２０１に流れるドレイン電流ＩＤが増加する。
【００５０】
図６及び図７は、ゲート電極３１に印加されるゲート電圧ＶＧに対する、ダイオード１０１ａに流れる電流ＩＧの変化及びＭＯＳＦＥＴ２０１に流れるドレイン電流ＩＤの変化をそれぞれ示す。
【００５１】
図６では、ゲート電圧ＶＧが約−６Ｖで電流ＩＧが流れ始めている。このときのゲート電圧は、ダイオード１０１ａが降伏し始めるときの電圧であって、ダイオード１０１ａの耐圧と把握できる。そして図７では、ダイオード１０１ａの降伏時（ＶＧ＜約−６Ｖ）において、ドレイン電流ＩＤが増加している。
【００５２】
ダイオード１０１ａの降伏時におけるドレイン電流ＩＤの増加を具体的に説明すると、次のようになる。つまり、ダイオード１０１ａの降伏時には電極９ｂが電極９ａと導通するので、第３領域２３の表面２ａ側は負電位となり、表面２ｂ側は０電位である。そうすると、第３領域２３の表面２ａ側よりも電位が高い半導体膜１、チャンネルカット層３４及び領域３５からは、第３領域２３の表面２ａ側へとホール電流が流れる。これにより、半導体膜１、チャンネルドープ層３４及び領域３５の電位はそれぞれ０Ｖよりも低下する。
【００５３】
特に領域３５の電位が０Ｖよりも低くなると、ソース領域３３ｂの電位も０Ｖよりも低くなる。よって、０Ｖまたは正の電圧が印加されたドレイン領域３３ａと、ソース領域３３ｂとの間の電位差が、ダイオード１０１ａが降伏していないときよりも増加する。この電位差の増分だけ、ドレイン電流ＩＤが増加する。
【００５４】
図８は、本実施の形態にかかる半導体装置を概念的に示す断面図である。半導体装置は、ダイオード１０２ａと、ＭＯＳＦＥＴ２０１とを備える。図８で示される構成要素のうち、図１で示される構成要素と同じものには同符号が付されている。
【００５５】
ダイオード１０２ａは、ダイオード１０１ａと比較して、半導体基板２に第４領域２４を有する。
【００５６】
第４領域２４は、第３領域２３に対して第１領域２１とは反対側に位置し、半導体基板２の表面２ａ，２ｂのいずれにも露出している。ただし、表面２ｂには必ずしも露出している必要はない。このとき第２電極９ｂは、第３領域２３だけでなく第４領域２４にも接続される。第４領域２４にはＮ型の不純物が拡散している。第４領域２４に含まれるＮ型の不純物の濃度は、例えば所定の濃度εよりも高い。
【００５７】
第４領域２４は、第３領域に接触して形成されても良いし、第３領域２３に離間して形成されてもよい。図８には、前者の場合が示されている。いずれの場合においても、第４領域２４は、半導体基板２またはチャンネルカット層５２とでＰＮ接合を形成する。
【００５８】
ＭＯＳＦＥＴ２０１は、実施の形態１で説明したと同様にして、第３領域２３に対して第１領域２１とは反対側で同じ半導体基板２に形成され、ダイオード１０２ａが接続される。
【００５９】
上述したダイオード１０２ａによれば、第４領域２４は、ＭＯＳＦＥＴ２０１側の外縁で半導体基板２またはチャンネルカット層５２とＰＮ接合を形成し内蔵電位を生じる。よって、第１電極９ａに負の電圧を印加してダイオード１０２ａが降伏しても、ＭＯＳＦＥＴ２０１とダイオード１０２ａとの間に電流が流れることが防止される。
【００６０】
具体的には、第１電極９ａに負の電圧を印加してダイオード１０２ａが降伏すれば、第３領域２３だけでなく第４領域２４の表面２ａ側も負電位となるが、上述した内蔵電位の発生により、当該内蔵電位よりも大きい電位差が発生しない限り、第４領域２４の表面２ａ側にはホール電流が殆ど流れ込まない。
【００６１】
よって、ＭＯＳＦＥＴ２０１のソース領域３３ｂの電位が低下することが防止される。よって、ソース／ドレイン間の電位差が増加せず、以ってＭＯＳＦＥＴ２０１の動作が不安定になることや、ＭＯＳＦＥＴ２０１の破壊が防止される。
【００６２】
図９及び図１０は、ゲート電圧ＶＧに対する、ダイオードに流れる電流ＩＧの変化及びＭＯＳＦＥＴ２０１に流れるドレイン電流ＩＤの変化をそれぞれ示す。図９及び図１０には、ダイオード１０１ａを採用した場合（図６及び図７）が破線で、ダイオード１０２ａを採用した場合が実線でそれぞれ示されている。
【００６３】
図９によれば、ダイオード１０１ａ，１０２ａのいずれを採用した場合であっても、電流ＩＧは、ゲート電圧ＶＧに対してほぼ同様の変化を示している。すなわち、ダイオード１０２ａに第４領域２４を設けたことによる耐圧（約−６Ｖ）の変化は殆ど見られない。
【００６４】
一方、図１０によれば、ダイオード１０２ａを採用することで、ダイオード１０１ａを採用した場合に比べて、ダイオードの降伏時（ＶＧ＜約−６Ｖ）においてドレイン電流ＩＤが低下している。すなわち、ダイオード１０２ａに第４領域２４を設けることで、ダイオード１０１ａの降伏時においてドレイン電流ＩＤが増加することが防止されている。これは、上述したようにＭＯＳＦＥＴ２０１とダイオード１０２ａとの間で電流が流れにくくなっているからである。
【００６５】
図８では更にダイオード１０２ｂが示されている。ダイオード１０２ｂは、ダイオード１０２ａと同様の構造を有し、ダイオード１０２ａと第２領域２２ａ及び第１電極９ａを共有している。
【００６６】
上述したダイオード１０２ａ，１０２ｂは、ＭＯＳＦＥＴ２０１に限らず、その他のＭＩＳ型デバイス、例えばＩＧＢＴにも適用することができる。また、ドレインとソースとが入れ換えて扱われる場合にも適用できる。
【００６７】
実施の形態３．
上述したダイオード１０１ａ，１０２ａにおいて、例えば第１領域２１をベース領域、第２領域２２ａをエミッタ領域、半導体基板２をコレクタ領域として機能するＰＮＰトランジスタが寄生する。
【００６８】
実施の形態１でも述べたように、ダイオード１０１ａ，１０２ａの耐圧性を向上させるために、例えば第１領域２１に含まれるＮ型の不純物の濃度が低くされる。このため、寄生されたＰＮＰトランジスタは、その耐圧性が低くなって、ダイオード１０１ａ，１０２ａよりも低電圧で降伏しやすくなる。また、その電流増幅率は大きくなって、ダイオード１０１ａ，１０２ａの降伏後に、コレクタ領域とエミッタ領域との間に流れる電流が顕著に増大して、ＭＯＳＦＥＴ２０１を破壊するおそれがある。
【００６９】
図１１は、本実施の形態にかかる半導体装置を概念的に示す断面図である。半導体装置は、ダイオード１０３ａと、ＭＯＳＦＥＴ２０１とを備える。図１１で示される構成要素のうち、図１で示される構成要素と同じものには同符号が付されている。
【００７０】
ダイオード１０３ａは、ダイオード１０１ａと比較して、半導体基板２に第５領域２５を有する。
【００７１】
第５領域２５は、第１領域２１を半導体基板２の表面２ｂ側から接触して覆う。第５領域２５には、第１領域２１に含まれるＮ型の不純物の濃度よりも高い濃度でＮ型の不純物が拡散している。
【００７２】
上述したダイオード１０３ａによれば、寄生されるＰＮＰトランジスタの耐圧性をダイオードの耐圧性よりも高くすることができる。また、寄生されるＰＮＰトランジスタの電流増幅率を低減することができる。これにより、ダイオード１０３ａが降伏した場合に当該ＰＮＰトランジスタのコレクタ領域とエミッタ領域との間に流れる電流の増大を抑制し、以ってＭＯＳＦＥＴ２０１の破壊を防止する。
【００７３】
図１２乃至図１４は、第５領域２５の製造方法を工程順に示す断面図である。図１２において、第５領域２５の製造に先立ち、予め酸化膜５１ａが表面２ａ上に形成されており、その一部は、例えば環状に厚く形成されている。この厚く形成された部分の下方での表面２ａには、Ｐ型の不純物がドーピングされた領域２３ａが設けられている。
【００７４】
そして領域２３ａで囲まれた所定の領域２５ａに対して、表面２ａ側から、燐、砒素などのＮ型の不純物が、例えばイオン注入等でドーピングされる。このような選択的なドーピングには、例えばパターニングされたレジスト８１を用いることができる。
【００７５】
次に、半導体基板２に対して例えば熱処理を施すことで、所定の領域２５ａにドーピングされたＮ型の不純物を拡散させる。これにより、半導体基板２の表面２ｂ側へと拡がった第５領域２５が形成される（図１３）。これに伴って、所定の領域２３ａにドーピングされたＰ型の不純物も拡散され、表面２ｂにまで至る第３領域２３が形成される。
【００７６】
続いて、第５領域２５内にあって表面２ａに露出した第１領域２１に対して、表面２ａ側からＰ型の不純物がドーピングされる（図１４）。このとき、Ｐ型の不純物は、第１領域２１をＰ型に反転させない程度に注入される。この際、例えばレジスト８１よりも狭く開口してパターニングされたレジスト８２が用いられる。そして、熱処理が施される。
【００７７】
熱処理後に第１領域２１に含まれる伝導に寄与するＮ型不純物の濃度は、実施の形態１で説明したダイオード１０１ａの第１領域２１に含まれるＮ型不純物の濃度と同程度であることが、寄生されるＰＮＰトランジスタの機能を除いたダイオード１０１ａの特性と同じ特性をダイオード１０３ａで得られる点で望ましい。
【００７８】
これにより、Ｎ型の不純物のうち伝導に寄与する不純物の濃度が、第１領域２１よりも第５領域２５で高くなる。
【００７９】
図１５は、図１４で示される位置Ａ１−Ａ４における伝導に寄与する不純物の濃度を、実線で示す。図１５では、位置Ａ１−Ａ３に関してはＮ型の不純物の濃度が、位置Ａ３−Ａ４に関してはＰ型の不純物の濃度がそれぞれ示されている。ここで、位置Ａ１は第１領域２１内にあり、位置Ａ２は第１領域２１と第５領域２５との界面にあり、位置Ａ３は第５領域２５と半導体基板２との界面にあり、位置４は半導体膜１の半導体基板２とは反対側の表面にある。また図１５には、上述した不純物の濃度を、図１で示されるダイオード１０１ａについても破線で示している。
【００８０】
図１５によれば、伝導に寄与するＮ型の不純物の濃度が、第５領域２５（位置Ａ２−Ａ３）の第１領域２１（位置Ａ１−Ａ２）側で、第１領域２１よりも高くなっている。すなわち、寄生されるＰＮＰトランジスタのベース領域において、Ｎ型の不純物濃度が高くなっている。
【００８１】
したがって、当該ＰＮＰトランジスタの耐圧性が向上する。また、ＰＮＰトランジスタの電流増幅率が低減し、コレクタ領域とエミッタ領域との間に流れる電流の増大が抑制される。
【００８２】
本発明にかかるダイオードは、第１乃至第３の実施の形態で説明した構造を組み合わせたものであっても良い。例えば、第２の実施の形態で説明した第４領域２４及び本実施の形態で説明した第５領域２５のいずれをも有するダイオードであってもよく、当該ダイオードの構造が、ダイオード１０４ａ，１０４ｂとして図１６に示されている。
【００８３】
図１１及び図１６では更にダイオード１０３ｂ及びダイオード１０４ｂが示されている。ダイオード１０３ｂは、ダイオード１０３ａと同様の構造を有し、ダイオード１０３ａと第２領域２２ａ及び第１電極９ａを共有している。ダイオード１０４ｂについても同様である。
【００８４】
上述したダイオード１０３ａ，１０３ｂ，１０４ａ，１０４ｂは、ＭＯＳＦＥＴ２０１に限らず、その他のＭＩＳ型デバイス、例えばＩＧＢＴにも適用することができる。また、ドレインとソースとが入れ換えて扱われる場合にも適用できる。
【００８５】
上述したいずれの実施の形態においても、伝導型であるＰ型及びＮ型を、それぞれ第１伝導型及び第２伝導型と把握することができる。
【００８６】
また、上述したいずれの実施の形態においても、不純物が拡散された全ての半導体領域について、Ｐ型をＮ型に、Ｎ型をＰ型に変更しても良く、上述したと同様の効果が得られる。この場合、Ｎ型が第１伝導型、Ｐ型が第２伝導型とそれぞれ把握される。
【００８７】
上述したダイオード１０１ａ〜１０４ａはいずれも、半導体基板２の表面２ａから見て、同心円状に形成されてもよい。この態様で形成されたダイオード１０２ａ及びダイオード１０３ａの表面２ａがそれぞれ図１７及び図１８に示されている。この場合、中心を通る任意の断面において、図８及び図１１で示される断面が得られる。なお、表面２ａから見た形状は円形である場合に限らず、例えば多角形であってもよい。
【図面の簡単な説明】
【００８８】
【図１】実施の形態１で説明される、半導体装置を概念的に示す断面図である。
【図２】半導体装置で構成される回路を概念的に示す回路図である。
【図３】ゲート電圧ＶＧに対するダイオード電流ＩＧの変化を示す図である。
【図４】ダイオードを構成するＰＮ接合で生じる空乏層を概念的に示す断面図である。
【図５】ダイオードを構成するＰＮ接合で生じる空乏層を概念的に示す断面図である。
【図６】ゲート電圧ＶＧに対するダイオード電流ＩＧの変化を示す図である。
【図７】ゲート電圧ＶＧに対するドレイン電流ＩＤの変化を示す図である。
【図８】実施の形態２で説明される、半導体装置を概念的に示す断面図である。
【図９】ゲート電圧ＶＧに対するダイオード電流ＩＧの変化を示す図である。
【図１０】ゲート電圧ＶＧに対するドレイン電流ＩＤの変化を示す図である。
【図１１】実施の形態３で説明される、半導体装置を概念的に示す断面図である。
【図１２】第５領域２５の製造方法を概念的に示す断面図である。
【図１３】第５領域２５の製造方法を概念的に示す断面図である。
【図１４】第５領域２５の製造方法を概念的に示す断面図である。
【図１５】位置Ａ１−Ａ４における伝導に寄与する不純物の濃度を示す図である。
【図１６】実施の形態３で説明される、半導体装置を概念的に示す断面図である。
【図１７】同心円状に形成されたダイオードの表面を概念的に示す図である。
【図１８】同心円状に形成されたダイオードの表面を概念的に示す図である。
【符号の説明】
【００８９】
２  半導体基板、２ａ，２ｂ  表面、９ａ  第１電極、９ｂ  第２電極、９ｃ  ドレイン電極、９ｄ  ソース電極、２１  第１領域、２２ａ，２２ｂ  第２領域、２３  第３領域、２４  第４領域、２５  第５領域、３１  ゲート電極、１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１０４ａ，１０４ｂ  ダイオード、２０１  ＭＯＳＦＥＴ（ＭＩＳ型デバイス）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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