(57)【要約】【課題】  柱状部側面への濡れが防止されたボール状の低融点層を有する柱状電極を備えた半導体装置を提供する。【解決手段】  半導体基板１２上に設けられた柱状電極２０を低融点層２４と該低融点層よりも融点の高い柱状部２２−１および２２−２で構成し、柱状部２２−１の上面に柱状部２２−２を配置するとともに柱状部２２−２の径を柱状部２２−１の径よりも小さく形成し、低融点層２４を柱状部２２−２の上面に接合することで、低融点層２４のリフローによるボール形成時に、該低融点層２４が少なくとも径の大きな柱状部２２−１の側面へ濡れることを防止する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた柱状電極を複数備えた半導体装置において、
前記柱状電極は、
導電材料から成る第１および第２の柱状部と、
前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、
前記第２の柱状部は、第１の柱状部よりも径が小さな部位を有し、前記金属ボール部と前記第１の柱状部との間に介在したことを特徴とする半導体装置。
【請求項２】
半導体基板に設けられた柱状電極を複数備えた半導体装置において、
前記柱状電極は、
導電材料から成る柱状部と、
前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、
前記柱状部は、前記半導体基板から前記金属ボール部に向かって径が減少する部位を備えたことを特徴とする半導体装置。
【請求項３】
半導体基板に設けられた柱状電極を複数備えた半導体装置が該各柱状電極を介して他の基板上に実装された半導体装置の実装体において、
半導体基板に設けられた柱状電極を複数備えた半導体装置において、
前記柱状電極は、
導電材料から成る第１および第２の柱状部と、
前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、
前記第２の柱状部は、第１の柱状部よりも径が小さな部位を有し、前記金属ボール部と前記第１の柱状部との間に介在したことを特徴とする半導体装置の実装体。
【請求項４】
半導体基板に設けられた柱状電極を複数備えた半導体装置が該各柱状電極を介して他の基板上に実装された半導体装置の実装体において、
前記柱状電極は、
導電材料から成る柱状部と、
前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、
前記柱状部は、前記半導体基板から前記金属ボール部に向かって径が減少する部位を備えたことを特徴とする半導体装置の実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその実装体に関し、特に、狭ピッチ化に有効な半導体装置およびその実装体に関する。
【背景技術】
【０００２】
集積回路の小型化要求に伴って、半導体装置の構造はＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）に代表されるように、ベアチップに限りなく近い形で構成され、この半導体装置をフリップチップ実装によって配線基板に接合する手法が注目されている。
【０００３】
ここで、上記フリップチップ実装による半導体装置と配線基板との接合は、該半導体装置を構成する半導体基板の主面側に設けられたバンプを介して行われるが、このバンプを狭ピッチで配置するためには、バンプの体積を減少させて、隣接するバンプ同士の接触を避ける必要がある。
【０００４】
しかし、バンプの体積を減少させると、半導体基板と配線基板とのギャップが小さくなるため、接合の安定化、接続信頼性向上あるいは確保を目的として該ギャップ内に樹脂を充填するアンダーフィルが困難になる。
【０００５】
そこで、上記のギャップを確保すべく、従来からポスト状の金属柱を利用した接合バンプが検討されており、この種のポスト型接合バンプを利用した半導体装置およびその実装方法としては、例えば、下記の文献が知られている。
【特許文献１】特開平５−１３６２０１号公報
【特許文献２】特開２００２−３１３９９３号公報
【特許文献３】米国特許第６，５９２，０１９号公報  ここで、上記の特許文献１には、同文献の段落００２０および図１に示されたように、ワイヤーボンディング法によって金属柱を備えた接合バンプを形成する手法が開示されている。
【０００６】
また、特許文献２には、同文献の段落０００２〜０００７および図１８〜図２４に示されたように、メッキ法によって金属柱を形成するとともに、該金属柱の上面に半田ボールを備えた接合バンプの形成手法が開示されている。
【０００７】
また、特許文献３には、同文献の第７カラム第１６行〜第５４行および第１図〜第３図に示されたように、メッキ法によって金属柱およびその上面に半田層を形成し、該半田層をそのままの状態で配線基板に接合する手法と、該半田層をリフローにより一旦ボール状としてから配線基板に接合する手法が開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献１に開示された手法では、各端子ごとにワイヤーバンプを形成する必要があるため、入出力端子数の多い半導体装置への適用が困難になるとともに、各バンプの高さを揃えることが難しく、近年の多ピン狭ピッチ型の半導体装置への適用が困難と考えられる。
【０００９】
また、上記特許文献２に開示された手法では、同文献の段落０００７および図２２に示されたように、金属柱の上面が樹脂に覆われた過程が生じるため、半田ボールを形成する前に金属柱を研磨して図２３に示された状態を作る必要があるとともに、該金属柱が樹脂に埋設された状態で半導体装置が構成されるため、アンダーフィルのギャップが確保できないという課題がある。
【００１０】
一方、上記特許文献３に開示された手法では、金属柱と半田層をメッキで形成し、該金属柱が露呈した状態で配線基板に実装されるため、各バンプの高さの均一化とアンダーフィルギャップの確保という点で非常に優れた手法と考えられる。
【００１１】
しかし、この特許文献３では、同文献の第７カラム第４７行〜第５３行に示されたように、金属柱の上面に形成した半田層を一旦リフローして半田ボールを形成する場合に生じる各種課題までは言及されておらす、金属柱上に精度良く半田ボールを形成するためには、さらなる検討が必要であった。
【００１２】
また、半導体の電極に金属柱を用いた半田バンプ構造においては、半導体と基板あるいは半導体同士を接合する際の半田溶融時に、金属柱の側面に半田が濡れ上がると、この濡れ上がった半田が半導体表面に接する可能性が高くなり、このような半導体表面と接した半田が存在すると、電圧印加時に端子間の絶縁劣化を引き起こし、端子間が短絡に至る可能性が高くなる。
【００１３】
そこで、本発明は、柱状部の上面に半田ボールを備えた接合バンプの形成に有効な半導体装置およびその実装体を提供する。
【課題を解決するための手段】
【００１４】
上記目的を達成するため請求項１記載の発明は、半導体基板に設けられた柱状電極を複数備えた半導体装置において、前記柱状電極は、導電材料から成る第１および第２の柱状部と、前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、前記第２の柱状部は、第１の柱状部よりも径が小さな部位を有し、前記金属ボール部と前記第１の柱状部との間に介在したことを特徴とする。
【００１５】
上記のように、径の大きな柱状部上に径の小さな柱状部を配置するとともに、径の小さな柱状部上に金属ボール部を設けることで、低融点材料のリフローによって金属ボール部が形成される際に、該低融点材料が少なくとも径の大きな柱状部の側面へ濡れることを防止できる。
【００１６】
その結果、たとえ低融点材料が径の小さな柱状部の側面に濡れたとしても、径の大きな柱状部の上面では濡れが停止するため、各柱状電極の高さの均一化が図られ、配線基板に対する各電極の接合精度が向上するとともに、アンダーフィルギャップを確保しつつも可能な限り電極ピッチを狭小化させた構造の実現が可能になる。
【００１７】
加えて、本手法によれば、柱状部に余分な側面処理を行うことなく、該柱状部の上面のみで接合された金属ボール部を形成することも可能になるため、簡易な構造で信頼性の高い柱状電極を備えた半導体装置となる。尚、本発明は、柱状部に側面処理を施すことを除外するものではなく、低融点材料の柱状部側面への濡れ防止をより確実に行うために柱状部に側面処理を行っても良い。
【００１８】
ここで、柱状部は、銅のように電気抵抗が低く融点の高い材料で形成することが望ましく、金属ボール部は半田のように融点が低く柱状部を構成する材料と馴染みの良い材料で形成することが望ましい。尚、柱状部は、ニッケル、アルミ、チタン等の導電材料で形成しても良い。
【００１９】
また、請求項２記載の発明は、半導体基板に設けられた柱状電極を複数備えた半導体装置において、前記柱状電極は、導電材料から成る柱状部と、前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、前記柱状部は、前記半導体基板から前記金属ボール部に向かって径が減少する部位を備えたことを特徴とする。
【００２０】
このように、半導体基板から金属ボール部に向かって径が減少する部位を備えた柱状部を設けることによっても、低融点材料が柱状部側面へ濡れにくくなるため、各柱状電極の高さの均一化が図られる。
【００２１】
また、請求項３記載の発明は、半導体基板に設けられた柱状電極を複数備えた半導体装置が該各柱状電極を介して他の基板上に実装された半導体装置の実装体において、半導体基板に設けられた柱状電極を複数備えた半導体装置において、前記柱状電極は、導電材料から成る第１および第２の柱状部と、前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、前記第２の柱状部は、第１の柱状部よりも径が小さな部位を有し、前記金属ボール部と前記第１の柱状部との間に介在したことを特徴とする。
また、請求項４記載の発明は、半導体基板に設けられた柱状電極を複数備えた半導体装置が該各柱状電極を介して他の基板上に実装された半導体装置の実装体において、前記柱状電極は、導電材料から成る柱状部と、前記柱状部よりも融点の低い導電材料で形成され、前記第２の柱状部の上面に接合された金属ボール部とを具備し、前記柱状部は、前記半導体基板から前記金属ボール部に向かって径が減少する部位を備えたことを特徴とする。
【発明の効果】
【００２２】
以上説明したように、本発明によれば、柱状部側面への濡れが防止されたボール部を有する柱状電極の形成が可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を添付図面を参照して詳細に説明する。尚、本発明は、以下説明する実施形態に限らず適宜変更可能である。
【００２４】
図１は、本実施形態に係る半導体装置の実装構造を示す断面図である。同図に示すように、本実装構造は、半導体装置１０が柱状電極２０を介して配線基板３０に実装された構造を有する。
【００２５】
半導体装置１０は、Ｓｉ、ＧａＡｓ、ＧａＮ、ＳｉＧｅ等から成る半導体基板１２と、該半導体基板１２の主面側に複数設けられたアルミの電極パット１４と、該各電極パット１４を部分的に露呈させた状態で形成されたパッシベーション膜１６とで構成される。
【００２６】
柱状電極２０は、前記各電極パット１４の露呈部にそれぞれ形成され、銅、ニッケル、導電ペースト等の高融点材料から成る柱状部２２−１および２２−２と、該柱状部２２の上面に形成された半田等から成る低融点層２４とで構成される。尚、この柱状部は１５μｍ以上の高さで形成することが望ましい。
【００２７】
ここで、柱状部２２−１および２２−２は、互いに径の異なる形状で形成され、これらが積み重ねられて一つの柱状部が構成される。柱状部２２−２は、柱状部２２−１よりも小さな外径を有し、この径の小さな面上に低融点層２４が設けられる。即ち、柱状部を複数段で構成し、半導体基板１２から低融点金属層２４に向かうに従って柱状部の径が段階的にまたは連続的に小さくなる構成とすることで、リフロー等によってボール状の低融点金属層２４を形成した際に、該低融点金属層２４が柱状部の側面に濡れることを防止する。
【００２８】
配線基板３０は、各種パターンを内層した多層基板３２と、該多層基板３２の表面に形成された配線パターン３４とで構成される。
【００２９】
半導体装置１０と配線基板３０との電気的接合は、柱状電極２０の先端部に位置する低融点層２４を配線パターン３４上で溶融することにより行われ、該半導体装置１０と配線基板３０との間には、アンダーフィル４０が施されて、各柱状電極２０による接合状態が保護される。
【００３０】
図２は、本実施形態に係る半導体装置の第１の製造工程を示す断面図である。本実施形態に係る半導体装置を製造する場合には、まず、同図（ａ）に示すように、複数の集積回路が形成されたウェハ１３の主面側に電極パット１４を複数形成し、該各電極パット１４の中央部を露呈させた状態でパッシベーション膜１６を形成する。
【００３１】
続いて、同図（ｂ）に示すように、パッシベーション膜１６上にフォトレジスト４２−１を塗布し、その後、同図（ｃ）に示すように、各電極パッド１４の露呈部に対応させてフォトレジスト４２−１を感光し、各電極パッド１４を露呈させる開口部４４を形成する。ここで各開口部１４の幅はパッシベーション膜１６の開口幅よりも狭い幅とし、かつ、パッシベーション膜１６の端部に触れない状態で各開口部１４を形成することが望ましいが、各開口部１４の幅はパッシベーション膜１６の開口幅よりも広く形成しても良い。
【００３２】
図３は、本実施形態に係る半導体装置の第２の製造工程を示す断面図である。同図（ａ）に示すように、前図に示した開口部４４を利用して電極パット１４上に柱状部２２−１を形成する。この柱状部２２−１の形成は銅メッキあるいはニッケルメッキあるいは印刷法による導電性ペーストの充填により行われる。
【００３３】
続いて、同図（ｂ）に示すように、フォトレジスト４４−１上にフォトレジスト４２−２を塗布し、その後、同図（ｃ）に示すように、各柱状部２２−１の露呈部に対応させてフォトレジスト４２−２を感光し、各柱状部２２−１を露呈させる開口部４４を形成する。ここで各開口部４４の幅は各柱状部２２−１幅よりも狭い幅とする。
【００３４】
図４は、本実施形態に係る半導体装置の第３の製造工程を示す断面図である。同図（ａ）に示すように、前図に示した開口部４４を利用して柱状部２２−１上に柱状部２２−２を形成する。この柱状部２２−２の形成は銅メッキあるいはニッケルメッキあるいは印刷法による導電性ペーストの充填により行われる。
【００３５】
続いて、同図（ｂ）に示すように、同図（ａ）に示した開口部４４を利用して柱状部２２−１の上面に低融点層２４を形成する。この低融点層２４の形成は半田メッキにより行われる。
【００３６】
図５は、本実施形態に係る半導体装置の第４の製造工程を示す断面図である。同図（ａ）に示すように、前図に示したフォトレジスト４２−１および４２−２を除去して、ウェハ１３上に形成された複数の柱状電極２０を得る。その後、同図（ｂ）に示すように、低融点層２４を加熱溶融して該低融点層２４をボール状に加工する。この加熱溶融処理は、ウェハ１３をリフロー炉に投入し、所定の温度および時間で加熱処理を施すことにより行われる。尚、リフローに先だって酸化膜除去剤を塗布しておく。
【００３７】
図６は、本実施形態に係る半導体装置の第１の実装工程を示す断面図である。同図に示すように、以上説明した一連の工程を経て製造された半導体装置１０を配線基板３０に実装する場合は、該半導体装置１０の主面側を配線基板３０に向け、柱状電極２０−２の先端に位置するボール状の低融点層２４と配線基板３０上に設けられた配線パターンとの位置合わせを行う。
【００３８】
図７は、本実施形態に係る半導体装置の第２の実装工程を示す断面図である。同図に示すように、前図に示す工程で位置合わせされた半導体装置１０を配線基板３０にマウントし、その後、リフローを行って低融点層２４を配線パターン３４上で溶融固着させる。各低融点層２４の固着を完了させた後、同図中の矢印Ａで示す方向からアンダーフィル樹脂を充填して図１に示した構造を得る。
【００３９】
図８は、本実施形態に係る半導体装置の別の実装構造を示す断面図である。同図に示すように、半導体装置１０が配線基板３０に実装された後であれば、柱状部２２の先端が低融点層２４に埋設した状態であっても良い。
【００４０】
図９は、接続信頼性が低い柱状電極の状態を示す断面図である。同図（ａ）に示すように、ボール状の低融点層２４が柱状部２２の側面に接触した状態で形成されると、各柱状電極２２の高さにバラツキが生じ、その結果、同図（ｂ）に示すように、配線パターン３４に接合されない柱状電極が発生する。
【００４１】
この状態を防止すべく、本実施形態では、図５に示したように、柱状部に径の異なる部位を設け、ボール状の低融点層２４を形成する工程において、該低融点層２４の溶融時に該低融点層２４が少なくとも柱状部２０−１の側面へ濡れ広がることを防止する。
【００４２】
図１０は、台形状の柱状部を用いた場合の実施形態を示す断面図である。同図に示すように、低融点層２４側の径が小さく半導体基板１２側の径が大きな台形状の柱状部２２を用いて柱状電極２０を構成しても良い。このような構造により、低融点層２４の溶融時に該低融点層２４の柱状部２０側面への濡れ広がりが防止される。
【００４３】
図１１は、半導体基板に設けられた貫通ビアへの接合例を示す断面図である。同図に示すように、半導体基板１２−２の表裏を貫通する貫通ビア５１上に電極パッド１４−２を形成し、この電極パッド上に低融点層２４を接合する構成としても良い。ここで、貫通ビア５１は、半導体基板１２−２の内部に形成された貫通孔に銅あるいは導電ペーストを充填して形成する。
【００４４】
図１２は、半導体基板上に設けられた電極パターンへの接合例を示す断面図である。同図に示すように、半導体基板の主面上に形成された電極パッド１４−２上に配線パターン３４を形成し、この配線パターン３４上に低融点層２４を接合する構成としても良い。
【産業上の利用可能性】
【００４５】
本発明によれば、柱状部側面への濡れが防止されたボール状の低融点層を有する柱状電極の形成が可能になるため、より小型狭ピッチが要求される半導体装置への適用が期待される。
【図面の簡単な説明】
【００４６】
【図１】本実施形態に係る半導体装置の実装構造を示す断面図である。
【図２】本実施形態に係る半導体装置の第１の製造工程を示す断面図である。
【図３】本実施形態に係る半導体装置の第２の製造工程を示す断面図である。
【図４】本実施形態に係る半導体装置の第３の製造工程を示す断面図である。
【図５】本実施形態に係る半導体装置の第４の製造工程を示す断面図である。
【図６】本実施形態に係る半導体装置の第１の実装工程を示す断面図である。
【図７】本実施形態に係る半導体装置の第２の実装工程を示す断面図である。
【図８】本実施形態に係る半導体装置の別の実装構造を示す断面図である。
【図９】接続信頼性が低い柱状電極の状態を示す断面図である。
【図１０】台形状の柱状部を用いた場合の実施形態を示す断面図である。
【図１１】貫通ビアを用いた半導体基板への実装例を示す断面図である。
【図１２】半導体基板上に設けられた電極パターンへの接合例を示す断面図である。
【符号の説明】
【００４７】
１０…半導体装置、１２…半導体基板、１３…ウェハ、１４…電極パッド、１６…パッシベーション膜、２０…柱状電極、２２…柱状部、２４…低融点層、３０…配線基板、３２…多層基板、３４…配線パターン、３５…電極パッド、４０…アンダーフィル、４２…フォトレジスト、４４…開口部、５１…貫通ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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