(57)【要約】【課題】  メモリデバイスのアドレスデコーダを対象とする静止状態電源電流測定に要する時間を短縮することができるマイクロコンピュータを提供する。【解決手段】  マイコンに搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１つ以上のメモリデバイスが搭載され、
前記メモリデバイスについて静止状態電源電流測定（ＩＤＤＱ）テストを実行するためのテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＭＳＢ側又はＬＳＢ側の所定ビット数に亘り連続する領域については、当該領域に対応するメモリセルを同時に選択するようにデコード信号を出力するアドレスデコーダを備えたことを特徴とするマイクロコンピュータ。
【請求項２】
前記アドレスデコーダは、前記テスト信号が与えられると同時に前記連続するアドレス領域の下位側又は上位側となる残りのアドレスビットが同じ値となった場合に、前記領域に対応するメモリセルを同時に選択するようにデコード信号を出力することを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記アドレスデコーダは、前記テスト信号が与えられた場合に、メモリセルを同時に選択するアドレス領域を選択可能に構成されていることを特徴とする請求項１又は２記載のマイクロコンピュータ。
【請求項４】
前記アドレスデコーダは、メモリセルを同時に選択するアドレス領域を、ＭＳＢ側より１ビット単位で縮小可能に構成されていることを特徴とする請求項３記載のマイクロコンピュータ。
【請求項５】
前記メモリデバイスは、前記テスト信号が与えられると、データの出力を禁止するように構成されていることを特徴とする請求項１乃至４の何れかに記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つ以上のメモリデバイスが搭載されるマイクロコンピュータに関する。
【背景技術】
【０００２】
例えばマイクロコンピュータに搭載されているＲＯＭなどのメモリは、通常１アドレスずつアクセスされる。斯様なマイクロコンピュータについては、例えば製品としての出荷前の段階で静止状態電源電流測定（ＩＤＤＱ）テストを実施する場合がある。ＩＤＤＱテストは、回路を一旦動作させて電流が流れている状態（活性化）にした後に電流が流れない状態に遷移させ、実際に電流が流れていないかを測定することで回路動作が正常であるか否か、即ち当該回路を構成する素子が正常であるか否かを判定するものである。
【０００３】
従って、ＩＤＤＱテストをより確実に行うには、回路内部のあらゆる部分を活性化させるために多くのテストパターン（各信号の入力状態）を与える必要がある。また、例えばトランジスタのトーテムポール接続で構成されるロジック回路においては、出力状態の切替わりに比較的大きな貫通電流が流れ、その電流値の低下には回路の時定数が作用する。従って、良否の判定を確実に行うにはテストパターンの切替えを低い周波数で行う必要がある。その結果、複数のメモリデバイス全てにＩＤＤＱテストを行うと、かなりの時間を要することになってしまう。
【０００４】
例えば、特許文献１には、マイクロコンピュータについてＩＤＤＱ測定を行う場合に、その測定試験に関する開発工数の上昇を抑制した上でトグル率（テストパターンのバリエーションの度合い）を確保するようにした技術が開示されている。
【特許文献１】特開２０００−１６５２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術は専らマイクロコンピュータ（ＣＰＵ）を測定対象としたものであり、上述したようにメモリデバイスのＩＤＤＱ測定に要する時間の短縮を図るためには適用することができない。
本発明は上記事情に鑑みてなされたものであり、その目的は、１つ以上のメモリデバイスが搭載される場合に、そのメモリデバイスのアドレスデコーダを対象とする静止状態電源電流測定に要する時間を短縮することができるマイクロコンピュータを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のマイクロコンピュータによれば、メモリデバイスのアドレスデコーダは、ＩＤＤＱテストを実行するためのテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＭＳＢ側又はＬＳＢ側の所定ビット数に亘り連続する領域については、その領域に対応するメモリセルを同時に選択するようにデコード信号を出力する。従って、ＩＤＤＱテストを行う場合には、アドレスの一部が共通する複数のメモリセルが同時に選択されるようになり、それらを選択した後に静止状態電源電流を測定することで、前記の選択に関わるアドレスデコーダに異常があるか否かを短時間で検出することができる。
【０００７】
請求項２記載のマイクロコンピュータによれば、アドレスデコーダは、テスト信号が与えられると同時に連続するアドレス領域の下位側又は上位側となる残りのアドレスビットが同じ値となった場合に、前記領域に対応するメモリセルを同時に選択するようにデコード信号を出力する。斯様に構成すれば、本発明のアドレスデコーダを構成するために必要な論理ゲート数をより少なくすることができる。
【０００８】
請求項３記載のマイクロコンピュータによれば、アドレスデコーダは、テスト信号が与えられた場合にメモリセルを同時に選択するアドレス領域を選択可能に構成される。即ち、最初は極力大きな範囲についてメモリセルを共通に選択すれば異常の有無を早期に判定できる。そして、異常が検出された場合は、同時に選択するアドレス領域を順次狭めて行くことで、異常が生じている箇所を特定することができる。
【０００９】
請求項４記載のマイクロコンピュータによれば、アドレスデコーダは、メモリセルを同時に選択するアドレス領域を、ＭＳＢ側より１ビット単位で縮小可能に構成されるので、同時に選択されるアドレス領域は１／２ずつ狭まることになり、異常箇所の特定をいわゆるバイナリサーチ的に行なうことが可能となる。
【００１０】
請求項５記載のマイクロコンピュータによれば、メモリデバイスは、テスト信号が与えられるとデータの出力を禁止するように構成される。従って、ＩＤＤＱ測定時においてメモリデバイスからのデータ出力に伴う余分な電流が流れることがないので、測定をより高精度で行うことができる。
【発明を実施するための最良の形態】
【００１１】
（第１実施例）
以下、本発明をマイクロコンピュータに搭載される複数のＲＯＭについて適用した場合の第１実施例について図１乃至図６を参照して説明する。図３は、マイクロコンピュータ（マイコン）の構成を機能ブロックで概略的に示すと共に、当該マイコンについてＩＤＤＱ測定を行う状態を示すものである。
マイコン１は、ＣＰＵ２，ＲＯＭ部３，ＲＡＭ４，その他の周辺回路５などによって構成されている。ＲＯＭ部３は、例えば４つの６４ｋバイトＲＯＭ３Ａ〜３Ｄ（ＲＯＭ０〜ＲＯＭ３，メモリデバイス）によって構成されている。そして、これらは、ＭＳＢ側の２ビットとなるアドレスＡ１７，Ａ１６をデコードすることで選択されるようになっている。そして、夫々のアドレス領域は、例えば以下のように割り付けられているとする。
アドレス領域（Ａ１７〜Ａ０）
ＲＯＭ３Ａ        ０００００Ｈ〜０ＦＦＦＦＨ
ＲＯＭ３Ｂ        １００００Ｈ〜１ＦＦＦＦＨ
ＲＯＭ３Ｃ        ２００００Ｈ〜２ＦＦＦＦＨ
ＲＯＭ３Ｄ        ３００００Ｈ〜３ＦＦＦＦＨ
【００１２】
以上のように構成されるマイコン１の電源入力端子にはＩ−Ｖ変換器６を介して電源を供給すると共に、ＬＳＩテスタ７を接続し、そのＬＳＩテスタ７より出力されるテストパターン（ファンクションパターン）をマイコン１に与えることで静止時電源電流（ＩＤＤＱ）測定を行う。即ち、Ｉ−Ｖ変換器６は、電源電流を電圧に変換してＬＳＩテスタ７に出力し、ＬＳＩテスタ７は、マイコン１に出力するテストパターンのタイミングに応じてその電圧を参照することで、測定結果の良否を判定（ファンクション判定）するようになっている。尚、ＬＳＩテスタ７がテストパターンを出力するためのバスは、例えばマイコン１に予め用意されているテスト用のバス接続ポートを介してマイコン１の内部バスに接続される。
【００１３】
図５は、ＩＤＤＱ測定テストを行っている状態を概略的に説明するものである。例えば、マイコン１の内部にはＰチャネルＦＥＴ８及びＮチャネルＦＥＴ９で構成されるＣＭＯＳ構成のロジック回路１０があり、このロジック回路１０は、ＬＳＩテスタ７が出力するテストパターンに応じてＦＥＴ８，９のゲートレベルが変化することで、出力レベルが変化するようになっている。
【００１４】
そして、例えばテストパターンによってＦＥＴ８，９のＯＮ，ＯＦＦ状態が以下のように遷移するものとする。
ＦＥＴ８    ＦＥＴ９    出力レベル
（１）    ＯＦＦ      ＯＮ        Ｌ
（２）    ＯＮ        ＯＦＦ      Ｈ
この時、パターン（２）においてマイコン１の電源電流は略「０」となるはずの場合でも、ＦＥＴ９に故障が発生していると所定レベル以上のリーク電流が発生することがある。するとＬＳＩテスタ７によって故障が検出される。
【００１５】
また、図６は、ＩＤＤＱ測定テスト時にＬＳＩテスタ７において参照されるＩ−Ｖ変換器６の出力電圧の一観測例（オシロスコープの画面表示）を示すものである。例えば、上記のようにパターン（１）からパターン（２）に状態が遷移する途中では、ＦＥＴ８及び９が同時にＯＮとなって過渡的に貫通電流が流れる。
そして、貫通電流は測定系の回路時定数に応じた時間で減少するため、測定対象に異常がなければ電流レベルが十分に低下していると推定されるタイミングで、電流値が「０」（ＧＮＤレベル）に近い判定レベルを下回っているか否かによって異常判定を行う。即ち、図６に示したように、判定を行うには貫通電流がある程度減少するまでの時間が必要であるため、例えばｋＨｚオーダーの比較的低い周波数でテストパターンを与えている。
【００１６】
図１は、ＲＯＭ部３及びアドレスデコーダ１１の構成を示すものである。アドレスデコーダ１１は、マイコン１の通常動作時においては上述したように上位２ビットのアドレスＡ１７，Ａ１６をデコードすることで、４つのＲＯＭ３Ａ〜３Ｄに夫々選択信号（チップセレクト（ＣＳ）信号）を出力する。そして、アドレスデコーダ１１は、ＩＤＤＱ測定テストが行われる場合にＩＤＤＱテスト信号がアクティブ（例えばロウ：Ｌ）になると、全てのＲＯＭ３Ａ〜３Ｄに対してチップセレクト信号を同時に出力する（即ち、多重選択する）ように構成されている。
【００１７】
ここで、図２には、アドレスデコーダ１１の詳細な構成を示す。アドレスデコーダ１１は、４つのＮＡＮＤゲート１２Ａ〜１２ＤによってＲＯＭ３Ａ〜３Ｄに対するチップセレクト信号を夫々出力する。アドレスＡ１７はＮＡＮＤゲート１２Ｃ，１２Ｄに与えられ、アドレスＡ１６はＮＡＮＤゲート１２Ｂ，１２Ｄに与えられている。また、アドレスＡ１７の反転は、ＮＡＮＤゲート１３Ａを介してＮＡＮＤゲート１２Ａ，１２Ｂに与えられ、アドレスＡ１６の反転は、ＮＡＮＤゲート１３Ｂを介してＮＡＮＤゲート１２Ａ，１２Ｃに与えられている。そして、ＮＡＮＤゲート１３Ａ，１３Ｂの他方の入力端子にはＩＤＤＱテスト信号が与えられている。
【００１８】
再び図１を参照する。ＩＤＤＱテスト信号はＲＯＭ３Ａ〜３Ｄにも与えられており、これらのＲＯＭ３Ａ〜３Ｄは、ＩＤＤＱテスト信号がアクティブになった場合はデータをデータバスに出力しないように構成されている（即ち、ＲＯＭ３内部の出力バッファがディスエーブル状態となる）。また、ＩＤＤＱテスト信号は、例えばＣＰＵ２がマイコン１に内蔵されているテストモード設定レジスタに書込みを行うことで出力されるようになっている。
【００１９】
次に、本実施例の作用について図４も参照して説明する。図２に示すように、アドレスデコーダ１１は、ＩＤＤＱテスト信号がアクティブになるとＮＡＮＤゲート１３Ａ，１３Ｂの出力端子は何れもハイレベルとなる。従って、このとき、テストパターンのアドレスＡ１７，Ａ１６を「１１」として与えれば、４つのＮＡＮＤゲート１２Ａ〜１２Ｄの出力端子は何れもロウレベルとなり、その結果、全てのＲＯＭ３Ａ〜３Ｄに対してチップセレクト信号が同時に出力される。
【００２０】
即ち、各ＲＯＭ３Ａ〜３ＤについてＩＤＤＱ測定テストを行う場合には、テストパターンにおける下位１６ビットのアドレスＡ１５〜Ａ０（ＬＳＢ側の所定ビット数）については、ＲＯＭ３Ａ〜３Ｄが同時に選択されることになる。従って、図４に示すように、ＲＯＭ３Ａ〜３Ｄのアドレス００００Ｈ〜ＦＦＦＦＨの領域については、一旦それらを同時に選択した後に非選択状態にして静止状態電源電流を測定すれば、ＩＤＤＱ測定テストを各アドレスにつき一括して行なうことが可能となる。
【００２１】
以上のように本実施例によれば、マイコン１に搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力するように構成される。従って、それらを選択した後に静止状態電源電流を測定することで、アドレスデコーダ１１に異常があるか否かを短時間で検出することができる。
また、アドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると同時に連続するアドレス領域の上位側となる残りのアドレスビットＡ１７，Ａ１６が同じ値となった場合に、前記領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力するので、アドレスデコーダ１１を構成するために必要な論理ゲート数を少なくすることができる。
また、ＲＯＭ３Ａ〜３Ｄは、ＩＤＤＱテスト信号が与えられるとデータの出力を禁止するように構成されるので、ＩＤＤＱ測定時においてＲＯＭ３Ａ〜３Ｄからのデータ出力に伴う余分な電流が流れることがないので、測定をより高精度で行うことができる。
【００２２】
（第２実施例）
図７は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図７は、第１実施例の図２相当図であり、アドレスデコーダ１１に替わるアドレスデコーダ１４の構成を示すものである。即ち、第２実施例のアドレスデコーダ１４では、アドレスＡ１７は、ＯＲゲート１５Ａを介してＮＡＮＤゲート１２Ｃ，１２Ｄに与えられており、アドレスＡ１６は、ＯＲゲート１５Ｂを介してＮＡＮＤゲート１２Ｂ，１２Ｄに与えられている。そして、ＯＲゲート１５Ａ，１５Ｂの他方の端子には、ＩＤＤＱテスト信号の反転が与えられている。
以上のように構成されたアドレスデコーダ１４によれば、ＩＤＤＱテスト信号がアクティブ（ロウ）になった場合は、ＮＡＮＤゲート１３Ａ，１３Ｂ及びＯＲゲート１５Ａ，１５Ｂの出力端子が何れもハイレベルとなる。従って、上位２ビットのアドレスＡ１７，Ａ１６の出力パターンに関わらず、４つのＲＯＭ３Ａ〜３Ｄを同時に選択することが可能となる。
【００２３】
（第３実施例）
図８は本発明の第３実施例を示すものである。第３実施例は、第１実施例のように通常動作時には複数のＲＯＭ３Ａ〜３Ｄの何れか１つを選択するアドレスデコーダ１１ではなく、１つのＲＯＭの内部におけるＲＯＷ側（下位側）のアドレスデコーダ１６の構成を示すものである。即ち、アドレスデコーダ１６が例えば下位側８ビットのアドレスＡ７〜Ａ０についてデコードを行うものであり、ＬＳＢ側の３ビットアドレスＡ２〜Ａ０は８つのＮＡＮＤゲート１７Ａ〜１７Ｈによってデコードする。
そして、アドレスＡ２〜Ａ０の反転は、基本的には第１実施例と同様に、ＮＡＮＤゲート１８Ａ〜１８Ｃを介して所定のＮＡＮＤゲート１７に与えられるようになっており、ＮＡＮＤゲート１８Ａ〜１８Ｃのもう一方の入力端子には、ＩＤＤＱテスト信号が共通に与えられている。
【００２４】
従って、ＩＤＤＱテストを行う場合は、ＩＤＤＱテスト信号をアクティブにすると共にテストパターンアドレスＡ２〜Ａ０を「１１１」として与えることで、全てのＮＡＮＤゲート１７Ａ〜１７Ｈの出力を選択状態（ロウレベル）にすることができる。すると、この場合、上位側の１２ビットアドレスＡ１５〜Ａ３が共通する領域に対応するメモリセルは、その上位側アドレスの夫々について同時に選択されることになる。
以上のように構成された第３実施例によれば、１つのメモリデバイスの内部に配置されるアドレスデコーダ１６についても本発明を同様に適用することができる。
【００２５】
（第４実施例）
図９及び図１０は本発明の第４実施例を示すものであり、第３実施例と異なる部分についてのみ説明する。図９は、図８の一部相当図であり、第４実施例のアドレスデコーダ１９の構成を示すものである。アドレスデコーダ１９は、アドレスＡ２〜Ａ０の反転を出力する部分が、夫々３つのＡＮＤゲート２０（Ａ〜Ｃ），３つのＮＯＲゲート２１（Ａ〜Ｃ），３つのＯＲゲート２２（Ａ〜Ｃ）によって構成されている。
ＡＮＤゲート２０及びＮＯＲゲート２１の一方の入力端子には、アドレスＡ２〜Ａ０が夫々与えられており、他方の入力端子には、ＩＤＤＱテスト信号２〜０が夫々与えられている。尚、第４実施例の場合、ＩＤＤＱテスト信号はハイアクティブであるものとする。そして、ＯＲゲート２２の２つの入力端子には、対応するＡＮＤゲート２０及びＮＯＲゲート２１の出力端子が夫々接続されている。
【００２６】
次に、第４実施例の作用について図１０も参照して説明する。アドレスデコーダ１９は、ＩＤＤＱテスト信号２〜０の出力パターンとアドレスＡ２〜Ａ０の出力パターンとに応じて同時に選択するアドレス領域を選択可能に構成されている。即ち、図９中に示したように、ＯＲゲート２２Ａ〜２２Ｃは、ＩＤＤＱテスト信号がインアクティブ（ロウ）である通常動作時はアドレスＡ２〜Ａ０の反転を出力する。そして、ＩＤＤＱテスト信号がアクティブとなる場合は、与えられたアドレスＡ２〜Ａ０をそのまま出力するようになっている。
以上のようにアドレスデコーダ１９を構成することで、ＩＤＤＱテスト時に異常が検出された場合は、多重選択するアドレス領域を順次狭めて行くことで異常が発生している箇所を特定することが可能となる。図１０には、データ検索の一般的な手法である「バイナリサーチ」と同様の手順に従い、異常発生箇所の特定を行う場合のＩＤＤＱテスト信号２〜０の出力例並びにアドレスＡ２〜Ａ０に関するテストパターン出力例を示している。
【００２７】
尚、ここでは、アドレスＡ２〜Ａ０＝「０１０」の選択に対応するＮＡＮＤゲート１７Ｄに異常がある場合を想定する。初回（１）は、ＩＤＤＱテスト信号２〜０を「１１１」にすると共にアドレス「１１１」を与えて対象とする全ての領域を同時に選択し、異常があるかどうかを判定する。異常があった場合（ＮＧ）、２回目はアドレス「１１１」を与えたまま、ＩＤＤＱテスト信号２〜０を「０１１」とすることで、アドレスＡ２＝「１」が共通する領域を同時に選択する。
【００２８】
２回目が異常なし（ＯＫ）であった場合は、アドレスＡ２＝「０」側に不良があるのでアドレスＡ２＝「０」とし、ＩＤＤＱテスト信号２〜０を「００１」とすることで、アドレスＡ２，Ａ１＝「０１」が共通する領域を同時に選択する。この３回目に異常があった場合（ＮＧ）、アドレス「０１１」，「０１０」の何れかに不良があることになる。従って、４回目はアドレス「０１１」を与えたままＩＤＤＱテスト信号２〜０を「０００」とすることで、アドレス「０１１」について判定する。そして、４回目が異常なし（ＯＫ）であった場合はアドレスＡ２＝「０１０」に不良があることが確定する。以上のように、多重選択する領域を１ビットずつ狭めて行くことで異常発生箇所を特定する。
【００２９】
以上のように第４実施例によれば、アドレスデコーダ１９を、ＩＤＤＱテスト時において、ＩＤＤＱテスト信号２〜０の出力パターンとアドレスＡ２〜Ａ０のテストパターンとの組み合わせにより同時に選択するアドレス領域を選択可能に構成した。具体的には、ＭＳＢ側より１ビット単位で領域を縮小可能に構成したので、アドレス領域を１／２づつ狭めることができる。従って、最初は極力大きな領域について多重選択を行うことで異常の有無を早期に判定でき、異常が検出された場合は多重選択するアドレス領域を順次狭めて行くことで異常が生じている箇所を特定できる。そして、異常箇所の特定をバイナリサーチ的に行なうことが可能となる。
【００３０】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１実施例のマイコン１についても、第４実施例におけるアドレスデコーダ１９と同様の構成を適用しても良い。
第４実施例において、ＩＤＤＱテスト時にはテスト信号を全てアクティブにした状態で、アドレスＡ２〜Ａ０のテストパターンだけを変化させることで同時に選択するアドレス領域を設定しても良い。
ＩＤＤＱテスト信号は、例えば、マイコン１に外部端子としてテスト信号入力端子を設けておき、外部より直接与えるようにしても良い。例えば、ＬＳＩテスタ７が出力するようにしても良い。
メモリデバイスはＲＯＭに限ることなく、ＤＲＡＭやＳＲＡＭなどに適用しても良い。
【図面の簡単な説明】
【００３１】
【図１】本発明をマイクロコンピュータに搭載される複数のＲＯＭについて適用した場合の第１実施例であり、ＲＯＭ部及びアドレスデコーダの構成を示す図
【図２】アドレスデコーダの詳細な構成を示す図
【図３】マイコンの構成を機能ブロックで概略的に示すと共に、当該マイコンについてＩＤＤＱ測定を行う状態を示す図
【図４】ＲＯＭ部のアドレスデコーダについてＩＤＤＱ測定を行う場合のテストパターンの出力イメージを示す図
【図５】一般的なＩＤＤＱ測定テストを行っている状態を概略的に説明する図
【図６】ＩＤＤＱ測定テスト時にＬＳＩテスタにおいて参照されるＩ−Ｖ変換器の出力電圧の一観測例を示す図
【図７】本発明の第２実施例を示す図２相当図
【図８】本発明を、１つのＲＯＭの内部におけるＲＯＷ側のアドレスデコーダに適用した場合の第３実施例を示す図２相当図
【図９】本発明の第４実施例を示す図８の一部相当図
【図１０】異常発生箇所を特定する場合のテストパターンの出力例を示す図
【符号の説明】
【００３２】
図面中、１はマイクロコンピュータ、３はＲＯＭ部、３Ａ〜３ＤはＲＯＭ（メモリデバイス）、６はＩ−Ｖ変換器、７はＬＳＩテスタ、１１，１４，１６，１９はアドレスデコーダを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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