(57)【要約】【課題】  情報の記録及び読み出しを容易に安定して行うことができ、比較的簡単な製造方法で容易に製造することができる構成の記憶素子を提供する。【解決手段】  第１の電極２と第２の電極６との間に、記憶層４及びイオン源層３が挟まれて構成され、イオン源層３に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、さらに、ホウ素（又は、希土類元素及びシリコン）が含有されている記憶素子１０を構成する。【選択図】        図１
2006196537.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、
前記イオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、
前記イオン源層に、さらに、ホウ素が含有されている
ことを特徴とする記憶素子。
【請求項２】
前記イオン源層に、さらに、希土類元素又はシリコンが含有されていることを特徴とする請求項１に記載の記憶素子。
【請求項３】
第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、
前記イオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、
前記イオン源層に、さらに、希土類元素及びシリコンが含有されている
ことを特徴とする記憶素子。
【請求項４】
第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、前記イオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、前記イオン源層に、さらに、ホウ素が含有されている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【請求項５】
前記記憶素子の前記イオン源層に、さらに、希土類元素又はシリコンが含有されていることを特徴とする請求項４に記載の記憶装置。
【請求項６】
第１の電極と第２の電極との間に、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、前記イオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、前記イオン源層に、さらに、希土類元素及びシリコンが含有されている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
さらに、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ３結晶材料を、ＳｒＲｕＯ３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【非特許文献２】A.Beck et al.,Appl.Phys.Lett.,77，２０００年，ｐ．１３９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、温度上昇によりカルコゲナイド薄膜の結晶化が生じ、結晶化に伴って材料の特性が変化し、本来は高い抵抗の状態でデータを保持していたのが、高温環境下又は長期保存時に低い抵抗の状態に変化してしまう、等の問題を有する。
【００１０】
そして、例えば、上部電極と下部電極との間の記録材料に結晶材料を用いた場合には、アモルファス材料を用いた場合に比べると問題が多く、低価格で量産を行うことは難しい。
また、良質な結晶性を得るために、例えば７００℃といった高温処理を行う必要があり、予め形成されているＭＯＳトランジスタの特性を、熱により劣化させてしまう問題が生じる。
また、結晶成長を行うために、下地材料が限定され、例えば、単結晶材料を用いる必要が生じる。
【００１１】
さらに、例えば、下地材料に単結晶材料等の結晶材料を用いた場合には、理由は不明であったが、高抵抗状態から低抵抗状態にスイッチングする際に印加するスイッチング電圧のバラツキを生じやすい、という問題もあった。
【００１２】
上述した問題の解決のために、本発明においては、情報の記録及び読み出しを容易に安定して行うことができ、比較的簡単な製造方法で容易に製造することができる構成の記憶素子及びこれを用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の記憶素子は、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、イオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、さらに、ホウ素が含有されているものである。
【００１４】
上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、このイオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれているので、記憶層の抵抗状態が変化することを利用して、情報を記録することが可能になる。
【００１５】
具体的には、例えば、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層自身、或いはイオン源層に接する電極側に正電位を印加して記憶素子に電圧をかけると、イオン源層に含まれるＣｕ，Ａｇ，Ｚｎ（イオン源元素）がイオン化して記憶層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶層中に留まり絶縁膜の不純物準位を形成することによって、記憶層の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層或いはイオン源層に接する一方の電極側に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００１６】
また、イオン源層に、Ｔｅ，Ｓ，Ｓｅから選ばれる、いずれかの元素（カルコゲナイド元素）が含まれていることにより、Ｃｕ，Ａｇ，Ｚｎのイオン化が促進される。
【００１７】
そして、このイオン源層に、さらに、ボロンが含有されていることにより、イオン源層の結晶化を抑制して、イオン源層を均一に非晶質構造、或いは、非常に粒子径が小さく均一な微結晶構造とすることができるため、熱処理工程等で記憶素子に熱が加わってもイオン源層の微細構造が安定に保たれ、イオン源層の膜の状態（表面状態等）が良好な状態で維持される。即ち、半導体プロセス、特に、配線工程で必要とされる高温熱処理工程に対しても、イオン源層の微細構造が安定に保たれる。
これにより、情報の記録・消去を行う際に、記憶層内の電界分布が均一になり、記憶素子を高抵抗状態から低抵抗状態に変化させる際の電圧の閾値（スイッチング電圧）を、バラツキが少なくすることができるため、繰り返して記録・消去を行っても均一な値とすることができる。
即ち、高温熱処理が施された後でも、イオン源層及び記憶層を良好な状態に保つことができ、記憶素子の耐熱性を向上することができる。
【００１８】
本発明の記憶素子は、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、このイオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、さらに、希土類元素及びシリコンが含有されているものである。
【００１９】
上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、イオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれているので、記憶層の抵抗状態が変化することを利用して、情報を記録することが可能になる。
また、イオン源層に、Ｔｅ，Ｓ，Ｓｅから選ばれる、いずれかの元素（カルコゲナイド元素）が含まれていることにより、Ｃｕ，Ａｇ，Ｚｎのイオン化が促進される。
そして、このイオン源層に、さらに、希土類元素及びシリコンが含有されていることにより、熱が加わることによるイオン源層の結晶化を抑制して、イオン源層にボロンが含有されている構成と同様に、イオン源層及び記憶層を良好な状態に保つことができるため、記憶素子の耐熱性を向上することができる。
【００２０】
本発明の記憶装置は、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、このイオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、イオン源層に、さらに、ホウ素が含有されている記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００２１】
上述の本発明の記憶装置の構成によれば、前述した本発明に係る記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して情報の記録や情報の消去を行うことができる。
【００２２】
本発明の記憶装置は、第１の電極と第２の電極との間に、記憶層及びイオン源層が挟まれて構成され、このイオン源層に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれ、イオン源層に、さらに、希土類元素及びシリコンが含有されている記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００２３】
上述の本発明の記憶装置の構成によれば、前述した本発明に係る記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して情報の記録や情報の消去を行うことができる。
【発明の効果】
【００２４】
本発明によれば、高温熱処理工程等によって記憶素子に熱が加わっても、記憶素子に対する情報の記録・消去を、繰り返し安定して行うことができる。
また、記憶素子の構成は、他の種類の記憶素子（半導体メモリや強誘電体メモリ等の記憶素子）と比較して、簡単な方法により製造を行うことができる。
【００２５】
さらに、記憶素子の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。
【００２６】
従って、本発明により、情報の記録・消去を安定して行うことができ、比較的簡単な製造方法で容易に製造することができる記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上にＣｕ，Ａｇ，Ｚｎ及びＴｅ，Ｓ，Ｓｅのうちのいずれかの元素が含有された 、イオン源層３が形成され、その上に記憶用薄膜（記憶層）４が形成され、この記憶用薄膜４上の絶縁層５に形成された開口を通じて記憶用薄膜４に接続するように上部電極６が形成されて構成されている。
【００２８】
本実施の形態の記憶素子１０では、特に、イオン源層３に、上述したＣｕ，Ａｇ，Ｚｎ及びＴｅ，Ｓ，Ｓｅの他に、さらにボロンＢを含有させた構成とする。
また、ボロンＢを含有させる代わりに、イオン源層３に希土類元素及びシリコンＳｉを含有させた構成としてもよい。希土類元素としては、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙ等、各種希土類元素をイオン源層３に含有させることができる。
なお、ボロンＢと、希土類元素或いはシリコンＳｉのいずれかの合わせて２種類の元素をイオン源層３に含有させてもよく、またこれら３種類（ボロンＢ・希土類元素・シリコンＳｉ）をイオン源層３に含有させてもよい。
イオン源層３にこれらの元素を含有させることにより、熱処理に対する記憶素子の安定性、即ち耐熱性を向上することができる。
【００２９】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，ＷＮ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＴａＮ、シリサイド等を用いることができる。
この下部電極２に、例えばＴｉＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。
【００３０】
また、イオン源層３には、Ｃｕ，Ａｇ，Ｚｎの少なくともいずれか、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素の少なくともいずれかを含有する、ＣｕＴｅ，ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ、ＡｇＴｅ，ＺｎＴｅ，ＺｎＧｅＴｅ，ＣｕＳ，ＣｕＧｅＳ，ＣｕＳｅ，ＣｕＧｅＳｅ等に、さらに、ボロン、或いは希土類元素及びシリコンが、含有された膜を用いてイオン源層３を構成することができる。
このイオン源層３に、例えば、ＣｕＧｅＴｅＢＧｄ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。
【００３１】
記憶用薄膜（記憶層）４は、高抵抗、１つの目安として、選択ＭＯＳトランジスタのＯＮ抵抗の倍以上であればメモリ動作としては問題なく、絶縁体薄膜、或いは半導電体膜が用いられ、例えば、希土類酸化膜、希土類窒化膜、酸化珪素膜、窒化珪素膜等が用いられる。
この記憶用薄膜４は、０．５ｎｍ以上、１０ｎｍ以下の膜厚で形成する。このような膜厚で記憶用薄膜４を形成することにより、アモルファス状態を高温で安定して形成することができ、抵抗値を高くして安定させることができる。これにより、後述する実験７に示すように、安定した記録動作が可能になる。
また、希土類酸化物薄膜等の材料は、通常絶縁膜であるため、膜厚を、例えば５ｎｍ以下と、極めて薄くすることで、半導電体状態とすることが可能になる。
【００３２】
また、この記憶用薄膜４における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ２Ｏ３という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
【００３３】
また、この記憶用薄膜４には、例えば、Ｇｅ、Ｓｂ，Ｔｉ，Ｗ，Ｃｕ，Ａｇ，Ｚｎ，Ｆｅ，Ｃｏ，Ｐ，Ｎ，Ｈ，Ｔｅ，Ｓ，Ｓｅ等の、希土類元素以外の元素が予め含有されていても構わない。
【００３４】
上述した材料からなる記憶用薄膜４は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
【００３５】
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ２やＳｉ３Ｎ４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様、通常の半導体配線材料が用いられる。
なお、図１に示す記憶素子１０では、イオン源層３の上に記憶用薄膜４が形成されているが、記憶用薄膜４の上にイオン源層３を形成してもよい。
また、記憶用薄膜４上に直接電極層を積層して、所定のパターンにパターニングすることによって上部電極６を形成してもよい。
【００３６】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００３７】
まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層３に、例えば正電位（＋電位）を印加して、上部電極６側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層３からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜４内を拡散していき、上部電極６側で電子と結合して析出する、或いは、記憶用薄膜４内部に拡散した状態で留まる。
すると、記憶用薄膜４内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶用薄膜４内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜４の抵抗値が低くなる。記憶用薄膜４以外の各層は、記憶用薄膜４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜４の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３８】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００３９】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には、消去過程が必要であるが、消去過程においては、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層３に、例えば負電位（−電位）を印加して、上部電極６側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶用薄膜４内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜４内を移動してイオン源層３側に戻る。
すると、記憶用薄膜４内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜４の抵抗値が高くなる。記憶用薄膜４以外の各層は元々抵抗値が低いので、記憶用薄膜４の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００４０】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００４１】
また、特に、イオン源層３が、上述の金属元素（Ｃｕ，Ａｇ，Ｚｎ）に加えて、Ｔｅ，Ｓ，Ｓｅから選ばれる元素即ちカルコゲン元素を含むことにより、イオン源層３内の金属元素（Ｃｕ，Ａｇ，Ｚｎ）とカルコゲン元素（Ｔｅ，Ｓ，Ｓｅ）とが結合し、金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、例えば、金属カルコゲナイド層から成るイオン源層３に接する下部電極２側に正電位を印加すると、金属カルコゲナイド層に含まれる金属元素（Ｃｕ，Ａｇ，Ｚｎ）がイオン化して、高抵抗を呈する記憶用薄膜４中に拡散し、上部電極６側の一部で電子と結合して析出することにより、或いは、記憶用薄膜４中に留まり絶縁膜の不純物準位を形成することによって、記憶用薄膜４の抵抗が低くなり、これにより情報の記録を行うことが可能になる。
この状態から、金属カルコゲナイド層から成るイオン源層３に接する下部電極２側に負電位を印加すると、上部電極６側に析出していた金属元素（Ｃｕ，Ａｇ，Ｚｎ）が再びイオン化して、金属カルコゲナイド層に戻ることによることによって、記憶用薄膜４の抵抗が元の高い状態に戻り、記憶素子１０の抵抗も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００４２】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００４３】
なお、記憶用薄膜４は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
記録後の抵抗値は、記憶素子１０のセルサイズ及び記憶用薄膜４の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶用薄膜４の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜４の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
【００４４】
上述の実施の形態の記憶素子１０の構成によれば、下部電極２と上部電極６との間に、イオン源層３と、記憶用薄膜４とが挟まれた構成とすることにより、例えば、イオン源層３側に正電圧（＋電位）を印加して、上部電極６側が負になるようにした場合に、記憶用薄膜４内に、Ｃｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成されて、或いは記憶用薄膜４内に、Ｃｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜４の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００４５】
そして、記憶素子１０の抵抗値の変化、特に記憶用薄膜４の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００４６】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、例えば、イオン源層３に負電圧（−電位）を印加して、上部電極６側が正になるようにする。これにより、記憶用薄膜４内に形成されていた、Ｃｕ，Ａｇ，Ｚｎによる電流パス、或いは欠陥が消滅して、記憶用薄膜４の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００４７】
また、本実施の形態の記憶素子１０によれば、イオン源層３にボロンＢを含有させる、或いはイオン源層３に希土類元素及びシリコンＳｉを含有させることにより、イオン源層３を均一に非晶質構造、或いは、非常に粒子径が小さく均一な微結晶構造とすることができる。
このような構造となることにより、熱処理工程等で記憶素子１０に熱が加わってもイオン源層３の微細構造が安定に保たれ、イオン源層３の膜の状態（表面状態等）が良好な状態で維持される。即ち、半導体プロセス、特に配線工程で必要とされる高温熱処理工程に対しても、イオン源層３の微細構造が安定に保たれる。
そして、イオン源層３の膜の状態（表面状態等）が良好な状態で維持されることにより、記憶用薄膜４にかかる電界の分布が均一になり、記憶素子１０を高抵抗状態から低抵抗状態に変化させる際の電圧の閾値（スイッチング電圧）をバラツキが少なくすることができるため、繰り返して記録・消去を行っても均一な値とすることができる。
即ち、高温熱処理が施された後でも、イオン源層３及び記憶用薄膜（記憶層）４を良好な状態に保つことができ、記憶素子１０の耐熱性を向上することができる。
【００４８】
また、本実施の形態の記憶素子１０によれば、下部電極２、イオン源層３、記憶用薄膜４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００４９】
なお、上述した実施の形態の記憶素子１０において、記憶用薄膜４として、その一部分に希土類元素の酸化物からなる膜（希土類酸化物薄膜）が形成された構成とする場合、この酸化物薄膜は、酸化物のスパッタリングターゲットを用いる方法や、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素を導入する方法、いわゆる反応性スパッタリング等の方法を用いることにより形成することが可能である。
さらに、スパッタリングの他、ＣＶＤ法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。
【００５０】
図１の記憶素子１０は、例えば次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２、例えば、ＴａＮ膜を堆積する。
【００５１】
次に、イオン源層３、例えばＣｕＴｅＧｅＢＳｉＧｄ膜を形成し、その後に記憶用薄膜４、例えばＧｄ２Ｏ３膜を形成する。
【００５２】
その後に、記憶用薄膜４を覆うように絶縁層５を形成するが、フォトリソグラフィによって、絶縁層５の一部を除去し、記憶用薄膜４へのコンタクト部を形成する。
【００５３】
続いて、例えばマグネトロンスパッタリング装置によって、上部電極６として、例えばＷ膜を成膜する。
その後、Ｗ膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図１に示した記憶素子１０を製造することができる。
【００５４】
上述した実施の形態の記憶素子１０を用いて、記憶素子１０を多数、例えば列状やマトリクス状に配置することにより、記憶装置（メモリ）を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００５５】
具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【００５６】
そして、上述した実施の形態の記憶素子１０は、容易にかつ安定して情報の記録及び情報の読み出しを行うことができ、特に、高温環境下及び長期のデータ保持安定性に優れた特性を有する。
また、上述した実施の形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００５７】
（実施例）
次に、本発明に係る記憶素子の積層膜を作製して、その特性を調べた。
【００５８】
（Ｘ線回折による構造解析）
基板としてのシリコンウエハの上に、下部電極、イオン源層、記憶用薄膜の各層を形成して、記憶素子を構成する積層膜を作製した。
まず、下部電極として膜厚２０ｎｍのＴａＮ膜、イオン源層として膜厚２０ｎｍのＣｕ５３Ｔｅ２８Ｇｅ１２Ｇｄ７膜（数字は原子％）、記憶用薄膜として膜厚２．４ｎｍのＧｄ２Ｏ３をそれぞれ形成して、サンプル１の積層膜とした。
次に、下部電極として膜厚２０ｎｍのＴａＮ膜、イオン源層として膜厚２０ｎｍのＣｕ４４Ｔｅ２５Ｇｅ６Ｇｄ６Ｓｉ１４Ｂ５膜（数字は原子％）、記憶用薄膜として膜厚２．４ｎｍのＧｄ２Ｏ３をそれぞれ形成して、サンプル２の積層膜とした。
次に、下部電極として膜厚２０ｎｍのＴａＮ膜、イオン源層として膜厚２０ｎｍのＣｕ４５Ｔｅ２７Ｇｅ７Ｇｄ６Ｓｉ１５膜、記憶用薄膜として膜厚２．４ｎｍのＧｄ２Ｏ３をそれぞれ形成して、サンプル３の積層膜とした。
次に、下部電極として膜厚２０ｎｍのＴａＮ膜、イオン源層として膜厚２０ｎｍのＣｕ４５Ｔｅ２７Ｇｅ７Ｓｉ１５Ｂ６膜（数字は原子％）、記憶用薄膜として膜厚２．４ｎｍのＧｄ２Ｏ３をそれぞれ形成して、サンプル４の積層膜とした。
次に、下部電極として膜厚２０ｎｍのＴａＮ膜、イオン源層として膜厚２０ｎｍのＣｕ４２Ｔｅ２４Ｇｅ６Ｇｄ６Ｓｉ１４Ｂ８膜（数字は原子％）、記憶用薄膜として膜厚２．４ｎｍのＧｄ２Ｏ３をそれぞれ形成して、サンプル５の積層膜とした。
これらの積層膜のサンプルは、積層膜を成膜した状態でパターニングは行っていない。
これらのサンプルのうち、サンプル２〜サンプル５は本発明の記憶素子の構成（実施例）であり、サンプル１は本発明に対する比較例の構成である。
【００５９】
次に、サンプル１の積層膜について、成膜直後と、記憶用薄膜を成膜した後に、いったん真空に排気してから窒素雰囲気に置換して、２８０℃１時間の窒素雰囲気中の熱処理を施した後に、それぞれ、Ｘ線回折装置を用いてＸ線回折強度を測定し、ＡＦＭ（Atomic Force Microscope ：原子間力顕微鏡）を用いて膜の表面粗度Ｒａを測定した。
Ｘ線回折の測定結果を図２に示す。
【００６０】
図２より、成膜直後は特定角度のピークが現れず、熱処理を施した後には、ピークが見られ、結晶化により膜の微細構造が変化していることがわかる。
また、膜の表面粗度Ｒａは、成膜直後で０．２３ｎｍであるのに対し、熱処理後では０．３５ｎｍと大きくなっており、熱処理により局所的に結晶化が促進されることによって、微細構造が局所的に変化し、それに伴い微細な表面形状も変化したものと考えられる。
なお、比較参考データとして、表面に自然酸化皮膜が形成されたシリコンウエハ表面の表面粗度Ｒａを測定したところ、０．１４ｎｍであった。
【００６１】
次に、サンプル２の積層膜について、成膜直後の試料（２Ａ）と、ＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）に浸した後に４００℃・１時間の窒素雰囲気中熱処理を施した試料（２Ｂ）と、薬品処理をせずに４００℃・１時間の窒素雰囲気中熱処理を施した試料（２Ｃ）とを作製し、それぞれの試料について、Ｘ線回折装置を用いてＸ線回折強度を測定し、ＡＦＭを用いて膜の表面粗度Ｒａを測定した。
測定結果を図３に示す。図３ではＸ線回折強度の右側に試料名（２Ａ〜２Ｃ）と表面粗度Ｒａの測定値を記載している。
【００６２】
図３より、４００℃の窒素雰囲気中熱処理を施した試料２Ｃは、図２のサンプル１と比較して熱処理温度が高温であるのにもかかわらず、Ｘ線回折ピークが見られず、アモルファス構造を維持していることがわかる。表面粗度Ｒａについても、成膜直後の試料２Ａと同程度の非常に良好な値が得られている。
これにより、例えば、素子サイズが５０ｎｍ程度以下に微細化された場合においても、膜微細構造が変化して特性が劣化する問題を生じないことが予想される。
また、薬品処理を施した試料２Ｂでは、成膜直後の試料２Ａよりも表面粗度Ｒａが改善されており、例えば、薬品による酸化・還元反応を実施した後に、熱処理を施すことによって、表面性を改善することが可能である。
【００６３】
次に、サンプル３〜サンプル５の積層膜について、４００℃・１時間の窒素雰囲気中熱処理を施した試料を作製し、それぞれ、Ｘ線回折装置を用いてＸ線回折強度を測定し、ＡＦＭを用いて膜の表面粗度Ｒａを測定した。
測定結果を図４に示す。図４ではＸ線回折強度の右側にサンプル番号（Ｎｏ．３〜Ｎｏ．５）と表面粗度Ｒａの測定値を記載している。
【００６４】
図４より、サンプル３では、ＣｕＴｅを主成分とするイオン源層へ希土類元素とシリコン、さらにボロンＢを添加することによって、高温熱処理後における結晶化の促進を抑制できることがわかる。
サンプル４は、Ｘ線回折ピークが現れているが、４００℃という熱処理温度の高さと表面粗度Ｒａの値とを考慮すると、図２に示したサンプル１と比較して、高温安定性が改善されていることがわかる。
また、サンプル５も、ブロードなＸ線回折ピークが現れているが、これは、ボロンによる微小結晶によるものであり、熱処理後の表面粗度Ｒａが極めて良好であることからしても、実用上問題ないと考えられる。
【００６５】
（透過型電子顕微鏡による膜断面構造の観察）
基板として自然酸化膜が表面に形成されたシリコン基板の上に、下部電極、イオン源層、記憶用薄膜の各層を形成して、記憶素子を構成する積層膜を作製した。
まず、下部電極として膜厚２０ｎｍのＷＮ膜、イオン源層としてＣｕ５４Ｔｅ３２Ｇｅ８Ｇｄ６膜（数字は原子％）、記憶用薄膜として膜厚２．８ｎｍのＧｄＮ膜をそれぞれ形成して、サンプル６の積層膜とした。
次に、下部電極として膜厚２０ｎｍのＷＮ膜、イオン源層としてＣｕ４５Ｔｅ２７Ｇｅ７Ｇｄ６Ｂ１６膜（数字は原子％）、記憶用薄膜として膜厚２．８ｎｍのＧｄＮ膜をそれぞれ形成して、サンプル７の積層膜とした。
次に、下部電極として膜厚２０ｎｍのＷＮ膜、イオン源層としてＣｕ３９Ｔｅ２３Ｇｅ６Ｇｄ５Ｓｉ１６Ｂ１３膜、記憶用薄膜として膜厚２．８ｎｍのＧｄＮ膜をそれぞれ形成して、サンプル８の積層膜とした。
これらの積層膜のサンプルは、積層膜を成膜した状態でパターニングは行っていない。また、イオン源層の膜厚は、２５ｎｍ〜３０ｎｍの範囲内とした。
これらのサンプルのうち、サンプル７及びサンプル８は本発明の記憶素子の構成（実施例）であり、サンプル６は本発明に対する比較例の構成である。
これらサンプル６〜サンプル８の積層膜に対して、２８０℃・１時間の窒素雰囲気中熱処理を施した後に、それぞれ、透過型電子顕微鏡を用いて、積層膜の断面の観察を行うと共に電子線回折パターンを得た。
得られた電子線回折パターンを、図５Ａ〜図５Ｃに示す。図５Ａはサンプル６、図５Ｂはサンプル７、図５Ｃはサンプル８の各積層膜の電子線回折パターンを示している。
【００６６】
サンプル６は、断面の観察結果及び図５Ａの電子線回折パターンより、イオン源層が結晶化しており、局所的な微細構造は均一ではないことがわかった。
これに対して、ボロンＢが添加されたサンプル７は、断面の観察結果及び図５Ｂの電子線回折パターンより、微細構造が均一であり、電子線回折パターンがアモルファス構造特有の同心円状パターンであることがわかった。サンプル８についても、サンプル７と同様であった。
【００６７】
次に、上述した実施の形態の記憶素子１０を実際に作製して、その特性を調べた。
【００６８】
＜実験１＞
シリコン基板上に、下部電極２としてＷＮ膜を２０ｎｍの膜厚で堆積し、その上にイオン源層３としてＣｕ６１Ｔｅ２１Ｇｅ５Ｂ８膜を形成し、記憶用薄膜４としてＧｄＮ膜を２．５ｎｍの膜厚で形成し、表面を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により露光と現像を行って記憶用薄膜４上のフォトレジストに開口（スルーホール）を形成した。
その後、いったん真空に排気してから窒素雰囲気に置換して、窒素雰囲気中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層５を形成した。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（例えばシリコン酸化膜等）を絶縁層５に用いた方がよい。
次いで、上部電極６としてＷ膜を９０ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６をパターニングした。また、記憶素子１０の積層膜２，３，４を直径０．７μｍの円形状にパターニングした。
このような構造の記憶素子１０を作製して、サンプル９の試料の記憶素子とした。
【００６９】
また、イオン源層３としてＣｕ５３Ｔｅ２１Ｇｅ５Ｂ２０膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１０の試料の記憶素子とした。
【００７０】
これらサンプル９及びサンプル１０の試料の記憶素子に対して、それぞれ、２８０℃で窒素雰囲気中熱処理を施した後、Ｉ−Ｖ特性を測定した。
Ｉ−Ｖ測定は以下のように行った。
各サンプルの記憶素子に対して、下部電極２と導通している低抵抗シリコン基板１の裏面を接地電位（グランド電位）に接続して、上部電極６に負電位（−電位）を印加した。
そして、上部電極６に印加する負電位を０Ｖから減少させて、電流の変化を測定した。ただし、電流が１ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極６に印加する負電位、即ち記憶素子に加わる電圧の絶対値が増加しないように設定した。
また、電流が１ｍＡに達して電流リミッタが動作した状態から、上部電極６に印加する負電位を０Ｖまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極６に正電位を印加し、電流が減少し、電流が流れなくなるような電圧まで正電圧の印加を増加させた後に、再び０電位に戻す操作を行った。
このようにして得られたＩ−Ｖ特性の測定結果を図６Ａ及び図６Ｂに示す。図６Ａはサンプル９の測定結果を示し、図６Ｂはサンプル１０の測定結果を示している。
【００７１】
図６Ａ及び図６Ｂより、初期は抵抗値が高く、記憶素子がＯＦＦ状態であり、電圧が負方向に増加することにより、ある閾値電圧（Ｖｔｈ）以上のところで急激に電流が増加する。即ち、抵抗値が低くなって記憶素子がＯＮ状態へと遷移することがわかる。これにより、情報が記録されることがわかる。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままである。即ち、記憶素子がＯＮ状態で保たれ、記録された情報が保持されることがわかる。
また、上述とは逆極性の電圧Ｖ、即ち基板１の裏面側を接地電位（グランド電位）に接続して、上部電極６にＶ＝０．２Ｖ以上の正電位（＋電位）を印加して、その後再び０Ｖに戻すことにより、記憶素子の抵抗値が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。
即ち、情報の記録及び消去を良好に行うことができることがわかった。
【００７２】
＜実験２＞
イオン源層３としてＣｕ６１Ｔｅ２７Ｇｅ７Ｇｄ５膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１１の試料の記憶素子とした。
また、イオン源層３としてＣｕ５６Ｔｅ２５Ｇｅ６Ｇｄ５Ｂ８膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１２の試料の記憶素子とした。
また、イオン源層３としてＣｕ５１Ｔｅ２３Ｇｅ６Ｇｄ５Ｂ１５膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１３の試料の記憶素子とした。
また、イオン源層３としてＣｕ４９Ｔｅ２１Ｇｅ５Ｇｄ４Ｂ２０膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１４の試料の記憶素子とした。
これらのサンプルのうち、サンプル１２〜サンプル１４は本発明の記憶素子の構成（実施例）であり、サンプル１１は本発明に対する比較例の構成である。
【００７３】
これらサンプル１１〜サンプル１４の試料の記憶素子に対して、それぞれ、３５０℃で窒素雰囲気中熱処理を施した後に、各サンプルについて、同一ウエハ内に作製された異なる３つのセルの記憶素子のＩ−Ｖ特性を測定し、Ｉ−Ｖ特性のばらつきを調べた。サンプル１１の測定結果を図７Ａ〜図７Ｃに示し、サンプル１２の測定結果を図８Ａ〜図８Ｃに示し、サンプル１３の測定結果を図９Ａ〜図９Ｃに示し、サンプル１４の測定結果を図１０Ａ〜図１０Ｃに示す。
【００７４】
図７Ａ〜図７Ｃから、比較例であるサンプル１１では、同じウエハの３つのセルで、成膜条件が同じであるにもかかわらず、Ｉ−Ｖ特性がばらついていることがわかる。また、特に図７Ａに示すセルでは、消去状態で０．３５ｍＡ以上の電流が流れており、これは、３５０℃の窒素雰囲気中熱処理により微細膜構造が変化して、記憶用薄膜（記憶層）の構造も変化してその実効的な膜厚が薄くなったことによると考えられる。
【００７５】
これに対して、図８Ａ〜図１０Ｃから、本発明の実施例であるサンプル１２〜サンプル１４では、セル毎のＩ−Ｖ特性のばらつきが小さく、安定した特性が得られることがわかる。
また、図７〜図１０の順に並べて比較すると、ボロンＢの含有量が増加していくのに従い、消去状態の電流が小さくなっていくことがわかり、ボロンの添加によって、イオン源層の微細構造の熱安定性が改善されているものと推測される。
【００７６】
＜実験３＞
イオン源層３が希土類元素及びシリコンＳｉを含有する構成の記憶素子を作製し、Ｉ−Ｖ特性を調べた。
イオン源層３としてＣｕ５１Ｔｅ３１Ｇｅ８Ｇｄ６Ｓｉ４膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１５の試料の記憶素子とした。
また、イオン源層３としてＣｕ４８Ｔｅ２８Ｇｅ７Ｇｄ６Ｓｉ１２膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１６の試料の記憶素子とした。
また、イオン源層３としてＣｕ４０Ｔｅ２４Ｇｅ６Ｇｄ５Ｓｉ２６膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１７の試料の記憶素子とした。
【００７７】
これらサンプル１５〜サンプル１７の試料の記憶素子に対して、それぞれ、２８０℃で窒素雰囲気中熱処理を施した後、Ｉ−Ｖ特性を測定した。このＩ−Ｖ特性の測定結果を図１１Ａ〜図１１Ｃに示す。図１１Ａはサンプル１５の測定結果を示し、図１１Ｂはサンプル１６の測定結果を示し、図１１Ｃはサンプル１７の測定結果を示している。
【００７８】
図１１Ａ〜図１１Ｃより、希土類元素及びシリコンをイオン源層に含有させたサンプル１５〜サンプル１７においても、ボロンをイオン源層に含有させたサンプルと同様に、熱処理後の記憶素子も良好なＩ−Ｖ特性を維持することがわかる。
【００７９】
＜実験４＞
イオン源層３が、ボロンＢ、希土類元素、並びにシリコンＳｉを含有する構成の記憶素子を作製し、Ｉ−Ｖ特性を調べた。
イオン源層３としてＣｕ４４Ｔｅ２６Ｇｅ７Ｇｄ５Ｂ８Ｓｉ１１膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１８の試料の記憶素子とした。
また、イオン源層３としてＣｕ４１Ｔｅ２５Ｇｅ６Ｇｄ５Ｂ１３Ｓｉ１０膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル１９の試料の記憶素子とした。
また、イオン源層３としてＣｕ３９Ｔｅ２３Ｇｅ６Ｇｄ５Ｂ１８Ｓｉ１０膜を形成し、その他はサンプル９と同様にして記憶素子１０を作製して、サンプル２０の試料の記憶素子とした。
【００８０】
これらサンプル１８〜サンプル２０の試料の記憶素子に対して、それぞれ、２８０℃で窒素雰囲気中熱処理を施した後、Ｉ−Ｖ特性を測定した。このＩ−Ｖ特性の測定結果を図１２Ａ〜図１２Ｃに示す。図１２Ａはサンプル１８の測定結果を示し、図１２Ｂはサンプル１９の測定結果を示し、図１２Ｃはサンプル２０の測定結果を示している。
【００８１】
図１２Ａ〜図１２Ｃより、ボロン、希土類元素、並びにシリコンをイオン源層に含有させたサンプル１８〜サンプル２０においても、ボロンをイオン源層に含有させたサンプルや希土類元素及びシリコンをイオン源層に含有させたサンプルと同様に、熱処理後の記憶素子も良好なＩ−Ｖ特性を維持することがわかる。
【００８２】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
【００８３】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施の形態の記憶素子の概略構成図（断面図）である。
【図２】サンプル１の積層膜の成膜直後及び熱処理後のＸ線回折の測定結果である。
【図３】サンプル２の積層膜の処理条件の異なる３つの試料のＸ線回折の測定結果及び表面粗度の測定値である。
【図４】サンプル３〜サンプル５の積層膜のＸ線回折の測定結果及び表面粗度の測定値である。
【図５】Ａ  サンプル６の積層膜の電子線回折パターンである。  Ｂ  サンプル７の積層膜の電子線回折パターンである。  Ｃ  サンプル８の積層膜の電子線回折パターンである。
【図６】Ａ  サンプル９の記憶素子のＩ−Ｖ特性の測定結果である。  Ｂ  サンプル１０の記憶素子のＩ−Ｖ特性の測定結果である。
【図７】Ａ〜Ｃ  サンプル１１の３つのセルの記憶素子のＩ−Ｖ特性の測定結果である。
【図８】Ａ〜Ｃ  サンプル１２の３つのセルの記憶素子のＩ−Ｖ特性の測定結果である。
【図９】Ａ〜Ｃ  サンプル１３の３つのセルの記憶素子のＩ−Ｖ特性の測定結果である。
【図１０】Ａ〜Ｃ  サンプル１４の３つのセルの記憶素子のＩ−Ｖ特性の測定結果である。
【図１１】Ａ  サンプル１５の記憶素子のＩ−Ｖ特性の測定結果である。  Ｂ  サンプル１６の記憶素子のＩ−Ｖ特性の測定結果である。  Ｃ  サンプル１７の記憶素子のＩ−Ｖ特性の測定結果である。
【図１２】Ａ  サンプル１８の記憶素子のＩ−Ｖ特性の測定結果である。  Ｂ  サンプル１９の記憶素子のＩ−Ｖ特性の測定結果である。  Ｃ  サンプル２０の記憶素子のＩ−Ｖ特性の測定結果である。
【符号の説明】
【００８５】
１  基板、２  下部電極、３  イオン源層、４  記憶用薄膜（記憶層）、５  絶縁層、６  上部電極、１０  記憶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図５】
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