(57)【要約】【課題】  高い伝送効率を実現しつつ誤り訂正を可能にする簡易構成の誤り訂正装置を提供する。【解決手段】  誤り訂正装置２１は、時間的に連続するＮ個の時点（Ｎは２以上の整数）で受信データをサンプリングして得られるサンプル値系列のうちの少なくとも１つのサンプル値が他のサンプル値とは異なる場合にエラー検出信号を生成する誤り検出部３０，３１，３２と、エラー検出信号に基づいて前記少なくとも１つのサンプル値をエラーとみなして訂正する誤り訂正部３３とを備える。【選択図】    図３
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【特許請求の範囲】
【請求項１】
伝送路を介して受信した受信データ中のエラーを訂正する誤り訂正装置であって、
時間的に連続するＮ個の時点（Ｎは２以上の整数）で前記受信データをサンプリングして得られるサンプル値系列のうちの少なくとも１つのサンプル値が他のサンプル値とは異なる場合にエラー検出信号を生成する誤り検出部と、
前記エラー検出信号に基づいて前記少なくとも１つのサンプル値をエラーとみなして訂正する誤り訂正部と、
を備えることを特徴とする誤り訂正装置。
【請求項２】
請求項１記載の誤り訂正装置であって、前記誤り検出部は、前記受信データをサンプリングして前記Ｎ個のサンプル値を与えるシフトレジスタを有することを特徴とする誤り訂正装置。
【請求項３】
請求項１または２記載の誤り訂正装置であって、前記誤り検出部は、前記Ｎ個のサンプル値に排他的論理和演算を施し且つその演算結果の値を反転した値を持つ信号を前記エラー検出信号として与える検出回路を有することを特徴とする誤り訂正装置。
【請求項４】
請求項１から３のうちのいずれか１項に記載の誤り訂正装置であって、前記誤り訂正部は、前記Ｎ個の時点よりも前の時点で前記受信データをサンプリングして得られるサンプル値を保持するサンプルホールド回路をさらに備え、
前記サンプルホールド回路は、少なくとも前記エラー検出信号が入力する期間には、前記エラーの代わりに保持するサンプル値を訂正値として与えることを特徴とする誤り訂正装置。
【請求項５】
請求項１から４のうちのいずれか１項に記載の誤り訂正装置と、
前記誤り訂正装置により与えられるサンプル値をデ・サンプリングしてデータ信号を生成するデ・サンプリング部と、
を備えることを特徴とする受信装置。
【請求項６】
伝送路を介して受信した受信データ中のエラーを訂正する誤り訂正方法であって、
（ａ）時間的に連続するＮ個の時点（Ｎは２以上の整数）で前記受信データをサンプリングするステップと、
（ｂ）前記ステップ（ａ）で得られるサンプル値系列のうちの少なくとも１つのサンプル値が他のサンプル値とは異なる場合にエラー検出信号を生成するステップと、
（ｃ）前記エラー検出信号に基づいて前記少なくとも１つのサンプル値をエラーとみなして訂正するステップと、
を備えることを特徴とする誤り訂正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信データ中に生じたエラーを訂正する誤り訂正技術に関する。
【背景技術】
【０００２】
従来の誤り訂正方式によれば、送信装置は、Ｎビット（Ｎは２以上の整数）のデータを送信する場合に、そのデータに誤り訂正用の検査ビットを付加することによって送信データを構成する。受信装置は、その検査ビットを用いて受信データ中のエラーを検出しこれを訂正することができる。この種の誤り訂正方式に関する技術は、たとえば、特許文献１（特開平１０−６５７４５号公報）に開示されている。
【０００３】
図１（Ａ）〜（Ｆ）は、従来の誤り検出および誤り訂正の手順を概略的に示す図である。図１（Ａ）を参照すると、まず、送信装置においては、情報を表すデータ信号は、所定のサンプリングレートでサンプリングされ、論理値"０"または"１"からなるサンプル値系列を表すサンプリングデータ（図１（Ｂ））に変換される。図１（Ｂ）には、説明の便宜上、サンプリングデータの各ビットには"０"または"１"の値が示されている。次に、このサンプリングデータの各ビットに検査ビットｉｐを付加することにより送信データが構成され、送信される（図１（Ｃ））。
【０００４】
受信装置においては、図１（Ｄ）に示されるように、受信データ中に伝送エラーＥｂが発生している場合、検査ビットｉｐ，ｉｐ，…を用いた誤り訂正により伝送エラーＥｂは訂正される。この結果、訂正データ（図１（Ｅ））が得られる。そして、図１（Ｆ）に示されるように訂正データをデ・サンプリングすることによってデータ信号が生成される。
【０００５】
このように、従来の誤り訂正方式では、送信装置は、サンプリングデータに検査ビットを付加するという誤り訂正符号化を実行する回路を持つ必要がある。受信データの信頼性を確保するには、エラー発生頻度が低い通信環境下においても誤り訂正符号化を行う回路が必要であり、これにより回路構成が冗長になるという問題がある。また、検査ビットの付加により送信データの冗長度も高く、伝送効率が低下するという問題もある。
【特許文献１】特開平１０−６５７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記に鑑みて本発明の目的は、高い伝送効率を実現しつつ誤り訂正を可能にする簡易構成の誤り訂正装置、誤り訂正方法および受信装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく、請求項１記載の発明は、伝送路を介して受信した受信データ中のエラーを訂正する誤り訂正装置であって、時間的に連続するＮ個の時点（Ｎは２以上の整数）で前記受信データをサンプリングして得られるサンプル値系列のうちの少なくとも１つのサンプル値が他のサンプル値とは異なる場合にエラー検出信号を生成する誤り検出部と、前記エラー検出信号に基づいて前記少なくとも１つのサンプル値をエラーとみなして訂正する誤り訂正部と、を備えることを特徴としている。
【０００８】
請求項５記載の発明は、前記誤り訂正装置と、前記誤り訂正装置により与えられるサンプル値をデ・サンプリングしてデータ信号を生成するデ・サンプリング部とを備えた受信装置である。
【０００９】
請求項６記載の発明は、伝送路を介して受信した受信データ中のエラーを訂正する誤り訂正方法であって、（ａ）時間的に連続するＮ個の時点（Ｎは２以上の整数）で前記受信データをサンプリングするステップと、（ｂ）前記ステップ（ａ）で得られるサンプル値系列のうちの少なくとも１つのサンプル値が他のサンプル値とは異なる場合にエラー検出信号を生成するステップと、（ｃ）前記エラー検出信号に基づいて前記少なくとも１つのサンプル値をエラーとみなして訂正するステップと、を備えることを特徴としている。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る種々の実施例について説明する。
【００１１】
図２は、本発明に係る一実施例である通信システムの構成を概略的に示すブロック図である。この通信システムは、送信装置１と受信装置２とで構成される。
【００１２】
送信装置１は、シリアルなデータ信号Ｄ１をサンプリングクロックＳＣＫの周波数（サンプリングレート）でサンプリングするサンプリング回路１０と、サンプリングされた信号Ｄ２を送信信号ＴＳに変換して伝送路に送信する出力部１１とを有する。伝送路は、たとえば、電気信号または光信号を伝達するケーブル伝送路であればよい。一方、受信装置２は、伝送路を伝搬した送信信号ＴＳを受信しこれを受信データＤ３に変換する入力部２０と、受信データＤ３の中のエラーを検出する誤り訂正回路２１と、誤り訂正されたサンプルデータ信号Ｄ４をデ・サンプリングすることでデータ信号Ｄ５を生成するデ・サンプリング回路２２とを有する。図３は、誤り訂正回路２１の構成の一例を概略的に示すブロック図である。
【００１３】
送信装置１は、たとえば、地上波デジタル放送または衛星デジタル放送を通じて送信された信号を受信し当該信号から映像信号、音声信号および識別信号を生成し得るチューナに組み込むことができる。この場合、送信装置１は、それら映像信号、音声信号および識別信号をデータ信号Ｄ１として受信装置２に送信することが可能である。受信装置２は、たとえば、ＰＤＰ（プラズマディスプレイパネル）またはＦＥＤ（フィールドエミッションディスプレイ）などの表示装置に組み込まれればよい。これにより、表示装置は、チューナから伝送された映像信号を受信し表示することができる。
【００１４】
図４（Ａ）〜（Ｅ）は、本実施例の誤り検出および誤り訂正の手順を概略的に示す図である。この図４（Ａ）を参照すると、まず、送信装置１において、サンプリング回路１０は、サンプリングクロックＳＣＫの立ち上がりエッジまたは立ち下がりエッジのタイミングでデータ信号Ｄ１をサンプリングする。一般に、サンプリングクロックＳＣＫの周波数（サンプリングレート）をＦｓ、データ信号Ｄ１のレート（データレート）をＦｄとしたとき、データ信号Ｄ１の１／２周期（データレートの逆数の１／２）の間にサンプリングされ得る信号の数（以下、「最小保持サンプル数」と称する。）Ｎｓは、Ｎｓ＝Ｆｓ／（２×Ｆｄ）で与えられる。たとえば、サンプリングレートＦｓ＝１０ＭＨｚ、データレートＦｄ＝５００ｋＨｚの場合は、最小保持サンプル数Ｎｓは１０（＝１０Ｍ／２／５００ｋ）個である。この結果、図４（Ｂ）に示されるように、論理値"０"または"１"からなるサンプル値系列を表す送信データＤ２が生成される。図１（Ｂ）には、説明の便宜上、送信データＤ２の各ビットには"０"または"１"の値が付されている。
【００１５】
受信装置２は、図４（Ｃ）に示されるようにエラー信号（エラービット）を含む受信データＤ３を受信するものとする。誤り訂正回路２１は、時間的に連続するＮ個の時点（Ｎは２以上の整数）で受信データＤ３をサンプリングしてサンプル値系列を得て、そのサンプル値系列のうちの少なくとも１つのサンプル値が他のサンプル値とは異なる場合にエラー検出信号を生成する誤り検出部と、エラー検出信号に応じて、その少なくとも１つのサンプル値をエラーとみなして訂正する誤り訂正部とを有している。
【００１６】
図３は、このような誤り訂正回路２１の構成の一例を示す図である。図３によれば、誤り検出部は、シフトレジスタ３０、検出回路（ｉＸＯＲ；排他的論理和反転回路）３１および遅延回路３２で構成されており、誤り訂正部は、サンプルホールド回路（フリップフロップ）３３で構成されている。シフトレジスタ３０は、時間的に連続する３点の信号をサンプリングするフリップフロップ３０Ａ，３０Ｂ，３０Ｃからなる。これらフリップフロップ３０Ａ，３０Ｂ，３０Ｃは直列に接続されており、フリップフロップ３０Ａ〜３０Ｃの各々は、クロックＤＣＫの立ち上がりエッジまたは立ち下がりエッジのタイミングで前段からの入力信号をラッチ（サンプリング）し、ラッチした信号を保持しつつ後段の回路に供給する。また、フリップフロップ３０Ａ，３０Ｂ，３０Ｃは、それぞれ、信号ＤN（第１のサンプル値）、信号ＤN-1（第２のサンプル値）および信号ＤN-2（第３のサンプル値）を並列に検出回路３１に与えており、信号ＤN-1は、信号ＤNに対して１クロック周期だけ遅延した信号、信号ＤN-2は、信号ＤNに対して２クロック周期だけ遅延した信号である。
【００１７】
検出回路３１は、３本の信号ＤN，ＤN-1，ＤN-2に排他的論理和演算を施し且つその演算結果の値を反転した値を持つ信号を検出信号ＤＳとして遅延回路３２に与える。遅延回路３２はフリップフロップ３２Ａからなり、このフリップフロップ３２Ａは、クロックＤＣＫの立ち上がりエッジまたは立ち下がりエッジのタイミングで前段からの入力信号をラッチ（サンプリング）し、ラッチした信号（サンプル値）を保持しつつ後段の回路に与える。遅延回路３２は、検出信号ＤＳを１クロック周期だけ遅延させて後段のサンプルホールド回路３３のイネーブル端子（ｅｎ）に供給する。
【００１８】
サンプルホールド回路３３は、自己のイネーブル端子（ｅｎ）に論理値"１"の高レベルのイネーブル信号ＥＮが入力する期間には、クロックＤＣＫの立ち上がりエッジまたは立ち下がりエッジのタイミングで、シフトレジスタ３０からの入力信号ＤN-2をラッチ（サンプリング）し、ラッチした信号（サンプル値）を保持しつつこれをサンプルデータ信号Ｄ４としてデ・サンプリング回路２２に与える。一方、イネーブル端子（ｅｎ）に論理値"０"の低レベルのイネーブル信号すなわちエラー検出信号が入力する期間には、サンプルホールド回路３３は、クロックＤＣＫをマスクし、保持している信号（サンプル値）を訂正信号Ｄ４（訂正値）としてデ・サンプリング回路２２に与える。
【００１９】
したがって、サンプルホールド回路３３は、シフトレジスタ３０に保持される３個のサンプル値のうちの少なくとも１個の値が他の値と異なる場合は、シフトレジスタ３０からの入力信号ＤN-2をエラー信号とみなし、このエラー信号の代わりに保持する信号（サンプル値）をデ・サンプリング回路２２に供給する。デ・サンプリング回路２２は、誤り訂正回路２１からのサンプルデータ信号Ｄ４が表す一連のサンプル値をデ・サンプリングすることでデータ信号Ｄ５を生成する。
【００２０】
なお、シフトレジスタ３０による受信データＤ３からのサンプル値の個数は最小保持サンプル数Ｎｓよりも小さいのが望ましい。また、遅延回路３２におけるフリップフロップ３２Ａの数は、１個に限らず、そのサンプル値の個数に応じてエラーを訂正し得るように適宜設定される。
【００２１】
上記した誤り訂正の手順を図５に例示する。図５を参照すると、論理値"１"の高レベルと論理値"０"の低レベルとからなる入力波形を持つ受信データＤ３が、誤り訂正回路２１に入力し、シフトレジスタ３０によりラッチされる。この受信データＤ３は、論理値"１"のエラー信号Ｅｂを含むものとする。かかる場合、検出回路３１に入力する信号ＤN，ＤN-1，ＤN-2のサンプル値が論理値"１"を含む期間Ｔ1においては、検出回路３１は、論理値"０"の低レベルのエラー検出信号ＤＳを遅延回路３２に供給する。遅延回路３２は、このエラー検出信号ＤＳを１クロック周期だけ遅延させ、イネーブル信号ＥＮとしてサンプルホールド回路３３に供給する。したがって、低レベルのイネーブル信号ＥＮが供給される期間Ｈ1においては、サンプルホールド回路３３は、前段からの入力信号ＤN-2をラッチせず、保持している信号（信号ＤNに対して３クロック周期だけ遅延した信号）を供給するので、エラーは訂正される。
【００２２】
また、論理値"０"からなるサンプル値系列から論理値"１"からなるサンプル値系列へ正常に変化した場合、もしくは、論理値"１"からなるサンプル値系列から論理値"０"からなるサンプル値系列へ正常に変化した場合は、図５に例示されるように、その変化した時点から２クロック周期の期間Ｔ2，Ｔ3には、検出回路３１は低レベルの検出信号ＤＳを出力する。かかる場合、サンプルホールド回路３３は、低レベルのイネーブル信号ＥＮが供給される期間Ｈ2，Ｈ3であっても、正常な値を持つ信号を出力することができる。
【００２３】
以上の通り、上記実施例による誤り訂正方式では、余分な検査ビットが送信データに付加されないので伝送効率の向上が可能であり、簡易な構成で受信データ中のエラーを訂正し得るので受信装置２の回路の小規模化および省電力化が可能である。
【００２４】
なお、上記実施例では、送信装置１は、検査ビットを付加する従来の誤り訂正符号化を実行せず、受信装置２は、検査ビットを用いた従来の誤り訂正を実行しないが、上記送信装置１および受信装置２の構成を、上記実施例の誤り訂正と従来の誤り訂正符号化および誤り訂正との双方を実行し得る構成に変更してもよい。具体的には、受信装置２が、エラー信号の発生頻度を監視し、その発生頻度が所定値未満の場合は、上記実施例の誤り訂正を実行する。一方、受信装置２は、エラー信号の発生頻度が所定値を超えたときは、送信装置１に対して切り替え信号を発し、送信装置１は、この切り替え信号に応じて送信データＤ２に検査ビットを含める誤り訂正符号化を実行する。かかる場合、受信装置２は、受信データＤ３に含まれる検査ビットに基づいて誤り訂正を実行することとなる。
【図面の簡単な説明】
【００２５】
【図１】（Ａ）〜（Ｆ）は、従来の誤り検出および誤り訂正の手順を概略的に示す図である。
【図２】本発明に係る一実施例である通信システムの構成を概略的に示すブロック図である。
【図３】誤り訂正回路の構成の一例を概略的に示すブロック図である。
【図４】（Ａ）〜（Ｅ）は、本実施例の誤り検出および誤り訂正の手順を概略的に示す図である。
【図５】本実施例による誤り訂正の一例を説明するための図である。
【符号の説明】
【００２６】
１  送信装置
２  受信装置
１０  サンプリング回路
１１  出力部
２０  入力部
２１  誤り訂正回路
２２  デ・サンプリング回路
３０  シフトレジスタ
３１  検出回路（排他的論理和反転回路）
３２  遅延回路
３３  サンプルホールド回路（フリップフロップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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