(57)【要約】【課題】  高画質な画像を得ることが可能な画像入力装置を提供することを目的とする。【解決手段】  撮像素子１０は撮像した画像をアナログ信号としてＰＧＡ１１に順次出力する。メモリ１５は、あらかじめ撮像素子１０の欠陥画素情報（欠陥画素アドレス、補正ゲイン値、オフセット補正値、欠陥の種類）を格納している。制御部１４はメモリ１５に格納されている欠陥の種類に応じて、補正ゲイン値又はオフセット補正値を読み出し、制御信号としてＰＧＡ１１に出力する。ＰＧＡ１１は制御信号を受けて、適切なゲイン又はオフセットを設定し、入力された欠陥画素のアナログ信号を適切なゲインで増幅し、又はオフセット補正を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
固体撮像素子と、
あらかじめ前記固体撮像素子の欠陥画素アドレスと、補正ゲイン値又はオフセット補正値と、欠陥の種類とを画素毎に記録した記憶手段と、
前記記憶手段に記録された情報に基づいて、画素毎に制御信号を形成して出力する制御手段と、
前記制御信号を受けて、ゲイン又はオフセット値を最適化し、前記固体撮像素子から画素毎に出力されるアナログ信号に、前記最適化されたにゲイン又はオフセット値を適用して欠陥画素補正を行う増幅手段と
を備えたことを特徴とする画像入力装置。
【請求項２】
固体撮像素子と、
前記固体撮像素子から画素毎に出力されるアナログ信号をデジタル信号に変換して出力するアナログ／デジタル変換手段と、
あらかじめ前記固体撮像素子の欠陥画素アドレスと、補正ゲイン値又はオフセット補正値と、欠陥の種類とを画素毎に記録した記憶手段と、
前記記憶手段に記録された情報に基づいて、画素毎に制御信号を形成して出力する制御手段と、
前記制御信号を受けて、ゲイン又はオフセット値を最適化し、前記アナログ／デジタル変換手段から画素毎に出力されるデジタル信号に、前記最適化されたゲイン又はオフセット値を適用して欠陥画素補正を行うデジタル処理手段と
を備えたことを特徴とする画像入力装置。
【請求項３】
固体撮像素子と、
前記固体撮像素子から画素毎に出力されるアナログ信号をデジタル信号に変換して出力するアナログ／デジタル変換手段と、
前記アナログ／デジタル変換手段から画素毎に出力されるデジタル信号と周囲画素のデータとを比較して、欠陥画素を検出する検出手段と、
前記検出手段によって検出された欠陥画素のデジタル信号に基づいて、画素毎に制御信号を形成して出力する制御手段と、
前記制御信号を受けて、ゲイン又はオフセット値を最適化し、前記画素毎に出力されるデジタル信号に、前記最適化されたゲイン又はオフセット値を適用して欠陥画素補正を行うデジタル処理手段と
を備えたことを特徴とする画像入力装置。
【請求項４】
固体撮像素子と、
前記固体撮像素子から画素毎に出力されるアナログ信号をデジタル信号に変換して出力するアナログ／デジタル変換手段と、
前記デジタル信号とあらかじめ定められた飽和画素レベルとを比較して、飽和画素と不飽和画素を検出する検出手段と、
前記検出手段が飽和画素を検出したとき、前記固体撮像素子から画素毎に出力されるアナログ信号の振幅を小さくする制御信号を出力し、その後前記検出手段が不飽和画素を検出したとき、前記固体撮像素子から画素毎に出力されるアナログ信号の振幅を元に戻す制御信号を出力して飽和画素補正を行う制御手段と
を備えたことを特徴とする画像入力装置。
【請求項５】
請求項１又は請求項２記載の画像入力装置における欠陥画素補正を行うと同時に、請求項３記載の欠陥画素補正を行うことを特徴とする画像入力装置。
【請求項６】
請求項１から請求項３の何れか一つに記載の画像入力装置における欠陥画素補正を行うと同時に、請求項４記載の飽和画素補正を行うことを特徴とする画像入力装置。
【請求項７】
請求項４記載の画像入力装置において、
前記検出手段が飽和画素を検出し、その後前記検出手段が不飽和画素を検出するまでの間の画素データについて、デジタル処理部でのゲイン制御やデジタルローパスフィルタ処理や輪郭強調処理を行うことを特徴とする画像入力装置。
【請求項８】
請求項１から請求項４の何れか一つに記載の画像入力装置において、
前記画像入力装置を前記欠陥画素補正又は前記飽和画素補正に適用する代わりに、固定パターンノイズ補正又は混色補正又はシェーディング補正に適用することを特徴とする画像入力装置。
【請求項９】
請求項１から請求項８の何れか一つに記載の画像入力装置において、
撮像素子の温度を検出する温度センサを備えたことを特徴とする画像入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子を備えた画像入力装置に関する。
【背景技術】
【０００２】
従来の画像入力装置における欠陥画素を補正する技術としては、欠陥画素の周囲の画素に基づいて欠陥画素の信号レベルを補間したり、他の画素から重み付け係数を求めて欠陥画素の信号レベルを補正する技術が知られている（特許文献１参照）。
なお、欠陥画素の代表的なものとしては、オフセット性の欠陥画素とゲイン性の欠陥画素がある。オフセット性の欠陥画素は、他の画素に比べて、基準となる信号レベルがシフトしているものである。ゲイン性の欠陥画素は、入射光量が同一でも、出力される信号レベルが他の画素と比べて何割か多かったり、少なかったりするものである。
【特許文献１】特開２００４−２３５９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記した従来技術においては、欠陥画素の周囲の画素に基づいて欠陥画素を補間したり、他の画素から重み付け係数を求めて欠陥画素の信号レベルを補正していたため、被写体のパターンによっては、かえって欠陥が目立ってしまうという課題があった。
例えば、オフセット性の「白に近い欠陥画素」がある場合、周囲の画素を参照して補間したり、他の画素から重み付け係数を求めて欠陥画素の信号レベルを補正しても、画像が文字等の細かいパターンである場合には、補正後であっても文字等の細かいパターンの中に前記白に近い欠陥画素が存在するため目立ってしまう。
【０００４】
本発明は、高画質な画像を得ることが可能な画像入力装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１記載の画像処理装置は、固体撮像素子と、あらかじめ固体撮像素子の欠陥画素アドレスと、補正ゲイン値又はオフセット補正値と、欠陥の種類とを画素毎に記録した記憶手段と、記憶手段に記録された情報に基づいて、画素毎に制御信号を形成して出力する制御手段と、制御信号を受けて、ゲイン又はオフセット値を最適化し、固体撮像素子から画素毎に出力されるアナログ信号に、最適化されたにゲイン又はオフセット値を適用して欠陥画素補正を行う増幅手段とを備えたことを特徴とする。
【０００６】
請求項２記載の画像処理装置は、固体撮像素子と、固体撮像素子から画素毎に出力されるアナログ信号をデジタル信号に変換して出力するアナログ／デジタル変換手段と、あらかじめ固体撮像素子の欠陥画素アドレスと、補正ゲイン値又はオフセット補正値と、欠陥の種類とを画素毎に記録した記憶手段と、記憶手段に記録された情報に基づいて、画素毎に制御信号を形成して出力する制御手段と、制御信号を受けて、ゲイン又はオフセット値を最適化し、アナログ／デジタル変換手段から画素毎に出力されるデジタル信号に、最適化されたゲイン又はオフセット値を適用して欠陥画素補正を行うデジタル処理手段とを備えたことを特徴とする。
【０００７】
請求項３記載の画像処理装置は、固体撮像素子と、固体撮像素子から画素毎に出力されるアナログ信号をデジタル信号に変換して出力するアナログ／デジタル変換手段と、アナログ／デジタル変換手段から画素毎に出力されるデジタル信号と周囲画素のデータとを比較して、欠陥画素を検出する検出手段と、検出手段によって検出された欠陥画素のデジタル信号に基づいて、画素毎に制御信号を形成して出力する制御手段と、制御信号を受けて、ゲイン又はオフセット値を最適化し、画素毎に出力されるデジタル信号に、最適化されたゲイン又はオフセット値を適用して欠陥画素補正を行うデジタル処理手段とを備えたことを特徴とする。
【０００８】
請求項４記載の画像処理装置は、固体撮像素子と、固体撮像素子から画素毎に出力されるアナログ信号をデジタル信号に変換して出力するアナログ／デジタル変換手段と、デジタル信号とあらかじめ定められた飽和画素レベルとを比較して、飽和画素と不飽和画素を検出する検出手段と、検出手段が飽和画素を検出したとき、固体撮像素子から画素毎に出力されるアナログ信号の振幅を小さくする制御信号を出力し、その後検出手段が不飽和画素を検出したとき、固体撮像素子から画素毎に出力されるアナログ信号の振幅を元に戻す制御信号を出力して飽和画素補正を行う制御手段とを備えたことを特徴とする。
【０００９】
請求項５記載の画像処理装置は、請求項１又は請求項２記載の画像入力装置における欠陥画素補正を行うと同時に、請求項３記載の欠陥画素補正を行うことを特徴とする。
請求項６記載の画像処理装置は、請求項１から請求項３の何れか一つに記載の画像入力装置における欠陥画素補正を行うと同時に、請求項４記載の飽和画素補正を行うことを特徴とする。
【００１０】
請求項７記載の画像処理装置は、請求項４記載の画像入力装置において、検出手段が飽和画素を検出し、その後検出手段が不飽和画素を検出するまでの間の画素データについて、デジタル処理部でのゲイン制御やデジタルローパスフィルタ処理や輪郭強調処理を行うことを特徴とする。
請求項８記載の画像処理装置は、請求項１から請求項４の何れか一つに記載の画像入力装置において、画像入力装置を欠陥画素補正又は飽和画素補正に適用する代わりに、固定パターンノイズ補正又は混色補正又はシェーディング補正に適用することを特徴とする。
【００１１】
請求項９記載の画像処理装置は、請求項１から請求項８の何れか一つに記載の画像入力装置において、撮像素子の温度を検出する温度センサを備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、高画質な画像を得ることが可能な画像入力装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付の図面を用いて本発明の実施形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態を示すブロック図である。
図１において、１０はＣＣＤ等の撮像素子、１１はプログラマブル・ゲイン・アンプ（以下、ＰＧＡと称する）、１２はＡ／Ｄ変換器、１３はデジタル処理部、１４は制御部、１５はメモリ、１６は生成された画像データである。
【００１４】
図１において、撮像素子１０は、撮像素子駆動部（図示せず）の指示にしたがって、撮像した画像をアナログ信号（画素単位）としてＰＧＡ１１に順次出力する。
メモリ１５は、撮像素子の欠陥画素情報を格納している。欠陥画素に関する情報としては、欠陥画素アドレス、補正ゲイン値、オフセット補正値、欠陥の種類等がある。
メモリ１５に格納する欠陥画素情報は、次のようにして得ることができる。例えば、撮像素子１０を用いて二つの異なる被写体を各々撮像する。ここで、各撮影に用いる二つの被写体としては、例えば濃度の異なるグレー（白と黒の間）を用いる。次に、２回の撮像により、各画素から出力されるアナログ信号のレベルを比較する。ここで、１回目の撮像により出力されたアナログ信号のレベルと２回目の撮像により出力されたアナログ信号のレベルが、同様に他の正常な画素から出力された各アナログ信号のレベルと異なる場合、欠陥画素であると判定できる。また、欠陥画素と判定された画素から出力された二つの異なるアナログ信号のレベルと、正常な画素から出力された二つの異なるアナログ信号のレベルとを比較することによって、補正ゲイン値を求めることができる。言うまでもなく、オフセット性の欠陥画素とオフセット補正値も同様に求めることができる。なお、撮像の回数は２回に限定されず、３回以上行ってもよい。
【００１５】
ＰＧＡ１１は、制御部１４からの制御信号に応じて、入力されたアナログ信号（画素単位）のオフセット補正、並びにＰＧＡ１１のゲイン補正を行い、その後増幅を行うものである。このとき、制御部１４はメモリ１５を参照し、ＰＧＡ１１に入力されたアナログ信号が欠陥画素から出力されたものであるとき、メモリ１５に格納されている欠陥の種類に応じて、補正ゲイン値又はオフセット補正値を読み出して、制御信号としてＰＧＡ１１に出力する。ＰＧＡ１１は制御信号を受けて、前記したように適切なゲイン又はオフセットを設定する。したがって、入力された欠陥画素のアナログ信号はオフセット補正され、適切なゲインで増幅される。なお、入力されたアナログ信号が欠陥画素からの出力ではないとき、ＰＧＡ１１はオフセット補正を行うことなく、あらかじめ設定されている通常のゲインでアナログ信号を増幅する。
【００１６】
Ａ／Ｄ変換器１２は、ＰＧＡ１１から出力されたアナログ信号を受けて、画素毎にデジタル信号に変換して、デジタル処理部１３に出力する。
デジタル処理部１３は、画像生成のための各種の処理を行い、画像データ１６として出力する。
なお、第１の実施形態では、図示していないが、処理する画素を各部で特定するため、タイミング・ジェネレータが設けられている。タイミング・ジェネレータの出力は、撮像素子１０、ＰＧＡ１１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４、メモリ１５に出力される。このタイミング・ジェネレータは、制御部１４が備えてもよい。さらに、図示していないが、制御部１４から各部に対して駆動上の各種の制御信号が出力されている。
【００１７】
また、第１の実施形態では、図示していないが、撮像素子１０とＰＧＡ１１の間に相関二重サンプリング回路（ＣＤＳ）を設けることにより、撮像素子１０のリセットノイズが除去される。
また、第１の実施形態では、ＰＧＡ１１を独立して設けたが、本発明はこれに限定されるものではなく、撮像素子１０の内部に設けてもよい。この場合には、図１に示すＰＧＡ１１は不要になり、通常のアンプを用いることになる。
【００１８】
また、第１の実施形態では、撮像素子１０、ＰＧＡ１１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４、メモリ１５を別個に設けたが、本発明はこれに限定されるものではなく、例えばＰＧＡ１１とＡ／Ｄ変換器１２を一体化してもよいし、ＰＧＡ１１とＡ／Ｄ変換器１２と制御部１４を一体化してもよいし、ＰＧＡ１１とＡ／Ｄ変換器１２と制御部１４とメモリ１５を一体化してもよい。極言すれば、メモリ１５を含めて全てを撮像素子１０内に設けてもよい。
【００１９】
また、第１の実施形態では、ＰＧＡ１１を用いてゲイン補正・オフセット補正を行ったが、本発明はこれに限定されるものではなく、例えばＰＧＡ１１の代わりに、演算器を用いてもよい。この場合には、制御部１４がメモリ１５から読み出した補正ゲイン値又はオフセット補正値をアナログ信号に変換し、前記演算器に入力する。演算器は、ゲイン補正を行う場合、撮像素子１０から出力された欠陥画素のアナログ信号に前記アナログ信号の補正ゲイン値を乗算する。また、演算器は、オフセット補正を行う場合、撮像素子１０から出力された欠陥画素のアナログ信号に前記オフセット補正値を加算又は減算する。
【００２０】
さらに、第１の実施形態では、ＰＧＡ１１を１台設ける例を示したが、本発明はこれに限定されるものではなく、ＰＧＡ１１を複数台設けて、撮像素子１０から出力されるアナログ信号を並列処理するように構成してもよい。
（第２の実施形態）
図２は、本発明の第２の実施形態を示すブロック図である。図１に示す第１の実施形態と同一部分には同一符号を付して、その説明を省略する。第２の実施形態が第１の実施形態と相違しているのは、ＰＧＡ１１がアンプ２１に変更されたこと、及びデジタル処理部１３がゲイン補正とオフセット補正を行う点である。
【００２１】
すなわち、撮像素子１０から出力されたアナログ信号（画素毎）はアンプ２１において増幅され、Ａ／Ｄ変換器１２でデジタル信号に変換された後、デジタル処理部１３に入力される。
一方、制御部１４は、撮像素子の欠陥画素情報（欠陥画素アドレス、補正ゲイン値、オフセット補正値等）が格納されているメモリ１５を参照し、デジタル処理部１３が欠陥画素の処理を行うとき、ゲイン補正、オフセット補正のための制御信号をデジタル処理部１３に出力する。
【００２２】
したがって、デジタル処理部１３は、前記制御信号にしたがって、ゲイン補正、又はオフセット補正を行い、その後、画像生成のための各種の処理を行って画像データ１６として出力する。
なお、第２の実施形態では、図示していないが、処理する画素を各部で特定するため、タイミング・ジェネレータが設けられている。タイミング・ジェネレータの出力は、撮像素子１０、アンプ２１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４、メモリ１５に出力される。このタイミング・ジェネレータは、制御部１４が備えてもよい。さらに、図示していないが、制御部１４から各部に対して駆動上の各種の制御信号が出力されている。
【００２３】
また、第２の実施形態において、撮像素子１０とＰＧＡ１１の間に相関二重サンプリング回路（ＣＤＳ）を設けることにより、撮像素子１０のリセットノイズが除去される。
また、第２の実施形態では、アンプ２１を独立して設けたが、本発明はこれに限定されるものではなく、撮像素子１０の内部に設けてもよい。
また、第２の実施形態では、撮像素子１０、アンプ２１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４、メモリ１５を別個に設けたが、本発明はこれに限定されるものではなく、例えばアンプ２１とＡ／Ｄ変換器１２を一体化してもよいし、アンプ２１とＡ／Ｄ変換器１２と制御部１４を一体化してもよいし、アンプ２１とＡ／Ｄ変換器１２と制御部１４とメモリ１５を一体化してもよい。極言すれば、メモリ１５を含めて全てを撮像素子１０内に設けてもよい。
（第３の実施形態）
図３は、本発明の第３の実施形態を示すブロック図である。図２に示す第２の実施形態と同一部分には同一符号を付して、その説明を省略する。第３の実施形態が第２の実施形態と相違しているのは、欠陥画素情報を格納するメモリ１５が設けられていないことである。
【００２４】
図３において、撮像素子１０から出力されたアナログ信号はアンプ２１、Ａ／Ｄ変換器１２を介して、デジタル処理部１３に入力される。デジタル処理部１３は、周囲画素の平均等のデータから入力された画素データの傾向を判断する。入力された画素データの傾向が周囲画素の平均等のデータからかけ離れている場合には、欠陥画素であると判断し、その画素データに適用するゲインやオフセットを調整する。この機能は、デジタル処理部１３が備えてもよいし、制御部１４が備えてもよい。
【００２５】
具体的には、デジタル処理部１３又は制御部１４は、判断対象の画素データに対して、その直前のタイミングで入力された画素データ（右画素）及びその直後のタイミングで入力された画素データ（左画素）を格納する容量を少なくとも有するワークメモリ１４−１を備えている（図３では、制御部１４）。ワークメモリ１４−１の容量が大きい程、すなわち格納する周囲画素の数が多い程、周囲画素の平均等のデータからかけ離れている傾向を正確に判定できる。さらに、判定対象の画素データの１ライン前のデータ及び判定対象の画素データの１ライン後のデータを格納可能なワークメモリ１４−１を備えるように構成してもよい。
【００２６】
なお、第３の実施形態では、図示していないが、処理する画素を各部で特定するため、タイミング・ジェネレータが設けられている。タイミング・ジェネレータの出力は、撮像素子１０、アンプ２１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４に出力される。このタイミング・ジェネレータは、制御部１４が備えてもよい。さらに、図示していないが、制御部１４から各部に対して駆動上の各種の制御信号が出力されている。
【００２７】
また、第３の実施形態においては、デジタル処理部１３と制御部１４を別々に設けたが、制御部１４をデジタル処理部１３内に設けてもよい。
また、第３の実施形態において、撮像素子１０とアンプ２１の間に相関二重サンプリング回路（ＣＤＳ）を設けることにより、撮像素子１０のリセットノイズが除去される。
また、第３の実施形態では、アンプ２１を独立して設けたが、本発明はこれに限定されるものではなく、撮像素子１０の内部に設けてもよい。
【００２８】
また、第３の実施形態では、撮像素子１０、アンプ２１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４を別個に設けたが、本発明はこれに限定されるものではなく、例えばアンプ２１とＡ／Ｄ変換器１２を一体化してもよいし、アンプ２１とＡ／Ｄ変換器１２と制御部１４を一体化してもよい。極言すれば、全てを撮像素子１０内に設けてもよい。
（第４の実施形態）
図４は、本発明の第４の実施形態を示すブロック図である。図１に示す第１の実施形態と同一部分には同一符号を付して、その説明を省略する。第４の実施形態が第１の実施形態と相違しているのは、メモリ１５が設けられておらず、制御部１４とデジタル処理部１３との間で互いに信号を送受し、かつ制御部１４がＰＧＡ１１に制御信号を送る点である。
【００２９】
図４において、撮像素子１０から出力されたアナログ信号はＰＧＡ１１、Ａ／Ｄ変換器１２を介して、デジタル処理部１３に入力される。デジタル処理部１３は、入力されたデジタルデータが飽和状態（最大出力）であるか否かを判定する。デジタル処理部１３は、飽和状態であると判断したとき、制御部１４に飽和状態であることを通知する。制御部１４は、デジタル処理部１３からの通知を受けて、ＰＧＡ１１に対して、そのゲイン、オフセットを制御し、デジタル処理部１３に入力されるデジタル信号が飽和しないレベルになるように調整する。同時に、制御部１４は、ＰＧＡ１１のゲイン、オフセットを制御して、デジタル信号が飽和しないように指示した旨をデジタル処理部１３に通知する。
【００３０】
続いて、デジタル処理部１３は、連続して入力されるデジタル信号が、ＰＧＡ１１のゲインやオフセットの補正前に、計算上、飽和レベルに達しているか否かを判定する。デジタル処理部１３が飽和レベルに達していないと判定したとき、制御部１４に飽和状態ではないことを通知する。制御部１４は、デジタル処理部１３からの通知を受けて、ＰＧＡ１１に対して、そのゲイン、オフセットを元の値に戻す旨の制御信号を出力する。
【００３１】
図５は、第４の実施形態における画素補正の説明図である。
図５（ａ）は、一定の領域Ａ（白の画素）において、デジタル処理部１３に入力されるデジタル信号が飽和している状態を示している。
図５（ｂ）は、デジタル処理部１３が左側の白の各画素Ｂにおいて、飽和状態であることを判定し、その右側の薄いグレーの画素ＣからＰＧＡ１１のゲインやオフセットを制御し、デジタル処理部１３に入力されるデジタル信号が飽和しないようにしたものである。なお、その右側に位置する濃いグレーの画素Ｄは、デジタル処理部１３が飽和レベルに達していないと判定し、ＰＧＡ１１に対して、そのゲイン、オフセットを元の値に戻す処理を行う直前の画素である。
【００３２】
左側の領域の白の各画素Ｂ及び右側の領域の濃いグレーの各画素Ｄは、制御部１４がＰＧＡ１１にフィードバックをかけるまでの遅延時間に起因して生じるものである。これらの画素は、デジタル処理部１３でのゲイン制御、デジタルローパスフィルタ、輪郭強調等の処理により、滑らかな画像のつながりにすることができる。すなわち、左側の白の各画素Ｂ及び右側の濃いグレーＤの各画素を薄いグレーの画素にすることが可能である。さらに、中央の領域の薄いグレーの各画素Ｃに対して、デジタル処理部１３でのゲイン制御、デジタルローパスフィルタ処理等を施すことにより、図５（ａ）に示す領域Ａ（白の画素）について、周囲画素との関係で、滑らかな画像を得ることができる。
【００３３】
なお、第４の実施形態では、図示していないが、処理する画素を各部で特定するため、タイミング・ジェネレータが設けられている。タイミング・ジェネレータの出力は、撮像素子１０、ＰＧＡ１１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４、に出力される。このタイミング・ジェネレータは、制御部１４が備えてもよい。さらに、図示していないが、制御部１４から各部に対して駆動上の各種の制御信号が出力されている。
【００３４】
また、第４の実施形態において、撮像素子１０とＰＧＡ１１の間に相関二重サンプリング回路（ＣＤＳ）を設けることにより、撮像素子１０のリセットノイズが除去される。
また、図４に示す第４の実施形態では、ＰＧＡ１１を独立して設けたが、本発明はこれに限定されるものではなく、撮像素子１０の内部に設けてもよい。この場合には、図１に示すＰＧＡ１１は不要になり、通常のアンプを用いることになる。
【００３５】
また、第４の実施形態では、撮像素子１０、ＰＧＡ１１、Ａ／Ｄ変換器１２、デジタル処理部１３、制御部１４を別個に設けたが、本発明はこれに限定されるものではなく、例えばＰＧＡ１１とＡ／Ｄ変換器１２を一体化してもよいし、ＰＧＡ１１とＡ／Ｄ変換器１２とデジタル処理部１３と制御部１４を一体化してもよい。極言すれば、全てを撮像素子１０内に設けてもよい。
【００３６】
また、第４の実施形態では、ＰＧＡ１１を用いてゲイン補正とオフセット補正を行ったが、本発明はこれに限定されるものではなく、例えばＰＧＡ１１の代わりに、演算器を用いてもよい。
さらに、図４に示す第４の実施形態では、ＰＧＡ１１を１台設ける例を示したが、本発明はこれに限定されるものではなく、ＰＧＡ１１を複数台設けて、撮像素子１０から出力されるアナログ信号を並列処理するように構成してもよい。
（第５の実施形態）
第５の実施形態は、第１又は第２の実施形態における欠陥画素補正を行った後、第３の実施形態における欠陥画素補正を行うものである。第１の実施形態と第３の実施形態の組み合わせは、デジタル処理部１３と制御部１４に、第１の実施形態で必要とする機能及び第３の実施形態で必要とする機能を付加することにより実現できる。第２の実施形態と第２の実施形態の組み合わせについても同様である。
【００３７】
第５の実施形態によれば、欠陥画素補正をほぼ完璧に行うことができる。
（第６の実施形態）
第６の実施形態は、第１又は第２又は第３の実施形態における欠陥画素補正を行った後、第４の実施形態における飽和画素の補正を行うものである。第１の実施形態と第４の実施形態の組み合わせは、デジタル処理部１３と制御部１４に、第１の実施形態で必要とする機能及び第４の実施形態で必要とする機能を付加することにより実現できる。第２の実施形態と第４の実施形態の組み合わせ、及び第３の実施形態と第４の実施形態の組み合わせについても同様である。
【００３８】
第６の実施形態によれば、欠陥画素補正と飽和画素補正を同時に行うことができる。
なお、前記した第１〜第６の実施形態は、アドレスが同一の固定パターンノイズ（ＦＰＮ：点、直線、面等の形状）にも適用することができる。同様に、画素間の電荷漏れ等に起因する混色、並びにシェーディング補正にも適用することができる。
具体的には、例えば固定パターンノイズの画素アドレス、補正ゲイン値、オフセット補正値をメモリ１５に記録し、補正ゲイン値、オフセット補正値をメモリ１５記録し、シェーディングを生じる画素アドレス、補正ゲイン値、オフセット補正値をメモリ１５に記録する等の処理により、実現可能である（第１、第２の実施形態参照）。また、固定パターンノイズの画素アドレスやシェーディングを生じる画素アドレスを欠陥画素として検出することにより、実現可能である（第３の実施形態参照）。さらに、固定パターンノイズの画素アドレスや混色を生じる画素アドレスやシェーディングを生じる画素アドレスを飽和画素として検出することにより、実現可能である（第４の実施形態参照）。
【００３９】
また、第１から第６の実施形態において、撮像素子１０の温度を検出する温度センサを設け、検出された撮像素子の温度をパラメータとして、制御部１４から出力される制御信号（補正ゲイン値、オフセット補正値に相当）を変化させることによって、より正確に欠陥画素の補正や飽和画素の補正を行うことができる。
【産業上の利用可能性】
【００４０】
本発明の画像入力装置は、デジタルカメラやテレビカメラ等で用いられる画像処理の分野において、産業上大いに利用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】本発明の第２の実施形態を示すブロック図である。
【図３】本発明の第３の実施形態を示すブロック図である。
【図４】本発明の第４の実施形態を示すブロック図である。
【図５】第４の実施形態における画素補正の説明図である。
【符号の説明】
【００４２】
１０  撮像素子、１１  プログラマブル・ゲイン・アンプ（ＰＧＡ）、１２  Ａ／Ｄ変換器、１３  デジタル処理部、１４  制御部、１５  メモリ、１６  画像データ、２１  アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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