(57)【要約】【課題】  半導体メモリ素子の構造およびその製造方法を提供する。【解決手段】  半導体基板２１上に形成されたゲート積層物２６と、前記半導体基板上におけるゲート積層物の下部に導電性不純物が注入されて形成され、チャンネル領域を介在して所定間隔離隔された第１および第２不純物領域２７ａ，２７ｂと、第１または第２不純物領域の側部の前記半導体基板上に形成されたコンタクト層３４と、を含む半導体メモリ素子である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体メモリ素子において、
半導体基板上に形成されたゲート積層物と、
前記半導体基板上における前記ゲート積層物の下部に導電性不純物が注入されて形成され、チャンネル領域を介在して所定間隔離隔された第１および第２不純物領域と、
前記第１または第２不純物領域の側部の前記半導体基板上に形成されたコンタクト層と、を含むことを特徴とする半導体メモリ素子。
【請求項２】
前記ゲート積層物は、順次に積層されたトンネリング酸化層、誘電体層、ブロッキング酸化層およびゲート電極層を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記半導体基板は、順次に積層されたＳｉ層、酸化物層およびＳｉバルク層を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記第１または第２不純物領域と前記コンタクト層との間に形成された絶縁層をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記トンネリング酸化層および前記ブロッキング酸化層は、ＳｉＯ2、ＨｆＯＮ、Ａｌ2Ｏ3、ＴａＯ2、ＴｉＯ2またはＨｉｇｈ−ｋのうち少なくとも１つを含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項６】
前記誘電体層は、Ｓｉ3Ｎ4を含む窒化膜またはＳｉ−ｄｏｔのうち少なくとも１つを含むことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項７】
半導体メモリ素子の製造方法において、
（ａ）半導体基板上にトレンチを形成し、前記トレンチ内に絶縁体を堆積させる段階と、
（ｂ）前記半導体基板上のトレンチの形成されていない部位に、ゲート積層物を形成させ、前記ゲート積層物の下部の基板表面に導電性不純物を注入する段階と、
（ｃ）前記半導体基板の前記ゲート積層物が形成されていない部位に、コンタクト層を形成させる段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項８】
前記（ａ）段階は、
前記半導体基板上に窒化膜を堆積させる段階と、
前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
前記トレンチ内に絶縁層を堆積させた後、前記窒化膜を除去する段階と、を含むことを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項９】
前記（ｂ）段階は、
前記半導体基板の前記トレンチの形成されていない部位にゲート形成物を堆積させ、両側部をエッチングしてゲート積層物を形成する段階と、
前記ゲート積層物の両側部の前記半導体基板の表面に導電性不純物をドーピングして、第１不純物領域および第２不純物領域を形成する段階と、を含むことを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記第１および第２不純物領域を形成する段階は、
前記ゲート積層物の両側部の前記半導体基板の表面に低濃度の不純物をドーピングする段階と、
前記ゲート積層物の両側側面にサイドウォールを形成させる段階と、
前記ゲート積層物の両側部の前記半導体基板の表面に高濃度の不純物をドーピングして第１および第２不純物領域を形成させる段階と、を含むことを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記ゲート積層物は、酸化物、誘電物質、酸化物および電極物質を順次に堆積させ、両側部をエッチングして形成させることを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記（ｃ）段階は、前記半導体基板の表面で、前記ゲート積層物の形成されていない前記トレンチ領域の部位に導電性不純物をドーピングしてコンタクト層を形成させることを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子に係り、より詳細にはメモリ素子の動作スピードを向上させるために、その構造を改善した半導体メモリ素子の構造およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子のデータ保存容量は、単位面積当りメモリセルの数を示す集積度により左右される。一般的に、半導体メモリ素子は、回路的に連結された多数のメモリセルを含む。例えば、ＤＲＡＭの場合、通常１つのメモリセルは、１つのトランジスタと１つのキャパシタより構成される。
【０００３】
消費電力が低く、高速で作動する高密度集積回路についての研究が進むにつれて、次世代半導体素子としてＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いた技術が開発されている。この次世代半導体素子は、比較的簡単な工程で製作が可能であるだけでなく、単位素子のアイソレーションによって、ＮＭＯＳまたはＣＭＯＳの分離間隔を狭めて、半導体メモリ素子の高密度化が可能である。ＳＯＩ基板は１００ｎｍ以下の半導体メモリ素子の形成に多用されている。
ＳＯＮＯＳ（ｓｉｌｉｃｏｎ-ｏｘｉｄｅ-ｎｉｔｒｉｄｅ-ｏｘｉｄｅ-ｓｉｌｉｃｏｎ）メモリ素子も新たに登場した半導体メモリ素子の１つである。このようなＳＯＩ基板上に形成された従来の技術によるＳＯＮＯＳメモリ素子の構造を図１Ａに示す。
【０００４】
図１Ａを参照して説明すると、ＳＯＩ基板１１上にゲート積層物１６のトンネリング酸化層１２、誘電体層１３、ブロッキング酸化層１４およびゲート電極層１５が順次に形成されている。以下、トンネリング酸化層１２、誘電体層１３およびブロッキング酸化層１４をＯＮＯ層１２、１３、１４という。ＳＯＩ基板１１は、Ｓｉ層１１ａ、酸化層１１ｂおよびＳｉバルク層１１ｃが順次に形成された構造を有している。ここで、Ｓｉバルク層１１ｃの表面には、Ｓｉバルク層１１ｃと反対極性にドーピングされたソース１７ａおよびドレイン１７ｂが形成されている。
【０００５】
ゲート積層物１６の幅が１００ｎｍ以下であるメモリ素子の場合、主にＳＯＩ基板を使用して製造されるが、ＳＯＩ基板の構造上Ｓｉバルク層１１ｃが酸化層１１ｂ上にフローティングされるので、Ｓｉバルク層１１ｃの電位が一定に保持されない。そのため、ＳＯＩ基板上のＳＯＮＯＳメモリ素子の情報記録／消去速度が、Ｓｉ基板上のＳＯＮＯＳメモリ素子に比べて遅くなるという問題がある。
さらに、ＳＯＩ基板を使用するＳＯＮＯＳメモリ素子において記録データを消去する際、ゲート電極層１５とＳｉバルク層１１ｃがキャパシタにカップリングされているので、Ｓｉバルク層１１ｃの電位が、印加されるゲート電極層１５の負電位よりも小さくなる。その結果、記録データの消去速度がより遅くなるという問題がある。
【０００６】
図１Ｂは、従来のＳＯＩ基板上に形成されたＳＯＮＯＳメモリ素子の情報の記録および消去スピードを測定した結果を示すグラフである。図１Ｃは、従来のＳｉ基板上に形成されたＳＯＮＯＳメモリ素子の情報の記録および消去スピードを示すグラフである。同一条件での比較のため、ゲート積層物のＯＮＯ構造のトンネリング酸化層、窒化層およびブロッキング酸化層のそれぞれの厚さを２０Å（２ｎｍ）、６０Å（６ｎｍ）および４５Å（４．５ｎｍ）とした。Ｓｉ基板上にＳＯＮＯＳメモリ素子を形成した例を示す図１Ｃの場合、ＳＯＩ基板１１上にＳＯＮＯＳメモリ素子を形成した例を示す図１Ｂの場合に比べて、情報の記録および消去スピードが顕著に低下することが分かる。
すなわち、経時的なスレショルド電圧Ｖthの減少量を比較すると、Ｓｉ基板上に形成されたＳＯＮＯＳメモリ素子のスレショルド電圧減少量（図１Ｃ）は、ＳＯＩ基板上に形成されたＳＯＮＯＳメモリ素子のスレショルド電圧減少量（図１Ｂ）よりも顕著になる。その理由は、ＳＯＩ基板の構造上、Ｓｉバルク層１１ｃが酸化層１１ｂ上にフローティングされているので、別途の電圧を印加できないからである。
【０００７】
したがって、ゲート電極層１５とＳｉバルク層１１ｃとの電圧差を利用するＦＮトンネル方式の場合、記録データの消去速度が遅くなる。また、データ記録速度を向上させるために、Ｓｉバルク層１１ｃに電圧を印加する方法を適用することも不可能である。
【０００８】
ＳＯＩ基板上に多数のＳＯＮＯＳメモリ素子を配置したアレイ形態のＳＯＮＯＳメモリ素子アレイの場合、Ｓｉバルク層１１ｃの電位が相異なるために、各メモリ素子間の動作速度に少しずつ差が出ることによりメモリ素子が不安定になるという問題がある。すなわち、ＳＯＩ基板を使用する多数のメモリ素子において、バルクＳｉ層それぞれの電位が一定していないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前述した問題点を解決するためのものであって、半導体メモリ素子の構造を改善し、ＳＯＩ基板を使用するメモリ素子の動作スピードを改善した半導体メモリ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明では、半導体メモリ素子において、半導体基板上に形成されたゲート積層物と、前記半導体基板上における前記ゲート積層物の下部に導電性不純物が注入されて形成され、チャンネル領域を介在して所定間隔離隔された第１および第２不純物領域と、前記第１または第２不純物領域の側部の前記半導体基板上に形成されたコンタクト層と、を含む半導体メモリ素子を提供する。
【００１１】
前記ゲート積層物は、順次に積層されたトンネリング酸化層、誘電体層、ブロッキング酸化層およびゲート電極層を含むことを特徴とする。
前記半導体基板は、順次に積層されたＳｉ層、酸化物層およびＳｉバルク層を含むことを特徴とする。
また、前記第１または第２不純物領域と前記コンタクト層との間に形成された絶縁層をさらに含むことを特徴とする。
前記トンネリング酸化層および前記ブロッキング酸化層は、ＳｉＯ2、ＨｆＯＮ、Ａｌ2Ｏ3、ＴａＯ2、ＴｉＯ2またはＨｉｇｈ−ｋのうち少なくとも１つを含むことを特徴とする。
さらに、前記誘電体層は、Ｓｉ3Ｎ4を含む窒化膜またはＳｉ−ｄｏｔのうち少なくとも１つを含むことを特徴とする。
【００１２】
また、本発明では、半導体メモリ素子の製造方法において、（ａ）半導体基板上にトレンチを形成し、前記トレンチ内に絶縁体を堆積させる段階と、（ｂ）前記半導体基板上のトレンチの形成されていない部位に、ゲート積層物を形成させ、前記ゲート積層物の下部の基板表面に導電性不純物を注入する段階と、（ｃ）前記半導体基板の前記ゲート積層物が形成されていない部位に、コンタクト層を形成させる段階と、を含む半導体メモリ素子の製造方法を提供する。
【００１３】
前記（ａ）段階は、前記半導体基板上に窒化膜を堆積させる段階と、前記半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチ内に絶縁層を堆積させた後、前記窒化膜を除去する段階と、を含むことを特徴とする。
また、前記（ｂ）段階は、前記半導体基板の前記トレンチの形成されていない部位にゲート形成物を堆積させ、両側部をエッチングしてゲート積層物を形成する段階と、前記ゲート積層物の両側部の前記半導体基板の表面に導電性不純物をドーピングして、第１不純物領域および第２不純物領域を形成する段階と、を含むことを特徴とする。
また、前記第１および第２不純物領域を形成する段階は、前記ゲート積層物の両側部の前記半導体基板の表面に低濃度の不純物をドーピングする段階と、前記ゲート積層物の両側側面にサイドウォールを形成させる段階と、前記ゲート積層物の両側部の前記半導体基板の表面に高濃度の不純物をドーピングして第１および第２不純物領域を形成させる段階と、を含むことを特徴とする。
前記ゲート積層物は、酸化物、誘電物質、酸化物および電極物質を順次に堆積させ、両側部をエッチングして形成させることを特徴とする。
また、前記（ｃ）段階は、前記半導体基板の表面で、前記ゲート積層物の形成されていない前記トレンチ領域の部位に導電性不純物をドーピングしてコンタクト層を形成させることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体メモリ素子の基板の一部に、基板の電位を一定に保持させるためのコンタクト層を具備することによって、信頼性の高いデータの記録／消去と高速の動作速度を得ることができる。このような構造をメモリ素子アレイに適用すると、ＳＯＩ基板のＳｉバルク層には一定で適切な電位を印加することが可能となり、安定した特性を有するメモリ素子アレイを実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明による半導体メモリ素子およびその製造方法について詳細に説明する。
【００１６】
図２は、本発明による半導体メモリ素子を示す図面である。図２を参照して説明すると、ＳＯＩ基板２１上にゲート積層物２６のトンネリング酸化層２２、誘電体層２３、ブロッキング酸化層２４およびゲート電極層２５が順次に形成されている。ＳＯＩ基板２１は、Ｓｉ下部層２１ａ、酸化層２１ｂおよびＳｉバルク層２１ｃが順次に積層された構造を有している。ここで、Ｓｉバルク層２１ｃの表面には、Ｓｉバルク層２１ｃと反対極性にドーピングされた不純物領域の第１不純物領域であるソース２７ａと、第２不純物領域であるドレイン２７ｂが形成されている。そして、ゲート積層物２６の両側には製造工程中に形成されたサイドウォール２８が形成されている。Ｓｉバルク層２１ｃの一部には、選択エッチングの後に形成された酸化層３３が形成されている。そして、その側部にはＳｉバルク層２１ｃの電位を一定に保たせるためのコンタクト層３４が備えられている。
【００１７】
ここで、トンネリング酸化層２２およびブロッキング酸化層２４は、ＳｉＯ2、ＨｆＯＮ、Ａｌ2Ｏ3、ＴａＯ2、ＴｉＯ2またはＨｉｇｈ−ｋ物質のうち少なくとも１つの物質を含んで形成することが望ましい。そして、誘電体層２３は、Ｓｉ3Ｎ4のような窒化膜およびＳｉ−ｄｏｔなどを含んで形成され、一般的に使われる誘電物質であれば、特に制限されずに使用することができる。ゲート積層物２６に適正電圧（Ｖth：スレショルド電圧）が印加されてトンネリング酸化層２２を通過した電子は誘電体層２３にトラップされる。このように電子が誘電体層２３にトラップされた場合とその反対の場合とを各々１と０とに対応させ、データを保存／消去する。すなわち、本発明の半導体メモリ素子はトランジスタ形態の素子になるが、データ保存機能を共に有しているので、これを多機能素子としてデータ保存型またはメモリ型トランジスタと称することができる。
【００１８】
以下、図面を参照して、本発明による半導体メモリ素子の製造方法についてさらに詳細に説明する。図３Ａないし図３Ｈは、本発明による半導体メモリ素子の製造順序を順次に示す図面である。
【００１９】
図３Ａを参照して説明すると、Ｓｉ下部層２１ａ、酸化層２１ｂおよびＳｉバルク層２１ｃが順次に積層されたＳＯＩ基板２１が備えられる。このようなＳＯＩ基板２１は、従来のＳＯＩ基板と同一である。ＳＯＩ基板２１上にトレンチを形成させるためにＳＴＩ（ｓｈａｌｌｏｗ  ｔｒａｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程を実施する。このために、まずＳｉバルク層２１ｃの上面に亘ってＳｉ3Ｎ4を含む窒化膜３１を堆積させる。
【００２０】
次いで、図３Ｂに示したように、ＳＯＩ基板２１のＳｉバルク層２１ｃの一側面を部分的にＳＴＩ工程技術を用いてエッチングすることによってトレンチ３２を形成する。トレンチ３２の深さは、酸化層２１ｂの表面が現れないように、その深さを調節してエッチングする。このようなトレンチ３２を形成する理由は、Ｓｉバルク層２１ｃの一定の部分にのみ電流を流すためである。
【００２１】
次いで、図３Ｃに示したように、Ｓｉバルク層２１ｃに形成されたトレンチ３２の領域に対して、部分的に酸化物などの絶縁物質を堆積させて絶縁膜３３を形成する。トレンチ３２に堆積する絶縁物質の堆積量は、トレンチ３２を充填する程度の量である。そして、図３Ｄに示したように、ＳＯＩ基板２１のＳｉバルク層２１ｃ上に形成された窒化膜３１を除去してＳｉバルク層２１ｃの表面を露出させる。
【００２２】
次いで、図３Ｄに示したように、ＳＯＩ基板２１上にメモリ素子のゲート積層物２６のトンネリング酸化層２２、窒化層２３、ブロッキング酸化層２４およびゲート電極層２５を順次に積層する。ゲート積層物２６のトンネリング酸化層２２、窒化層２３、ブロッキング酸化層２４やゲート電極層２５は、公知の材料および方法によって形成することが可能であり、前記した例に限定されるものではない。ここで、トンネリング酸化層２２およびブロッキング酸化層２４は、ＳｉＯ2、ＨｆＯＮ、Ａｌ2Ｏ3、ＴａＯ2、ＴｉＯ2またはＨｉｇｈ−ｋ物質のうち少なくとも１つの物質を含んで形成することが望ましい。窒化層２３は、Ｓｉ3Ｎ4、Ｓｉ−ｄｏｔなどを含んで形成することができる。
【００２３】
そして、ゲート積層物２６の両側部をエッチングにより除去し、図３Ｄに示したような形状にする。この際、ゲート積層物２６の幅は所望の形の大きさにエッチングを行い、通常１００ｎｍ以下にする。
【００２４】
次いで、図３Ｅに示したように、ゲート積層物２６の両側のＳｉバルク層２１ｃの表面に対して、不純物領域、すなわちソースおよびドレインを形成させるために、低濃度のドーパントをドーピングする。
ゲート積層物２６の幅が狭いので、ソース２７ａとドレイン２７ｂとの間でゲート積層物２６の下部に位置するチャンネル領域までドーパントが広がり、ソース２７ａとドレイン２７ｂが相互に付着されることがある。このような現象を防止するために、最初に低濃度のドーパントでドーピングして、上記の現象が発生しないことを確認した後、所望濃度のドーパントをドーピングして、ソース２７ａおよびドレイン２７ｂを形成する。
【００２５】
低濃度のドーパントをドーピングした場合には、図３Ｆに示したように、ゲート積層物２６の両側にサイドウォール２８を形成する。そして、再び所望の濃度でソース２７ａおよびドレイン２７ｂ領域にドーパントをドーピングする。この場合、ドーパントは、ソース２７ａおよびドレイン２７ｂがＳｉバルク層２１ｃの極性と反対となるようにドーパントの種類および濃度を適切に調節する。ドーパントを注入してソース２７ａおよびドレイン２７ｂを形成させる場合、絶縁層３３を除いた領域に対してドーピングする。
【００２６】
次いで、図３Ｇに示したように、絶縁層３３を基準にゲート積層物２６が形成されていない他側部に対して、コンタクト層３４を形成するためのドーピング工程を実施する。この時、ソース２７ａおよびドレイン２７ｂの極性と反対となり、Ｓｉバルク層２１ｃと同じ極性になるようにドーパントを選択してドーピングする。この場合のドーピング濃度は、Ｓｉバルク層２１ｃよりは相対的に高い濃度でドーピングすることが望ましい。以上で本発明による半導体メモリ素子を完成させることができる。本発明による半導体メモリ素子の断面形状は、図２および図３Ｈに示した通りである。
【００２７】
本発明による半導体メモリ素子の特性を従来の技術による半導体メモリ素子と比較するために経時的なスレショルド電圧に関するデータを測定し、これを図４Ａのグラフで示した。各メモリ素子においては、ゲート積層物であるＯＮＯ膜のトンネリング酸化層、誘電膜およびゲート酸化層の厚さは、図１Ｂおよび図１Ｃのように各々２０Å（２ｎｍ）、６０Å（６ｎｍ）および４５Å（４．５ｎｍ）の厚さに製造した。
【００２８】
図４Ａを参照して説明すると、Ｓｉバルク層２１ｃの電位状態をグラウンドに設定（Ｖｂ＝０Ｖ）した場合に経時的なスレショルド電圧Ｖthの減少量がフローティングされた状態のＳＯＮＯＳメモリ素子に比べてさらに大きいことが分かる。このような結果は、本発明によるメモリ素子の場合、データ除去時間がさらに短くなることを意味する。
したがって、従来技術によるＳＯＩ基板上に形成させたＳＯＮＯＳメモリ素子のＳｉバルク層の電位を固定させていない場合に比べて、本発明のコンタクト層３４によりＳｉバルク層１１ｃの電位を固定させた場合、情報の消去速度が大きく向上することが確認できた。
【００２９】
さらに、図４Ｂでは本発明による半導体メモリ素子のゲート積層物に対して電位を印加して（Ｖｇ＝−８Ｖ）、不純物領域であるドレインに電位を印加した状態（Ｖｄ＝４Ｖ）でＳｉバルク層に電位Ｖｂを０Ｖないし３Ｖの間で印加した状態で経時的なスレショルド電圧の変化を測定した。図４Ｂに示したように、経時的なスレショルド電圧の変化値（減少量）で見ると、Ｓｉバルク層の電位を一定に保持した方が、そうでない場合に比べてスレショルド電圧の変化量がさらに大きいことが分かる。これは、前記したように情報の消去速度がさらに速いことが分かる。
【００３０】
前述したようなコンタクト層３４を採用した半導体メモリ素子をアレイ形態に形成させた場合には、半導体メモリアレイの作動時、Ｓｉバルク層２１ｃの電位を一定に保持できるので、全体的な半導体メモリ素子の安定性および動作速度を向上させることができる。
【００３１】
前述した実施形態では多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。すなわち、このようなコンタクト層はＳＯＮＯＳメモリ素子だけでなく、トランジスタ構造を有する多様な半導体素子の構造に採用できる。また、本発明のコンタクト層は実施例に示したようにソースおよびドレイン側部に形成させても、ゲートの後方に形成させても良い。すなわち、コンタクト層はバルクＳｉ層の電位を固定させるためのものであって、その位置は、必ずしもソースまたはドレインの側部に固定させるものではない。したがって、本発明の範囲は前述した実施形態によって決められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
【産業上の利用可能性】
【００３２】
本発明によれば、半導体メモリ素子の基板の一部に、基板の電位を一定に保持させるためのコンタクト層を具備することによって、信頼性の高いデータの記録／消去と高速の動作速度を得ることができるので、半導体メモリ素子の技術分野に有用に適用できる。
【図面の簡単な説明】
【００３３】
【図１Ａ】従来の技術によるＳＯＩ基板上に形成させたＳＯＮＯＳメモリ素子を示す図面である。
【図１Ｂ】従来の技術によるＳＯＩ基板上に形成させたＳＯＮＯＳメモリ素子の経時的なスレショルド電圧値を示すグラフである。
【図１Ｃ】従来の技術によるＳｉ基板上に形成させたＳＯＮＯＳメモリ素子の経時的なスレショルド電圧値を示すグラフである。
【図２】本発明による半導体メモリ素子の一実施例を示す図面である。
【図３Ａ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｂ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｃ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｄ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｅ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｆ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｇ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図３Ｈ】本発明による半導体メモリ素子の製造方法の一工程を示す図面である。
【図４Ａ】本発明による半導体メモリ素子の経時的なスレショルド電圧値を従来の技術による半導体メモリ素子と比較したところを示すグラフである。
【図４Ｂ】本発明による半導体メモリ素子の経時的なスレショルド電圧値を従来の技術による半導体メモリ素子と比較したところを示すグラフである。
【符号の説明】
【００３４】
１１、２１      半導体基板
１１ａ、２１ａ  Ｓｉ層
１１ｂ、２１ｂ  酸化層
１１ｃ、２１ｃ  Ｓｉバルク層
１２、２２      トンネリング酸化層
１３、２３      誘電体層
１４、２４      ブロッキング酸化層
１５、２５      ゲート電極層
１６、２６      ゲート積層物
１７ａ、２７ａ  第１不純物領域（ソース）
１７ｂ、２７ｂ  第２不純物領域（ドレイン）
３１            窒化層
３２            トレンチ
３３            絶縁層
３４            コンタクト層
【図１Ａ】
2006190810.tif 000003
【図１Ｂ】
2006190810.tif 000004
【図１Ｃ】
2006190810.tif 000005
【図２】
2006190810.tif 000006
【図３Ａ】
2006190810.tif 000007
【図３Ｂ】
2006190810.tif 000008
【図３Ｃ】
2006190810.tif 000009
【図３Ｄ】
2006190810.tif 000010
【図３Ｅ】
2006190810.tif 000011
【図３Ｆ】
2006190810.tif 000012
【図３Ｇ】
2006190810.tif 000013
【図３Ｈ】
2006190810.tif 000014
【図４Ａ】
2006190810.tif 000015
【図４Ｂ】
2006190810.tif 000016