(57)【要約】【課題】  複数の矩形画像データを記憶したメモリに対する、各動作モードに対応した複数の規則的なアドレス生成の簡易化、高速化を図る。【解決手段】  アドレス生成を基本となるカウンタの出力値のビット組み替えとビット結合により行う。【選択図】  図１
2006157372.tif 000002
【特許請求の範囲】
【請求項１】
N×Ｎの矩形画像データブロックを複数ブロック分記憶する記憶手段に対して、動作モードに対応した複数の規則的なアクセスを行うためのアドレスを生成するための装置であって、
少なくとも該記憶手段に記憶する最大の画像データ数分計数可能なＭビットの計数手段と、該計数手段の出力信号のビット配列の全て、あるいは一部を前記動作モードに対応させて入れ替えるビット配列入れ替え手段と、該ビット配列入れ替え手段により入れ替えたビット配列を結合して再び複数のＭビットの出力信号を生成する結合手段と、該計数手段の出力信号と該結合手段による複数の出力信号から動作モードに応じた出力信号を選択出力する選択手段と、該選択手段の出力信号を同期化して該記憶手段に対するアドレス信号として出力する同期手段とを特徴とするアドレス生成装置。
【請求項２】
請求項１において、該ビット配列入れ替え手段による入れ替えの基となる動作モードは、JPEG符号化方式におけるサブサンプリング比であることを特徴とするアドレス生成装置。
【請求項３】
N×Ｎの矩形画像データブロックを複数ブロック分記憶する記憶手段に対して、動作モードに対応した複数の規則的なアクセスを行うためのアドレスを生成するための方法であって、
少なくとも該記憶手段に記憶する最大の画像データ数分計数可能なＭビットの計数工程と、該計数工程の出力信号のビット配列の全て、あるいは一部を前記動作モードに対応させて入れ替えるビット配列入れ替え工程と、該ビット配列入れ替え工程により入れ替えたビット配列を結合して再び複数のＭビットの出力信号を生成する結合工程と、該計数工程の出力信号と該結合工程による複数の出力信号から動作モードに応じた出力信号を選択出力する選択工程と、該選択工程の出力信号を同期化して該記憶手段に対するアドレス信号として出力することを特徴とするアドレス生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに記憶した複数の矩形の画像データから、動作モードに応じた複数の規則的なアドレスのデータ読み出し、あるいは複数の規則的なデータ書き込みを制御するアドレス生成装置およびアドレス生成方法に関する。
【背景技術】
【０００２】
従来のアドレス制御装置の構成を図２に示す。図２において、２０１はアドレス制御装置であり、以下説明する符号２０２から符号２１６により構成される。２０２はアドレス制御装置２０１に対する動作モードを指示する動作モード信号、２０３はアドレス制御装置を動作させる動作クロック、２０４はアドレス生成に用いるカウンタを制御するカウンタ制御部、２０５は複数の矩形画像データで構成される第１ブロックに対するアドレス生成を行うカウンタ、２０６は前記矩形画像データの第２ブロックに対するアドレス生成を行うカウンタ、２０７は前記矩形画像データの第３ブロックに対するアドレスを生成するカウンタ、２０８は前記矩形画像データの第４ブロックに対するアドレスを生成するカウンタである。２０９はカウンタ２０５に対する複数ビットの制御信号であり、例えばカウンタ２０５に対して初期値を設定するロード信号、カウンタ２０５に対する初期値であるロードデータ、カウンタ２０５を動作クロック２０３に同期して動作させるためのイネーブル信号等の制御信号により構成される。以下、同様に２１０はカウンタ２０６に対する複数ビットの制御信号、２１１はカウンタ２０７に対する複数ビットの制御信号、２１２はカウンタ２０８に対する複数ビットの制御信号である。２１３はカウンタ２０５、カウンタ２０６、カウンタ２０７、カウンタ２０８のカウント信号を選択出力するセレクタ、２１４はセレクタ２１３の出力を制御する制御ビットである。２１５はセレクタ２１３が出力するカウント信号を動作クロック２０３に同期させるフリップフロップ（以下、ＦＦと称する）。２１６はＦＦ２１５が出力するメモリアドレス信号であり、図示しないメモリに接続される。
【０００３】
以下、別図を用いて複数の矩形画像データが記憶されたメモリに対する従来のアドレス制御装置のアドレス生成に関して説明する。図３は矩形画像データを複数記憶したメモリの画素位置とメモリアドレスの関係を示した図である。図３において、３０１は第１矩形画像データであり、主走査方向に２画素、副走査方向に２画素により構成される。以下、同様に３０２は第２矩形画像データ、３０３は第３矩形データ、３０４は第４矩形データである。したがって、本説明において、従来のアドレス制御装置２０１に接続されるメモリは１６個の画素データを保持するメモリ容量を持ち、その０番地には第１矩形画像データの第１画素を記憶し、１番地には第１矩形画像データの第２画素を記憶し、４番地には第２矩形画像データの第１画素を記憶し、１５番地には第４矩形画像データの第４画素を記憶している。このメモリに対して、アドレス制御部２０１の図３の３つの動作モードに対応するアドレス生成制御について説明する。まず動作モード１であるが、この動作モードはメモリに記憶されている４つの矩形画像データを順番に読み取るモードである。この場合、アドレス制御部２０１はカウンタ２０５に第１矩形画像データに対するアドレスを出力させ、カウンタ２０６には第２矩形画像データに対するアドレスを出力させ、カウンタ２０７には第３矩形画像データに対するアドレスを出力させ、カウンタ２０８には第４矩形画像データに対するアドレスを出力させる。カウンタ制御部２０４は、各々のカウンタに接続されている制御信号２０９、制御信号２１０、制御信号２１１、制御信号２１２を用いて、各矩形画像データの画素数に対応したオフセット値として、カウンタ２０５には“０”を、カウンタ２０６には“４”を、カウンタ２０７には“８”を、カウンタ２０８には“１２”を設定する。次にカウンタ制御部２０４は、読み取り開始時にまずカウンタ２０５にのみ動作許可信号を出力する。また同時にセレクタ２１３に対しては、カウンタ２０５の出力をＦＦ２１５に対して選択出力する制御信号を出力する。この状態で動作クロック２０３が入力されると、入力毎にカウンタ２０５の出力が１ずつアップする。即ち、カウンタ２０５のオフセット値は“０”であるから、カウンタ２０５の出力は０→１→２→３と変化する。
【０００４】
カウンタ制御部２０４はカウンタ２０５の出力が３になった状態で動作させるカウンタを変更する。即ち、カウンタ２０５の動作を中断し、カウンタ２０６に対して動作許可信号を出力する。また、同時にセレクタ２１３に対しては、カウンタ２０５の出力をＦＦ２１５に対して選択出力する制御信号を出力する。カウンタ２０６のオフセット値は“４”であるから、カウンタ２０６の出力は４→５→６→７と変化する。以下同様にカウンタ２０７、カウンタ２０８を順次動作させ、動作切り替えと同時にセレクタ２１３の出力も切り替える。ＦＦ２１５はセレクタ２１３の出力を動作クロック２０３で同期させるため、結果としてメモリアドレス２１６は０から１５までのアドレスが順番に出力さえる。即ち動作モード１のアドレスが出力される。
【０００５】
次に動作モード２のアドレスを生成する場合に関して説明する。動作モード２のアドレス制御は各矩形画像データを２画素分ずつアクセスする場合である。動作モード２のアドレスを生成する場合、カウンタ制御部２０４は、カウンタ２０５、カウンタ２０６、カウンタ２０７、カウンタ２０８によるカウントアップが必要分行われる毎に動作させるカウンタの切り替えを行うようにする。即ち、カウンタ制御信号２０９、カウンタ制御信号２１０、カウンタ制御信号２１１、カウンタ制御信号２１２の動作許可信号を制御して第１矩形画像データから第４矩形画像データまで２画素分のアドレスを生成した後、再度第１矩形画像データから第４矩形画像データまでの２画素分のアドレスを生成するようにする。つまり、各カウンタを２アドレス分ずつ動作させることにより、動作モード２のアドレス制御を行う。動作モード３は矩形画像データの２つを１組として、交互に２画素分ずつアクセスする場合である。この場合も動作モード２の制御とほぼ同じ要領でアドレス生成を行う。具体的には、カウンタ２０５を２アドレス分動作させ、次にカウンタ２０６を２アドレス分動作させる。
【０００６】
次に再度カウンタ２０５を２アドレス分動作させ、引き続きカウンタ２０６を動作させる。カウンタ２０６の動作完了後、カウンタ２０７を２アドレス分動作させ、次にカウンタ２０８を２アドレス分動作させる。次に再度カウンタ２０７を２アドレス分動作させ、引き続きカウンタ２０８を２アドレス分動作させる。このように各カウンタの動作を制御することで動作モードに対応したアドレスを生成する。また、本説明においては説明を容易にするため矩形画像データの画像サイズを２画素×２画素としたが、一般的な画像処理の場合、矩形画像サイズはこれ以上の画素で構成される場合が多い。矩形画像処理の代表的なものとしてJPEG（Joint Photographic Experts Group）符号化方式があるが、この場合の矩形画像単位は８画素×８画素で構成される。更に、前記アドレス制御は動作が開始すると周期的に行われるのが一般的である。図３の例においては、動作モードに対応したアドレス制御が、１６アドレス生成毎に周期的に行われる。この場合は、その周期を計数するカウンタが別に必要となる。
【０００７】
また、前記説明においては、各々の矩形領域に１つのカウンタを割り当ててアドレス制御する構成としたが、１つのカウンタを用いて、アドレス制御を行う場合もある。この場合は、所定周期毎にカウンタ出力値と動作モードに対応したオフセット値とを加算あるいは減算する回路をカウンタ後段に構成してアドレス生成を行うことになる。
【０００８】
又、別の従来例としては、特許文献１をあげることが出来る。
【特許文献１】特開平１１−17898号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、複数の矩形画像データを記憶したメモリに対する従来のアドレス制御装置において、各矩形画像データに対して専用のカウンタを用いる構成においては、規則的なアドレス制御であっても、複数のカウンタを動作モードに応じて動的に制御しなければならないため、各々のカウンタ切り替え制御が非常に複雑になるという問題がある。また、動作モードに対応させてオフセット値を切り替え、１つのカウンタと加算器、減算器によりアドレス制御回路を構成する場合においても、カウンタ出力後の演算タイミングの制御が複雑になるという問題がある。また、いずれの場合も周期的に動作させるためのカウンタが別に必要となり、全体として回路規模の増大となる。更にタイミング的な観点でみると、近年、LSI内部に構成する同期メモリは200MHzを超える周期でアクセスが可能である。この場合、１サイクルは５nsとなり、アドレス生成制御が複雑になると、アドレスが出力されるまでの出力遅延が大きくなり、この高速アクセス可能なメモリを十分に活かしきれないという問題が発生する。
【課題を解決するための手段】
【００１０】
本発明は上記問題点の解決を目的としたものであり、解決するための手段として、N×Ｎの矩形画像データブロックを複数ブロック分記憶する記憶手段に対して、動作モードに対応した複数の規則的なアクセスを行うためのアドレスを生成するための装置において、少なくとも該記憶手段に記憶する最大の画像データ数分計数可能なＭビットの計数手段と、該計数手段の出力信号のビット配列の全て、あるいは一部を前記動作モードに対応させて入れ替えるビット配列入れ替え手段と、該ビット配列入れ替え手段により入れ替えたビット配列を結合して再び複数のＭビットの出力信号を生成する結合手段と、該計数手段の出力信号と該結合手段による複数の出力信号から動作モードに応じた出力信号を選択出力する選択手段と、該選択手段の出力信号を同期化して該記憶手段に対するアドレス信号として出力する同期手段とを設けたものである。
【００１１】
＜作用＞
複数の矩形画像データを記憶したメモリに対して、動作モードに応じた規則的なアドレス制御を、基本となるカウンタのビット配列を変更することによって行うことで、メモリに対するアドレス生成回路規模及びアドレス生成までの出力遅延を抑えるようにしたものである。
【発明の効果】
【００１２】
以上説明したように本発明によれば、複数の矩形画像データを記憶したメモリに対する動作モードに対応した複数の規則的なアドレス生成は、基本となるカウンタの出力値のビット組み替えとビット結合により行うため、動作モード毎の複雑な制御や加減算器の構成が不要であるという効果がある。また、周期的動作を行うためのカウンタと各矩形画像領域のアドレス生成を行うカウンタを同一構成に出来るため、回路規模を抑えることが出来るという効果がある。更に、カウント値からアドレスを生成するまでは動作モードに対応したセレクタが１段入っているだけなのでタイミング的にも非常に高速で出力できるという効果がある。
【発明を実施するための最良の形態】
【００１３】
＜第１実施例＞
以下、添付図面を用いて本発明を詳細に説明する。図１０は図３の例に対応した本発明のアドレス制御部の構成を示している。図１０において、１００１は本発明のアドレス制御装置であり、以下説明を行う符号１００２から符号１０１０により構成される。１００２はアドレス制御部に対する動作モード指示信号、１００３はアドレス制御装置の動作クロック、１００４は０から１５までを周期的にカウントするカウンタである。１００５は動作モード１の場合の出力信号、１００６は動作モード２の場合の出力信号、１００７は動作モード３の場合の出力信号である。１００８は動作モード指示信号１００２に応じて出力信号１００５、出力信号１００６、出力信号１００７を選択出力するセレクタ、１００９はセレクタ１００８が出力する信号を動作クロック１００３に同期させるためのＦＦ、１０１０は接続メモリに対するアドレス出力である。図１０の構成からも明らかであるように、本発明のアドレス制御部１００１は、複数の矩形画像データが記憶されたメモリに対するアドレス生成に複数のカウンタを用いることはしない。また、カウンタ後段に動作モードに応じたオフセット値を加減算する回路構成も用いない。即ち、本発明のアドレス制御は基本となるカウンタ１００４のカウント出力のビットを動作モードに応じて入れ替え出力することで制御する。図１０における各動作モードに対応した出力結果を図４に示す。図４において、カウンタ値と記載した欄は動作クロック１００３の入力数に応じたカウンタ１００４の出力である。また２進データと示した欄はカウンタ値を２進数で表現した場合である。各動作モードの下の欄に記載したbではじまる記号はカウンタ１００４の２進の出力ビットに対応しており、b3と示したビットはカウンタ１００４のb3出力に対応している。即ち、動作モード１の場合の出力はカウンタ１００４の出力をそのまま出力信号３０５としてセレクタ１００８に出力する。また動作モード２の場合の出力はカウンタ１００４の出力ビットを最上位ビットからb2/b1/b3/b0と入れ替え、出力信号３０６としてセレクタ１００８に出力する。動作モード３の場合の出力はカウンタ１００４の出力ビットを最上位ビットからb3/b1/b2/b0と入れ替え、出力信号３０７としてセレクタ１００８に出力する。セレクタ１００８は動作モード指示信号１００２に応じて、出力信号１００５、出力信号１００６、出力信号１００７のいずれかを選択出力する。セレクタ１００８により出力された信号は、ＦＦ１００９に動作クロック１００２に同期され、接続メモリへのアドレス信号として出力される。
【００１４】
＜第２実施例＞
本発明の第２実施例に関して説明する。図９は本発明をJPEG符号化装置あるいはJPEG復号化装置に適用した場合の構成図である。図９において、９０１はメモリへの書き込み画像データ、９０２及び９０３は画像データ９０１からJPEG符号化方式における符号化処理サイズ（以下、MCU：Minimum Coding Unit）を生成するための矩形画像データを記憶するMCUメモリ、９０４はＭＣＵメモリ９０２のメモリアドレス、９０５はＭＣＵメモリ９０２の書き込み／読み取り制御信号、９０６はＭＣＵメモリ９０２の読み取りデータ、９０７はＭＣＵメモリ９０３のメモリアドレス、９０８はＭＣＵメモリ９０３の書き込み／読み取り制御信号、９０９はＭＣＵメモリ９０３の読み取りデータである。９１０はメモリ制御部であり、本発明装置のアドレス制御部を含んで構成されている。９１１はＭＣＵメモリ９０２あるいはＭＣＵメモリ９０３から生成されたＭＣＵデータに対してJPEG処理を施すJPEG処理部である。JPEG符号化処理においては、各コンポーネントのMCU単位で符号化処理を行う。JPEGで処理するコンポーネントは１つの輝度成分と２つの彩度成分により構成される場合が多く、その色空間も輝度（以下、Ｙと称する）、彩度１（以下、Cbと称する）、彩度２（以下、Crと称する）が広く使用されている。MCUは前記コンポーネントの入力画素データをそのまま使用するか、所定の方法による間引き処理を行った後に処理するかによって、構成されるブロック数が異なる。
【００１５】
入力画像データをＹ成分、Cb成分、Cr成分に変換してJPEG符号化処理を行う場合は、彩度であるCb成分，Cr成分には間引き処理を施してJPEG符号をかける場合が多い。以下、サンプリング比とMCU数の関係を説明した上で、MCUメモリの内部構成を示す。
【００１６】
図６はＭＣＵメモリの内部構成を示す図である。図６において（ａ）はＭＣＵメモリ全体のマッピングを示しており、領域Ａ、領域Ｂ、領域Ｃに分割されている。領域Ａはコンポーネント１、即ちＹ成分の画像データを記憶する領域を示している。領域Ａは更に４つの領域に分割されており、各々８画素×８画素で構成されるブロック構成で画像データが記憶されている（図６−（ｂ））。各ブロックは３２ビットのワードデータ１６個により構成されており（図６−（ｃ））、１つのワードデータにはＹの８ビットの画素データが４つ構成されている（図６−（ｄ））。領域Ｂ及び領域Ｃに関しても領域Ａと同様なメモリ構成になっている。つまり、ＭＣＵメモリ内には各コンポーネントデータを最大８画素×８画素のブロック４つ分記憶することが出来る。次にサンプリング比とＭＣＵ数の関係に関して説明する。JPEG符号化方式において、サンプリング比１：１：１と称するものは、入力コンポーネントに対して間引き処理を行わないことを示す。この場合のＭＣＵ構成ブロックは間引き処理を行わないため、Ｙ成分、Cb成分、Cr成分ともに８画素×８画素の１ブロックのみである。サンプリング比２：１：１（あるいは４：２：２）と称するものは、入力コンポーネントのCb成分およびCr成分を水平方向に１／２間引きを行うモードである。この場合のＭＣＵ構成ブロックは間引きを行わないＹ成分２ブロック分とCb成分、Cr成分各々１ブロックの合計４ブロックである。サンプリング比４：１：１と称するものは、間引きの方法として２種類存在する。１つは入力コンポーネントのCb成分およびCr成分を水平方向に１／２および垂直方向に１／２間引きを行うモードである。もう１つの間引き方法は、入力コンポーネントのCb成分およびCr成分を水平方向に１／４間引きを行うモードである。この場合のＭＣＵ構成ブロックは間引きを行わないＹ成分４ブロック分とCb成分、Cr成分各々１ブロックの合計６ブロックである。対応するサンプリング比により、ＭＣＵを構成するブロック数や間引き処理が変わるため、ＭＣＵメモリのマッピングもJPEG符号化処理するサンプリング比に対応したものとなる。図７にサンプリング比に対応したＭＣＵメモリのマッピングを示す。
【００１７】
図７−(ａ)はサンプリング比１：１：１の場合のメモリマッピングである。この場合、Ｙ，Cb、Cr成分とに間引きを行わないため、入力画像データとして最低限必要な画素数は、各コンポーネントともに、８画素×８画素である。各コンポーネントとも、１画素のデータは８ビットであるが、本説明においては、３２ビットのデータを１ワードとしているため、４画素分のデータをパッキングして１つのアドレスに記憶する。つまり、サンプリング比１：１：１の場合は、アドレス0x00からアドレス0x0fまでの１６アドレスにＹ成分の画像データを記憶し、アドレス0x10からアドレス0x1fまでの１６アドレスにCb成分の画像データを記憶し、アドレス0x20からアドレス0x2fまでの１６アドレスにCr成分の画像データを記憶する。図７−(ｂ)はサンプリング比２：１：１の場合のメモリマッピングである。この場合、Ｙ成分，Cb成分、Cr成分のうち、Cb成分およびCr成分に関しては水平方向に間引きを行うため、入力画像データとして最低限必要な画素数は、各コンポーネントともに、主走査方向１６画素×副走査方向８画素である。したがって、サンプリング比２：１：１の場合は、アドレス0x00からアドレス0x1fまでの３２アドレスにＹ成分の画像データを記憶し、アドレス0x20からアドレス0x3fまでの３２アドレスにCb成分の画像データを記憶し、アドレス0x40からアドレス0x5fまでの３２アドレスにCr成分の画像データを記憶する。図７−(ｃ)はサンプリング比４：１：１の場合のメモリマッピングである。この場合、Ｙ成分，Cb成分、Cr成分のうち、Cb成分およびCr成分に関しては水平方向に１／４、あるいは水平方向、垂直方向に各々１／２間引きを行うため、入力画像データとして最低限必要な画素数は、各コンポーネントともに、主走査方向３２画素×副走査方向８画素あるいは主走査方向１６画素×副走査方向１６画素である。したがって、サンプリング比４：１：１の場合は、アドレス0x00からアドレス0x3fまでの６４アドレスにＹ成分の画像データを記憶し、アドレス0x40からアドレス0x7fまでの６４アドレスにCb成分の画像データを記憶し、アドレス0x80からアドレス0xbfまでの６４アドレスにCr成分の画像データを記憶する。
次にこのように記憶された画像データに対するアクセス順に関して説明する。図５および図１１にサンプリング比毎のアクセス順を示す。サンプリング比１：１：１の場合は、間引き処理を行わず、また画素構成順と入力ワード構成順が対応しているためＭＣＵメモリに記憶されている順番でアクセスする必要がある。つまり、この場合に必要となる矩形画像データに対するアドレスは0x00番地からＭＣＵメモリに記憶した最終データである0x2f番地までである。次にサンプリング比２：１：１の場合は、Cb成分およびCr成分に対しては水平方向に間引き処理を行わなければならない。Cb成分の第１ブロックの画像データはアドレス0x20番地から0x2f番地の１６番地に記憶されており、第２ブロックの画像データはアドレス0x30番地から0x3f番地の１６番地に記憶されている。この場合、水平方向の間引き処理であるため、ＭＣＵメモリに記憶した２ブロック分の画像データを所定単位ずつ交互に読み取らなければならない。この場合の処理を図５（ｂ）を用いて説明する。はじめに0x20番地の画素データ５０５から画素データ５０８で構成される画像データワードを読み出し、次に0x21番地の画素データ５０９から画素データ５１２で構成される画像データワードを読み出す。水平方向に間引き処理を行うため、画素データ５０５と画素データ５０６で平均化処理を施し画素データ５１３を求める。同様に画素データ５０７と画素データ５０８、画素データ５０９と画素データ５１０、画素データ５１１と画素データ５１２に関しても平均化処理を施し、画素データ５１４、画素データ５１５、画素データ５１６を求める。画素データ５１３、画素データ５１４、画素データ５１５、画素データ５１６は再び３２ビットにパッキングされてCb成分のＭＣＵデータの１つとしてJPEG処理部９１１に出力される。通常のアドレス制御では次に出力されるアドレスは0x22番地となるが、サンプリング比２：１：１の場合に必要となる次のアドレスは0x30番地であり、その次に必要となる番地は0x31番地である。更に0x31番地の次に必要になるのは再び0x20番地台のアドレス、0x22番地、0x23番地となる。
【００１８】
次に図５(ｄ)を用いてサンプリング比４：１：１の水平方向１／２間引き、垂直方向１／２間引き時に必要となるＭＣＵメモリアクセスに関して説明する。 Cb成分の第１ブロックの画像データはアドレス0x40番地から0x4f番地の１６番地に記憶されており、第２ブロックの画像データはアドレス0x50番地から0x5f番地の１６番地に記憶されている。また、第３ブロックの画像データはアドレス0x60番地から0x6f番地の１６番地に記憶されており、第４ブロックの画像データはアドレス0x70番地から0x7f番地の１６番地に記憶されている。はじめに0x40番地の画素データ５１７から画素データ５２０で構成される画像データワードを読み出し、次に0x41番地の画像データワードを読み出す。水平方向に１／２、垂直方向に１／２間引きを行うため、次に0x42番地の画像データワードを読み出し、更に0x43番地の画像データワードを読み出す。この４度の読み出しにより、水平方向に２画素分、垂直方向に２画素分の４画素が４つ構成出来るため、各々で平均化処理を行い、再び３２ビットデータにパッキングしてCb成分のMCUデータの１つとしてJPEG処理部９１１に出力する。通常のアドレス制御では次に出力されるアドレスは0x44番地となるが、この場合に必要となるアドレスは0x50番地であり、その次に必要となる番地は0x51番地である。更に0x51番地の次に必要になるのは0x52番地、0x53番地である。0x53番地の読み出しの後は再び0x40番地台のアドレスに戻り画像データの読み出しを行う。
【００１９】
次に図１１を用いてサンプリング比４：１：１の水平方向１／４間引き時に必要となるＭＣＵメモリアクセスに関して説明する。Cb成分の４ブロックの画像データが記憶されている領域は、前記水平方向１／２間引き、垂直方向１／２間引きの場合と同一であるため、ここでの説明は省略する。サンプリング比４：１：１の水平方向１／４間引きの場合は、画素データ５２５から画素データ５２８で構成される0x40番地の画像データワード、画素データ５２９から画素データ５３２で構成される0x41番地の画像データワード、画素データ５３３から画素データ５３６で構成される0x50番地の画像データワード、画素データ５３７から画素データ５４０で構成される0x51番地の画像データワードを順次読み出すことが必要である。前記４番地分の画像データの読み取りにより、各々水平方向に４画素分ずつ平均化処理を施し、３２ビットにパッキングしてCb成分のMCUデータの１つとしてJPEG処理部９１１に出力する。即ち画素データ５２５から画素データ５２８のデータを平均化処理することで画素データ５４１を生成し、同様に画素データ５２９から画素データ５３２のデータを平均化処理することで画素データ５４２を生成する。また、0x51番地の画像データワード以降は0x60番地、0x61番地、0x70番地、0x71番地の画像データワードを読み出すことが必要である。
【００２０】
以上説明したサンプリング比毎のアドレスを生成する本発明の第２実施例の構成を図１に示す。
【００２１】
図１において、１０１は本発明のアドレス制御装置であり、以下説明する符号１０２から符号１１３により構成される。１０２はアドレス制御装置１０１の動作クロック、１０３はアドレス制御装置に対して入力される動作モード指示信号であり、本第２実施例においてはJPEG符号化方式におけるサンプリング比が指示される。１０４は間引き処理を行わないコンポーネントデータを読み出す場合に有効となる第１選択信号、１０５は間引き処理を行うコンポーネントデータを読み出す場合に有効となる第２選択信号である。１０６はカウンタであり、サンプリング比４：１：１のMCUデータを構成する最大ワード数までの１９２進カウンタである。１０７はサンプリング比１：１：１の場合の出力信号、１０８はサンプリング比２：１：１の場合の出力信号、１０９はサンプリング比４：１：１且つ水平方向１／２、垂直方向１／２間引きを行う場合の出力信号、１１０はサンプリング比４：１：１且つ水平方向１／４間引きを行う場合の出力信号である。１１１は出力信号１０７、出力信号１０８、出力信号１０９、出力信号１１０を選択出力するセレクタ、１１２はセレクタ１１１が出力する信号を動作クロック１０２に同期させるためのＦＦ、１１３はアドレス制御装置と接続されているメモリに対して出力されるメモリアドレス信号である。動作モード指示信号１０３が示す動作モードがサンプリング比１：１：１である場合、アドレス制御装置１０１は、接続メモリに対して0x00番地のアドレスから順番に出力すれば良いため、第１選択信号１０４および第２選択信号１０５によらずカウンタ１０６の出力である出力信号１０７をそのまま出力する。動作モード指示信号１０３が示す動作モードがサンプリング比２：１：１あるいは４：１：１である場合は、第１選択信号１０４および第２選択信号１０５により対応するカウンタビットを並び変えて出力する。即ち、動作モード指示信号１０３が示す動作モードがサンプリング比２：１：１であり、第２選択信号が間引きを行うコンポーネント領域、つまりCb成分、Cr成分の画像データにアクセスすることを示す状態の場合、セレクタ１１１は出力信号１０８を出力する。出力信号１０８はカウンタ１０１が出力するカウンタビット列b7/b6/b5/b4/b3/b2/b1/b0をb7/b6/b5/b1/b4/b3/b2/b0のように並び替えた構成となっている。また、動作モード指示信号１０３が示す動作モードがサンプリング比４：１：１の水平方向１／２間引き、垂直方向１／２間引きであり、第２選択信号が間引きを行うコンポーネント領域にアクセスすることを示す状態の場合、セレクタ１１１は出力信号１０９を出力する。出力信号１０９はカウンタ１０１が出力するカウンタビット列b7/b6/b5/b4/b3/b2/b1/b0をb7/b6/b5/b2/b4/b3/b1/b0のように並び替えた構成となっている。また、動作モード指示信号１０３が示す動作モードがサンプリング比４：１：１の水平方向１／４間引きであり、第２選択信号が間引きを行うコンポーネント領域にアクセスすることを示す状態の場合、セレクタ１１１は出力信号１１０を出力する。出力信号１１０はカウンタ１０１が出力するカウンタビット列b7/b6/b5/b4/b3/b2/b1/b0をb7/b6/b2/b1/b5/b4/b3/b0のように並び替えた構成となっている。図１の構成における、サンプリング比２：１：１、サンプリング比４：１：１のCb領域のアドレス出力を図８に示す。なお、図８にはサンプリング比２：１：１あるいはサンプリング比４：１：１のCb領域のアドレスしか示していないが、図示していないCr領域に関しても図１のカウンタビットの入れ替えで所望の制御順を示すメモリアドレス出力となる。また、本発明において、図９に示すようなMCUメモリをダブル構成にした場合のメモリ切り替え制御はカウンタ１０６の値が動作モード指示信号に対応したデータワード数に達した場合に行う構成とすれば良く、別カウンタを設けて回路規模を大きくすることはない。即ち、アドレス生成と２つのMCUメモリの切り替え制御信号生成に使用されるカウンタは同一のカウンタで良い。
【００２２】
また、前記説明においては、入力画素データが３２ビットパッキングされている場合のアドレス制御に関して説明したが、本発明は前記３２ビットパッキングデータに限定されるものではない。つまり、１コンポーネントの１画素データである８ビットの画像データ幅でメモリアクセスする場合のアドレス制御に適用しても良い。また、前記説明においては、MCUメモリからの読み出しアドレスに関して説明をしたが、本発明は読み出しアドレスに限定されるものではない。つまり、JPEG復号化処時のMCUメモリに対する書き込みアドレス生成に適用しても良い。また、本説明では、アドレス制御装置としてハードウェアでの構成を用いて説明をしたが、上記内容の処理をＤＳＰ（Digital Signal Processor）等の信号処理ソフトウェアに適用しても良い。
【図面の簡単な説明】
【００２３】
【図１】本発明の構成を表す図
【図２】複数の矩形画像データに対する従来のアドレス制御装置
【図３】複数の矩形画像データ構成例と動作モード毎のアドレス変化を示す図
【図４】本発明の第１実施例におけるアドレス出力を示す図
【図５】サンプリング比と読み取り順を示す図
【図６】MCUメモリ構成を示す図
【図７】サンプリング比毎のメモリマッピングを示す図
【図８】本発明の第２実施例におけるアドレス出力を示す図
【図９】第２実施例の構成図
【図１０】本発明の構成を表す図
【図１１】サンプリング比と読み取り順を示す図
【符号の説明】
【００２４】
１０１  アドレス制御装置
１０２  動作クロック
１０３  動作モード指示信号
１０４  第１選択信号
１０５  第２選択信号
１０６  カウンタ
１０７  第１出力信号
１０８  第２出力信号
１０９  第３出力信号
１１０  第４出力信号
１１１  セレクタ
１１２  フリップフロップ
１１３  メモリアドレス出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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