(57)【要約】【課題】  駆動回路を内蔵しながら簡便な工程で高歩留まりに製造可能な電気光学装置を提供する。【解決手段】  本発明の電気光学装置１００においては、第２基板２０の第１基板１０に対向する面に、画素電極と該画素電極に導通する画素スイッチング素子とを含む画素部１３と、画素部１３に導通する第２導通部２０１とが設けられ、第１基板１０の第２基板２０に対向する側の面に、画素部１３を駆動する駆動回路部の一部である第１回路７００と、第１回路７００に導通する第１導通部１０５とが設けられている。そして、第１導通部１０５と第２導通部２０１が互いに平面的に重なる領域で電気的に接続されることで、第１回路７００と画素部１３とが電気的に接続される一方、第１回路を除く残りの駆動回路部である第２回路６０を含む半導体チップ６００が第１基板１０に実装されることで、第２回路６０と画素部１３とが電気的に接続されている。【選択図】    図３
2006337831.tif 000002
【特許請求の範囲】
【請求項１】
電気光学物質を挟んで対向配置された第１基板と第２基板とを備え、
前記第２基板の前記第１基板に対向する側に、画素電極と該画素電極に電気的に接続された画素スイッチング素子とを含む画素部と、前記画素部に電気的に接続された第２導通部とが設けられ、
前記第１基板の前記第２基板に対向する側に、前記画素部を駆動する駆動回路部の一部である第１回路と、前記第１回路に電気的に接続された第１導通部とが設けられており、
前記第１導通部と前記第２導通部とが互いに平面的に重なる領域で電気的に接続されることにより、前記第１回路と前記画素部とが電気的に接続される一方、前記第１基板と前記第２基板の少なくとも一方に、前記第１回路を除く残りの前記駆動回路部である第２回路を含む半導体チップが実装されることにより、前記第２回路と前記画素部とが電気的に接続されていることを特徴とする電気光学装置。
【請求項２】
前記第２回路は、信号の生成又は処理を行なう回路であり、前記第１回路は、前記第２回路から出力された信号の配線又は選択のみを行なう回路であることを特徴とする請求項１記載の電気光学装置。
【請求項３】
前記第１回路は、セレクタ回路、プリチャージ回路、静電保護回路のいずれかを含むことを特徴とする請求項２記載の電気光学装置。
【請求項４】
前記第２回路は、選択信号生成回路、画像信号生成回路、プリチャージ信号生成回路、プリチャージ選択信号生成回路、電源回路のいずれかを含むことを特徴とする請求項２記載の電気光学装置。
【請求項５】
前記画素スイッチング素子及び前記第１回路がいずれもトランジスタを含んで構成されており、前記画素スイッチング素子を構成するトランジスタが低温ポリシリコン半導体層を有するトランジスタであり、前記第１回路を構成するトランジスタが低温ポリシリコン半導体層を有するトランジスタ若しくはアモルファスシリコン半導体層を有するトランジスタであることを特徴とする請求項１〜４のいずれかの項に記載の電気光学装置。
【請求項６】
前記トランジスタのゲート絶縁膜の厚みが、前記画素スイッチング素子を構成するトランジスタにおいて相対的に厚く、前記第１回路を構成するトランジスタにおいて相対的に薄く形成されていることを特徴とする請求項５記載の電気光学装置。
【請求項７】
前記画素スイッチング素子を構成するトランジスタにおけるゲート電極とソース電極若しくはドレイン電極との間に介在する層間絶縁膜の厚みは、前記第１回路を構成するトランジスタにおけるゲート電極とソース電極若しくはドレイン電極との間に介在する層間絶縁膜の厚みよりも相対的に厚く形成されていることを特徴とする請求項５記載の電気光学装置。
【請求項８】
電気光学物質を挟んで対向配置された第１基板と第２基板とを備える電気光学装置の製造方法であって、
前記第２基板の前記第１基板に対向する側に、画素電極と該画素電極に電気的に接続された画素スイッチング素子とを含む画素部と、前記画素部に電気的に接続された第２導通部とを形成する工程と、
前記第１基板の前記第２基板に対向する側に、前記画素部を駆動する駆動回路部の一部である第１回路と、前記第１回路に電気的に接続された第１導通部とを形成する工程と、
前記第１基板の第１導通部と前記第２基板の第２導通部とを対向させて前記第１基板と前記第２基板とを貼り合わせることにより、前記第１導通部と前記第２導通部とを電気的に接続する工程と、
前記第１基板と前記第２基板の少なくとも一方に、前記第１回路を除く残りの前記駆動回路部である第２回路を含む半導体チップを実装することにより、前記第２回路と前記画素部とを電気的に接続する工程と、を有することを特徴とする電気光学装置の製造方法。
【請求項９】
請求項１〜７のいずれかの項に記載の電気光学装置又は請求項８記載の製造方法により製造されてなる電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置の製造方法、電子機器に関するものである。
【背景技術】
【０００２】
近年、アクティブマトリクス型の電気光学装置を狭額縁化、低消費電力化する技術として、ＴＦＴ（薄膜トランジスタ）等の画素スイッチング素子を含む画素部とともに、前記画素部に駆動信号を供給する駆動回路を同一の画素部形成基板上に形成する技術が知られている。駆動回路を画素部形成基板上の半導体層を用いて形成する場合、アモルファスシリコンの半導体層では駆動能力が不足するため、画素スイッチング素子と駆動回路の双方をポリシリコンの半導体層を用いて形成することが検討されている。例えば特許文献１には、画素部のスイッチング素子と走査線駆動回路とを同一の低温ポリシリコンプロセスで画素部形成基板上に形成した電気光学装置が開示されている。
【特許文献１】特開２００２−２５８７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、特許文献１に記載の技術は、狭額縁化には有利であるものの、画素部と駆動回路とを同時に形成するために工程が複雑化して歩留まりが低下しやすくなるという問題がある。また、画素部のトランジスタと駆動回路のトランジスタとはそれぞれ本来的に要求される構造や特性が異なるのに、これらを同一プロセスで作製しなければならないため、両者のバランスをとった構造と特性に限定されてしまうという問題もある。
本発明はこのような事情に鑑みてなされたものであり、駆動回路を内蔵しながら簡便な工程で高歩留まりに製造可能な電気光学装置とその製造方法、並びにこのような電気光学装置を備えた高品質な特性を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の課題を解決するため、本発明の電気光学装置は、電気光学物質を挟んで対向配置された第１基板と第２基板とを備え、前記第２基板の前記第１基板に対向する側に、画素電極と該画素電極に電気的に接続された画素スイッチング素子とを含む画素部と、前記画素部に電気的に接続された第２導通部とが設けられ、前記第１基板の前記第２基板に対向する側に、前記画素部を駆動する駆動回路部の一部である第１回路と、前記第１回路に電気的に接続された第１導通部とが設けられており、前記第１導通部と前記第２導通部とが互いに平面的に重なる領域で電気的に接続されることにより、前記第１回路と前記画素部とが電気的に接続される一方、前記第１基板と前記第２基板の少なくとも一方に、前記第１回路を除く残りの前記駆動回路部である第２回路を含む半導体チップが実装されることにより、前記第２回路と前記画素部とが電気的に接続されていることを特徴とする。
【０００５】
ここで、前記第２回路は、信号の生成又は処理を行なう回路であり、前記第１回路は、前記第２回路から出力された信号の配線又は選択のみを行なう回路であるものとすることができる。具体的には、前記第１回路は、セレクタ回路、プリチャージ回路、静電保護回路のいずれかを含むものであり、前記第２回路は、選択信号生成回路、画像信号生成回路、プリチャージ信号生成回路、プリチャージ選択信号生成回路、電源回路のいずれかを含むものとすることができる。
【０００６】
この構成によれば、画素部を形成する工程と、該画素部に対して電気信号を供給する駆動回路部を形成する工程とを別々の工程で行なうことができので、高速動作が要求され、また高機能化のために集積度向上が要求される駆動回路については、最小線幅の狭いフォトリソグラフィ工程を適用することができ、駆動回路の集積度、動作速度を向上させることができる。
また、表示領域全体での均一性が要求される画素部の形成領域については、基板上の領域で均一な加工が可能なフォトリソグラフィ工程を適用することができ、表示領域におけるスイッチング特性のばらつきを抑え、表示むらのない高品質の表示が可能になる。
さらに、駆動回路部の形成工程と画素部の形成工程のそれぞれで最適化された工程を用いることができるため、駆動回路部と画素部の双方で性能及び歩留まりを向上させることができる。
【０００７】
また、駆動回路部と画素部との電気的接続については、駆動回路部及び画素部とそれぞれ電気的に接続された第１導通部と第２導通部とを、第１基板と第２基板とを貼り合わせた際に平面的に重なる位置に形成し、電気的に接続する構造としているので、第１基板と第２基板とを貼り合わせる際にこれら第１導通部と第２導通部との電気的接続も同時に成され、工数を増加させることはない。
したがって本構成によれば、高機能の駆動回路を内蔵してコンパクト化を実現しており、また高画質表示を得ることができ、さらに簡便な工程で高歩留まりに製造可能な電気光学装置が提供される。
【０００８】
なお、本明細書において「電気光学装置」とは、液晶装置のように電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するもののほか、エレクトロルミネッセンス装置のように電気エネルギーを光学エネルギーに変換する発光装置や、電気泳動装置のように物質の電気泳動現象を利用した装置等も含んで総称したものである。これらの電気光学装置においては、前記第１基板と第２基板との間に保持される液晶層、発光層、電気泳動層等が電気光学物質層となる。
【０００９】
本発明においては、前記画素スイッチング素子及び前記第１回路がいずれもトランジスタを含んで構成されており、前記画素スイッチング素子を構成するトランジスタが低温ポリシリコン半導体層を有するトランジスタであり、前記第１回路を構成するトランジスタが低温ポリシリコン半導体層を有するトランジスタ若しくはアモルファスシリコン半導体層を有するトランジスタであるものとすることができる。
この構成によれば、低温ポリシリコン技術及びアモルファスシリコン技術の各々の特性を活かした高性能な電気光学装置を実現することができる。
【００１０】
本発明においては、前記トランジスタのゲート絶縁膜の厚みが、前記画素スイッチング素子を構成するトランジスタにおいて相対的に厚く、前記第１回路を構成するトランジスタにおいて相対的に薄く形成されていることが望ましい。
この構成によれば、駆動回路においてはゲート絶縁膜を薄くすることによって高性能化を図ることができ、画素部においてはゲート絶縁膜を厚くすることによってリーク電流の少ない構造を実現することができる。
【００１１】
本発明においては、前記画素スイッチング素子を構成するトランジスタおけるゲート電極とソース電極若しくはドレイン電極との間に介在する層間絶縁膜の厚みは、前記第１回路を構成するトランジスタにおけるゲート電極とソース電極若しくはドレイン電極との間に介在する層間絶縁膜の厚みよりも相対的に厚く形成されていることが望ましい。
この構成によれば、画素スイッチング素子の層間絶縁膜を厚く形成しているので、配線間の寄生容量が少なく、より高精細な表示に適した電気光学装置を提供することができる。
【００１２】
本発明の電気光学装置の製造方法は、電気光学物質を挟んで対向配置された第１基板と第２基板とを備える電気光学装置の製造方法であって、前記第２基板の前記第１基板に対向する側に、画素電極と該画素電極に電気的に接続された画素スイッチング素子とを含む画素部と、前記画素部に電気的に接続された第２導通部とを形成する工程と、前記第１基板の前記第２基板に対向する側に、前記画素部を駆動する駆動回路部の一部である第１回路と、前記第１回路に電気的に接続された第１導通部とを形成する工程と、前記第１基板の第１導通部と前記第２基板の第２導通部とを対向させて前記第１基板と前記第２基板とを貼り合わせることにより、前記第１導通部と前記第２導通部とを電気的に接続する工程と、前記第１基板と前記第２基板の少なくとも一方に、前記第１回路を除く残りの前記駆動回路部である第２回路を含む半導体チップを実装することにより、前記第２回路と前記画素部とを電気的に接続する工程と、を有することを特徴とする。
この製造方法では、駆動回路部の一部である第１回路と画素部とを別々に形成し、第１基板と第２基板とを貼り合わせることで前記第１回路と前記画素部とを電気的に接続するようになっている。これにより、高機能化のために集積度向上が要求される第１回路については、最小線幅の狭いフォトリソグラフィ工程を適用して形成することができ、その結果駆動回路部の集積度、動作速度を向上させることができる。また、表示領域全体での均一性が要求される画素部の形成領域については、基板上の領域で均一な加工が可能なフォトリソグラフィ工程を適用して形成することができるので、表示領域におけるスイッチング特性のばらつきを抑え、表示むらのない高品質の表示が可能になる。
したがって本発明に係る製造方法によれば、高機能の駆動回路部と、均一な表示特性を具備した画素部とを備えた電気光学装置を容易かつ効率よく製造することができる。
【００１３】
本発明の電子機器は、前述した本発明の電気光学装置又は前述した本発明の製造方法により製造されてなる電気光学装置を備えたことを特徴とする。
この構成によれば、高機能の駆動回路をパネルに実装し、制御性に優れ、またコンパクトで実装性に優れた表示部を具備した電子機器を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面に基づいて、本発明の実施の形態を説明する。
以下の実施の形態では、本発明の電気光学装置として、薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を画素スイッチング素子として備えたアクティブマトリクス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば携帯電話機の表示部や投射型表示装置のライトバルブ（光変調手段）として好適に用いることができるものである。
なお、以下の説明に用いた各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００１５】
［第１の実施の形態］
＜液晶装置の構成＞
図１は本発明の第１実施形態に係る液晶装置１００の全体構成を示す斜視図、図２は同液晶装置を構成する２枚の基板の平面図、図３は図２（ａ）のＡ−Ａ’線に沿う断面図である。ただし、図３の断面図は図２（ａ）と図２（ｂ）を重ねた状態で描かれている。
【００１６】
図１に示すように、液晶装置１００は、互いに対向して配置された駆動回路基板（第１基板）１０と、画素部形成基板（第２基板）２０とを備えている。また、駆動回路基板１０と画素部形成基板２０とは、互いに対向する面の周縁部に環状に設けられたシール材（接合材）５２により接合されており、前記両基板１０，２０とシール材５２とに囲まれる領域（セルギャップ内）に、電気光学物質である液晶が封入されている。
【００１７】
駆動回路基板１０は、その一辺端部において画素部形成基板２０より外側に張り出しており、この張出し部１０Ｐには、駆動用ＩＣである複数の半導体チップ６００が実装されている。この半導体チップ６００は液晶装置１００の駆動回路部の一部を構成するものである。本実施形態の場合、これら複数の半導体チップ６００は信号生成／処理回路６０を構成し、この信号生成／処理回路６０は、信号供給回路７００と共にデータ線駆動回路１０１を構成している。
【００１８】
また、張出し部１０Ｐには、前記駆動回路部に電気的に接続される複数の外部接続端子１０２ａが形成されており、これらの外部接続端子１０２ａには、可撓性を有する配線基板であるフレキシブル基板４０が接続されている。このフレキシブル基板４０には、液晶装置１００側の辺端部の裏面（液晶装置側の面）に複数のパネル側端子４８が形成され、液晶装置１００と反対側の辺端部の表面（液晶装置と反対側の面）に、図示略の制御基板と接続するための複数の制御基板側端子４６が形成されている。また、フレキシブル基板４０の表面の広い範囲に適宜の配線パターン４７が形成され、この配線パターン４７は一方で制御基板側端子４６に直接接続され、他方でスルーホール４５を介して裏面のパネル側端子４８に接続されている。
【００１９】
駆動回路基板１０と画素部形成基板２０とが平面的に重なる領域には、平面視矩形状の画像表示領域１０ａが形成されている。この画像表示領域１０ａには、複数の画素が平面視マトリクス状に配列形成されており、これらマトリクス状に配された複数の画素によって画素部１３が形成されている。また、画像表示領域１０ａには、その隣接する２辺端に沿ってデータ線駆動回路１０１と走査線駆動回路１０４とが設けられており、画素部１３内の各画素に電気的に接続されている。
【００２０】
図２（ａ）は、駆動回路基板１０の液晶側の面（画素部形成基板２０との対向面）を示す平面構成図であり、図２（ｂ）は、画素部形成基板２０の液晶側の面（駆動回路基板１０との対向面）を示す平面構成図である。
図２（ｂ）に示す画素部形成基板２０には、画像表示領域１０ａに、互いに交差して延びる複数の走査線１１ａと、複数のデータ線６ａとがそれぞれ配列形成されており、これら走査線１１ａとデータ線６ａとによって区画される略矩形状の領域が液晶装置１００の各画素Ｐを構成する。画素部形成基板２０上には、このような画素Ｐがマトリクス状に複数配設されており、これらマトリクス状に配された複数の画素Ｐによって画素部１３が形成されている。
【００２１】
走査線１１ａとデータ線６ａとの各交差点に対応して画素スイッチング素子であるＴＦＴ（薄膜トランジスタ）３０が設けられている。ＴＦＴ３０は、液晶への電圧印加手段である画素電極９ａと電気的に接続されており、画素電極９ａとそれに対向する対向電極２１（図３参照）との間に、液晶５０が挟持されている。
【００２２】
画素部１３の−Ｘ側の辺端部に沿って、Ｙ軸方向に長手の走査側画素導通部（第２導通部）２０２が形成されており、走査側画素導通部２０２と画素部１３（走査線１１ａ）とは、Ｘ軸方向に延びる配線群２０２Ｗを介して電気的に接続されている。走査側導通部２０２は、後述の走査側回路導通部１０２とともに、画素部１３に延在する複数の走査線１１ａと駆動回路基板１０上の走査線駆動回路１０４との導電接続構造を形成するものであり、画素部１３の各走査線１１ａと電気的に接続された複数（ｍ個）の導通端子（走査側画素導通端子）を備えている。
【００２３】
画素部１３の−Ｙ側の辺端部に沿って、Ｘ軸方向に長手のデータ側画素導通部（第２導通部）２０１が形成されており、データ側画素導通部２０１と画素部１３（データ線６ａ）とは、Ｙ軸方向に延びる配線群２０１Ｗを介して電気的に接続されている。データ側画素導通部２０１は、後述のデータ側回路導通部１０５とともに、画素部１３に延在する複数のデータ線６ａとデータ線駆動回路１０１との導電接続構造を形成するものであり、画素部１３の各データ線６ａと電気的に接続された複数の導通端子（データ側回路導通端子）を備えている。
【００２４】
図２（ａ）に示す駆動回路基板１０には、平面視矩形状のカラーフィルタ部１２が設けられている。カラーフィルタ部１２には、液晶装置１００の各画素Ｐに対応する複数のカラーフィルタ１２ａが平面視マトリクス状に配列形成されている。カラーフィルタ部１２の外側の基板上に、本発明に係る駆動回路部を構成するデータ線駆動回路１０１、走査線駆動回路１０４、及び電源回路６２０が配置されており、上記駆動回路部のうち、データ線駆動回路１０１と走査線駆動回路１０４とが、それぞれ画素部１３に設けられたデータ線６ａ及び走査線１１ａに対して電気信号を供給する画素部駆動回路となっている。上記駆動回路部は、半導体チップで構成されるものを除いて、駆動回路基板１０上にポリシリコン膜（多結晶半導体層）を用いて形成されたものである。
【００２５】
カラーフィルタ部１２の−Ｘ側の辺端に沿って、Ｙ軸方向に長手の走査線駆動回路１０４が設けられており、走査線駆動回路１０４の外側に、走査側回路導通部（第１導通部）１０６が形成されている。走査側回路導通部１０６は、画素部形成基板２０の画素部１３と走査線駆動回路１０４との導電接続構造を形成するものであり、走査線駆動回路１０４と電気的に接続された多数の導通端子（走査側回路導通端子）を有している。
【００２６】
カラーフィルタ部１２の−Ｙ側の辺端に沿って、データ線駆動回路１０１及び電源回路６２０が設けられている。データ線駆動回路１０１は、Ｘ軸方向に長手の信号供給回路７００と、この信号供給回路７００の外側に配置された信号生成／処理回路６０とを含んで構成されている。信号生成／処理回路６０は、ＩＣ又はＬＳＩがパッケージ化されて形成された複数の半導体チップ６００を有する。また、電源回路６２０も同様に半導体チップによって構成されており、信号供給回路７００の外側には、これらの半導体チップ６００及び６２０が駆動回路基板１０の辺端部に沿って一列に並んで配置されている。
【００２７】
信号供給回路７００の内側には、データ側回路導通部（第１導通部）１０５が形成されている。データ側回路導通部１０５は、画素部形成基板２０の画素部１３とデータ線駆動回路１０１及び電源回路６２０との導電接続構造を形成するものであり、データ線駆動回路１０１及び電源回路６２０と電気的に接続された多数の導通端子（データ側回路導通端子）を有している。
【００２８】
駆動回路基板１０のデータ線駆動回路１０１よりも外側の辺端部には、前述した複数の外部接続端子１０２ａが形成されており、これら複数の外部接続端子１０２ａには、駆動回路基板１０上に形成された配線パターンを介して上記駆動回路（データ線駆動回路１０１、走査線駆動回路１０４、電源回路６２０）が電気的に接続されている。
【００２９】
図３は、図２（ａ）のＡ−Ａ’線に沿う液晶装置１００の断面構成図である。図２に示した構成を具備した駆動回路基板１０と画素部形成基板２０とは、シール材５２を介して接合されており、駆動回路基板１０のカラーフィルタ部１２と、画素部形成基板２０の画素部１３とが互いに対向して配置されている。また、液晶５０の図示左側に符号１８１を付して示す導通領域が設けられており、当該導通領域１８１には、駆動回路基板１０のデータ側回路導通部１０５と、画素部形成基板２０のデータ側画素導通部２０１とが平面的に重なるように配置されている。そして、これらの導通部１０５，２０１間に設けられた導電部材１９０によって、データ側回路導通部１０５とデータ側画素導通部２０１とが電気的に接続されている。これにより、駆動回路基板１０上のデータ線駆動回路１０１と、画素部１３（データ線６ａ）とが電気的に接続されている。
【００３０】
図４は、画素部形成基板２０側からみた上記導通領域１８１の平面構造を示す説明図である。図４に示すように、同領域には複数のデータ側回路導通端子１０５ａと、複数のデータ側画素導通端子２０１ａとがＸ軸方向に沿って配列されている。各データ側回路導通端子１０５ａは、データ線駆動回路１０１と電気的に接続されており、各データ側画素導通端子２０１ａは、画素部１３（より詳細には当該データ側画素導通端子２０１ａに対応するデータ線６ａ）と電気的に接続されている。
【００３１】
そして、図４に示すように、導通領域１８１において、各データ側回路導通端子１０５ａと各データ側画素導通端子２０１ａとが平面的に重なって配置されており、複数の導通端子１０５ａ、２０１ａに跨ってＸ軸方向に延在する導電部材１９０の導電粒子１８５のうち、前記導通端子１０５ａ、２０１ａ間に挟まれたものが両導通端子１０５ａ、２０１ａを電気的に接続している。その余の導電粒子１８５は、導通端子間の電気的接続に寄与せず、したがってＸ軸方向に関して隣接する導通端子１０５ａ、２０１ａが短絡しない構造となっている。
【００３２】
本実施形態の場合、導通部材１９０は、絶縁性ペーストからなるマトリクス１８６中に導電粒子１８５を分散させた異方性導電ペーストであり、導電粒子１８５は、表面に金属膜が被覆された樹脂粒子や金属粒子である。そして、上記異方性導電ペーストは、駆動回路基板１０と画素部形成基板２０との貼り合わせに際して、導通部１０５上又は導通部２０１上に選択的に塗布され、基板１０，２０を貼り合わせることで導電粒子１８５が互いに対向する導通端子１０５ａ及び導通端子２０１ａに接触し、両者を導通するようになっている。
【００３３】
なお、導電部材１９０としては、上記異方性導電ペーストに限らず、異方性導電フィルム（導電粒子を内部に分散させたフィルム）も問題なく用いることができる。また本実施形態では導通領域１８１（導電部材１９０）をシール材５２の内側（液晶５０側）に設けているが、導通領域１８１をシール材５２の外側に設けてもよいのは勿論である。シール材５２の外側に導電部材１９０を配置すれば、液晶と接触させることが不適切な材質の導電部材１９０であっても問題なく適用できる。
またさらに、導電部材１９０はシール材５２の一部を成すものであってもよい。つまり、シール材５２として導電粒子が内部に分散されたものを用いてもよい。このような構成とすれば、シール材形成領域にて駆動回路基板１０と画素部形成基板２０との電気的接続が可能になり、液晶装置１００の狭額縁化に有利な構成となる。
【００３４】
また図２には表れていないが、図２に示した駆動回路基板１０の走査側回路導通部１０６と、画素部形成基板２０の走査側画素導通部２０２とは、平面的に重なって配置されており、当該平面的に重なる領域（導通領域）で導電部材を介して電気的に接続されている。具体的には、図５に示した導通領域１８１と同様に、走査側回路導通部１０６を構成する各走査側回路導通端子に対して、走査側画素導通部２０２を構成する各走査側画素導通端子が位置合わせされて配置され、Ｚ軸方向で対向する導通端子同士が、図３に示したのと同様の導電部材を介して電気的に接続されている。このような構造により、走査線駆動回路１０４と、画素部１３（走査線１１ａ）とが電気的に接続されている。
【００３５】
図３に戻って、駆動回路基板１０の張出し部１０Ｐには、複数の張出し部側導通端子１０７ａが設けられており、更にこの張出し部側導通端子１０７ａの外側には、フレキシブル基板４０に接続される複数の外部接続端子１０２ａが設けられている。各張出し部側導通端子１０７ａは信号供給回路７００と電気的に接続されており、この張出し部側導通端子１０７ａと外部接続端子１０２ａに跨るようにして、半導体チップ６００が実装されている。この半導体チップ６００は、当該半導体チップ６００から引き出された２本のリード線６１０を、それぞれ張出し部側導通端子１０７ａと外部接続端子１０２ａとに電気的に接続させることにより、フェースアップ方式で実装されている。
【００３６】
図５は、導通領域１８１近傍の構造を示す拡大断面図である。
図５に示すように、駆動回路基板１０上には下地絶縁層５４０が形成されている。この下地絶縁層５４０上には各種回路素子及び配線等が形成されており、これよって信号供給回路７００が形成されている。図５中、下地絶縁層５４０上には、低温ポリシリコンを用いて形成された半導体層５３４と、該半導体層５３４を埋め込んで形成されたゲート絶縁層５３２と、該ゲート絶縁層５３２上に半導体層５３４に対応して形成されたゲート電極５３０とが形成されており、これら半導体層５３４、ゲート絶縁層５３２、及びゲート電極５３０により、ｎチャネルＭＯＳ（Metal-Oxide-Semiconductor）ＴＦＴ４２ａとｐチャネルＭＯＳＴＦＴ４２ｂとが形成されている。これらｎチャネルＭＯＳＴＦＴ４２ａ及びｐチャネルＭＯＳＴＦＴ４２ｂ含むＣＭＯＳにより、回路素子としてのスイッチング素子７２２が形成される。
【００３７】
ゲート絶縁層５３２上には層間絶縁層５２８が形成されており、該層間絶縁層５２８を貫通して、ｎチャネルＭＯＳＴＦＴ４２ａ及びｐチャネルＭＯＳＴＦＴ４２ｂの各々に対してソース電極５２４及びドレイン電極５２６が形成されている。そして、層間絶縁層５２８上にはソース電極５２４及びドレイン電極５２６に電気的に接続する配線５２０が導電膜により形成されている。ここで、層間絶縁層５２８上に露出させた配線５２０の一部が、図３に示す張出し部側導通端子１０７ａとなる。
【００３８】
また、配線５２０を形成する導電膜上には層間絶縁層５１４が形成されており、該層間絶縁層５１４を貫通して導電膜５２０の表面に達するコンタクトホール５１６が開孔されている。そして、コンタクトホール５１６内に露出した導電膜５２０の表面からコンタクトホール５１６の側壁部及び層間絶縁層５１４上に連続して金属膜５１２、及び該金属膜５１２を保護するＩＴＯ（Indium Tin Oxide）膜５１０が形成されている。データ側回路導通端子１０５ａは、これら金属膜５１２及びＩＴＯ膜５１０を含んで構成されたものである。
【００３９】
ここで、複数のデータ側回路導通端子１０５ａと複数のデータ側画素導通端子２０１ａとを対向させた状態で駆動回路基板１０と画素部形成基板２０とを接着させると、複数のデータ側回路導通端子１０５ａはそれぞれ導電粒子１８５によりデータ側画素導通端子２０１ａに電気的に接続されることとなる。
【００４０】
次に、液晶装置１００の画像表示領域１０ａにおける複数の画素部の回路構成について図６を参照して説明する。図６は、複数の画素部における各種素子、配線等の等価回路図である。
【００４１】
液晶装置１００は、画像表示領域１０ａに、縦横に配線されたデータ線６ａ及び走査線１１ａを備え、それらの交点に対応する各画素Ｐに、マトリクス状に配列された画素電極９ａ及び画素電極９ａをスイッチング制御するための画素スイッチング用ＴＦＴ３０を備えている。
【００４２】
本実施形態では特に、走査線１１ａの総本数をｍ本（但し、ｍは２以上の自然数）とし、データ線６ａの総本数を３×ｎ本（但し、ｎは１以上の自然数）として説明する。また、画像表示領域１０ａには、Ｒ用、Ｇ用、Ｂ用の３種類のデータ線６ａが設けられると共に、これらＲ用、Ｇ用、Ｂ用の３本のデータ線６ａを１つのデータ線群として、１走査選択期間内に、該１つのデータ線群に対して、後述するように画像信号の書き込みが行われるものとする。
【００４３】
図６において、画素スイッチング用ＴＦＴ３０のソース電極には、画像信号が供給されるデータ線６ａが電気的に接続されている。また、画素スイッチング用ＴＦＴ３０のゲート電極には、走査線１１ａが電気的に接続されており、画素スイッチング用ＴＦＴ３０のドレイン電極には、画素電極９ａが接続されている。各画素Ｐは、画素電極９ａと、該画素電極９ａに電気的に接続される画素スイッチング用ＴＦＴ３０と、画素部形成基板２０に形成された対向電極２１と、これら両電極間に挟持された液晶とをそれぞれ含んで構成されており、走査線１１ａとデータ線６ａとの各交点に対応して、マトリクス状に配列されている。
【００４４】
なお、保持された画像信号がリークするのを防ぐために、蓄積容量７０が、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に付加されている。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００４５】
また、図６において、各データ線６ａは静電保護回路８１０を介して、前述したデータ側画素導通端子２０１ａと電気的に接続されている。
【００４６】
ここで、画素スイッチング用ＴＦＴ３０は、低温ポリシリコンを用いて形成してもよいし、アモルファスシリコンを用いて形成してもよい。画素スイッチング用ＴＦＴ３０を低温ポリシリコンを用いて構成した場合、各データ線６ａに設けられた静電保護回路８１０により、各画素Ｐにおける静電気耐性を向上させることが可能となる。
【００４７】
次に、データ線駆動回路１０１の回路構成について図７及び図８を参照して説明する。図７は、データ線駆動回路１０１の全体的な回路構成を説明するためのブロック図であり、図８は、信号供給回路７００の構成を示す等価回路図である。
【００４８】
複数の半導体チップ６００におけるＩＣ又はＬＳＩには、図７に示す信号生成／処理回路６０が形成されている。信号生成／処理回路６０は、選択信号生成回路６２、画像信号生成回路６４、プリチャージ信号生成回路６５、及びプリチャージ選択信号生成回路６６を備えている。
【００４９】
選択信号生成回路６２は、１走査選択期間内において、３種の選択信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３を生成して出力する。
【００５０】
ここで、液晶装置１００の画像表示領域１０ａにおいて、３×ｎ本のデータ線６ａは、３本のデータ線６ａを夫々含むｎ群のデータ線群に分割される。画像信号生成回路６４はｎ群のデータ線群を夫々駆動するために、当該液晶装置に供給される入力画像データに基づいて、ｎ種のマルチプレクス信号ＳＥＧを生成して出力する。本実施形態によれば、マルチプレクス信号ＳＥＧは時分割多重されている。
【００５１】
プリチャージ信号生成回路６５は、液晶装置１００の駆動時に予め各データ線６ａを所定電位にプリチャージするためのプリチャージ信号Ｐを生成して出力する。また、プリチャージ選択信号生成回路はプリチャージ選択信号ＰＳＥＬを生成して出力する。
【００５２】
信号生成／処理回路６０において生成された各種信号は、図５に示す複数の張出し側導通端子１０７ａ及び配線５２０を介して、信号供給回路７００に供給される。図７において、信号供給回路７００には、セレクタ回路７０２及びプリチャージ回路７０３、並びにセレクタ回路７０２へ３種の選択信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３が入力される部分である信号入力部７０１及び液晶装置１００へ各種出力信号が出力される部分である信号出力部７０４が含まれている。セレクタ回路７０２には、３×ｎ本のデータ線６ａに対応する３×ｎ個のスイッチング素子７２２が含まれている。
【００５３】
図８には、１群のデータ線群に対応する、セレクタ回路７０２及びプリチャージ回路７０３、並びに信号入力部７０１及び信号出力部７０４の構成を示してある。
【００５４】
セレクタ回路７０２には、１群のデータ線群に対応する３種のスイッチング素子７２２ａ、７２２ｂ、及び７２２ｃ、より具体的には、Ｒ用のデータ線６ａに対応するＲ用スイッチング素子７２２ａ、Ｇ用のデータ線６ａに対応するＧ用スイッチング素子７２２ｂ、Ｂ用のデータ線６ａに対応するＢ用スイッチング素子７２２ｃが設けられている。
【００５５】
信号入力部７０１には、３種のスイッチング素子７２２ａ、７２２ｂ、及び７２２ｃに対応する３種の選択信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３が供給される。また、信号入力部７０１には、３種のスイッチング素子７２２ａ、７２２ｂ、及び７２２ｃに対して夫々、２つのバッファ回路７１０及び７２１並びにインバータ回路７２０が設けられている。３種の選択信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３は夫々、２つのうち一方のバッファ回路７１０に入力される。該一方のバッファ回路７１０の出力信号は、他方のバッファ回路７２１及びインバータ回路７２０に入力される。
【００５６】
そして、３種のスイッチング素子７２２ａ、７２２ｂ、及び７２２ｃには夫々、他方のバッファ回路７２１及びインバータ回路７２０の出力信号が入力される。また、３種のスイッチング素子７２２ａ、７２２ｂ、及び７２２ｃには、信号生成／処理回路６０よりマルチプレクス信号ＳＥＧが供給される。
【００５７】
ここで、Ｇ用スイッチング素子７２２ｂ及びＢ用スイッチング素子７２２ｃは、Ｒ用スイッチング素子７２２ａと同様の構成となっている。Ｒ用スイッチング素子７２２ａに着目して説明すれば、Ｒ用スイッチング素子７２２ａを構成するＣＭＯＳにおいて、２種のＴＦＴのゲート電極には、バッファ回路７２１及びインバータ回路７２０の出力信号が入力され、該２種のＴＦＴのソース電極にはマルチプレクス信号ＳＥＧが入力される。また、該２種のＴＦＴのドレイン電極は、静電保護回路８１０を介してデータ側回路導通端子１０５ａに電気的に接続されている。
【００５８】
プリチャージ回路７０３は、３×ｎ本のデータ線６ａに対応する３×ｎ個のスイッチング素子７３０が含まれている。図８には、該３×ｎ個のスイッチング素子７３０が夫々、片チャネル型のＴＦＴで構成されている例について示してある。
【００５９】
プリチャージ回路７０３において、各スイッチング素子７３０のソース電極には信号生成／処理回路６０よりプリチャージ信号Ｐが供給され、各スイッチング素子７３０のゲート電極には信号生成／処理回路６０よりプリチャージ選択信号ＰＳＥＬが供給される。各スイッチング素子７３０のドレイン電極は、静電保護回路８１０を介してデータ側回路導通端子１０５ａに電気的に接続されている。
【００６０】
信号出力部７０４には、複数のデータ側画素導通端子２０１ａに対応する複数のデータ側回路導通端子１０５ａ及び該複数のデータ側回路導通端子１０５ａに電気的に接続される静電保護回路８１０が含まれている。また、静電保護回路８１０は、信号供給回路７００において、信号生成／処理回路６０からの出力信号が供給される各信号線に電気的に接続されて設けられてもよい。このように静電保護回路８１０が設けられることにより、信号供給回路７００における静電気耐性を向上させることが可能となる。
【００６１】
以上説明したように、本実施形態の液晶装置１００においては、画素スイッチング用ＴＦＴ３０を含む画素部１３と、該画素部１３を駆動する駆動回路部とが異なる基板上に形成されているので、駆動回路基板１０と画素部形成基板２０の双方で高い性能が得られ、また高歩留まりに製造することが可能になる。
【００６２】
すなわち、画素部１３とこれを駆動する駆動回路部とを同一の基板上に形成する場合には、製造効率上、画素部１３と駆動回路部とを同一の工程で並行して形成することが好ましいが、このような製造方法では、駆動回路用のスイッチング素子の形成と画素部用のスイッチング素子の形成の双方に最適な工程を適用するのが極めて困難である。また、歩留まりが両者の良品率の掛け算になるので、製造のリスクが大きい。
【００６３】
これに対して本実施形態の液晶装置１００では、駆動回路部の形成と画素部１３の形成とにそれぞれ最適な製造工程を適用できるため、例えば、データ線駆動回路１０１や走査線駆動回路１０４等を備えた駆動回路基板１０では最小線幅の細いフォトリソグラフィ工程を適用して高性能の回路を形成することができる一方、比較的大きな面積での品質の均一性が要求される画素部１３では、最小線幅は細くないが大型基板への均一な加工が可能なフォトリソグラフィ工程を適用して画素間で均一なスイッチング特性を得ることができ、輝度、コントラスト等の均一性に優れる表示を得ることができる。
【００６４】
さらには、図２（ａ）に示す駆動回路基板と図２（ｂ）に示す画素部形成基板とは同時進行で製造することが可能なので、いわゆるリードタイム（基板の作製開始から完成するまでの時間）を大幅に短縮できる。逆に言えば、図２（ａ）と図２（ｂ）の両者の機能をもつ基板を片方に収めた基板を作製する従来例は、工程数が増加してリードタイムが長く生産効率が悪い。そのため本発明を用いれば、リードタイム短縮によるビジネスの効率化が可能となる。
【００６５】
また本実施形態では、前記駆動回路部のうち、一部を外付け回路（半導体チップ）によって構成し、それ以外を内蔵回路によって構成しているため、全てを外付け回路によって構成した場合に比べて、駆動回路部を構成するために必要な部材の数を少なくすることができる。特に本実施形態では、信号の生成又は処理のような複雑な処理を行なう回路（第２回路）を外付けの半導体チップで構成し、第２回路から出力された信号の配線又は選択のみを行なうような簡単な回路（第１回路）を低温ポリシリコン技術によって直接駆動回路基板１０上に形成（内蔵化）しており、外付けにする回路は比較的構造の複雑なものとしているので、駆動回路部全てを内蔵回路とした場合と比較しても、製造が容易で且つ製造コストも低く抑えられ、更に駆動回路としての性能も向上させることができる。
【００６６】
なお、本実施形態では、第１回路として、構造が比較的単純なセレクタ回路、プリチャージ回路、並びに信号を入力若しくは出力するための信号入力部、信号出力部（静電保護回路８１０を含む）を例示したが、第１回路としては、少なくともこれらのいずれかを含むものであればよい。
【００６７】
例えば、第１回路としてセレクタ回路７０２のみを設ける場合には、液晶装置１００の各画素Ｐにおいて、画素スイッチング用ＴＦＴ３０は、低温ポリシリコンを用いて構成するのが好ましい。このように構成すれば、各画素Ｐにおいて画像信号の書き込みを十分に行なうことが可能となる。また、第１回路としてプリチャージ回路７０３が設けられる場合は、各データ線６ａに対して画像信号の書き込みを十分に行なうことが可能となるため、アモルファスシリコン技術を用いれば、より大面積に画素スイッチング用ＴＦＴ３０を形成することが可能となると共により低コストで液晶装置を製造することが可能となる。
【００６８】
同様に、第２回路として、構造が比較的複雑な画像信号生成回路、選択信号生成回路、プリチャージ選択信号生成回路、プリチャージ信号生成回路、電源回路を例示したが、第２回路としては、少なくともこれらのいずれかを含むものであればよい。
【００６９】
また、本実施形態では、第２回路を含む半導体チップ６００及び６２０をＣＯＧ方式等を用いて駆動回路基板１０上に実装したが、これらの半導体チップ６００及び６２０は、ＴＡＢ方式によりフレキシブル基板４０上に実装するようにしてもよい。
【００７０】
また、本実施形態では液晶５０の層厚方向両側にそれぞれ電極（画素電極９ａ、対向電極２１）が設けられた構成の液晶装置について説明したが、本発明に係る液晶装置は、このようなＴＮ（Twisted Nematic）モードや負の誘電率液晶を有するＶＡＮ（Vertical Aligned Nematic）モードに好適な構成に限らず、ＩＰＳ（In-Plane Switching）方式やＦＦＳ（Fringe Field Switching）方式と呼ばれている横電界モードの液晶装置としても構成とすることができる。この場合、図３若しくは図６に示した対向電極２１は、駆動回路基板１０上ではなく画素部形成基板２０側に設けられることとなる。
【００７１】
＜液晶装置の動作＞
次に、液晶装置１００の動作について説明する。図９には、液晶装置１００の動作について説明するためのタイミングチャートを示してある。
【００７２】
図６に示すｍ本の走査線１１ａは、図２に示した走査側回路導通部１０６及び走査側画素導通部２０２からなる導通領域を介して、走査線駆動回路１０４に電気的に接続されている。ここで、液晶装置１００の駆動時、走査線駆動回路１０４から、所定のタイミングで、ｍ本の走査線１１ａにパルス的に、走査信号Ｇ１、Ｇ２、…、Ｇｍ−２、Ｇｍ−１、Ｇｍがこの順に線順次で印加される。そして、各走査線１１ａに対応する画素Ｐにおいて、画素スイッチング用ＴＦＴ３０のゲート電極には走査信号Ｇ１、Ｇ２、…、Ｇｍ−２、Ｇｍ−１、Ｇｍが供給される。該走査信号Ｇ１、Ｇ２、…、Ｇｍ−２、Ｇｍ−１、Ｇｍによって、各画素部における１走査選択期間が規定される。
【００７３】
ここで、図９において、時刻ｔ０において、プリチャージ信号生成回路６５からプリチャージ信号Ｐがハイレベルとなっており、プリチャージ信号生成回路６５からプリチャージ選択信号ＰＳＥＬが出力される、即ちハイレベルとなる。すると、プリチャージ回路７０３において、オン状態となったスイッチング素子７３０を介してデータ側回路導通端子１０５ａよりプリチャージ信号Ｐが出力される。従って、図９に示すデータ側回路導通端子１０５ａからの出力信号１、２及び３はハイレベルとなる。データ側回路導通端子１０５ａから出力されたプリチャージ信号Ｐは、データ側画素導通端子２０１ａを介してデータ線６ａに供給される。図６に示すように各データ線６ａには寄生容量８２０が存在する。１走査選択期間開始前に、各データ線６ａにプリチャージ信号Ｐを供給することにより、該プリチャージ信号Ｐにより寄生容量８２０を充電して各データ線６ａをリセットすることが可能となる。
【００７４】
続いて、セレクタ回路７０２の動作について説明する。時刻ｔ１において、図６に示す一の走査線１１ａに走査信号Ｇｊ（但し、ｊ＝１、２、・・・、ｍ−２、ｍ−１、ｍ）が印加され、該走査線１１ａに対応する画素Ｐにおいて画素スイッチング用ＴＦＴ３０がオン状態となり、１走査選択期間が選択される。
【００７５】
１走査選択期間は、Ｒ期間、Ｇ期間、及びＢ期間の３つの期間に分割される。尚、図９において、Ｒ期間に該当する期間を「Ｒ」とし、Ｇ期間に該当する期間を「Ｇ」とし、及びＢ期間に該当する期間を「Ｂ」として示してある。
【００７６】
また、時刻ｔ１において画像信号生成回路６４からマルチプレクス信号ＳＥＧが出力され、該マルチプレクス信号ＳＥＧはハイレベルとなる。マルチプレクス信号ＳＥＧは時分割多重された信号であって、１走査選択期間に一のデータ線群における３本のデータ線６ａに供給すべき第１から第３画像信号を含んでいる。
【００７７】
時刻ｔ１は、Ｒ期間の開始時であって、マルチプレクス信号ＳＥＧの電位は、Ｒ用の画像信号である第１画像信号に相当するレベルとなる。また、時刻ｔ１には、選択信号生成回路６２より、３種の選択信号ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３のうち、Ｒ用の選択信号ＳＥＬ１が出力され、Ｒ用スイッチング素子７２２ａに供給される。Ｒ用の選択信号ＳＥＬ１が入力されるとＲ用スイッチング素子７２２ａはオン状態となり、該Ｒ用スイッチング素子７２２ａ素子によってマルチプレクス信号ＳＥＧがデマルチプレクスされて、第１画像信号がデータ側回路導通端子１０５ａより出力される。従って、時刻ｔ１において、Ｒ用スイッチング素子７２２ａに対応するデータ側回路導通端子１０５ａより出力される出力信号１のレベルは、第１画像信号に相当するレベルとなる。
【００７８】
第１画像信号は、データ側回路導通端子１０５ａより、データ側画素導通端子２０１ａを介してＲ用のデータ線６ａに書き込まれる。そして、該Ｒ用のデータ線６ａに対応すると共に、走査信号Ｇｊの供給により既に選択された画素Ｐへ、第１画像信号が書き込まれる。
【００７９】
続いて、時刻ｔ２においてＧ期間が開始されると、マルチプレクス信号ＳＥＧの電位は、Ｇ用の画像信号である第２画像信号に相当するレベルとなる。また、時刻ｔ２には、選択信号生成回路６２より、Ｇ用の選択信号ＳＥＬ２が出力され、Ｇ用スイッチング素子７２２ｂに供給される。そして、第１画像信号と同様に、第２画像信号はＧ用スイッチング素子７２２ｂを介してデータ側回路導通端子１０５ａより出力される。従って、時刻ｔ２において、Ｇ用スイッチング素子７２２ｂに対応するデータ側回路導通端子１０５ａより出力される出力信号２のレベルは、第２画像信号に相当するレベルとなる。また、第１画像信号と同様に、第２画像信号は、Ｇ用のデータ線６ａに対応すると共に、走査信号Ｇｊの供給により既に選択された画素Ｐへ書き込まれる。
【００８０】
時刻ｔ３においてＢ期間が開始され、マルチプレクス信号ＳＥＧの電位は、Ｂ用の画像信号である第３画像信号に相当するレベルとなる。Ｂ用スイッチング素子７２２ｃは、Ｒ用又はＧ用スイッチング素子７２２ａ又は７２２ｂと同様に、選択信号生成回路６２より供給されるＢ用の選択信号ＳＥＬ３に応じて、第３画像信号を出力する。従って、時刻ｔ３において、Ｂ用スイッチング素子７２２ｃに対応するデータ側回路導通端子１０５ａより出力される出力信号３のレベルは、第３画像信号に相当するレベルとなる。また、第３画像信号は、Ｂ用のデータ線６ａに対応すると共に、走査信号Ｇｊの供給により既に選択された画素Ｐへ書き込まれる。
【００８１】
従って、液晶装置１００では、複数の画素Ｐによってカラー表示を行なうことが可能となる。また、上述したようなセレクタ回路７０２によれば、３種のスイッチング素子７２２ａ、７２２ｂ、及び７２２ｃによって、各データ線６ａに対する第１から第３画像信号の供給タイミングを制御することが可能となる。また、駆動回路基板１０上において、複数の半導体チップ６００からの出力信号が供給されるリード線６１０や配線５２０の数を減らすことが可能となる。その結果、駆動回路基板１０上において、より自在に配線を引き回すことが可能となる。
【００８２】
なお、以上において、セレクタ回路７０２を１対３のセレクタとし、画像信号生成回路６４において３種の画像信号をマルチプレクスしてマルチプレクス信号ＳＥＧを生成して、３種のデータ線６ａを駆動する場合について説明した。しかし、１つのマルチプレクス信号ＳＥＧにより駆動されるデータ線６ａは３本に限られない。データ線６ａの種類、即ちマルチプレクスされる画像信号の数は、データ線６ａ等の配線の容量や、データ線駆動回路１０１から複数のデータ線６ａへの出力信号のインピーダンス等によって決定されるのが好ましい。
【００８３】
例えば、液晶装置１００を用いて構成された３０インチのディスプレイにおいて、データ線駆動回路１０１の全てをＩＣ又はＬＳＩによって構成すると１０個の半導体チップ６００が必要となる。しかしながら、６つの画像信号がマルチプレクスされることによりマルチプレクス信号ＳＥＧが生成され、該一のマルチプレクス信号ＳＥＧにより６本のデータ線６ａを駆動する場合、３個の半導体チップ６００を用いればデータ線駆動回路１０１を構成することが可能となる。
【００８４】
＜液晶装置の製造方法＞
次に、上記実施形態の液晶装置１００の製造方法について図１０及び図１１を用いて説明する。
図１０（ａ）は、複数の駆動回路基板１０を一括に形成する大型駆動回路基板１０Ａを示す斜視構成図であり、図１０（ｂ）は、複数の画素部形成基板２０を一括に形成する大型画素部形成基板２０Ａを示す斜視構成図である。なお、本実施形態では大型基板の例として６枚取りのものを示しているが、これに限られるものではない。
【００８５】
（駆動回路基板）
図１０（ａ）に示す大型駆動回路基板１０Ａは、駆動回路基板１０となるべき６個の矩形状領域を形成できる大型のガラス基板を基体としている。符号ＳＬを付して示す点線はスクライブラインであり、スクライブラインＳＬにより区画された各領域が図示の大型ガラス基板における駆動回路基板１０の形成領域である。
【００８６】
まず、上記大型ガラス基板の一面（＋Ｚ側の面）に、平面視略矩形状のポリシリコン膜１１０Ａ、１２０Ａをパターン形成する。これらのポリシリコン膜１１０Ａ、１２０Ａは、大型ガラス基板に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザーを照射することで結晶化して得られたものであり、いわゆる低温ポリシリコン技術を用いて形成したものである。
【００８７】
低温ポリシリコン技術とは、従来の基板を高温（１０００℃程度）に加熱してポリシリコン膜を得る技術（高温ポリシリコン技術）に対し、６００℃以下の低温プロセスでポリシリコン膜を得る技術である。上記レーザー照射により非晶質シリコン膜を結晶化する技術では、レーザーを照射する工程を常温で行なうことができるため、非晶質シリコン膜の脱水素処理工程や不純物活性化工程の温度（６００℃程度）を超えないプロセス温度での製造が可能になる。
また低温ポリシリコン技術としてはＮｉ助長固相成長法と呼ばれる技術も知られており、この技術においても非晶質シリコンを加熱して結晶化する際の温度を抑えることができるため、非晶質シリコン膜の脱水素処理工程やＮｉゲッタリング工程を含めても６００℃以下のプロセス温度で製造することができる。
【００８８】
図１０（ａ）に示すように、ポリシリコン膜１１０Ａ、１２０Ａは大型ガラス基板上の領域に部分的に形成され、その占有面積も小さいため、上記非晶質ポリシリコン膜に対するレーザー照射は、ポリシリコン膜を形成すべき領域に限定して行なえばよい。このようにレーザー照射領域を限定すれば、レーザー照射工程におけるスループットを向上させることができる。あるいは、小領域に限定してレーザー照射が可能なので、単位面積あたりのレーザー照射時間を長くとることができ、欠陥の少ないポリシリコンの膜が得られる。
【００８９】
次に、上記ポリシリコン膜１１０Ａ、１２０Ａを用いてトランジスタやダイオード、キャパシタ等を形成することにより、図２に示した信号供給回路７００や走査線駆動回路１０４からなる第１回路を大型ガラス基板上に形成する。これらの具体的な製造方法については、公知の製造方法が適用できるので省略する。また、第１回路を構成する金属配線や電極等とともに、複数の導通端子を大型ガラス基板上に形成し、データ側回路導通部１０５及び走査側回路導通部１０６を形成する。
【００９０】
上記第１回路の形成工程では、ポリシリコン膜１１０Ａ、１２０Ａに対して部分的な不純物導入及び活性化を行なうが、本実施形態の製造方法では、この不純物活性化工程をレーザー照射により行ってもよい。従来は、不純物活性化はファーネス（炉）やランプアニール（ＲＴＡ）で行っていたが、レーザー照射により不純物活性化を行なうことで、高い活性化率と欠陥修復性とが得られる。この場合にも、大型ガラス基板上に部分的に形成されたポリシリコン膜１１０Ａ、１２０Ａのみに対してレーザー照射を行なえばよいので、効率よく迅速に不純物活性化工程を実行することができる。
【００９１】
また、第１回路を形成する工程は、画素部１３を形成する工程とは独立に行われるので、駆動回路部を構成する配線材料や回路の構成材料について、画素部１３の構成によらず、任意に選択することが可能である。したがって、上記配線材料等として、上記レーザー照射による不純物活性化を行なうのに最適な材料を選択することができ、安価な材料を用いつつ不純物活性化を良好に行なうことが可能になる。さらに、配線や電極の膜厚や、配線層間に設けられる層間絶縁膜の膜厚についても、画素部１３の構成によらず任意に設定可能であるため、高性能回路の製造が容易になる。さらに、液晶を挟持する二枚の基板のみを利用するのでコストの高い別基板の部材を必要とせず、低コストで液晶装置を製造することができる。
【００９２】
次に、第１回路が形成された大型駆動回路基板１０Ａ上に、上記第１回路に隣接してカラーフィルタ部１２を形成する。カラーフィルタ部１２の形成に際しては公知の製造方法を用いることができ、例えば印刷法や液滴吐出法を用いてカラーフィルタ部１２を形成することができる。
以上の工程により、大型駆動回路基板１０Ａが得られる。
【００９３】
（画素部形成基板）
次に画素部形成基板２０の製造工程について説明する。
図１０（ｂ）に示すように、画素部形成基板２０の製造にも、６枚の画素部形成基板２０を一括に製造可能な大型ガラス基板が用いられる。スクライブラインＳＬに囲まれる各領域が画素部形成基板２０の形成領域である。大型画素部形成基板２０Ａの図示上面（−Ｚ側の面）には、複数の画素部１３と、各画素部１３から延出されたデータ側画素導通部２０１と走査側画素導通部２０２とが形成される。
【００９４】
画素部形成基板２０Ａの製造には、従来から知られているＴＦＴアクティブマトリクス基板の製造方法がそのまま適用できる。すなわち、大型ガラス基板上に非晶質シリコン膜、あるいは非晶質シリコン膜を結晶化してなるポリシリコン膜を形成し、これらを半導体層とするＴＦＴを大型ガラス基板上に配列形成する。その後ＴＦＴと電気的に接続された画素電極を大型ガラス基板上に平面視マトリクス状に配列形成することで、画素部１３を形成することができる。
【００９５】
画素部１３を形成する工程は、第１回路を形成する工程とは独立に行われるので、画素スイッチング用ＴＦＴ３０を構成する配線材料、膜厚及び構成材料について、駆動回路用スイッチング素子７２２の構成によらず、任意に選択することが可能である。具体的には、駆動回路用スイッチング素子７２２を図１１（ａ）に示すような構成とし、画素スイッチング用ＴＦＴ３０を図１１（ｂ）に示すような構成とすることができる。
【００９６】
図１１（ａ）に示す駆動回路用スイッチング素子７２２は、低温ポリシリコン半導体層５３４を備えたｎチャネルＭＯＳＴＦＴ４２ａ及びｐチャネルＭＯＳＴＦＴ４２ｂからなるＣＭＯＳであり、ゲート絶縁膜５４０は、高性能化のために薄く作製されている。
一方、図１１（ｂ）に示す画素スイッチング用ＴＦＴ３０は、図１１（ｂ）に示したのとは別の低温ポリシリコン半導体層３１を備えたｎチャネルＭＯＳＴＦＴのみからなり、信号遅延を防止するためにゲート電極３５の膜厚を厚くし、ソース電極３６及びドレイン電極３７とゲート電極３５との間の層間絶縁膜３３も厚くして、高精細の表示に対応したものとなっている。また、ゲート絶縁膜３２は、トランジスタのリーク電流を小さくするために厚くされており、画素部１３では第２層間絶縁膜３４や画素電極９ａも必要となるので、これらの部材が必要な部分に形成されている。なお、低温ポリシリコン半導体層３１の代りにアモルファスシリコン半導体層を用いても良い。その場合は、一般的に材料や電極構造などが図１１（ｂ）とは大変に異なったものなる（図示せず）。
【００９７】
図１０に戻って、データ側画素導通部２０１については、上記画素部１３のＴＦＴと接続されて画素部１３内に延在する複数のデータ線を画素部１３の外側（−Ｙ側）まで延出することで形成でき、走査側画素導通部２０２については、画素部１３のＴＦＴと接続されて画素部１３内に延在する複数の走査線を画素部１３の外側（−Ｘ側）まで延出することで形成することができる。導通部２０１，２０２を構成する各導通端子の先端部については、図４に示したデータ側画素導通端子２０１ａのように拡幅してパッドを形成しておくのがよい。
以上の工程により大型画素部形成基板２０Ａが得られる。
【００９８】
大型駆動回路基板１０Ａと大型画素部形成基板２０Ａとを製造したならば、図１０に示すように、大型駆動回路基板１０Ａの図示上面（＋Ｚ側の面）と大型画素部形成基板２０Ａの図示上面（−Ｚ側の面）とを対向させて貼り合わせる。貼り合わせに際しては、図２に示したように、各画素部形成基板２０の形成領域の周縁部に平面視略矩形状のシール材５２を配置しておく。またデータ側回路導通部１０５とデータ側画素導通部２０１とが対向する領域、及び走査側回路導通部１０６と走査側画素導通部２０２とが対向する領域に、異方性導電ペースト等からなる導電部材１９０を配置しておく。
【００９９】
なお、シール材５２により駆動回路基板１０と画素部形成基板２０との間に封止される液晶は、上記貼り合わせに先立って大型駆動回路基板１０Ａ又は大型画素部形成基板２０Ａ上に選択的に配置してもよいし、基板を貼り合わせた後にシール材５２の内側に注入してもよい。またシール材５２及び導電部材１９０を配置する基板は大型画素部形成基板２０Ａでなくても構わない。
【０１００】
上記貼り合わせ工程によって、データ側回路導通部１０５とデータ側画素導通部２０１とが導電部材１９０により電気的に接続され、また走査側回路導通部１０６と走査側画素導通部２０２とが導電部材１９０により電気的に接続される。その結果、大型駆動回路基板１０Ａ上のデータ線駆動回路及び走査線駆動回路と、大型画素部形成基板２０Ａ上の画素部１３とが電気的に接続される。
その後、大型駆動回路基板１０Ａ、及び大型画素部形成基板２０ＡのスクライブラインＳＬに沿ってガラス基板を切断することで、６個の液晶装置１００を製造することができる。
【０１０１】
本実施形態の製造方法では、大型駆動回路基板１０Ａと大型画素部形成基板２０Ａとを別々の工程で製造するので、大型駆動回路基板１０Ａの製造に際しては、最小線幅の細い微細加工が可能なフォトリソグラフィ工程を適用して高集積、高性能の駆動回路部を形成することができる一方、大型画素部形成基板２０Ａの製造に際しては、大型ガラス基板の全面で均一な加工が可能なフォトリソグラフィ工程を適用して、電気特性のばらつきが少ない画素スイッチング素子を具備した画素部１３を形成することができる。例えば、画素部形成基板２０の画素部１３に用いられる画素スイッチング素子としては、ポリシリコンを半導体層に用いたＴＦＴ３０に限られず、アモルファスシリコン（非晶質シリコン）を半導体層に用いたＴＦＴであってもよいため、例えば、アモルファスシリコンＴＦＴを画素スイッチング素子に用いることで、比較的大型の液晶装置１００であっても低コストに製造できるようになる。したがって本製造方法によれば、高性能の駆動回路部を備え、均一な表示画像が得られる液晶装置を歩留まりよく製造することができる。
【０１０２】
また、大型駆動回路基板１０Ａの製造に際して、大型ガラス基板上に形成した非晶質シリコン膜に対し部分的にレーザー照射を行なうことでポリシリコン膜１１０Ａ、１２０Ａを形成することができるので、ポリシリコン膜の形成工程を迅速かつ効率的に行なうことができる。またこのように部分的にレーザー照射を行なう場合には大型のレーザー装置は不要で、安価な小型レーザー装置を用いることができるので、設備コストの点でも有利である。
さらにポリシリコン膜１１０Ａ、１２０Ａに注入した不純物の活性化に際してもレーザー照射を用いることができ、図１０に示すように、画素部形成基板２０の製造にも、６枚の画素部形成基板２０を一括に製造可能な大型ガラス基板が用いられる。図１０（ｂ）のスクライブラインＳＬに囲まれる各領域が画素部形成基板２０の形成領域である。この不純物活性化工程においても、ポリシリコン膜１１０Ａ、１２０Ａに対して選択的にレーザー照射を行なうこととすれば、高いスループットで不純物活性化を行なうことができる。
【０１０３】
また、データ線駆動回路１０１、走査線駆動回路１０４等の駆動回路部と、画素部１３のそれぞれで最適な構成材料を選択することができるので、例えば駆動回路部については上記レーザー照射による不純物活性化に適した構成材料を用いて配線や電極を形成することができる。
【０１０４】
［第２の実施の形態］
図１２は本発明の第２実施形態に係る液晶装置２００の構造を示す断面図であり、第１実施形態の図３に対応する図である。本実施形態において第１実施形態と共通の構成要素については同じ符号を付し、詳細な説明は省略する。
【０１０５】
第１実施形態の液晶装置１００では、第１回路を形成した基板（駆動回路基板１０）と同じ基板に第２回路である半導体チップ６００を実装した。これに対して、本実施形態の液晶装置２００では、この半導体チップ６００を第１回路が形成された基板とは反対側の基板、すなわち画素スイッチング用ＴＦＴ３０が形成された画素部形成基板２０に実装している。この構成を実現するために、本実施形態では、画素部形成基板２０の一辺端部において駆動回路基板１０より外側に張り出した張出し部２０Ｐを設け、この張出し部２０Ｐに、可撓性を有する配線基板であるフレキシブル基板４０を接続している。
【０１０６】
画素部形成基板２０には、第１実施形態におけるのと同様のデータ側画素導通部（第２導通部）２０１が形成されており、データ側画素導通部２０１と画素部１３（データ線６ａ）とは、Ｙ軸方向に延びる配線群２０１Ｗを介して電気的に接続されている。データ側画素導通部２０１の外側（張出し部２０Ｐ側）には、第１実施形態においては駆動回路基板１０側に設けられていた張出し部側導通端子１０７ａが設けられており、更にこの張出し部側導通端子１０７ａの外側には、フレキシブル基板４０に接続される複数の外部接続端子１０２ａが設けられている。信号生成／処理回路６０を含む半導体チップ６００は、当該半導体チップ６００から引き出された２本のリード線６１０を、それぞれ張出し部側導通端子１０７ａと外部接続端子１０２ａとに電気的に接続させることにより、フェースアップ方式で実装されている。
【０１０７】
一方、駆動回路基板１０には、信号供給回路７００の張出し部２０Ｐ側に、複数の導通端子１０９ａを含む張出し部側導通部１０９が設けられており、この駆動回路基板側の張出し部側導通部１０９の導通端子１０９ａと画素部形成基板側の張出し部側導通端子１０７ａとが平面的に重なる領域において、導電粒子１８５により両者の電気的接続が図られている。また、信号供給回路７００の張出し部２０Ｐとは反対側にも、複数の導通端子１０８ａを含む導通部１０８が設けられており、この導通部１０８の導通端子１０８ａと画素部形成基板２０のデータ側画素導通部２０１の導通端子２０１ａとが平面的に重なる領域において、導電粒子１８５により両者の電気的接続が図られている。そして、これら２回の上下導通により、駆動回路部と画素部１３とが電気的に接続されるようになっている。
【０１０８】
このような構成を採用するメリットは、主に液晶装置２００をフレームに埋め込んで利用する場合に発揮される。すなわち、液晶装置をフレームに埋め込んでコンパクトに仕上げる場合には、カラーフィルタ部１２が観察者側に配置されるため、このカラーフィルタ部１２が配置される駆動回路基板１０に半導体チップ６００が実装されると、第１実施形態の液晶装置１００の場合には、その張出し部１０Ｐの外側にフレームを配置せざるを得ず、その分厚みが増えることになる。これに対して、本実施形態の液晶装置２００の場合には、フレーム９００は画素部形成基板２０の張出し部２０Ｐの外側に配置されるため、第１実施形態の場合に比べて、駆動回路基板１０とシール材５２の厚みから半導体チップ６００の厚みを差し引いた厚みの分だけフレーム９００が駆動回路基板１０の表面から突出する厚みを減じることができる。このため、携帯電話機等のように０．１ｍｍでも薄くしてパッケージに収めたい場合等に有効である。
【０１０９】
［電子機器］
次に、上述の電気光学装置を備えた電子機器の具体例について説明する。
図１３は、本発明に係る電子機器の一例を示す斜視図である。図１３に示す携帯電話１３００は、上記実施形態の電気光学装置（液晶装置）を小サイズの表示部１３０１として備え、複数の操作ボタン１３０２、受話口１３０３、及び送話口１３０４を備えて構成されている。
上記各実施の形態の電気光学装置は、上記携帯電話に限らず、電子ブック、プロジェクタ、パーソナルコンピュータ、ディジタルスチルカメラ、テレビジョン受像機、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、かかる構成とすることで、高機能の駆動回路をパネルに実装し、制御性に優れ、またコンパクトで実装性に優れた表示部を具備した電子機器を実現できる。
【０１１０】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【０１１１】
【図１】電気光学装置の一例である第１実施形態の液晶装置の斜視構成図。
【図２】同、液晶装置を構成する２枚の基板の平面構成図。
【図３】図２のＡ−Ａ′線に沿う断面構成図。
【図４】図３の導通領域の概略平面構造を示す説明図。
【図５】図３の導通領域の要部構成を示す拡大断面図。
【図６】複数の画素における各種素子、配線等の回路図。
【図７】データ線駆動回路の電気的構成をブロック図。
【図８】第１回路である信号供給回路の構成を示す回路図。
【図９】同、液晶装置の動作を説明するためのタイミングチャートを示す図。
【図１０】同、液晶装置の製造方法を説明するための図。
【図１１】同、液晶装置に設けられるスイッチング素子の構成を示す断面模式図。
【図１２】第２実施形態の液晶装置の断面構成図。
【図１３】電子機器の一例である携帯電話機を示す斜視構成図。
【符号の説明】
【０１１２】
９ａ…画素電極、１０…駆動回路基板（第１基板）、１３…画素部、２０…画素部形成基板（第２基板）、３０…画素スイッチング用ＴＦＴ（画素スイッチング素子）、３２…ゲート絶縁膜、３３，３４…層間絶縁膜、３６…ソース電極、３７…ドレイン電極、４２ａ，４２ｂ，７２２…信号供給回路のスイッチング素子、５０…液晶（電気光学物質）、６０…信号生成／処理回路（第２回路）、６２…選択信号生成回路、６４…画像信号生成回路、６５…プリチャージ信号生成回路、６６…プリチャージ選択信号生成回路、１００，２００…液晶装置、１０４…走査線駆動回路（第１回路）、１０５…データ側回路導通部（第１導通部）、１０６…走査側回路導通部（第１導通部）、２０１…データ側画素導通部（第２導通部）、２０２…走査側画素導通部（第２導通部）、５２４…ソース電極、５２６…ドレイン電極、５２８…層間絶縁膜、５４０…ゲート絶縁膜、６００…半導体チップ、６２０…電源回路（第２回路）、７００…信号供給回路（第１回路）、７０１…信号入力部、７０２…セレクタ回路、７０３…プリチャージ回路、７０４…信号出力部、８１０…静電保護回路、１３００…携帯電話機（電子機器）、Ｐ…画素
【図１】
2006337831.tif 000003
【図２】
2006337831.tif 000004
【図３】
2006337831.tif 000005
【図４】
2006337831.tif 000006
【図５】
2006337831.tif 000007
【図６】
2006337831.tif 000008
【図７】
2006337831.tif 000009
【図８】
2006337831.tif 000010
【図９】
2006337831.tif 000011
【図１０】
2006337831.tif 000012
【図１１】
2006337831.tif 000013
【図１２】
2006337831.tif 000014
【図１３】
2006337831.tif 000015