(57)【要約】  【課題】  白金族金属酸化物膜からなる下部電極と、強誘電体膜からなる容量膜を備えた容量素子において、下部電極の高抵抗化を抑えながら、強誘電体膜について、リーク電流の増大、耐圧の劣化、膜疲労及びインプリントの発生を抑制する。  【解決手段】  容量素子は、下部電極１１２と、下部電極１１２上に形成された容量膜１１３と、容量膜１１３上に形成された上部電極１１４とを備えた容量素子１１５であって、下部電極１１２は、第１の酸化物からなる結晶相と、第２の酸化物からなる非晶質相とを有し、第１の酸化物は、少なくとも一種類の白金族金属の酸化物を含み、第２の酸化物の生成自由エネルギーは、第１の酸化物の生成自由エネルギーよりも小さいようになっている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極とを備えた容量素子であって、
前記下部電極は、第１の酸化物からなる結晶相と、第２の酸化物からなる非晶質相とを有し、
前記第１の酸化物は、少なくとも一種類の白金族金属の酸化物を含み、
前記第２の酸化物の生成自由エネルギーは、前記第１の酸化物の生成自由エネルギーよりも小さいことを特徴とする容量素子。
【請求項２】
請求項１において、
前記第２の酸化物は、少なくとも一種類の白金族金属を含むことを特徴とする容量素子。
【請求項３】
請求項１又は２において、
前記結晶相は、前記第１の酸化物からなる多結晶体であり、
前記非晶質相は、少なくとも、前記多結晶体の個々の結晶粒の表面における他の結晶粒と接する部分を除いた残りの部分を覆うように存在することを特徴とする容量素子。
【請求項４】
請求項３において、
前記多結晶体を構成する結晶粒が互いに接することによって形成される導電経路により、前記下部電極中の任意の２点間が電気的に接続されていることを特徴とする容量素子。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記下部電極は、平板部と、前記平板部から前記平板部の厚さ方向に突出し且つ前記平板部に接続された突出部とを備え、
前記突出部が前記平板部から突出する高さは、前記容量膜が有する膜厚の最大値の２倍以上であり、
前記容量膜の膜厚の最小値は、前記容量膜の膜厚の最大値の９０％以上であることを特徴とする容量素子。
【請求項６】
少なくとも１つの容量素子と、
前記容量素子にそれぞれ電気的に接続された少なくとも１つの選択用トランジスタとを備え、
前記容量素子は、請求項１〜５のいずれか一つに記載の容量素子であることを特徴とする半導体記憶装置。
【請求項７】
基板上に、第１の酸化物からなる結晶相及び第２の酸化物からなる非晶質相を有する下部電極を形成する工程と、
前記下部電極上に、容量膜を形成する工程と、
前記容量膜上に、上部電極を形成する工程とを備え、
前記第１の酸化物は、少なくとも一種類の白金族金属の酸化物を含み、
前記第２の酸化物の生成自由エネルギーは、前記第１の酸化物の生成自由エネルギーよりも小さいことを特徴とする容量素子の製造方法。
【請求項８】
請求項７において、
前記第２の酸化物は、前記第１の酸化物に含まれる白金族金属のうちの少なくとも一種類の白金族金属を含むことを特徴とする容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜を用いた容量素子とその製造方法及び該容量素子を備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを処理及び保存する傾向が推進される中で電子機器が一段と高度化してきている。この結果、電子機器に使用される半導体装置も、その半導体素子の微細化が急速に進んでいる。そこで、ＤＲＡＭ（Dynamic Random Access Memory）の高集積化を実現するために、従来の珪素酸化物又は窒化物に代えて、高い誘電率を有する誘電体（以下、高誘電体と呼ぶ）を記憶容量素子の容量膜として用いる技術が広く研究開発されている。
【０００３】
また、従来に無い低電圧動作と、高速書き込み及び読み出しが可能な不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体を用いたＦｅＲＡＭ（Ferroelectric Random Access Memory）に関する研究開発が盛んに行なわれている。
【０００４】
ＦｅＲＡＭの容量膜（強誘電体膜）には、ＳｒＢｉ2Ｔａ2Ｏ9 （通称ＳＢＴ）、ＳｒＢｉ2Ｎｂ2Ｏ9 （通称ＳＢＮ）、ＳｒＢｉ2（Ｔａ1-xＮｂx）2Ｏ9 （０＜ｘ＜１、通称ＳＢＴＮ）又はＢｉ3.25Ｌａ0.75Ｔｉ3Ｏ12 （通称ＢＬＴ）等が材料としてよく用いられている。これら材料はビスマス層状構造強誘電体と総称され、一般に以下の化学式（１）によって表される。
【０００５】
（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-……（１）
但し、ｍは自然数（１，２，３……）であると共に、Ａがａ価の金属であり且つＢがｂ価の金属であるとき、ａ（ｍ−１）＋ｂｍ−２（３ｍ＋１）＝−２となるようになっている。
【０００６】
また、このような物質は、酸化ビスマス層（Ｂｉ2Ｏ2）と、擬ペロブスカイト層（Ａm-1ＢmＯ3m+1）とが交互に積層した層状構造を有している。このような構造の特徴は、分極反転を多数繰り返すと分極量が低下する現象である膜疲労と、二つの分極状態のうちの片側を保持すると逆方向の分極量が減る現象であるインプリントとが、いずれも通常のプロベスカイト構造に比べて起こりにくいことである。
【０００７】
これは、次のような理由によると考えられている。つまり、第１の理由は、擬プロベスカイト層が分極反転する際に生じる結晶格子の歪みが、酸化ビスマス層によって吸収されること。第２の理由は、擬プロベスカイト層における酸素空孔（結晶格子中の酸素が存在するべき位置から酸素が抜け落ちている状態）の発生が、酸化ビスマス層の酸素によって補償される。つまり、擬プロベスカイト層において酸素空孔が発生した場合に、酸化ビスマス層から酸素が供給されて空孔を解消することである。
【０００８】
以上のように、ビスマス層状強誘電体は優れた性質を持つため、容量膜として用いることにより、信頼性の優れたＦｅＲＡＭを実現することができる。
【０００９】
また、メモリセルの構造としては、プレーナ型及びスタック型と呼ばれる構造がそれぞれ既に実用化されている。ここで、スタック型とは、基板上のアクセス・トランジスタのソース領域又はドレイン領域にコンタクトプラグが接続され、該コンタクトプラグ上に容量素子が形成された構造である。尚、コンタクトプラグは、例えばポリシリコン又はタングステン等により形成される。また、コンタクトプラグと容量素子との間には、拡散防止層が設けられている。これは、強誘電体膜を結晶化させるための酸素雰囲気中における高温熱処理に際してコンタクトプラグの酸化を防ぐと共に、コンタクトプラグを形成するためにポリシリコンを用いた場合に発生する、下部電極に対するシリコンの拡散を防ぐことを目的して設けられている。
【００１０】
このような拡散防止層としては、白金族である金属の導電性酸化物、例えば酸化イリジウム等が用いられる。また、酸素バリアの耐熱性を向上させるために、酸素と強く結合する金属酸化物を小量加え、安定化させるという方法もある（例えば、特許文献１及び特許文献２を参照）。
【００１１】
特許文献１においては、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ及びＰｄの白金族金属のうちの少なくとも１つと、Ｙ、Ｃｅ、Ｄｙ及びＧｄ等の希土類元素の少なくとも１つを小量と、酸素とからなる拡散防止層が開示されている。また、特許文献２においては、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ及びＰｄの白金族金属のうちの少なくとも１つと、Ｔａ、Ｚｒ、Ｎｂ、Ｖ、Ｍｏ及びＷ等の遷移金属のうちの少なくとも１つを小量と、酸素とからなる拡散防止層が開示されている。希土類元素及び遷移金属元素は酸素と強く結合するため、安定な化合物を形成することができ、このことから拡散防止層の信頼性が向上される。
【００１２】
また、容量素子の大容量化は常に求められているが、これを実現するための有力な手段として、立体スタック型メモリセル構造がある。これは、スタック型のメモリセル構造においてキャパシタを立体形状化した構造であり、基板上における素子の占有面積を限定しながらキャパシタの表面積を大きくし、容量を大きくすることができる。これを実現するためには、次の二つの点が重要である。
【００１３】
第１の点は、強誘電体膜を形成するために行なう高温の熱処理により、下部電極が変形するということである。特に、Ｐｔ又はＩｒ等の金属膜を用いて下部電極を形成する場合にこの現象が顕著に生じ、最悪の場合には、下部電極が断線することもあった。これは、金属膜は転移などを容易に起こすため、熱によるストレス・マイグレーションが容易に生じるためである。
【００１４】
これについては、酸化イリジウム等の導電性を有する白金族金属酸化物膜を用いて下部電極を形成することによって防止可能である。
【００１５】
また、第２の点は、立体形状に対する強誘電体の均一な被覆である。立体形状を有する下部電極に対して強誘電体膜を均一に被覆するためには、例えば、有機金属化学気相成長（ＭＯＣＶＤ、Metal Organic Chemical Vapor Deposition ）法が知られている。成膜条件を適切に設定し、界面における反応律速として成膜を行なうと、原料ガスの供給量とは無関係に成膜速度が一定になる。このため、下地の形状が有する凹凸に関わりなく均一な膜厚を得ることができる。
【特許文献１】特開平１０−２４２４０８号公報
【特許文献２】特開平１０−２４２４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、以上に説明した、第１の点を解決するための導電性白金族金属酸化物膜からなる下部電極と、第２の点を解決するためのＭＯＣＶＤ法による強誘電体の被膜とを共に用いた場合、強誘電体膜の特性が劣化するという新たな課題が生じることが、本願発明者らの検討により判明した。
【００１７】
これは、白金族金属酸化物膜はエネルギー的に不安定であるため還元されやすいこと及びＭＯＣＶＤ法は減圧下において処理を行なうために還元が生じやすいことに起因すると考えられる。このようにして白金族金属酸化物が還元された場合、還元されて生じた金属元素が強誘電体膜中に拡散する。この結果、リーク電流の増大、耐電圧性の劣化、先に説明した膜疲労及びインプリント等が発生し、容量素子としての電気特性が劣化することになる。
【００１８】
この課題を解決するため、背景技術において引用した特許文献１及び特許文献２に記載の材料を用いて下部電極を形成することは考えられる。しかし、このようにする場合、遷移金属酸化物及び希土類酸化物は通常絶縁性であるため、多量に加えると下部電極の抵抗が上昇する。これは、メモリの動作速度が低下する原因となる。また、遷移金属酸化物等を小量のみ加える場合には、白金族金属酸化物の還元を十分に抑制することができず、強誘電体膜の劣化を十分に防ぐことはできない。
【００１９】
以上の課題に鑑み、本発明は、白金族金属酸化物膜からなる下部電極上にＭＯＣＶＤ法を用いて強誘電体膜を成膜する場合等に、下部電極の高抵抗化を抑えると共に、強誘電体膜のリーク電流増加、耐圧の劣化、膜疲労及びインプリント等を解決することができる容量素子及びその製造方法を提供することを目的とする。また、そのような容量素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するため、本発明の容量素子は、下部電極と、下部電極上に形成された容量膜と、容量膜上に形成された上部電極とを備えた容量素子であって、下部電極は、第１の酸化物からなる結晶相と、第２の酸化物からなる非晶質相とを有し、第１の酸化物は、少なくとも一種類の白金族金属の酸化物を含み、第２の酸化物の生成自由エネルギーは、第１の酸化物の生成自由エネルギーよりも小さい。
【００２１】
本発明の容量素子において、第２の酸化物からなる非晶質相の生成自由エネルギーが、第１の酸化物からなる結晶相の生成自由エネルギーよりも小さいことから、非晶質相は結晶相よりも安定である。このため、結晶相を形成する第１の酸化物である白金族金属酸化物が還元されるのを抑制することができる。
【００２２】
白金族金属酸化物が還元されて白金族金属が生じ、該白金族金属が容量膜に対して拡散すると、リーク電流の増大、耐電圧性の劣化、膜疲労及びインプリント等の問題が発生する。しかし、本発明の容量素子によると、白金族金属酸化物が還元されるのを防止することができるから、前記の問題を防止することができる。
【００２３】
また、結晶相が下部電極内に導電経路を形成すると共に、非晶質相が該導電経路の形成を妨げることがないため、下部電極の抵抗値が増加するのを抑制することができる。より詳しく説明すると、結晶は結晶構造に依存して特定の形状を持つため、多結晶膜のみの場合には隙間ができることになる。これに対し、非晶質相は特定の形状を持たないために前記の結晶の隙間に存在することができ、結晶による導電経路形成を阻害しない。
【００２４】
尚、第２の酸化物は、少なくとも一種類の白金族金属を含むことが好ましい。
【００２５】
このようにすると、第２の酸化物からなる非晶質相が導電性を有することになるため、下部電極全体の抵抗値を低くすることができる。
【００２６】
また、結晶相は、第１の酸化物からなる多結晶体であり、非晶質相は、少なくとも前記多結晶体の個々の結晶粒の表面における他の結晶粒と接する部分を除いた残りの部分を覆うように存在することが好ましい。
【００２７】
このようにすると、白金族金属酸化物の多結晶体内には、多結晶体を構成する個々の結晶粒が接触することによって導電経路が形成されるため、下部電極の抵抗が増加するのを抑えることができる。これに加えて、多結晶体の内、特に還元の生じやすい部分である結晶粒の表面について、他の結晶粒と接していない部分にはエネルギー的に安定な酸化物を含む非晶質相が存在するために、結晶質相の還元が発生するのを抑えることができる。
【００２８】
また、多結晶体を構成する結晶粒が互いに接することによって形成される導電経路により、前記下部電極中の任意の２点間が電気的に接続されていることが好ましい。
【００２９】
このようにすると、下部電極内の任意の２点の間に導電経路が確保されていることから、下部電極の抵抗が増加するのを抑えることができる。
【００３０】
また、結晶相を形成する第１の酸化物の結晶構造は、ルチル型であることが好ましい。
【００３１】
このようにすると、第１の酸化物（白金族金属の酸化物）の結晶構造がルチル型以外の構造である場合、例えばアナターゼ型である場合等に比べて、第１の酸化物は安定な構造となる。このため、耐還元性が向上する。
【００３２】
また、下部電極は、平板部と、平板部から平板部の厚さ方向に突出し且つ平板部に接続された突出部とを備え、突出部が平板部から突出する高さは、容量膜が有する膜厚の最大値の２倍以上であり、容量膜の膜厚の最小値は、容量膜の膜厚の最大値の９０％以上であることが好ましい。
【００３３】
このようにすると、容量素子を段差のある立体形状とすることができ、少ない占有面積で大きな容量を得ることができる。
【００３４】
また、容量膜の膜厚について、ばらつきが小さく均一である。ここで、容量膜の膜厚が薄すぎると薄膜効果で特性が劣化し、また、厚すぎると電界が十分に印加されないために分極反転速度が遅くなる。膜厚のばらつきが小さく均一であること、これらを共に解決することができる。
【００３５】
前記の目的を達成するため、本発明の半導体記憶装置は、少なくとも１つの容量素子と、容量素子にそれぞれ電気的に接続された少なくとも１つの選択用トランジスタとを備え、容量素子は、本発明の容量素子である。
【００３６】
本発明の半導体記憶装置は、個々の容量素子が有する容量膜におけるリーク電流の増大、耐圧の劣化、膜疲労及びインプリントの発生を防止することができるため、信頼性の高い半導体記憶装置となっている。
【００３７】
前記の目的を達成するため、本発明の容量素子の製造方法は、基板上に、第１の酸化物からなる結晶相及び第２の酸化物からなる非晶質相を有する下部電極を形成する工程と、下部電極上に、容量膜を形成する工程と、容量膜上に、上部電極を形成する工程とを備え、第１の酸化物は、少なくとも一種類の白金族金属の酸化物を含み、第２の酸化物の生成自由エネルギーは、第１の酸化物の生成自由エネルギーよりも小さいようになっている。
【００３８】
本発明の容量素子の製造方法によると、第１の酸化物からなる結晶相及び第２の酸化物からなる非晶質相を含む下部電極を備えた容量素子を製造することができる。
【００３９】
ここで、第２の酸化物からなる非晶質相の生成自由エネルギーが第１の酸化物からなる結晶相の生成自由エネルギーよりも小さいことから、非晶質相は結晶相よりも安定である。このため、結晶相を形成する白金族金属の酸化物が還元されて白金族金属が生じるのを抑制することができ、白金族金属が容量膜に拡散することによって発生するリーク電流の増大、耐電圧性の劣化、膜疲労及びインプリント等を抑制することができる。結果として、本発明の容量素子の製造方法によると、信頼性の高い容量素子を製造することができる。
【００４０】
特に、還元性の条件において処理が行なわれるＭＯＣＶＤ法等を用いて容量膜の形成を行なう場合等にも、白金族金属酸化物の還元を抑制することができ、信頼性の高い容量素子を確実に製造することができる。
【００４１】
尚、第２の酸化物は、前記第１の酸化物に含まれる白金族金属のうちの少なくとも一種類の白金族金属を含むことが好ましい。
【００４２】
このようにすると、第２の酸化物からなる非晶質相が導電性を有することになるため、下部電極全体の抵抗値を低くすることができる。結果として、製造される容量素子が有する下部電極の抵抗を下げることができる。
【発明の効果】
【００４３】
本発明の容量素子及びその製造方法によると、白金族金属酸化物を用いて下部電極を形成する場合に、該下部電極の高抵抗化を抑制し、また、容量膜について、リーク電流増大、耐圧の劣化、膜疲労及びインプリントの発生を抑制することができる。
【００４４】
また、本発明の半導体記憶装置によると、本発明の容量素子を備えることから、信頼性が向上している。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る容量素子及び半導体記憶装置について、図面を参照しながら説明する。
【００４６】
図１（ａ）は、本発明の第１の実施形態に係る半導体記憶装置１００の要部断面を示す図である。半導体記憶装置１００は、基板１０１を用いて形成されており、基板１０１上にはトランジスタ１０２が形成されている。トランジスタ１０２は、ソース領域及びドレイン領域（以後、ソース・ドレイン領域１０３と呼ぶ）、ゲート絶縁膜１０４及びゲート電極１０５から構成され、更に、ゲート電極１０５の側壁にはサイドウォール１０６が形成されている。また、基板１０１は、素子分離１０７によって表面が区画されている。
【００４７】
また、基板１０１上に、トランジスタ１０２及び素子分離１０７を覆うように、例えばＢ及びＰを添加した酸化膜であり且つ８００ｎｍの膜厚を有する第１の層間膜１０８が形成されている。更に、第１の層間膜１０８中には、ソース・ドレイン領域１０３に接続するコンタクトプラグ１０９が、例えばタングステンを用いて形成されている。
【００４８】
また、第１の層間膜１０８上におけるコンタクトプラグ１０９の上面を覆う領域に、拡散防止層１１０が形成されている。詳しい図示はしていないが、拡散防止層１１０は三層の積層構造を有している。具体的には、例えば、いずれも厚さ５０ｎｍであるＴｉＡｌＮ層、Ｉｒ層及びＩｒＯ2 層が下から順に積層された構造（厚さ１５０ｎｍ）であってもよい。
【００４９】
また、第１の層間膜１０８上に、拡散防止層１１０を覆う第２の層間膜１１１が形成されている。第２の層間膜１１１は、例えば膜厚８００ｎｍの酸化膜であり、拡散防止層１１０上に、拡散防止層１１０に達する開口（開口径は例えば３００ｎｍ）を有している。該開口の側面、拡散防止層１１０上及び第２の層間膜１１１における前記開口周縁の一部の上には、厚さ２５ｎｍの下部電極１１２が形成されており、下部電極１１２は、拡散防止層１１０及びコンタクトプラグ１０９を介してトランジスタ１０２のソース・ドレイン領域１０３に電気的に接続されている。
【００５０】
また、下部電極１１２を覆うように、膜厚５０ｎｍのＳＢＴＮからなる容量膜である強誘電体膜１１３が形成されている。ここで、ＳＢＴＮにおけるＳｒ、Ｂｉ、Ｔａ及びＮｂのモル比は、例えば、順に０．８：２．２５：１．８：０．２である。
【００５１】
更に、強誘電体膜１１３を覆うように、例えば厚さ５０ｎｍのＩｒＯ2 膜である上部電極１１４が形成されている。
【００５２】
以上に説明した拡散防止層１１０、下部電極１１２、強誘電体膜１１３及び上部電極１１４により、容量素子１１５が構成される。このため、トランジスタ１０２がアクセス・トランジスタとなり且つ容量素子１１５がデータ蓄積容量素子となることにより、一つの不揮発性メモリ（ＦｅＲＡＭ）が構成される。図１（ａ）には該不揮発性メモリは一つだけ示されているが、通常、半導体記憶装置１００には、このような不揮発性メモリが複数備えられている。
【００５３】
尚、図１（ａ）に示し、先に説明したように、下部電極１１２は、拡散防止層１１０上に形成された平板状の底部と、第２の層間膜１１１に設けられた開口の壁面に形成された側壁部と、第２の層間膜１１１上の一部に形成された環状部とを備えており、底部から上に突出した部分を有する立体的な構造をとなっている。また、このような構造の下部電極１１２上に強誘電体膜１１３が形成され、更にその上に上部電極１１４が形成されているため、容量素子１１５は立体的な構造を有している。この結果として、容量素子１１５が占める面積を抑制すると共に容量素子１１５の容量を大きくすることができる。ここで、拡散防止層１１０の厚さは１５０ｎｍであり、第２の層間膜の膜厚は８００ｎｍであるから、拡散防止層１１０上面から第２の層間膜１１１上面までの距離は６５０ｎｍである。強誘電体膜１１３の膜厚は５０ｎｍであるから、下部電極の底部と環状部とは、強誘電体膜の膜厚の２倍以上の高さの違いを有している。このようにすると、容量素子１１５を立体化することによる効果を確実に得ることができる。
【００５４】
次に、図１（ｂ）は、下部電極１１２の膜構造を示す断面図である。図１（ｂ）に示すように、下部電極１１２は、粒径１０ｎｍ程度の結晶相の粒である結晶粒２０１が集まり、その隙間を非晶質相２０２によって埋められた構造を有している。
【００５５】
尚、結晶粒２０１の粒径は、本実施形態においては１０ｎｍ程度としており、これが望ましい値であるが、これに限るわけではない。但し、結晶粒２０１の粒径は、下部電極１１２の厚さの半分以下であることが望ましい。これは、結晶粒２０１の粒径が下部電極１１２の厚さの半分以上である場合、下部電極１１２の厚さ方向に結晶粒２０１が１つしか存在しない箇所が生じる。この結果、そのような箇所では、複数の結晶粒２０１の隙間を非晶質相２０２が埋めているという構造を取ることができなくなるからである。具体例としては、本実施形態において下部電極１１２の厚さは２５ｎｍであるから、粒径は１２．５ｎｍ以下であることが好ましい。
【００５６】
また、結晶粒２０１の粒径は、５ｎｍ程度以上であることが好ましい。これは、結晶粒２０１における格子定数が０．５ｎｍ程度であり、安定な結晶となるためには該格子定数の約十倍以上の粒径となっていることが好ましいからである。
【００５７】
ここで、結晶粒２０１は、イリジウム及び酸素からなる白金族金属酸化物であり、ルチル型結晶構造を有している。これにより、アナターゼ型等の他の結晶構造を取っている場合に比べ、耐還元性が向上している。
【００５８】
また、個々の結晶粒２０１の大部分は隣接する結晶粒２０１と接し、電気的に接続されている。これにより、下部電極１１２中において、導電経路のネットワークが平面的に形成されているため、下部電極１１２は高い導電性を有している。特に、このような導電経路が、下部電極１１２中の任意の２点の間に形成されていると、下部電極１１２は確実に高い導電性を有することができる。そのため、このようになっていることが好ましい。
【００５９】
また、非晶質相２０２は、イリジウム、タンタル及び酸素から構成されている。つまり、イリジウム及び酸素からなる白金族金属酸化物と、タンタル及び酸素からなる酸化物との化合物である。ここで、非晶質相２０２により結晶粒２０１の間の隙間を埋めることができるため、その結果として結晶粒２０１を覆うことができる。
【００６０】
また、非晶質相２０２は、以下に説明するように結晶粒２０１に比べてエネルギー的に安定であり、よりエネルギー的に不安定な結晶粒２０１が還元されるのを防ぐ効果を有する。これについて以下に説明する。特に、非晶質相２０２がイリジウム及び酸素に加えてタンタルを含むことにより、イリジウム及び酸素のみからなる非晶質相である場合に比べて還元され難くなっている理由を説明する。
【００６１】
図２に、種々の酸化物について、生成自由エネルギーの温度依存性を示す。つまり、横軸は温度であると共に縦軸は生成自由エネルギーであり、それぞれの酸化物について、温度と生成自由エネルギーとの関係を示している。
【００６２】
ここで、生成自由エネルギーが大きいほどエネルギー的には不安定である。特に、ある条件（酸化物の種類及び温度）において生成自由エネルギーが正の値を取る場合、エネルギー的に不安定であり、酸化物の分解が生じて酸素が脱離する反応が起こりやすい。これは、酸化物の還元反応である。逆に、ある条件において生成自由エネルギーが負である場合、エネルギー的に安定であり、つまり、酸化物の分解（還元）は生じにくい。
【００６３】
図２に示すように、酸化イリジウムＩｒＯ2 は生成自由エネルギーが比較的大きく、特に、約１０００Ｋ以上の範囲において生成自由エネルギーが正の値になる。このため、酸化イリジウムはエネルギー的には不安定であり、還元が生じやすい。
【００６４】
これに対し、酸化タンタルＴａ2Ｏ5は、図２に示す３００〜１５００Ｋの範囲において、−８０（kcal/g）程度の比較的小さい生成自由エネルギーを有している。このため、酸化タンタルＴａ2Ｏ5は酸化イリジウムに比べて安定であり、還元が生じにくい。
【００６５】
このため、酸化イリジウムに酸化タンタルを加えることにより、化合物の生成自由エネルギーが小さくなり、このような化合物によって形成された非晶質相２０２は、酸化イリジウムのみからなる結晶粒２０１に比べて還元され難い。このような、還元され難い非晶質相２０２によって結晶粒２０１を覆っているため、下部電極１１２は還元され難く、安定して使用できる下部電極となっている。
【００６６】
以上の結果、本実施形態の容量素子１１５によると、白金族金属酸化物を用いて形成されている下部電極１１２が還元されるのを抑制することができるため、強誘電体膜１１３に対して白金族金属が拡散することによって発生する電気特性の劣化を抑制することができる。具体的な電気特性の劣化の例としては、リーク電流の増大、耐圧の劣化、膜疲労の発生及びインプリントの発生等があり、これらの電気特性の劣化をいずれも抑制することができる。この際、白金族金属酸化物は導電性であるため、遷移金属又は希土類の酸化物（通常、これらは絶縁性である）を添加する場合とは異なり、下部電極の導電性が劣化することは防がれている。
【００６７】
このように、本実施形態の容量素子１１５は信頼性及び電気特性に優れた容量素子となっている。また、このような容量素子を備えた半導体記憶装置は、信頼性の高い半導体記憶装置となっている。
【００６８】
尚、本実施形態において、非晶質相２０２は、イリジウム、タンタル及び酸素により構成したが、これに限るものではない。例えば、タンタル及び酸素によって構成しても良い。この場合、エネルギー的に不安定であるイリジウムが非晶質相中から排除されているため、非晶質相はエネルギー的に極めて安定であり、還元が生じることは確実に防止される。
【００６９】
また、非晶質相２０２を構成するための元素の一つとして、本実施形態においてはＴａを用いたが、これに限るものではなく、白金族金属の酸化物よりもエネルギー的に安定な酸化物（生成自由エネルギーの小さい酸化物）を作る元素であれば用いることができる。具体的には、図２に記載のある元素の中で例を挙げると、Ｎｂ、Ｓｒ及びＡｌ等の元素を用いることができる。更に、Ｔｉ、Ｈｆ、Ｚｒ、Ｌａ等を用いても良いし、図２に記載のある元素に限るわけでもない。
【００７０】
また、本実施形態において、結晶粒２０１としては酸化イリジウムの結晶を用いたが、これに限るものではなく、Ｐｔ、Ｒｕ、Ｐｄ、Ｒｈ又はＯｓの他の白金族金属の酸化物を用いることもできる。
【００７１】
また、本実施形態中に示した層間膜、拡散防止層１１０、下部電極１１２及び強誘電体膜１１３等の厚さ等、寸法はいずれも例示であり、それぞれの値に限るものではない。
【００７２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る容量素子及び半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００７３】
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）は、本実施形態に係る容量素子１１５及び半導体記憶装置１００の製造工程を説明するための断面図である。ここで、容量素子１１５及び半導体記憶装置１００は、第１の実施形態と同様の構成を有している。このため、図１と同じ符号を用いることにより、個々の構成要素についての詳しい説明は省略する。但し、図１においては詳しい図示を省略した拡散防止層１１０について、本実施形態においては、三層の積層構造を詳しく示している。以下、順に製造工程を説明する。
【００７４】
まず、図３（ａ）に示すように、基板１０１上を素子分離１０７によって区画し、トランジスタ１０２を形成する。トランジスタ１０２は、ソース・ドレイン領域１０３、ゲート絶縁膜１０４、ゲート電極１０５からなっており、ゲート電極１０５の側面にはサイドウォール１０６が形成されている。
【００７５】
更に、基板１０１上に、トランジスタ１０２を覆って第１の層間膜１０８を形成する。これは、例えば、Ｂ及びＰを添加した膜厚８００ｎｍの酸化膜として形成する。更に、第１の層間膜１０８に対し、ソース・ドレイン領域１０３に到達する開口を形成し、該開口にタングステンを埋め込む等により、タングステンからなるコンタクトプラグ１０９を形成する。
【００７６】
以上、いずれも公知の技術により形成すればよい。
【００７７】
次に、図３（ｂ）に示すように、第１の層間膜１０８上において、コンタクトプラグ１０９の上面を覆うように拡散防止層１１０を形成する。より詳しくは、まず、コンタクトプラグ１０９上面及びその周辺の第１の層間膜１０８の上に、ＴｉＡｌＮ膜１１０ａを形成する。次に、ＴｉＡｌＮ膜１１０ａ上に、Ｉｒ膜１１０ｂを形成し、更にＩｒ膜１１０ｂ上に、ＩｒＯ2 膜１１０ｃを形成する。これらの三層の膜は、いずれも厚さ５０ｎｍに形成する。この後、ＴｉＡｌＮ膜１１０ａ、Ｉｒ膜１１０ｂ及びＩｒＯ2 膜１１０ｃを所定の形状に形成することにより、拡散防止層１１０とする。
【００７８】
次に、図３（ｃ）に示すように、第１の層間膜１０８上に、拡散防止層１１０を覆う第２の層間膜１１１を形成する。第２の層間膜１１１は、例えば、厚さ８００ｎｍの酸化膜である。
【００７９】
更に、第２の層間膜１１１に対し、拡散防止層１１０に達する開口部１２０を形成する。開口部１２０は、例えば３００ｎｍの開口径を有しており、拡散防止層１１０上に形成される。
【００８０】
続いて、図４（ａ）に示すように、拡散防止層１１０上に容量素子１１５を形成する。具体的には、まず、拡散防止層１１０上と、開口部１２０の側面（第２の層間膜１１１の側壁）上と、第２の層間膜１１１上における開口部１２０の周辺の領域とに、例えば膜厚２５ｎｍの下部電極１１２を形成する。詳しい形成方法については後に説明する。
【００８１】
このように形成された下部電極１１２は、拡散防止層１１０及びコンタクトプラグ１０９を介してトランジスタ１０２のソース・ドレイン領域１０３と電気的に接続されている。
【００８２】
次に、図４（ｂ）に示すように、下部電極１１２上に、ＳＢＴＮからなる強誘電体膜１１３を形成する。これには、ＭＯＣＶＤ法を用いる。具体的には、Ｓｒ、Ｂｉ、Ｔａ及びＮｂの有機金属をそれぞれ原料ガスとして、不活性ガスであるＡｒガス及び活性ガスである酸素と共に３５０℃に保持した基板上に供給し、基板上において有機金属ガスを熱分解させることによって非晶質の強誘電体膜１１３を形成する。この際、例えば、膜厚を５０ｎｍとし、また、ＳＢＴＮを構成するＳｒ、Ｂｉ、Ｔａ及びＮｂのモル比は、順に０．８：２．２５：１．８：０．２とする。
【００８３】
このようにＭＯＣＶＤ法を用いると、立体的な構造を有する下部電極１１２上に、膜厚が均一な（膜厚のばらつきが小さい）強誘電体膜１１３を形成することができる。例えば、膜厚の最も小さい部分における膜厚が、膜厚の最も大きい部分における膜厚の９０％以上となっているような強誘電体膜１１３を形成することができる。この結果として、強誘電体膜１１３が薄すぎる際に生じる薄膜効果による特性の劣化及び厚すぎる際に生じる分極反転速度の低下を共に回避することができる。
【００８４】
更に、強誘電体膜１１３上に、上部電極１１４を形成する。これは、例えばＩｒＯ2 を用いて厚さ５０ｎｍに形成する。
【００８５】
この後、ＲＴＡ（Rapid Thermal Annealing ）法を用いて熱処理を行なう。例えば、酸素雰囲気中において、一分間の熱処理を行なってもよい。これにより、熱処理前には非晶質であった強誘電体膜１１３を結晶化させる。
【００８６】
以上によって、拡散防止層１１０、下部電極１１２、強誘電体膜１１３及び上部電極１１４により、容量素子１１５が形成される。また、トランジスタ１０２をアクセス・トランジスタとすると共に容量素子１１５をデータ蓄積容量素子とする不揮発性メモリが構成される。
【００８７】
ここで、下部電極１１２は、例えばコスパッタ法を用いて形成する。つまり、ターゲットとして金属イリジウム及び金属タンタルを共に用いるスパッタにより成膜し、二枚のターゲットについて個別に電圧を印加して成膜速度を制御することによって、形成される膜の組成を制御する。
【００８８】
また、コスパッタ法による成膜には、不活性ガスであるＡｒ及び活性ガスである酸素を用いる。また、基板は１００℃以下に保持して成膜するのが好ましく、室温に保持して成膜することが更に好ましい。基板を室温に保持して下部電極１１２を形成すると、粒径１０ｎｍ程度の細かい酸化イリジウムの結晶が形成されると共に、イリジウム、タンタル及び酸素よりなる非晶質相が確実に形成される。
【００８９】
第１の実施形態においても説明したように、本発明の容量素子が備える下部電極は、耐還元性が高められている。これについて、更に説明する。
【００９０】
図５は、前記に説明したようにコスパッタ法を用いて形成し、その後８５０℃の窒素雰囲気中において熱処理を行なった下部電極のＸ線回折測定の結果を示している。より詳しくは、組成比の異なる幾つかの下部電極について、金属イリジウムのピークであるＩｒ（１１１）及びＩｒ（２００）のピークと、酸化イリジウムのピークであるＩｒＯ2 （１１０）及びＩｒＯ2 （１０１）のピークを示している。尚、組成比は、下部電極における体積％によって表されている。
【００９１】
図５に示されているように、Ｔａ2Ｏ5が５％以下である場合には、ＩｒＯ2 が還元されて生じる金属Ｉｒのピークが大きく現われている。特に、ＩｒＯ2 （Ｔａ2Ｏ5が０％）の場合には完全に還元されて金属Ｉｒのピークのみとなり、ＩｒＯ2 のピークは消失している。これは、Ｔａ、Ｉｒ及びＯからなる非晶質相２０２の量（割合）が少ないため、Ｏ2 である結晶粒２０１を十分に覆うことができず、ＩｒＯ2 が還元を受けたものと考えられる。
【００９２】
これに対し、Ｔａ2Ｏ5が１０％以上含まれている場合には、金属Ｉｒのピークは小さく、またＩｒＯ2 のピークが大きく現われている。これは、Ｔａ、Ｉｒ及びＯからなる非晶質相２０２の量（割合）が多いために、ＩｒＯ2 からなる結晶粒２０１を十分に覆うことができ、ＩｒＯ2 の還元が抑制されたためと考えられる。Ｔａ2Ｏ5が１０％以上含まれている場合には、更に金属Ｉｒのピークは小さく、またＩｒＯ2 のピークは大きく現われている。
【００９３】
以上のように、Ｔａ2Ｏ5の含まれる非晶質相２０２が存在することによって、結晶粒２０１が還元されるのを抑制することができる。特に、Ｔａ2Ｏ5が２０Vol ％以上である場合には、結晶粒２０１の還元を確実に抑制することができる。
【００９４】
次に、図６に、前記の方法により厚さ１００ｎｍに形成した下部電極について、シート抵抗の組成依存性を示す。ここでは、コスパッタ法による成膜を行なった直後及び窒素雰囲気下における８００℃の熱処理を行なった後について示している。また、図６においては、組成は体積比によって表している。
【００９５】
図６に示すように、Ｔａ2Ｏ5の割合が小さい場合、特に、５％より小さい場合、熱処理を行なうとシート抵抗が大きく低下する。これに対し、Ｔａ2Ｏ5の割合が５％以上である場合、熱処理によるシート抵抗の低下は小さくなり、１０％以上である場合には確実にシート抵抗の低下は小さい。これは、図５等に基づいて既に説明したように、Ｔａ2Ｏ5の割合が小さい場合には結晶粒２０１を構成するＩｒＯ2 が還元され、酸化物よりも抵抗の小さい金属Ｉｒとなるためと考えられる。これに対して、Ｔａ2Ｏ5の割合が大きくなると、このような還元が抑制されるのである。
【００９６】
また、Ｔａ2Ｏ5の割合が大きくなると、特に３０％以上となると、成膜直後（熱処理前）のシート抵抗が急激に大きくなる。５０％以上の場合は示していないが、シート抵抗はされに大きくなっている。これは、結晶粒２０１に比べて高抵抗である非晶質相２０２の割合が増加した結果と思われる。
【００９７】
以上から、下部電極に含まれるＴａ2Ｏ5は、体積比について５％以上であり且つ３０％以下であることが好ましい。
【００９８】
次に、以上に説明した本実施形態の容量素子１１５のヒステリシス特性について、図７（ａ）及び（ｂ）を用いて説明する。図７（ａ）は、ＩｒＯ2 のみを材料として下部電極を形成した、比較例としての容量素子のヒステリシス特性である。また、図７（ｂ）は、ＩｒＯ2 及びＴａ2Ｏ5を材料として下部電極を形成した、本実施形態の容量素子のヒステリシス特性である。つまり、いずれも印加電圧を変化させた場合の分極の大きさの変化を示している。
【００９９】
図７（ａ）に特性を示す容量素子の場合、残留分極率２Ｐｒ＝４．３６（μＣ／ｃｍ2 ）であり且つ抗電圧が２Ｖｃ＝０．５４（Ｖ）である。これらの値は、図７（ｂ）に特性を示す容量素子の場合の２Ｐｒ＝８．８６（μＣ／ｃｍ2 ）で且つ２Ｖｃ＝０．８５（Ｖ）である値に比べて小さく、図７（ａ）の容量素子はヒステリシス特性が不十分である。
【０１００】
図７（ａ）に特性を示す比較例の容量素子の場合、下部電極を構成するＩｒＯ2 がＭＯＣＶＤ処理中に還元されて金属Ｉｒとなり、容量膜である強誘電体膜に対して拡散する。この結果、強誘電体膜を構成するＳＢＴＮの結晶性が劣化し、ヒステリシス特性が劣化しているものと考えられる。これに対し、図７（ｂ）に特性を示す本実施形態の容量素子の場合、下部電極１１２における非晶質相に含まれるＴａ2Ｏ5により、結晶相のＩｒＯ2 が還元されるのを抑制し、これによって強誘電体膜に対する金属Ｉｒの拡散を抑制する。この結果、ＳＢＴＮの結晶性の劣化は回避され、十分なヒステリシス特性が得られたと考えられる。尚、図７（ｂ）に示す特性は、下部電極１１２にＴａ2Ｏ5が２０Vol ％含まれている場合である。
【０１０１】
以上説明したように、本実施形態の容量素子の製造方法によると、還元されやすい結晶粒２０１を生成自由エネルギーの小さい（エネルギー的に安定な）非晶質相２０２によって覆った構造を有する下部電極１１２を形成することができる。このため、ＭＯＣＶＤ法によって強誘電体膜を形成する等のために還元性の条件となる場合にも、下部電極１１２が還元されるのを防ぐことができる。この結果、金属Ｉｒが強誘電体膜に拡散するのを防止し、容量素子の電気特性が劣化するのを防ぐ効果を有する本発明の容量素子を製造することができる。
【０１０２】
また、本実施形態の容量素子の製造方法を含む半導体記憶装置の製造方法により、信頼性の高い半導体記憶装置を製造することができる。
【０１０３】
尚、本実施形態においては、下部電極１１２の形成方法としてコスパッタ法を用いた。しかし、これには限らず、例えばコスパッタ法に代えて通常にスパッタ法を用いても良い。この場合、Ｉｒ−Ｔａの合金をターゲットとして用いるか、又は、Ｉｒ−Ｔａの酸化物をターゲットとして用いればよい。更に、スパッタ法の他には、ＭＯＣＶＤ法を用いて下部電極を形成することもできる。この場合、Ｉｒ及びＴａを含む有機金属分子を材料として用いればよい。
【０１０４】
また、第１及び第２の実施形態において、白金族金属酸化物としては酸化イリジウムの結晶を用いた。しかし、Ｐｔ、Ｒｕ、Ｐｄ、Ｒｈ及びＯｓ等の他の白金族金属酸化物を用いることもできる。更に、非晶質相を構成する元素の一つとしてＴａを用いたが、これに代えて、白金族金属酸化物よりもエネルギー的に安定な酸化物を作る物質、例えばＮｂ、Ｓｒ又はＡｌ等の元素を用いることもできる。
【０１０５】
尚、本実施形態においても、非晶質相２０２は、イリジウム、タンタル及び酸素により構成したが、これに限るものではない。例えば、タンタル及び酸素によって構成しても良い。この場合、エネルギー的に不安定であるイリジウムが非晶質相中から排除されているため、非晶質相はエネルギー的に極めて安定であり、還元が生じることは確実に防止される。
【産業上の利用可能性】
【０１０６】
以上説明したように、本発明によると、強誘電体薄膜に対する白金族金属の拡散を抑制することによって電気特性の劣化を抑制することが可能であり、強誘電体膜を用いた容量素子等に有用である。
【図面の簡単な説明】
【０１０７】
【図１】図１（ａ）は、本発明の第１の実施形態に係る容量素子の要部断面を示す図であり、図１（ｂ）は、本発明の第１の実施形態に係る容量素子における下部電極の膜構造断面を示す図である。
【図２】図２は、酸化物の生成自由エネルギーの温度依存性を示したものである。
【図３】図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る容量素子の製造方法を説明するための要部工程断面を示す図である。
【図４】図４（ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の製造方法を説明するための要部工程断面を示す図である。
【図５】図５は、幾つかの組成の下部電極について、Ｘ線回折測定結果を示す図である。
【図６】図６は、下部電極のシート抵抗の組成依存性を示す図である。
【図７】図７（ａ）は、ＩｒＯ2 のみを用いて下部電極を形成した場合における容量素子のヒステリシス特性を表す図であり、図７（ｂ）は、ＩｒＯ2  及びＴａ2Ｏ5を用いて下部電極を形成した場合における容量素子のヒステリシス特性を表す図である。
【符号の説明】
【０１０８】
１００      半導体記憶装置
１０１      半導体基板
１０２      トランジスタ
１０３      ソース・ドレイン領域
１０４      ゲート絶縁膜
１０５      ゲート電極
１０６      サイドウォール
１０７      素子分離
１０８      第１の層間膜
１０９      コンタクトプラグ
１１０      拡散防止層
１１０ａ    ＴｉＡｌＮ膜
１１０ｂ    Ｉｒ膜
１１１ｃ    ＩｒＯ2 膜
１１１      第２の層間膜
１１２      下部電極
１１３      強誘電体膜
１１４      上部電極
１１５      容量素子
１２０      開口部
２０１      結晶粒
２０２      非晶質相
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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