(57)【要約】【課題】各部品が誤動作しにくい、ノイズが発生しにくい、コストが安い液晶表示装置を提供する。【解決手段】複数の行電極１８及び複数の列電極１７を有する液晶パネル１１と、各行電極１８を駆動するゲートドライバ１６と、各列電極１７を駆動するソースドライバ１５とドットクロック信号及び画像データ等が入力され、表示データ等を出力する制御回路１２と、前記ゲートドライバ１６及び前記ソースドライバ１５及び前記制御回路１２に対し、駆動電圧を出力する電源供給回路１３とを備え、前記制御回路１２はリセット信号及び前前記ドットクロック信号の入力開始後に、前記電源供給回路１３をして、前記ソースドライバ１５の出力部に対し、第１電圧を出力させ、前記ゲートドライバ１６の出力部に対し第２電圧を出力させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の行電極及び複数の列電極を有する液晶パネルと、各行電極を駆動するゲートドライバと、各列電極を駆動するソースドライバと、ドットクロック信号及び画像データ等が入力され、表示データ等を出力する制御回路と、前記ゲートドライバ及び前記ソースドライバ及び前記制御回路に対し、駆動電圧を出力する電源供給回路とを備え、前記制御回路はリセット信号及び前記ドットクロック信号の入力開始後に、前記電源供給回路をして、前記ソースドライバの出力部に対し、第１電圧を出力させ、前記ゲートドライバの出力部に対し、第２電圧を出力させる事を特徴とする液晶表示装置。
【請求項２】
前記制御回路にリセット回路を接続させ、前記リセット回路は、前記駆動電圧の立上り状態を検知すると、前記リセット信号を出力し、一方、前記ドットクロック信号に同期して前記画像データが入力する事を特徴とする請求項１の液晶表示装置。
【請求項３】
前記制御回路は前記電源供給回路に対し、垂直クロック信号を与えることなく、前記電源供給回路に対し、前記リセット信号より遅延した制御信号を出力する事を特徴とする請求項１の液晶表示装置
【請求項４】
前記制御回路はロジック回路と、組合せ論理回路とからなり、前記ロジック回路は前記リセット信号を遅延させた遅延リセット信号を出力し、前記組合せ論理回路は、前記ドットクロック信号及び前記リセット信号及び前記遅延リセット信号の入力により、前記制御信号を出力する事を特徴とする請求項３の液晶表示装置。
【請求項５】
前記電源供給回路は、電源ＩＣと、前記電源ＩＣによりＰＷＭ制御された第１及び第２スイッチングレギュレータと、前記第２スイッチングレギュレータに接続され、前記制御信号が入力される第１制御端子を有する第１スイッチとを備え、前記第１スイッチングレギュレータにより、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し前記第１スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチは閉成され、前記第１電圧が出力開始される事を特徴とする請求項３の液晶表示装置。
【請求項６】
前記第２スイッチングレギュレータに接続された変換回路と、前記変換回路の出力側に接続され、前記第１スイッチの出力側に接続された第２制御端子を有する第２スイッチとを備え、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは閉成され、前記第１電圧及び前記第２電圧が共に出力開始される事を特徴とする請求項５の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関する。
【背景技術】
【０００２】
従来、この種の装置は例えば特許文献１に示されている。特許文献１の図１によると、液晶パネル１１と、ゲートドライバ１２と、ソースドライバ１３と、コントロールＩＣ１４と、電源ＩＣ１５とからなる液晶表示装置が示されている。
【０００３】
そして、電源ＩＣ１５は、ソースドライバ１３に対し、駆動用電圧３．３ボルトおよび第１電圧５ボルトを出力している。電源ＩＣ１５は、ゲートドライバ１２に対し、駆動電圧３．３ボルトおよび第２電圧１５ボルトおよび第３電圧−１５ボルトを出力している。また、コントロールＩＣ１４は、画像データが入力され、ソースドライバ１３に対し、表示データ等を出力している。
【特許文献１】特開２００４−４５７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし上記装置では、ソースドライバ１３に対し、駆動電圧の入力前に、表示データや第１電圧が入力される事がある。また、ゲートドライバ１２に対し、駆動電圧の入力前に第２電圧が入力される事がある。そのため、各部品が誤動作したり、故障する、第１の欠点がある。
【０００５】
本発明者は、この欠点を解消するために、コントローラＩＣ１４が出力する垂直クロック信号が入力され、制御信号を出力するアナログＩＣを設けた。なお、この制御信号は、駆動電圧と、表示データと、第１電圧および第２電圧の出力順序を定めるものである。しかし、デジタル信号を取り扱うコントローラＩＣ１４の出力側にアナログＩＣを設けるので、ノイズが発生し易い、第２の欠点がある。更に、アナログＩＣを新たに設けるので、コストが高くなる、第３の欠点がある。
【０００６】
そこで、本発明は、この様な従来の欠点を考慮し、各部品が誤動作しにくい、ノイズが発生しにくい、コストが安い液晶表示装置を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１の本発明では、複数の行電極及び複数の列電極を有する液晶パネルと、各行電極を駆動するゲートドライバと、各列電極を駆動するソースドライバと、ドットクロック信号及び画像データ等が入力され、表示データ等を出力する制御回路と、前記ゲートドライバ及び前記ソースドライバ及び前記制御回路に対し、駆動電圧を出力する電源供給回路とを備え、前記制御回路はリセット信号及び前記ドットクロック信号の入力開始後に、前記電源供給回路をして、前記ソースドライバの出力部に対し、第１電圧を出力させ、前記ゲートドライバの出力部に対し、第２電圧を出力させる。
【０００８】
請求項２の本発明では、前記制御回路にリセット回路を接続させ、前記リセット回路は、前記駆動電圧の立上り状態を検知すると、前記リセット信号を出力し、一方、前記ドットクロック信号に同期して前記画像データが入力する。
【０００９】
請求項３の本発明では、前記制御回路は前記電源供給回路に対し、垂直クロック信号を与えることなく、前記電源供給回路に対し、前記リセット信号より遅延した制御信号を出力する。
【００１０】
請求項４の本発明では、前記制御回路はロジック回路と、組合せ論理回路とからなり、前記ロジック回路は前記リセット信号を遅延させた遅延リセット信号を出力し、前記組合せ論理回路は、前記ドットクロック信号及び前記リセット信号及び前記遅延リセット信号の入力により、前記制御信号を出力する。
【００１１】
請求項５の本発明では、前記電源供給回路は、電源ＩＣと、前記電源ＩＣによりＰＷＭ制御された第１及び第２スイッチングレギュレータと、前記第２スイッチングレギュレータに接続され、前記制御信号が入力される第１制御端子を有する第１スイッチとを備え、前記第１スイッチングレギュレータにより、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し前記第１スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチは閉成され、前記第１電圧が出力開始される。
【００１２】
請求項６の本発明では、前記第２スイッチングレギュレータに接続された変換回路と、前記変換回路の出力側に接続され、前記第１スイッチの出力側に接続された第２制御端子を有する第２スイッチとを備え、前記駆動電圧が立上り状態になると、前記リセット信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは開成され、前記リセット信号がＨｉに変化して所定時間が経過し、かつ前記ドットクロック信号が入力されていると、前記制御信号はＨｉに変化し、前記第１スイッチ及び前記第２スイッチは閉成され、前記第１電圧及び前記第２電圧が共に出力開始される。
【発明の効果】
【００１３】
請求項１の構成により、駆動電圧が立上り状態にある事を示すリセット信号およびドットクロック信号の入力後に、ソースドライバおよびゲートドライバの各出力部に対し、第１電圧および第２電圧を出力させるので、ソースドライバおよびゲートドライバは安定して動作する。その結果、これらのドライバが誤動作することを防止できる。
【００１４】
請求項２の構成により、駆動電圧の立上り状態は、確実にリセット信号の入力開始に一致し、画像データの入力開始状態は確実に、ドットクロック信号の入力開始に一致する。
【００１５】
請求項３の構成により、垂直クロック信号が入力されるアナログＩＣが必要ないので、デジタル信号を取り扱う制御回路とアナログＩＣを接続することがなく、ノイズの発生を抑制できる。また、アナログＩＣが不要となるので、コストが安くなる。
【００１６】
請求項４の構成により、制御回路はロジック回路と組合せ論理回路で構成し、デジタル信号を処理するので、ノイズが発生しにくい。また、両回路共、デジタル回路であるので、１個の集積回路素子（ＩＣ）として構成でき、コストが安くなる。
【００１７】
請求項５の構成により、駆動電圧が立上って、所定時間が経過し、かつドットクロック信号が入力されていると、確実に第１電圧を出力することができ、ソースドライバの誤動作を確実に防止できる。
【００１８】
請求項６の構成により、駆動電圧が立上って、所定時間経過し、かつドットクロック信号が入力されていると、確実に第１電圧および第２電圧を出力することができ、ソースドライバおよびゲートドライバの誤動作を、より確実に防止できる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明を実施するための最良の形態を、実施例及び図面を用いて詳細に説明する。以下の実施例は、本発明の技術思想を具体化するための液晶表示装置の一例を例示するものである。本発明は、特許請求の範囲に示した技術思想を逸脱することなく、種々の変更を行ったものにも、均しく適用し得る。
【実施例】
【００２０】
以下、図１ないし図３に従い、本実施例に係る液晶表示装置１０を説明する。図１は液晶表示装置１０のブロック図である。図２は、液晶表示装置１０に用いられる制御回路１２のブロック図である。図３は、液晶表示装置１０に用いられる電源供給回路１３のブロック図である。
【００２１】
図１において、液晶表示装置１０は、液晶パネル１１と、制御回路１２と、電源供給回路１３と、ガンマ補正回路１４と、複数個のソースドライバ１５と、複数個のゲートドライバ１６等から構成されている。
【００２２】
液晶パネル１１は例えば、下ガラス基板上に複数個設けられた行電極１８と、複数個の列電極１７と、それらの交点近傍に設けられたＴＦＴと、ＴＦＴに接続された画素電極などを有する。液晶パネル１１は、上ガラス基板に設けられたコモン（共通）電極と、下ガラス基板と、上ガラス基板との間に設けられた液晶（共に図示せず）等を有する。
【００２３】
制御回路１２は、入力インターフェース（図示せず）を介して、コンピュータ、テレビジョン装置、ビデオ再生装置、ＤＶＤ再生装置（共に図示せず）等から送られてきたデータイネーブル信号ＤＥが入力される。
【００２４】
また、制御回路１２は、上記装置等から送られてきた、例えばＲＧＢ各８ビットの画像データＩＲＤ，ＩＧＤ，ＩＢＤが入力される。制御回路１２は、ドットクロック信号ＤＯＴＣＬＫ，垂直同期信号ＶＳＹＮ，水平同期信号ＨＳＹＮが入力される。
【００２５】
制御回路１２は、上記入力信号を信号処理し、ソースドライバ１５に対し、表示データＯＲＤ，ＯＧＤ、ＯＢＤ，極性反転信号ＰＯＬ，ストローブ信号ＳＴＲＢ，クロック信号ＣＬＫ等を出力する。
【００２６】
また、制御回路１２は垂直クロック信号ＣＰＶを、ゲートドライバ１６へ供給する。制御回路１２は、ゲートドライバ１６に対し、フレーム信号ＦＬＭを供給する。
【００２７】
更に、制御回路１２は、電源供給回路１３に対し、各部品への電源供給順序を示す制御信号ＣＯＮＴを出力する。この様に、制御回路１２は、電源供給回路１３およびゲートドライバ１６およびソースドライバ１５に対し、各種信号を出力する。
【００２８】
電源供給回路１３は、入力された直流電圧ＶＩＮ（例えば１２ボルト）をもとに、各部品に対し、適正な直流電圧を出力する。具体的には、電源供給回路１３は、ガンマ補正回路１４に対し、第１電圧ＶＧＥＮ（例えば、５ボルト）を出力する。
【００２９】
電源供給回路１３は、制御回路１２と、ソースドライバ１５と、ゲートドライバ１６に対し、各々、駆動用電圧ＶＤＤ（例えば、３．３ボルト）を出力する。
【００３０】
電源供給回路１３は、ソースドライバ１５が有する出力部に対し、第１電圧ＶＧＥＮを出力する。
【００３１】
電源供給回路１３は、ゲートドライバ１６が有する出力部に対して、第２電圧ＶＧＨ（例えば、１５ボルト）および第３電圧ＶＧＬ（例えば、−１５ボルト）を出力する。
【００３２】
ガンマ補正回路１４は、電源供給回路１３から供給された第１電圧ＶＧＥＮと接地電圧を抵抗分圧することにより、各ソースドライバ１５に対し、ガンマ補正電圧ＶＧＭ１〜ＶＧＭ１０を出力する。
【００３３】
ソースドライバ１５は、このガンマ補正用電圧ＶＧＭ１〜ＶＧＭ１０を、内蔵されたＤ／Ａコンバータの基準電圧として利用する。その結果、ソースドライバ１５は、入力された画像データＯＲＤ，ＯＧＤ，ＯＢＤをアナログ変換し、内蔵する出力部を介して、各列電極１７に対し、上記アナログ変換された電圧を出力する。また、電源供給回路１３は、電源ＩＣ１９を有している。
【００３４】
リセット回路２０は、例えばリセットＩＣ（図示せず）からなり、入力側には、駆動電圧ＶＤＤ（３．３ボルト）が入力される。リセット回路２０の出力側は制御回路１２の入力側に接続されている。
【００３５】
リセット回路２０は、駆動電圧ＶＤＤの立上り状態を検知する。例えば、駆動電圧ＶＤＤが２．５ボルト未満の時、リセット回路２０は、制御回路１２に対し、Ｌｏ信号を出力する。駆動電圧ＶＤＤが２．５ボルト以上の時、リセット回路２０は制御回路１２に対しリセット信号ＲＥＳＥＴＮ（Ｈｉ信号）を出力する。
【００３６】
次に、図２に従い、制御回路１２を説明する。図２において、ドットクロック信号ＤＯＴＣＬＫと、リセット信号ＲＥＳＥＴＮはロジック回路２１に入力される。ロジック回路２１は、入力される信号をデジタル信号処理して出力するものである。なお、各種信号ＤＥ，ＩＲＤ，ＩＧＤ，ＩＢＤ，ＶＳＹＮ，ＨＳＹＮ等（図１参照）も、ロジック回路２１に入力されるが、図２では、図示を省略している。
【００３７】
ロジック回路２１は、リセット信号ＲＥＳＥＴＮを遅延させた遅延リセット信号ＲＥＳＥＴＯＵＴを出力する。また、リセット信号ＲＥＳＥＴＮは、バッファ回路２２を介してアンドゲート２３に入力される。遅延リセット信号ＲＥＳＥＴＯＵＴも、アンドゲート２３に入力される。アンドゲート２３の出力は、フリップフロップ２４のリセット端子Ｒに入力される。
【００３８】
また、ドットクロック信号ＤＯＴＣＬＫは、バッファ回路２５およびノット回路２６を介して、フリップフロップ２４のＣ端子に入力される。フリップフロップ２４のＤ端子は反転端子ＸＱに接続されている。
【００３９】
フリップフロップ２４のＱ端子は、ノット回路２７を介して、バッファ回路２８の端子に接続されている。また、バッファ回路２８には、駆動電圧ＶＤＤは印加されている。
【００４０】
バッファ回路２８の出力側は、外付け抵抗２９を介して接地されている。また、上記出力側は、バッファ回路３０を介して、アンドゲート３１の入力側に接続されている。
【００４１】
同様に、フリップフロップ２４のＱ端子は、バッファ回路３２を介して、バッファ回路３３の端子に接続されている。また、バッファ回路３３には、駆動電圧ＶＤＤが印加されている。
【００４２】
バッファ回路３３の出力側は、外付け抵抗３４ａを介して接地されている。また上記出力側は、バッファ回路３４を介して、アンドゲート３１の入力側に接続されている。
【００４３】
アンドゲート３１の出力は、バッファ回路３５を介して、制御信号ＣＯＮＴとして出力される。以上述べた部品２２〜３５により、組合せ論理回路３６は構成されている。
【００４４】
組合せ論理回路３６は、ドットクロック信号ＤＯＴＣＬＫと、リセット信号ＲＥＳＥＴＮと、遅延リセット信号ＲＥＳＥＴＯＵＴの入力により、制御信号ＣＯＮＴを出力する。以上の部品により、制御回路１２は構成されている。
【００４５】
次に、図３に従い、電源供給回路１３を説明する。図３において、電源供給回路１３は電源電圧検知回路３７と、第１スイッチングレギュレータ３８と、電源ＩＣ３９を有している。更に、電源供給回路１３は、第２スイッチングレギュレータ４０と、第１スイッチ４１と、変換回路４２と、第２スイッチ４３と、第３スイッチングレギュレータ４４とを有している。
【００４６】
電源電圧検知回路３７は、例えば、リセットＩＣ（図示せず）と、２個のトランジスタ等からなり、電源電圧ＶＩＮが所定値（例えば、直流１２ボルト）以上になると、電圧ＶＣＣ（例えば、直流１４ボルト）を出力する。そして、電源電圧検知回路３７は、電源電圧ＶＩＮが所定値未満になると、電圧ＶＣＣの出力を停止する。
【００４７】
第１スイッチングレギュレータ３８は電源電圧検知回路３７に接続され、電圧ＶＣＣが入力される。第１スイッチングレギュレータ３８は電源ＩＣ３９に接続され、ＰＷＭ制御信号Ｐ１が入力される。第１スイッチングレギュレータ３８は上記信号Ｐ１により、駆動電圧ＶＤＤ（３．３ボルト）を出力する。
【００４８】
第２スイッチングレギュレータ４０は電源電圧検知回路３７に接続され、電圧ＶＣＣが入力される。第２スイッチングレギュレータ４０は電源ＩＣ３９に接続され、ＰＷＭ制御信号Ｐ２が入力される。第２スイッチングレギュレータ４０は上記信号Ｐ２により、５ボルトを出力する。
【００４９】
第１スイッチ４１は例えばＭＯＳＦＥＴ等からなり、第２スイッチングレギュレータ４０の出力側に接続されている。第１スイッチ４１の第１制御端子は制御信号ＣＯＮＴが入力される。
【００５０】
第１スイッチングレギュレータ３８により、駆動電圧ＶＤＤが立上り状態になると（具体的には、例えば、２．５ボルト以上）、リセット信号ＲＥＳＥＴＮは、Ｌｏ状態からＨｉ状態に変わる。この時、制御信号ＣＯＮＴは未だＬｏ状態であるので、第１スイッチ４１は開成のままである。
【００５１】
リセット信号ＲＥＳＥＴＮがＨｉに変化して、所定時間が経過し、かつドットクロック信号ＤＯＴＣＬＫが入力されていると、制御信号ＣＯＮＴはＬｏ状態からＨｉ状態へ変化する。この時、第１スイッチ４１は閉成され、第１電圧ＶＧＥＮ（５ボルト）の出力が開始される。
【００５２】
変換回路４２は、例えば、チャージポンプと安定化回路等からなり、第２スイッチングレギュレータ４０に接続されている。変換回路４２は、第２スイッチングレギュレータ４０からスイッイングパルスが入力される。
【００５３】
第２スイッチ４３は例えば、ＭＯＳＦＥＴ等からなり、変換回路４２の出力側に接続されている。第２スイッチ４３の第２制御端子は、第１スイッチ４１の出力側に接続されている。
【００５４】
上記構成により、駆動電圧ＶＤＤが立上り状態になると、リセット信号ＲＥＳＥＴＮはＨｉに変化する。しかし、第１スイッチ４１および第２スイッチ４３は開成されたままである。
【００５５】
リセット信号ＲＥＳＥＴＮがＨｉに変化して、所定時間が経過し、かつドットクロック信号ＤＯＴＣＬＫが入力されていると、第１スイッチ４１および第２スイッチ４３は閉成される。その結果、第１電圧ＶＧＥＮおよび第２電圧ＶＧＨは共に、出力が開始される。
【００５６】
第３スイッチングレギュレータ４４は例えば、ＭＯＳＦＥＴ等からなり、電源電圧検知回路３７に接続され、電圧ＶＣＣが入力される。第３スイッチングレギュレータ４４は電源ＩＣ３９に接続され、ＰＷＭ制御信号Ｐ３が入力される。第３スイッチングレギュレータ４４は上記信号Ｐ３により、第３電圧ＶＧＬ（−１５ボルト）を出力する。以上の部品により、電源供給回路１３は構成されている。
【００５７】
次に、図１ないし図５に従い、この液晶表示装置１０の動作を説明する。図４および図５は、液晶表示装置１０に用いられる各電圧および各信号の波形図である。また、図５に示したＡ１信号およびＡ２信号は各々、制御回路１２を構成するアンドゲート３１への入力信号を示す。また、図４に比べ、図５の方が、経過時間のスケール（尺度）が、極めて大きい。
【００５８】
最初に使用者（ユーザ）は例えば、スタートボタン（図示せず）を押したものとする。スタートボタンが設けられた入力部は、電源回路（共に図示せず）に接続されている。電源回路は例えば、商用電源（例えば、交流１００ボルト）を直流１２ボルトに変換するものである。その結果、電源供給回路１３に対し、電源電圧ＶＩＮ（直流１２ボルト）の入力は始まる。
【００５９】
電源供給回路１３において、電圧ＶＣＣ（１４ボルト）が生成され、第１スイッチングレギュレータ３８により、駆動電圧ＶＤＤが徐々に増加する（図４（ａ）参照）。第１スイッチングレギュレータ３８はＰＷＭ制御されているので、駆動電圧ＶＤＤは比較的、緩やかに立上る。同様に、第３電圧ＶＧＬ（−１５ボルト）も、緩やかに立上る。
【００６０】
駆動電圧ＶＤＤが２．５ボルト未満の時に、リセット信号ＲＥＳＥＴＮはＬｏ状態である。駆動電圧ＶＤＤが２．５ボルト以上になると、リセット信号ＲＥＳＥＴＮはＨｉ状態に変わる（図４（ｂ）参照）。
【００６１】
しばらく時間が経過すると、制御回路１２に対し、データイネーブル信号ＤＥと、ドットクロック信号ＤＯＴＣＬＫと、画像データＩＲＤ，ＩＧＤ，ＩＢＤ等が同時に入力される。
【００６２】
この時、駆動電圧ＶＤＤは予め立上っているので、制御回路１２は、即座に、上記画像データを表示データＤ（即ち、表示データＯＲＤ，ＯＧＤ，ＯＢＤのこと）に変換させ、ソースドライバ１５に出力する。その結果、上記信号ＤＥ，ＤＯＴＣＬＫ，Ｄは、殆ど同時に立上る（図４（ｃ），（ｄ），（ｅ）参照）。
【００６３】
なお、図４（ｃ），（ｄ）において、データイネーブル信号ＤＥおよびドットクロック信号ＤＯＴＣＬＫは、立上ってからＨｉ状態を維持している様に図示している。しかし、実際は、上記状態の間、上記信号ＤＥ，ＤＯＴＣＬＫは、ＨｉとＬｏの波形を繰り返している。
【００６４】
この様に、制御回路１２にリセット回路２０が接続され、リセット回路２０は駆動電圧ＶＤＤの立上り状態を検知すると、リセット信号ＲＥＳＥＴＮ（Ｈｉ状態）を出力する。一方、制御回路１２に対して、ドットクロック信号ＤＯＴＣＬＫに同期して、画像データＩＲＤ，ＩＧＤ，ＩＢＤが入力される。
【００６５】
この時、制御回路１２を構成するロジック回路２１は、入力されたリセット信号ＲＥＳＥＴＮを遅延させ、遅延リセット信号ＲＥＳＥＴＯＵＴを出力する（図４（ｆ）参照）。
【００６６】
そして、制御回路１２を構成する組合せ論理回路３６において、フリップフロップ２４のＲ端子には、遅延リセット信号ＲＥＳＥＴＯＵＴと、リセット信号ＲＥＳＥＴＮとのアンド信号が入力される。
【００６７】
フリップフロップ２４のＣ端子には、ドットクロック信号ＤＯＴＣＬＫの反転信号が入力される。フリップフロップ２４において、Ｒ端子がＨｉ状態で、Ｃ端子への入力信号が立下り状態の時、出力Ｑは維持状態となる。また、Ｒ端子がＨｉ状態で、Ｃ端子への入力信号が立上り状態の時、出力Ｑは反転した出力を与える。
【００６８】
更に、フリップフロップ２４において、Ｒ端子がＬｏ状態の時、Ｃ端子への入力信号の状態に係わらず、出力ＱはＬｏ状態となる。
【００６９】
図２に示した組合せ論理回路３６の構成により、アンドゲート３１の一方の入力であるＡ１信号は、図５（ｃ）に示した通りとなる。また、Ａ２信号は、図５（ｄ）に示した通りとなる。
【００７０】
Ａ１信号とＡ２信号は共に周期的に、出力が部分的に低下するが、Ｈｉ状態の範囲にある。従って、Ａ１信号とＡ２信号の論理積である制御信号ＣＯＮＴは、立上ってからＨｉ状態を維持する（図４（ｇ）と図５（ｅ）を参照）。
【００７１】
この様に、制御回路１２は、リセット信号ＲＥＳＥＴＮがＨｉに変化して所定時間が経過し、かつドットクロック信号ＤＯＴＣＬＫが入力されていると、制御信号ＣＯＮＴ（Ｈｉ状態）を出力する（図４（ｇ）参照）。
【００７２】
そして、制御信号ＣＯＮＴは、第１スイッチ４１を閉成する。その結果、制御回路１２は電源供給回路１３をして、ソースドライバ１５の出力部に対し第１電圧ＶＧＥＮを出力させる（図４（ｈ）参照）。また、第１電圧ＶＧＥＮは、第２スイッチ４３を閉成する。
【００７３】
その結果、制御回路１２は電源供給回路１３をして、ゲートドライバ１６の出力部に対し、第２電圧ＶＧＨを出力させる（図４（ｉ）参照）。この様にして、液晶パネル１１において、入力された画像データＩＲＤ，ＩＧＤ，ＩＢＤに基づく、正常な画像が表示される。
【００７４】
なお、通常、データイネーブル信号ＤＥは、出力期間と、次の出力期間との間に休止期間がある（図４（Ｃ）参照）。この時、何らかの異常により、ドットクロック信号ＤＯＴＣＬＫも、Ｈｉ状態のままに、又は、Ｌｏ状態のままになる事が稀に起こる（図４（ｄ）参照）。
【００７５】
この時、表示データＤと、制御信号ＣＯＮＴと、第１電圧ＶＧＥＮと、第２電圧ＶＧＨも、一時的にＬｏ状態となり、表示が一時的に行われない。
【００７６】
以上述べた様に、本発明では、制御回路１２は電源供給回路１３に対し、垂直クロック信号ＣＰＶを出力しない。
【００７７】
制御回路１２は電源供給回路１３に対し、リセット信号ＲＥＳＥＴＮを遅延した制御信号ＣＯＮＴを出力する。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例に係る液晶表示装置１０を示すブロック図である。
【図２】液晶表示装置１０に用いられる制御回路１２のブロック図である。
【図３】液晶表示装置１０に用いられる電源供給回路１３のブロック図である。
【図４】液晶表示装置１０に用いられる各電圧等の波形図である。
【図５】液晶表示装置１０に用いられる各信号の波形図である。
【符号の説明】
【００７９】
１０  液晶表示装置
１１  液晶パネル
１２  制御回路
１３  電源供給回路
１５  ソースドライバ
１６  ゲートドライバ
１７  列電極
１８  行電極
２０  リセット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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