(57)【要約】    【課題】  キャリアの移動度の低下を防止することが可能で、システムオンチップ用の素子として好適なマルチゲート絶縁膜を有する半導体装置及びその製造方法を提供すること。    【解決手段】  ＮＭＯＳ形成用のセル領域及びＮＭＯＳとＰＭＯＳ形成用の周辺回路領域が画定されたシリコン基板３１と、セル領域のシリコン基板３１上に形成された純粋なシリコン酸化膜３６Ｂと、周辺回路領域のシリコン基板３１上に形成された酸窒化膜３６Ａと、セル領域の純粋なシリコン酸化膜３６Ｂ上及び周辺回路領域のＮＭＯＳ領域の酸窒化膜３６Ａ上に、それぞれｎ＋シリコン電極３７Ｂ、低抵抗メタル電極４０及びゲートハードマスク４１の順に積層された第１ゲート１００、第２ゲート２００と、周辺回路領域のＰＭＯＳ領域の酸窒化膜３６Ａ上に、ｐ＋シリコン電極３７Ａ、低抵抗メタル電極４０及びゲートハードマスク４１の順に積層された第３ゲート３００とを含む。【選択図】図３Ｇ
2006190942.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳが形成されるセル領域及びＮＭＯＳとＰＭＯＳとが形成される周辺回路領域が画定されたシリコン基板と、
前記セル領域における前記シリコン基板上に形成された純粋なシリコン酸化膜と、
前記周辺回路領域における前記シリコン基板上に形成された酸窒化膜と、
前記セル領域における前記純粋なシリコン酸化膜上に、ｎ＋シリコン電極、低抵抗メタル電極及びゲートハードマスクの順に積層された第１ゲートと、
前記周辺回路領域のうち前記ＮＭＯＳが形成される領域の前記酸窒化膜上に、ｎ＋シリコン電極、低抵抗メタル電極及びゲートハードマスクの順に積層された第２ゲートと、
前記周辺回路領域のうち前記ＰＭＯＳが形成される領域の前記酸窒化膜上に、ｐ＋シリコン電極、低抵抗メタル電極及びゲートハードマスクの順に積層された第３ゲートとを含むことを特徴とする半導体装置。
【請求項２】
前記純粋なシリコン酸化膜の厚さが、前記酸窒化膜に比べて厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸窒化膜が、シリコン−窒素ボンド部が形成された前記シリコン基板面を酸化させることにより形成されたものであり、前記純粋なシリコン酸化膜が、シリコン−酸素−窒素ボンド部が表面側に形成されたシリコン酸化膜を酸化させることにより形成されたものであることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記酸窒化膜の窒素濃度が、原子％で、約５％〜約３０％の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ｎ＋シリコン電極が、リンまたは砒素がイオン注入されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ｐ＋シリコン電極が、ボロン、フッ化ボロンまたは２フッ化ボロンをソースとするボロンがイオン注入されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
ＮＭＯＳが形成されるセル領域及びＮＭＯＳとＰＭＯＳとが形成される周辺回路領域が画定されたシリコン基板の表層部に、１次酸化処理によりシリコン酸化膜を形成するステップと、
前記周辺回路領域における前記シリコン酸化膜を選択的に除去するステップと、
前記シリコン酸化膜の除去後に露出した前記周辺回路領域の前記シリコン基板の表層部に、シリコン−窒素ボンド部を形成するとともに、前記セル領域に残留している前記シリコン酸化膜の表面側に、シリコン−酸素−窒素ボンド部を形成するステップと、
２次酸化処理により、前記シリコン−窒素ボンド部が形成された周辺回路領域における前記シリコン基板の表層部に酸窒化膜を形成するとともに、前記シリコン−酸素−窒素ボンド部が形成された、前記セル領域における前記シリコン酸化膜を純粋なシリコン酸化膜に変化させるステップとを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記シリコン−窒素ボンド部及び前記シリコン−酸素−窒素ボンド部を形成するステップを、プラズマ窒化法により実施することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記プラズマ窒化法が、前記シリコン基板及び前記シリコン酸化膜の表面に、発生させた窒素プラズマを直接照射する窒化法又はリモートプラズマ窒化法であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記プラズマ窒化法による処理条件が、ソースガスがＡｒ／Ｎ２、Ｘｅ／Ｎ２、Ｎ２、ＮＯ、Ｎ２Ｏ又はこれらのガスの混合ガス、プラズマを発生させるための電力が約１００Ｗ〜約３０００Ｗ、プラズマ処理時間が約５秒〜約６００秒、基板温度が約０℃〜約６００℃、前記ソースガスの流量が約５ｓｃｃｍ〜約２０００ｓｃｃｍであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記純粋なシリコン酸化膜を、前記酸窒化膜に比べて厚く形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記２次酸化処理の後に、
前記純粋なシリコン酸化膜及び前記酸窒化膜を含む全面に、アンドープシリコン膜を形成するステップと、
前記周辺回路領域におけるＰＭＯＳ領域上のアンドープシリコン膜に、ｐ型ドーパントをイオン注入することによりｐ＋シリコン電極用膜を形成するステップと、
前記セル領域及び前記周辺回路領域のうちＮＭＯＳ領域上のアンドープシリコン膜に、ｎ型ドーパントをイオン注入することによりｎ＋シリコン電極用膜を形成するステップと、
前記ｐ＋シリコン電極用膜及び前記ｎ＋シリコン電極用膜上に低抵抗メタル電極用膜を形成するステップと、
該低抵抗メタル電極用膜上にゲートハードマスク用膜を形成するステップと、
該ゲートハードマスク用膜、前記低抵抗メタル電極用膜、ｐ＋シリコン電極用膜及びｎ＋シリコン電極用膜をパターンニングすることによりゲートを形成するステップとを、さらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記１次酸化処理により、前記シリコン酸化膜を、約５Å〜約１００Åの厚さに形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術、特にマルチゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、異なった機能を有する様々な素子が１つのチップ上に集積されたシステムオンチップ（System On Chip：ＳＯＣ）に関する研究開発が、活発に進められている。
【０００３】
このようなシステムオンチップ（ＳＯＣ）に用いられる素子は、それぞれ動作電圧が相違するので、ＳＯＣの場合には、複数のゲートそれぞれに対して、厚さが異なるゲート絶縁膜が要求される。
【０００４】
すなわち、高い電圧が印加される素子のゲートには、高い信頼性を得るために厚いゲート絶縁膜が必要であり、動作速度が重要視される素子のゲートには、薄いゲート絶縁膜が必要である。また、素子の動作速度を向上させるとともに、１つのチップ内のＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとに対称のしきい値電圧(Symmetric threshold voltage)を持たせるために、デュアルポリシリコンゲート構造の研究開発も行われている。
【０００５】
図１Ａは、従来の技術に係るマルチゲート絶縁膜を有する半導体装置の構造を示す断面図である。
【０００６】
図１Ａに示したように、ＮＭＯＳが形成されたセル領域とＮＭＯＳ及びＰＭＯＳが形成された周辺回路領域とが画定されたシリコン基板１１、シリコン基板１１のセル領域上に形成された第１ゲート絶縁膜１２、シリコン基板１１の周辺回路領域のうちＮＭＯＳ領域上に形成された第２ゲート絶縁膜１３Ａ、シリコン基板１１の周辺回路領域のうちＰＭＯＳ領域上に形成された第３ゲート絶縁膜１３Ｂ、セル領域の第１ゲート絶縁膜１２上に、ｎ＋シリコン電極１４Ａ、低抵抗メタル電極１５及びゲートハードマスク１６の順に積層された第１ゲート２１、周辺回路領域の第２ゲート絶縁膜１３Ａ上に、ｎ＋シリコン電極１４Ａ、低抵抗メタル電極１５及びゲートハードマスク１６の順に積層された第２ゲート２２、周辺回路領域の第３ゲート絶縁膜１３Ｂ上に、ｐ＋シリコン電極１４Ｂ、低抵抗メタル電極１５及びゲートハードマスク１６の順に積層された第３ゲート２３とを含む。
【０００７】
図１Ａに示したように、従来の技術に係る半導体装置は、セル領域には最も厚い第１ゲート絶縁膜１２が形成され、周辺回路領域には、第１ゲート絶縁膜１２に比べて厚さが薄い第２、３ゲート絶縁膜１３Ａ、１３Ｂが形成されている。また、第１、第２ゲート絶縁膜１２、１３Ａは、熱酸化により形成されたシリコン酸化物（ＳｉＯ２）の膜（以下、「シリコン酸化膜」と記す）であり、第３ゲート絶縁膜１３Ｂは窒化物の膜（以下、「窒化膜」と記す）である。
【０００８】
しかし、従来の技術では、厚さが異なるゲート絶縁膜を形成することは難しかった。その理由は次のとおりである。
【０００９】
第１に、それぞれのゲート毎に熱酸化処理を施すことにより、相互に厚さが異なるゲート絶縁膜を形成しなければならないため、工程が非常に複雑である。
【００１０】
第２に、周辺回路領域におけるＰＭＯＳのゲートである第３ゲート２３のｐ＋シリコン電極１４Ｂに関しては、拡散によるボロンの侵入を防止するために、ゲート絶縁膜として、純粋な酸化膜ではなく窒化膜を用いなければならない。このように、窒化膜をゲート絶縁膜として用いると、窒化物が分解して窒素が生成し、その窒素がゲート絶縁膜と半導体基板との界面に存在することになるので、キャリアの移動度が低下し、その結果素子の動作速度の低下を招くという問題がある。
【００１１】
図１Ｂは、純粋なシリコン酸化膜(PURE SiO2)及び窒化膜について、ノーマライズされたトランスコンダクタンス（Ｇｍ/Ｃox）を比較して示したグラフである。図１Ｂから、窒化膜は、純粋なシリコン酸化膜に比べて、トランスコンダクタンスが低いことが分かる。一般に、トランジスタの特性を表すパラメータであるトランスコンダクタンスは、高ければ高いほど良いことが知られている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記従来の技術の問題点を解決するためになされたものであって、その目的は、キャリア移動度の低下を抑制することができる、システムオンチップ用素子として好適なマルチゲート絶縁膜を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明に係る半導体装置は、ＮＭＯＳが形成されるセル領域及びＮＭＯＳとＰＭＯＳとが形成される周辺回路領域が画定されたシリコン基板と、前記セル領域における前記シリコン基板上に形成された純粋なシリコン酸化膜と、前記周辺回路領域における前記シリコン基板上に形成された酸窒化膜と、前記セル領域における前記純粋なシリコン酸化膜上に、ｎ＋シリコン電極、低抵抗メタル電極及びゲートハードマスクの順に積層された第１ゲートと、前記周辺回路領域のうち前記ＮＭＯＳが形成される領域の前記酸窒化膜上に、ｎ＋シリコン電極、低抵抗メタル電極及びゲートハードマスクの順に積層された第２ゲートと、前記周辺回路領域のうち前記ＰＭＯＳが形成される領域の前記酸窒化膜上に、ｐ＋シリコン電極、低抵抗メタル電極及びゲートハードマスクの順に積層された第３ゲートとを含むことを特徴としている。
【００１４】
また、本発明に係る半導体装置の製造方法は、ＮＭＯＳが形成されるセル領域及びＮＭＯＳとＰＭＯＳとが形成される周辺回路領域が画定されたシリコン基板の表層部に、１次酸化処理によりシリコン酸化膜を形成するステップと、前記周辺回路領域における前記シリコン酸化膜を選択的に除去するステップと、前記シリコン酸化膜の除去後に露出した前記周辺回路領域の前記シリコン基板の表層部に、シリコン−窒素ボンド部を形成するとともに、前記セル領域に残留している前記シリコン酸化膜の表面側に、シリコン−酸素−窒素ボンド部を形成するステップと、２次酸化処理により、前記シリコン−窒素ボンド部が形成された周辺回路領域における前記シリコン基板の表層部に酸窒化膜を形成するとともに、前記シリコン−酸素−窒素ボンド部が形成された、前記セル領域における前記シリコン酸化膜を純粋なシリコン酸化膜に変化させるステップとを含むことを特徴としている。
【００１５】
また、上記半導体装置の製造方法において、前記シリコン−窒素ボンド部及び前記シリコン−酸素−窒素ボンド部を形成するステップを、プラズマ窒化法によって実施することが好ましい。さらに、前記プラズマ窒化法が、前記シリコン基板及び前記シリコン酸化膜の表面に、窒素プラズマを直接照射する窒化法又はリモートプラズマ窒化法であることが好ましい。
【発明の効果】
【００１６】
本発明に係る半導体装置又は本発明に係る製造方法によって得られる半導体装置は、純粋な酸化膜と酸窒化膜というようにゲート毎に異なるゲート絶縁膜を備えているため、キャリアの移動度の低下が防止される。したがって、キャリアの移動度及び信頼性が重要視されるトランジスタには、純粋な酸化膜を適用し、ボロンの侵入が問題となるトランジスタには、酸窒化膜を適用できるという効果が得られる。
【００１７】
また、本発明に係る半導体装置によれば、相互に異なる厚さのゲート絶縁膜を備えることができるため、様々な用途のトランジスタを実現することができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１９】
図２は、本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の構造を示す断面図である。図２に示したように、半導体装置は、ＮＭＯＳが形成されるセル領域と、ＮＭＯＳ及びＰＭＯＳが形成される周辺回路領域とが画定されたシリコン基板３１、セル領域におけるシリコン基板３１上に形成された純粋なシリコン酸化膜３６Ｂ、周辺回路領域におけるシリコン基板３１上に形成された酸窒化膜３６Ａ、セル領域の純粋なシリコン酸化膜３６Ｂ上に、ｎ＋シリコン電極３７Ｂ、低抵抗メタル電極４０及びゲートハードマスク４１の順に積層された第１ゲート１００、周辺回路領域のうちＮＭＯＳが形成される領域（以下、「ＮＭＯＳ領域」と略記する）の酸窒化膜３６Ａ上に、ｎ＋シリコン電極３７Ｂ、低抵抗メタル電極４０及びゲートハードマスク４１の順に積層された第２ゲート２００、並びに周辺回路領域のうちＰＭＯＳが形成される領域（以下、「ＰＭＯＳ領域」と略記する）の酸窒化膜３６Ａ上に、ｐ＋シリコン電極３７Ａ、低抵抗メタル電極４０及びゲートハードマスク４１の順に積層された第３ゲート３００を備えている。
【００２０】
また、図２に示したように、この半導体装置の場合、セル領域に形成された純粋なシリコン酸化膜３６Ｂは、周辺回路領域に形成された酸窒化膜３６Ａに比べて厚さが厚い。
【００２１】
上記の酸窒化膜３６Ａは、表層部にシリコン−窒素ボンド（ＳｉとＮとの化合物）部が形成されたシリコン基板３１の表面を酸化させることによって形成されたものである。一方、純粋なシリコン酸化膜３６Ｂは、表層部にシリコン−酸素−窒素ボンド（ＳｉとＯとＮとの化合物）部が形成されたシリコン基板の表面を酸化させることによって形成されたものである。なお、周辺回路領域に形成された酸窒化膜３６Ａの窒素濃度は、原子％で約５％〜約３０％の範囲であることが好ましい。
【００２２】
図３Ａ〜図３Ｇは、本発明の実施の形態に係るマルチゲート絶縁膜構造を有する半導体装置の製造方法を示す図であり、製造工程の各段階における素子の構造を示す断面図である。
【００２３】
図３Ａに示したように、フィールド酸化膜３２が形成されたシリコン基板３１の表層部に、１次酸化処理により第１シリコン酸化膜３３を約５Å〜約１００Åの厚さに形成する。ここで、シリコン基板３１は、セル領域と周辺回路領域とに区分されており、セル領域は、厚いゲート絶縁膜が要求される領域、周辺回路領域は、セル領域に比べて薄いゲート絶縁膜が要求される領域である。なお、ＤＲＡＭの場合、セル領域にはＮＭＯＳトランジスタが形成され、周辺回路領域には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成される。
【００２４】
上述のように、第１シリコン酸化膜３３は、厚さがセル領域と周辺回路領域とで同じであり、シリコン基板３１の表層部を酸化させることによって形成された純粋なＳｉＯ２で構成されている。
【００２５】
次に、図３Ｂに示したように、第１シリコン酸化膜３３上にフォトレジストを塗布して露光及び現像を行うことによりパターンニングし、セル領域を覆う第１マスクパターン３４を形成する。さらに、第１マスクパターン３４をエッチング用マスクとして、周辺回路領域上の第１シリコン酸化膜３３をエッチすることにより、シリコン基板３１のうち周辺回路領域の表面を露出させる。
【００２６】
上述のように、第１マスクパターン３４をエッチング用マスクとして用いて、第１シリコン酸化膜３４の選択的なエッチングを行うことにより、第１シリコン酸化膜３３Ａが、セル領域のみに残留し、残りの周辺回路領域には残留しない状態にする。
【００２７】
次に、図３Ｃに示したように、第１マスクパターン３４を除去した後、プラズマを用いた窒化処理を行うことにより、周辺回路領域のシリコン基板３１の露出面及びセル領域に残留している第１シリコン酸化膜３３Ａ面を窒化させる。
【００２８】
このプラズマを用いる窒化処理により、周辺回路領域におけるシリコン基板３１表層部には、シリコン−窒素ボンド（ＳｉとＮとの化合物）部３５Ａが形成され、第１シリコン酸化膜３３Ａの表面側には、シリコン−酸素−窒素ボンド（ＳｉとＯとＮとの化合物）部３５Ｂが形成される。
【００２９】
ここで、プラズマを用いる窒化処理には、シリコン基板３１上で窒素プラズマを発生させ直接照射する方法又は別の場所で窒素プラズマを発生させた後、窒素ラジカルだけをシリコン基板３１の表面に導いて照射する方法（リモートプラズマ窒化法）を用いることができる。
【００３０】
また、プラズマを用いる窒化処理の際、プラズマを発生させるソースガスとしては、Ａｒ／Ｎ２、Ｘｅ／Ｎ２、Ｎ２、ＮＯ、Ｎ２Ｏ又はこれらの混合ガスを用いることができる。この場合、プラズマを発生させるための電力は約１００Ｗ〜約３０００Ｗ、プラズマ処理時間は約５秒〜約６００秒、シリコン基板３１の温度は約０℃〜約６００℃、ソースガス流量は約５ｓｃｃｍ〜約２０００ｓｃｃｍの範囲とすることが好ましい。
【００３１】
次に、図３Ｄに示したように、再酸化処理（２次酸化処理）を行う。この再酸化処理により、シリコン−窒素ボンド部３５Ａが形成された周辺回路領域のシリコン基板３１面には、酸窒化膜（Ｓｉ−Ｏ−Ｎ膜）３６Ａが形成される。ここで、酸窒化膜３６Ａ中の窒素濃度は、原子パーセントで、約５％〜約３０％の範囲であることが好ましい。
【００３２】
一方、シリコン−酸素−窒素ボンド部３５Ｂが表面側に形成されたセル領域の第１シリコン酸化膜３３Ａは、再酸化の際に、窒素原子が外部に拡散するので、窒素原子を含まない純粋なシリコン酸化膜（ＳｉＯ２膜）に変化するとともに、酸化がさらに内部に進み、シリコン酸化膜の厚さが大幅に厚くなる。その結果、セル領域における第１シリコン酸化膜３３Ａは、全体の厚さが第１シリコン酸化膜３３Ａより増加した第２シリコン酸化膜３６Ｂに変化する。以下、第２シリコン酸化膜３６Ｂを「純粋なシリコン酸化膜３６Ｂ」と記す。
【００３３】
上述のように、再酸化処理によって形成される酸窒化膜３６Ａと、純粋なシリコン酸化膜３６Ｂとの厚さを比較すると、酸窒化膜３６Ａは、再酸化処理の際、シリコン−窒素ボンド部３５Ａの窒素により酸化が抑制されるため厚さの増加がなく、純粋なシリコン酸化膜３６Ｂに比べてその厚さが薄い。すなわち、再酸化処理の際、第１シリコン酸化膜３３Ａにおけるシリコン−酸素−窒素ボンド部３５Ｂの窒素は外部に拡散するので、シリコン−窒素ボンドに比べて酸化抑制効果が弱い。そのため、同じ条件で再酸化処理を行うと、純粋なシリコン酸化膜３６Ｂ部の方が、酸窒化膜３５Ａ部より酸化膜の厚さが顕著に増加する。なお、シリコン−窒素ボンドの結合力は、シリコン−酸素−窒素ボンドの結合力より強いので、再酸化処理の際、窒素が外部に拡散しにくい。すなわち、耐酸化性は、Ｓｉ−Ｏ−Ｎボンド部の方が弱く、Ｓｉ−Ｎボンド部の方が強いので、Ｓｉ−Ｎボンド部では酸化膜の厚さが増加しにくい。
【００３４】
次に、図３Ｅに示したように、酸窒化膜３６Ａ及び純粋なシリコン酸化膜３６Ｂの全面に、アンドープシリコン膜３７を形成する。次いで、アンドープシリコン膜３７上にフォトレジストを塗布して、露光及び現像を行うことによりパターンニングし、周辺回路領域のうちＰＭＯＳ領域を露出させ、ＮＭＯＳが形成されるセル領域及び周辺回路領域のうちＮＭＯＳ領域を覆う第２マスクパターン３８を形成する。
【００３５】
次いで、第２マスクパターン３８をイオン注入用バリヤとして用いて、ｐ型ドーパントとしてのIII族元素をイオン注入する。この時、ドーパントとしてのIII族元素のソースは、ボロン（Ｂ）、フッ化ボロン（ＢＦ）又は２フッ化ボロン（ＢＦ２）のうちから選択されたいずれかとし、イオン注入エネルギ（加速電圧）は約２ｋｅＶ〜約３０ｋｅＶ、イオン注入量は約１×１０１５〜約１×１０１６／ｃｍ２の範囲とするのが好ましい。
【００３６】
上記のIII族元素のイオン注入は、周辺回路領域のうち、ＰＭＯＳ領域のアンドープシリコン膜３７に対して行うものである。このドーピングによって、周辺回路領域におけるＰＭＯＳ領域のアンドープシリコン膜３７は、III族元素がドープされたｐ＋シリコン電極用膜３７ａに変化する。一方、第２マスクパターン３８によって覆われたセル領域及び周辺回路領域のうちＮＭＯＳ形成領域のアンドープシリコン膜３７は、ドーパントが注入されていないアンドープの状態で残る。
【００３７】
図３Ｆに示したように、第２マスクパターン３８を除去した後、全面にフォトレジストを塗布して露光及び現像を行うことによりパターンニングし、周辺回路領域のうちＰＭＯＳ領域を覆い、周辺回路領域のうちＮＭＯＳ領域及びＮＭＯＳが形成されるセル領域を露出させた第３マスクパターン３９を形成する。
【００３８】
次いで、第３マスクパターン３９で覆われていないセル領域及び周辺回路領域のうちＮＭＯＳ領域のアンドープシリコン膜３７に、ｎ型ドーパントとしてＶ族元素をイオン注入する。この時、ドーパントとしてのＶ族元素は、リン（Ｐ）及び砒素（Ａｓ）のうちから選択することが好ましく、イオン注入エネルギ（加速電圧）は約３ｋｅＶ〜約５０ｋｅＶ、イオン注入量は約１×１０１５〜約１×１０１６／ｃｍ２の範囲とすることが好ましい。
【００３９】
上記のＶ族元素のイオン注入は、ＰＭＯＳ領域を除く残りのＮＭＯＳ領域上のアンドープシリコン膜３７に対して行うものであり、アンドープシリコン膜３７は、ドーパントとしてのＶ族元素が注入されたｎ＋シリコン電極用膜３７ｂに変化する。
【００４０】
次に、図３Ｇに示したゲート１００、２００及び３００を形成するために、第３感光膜パターン３９を除去した後、全面に低抵抗メタル電極４０の形成用膜及びゲートハードマスク４１の形成用膜を順に形成する。この時、低抵抗メタル電極４０の形成用膜は、タングステン、タングステン窒化物又はタングステンシリサイド、ゲートハードマスク４１の形成用膜は窒化物で形成することが好ましい。
【００４１】
次いで、図３Ｇに示したように、パターンニングを行い、セル領域と周辺回路領域のＮＭＯＳ領域及び周辺回路領域のＰＭＯＳ領域上に、それぞれの第１、２、第３ゲート１００、２００、３００を形成する。
【００４２】
上記の処理によって形成された第１ゲート〜第３ゲート１００、２００、３００のうち、ＮＭＯＳが形成されるセル領域に形成された第１ゲート１００及び周辺回路領域のうちＮＭＯＳ領域に形成された第２ゲート２００を構成するゲート電極は、ｎ＋シリコン電極３７Ｂと低抵抗メタル電極４０との二重層構造を有しており、残りの周辺回路領域のうちＰＭＯＳ領域に形成された第３ゲート３００を構成するゲート電極は、ｐ＋シリコン電極３７Ａ及び低抵抗メタル電極４０の二重層構造を有している。
【００４３】
図４は、本発明の実施の形態に係る半導体装置の特性に影響を及ぼす要因に関する調査を行った結果を示すグラフであり、プラズマを用いる窒化法によりシリコン酸化膜表層部を窒化させた試験片を対象に、この試験片の再酸化処理を行い、その前後について、スパッタリング法により、表面からの深さと窒素及び酸素の濃度（酸素は２次イオンカウント数で表示）との関係を調査した結果を示している。なお、図４において、●は再酸化前の窒素、○は再酸化後の窒素、□は再酸化前の酸素■は再酸化後の酸素を示している。
【００４４】
図４から、プラズマ窒化法でシリコン酸化膜表層部を窒化させた試片では、窒素に関しては、再酸化前（●印）には表層部（深さ約５０Åまでの範囲）の濃度が高いのに対して、再酸化後（○印）には表層部の濃度が著しく減少していることが分かる。
【００４５】
また、酸素に関しては、再酸化前（■印）には、表層部（深さ約５０Åまでの範囲）の濃度が高く再酸化後には、表面から深さ約９０Åまでの範囲の濃度が一定であり、この範囲では濃度が著しく高いことが分かる。この結果は、再酸化により、シリコン酸化膜の厚さが増加したことを示している。
【００４６】
上記の結果によると、セル領域に形成されるＮＭＯＳのゲート絶縁膜は純粋なシリコン酸化膜３６Ｂで構成され、周辺回路領域に形成されるＮＭＯＳ及びＰＭＯＳのゲート絶縁膜は、純粋なシリコン酸化膜３６Ｂより厚さが薄い酸窒化膜３６Ａで構成される。したがって、１つのチップ内の各ゲートが、相互に厚さが異なるゲート絶縁膜、すなわち、マルチゲート絶縁膜によって構成されている。
【００４７】
上述のように、相互に厚さが異なる純粋なシリコン酸化膜３６Ｂ及び窒化酸化膜３６Ａを、プラズマを用いた窒化処理及び再酸化処理という単純な処理により、１つのチップ内に選択的に形成することができる。そのため、キャリア移動度及び信頼性が重要視されるセル領域のトランジスタには、ゲート絶縁膜として純粋な酸化膜を用いることができる。一方、ボロンの侵入が問題となる周辺回路領域のｐ＋シリコン電極を有するトランジスタには、ゲート絶縁膜として酸窒化膜３６Ａを用いることができる。
【００４８】
例えば、上記マルチゲート絶縁膜が適用された実施の形態に係るＤＲＡＭの場合、セル領域に形成されるＮＭＯＳに対しては、キャリアの移動度及び信頼性が重要視されるため、ゲート絶縁膜として、厚さが厚い純粋なシリコン酸化膜３６Ｂが適用され、周辺回路領域のＰＭＯＳに対しては、ｐ＋シリコン電極３７ＡにドーピングされているIII族元素（ドーパント）のゲート絶縁膜への侵入（拡散）を防止するために、ゲート絶縁膜として酸窒化膜３６Ａが適用される。
【００４９】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５０】
【図１Ａ】従来の技術に係るマルチゲート絶縁膜を有する半導体装置の構造を示す断面図である。
【図１Ｂ】純粋なシリコン酸化膜及び窒化膜について、ノーマライズされたトランスコンダクタンス（Ｇｍ/Ｃox）を比較して示したグラフである。
【図２】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の構造を示す断面図である。
【図３Ａ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、第１シリコン酸化膜が形成された段階における素子の構造を示す断面図である。
【図３Ｂ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、第１マスクパターンが形成された段階における素子の構造を示す断面図である。
【図３Ｃ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、プラズマを用いた窒化処理を行った段階における素子の構造を示す断面図である。
【図３Ｄ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、酸窒化膜及び純粋なシリコン酸化膜を形成した段階における素子の構造を示す断面図である。
【図３Ｅ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、III族元素のイオン注入を行った段階における素子の構造を示す断面図である。
【図３Ｆ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、Ｖ族元素のイオン注入を行った段階における素子の構造を示す断面図である。
【図３Ｇ】本発明の実施の形態に係るマルチゲート絶縁膜を有する半導体装置の製造方法を示す図であり、ゲートを形成した段階における素子の構造を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の特性に影響を及ぼす要因に関する調査を行った結果を示すグラフであり、プラズマを用いる窒化法によりシリコン酸化膜表層部を窒化させた試験片を対象に、この試験片の再酸化処理を行い、その前後について、スパッタリング法により、表面からの深さと窒素及び酸素の濃度との関係を調査した結果を示している。
【符号の説明】
【００５１】
３１      シリコン基板
３２      フィールド酸化膜
３３      第１シリコン酸化膜
３５Ａ      シリコン−窒素ボンド部
３５Ｂ      シリコン−酸素−窒素ボンド部
３６Ａ      酸窒化膜
３６Ｂ      純粋なシリコン酸化膜
３７        アンドープシリコン膜
３７ａ      ｐ＋シリコン電極用膜
３７Ａ      ｐ＋シリコン電極
３７ｂ      ｎ＋シリコン電極用膜
３７Ｂ      ｎ＋シリコン電極
４０      低抵抗メタル電極
４１      ゲートハードマスク
【図１Ａ】
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【図１Ｂ】
2006190942.tif 000004
【図２】
2006190942.tif 000005
【図３Ａ】
2006190942.tif 000006
【図３Ｂ】
2006190942.tif 000007
【図３Ｃ】
2006190942.tif 000008
【図３Ｄ】
2006190942.tif 000009
【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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