(57)【要約】      （修正有）【課題】ピン数の多い半導体素子を搭載して信頼性の高い小型の半導体装置を提供する。【解決手段】少なくとも１つの半導体素子２，３を配線基板１の一方の面に搭載し、もう一方の面に複数の半田ボール７などの外部接続用端子を形成した半導体装置において、配線基板１は、半導体素子２，３に接続される配線パターン５と半田ボール７とを有した第１の配線領域９と、この第１の配線領域９の外周側にスリット１０を挟んで設けられ、半導体素子２，３の搭載面と同一側の面に半導体素子２，３に電気的に接続される電気特性検査用パッド１２を有した第２の配線領域１１とを備えた構造とする。これにより、半田ボール７，電気特性検査用パッド１２を通じて半導体素子２，３の全端子の電気特性検査を実施可能である。検査後には第２の配線領域１１を除去すればよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの半導体素子を配線基板の一方の面に搭載し、もう一方の面に複数の外部接続用端子を形成した半導体装置において、
前記配線基板は、前記半導体素子に接続された導体部と前記外部接続用端子とを有した第１の配線領域と、前記第１の配線領域の外周側にスリットを挟んで設けられ、前記半導体素子の搭載面と同一側の面に前記半導体素子に電気的に接続された電気特性検査用パッドを有した第２の配線領域とを備えた半導体装置。
【請求項２】
半導体素子の所望の端子が接続される導体部のみが外部接続用端子へ引き出された請求項１記載の半導体装置。
【請求項３】
配線基板より第２の配線領域が切除された請求項１記載の半導体装置。
【請求項４】
導体部と外部接続用端子とが互いに背反する面に形成された第１の配線領域と、前記第１の配線領域の外周側にスリットを挟んで設けられ、前記導体部と同一側の面に電気特性検査用パッドが形成された第２の配線領域とを備えた配線基板に、少なくとも１つの半導体素子を前記導体部と電気特性検査用パッドとに接続させて搭載する工程と、
前記配線基板の外部接続用端子と前記電気特性検査用パッドとにそれぞれ検査用端子を接触させて、前記外部接続用端子と電気特性検査用パッドで個別に前記半導体素子の電気特性を検査する工程と、
検査結果が良と判定された時に前記配線基板をスリット部分で分割して第２の配線領域を除去する工程とを行う半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に半導体素子搭載面の反対面に外部接続用端子を有した半導体装置を製造する技術に関するものである。
【背景技術】
【０００２】
ＢＧＡ型（Ball Grid Array）、ＬＧＡ型（Land Grid Array）など、半導体素子搭載面の反対面に外部接続用端子を有したタイプのパッケージ半導体装置は、あらゆる電子機器に使用されていると言っても過言でない。
【０００３】
図３（ａ）は従来のＢＧＡ型半導体装置の断面図、図３（ｂ）は同半導体装置の平面図である。配線基板１の一方の面（以下、上面という）に、半導体素子２がフリップチップで実装されるとともに、半導体素子２の上に積み重ねられた半導体素子３がワイヤ４を用いるワイヤボンディングで実装されている。半導体素子２の端子２ａや半導体素子３の端子３ａが接続する接続パッド５ａが形成された配線パターン５は、スルーホール６や内層配線を通じて配線基板１のもう一方の面（以下、下面という）へと引き出されており、配線基板１の下面の接続パッド５ｂ上には半田ボール７などの外部接続用端子が形成されている。半導体素子２，３の全端子が配線基板１の下面の外部接続用端子に１対１で電気的に接続している構造である。配線基板１の上面はモールド樹脂８（図３（ｂ）では図示を省略）で封止されている。
【０００４】
このような半導体装置の電気特性を検査する方法としては、上記した半田ボール７などの外部接続用端子に対して、あるいは配線基板１の上面あるいは下面に半導体素子２，３の各端子と１対１に電気的に接続する電気特性検査用パッドを別途に設けて（図示せず）、コンタクトプローブあるいはソケットを接触させる方法がとられている（たとえば特許文献１参照）。
【特許文献１】特開平９−２２９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子機器の高性能化に伴われて、半導体装置に搭載される半導体素子は多ピン化してきており、上記したように複数の半導体素子が搭載される場合もあるため、外部接続用端子数は増加の一方である。その一方で、電子機器自体は薄型化、小型化される傾向にあり、使用される半導体装置も薄型化、小型化が要求されている。
【０００６】
しかしＢＧＡ型などのパッケージ半導体装置は、上述したように半導体素子の全端子を配線基板１の下面の外部接続用端子に１対１で引き出す構造であるため、搭載される半導体素子の端子数と同数、あるいは電源関係を含めると半導体素子の端子数以上の外部接続用端子を設ける必要があり、配線基板のサイズは搭載される半導体素子の端子数に支配され、すなわち端子数が増えると基板サイズも大きくなる。このような状況で、半導体素子の全端子を専用の電気特性検査用パッドに引き出すことも不都合である。
【０００７】
したがって、ピン数の多い半導体素子を搭載していかに小さく半導体装置を構成するかが課題となっている。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、少なくとも１つの半導体素子を配線基板の一方の面に搭載し、もう一方の面に複数の外部接続用端子を形成した半導体装置において、前記配線基板は、前記半導体素子に接続された導体部と前記外部接続用端子とを有した第１の配線領域と、前記第１の配線領域の外周側にスリットを挟んで設けられ、前記半導体素子の搭載面と同一側の面に前記半導体素子に電気的に接続された電気特性検査用パッドを有した第２の配線領域とを備えた構造としたことを特徴とする。
【０００９】
半導体素子の所望の端子が接続される導体部のみが外部接続用端子へ引き出されるのが好ましい。配線基板より第２の配線領域が切除されてよい。
本発明の半導体装置の製造方法は、導体部と外部接続用端子とが互いに背反する面に形成された第１の配線領域と、前記第１の配線領域の外周側にスリットを挟んで設けられ、前記導体部と同一側の面に電気特性検査用パッドが形成された第２の配線領域とを備えた配線基板に、少なくとも１つの半導体素子を前記導体部と電気特性検査用パッドとに接続させて搭載する工程と、前記配線基板の外部接続用端子と前記電気特性検査用パッドとにそれぞれ検査用端子を接触させて、前記外部接続用端子と電気特性検査用パッドで個別に前記半導体素子の電気特性を検査する工程と、検査結果が良と判定された時に前記配線基板をスリット部分で分割して第２の配線領域を除去する工程とを行うことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置は、半導体素子に接続される導体部と外部接続用端子とを形成した第１の配線領域の外周側に、スリットを介して、電気特性検査用パッドを形成した第２の配線領域を配したことにより、外部接続用端子と電気特性検査用パッドとを通じて電気特性の全ピン検査が可能であり、電気特性の検査後には不要となる第２の配線領域はスリット部分で容易に切除できるので、基板サイズ、したがって装置サイズを小型化できる。
【００１１】
また半導体素子の所望の端子、たとえば半導体素子の動作に必要不可欠な端子が接続される導体部のみを外部接続用端子へ引き出すことにより、外部接続用端子の端子数を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
図１（ａ）は本発明の一実施形態における半導体装置の断面図、図１（ｂ）は同半導体装置の平面図である。ここではＢＧＡ型半導体装置を示している。
【００１３】
図１（ａ）（ｂ）において、配線基板１の上面に、半導体素子２がフリップチップで実装されるとともに、半導体素子２の上に積み重ねられた半導体素子３がワイヤ４を用いるワイヤボンディングで実装されている。半導体素子２の端子２ａや半導体素子３の端子３ａが接続する接続パッド５ａが形成された銅箔からなる配線パターン５は、スルーホール６や内層配線を通じて配線基板１の下面へと引き出されており、配線基板１の下面の接続パッド５ｂ上には半田ボール７などの外部接続用端子が形成されている。配線基板１の上面はモールド樹脂８（図１（ｂ）では図示を省略）で封止されている。
【００１４】
この半導体装置が先に図３を用いて説明した従来のものと相違しているのは、配線基板１が、配線パターン５および半田ボール７が形成された第１の配線領域９と、この第１の配線領域９の外周側にスリット１０を挟んで設けられた第２の配線領域１１とを有している点である。また第２の配線領域１１の上面、すなわち第１の配線領域９の半導体素子搭載面と同一側の面に、第１の配線領域９から配線パターン５が延出され、その上に電気特性検査用パッド１２（以下、検査パッド１２という）が形成されている点である。
【００１５】
詳細には、第１の配線領域９の各辺に沿ってスリット１０が形成されており、第１の配線領域９のコーナー部分に対角線方向に伸びた連結部１３によって、第２の配線領域１１が第１の配線領域９に繋がっている。半導体素子２の端子２ａが接続する配線パターン５は全て第２の配線領域１１の一対の対辺近傍へ延出され、また半導体素子３の端子３ａが接続する配線パターン５は全て第２の配線領域１１のもう一対の対辺近傍へ延出されており、それぞれの延出部分に検査パッド１２が形成されている。一方で、半導体素子２，３の端子２ａ，３ａの内、半導体装置としての動作に必須な端子などの所望の端子のみ、スルーホール６や内層配線を通じて配線基板１の下面の半田ボール７へと引き出されている。半導体素子２，３の端子２ａ，３ａは、検査パッド１２に対して１対１に電気的に接続し、半田ボール７に対しては一部のみ接続した構造である。このことにより半田ボール７数が抑えられている。
【００１６】
この半導体装置を製造するには、図示したように配線基板１に半導体素子２，３を搭載した後、配線基板１の下面の端子５ｂ上に半田ボール７を形成し、また配線基板１の上面（第１の配線領域１１の外周近傍まで）をモールド樹脂９で封止する。
【００１７】
その後に半導体素子２，３の電気特性を個別に検査する。その際には、半導体素子２，３の端子２ａ，３ａの全数を、半田ボール７へ引き出すか否かに関わらず検査パッド１２へ引き出しているので、半導体素子２，３の電気特性の全ピン検査を検査パッド１２で実施可能であり、その検査も電気特性測定用のコンタクトプローブを用いるプローブ方式にて１回のみで行うことが可能である。
【００１８】
図示を省略するが、半導体素子２，３の端子２ａ，３ａの内、半田ボール７へ引き出さない端子のみ、あるいはそれを含んだ所望の端子のみを検査パッド１２へ引き出してもよい。この場合、所望の電気特性検査は半田ボール７に検査用ソケットを接触させて実施し、それとは別の電気特性検査は検査パッド１２にコンタクトプローブを接触させて実施する。つまり半田ボール７と検査パッド１２とを通じて個別に、半導体素子２，３の電気特性を全ピン検査できるのである。
【００１９】
検査結果が良と判定されれば、配線基板１をスリット１０にてオンラインで分割することにより、第２の配線領域１１をその上に延出した配線パターン５とともに切除して、図２（ａ）（ｂ）に示すように、第１の配線領域９のみを残す。
【００２０】
このように第２の配線領域１１は分離してしまうので、最終的に残存させる第１の配線領域９はなるべく小さい必要サイズに設定すればよい。スリット１０は、最終個片時の基板サイズを規定すべく設け、さらに基板設計時にデザインルール上必要な基板エッジとするものである。
【００２１】
以上説明したように、半導体素子の端子数が配線基板に形成される外部接続用端子数を超えるような高密度実装の場合も、最終的に残存させる第１の配線領域の基板サイズを大きくすることなく、外部接続用端子数を抑えて、半導体素子の全端子の電気特性検査を行うことができ、それにより、縮小化がすすんでいる電子機器に対応する小型且つ高性能な半導体装置を実現可能である。基板サイズを大きくする必要がないことから、メーカー側でのシステムの負荷を減らし、コストを抑えることも可能である。
【００２２】
さらにこの半導体装置では、上述したように、半導体素子２の端子２ａの全数は第２の配線領域１１の一対の対辺近傍の電気特性検査用パッド１２に引き出し、半導体素子３の端子３ａの全数は第２の配線領域１１のもう一対の対辺近傍の電気特性検査用パッド１２に引き出しているので、半導体素子２，３のいずれが不良原因であるかの特定も容易になり、半導体装置全体としての歩留まりを向上、安定化することができる。
【産業上の利用可能性】
【００２３】
本発明は、多ピンの半導体素子を搭載して、あるいは複数の半導体素子を積み重ねて搭載して、小型且つ高性能なＢＧＡ型等の半導体装置を構成するのに有用である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態における半導体装置の構成図
【図２】図１の半導体装置の電気特性検査後の構成図
【図３】従来の半導体装置の構成図
【符号の説明】
【００２５】
１  配線基板
２  半導体素子
３  半導体素子
５  配線パターン
９  第１の配線領域
10  スリット
11  第２の配線領域
12  電気特性検査用パッド
【図１】
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【図２】
2006261142.tif 000004
【図３】
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