(57)【要約】【課題】集積回路の設計に適用した場合に、遅延調整、タイミング収束性が向上するようにした論理セルの提供など【解決手段】この発明は、本来の機能を果たす論理セル１と、論理セル１の入力信号に従って、論理セル１の出力信号の遅延を通常よりも大きくさせるためのクロストーク・遅延生成回路２と、論理セル１の入力信号に従って、論理セル１の出力信号の遅延を通常よりも小さくさせるためのクロストーク・遅延生成回路３とを備える。そしてクロストーク・遅延生成回路２、３の各出力ライン２５、３５の一部を、論理セル１の出力ライン１３の一部に隣接させて、所定のクロストーク現象を発生させるクロストーク発生部４を形成する。クロストーク・遅延生成回路２、３は、選択的に動作させるようになっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
論理セルと、
前記論理セルの出力信号に対して第１のクロストーク現象を与えて前記出力信号の遅延を通常よりも小さくし、または前記出力信号に対して第２のクロストーク現象を与えて前記出力信号の遅延を通常よりも大きくし、かつ、前記遅延の大小を選択的に行うようになっている遅延調整手段と、
を備えることを特徴とする遅延調整機能付き論理セル。
【請求項２】
前記遅延調整手段は、
前記論理セルの入力信号に従って、前記論理セルの出力信号の遅延を通常よりも小さくさせる第１の信号を生成出力する第１のクロストーク・遅延生成回路と、
前記論理セルの入力信号に従って、前記論理セルの出力信号の遅延を通常よりも大きくさせる第２の信号を生成出力する第２のクロストーク・遅延生成回路とを備え、
前記第１および第２のクロストーク・遅延生成回路の各出力ラインの一部を、前記論理セルの出力ラインの一部に隣接させ、前記第１または第２のクロストーク現象を発生させるクロストーク発生部を形成し、
かつ、前記第１および第２のクロストーク・遅延生成回路を選択的に動作させるようになっていることを特徴とする請求項１に記載の遅延調整機能付き論理セル。
【請求項３】
前記論理セルは、前記第１または第２のクロストーク・遅延生成回路の一部に相当するダミー回路を含むことを特徴とする請求項１または請求項２に記載の遅延調整機能付き論理セル。
【請求項４】
所望の回路の登録後に、前記回路を構成する各セルの配置とそのセル間の配線を行う集積回路の設計方法において、
前記セルの一部として、出力信号の遅延の大小を調整できる遅延調整機能付き論理セルを予め用意しておき、
前記配置配線に先立って、前記回路中の特定のパスに対してツリー構造を形成するとともに、ツリー構造の形成個所に前記遅延調整機能付き論理セルを使用し、
前記配置配線の実施時に、前記ツリー構造のパスディレイを計算し、この計算したパスディレイが設計値でない場合には、前記設計値になるように前記遅延調整機能付き論理セルの遅延を調整することを特徴とする集積回路の設計方法。
【請求項５】
所望の回路の登録後に、前記回路を構成する各セルの配置とそのセル間の配線を行う集積回路の設計方法において、
前記セルの一部として、出力信号の遅延の大小を調整できる遅延調整機能付き論理セルを予め用意しておき、
前記配置配線に先立って、前記回路中の特定のパスに対してツリー構造を形成するとともに、ツリー構造の形成個所に前記遅延調整機能付き論理セルを使用し、
前記ツリー構造のパスディレイを計算し、この計算したパスディレイが設計値でない場合には、前記設計値になるように前記遅延調整機能付き論理セルの遅延を調整し、
その調整後に、前記配置配線を実施することを特徴とする集積回路の設計方法。
【請求項６】
前記遅延調整機能付き論理セルは、
論理セルと、
前記論理セルの出力信号に対して第１のクロストーク現象を与えて前記出力信号の遅延を通常よりも小さくし、または前記出力信号に対して第２のクロストーク現象を与えて前記出力信号の遅延を通常よりも大きくし、かつ、前記遅延の大小を選択的に行うようになっている遅延調整手段と、
からなることを特徴とする請求項４または請求項５に記載の集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延調整機能付き論理セル、およびその遅延調整機能付き論理セルを使用した集積回路の設計方法に関するものである。
【背景技術】
【０００２】
従来、特定用途向けＩＣ（ＡＳＩＣ）の設計では、遅延、タイミング調整を、配置配線（Ｐ＆R：Ｐｌａｃｅｍｅｎｔ  ａｎｄ  Ｒｏｕｔｉｎｇ）の後に、ＥＣＯ（Ｅｎｇｉｎｅｅｒｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）などで再調整するようにしている。
具体的には、上記の遅延、タイミング調整を、例えば以下の方法で行っている。
（１）ＩＣを構成するセルの駆動能力を変更する。
（２）セル間にバッファ回路を挿入する。
（３）配線形状を変更する。
【０００３】
しかし、上記の（１）と（２）の場合には、セルのサイズが大きくなるため、チップ上のゲート使用率を圧迫することになる。このため、最悪の場合には、チップサイズの変更が生ずる。また、（２）のバッファ回路の挿入による調整では、セル１個分のディレイ調整しかできないので、細かな調整が不可能である。さらに、（３）の場合には配線を人手で行うので、そのための時間がかかるという不具合がある。
【０００４】
そこで、集積回路の設計において、遅延の大小が容易に調整ができる新たなセルの出現が望まれる。また、そのセルを使用した新たな集積回路の設計方法の出現が望まれる。
ところで、半導体集積回路の自動配置配線に関し、クロストークディレイの影響を考慮した、クロストークディレイの決定方法、および平行配線長制限方法の技術が知られている（特許文献１参照）。
【０００５】
また、素子の電流駆動能力に応じて素子および素子間を接続する配線の配置を決定することにより、クロストークの低減を容易に行うことができる、素子および配線の配置決定方法の技術が知られている（特許文献２参照）。
これらの両特許文献で扱われているクロストーク現象は、回路動作に悪影響を及ぼすので、防止することが望まれる。このため、両特許文献に記載の発明では、クロストーク現象の悪影響を低減、防止するための技術を提案されている。
【０００６】
しかし、本願発明者は、本来、集積回路の設計にとって悪影響を及ぼすはずのクロストーク現象に着目し、このクロストーク現象を集積回路の設計などに活用できるのではないかという知見を得た。
【特許文献１】特開平９−１４７００９号公報
【特許文献２】特開２００３−７８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の知見に基づいて完成したものであり、その第１の目的は、集積回路の設計に適用した場合に、遅延調整、タイミング収束性が向上するようにした論理セルを提供することにある。
また、本発明の第２の目的は、その論理セルを使用することにより、設計の際に遅延調整、タイミング収束性を向上させることができる集積回路の設計方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決し本発明の第１の目的を達成するために、第１〜第３の各発明は、以下のような構成からなる。
すなわち、第１の発明は、論理セルと、前記論理セルの出力信号に対して第１のクロストーク現象を与えて前記出力信号の遅延を通常よりも小さくし、または前記出力信号に対して第２のクロストーク現象を与えて前記出力信号の遅延を通常よりも大きくし、かつ、前記遅延の大小を選択的に行うようになっている遅延調整手段と、を備えている。
【０００９】
第２の発明は、第１の発明において、前記遅延調整手段は、前記論理セルの入力信号に従って、前記論理セルの出力信号の遅延を通常よりも小さくさせる第１の信号を生成出力する第１のクロストーク・遅延生成回路と、前記論理セルの入力信号に従って、前記論理セルの出力信号の遅延を通常よりも大きくさせる第２の信号を生成出力する第２のクロストーク・遅延生成回路とを備え、前記第１および第２のクロストーク・遅延生成回路の各出力ラインの一部を、前記論理セルの出力ラインの一部に隣接させ、前記第１または第２のクロストーク現象を発生させるクロストーク発生部を形成し、かつ、前記第１および第２のクロストーク・遅延生成回路を選択的に動作させるようになっている。
【００１０】
第３の発明は、第１または第２の発明において、前記論理セルは、前記第１または第２のクロストーク・遅延生成回路の一部に相当するダミー回路を含んでいる。
また、本発明の第２の目的を達成するために、第４〜第６の各発明は、以下のような構成からなる。
すなわち、第４の発明は、所望の回路の登録後に、前記回路を構成する各セルの配置とそのセル間の配線を行う集積回路の設計方法において、前記セルの一部として、出力信号の遅延の大小を調整できる遅延調整機能付き論理セルを予め用意しておき、前記配置配線に先立って、前記回路中の特定のパスに対してツリー構造を形成するとともに、ツリー構造の形成個所に前記遅延調整機能付き論理セルを使用し、前記配置配線の実施時に、前記ツリー構造のパスディレイを計算し、この計算したパスディレイが設計値でない場合には、前記設計値になるように前記遅延調整機能付き論理セルの遅延を調整する。
【００１１】
第５の発明は、所望の回路の登録後に、前記回路を構成する各セルの配置とそのセル間の配線を行う集積回路の設計方法において、前記セルの一部として、出力信号の遅延の大小を調整できる遅延調整機能付き論理セルを予め用意しておき、前記配置配線に先立って、前記回路中の特定のパスに対してツリー構造を形成するとともに、ツリー構造の形成個所に前記遅延調整機能付き論理セルを使用し、前記ツリー構造のパスディレイを計算し、この計算したパスディレイが設計値でない場合には、前記設計値になるように前記遅延調整機能付き論理セルの遅延を調整し、その調整後に、前記配置配線を実施する。
【００１２】
第６の発明は、第４または第５の発明において、前記遅延調整機能付き論理セルは、論理セルと、前記論理セルの出力信号に対して第１のクロストーク現象を与えて前記出力信号の遅延を通常よりも小さくし、または前記出力信号に対して第２のクロストーク現象を与えて前記出力信号の遅延を通常よりも大きくし、かつ、前記遅延の大小を選択的に行うようになっている遅延調整手段と、からなる。
【００１３】
以上のような構成からなる本発明の遅延調整機能付き論理セルによれば、集積回路の設計に適用した場合に、遅延調整、タイミング収束性を向上させることができる。
また本発明の集積回路の設計方法によれば、設計の際に遅延調整、タイミング収束性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、図面を参照して説明する。
本発明の遅延調整機能付き論理セルの第１実施形態について、図１を参照しながら説明する。
この第１実施形態に係る遅延調整機能付き論理セルは、図１に示すように、本来の機能を果たす論理セル１と、その論理セル１の出力信号の遅延（遅延時間）の大小をクロストーク現象を利用して調整するクロストーク・遅延生成回路２、３とを備え、かつ、論理セル１およびクロストーク・遅延生成回路２、３の各一部によってクロストーク発生部４を形成するようにした。
【００１５】
論理セル１は、図１に示すように、バッファセル１１と、ダミー回路１２と、出力ライン１３とを備え、これらが直列に接続されている。バッファセル１１の入力側は、入力端子５と接続されている。出力ライン１３の終端は、出力端子６に接続されている。ダミー回路１２は、クロストーク・遅延生成回路２またはクロストーク・遅延生成回路３の回路の一部に相当するものである。ダミー回路１２は、この例では、クロストーク・遅延生成回路２のアンドゲート２２、２３およびオアゲート２４に相当する。
【００１６】
クロストーク・遅延生成回路２は、論理セル１の出力信号ＯＵＴの立ち上がりおよび立ち下がりの遅延を通常よりも大きくさせるものであり、記論理セル１の入力信号ＩＮに従ってそのための信号を生成し、この生成信号が出力信号ＯＵＴに対してクロストーク現象を与えて、出力信号ＯＵＴの遅延を通常よりも大きくさせるようになっている。
このために、クロストーク・遅延生成回路２は、図１に示すように、制御機能付きのインバータ２１と、アンドゲート２２と、アンドゲート２３と、オアゲート２４と、出力ライン２５と、バッファセル２６と、を備えている。
【００１７】
さらに詳述すると、インバータ２１は、入力側が入力端子５に接続されてその入力側に入力信号ＩＮが供給されるとともに、遅延量選択端子７に供給される遅延量選択信号ＳＥＬＡによって入出力が切り離されるようになっている。アンドゲート２２は、一方の入力端子側にインバータ２１の出力が供給され、他方の入力端子側にクロストーク動作選択端子８に供給されるクロストーク動作選択信号ＳＥＬＢが供給されるようになっている。
【００１８】
アンドゲート２３は、一方の入力端子側に正の電圧が供給され、他方の反転入力端子側にクロストーク動作選択端子８に供給されるクロストーク動作選択信号ＳＥＬＢが供給されるようになっている。オアゲート２４は、一方の入力端子にアンドゲート２３の出力が入力され、他方の入力端子にアンドゲート２２の出力が供給されるようになっている。また、オアゲート２４の出力は、出力ライン２５を介してバッファセル２６に供給されるようになっている。
【００１９】
クロストーク・遅延生成回路３は、論理セル１の出力信号ＯＵＴの立ち上がりおよび立ち下がりの遅延を通常よりも小さくさせるものであり、記論理セル１の入力信号ＩＮに従ってそのための信号を生成し、この生成信号が出力信号ＯＵＴに対してクロストーク現象を与えて、出力信号ＯＵＴの遅延を通常よりも小さくさせるようになっている。
このために、クロストーク・遅延生成回路３は、図１に示すように、制御機能付きのバッファ３１と、アンドゲート３２と、アンドゲート３３と、オアゲート３４と、出力ライン３５と、バッファセル３６と、を備えている。
【００２０】
さらに詳述すると、バッファ３１は、入力側が入力端子５に接続されてその入力側に入力信号ＩＮが供給されるとともに、遅延量選択端子７に供給される遅延量選択信号ＳＥＬＡによって入出力が切り離されるようになっている。アンドゲート３２は、一方の入力端子側にバッファ３１の出力が供給され、他方の入力端子側にクロストーク動作選択端子８に供給されるクロストーク動作選択信号ＳＥＬＢが供給されるようになっている。
【００２１】
アンドゲート３３は、一方の入力端子側に正の電圧が供給され、他方の反転入力端子側にクロストーク動作選択端子８に供給されるクロストーク動作選択信号ＳＥＬＢが供給されるようになっている。オアゲート３４は、一方の入力端子にアンドゲート３３の出力が入力され、他方の入力端子にアンドゲート３２の出力が供給されるようになっている。また、オアゲート３４の出力は、出力ライン３５を介してバッファセル３６に供給されるようになっている。
【００２２】
クロストーク発生部４は、論理セル１の出力ライン１３の一部が中央に配置され、その出力ライン１３の一部の両側に隣接して配置されるクロストーク・遅延生成回路２、３の各出力ライン２５、３５の一部との間で、後述のようなクロストーク現象が生ずるようになっている。
さらに詳述すると、図１に示すように、論理セル１の出力ライン１３の長さ方向の一部に、クロストーク・遅延生成回路２、３の各出力ライン２５、３５の一部が沿うように配置されている。出力ライン１３と各出力ライン２５、３５との配置間隔は、クロストークの影響、すなわち論理セル１の出力信号の通常の遅延時間に対する遅延量に応じて決定される、所定の距離からなる。
【００２３】
ここで、クロストーク発生部４において、クロストーク・遅延生成回路２の出力信号が論理セル１の出力信号に対してクロストーク現象を効果に作用させるために、クロストーク・遅延生成回路２の出力段（この例ではオアゲート２４）のトランジスタの駆動能力を、論理セル１の出力段（この例ではダミー回路１２）のトランジスタの駆動能力よりも相対的に大きくするようにしている。
【００２４】
同様に、クロストーク・遅延生成回路３の出力段（この例ではオアゲート３４）のトランジスタの駆動能力を、論理セル１の出力段（この例ではダミー回路１２）のトランジスタの駆動能力よりも相対的に大きくするようにしている。
次に、このような構成からなる遅延調整機能付き論理セルの第１実施形態の動作例について、図１および図２を参照して説明する。
【００２５】
まず、クロストーク・遅延生成回路２、３が論理セル１に対して有効でない場合、すなわちクロストーク発生部４でクロストークを発生させない場合について説明する。
この場合には、図２に示すように、クロストーク動作選択信号ＳＥＬＢが「０」にセットされる。この結果、論理セル１の出力信号ＯＵＴは、入力信号ＩＮが「１」に立ち上がる場合には通常の遅延となり、入力信号ＩＮが「０」に立ち下がる場合にも通常の遅延となる（図２参照）。
【００２６】
次に、クロストーク・遅延生成回路２、３が論理セル１に対して有効である場合、すなわちクロストーク発生部４でクロストークを発生させる場合について説明する。
この場合には、図２に示すように、クロストーク動作選択信号ＳＥＬＢが「１」にセットされる。このときには、遅延量選択信号ＳＥＬＡにより、論理セル１の出力信号ＯＵＴの遅延を通常の遅延よりも小さくする（遅延のタイミングを通常よりも早める）ファーストモードと、論理セル１の出力信号ＯＵＴの遅延を通常の遅延よりも大きくする（遅延のタイミングを通常よりも遅くする）スローモードとを選択するようになっている。
【００２７】
そこで、まずファーストモードを選択した場合について説明する。
この場合には、遅延量選択信号ＳＥＬＡが「０」にセットされるので、これによりバッファ３１が動作して入力信号ＩＮを通過させることができる。この入力信号ＩＮを使用して、クロストーク・遅延生成回路３の出力信号が生成される。
このため、入力信号ＩＮが「１」に立ち上がる場合には、論理セル１の出力ライン１３上の信号も立ち上がるが、このときには、クロストーク・遅延生成回路３の出力ライン３５上の信号も立ち上がる。この結果、出力ライン１３と出力ライン３５との間でクロストーク現象が発生し、出力ライン３５上の信号が出力ライン１３上の信号の立ち上がりを早めるように作用するので、論理セル１の出力信号ＯＵＴの立ち上がりの遅延は、通常の遅延よりも小さくなる。すなわち、出力信号ＯＵＴの立ち上がり時のタイミングが、通常よりも早くなる。
【００２８】
一方、入力信号ＩＮが「０」に立ち下がる場合には、論理セル１の出力ライン１３上の信号も立ち下がるが、このときには、クロストーク・遅延生成回路３の出力ライン３５上の信号も立ち下がる。この結果、出力ライン１３と出力ライン３５との間でクロストーク現象が発生し、出力ライン３５上の信号が出力ライン１３上の信号の立ち下がりを早めるように作用するので、論理セル１の出力信号ＯＵＴの立ち下がりの遅延は、通常の遅延よりも小さくなる。すなわち、出力信号ＯＵＴの立ち下がり時のタイミングが、通常よりも早くなる。
【００２９】
次に、スローモードを選択した場合について説明する。
この場合には、遅延量選択信号ＳＥＬＡが「１」にセットされるので、これによりインバータ２１が動作して入力信号ＩＮを反転させて出力することができる。従って、その入力信号ＩＮを使用して、クロストーク・遅延生成回路２の出力信号が生成される。
このため、入力信号ＩＮが「１」に立ち上がる場合には、論理セル１の出力ライン１３上の信号も立ち上がるが、このときには、クロストーク・遅延生成回路２の出力ライン２５上の信号は立ち下がる。この結果、出力ライン１３と出力ライン２５との間でクロストーク現象が発生し、出力ライン２５上の信号が出力ライン１３上の信号の立ち上がりを遅くするように作用するので、論理セル１の出力信号ＯＵＴの立ち上がりの遅延は、通常の遅延よりも大きくなる。すなわち、出力信号ＯＵＴの立ち上がりのタイミングは、通常よりも遅くなる。
【００３０】
一方、入力信号ＩＮが「０」に立ち下がる場合には、論理セル１の出力ライン１３上の信号も立ち下がるが、このときには、クロストーク・遅延生成回路２の出力ライン２５上の信号は立ち上がる。この結果、出力ライン１３と出力ライン２５との間でクロストーク現象が発生し、出力ライン２５上の信号が出力ライン１３上の信号の立ち下がりを遅くするように作用するので、論理セル１の出力信号ＯＵＴの立ち下がりの遅延は、通常の遅延よりも大きくなる。すなわち、出力信号ＯＵＴの立ち下がりのタイミングは、通常よりも遅くなる。
【００３１】
以上説明したように、本発明の遅延調整機能付き論理セルの１実施形態は集積回路の論理セルとして使用することができ、集積回路の設計に適用した場合に、遅延調整、タイミング収束性を向上させることができる。
次に、本発明の遅延調整機能付き論理セルの第２実施形態の構成について、図３を参照して説明する。
【００３２】
本発明の遅延調整機能付き論理セルの第２実施形態は、図３に示すように、本来の機能を果たす論理セル１Ａと、その論理セル１Ａの出力信号の遅延の大小をクロストーク現象を利用して調整するクロストーク・遅延生成回路２Ａ、３Ａとを備え、かつ、論理セル１Ａおよびクロストーク・遅延生成回路２Ａ、３Ａの各一部によってクロストーク発生部４を形成している。
【００３３】
この第２実施形態は、図１に示す第１実施形態の論理セル１を論理セル１Ａに置き換えたものであり、その論理セル１Ａは、インバータセル１４、ダミー回路１２、および出力ライン１３からなる。
また、これに伴い、この第２実施形態では、図１に示す第１実施形態のクロストーク・遅延生成回路２、３をクロストーク・遅延生成回路２Ａ、３Ａに置き換えるようにした。すなわち、クロストーク・遅延生成回路２Ａ、３Ａは、図１に示すクロストーク・遅延生成回路２、３のオアゲート２４、３４を、図３に示すノアゲート２７、３７に置き換えるようにした。
【００３４】
なお、この第２実施形態の他の部分の構成は、図１に示す第１実施形態と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
このような構成からなる本発明の遅延調整機能付き論理セルの第２実施形態によれば、第１実施形態と同様の効果を実現できる。
なお、上記の説明では、論理セル１としてバッファセル１１、論理セル１Ａとしてインバータセル１４とした。しかし、本発明では、論理セルとして上記のセル１１、１４に代えて、オアゲート、アンドゲートなどの各種の論理セルが適用でき、しかもその論理セルは単一または複数のセルでも良い。
【００３５】
次に、本発明の集積回路の設計方法の第１実施形態について、図４を参照しながら説明する。
この本発明の設計方法の第１実施形態は、所望の集積回路を構成する論理回路などの回路の登録後に、その回路に係るセルのネットリストとフロアプランに基づいて、各セルの配置とそのセル間の配線を行うものであり、上記のセルの一部に、図１または図３に示すようなセルを使用するようにしたものである。
【００３６】
そこで、この設計方法では、レイアウト設計に先立って、図１または図３に示すような出力信号の遅延の大小を調整できる遅延調整機能付き論理セルを予め用意しておき、図４に示すような手順によりレイアウト設計を行う。
まず、ステップＳ１０１では、所望の集積回路の通常の回路登録を行う。この回路登録により、レイアウト設計に必要であるセルのネットリストとフロアプランが得られる。
【００３７】
ステップＳ１０２では、その得られたネットリストとフロアプランに基づいて、回路内の特定のパスについてツリー構造を形成するとともに、そのツリー構造の形成個所に遅延調整機能付き論理セルを使用（配置）する。この時点では、その使用された全ての遅延調整機能付き論理セルは、通常の遅延（ノーマルディレイ）に設定しておき、各セル間を接続する。
【００３８】
ステップＳ１０３では、そのツリー構造を形成した回路について、自動配置・配線（Ｐ＆R）を開始する。
ステップＳ１０４では、自動配置・配線の実施中に、ツリー構造のパスディレイを計算し、その計算結果をメモリに格納する（ステップＳ１０５）。
ここで、自動配置・配線の開始前の設計段階で実現したいパスディレイの設計値（目標値）は、予めメモリに格納されている（ステップＳ１０６）。
【００３９】
そこで、ステップＳ１０７では、ステップＳ１０５で求めた各パスディレイの計算値と、その計算値に対応してメモリに格納する各パスディレイの設計値とを比較する。
その比較の結果、両者が一致しない場合には、ステップＳ１０８において、各計算値が対応する各設計値に一致するように、各遅延調整機能付き論理セルについて、遅延の大小を選択して最終パスを決定する。ここで、その遅延の大小の選択は、上記のファーストモードまたはスローモードを選択することにより行う。
【００４０】
以上説明したように、本発明の集積回路の設計方法の第１実施形態では、遅延調整機能付き論理セルを使用してレイアウト設計を行うようにしたので、設計の際の遅延調整、タイミング収束性を向上させることができる。
次に、本発明の集積回路の設計方法の第２実施形態について、図５を参照しながら説明する。
【００４１】
図４を参照して説明した設計方法の第１実施形態では、回路内の特定のパスについてツリー構造を形成後、自動配置・配線の実施時において、そのパスの遅延計算を行って各遅延調整機能付きセルの遅延の大小を調整するようにした。
しかし、第２実施形態では、回路内の特定のパスについてツリー構造を形成後、そのパスの遅延計算を行って各遅延調整機能付きセルの遅延の大小を調整し、その調整後に自動配置・配線を行うようにした。
【００４２】
すなわち、本発明の設計方法の第２実施形態は、第１実施形態と同様に、回路の登録後に、その回路に係るセルのネットリストとフロアプランに基づいて、各セルの配置とそのセル間の配線を行うものであり、上記のセルの一部に、図１または図３に示すようなセルを使用するようにした。
そして、この設計方法では、レイアウト設計に先立って、図１または図３に示すような出力信号の遅延の大小を調整できる遅延調整機能付き論理セルを予め用意しておき、図５に示すような手順によりレイアウト設計を行う。
【００４３】
まず、ステップＳ２０１では、所望の集積回路の通常の回路登録を行う。この回路登録により、レイアウト設計に必要であるセルのネットリストとフロアプランが得られる。
ステップＳ２０２では、その得られたネットリストとフロアプランに基づいて、回路内の特定のパスについてツリー構造を形成するとともに、そのツリー構造の形成個所に遅延調整機能付き論理セルを使用（配置）する。
【００４４】
ステップＳ２０３では、その形成したツリー構造のパスディレイを計算し、その計算結果をメモリに格納する（ステップＳ２０４）。
ここで、自動配置・配線の開始前の設計段階で実現したいパスディレイの設計値（目標値）は、予めメモリに格納されている（ステップＳ２０５）。
そこで、ステップＳ２０６では、ステップＳ２０４で求めた各パスディレイの計算値と、その計算値に対応してメモリに格納する各パスディレイの設計値とを比較する。
【００４５】
その比較の結果、両者が一致しない場合には、ステップＳ２０７において、各計算値が対応する各設計値に一致するように、各遅延調整機能付き論理セルについて、遅延の大小を選択して最終パスを決定する。ここで、その遅延の大小の選択は、上記のファーストモードまたはスローモードを選択することにより行う。
ステップＳ２０８では、そのツリー構造を形成した回路について、自動配置・配線（Ｐ＆R）を開始する。
【００４６】
以上説明したように、本発明の集積回路の設計方法の第２実施形態では、遅延調整機能付き論理セルを使用してレイアウト設計を行うようにしたので、第１実施形態と同様に、設計の際の遅延調整、タイミング収束性を向上させることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明のセルの第１実施形態の構成を示す回路図である。
【図２】その第１実施形態の動作を説明する説明図である。
【図３】本発明のセルの第２実施形態の構成を示す回路図である。
【図４】本発明の設計方法の第１実施形態の設計手順を説明するフローチャートである。
【図５】本発明の設計方法の第２実施形態の設計手順を説明するフローチャートである。
【符号の説明】
【００４８】
１、１Ａ・・・論理セル、２、２Ａ、３、３Ａ・・・クロストーク・遅延生成回路、４・・・クロストーク発生部、１１・・・バッファセル、１２・・・ダミー回路、１４・・・インバータセル
【図１】
2006202896.tif 000003
【図２】
2006202896.tif 000004
【図３】
2006202896.tif 000005
【図４】
2006202896.tif 000006
【図５】
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