(57)【要約】【課題】テスト工程において不良と判定された単体製品の特定メモリ領域やＭＣＰ製品の特定メモリチップを切り離す機構を備えた半導体記憶装置を得ること。【解決手段】各メモリチップにＰＲＯＭ回路を設け、かつ各メモリチップの選択受付回路におけるチップイネーブル入力端に、対応する前記ＰＲＯＭ回路の出力信号レベルに応じて当該入力端を他方の論理値に設定できるスイッチを設け、各メモリチップの良否を判定するテスト工程において不良と判定されたメモリチップにおける前記ＰＲＯＭ回路には、対応する前記スイッチに前記チップイネーブル入力端を他方の論理値に設定するチップイネーブル受付拒否信号が書き込まれている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
独立した２つのメモリチップで構成され、チップイネーブルを一方の論理値に設定した状態で選択アドレスの論理値を切り替えて前記２つのメモリチップの一方を選択する半導体記憶装置において、
各メモリチップにＰＲＯＭ回路を設け、かつ各メモリチップの選択受付回路におけるチップイネーブル入力端に、対応する前記ＰＲＯＭ回路の出力信号レベルに応じて当該入力端を他方の論理値に設定することができるスイッチを設けた、
ことを特徴とする半導体記憶装置。
【請求項２】
各メモリチップの良否を判定するテスト工程において不良と判定されたメモリチップにおける前記ＰＲＯＭ回路には、対応する前記スイッチに前記チップイネーブル入力端を他方の論理値に設定するチップイネーブル受付拒否信号が書き込まれていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
独立した２つのメモリチップで構成され、チップイネーブルを一方の論理値に設定した状態で選択アドレスの論理値を切り替えて前記２つのメモリチップの一方を選択する半導体記憶装置において、
各メモリチップにＰＲＯＭ回路を設け、かつ各メモリチップの選択受付回路における選択アドレス入力端に、対応する前記ＰＲＯＭ回路の出力信号レベルに応じて当該入力端を前記選択アドレスの論理値とは逆の論理値に設定することができるスイッチを設けた、
ことを特徴とする半導体記憶装置。
【請求項４】
各メモリチップの良否を判定するテスト工程において不良と判定されたメモリチップにおける前記ＰＲＯＭ回路には、対応する前記スイッチに前記選択アドレス入力端を前記選択アドレスの論理値とは逆の論理値に設定する選択アドレス受付拒否信号が書き込まれていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
１つのメモリチップで構成される半導体記憶装置において、
前記メモリチップを選択アドレスの論理値を切り替えて選択する２つのメモリ領域に区分するとともに、
各メモリ領域にＰＲＯＭ回路を設け、かつ各メモリ領域の選択受付回路における選択アドレス入力端に、対応する前記ＰＲＯＭ回路の出力信号レベルに応じて当該入力端を前記選択アドレスの論理値とは逆の論理値に設定することができるスイッチを設けた、
ことを特徴とする半導体記憶装置。
【請求項６】
メモリチップの良否を判定するテスト工程において不良と判定されたメモリ領域における前記ＰＲＯＭ回路には、対応する前記スイッチに前記選択アドレス入力端を前記選択アドレスの論理値とは逆の論理値に設定する選択アドレス受付拒否信号が書き込まれていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
独立した２つのメモリチップで構成され、チップイネーブルを一方の論理値に設定した状態で第１の選択アドレスの論理値を切り替えて前記２つのメモリチップの一方を選択する半導体記憶装置において、
前記２つのメモリチップを、それぞれ第２の選択アドレスの論理値を切り替えて選択する２つのメモリ領域に区分するとともに、
各メモリチップの各メモリ領域にＰＲＯＭ回路を設け、かつ各メモリ領域の選択受付回路における選択アドレス入力端に、対応する前記ＰＲＯＭ回路の出力信号レベルに応じて当該入力端を前記第２の選択アドレスの論理値とは逆の論理値に設定することができるスイッチを設けた、
ことを特徴とする半導体記憶装置。
【請求項８】
各メモリチップの良否を判定するテスト工程において不良と判定されたメモリ領域が、前記２つのメモリチップにおける各２つのメモリ領域のうちの一方であって前記第２の選択アドレスの論理値が互いに逆である２つのメモリ領域である場合に、その不良と判定された２つのメモリ領域における前記ＰＲＯＭ回路には、対応する前記スイッチに前記選択アドレス入力端を前記第２の選択アドレスの論理値とは逆の論理値に設定する選択アドレス受付拒否信号が書き込まれていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
各メモリチップの良否を判定するテスト工程における判定結果に応じて一部の前記ＰＲＯＭ回路の出力端と対応する前記スイッチとの間にアドレス変換回路が設けられることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
各メモリチップの良否を判定するテスト工程において不良と判定されたメモリ領域が、前記２つのメモリチップにおける各２つのメモリ領域のうちの一方であって前記第２の選択アドレスの論理値が互いに同じである２つのメモリ領域である場合に、その不良と判定された２つのメモリ領域の一方における前記ＰＲＯＭ回路には、対応する前記スイッチに前記選択アドレス入力端を前記第２の選択アドレスの論理値とは逆の論理値に設定する選択受付拒否信号を書き込まれているとともに、
その不良と判定された２つのメモリ領域の他方における前記ＰＲＯＭ回路の出力端と対応する前記スイッチとの間に前記アドレス変換回路が挿入され、前記他方における前記ＰＲＯＭ回路には前記一方におけるＰＲＯＭ回路と同内容の設定が行われ、前記アドレス変換回路によって対応する前記スイッチには前記選択アドレス入力端を前記第２の選択アドレスの論理値とは逆の論理値に設定する選択アドレス受付拒否信号が与えられている
ことを特徴とする請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置では、高集積化、小型化の技術進歩に伴い、一つのメモリチップをパッケージに搭載した単体製品の他に、複数のメモリチップをパッケージに搭載したＭＣＰ（Multi Chip Package）製品の開発が行われている。
【０００３】
【特許文献１】特開２００４−２２７７２３号公報
【特許文献２】特開平１１−８６５９０号公報
【特許文献３】特開平９−３０６１９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、テスト工程では、パッケージ単位に良否判定が行われる。したがって、単体製品では、特定の領域が不良と判定されると、全体が不良品となる。また、ＭＣＰ製品では、不良のメモリチップが一つでも存在すると、全体が不良品となる。このような場合、良品である特定領域やメモリチップを救済し、歩留まりの向上を図るべきとの強い要請がある。
【０００５】
なお、この種の救済方法としては、従来から各種の提案がなされているが（例えば特許文献１〜３）、この発明では、異なる観点から救済措置を講ずるものである。
【０００６】
この発明は、上記に鑑みてなされたものであり、テスト工程において不良と判定された単体製品の特定メモリ領域やＭＣＰ製品の特定メモリチップを切り離す機構を備えた半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上述した目的を達成するために、この発明は、独立した２つのメモリチップで構成され、チップイネーブルを一方の論理値に設定した状態で選択アドレスの論理値を切り替えて前記２つのメモリチップの一方を選択する半導体記憶装置において、各メモリチップにＰＲＯＭ回路を設け、かつ各メモリチップの選択受付回路におけるチップイネーブル入力端に、対応する前記ＰＲＯＭ回路の出力信号レベルに応じて当該入力端を他方の論理値に設定することができるスイッチを設けたことを特徴とする。
【０００８】
この発明によれば、独立した２つのメモリチップで構成されるＭＣＰ製品の特定メモリチップを切り離すことができる。
【発明の効果】
【０００９】
この発明によれば、テスト工程において不良と判定された単体製品の特定メモリ領域やＭＣＰ製品の特定メモリチップを切り離し、良品と判定された単体製品の他の特定メモリ領域やＭＣＰ製品の他の特定メモリチップを救済することができるので、歩留まりの向上が図れるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下に図面を参照して、この発明にかかる半導体記憶装置の好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１は、この発明の実施の形態１による半導体記憶装置としてのＭＣＰ製品を示す図である。図２は、図１に示すＭＣＰ製品の不良メモリチップを切り離す設定を説明する図である。
【００１２】
図１に示す半導体記憶装置１は、５１２Ｍビットのメモリであり、２５６Ｍビットのメモリチップ２，３で構成されるＭＣＰ製品である。図１では、メモリチップ２は良品と判定され、メモリチップ３は不良品と判定されたとしている。
【００１３】
メモリチップ２，３は、それぞれ、選択受付回路２ａ，３ａを備え、一方の入力がチップイネーブル（Chip Enable）ＣＥであり、他方の入力が選択アドレスとしての最上位アドレスＡ２４である。したがって、メモリチップ２，３は、／ＣＥ＝“Ｌ”にした状態で、最上位アドレスＡ２４＝“Ｈ”にすると、メモリチップ２を選択することができ、最上位アドレスＡ２４＝“Ｌ”にすると、メモリチップ３を選択することができる。
【００１４】
図２において、ＰＲＯＭ回路５は、メモリチップ２，３がそれぞれ備えている書き込み可能なＲＯＭである。そして、図１に示すように、選択受付回路２ａ，３ａの各ＣＥ入力端と電源との間にスイッチ２ｂ，３ｂが設けられ、対応するＰＲＯＭ回路の出力（図２に示すＣＥ不活性信号）に依って開閉制御できるようになっている。
【００１５】
図１に示すようにメモリチップ２，３の良否判定が行われると、図２において、テストモード回路７に与える／ＣＥ，／ＯＥ（Output Enable），／ＷＥ（Write Enable）を、／ＣＥ＝“Ｌ”，／ＯＥ＝“Ｈ”，／ＷＥ＝“Ｌ”と設定し、１６個のＤＱ（data I/O）ピンに与える論理値の組み合わせからなるＣＥ不活性設定モード用のテストコマンドを入力し、“Ｈ”レベルのＣＥ不活性信号を生成し、不良品であるメモリチップ３のＰＲＯＭ５に書き込み設定する。
【００１６】
その結果、メモリチップ３のＰＲＯＭ５から“Ｈ”レベルのＣＥ不活性信号が、選択受付回路３ａのＣＥ入力端と電源との間に設けてあるスイッチ３ｂに印加され、当該スイッチ３ｂを閉路させる。これによって、メモリチップ３の選択受付回路３ａでは、ＣＥ入力端が電源レベル（“Ｈ”レベル）に固定されるので、メモリチップ３は、外部から入力されるＣＥを受け付けないように設定される。
【００１７】
このように、不良品であるメモリチップ３は良品であるメモリチップ２と切り離れるので、図１に示す半導体記憶装置１は、５１２ＭビットのＭＣＰ製品として製造されたが、メモリチップ２のみの２５６Ｍビットのメモリとして救済することができ、歩留まりを改善することができる。なお、良否の関係が逆の場合でもＰＲＯＭ回路に同様の設定を行うことに依って良品のメモリチップを救済することができる。
【００１８】
実施の形態２．
図３は、この発明の実施の形態２による半導体記憶装置としての単体製品を示す図である。図４は、図３に示す単体製品の不良メモリ領域を切り離す設定を説明する図である。
【００１９】
図３に示す半導体記憶装置１０は、５１２Ｍビットのメモリチップで構成される単体製品であり、２５６Ｍビットのメモリ領域１１と２５６Ｍビットのメモリ領域１２とに区分されている。メモリ領域１１は、最上位アドレスＡ２４＝“Ｈ”時に選択され、メモリ領域１２は、最上位アドレスＡ２４＝“Ｌ”時に選択される。
【００２０】
図４において、ＰＲＯＭ回路１４は、メモリ領域１１，１２にそれぞれ設けられている書き込み可能なＲＯＭである。そして、メモリ領域１１では、選択受付回路１１ａの最上位アドレスの入力端と接地（ＧＮＤ）との間にスイッチ１１ｂが設けられ、またメモリ領域１２では、選択受付回路１２ａの最上位アドレスの入力端と電源との間にスイッチ１２ｂが設けられ、それぞれ対応するＰＲＯＭ回路の出力（図４に示す最上位アドレス不活性信号）に依って開閉制御できるようになっている。
【００２１】
図３では、一方の２５６Ｍビットのメモリ領域１１は良品と判定され、他方の２５６Ｍビットのメモリ領域１２は不良品と判定されたとし、このメモリ領域１２をメモリ領域１１から切り離す場合を説明するので、図４に示す最上位アドレス不活性信号は、最上位アドレス“Ｌ”不活性信号となっている。
【００２２】
すなわち、図３に示すようにメモリ領域１１，１２の良否判定が行われると、図４において、テストモード回路７に与える／ＣＥ，／ＯＥ，／ＷＥを、／ＣＥ＝“Ｌ”，／ＯＥ＝“Ｈ”，／ＷＥ＝“Ｌ”と設定し、１６個のＤＱピンに与える論理値の組み合わせからなる最上位アドレス“Ｌ”不活性設定モード用のテストコマンドを入力して最上位アドレス“Ｌ”不活性信号を生成し、不良品であるメモリ領域１２のＰＲＯＭ１４に書き込み設定する。
【００２３】
その結果、メモリ領域１２では、ＰＲＯＭ１４から“Ｈ”レベルの最上位アドレス“Ｌ”不活性信号が選択受付回路１２ａの最上位アドレス入力端と電源との間に設けてあるスイッチ１２ｂに印加され、当該スイッチ１２ｂを閉路させる。これによって、選択受付回路１２ａの最上位アドレス入力端が電源レベル（“Ｈ”レベル）に固定されるので、メモリ領域１２は、外部から入力される最上位アドレスＡ２４＝“Ｌ”を受け付けないように設定される。
【００２４】
このように、不良品であるメモリ領域１２は良品であるメモリ領域１１と切り離れるので、図３に示す半導体記憶装置１０は、５１２Ｍビットの単体製品として製造されたが、メモリ領域１１のみの２５６Ｍビットのメモリとして救済することができ、歩留まりを改善することができる。なお、良否の関係が逆の場合では、最上位アドレス“Ｈ”不活性信号を生成し、メモリ領域１１における選択受付回路１１ａの最上位アドレス入力端を、スイッチ１１ｂを閉路して“Ｌ”レベルに固定することで、良品のメモリ領域１２を救済することができる。
【００２５】
実施の形態３．
図５は、この発明の実施の形態３による半導体記憶装置としてのＭＣＰ製品を示す図である。図６は、図５に示すＭＣＰ製品の２つのメモリチップにおける各不良メモリ領域を切り離す設定を説明する図である。
【００２６】
図５に示す半導体記憶装置１６は、第１の５１２ビットのメモリチップ１７と第２の５１２ビットのメモリチップ１８とで構成される１ＧビットのＭＣＰ製品である。最上位アドレスＡ２５は、第１の選択アドレスであり、実施の形態１にて説明したように、／ＣＥ＝“Ｌ”とした状態で、最上位アドレスＡ２５＝“Ｈ”のときに第１の５１２ビットのメモリチップ１７が選択され、最上位アドレスＡ２５＝“Ｌ”のときに第２の５１２ビットのメモリチップ１８が選択される。
【００２７】
第１の５１２ビットのメモリチップ１７は、２５６Ｍビットのメモリ領域１９と２５６Ｍビットのメモリ領域２０とに区分されている。また、第２の５１２ビットのメモリチップ１８は、２５６Ｍビットのメモリ領域２１と２５６Ｍビットのメモリ領域２２とに区分されている。アドレスＡ２４は第２の選択アドレスであり、Ａ２４＝“Ｈ”のときにメモリ領域１９，２１が選択され、Ａ２４＝“Ｌ”のときにメモリ領域２０，２２が選択される。
【００２８】
テスト工程での良否判定の結果、第１の５１２ビットのメモリチップ１７では、２５６Ｍビットのメモリ領域１９が良品と判定され、２５６Ｍビットのメモリ領域２０が不良品と判定されている。また、第２の５１２ビットのメモリチップ１８では、２５６Ｍビットのメモリ領域２１が不良品と判定され、２５６Ｍビットのメモリ領域２２が良品と判定されている。つまり、２つのメモリチップにおいて、不良品と判定されたメモリ領域に対するアドレスＡ２４の論理値は互いに逆になっている。
【００２９】
図６において、ＰＲＯＭ回路２３は、メモリ領域１９〜２２にそれぞれ設けられている書き込み可能なＲＯＭである。そして、メモリ領域１９，２１では、選択受付回路１９ａ，２１ａのアドレスＡ２４の入力端と接地（ＧＮＤ）との間にスイッチ１９ｂ，２１ｂが設けられ、またメモリ領域２０，２２では、選択受付回路２０ａ，２２ａのアドレスＡ２４の入力端と電源との間にスイッチ２０ｂ，２２ｂが設けられ、それぞれ対応するＰＲＯＭ回路の出力（図６に示す最上位アドレス不活性信号）に依って開閉制御できるようになっている。
【００３０】
図５に示すように第１及び第２のメモリチップ１７，１８の良否判定が行われると、図６において、テストモード回路７に与える／ＣＥ，／ＯＥ，／ＷＥを、／ＣＥ＝“Ｌ”，／ＯＥ＝“Ｈ”，／ＷＥ＝“Ｌ”と設定し、第１のメモリチップ１７について、１６個のＤＱピンに与える論理値の組み合わせからなる最上位アドレス“Ｌ”不活性設定モード用のテストコマンドを入力して最上位アドレス“Ｌ”不活性信号を生成し、不良品であるメモリ領域２０のＰＲＯＭ２３に書き込み設定する。
【００３１】
また、第２のメモリチップ１８について、１６個のＤＱピンに与える論理値の組み合わせからなる最上位アドレス“Ｈ”不活性設定モード用のテストコマンドを入力して最上位アドレス“Ｈ”不活性信号を生成し、不良品であるメモリ領域２１のＰＲＯＭ２３に書き込み設定する。
【００３２】
その結果、メモリ領域２０では、ＰＲＯＭ２３から“Ｈ”レベルの最上位アドレス“Ｌ”不活性信号が選択受付回路のアドレスＡ２４入力端と電源との間に設けてあるスイッチ２０ｂに印加され、当該スイッチ２０ｂを閉路させる。これによって、選択受付回路２０ａのアドレスＡ２４入力端が電源レベル（“Ｈ”レベル）に固定されるので、メモリ領域２０は、外部から入力されるアドレスＡ２４＝“Ｌ”を受け付けないように設定される。
【００３３】
また、メモリ領域２１では、ＰＲＯＭ２３から“Ｈ”レベルの最上位アドレス“Ｈ”不活性信号が選択受付回路のアドレスＡ２４入力端と接地（ＧＮＤ）との間に設けてあるスイッチ２１ｂに印加され、当該スイッチ２１ｂを閉路させる。これによって、選択受付回路２１ａのアドレスＡ２４入力端が接地レベル（“Ｌ”レベル）に固定されるので、メモリ領域２１は、外部から入力されるアドレスＡ２４＝“Ｈ”を受け付けないように設定される。
【００３４】
このように、第１のメモリチップ１７では、不良品であるメモリ領域２０は良品であるメモリ領域１９と切り離れる。また、第２のメモリチップ１８では、不良品であるメモリ領域２１は良品であるメモリ領域２２と切り離れるので、図５に示す半導体記憶装置１６は、１ＧビットのＭＣＰ製品として製造されたが、メモリ領域１９，２２のみの５１２Ｍビットのメモリとして救済することができ、歩留まりを改善することができる。
【００３５】
なお、良否の関係が逆の場合では、最上位アドレス“Ｈ”不活性信号を生成し、メモリ領域１９における選択受付回路１９ａのアドレスＡ２４入力端を、スイッチ１９ｂを閉路して“Ｌ”レベルに固定し、また、最上位アドレス“Ｌ”不活性信号を生成し、メモリ領域２２における選択受付回路２２ａのアドレスＡ２４入力端を、スイッチ２２ｂを閉路して“Ｈ”レベルに固定することで、同様に良品のメモリ領域２０，２１のみの５１２Ｍビットのメモリとして救済することができる。
【００３６】
実施の形態４．
図７は、この発明の実施の形態４による半導体記憶装置としてのＭＣＰ製品を示す図である。図８は、図７に示すＭＣＰ製品の２つのメモリチップにおける各不良メモリ領域を切り離す設定を説明する図である。
【００３７】
図７に示す半導体記憶装置２４は、実施の形態３にて示した半導体記憶装置１６と同様に、第１の５１２ビットのメモリチップ２５と第２の５１２ビットのメモリチップ２６とで構成される１ＧビットのＭＣＰ製品である。最上位アドレスＡ２５は、第１の選択アドレスであり、実施の形態１にて説明したように、／ＣＥ＝“Ｌ”とした状態で、最上位アドレスＡ２５＝“Ｈ”のときに、第１の５１２ビットのメモリチップ２５が選択され、最上位アドレスＡ２５＝“Ｌ”のときに、第２の５１２ビットのメモリチップ２６が選択される。
【００３８】
第１の５１２ビットのメモリチップ２５は、２５６Ｍビットのメモリ領域２７と２５６Ｍビットのメモリ領域２８とに区分されている。また、第２の５１２ビットのメモリチップ２６は、２５６Ｍビットのメモリ領域２９と２５６Ｍビットのメモリ領域３０とに区分されている。アドレスＡ２４は第２の選択アドレスであり、Ａ２４＝“Ｈ”のときにメモリ領域２７，２９が選択され、Ａ２４＝“Ｌ”のときにメモリ領域２８，３０が選択される。
【００３９】
図８において、ＰＲＯＭ回路３２は、メモリ領域２７〜３０にそれぞれ設けられている書き込み可能なＲＯＭである。そして、メモリ領域２７，２９では、選択受付回路２７ａ，２９ａのアドレスＡ２４の入力端と接地（ＧＮＤ）との間にスイッチ２７ｂ，２９ｂが設けられ、またメモリ領域２８，３０では、選択受付回路２８ａ，３０ａのアドレスＡ２４の入力端と電源との間にスイッチ２８ｂ，３０ｂが設けられ、それぞれ対応するＰＲＯＭ回路の出力（図４に示す最上位アドレス不活性信号）に依って開閉制御できるようになっている。
【００４０】
ここで、テスト工程での良否判定の結果は、図７に示すように、第１の５１２ビットのメモリチップ２５では、２５６Ｍビットのメモリ領域２７が良品と判定され、２５６Ｍビットのメモリ領域２８が不良品と判定されている。また、第２の５１２ビットのメモリチップ２６では、２５６Ｍビットのメモリ領域２９が良品と判定され、２５６Ｍビットのメモリ領域３０が不良品と判定されている。
【００４１】
つまり、２つのメモリチップにおいて、不良品と判定されたメモリ領域に対するアドレスＡ２４の論理値は互いに同じになっている。この場合には、実施の形態３にて説明した手法では、２つの不良メモリ領域の１つは切り離すことができるが、他の１つは切り離すことができない。そこで、テスト工程での良否判定の結果、２つの不良メモリ領域に対するアドレスＡ２４の論理値が同じである場合には、この実施の形態４では、アドレス変換回路３４を、２つの不良メモリ領域の一方（図７ではメモリ領域３０）におけるＰＲＯＭ回路と対応するスイッチとの間に設け、その一方の不良メモリ領域（図７ではメモリ領域３０）に与えるアドレスＡ２４の論理値が“Ｌ”ではなく“Ｈ”であるかのように見せかけるようにしている。つまり、実施の形態３と同じ条件となるようにしている。
【００４２】
すなわち、図８において、第１のメモリチップ２５について、１６個のＤＱピンに与える論理値の組み合わせからなる最上位アドレス“Ｌ”不活性設定モード用のテストコマンドを入力して最上位アドレス“Ｌ”不活性信号を生成し、不良品であるメモリ領域２８のＰＲＯＭ３２に書き込み設定する。
【００４３】
その結果、メモリ領域２８では、ＰＲＯＭ３２から“Ｈ”レベルの最上位アドレス“Ｌ”不活性信号が選択受付回路２８ａのアドレスＡ２４入力端と電源との間に設けてあるスイッチ２８ｂに印加され、当該スイッチ２８ｂを閉路させる。これによって、選択受付回路２８ａのアドレスＡ２４入力端が電源レベル（“Ｈ”レベル）に固定されるので、メモリ領域２０は、外部から入力されるアドレスＡ２４＝“Ｌ”を受け付けないように設定される。
【００４４】
一方、第２のメモリチップ３０について、１６個のＤＱピンに与える論理値の組み合わせからなる最上位アドレス“Ｈ”不活性設定モード用のテストコマンドを入力して最上位アドレス“Ｈ”不活性信号を生成し、不良品であるメモリ領域３０のＰＲＯＭ２３に書き込み設定する。すると、その最上位アドレス“Ｈ”不活性信号をアドレス変換回路３４が最上位アドレス“Ｌ”不活性信号に変換する。
【００４５】
その結果、メモリ領域３０では、アドレス変換回路３４から“Ｈ”レベルの最上位アドレス“Ｌ”不活性信号が選択受付回路３０ａのアドレスＡ２４入力端と電源との間に設けてあるスイッチ３０ｂに印加され、当該スイッチ３０ｂを閉路させる。これによって、選択受付回路３０ａのアドレスＡ２４入力端が電源レベル（“Ｈ”レベル）に固定されるので、メモリ領域３０は、外部から入力されるアドレスＡ２４＝“Ｌ”を受け付けないように設定される。
【００４６】
このように、２つのメモリチップ間において不良メモリ領域２８，３０に与える選択アドレスが同じ論理値である場合でも、第１のメモリチップ２５では、不良品であるメモリ領域２８は良品であるメモリ領域２７と切り離れる。また第２のメモリチップ２６では、不良品であるメモリ領域３０は良品であるメモリ領域２９と切り離れるので、図７に示す半導体記憶装置２４は、１ＧビットのＭＣＰ製品として製造されたが、メモリ領域２７，２９のみの５１２Ｍビットのメモリとして救済することができ、歩留まりを改善することができる。
【００４７】
なお、以上は、２つのメモリチップ間において不良メモリ領域に与えるアドレスＡ２４が同じ“Ｌ”レベルの場合であるが、アドレスＡ２４＝“Ｈ”時に選択されるメモリ領域２７，２９が不良品と判定された場合でも、同様に一方に対してアドレス変換回路３４を設け、２つの不良メモリ領域が同じアドレスでないようにすることで、それぞれを切り離すことができる。
【産業上の利用可能性】
【００４８】
以上のように、この発明にかかる半導体記憶装置は、不良メモリチップを救済するのに有用である。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態１による半導体記憶装置としてのＭＣＰ製品を示す図である。
【図２】図１に示すＭＣＰ製品の不良メモリチップを切り離す設定を説明する図である。
【図３】この発明の実施の形態２による半導体記憶装置としての単体製品を示す図である。
【図４】図１に示す単体製品の不良メモリ領域を切り離す設定を説明する図である。
【図５】この発明の実施の形態３による半導体記憶装置としてのＭＣＰ製品を示す図である。
【図６】図５に示すＭＣＰ製品の２つのメモリチップにおける各不良メモリ領域を切り離す設定を説明する図である。
【図７】この発明の実施の形態４による半導体記憶装置としてのＭＣＰ製品を示す図である。
【図８】図７に示すＭＣＰ製品の２つのメモリチップにおける各不良メモリ領域を切り離す設定を説明する図である。
【符号の説明】
【００５０】
１  半導体記憶装置（５１２ＭビットのＭＣＰ製品）
２，３  ２５６Ｍビットのメモリチップ
２ａ，３ａ  選択受付回路
２ｂ，３ｂ  スイッチ
５，１４，２３，３２  ＰＲＯＭ回路
７  テストモード回路
１０  半導体記憶装置（５１２Ｍビットの単体製品）
１１，１２  ２５６Ｍビットのメモリ領域
１１ａ，１２ａ  選択受付回路
１１ｂ，１２ｂ  スイッチ
１６，２４  半導体記憶装置（１ＧビットのＭＣＰ）
１７，２５  第１の５１２Ｍビットのメモリチップ
１８，２６  第２の５１２Ｍビットのメモリチップ
１９〜２２，２７〜３０  ２５６Ｍビットのメモリ領域
１９ａ，２０ａ，２１ａ，２２ａ，２７ａ，２８ａ，２９ａ，３０ａ  選択受付回路
１９ｂ，２０ｂ，２１ｂ，２２ｂ，２７ｂ，２８ｂ，２９ｂ，３０ｂ  スイッチ
３４  アドレス変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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