(57)【要約】【課題】  コンデンサの負端子の電位上昇を抑制し、降圧時間を短くすると共に降圧不良を抑制する。【解決手段】  トランジスタＭＰ１、ＭＮ１、ＭＮＨ２、ＭＮＨ３をスイッチングしてコンデンサＣ１の正端Ｃ１Ｐを正の入力電位ＶＩＮ、負端Ｃ１Ｎを基準電位ＶＧＮＤにした第１状態の後に、正端Ｃ１Ｐを基準電位ＶＧＮＤに下げることにより、負端Ｃ１Ｎに負電圧−ＶＩＮを発生させて第２状態とする降圧回路１０において、第２状態後で再び第１状態としたときに、従来のように負端Ｃ１Ｎがカップリング容量のために基準電位ＶＧＮＤよりも高い電位まで持ち上げられるのを抑制するために、負端Ｃ１Ｎと基準電位ＶＧＮＤとの間に短絡手段としてのダイオードＤＮ１を設けて、負端ＣＮ１の電位が基準電位ＶＧＮＤ近傍よりも高くなったときに負端Ｃ１Ｎと基準電位ＶＧＮＤを短絡させて負端の電位を基準電位ＶＧＮＤ近くまで引き下げる。【選択図】  図１
2006340497.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサの一方端である正端側を正の所定入力電位とし、その他方端である負端側を基準電位にした後に、該正端側を該所定入力電位から所定電位だけ下げることにより、該負端側に該基準電位よりも該所定電位だけ低い電圧を発生させるチャージポンプ方式の降圧回路において、
該負端側に該基準電位よりも該所定電位だけ低い電圧を発生させた後に、再び該正端側を該正の所定入力電位としたときに、該負端側がカップリング容量のために該基準電位よりも高い電位まで持ち上げられることを抑制する電位上昇抑制手段を有した降圧回路。
【請求項２】
前記正端と前記所定入力電位の接続端間に接続された第１トランジスタと、該正端と前記所定入力電位から前記所定電位だけ下げた電位の接続端間に接続された第２トランジスタと、前記負端と前記基準電位の接続端間に接続された第３トランジスタとを有する請求項１に記載の降圧回路。
【請求項３】
前記所定電位は前記所定入力電位であり、前記基準電位が接地電位であって、該基準電位よりも該所定電位だけ低い電位は、該接地電位に対して負の電位である請求項１または２に記載の降圧回路。
【請求項４】
前記電位上昇抑制手段は、前記負端と前記基準電位の接続端間に、該負端の電位が該基準電位よりも高くなったときに、該負端と該基準電位の接続端間を短絡して該負端の電位を該基準電位側に引き下げるための短絡手段を有する請求項１〜３のいずれかに記載の降圧回路。
【請求項５】
前記短絡手段として、前記負端と前記基準電位の接続端間に、該基準電位側にアノードが接続され、該負端側にカソードが接続されたダイオード手段が設けられている請求項４に記載の降圧回路。
【請求項６】
前記ダイオード手段はショットキダイオードである請求項５に記載の降圧回路。
【請求項７】
前記短絡手段として、前記負端と前記基準電位の接続端間に、該負端の電位が該基準電位よりもしきい値電圧以上に上昇すると導通状態とされるトランジスタ手段が設けられている請求項４に記載の降圧回路。
【請求項８】
前記トランジスタ手段は、前記基準電位側にソースが接続され、前記負端側にゲート、ドレインおよび基板電位側が接続されたＮＭＯＳトランジスタである請求項７に記載の降圧回路。
【請求項９】
前記負端と出力端間に第４トランジスタが更に設けられており、
前記第１トランジスタがＰＭＯＳトランジスタであり、前記第２トランジスタがＮＭＯＳトランジスタであって、これらの両トランジスタの接続部が前記正端に接続され、
前記第３トランジスタは、ＮＭＯＳトランジスタであり、ソースが前記基準電位の接続端に接続され、基板電位が該出力端に接続され、
該第４トランジスタは、ＮＭＯＳトランジスタであり、ソースと基板電位が該出力端に接続され、該第３および第４トランジスタの両ドレインが該負端に接続されている請求項２に記載の降圧回路。
【請求項１０】
前記正端側を前記正の所定入力電位とし、前記負端側を前記基準電位にする場合には、前記第１トランジスタ、前記第２トランジスタおよび前記第４トランジスタの各ゲート電位を”Ｌ”レベル、前記第３トランジスタのゲート電位を”Ｈ”レベルとして、該第１トランジスタＭＰ１および該第３トランジスタを導通状態とし、該第２トランジスタおよび該第４トランジスタを遮断状態とし、
該正端側の電位を該正の所定入力電位から所定電位に下げることにより、該負端側に該基準電位に対して負の電圧を発生させる場合には、該第１トランジスタ、該第２トランジスタおよび該第４トランジスタの各ゲート電位を”Ｈ”レベル、該第３トランジスタのゲート電位を”Ｌ”レベルとして、該第２トランジスタおよび該第４トランジスタを導通状態とし、該第１トランジスタおよび該第３トランジスタを遮断状態とする請求項９に記載の降圧回路。
【請求項１１】
前記出力端側に、出力電圧を平滑化するための平滑用コンデンサが更に設けられている請求項９に記載の降圧回路。
【請求項１２】
請求項１〜１１のいずれかに記載の降圧回路により前記基準電圧よりも前記所定電圧または該基準電圧だけ低い電圧を電源電圧として発生させてこれを用いる電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ方式などの降圧回路および、これを用いた不揮発性半導体記憶装置や液晶ディスプレイ装置などの電子機器に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶装置や液晶ディスプレイ装置（液晶表示装置）には、電源電位よりも高い高電位や基準電位よりも低い負電位が必要とされている。近年、システムの小型化や部品点数の削減などの要求から、半導体回路装置内でこれらの高電位や負電位を発生する電圧発生回路を搭載されることが望まれている。
【０００３】
この要望を実現するための一般的な電圧発生回路として、チャージポンプ方式の昇圧回路や降圧回路が知られている。
【０００４】
このチャージポンプ方式による降圧回路の従来例が、特許文献１に開示されている。
【０００５】
図６は、特許文献１の回路構成をトリプルウェルプロセスで作製されるチャージポンプ方式の降圧回路に適用した場合の一般的な回路構成例を示す回路図である。
【０００６】
図６において、従来の降圧回路１００は、正の入力電位ＶＩＮと基準電位ＶＧＮＤとの間にＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが直列に接続されて両トランジスタの接続部がコンデンサＣ１の一方の端子（正端）Ｃ１Ｐに接続されている。また、ソースが基準電位ＶＧＮＤに接続され、基板電位の接続端が出力端子ＯＵＴに接続されたＮＭＯＳトランジスタＭＮＨ２と、ソースと基板電位の接続端が出力端子ＯＵＴに接続されたＮＭＯＳトランジスタＭＮＨ３とが設けられ、両トランジスタＭＮＨ２，ＭＮＨ３のドレインがコンデンサＣ１の他方の端子（負端）Ｃ１Ｎに接続されている。さらに、出力端子ＯＵＴには、他方の端子が基準電位ＶＧＮＤの接続端と接続された平滑コンデンサＣ２の一方の端子に接続されている。
【０００７】
上記構成により、この降圧回路１００では、コンデンサＣ１の正端Ｃ１Ｐに接続された両トランジスタ（ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１）と、コンデンサＣ１の負端Ｃ１Ｎに接続された両トランジスタ（ＮＭＯＳトランジスタＭＮＨ２およびＭＮＨ３）とを所定のタイミングでスイッチングして、正端Ｃ１Ｐを正の入力電位ＶＩＮとし、負端Ｃ１Ｎを基準電位ＶＧＮＤにした後に、正端Ｃ１Ｐを基準電位ＶＧＮＤに下げることにより、コンデンサＣ１は両電極間電圧（正端Ｃ１Ｐと負端Ｃ１Ｎ間電圧）を保持しようとするので、負端Ｃ１Ｎ側に基準電位ＶＧＮＤに対して負の電圧が発生する。
【０００８】
図７（ａ）〜図７（ｄ）は、図６の降圧回路１００の各トランジスタＭＮ１、ＭＰ１、ＭＮＨ２およびＭＮＨ３のゲートに所定のタイミングで入力されるゲート信号ＧＭＮ１、ＧＭＰ１、ＧＭＮＨ２およびＧＭＮＨ３を示す各信号波形図である。
【０００９】
図７（ａ）〜図７（ｄ）に示すように、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１、ＭＮＨ２およびＭＮＨ３の各ゲートにはそれぞれ、ＧＭＰ１、ＧＭＮ１、ＧＭＮＨ２およびＧＭＮＨ３の各クロック信号がそれぞれ入力される。
【００１０】
この場合、ＧＭＰ１とＧＭＮ１の各クロック信号は同相、ＧＭＮＨ２とＧＭＮＨ３の各クロック信号は逆相である。また、ＧＭＰ１およびＧＭＮ１の各クロック信号とＧＭＮＨ２のクロック信号は逆相である。なお、これら４入力信号は、実際には全くの同相／逆相信号ではなく、図７に示すようなオーバーラップ部分を有している。
【００１１】
まず、初期状態では、図６に示すコンデンサＣ１の正端Ｃ１Ｐ、負端Ｃ１Ｎおよび出力端子ＯＵＴ共、全て基準電位（接地電位で０Ｖ）である。降圧動作が開始されると、まず、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮＨ２が導通状態となって、コンデンサＣ１の正端Ｃ１Ｐは入力電位ＶＩＮ、その負端Ｃ１Ｎは基準電位ＶＧＮＤとなる。この状態を第１状態とする。このとき、コンデンサＣ１の両電極端には、所定の入力電位ＶＩＮだけ電位差が印加された状態になっている。
【００１２】
次に、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮＨ２が遮断された後で、ＮＭＯＳトランジスタＭＮ１およびＭＮＨ３が導通状態となる。この状態を第２状態とする。これにより、コンデンサＣ１の正端Ｃ１Ｐの電位は、入力電位ＶＩＮから基準電位ＶＧＮＤまで、入力電位ＶＩＮ分だけ低下する。コンデンサＣ１の両電極端の電位差は理想的には保持されるため、コンデンサＣ１の負端Ｃ１Ｎの電位は−ＶＩＮまで下がる。このとき、ＮＭＯＳトランジスタＭＮＨ３が導通状態であるため、出力端子ＯＵＴには−ＶＩＮの負電位が出力されることになる。
【特許文献１】特開平８−１０３０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述したように、従来の降圧回路１００では、理想的には上述したような動作により出力端子ＯＵＴに、基準電位ＶＧＮＤ（０Ｖ）から入力電位ＶＩＮだけ低い−ＶＩＮの負電位が出力される。
【００１４】
しかしながら、実際には、例えば出力端子ＯＵＴに接続された平滑コンデンサＣ２の影響によってコンデンサＣ１の負端Ｃ１Ｎの電位は、−ＶＩＮまでは下がらない。
【００１５】
上記第２状態から第１状態に遷移すると、ＮＭＯＳトランジスタＭＮＨ２が導通状態であることから、コンデンサＣ１の負端Ｃ１Ｎは基準電位ＶＧＮＤまで引き下げられるはずである。ところが、実際には、コンデンサＣ１、Ｃ２およびトランジスタＭＰ１、ＭＮＨ２の能力バランスによって、コンデンサＣ１の負端Ｃ１Ｎの電位が正電位ＶＩＮまで上昇してしまう。これは、コンデンサＣ１の正端Ｃ１Ｐが基準電位ＶＧＮＤから正電位ＶＩＮまで持ち上げられるのに対して、コンデンサＣ１の対向電極である負端Ｃ１Ｎは（−ＶＩＮ＋ΔＩＮ）電位から基準電位ＶＧＮＤまで持ち上げられようとするからである。このとき、コンデンサＣ１の正端Ｃ１Ｐの電圧変化の絶対値に比べて、負端Ｃ１Ｎの電圧変化の絶対値が小さいことから、コンデンサＣ１の容量の影響によって、負端Ｃ１Ｎは一時的に基準電位ＶＧＮＤよりも高い電位（ΔＩＮ）まで持ち上げられてしまう。この様子を図８（ａ）〜図８（ｃ）に示している。
【００１６】
図８（ａ）は、図６のコンデンサＣ１の正端Ｃ１Ｐの電位変化を示し、図８（ｂ）は、図６のコンデンサＣ１の負端Ｃ１Ｎの電位変化を示し、図８（ｃ）は、図６の出力端子ＯＵＴからの出力電圧の変化を示す各電圧波形図である。
【００１７】
図８（ａ）〜図８（ｃ）に示すように、上記第１状態と第２状態を周期的に繰り返すことによって、コンデンサＣ１の負端子Ｃ１Ｎの電位が徐々に低下し、最終的には−ＶＩＮまで下げることができる。
【００１８】
しかしながら、回路乗数の設定によっては、コンデンサＣ１の負端子Ｃ１Ｎの電位が所望の電圧に下がるまでに時間がかかり過ぎたり、場合によっては降圧不良を起こすことになる。降圧回路の電力消費は、そのほとんどが降圧過程に消費されるものであり、降圧時間が長くなることは、消費電力の増大に直結する。
【００１９】
降圧不良を起こした場合の各電圧波形については図９に示している。
【００２０】
図９は、図６の降圧回路１００において、回路パラメータにより降圧不良を起こした場合について、図９（ａ）は、図６のコンデンサＣ１の正端Ｃ１Ｐの電位変化を示し、図９（ｂ）は、図６の負端Ｃ１Ｎの電位変化を示し、図９（ｃ）は、図６の出力端子ＯＵＴからの出力電圧の変化を示す各電圧波形図である。
【００２１】
本発明は、上記従来の問題を解決するもので、コンデンサの負端子の電位上昇を抑制し、降圧時間を短くすると共に降圧不良を抑制することができる降圧回路および、これを用いた不揮発性半導体記憶装置や液晶ディスプレイ装置などの電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の降圧回路は、コンデンサの一方端である正端側を正の所定入力電位とし、その他方端である負端側を基準電位にした後に、該正端側を該所定入力電位から所定電位に下げることにより、該負端側に該基準電位よりも該所定電位だけ低い電圧を発生させるチャージポンプ方式の降圧回路において、該負端側に該基準電位よりも該所定電位だけ低い電圧を発生させた後に、再び該正端側を該正の所定入力電位としたときに、該負端側がカップリング容量のために該基準電位よりも高い電位まで持ち上げられることを抑制する電位上昇抑制手段を有し、そのことにより上記目的が達成される。
【００２３】
また、好ましくは、本発明の降圧回路において、前記正端と前記所定入力電位の接続端間に接続された第１トランジスタと、該正端と前記所定入力電位から前記所定電位だけ下げた電位の接続端間に接続された第２トランジスタと、前記負端と前記基準電位の接続端間に接続された第３トランジスタとを有する。
【００２４】
さらに、好ましくは、本発明の降圧回路における所定電位は前記所定入力電位であり、前記基準電位が接地電位であって、該基準電位よりも該所定電位だけ低い電位は、該接地電位に対して負の電位である。
【００２５】
さらに、好ましくは、本発明の降圧回路における電位上昇抑制手段は、前記負端と前記基準電位の接続端間に、該負端の電位が該基準電位よりも高くなったときに、該負端と該基準電位の接続端間を短絡して該負端の電位を該基準電位側に引き下げるための短絡手段を有する。
【００２６】
さらに、好ましくは、本発明の降圧回路における短絡手段として、前記負端と前記基準電位の接続端間に、該基準電位側にアノードが接続され、該負端側にカソードが接続されたダイオード手段が設けられている。
【００２７】
さらに、好ましくは、本発明の降圧回路におけるダイオード手段はショットキダイオードである。
【００２８】
さらに、好ましくは、本発明の降圧回路における短絡手段として、前記負端と前記基準電位の接続端間に、該負端の電位が該基準電位よりもしきい値電圧以上に上昇すると導通状態とされるトランジスタ手段が設けられている。
【００２９】
さらに、好ましくは、本発明の降圧回路におけるトランジスタ手段は、前記基準電位側にソースが接続され、前記負端側にゲート、ドレインおよび基板電位側が接続されたＮＭＯＳトランジスタである。
【００３０】
さらに、好ましくは、本発明の降圧回路において、前記負端と出力端間に第４トランジスタが更に設けられており、前記第１トランジスタがＰＭＯＳトランジスタであり、前記第２トランジスタがＮＭＯＳトランジスタであって、これらの両トランジスタの接続部が前記正端に接続され、前記第３トランジスタは、ＮＭＯＳトランジスタであり、ソースが前記基準電位の接続端に接続され、基板電位が該出力端に接続され、該第４トランジスタは、ＮＭＯＳトランジスタであり、ソースと基板電位が該出力端に接続され、該第３および第４トランジスタの両ドレインが該負端に接続されている。
【００３１】
さらに、好ましくは、本発明の降圧回路において、前記正端側を前記正の所定入力電位とし、前記負端側を前記基準電位にする場合には、前記第１トランジスタ、前記第２トランジスタおよび前記第４トランジスタの各ゲート電位を”Ｌ”レベル、前記第３トランジスタのゲート電位を”Ｈ”レベルとして、該第１トランジスタＭＰ１および該第３トランジスタを導通状態とし、該第２トランジスタおよび該第４トランジスタを遮断状態とし、
該正端側の電位を該正の所定入力電位から所定電位に下げることにより、該負端側に該基準電位に対して負の電圧を発生させる場合には、該第１トランジスタ、該第２トランジスタおよび該第４トランジスタの各ゲート電位を”Ｈ”レベル、該第３トランジスタのゲート電位を”Ｌ”レベルとして、該第２トランジスタおよび該第４トランジスタを導通状態とし、該第１トランジスタおよび該第３トランジスタを遮断状態とする。
【００３２】
さらに、好ましくは、本発明の降圧回路における出力端側に、出力電圧を平滑化するための平滑用コンデンサが更に設けられている。
【００３３】
本発明の電子機器は、本発明の上記降圧回路により前記基準電圧よりも前記所定電圧または該基準電圧だけ低い電圧（負の電圧）を電源電圧として発生させてこれを用いるものであり、そのことにより上記目的が達成される。
【００３４】
上記構成により、以下、本発明の作用を説明する。
【００３５】
チャージポンプ方式の降圧回路において、コンデンサの負端側に基準電位に対して負の電圧を発生させた後で、再び正端側を正の入力電位としたときに、負端側がカップリング容量のために基準電位よりも高い電位まで持ち上げられるのを抑制するために、負荷容量であるコンデンサなどの容量およびこのコンデンサの正端側に接続されるトランジスタと負端側に接続されるトランジスタの能力バランスを厳密に調整する方法が考えられる。
【００３６】
しかしながら、各トランジスタの能力を高くしたり、このコンデンサなどの容量を大きくすることは、トランジスタスイッチング時の負荷を増やすことになり、消費電力の大幅な増加につながる。
【００３７】
そこで、本発明では、このコンデンサの負端が基準電位よりも高くなったときに、負端側と基準電位側とを短絡させることによって、強制的に基準電位またはその基準電位近くまで低下させて負端側の電位上昇を抑制する。これにより、降圧時間を短くするとともに、降圧不良をが起こりにくくすることができる。さらに、回路の動作マージンも向上し、設計が容易になる。
【発明の効果】
【００３８】
以上により、本発明によれば、わずかな回路の追加により、コンデンサの負端側の電位上昇を抑制し、降圧時間を短くすると共に降圧不良を抑制することができる。このように、降圧時間を短縮化できて、降圧開始時に消費される電力をより削減することができる。さらに、回路動作マージンの向上を図ることができるため、回路設計が容易になる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明の降圧回路の実施形態１，２について、図面を参照しながら詳細に説明する。なお、以下では、本発明をトリプルウェルプロセスを用いたチャージポンプ方式の降圧回路に適用した事例について説明するが、本発明はこれに限定されるものではない。
（実施形態１）
図１は、本発明の実施形態１に係る降圧回路の要部構成例を示す回路図である。なお、図１では、図６の降圧回路の各構成部材と同一の作用効果を奏する構成部材には同一の符号を付している。
【００４０】
図１において、本実施形態１の降圧回路１０は、正の入力電位ＶＩＮと基準電位ＶＧＮＤとの間に第１トランジスタのＰＭＯＳトランジスタＭＰ１と第２トランジスタのＮＭＯＳトランジスタＭＮ１とが直列に接続されて両トランジスタの接続部がコンデンサＣ１の一方の端子（正端）Ｃ１Ｐに接続されている。また、ソースが基準電位ＶＧＮＤに接続され、基板電位が出力端子ＯＵＴに接続された第３トランジスタのＮＭＯＳトランジスタＭＮＨ２と、ソースと基板電位が出力端子ＯＵＴに接続された第４トランジスタのＮＭＯＳトランジスタＭＮＨ３とが設けられ、両トランジスタのドレインがコンデンサＣ１の他方の端子（負端）Ｃ１Ｎに接続されている。さらに、出力端子ＯＵＴは、出力電位を平滑化させるために、他方の端子が基準電位ＶＧＮＤと接続された平滑コンデンサＣ２の一方の端子と接続されている。
【００４１】
さらに、本実施形態１の降圧回路１０には、負端Ｃ１Ｎに基準電位ＶＧＮＤに対して負の電圧−ＶＩＮを発生させた後で、再び正端Ｃ１Ｐを正の入力電位ＶＩＮとしたときに、負端Ｃ１Ｎがカップリング容量のために基準電位ＶＧＮＤよりも高い電位まで持ち上げられるのを抑制する電位上昇抑制手段として、負端Ｃ１Ｎと基準電位ＶＧＮＤの接続端との間に、短絡手段として、基準電位ＶＧＮＤ側にアノードが接続され、負端Ｃ１Ｎ側にカソードが接続されたダイオード手段としてのダイオードＤＮ１が設けられている。このダイオードＤＮ１は、負端Ｃ１Ｎの電位が基準電位ＶＧＮＤよりも高くなったときに、負端Ｃ１Ｎと基準電位ＶＧＮＤとを短絡して負端Ｃ１Ｎの電位を基準電位ＶＧＮＤに引き下げる短絡手段として用いる。
【００４２】
上記構成により、以下に、その動作について説明する。
【００４３】
本実施形態１の降圧回路１０では、コンデンサＣ１の正端Ｃ１Ｐに接続された両トランジスタ（ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１）と、コンデンサＣ１の負端Ｃ１Ｎに接続された両トランジスタ（ＮＭＯＳトランジスタＭＮＨ２およびＭＮＨ３）とを所定タイミングでスイッチングして、正端Ｃ１Ｐを正の入力電位ＶＩＮとし、負端Ｃ１Ｎを基準電位ＶＧＮＤにした後に、正端Ｃ１Ｐを基準電位ＶＧＮＤに下げることにより、負端Ｃ１Ｎに基準電位ＶＧＮＤに対して負の電圧−ＶＩＮを発生させる。
【００４４】
ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１、ＭＮＨ２およびＭＮＨ３の各ゲートには、図６に示す従来の降圧回路１００の場合と同様に、図７（ａ）〜図７（ｄ）に示すようなＧＭＰ１、ＧＭＮ１、ＧＭＮＨ２およびＧＭＮＨ３の各クロック信号がゲート信号としてそれぞれ入力される。
【００４５】
初期状態では、図１に示すコンデンサＣ１の正端Ｃ１Ｐ、負端Ｃ１Ｎおよび出力端子ＯＵＴとも、全て基準電位（０Ｖ）である。
【００４６】
降圧動作が開始されると、まず、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１およびＭＮＨ３のゲート電位が”Ｌ”レベル、ＮＭＯＳトランジスタＭＮＨ２のゲート電位が”Ｈ”レベルとされて、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮＨ２が導通状態とされる。これにより、コンデンサＣ１の正端Ｃ１Ｐが正の入力電位ＶＩＮとされ、負端Ｃ１Ｎが基準電位ＶＧＮＤとされる。この状態を第１状態とする。このとき、コンデンサＣ１の両端には、入力電位ＶＩＮだけ電位差が印加された状態となる。
【００４７】
次に、ＰＭＯＳトランジスタＭＰ１のゲート電位が”Ｈ”レベルとされ、ＮＭＯＳトランジスタＭＮＨ２のゲート電位が”Ｌ”レベルとされてＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮＨ２が遮断された後で、ＮＭＯＳトランジスタＭＮ１およびＭＮＨ３の各ゲート電位がそれぞれ”Ｈ”レベルとされて、ＮＭＯＳトランジスタＭＮ１およびＭＮＨ３が導通状態とされる。この状態を第２状態とする。これによって、コンデンサＣ１の正端Ｃ１Ｐの電位は、基準電位ＶＧＮＤまで、入力電位ＶＩＮ分だけ低下する。コンデンサＣ１の両端の電位差は理想的には保持されるため、コンデンサＣ１の負端Ｃ１Ｎの電位は−ＶＩＮまで下がることになる。このとき、ＮＭＯＳトランジスタＭＮＨ３が導通状態であるため、出力端子ＯＵＴには−ＶＩＮの負電位が出力される。
【００４８】
さらに、上記第２状態から再び第１状態に遷移させると、ＮＭＯＳトランジスタＭＮＨ２が導通状態であることから、コンデンサＣ１の負端Ｃ１Ｎは基準電位ＶＧＮＤまで引き下げられるはずであるが、コンデンサＣ１、Ｃ２およびトランジスタＭＰ１、ＭＮＨ２の能力バランスによって、コンデンサＣ１の負端Ｃ１Ｎの電位が一時的に基準電位ＶＧＮＤよりも高い電位（ΔＩＮ）まで持ち上げられてしまう。
【００４９】
そこで、本実施形態１では、コンデンサＣ１の負端ＣＩＮと基準電位ＶＧＮＤの接続端との間にダイオードＤＮ１を設けて、負端Ｃ１の電位が基準電位ＶＧＮＤよりも高くなると、これらの間を短絡させて負端Ｃ１の電位を基準電位ＶＧＮＤに近づけるようにする。
【００５０】
このダイオードＤＮ１は、アノードが基準電位ＶＧＮＤ側、カソードがコンデンサＣ１の負端Ｃ１Ｎに接続されている。このため、コンデンサＣ１の負端Ｃ１Ｎの電位が基準電位ＶＧＮＤよりもダイオードＤＮ１の駆動電圧（発光ダイオードなどの点灯電圧）分だけ高くなると、ダイオードＤＮ１が導通状態になり、負端Ｃ１Ｎの電位を基準電位ＶＧＮＤ＋ダイオードＤＮ１の駆動電圧まで引き下げようとする。
【００５１】
これにより、次に第２状態になったときに、よりコンデンサＣ１の負端Ｃ１Ｎが低い電圧まで押し下げられるため、所望の電圧に達するまでの時間が短縮化される。この様子を図２（ｂ）に示している。なお、図２（ａ）はコンデンサＣ１の正端Ｃ１Ｐの電位変化、（ｂ）は負端Ｃ１Ｎの電位変化、（ｃ）は出力端子ＯＵＴからの出力電圧の変化を示している。
【００５２】
図２に示すように、本実施形態１の降圧回路１０は、図８に示す従来の降圧回路１００の場合に比べて、コンデンサＣ１の負端Ｃ１Ｎが基準電位ＶＧＮＤよりも高い電位まで持ち上げられることが抑制されており、所望の電圧に下がるまでの時間を大幅に短縮化することができる。
【００５３】
さらに、本実施形態１の降圧回路１０における消費電力は、その殆どが出力端子ＯＵＴの電位ＶＯＵＴを所望の降圧電位（−ＶＩＮ）に押し下げる間に消費されるものであるため、降圧時間が短くなることは、降圧回路の消費電力の大幅な低減につながる。
【００５４】
さらに、上記ダイオードＤＮ１として、高速応答が得られるショットキーダイオードを用いることによって、コンデンサＣ１の負端Ｃ１Ｎの電位上昇をより一層減らすことができる。
（実施形態２）
図３は、本発明の実施形態２に係る降圧回路の要部構成例を示す回路図である。
【００５５】
図３において、本実施形態２の降圧回路２０は、コンデンサＣ１の負端Ｃ１Ｎの電位が基準電位ＶＧＮＤよりも高くなったときに、負端Ｃ１Ｎと基準電位ＶＧＮＤとを短絡して負端の電位Ｃ１Ｎを基準電位に引き下げる短絡手段として、上記実施形態１（図１）のダイオードＤＮ１の代りに、コンデンサＣ１の負端Ｃ１Ｎと基準電位ＶＧＮＤの接続端との間に、ＮＭＯＳトランジスタＭＮＨ４が設けられている。
【００５６】
このＮＭＯＳトランジスタＭＮＨ４は、基準電位ＶＧＮＤ側にソースが接続され、負端Ｃ１Ｎ側にゲート、ドレインおよび基板電位（バルク）が接続されている。このため、コンデンサＣ１の負端Ｃ１Ｎの電位が、基準電位ＶＧＮＤよりもＮＭＯＳトランジスタＭＮＨ４のしきい値電圧以上に上昇すると、ＮＭＯＳトランジスタＭＮＨ４が自動的にオンして導通状態とされる。このとき、図４に示すように、寄生のバイポーラトランジスタＴも導通状態とされて、ソース（基準電位）とバルク（Ｃ１Ｎ）が導通状態となる。これにより、負端Ｃ１Ｎ側の電位を下げることができるため、所望の負の降圧電圧（本実施形態２では−ＶＩＮ）に達するまでの時間を大幅に短縮化することができて、その分だけ消費電力を削減できる。
【００５７】
図５は、図３の降圧回路２０と図６の降圧回路１００について、出力端子ＯＵＴからの出力電圧の変化を示す波形図である。なお、図５では、本実施形態２の降圧回路２０の場合を実線で示し、図６の降圧回路１００の場合（図９）を点線で示している。
【００５８】
図５からも判るように、図３の降圧回路２０について、出力端子ＯＵＴからの出力電圧ＶＯＵＴは、図６の従来の降圧回路１００の場合に比べて、所望の電圧に下がるまでの時間が図８の場合に比べて大幅に短縮化されると共に、図９に示すような回路パラメータによる降圧不良は起こらない。
【００５９】
以上により、上記実施形態１，２によれば、トランジスタＭＰ１、ＭＮ１、ＭＮＨ２、ＭＮＨ３をスイッチングしてコンデンサＣ１の正端Ｃ１Ｐを正の入力電位ＶＩＮ、負端Ｃ１Ｎを基準電位ＶＧＮＤにした第１状態の後に、正端Ｃ１Ｐを基準電位ＶＧＮＤに下げることにより、負端Ｃ１Ｎに負電圧−ＶＩＮを発生させて第２状態とする降圧回路１０または２０において、第２状態後で再び第１状態としたときに、従来のように負端Ｃ１Ｎがカップリング容量のために基準電位ＶＧＮＤよりも高い電位まで持ち上げられるのを抑制するために、負端Ｃ１Ｎと基準電位ＶＧＮＤとの間に短絡手段としてのダイオードＤＮ１やトランジスタＭＮＨ４を設けて、負端Ｃ１Ｎの電位が基準電位ＶＧＮＤ近傍よりも高くなったときに負端Ｃ１Ｎと基準電位ＶＧＮＤを短絡させて負端の電位を基準電位ＶＧＮＤ近くまで引き下げる。これによって、チャージポンプ方式の降圧回路１０または２０において、コンデンサＣ１の負端Ｃ１Ｎの電位上昇を抑制し、降圧時間を短くして消費電力を低減することができると共に、降圧不良を抑制することができる。さらに、回路の動作マージンも向上し、設計をより容易に行うことができる。
【００６０】
なお、上記実施形態２では、上記実施形態１のダイオードＤＮ１の代りに、ＮＭＯＳトランジスタＭＮＨ４を設けたが、これに限らず、ＮＭＯＳトランジスタＭＮＨ４を設けずに、ＮＭＯＳトランジスタＭＮＨ２のトランジスタサイズを大きくして駆動能力を大きくすることによって、コンデンサＣ１の負端Ｃ１Ｎの電位を基準電位ＶＧＮＤに近づける方法も考えられるが、本実施形態２において、例えば同サイズのＮＭＯＳトランジスタＭＮＨ４を用いた場合、ＮＭＯＳトランジスタＭＮＨ２のトランジスタサイズを大きくする方法よりも効果が高い。よって、より小さなチップ面積の増大により本発明の効果を得ることができる。
【００６１】
また、上記実施形態１，２では、コンデンサＣ１の一方端である正端Ｃ１Ｐ側を正の所定入力電位ＶＩＮとし、その他方端である負端Ｃ１Ｎ側を基準電位ＶＧＮＤにした後に、正端Ｃ１Ｐ側を所定入力電位ＶＩＮから基準電位ＶＧＮＤに下げること（所定入力電位ＶＩＮから所定入力電位ＶＩＮだけ下げること）により、負端Ｃ１Ｎ側に基準電位ＶＧＮＤ（０Ｖ）よりも所定入力電位ＶＩＮだけ低い負の電圧−ＶＩＮを発生させるチャージポンプ方式の降圧回路１０，２０に本発明の短絡手段を適用した場合について説明したが、これに限らず、コンデンサＣ１の一方端である正端Ｃ１Ｐ側を正の所定入力電位ＶＩＮとし、その他方端である負端Ｃ１Ｎ側を基準電位ＶＧＮＤにした後に、正端Ｃ１Ｐ側を所定入力電位ＶＩＮから所定電位だけ下げることにより、負端Ｃ１Ｎ側に基準電位よりも所定電位だけ低い電圧を発生させるチャージポンプ方式の降圧回路に本発明の短絡手段を適用することもできる。
【００６２】
この場合に、正端Ｃ１Ｐと所定の入力電位ＶＩＮの接続端間に接続されたＰＭＯＳトランジスタＭＰ１と、正端Ｃ１Ｐと所定の入力電位ＶＩＮから所定電位（上記実施形態１，２では入力電位ＶＩＮ）だけ下げた電位の接続端（基準電位ＶＧＮＤの接続端）間に接続されたＮＭＯＳトランジスタＭＮ１と、負端Ｃ１Ｎと基準電位ＶＧＮＤの接続端間に接続されたＮＭＯＳトランジスタＭＮＨ２と、負端Ｃ１Ｎと出力端子ＯＵＴ間に接続されたＮＭＯＳトランジスタＭＮＨ３とを有している。負端Ｃ１Ｎと基準電位ＶＧＮＤの接続端間に、上記実施形態１のように、基準電位ＶＧＮＤ側にアノードが接続され、負端Ｃ１Ｎ側にカソードが接続されたダイオードが設けられるかまたは、上記実施形態２のように、基準電位ＶＧＮＤ側にソースが接続され、負端Ｃ１Ｎ側にゲート、ドレインおよび基板電位側が接続されたＮＭＯＳトランジスタＭＮＨ４が設けられる。
【００６３】
以上のように、本発明の好ましい実施形態１，２を用いて本発明を例示してきたが、本発明は、この実施形態１，２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１，２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００６４】
本発明は、チャージポンプ方式などの降圧回路および、これを用いた不揮発性半導体記憶装置や液晶ディスプレイ装置などの電子機器の分野において、わずかな回路の追加により、降圧時間を短縮化することが可能となり、降圧開始時に消費される電力を削減することができる。さらに、回路動作マージンの向上を図ることができるため、回路設計が容易になる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態１に係る降圧回路の要部構成例を示す回路図である。
【図２】図１の降圧回路について、（ａ）はコンデンサＣ１の正端Ｃ１Ｐの電位変化、（ｂ）は負端Ｃ１Ｎの電位変化、（ｃ）は出力端子ＯＵＴからの出力電圧の変化を示す波形図である。
【図３】本発明の実施形態２に係る降圧回路の要部構成例を示す回路図である。
【図４】図３の降圧回路におけるＮＭＯＳトランジスタの構成例を示す断面図である。
【図５】図３の降圧回路と図６の降圧回路について、出力端子ＯＵＴからの出力電圧の変化を示す波形図である。
【図６】特許文献１の回路構成をトリプルウェルプロセスで作製されるチャージポンプ方式の降圧回路に適用した場合の一般的な回路構成例を示す回路図である。
【図７】（ａ）〜（ｄ）は、図６の降圧回路の各トランジスタＭＮ１、ＭＰ１、ＭＮＨ２およびＭＮＨ３のゲートに入力されるゲート信号ＧＭＮ１、ＧＭＰ１、ＧＭＮＨ２およびＧＭＮＨ３を示す各信号波形図である。
【図８】（ａ）は、図６のコンデンサＣ１の正端Ｃ１Ｐの電位変化を示し、（ｂ）は、図６のコンデンサＣ１の負端Ｃ１Ｎの電位変化を示し、（ｃ）は、図６の出力端子ＯＵＴからの出力電圧の変化を示す各電圧波形図である。
【図９】（ａ）は、図６のコンデンサＣ１の正端Ｃ１Ｐの電位変化を示し、（ｂ）は、図６の負端Ｃ１Ｎの電位変化を示し、（ｃ）は、図６の出力端子ＯＵＴからの出力電圧の変化を示す各電圧波形図である。
【符号の説明】
【００６６】
１０，２０  降圧回路
ＭＰ１    ＰＭＯＳトランジスタ
ＭＮ１、ＭＮＨ２、ＭＮＨ３、ＭＮＨ４    ＮＭＯＳトランジスタ
Ｃ１、Ｃ２    コンデンサ
ＤＮ１    ダイオード
【図１】
2006340497.tif 000003
【図２】
2006340497.tif 000004
【図３】
2006340497.tif 000005
【図４】
2006340497.tif 000006
【図５】
2006340497.tif 000007
【図６】
2006340497.tif 000008
【図７】
2006340497.tif 000009
【図８】
2006340497.tif 000010
【図９】
2006340497.tif 000011