(57)【要約】  【課題】プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路装置を得られるようにする。  【解決手段】半導体集積回路装置は、外部から印加される静電放電から保護される被保護回路５と、電源ライン１と接続されたアノード端子、接地ライン２と接続されたカソード端子及び第１のトリガ端子７を有するＳＣＲ保護回路３とを有しており、さらに、第１のトリガ端子７と接続されると共に、電源ライン１と接地ライン２との間に接続されたＲＣ回路を含むトリガ回路４を有している。【選択図】      図１
2006261427.tif 000002
【特許請求の範囲】
【請求項１】
外部から印加される静電放電から保護される被保護回路と、
電源ラインと接続されたアノード端子、接地ラインと接続されたカソード端子及びトリガ端子を有するＳＣＲ保護回路と、
前記トリガ端子と接続されると共に、前記電源ラインと前記接地ラインとの間に接続されたＲＣ回路を含むトリガ回路とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記カソード端子と前記トリガ回路との間に接続された第１の抵抗素子をさらに備えていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記アノード端子と前記トリガ回路との間に接続された第２の抵抗素子をさらに備えていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたインバータと、
一端が前記電源ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項５】
前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたインバータと、
一端が前記接地ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項６】
前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたインバータと、
一端が前記電源ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。
【請求項７】
前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたインバータと、
一端が前記接地ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。
【請求項８】
前記インバータは、シュミットトリガ回路であることを特徴とする請求項４〜７のいずれか１項に記載の半導体集積回路装置。
【請求項９】
前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたＮＡＮＤゲートと、
一端が前記電源ラインと接続され、他端が前記ＮＡＮＤゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＡＮＤゲートの第１の入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＡＮＤゲートの第２の入力端子と接続されたインバータとを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項１０】
前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたＮＯＲゲートと、
一端が前記接地ラインと接続され、他端が前記ＮＯＲゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＯＲゲートの第１の入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＯＲゲートの第２の入力端子と接続されたバッファとを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項１１】
前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたＮＡＮＤゲートと、
一端が前記電源ラインと接続され、他端が前記ＮＡＮＤゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＡＮＤゲートの第１の入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＡＮＤゲートの第２の入力端子と接続されたバッファとを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。
【請求項１２】
前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたＮＯＲゲートと、
一端が前記接地ラインと接続され、他端が前記ＮＯＲゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＯＲゲートの第１の入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＯＲゲートの第２の入力端子と接続されたインバータとを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。
【請求項１３】
前記電源ラインと前記接地ラインとの間に逆バイアス方向に接続されたダイオードと、一端が前記電源ラインと接続され、他端が前記接地ラインと接続され、ゲートが前記接地ラインと接続されたＮＭＯＳトランジスタと、一端が前記電源ラインと接続され、他端が前記接地ラインと接続され、ゲートが前記電源ラインと接続されたＰＭＯＳトランジスタとのうちのいずれか１つをさらに備えていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ:ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護回路を備えた半導体集積回路装置に関し、特に、静電放電保護回路に組み込まれるＳＣＲ（シリコン制御整流器：Ｓｉｌｉｃｏｎ ｃｏｎｔｒｏｌｌｅｄ ｒｅｃｔｉｆｉｅｒ）保護回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称する。）によるダメージに弱くなっており、例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路又は内部回路等の素子が破壊され、素子の性能が低下するおそれが大きくなっている。そのため、半導体集積回路装置には、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための静電放電（ＥＳＤ）保護回路が設けられている。
【０００３】
図１３は従来の静電放電保護回路を有する半導体集積回路装置の回路構成を示している（例えば、特許文献１を参照。）。図１３に示すように、従来の半導体集積回路装置は、電源ライン１０１と、接地ライン１０２と、ＳＣＲ保護回路１０３と、該ＳＣＲ保護回路１０３と並列接続されたトリガ回路１０４と、サージから保護され所望の回路機能を有する被保護回路１０５とを有している。ＳＣＲ保護回路１０３は、電源ライン１０１から侵入するサージを接地ライン１０２に流すことにより、サージから被保護回路１０５を保護するように構成されている。
【０００４】
ＳＣＲ保護回路１０３は、電源ライン１０１と接地ライン１０２との間に設けられており、例えば、トランジスタ記号を用いて記述すると、互いのコレクタとベースとを共有するＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタからなり、ＮＰＮバイポーラトランジスタにおけるコレクタをトリガ端子１０６としている。
【０００５】
トリガ回路１０４は、電源ライン１０１とトリガ端子１０６との間に設けられており、ドレインが電源ライン１０１と接続され、ソース及びゲートがＳＣＲ保護回路１０３のトリガ端子１０６と接続されたＮＭＯＳトランジスタ１０７を有している。
【０００６】
被保護回路１０５は、電源ライン１０１と接地ライン１０２とに接続されている。
【０００７】
以上のように構成された従来の半導体集積回路装置によると、電源ライン１０１と接地ライン１０２との間に加わるプラスサージは、トリガ回路１０４を構成するＮＭＯＳトランジスタ１０７がブレークダウンすることにより、トリガ端子１０６に正の電圧が印加されて、該トリガ端子１０６から接地ラインへ流れる電流（ＳＣＲトリガ電流）が発生する。このＳＣＲトリガ電流によって、ＳＣＲ保護回路１０３がＯＮ状態となり、ＳＣＲ保護回路１０３のアノードとカソードとの間において、非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。これにより、外部から電源ライン１０１を通じて侵入するプラスサージから被保護回路１０５を保護することができる。
【特許文献１】特表２００４−５３１０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体集積回路装置は、接地ライン１０２を接地し、且つ電源ライン１０１に正電荷のサージを印加した場合に、プロセスの微細化に伴なって被保護回路１０５が破壊されるおそれがある。
【０００９】
これは、プロセスの微細化に伴なって、被保護回路１０５に含まれるＭＯＳトランジスタのゲート酸化膜の薄膜化により、ゲート酸化膜の耐圧が小さくなるため、ＮＭＯＳトランジスタ１０７のブレークダウン電圧によって決まるＳＣＲ保護回路１０３のＯＮ電圧が、被保護回路１０５に含まれるトランジスタのゲート酸化膜の耐圧よりも高くなる事態が想定されるからである。すなわち、ＳＣＲ保護回路１０３がＯＮ状態となる前に、電源ライン１０１の電位がＭＯＳトランジスタのゲート酸化膜の耐圧を超えてしまい、その結果、被保護回路１０５に含まれるトランジスタのゲート酸化膜が破壊されるということである。
【００１０】
本発明は、前記従来の問題を解決し、プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、ＳＣＲ保護回路を含む半導体集積回路装置を、ＳＣＲ保護回路のトリガ電流を生成するトリガ回路にＲＣ回路を用いる構成とする。これにより、ＳＣＲ保護回路を起動するトリガ電流の発生電圧を制御して、ＳＣＲ保護回路のＯＮ電圧を被保護回路のトランジスタのゲート酸化膜の耐圧値よりも低くすることができる。
【００１２】
具体的に、本発明に係る半導体集積回路装置は、外部から印加される静電放電から保護される被保護回路と、電源ラインと接続されたアノード端子、接地ラインと接続されたカソード端子及びトリガ端子を有するＳＣＲ保護回路と、トリガ端子と接続されると共に電源ラインと接地ラインとの間に接続されたＲＣ回路を含むトリガ回路とを備えていることを特徴とする。
【００１３】
本発明の半導体集積回路装置によると、電源ラインと接地ラインとの間に接続されたＲＣ回路を含むトリガ回路を備えているため、ＳＣＲ保護回路のトリガ電流を、例えばＭＯＳトランジスタのブレークダウン電流ではなく、該ＭＯＳトランジスタのＯＮ電流を用いることができる。このため、被保護回路を構成するトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路をＯＮ状態とすることができるようになるので、プロセス（設計ルール）が微細化されたとしても、サージ試験の規格を満たすＥＳＤ保護能力を得ることができる。
【００１４】
本発明の半導体集積回路装置は、カソード端子とトリガ回路との間に接続された第１の抵抗素子をさらに備えていることが好ましい。
【００１５】
また、本発明の半導体集積回路装置は、アノード端子とトリガ回路との間に接続された第２の抵抗素子をさらに備えていることが好ましい。
【００１６】
このようにすると、ＳＣＲ保護回路におけるトリガ電流の発生電圧の値を調節することが可能となる。
【００１７】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたインバータと、一端が電源ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子とを有していることが好ましい。
【００１８】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたインバータと、一端が接地ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子とを有していることが好ましい。
【００１９】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたインバータと、一端が電源ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子とを有していることが好ましい。
【００２０】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたインバータと、一端が接地ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子とを有していることが好ましい。
【００２１】
本発明の半導体集積回路装置において、ＳＣＲ保護回路がインバータを含む場合に、該インバータはシュミットトリガ回路であることが好ましい。
【００２２】
また、本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたＮＡＮＤゲートと、一端が電源ラインと接続され、他端がＮＡＮＤゲートの第１の入力端子と接続された容量素子と、一端がＮＡＮＤゲートの第１の入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＡＮＤゲートの第２の入力端子と接続されたインバータとを有していることが好ましい。
【００２３】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたＮＯＲゲートと、一端が接地ラインと接続され、他端がＮＯＲゲートの第１の入力端子と接続された容量素子と、一端がＮＯＲゲートの第１の入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＯＲゲートの第２の入力端子と接続されたバッファとを有していることが好ましい。
【００２４】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたＮＡＮＤゲートと、一端が電源ラインと接続され、他端がＮＡＮＤゲートの第１の入力端子と接続された容量素子と、一端がＮＡＮＤゲートの第１の入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＡＮＤゲートの第２の入力端子と接続されたバッファとを有していることが好ましい。
【００２５】
本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたＮＯＲゲートと、一端が接地ラインと接続され、他端がＮＯＲゲートの第１の入力端子と接続された容量素子と、一端がＮＯＲゲートの第１の入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＯＲゲートの第２の入力端子と接続されたインバータとを有していることが好ましい。
【００２６】
本発明の半導体集積回路装置は、電源ラインと接地ラインとの間に逆バイアス方向に接続されたダイオードと、一端が電源ラインと接続され、他端が接地ラインと接続され、ゲートが接地ラインと接続されたＮＭＯＳトランジスタと、一端が電源ラインと接続され、他端が接地ラインと接続され、ゲートが電源ラインと接続されたＰＭＯＳトランジスタとのうちのいずれか１つをさらに備えていることが好ましい。
【発明の効果】
【００２７】
本発明の半導体集積回路装置によると、被保護回路を構成するトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路をＯＮ状態とすることができるため、プロセスの微細化が進展したとしても、サージに対する耐性（ＥＳＤ保護能力）を向上させることができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１は本発明の第１の実施形態に係る半導体集積回路装置の回路構成を示している。図１に示すように、第１の実施形態に係る半導体集積回路装置は、電源ライン１と接地ライン２との間に配されたＳＣＲ保護回路３と、該ＳＣＲ保護回路３とそれぞれ並列に接続されたトリガ回路４及びＳＣＲ保護回路３の保護対象でありＭＯＳトランジスタ（図示せず）を含む被保護回路５とを有している。
【００３０】
ＳＣＲ保護回路３は、エミッタが電源ライン１と接続され、コレクタが第１のトリガ端子７と接続されたＰＮＰバイポーラトランジスタ３１と、エミッタが接地ライン２と接続され、コレクタがＰＮＰバイポーラトランジスタ３１のベースと接続され、ベースが第１のトリガ端子７と接続されたＮＰＮバイポーラトランジスタ３２と、一端が第１のトリガ端子７と接続され、他端が接地ライン２と接続された第１の抵抗素子３３と、一端が電源ライン１と接続され、他端がＮＰＮバイポーラトランジスタ３２のコレクタと接続された第２の抵抗素子３４とから構成されている。
【００３１】
ＳＣＲ保護回路３における第１のトリガ端子７と接地ライン２との間には第３の抵抗素子６が接続されている。
【００３２】
トリガ回路４Ａは、ソースが電源ライン１と接続され、ドレインが第１のトリガ端子７と接続されたＰＭＯＳトランジスタ８と、出力端子がＰＭＯＳトランジスタ８のゲートと接続されたインバータ９と、一端が電源ライン１と接続され、他端がインバータ９の入力端子と接続された容量素子１０と、一端がインバータ９の入力端子と接続され、他端が接地ライン２と接続された第４の抵抗素子１１とから構成されている。
【００３３】
第１の実施形態によると、接地ライン２を接地して電源ライン１に正電荷のサージを印加した場合は、トリガ回路４Ａによって、ＳＣＲ保護回路３における第１のトリガ端子７の電圧が、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い値であっても、ＳＣＲ保護回路３をＯＮ状態とすることができる。その結果、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。
【００３４】
このように、第１の実施形態に係る半導体集積回路装置は、ＳＣＲ保護回路３にプラスサージが印加された場合に、該ＳＣＲ保護回路３のＯＮ電圧を制御するトリガ回路４Ａを設けていることを特徴とする。
【００３５】
以下、トリガ回路４Ａの動作を詳しく説明する。
【００３６】
図１に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージ（例えば２０００Ｖ）を印加すると、電源ライン１とトリガ回路４Ａにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇するにつれて、トリガ回路４Ａにおけるインバータ９の入力電位も第４の抵抗素子１１によって上昇する。この上昇した入力電位がインバータ９のスイッチングレベルを超えて高くなると、該インバータ９は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＡにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３を構成するいわゆるサイリスタにおけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗（例えば、１Ω）で電流の流れ（ラッチアップ動作）が維持される。
【００３７】
このとき、ＰＭＯＳトランジスタ８と接地ライン２との間に第３の抵抗素子６を設けているため、第１のトリガ端子７と接地ライン２との間の抵抗値は、第１の抵抗素子３３と第３の抵抗素子６とが並列接続となるので、第３の抵抗素子６を設けない場合よりも小さくすることができる。従って、ＰＭＯＳトランジスタ８のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧（例えば５Ｖ）よりも低い電圧（例えば３Ｖ）でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。
【００３８】
（第１の実施形態の第１変形例）
図２は本発明の第１の実施形態の第１変形例に係る半導体集積回路装置におけるトリガ回路を示している。図２において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００３９】
図２に示すように、本変形例に係るトリガ回路４Ｂは、ＰＭＯＳトランジスタ８のゲートに制御電圧を印加する１つのインバータに代えて、例えばフリップフロップ接続された２つのインバータ９ａ及び９ｂからなる双安定器と該双安定器の入力端子及び出力端子にそれぞれ接続されたインバータ９ｃ及び９ｄとにより構成されたシュミットトリガ回路１５を用いている。
【００４０】
このように、シュミットトリガ回路１５を用いることにより、通常動作時の電源ノイズによるＳＣＲ保護回路の誤動作（ラッチアップ）を防ぐことができる。
【００４１】
（第１の実施形態の第２変形例）
図３は本発明の第１の実施形態の第２変形例に係る半導体集積回路装置を示している。図３において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４２】
図３に示すように、第２変形例に係る半導体集積回路装置は、被保護回路５と並列で且つカソードが電源ライン１と接続され、アノードが接地ライン２と接続されたＰＮダイオード２０を備えている。
【００４３】
このような構成において、電源ライン１を接地し且つ接地ライン２に正電荷のサージを印加した場合でも、ＰＮダイオード２０には正のバイアス電圧が印加されることになるため、電源ライン１と接地ライン２とが導通状態となる。その結果、サージ電荷を接地ライン２から電源ライン１に放電できるので、接地ライン２に正電荷のサージが印加された場合でも、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。
【００４４】
（第１の実施形態の第３変形例）
図４は本発明の第１の実施形態の第３変形例に係る半導体集積回路装置を示している。図４において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４５】
図４に示すように、第３変形例に係る半導体集積回路装置は、被保護回路５と並列で且つドレインが電源ライン１と接続され、ソースが接地ライン２と接続され、ゲートが抵抗素子２２を介して接地ライン２と接続されたＮＭＯＳトランジスタ２１を備えている。
【００４６】
このような構成において、電源ライン１を接地し且つ接地ライン２に正電荷のサージを印加した場合でも、ＮＭＯＳトランジスタ２１のゲートに該ＮＭＯＳトランジスタ２１の閾値電圧を超える電圧が印加されると、ＮＭＯＳトランジスタ２１がＯＮ状態となって、電源ライン１と接地ライン２とが導通状態となる。その結果、サージ電荷を接地ライン２から電源ライン１に放電できるので、接地ライン２に正電荷のサージが印加された場合でも、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。
【００４７】
（第１の実施形態の第４変形例）
図５は本発明の第１の実施形態の第４変形例に係る半導体集積回路装置を示している。図５において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４８】
図５に示すように、第４変形例に係る半導体集積回路装置は、被保護回路５と並列で且つソースが電源ライン１と接続され、ドレインが接地ライン２と接続され、ゲートが抵抗素子２４を介して電源ライン１と接続されたＰＭＯＳトランジスタ２３を備えている。
【００４９】
このような構成において、電源ライン１を接地し且つ接地ライン２に正電荷のサージを印加した場合でも、ＰＭＯＳトランジスタ２３のゲートに該ＰＭＯＳトランジスタ２３の閾値電圧を超える電圧が印加されると、ＰＭＯＳトランジスタ２３がＯＮ状態となって、電源ライン１と接地ライン２とが導通状態となる。その結果、サージ電荷を接地ライン２から電源ライン１に放電できるので、接地ライン２に正電荷のサージが印加された場合でも、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。
【００５０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５１】
図６は本発明の第２の実施形態に係る半導体集積回路装置の回路構成を示している。図６において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００５２】
図６に示すように、第２の実施形態に係る半導体集積回路装置は、トリガ回路４Ｃに、ＳＣＲトリガ電流生成用のＭＯＳトランジスタとして、ドレインが電源ライン１と接続され、ソースが第１のトリガ端子７と接続されたＮＭＯＳトランジスタ１２を用いている。さらに、容量素子１０は接地ライン２とインバータ９の入力端子との間に接続され、第４の抵抗素子１１は電源ライン１とインバータ９の入力端子との間に接続されている。
【００５３】
以下、トリガ回路４Ｃの動作を説明する。
【００５４】
図６に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４Ｃにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４Ｃにおけるインバータ９の入力電位は第４の抵抗素子１１によって低下する。この低下した入力電位がインバータ９のスイッチングレベルを超えて低くなると、該インバータ９は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＣにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００５５】
このとき、ＮＭＯＳトランジスタ１２と接地ライン２との間に第３の抵抗素子６を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。
【００５６】
（第３実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００５７】
図７は本発明の第３の実施形態に係る半導体集積回路装置の回路構成を示している。図７において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００５８】
図７に示すように、第３の実施形態に係るトリガ回路４Ａは、ＰＭＯＳトランジスタ８のソースが、ＳＣＲ保護回路３におけるＰＮＰバイポーラトランジスタ３１のベースとＮＰＮバイポーラトランジスタ３２のコレクタとの接続ノードである第２のトリガ端子１４と接続され、ドレインが接地ライン２と接続されている。また、ＳＣＲ保護回路３における第２のトリガ端子１４と電源ライン１との間には第５の抵抗素子１３が接続されている。
【００５９】
以下、第３の実施形態に係るトリガ回路４Ａの動作を説明する。
【００６０】
図７に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、電源ライン１とトリガ回路４Ａにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇するにつれて、トリガ回路４Ａにおけるインバータ９の入力電位も第４の抵抗素子１１によって上昇する。この上昇した入力電位がインバータ９のスイッチングレベルを超えて高くなると、該インバータ９は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＡにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、接地ライン２と第２のトリガ端子１４とが導通し、該第２のトリガ端子７の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００６１】
このとき、ＰＭＯＳトランジスタ８と電源ライン１との間に第５の抵抗素子１３を設けているため、ＰＭＯＳトランジスタ８のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。
【００６２】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００６３】
図８は本発明の第４の実施形態に係る半導体集積回路装置の回路構成を示している。図８において、図７に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６４】
図８に示すように、第４の実施形態に係る半導体集積回路装置は、トリガ回路４Ｃに、ソースが接地ライン２と接続され、ドレインが第２のトリガ端子１４と接続されたＮＭＯＳトランジスタ１２を用いている。さらに、容量素子１０は接地ライン２とインバータ９の入力端子との間に接続され、第４の抵抗素子１１は電源ライン１とインバータ９の入力端子との間に接続されている。
【００６５】
以下、トリガ回路４Ｃの動作を説明する。
【００６６】
図８に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４Ｃにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４Ｃにおけるインバータ９の入力電位は第４の抵抗素子１１によって低下する。この低下した入力電位がインバータ９のスイッチングレベルを超えて低くなると、該インバータ９は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＣにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、接地ライン２と第２のトリガ端子１４とが導通し、該第２のトリガ端子１４の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００６７】
このとき、ＮＭＯＳトランジスタ１２と電源ライン１との間に第５の抵抗素子１３を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。
【００６８】
なお、第２〜第４のの各実施形態においても、第１の実施形態の一変形例のように、インバータ９に変えて、シュミットトリガ回路１５を用いることができる。
【００６９】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【００７０】
図９は本発明の第５の実施形態に係る半導体集積回路装置の回路構成を示している。図９において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００７１】
図９に示すように、第５の実施形態に係る半導体集積回路装置は、トリガ回路４Ｄにおいて、ＰＭＯＳトランジスタ８のゲートに制御電圧を印加する１つのインバータに代えて、ＮＡＮＤゲート１６とインバータ１７とを用いている。ここで、ＮＡＮＤゲート１６の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はインバータ１７の出力を受け、該インバータ１７の入力端子は、ＰＭＯＳトランジスタ８のドレインすなわち第１のトリガ端子７と接続されている。
【００７２】
以下、トリガ回路４Ｄの動作を説明する。
【００７３】
図９に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、電源ライン１とトリガ回路４ＤにおけるＮＡＮＤゲート１６との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇するにつれて、トリガ回路４ＡにおけるＮＡＮＤゲート１６の第１の入力端子の電位も第４の抵抗素子１１によって上昇する。このとき、インバータ１７の入力端子は第３の抵抗素子６を介して接地ライン２と接続されてロウレベルであることから、ＮＡＮＤゲート１６の第２の入力端子の電位は逆にハイレベルである。従って、第１の入力端子の電位がＮＡＮＤゲート１６のスイッチングレベルを超えて高くなると、該ＮＡＮＤゲート１６は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＤにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００７４】
このとき、ＰＭＯＳトランジスタ８と接地ライン２との間に第３の抵抗素子６を設けているため、ＰＭＯＳトランジスタ８のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。
【００７５】
さらに、第５の実施形態においては、第１のトリガ端子７の電位が、インバータ１７のスイッチングレベルを超えるまでに上昇すると、該インバータ１７はロウレベルの電位を出力するようになるため、ＮＡＮＤゲート１６の出力値はロウレベルからハイレベルに切り替わる。このため、ゲートにハイレベルの電位を受けるＰＭＯＳトランジスタ８はＯＦＦ状態に遷移するので、電源ライン１からＰＭＯＳトランジスタ８を介して第１のトリガ端子７に流れる電流を遮断することできる。その結果、ＰＭＯＳトランジスタ８を流れる過剰な電流を制限できるので、該ＰＭＯＳトランジスタ８のサージによる破壊を防ぐことができる。
【００７６】
このように、第５の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｄをも保護することができる。
【００７７】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【００７８】
図１０は本発明の第６の実施形態に係る半導体集積回路装置の回路構成を示している。図１０において、図６に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００７９】
図１０に示すように、第６の実施形態に係る半導体集積回路装置は、トリガ回路４Ｅにおいて、ＮＭＯＳトランジスタ１２のゲートに制御電圧を印加する１つのインバータに代えて、ＮＯＲゲート１８とバッファ１９とを用いている。ここで、ＮＯＲゲート１８の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はバッファ１９の出力を受け、該バッファ１９の入力端子は、ＮＭＯＳトランジスタ１２のソースすなわち第１のトリガ端子７と接続されている。
【００８０】
以下、トリガ回路４Ｅの動作を説明する。
【００８１】
図１０に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４ＥにおけるＮＯＲゲート１８との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４ＥにおけるＮＯＲゲート１８の第１の入力端子の電位は第４の抵抗素子１１によって低下する。このとき、バッファ１９の入力端子は第３の抵抗素子６を介して接地ライン２と接続されてロウレベルであることから、ＮＯＲゲート１８の第２の入力端子の電位もロウレベルである。従って、第１の入力端子の電位がＮＯＲゲート１８のスイッチングレベルを超えて低くなると、該ＮＯＲゲート１８は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＥにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００８２】
このとき、ＮＭＯＳトランジスタ１２と接地ライン２との間に第３の抵抗素子６を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。
【００８３】
さらに、第６の実施形態においては、第１のトリガ端子７の電位が、バッファ１９のスイッチングレベルを超えるまでに上昇すると、該バッファ１９はハイレベルの電位を出力するようになるため、ＮＯＲゲート１８の出力値はハイレベルからロウレベルに切り替わる。このため、ゲートにロウレベルの電位を受けるＮＭＯＳトランジスタ１２はＯＦＦ状態に遷移するので、電源ライン１からＮＭＯＳトランジスタ１２を介して第１のトリガ端子７に流れる電流を遮断することできる。その結果、ＮＭＯＳトランジスタ１２を流れる過剰な電流を制限できるので、該ＮＭＯＳトランジスタ１２のサージによる破壊を防ぐことができる。
【００８４】
このように、第６の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｅをも保護することができる。
【００８５】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【００８６】
図１１は本発明の第７の実施形態に係る半導体集積回路装置の回路構成を示している。図１１において、図７に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８７】
図１１に示すように、第７の実施形態に係る半導体集積回路装置は、トリガ回路４Ｆにおいて、ＰＭＯＳトランジスタ８のゲートに制御電圧を印加する１つのインバータに代えて、ＮＡＮＤゲート１６とバッファ１９とを用いている。ここで、ＮＡＮＤゲート１６の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はバッファ１９の出力を受け、該バッファ１９の入力端子は、ＰＭＯＳトランジスタ８のソースすなわち第２のトリガ端子１４と接続されている。
【００８８】
以下、トリガ回路４Ｆの動作を説明する。
【００８９】
図１１に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、電源ライン１とトリガ回路４ＦにおけるＮＡＮＤゲート１６の第１の入力端子との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇につれて、トリガ回路４ＦにおけるＮＯＲゲート１６の第１の入力端子の電位も第４の抵抗素子１１によって上昇する。このとき、バッファ１９の入力端子は第５の抵抗素子１３を介して電源ライン１と接続されてハイレベルであることから、ＮＡＮＤゲート１６の第２の入力端子の電位はハイレベルである。従って、第１の入力端子の電位がＮＡＮＤゲート１６のスイッチングレベルを超えて高くなると、該ＮＡＮＤゲート１６は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＦにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、第２のトリガ端子１４と接地ライン２とが導通し、第２のトリガ端子１４の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００９０】
このとき、ＰＭＯＳトランジスタ８と電源ライン１との間に第５の抵抗素子１３を設けているため、ＰＭＯＳトランジスタ８のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。
【００９１】
さらに、第７の実施形態においては、第２のトリガ端子１４の電位が、バッファ１９のスイッチングレベルを超えるまでに降下すると、該バッファ１９はロウレベルの電位を出力するようになるため、ＮＡＮＤゲート１６の出力値はロウレベルからハイレベルに切り替わる。このため、ゲートにハイレベルの電位を受けるＰＭＯＳトランジスタ８はＯＦＦ状態に遷移するので、電源ライン１からＰＭＯＳトランジスタ８を介して接地ライン２に流れる電流を遮断することできる。その結果、ＰＭＯＳトランジスタ８を流れる過剰な電流を制限できるので、該ＰＭＯＳトランジスタ８のサージによる破壊を防ぐことができる。
【００９２】
このように、第７の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｆをも保護することができる。
【００９３】
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【００９４】
図１２は本発明の第８の実施形態に係る半導体集積回路装置の回路構成を示している。図１２において、図８に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９５】
図１２に示すように、第８の実施形態に係る半導体集積回路装置は、トリガ回路４Ｇにおいて、ＮＭＯＳトランジスタ１２のゲートに制御電圧を印加する１つのインバータに代えて、ＮＯＲゲート１８とインバータ１７とを用いている。ここで、ＮＯＲゲート１８の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はインバータ１７の出力を受け、該インバータ１７の入力端子は、ＮＭＯＳトランジスタ１２のドレインすなわち第２のトリガ端子１４と接続されている。
【００９６】
以下、トリガ回路４Ｇの動作を説明する。
【００９７】
図１２に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４ＧにおけるＮＯＲゲート１８の第１の入力端子との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４ＧにおけるＮＯＲゲート１８の第１の入力端子の電位は第４の抵抗素子１１によって低下する。このとき、インバータ１７の入力端子は第５の抵抗素子１３を介して電源ライン１と接続されてハイレベルであることから、ＮＯＲゲート１８の第２の入力端子の電位は逆にロウレベルである。従って、第１の入力端子の電位がＮＯＲゲート１８のスイッチングレベルを超えて低くなると、該ＮＯＲゲート１８は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＧにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、第２のトリガ端子１４と接地ライン２とが導通し、第２のトリガ端子１４の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。
【００９８】
このとき、ＮＭＯＳトランジスタ１２と電源ライン１との間に第５の抵抗素子１３を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。
【００９９】
さらに、第８の実施形態においては、第２のトリガ端子１４の電位が、インバータ１７のスイッチングレベルを超えるまでに降下すると、該インバータ１７はハイレベルの電位を出力するようになるため、ＮＯＲゲート１８の出力値はハイレベルからロウレベルに切り替わる。このため、ゲートにロウレベルの電位を受けるＮＭＯＳトランジスタ１２はＯＦＦ状態に遷移するので、電源ライン１からＮＭＯＳトランジスタ１２を介して接地ライン２に流れる電流を遮断することできる。その結果、ＮＭＯＳトランジスタ１２を流れる過剰な電流を制限できるので、該ＮＭＯＳトランジスタ１２のサージによる破壊を防ぐことができる。
【０１００】
このように、第８の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｇをも保護することができる。
【０１０１】
なお、第２〜第８の各実施形態においても、第１の実施形態の第２〜第４の各変形例で示したように、接地ライン２に正のサージが印加された場合でも、そのサージ電荷を電源ライン１に放電可能なＰＮダイオード等の放電素子を設けてもよい。
【産業上の利用可能性】
【０１０２】
本発明に係る半導体集積回路装置は、被保護回路を構成するトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路をＯＮ状態とすることができ、プロセスの微細化が進展したとしても、サージに対する耐性を向上させることができるという効果を有し、特に静電放電（ＥＳＤ）保護回路としてＳＣＲ保護回路を有する半導体集積回路装置等に有用である。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示す回路図である。
【図２】本発明の第１の実施形態の第１変形例に係る半導体集積回路装置を構成するトリガ回路を示す回路図である。
【図３】本発明の第１の実施形態の第２変形例に係る半導体集積回路装置を示す回路図である。
【図４】本発明の第１の実施形態の第３変形例に係る半導体集積回路装置を示す回路図である。
【図５】本発明の第１の実施形態の第４変形例に係る半導体集積回路装置を示す回路図である。
【図６】本発明の第２の実施形態に係る半導体集積回路装置を示す回路図である。
【図７】本発明の第３の実施形態に係る半導体集積回路装置を示す回路図である。
【図８】本発明の第４の実施形態に係る半導体集積回路装置を示す回路図である。
【図９】本発明の第５の実施形態に係る半導体集積回路装置を示す回路図である。
【図１０】本発明の第６の実施形態に係る半導体集積回路装置を示す回路図である。
【図１１】本発明の第７の実施形態に係る半導体集積回路装置を示す回路図である。
【図１２】本発明の第８の実施形態に係る半導体集積回路装置を示す回路図である。
【図１３】従来のＥＳＤ保護回路を有する半導体集積回路装置を示す回路図である。
【符号の説明】
【０１０４】
１    電源ライン
２    接地ライン
３    ＳＣＲ保護回路
４Ａ  トリガ回路
４Ｂ  トリガ回路
４Ｃ  トリガ回路
４Ｄ  トリガ回路
４Ｅ  トリガ回路
４Ｆ  トリガ回路
４Ｇ  トリガ回路
５    被保護回路
６    第３の抵抗素子
７    第１のトリガ端子
８    ＰＭＯＳトランジスタ
９    インバータ
９ａ  インバータ
９ｂ  インバータ
９ｃ  インバータ
９ｄ  インバータ
１０  容量素子
１１  第４の抵抗素子
１２  ＮＭＯＳトランジスタ
１３  第５の抵抗素子
１４  第２トリガ端子
１５  シュミットトリガ回路
１６  ＮＡＮＤゲート
１７  インバータ
１８  ＮＯＲゲート
１９  バッファ
２０  ＰＮダイオード
２１  ＮＭＯＳトランジスタ
２２  抵抗素子
２３  ＰＭＯＳトランジスタ
２４  抵抗素子
３１  ＰＮＰバイポーラトランジスタ
３２  ＮＰＮバイポーラトランジスタ
３３  第１の抵抗素子
３４  第２の抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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