(57)【要約】【課題】  ＣＰＵを用いて負荷機構のモータを制御する材料試験機において、制御の遅れ等を生じることなく、従来に比してその制御性能を向上させることのできる材料試験機を提供する。【解決手段】  負荷機構を駆動するためのモータ１４ａを、試験力制御、負荷速度制御もしくは負荷機構の変位制御のいずれかのもとに選択的にフィードバックする制御装置２に、ＣＰＵ２１のほかにＦＰＧＡ（またはＰＬＤもしくはＤＳＰ）２２を設け、このＦＰＧＡ２にＣＰＵ２１かモータ１４ａの動作パターンを供給することにより、試験中においてＦＰＧＡ２２がモータ１４ａの制御を担い、ＣＰＵ２１をモータ１４ａの制御から解放することにより、ＣＰＵ２１の負担を軽減し、負荷機構の制御遅れ等の発生を生じさせなくする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
モータを駆動源とする負荷機構と、その負荷機構の駆動により試験片に負荷を加えたときに試験片に作用する試験力を検出する力検出手段と、上記負荷機構の位置に係る情報を検出する位置情報検出手段を備え、上記モータを試験力制御、負荷速度制御、もしくは負荷機構の変位制御のいずれかのもとに選択的にフィードバック制御する材料試験機において、
当該試験機を制御するためのＣＰＵと、そのＣＰＵから上記モータの動作パターンに係る情報を得て当該モータのドライバを制御するＦＰＧＡ、ＰＬＤもしくはＤＳＰのいずれかを備え、上記ＣＰＵは試験中に上記モータの制御に直接的に係わらないように構成されていることを特徴とする材料試験機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は材料試験機に関し、更に詳しくは、モータを負荷機構の駆動源とする材料試験機に関する。
【背景技術】
【０００２】
材料試験機においては、一般に、負荷機構に駆動により試験片に負荷を加え、その負荷により試験片に作用する試験力をロードセルによって検出したり、あるいは負荷機構の位置情報を刻々と検出し、これらの検出結果を用いて、試験力制御、負荷速度制御、あるいは負荷機構の変位制御のいずれかのもとに選択的にードバック制御する。
【０００３】
このような材料試験機における負荷機構としては、テーブル上に２本のねじ棹を回転自在に設け、その各ねじ棹にそれぞれナットを介してクロスヘッドの両端を支持するとともに、各ねじ棹をモータによって回転させることにより、クロスヘッドをテーブルに対して接近／離隔させる構造のものが知られており、この負荷機構の制御は、試験片に作用する試験力を検出するロードセルの出力、あるいは負荷機構の刻々の位置情報のうち、制御量として選択されているものを、あらかじめ設定されている目標値にフィードバックすることによって行われる。そして、このフィードバック制御は、ＣＰＵを主体とした制御装置によりデジタル的に行われる（例えば特許文献１参照）。
【０００４】
このようなＣＰＵを主体とする制御装置により負荷機構のモータを制御する具体的な構成としては、図５および図６にそれぞれモータの速度制御（負荷機構の変位制御）を行う場合の例をとってブロック図で示すものが知られている。
【０００５】
図５に示す例は、パルス駆動タイプのモータドライバ５２を用いる例であり、その駆動パルスをＣＰＵ５１から供給する。モータドライバ５２はそのパルス数に応じて負荷機構を駆動するためのモータ５３に制御電流を供給する。エンコーダ５４はモータ５３の回転数に応じたパルス信号を発生し、そのパルス信号はモータドライバ５２にフィードバックされると同時に、カウンタ５５によって計数され、その計数結果（移動カウント値）はＣＰＵ５１に取り込まれる。ＣＰＵ５１では、その刻々の移動カウント値をあらかじめ設定されている目標値と逐次比較し、これら両者の偏差に応じてモータドライバ５２に供給すべき駆動パルスのレートを逐次計算する。
【０００６】
図６に示す例は、アナログ信号により動作するモータドライバ６２を用いる例であり、その動作信号はＣＰＵ６１から供給されるデジタル信号をＤ−Ａ変換器６３によりアナログ化して与えられる。モータドライバ６２はそのアナログ信号に応じた制御電流をモータ６４に供給する。エンコーダ６５はモータ６４の回転数に応じたパルス信号を発生し、そのパルス信号は上記と同様にモータドライバ６２にフィードバックされると同時に、カウンタ６６によって計数され、その計数結果（移動カウント値）はＣＰＵ６１に取り込まれる。ＣＰＵ６１はその刻々の移動カウント値をあらかじめ設定されている目標値と逐次比較し、これら両者の偏差に応じてＤ−Ａ変換器６３を介してモータドライバ６２に供給すべき信号の大きさを逐次計算する。なお、この方式のモータドライバ６２は、アナログ電圧に比例したトルクを発生させるものや、アナログ電圧に比例した回転角速度のもとにモータ６４を回転させるものがある。
【０００７】
また、負荷機構を荷重（試験力）制御する場合には、ロードセルによる検出出力を増幅した後にＡ−Ｄ変換器でデジタル化し、その計測データをＣＰＵにおいて目標値と逐次比較することによって、モータドライバ５２または６２に供給すべきパルスレートもしくはデジタル値を計算する。
【特許文献１】特開２００２−３５７５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、以上のようなＣＰＵを用いた従来の負荷機構用モータの制御によると、ＣＰＵが刻々と移動カウント値を調べながらモータドライバに供給するパルスを発生させたり、あるいはＤ−Ａ変換器を通じてモータドライバに供給する信号の大きさを計算する必要があり、ＣＰＵに対する負荷が高くなるという問題がある。
【０００９】
一般に、ＣＰＵでは上記のような制御だけを行うのではなく、データ処理と表示制御処理を行っており、このような処理に長い時間を要してしまった場合、モータをコントロールするための処理が間に合わなくなってしまい、例えば移動カウント値が規定値になった瞬間にモータを停止させたり、あるいは速度を変化させることができない場合がある。なお、例えば割り込みによりモータをコントロールするための処理を行うように設定した場合でも、その割り込みのために数クロックを必要とするため、根本的な改善にはなり得ない。
【００１０】
本発明は以上のような不具合を解消して、従来に比してその制御性能を向上させることのできる材料試験機の提供を課題としている。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の材料試験機は、モータを駆動源とする負荷機構と、その負荷機構の駆動により試験片に負荷を加えたときに試験片に作用する試験力を検出する力検出手段と、上記負荷機構の位置に係る情報を検出する位置情報検出手段を備え、上記モータを試験力制御、負荷速度制御、もしくは負荷機構の変位制御のいずれかのもとに選択的にフィードバック制御する材料試験機において、当該試験機を制御するためのＣＰＵと、そのＣＰＵから上記モータの動作パターンに係る情報を得て当該モータのドライバを制御するＦＰＧＡ、ＰＬＤもしくはＤＳＰのいずれかを備え、上記ＣＰＵは試験中に上記モータの制御に直接的に係わらないように構成されていることによって特徴づけられる。
【００１２】
本発明は、ＦＰＧＡ，ＰＬＤもしくはＤＳＰなどの、あらかじめプログラム可能なロジックを用い、これとＣＰＵとにより材料試験機の制御を分担させることによって、課題を解決しようとするものである。例えば、ＣＰＵは試験機を制御するための各種パラメータを試験開始前にＦＰＧＡ，ＰＬＤ，ＤＳＰに転送し、サイン波制御、台形制御、一定速度制御、加速度制御、試験力制御等の制御に必要な複雑な計測はＣＰＵで行わずににＦＰＧＡ，ＰＬＤ，ＤＳＰで行う。こうすることでＣＰＵは試験中にモータの制御に直接的に係わらず、簡単な指令を指示するだけでモータを制御可能となる。
【００１３】
すなわち、本発明においては、材料試験機を制御するためのＣＰＵは、刻々の試験力や負荷機構の変位（モータの回転速度）等の検出値を取り込んで前記したモータ駆動のためのパルスレートやデジタル値等のモータ制御のための刻々の計算を行わず、これをＦＰＧＡ，ＰＬＤもしくはＤＳＰに担わせる。特にＦＰＧＡは数十ＭＨｚ以上で動作させることが可能であり、しかも、モータの制御だけを担うべくロジック作成することができるために、モータの高速回転にも対応可能である。ＣＰＵはモータの制御に関しては動作パターンをＦＰＧＡ，ＰＬＤもしくはＤＳＰに供給するに留め、試験中は他の処理を実行する。これにより、モータ制御と他の処理を並列に実行することが可能となり、ＣＰＵの負担が軽減されると同時に、モータ制御に遅れを生じる可能性がなくなる。
【発明の効果】
【００１４】
本発明によれば、材料試験機を制御するためのＣＰＵのほかにＦＰＧＡ，ＰＬＤもしくはＤＳＰなどのあらかじめ任意に作成可能なロジックを設けて、試験中における負荷機構の駆動用モータの制御をそのロジックに担わせるとともに、ＣＰＵはそのロジックに対してモータの動作パターンを供給するだけで他の処理を担うように構成しているので、負荷機構の駆動中にＣＰＵが他の処理に時間がかかったためにその駆動制御のための処理が遅れるといった問題が生じることがない結果、材料試験機の制御性能を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は本発明の実施の形態の全体構成図で、機械的構成を表す模式図とシステム構成を表すブロック図とを併記して示す図であり、図２にその制御装置２の要部構成を表すブロック図である。
【００１６】
試験機本体１は、テーブル１１上に２本のねじ棹１２ａ，１２ｂを回転自在に配置し、その各ねじ棹１２ａ，１２ｂにクロスヘッド１の両端部をナット１３，１３ｂを介して支持した構造を有し、各ねじ棹１２ａ，１２ｂは、モータ１４ａおよび伝達機構１４ｂからなる駆動装置１４によって回転が与えられ、これによってクロスヘッ１３がテーブル１１に対して接近／離隔するように移動する。
【００１７】
この図１における試験機本体１は、引張試験を行う設定がなされており、テーブル１１およびクロスヘッド１３にそれぞれ掴み具１５ａ，１５ｂが対向するように取り付けられ、これらの掴み具１５ａ，１５ｂに試験片Ｗの両端部を把持した状態でクロスヘッド１３を上昇させることによって、試験片Ｗに引張荷重が加えられるようになっている。
【００１８】
試験片Ｗに作用する試験力はクロスヘッド１３と上側の掴み具１５ｂとの間に介在配置されたロードセル１５によって検出され、また、試験片Ｗの伸びは試験片Ｗに装着された伸び計１７によって検出される。更に、モータ１４ａにはエンコーダ１８が取り付けられており、このエンコーダ１８によってモータ１４ａの刻々の回転位相が検出される。これらの各検出出力はそれぞれ制御装置２に取り込まれる。
【００１９】
制御装置２は、図２に示すように、ＣＰＵ２１とＲＯＭ，ＲＡＭ等の周辺機器（図示せず）と、ＦＰＧＡ２２、モータ１４ａを駆動制御するパルス駆動タイプのモータドライバ２３、Ａ−Ｄ変換器２４、および、ロードセル１６，伸び計１７の出力をそれぞれ増幅する増幅器２５ａ，２５ｂ等を含んでいる。この図２の例は負荷機構（クロスヘッド１３）の速度制御または位置制御を行う場合の信号の流れの例を示すものであり、エンコーダ１８の出力はモータドライバ２３にフィードバックされていると同時に、ＦＰＧＡ２２に取り込まれる。また、ロードセル１６および伸び計１７の出力は増幅器２５ａ，２５ｂで増幅された後、Ａ−Ｄ変換器２４でデジタル化された後、ＣＰＵ２１に取り込まれる。
【００２０】
ＣＰＵ２１は、試験開始前に制御量と目標値が設定された時点で、これらに基づいてモータ１４ａの動作パターンを計算し、ＦＰＧＡ２２に書き込む。ＦＰＧＡ２２では、その動作パターン、例えば負荷機構の一定速度制御、あるいはサイン波制御等の位置制御のための動作パターンと、エンコーダ１８からのパルス出力をカウントしてそのカウント値とを逐次比較し、動作パターンにモータ１４ａの動作が追随するようにこれら両者の偏差に応じたレートのパルスを発生し、モータドライバ２３に供給する。モータドライバ２３はそのパルスに応じた制御電流をモータ１４ａに供給する。また、ＦＰＧＡ２２からは、エンコーダ１８からのパルスのカウント値（移動カウント値）をＣＰＵ２１に供給する。
【００２１】
一方、ＣＰＵ２１は、試験中においてモータ１４ａの制御に関与せず、増幅器２５ａおよびＡ−Ｄ変換器２４を介して取り込んだロードセル１６による試験力計測データ、増幅器２５ｂおよびＡ−Ｄ変換器を介して取り込んだ伸び計による伸び計測データ、およびＦＰＧＡ２２からの移動カウント値を取り込み、これらを用いたデータ処理により例えば荷重−伸び曲線等を作成するとともに、表示器（図示せず）の表示制御等を行う。
【００２２】
以上の実施の形態によると、ＣＰＵ２１はモータ１４ａの制御に係わらずにデータ処理や表示制御処理を実行し、モータ１４ａの制御はＦＰＧＡ２２によって行われることになり、ＣＰＵ２１の負担を軽減することができると同時に、ＣＰＵ２１のモータ制御以外の処理によりモータ１４ａの制御に遅れが生じるなどの不具合が生じず、材料試験機の制御性能を向上させることができる。
【００２３】
ここで、以上の実施の形態においては、パルス駆動タイプのモータドライバ２３を用いた例を示したが、アナログ信号により動作するモータドライバにも適用することができ、その例を図３に示す。この例におけるモータドライバ２７は入力したアナログ信号によって動作するタイプのものであり、そのアナログ信号の大きさは、ＦＰＧＡ２２においてエンコーダ１８からのパルス信号をカウントして、そのカウント値を動作パターンと逐次比較することによって算出され、その算出結果に基づくデジタル値をＤ−Ａ変換器２６でアナログ化した信号がモータドライバ２７に供給される。
【００２４】
また、以上の実施の形態においては、負荷速度もしくは負荷機構の位置制御のもとにモータ１４ａを駆動制御する場合について述べたが、試験力制御にも用いることができる。その場合の信号の流れを図４にブロック図で示す。この例は図２に示したものと同等のパルス駆動タイプのモータドライバ２３を用いた場合の例であり、ＦＰＧＡ２２には、ロードセル１６の出力を増幅器２５ａで増幅した後Ａ−Ｄ変換器２４でデジタル化した試験力データが刻々と取り込まれる。ＦＰＧＡ２２では、その試験力データがあらかじめＣＰＵ２１から供給されている動作パターンに一致するように、モータドライバ２３に供給すべきパルスのレートを逐次計算して出力する。なお、アナログ信号によって動作するモータドライバを用いる場合にも、図３に準じた構成を採用することによって試験力制御を行うことができることは勿論である。
【００２５】
以上のような試験力制御においても、先の各例と同様にＣＰＵ２１の負担が軽減されると同時に、他の処理によってモータ１４ａの制御に遅れを生じるといった不具合を解消することができる。
【００２６】
ここで、以上の各実施の形態においては、ＣＰＵから動作パターンが供給されることによってモータドライバを駆動制御するロジックとしてＦＰＧＡを用いたが、これに代えてＰＬＤやＤＳＰを用いても同等の作用効果を奏することができる。
【００２７】
また、以上の各実施の形態においては引張試験を行うように設定された材料試験機に本発明を適用した例を示したが、圧縮試験や疲労試験等の他の試験にも本発明を等しく適用し得ることは言うまでもない。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態の構成図であり、機械的構成を表す模式図と電気的構成を表すブロック図とを併記して示す図である。
【図２】図１の実施の形態における制御装置２の要部構成を示すブロック図である。
【図３】本発明の他の実施の形態における制御装置の要部構成を示すブロック図である。
【図４】本発明の更に他の実施の形態における制御装置の要部構成を示すブロック図である。
【図５】ＣＰＵにより負荷機構のモータを制御する従来の制御装置の構成例を示すブロック図である。
【図６】ＣＰＵにより負荷機構のモータを制御する従来の制御装置の他の構成例を示すブロック図である。
【符号の説明】
【００２９】
１  試験機本体
１１  テーブル
１２ａ，１２ｂ  ねじ棹
１３  クロスヘッド
１４  駆動装置
１４ａ  モータ
１４ｂ  伝達機構
１５ａ，１５ｂ  掴み具
１６  ロードセル
１７  伸び計
１８  エンコーダ
２  制御装置
２１  ＣＰＵ
２２  ＦＰＧＡ
２３，２６  モータドライバ
２４  Ａ−Ｄ変換器
２５ａ，２５ｂ  増幅器
１７  Ｄ−Ａ変換器
Ｗ  試験片
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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