(57)【要約】【課題】  ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供する。【解決手段】  保護素子１は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタＱ１と寄生バイポーラトランジスタＱ２とを形成した構造になっている。Ｎ+ドレイン領域３とゲート直下のチャネル領域４との間にはＮドリフト領域５が形成されている。Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。ソース側に縦型トランジスタＱ１を形成して、静電放電時に発生したホール電流を縦型トランジスタＱ１に流すようにしたため、Ｎ+ドレイン領域のベース側端部での電流集中を緩和できる。【選択図】  図１
2006202847.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に沿って順に形成されるソース領域、チャネル領域およびドレイン領域と、
前記ソース領域から基板の下方にかけて形成される縦型バイポーラトランジスタと、
前記縦型バイポーラトランジスタのベースコンタクト領域と、
前記縦型バイポーラトランジスタに接続される埋め込み層と、
前記ドレイン領域および前記埋め込み層を電気的に導通する埋め込みコンタクト層と、
前記ドレイン領域と前記チャネル領域との間に形成され、前記ドレイン領域と同一の導電型で、かつ前記ドレイン領域よりも不純物濃度の少ないドリフト領域と、を備えることを特徴とする半導体装置。
【請求項２】
前記埋め込み層の上面に形成され、前記縦型バイポーラトランジスタのベースの一部を構成する第１導電型の半導体領域を備え、
前記ソース領域、前記ドレイン領域、前記埋め込み層、前記埋め込みコンタクト層、および前記ドリフト領域は、第２導電型であり、
前記チャネル領域および前記ベースコンタクト領域は、第１導電型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト領域とドレイン電極との間に形成される高抵抗領域を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
互いに並列接続される第１および第２のスイッチング素子を備え、
前記第１のスイッチング素子は、
基板表面に沿って順に形成される第１ソース領域、第１チャネル領域および第１ドレイン領域と、
前記第１ソース領域に隣接して形成される第１ベースコンタクト領域と、
前記第１ドレイン領域と前記第１チャネル領域との間に形成され、前記第１ドレイン領域と同一の導電型で、かつ前記第１ドレイン領域よりも不純物濃度の少ない第１ドリフト領域と、を有し、
前記第２のスイッチング素子は、
基板表面に沿って順に形成される第２ソース領域、第２チャネル領域および第２ドレイン領域と、
前記第２ソース領域に隣接して形成される第２ベースコンタクト領域と、
前記第２ドレイン領域と前記第２チャネル領域との間に隣接して順に形成される、前記第２ドレイン領域とは異なる導電型のホール注入防止領域、前記第１ドレイン領域と同じ材料からなる第２ドリフト領域、および第３ドリフト領域と、
前記第２ドレイン領域、前記ホール注入防止領域および前記前記第２ドリフト領域の下面に形成され、かつ前記第２ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有することを特徴とする半導体装置。
【請求項５】
前記第１ドリフト領域の基板表面方向の長さは、前記第３ドリフト領域よりも長く設定されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧構造の半導体装置に関する。
【背景技術】
【０００２】
一般に、パワーＩＣは、低電圧デバイスと高耐圧デバイスの両方で構成され、例えば自動車業界等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、静電放電（ESD：Electrostatic discharge）や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。ESDは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。
【０００３】
ESDから半導体素子を保護する方法の一つとして、半導体素子と出力ピンの間に抵抗素子を挿入して、静電放電に伴う電流を制限することが考えられる。しかし、高耐圧デバイスであるLDMOSには、低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入すると、パッドから見たLDMOSの低オン抵抗の特性が損なわれるため、得策ではない。
【０００４】
従来のLDMOSは、静電放電が起きると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、エレクトロンとホールが発生する。ホール電流は、LDMOS内の寄生バイポーラトランジスタのベースを通って流れ、寄生バイポーラを活性化する。そのコレクタ電流はドレイン端に局所的な電流集中が起こり、その領域で熱的な暴走がおきて、十分なESD耐量が得られないという問題がある。また寄生バイポーラが不活性のままであったとしても高アバランシェ電流はドレイン端の電界強度を局所的にあげ、やはりその箇所で熱的な暴走が生じる。（特許文献１）
【特許文献１】特開２００１−３５２０７０公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板表面に沿って順に形成されるソース領域、チャネル領域およびドレイン領域と、前記ソース領域から基板の下方にかけて形成される縦型バイポーラトランジスタと、前記縦型バイポーラトランジスタのベースコンタクト領域と、前記縦型バイポーラトランジスタに接続される埋め込み層と、前記ドレイン領域および前記埋め込み層を電気的に導通する埋め込みコンタクト層と、前記ドレイン領域と前記チャネル領域との間に形成され、前記ドレイン領域と同一の導電型で、かつ前記ドレイン領域よりも不純物濃度の少ないドリフト領域と、を備える。
【発明の効果】
【０００７】
本発明によれば、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を実現できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら本発明の一実施形態について説明する。
【０００９】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の断面構造を示す図である。図１の半導体装置は、静電放電（ESD）破壊を防止するための保護素子として主に用いられる。図２は図１の半導体装置を保護素子として用いた場合の概略的な回路図である。図２に示すように、保護素子１は、高耐圧デバイス２に並列接続される。高耐圧デバイス２は、例えば横型DMOS（LDMOS：Lateral Double Diffusion MOS）である。
【００１０】
図２の回路で静電放電が起こると、ドレイン−ソース間に高電圧がかかるが、この高電圧による電流を保護素子１に流すことにより、LDMOS２を保護することができる。
【００１１】
まず、図１を用いて、保護素子１の構造を説明する。保護素子１は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタＱ１と寄生バイポーラトランジスタＱ２とを形成した構造になっている。Ｎ+ドレイン領域３とゲート直下のチャネル領域４との間にはＮドリフト領域５が形成されている。Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。ここではＮ+ソース領域６とＰ+ベースコンタクト領域７を隣接させているが、必ずしも接している必要はない。
【００１２】
これらＮ+ドレイン領域３、Ｎドリフト領域５、Ｎ+ソース領域６およびＰ+ベースコンタクト領域７は、Ｐ-活性層８の内部にそれぞれ形成されている。Ｐ-半導体領域８の下面にはＮ+埋め込み層９が形成され、その下面にはＰ基板１０が形成されている。Ｎドリフト領域５の濃度はドーズ量で２×１０１２〜４×１０１２cm-2、不純物濃度は３×１０１６〜５×１０１７cm-３に設定するのが望ましい。
【００１３】
Ｎ+ドレイン領域３とＮ+埋め込み層９とは、DN+埋め込みコンタクト領域１１にて電気的に導通している。
【００１４】
縦型バイポーラトランジスタＱ１（以下、縦型トランジスタ）が形成される領域のＮ+埋め込み層９の上面にはＮ-活性領域１２が形成されている。Ｎ-活性領域１２と、その上方のＮ+ソース領域６およびＰ+ベースコンタクト領域７との間のＰベース領域１３（Ｐ-活性層８の幅が狭まった領域）は、縦型トランジスタＱ１のベース領域になる。同トランジスタＱ１のエミッタはＮ+ソース領域６であり、コレクタはＮ+埋め込み層９である。このように、縦型トランジスタＱ１は、NPNトランジスタである。
【００１５】
寄生バイポーラトランジスタ（以下、寄生トランジスタ）Ｑ２のベースは、Ｐ+ベースコンタクト領域７からＮ-活性領域１２を介してＰ-活性層８までの領域であり、エミッタはＮ+ソース領域６、コレクタはＮドリフト領域５である。これらトランジスタQ1，Q2のｈFE(電流増幅率)はQ1のほうが大きい。
【００１６】
次に、図１の保護素子１の動作を説明する。静電放電が起こると、ドレイン−ソース間に高電圧がかかる。このとき、Ｎ+ドレイン領域３のゲート側（Ｎ+ドレイン領域３とＮドリフト領域５との境界線の付近）でアバランシェ降伏が生じる。アバランシェ降伏で発生したホールは、Ｐ-活性層８を通ってＰ+ベースコンタクト領域７に流れ込む。これにより、Ｎ+ソース領域６、Ｐベース領域１３およびＮ+埋め込み層９からなる縦型トランジスタがオンする。
【００１７】
縦型トランジスタＱ１がオンすることにより、Ｎ+ソース領域６、Ｐ-活性層８およびＮ+ドレイン領域３からなる寄生トランジスタＱ２をオンするよりも電流集中を緩和することができる。
【００１８】
図３は図２のLDMOS２の断面構造の一例を示す図である。図３のLDMOS２はMOS構造の中に寄生バイポーラトランジスタＱ３が形成された構造になっている。Ｎ+ドレイン領域２１とゲートのチャネル領域２２との間にはＮドリフト領域２３が形成されている。Ｎ+ソース領域２４に隣接してＰ+ベースコンタクト領域２５が形成されている。これらＮ+ドレイン領域２１、Ｎドリフト領域２３、Ｎ+ソース領域２４およびＰ+ベースコンタクト領域２５は、Ｐ-活性層２６の一部に形成されており、Ｐ-活性層２６の下面にはＮ+埋め込み層２７が形成され、その下面にはＰ基板２８が形成されている。Ｎドリフト領域２３の濃度はドーズ量で２×１０１２〜４×１０１２cm-2、不純物濃度は３×１０１６〜５×１０１７cm-３に設定するのが望ましい。
【００１９】
寄生バイポーラトランジスタ（以下、寄生トランジスタＱ３）のベースはＰ+ベースコンタクト領域２５とＰ-活性層２６であり、エミッタはＮ+ソース領域２４、ドレインはＮドリフト領域２３である。このように、寄生バイポーラトランジスタは、NPNトランジスタである。この寄生トランジスタＱ３は静電放電が起こったときにオンする。
【００２０】
より詳細には、静電放電が起こると、Ｎ+ドレイン領域２１のベース側端部に強い電界がかかり、アバランシェ降伏が起こって、電子とホールが発生する。ホール電流がＰウェル層に流れ込んで、寄生トランジスタＱ３がオンし、Ｎ+ドレイン領域２１は低電圧にクランプされる。ところが、Ｎ+ドレイン領域２１のベース側端部に局所的な電流集中が起こる。
【００２１】
このため、本実施形態では、LDMOS２よりも保護素子１の耐圧を下げることにより、静電放電時に確実に保護素子１が動作するようにする。図２および図３からわかるように、Ｎ+ドレイン領域３，２１の横方向長さが異なるものの、LDMOS２のドレイン側構造は、保護素子１のドレイン側構造と同じである。ここで、LDMOS２のＮドリフト領域２３の横方向長さＬ１を保護素子１のＮドリフト領域５の横方向長さＬ２よりも長くすれば、静電放電時にLDMOS２よりも先に保護素子１を動作させることができる。
【００２２】
図４は図１の保護素子１の比較例の断面構造を示す図である。第１の実施形態は図３のLDMOSのソース側の構造を変更することでESD耐量を改善させたが、図４の実施形態はドレイン側の構造を変更することで、ESD耐量を改善させている。図４の保護素子１は、ドレイン側の構造が図１とは異なっている。図４の保護素子１は、Ｎ+ドレイン領域３１に隣接して、ホールの注入防止用のＰ+アノード領域３２を有する。このＮ+ドレイン領域３１とＰ+アノード領域３２を覆うように、これら領域の下方にはＮベース領域３３が形成されている。このＮベース領域３３とチャネル領域３４の間にＮドリフト領域３５が形成されている。ソース側は、図１と同様の構造であり、互いに隣接するＮ+ソース領域３６とＰ+ベースコンタクト領域３７とを有する。
【００２３】
図４の保護素子１は、ドレイン側に形成される寄生PNPトランジスタＱ４と、ソース側に形成される寄生NPNトランジスタＱ５とを有する。寄生PNPトランジスタＱ４のコレクタはＰ+アノード領域３２であり、寄生NPNトランジスタＱ５のコレクタ領域はＮ+ソース領域３６である。寄生PNPトランジスタＱ４のベースは寄生NPNトランジスタＱ５のエミッタに接続され、寄生PNPトランジスタＱ４のエミッタは寄生NPNトランジスタＱ５のベースに接続されている。
【００２４】
図４の保護素子１は、静電放電が起きると、寄生NPNトランジスタＱ５と寄生PNPトランジスタＱ４のいずれか一方が先にオンし、続いて他方がオンする。このように、サイリスタ動作を行い、局部的に電流が集中することなく、ドレイン−ソース間が低オン抵抗になることで、静電放電により発生した高電圧を吸収するようになっている。
【００２５】
ところが、図４の保護素子１の場合、いったん動作を開始して寄生NPNトランジスタＱ５と寄生PNPトランジスタＱ４がオンすると、オフすることができないという問題がある。このため、図４の保護素子１にLDMOS２を並列接続した場合には、通常動作時にLDMOS２をオフしても、保護素子１がオンし続ける可能性がある。
【００２６】
これに対して、図１の保護素子１は、ドレイン側にＰ+アノード領域が存在しないため、図４のような寄生PNPトランジスタＱ４も存在せず、通常動作時に保護素子１がオンするおそれはない。
【００２７】
図５は保護素子１とLDMOS２とのレイアウト配置の一例を示す図である。図５の例では、保護素子１をLDMOS２よりもパッド４０の近くに配置している。これにより、静電放電による高電圧が保護素子１に印加されて、静電放電による電流が保護素子１の方に優先的に流れるようになる。
【００２８】
このように、第１の実施形態では、ソース側に縦型トランジスタＱ１を形成して、静電放電時に発生したホール電流を縦型トランジスタＱ１に流すようにしたため、Ｎ+ドレイン領域３のベース側端部での電流集中を緩和できる。また、LDMOS２のＮドリフト領域２３の横方向長さＬ１を保護素子１のＮドリフト領域５の横方向長さＬ２よりも長くすることにより、静電放電時に保護素子１をLDMOS２よりも先に動作させることができ、LDMOS２に高電圧が印加されなくなる。さらに、保護素子１のドレイン側には、Ｐ+アノード領域が存在しない。これにより、ドレイン側に寄生PNPトランジスタが形成されなくなり、アバランシェ電流が供給できなくなるとNPNトランジスタが不活性となるため、通常動作時も保護素子１が動作しつづけるという不具合を確実に防止できる。
【００２９】
（第２の実施形態）
第２の実施形態は、Ｎドリフト領域とＮ+ドレイン領域との間に高抵抗領域を設けるものである。
【００３０】
静電放電が発生すると、Ｎ+ドレイン領域のべース側端部に電界集中が起こって大電流が流れるおそれがあるが、このベース側端部に高抵抗領域を形成すれば、電流を抑制することができる。
【００３１】
図６は本発明の第２の実施形態に係る半導体装置の断面構造を示す図であり、保護素子１の構造を示している。図６では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３２】
図６の半導体装置は、ドレイン電極に接するDN+埋め込みコンタクト領域１１と離間して形成されるＮ+ドレイン領域４１と、このＮ+ドレイン領域４１とドレイン電極４２との間に形成される高抵抗領域４３とを有する。
【００３３】
図６では高抵抗領域を模式化して図示しているが、高抵抗領域の形態は特に問わない。基板表面に抵抗体層を形成したり、基板内に不純物イオンを注入して高抵抗の拡散層を形成してもよい。
【００３４】
図７は図６の具体例を示す半導体装置（保護素子１）の断面図である。図７の保護素子１は、ドレイン電極の直下に配置される第１のＮ+ドレイン領域４４と、この第１のＮ+ドレイン領域４４に隣接配置される第２のＮ+ドレイン領域４５と、この第２のＮ+ドレイン領域４５に隣接配置されるＮドリフト領域５とを有する。
【００３５】
第２のＮ+ドレイン領域４５は、AsやＰイオンを注入して形成される高抵抗領域である。
【００３６】
このように、図６や図７のような高抵抗領域をドレイン側に形成することにより、静電放電時に横方向に形成される寄生トランジスタに流れる電流を抑制でき、電流の大半を縦型トランジスタＱ１に流すことができる。
【００３７】
（第３の実施形態）
上述したように、LDMOS２と保護素子１が並列接続されている回路において、静電放電時にLDMOS２よりも保護素子１を先に動作させるためには、保護素子１の耐圧をLDMOS２よりも下げる必要がある。このためには、ドレイン側のＮドリフト領域の横方向長さを保護素子１とLDMOS２とで調整するのが望ましい。
【００３８】
図８は本発明の第３の実施形態に係る半導体装置の断面構造を示す図である。図８（ａ）はLDMOS２の断面構造、図８（ｂ）は保護素子１の断面構造をそれぞれ示している。図８（ａ）は図３と同じ構造であり、構造の説明を省略する。図８（ｂ）の保護素子１は、ドレイン側の構造に特徴がある。ドレイン電極５０の直下に配置される第１のＮ+ドレイン領域５１に隣接して横方向に、Ｐ+アノード領域５２、第１のＮ+ドリフト領域５３、および第２のＮドリフト領域５４が順に形成されている。ソース側は、図１と同様の構造であり、互いに隣接するＮ+ソース領域５５とＰ+ベースコンタクト領域５６とを有する。
【００３９】
第１のＮ+ドレイン領域５１、Ｐ+アノード領域５２および第１のＮ+ドリフト領域５３の下面にはＮベース領域５７が形成されている。第１のＮ+ドリフト領域５３は、Ｎベース領域５７よりもベース側に突き出すように形成されている。
【００４０】
LDMOS２のＮ+ドレイン領域２１と保護素子１の第１のＮ+ドリフト領域５３は、同じ材料を用いて、同じ製造工程で形成される拡散層である。
【００４１】
図４の構造の保護素子１では、Ｎベース領域３３とゲート電極間の長さにより耐圧が決定されるが、図８（ｂ）の構造の保護素子１では、Ｎベース領域５７よりも第１のＮ+ドリフト領域５３が突き出ており、第１のＮ+ドリフト領域３３とゲート電極との間の長さにより耐圧が決定される。また、図８（ａ）のLDMOS２では、Ｎ+ドレイン領域２１とゲート電極との間の長さにより耐圧が決定される。
【００４２】
このように、図８（ａ）のLDMOS２と図８（ｂ）の保護素子１では、耐圧を決めるパラメータが同じであり、Ｎ+ドレイン領域２１と第１のＮ+ドリフト領域５３とが同じ工程で同じ材料で形成されるため、プロセスのばらつきも同じ傾向を示す。このため、保護素子１を製造する段階で、プロセスマージンを考慮に入れる必要がなくなる。
【００４３】
より具体的には、LDMOS２のＮドリフト領域２３の横方向長さＬ１が保護素子１の第２のＮドリフト領域５４の横方向長さＬ２よりも長くなるようにすれば、静電放電により発生した高電圧を確実に保護素子１で吸収でき、LDMOS２のオン抵抗を低減することができる。
【００４４】
このように、第３の実施形態では、LDMOS２と保護素子１とで、耐圧を決めるパラメータを同じにするため、プロセスマージンを考慮する必要がなくなり、LDMOS２のＮドリフト領域の横方向長さＬ１を保護素子１のＮドリフト領域の横方向長さＬ２よりも長くすることにより、静電放電時に確実に保護素子１を動作させることができる。
【００４５】
（第４の実施形態）
第４の実施形態は、隣接して配置される２つのドリフト層をLDMOS２に設けるものである。
【００４６】
図９は本発明の第４の実施形態に係る半導体装置の断面構造を示す図である。図９（ａ）はLDMOS２の断面構造、図９（ｂ）は保護素子１の断面構造をそれぞれ示している。
【００４７】
図９（ａ）に示すLDMOS２は、ドレイン電極２０の直下に配置されるＮ++ドレイン領域２１と、このＮ++ドレイン領域２１に隣接して形成される第１のＮ+ドリフト領域２３ａと、この第１のＮ+ドリフト領域２３ａとチャネル領域２２の間に形成される第２のＮドリフト領域２３ｂとを有する。
【００４８】
図９（ｂ）に示す保護素子１は、ドレイン電極５０の直下に形成されるＮ++ドレイン領域５１ａと、このＮ++ドレイン領域５１ａに隣接して形成されるＰ+アノード領域５２と、このＰ+アノード領域５２に隣接して形成される第１のＮ+ドリフト領域５３と、この第１のＮ+ドリフト領域５３とチャネル４の間に形成される第２の第２のＮドリフト領域５４とを有する。Ｎ++ドレイン領域５１ａ、Ｐ+アノード領域５２および第１のＮ+ドリフト領域５３の下面にはＮベース領域５７が形成されている。このＮベース領域５７よりも第１のＮ+ドリフト領域５３はゲート側に突き出している。
【００４９】
LDMOS２と保護素子１の第２のＮドリフト領域２３ｂ，５４は、電界緩和層として作用し、第１のＮ+ドリフト領域２３ａ，５３よりも不純物濃度が低く設定されている。保護素子１の第１のＮ+ドリフト領域５３はＮベース領域５７よりもゲート側に突き出しているため、LDMOS２も保護素子１も、耐圧は第２のＮドリフト領域２３ｂ，５４の長さで決定される。より具体的には、LDMOS２の第２のＮドリフト領域２３ｂの横方向長さＬ３が保護素子１の第２のＮドリフト領域５４の横方向長さＬ４よりも長くなるようにする。
【００５０】
第１のＮドリフト領域23aの不純物濃度は、第２のＮドリフト領域23bとN++ドレイン領域21の不純物濃度の間に設定することで、第１のN+ドリフト領域23aはオン時の耐圧を向上することができる。
【００５１】
このように、第４の実施形態においても、LDMOS２と保護素子１とで、耐圧を決めるパラメータが同じになり、第２のＮドリフト領域２３ｂ、５４の横方向長さを調整することで、静電放電時に確実に保護素子１を動作させることができる。
【００５２】
（第５の実施形態）
第５の実施形態は、第２の実施形態の変形例である。
【００５３】
図１０は本発明の第５の実施形態に係る半導体装置の断面構造を示す図であり、LDMOS２の断面構造を示している。図１０のLDMOS２は、Ｎ+ドレイン領域２１とゲートのチャネル領域２２の間に隣接してＮ-ドリフト領域２３ｃとＮドリフト領域２３ｄを形成している。このＮドリフト領域２３ｄは、オン時の耐圧を改善するように作用する。
【００５４】
図１１は図１０のLDMOS２と並列接続される保護素子１の断面構造を示す図である。図１１の保護素子１は、図１０のようなＮドリフト領域２３ｄは備えておらず、チャネル領域２２に接するＮ-ドリフト領域５ａと、このＮ+ドリフト領域５ａに隣接配置されるＮ+ドレン領域３とを備えている。
【００５５】
以下、図１１の保護素子１が図１０のようなＮドリフト領域２３ｄを備えていない理由を説明する。図１２はＮドリフト領域２３ｄがある場合とない場合のドレイン電圧とドレイン電流との対応関係を示す図である。
【００５６】
Ｎドリフト領域２３ｄがない場合とある場合のドレイン電流の立ち上がり電圧をそれぞれＶ１、Ｖ２とすると、Ｖ２＞Ｖ１となる。すなわち、Nドリフト領域２３ｄがある場合、ドレイン電流の立ち上がり電圧は、Nドリフト領域２３ｄがない場合よりも高くなる。これは、Nドリフト領域２３ｄにより、高電流が流れるときのドレイン端における電界が緩和され、ベース電流となるアバランシェ電流が減り、NPNトランジスタＱ２が動作しづらくなるためである。
【００５７】
また、静耐圧をBVとしたとき、Nドリフト領域２３ｄがある場合には、立ち上がり電圧と静耐圧BVとの差が大きくなる。したがって、Nドリフト領域２３ｄがある場合、図１０のLDMOS２の耐圧を設定する際に、（V２−V1）分高く設定しなくてはいけない。耐圧を高くすることにより、オン抵抗が上昇することから、なるべく立ち上がり電圧とBVとの差は小さくすることが望ましい。以上の理由で、保護素子１ではNドリフト領域２３ｄを設けない。
【００５８】
N-ドリフト領域２３ｃの濃度はドーズ量で２×１０12〜４×１０12cm-2、不純物濃度は３×１０16〜５×１０17cm-3に設定するのが望ましい。N-ドリフト領域ｂの濃度はドーズ量で４×１０12〜８×１０12cm-2、不純物濃度は６×１０16〜１×１０18cm-3に設定するのが望ましい。
【００５９】
（その他の実施形態）
保護素子１は、静電放電が起こったときに、Ｐ-活性層８にホールを満たすように動作する。図３に示すように、LDMOS２にも寄生トランジスタＱ３が存在しているため、このホール電流により保護素子１の寄生トランジスタＱ３がオンする可能性がある。仮に、LDMOS２内の寄生トランジスタＱ３がオンしたとすると、ドレイン側からのホールの注入がないため、ドレイン端で電流の集中が起こり、破壊するおそれがある。このため、図１３（ａ）に示すように、LDMOS２と保護素子１を隣接して配置して、保護素子１の周囲を図１３（ｂ）に示すように、Ｎ+埋め込み層６１とDN+埋め込みコンタクト領域６２とで囲むことで、LDMOS２にホール電流が流れ込まないようにするのが望ましい。なお、図１３（ｂ）は、図１３（ａ）のx-x'線断面図である。
【００６０】
LDMOS２と保護素子１は図１４に示すように、ゲートを共通に接続してもよいし、図１５に示すように保護素子１のゲートとソースを短絡させてもよい。図１４の回路の場合、保護素子１が通常動作時にもオンしてLDMOS２のオン抵抗を低減することができるが、場合によってはLDMOS２を完全にオフできない等の誤動作の原因になることもある。一方、図１５の回路の場合、常に保護素子１をオフさせて使用することになり、通常動作時のオン抵抗は悪くなるが、誤動作を起こしにくくなる。
【００６１】
上述した実施形態において、LDMOS２と保護素子１を形成する各層および各領域の導電型は上述したものに限定されない。すべての導電型を逆にすることも可能であるし、必要に応じて、一部の層および領域の導電型を逆にすることも可能である。この場合、半導体装置内に形成される寄生トランジスタや縦型トランジスタＱ１も、NPNトランジスタがPNPトランジスタになったり、その逆になることがありえる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体装置の断面構造を示す図。
【図２】図１の半導体装置を保護素子として用いた場合の概略的な回路図。
【図３】図２のLDMOS２の断面構造の一例を示す図。
【図４】図１の保護素子１の比較例の断面構造を示す図。
【図５】保護素子１とLDMOS２とのレイアウト配置の一例を示す図。
【図６】本発明の第５の実施形態に係る半導体装置の断面構造を示す図。
【図７】図６の具体例を示す半導体装置の断面図。
【図８】本発明の第３の実施形態に係る半導体装置の断面構造を示す図。
【図９】本発明の第４の実施形態に係る半導体装置の断面構造を示す図。
【図１０】本発明の第５の実施形態に係る半導体装置の断面構造を示す図であり、LDMOS２の断面構造を示す図。
【図１１】本発明の第５の実施形態に係る半導体装置の断面構造を示す図であり、保護素子１の断面構造を示す図。
【図１２】Ｎドリフト領域２３ｄがある場合とない場合のドレイン電圧とドレイン電流との対応関係を示す図。
【図１３】LDMOSと保護素子のレイアウト配置の一例を示す図。
【図１４】LDMOSと保護素子の接続関係の一例を示す回路図。
【図１５】LDMOSと保護素子の接続関係の他の一例を示す回路図。
【符号の説明】
【００６３】
１  保護素子
２  LDMOS
３  Ｎ+ドレイン領域
４  チャネル領域
５  Ｎドリフト領域
６  Ｎ+ソース領域
７  Ｐ+ベースコンタクト領域
８  Ｐ-活性層
９  Ｎ+埋め込み層
１１  DN+埋め込みコンタクト領域
１２  Ｎ-活性領域
１３  Ｐベース領域
Ｑ１  縦型トランジスタ
Ｑ２，Ｑ３  寄生トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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