(57)【要約】【課題】リーク電流を減少させ、リーク電流による接合降伏電圧を減少させて動作電源が高電圧でも投入が可能な半導体素子とその製造方法を提供する。【解決手段】歪み絶縁層の下部に絶縁膜を形成することにより、素子動作の際、チャンネル減少による問題点を解決する。製造方法は、第１シリコン層上にゲルマニウムを成長させ、その上に第１絶縁膜を堆積させ、第１絶縁膜の上に所定部分が開放される第１感光膜を形成し、それをマスクとして第１絶縁膜とゲルマニウム層の所定厚さを除去してトレンチを形成し、第１絶縁膜と第１感光膜を除去し、トレンチの内壁に第２絶縁膜を形成し、トレンチの下部の第２絶縁膜が露出するようにゲルマニウム層を除去し、ゲルマニウム層上にゲルマニウムを成長させ、その第３シリコン層を形成し、それらを選択的に除去して素子隔離膜を形成し、第３シリコン層の上部の所定部分にゲート絶縁膜とゲート電極を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１シリコン層、ゲルマニウム層、第２シリコン層が順次形成され、アクティブ領域とフィールド領域とが区画された歪みシリコン基板と、
前記歪みシリコン基板のアクティブ領域の上に形成されるゲート電極と、
前記歪みシリコン基板の前記ゲート電極の両側に形成されるソース・ドレイン領域と、
前記歪みシリコン基板内の前記ソース・ドレイン領域の下部に形成される絶縁膜と
を有することを特徴とする半導体素子。
【請求項２】
前記ゲート電極の側壁には、スペーサがさらに形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記絶縁膜は、前記ソース・ドレイン領域の空乏箇所まで延長して形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記絶縁膜は、前記歪みシリコン基板のゲルマニウム層に形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第２シリコン層の厚さは、５０Å〜２５０Åの範囲で形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記フィールド領域の前記歪みシリコン基板に形成されている素子分離膜をさらに備えていることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記素子分離膜と前記絶縁膜は、互いに接触することを特徴とする請求項６に記載の半導体素子。
【請求項８】
第１シリコン層、ゲルマニウム層、第２シリコン層が順次形成された歪みシリコン基板と、
前記歪みシリコン基板上に形成される第１、第２ゲート電極と、
前記歪みシリコン基板の前記第１ゲート電極の両側に形成される第１導電型ソース・ドレイン領域と、
前記歪みシリコン基板の前記第２ゲート電極の両側に形成される第２導電型ソース・ドレイン領域と、
前記歪みシリコン基板内の前記第１、第２ソース・ドレイン領域の下部に形成される絶縁膜と
を有することを特徴とする半導体素子。
【請求項９】
前記絶縁膜は、前記第１、第２ソース・ドレイン領域の空乏箇所まで延長して形成されていることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記絶縁膜は、前記歪みシリコン基板のゲルマニウム層に形成されていることを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記第２シリコン層の厚さは、５０Å〜２５０Åの範囲で形成されていることを特徴とする請求項８に記載の半導体素子。
【請求項１２】
第１シリコン層上にゲルマニウム層を成長させる段階と、
前記ゲルマニウム層に少なくとも２つのトレンチを形成する段階と、
前記トレンチを備えているゲルマニウム層に絶縁膜を形成する段階と、
前記トレンチの底面のみに前記絶縁膜が残るように、前記ゲルマニウム層と絶縁膜を研磨し、少なくとも２つの絶縁膜パターンを形成する段階と、
前記平坦化させたゲルマニウム層にゲルマニウム層を再成長させて平坦化する段階と、
前記ゲルマニウム層に第２シリコン層を形成する段階と、
前記少なくとも２つの絶縁膜の間の第２シリコン層上に、ゲート絶縁膜とゲート電極を形成する段階と、
前記ゲート電極の両側の前記第２シリコン層に、不純物イオンを注入し、ソース・ドレイン領域を形成する段階と
を有することを特徴とする半導体素子の製造方法。
【請求項１３】
前記第１シリコン層(ＳｉX−1)とゲルマニウム層(ＧｅX)の組成比(Ｘ)は、０．１〜０．５の比率とすることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記少なくとも２つの絶縁膜パターンは、前記ソース・ドレイン領域の空乏箇所まで延びるように形成されていることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記第２シリコン層の厚さは、５０Å〜２５０Åの範囲で形成されていることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記ゲート電極は、前記少なくとも２つの絶縁膜パターンとオーバーラップするように形成されていることを特徴とする請求項１２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、特に歪みシリコン層(strained silicon layer)を活性層として用いた半導体素子において、ソース・ドレイン領域の下部の歪みシリコン層に絶縁膜を形成することにより、半導体素子の動作特性を向上させた半導体素子とその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体素子は、シリコン(Ｓｉ)基板上にゲルマニウム(Ｇｅ)片を載置し、一定温度の条件下でシリコン基板上のゲルマニウム層を成長させ、ゲルマニウム層上にシリコン層を再成長させると、ゲルマニウム層と同一の格子間の距離を有する歪みシリコン層を成長させることができる。したがって、歪みシリコン層は、既存のシリコン格子の間隔よりさらに広がった格子構造となる。
【０００３】
また、半導体素子のサイズが微小化するのに伴って、発生する電子とホールの移動度が減少するという問題点がある。したがって、前記のような電子とホールの移動度が減少するという問題点を解決するために、前記のような歪みシリコン層が半導体素子の基板として多く用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、かかる従来技術による半導体素子には、次のような問題点があった。
【０００５】
歪みシリコン層を基板として用いることにより、電子とホールの移動度を高めて半導体素子の動作特性を向上させたが、半導体素子がナノ系列の大きさに微小化する際に発生するリーク電流、これによるＤＩＢＬ(Drain Induced Barrier Lowing)、リーク電流の増加による接合降伏電圧の発生は解決することができなかった。
【０００６】
本発明は、従来技術における制約や不都合に起因する問題点の一つ以上を解決できるような、半導体素子とその製造方法を提供する。
【０００７】
本発明の目的は、歪みシリコン層のソース・ドレイン領域の下部に絶縁膜を形成し、リーク電流を減少させ、リーク電流による接合降伏電圧を減少させ、動作電源を高電圧でも投入することができる半導体素子とその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体素子は、アクティブ領域とフィールド領域とが区画されており、第１シリコン層、ゲルマニウム層、第２シリコン層を順次成長させた歪みシリコン基板と、前記歪みシリコン基板のアクティブ領域の上に形成されたゲート電極と、前記歪みシリコン基板の前記ゲート電極の両側に形成されるソース・ドレイン領域と、前記歪みシリコン基板の前記ソース・ドレイン領域の下部に形成される絶縁膜とを有することを特徴とする。
【０００９】
前記絶縁膜は、前記ソース・ドレイン領域の空乏箇所まで延長して形成されていることが望ましい。
【００１０】
前記絶縁膜は、前記歪みシリコン基板のゲルマニウム層に形成されていることが望ましい。
【００１１】
前記第２シリコン層の厚さは、５０Å〜２５０Åの範囲あることが望ましい。
【００１２】
また、上記目的を達成するための本発明による半導体素子は、第１シリコン層、ゲルマニウム層、第２シリコン層が順次成長した歪みシリコン基板と、前記歪みシリコン基板上に形成される第１、第２ゲート電極と、前記歪みシリコン基板の前記第１ゲート電極の両側に形成される第１導電型ソース・ドレイン領域と、前記歪みシリコン基板の前記第２ゲート電極の両側に形成される第２導電型ソース・ドレイン領域と、前記歪みシリコン基板の前記第１、第２ソース・ドレイン領域の下部に形成される絶縁膜とを有することを特徴とする。
【００１３】
一方、上記目的を達成するために、本発明に係る半導体素子の製造方法は、第１シリコン層上にゲルマニウム層を成長させる段階と、前記ゲルマニウム層に少なくとも２つのトレンチを形成する段階と、前記トレンチを備えているゲルマニウム層に絶縁膜を形成する段階と、前記トレンチの底面のみに前記絶縁膜が残るように、前記ゲルマニウム層と絶縁膜を研磨し、少なくとも２つの絶縁膜パターンを形成する段階と、前記平坦化させたゲルマニウム層にゲルマニウム層を再成長させて平坦化する段階と、前記ゲルマニウム層に第２シリコン層を形成する段階と、前記少なくとも２つの絶縁膜の間の第２シリコン層上に、ゲート絶縁膜とゲート電極を形成する段階と、前記第２シリコン層の前記ゲート電極の両側に不純物イオンを注入し、ソース・ドレイン領域を形成する段階とを有することを特徴とする。
【００１４】
前記第１シリコン層(ＳｉX−1)とゲルマニウム層(ＧｅX)の組成比(Ｘ)は、０．１〜０．５の比率とすることが望ましい。
【発明の効果】
【００１５】
本発明の半導体素子とその製造方法には次のような効果がある。
【００１６】
第一に、本発明は歪みシリコン基板内部のソース・ドレイン領域の下部に絶縁膜を形成することにより、徐々に微細化される半導体素子で、シリコン格子による電子とホールの移動度の減少を改善すると共に半導体素子のサイズを微小化し、チャンネル減少によるリーク電流を防止することができる。従って、飽和された駆動電流を２０〜４０％向上させることができる。
【００１７】
第二に、リーク電流を解決することにより、ＤＩＢＬと接合降伏電圧が減少するため、歪みシリコン基板においてナノ級以下の半導体素子と高電圧素子を得ることができる。
【００１８】
第三に、電子移動度が５０％以上向上するため、半導体素子の性能が顕著に向上する。
【００１９】
第四に、ＣＭＯＳ半導体素子を製作しても、ｎ型ウェルとｐ型ウェルを形成する工程を減らすことができるため、生産性を向上させて単価を減らすことができる。
【００２０】
第五に、絶縁膜によりソースとドレインとの間で発生する熱を容易に逃すことができるため、熱による半導体素子の性能が低下することを防止することができる。
【００２１】
第六に、ＣＭＯＳ半導体素子を形成する時は、ｎＭＯＳとｐＭＯＳとの間で素子隔離膜の形成が不要なため、半導体素子のサイズを微小化することができる。
【発明を実施するための最良の形態】
【００２２】
添付図面に例示された、本発明の好ましい実施形態について詳細に説明する。図面において対応する要素に同一の参照符号を付している。
【００２３】
以下、本発明に係る半導体素子とその製造方法の好適な実施の形態について、添付の図面に基づいて詳細に説明する。
【００２４】
図１は本発明に係る半導体素子の構造断面図である。
本発明に係る半導体素子は、図１に示すように、第１シリコン層３上にゲルマニウム層５を成長させ、ゲルマニウム層５上に第２シリコン層６を再成長させた歪みシリコン基板１０と、アクティブ領域とフィールド領域を区画するために、歪みシリコン基板１０のフィールド領域に形成された素子隔離膜３１と、アクティブ領域の歪みシリコン基板１０上の所定領域に順次積層されたゲート絶縁膜４１とゲート電極４２と、歪みシリコン基板１０のゲート電極４２の両側に形成されるソース・ドレイン領域４４ａ、４４ｂと、歪みシリコン基板１０内のソース・ドレイン領域４４ａ、４４ｂの下部に形成される絶縁膜１７ａ、１７ｂとを備えている。
【００２５】
この絶縁膜１７ａ、１７ｂは素子隔離膜３１と接触するように形成されており、歪みシリコン基板１０内のゲルマニウム層３に形成される。
また、ゲート電極４２とゲート絶縁膜４１の側面には側壁絶縁膜４３が形成される。
【００２６】
このような原理を用いて形成された本発明に係る半導体素子の製造方法について説明すると次のとおりである。
図２ａないし図２ｆは本発明に係る半導体素子の製造工程断面図である。
図２ａに示したように、第１シリコン層３上にゲルマニウム層５をエピタキシャルタキシャル成長させ、ゲルマニウム層５上に第１絶縁膜１１を堆積させる。ゲルマニウム層５の格子間の距離は、第１シリコン層の格子間の距離よりも広くなる。
【００２７】
第１シリコン層３上にゲルマニウム層５をエピタキシャルタキシャル成長させる方法以外の方法で、シリコン(ＳｉX−1)とゲルマニウム(ＧｅX)を備えた基板を形成することができる。この時、シリコンとゲルマニウムの組成比(Ｘ)は０．１〜０．５の比率とする。
次に、第１絶縁膜１１上に感光膜を塗布し、マスクを用いた露光工程と現像工程でその後に形成されるソース・ドレイン領域の感光膜を除去した第１感光膜パターン１２を形成する。
【００２８】
図２ｂに示すように、第１感光膜パターン１２をマスクとして用いて、第１絶縁膜１１とゲルマニウム層５を所定の深さ除去してトレンチ１５を形成する。
次に、第１感光膜パターン１２と第１絶縁膜１１を全て除去する。
その後、トレンチ１５の内壁を含めてゲルマニウム層５の全面に、所定の厚さで第２絶縁膜１７を形成する。
【００２９】
図２ｃに示すように、第２絶縁膜１７とゲルマニウム層５の一部を化学機械研磨（ＣＭＰ）工程でトレンチ１５の下部面のみに第２絶縁膜１７が残るように平坦化した絶縁膜１７ａ、１７ｂパターンを形成する。
この絶縁膜１７ａ、１７ｂパターンはその後形成されるソース・ドレイン領域の空乏箇所まで延長させるようにし、ソース・ドレイン領域のリーク経路が長くなるようにすると共に、接合容量を減らす役割をする。それだけでなく、絶縁膜１７ａ、１７ｂパターンには、ソースとドレインとの間で発生する熱を容易に逃す機能がある。
【００３０】
図２ｄに示すように、絶縁膜１７ａ、１７ｂが形成された基板上にゲルマニウム層５を再びエピタキシャルタキシャル成長させた後、ＣＭＰ工程を用いてゲルマニウム層５を平坦化させる。平坦化させる理由は、前記ゲルマニウム層５を再成長させる時、絶縁膜１７ａ、１７ｂパターンの上側では、相対的にゲルマニウム層が薄く形成されるためである。
【００３１】
図２ｅに示すように、平坦化させたゲルマニウム層５上に、エピタキシャル工程で第２シリコン層６を５０Å〜２５０Åの厚さに成長させ、第１シリコン層３、ゲルマニウム層５、第２シリコン層６が順次積層した歪みシリコン基板１０を形成する。ゲルマニウム層５の上に形成される第２シリコン層６の格子間の距離はゲルマニウム層５の格子間の距離と同一に形成される。
【００３２】
図２ｆに示すように、歪みシリコン基板１０をアクティブ領域とフィールド領域とを決め、フィールド領域において歪みシリコン基板１０を所定の深さでエッチングしてトレンチを形成し、トレンチ内に絶縁膜を形成して素子分離膜３１を形成する。
また、素子分離膜３１が形成された歪みシリコン基板１０の全面にゲート絶縁用絶縁膜４１ａと導電層４２ａを順次堆積させる。
【００３３】
図２ｇに示すように、ゲート絶縁用絶縁膜４１ａと導電層４２ａを選択的に除去してゲート絶縁膜４１とゲート電極４２を形成する。
この時、ゲート絶縁膜４１とゲート電極４２の幅はトランジスタのチャンネルの幅に相当するもので、絶縁膜１７ａ、１７ｂのパターンの間の距離より長く形成され、その後形成されるソース・ドレイン領域の空乏箇所が絶縁膜１７ａ、１７ｂパターンにより覆われるようにする。即ち、ゲート電極４２は絶縁膜１７ａ、１７ｂパターンとオーバーラップするように形成される。これはリーク電流のリーク経路を長くする役割をする。
【００３４】
次に、ゲート絶縁膜４１とゲート電極４２をマスクとして用いて、低濃度の不純物イオンを注入し、歪みシリコン基板１０のゲート電極４２の両側にＬＤＤ領域２３ａ、２３ｂを形成する。
さらに、全面に絶縁膜を堆積し、異方性エッチングを施してゲート電極４２とゲート絶縁膜４１の側面にスペーサ４３を形成する。次に、ゲート電極４２とスペーサ４３をマスクとして用いて歪みシリコン基板１０のアクティブ領域に不純物イオンを高濃度で注入してソース・ドレイン領域４４ａ、４４ｂを形成する。
【００３５】
図３は、このような本発明の半導体素子をＣＭＯＳに適用した断面図である。
即ち、第１シリコン層１３上にゲルマニウム層１５が成長し、ゲルマニウム層１５上に第２シリコン層１６が再成長した歪みシリコン基板１００の所定領域にｎ−ＭＯＳゲート絶縁膜１４１ａとゲート電極１４２ａが形成され、他の領域にｐ−ＭＯＳ用ゲート絶縁膜１４１ｂとゲート電極１４２ａが形成されている。
【００３６】
ｎ−ＭＯＳ用ゲート電極１４２ａの両側の歪みシリコン基板１００に高濃度のｎ型ソース・ドレイン領域１４４ａ、１４４ｂが形成され、ｐ−ＭＯＳ用ゲート電極１４２ｂの両側の歪みシリコン基板１００に高濃度のｐ型ソース・ドレイン領域１４５ａ、１４５ｂが形成されている。そして、歪みシリコン基板１００内のｎ型とｐ型のソース・ドレイン領域１４４ａ、１４４ｂ、１４５ａ、１４５ｂの下部に絶縁膜１１７ａ、１１７ｂが形成される。
絶縁膜１１７ａ、１１７ｂは歪みシリコン基板１００のゲルマニウム層１３に形成され、各ソース・ドレイン領域１４４ａ、１４４ｂと１４５ａ、１４５ｂの空乏箇所を覆うようにチャンネル領域側に延長して形成される。
【００３７】
このように、ＣＭＯＳトランジスタを製作しても、電子移動度が優れているため、別途のｎ型ウェルとｐ型ウェルの形成が不要なため、ｎ−ＭＯＳとｐ−ＭＯＳとの間に素子隔離膜を必要としない。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る半導体素子の構造断面図である。
【図２ａ】本発明に係る半導体素子の工程断面図である。
【図２ｂ】本発明に係る半導体素子の工程断面図である。
【図２ｃ】本発明に係る半導体素子の工程断面図である。
【図２ｄ】本発明に係る半導体素子の工程断面図である。
【図２ｅ】本発明に係る半導体素子の工程断面図である。
【図２ｆ】本発明に係る半導体素子の工程断面図である。
【図２ｇ】本発明に係る半導体素子の工程断面図である。
【図３】本発明に係るＣＭＯＳ半導体素子の構造断面図である。
【符号の説明】
【００３９】
１０、１００ 基板、３、１３  第１シリコン層、５、１５  ゲルマニウム層、６、１６  第２シリコン層、１１   第１絶縁膜、１２   第１感光膜、１５   トレンチ、１７  第２絶縁膜、１７ａ、１７ｂ、１１７ａ、１１７ｂ 絶縁膜、２３ａ、２３ｂ ＬＤＤ領域、３１   素子隔離膜、４１、１４１ａ、１４１ｂ  ゲート絶縁膜、４２、１４２ａ、１４２ｂ  ゲート電極、４４ａ、４４ｂ、１４４ａ、１４４ｂ、１４５ａ、１４５ｂ ソース・ドレイン領域
【図１】
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【図２ａ】
2006190986.tif 000004
【図２ｂ】
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【図２ｃ】
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【図２ｄ】
2006190986.tif 000007
【図２ｅ】
2006190986.tif 000008
【図２ｆ】
2006190986.tif 000009
【図２ｇ】
2006190986.tif 000010
【図３】
2006190986.tif 000011