(57)【要約】【課題】電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性の向上を図る。【解決手段】互いに並列接続された絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Ｖccの１／５以上に上昇する前に、各制御電極の電圧を各バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させる半導体素子の駆動装置。【選択図】      図１
2006340390.tif 000002
【特許請求の範囲】
【請求項１】
高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、
ゲートパルス信号を発生するパルス発生回路と、
前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、
前記ゲート駆動回路は、
前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の１／５以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることを特徴とするバイポーラ半導体素子の駆動装置。
【請求項２】
高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、
ゲートパルス信号を発生するパルス発生回路と、
前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、
前記ゲート駆動回路は、
前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の１／２以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることを特徴とするバイポーラ半導体素子の駆動装置。
【請求項３】
高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、
ゲートパルス信号を発生するパルス発生回路と、
前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、
前記ゲート駆動回路は、
前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧の上昇が始まる前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させるものであり、
前記しきい値電圧Ｖthは、
前記主電極間に電圧を加えた状態で前記制御電極の電圧を徐々に上昇させていき、当該主電極間に主電流が流れ始めるときの、当該制御電極の電圧であることを特徴とするバイポーラ半導体素子の駆動装置。
【請求項４】
請求項１又は請求項２に記載のバイポーラ半導体素子の駆動装置において、
前記ゲート駆動回路は、
前記制御電極の電圧をしきい値電圧Ｖth以下に低下させることにより、前記主電極間の電圧がピークに達しないうちに当該主電極間の主電流を均一化可能なタイミングで、前記制御電極の電圧波形に現れるミラー時間を終了させることを特徴とするバイポーラ半導体素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力の制御に用いられる半導体素子の駆動装置に関する。
【背景技術】
【０００２】
最近、電力制御用の半導体素子としてＩＧＢＴ(Insulated Gate Bipolar Transistor)及びＩＥＧＴ(Injection Enhanced Gate Transistor)が注目されている。これらＩＧＢＴ及びＩＥＧＴは、ＭＯＳ構造をもったバイポーラ素子であり、パワーＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高耐圧・高導通特性とを有している。このため、インバータ等の電力変換装置に適用可能となっている。以下、ＩＧＢＴを例に挙げて説明する。
【０００３】
図１００は一般的なインバータの構成を示す回路図であり、ハイサイドのＩＧＢＴ１及びロウサイドのＩＧＢＴ２が夫々還流ダイオードＤ１，Ｄ２及びゲート抵抗ＲＧ１，ＲＧ２を有して電源電圧Ｖｃｃに直列に接続されている。
【０００４】
いま、ロウサイドのＩＧＢＴ２に注目すると、このＩＧＢＴ２には、正負１５Ｖのゲート信号が図示しないゲート駆動回路からゲート抵抗ＲＧ２を介して送られ、そのゲート信号に対応してＩＧＢＴ２に流れるコレクタ電流Ｉｃが導通（オン）又は遮断（オフ）される。例えば、ＩＧＢＴ２のゲートＧに、正のゲート信号が印加されると、コレクタ電流Ｉｃが流れてオン状態になり、負のゲート信号が印加されるとコレクタ電流Ｉｃが遮断されてオフ状態になる。
【０００５】
ここで、ゲート信号が負から正に変わるとき、ＩＧＢＴ２がターンオンするといい、ＩＧＢＴ２がオフ状態からオン状態に移行してコレクタ電流Ｉｃが流れる。一方、ゲート信号が正から負に変わるとき、ターンオフするといい、ＩＧＢＴ２がオン状態からオフ状態に移行してコレクタ電流Ｉｃが遮断される。
【０００６】
図１０１はＩＧＢＴのターンオフ波形の例を示す波形図であり、図１０２はターンオフ動作を説明するためのＩＧＢＴの構成を示す断面図である。図１０２に示すように、このＩＧＢＴは、低濃度のｎ型ベース層１の一方の表面に高濃度のｐ型エミッタ層２が形成され、ｐ型エミッタ層２上にコレクタ電極３が形成されている。
【０００７】
一方、ｎ型ベース層１の他方の表面にはｐ型ベース層４が選択的に形成され、ｐ型ベース層表面４には高濃度のｎ型ソース層５が形成されている。また、ｎ型ソース層５とｎ型ベース層１との間のｐ型ベース層４上にはゲート酸化膜６を介してゲート電極７が形成されている。さらに、ｎ型ソース層５とｐ型ベース層４との上にはエミッタ電極８が形成されている。
【０００８】
さて、このようなＩＧＢＴにおいて、ゲート駆動回路より与えられるゲート信号が＋１５Ｖから−１５Ｖに変化すると、図１０１に示すように、ＲＧを介してゲート駆動回路に接続されたＩＧＢＴ２のゲート電圧ＶＧは、まずある値まで下がり（時刻ｔ１）、しばらくの間、その値で一定となる（時刻ｔ２）。なお、本明細書中、このＶＧ一定の期間（時刻ｔ１〜ｔ２）をＭＯＳＦＥＴモードのミラー時間と呼ぶ。ＭＯＳＦＥＴモードのミラー時間の間、コレクタ電圧ＶCEは約１５Ｖまで上昇する。
【０００９】
しかる後、ＩＧＢＴ内では、高電界を有する空乏層がゲート酸化膜６の下及びｐ型ベース層４の下からｎ型ベース層１中に発達し始め、コレクタ電圧ＶCEが急上昇する（時刻ｔ２〜）。同時にゲート電圧ＶＧは、徐々に低下し始めるが、まだＩＧＢＴのしきい値電圧Ｖthより高い値で推移している。
【００１０】
コレクタ電圧がダイオードによってクランプされると、コレクタ電流Ｉｃがダイオード（図１００，Ｄ１）に転流されることにより遮断され、同時にゲート電流も急降下を始め（時刻ｔ３）、ゲート電圧ＶＧがしきい値電圧Ｖth以下に下がる（時刻ｔ３〜）。なお、本明細書中、ＭＯＳＦＥＴモードのミラー時間後、ゲート電圧ＶＧが低下し始めてからＩＧＢＴのしきい値電圧Ｖthに達するまでの期間（時刻ｔ２〜ｔ３）をＩＧＢＴモードのミラー時間と呼ぶ。
【００１１】
このようなスイッチング方法は、現在使用される全てのＩＧＢＴに用いられている。このスイッチング方法は、ゲート駆動回路の駆動力が少ない上、ゲート抵抗ＲＧによりスイッチングがコントロール可能である等の利点がある。特に、低耐圧小容量ＩＧＢＴでは最も簡単に広く用いられている。特に従来、ＩＧＢＴなどの素子を安全に動作させるためにＲｇを大きめに設定する方法が一般的に信じられており、現在全ての素子応用でこの方法が採られている。
【００１２】
しかしながら、発明者らの研究により、このようなスイッチング方法は、スイッチング時の安定性に重大な問題があることが判明した。図１０２は、ＩＧＢＴの構成に加え、ＩＧＢＴモードのミラー時間における素子内部でのキャリアの様子を示している。ここで、ゲート電圧ＶＧはしきい値電圧Ｖthよりも高いため、まだ電子の注入が起こっている一方（図中ｅ−）、コレクタ側からはホールが流れ込んでいる（図中ｈ＋）。そのため、高電界層（空乏層）内にホールと電子が共存している。このホールと電子の共存が不安定性を引き起こす。なお、図１０２中の破線は、破線より上のｎ型ベース層１中が高電界であり、破線より下のｎ型ベース層１中には蓄積キャリアが残っていることを示している。
【００１３】
例えば高電界中の空間電荷密度ρは、ｎ型ベース層１のドナー濃度ＮD 、高電界中のホール密度ｐ及び高電界中の電子密度ｎを用いて次の（１）式のように示される。
【００１４】
ρ＝ｑ（ＮD ＋ｐ−ｎ）      …（１）
ここで、ＩＧＢＴに印加される電圧は、この空間電荷密度ρの高電界層中での積分値をシリコンの誘電率εSiで割ったものとなる。
【００１５】
一方、電流密度Ｊは、高電界中の電子電流密度Ｊｎ、高電界中のホール電流密度Ｊｐ及びキャリアの飽和速度ｖｓ（約１０7 ｃｍ／ｓ）を用いて次の（２）式のように示される。
【００１６】
Ｊ＝Ｊｎ＋Ｊｐ＝ｑ・ｖｓ（ｐ＋ｎ）      …（２）
ここで注目すべきことは、ホールと電子が反対の電荷極性をもつため、空間電荷密度ρに関しては（１）式のように互いにキャンセル（ｐ−ｎ）するのに対し、ホールも電子も同じ素電荷を持つため、高電界中の電流密度Ｊに関しては（２）式のようにホール密度と電子密度との和（ｐ＋ｎ）で表せることである。
【００１７】
これは、素子内部の電界分布がコレクタ電圧ＶCEなどの条件で一定の値を取ったとしても、電流密度が１対１に決まらずに多くの自由度をもつことを示している。すなわち、電流密度が一定化しない問題がある。
【００１８】
さらに、コレクタ電圧ＶCE及びコレクタ電流Ｉｃにより、ゲートに正のフィードバックがかかると、電子密度が変動して電流密度Ｊの不安定性が増大し、電流集中が発生して素子が破壊される問題がある。（例えば、非特許文献１，２参照）
次に、ＩＧＢＴの大容量化が進み、１つのＩＧＢＴの電流容量及び耐圧が増加してきた場合の様々な問題について説明する。
【００１９】
近年、ＩＧＢＴの電流容量が増加したため、１つのＩＧＢＴのパッケージ（素子単体）の中には複数のＩＧＢＴチップが並列に接続されている。例えば、１７００Ｖ，４００ＡのＩＧＢＴでは４〜６個のチップがパッケージ内に並列に並べられ、２０００Ｖ，４００ＡのＩＧＢＴでは、６個程度のチップが並べられている。３．３ｋＶ，１２００ＡのＩＧＢＴでは、２０〜２４個のチップが並列に並べられている。各チップの大きさは７〜１５ミリ角程度が普通であり、これだけ多数のチップが並べられると、パッケージの寸法が大きくなってくる。
【００２０】
ここで、図１０３は２つのチップ又は素子のＩＧＢＴ１，２が並列接続された構成を示す回路図である。各ＩＧＢＴ１，２の夫々のゲートＧ１，Ｇ２は、対応するゲート抵抗ＲＧ１，ＲＧ２を介して１つにまとめられ、適宜、図示しない抵抗を介してゲート駆動回路に接続されている。
【００２１】
このような回路のターンオフ時の波形を図１０４に示す。２つのＩＧＢＴ１，２のゲート電圧ＶＧ１，ＶＧ２の差がＩＧＢＴモードのミラー時間において広がる結果、コレクタ電流Ｉｃ１，Ｉｃ２が２つのＩＧＢＴ１，２間で大きく異なり、不均一となってしまう。
【００２２】
この種のＩＧＢＴ１，２間の電流不均一は、１つのＩＧＢＴが倍の電流を遮断できれば問題ないが、さらに多くのチップが並列に接続されていると、１つのＩＧＢＴにスイッチング時に導通時の１０倍された電流が流れる可能性があるので、素子破壊の原因となっている。
【００２３】
なお、このＩＧＢＴモードのミラー時間における素子内部のキャリア及び電界の様子を模擬的に図１０５に示す。並列接続ではコレクタ電圧ＶCEが共通なので、ｎ型ベース層１中の電界分布は２つのＩＧＢＴ１，２ではほぼ等しい。従って、空間電荷密度ρは、ほぼ一致するにも関わらず、内部の電流密度Ｊが大きく異なる可能性がある。
【００２４】
すなわち、コレクタからのフィードバックにより、一方のＩＧＢＴ１では、電子とホールの双方が大量に流れ、他方のＩＧＢＴ２では少なく流れるものの、両ＩＧＢＴ１，２間でホールと電子の量の差が等しいという状況が起こる可能性がある。
【００２５】
また、電流不均一の他の例として発振が挙げられる。図１０６は発振の例を示した波形図である。このような現象は、パッケージ内部のチップ相互間あるいは並列素子相互間で電流不均一が発生しても、パッケージ外部で測定する限り、電流不均一が観察されないという特徴がある。
【００２６】
このため、前述した電流不均一現象は、今まであまり知られていない。しかしながら本発明者は、シミュレーションにより、前述したように原因を突き止め、かつその現象を再現している。
【００２７】
例えばシミュレーションにより、図１０７に示すように、２つのＩＧＢＴ１，２を並列に接続した構成において、ターンオフ時の挙動を観察した。ここで、ターンオフ時から２５０ｎｓ後、一方のＩＧＢＴ２のゲート電圧に４ｎｓ幅で０．５Ｖの非常に小さいスパイクノイズを混入させると、図１０８に示すように、２５０ｎｓを過ぎた時点から両ＩＧＢＴ間のアンバランスが時間と共に増倍され、電流不均一と振動現象とが出現した。
【００２８】
スパイクノイズを与える点を１５０ｎｓの時点に移動しても、同様に２５０ｎｓ以降（ＩＧＢＴモードのミラー時間）に電流不均一と振動現象が出現した。
【００２９】
また、同様の問題は、並列接続における電流不均一だけではなく、図１０９乃至図１１１に示すように、複数のＩＧＢＴ１〜ｎを直列接続した場合、スイッチング時の分担電圧ＶCE１〜ＶCEｎが不均一となる形で現れている。
【非特許文献１】I. Omura et al. “Negative gate capacitance and related instability effect” IEEE Electron Device Letters Vol.18 No.12, pp.622-624, 1997.
【非特許文献２】I. Omura et al. IGBT instability due to negative gate capacitance “Proc of 7th European Conference of Power Electronics and Applications Vol.2 pp2.066-069, Sept. 1997.
【非特許文献３】M. Kitagawa et al. “A 4500V Injection Enhanced Insulated Gate bipolar Transistor (IEGT) in a Mode Similar To a Thyristor. ” IEEE IEDM. Tech. Digest, pp679-682, 1993.
【非特許文献４】I. Omura et al. Carrier injection enhancement effect of high voltage MOS devices  -Device Physics and Design Concept- Proc. Of ISPSD ’97., pp217-220, 1997.
【発明の開示】
【発明が解決しようとする課題】
【００３０】
以上説明したように半導体素子の駆動方法では、ＩＧＢＴ単体の場合、電流密度が不安定であり、電流集中などの問題がある。
【００３１】
また、複数のＩＧＢＴを並列接続した場合、同様に、電流集中、発振現象などの問題があり、素子の特性、特に、遮断電流を著しく低下させるという問題がある。
【００３２】
さらに、複数のＩＧＢＴを直列接続した場合、同様に、分担電圧が不均一となる問題がある。
【００３３】
本発明は上記実情を考慮してなされたもので、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上し得る半導体素子の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
請求項１に対応する発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、ゲートパルス信号を発生するパルス発生回路と、前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、前記ゲート駆動回路としては、前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の１／５以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させるバイポーラ半導体素子の駆動装置である。
【００３５】
請求項２に対応する発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、ゲートパルス信号を発生するパルス発生回路と、前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、前記ゲート駆動回路としては、前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の１／２以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させるバイポーラ半導体素子の駆動装置である。
【００３６】
請求項３に対応する発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、ゲートパルス信号を発生するパルス発生回路と、前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、前記ゲート駆動回路としては、前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧の上昇が始まる前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させるものであり、前記しきい値電圧Ｖthとしては、前記主電極間に電圧を加えた状態で前記制御電極の電圧を徐々に上昇させていき、当該主電極間に主電流が流れ始めるときの、当該制御電極の電圧であるバイポーラ半導体素子の駆動装置である。
【００３７】
請求項４に対応する発明は、請求項１又は請求項２に対応するバイポーラ半導体素子の駆動装置において、前記ゲート駆動回路としては、前記制御電極の電圧をしきい値電圧Ｖth以下に低下させることにより、前記主電極間の電圧がピークに達しないうちに当該主電極間の主電流を均一化可能なタイミングで、前記制御電極の電圧波形に現れるミラー時間を終了させるバイポーラ半導体素子の駆動装置である。
【００３８】
なお、本発明においていうターンオフは、通常の動作（定格動作）の場合におけるターンオフを指す。
【００３９】
また、本分割出願の基礎出願（特願平１０−３７１６４１号）には以下の２０個の発明が記載されている。
【００４０】
第１の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間を流れている主電流がフォール時間に移行する前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００４１】
また、第２の発明は、第１の発明に対応するバイポーラ半導体素子の駆動方法において、前記低下させる工程では、前記主電流がフォール時間に移行する前に、前記制御電極の電圧波形に現れるミラー時間が終了しているバイポーラ半導体素子の駆動方法である。
【００４２】
さらに、第３の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧がオーバーシュート領域に入る前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００４３】
また、第４の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧がオフ状態での印加電圧Ｖccの１／１０以上に上昇する前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００４４】
さらに、第５の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧がオフ状態での印加電圧Ｖccの１／１０以上に上昇する前に、前記制御電極の電圧波形に現れるミラー時間を終了させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００４５】
また、第６の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ半導体素子を駆動するための半導体素子の駆動装置であって、１個以上の前記バイポーラ半導体素子を個別に含んだ複数の素子群に対し、前記素子群毎に設けられ、前記素子群の全てのバイポーラ半導体素子の制御電極に駆動信号を与える前記素子群と同数のゲート駆動回路を備えたバイポーラ半導体素子の駆動装置である。
【００４６】
さらに、第７の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間に流れる主電流の０．０４倍を常に超えるように、前記制御電極に流れる電流の最大値を制御する工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００４７】
また、第８の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をＶｇｐｐとし、オン状態で前記主電極間に流れる主電流をＩｃとしたとき、Ｖｇｐｐ／０．０４／Ｉｃ以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
【００４８】
さらに、第９の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、前記主電極間の耐圧がＶｂｋである絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間に流れる主電流の（Ｖｂｋ／３１６）-2倍を常に超えるように、前記制御電極に流れる電流の最大値を制御する工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００４９】
また、第１０の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、前記主電極間の耐圧がＶｂｋである絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をＶｇｐｐとし、オン状態で前記主電極間に流れる主電流をＩｃとしたとき、Ｖｇｐｐ／（Ｖｂｋ／３１６）-2／Ｉｃ以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
【００５０】
さらに、第１１の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、相互コンダクタンスがｇｍであり、しきい値電圧がＶthである絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記主電極間に主電流Ｉｃを流すように前記バイポーラ半導体素子をターンオンするとき、前記主電極間の電圧が１／２に低減する以前に、前記制御電極の電圧を（Ｖth＋Ｉｃ／ｇｍ）以上に上昇させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００５１】
また、第１２の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ半導体素子からなるモジュール型の半導体素子であって、１個以上の前記バイポーラ半導体素子を個別に含んだ複数の素子群に対し、前記素子群毎に設けられ、前記素子群の全てのバイポーラ半導体素子の制御電極に接続された前記素子群と同数のゲート電極部と、前記素子群毎に設けられ、前記素子群の全てのバイポーラ半導体素子の低圧側主電極に接続された前記素子群と同数のエミッタ電極部と、全ての前記高圧側主電極に接続された高圧側端子と、前記各エミッタ電極部に夫々接続された低圧側端子とを備えた半導体素子である。
【００５２】
また、第１２の発明に対応する半導体素子は、１つの前記素子群に含まれる前記バイポーラ半導体素子の個数が、１０個以下である半導体素子としてもよい。
【００５３】
さらに、第１２の発明に対応する半導体素子は、前記素子群毎に設けられ、前記素子群のゲート電極部並びにエミッタ電極部に夫々接続された前記素子群と同数のゲート駆動回路を備えた半導体素子としてもよい。
【００５４】
また、第１３の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ素子と、前記バイポーラ素子の主電極間に逆方向に接続された還流ダイオードチップとを備えたモジュール型の半導体素子において、前記主電極間で前記還流ダイオードチップを通る電流経路の最短の長さは、前記主電極間で前記バイポーラ素子を流れる電流経路の最短の長さよりも短い半導体素子である。
【００５５】
さらに、同様の構成例としては、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型の複数のバイポーラ素子と、前記各バイポーラ素子の主電極間に個別に逆方向に接続された複数の還流ダイオードチップとを備えたモジュール型の半導体素子において、前記各バイポーラ素子の夫々の高圧側主電極は１つの高圧側端子に接続され、前記各バイポーラ素子の夫々の低圧側主電極は１つの低圧側端子に接続され、前記高圧側端子と前記低圧側端子との間で前記各還流ダイオードチップを通る電流経路の最短の長さの最大値が、いずれのバイポーラ素子を流れる電流経路の最短の長さよりも短い半導体素子としてもよい。
【００５６】
また、第１４の発明は、高圧側主電極、低圧側主電極及び制御電極を有する複数のチップが互いに並列接続されてなる絶縁ゲート型のバイポーラ半導体素子を駆動するための駆動装置であって、前記駆動のための入力信号を発生する入力信号発生手段と、前記各チップ毎に前記制御電極及び前記低圧側主電極に接続されて設けられ、前記入力信号発生手段から受けた入力信号を増幅し、得られた増幅信号を対応する制御電極に向けて出力する複数のゲート駆動回路と、前記各ゲート駆動回路と前記各チップとの間に設けられ、１０Ω未満の抵抗値を有する複数のゲート抵抗とを備えた駆動装置である。
【００５７】
さらに、第１４の発明に対応する駆動装置は、前記入力信号発生手段としては、ターンオン時の入力信号の立上り時間とターンオフ時の立下り時間とが個別に設定される駆動装置としてもよい。
【００５８】
また、第１４の発明に対応する駆動装置は、前記各ゲート抵抗に並列に逆方向接続された複数のダイオードを備えた駆動装置としてもよい。
【００５９】
さらに、第１４の発明に対応する駆動装置は、前記主電極間の電圧を検出し、検出結果が所定値を超えたとき、前記制御電極にさらにオフゲート電流を加えるオフゲート電流印加手段を備えた駆動装置としてもよい。
【００６０】
また、第１５の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ素子チップを備えたモジュール型の半導体素子であって、前記各バイポーラ素子チップとしては、前記制御電極のパッドの位置が異なる２種類以上のチップを用いたモジュール型の半導体素子である。
【００６１】
さらに、第１６の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ素子チップを備えたモジュール型の半導体素子であって、前記制御電極のパッドに近接して前記各バイポーラ素子チップ間に配置された絶縁基板と、前記絶縁基板上にプリント形成されたゲート配線パターン部と、前記ゲート配線パターン部と前記制御電極とを電気的に接続するためのゲート配線とを備えたモジュール型の半導体素子である。
【００６２】
また、第１７の発明は、第１６の発明に対応するモジュール型の半導体素子において、前記ゲート配線パターン部と平行に前記絶縁基板上にプリント形成された制御用エミッタ配線パターン部と、前記ゲート配線とは略平行に設けられ、前記制御用エミッタ配線パターン部と前記低圧側主電極のパッドとを電気的に接続するための制御用エミッタ配線とを備えたモジュール型の半導体素子である。
【００６３】
さらに、第１８の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、耐圧ＶBをもつ絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記制御電極と前記制御電極に駆動信号を与えるゲート駆動回路との間に、前記バイポーラ半導体素子の有効面積１ｃｍ２に対し２０Ω以下又は（前記耐圧ＶB／１０７）Ω以下の抵抗値を有するゲート抵抗を設け、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧が前記耐圧ＶBの３４％以上に上昇する前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Ｖth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
【００６４】
また、第１９の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、耐圧ＶBをもつ絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、前記バイポーラ半導体素子の有効面積１ｃｍ２に対し２０Ω以下又は（前記耐圧ＶB／１０７）Ω以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
【００６５】
さらに、第２０の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をＶｇｐｐとし、前記バイポーラ半導体素子の素子有効面積１ｃｍ２当りのゲート電荷をＱｇとしたとき、差電圧Ｖｇｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝０．０２［μＦ／ｃｍ２］に対し２０Ω以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
【００６６】
（作用）
従って、請求項１，４に対応する発明は以上のような手段を講じたことにより、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での素子耐圧の１／５以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることにより、主電極間の電圧の上昇しきる前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
【００６７】
請求項２に対応する発明は、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧の上昇が始まる前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
【００６８】
請求項３，４に対応する発明は、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での素子耐圧の１／２以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることにより、主電極間の電圧の上昇しきる前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
【００６９】
なお、本分割出願の基礎出願（特願平１０−３７１６４１号）には以下のように２０個の発明の作用が記載されている。
【００７０】
従って、第１の発明は以上のような手段を講じたことにより、バイポーラ半導体素子をターンオフするとき、主電流がフォール時間に移行する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
【００７１】
また、第２の発明は、主電流がフォール時間に移行する前に、制御電極の電圧波形に現れるミラー時間が終了しているので、第１の発明に対応する作用と同様の作用を奏することができる。
【００７２】
さらに、第３の発明は、バイポーラ半導体素子をターンオフするとき、主電極間の電圧がオーバーシュート領域に入る前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させるので、第１の発明に対応する作用と同様の作用を奏することができる。
【００７３】
また、第４の発明は、バイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Ｖccの１／１０以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させるので、第１の発明に対応する作用と同様の作用を奏することができる。
【００７４】
さらに、第５の発明は、バイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Ｖccの１／１０以上に上昇する前に、制御電極の電圧波形に現れるミラー時間を終了させるので、第１の発明に対応する作用と同様の作用を奏することができる。
【００７５】
また、第６の発明は、１個以上のバイポーラ半導体素子を個別に含んだ複数の素子群に対し、素子群毎に設けられた各ゲート駆動回路が、素子群内の全てのバイポーラ半導体素子の制御電極に駆動信号を与えることにより、配線の寄生インダクタンスを低減でき、もって、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
【００７６】
さらに、第７の発明は、バイポーラ半導体素子をターンオフするとき、主電極間に流れる主電流の０．０４倍を常に超えるように、制御電極に流れる電流の最大値を制御するので、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
【００７７】
また、第８の発明は、ゲート抵抗の抵抗値を、Ｖｇｐｐ／０．０４／Ｉｃ以下という低い値に規定したので、ターンオフ時のゲート電荷を急速に放電させることができ、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
【００７８】
さらに、第９の発明は、バイポーラ半導体素子をターンオフするとき、主電極間に流れる主電流の（Ｖｂｋ／３１６）-2倍を常に超えるように、制御電極に流れる電流の最大値を制御するので、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
【００７９】
また、第１０の発明は、ゲート抵抗の抵抗値を、Ｖｇｐｐ／（Ｖｂｋ／３１６）-2／Ｉｃ以下という低い値に規定したので、ターンオフ時のゲート電荷を急速に放電させることができ、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
【００８０】
さらに、第１１の発明は、主電極間に主電流Ｉｃを流すようにバイポーラ半導体素子をターンオンするとき、主電極間の電圧が１／２に低下する以前に、制御電極の電圧を電流飽和ゲート電圧（Ｖth＋Ｉｃ／ｇｍ）以上に上昇させるので、パッケージ内のチップ間の電流バラつき、振動を抑えることができる上、直列された場合の電圧分担を揃えることができる。
【００８１】
また、第１２の発明は、各素子群にゲート電極部及びエミッタ電極部を設け、各ゲート電極部を個別にゲート駆動回路に接続できると共に、各エミッタ電極部を個別にゲート駆動回路に接続できるので、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することが可能なバイポーラ半導体素子を実現することができる。
【００８２】
また、第１２の発明は、１つの素子群に含まれるバイポーラ半導体素子の個数が１０個以下とした場合、製造が容易であり、駆動も容易であるので、前述した作用を容易且つ確実に奏することができる。
【００８３】
さらに、第１２の発明は、素子群毎に設けられた各ゲート駆動回路が、ゲート電極部並びにエミッタ電極部に夫々接続された場合、配線の寄生インダクタンスを低減できるので、もって、前述した作用を容易且つ確実に奏することができる。
【００８４】
また、第１３の発明は、主電極間で還流ダイオードチップを通る電流経路の最短の長さが、主電極間でバイポーラ素子を流れる電流経路の最短の長さよりも短いので、配線の寄生インダクタンスを低減でき、もって、第１の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
【００８５】
さらに、同様の構成例としては、高圧側端子と低圧側端子との間で各還流ダイオードチップを通る電流経路の最短の長さの最大値が、いずれのバイポーラ素子を流れる電流経路の最短の長さよりも短い場合、第１３の発明に対応する作用と同様の作用を奏することができる。
【００８６】
さらに、第１４の発明は、入力信号発生手段が、駆動のための入力信号を発生し、各ゲート駆動回路が、入力信号発生手段から受けた入力信号を増幅し、得られた増幅信号を対応する制御電極に向けて出力するので、チップの低圧側主電極の配線に存在する寄生インダクタンスによる制御電極電位の変化の影響を低減でき、安定して主電流を制御することができる。また、ゲート抵抗が低い値をもつことにより、ターンオフ時における主電極間の電圧上昇前に、制御電極の電圧をしきい値電圧以下に低下させる前述した駆動方法が可能となるので、第１の発明に対応する作用と同様の作用を奏することができる。
【００８７】
また、第１４の発明は、入力信号発生手段において、ターンオン時の入力信号の立上り時間とターンオフ時の立下り時間とを個別に設定できる場合、前述した作用に加え、ターンオン時とターンオフ時の駆動を最適化することができる。
【００８８】
さらに、第１４の発明は、各ダイオードが各ゲート抵抗に並列に逆方向接続されている場合、前述した作用に加え、ターンオン時にはゲート抵抗によって電流変化率ｄｉ／ｄｔを抑制し、ターンオフ時にはダイオードによってゲート電荷を急速に放電することができる。
【００８９】
また、第１４の発明は、オフゲート電流印加手段が、主電極間の電圧を検出し、検出結果が所定値を越えたとき、制御電極にさらにオフゲート電流を加える場合、前述した作用に加え、主電極間の電圧上昇前に、より確実なゲート駆動の低インピーダンス化が行われ、主電流の振動を速く抑制でき、素子の電流集中を無くし、素子を破壊しにくくすることができる。
【００９０】
また、第１５の発明は、各バイポーラ素子チップとしては、制御電極のパッドの位置が異なる２種類以上のチップを用いたので、例えば制御電極のパッドを中央に集めるように点対称にチップを配置することにより、ゲート配線の長さを最小にしてゲートのインダクタンスを最小化することができる。
【００９１】
さらに、第１６の発明は、チップ配列の隙間部に絶縁基板を介してゲート配線パターン部を配置し、ゲート配線パターン部と制御電極とをゲート配線により接続した構造なので、全てのチップのゲートに対する抵抗とインダクタンスを低減でき、多数個のチップを均一に動作させることができる。
【００９２】
また、第１７の発明は、絶縁基板上に制御用エミッタ配線パターンを配置し、ゲート配線と平行になるように制御用エミッタ配線パターン部と低圧側主電極のパッドとを制御用エミッタ配線により接続する構造なので、第１６の発明に対応する作用に加え、全てのチップの低圧側主電位（エミッタ電位）を正確に取出して各チップのエミッタ電位を均一化できると共に、ゲート配線と制御用エミッタ配線とが互いに逆向きに電流を流して相互インダクタンスを低減させることができる。
【００９３】
さらに、第１８，１９の発明は、制御電極と制御電極に駆動信号を与えるゲート駆動回路との間に、バイポーラ半導体素子の有効面積１ｃｍ２に対し２０Ω以下又は（耐圧ＶB／１０７）Ω以下の抵抗値を有するゲート抵抗を設けたことにより、ターンオフ開始時には高圧側主電圧（コレクタ電圧）のｄｖ／ｄｔが急峻であるが、バイポーラ半導体素子をターンオフするとき、主電極間の電圧が耐圧ＶBの３４％以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させ、ラッチアップを阻止しつつ、ターンオフ途中でアバランシェ現象によるインパクトイオン化領域を形成してｄｖ／ｄｔを低下させるので、コレクタ電圧のオーバーシュートを低下させることができる。
【００９４】
さらに、第２０の発明は、制御電極に駆動信号を与えるゲート駆動回路と、制御電極とゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をＶｇｐｐとし、バイポーラ半導体素子の素子有効面積１ｃｍ２当りのゲート電荷をＱｇとしたとき、差電圧Ｖｇｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝０．０２［μＦ／ｃｍ２］に対し２０Ω以下の抵抗値を有するゲート抵抗とを備えたので、第１８，１９の発明に対応する作用と同様の作用を奏することができる。
【発明の効果】
【００９５】
以上説明したように本発明によれば、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上し得る半導体素子の駆動装置を提供することができる。
【発明を実施するための最良の形態】
【００９６】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体素子の駆動方法を説明するための波形図であり、図１０１及び図１０４と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分について主に述べる。なお、以下の各実施形態も同様にして重複した説明を省略する。
【００９７】
すなわち、本実施形態は、電流密度の不安定性に起因した電流集中や振動現象の阻止を図る観点から、図１に示すように、ターンオフの際に、互いに並列接続されている複数のＩＧＢＴのゲート電圧を、コレクタ電圧ＶCEの上昇が始まる前にしきい値電圧Ｖth以下に低下させるものである。なお、しきい値電圧Ｖthは、ＩＧＢＴにコレクタ電流を流すために必要なゲート電圧であり、具体的には、コレクタ・エミッタ電極間にコレクタ電圧ＶCEを加えた状態でゲート電圧を徐々に上昇させていき、コレクタ電流が流れ始めるときのゲート電圧である。
【００９８】
また、本実施形態は、次の（ｉ）に示すように換言可能であり、次の（ii）（iii）に示すように変形可能である。
【００９９】
（ｉ）ターンオフの際に、従来見られたＩＧＢＴモードのミラー時間を０とし、あるいはその期間を短縮し、コレクタ電圧ＶCEの上昇前に電子注入を停止させた駆動方法である。
【０１００】
（ii）ターンオフの際に、コレクタ電流Ｉｃがフォール時間に移行する前に、ゲート電圧をしきい値電圧Ｖth以下に低下させて電子注入を停止させた駆動方法である。なお、フォール時間は、図１に示すように、主電流が９０％まで減少した時点から１０％まで減少した時点までの期間である。
【０１０１】
（iii）ターンオフの際に、コレクタ電圧ＶCEがオーバーシュート領域に入る前（ターンオフ開始後、ＶCEが初めて変換回路のＤＣ電圧を越える前）に、ゲート電圧をしきい値電圧Ｖth以下に低下させて電子注入を停止させた駆動方法である。オーバーシュート領域は、通常のインバータ回路（図１００参照）の印加電圧Ｖccよりも素子電圧ＶCEが高くなる期間であり、このオーバーシュート領域の期間で破壊が多いという問題がある。
【０１０２】
ここで、コレクタ電圧ＶCEが上昇している間のＩＧＢＴ内部の様子を図２に示す。コレクタ電圧ＶCEの上昇前にゲート電圧をしきい値電圧Ｖth以下にしたので、コレクタ電圧ＶCEが上昇している間、高電界領域にホールのみが流れ、電子が流れない。従って、高電界中の空間電荷密度ρは、ホール密度ｐのみで決まる。電流Ｉｃはホールが高電界中を飽和速度ｖｓで移動することにより生じるので、ホール密度ｐと素電荷量ｑとホールの飽和速度ｖｓとの積が電流となる。すなわち、ホール密度ｐというパラメータを介して、高電界の分布と電流値が１対１に対応する。これを式で示すと、次の（３）式の通りとなる。
【０１０３】
ρ＝ｑ（ＮD ＋ｐ）
＝ｑ・ＮD ＋Ｊvs      …（３）
このとき、コレクタ電圧ＶCEは空間電荷密度ρの電界に沿った積分を誘電率εSiで割ったものとなり、コレクタ電圧ＶCEにより、ＩＧＢＴに流れる電流Ｉｃを一定の値にするように電流均一化の機構が働く。
【０１０４】
よって、コレクタ電圧ＶCEが上昇する間は、並列接続されたＩＧＢＴ１，２を流れる電流Ｉｃ１，Ｉｃ２が均一に流れ、その後も均一性が保たれる。
【０１０５】
また、並列接続されたＩＧＢＴ１，２間で温度の違いなどにより特性や蓄積電荷の違いが生じても、その違いによる電流不均一は、図３に示すように、コレクタ電圧ＶCEの上昇前のみに見られ、ゲート電圧ＶＧをしきい値電圧Ｖth以下に低下させた時点で消滅する。理由は、図３及び図４に示すように、ゲート電圧ＶＧをしきい値電圧Ｖth以下に低下させた時点で電子注入が無くなり、ホールの移動のみで電流が決まる安定化の機構が働くからである。
【０１０６】
よって、破壊が起こるコレクタ電圧ＶCEが上昇した状態では電流が均一化されるので、破壊の発生を最小限に抑えることができる。
【０１０７】
なお、直列接続の場合にもこの安定化の機構が働く。直列接続の場合、図５に示すように、各ＩＧＢＴ１，２に流れる電流Ｉｃが同じなので、並列接続の場合とは逆の理由で、内部の空間電荷密度ρが一定になる。このため、各ＩＧＢＴに分担される電圧を一定にすることができる。
【０１０８】
次に、本発明者らは、ゲート駆動時に流れるゲート電流の最大値（ピーク値ＩＧ(peak) ）のコレクタ電流Ｉｃに対する比率ＩＧ(peak)／Ｉｃが、並列接続された各ＩＧＢＴ間の電流の均一性を高める主要な条件であることを突き止めた。
【０１０９】
図６は各ＩＧＢＴ間のコレクタ電流の格差に関し、比率ＩＧ(peak)／Ｉｃの依存性を取った図である。図６によると、スイッチング時のコレクタ電流の格差は、この比率が０．００８（３．３ｋＶ素子の場合）から改善され始め（Ｂ点）０．０４以上で完全に解消される（Ａ点）。このグラフは、実験とシミュレーションとから得られたものである。但し、このグラフを得る際には、図７に示すように、並列接続された各ＩＧＢＴ１，２にコレクタ電流Ｉｃ１，Ｉｃ２の不均一をわざと起こすために、ターンオフ時のゲート信号の入力タイミングを２０ｎｓ〜５０ｎｓ程度離して与えている。それにも関わらず、ゲート電流（ピーク値）のコレクタ電流に対する比率が０．０４を超えると、コレクタ電流の不均一が全く起こらない。
【０１１０】
また、直列接続における各ＩＧＢＴ１，２の電圧分担に関しても同様の結果を得ている。すなわち、図８及び図９に示すように、Ｂ点から電圧分担の不均一が改善され始め、Ａ点０．０４で最小になる。各ＩＧＢＴ１，２間の電圧分担の格差は、各ＩＧＢＴ１，２のキャリア量などの特性の違いに起因して完全には０にならないものの、従来に比べて大幅に解消されている。
【０１１１】
次に、高耐圧のＩＧＢＴと低耐圧のＩＧＢＴとの比較について述べる。図１０及び図１１に示すように、耐圧によって差がある。低耐圧のＩＧＢＴでは、比較的急峻に効果が現れ、Ａ点とＢ点の差が小さいのに比べ、高耐圧のＩＧＢＴではＢ点がＡ点よりかなり小さくなる。すなわち、高耐圧のＩＧＢＴでは、比較的小さい電流比率で均一化の効果が出始める。
【０１１２】
この結果をまとめたのが、図１２である。図１２中、横軸は素子の定格耐圧を示し、縦軸はゲート電流のピーク値とコレクタ電流との比率を示している。
【０１１３】
図１０に示したＡ点は、図１２中では水平な０．０４の与えるラインに相当し、点Ｂは、図１２中では右下がりの斜線（ＶBK／３１６）-2に相当する。本発明の効果の出る領域は、まず比率０．０４以上の部分であり、さらに部分的に効果の出る領域は、右下がりの斜線より上の部分である。また、ＩＧＢＴの直並列接続で均一化の効果が出る範囲は、以上の２つの領域の和を取った領域である。
【０１１４】
上述したように本実施形態によれば、ＩＧＢＴをターンオフするとき、コレクタ電圧ＶCEの上昇前に、ゲート電圧ＶＧをしきい値電圧Ｖth以下に低下させることにより、コレクタ電圧ＶCEの上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
【０１１５】
また、ＩＧＢＴをターンオフするとき、コレクタ電流Ｉｃの０．０４倍を常に超えるように、ゲート電流の最大値を制御するので、前述した効果を容易且つ確実に奏することができる。
【０１１６】
またこれは、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をＶｇｐｐとしたとき、ゲート抵抗ＲＧがＶｇｐｐ／０．０４／Ｉｃ以下の抵抗値を有する、と変形してもよく、この場合、ターンオフ時のゲート電荷を急速に放電させることができる。
【０１１７】
また、 ＩＧＢＴをターンオフするとき、コレクタ電流Ｉｃの（Ｖｂｋ／３１６）-2倍を常に超えるように、ゲート電流の最大値を制御するので、前述した電流集中の阻止等の効果を容易且つ確実に奏することができる。同様に、ゲート抵抗ＲＧがＶｇｐｐ／（Ｖｂｋ／３１６）-2／Ｉｃ以下の抵抗値を有する、と変形してもよく、この場合もターンオフ時のゲート電荷を急速に放電させることができる。以上の議論は素子を定格の範囲で使うことを前提としているが、保護モードの動作では、この限りではない。
【０１１８】
これらの発明は２つ以上のマルチチップの場合やチップ面積の大きい場合に特に有効であり、チップ個数が４つ以上、チップ面積（有効面積のトータル値）２．５ｃｍ２以上で特に効果が大きい。また、後で述べるＶCE(sat)の低い素子で特に効果的である。
【０１１９】
（第２の実施形態）
図１３は本発明の第２の実施形態に係る半導体素子の駆動方法を説明するための波形図である。
【０１２０】
すなわち、本実施形態は、第１の実施形態の変形例であり、第１の実施形態よりも電流の安定性は劣るものの、効果のある駆動方法を示している。
【０１２１】
具体的には、図１３に示すように、ターンオフの際に、互いに並列接続されている複数のＩＧＢＴのゲート電圧を、コレクタ電圧ＶCEの上昇の途中でしきい値電圧Ｖth以下に低下させるものである。なお、コレクタ電圧ＶCEの上昇の途中とは、コレクタ電圧ＶCEが上昇しきらない範囲であり、例えば、破壊防止の観点から素子耐圧の１／２に上昇する以前が好ましく、あるいは発熱を低下させる観点から素子耐圧の１／５に上昇する以前が好ましい。詳しくは、コレクタ電圧ＶCEがピークに達しないうちにコレクタ電流を均一化できるタイミングでＩＧＢＴモードのミラー時間を終了させるものである。
【０１２２】
また換言すると、従来見られたＩＧＢＴモードのミラー時間を短縮し、コレクタ電圧ＶCEの上昇途中に電子注入を停止させた駆動方法である。
【０１２３】
このような駆動方法としても、コレクタ電圧ＶCEがピークに達する時点では、コレクタ電流Ｉｃが均一化されるので、第１の実施形態と同様の効果を得ることができる。
【０１２４】
（第３の実施形態）
図１４は本発明の第３の実施形態に係る半導体装置のシミュレーション構成を示す回路図である。
【０１２５】
すなわち、本実施形態は、第１の実施形態の具体例であり、シミュレーション結果を示している。
【０１２６】
このシミュレーション構成としては、図１４に示すように、ＩＥＧＴ１，２が互いに並列に接続され、ＩＥＧＴ１はゲート抵抗ＲＧ１を介してゲート電源Ｖpieに接続されている。同様にＩＥＧＴ２はゲート抵抗ＲＧ２を介してゲート電源Ｖpiesに接続されている。
【０１２７】
ここで、ゲート電源Ｖpieは、ゲート電源Ｖpiesよりも２０ｎｓ先行してターンオフのゲート信号をＲＧ１を介してＩＥＧＴ１に与えるものである。
【０１２８】
また、各ＩＥＧＴ１，２の並列回路には、直列に寄生インダクタンスＬ１、誘導性負荷Ｌbig 及び主電源が接続され、誘導性負荷Ｌbigには並列に転流用ダイオードが接続されている。シミュレーションに用いたＩＥＧＴは、トレンチ型ＭＯＳゲートを有している（非特許文献３，４参照）。
【０１２９】
次に、このような構成により行った本発明に係る駆動方法のシミュレーション結果について、ターンオフ波形、抵抗負荷、誘導性負荷、電荷の差異、温度依存性及びターンオフ損失の順番で従来と比較しながら述べる。
【０１３０】
始めに、ターンオフ波形について説明する。図１５は本発明に係る駆動方法のターンオフ時の波形図（但し、ＲＧ＝３Ω）であり、図１６は従来の駆動方法のターンオフ時の波形図（ＲＧ＝１０Ω）である。
【０１３１】
本発明の駆動方法では、図１５に示すように、ターンオフの際に、ｐ型ベース層４内のＭＯＳチャネル中の電子電流がコレクタ電圧ＶCEの上昇前に０となったため、コレクタ電流が安定している。
【０１３２】
一方、従来の駆動方法では、図１６に示すように、ターンオフの際に、電子電流がコレクタ電圧ＶCEの上昇中に流れ、コレクタ電流が発振している。
【０１３３】
次に、１７００ＶのＩＧＢＴチップを用いた実験結果について示す。まず、抵抗負荷の場合について説明する。負荷抵抗は１０Ωとした。  
本発明に係る駆動方法は（ゲート抵抗１Ω）、図１７に示すように、コレクタ電圧ＶCEの上昇開始時に短時間だけエミッタ電流ＩE1，ＩE2が分かれたが、直ぐに均一化して流れた。その結果、電流が均等にチップ間に分担された状態で、電流遮断が行なわれた。ゲート電圧ＶＧ１，ＶＧ２のミラー時間は見られなかった。
【０１３４】
一方、従来の駆動方法では（ゲート抵抗５０Ω）、図１８に示すように、ターンオフの過程でエミッタ電流ＩE1，ＩE2が大きく分かれて流れた。その結果、電流不均一のまま、電流遮断が行なわれており、破壊に至り易い。ゲート電圧ＶＧ１，ＶＧ２は、平坦なミラー時間が見られ、各々のゲート電圧は次第に分かれてきている。
【０１３５】
次に、誘導性負荷の場合について説明する。負荷誘導値は１ｍＨとした。
【０１３６】
本発明に係る駆動方法は（ゲート抵抗１Ω）、図１９に示すように、コレクタ電圧ＶCEの上昇開始時に短時間だけエミッタ電流ＩE1，ＩE2が分かれたが、直ぐに均一化して流れた。ゲート電圧ＶＧ１，ＶＧ２のミラー時間は見られなかった。
【０１３７】
一方、従来の駆動方法では（ゲート抵抗５０Ω）、図２０に示すように、ターンオフの過程でエミッタ電流ＩE1，ＩE2が大きく分かれて流れた。その結果、電流不均一のまま、電流遮断が行なわれており、破壊に至り易い。ゲート電圧ＶＧ１，ＶＧ２は、平坦なミラー時間が見られた。
【０１３８】
次に、電荷の格差(charge difference)について述べる。  
２つのＩＧＢＴ間のターンオフ時に流れるゲート電荷の格差は、図２１に示すように、ゲート抵抗ＲＧが小さくなるにつれて減少し、ゲート抵抗ＲＧが大きくなると増大する。
【０１３９】
本発明の駆動方法に用いる小さいゲート抵抗１Ωの場合と、従来の駆動方法に用いる普通のゲート抵抗２０Ωの場合とでは、２つのＩＧＢＴ間のゲート電荷の格差は、約３倍、従来の方が大きい。すなわち、本発明の効果は、この点からも説明され、発熱によるチップ温度差等の改善も期待できる。
【０１４０】
続いて、温度依存性について述べる。  
ターンオフ波形の温度依存性を図２２に示す。一般的に、高い温度は、ターンオフ過程を遅くする。遅いスイッチング速度は、電流ピークを低減させるだけでなく、電圧のオーバーシュート量も低減させるが、温度による根本的な差異は見られず、本発明の効果は、いかなる温度でも有効であることが確認できた。
【０１４１】
次に、ターンオフ損失について述べる。
【０１４２】
本発明に係る駆動方法は、図２３に示すように、従来方法で見られた、ＶCEのだらだらとゆっくり上昇するモード（〜１．９μｓ）がないので、この期間発生するターンオフ損失が大幅に減少する。これにより、従来と比べ、ターンオフ損失を低減させることができる。
【０１４３】
（第４の実施形態）
以上述べた第１〜第３の実施形態は主に半導体素子の駆動方法に関する実施形態である。次に、以下の第４〜第１４の実施形態では、本発明に係る駆動方法に適したゲート駆動回路について主に説明する。
【０１４４】
さて一般に、大電流のＩＧＢＴパッケージ内は、前述したように、大電流化のために複数のチップが並列に配置され、外部ゲート端子がパッケージ内の複数のゲートに接続された構造になっている。エミッタも外部端子を経て、内部の複数のチップに接続されている。
【０１４５】
大電流のＩＧＢＴパッケージ内は、図２４に示すように、複数のチップが並列接続され、各チップのゲートがゲート抵抗ＲＧを介して図示しないゲート駆動回路に接続され駆動されている。ゲート抵抗ＲＧは、通常、２０Ω／１００Ａ程度の値が用いられている。
【０１４６】
また一般に、図２５に示すように、外部エミッタ端子Ｅとパッケージ内のチップエミッタ電極との間に寄生インダクタンスＬE1〜ＬEnが存在するため、スイッチング動作をさせたとき、各チップ間での実効的なエミッタ・ゲート電位Ｖｇ１〜Ｖｇｎが変化し、電位のバラツキが生じる。
【０１４７】
ＬE1〜ＬEnの影響は、おおむね、次の様に与えられる。Ｖｇ１〜Ｖｇｎのバラツキは、結果的にゲート電圧変化の時間的なずれとして現される。この時間的なずれは、次式で求めることができる。外部から与えられるゲート電圧をＶGGとすると、（ｉ＝１〜ｎ）
ＶGG  ＝  Ｖgi  ＋  ＬEi・ｄＩEi／ｄｔ
一方、ＩＧＢＴｉのトランスコンダクタンスをｇmiとすると、
ＩEi  ＝  ｇmi・（Ｖgi  −  Ｖthi）
但し、ＩEiはＩＧＢＴｉのエミッタ電流値、ＶthiはＩＧＢＴｉのゲートしきい値を示す。
【０１４８】
これらの式より、
Ｖgi  ＝  ＶGG  −  ＬEi・ｇmi・ｄＶgi／ｄｔ
となる。
【０１４９】
この一階微分方程式の時定数はＬEi・ｇmiであり、エミッタインダクタンスＬEiとトランスコンダクタンスｇmiの積でゲート電圧の各々のチップでの遅れが示される。この理論は単にチップ間だけではなく、並列接続された、素子間や、さらに一般的にＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＡＣ動作でのバイポーラトランジスタに適用できる。
【０１５０】
ここで、ＩＧＢＴの実装の例を図２６に断面で示す。ＩＧＢＴを放熱板(Heat sink)１１の上に配置し、エミッタ端子Ｅ、コレクタ端子Ｃは、銅製の板あるいは棒により部品同士を接続し、構成された主回路１２に接続されている。さらに、ゲート電極Ｇとエミッタ電極Ｅは細いケーブル１３でゲート駆動回路１４に接続されている。
【０１５１】
図２７はＩＧＢＴパッケージ内のエミッタ配線の様子を示した図である。エミッタ端子Ｅからチップのエミッタ電極８まで、４００Ａ素子で５ｃｍ〜７ｃｍ、１２００Ａ素子で１０ｃｍ以上の配線があり、エミッタの寄生インダクタンスＬE が３０〜５０ｎＨ程度ある。コレクタについても同様である。
【０１５２】
図２８はＩＧＢＴパッケージ内のゲート配線を示した図である。一方の側にあるチップへのゲート配線は、細い（０．５ｍｍ）ワイヤで約３．５ｃｍの長さがあり、他方の側にあるチップへは約１０ｃｍの長さがある。ゲート配線に関する、チップ−チップ間の最大インダクタンスＬＧとしては１５０ｎＨ以上ある。
【０１５３】
このような一般的な実装では、本発明に係る図１２に述べたように、ＩＧＢＴのゲート電流のピーク値Ｉｇ(peak)をコレクタ電流Ｉｃの０．０４倍にしようとしても、寄生インダクタンスのため、ゲート電圧・電流の立上りが遅くなるため、０．０４倍を達成できない。
【０１５４】
なお、この０．０４倍は、図２９に示すように、素子の遮断電流が高くなるに従い、寄生インダクタンスＬＧ，ＬＥを低くしないと達成困難である。また、０．０４倍よりも確実に本発明を実施可能な値として０．１倍があり、また、部分的に効果のでる０．０１倍があり、これらの値における寄生インダクタンスＬＧ，ＬＥの素子遮断電流依存性を図３０及び図３１に示す。いずれにしても、従来の実装では、高い遮断電流を求められる素子に関して寄生インダクタンスＬＧ，ＬＥが高すぎるため、本発明の駆動方法は実現困難となっている。
【０１５５】
以上のような問題をふまえ、以下に本発明の第４の実施形態に係るゲート駆動回路を説明する。
【０１５６】
図３２は本発明の第４の実施形態に係るゲート駆動回路が適用された半導体装置の構成を示す断面図であり、図３３は図３２の立体図であって、図３４は係る半導体装置の回路図である。この半導体装置は、銅基板２１の上にＤＢＣ(direct bond copper)基板２２などの両面銅パターニングされた絶縁基板があり、その銅パターンの表面にＩＧＢＴ１〜４及びＩＧＢＴ５〜８のチップが半田付けされている。チップの裏面がコレクタ電極であり、表がエミッタ電極であり、ゲート電極は表面に小さなゲートコンタクト用のパッドが形成されている。チップのエミッタ電極上には、モリブデン板２３がエミッタ電極上に半田付けされている。エミッタ上のモリブデン板２３は銅板、銅の編み上げ線などからなるビームリード２４を介して互いに接続されている。
【０１５７】
ゲート駆動回路２５は、１０００Ａ遮断のＩＧＢＴの場合、直上、又は１５０ｎＨ（１５ｃｍ）程度までの距離に配置され、ゲートリード２６を介してＩＧＢＴ１〜４のゲートに接続される。
【０１５８】
従って、図３２及び図３３に示したビームリード構成により、配線距離を短縮して寄生インダクタンスＬＥ，ＬＧを低減できるので、本発明に係る駆動方法を容易且つ確実に実現させることができる。この場合、特にＩＧＢＴ１〜４，ＩＧＢＴ５〜８の夫々４チップからなる各グループ内でＬＥを低下させることが効果的である。なお、図面ではゲート回路へのエミッタ配線は省略している。
【０１５９】
また、本実施形態では、ゲート回路を２つに分割していたが、次の実施形態で示すように、分割数ｍに対し、Ｌの実効的な値は分割によってサイズが小さくなり１／ｍになり、そこに流れる電流も１／ｍとなる。その結果、ターンオフ、ターンオン時の寄生インダクタンスＬの効果は、１／ｍ2 にまで小さくすることが可能となる。
【０１６０】
以上の説明のうち、ゲート電流値に関するものは、ＩＧＢＴのチップのゲート容量ＣG がチップ有効面積１ｃｍ2 当り、約２０〜３０ｎＦである現状を前提としている。将来この値が著しく小さくなる場合には、当然ゲート電流値も比例して小さくなっても同等の効果が得られるし、またゲート電流値を同じとし、ゲート容量ＣG が小さくなるのであれば、先に説明した発明の効果は大きくなる。
【０１６１】
（第５の実施形態）
本実施形態は、第４の実施形態におけるビームリード構成だけでは寄生インダクタンスを低減できない場合、あるいは、技術的、コスト的にビームリードを用いることができない場合を考慮し、ゲート駆動回路の内部を各ＩＧＢＴ毎又はグループ分けしたＩＧＢＴ群毎に分割することにより、配線距離の短縮を図り、寄生インダクタンスＬＧ，ＬＥを低減させるものである（図３４）。
【０１６２】
これにより、例えば２分割の場合には３００ｎＨ（３０ｃｍ）程度までの距離にゲート駆動回路のユニットを配置可能となり、４分割の場合には６００ｎＨ（６０ｃｍ）程度までの距離に配置可能となる。なお、１つのＩＧＢＴ群に含まれるＩＧＢＴの個数は、製造及び駆動の容易性の観点から１０個以下とすることが好ましい。
【０１６３】
図３５は係る分割ゲートドライブの回路図である。この分割ゲートドライブは、全てのＩＧＢＴのゲートにつながっているメインゲート回路３１と、各々のＩＧＢＴあるいはグループ分けされたＩＧＢＴ群に独立に接続されている分割ゲート回路３２1 〜３２n とから構成されている。
【０１６４】
ここで、メインゲート回路３１は、入力側に信号端子Ｓ及び接地端子ＧＮＤを有し、出力側にゲート端子Ｇ及びエミッタ端子Ｅを有し、ゲート端子Ｇが全てのＩＧＢＴのゲートに接続され、エミッタ端子Ｅが全てのＩＧＢＴのエミッタに接続されている。但し、メインゲート回路３１を省略し、全ての制御を分割ゲート回路３２1 〜３２n で行なってもよい。
【０１６５】
分割ゲート回路３２1 〜３２n は、入力側に信号端子Ｓ及び接地端子ＧＮＤを有し、各信号端子Ｓが信号線３３を介して互いに接続されており、同様に、各接地端子ＧＮＤが信号線３３のシールド３４を介して互いに接続されている。
【０１６６】
また、分割ゲート回路３２1 〜３２n は、出力側にゲート端子Ｇ及びエミッタ端子Ｅを有し、各ゲート端子Ｇが個別にＩＧＢＴのゲートに接続され、各エミッタ端子が個別にＩＧＢＴのエミッタに接続されている。
【０１６７】
各ゲート回路３１，３２1 〜３２n の出力側（図３６）は、夫々絶縁されているか、ＡＣ的に絶縁されているため、ＩＧＢＴあるいはＩＧＢＴ群毎にエミッタ電位が変動しても、互いを通過する電流が流れることはなく、実効的なゲート電圧（チップに実際に印加されるゲート電圧）には影響を及ぼさない。
【０１６８】
図３６は各ゲート回路３１，３２1 〜３２n の回路図である。入力側と出力側とがＬを介してＡＣ的に絶縁されている。また、レベルシフタ回路により、出力側のエミッタ電流が大きく変動しても、入力側からの信号が確実に伝達される様になっている。
【０１６９】
また、メインゲート回路３１と分割ゲート回路３２1 〜３２n との競合を避けるため、ＭＯＳＦＥＴ１とＭＯＳＦＥＴ２とが両方ともオフ状態になる不感モードが可能となっている。なお、通常のゲート回路では、このような不感モードは存在しない。この不感モードは、特に、ダイオードに負担をかけないようにターンオンの速度を遅くしたい場合に有効である。
【０１７０】
従って、このような分割ゲートドライブを設けたことにより、より一層、寄生インダクタンスＬＥ，ＬＧを低減でき、本発明の駆動方法を容易かつ確実に実施することができる。
【０１７１】
図３５におけるメインゲート回路３１と分割ゲート回路３２1 〜３２n へ与える信号のタイミングに関しては、図に示したもの以外に、次の様なものが効果的である。図３５ではターンオフのタイミングがメインゲート回路３１より分割ゲート回路３２1 〜３２n の方が若干早くなっている。これは本発明の主たる要素である、ゲート電圧を早くＶth以下に下げるという動作から考えられたものである。しかし、ゲート回路の能力をそれほど高くできない場合には、むしろメインゲート回路３１の方で時前にゆっくりとゲート電圧を下げておき、コレクタ電圧ＶCEの上昇のタイミングを見計らって、分割ゲート回路３２1 〜３２n で急峻にゲート電圧を下げる方が効果的である。
【０１７２】
また本発明をターンオン時にも適用する場合は、当然ながら不感モードは不要であり、図３６の回路もそれに応じて簡単にできる。分割ゲート回路３２1 〜３２n の不感モードへ移行するタイミングは、図３５ではメインゲート回路３１より若干早くなっているが、この場合は、ターンオンのタイミングをメインゲート回路３１の方で決定することになる。もし、分割ゲート回路３２1 〜３２n に与える信号（ＳHARD）で決定する場合は、不感モードへ移行するタイミングは、メインゲート回路３１がオンするタイミングより後にすることが望ましい。
【０１７３】
図３５では分割ゲート回路３２1 〜３２n を別々のユニットとして構成し、信号を同軸ケーブルによって与えているが、全て同一のプリント基板上に構築しても同じ効果が得られる。この際、同軸ケーブルは必ずしも必要ではない。
【０１７４】
このプリント基板を用いた場合、図３５に比べ、レイアウトの自由度がなくなるが、コスト面や実装の簡単化といった面でメリットがある。
【０１７５】
また、回路も図３６に示す入力側の１段目（Ｔｒ１，２）ないし２段目（Ｔｒ１〜４）までを共通化し、それ以降を分割しても、全く同等の効果が期待できる上、構成が簡単になる。
【０１７６】
図３６の回路では、入力側と出力側をＬによってＡＣ的に絶縁しているが、この代わりに、近年安価になっている１次、２次間を絶縁している小形のＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータや、レギュレータを使うと、より絶縁が完全となり、誤動作の確率が下がり、効果的である。
【０１７７】
図３５における各ゲート回路３１、３２1 〜３２n の絶縁を完全にするには、他の方法として信号を光学的に伝達することが考えられる。すなわち、図３６における入力側に受光部を設け、同軸の代わりに光ケーブルを用いる。また、光ケーブルの代わりにフォトカプラを用いても良い。この際、各ゲート回路の電源は少なくともＡＣ的に絶縁しておく必要があるが、図３６での入、出力側でのＬによるＡＣ的な絶縁は必要ない。
【０１７８】
将来、チップ面積が大きくなった場合、分割ゲートドライブは、チップ上のエリア毎に対して行うことも考えられる。すなわち、例えばチップ上を４つの領域に分割し、夫々の領域に対し、独立したゲートドライブを配置するか、あるいは簡単にゲート抵抗を各領域ごと配置するだけでも効果がある。
【０１７９】
なお、本実施形態は、各ＩＧＢＴチップのコレクタ・エミッタ間に逆方向に還流ダイオードチップを付加接続した構成にも適用できる。この場合、コレクタ・エミッタ間で還流ダイオードチップを通る電流経路の最短の長さが、主電極間でバイポーラ素子を流れる電流経路の最短の長さよりも短いことが、配線の寄生インダクタンスを低減する観点から好ましい。
【０１８０】
補足すると、コレクタ端子とエミッタ端子との間で各還流ダイオードチップを通る電流経路の最短の長さの最大値が、いずれのＩＧＢＴを流れる電流経路の最短の長さよりも短いことが配線の寄生インダクタンスを低減する観点から好ましい。
【０１８１】
また、本実施形態のＩＧＢＴは、ゲート電極が複数あり、また、コレクタ端子（又はエミッタ端子）の数よりも多数のゲート電極の端子を備えたので、本発明の分割ゲートドライブに好適な構成となっており、具体的に実装などを行うことにより、好適な構成のＩＧＢＴモジュールを実現することができる。
【０１８２】
（第６の実施形態）
図３７は本発明の第６の実施形態に係るゲート駆動装置の構成を示す模式図である。本実施形態は、第５の実施形態で述べた各ゲート回路の絶縁を完全にする観点からフォトカプラを用いたゲート駆動装置の具体例である。
【０１８３】
このゲート駆動装置は、駆動用の駆動信号を発生する信号源４１と、信号源４１から受けた駆動信号を光信号に変換して送信する光送信部４２と、光送信部４２から光ファイバケーブル４３を通して受信した光信号を電流信号に変換するフォトカプラ駆動回路４４と、フォトカプラ駆動回路４４からの電流信号をフォトカプラ４５で電気的に絶縁しつつ受信し、この受信信号に基づいて各ＩＧＢＴ１〜ＩＧＢＴ４のゲートを駆動する４つのゲート駆動回路４６１〜４６４と、各ゲート駆動回路４６１〜４６４に接続された共通の正側及び負側直流電源４７，４８とを備えている。
【０１８４】
ここで、光送信部４２は、光送信モジュール駆動回路４２ａ及び光送信モジュール４２ｂを有し、光送信モジュール駆動回路４２ａにより、信号源４１からの駆動信号を光送信モジュール４２ｂの駆動信号となるようにレベル等を変換し、光送信モジュール４２ｂにより、変換後の駆動信号を光信号に変換して光ファイバケーブル４３に送出するものである。
【０１８５】
フォトカプラ駆動回路４４は、正電圧を主に各ゲート駆動回路４６１〜４６４における各フォトカプラ４５の一次側のアノードに供給するための直流電源４４ａと、光ファイバケーブル４３上の光信号を電気信号に変換する光受信モジュール４４ｂと、この電気信号を各フォトカプラ４５の一次側のカソードに供給するための各インバータ４４ｃ等を有している。
【０１８６】
各ゲート駆動回路４６１〜４６４は、互いに同一構成のため、ここではゲート駆動回路４６１を例に挙げて説明する。
【０１８７】
ゲート駆動回路４６１は、正側及び負側直流電源４７，４８を後段の各増幅部等から交流的に絶縁するインダクタンスＬと、フォトカプラ４５の負側直流電源４９と、フォトカプラ駆動回路４４から受ける電流信号を電気的に絶縁しつつ駆動信号として後段の電圧増幅部５０に伝送するフォトカプラ４５と、この駆動信号を電圧増幅して電流増幅（エミッタフォロア）部５１に与える電圧増幅部５０と、電圧増幅された駆動信号を電流増幅して出力部５２に与える電流増幅部５１と、電流増幅された駆動信号に基づいてＭＯＳＦＥＴ１，２を駆動してゲート信号をＩＧＢＴ１のゲートに出力すると共に、コモン側のＣｏ点がＩＧＢＴ１のエミッタに直接接続された出力部５２とを備えている。
【０１８８】
このような構成により、以下に述べる効果を得ることができる。  
すなわち、インダクタンスＬにより、出力部５２のＣｏ点の電位を正側直流電源４７及び負側直流電源４８から交流的に絶縁させたので、各ゲート駆動回路４６１〜４６４の各電源４７，４８を共用化できる。但し、各電源４７，４８は、各ゲート駆動回路４６１〜４６４に個別に設けてもよい（この場合、電源として、ＤＣ−ＤＣコンバータ及びレギュレータ等を使用してもよい）。また、インダクタンスＬに代えて、抵抗を接続しても、同様の効果を得ることができる。
【０１８９】
また、各ゲート駆動回路４６１〜４６４とフォトカプラ駆動回路４４とは、フォトカプラ４５を介して電気的に絶縁されており、光送信モジュール４２ｂと光受信モジュール４４ｂとの間も光信号により接続されているので、各ゲート駆動回路４６１〜４６４のグランドとＩＧＢＴ１〜４側のエミッタに寄生インダクタンスがあっても、出力部のＭＯＳＦＥＴ１，２を確実に動作させ、各ＩＧＢＴ１〜４のエミッタ・ゲート間にゲート電圧Ｖｇを印加できる。
【０１９０】
また、信号系にノイズが重畳してもフォトカプラ４５の同相除去能力(CMMR: common mode rejection ratio)により、ノイズによるゲート駆動回路４６１〜４６４の誤動作を大幅に低減させることができる。
【０１９１】
さらに、電源系を別にして光伝送しているため、スイッチング時における電源の回り込み主電流電源やグランドの配線を介して電流が流れないので、落雷や大電流スイッチングによる誤動作を防止できる。
【０１９２】
なお、本実施形態は、図３８に示すように、各ゲート駆動回路４６１〜４６４と同数（ここでは４つ）の光送信モジュール４２ｂ１〜４２ｂ４を並列に設け、各光送信モジュール４２ｂ１〜４２ｂ４が光信号を各光ファイバケーブル４３１〜４３４を通して個別に各ゲート駆動回路４６１〜４６４内の光受信モジュール４４ｂに与える構成に変形することができる。この変形構成によると、４つの光信号が個別に光ファイバケーブル４３１〜４３４を通して独立して伝送されるため、更に安定したゲート駆動を実現できる。
【０１９３】
また、図中▽は、ゲート駆動回路４６１〜４６４毎の分散グラウンドであり、各ゲート駆動回路４６１〜４６４は別々の電位になり得る。
【０１９４】
（第７の実施形態）
図３９は本発明の第７の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第６の実施形態の変形構成であり、フォトカプラ４５に代えて、差動回路５３を備えている。
【０１９５】
また、電圧増幅部５０ａは回路が一段構成とされ、スピードアップコンデンサ及び抵抗が省略されている。
【０１９６】
以上のような構成によれば、従来の図４０とは異なり、入力段に差動回路５３を設けたため、ゲート駆動回路４６１〜４６４側のエミッタに寄生インダクタンスがあっても、出力部５２のＭＯＳＦＥＴ１，２を確実に動作でき、ＩＧＢＴ１〜ＩＧＢＴ４のエミッタ・ゲート間にゲート電圧を印加できる。  
また、入力段に差動回路５３を用いたため、信号系にノイズが重畳しても、差動回路５３の同相除去作用によりノイズを除去するので、ノイズによるゲート駆動回路４６１〜４６４の誤動作を大幅に低減できる。
【０１９７】
また、差動回路５３のエミッタ側で電流を制御できるので、電流消費を小さくでき、電源を小型化できる。このため、設計マージンを向上でき、適用範囲を大幅に拡大させることができる。また、電源やグランドの配線を介して電流が流れないので、落雷や大電流スイッチングでの誤動作を防止できる。
【０１９８】
（第８の実施形態）
図４１は本発明の第８の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第７の実施形態の変形構成であり、差動回路５３ａは、内部を２段構成としたものである。また、これに伴い、電圧増幅部５０ｂは、図示するように、抵抗やダイオードが付加されている。
【０１９９】
このような構成により、第７の実施形態の効果に加え、以下に述べる効果を得ることができる。  
出力部５２のＭＯＳＦＥＴ１，２を除き、スイッチング動作を飽和でなく非飽和動作させているため、ゲート駆動回路４６１〜４６４の蓄積時間による遅れがなくなり、高速で安定した駆動波形を得ることができる。
【０２００】
特に、このゲート駆動回路４６１〜４６４は、スピードアップコンデンサを使用しないので、１つの信号源４１から複数のゲート駆動回路４６１〜４６４を動作させても、各ゲート駆動回路４６１〜４６４間のスイッチング素子の蓄積時間によるタイミングのずれを生じない。
【０２０１】
併せて、このゲート駆動回路４６１〜４６４は、電源４７，４８側と出力部５２のＭＯＳＦＥＴ１，２の入力側のコンデンサを除いて他にコンデンサを用いないため、ＩＧＢＴ１〜ＩＧＢＴ４のスイッチングノイズの影響が現れにくく、高速で安定したスイッチングを実現できる。
【０２０２】
さらに、回路構成が正側・負側の間で対称的なので、ノイズに対して誤動作しにくい。また、インダクタンスＬにより、正側直流電源４７並びに負側直流電源４８と、後段の各回路５３，５０〜５２とが交流的に絶縁されるので、信号源４１と電源４７，４８とをゲート駆動回路４６１〜４６４の個数以下で実現でき、さらには信号源４１と電源４７，４８とを夫々１つずつに共有化できる利点を有する。
【０２０３】
（第９の実施形態）
図４２は本発明の第９の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第７の実施形態の変形構成であり、差動回路５３ｂをオペアンプにより実現し、後段の電圧増幅部５０ｃ及び電流増幅部５１ａ内の回路を正側負側で対称的に並列配置した構成となっている。また、各直流電源４７，４８と電圧増幅部５０ｃとの間、及び電圧増幅部５０ｃと電流増幅部５１ａとの間には、インダクタンスＬが挿入されている。
【０２０４】
このような構成により、第７の実施形態の効果に加え、以下に述べる効果を得ることができる。  
電源系には、２段のインダクタンスＬを挿入し、各直流電源４７，４８側と出力部５２ａ側とを交流的に絶縁するので、前述した効果と同様の効果を得ることができる。  
図４３はＩＧＢＴ１〜ＩＧＢＴ４のエミッタ側に寄生インダクタンスを挿入してスイッチング動作させたときの動作波形図である。図示するように、ゲート駆動回路４６１〜４６４のグラウンドとＩＧＢＴ１〜ＩＧＢＴ４との間に寄生インダクタンスがあるため、グランド・ゲート間電圧には、６０Ｖに達する振動波形が発生しているが、ＩＧＢＴ１〜ＩＧＢＴ４のエミッタ・ゲート間には確実にゲートパルスが印加されている。
【０２０５】
すなわち、本実施形態によれば、波形図の図４３により確認したように、ＩＧＢＴ１〜ＩＧＢＴ４のエミッタの寄生インダクタンスによるゲート電位の変化の影響を小さくでき、電流集中のない安定した主電流を流すことができ、ＩＧＢＴ素子の破壊を阻止することができる。
【０２０６】
（第１０の実施形態）
図４４は本発明の第１０の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第７の実施形態の変形構成であり、差動回路５０ｄを初段の２つのバイアス用トランジスタＱ１，Ｑ２を含む計６つのトランジスタＱ１〜Ｑ６を用いた電流型差動回路により実現したものである。
【０２０７】
また、ＩＧＢＴ１〜ＩＧＢＴ４とゲート駆動回路４６１〜４６４との間のゲート抵抗（図示せず）は、ＩＧＢＴ素子の素子有効面積１ｃｍ２当りで１５Ω以下の抵抗値と規定されている。
【０２０８】
このような構成によれば、第７の実施形態の効果に加え、初段の２つのバイアス用トランジスタＱ１，Ｑ２により、初段の不感領域を無くすことができ、しきい値電圧Ｖth1に対する精度を上昇させることができる。
【０２０９】
また、ゲート抵抗を素子有効面積１ｃｍ２当りで１５Ω以下と規定したので、容易且つ確実に、全てのＩＧＢＴ１〜ＩＧＢＴ４を均一にスイッチングできると共に、遮断電流を大幅に増大させることができる。
【０２１０】
続いて、図４４に示したゲート駆動装置を適用した例としてＩＧＢＴ１〜ＩＧＢＴ４の周辺構成について述べる。なお、以下の適用例は、ゲート抵抗を素子有効面積１ｃｍ２当りで１５Ω以下とした場合に関する。
【０２１１】
図４５は逆並列ダイオードＤｆを有するＩＧＢＴ１，ＩＧＢＴ２とそのＲＣスナバ回路を示す回路図である。ＩＧＢＴ１，ＩＧＢＴ２に近接して素子モジュール内にＲＣスナバ回路のコンデンサＣを配置する。コンデンサＣの値は、１００Ａ〜２００Ａの遮断電流に対し、１０ｎＦ〜６６ｎＦと小さい値となっている（従来１００Ａ〜２００Ａに対し１００ｎＦ〜３００ｎＦ）。
【０２１２】
なお、コンデンサＣの値は、小さいゲート抵抗に伴う高いｄｖ／ｄｔによる破壊を回避する観点から、従来のゲート抵抗の場合と同程度のｄｖ／ｄｔを得るように、設定する。このようなコンデンサＣの値の設定により、素子の損失を低減でき、また、インバータの効率を向上できる。また、抵抗Ｒは５Ω程度であるが、省略してもよい。また、充放電型ＣＲＤスナバでもよい。
【０２１３】
また、図示するように、電流遮断能力を向上可能な観点から、クランプスナバ回路ＣＳを併用してもよい。
【０２１４】
さらに、図４５のＲＣスナバ回路は、図４６に示すように、抵抗ＲにダイオードＤを並列接続してＬＣＤスナバ回路に変形してもよい。このＬＣＤスナバ回路では、ＩＧＢＴ素子を直列接続してもよい。なお、アノードリアクトルＡＬは、１０００Ａに対して１μＨ以下であり、特に０．５μＨ以下が望ましい。
【０２１５】
また、図４７はＮＰＣ（３レベルインバータ、ニュートラル・ポイント・クランプ回路）への適用例を示す回路図である。破線ｄで囲まれたダイオードＤ部分を１つのパッケージとすることにより、インダクタンスを低減し、スナバ回路の効果を増大できる。ＩＧＢＴ素子には、適宜、前述同様に小さい値のコンデンサＣ（又はＣＲスナバ回路あるいはＣＲＤスナバ回路）を並列接続し、小さい値のゲート抵抗Ｒｇを用いることにより、効率を増大でき、電流遮断能力を向上できる。
【０２１６】
（第１１の実施形態）
図４８は本発明の第１１の実施形態に係る半導体装置に適用されるフローティングゲート回路を示す回路図である。
【０２１７】
このフローティングゲート回路は、互いに並列に負荷ＬＤに接続されたｎ個のＩＧＢＴ１〜ｎのチップ又は素子に対し、同数のｎ個のゲート駆動回路６０1 〜６０n を備えている。各ゲート駆動回路６０1 〜６０n には、ゲートパルス信号を発生する共通のパルス発生回路７０が接続されている。
【０２１８】
ここで、ゲート駆動回路６０1 〜６０n は、パルス発生回路から入力されるゲートパルス信号を増幅する演算増幅器６１1 〜６１n を用いた差動増幅回路としての電圧増幅器６２1 〜６２n と、電圧増幅器６２1 〜６２n により増幅されたゲートパルス信号を電流増幅してゲート抵抗ＲＧ１〜ＲＧｎに出力する電流増幅器６３1 〜６３n とを備えている。
【０２１９】
電流増幅器６３1 〜６３n は、出力インピーダンスがチップ有効面積１ｃｍ２当り数Ωから１Ω以下と十分に低く、ゲート抵抗ＲＧ１〜ＲＧｎを介してＩＧＢＴ１〜ｎのゲートを高速でターンオン及びターンオフが駆動可能となっている。なお、ゲート抵抗ＲＧ１〜ＲＧｎは、本発明の駆動方法に対応し、通常の値の１／１０程度の抵抗値となっている。
【０２２０】
パッケージ内のチップエミッタと外部のエミッタ端子とは、配線リードで接続されているため、各チップ毎に数ｎＨ〜数１０ｎＨの寄生インダクタンスＬE1〜ＬEnが存在する。
【０２２１】
ここで、本実施形態のフローティングゲート回路を用いないで、ＩＧＢＴ１〜ｎを駆動する場合、ゲート駆動回路のコモン側がパッケージ外部のエミッタ端子に接続される。これにより、ターンオフ時に前述の寄生インダクタンスＬE1〜ＬEnの影響で、各チップのエミッタとゲート間の実効的なゲート電位が変化してしまう。
【０２２２】
しかし、本実施形態では、寄生インダクタンスＬE1〜ＬEnの影響を少なくするために、パルス発生回路７０からのゲートパルス信号を演算増幅器６１1 〜６１n で受け、各ゲート駆動回路６０1 〜６０n のコモン側を各ＩＧＢＴ１〜ｎチップのエミッタへ直接接続した構成により、エミッタ・ゲート間の実効的なゲート電位を変化させず、エミッタ・ゲート間に所定のゲート電圧を印加することができる。
【０２２３】
また、ゲート抵抗ＲＧ１〜ＲＧｎは、通常の１／１０程度の低い抵抗値のため、ゲート入力容量の電荷を急速に放電させることができる。
【０２２４】
その結果、各チップに流れている主電流の振動によるアンバランスを速く解消でき、主電流を安定させて均一化を図ることができる。また、通常値のゲート抵抗で駆動した場合に比べ、安全動作領域の低下や可制御電流の低下などが無くなり、素子の破壊を起きにくくすることができる。また、これらにより、設計マージンが向上され、使い勝手を大幅に向上させることができる。
【０２２５】
上述したように本実施形態によれば、絶縁ゲート半導体素子のゲート駆動回路を６０1 〜６０n チップ毎にフローティングで、且つ、低インピーダンスで駆動させることにより、パッケージ内のエミッタ・ゲート間の配線による寄生インダクタンスＬE1〜ＬEnの影響を無くして、主電流の振動を速く抑制することができ、素子の破壊を防止することができる。
【０２２６】
なお、ゲート駆動回路６０1 〜６０n は、各チップ毎の駆動ではなく、各チップをまとめてグループを構成し、各グループのチップ群を駆動する構成としても、本発明を同様に実施して、従来の駆動方法よりも電流のアンバランスを改善することができる。
【０２２７】
（第１２の実施形態）
図４９は本発明の第１２の実施形態に係る半導体装置に適用されるゲート駆動回路が出力するゲートパルス信号を示す波形図である。
【０２２８】
すなわち、本実施形態は、第１１の実施形態の変形例であり、パルス発生回路７０が、ゲートパルス信号の立上り時間と立下り時間を個別に設定可能な機能を有する構成となっている。
【０２２９】
なお、パルス発生回路５０により発生したゲートパルス信号がゲート駆動回路６０1 〜６０n により増幅されて各ＩＧＢＴのゲートに印加されることは前述した通りである。
【０２３０】
ここで、ゲート抵抗ＲＧが小さいほどスイッチング時間が短くなり、スイッチング損失が低下する。また、ゲート抵抗ＲＧが小さくなると、立上り時間や立下り時間が速くなるため、スイッチング時の電流変化率が高くなる。これにより、ターンオン時には、素子と並列に接続されたフリーホイールダイオード（還流ダイオード）が破壊することがある。
【０２３１】
本実施形態においては、ゲート信号のターンオフ時の立下り時間は速いままで、ターンオン時の立上り時間を図４９に示すように緩くすることで、上記の問題が解決される。このように、ゲート駆動の低インピーダンス化を行なっているため、ターンオフ時には容易且つ確実に第１１の実施形態と同様の効果を得ることができる。
【０２３２】
また、本実施形態は、デジタル回路である第５の実施形態に比べ、きめ細かくゲートパルス信号を設定できるので、より一層ゲート駆動の最適化を図ることができる。また、ゲート信号を低インピーダンスのアナログ的に与えることができるため、保護機能及び損失の最適化など、今後インテリジェント化への基本構成となる。
【０２３３】
（第１３の実施形態）
図５０は本発明の第１３の実施形態に係る半導体装置の部分構成を示す回路図であり、図４８の構成において、ゲート抵抗ＲＧに逆方向にダイオードＤを並列接続させた回路を示している。
【０２３４】
これにより、ターンオン時にはゲート抵抗ＲＧが直列に入り、ターンオン時の電流変化率ｄｉ／ｄｔを抑制する。一方、ターンオフ時には、ダイオードＤを通して低インピーダンスで電流を多く流し込むことにより、第１２の実施形態と同様に、ゲート入力容量の電荷を急速に放電させることができる。
【０２３５】
（第１４の実施形態）
図５１は本発明の第１４の実施形態に係る半導体装置の部分構成を示す回路図であり、図４８の構成において、ＩＧＢＴのコレクタ電圧を計測する検出回路７１と、ゲート駆動回路６０からゲート抵抗ＲＧとは並列にゲートに接続され、且つ検出回路７１に制御されるスイッチ素子７２とが付加されている。
【０２３６】
これにより、検出回路７１は、エミッタ・コレクタ電圧を計測し、計測結果が所定の電圧を超えたとき、スイッチ素子７２にオン信号を出力する。
【０２３７】
スイッチ素子７２は、負電源に接続されており、検出回路７１からオン信号を受けると、導通状態となってインピーダンスを下げ、負電源とゲートとを接続してターンオフ時の電流を更に流し込む。なお、スイッチ素子７２としては、ＭＯＳＦＥＴやトランジスタなどが使用可能となっている。
【０２３８】
本実施形態によれば、コレクタ電圧ＶCEの上昇前に、より確実なゲート駆動の低インピーダンス化が行われ、主電流の振動を速く抑制することができ、素子の電流集中を無くし、素子を破壊しにくくすることができる。
【０２３９】
さらに、同時にゲート電圧も検出し、エミッタ・コレクタ間電圧が所定の電圧以下の場合には、スイッチ素子７２をオンさせることは不要で、通常のゲート駆動としても同様の効果が期待できる。
【０２４０】
（第１５の実施形態）
以上述べた第４〜第１４の実施形態は主にゲート駆動回路に関する実施形態であったが、次に、以下の第１５〜第２２の実施形態では、本発明に係るモジュール型の半導体素子について主に説明する。
【０２４１】
図５２は本発明の第１５の実施形態に係るモジュール型半導体素子のチップ配列を模式的に示す平面図である。
【０２４２】
図示するように、ＩＧＢＴチップ８０は、４チップで１グループとされ、各グループ毎にゲート配線８１及びセンスエミッタ配線８２が施されて周囲のゲート駆動回路４６に接続されている。なお、グループ化されていないチップは逆並列ダイオードＤｆのチップである。
【０２４３】
ここで、ＩＧＢＴチップ８０は、図５３に示すように、ゲートパッドＧｐの位置が異なる２種類以上のチップが使用される。ＩＧＢＴチップ８０の１グループ（４チップ）は、各チップの対称性の観点と、ゲート配線８１のインダクタンスを最小にする観点とから、ゲートパッドＧｐが中央に配置され、エミッタパッドＥｐが長手方向を一致させつつ周囲に配置されている。なお、ゲート配線８１の制限等から、ゲートパッドＧｐを外側に配置してもよい。
【０２４４】
具体的な配線構造は、図５４に断面構成を示すように、２枚のモリブデン板８３に挟まれたＩＧＢＴチップ８０に対し、エミッタ銅ポスト８４に取付けられたゲートピン（バネにより押圧する導電ピン）８５がゲートパッドＧｐに接している。ゲートピン８５はゲート配線８１に接続されている。
【０２４５】
一方、センスエミッタ配線８２は、エミッタ銅ポスト８４における４チップ８０の中央位置からエミッタ接点８６を介して引き出されている。このセンスエミッタ配線８２の引出し位置は、ゲートパッドＧｐの位置とは無関係に、４チップ８０の中央又は中央付近が望ましい。
【０２４６】
以上のような構成によれば、各ＩＧＢＴチップ８０としては、ゲートパッドＧｐの位置が異なる２種類以上のチップを用い、例えばゲートパッドＧｐを中央に集めるように点対称にチップを配置することにより、ゲート配線８１の長さを最小にしてゲートのインダクタンスを最小化することができる。
【０２４７】
なお、本実施形態は、図５５に示すように、遮断電流値に応じて種々変形することができる。また、モジュール構造は、円形に限らず、図５６に示すように、正方形・長方形としてもよい。この正方形・長方形のモジュール構造の場合、円形モジュール構造に比べ、チップ配列の稠密度を向上させることができる。
【０２４８】
グルーピングするチップ数は、圧接型パッケージでは４〜１２チップであり、モジュール型パッケージでは２〜８チップとするのが好ましい。但しチップ面積１ｃｍ２の場合、グルーピングチップ数はチップ面積に正比例するようにするのが好ましい。
【０２４９】
（第１６の実施形態）
図５７は本発明の第１６の実施形態に係るモジュール型半導体素子のチップ配置を示す平面図である。
【０２５０】
本実施形態は、従来の図５８（ａ）に示す各ゲートパッドＧｐを近づけるとエミッタパッドＥｐの長手方向の向きが各チップ間で９０度異なって各エミッタ間のインダクタンスを低減できない問題や従来の図５８（ｂ）に示す各エミッタパッドＥｐの長手方向を揃えると、各チップのゲートパッドＧｐが互いに遠ざかって各ゲート間のインダクタンスを最小化できないといった問題の解決を図るものである。
【０２５１】
すなわち、本実施形態は、エミッタのインダクタンス及びゲートのインダクタンス双方の最小化を図る観点から、図５７に示すように、ゲートパッドＧｐとエミッタパッドＥｐの鏡面対称な２種類のＩＧＢＴチップ８０を用い、適宜配置した構成となっている。なお、図５７に示す構成では、各チップ８０のゲートパッドＧｐを近づけるように配置されている。
【０２５２】
このような構成により、エミッタのインダクタンス及びゲートのインダクタンス双方の最小化を図ることができる。  
なお、本実施形態は、図５９〜図６５に示すように変形して適用してもよい。  
図５９に示す適用例は、２種類のＩＧＢＴチップ８０をＤＢＣ基板８３などの上に配置したものである。２種類のチップを配置したため、ゲート配線パターン部８３ｇの距離が短い。なお、センスエミッタ８３ｅを主エミッタ８３Ｅとボンディングを介して反対側に配置したので、エミッタインダクタンスによるゲート実効抵抗への影響を排除できる。この適用例は、図６０に示すように、主エミッタ８３Ｅと主コレクタ８３Ｃとの間に逆並列ダイオードＤｆを搭載してもよい。
【０２５３】
図６１に示す適用例は、各ゲートパッドＧｐを互いに近づけた配置により、ゲート配線パターン部８３ｇの距離を最小化し、更にリング状に形成されたエミッタ配線８３ｅ，８３Ｅにより、センスエミッタ電位のエミッタインダクタンスによる影響を排除したものである。
【０２５４】
図６２に示す適用例は、図６０に示した例の変形であり、ダイオードＤを搭載したものである。
【０２５５】
図６３に示す適用例は、各ゲートパッドＧｐを互いに近づけ且つゲートのボンディングの長手方向とエミッタパッドＥｐの長手方向とを一致させたチップ配置と、Ｔ字型に配置したセンスエミッタ８３ｅとにより、エミッタインダクタンスのゲート実効電圧への影響を排除したものである。
【０２５６】
図６４に示す適用例は、図５９に示した例を４チップ構成とし、各チップ８０間の主コレクタ８３Ｃ上にダイオードＤが搭載されたものである。この適用例は、４つのチップを囲むようにゲート配線パターン部８３ｇをリング状に形成してもよく、また、ダイオードＤを省略して各チップ８０の間隔を短縮してもよい。
【０２５７】
図６５に示す適用例は、４つのチップ８０を各ゲートパッドＧｐが中心となるように配置し且つ各ゲートパッドＧｐを中央のゲート配線パターン部８３ｇに接続し、さらに、４つのチップ８０を囲むようにエミッタ配線８３ｅ，８３Ｅがリング状に形成されたものであり、図６１で述べた効果と同様の効果を得ることができる。
【０２５８】
（第１７の実施形態）
図６６及び図６７は本発明の第１７の実施形態に係るモジュール型半導体素子の構成を示す模式図である。
【０２５９】
本実施形態は、図６６及び図６７に示すように、ＩＧＢＴチップ８０及びダイオードチップＤが収容されたモジュール本体９０上にゲート駆動回路９１、主コレクタ端子Ｃol及び主エミッタ端子Ｅを備えたものである。
【０２６０】
４組あるゲート，センスエミッタ端子Ｇ１〜Ｇ４，Ｅ１〜Ｅ４から下りた配線は、両面プリント基板ＰＣＢに接続され、夫々独立して低いインピーダンスで各ＤＢＣ基板に接続されている。ゲート駆動回路９１は、内部では４つの独立した（フローティング、例えば図３７）駆動回路になっている。ゲート配線を低インピーダンスにするため、むしろゲート駆動回路９１を主回路配線ボード９４の上に位置させてもよい。また、ゲート端子が、チップのコレクタ側（図では下方）に出ていてもよい（放熱を若干犠牲にして、ゲートインピーダンスを下げる）。またゲート駆動回路９１自体（フローティング）をパッケージ内部に作り込めばさらに効果的である。
【０２６１】
ＤＢＣ基板の配置方向は、今回示した通常の配置方向に比べ、ダイオードチップＤを主端子Ｃol，Ｅ側に近づける方式が主回路のインダクタンスの面で効果がある。
【０２６２】
図６７では、ゲート，センスエミッタの端子Ｇ１〜Ｇ４，Ｅ１〜Ｅ４をＤＢＣ基板の真上ないし近傍に出している。この図６７に示す構造は、ゲート駆動回路９１が分離されるが、図６６に示す構造に比べ、インピーダンスの面からは効果的である。分離されたゲート駆動回路９１は、信号と電源のケーブルで接続されている。
【０２６３】
いずれにしても、このような構成により、ゲート駆動回路９１の下にＩＧＢＴチップ８０を配置してゲートインダクタンスを低減できるので、本発明を容易且つ確実に実施することができる。  
なお、本実施形態は、図６８〜図７１に示すように変形して適用してもよい。  
図６８に示す適用例は、１つのモジュール９０内において、各ＩＧＢＴチップ８０をゲート駆動回路９１の真下に集めて配置する一方、各逆並列ダイオードチップＤｆを主コレクタ端子Ｃol及び主エミッタ端子Ｅの真下に集めて配置した構成となっている。
【０２６４】
これにより、前述したゲートインダクタンスの低減効果に加え、主端子とダイオードとの距離を短縮してターンオフ時に逆並列ダイオードに流れる電流によるインダクタンスを低減できるので、ダイオードの破壊を防止することができる。
【０２６５】
図６９に示す適用例は、図６８に示した構成の変形であり、１つのモジュール９０内の各逆並列ダイオードＤｆの近くに、ＲＣＤスナバ回路のスナバダイオードチップＤを配置した構成となっている。なお、ＲＣＤスナバ回路の他の素子（抵抗、コンデンサ）は、別のスナバモジュール９２内に搭載されている。また、このスナバモジュール９２は、ＲＣＤスナバ回路以外にＩＧＢＴ素子に接続されたＲＣスナバ回路をも収容している。また、スナバモジュールとＩＧＢＴ素子のモジュールとは、互いに同じ高さの端子を介して電気的に接続されており、図７０に示すように、ヒートシンク９３上に搭載してもよい。
【０２６６】
スナバモジュール９２がＣＲスナバのみの場合、スナバとＩＧＢＴとの間の配線の代わりにスナバコンデンサＣ１つ又は２つを用い、スナバモジュール９２の中を抵抗Ｒのみとしてインダクタンスを低減してもよい。
【０２６７】
このような構成によれば、ＲＣＤスナバ回路のスナバダイオードチップＤをも集めたことから、寄生インダクタンスを低減でき、スナバ回路の効果を向上させることができる。また、ＩＧＢＴ及びダイオードからなる半導体素子のモジュール９０と、抵抗Ｒ及びコンデンサＣからなるスナバモジュール９２とが別の製品となるので、各モジュール９０，９２を容易に製造することができる。
【０２６８】
図７１に示す適用例は、図６９又は図７０に示した構成の変形であり、スイッチング素子のモジュール９０とは別に、２つのスイッチング素子の直列モジュール９０に並列にダイオードチップＤのモジュール９３が配置された構成により、前述した効果に加え、３レベルインバータを実現させることができる。
【０２６９】
（第１８の実施形態）
図７２は本発明の第１８の実施形態に係るモジュール型半導体素子の構成を示す斜視図であり、図７３はモジュール型半導体素子の構成を示す断面図である。
【０２７０】
本実施形態は、従来の図７４に示す如き、主コレクタ８３Ｃの銅箔パターンを有するＤＢＣ基板８３上にはんだ付けされた１種類のＩＧＢＴチップ８０ｘのエミッタパッドＥｐをボンディングワイヤＢＷにより主エミッタ８３Ｅの銅箔パターンに接続してなるモジュール型半導体素子における（１）ワイヤボンディングによる内部インダクタンスの低減困難という問題と、（２）破壊時にコレクタ・エミッタ間が開放となり、多重直列接続できないという問題の解決を図るものである。
【０２７１】
すなわち、本実施形態は、図７２及び図７３に示すように、主エミッタ８３Ｅの銅箔パターン及びそれへのボンディングワイヤＢＷを省略し、導電性ベース部材１００上に搭載されたＤＢＣ基板８３上にはんだ付けされたＩＧＢＴチップ８０ｘにおいて、エミッタパッドＥｐ同士がボンディングワイヤＢＷｅにより接続されたものを用いる。
【０２７２】
具体的には、上下方向に沿った溝１０１を有する２つの絶縁性ガイド１０２が、互いに溝１０１を対向させつつ、導電性ベース部材１００上にＤＢＣ基板８３を挟むように配置されている。
【０２７３】
各絶縁性ガイド１０２は、各溝１０１により、下部先端を９０゜以下に尖らせた銅バーからなる加圧電極１０３を保持しており、図７５に示すように、加圧電極１０３がエミッタパッドＥｐ上のボンディングワイヤＢＷｅと強制的に圧接される。
【０２７４】
加圧電極１０３上には、略Ｌ字状の断面形状を有する板状のエミッタ電極１０４の下部を介して絶縁体１０５及び金属片１０６が積層される。
【０２７５】
一方、各絶縁性ガイド１０２の上部には、タップの形成された金属製の加圧ネジ取付け板１０７が金属片１０６を覆うように固定されている。
【０２７６】
加圧ネジ取付け板１０７は、タップにねじ込みされた加圧ネジ１０８を固定的に保持している。加圧ネジ１０８は、図７６に示すように、ボール１０８ａをスプリング１０８ｂで下方に押出す機構を有し、外周に形成されたネジにより、加圧ネジ取付け板１０７に保持される。
【０２７７】
ここで、加圧ネジ１０８は、右ネジ方向に締めることにより、加圧ネジ取付け板１０７の下方にねじ込まれ、下端のボール１０８ａが金属片１０６、絶縁体１０５及びエミッタ電極１０４を介して加圧電極１０３を下方に加圧する。
【０２７８】
これにより、加圧電極１０３の先端がボンディングワイヤＢＷｅを加圧してエミッタ電極１０４とエミッタパッドＥｐとが電気的に接続される。なお、直径φ５００μｍの８本のアルミワイヤＷＢｅを並列に圧接し、１０ｋｇ／チップの圧接力によりモジュールを作成し、２５０Ａを安定して流すことができた。
【０２７９】
また一方、ＤＢＣ基板８３は、エミッタ電極１０４と平行母線となるように平板状のコレクタ電極１０９がはんだ付けにより立設されている。
【０２８０】
以上のような構成によれば、エミッタ電極１０４とエミッタパッドＥｐとの接続からボンディングワイヤＢＷのインダクタンスを除外でき、且つエミッタ電極１０４とコレクタ電極１０９とを平行母線としたので、内部インダクタンスを減少でき、スイッチングのターンオフ時のサージ電圧を更に低減できる。
【０２８１】
また、従来とは異なり、チップ８０ｘが破壊しても、尖った加圧電極１０３がボンディングワイヤＢＷｅを直接圧接するので、エミッタ・コレクタ間が開放されずに短絡される。これにより、このような圧接機構を有するモジュールは、ＩＧＢＴ素子を多重直列接続できるので、適用範囲を大幅に拡大させることができる。
【０２８２】
なお、このような圧接機構は、前述したゲート駆動回路４６等と共に、１つのモジュール内に組込み可能である。圧接機構（バネ機構）は、皿バネ、板バネあるいは弾力性のある樹脂等により、よりシンプルで低コストな構成とすることができる。また、図示しないが、ゲート電極と半導体チップのゲート配線との接続はプリント基板を用いてもよい。
【０２８３】
なお、本実施形態は、図７７に示すように、ボンディングワイヤＢＷｅに代えて、アルミボール１１０を用い、且つ加圧電極１０３に代えて、銅ブロック製の加圧電極１１１がアルミボール１１０を圧接する構成に変形しても、本発明を同様に実施して同様の効果を得ることができる。なお、必要ならばモリブデン板を介して加圧電極１１１がアルミボール１１０を圧接する構成に変形してもよい。
【０２８４】
（第１９の実施形態）
図７８は本発明の第１９の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図７９は図７８の７９−７９線矢視断面図であって、図８０は各チップの接続構成を示す模式図である。
【０２８５】
このモジュール型半導体素子は、コレクタ電極基板１２１上に１６個のＩＧＢＴチップ１２２が自己のコレクタパッドをコレクタ電極基板１２１に接するように配置されている。なお、ＩＧＢＴチップ１２２とコレクタ電極基板１２１との間に熱緩衝材としてモリブデン板などを介在させてもよい。
【０２８６】
各ＩＧＢＴチップ１２２間のコレクタ電極基板１２１上には、格子形状のプラスチックやセラミックからなる絶縁基板１２３が固定されており、この絶縁基板１２３上にはゲート配線パターン部１２４がプリント形成されている。各ＩＧＢＴチップ１２２のゲートパッドＧｐは、このゲート配線パターン部１２４にボンディングワイヤＢＷｇを介して接続されており、ゲート配線パターン部１２４は接続端子１２５を介してゲート駆動回路１２６に接続されている。
【０２８７】
各ＩＧＢＴチップ１２２のエミッタパッドＥｐは、接続用の金属ブロック１２７を介してエミッタ電極基板１２８に接続されている。エミッタ電極基板１２８及びコレクタ電極基板１２１は、外囲器筐体１２９により保持され、モジュール型半導体素子が形成される。
【０２８８】
以上のような構成によれば、チップ配列の隙間部に絶縁基板１２３を介してゲート配線パターン部１２４を配置し、ゲート配線パターン部１２４とゲートパッドＧｐとをボンディング接続した構造なので、全てのチップ１２２のゲートに対する抵抗とインダクタンスを低減でき、多数個のチップ１２２を均一に動作させることができる。
【０２８９】
なお、本実施形態では、上下の対をなす面に主電極を有する平型パッケージを用いているが、これに限らず、同一のセラミック基板にコレクタ、エミッタの配線パターン部が形成されたものでも良い。
【０２９０】
（第２０の実施形態）
図８１は本発明の第２０の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図８２は図８１の８２−８２線矢視断面図であり、図８３は各チップの接続構成を示す模式図である。
【０２９１】
本実施形態は、第１９の実施形態の変形形態であり、ゲート配線パターン部１２４をプリント形成した絶縁基板１２３をＩＧＢＴチップ１２２上方のエミッタ電極基板１２８上に固定し、ゲート配線パターン部１２４とＩＧＢＴチップ１２２のゲートパッドＧｐとを金属ブロックＭＢあるいは金属ピンを介して接続した構成となっている。金属ブロックＭＢ及び金属ピンは、はんだ等により、プリント形成された絶縁基板１２３に固定されていると、実装が簡単になる。
【０２９２】
以上のような構成としても、第１９の実施形態と同様の効果を得ることができる。
【０２９３】
（第２１の実施形態）
図８４は本発明の第２１の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図８５は図８４の８５−８５線矢視断面図である。
【０２９４】
本実施形態は、４つのＩＧＢＴチップ１２２を１つのグループとし、各グループ毎に略＋字形状のゲート配線パターン部１２４ａが絶縁基板１２３上にプリント形成され、各ゲート配線パターン部１２４ａが夫々異なるゲート駆動回路１２６に接続された構成となっている。  
以上のような構成によれば、第１９の実施形態の効果に加え、多数個のチップ１２２を数（４から９程度）チップずつの組に分割して制御するので、より均一に各チップ１２２を駆動させることができる。なお、本実施形態は、図８６に示すように、ゲート配線パターン部１２４ｂを略直線形状に変形しても同様の効果を得ることができる。また、同様に、図８７又は図８８に示すように、３６個のＩＧＢＴチップ１２２を９チップずつの４グループに分割して制御する構成としても、本実施形態と同様の効果を得ることができる。
【０２９５】
（第２２の実施形態）
図８９は本発明の第２２の実施形態に係るモジュール型半導体素子の部分構成を示す模式図である。
【０２９６】
本実施形態は、第１９〜第２１の実施形態の変形構成であり、具体的には図８９に示すように、絶縁基板１２３上にゲート配線パターン部１２４と共に、制御用エミッタ配線パターン部１３０（センスエミッタ配線）が形成されている。
【０２９７】
このような構成により、適用した実施形態の効果に加え、全てのチップのエミッタ電位を正確に取出したり、各チップ１２２のエミッタ電位を均一化することができる。
【０２９８】
また、ゲート配線パターン部１２４と制御用エミッタ配線部１３０とを平行に配置することにより、それぞれ向きを異にして流れる電流に対する（相互）インダクタンスを低減させることができる。同様に、ゲートパッドＧｐやエミッタパッドＥｐへの各ボンディングワイヤＢＷｇ，ＢＷｅを互いに平行に配置することにより、相互インダクタンスを低減させることができる。
【０２９９】
なお、本実施形態は、図９０に示すように、ゲート配線パターン部１２４と制御用配線パターン部１３０との間に絶縁層１３１を設けた積層配線構造としても、同様の効果を得ることができ、さらにコンパクト化を図ることができる。なお、ゲート配線パターン部１２４と制御用配線パターン部１３０とは、いずれを下層（又は上層）にしてもよい。
【０３００】
また、この積層配線構造は、ワイヤボンディングに限らず、図９１に示すように、バネにより押圧する導電性のゲートピン１３２をゲート配線パターン部１２４とゲートパッドＧｐ間に介在させ、且つ同様に押圧するエミッタピン１３３を制御用配線パターン部１３０とエミッタパッドＥｐ間に介在させた構成としてもよい。
【０３０１】
また、ゲートピン１３２及びエミッタピン１３３に代えて押圧しない導電部材を設け、絶縁基板１２３とエミッタ電極基板１２８との間に導電性の弾性シート１３４を介在させてもよい。
【０３０２】
さらに、本実施形態は、図８４、図８６、図８８に示す構成に適用した場合、前述した効果に加え、ゲート配線パターン部１２４ａ，１２４ｂ，１２４ｄと制御用エミッタ配線パターン部１３０との双方に閉ループを存在させないので、ゲート配線と制御用エミッタ配線との両者に、大きさが同じで逆向きの電流を流すことができる。これにより、ゲート電流が大きくとも、各チップのゲート−エミッタ間電圧を均一化することができる。
【０３０３】
（第２３の実施形態）
さて、上述した各実施形態は、本発明に係る技術のうち、ターンオフの際に電圧上昇率ｄｖ／ｄｔを略一定とした駆動方式に関係していた。続いて、本発明に係る技術のうち、ターンオフの際に、電圧上昇の途中で電圧上昇率ｄｖ／ｄｔを低下させた駆動方式について第２３の実施形態として説明する。なお、本実施形態は、主に駆動方法に関係するため、ゲート抵抗Ｒｇやゲート電荷Ｑｇが所定の数値条件を満たす範囲で、上述した第４〜第２２の実施形態のモジュール型半導体素子及びゲート駆動回路が使用可能となっている。
【０３０４】
すなわち、本実施形態は、従来ラッチアップの原因として避けられていたアバランシェ現象と、本発明における小さい値のゲート抵抗Ｒｇ並びにターンオフ時の電子注入の停止とを組合せたものである。
【０３０５】
具体的には、図９２に示す従来のターンオフ（ゲート抵抗Ｒｇ：大）とは異なり、小さい値のゲート抵抗Ｒｇにより、図９３に示すように、ターンオフ時のコレクタ電圧Ｖｃの立上りを急峻にし、ターンオフ時の電子注入の停止により、アバランシェ現象の発生領域（以下、インパクトイオン化領域１４０という）を、従来の図９４に示すゲート絶縁膜６近傍のｎ型ベース層１から、図９５に示すように、両ｎ型ソース層５間に位置したｐ型ベース層４直下のｎ型ベース層１に移動させ、インパクトイオン化領域１４０の生成後の電圧上昇率ｄｖ／ｄｔを低下させる駆動方式となっている。
【０３０６】
換言すると、小さい値のゲート抵抗Ｒｇにより、ターンオフ開始時のコレクタ電圧Ｖｃのｄｖ／ｄｔを急峻にし、電子注入の停止により、ｐ型ベース層４直下のｎ型ベース層１にインパクトイオン化領域１４０を生成し、インパクトイオン化領域１４０で生成された電子ｅの順方向電流によってターンオフ途中でｄｖ／ｄｔを低下させ、コレクタ電圧Ｖｃのオーバーシュートを低下させる駆動方式である。
【０３０７】
ここで、ゲート抵抗Ｒｇは、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧Ｖｇｐｐを３０Ｖ（＝＋１５Ｖ〜−１５Ｖ）とし、ＩＧＢＴ素子の素子有効面積１ｃｍ２当りのゲート電荷Ｑｇを０．６［μＣ／ｃｍ２］とした条件で図９６に具体的に示すように、耐圧２ｋＶ以下の素子では一律２０Ω以下であり、耐圧２ｋＶを超えて耐圧４．５ｋＶまでの素子では、およそ（耐圧の値／１０７）Ω以下（例えば、耐圧４．５ｋＶの素子で４２Ω以下）といったように、耐圧ＶB毎の上限値を超えない範囲の小さい値の抵抗値を有している。
【０３０８】
なお、ゲート抵抗Ｒｇの値は、図９７に示すように、ゲート電荷Ｑｇが増えるに従い、減少させる必要がある。
【０３０９】
また、ゲート抵抗Ｒｇの値は、差電圧Ｖｇｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝０．０２［μＦ／ｃｍ２］に対し２０Ω以下の値となっている。
【０３１０】
また、素子有効面積は、素子チップにおけるスイッチング用の素子領域の面積とその外周に位置した高耐圧用のガードリング領域の面積とのうち、スイッチング用の素子領域の面積を意味している。
【０３１１】
このような駆動方式に適用可能なＩＧＢＴ素子は、図９８及び図９９に示すように、例えば、耐圧ＶB＝４．５ｋＶの素子では５０Ａ／ｃｍ２でのオン電圧が３．９Ｖ以下であり、耐圧ＶB＝２ｋＶの素子では７０Ａ／ｃｍ２でのオン電圧が２．５Ｖ以下であり、耐圧ＶB＝６００Ｖの素子では１５０Ａ／ｃｍ２でのオン電圧が１．４Ｖ以下という条件が必要となっている。この条件を満たさない場合、アバランシェ現象によるラッチアップが発生し、ＩＧＢＴ素子が破壊に至る可能性がある。
【０３１２】
また、ラッチアップを生じさせない条件としては、図９８に示すように、ターンオフ時にコレクタ電極３とエミッタ電極８との間の電圧が耐圧ＶBの３４％以上に上昇する前に、ゲート電圧Ｖｇをしきい値電圧Ｖth以下に低下させることが必要である。
【０３１３】
さらに、ゲート駆動に関する配線経路の総長は、インダクタンス低減の観点から２０ｃｍ以下であることが好ましく、特に１０ｃｍ以下であることが望ましい。なお、ゲート駆動に関する配線経路とは、ＩＧＢＴチップのゲートパッドＧｐからゲート抵抗Ｒｇ、ゲート駆動回路４６の出力素子、出力キャパシタ及びゲートセンスエミッタに至る配線経路を意味している。
【０３１４】
また、ＭＯＳＦＥＴモードのミラー時間は、素子耐圧ＶBに応じて次の通りとすることが動作の確実性の観点から好ましい。  
すなわち、ＭＯＳＦＥＴモードのミラー時間は、耐圧ＶB＝４．５ｋＶの素子では１μｓ以下であり、耐圧ＶB＝２．５ｋＶの素子では０．５μｓ以下であり、耐圧ＶB＝２．０ｋＶの素子では０．４μｓ以下であり、耐圧ＶB＝６００Ｖの素子では０．１５μｓ以下であることが望ましい。なお、０．１５μｓ以下のミラー時間は、特に耐圧ＶB＝６００Ｖの素子で効果的である。
【０３１５】
次に、このような半導体素子の駆動方法について説明する。  
いま、ゲート抵抗Ｒｇ及びＩＧＢＴ素子は前述した条件を満たすものが使用されており、ＩＧＢＴ素子がオン状態にあるとする。
【０３１６】
ここで、オン状態からオフ状態へ移行するターンオフを行なう。  
小さい値のゲート抵抗Ｒｇにより、図９３に示すように、ターンオフ時のコレクタ電圧Ｖｃの立上りを急峻にする。
【０３１７】
続いて、ＩＧＢＴ素子をターンオフするとき、コレクタ電極２−エミッタ電極８間の電圧が耐圧ＶBの３４％以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させ、電子注入を停止させる。
【０３１８】
この電子注入の停止により、図９５に示すように、インパクトイオン化領域１４０を、従来とは異なり、両ｎ型ソース層５間に位置したｐ型ベース層４直下のｎ型ベース層１に生成させる。このとき、インパクトイオン化領域１４０では、電子が生成されるが、この電子の順方向電流により、ｄｖ／ｄｔが低下する。
【０３１９】
すなわち、ターンオフ途中で電子注入を停止した後にアバランシェ現象を発生させる駆動方式により、ターンオフ開始時にはコレクタ電圧Ｖｃのｄｖ／ｄｔが急峻であるが、ターンオフ途中でインパクトイオン化領域１４０を形成してｄｖ／ｄｔを低下させ、コレクタ電圧Ｖｃのオーバーシュートを低下させることができる。また、ｄｖ／ｄｔの低下により、実質的にＳＯＡ（安全動作領域）を広げることができる。
【０３２０】
上述したように本実施形態によれば、ゲートとゲートに駆動信号を与えるゲート駆動回路１４６との間に、バイポーラ半導体素子の有効面積１ｃｍ２に対し２０Ω以下又は（耐圧ＶB／１０７）Ω以下の抵抗値を有するゲート抵抗Ｒｇを設けたことにより、ターンオフ開始時には高圧側主電圧（コレクタ電圧）のｄｖ／ｄｔが急峻であるが、バイポーラ半導体素子をターンオフするとき、主電極間の電圧が耐圧ＶBの３４％以上に上昇する前に、ゲート電圧をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下させ、ラッチアップを阻止しつつ、ターンオフ途中でアバランシェ現象によるインパクトイオン化領域１４０を形成してｄｖ／ｄｔを低下させるので、コレクタ電圧Ｖｃのオーバーシュートを低下させることができる。
【０３２１】
さらに、差電圧Ｖｇｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝０．０２［μＦ／ｃｍ２］に対し２０Ω以下の抵抗値を有するゲート抵抗を備えた場合、ゲート駆動回路の電源系を＋１５Ｖ〜−１５Ｖとは異なる値に変更しても、上述した効果を容易且つ確実に奏することができる。
【０３２２】
なお、本実施形態は、従来技術では均一な駆動が困難である（１）素子内部でチップが並列配置されたモジュール、（２）並列チップの数が４つ以上のモジュール、（３）ＤＢＣ基板等の絶縁基板が２枚以上あるモジュール及び（４）圧接型モジュールが並列配置された半導体装置の４種類の半導体装置に特に効果的である。
【０３２３】
（他の実施形態）
なお、上記各実施形態は、ターンオフの場合について説明したが、これに限らず、主電極間に主電流Ｉｃを流すようにバイポーラ半導体素子をターンオンするとき、主電極間の電圧が１／２に低下する以前に、制御電極の電圧を電流飽和ゲート電圧（Ｖth＋Ｉｃ／ｇｍ）以上に上昇させる駆動方法を実行しても、本発明のターンオフ時の効果に加え、パッケージ内のチップ間の電流バラつき、振動を抑えることができる上、直列された場合の電圧分担を揃えることができる。
【０３２４】
以上プレーナ型の素子での説明を行なったが、トレンチゲート型の素子でも同様の効果が期待できる。さらに、適用素子としては、ＩＧＢＴ、ＩＥＧＴの他、大容量ＭＯＳＦＥＴ、ＢＳＩＴ(Bipolar Mode SIT)、ＢＪＴ(bipolar junction transistor)等に用いることができる。また、シリコンのみでなく、ＳｉＣ等の他の材料でも適用可能である。
【０３２５】
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【０３２６】
【図１】本発明の第１の実施形態に係る半導体素子の駆動方法を説明するための波形図である。
【図２】同実施形態におけるＩＧＢＴ内部の様子を示す断面図である。
【図３】同実施形態における電流不均一の消滅を説明するための波形図である。
【図４】同実施形態における並列接続時のＩＧＢＴ内部の様子を示す断面図である。
【図５】同実施形態における直列接続時のＩＧＢＴ内部の様子を示す断面図である。
【図６】同実施形態におけるコレクタ電流の格差に関して比率ＩＧ(peak)／Ｉｃの依存性を取った図である。
【図７】同実施形態における図６を説明するための回路図である。
【図８】同実施形態における電圧分担の格差に関して比率ＩＧ(peak)／Ｉｃの依存性を取った図である。
【図９】同実施形態における図８を説明するための回路図である。
【図１０】同実施形態における図６の内容を高耐圧素子と低耐圧素子とで比較して示す図である。
【図１１】同実施形態における図１０を説明するための回路図である。
【図１２】同実施形態におけるゲート電流のピーク値及びコレクタ電流の比率と素子の定格耐圧との関係を示す図である。
【図１３】本発明の第２の実施形態に係る半導体素子の駆動方法を説明するための波形図である。
【図１４】本発明の第３の実施形態に係る半導体装置のシミュレーション構成を示す回路図である。
【図１５】同実施形態における本発明に係る駆動方法のターンオフ時の波形図である。
【図１６】同実施形態における従来の駆動方法のターンオフ時の波形図である。
【図１７】同実施形態における本発明の抵抗負荷の場合のターンオフ時の波形図である。
【図１８】同実施形態における従来の抵抗負荷の場合のターンオフ時の波形図である。
【図１９】同実施形態における本発明の誘導性負荷の場合のターンオフ時の波形図である。
【図２０】同実施形態における従来の誘導性負荷の場合のターンオフ時の波形図である。
【図２１】同実施形態におけるゲート電荷の格差を従来と比較して示す図である。
【図２２】同実施形態における駆動方法の温度依存性を示す波形図である。
【図２３】同実施形態におけるターンオフ損失を説明するための波形図である。
【図２４】本発明の第４の実施形態を説明するための従来の回路図である。
【図２５】同実施形態における従来の回路図である。
【図２６】同実施形態における従来の実装例を示す断面図である。
【図２７】同実施形態における従来のエミッタ配線を示す図である。
【図２８】同実施形態における従来のゲート配線を示す図である。
【図２９】同実施形態における寄生インダクタンスの許容値を素子耐圧と共に示す図である。
【図３０】同実施形態における寄生インダクタンスの許容値を素子耐圧と共に示す図である。
【図３１】同実施形態における寄生インダクタンスの許容値を素子耐圧と共に示す図である。
【図３２】本発明の第４の実施形態に係るゲート駆動回路が適用された半導体装置の構成を示す断面図である。
【図３３】同実施形態における図３２の立体図である。
【図３４】同実施形態における半導体装置の回路図である。
【図３５】本発明の第５の実施形態に係る分割ゲートドライブの回路図である。
【図３６】同実施形態におけるゲート回路の回路図である。
【図３７】本発明の第６の実施形態に係るゲート駆動装置の構成を示す模式図である。
【図３８】同実施形態における変形構成を示す模式図である。
【図３９】本発明の第７の実施形態に係るゲート駆動装置の構成を示す回路図である。
【図４０】同実施形態における効果を説明するための従来構成を示す回路図である。
【図４１】本発明の第８の実施形態に係るゲート駆動装置の構成を示す回路図である。
【図４２】本発明の第９の実施形態に係るゲート駆動装置の構成を示す回路図である。
【図４３】同実施形態における効果を説明するための動作波形図である。
【図４４】本発明の第１０の実施形態に係るゲート駆動装置の構成を示す回路図である。
【図４５】同実施形態における適用例を説明するための回路図である。
【図４６】同実施形態における適用例を説明するための回路図である。
【図４７】同実施形態における適用例を説明するための回路図である。
【図４８】本発明の第１１の実施形態に係る半導体装置に適用されるフローティングゲート回路を示す回路図である。
【図４９】本発明の第１２の実施形態に係るゲートパルス信号を示す波形図である。
【図５０】本発明の第１３の実施形態に係る半導体装置の部分構成を示す回路図である。
【図５１】本発明の第１４の実施形態に係る半導体装置の部分構成を示す回路図である。
【図５２】本発明の第１５の実施形態に係るモジュール型半導体素子のチップ配列を模式的に示す平面図である。
【図５３】同実施形態におけるＩＧＢＴチップを説明するための模式図である。
【図５４】同実施形態における配線構造の断面構成を説明するための模式図である。
【図５５】同実施形態におけるチップ配列の変形例を示す平面図である。
【図５６】同実施形態におけるモジュール構造の変形例を示す平面図である。
【図５７】本発明の第１６の実施形態に係るモジュール型半導体素子のチップ配置を示す平面図である。
【図５８】同実施形態における解決課題を説明するための従来配置を示す平面図である。
【図５９】同実施形態における適用例を示す平面図である。
【図６０】同実施形態における適用例を示す平面図である。
【図６１】同実施形態における適用例を示す平面図である。
【図６２】同実施形態における適用例を示す平面図である。
【図６３】同実施形態における適用例を示す平面図である。
【図６４】同実施形態における適用例を示す平面図である。
【図６５】同実施形態における適用例を示す平面図である。
【図６６】本発明の第１７の実施形態に係るモジュール型半導体素子の構成を示す模式図である。
【図６７】同実施形態におけるモジュール型半導体素子の構成を示す模式図である。
【図６８】同実施形態における適用例を示す模式図である。
【図６９】同実施形態における適用例を示す模式図である。
【図７０】同実施形態における適用例を示す模式図である。
【図７１】同実施形態における適用例を示す模式図である。
【図７２】本発明の第１８の実施形態に係るモジュール型半導体素子の構成を示す斜視図である。
【図７３】同実施形態におけるモジュール型半導体素子の構成を示す断面図である。
【図７４】同実施形態における解決課題を説明するための従来構成を示す模式図である。
【図７５】同実施形態における圧接構造を説明するための模式図である。
【図７６】同実施形態における加圧ネジの構成を示す模式図である。
【図７７】同実施形態における変形構成を示す模式図である。
【図７８】本発明の第１９の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図である。
【図７９】図７８の７９−７９線矢視断面図である。
【図８０】同実施形態における各チップの接続構成を示す模式図である。
【図８１】本発明の第２０の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図である。
【図８２】図８１の８２−８２線矢視断面図である。
【図８３】同実施形態における各チップの接続構成を示す模式図である。
【図８４】本発明の第２１の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図である。
【図８５】図８４の８５−８５線矢視断面図である。
【図８６】同実施形態における変形構成を示す平面図である。
【図８７】同実施形態における変形構成を示す平面図である。
【図８８】同実施形態における変形構成を示す平面図である。
【図８９】本発明の第２２の実施形態に係るモジュール型半導体素子の部分構成を示す模式図である。
【図９０】同実施形態における変形構成を示す模式図である。
【図９１】同実施形態における変形構成を示す模式図である。
【図９２】本発明の第２２の実施形態における従来の駆動方法を示す波形図である。
【図９３】本発明の第２２の実施形態に係る駆動方法を示す波形図である。
【図９４】同実施形態における従来のアバランシェ現象を説明するための模式図である。
【図９５】同実施形態における駆動用のアバランシェ現象を説明するための模式図である。
【図９６】同実施形態におけるゲート抵抗の値を素子耐圧毎に示す特性図である。
【図９７】同実施形態におけるゲート抵抗の値をゲート電荷毎に示す特性図である。
【図９８】同実施形態における適用条件を示す特性図である。
【図９９】同実施形態における適用条件を示す特性図である。
【図１００】一般的なインバータの構成を示す回路図である。
【図１０１】従来のＩＧＢＴのターンオフ波形の例を示す波形図である。
【図１０２】従来のターンオフ動作を説明するためのＩＧＢＴの構成を示す断面図である。
【図１０３】従来の２つのＩＧＢＴが並列接続された構成を示す回路図である。
【図１０４】従来の図１０３の回路におけるターンオフ時の波形図である。
【図１０５】従来の素子内部の様子を示す断面図である。
【図１０６】従来の発振の例を示す波形図である。
【図１０７】従来の並列接続のシミュレーション構成を示す図である。
【図１０８】従来の図１０７のシミュレーション結果を示す波形図である。
【図１０９】従来の電圧分担の不均一を説明するための図である。
【図１１０】従来の電圧分担の不均一を説明するための図である。
【図１１１】従来の電圧分担の不均一を説明するための図である。
【符号の説明】
【０３２７】
ＶCE…コレクタ電圧、Ｖth…しきい値電圧、Ｉｃ，Ｉｃ１，Ｉｃ２…コレクタ電流、Ｖpie，Ｖpies…ゲート電源、ＲＧ，ＲＧ１，ＲＧ２…ゲート抵抗、Ｌ１，ＬＥ， ＬE1〜ＬEn，ＬＧ…寄生インダクタンス、Ｌbig…誘導性負荷、Ｔｒ１〜Ｔｒ６，Ｑ１〜Ｑ６…トランジスタ、Ｄ，Ｄｆ…ダイオード、ＡＬ…アノードリアクトル、１１…放熱板、１２…主回路、１３…ケーブル、１４，２５，４６１〜４６４，６０1 〜６０n，９１，１２６…ゲート駆動回路、２１…銅基板、２２，８３…ＤＢＣ基板、２３，８３…モリブデン板、２４…ビームリード、２６…ゲートリード、３１…メインゲート回路、３２1 〜３２n …分割ゲート回路、３３…信号線、３４…シールド、４１…信号源、４２…光送信部、４２ａ…光送信モジュール駆動回路、４２ｂ，４２ｂ１〜４２ｂ４…光送信モジュール、４３…光ファイバケーブル、４４…フォトカプラ駆動回路、４４ａ，４７〜４９…直流電源、４４ｂ…光受信モジュール、４４ｃ…インバータ、４５…フォトカプラ、５０，５０ａ〜５０ｃ…電圧増幅部、５１…電流増幅部、５２…出力部、５３，５３ａ，５３ｂ…差動回路、６１1 〜６１n …演算増幅器、６２1 〜６２n …電圧増幅器、６３1 〜６３n …電流増幅器、７０…パルス発生回路、７１…検出回路、７２…スイッチ素子、８０，８０ｘ，１２２…ＩＧＢＴチップ、８１…ゲート配線、８２…センスエミッタ配線、８３Ｃ…主コレクタ、８３Ｅ…主エミッタ、８３ｅ…センスエミッタ、８３ｇ，１２４，１２４ａ〜１２４ｄ…ゲート配線パターン部、８４…エミッタ銅ポスト、８５…ゲートピン、８６…エミッタ接点、９０，９２，９３…モジュール、１００…導電性ベース部材、１０１…溝、１０２…絶縁性ガイド、１０３，１１１…加圧電極、１０４…エミッタ電極、１０５…絶縁体、１０６…金属片、１０７…加圧ネジ取付け板、１０８…加圧ネジ、１０８ａ…ボール、１０８ｂ…スプリング、１０９…コレクタ電極、１１０…アルミボール、１２１…コレクタ電極基板、１２３…絶縁基板、１２５…接続端子、１２７…金属ブロック、１２８…エミッタ電極基板、１２９…外囲器筐体、１３０…制御用エミッタ配線パターン部、１３１…絶縁層、１３２…ゲートピン、１３３…エミッタピン、１４０…インパクトイオン化領域、金属ブロックＭＢ、ＢＷ，ＢＷｅ…ボンディングワイヤ、Ｃol…主コレクタ端子、Ｅ…主エミッタ端子、Ｇｐ…ゲートパッド、Ｅｐ…エミッタパッド。
【図１】
2006340390.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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