(57)【要約】【課題】ＳＲＡＭのような揮発性半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法を提供することにある。【解決手段】印加される第１スイッチ制御信号に応じて第１電源電圧をビットライン対に印加し、印加される第２スイッチ制御信号に応じて前記第１電源電圧よりも低いレベルを有する第２電源電圧を前記ビットライン対に印加するビットライン電圧スイッチング部と、前記ビットライン対に対して、スタンバイ状態では前記第２電源電圧が供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に前記第１電源電圧が供給されるように前記第１，２スイッチ制御信号の状態を制御するビットライン電圧制御部と、を備える。【選択図】図１
2006196167.tif 000002
【特許請求の範囲】
【請求項１】
印加される第１スイッチ制御信号に応じて第１電源電圧をビットライン対に印加し、印加される第２スイッチ制御信号に応じて前記第１電源電圧よりも低いレベルを有する第２電源電圧を前記ビットライン対に印加するビットライン電圧スイッチング部と、
前記ビットライン対に対して、スタンバイ状態では前記第２電源電圧が供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に前記第１電源電圧が供給されるように前記第１，２スイッチ制御信号の状態を制御するビットライン電圧制御部と、
を備えることを特徴とする半導体メモリ装置におけるビットライン電圧供給回路。
【請求項２】
前記ビットライン電圧スイッチング部は、前記第１電源電圧にそれぞれのソースが共通に連結され、それぞれのドレインが前記ビットライン対に共通に連結され、それぞれのゲートに前記第１スイッチ制御信号を共通に受信する第１，２プリチャージトランジスタと、
前記第２電源電圧にそれぞれのソースが共通に連結され、それぞれのドレインが前記ビットライン対のうち１つと残りの１つに対応して連結され、それぞれのゲートに前記第２スイッチ制御信号を共通に受信する第１，２Ｐ型駆動トランジスタと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項３】
前記第１，２プリチャージトランジスタのドレイン間にソース−ドレインチャンネルが連結され、ゲートに前記第１スイッチ制御信号を受信する等化トランジスタをさらに具備することを特徴とする請求項２に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項４】
前記半導体メモリ装置は６個のセルトランジスタからなるメモリセルを複数有するＳＲＡＭであることを特徴とする請求項２に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項５】
前記６個のセルトランジスタは互いに異なった導電層に形成される３次元メモリセルであることを特徴とする請求項４に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項６】
前記ビットライン電圧制御部は、
ブロック選択信号、ビットライン選択信号、及びチップ選択関連の信号を用いて前記第１スイッチ制御信号を等化及びプリチャージ制御信号として生成するコラムメインデコーダーと、
前記ブロック選択信号及びチップ選択信号に応じて前記チップ選択関連の信号と前記第２スイッチ制御信号を生成するビットラインレベルコントローラーと、
を含むことを特徴とする請求項２に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項７】
プリチャージ遮断制御信号に応じてスタンバイ状態では非動作状態にされるように構成され、ビットライン対に連結されたビットラインプリチャージ部と、
ブロックセンスアンプの２つの入力端として機能するデータライン対に連結され、印加される第１スイッチ制御信号に応じて第１電源電圧をコラムパスゲートを通して前記ビットライン対に印加し、印加される第２スイッチ制御信号に応じて前記第１電源電圧よりも低いレベルを有する第２電源電圧を前記コラムパスゲートを通して前記ビットライン対に印加するデータライン電圧スイッチング部と、
前記ビットライン対に対して、スタンバイ状態では前記第２電源電圧が供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に前記第１電源電圧が供給されるように、前記プリチャージ遮断制御信号及び前記第１，２スイッチ制御信号の状態を制御するデータライン電圧制御部と、
を備えることを特徴とする半導体メモリ装置におけるビットライン電圧供給回路。
【請求項８】
前記データライン電圧スイッチング部は、
前記第１電源電圧にそれぞれのソースが共通に連結され、それぞれのドレインが前記ビットライン対に共通に連結され、それぞれのゲートに前記第１スイッチ制御信号を共通に受信する第１，２プリチャージトランジスタと、
前記第２電源電圧にそれぞれのソースが共通に連結され、それぞれのドレインが前記データライン対のうち１つと残りの１つに対応して連結され、それぞれのゲートに前記第２スイッチ制御信号を共通に受信する第１，２Ｐ型駆動トランジスタと、
を含むことを特徴とする請求項７に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項９】
前記第１，２プリチャージトランジスタのドレイン間にソース−ドレインチャンネルが連結され、ゲートに前記第１スイッチ制御信号を受信する等化トランジスタをさらに具備することを特徴とする請求項８に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項１０】
前記半導体メモリ装置は６個のセルトランジスタからなるメモリセルを複数有するＳＲＡＭであることを特徴とする請求項８に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項１１】
前記６個のセルトランジスタは互いに異なった導電層に形成される３次元メモリセルであることを特徴とする請求項１０に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項１２】
前記データライン電圧制御部は、
ブロック選択信号、ビットライン選択信号、及びチップ選択関連の信号を用いて前記第１スイッチ制御信号を等化及びプリチャージ制御信号として生成するコラムメインデコーダーと、
前記ブロック選択信号、リード制御信号、及びチップ選択信号を用いて前記チップ選択関連の信号と前記第１、２スイッチ制御信号を生成するビットラインレベルコントローラーと、
を含むことを特徴とする請求項８に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項１３】
前記ビットラインレベルコントローラーは、前記ブロック選択信号が活性化されてから再びディスエーブルされても前記プリチャージ遮断制御信号と前記第１，２スイッチ制御信号の状態を制御して、前記ビットライン対に前記第１電源電圧が維持されるようにすることを特徴とする請求項１２に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項１４】
前記ビットラインレベルコントローラーは、前記スタンバイ状態が予め設定された時間区間の間持続される場合に前記プリチャージ遮断制御信号と前記第１，２スイッチ制御信号の状態を制御して、前記ビットライン対に前記第２電源電圧が維持されるようにすることを特徴とする請求項１２に記載の半導体メモリ装置におけるビットライン電圧供給回路。
【請求項１５】
半導体メモリ装置におけるビットライン電圧供給方法において、
スタンバイモードでは前記ビットラインに動作電圧レベルよりも低いスタンバイ電圧レベルを印加し、前記スタンバイモードからデータアクセス動作モードへの遷移時には前記ビットラインに前記動作電圧のレベルを印加することを特徴とする半導体メモリ装置におけるビットライン電圧供給方法。
【請求項１６】
前記動作電圧レベルはビットラインプリチャージ電圧のレベルと同一であり、前記スタンバイ電圧レベルはコラムパスゲートを通して連結されるライトドライバを通して生成されることを特徴とする請求項１５に記載の半導体メモリ装置におけるビットライン電圧供給方法。
【請求項１７】
前記動作電圧レベルは前記ビットラインに連結されるプリチャージ及び等化部のターンオン動作により得られ、前記半導体メモリ装置にはダミビットラインがさらに具備されてスタンバイモードと動作モードでそれぞれ提供される電圧が受信されることを特徴とする請求項１４に記載の半導体メモリ装置におけるビットライン電圧供給方法。
【請求項１８】
スタンバイ電流を減らすためにスタンバイ状態では動作電圧よりも低い電圧をビットライン電圧として印加する段階と、
前記スタンバイ状態から動作状態への転換時に前記動作電圧よりも高い電圧を予め設定された時間区間の間にビットライン電圧として印加する段階と、
前記予め設定された時間区間の経過時に前記動作電圧を前記ビットライン電圧として印加する段階と、
を有することを特徴とする半導体メモリ装置におけるビットライン電圧供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリのビットライン電圧供給に係るもので、特にＳＲＡＭのような揮発性半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法に関する。
【背景技術】
【０００２】
通常、個人用コンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるＳＲＡＭなどのような揮発性半導体メモリ装置も日々に高速化及び高集積化されつつある。携帯電話及びノートブックコンピューターなどのようなバッテリオペレーティングシステムに搭載される半導体メモリ装置においては特に低電力消耗特性がクリティカルに要求されるので、半導体製造メーカはモバイル向きの低電力ソリューションを提供するために動作電流及びスタンバイ電流を減少させることができる努力と研究を持続的に行っている実情である。
【０００３】
通常のＳＲＡＭのメモリセル構成は図８に図示される。図８には、６個のフルＣＭＯＳトランジスタＰ１，Ｐ２，Ｎ１−Ｎ４からなるＳＲＡＭのセルが示されている。半導体メモリ装置の高集積化の趨勢に従い、ＳＲＡＭセルのセルピッチがフォトリソグラフィ工程の解像度限界近くまでに一層縮小される場合、前記６個のトランジスタは同一層に配置されずに互いに異なった層に３次元的に配置される場合もある。１つのメモリセルＭＣは１ビット（０または１）のデータを貯蔵できる最小単位メモリセルとして機能し、負荷トランジスタＰ１，Ｐ２のソース端子には電源電圧ＶＤＤが印加され、アクセス（またはパス）トランジスタＮ１，Ｎ２のドレイン（またはソース）端子はビットラインフ対ＢＬ，ＢＬｂのうち１つのＢＬと残りの１つのＢＬｂにそれぞれ対応して連結される。
【０００４】
図８のセルを複数持つ従来のＳＲＡＭのセルコア回路は図９に示されている。図９において、複数のメモリセルＭＣ１−ＭＣｎとプリチャージ及び等化部１００はビットライン対ＢＬ，ＢＬｂに連結され、コラムパスゲートＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２はビットライン対ＢＬ，ＢＬｂとセクションデータラインＲＳＤＬ，ＲＳＤＬｂ、ＷＳＤＬ，ＷＳＤＬｂの間を動作的に連結するためにビットライアン対ＢＬ，ＢＬｂに接続される。ここで、ＰＭＯＳからなるコラムパスゲートＭＰ１，ＭＰ２は相補コラム選択信号Ｙｉｂに応じてビットライン対ＢＬ，ＢＬｂでディベロップされたセルデータをリードセクションデータライン対ＲＳＤＬ，ＲＳＤＬｂに伝達し、ＮＭＯＳからなるコラムパスゲートＭＮ１，ＭＮ２はコラム選択信号Ｙｉに応じてライトセクションデータライン対ＷＳＤＬ，ＷＳＤＬｂに連結されるライトドライバから提供されるライトデータをビットライン対ＢＬ，ＢＬｂに伝達する。
【０００５】
図９のビットラインプリチャージ及び等化部１００に印加されるプリチャージ及び等化制御信号ＹＥＱはスタンバイモードで論理ローになるため、ビットライン対ＢＬ，ＢＬｂの電圧レベルはＰ型ＭＯＳトランジスタＰ１−Ｐ３のターンオン動作により動作電圧ＶＤＤのレベルにプリチャージされる。従って、スタンバイ動作モードでメモリセルのパストランジスタＮ１，Ｎ２を通して漏洩電流が流れる。
【０００６】
即ち、半導体メモリ装置がスタンバイ状態である場合に図８に示されるビットライン対ＢＬ，ＢＬｂは動作電圧ＶＤＤのレベルにプリチャージされているため、図８の経路符号Ａ１，Ａ２で示されるように漏洩電流が流れる。ここで、漏洩電流の経路はビットライン対からパストランジスタＮ１，Ｎ２を通して接地までに形成される。
【０００７】
一方、ＳＡＭセルにおけるまた他の漏洩電流の経路は負荷トランジスタＰ１，Ｐ２のソース−ドレインチャンネルである。負荷トランジスタＰ１，Ｐ２のソース端子には動作電圧ＶＤＤがデータの貯蔵を維持するために印加されるので、負荷トランジスタＰ１，Ｐ２を通してもセルパワー漏洩電流が流れる。
【０００８】
従来は、負荷トランジスタＰ１，Ｐ２を通して流れる漏洩電流を減少させるためにスタンバイ状態では動作電圧よりも低いレベルの電圧をセルパワー電圧として印加し、動作状態では動作電圧をセルパワー電圧として印加する技術が試みられてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかるに、上述のような従来の漏洩電流減少技術は、メモリセルの負荷トランジスタＰ１，Ｐ２を通して流れるスタンバイ電流だけを減少させるに過ぎず、ビットライン対からパストランジスタＮ１，Ｎ２を通して接地に流れる漏洩電流を根本的に減らすには難しさがあった。つまり、従来の技術は、スタンバイモードでスタンバイ電流を減少させることに限界があった。
【００１０】
そこで、装置のパフォーマンスを害することなく、スタンバイ動作状態でビットラインからメモリセルに流れる漏洩電流を抑制するための対策がバッテリオペレーティングシステムにおいて切実に要求される。
【００１１】
本発明の目的は、従来技術の問題点を解決することができる半導体メモリ装置を提供することにある。
【００１２】
本発明の他の目的は、デバイス特性を害せずにスタンバイ動作モードで消耗される電流を最小化または減らし得る半導体メモリ装置を提供することにある。
【００１３】
本発明のまた他の目的は、スタンバイ動作でパストランジスタを通した漏洩電流を最小化または減らし得る半導体メモリ装置におけるビットライン電圧供給回路及びそれによるビットライン電圧印加方法を提供することにある。
【００１４】
本発明のまた他の目的は、フルＣＭＯＳメモリセルを有するＳＲＡＭにおいてビットラインに印加されるプリチャージ電圧をスタンバイモードと動作モードに従い最適のレベルに制御することができる装置及び方法を提供することにある。
【００１５】
本発明のまた他の目的は、メモリセルのパストランジスタを通して流れる漏洩電流を減らし、動作状態への転換時に動作電圧に対するウェークアップタイムを減らし得るビットライン電圧供給回路及びそれによるビットライン電圧印加方法を提供することにある。
【００１６】
本発明のまた他の目的は、メモリセルブロックが選択されてから非選択されるとき、スタンバイモードが比較的長い間持続される場合のみにスタンバイ電圧がビットラインプリチャージ電圧として印加されるようにして、装置の動作特性の低下なしにスタンバイ電流を減らし得るビットライン電圧印加方法を提供することにある。
【００１７】
本発明のまた他の目的は、スタンバイモードから動作モードへの転換時に動作特性の低下なしにビットラインプリチャージ電圧が安定した動作電圧のレベルに速く回復できる方法及び装置を提供することにある。
【課題を解決するための手段】
【００１８】
このような目的を達成するために本発明の実施形態による半導体メモリ装置におけるビットライン電圧供給回路は、印加される第１スイッチ制御信号に応じて第１電源電圧をビットライン対に印加し、印加される第２スイッチ制御信号に応じて前記第１電源電圧よりも低いレベルを有する第２電源電圧を前記ビットライン対に印加するビットライン電圧スイッチング部と、前記ビットライン対に対して、スタンバイ状態では前記第２電源電圧が供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に前記第１電源電圧が供給されるように前記第１，２スイッチ制御信号の状態を制御するビットライン電圧制御部と、を備える。
【００１９】
本発明の他の実施形態による半導体メモリ装置におけるビットライン電圧供給回路は、プリチャージ遮断制御信号に応じてスタンバイ状態では非動作状態にされるように構成され、ビットライン対に連結されたビットラインプリチャージ部と、ブロックセンスアンプの２つの入力端として機能するデータライン対に連結され、印加される第１スイッチ制御信号に応じて第１電源電圧をコラムパスゲートを通して前記ビットライン対に印加し、印加される第２スイッチ制御信号に応じて前記第１電源電圧よりも低いレベルを有する第２電源電圧を前記コラムパスゲートを通して前記ビットライン対に印加するデータライン電圧スイッチング部と、前記ビットライン対に対して、スタンバイ状態では前記第２電源電圧が供給され、前記スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に前記第１電源電圧として供給されるように前記プリチャージ遮断制御信号及び前記第１，２スイッチ制御信号の状態を制御するデータライン電圧制御部と、を備えることを特徴とする。
【００２０】
好ましくは、前記ビットライン電圧スイッチング部は、前記第１電源電圧にそれぞれのソースが共通に連結され、それぞれのドレインが前記ビットライン対に共通に連結され、それぞれのゲートに前記第１スイッチ制御信号を共通に受信する第１，２プリチャージトランジスタと、前記第２電源電圧にそれぞれのソースが共通に連結され、それぞれのドレインが前記ビットライン対のうち１つと残りの１つに対応して連結され、それぞれのゲートに前記第２スイッチ制御信号を共通に受信する第１，２Ｐ型駆動トランジスタと、を含むことができる。
【００２１】
また、前記第１，２プリチャージトランジスタのドレイン間にソース−ドレインチャンネルが連結され、ゲートに前記第１スイッチ制御信号を受信する等化トランジスタが前記回路にさらに具備されることができる。
【００２２】
前記半導体メモリ装置は６個のセルトランジスタからなるメモリセルを複数有するＳＲＡＭであり、前記６個のセルトランジスタは互いに異なった導電層に形成される３次元メモリセルであることができる。
【００２３】
前記ビットライン電圧制御部は、ブロック選択信号、ビットライン選択信号、及びチップ選択関連の信号を用いて前記第１スイッチ制御信号を等化及びプリチャージ制御信号として生成するコラムメインデコーダーと、前記ブロック選択信号及びチップ選択信号に応じて前記チップ選択関連の信号と前記第２スイッチ制御信号を生成するビットラインレベルコントローラーと、を含むことができる。
【００２４】
上述のような回路の構成によると、装置のパフォーマンス低下なしに、スタンバイ動作でメモリセルのトランジスタを通して流れる漏洩電流を減少または最小化することができる。
【発明の効果】
【００２５】
本発明は、デバイス動作特性の低下なしにスタンバイ動作においてパストランジスタを通して流れる漏洩電流を最小化または低減し得るという効果がある。また、スタンバイモードが比較的に長く持続される場合において、スタンバイ電圧がビットラインプリチャージ電圧として印加されるようにして、装置の動作特性の低下を最小化できるという長所がある。従って、本発明の技術は、スタンバイ動作で低電力特性の要求されるモバイル向きＳＲＡＭに有用である。
【発明を実施するための最良の形態】
【００２６】
上記の本発明の目的及びそのほかの目的、特性、そして利点は添付図を参照して以下に記述される本発明の詳しくて好ましい実施例の説明により一層明らかになるだろう。図面において互いに同一ないし類似な部分は説明及び理解の便意上同一ないし類似な参照符号で記載される。
【００２７】
図１は本発明の第１実施形態によるＳＲＡＭのセルコア回路図である。図１を参照すると、図９の回路に比べて、ビットライン電圧スイッチング部２００の構成が特異である。
【００２８】
電圧スイッチング部２００は、印加される第１スイッチ制御信号ＹＥＱに応じて第１電源電圧ＶＯＰをビットライン対ＢＬ，ＢＬｂに印加し、印加される第２スイッチ制御信号ＳＢＥＮｂに応じて第１電源電圧ＶＯＰよりも低いレベルを有する第２電源電圧ＶＳＢをビットライン対ＢＬ，ＢＬｂに印加する機能をする。
【００２９】
電圧スイッチング部２００は、第１電源電圧ＶＯＰにそれぞれのソースが共通に連結され、それぞれのドレインがビットライン対ＢＬ，ＢＬｂに共通に連結され、それぞれのゲートに第１スイッチ制御信号ＹＥＱを共通に受信する第１，２プリチャージトランジスタＰ１，Ｐ２と、第２電源電圧ＶＳＢにそれぞれのソースが共通に連結され、それぞれのドレインがビットライン対ＢＬ，ＢＬｂのうち１つＢＬと残りの１つＢＬｂに対応して連結され、それぞれのゲートに第２スイッチ制御信号ＳＢＥＮｂを共通に受信する第１，２Ｐ型駆動トランジスタＰ４，Ｐ５を基本的に含む。また、第１，２プリチャージトランジスタＰ１，Ｐ２のドレイン間にソース−ドレインチャンネルが連結され、ゲートに第１スイッチ制御信号ＹＥＱを受信する等化トランジスタＰ３が回路動作の円滑化のために具備される。
【００３０】
ビットライン対ＢＬ，ＢＬｂには、スタンバイ状態では第２電源電圧ＶＳＢが供給され、スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に第１電源電圧ＶＯＰが供給される。このような動作のために第１，２スイッチ制御信号ＹＥＱ，ＳＢＥＮｂの状態を制御するビットライン電圧制御部については後述する。例えば、第１電源電圧ＶＯＰの電圧レベルが約１．８Ｖである場合、第２電源電圧ＶＳＢの電圧レベルは約１．０ないし１．２Ｖに設定されることができる。
【００３１】
図１の回路がスタンバイモードに進入する場合、第２スイッチ制御信号ＳＢＥＮｂがローレベルとして印加され、第１スイッチ制御信号ＹＥＱがハイレベルとして印加される。よって、第１，２Ｐ型駆動トランジスタＰ４，Ｐ５がターンオンされて、動作電圧よりも低いスタンバイ電圧ＶＳＢがビットライン対ＢＬ，ＢＬｂに供給される。一方、第１スイッチ制御信号ＹＥＱがハイレベルとして印加されるため、第１，２プリチャージトランジスタＰ１，Ｐ２と等化トランジスタＰ３はターンオフ状態となる。したがって、スタンバイモードでは動作電圧ＶＯＰがビットライン対ＢＬ，ＢＬｂに供給されないため、ビットラインプリチャージ電圧はスタンバイ電圧のレベルに維持される。
【００３２】
具体例を挙げると、スタンバイモードでは１．０Ｖでビットライン電位がプリチャージされるため、１．８Ｖでプリチャージされた従来の一例の場合に比べて図８のパストランジスタＮ１，Ｎ２を通して流れる漏洩電流の量は大幅に減少される。
【００３３】
図１の回路がスタンバイ状態から動作状態に転換される場合、ビットライン対が第１電源電圧ＶＯＰのレベルに維持されるようにするため、第２スイッチ制御信号ＳＢＥＮｂがハイレベルとして印加され、第１スイッチ制御信号ＹＥＱがローレベルとして印加される。よって、プリチャージ及び等化部を構成するＰ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のターンオン動作によりビットライン対の電位が第１電源電圧ＶＯＰの動作電圧のレベルに上昇される。ここで、動作電圧ＶＯＰは、例えば、半導体メモリ装置に設置された内部電源電圧発生器から提供される電圧とすることができる。
【００３４】
図１の回路においては、ビットライン対の１つを基準にしてセルコアの概略的な連結構成を図示したが、同一ビットライン対に属する複数のメモリセルは他のビットライン対に属する複数のメモリセルとともにメモリセルブロックを構成し、そのような複数のメモリセルブロックをまとめて１つのメモリセルアレイを構成することができる。
【００３５】
以下、図２を参照して本発明の第２実施形態を説明する。図２は本発明の第２実施形態によるＳＲＡＭのセルコア拡張回路図である。図２を参照すると、複数のビットライン対が図９のような構成となってメモリセルブロックを形成し、メモリセルブロックに対応して１つのブロックセンスアンプ３００が連結されている。
【００３６】
図２において、それぞれのビットライン対に連結されるプリチャージ部１００は図９の場合のように３個のＰ型ＭＯＳトランジスタから構成され、図９における動作とは異なって、プリチャージ遮断制御信号ＹＥＱに応じてスタンバイ状態では非動作状態にされる。
【００３７】
重要な構成として、データライン電圧スイッチング部３００は、ブロックセンスアンプ３００の２つの入力端として機能するデータライン対ＲＳＤＬ，ＲＳＤＬｂに連結され、印加される第１スイッチ制御信号ＲＳＳＤＬに応じて第１電源電圧ＶＯＰをコラムパスゲートＭＰ１，ＭＰ２，・・・，ＭＰｎ，ＭＰｍを通してビットライン対ＢＬ，ＢＬｂに印加し、印加される第２スイッチ制御信号ＳＢＥＮｂに応じて第１電源電圧ＶＯＰよりも低いレベルを有する第２電源電圧ＶＳＢをコラムパスゲートＭＰ１，ＭＰ２，・・・，ＭＰｎ，ＭＰｍを通してビットライン対ＢＬ，ＢＬｂに印加する。データライン電圧スイッチング部３００の回路構成は図１におけるビットライン電圧スイッチング部２００と実質的に同一である。
【００３８】
ビットライン対ＢＬ，ＢＬｂには、スタンバイ状態では第２電源電圧ＶＳＢが供給され、スタンバイ状態から動作状態への転換時には予め設定された時間区間の間に第１電源電圧ＶＯＰが供給される。このような動作のためにプリチャージ遮断制御信号ＹＥＱと第１，２スイッチ制御信号ＲＳＳＤＬ，ＳＢＥＮｂの状態を制御するデータライン電圧制御部の構成及び動作については図３、図４、図５ａ、図５ｂを参照して説明される。
【００３９】
図３は本発明の実施形態に適用される電圧制御部の回路ブロック図である。図４は図２に係る動作タイミング図で、図５ａ及び図５ｂは図３の電圧制御部の一部の具現例をそれぞれ示す具体回路図である。
【００４０】
図３及び図５ｂを参照すると、前記データライン電圧制御部は、ブロック選択信号Ｓｉ、ビットライン選択信号Ｙ＿ＰＲＥ＜０：Ｎ＞、及びチップ選択関連の信号ＤＳＴｂを用いてプリチャージ遮断制御信号ＹＥＱを生成するコラムメインデコーダー５００と、ブロック選択信号Ｓｉ、リード制御信号ＲＣＯＮ、及びチップ選択信号ＣＳｂを用いてチップ選択関連の信号ＤＳＴｂと第１及び第２スイッチ制御信号ＲＳＳＤＬ，ＳＢＥＮｂを生成するビットラインレベルコントローラー６００からなることがわかる。図３の回路ブロックが図１に適用される場合、コラムメインデコーダー５００で生成される信号ＹＥＱが第１スイッチ制御信号となるだけで、構成上の大きな変化はない。
【００４１】
図３におけるＹ−メインデコーダー５００は、図５ａの具現例のように構成され、ビットラインレベルコントローラー６００は図５ｂの具現例のように構成される。図５ａを参照すると、ブロック選択信号Ｓｉとビットライン選択信号Ｙ＿ＰＲＥ＜０：Ｎ＞を受信してＮＡＮＤ応答を生成する第１ＮＡＮＤゲートＮＡＮ１と、第１ＮＡＮＤゲートＮＡＮ１の出力及びチップ選択関連の信号ＤＳＴｂを受信してＮＡＮＤ応答を生成する第２ＮＡＮＤゲートＮＡＮ２と、第２ＮＡＮＤゲートＮＡＮ２の出力を反転する第１インバーターＩＮＶ１と、第１ＮＡＮＤゲートＮＡＮ１の出力を反転する第２インバーターＩＮＶ２と、から構成されるコラムメインデコーダー５００の例が示される。
【００４２】
図５ｂには、ラッチ構成をなすＮＯＲゲートＮＯＲ１及びＮＯＲ２と、ＮＡＮＤゲートＮＡＮ１と、第１−３インバーターＩＮＶ１−ＩＮＶ３と、ＮＯＲゲートＮＯＲ３と、インバーターＩＮＶ１とからなるビットラインレベルコントローラー６００の例が示されている。前記ＮＡＮＤゲートＮＡＮ１の他側入力端に印加される信号ＲＣＯＮはリード関連の制御信号であって、例えばチップ選択信号とライトイネーブル信号を組合わせてリード動作モードでハイレベルとして出力されるように用意されることができる。前記ＮＯＲゲートからなるラッチ構成により、回路の動作安定が維持される。
【００４３】
図２に戻って、スタンバイモード及び動作モードにおける動作が図４を参照して説明される。スタンバイモードに進入する場合に第２スイッチ制御信号ＳＢＥＮｂは論理ローとして印加され、第１スイッチ制御信号ＲＳＳＤＬと記プリチャージ遮断制御信号ＹＥＱは全て論理ハイとして印加される。また、コラムパスゲートＭＰ１，ＭＰ２，ＭＰｎ，ＭＰｍのゲートに印加されるコラム選択バー信号Ｙｂ＜０＞，Ｙｂ＜ｎ＞は論理ローとして印加される。よって、データライン電圧スイッチング部３００内のＰ型ＭＯＳトランジスタＰ４，Ｐ５とコラムパスゲートＭＰ１，ＭＰ２，ＭＰｎ，ＭＰｍがターンオンされ、Ｐ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とビットラインプリチャージ及び等化部１００はターンオフされる。従って、データライン対ＲＳＤＬ，ＲＳＤＬｂの電圧レベルはスタンバイ電圧ＶＳＢのレベルにプリチャージされ、スタンバイ電圧ＶＳＢはコラムパスゲートＭＰ１，ＭＰ２，ＭＰｎ，ＭＰｍを通してビットライン対にも印加される。
【００４４】
つまり、ビットライン対の電圧レベルは、スタンバイモードで動作電圧ＶＯＰの電圧レベルよりも低いスタンバイ電圧ＶＳＢのレベルにプリチャージされるため、図８のメモリセルのパストランジスタを通して流れる漏洩電流よりも減らすようになる。図２の回路は、図１の回路とは異なって、１つのブロックセンスアンプごとに設置されるため、レイアウトに対するペナルティはない。従って、高集積化した半導体メモリ装置の場合に一層適合することができる。
【００４５】
図４を参照すると、図２に係る動作タイミング図である。図４において、ビットライン電圧はスタンバイ区間Ｔ１にはスタンバイ電圧ＶＳＢにプリチャージされ、動作区間Ｔ２への遷移が起こった場合に直ちに動作電圧ＶＯＰのレベルにプリチャージされることがわかる。信号ＣＳｂは外部チップ選択信号により制御される信号であって、チップがイネーブルされればロー状態となり、ディスエーブルされればハイ状態となる。波形ＣＳｂがハイ状態になると、信号ＤＳＴｂはロー状態になるが、これは図５ｂの回路構成に起因する。信号ＤＳＴｂがローであれば、第２スイッチ制御信号ＳＢＥＮｂはロー状態になる反面、第１スイッチ制御信号ＲＳＳＤＬはハイ状態となる。よって、スタンバイ区間Ｔ１では動作電圧ＶＯＰの供給が遮断され、動作電圧よりも低いスタンバイ電圧ＶＳＢの供給が許可される。ここで、セルアレイブロックを活性化させるブロック選択信号Ｓｉと信号ＣＳｂにより一応一度スタンバイモードから動作モードへ転換した以後には、ブロック選択信号Ｓｉの論理状態が変化しても図５ｂのラッチ構造によりラッチ出力ノードの論理はハイとして維持される。
【００４６】
このような動作スキムは、動作モードに遷移された回路がスタンバイモードに非常に頻繁に進入する場合を遮断できるように、動作安定性を確保するためのものである。そして、一定した時間以上にスタンバイモードが持続される場合に限って信号ＣＳｂを活性化させることができる。そのような場合にスタンバイモードの持続時間をカウンティングするカウンターを含むディップスタンバイ検出回路が採用されることができる。
【００４７】
図６は本発明の第２実施形態の拡張例を示す図である。図６を参照すると、図２に示される一つのセルアレイブロックが２個のセルアレイブロックに拡張された構造が示されている。それぞれのブロック構成はダミビットラインブロック１０，１２を除き、図２の各ブロックに対応する。このようにセルアレイブロック間ごとにまたは入出力Ｉ／Ｏ単位のセルブロック間ごとにダミビットラインブロックを配置する場合、スタンバイモードから動作モードへの転換時にダミビットライン対の電圧もノーマルビットラインと同一にスタンバイ電圧ＶＳＢレベルから動作電圧ＶＯＰのレベルに変換される。
【００４８】
よって、動作モードの転換時にメモリセルの縁部に置かれたビットライン（図６の場合にセルアレイブロック（Array Block-0）のビットラインＢＬｎｂとセルアレイブロック（Array Block-1）のビットラインＢＬＯ）のカップリングキャパシタンスは他のビットラインのカップリングキャパシタンスと同一になる。このように縁部にあるビットラインのカップリングキャパシタンスをダミビットラインの追加によって他のビットラインと同一にすることにより、動作モードへの転換時におけるビットライン電圧供給動作が全てのビットラインで同一になることにより、デバイスのパフォーマンスが安定化される。
【００４９】
つまり、スタンバイモードでパストランジスタを通して流れる漏洩電流が減らし、動作状態への転換時に安定的な動作実行が最適に保障されるようになる。
【００５０】
図７は本発明の実施形態による漏洩電流減少効果を説明するために提示された特性グラフである。図７において横軸は単位メモリセル内のパストランジスタのドレイン−ソース間の電圧ＶＤＳを、縦軸は漏洩電流量をさす。図面のグラフに示されるように、ビットライン電圧が約１．８Ｖであるときの漏洩電流は２．０ｐＡであるが、スタンバイモード進入に従いビットライン電圧を１．０Ｖに低くする場合に０．３８ｐＡに減らすことがわかる。従って、高集積メモリの場合において、例えば、１２８Ｍｂの場合を適用して換算すると、メモリセルのアクセストランジスタを通して流れるスタンバイ電流を２５６μＡから４８．６４μＡに大幅減少させることができる。
【００５１】
そこで、本発明ではスタンバイモードではビットラインプリチャージレベルを２種類のレベルに制御することにより、漏洩電流が最小化されてスタンバイ電流が最大限に減少され、アクティブモードへの転換時にビットライン電圧が動作電圧のレベルに迅速に回復されるため、ＡＣ特性が安定化される。
【００５２】
上述のように、本発明の実施形態によると、スタンバイモードでは動作電圧よりも低い電圧を印加することにより、メモリセルを通して流れる電流が最小化または減少される。また、デバイス特性が低下されずにスタンバイ電流が減らし、ウェークアップタイムが速くなる。特に、６トランジスタメモリセルを単位メモリセルとして用いるＳＲＡＭにおいて、ビットラインに印加されるプリチャージ電圧を本発明の回路を用いて印加する場合にデバイスのパフォーマンス低下なしに低電力化が容易に達成される。
【００５３】
本明細書に提示した概念を特定の適用例に限らず、様々な方式により適用できることをは当該技術の知識を有したものならばだれでも理解できるだろう。提示された電圧スイッチング回路内のトランジスタ及び各種ゲート回路に対する細部的構成は本発明を具体例をもって示すものであり、より効率的で且つ回路設計者に利用可能なそのほかの多くの方法が有り得る。したがって、これに対する詳細な具現は本発明に含まれるものであり、請求項の範囲から外れないものとする。
【００５４】
一方、本発明の詳細な説明では具体例に関して説明したが、本発明の範囲から外れない限度内で様々な変形が可能なのは勿論のことである。例えば、実施形態に対して変更を加えてスタンバイ電圧ＶＳＢとして維持されたビットライン電位を迅速に動作電圧ＶＯＰのレベルに至るようにするために、動作モードへの転換時に一定した時間区間の間には前記動作電圧よりも高い高電圧を印加することができるだろう。つまり、動作区間の初期の高電圧を一時的に印加してから動作電圧を印加する場合、動作区間の初期にビットラインプリチャージ電圧として動作電圧をそのまま印加する場合に比べウェークアップタイムは顕著に速くなって半導体メモリ装置のパフォーマンスは改善されることもできる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態によるＳＲＡＭのセルコア回路図である。
【図２】本発明の第２実施形態によるＳＲＡＭのセルコア拡張回路図である。
【図３】本発明の実施形態に適用される電圧制御部の回路ブロック図である。
【図４】図２に係る動作タイミング図である。
【図５ａ】図３の電圧制御部の一部具現例をそれぞれ示す具体回路図である。
【図５ｂ】図３の電圧制御部の一部具現例をそれぞれ示す具体回路図である。
【図６】本発明の第２実施形態の拡張例を示す図である。
【図７】本発明の実施形態による漏洩電流減少効果を説明するために提示された特性グラフである。
【図８】通常のＳＲＡＭセルの回路構成図である。
【図９】図８のセルを複数で有する従来のＳＲＡＭのセルコア回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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