(57)【要約】【課題】実装面積の向上を図り、かつページ読み出し動作に遅延を生じさせない半導体記憶装置を得る。【解決手段】 ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞入力部において、４段直列（Ｇ２１〜Ｇ２４）接続構成の初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞を受け、反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。また、バッファＧ２３の反転制御入力は“Ｌ”固定（fix）される。インバータＧ２４，Ｇ２５によってラッチ部５１を形成し、インバータＧ２４の出力が内部アドレスＩＡＤ＜１：０＞となる。マルチプレクス入出力部Ｐ２を介して入出力されるマルチプレクス部分は、外部アドレスＥＡＤ＜１７：２＞と外部データＥＤ＜１５：０＞とが多重化される。【選択図】図３
2006202398.tif 000002
【特許請求の範囲】
【請求項１】
外部アドレス信号を入力し、外部データ信号を入出力する半導体記憶装置であって、前記外部アドレス信号は、ページ読み出し時に内容を変化させる必要がある第１のアドレス信号と、ページ読み出し時に内容を変化させる必要がない第２のアドレス信号とを含み、
前記第１のアドレス信号の入力用に設けられる入力部と、
前記第２のアドレス信号の少なくとも一部入力と前記外部データ信号の少なくとも一部入出力とを多重化して設けられる多重入出力部と、
制御信号に基づき、外部より入力される前記第１及び第２のアドレス信号、並びに前記外部データ信号をラッチするラッチ動作を実行するとともに、内部より得られる内部出力データを前記外部データ信号として出力するデータ出力動作を実行するアドレス・データラッチ回路とを備え、
前記アドレス・データラッチ回路は、前記第２のアドレス信号の少なくとも一部入力及び前記データ信号の少なくとも一部入出力が競合しないマルチプレクス方式で前記ラッチ動作及び前記データ出力動作を行う、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記制御信号は有効アドレス検知信号を含み、
前記アドレス・データラッチ回路は、
前記第２のアドレス信号に対し、前記有効アドレス検知信号の制御下で前記ラッチ動作を行い、前記第１のアドレス信号に対し、前記有効アドレス検知信号に関係なく前記ラッチ動作を行う、
半導体記憶装置。
【請求項３】
請求項１あるいは請求項２記載の半導体記憶装置であって、
前記半導体記憶装置は、前記アドレス・データラッチ回路を含み実動作を行う半導体チップと、前記半導体チップ外の領域に設けられた半導体チップ外領域部とを有し、
前記半導体チップは、
前記第１のアドレス信号入力用の第１の内部入力部と、
前記第２のアドレス信号の少なくとも一部入力用の第２の内部入力部と、
前記データ信号の少なくとも一部入出力用の内部入出力部とを有し、前記第１及び第２の内部入力部並びに前記内部入出力部はそれぞれ独立して設けられ、
前記チップ外領域部は、
前記第１のアドレス信号を入力する外部入力部と、
前記第２のアドレス信号の少なくとも一部と前記外部データ信号の少なくとも一部と多重化して入出力する外部入出力部とを有し、前記外部入力部及び前記外部入出力部はそれぞれ独立して設けられ、
前記外部入力部は、前記第１の内部入力部と第１の信号線を介して電気的に接続され、
前記外部入出力部は、第２の信号線を介して前記第２の内部入力部と電気的に接続されるとともに、第３の信号線を介して前記内部入出力部と電気的に接続され、
前記入力部は前記外部入力部を含み、前記多重入出力部は前記外部入出力部を含む、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アドレス信号とデータ信号との少なくとも一部がマルチプレキシングされる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、データ送受信レートを高く保つためには一般的に広いバス幅（データビット数）が必要となる。一方、携帯電話に代表される携帯型の電子機器においては、実装面積の問題はデータ転送レートに匹敵する重要性を有する。
【０００３】
そのため、実装面積の低減化を図るべく、データ信号とアドレス信号との少なくとも一部を多重化するマルチプレクス方式が提案されており、上記マルチプレクス方式を採用することによりアドレス，データ線の実質的な本数を減らすことなく、実装面積を削減することが可能となる。上記マルチプレクス方式に関し、例えば、特許文献１あるいは特許文献２に開示されている。
【０００４】
【特許文献１】特開平５−２８２８８２号公報
【特許文献２】特開平５−２８２２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記マルチプレクス方式においては多重化対象となるデータ入出力とアドレス入力とが排他的関係になるため、ページアクセスのようにデータ出力とアドレス入力とが頻繁に交代するアクセスの場合、マルチプレクス方式を採用しない非マルチプレクス方式の半導体記憶装置と比較して動作遅延を余儀なくされるという問題点があった。
【０００６】
この発明は上記問題点を解決するためになされたもので、実装面積の向上を図り、かつページアクセス（ページ読み出し）動作に遅延を生じさせない半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る請求項１記載の半導体記憶装置は、外部アドレス信号を入力し、外部データ信号を入出力する半導体記憶装置であって、前記外部アドレス信号は、ページ読み出し時に内容を変化させる必要がある第１のアドレス信号と、ページ読み出し時に内容を変化させる必要がない第２のアドレス信号とを含み、前記第１のアドレス信号の入力用に設けられる入力部と、前記第２のアドレス信号の少なくとも一部入力と前記外部データ信号の少なくとも一部入出力とを多重化して設けられる多重入出力部と、制御信号に基づき、外部より入力される前記第１及び第２のアドレス信号、並びに前記外部データ信号をラッチするラッチ動作を実行するとともに、内部より得られる内部出力データを前記外部データ信号として出力するデータ出力動作を実行するアドレス・データラッチ回路とを備え、前記アドレス・データラッチ回路は、前記第２のアドレス信号の少なくとも一部入力及び前記データ信号の少なくとも一部入出力が競合しないマルチプレクス方式で前記ラッチ動作及び前記データ出力動作を行っている。
【発明の効果】
【０００８】
この発明における請求項１記載の半導体記憶装置のアドレス・データラッチ回路は、第２のアドレス信号の少なくとも一部入力及びデータ信号の少なくとも一部入出力が競合しないマルチプレクス方式でラッチ動作及びデータ出力動作を行うことにより、実装面積の削減を図ることができる。
【０００９】
さらに、ページ読み出し時に変化させる必要がある第１のアドレス信号についてはマルチプレクス方式を用いていないため、ページ読み出し動作に遅延が生じることはない。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
（構成）
図１はこの発明の実施の形態１である半導体記憶装置の外部信号の入出力を示す説明図である。同図に示すように、半導体チップ１（２５６Ｍｂ×１６NOR型フラッシュメモリ）は、外部より外部チップイネーブル信号＃ＥＣＥ、外部有効アドレス検知信号＃ＥＡＤＶ、外部書き込みイネーブル信号＃ＥＷＥ、外部出力イネーブル信号＃ＥＯＥ、外部アドレスＥＡＤ＜１：０＞、外部アドレスＥＡＤ＜１７：２＞（外部（入力）データＥＤ＜１５：０＞）、及び外部アドレスＥＡＤ＜２３：１８＞それぞれ受け、外部に外部（出力）データＥＤ＜１５：０＞を出力する。
【００１１】
外部アドレスＥＡＤ＜２３：０＞において、外部アドレスＥＡＤ＜１：０＞はページ読み出し時に内容を変化させる必要があるアドレス信号（第１のアドレス信号）であり、外部アドレスＥＡＤ＜２３：２＞はページ読み出し時に内容を変化させる必要がない信号（第２のアドレス信号）である。
【００１２】
そして、実施の形態１においては、外部アドレスＥＡＤ＜２３：２＞の一部である外部アドレスＥＡＤ＜１７：２＞と外部データＥＤ＜１５：０＞とを多重化して共有するマルチプレクス方式を採用している。
【００１３】
図２は半導体チップ１内における外部制御信号のバッファ部分を示す説明図である。同図に示すように、ＣＥバッファ２５、ＯＥバッファ２６、ＷＥバッファ２７及びＡＤＶバッファ２８は、パッド１５，１６，１７及び１８を介して外部チップイネーブル信号＃ＥＣＥ、外部出力イネーブル信号＃ＥＯＥ、外部書き込みイネーブル信号＃ＥＷＥ及び外部有効アドレス検知信号＃ＥＡＤＶを受ける。
【００１４】
ＣＥバッファ２５は、外部チップイネーブル信号＃ＥＣＥをバッファリングして内部チップイネーブル信号＃ＩＣＥとして出力し、ＯＥバッファ２６は内部チップイネーブル信号＃ＩＣＥの制御下で外部出力イネーブル信号＃ＥＯＥをバッファリングして内部出力イネーブル信号＃ＩＯＥとして出力し、ＷＥバッファ２７は内部チップイネーブル信号＃ＩＣＥの制御下で外部書き込みイネーブル信号＃ＥＷＥをバッファリングして内部書き込みイネーブル信号＃ＩＷＥとして出力し、ＡＤＶバッファ２８は内部チップイネーブル信号＃ＩＣＥの制御下で外部有効アドレス検知信号＃ＥＡＤＶをバッファリングして内部有効アドレス検知信号＃ＩＡＤＶとして出力する。
【００１５】
図３は半導体チップ１内におけるアドレス・データラッチ回路の内部構成を示す回路図である。なお、図３においては、説明の都合上、パッドの図示を省略し、それに代えてページアドレス入力部Ｐ１、マルチプレクス入出力部Ｐ２、及びアドレス入力部Ｐ３の符号のみ記している。また、図３では１ビット信号に対応する回路構成のみ示しているが、外部アドレスＥＡＤ＜１：０＞を入力する部分は図示した１ビット構成部が実際には２つ（２ビット分）存在し、外部アドレスＥＡＤ＜１７：２＞の入力及び外部データＥＤ＜１５：０＞の出力を行うマルチプレクス部分は図示した１ビット構成部が実際には１６個存在し、外部アドレスＥＡＤ＜２３：１８＞の入力部分は図示した１ビット構成部が実際には６個存在する。
【００１６】
図３に示すように、アドレス・データラッチ回路２のラッチ動作及びデータ出力動作の制御信号として、内部チップイネーブル信号＃ＩＣＥ、内部書き込みイネーブル信号＃ＩＷＥ、内部出力イネーブル信号＃ＩＯＥ、内部有効アドレス検知信号＃ＩＡＤＶが入力される。
【００１７】
まず、ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞の入力部分について説明する。４段直列に接続されたインバータ（バッファ）Ｇ２１〜Ｇ２４における初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞（のうちのいずれか一の信号）を受ける。このバッファＧ２１は反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。また、バッファＧ２３の反転制御入力は“Ｌ”固定（fix）される。インバータＧ２４はインバータＧ２５とループを構成することによりラッチ部５１を形成し、インバータＧ２４の出力が内部アドレスＩＡＤ＜１：０＞（のうちのいずれか一の信号）となる。
【００１８】
次に、マルチプレクス入出力部Ｐ２を介して入出力されるマルチプレクス部分について説明する。４段直列に接続されたインバータ（バッファ）Ｇ２６〜Ｇ２９における初段のバッファＧ２６は外部アドレスＥＡＤ＜１７：２＞（のうちのいずれか一の信号）あるいは外部（入力）データＥＤ＜１５：０＞（のうちのいずれか一の信号）を受ける。そして、バッファＧ２６は反転制御入力に内部チップイネーブル信号＃ＩＣＥを受け、バッファＧ２８は反転制御入力に内部書き込みイネーブル信号＃ＩＷＥを受ける。インバータＧ２９はインバータＧ３０とループを構成することによりラッチ部５４を形成し、インバータＧ２９の出力が内部入力データＩＤ＜１５：０＞（のうちのいずれか一の信号）となる。
【００１９】
バッファＧ２６の出力は３段直列に接続されたインバータ（バッファ）Ｇ３１〜Ｇ３３における初段のインバータＧ３１の入力にも接続される。バッファＧ３２の反転制御入力には内部有効アドレス検知信号＃ＩＡＤＶが入力される。インバータＧ３３はインバータＧ３４とループを構成することによりラッチ部５２を形成し、インバータＧ３３の出力が内部アドレスＩＡＤ＜１７：２＞（のうちのいずれか一の信号）となる。
【００２０】
また、内部出力イネーブル信号＃ＩＯＥを反転制御入力とするバッファＧ３５は内部出力データＯＵＴＤ＜１５：０＞（のうちのいずれか一の信号）を入力する。このバッファＧ３５の出力が外部（出力）データＥＤ＜１５：０＞となる。
【００２１】
最後に、アドレス入力部Ｐ３を介して入力される外部アドレスＥＡＤ＜２３：１８＞の入力部分について説明する。４段直列に接続されたインバータ（バッファ）Ｇ３６〜Ｇ３９における初段のバッファＧ３６は外部アドレスＥＡＤ＜２３：１８＞（のうちのいずれか一の信号）を受ける。このバッファＧ３６は反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。また、バッファＧ３８の反転制御入力に内部有効アドレス検知信号＃ＩＡＤＶを受ける。インバータＧ３９はインバータＧ４０とループを構成することによりラッチ部５３を構成し、インバータＧ３９の出力が内部アドレスＩＡＤ＜２３：１８＞（のうちのいずれか一の信号）となる。
【００２２】
このような構成において、外部アドレスＥＡＤ＜２３：０＞の入力時は、内部チップイネーブル信号＃ＩＣＥが“Ｌ”、内部有効アドレス検知信号＃ＩＡＤＶが“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥが“Ｈ”、内部出力イネーブル信号＃ＩＯＥが“Ｈ”となるため、外部アドレスＥＡＤ＜１：０＞が内部アドレスＩＡＤ＜１：０＞、外部アドレスＥＡＤ＜１７：２＞が内部アドレスＩＡＤ＜１７：２＞、外部アドレスＥＡＤ＜２３：１８＞が内部アドレスＩＡＤ＜２３：１８＞としてラッチ部５１〜５３にそれぞれ取り込まれるラッチ動作が行われる。
【００２３】
一方、データ入力時は、内部チップイネーブル信号＃ＩＣＥが“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥが“Ｌ”、内部有効アドレス検知信号＃ＩＡＤＶが“Ｈ”、内部出力イネーブル信号＃ＩＯＥが“Ｈ”となるため、外部（入力）データＥＤ＜１５：０＞が内部入力データＩＤ＜１５：０＞としてラッチ部５４に取り込まれるラッチ動作が行われる。
【００２４】
また、データ出力時（ページ読み出し時を含む）は、内部チップイネーブル信号＃ＩＣＥが“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥが“Ｈ”、内部有効アドレス検知信号＃ＩＡＤＶが“Ｈ”、内部出力イネーブル信号＃ＩＯＥが“Ｌ”となるため、外部アドレスＥＡＤ＜１：０＞が内部アドレスＩＡＤ＜１：０＞として取り込まれ、内部出力データＯＵＴＤ＜１５：０＞が外部（出力）データＥＤ＜１５：０＞として外部に出力されるデータ出力動作が行われる。
【００２５】
したがって、マルチプレクサ部分において、アドレス入力時、データ入力時及びデータ出力において、外部アドレスＥＡＤ＜１７：２＞と外部データＥＤ＜１５：０＞とが競合しないように、ラッチ動作及びデータ出力動作が行える。
【００２６】
上述のように、アドレス・データラッチ回路２は、外部アドレスＥＡＤ＜１：０＞に対し、内部有効アドレス検知信号＃ＩＡＤＶに関係なくラッチ動作を行うことにより、外部アドレスＥＡＤ＜２３：２＞を変化させることなく、外部アドレスＥＡＤ＜１：０＞のみを変化させるページ読み出し動作を比較的簡単な制御内容で実行することができる。
【００２７】
（ページ読み出し動作）
図４は実施の形態１の半導体記憶装置のページ読み出し動作を示すタイミング図である。実施の形態１の半導体記憶装置はページ読み出し時動作を内部アドレスＩＡＤ＜１：０＞の変化によって行っている。なお、図４で示していないが、読み出し動作時は、内部チップイネーブル信号＃ＩＣＥは“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥは“Ｈ”で固定される。
【００２８】
同図を参照して、時刻ｔ１以前は、内部有効アドレス検知信号＃ＩＡＤＶ及び内部出力イネーブル信号＃ＩＯＥが共に“Ｈ”であり、時刻ｔ１に内部有効アドレス検知信号＃ＩＡＤＶが“Ｌ”に立ち下がると、時刻ｔ１からセットアップ時間ｔＡＶＶＨ内において、内部アドレスＩＡＤ＜１：０＞、内部アドレスＩＡＤ＜１７：２＞及び内部アドレスＩＡＤ＜２３：１８＞が確定する。
【００２９】
そして、時刻ｔ２に内部有効アドレス検知信号＃ＩＡＤＶが“Ｈ”に立ち上がると、時刻ｔ２からホールド時間ｔＶＨＡＸ経過まで内部アドレスＩＡＤ＜１７：２＞及び内部アドレスＩＡＤ＜２３：１８＞は状態を保持する。なお、内部アドレスＩＡＤ＜１：０＞は内部有効アドレス検知信号＃ＩＡＤＶによって制御されないため、時刻ｔ２からホールド時間ｔＶＨＡＸ経過後も状態（Ａ０）を保持する。
【００３０】
その後、時刻ｔ３に内部出力イネーブル信号＃ＩＯＥが“Ｌ”に立ち下がり、その後の時刻ｔ５（時刻ｔ１からアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(random)経過後）において、内部アドレスＩＡＤ＜１：０＞が“Ａ０”（内部アドレスＩＡＤ＜２３：２＞は１回のページ読み出し動作では固定）に対応する内部出力データＯＵＴＤ＜１５：０＞の“Ｄ０”が出力される。
【００３１】
この時刻ｔ５時において、内部アドレスＩＡＤ＜１：０＞のアドレスも“Ａ０”から“Ａ１”に変化し、時刻ｔ５からアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)経過後に、内部アドレスＩＡＤ＜１：０＞の“Ａ１”に対応する内部出力データＯＵＴＤ＜１５：０＞である“Ｄ１”が出力される。
【００３２】
次に、時刻ｔ６時において、内部アドレスＩＡＤ＜１：０＞のアドレスが“Ａ１”から“Ａ２”に変化し、時刻ｔ６からアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)経過後に、内部アドレスＩＡＤ＜１：０＞の“Ａ２”に対応する内部出力データＯＵＴＤ＜１５：０＞である“Ｄ２”が出力される。
【００３３】
同様に、時刻ｔ７時において、内部アドレスＩＡＤ＜１：０＞のアドレスが“Ａ２”から“Ａ３”に変化し、時刻ｔ７からアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)経過後に、内部アドレスＩＡＤ＜１：０＞の“Ａ３”に対応する内部出力データＯＵＴＤ＜１５：０＞である“Ｄ３”が出力される。
【００３４】
そして、時刻ｔ８に内部出力イネーブル信号＃ＩＯＥが“Ｈ”に立ち上がり、時刻ｔ８からデータ出力終了遅延時間ｔＧＨＱＺ経過後の時刻ｔ９に内部出力データＯＵＴＤ＜１５：０＞の値が不定となる。
【００３５】
このように、実施の形態１では、ページ読み出し時に値が変化する内部アドレスＩＡＤ＜１：０＞部分はマルチプレクス部分に割り当てることなく、ページ読み出し時に値を変化させる必要のない内部アドレスＩＡＤ＜１７：２＞部分を外部データＥＤ＜１５：０＞とのマルチプレクス部分に割り当てている。
【００３６】
したがって、ページ読み出し動作の最初のデータ（Ｄ０）の読み出し時間は通常のランダムアクセス読み出しと同様なアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(random)を要するが、２つめ以降のデータ（Ｄ１〜Ｄ３）については、非マルチプレクス方式のメモリと同様に短いアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)で済む。動作電源が１．８Ｖで読み出し時間（センスアンプ読み出し時間を含む）が１００ｎｓ程度の規格の一般的なＮＯＲ型フラッシュメモリにおいて、ページアドレス入力サイクル時間ｔＲＣとして２５ｎｓ程度が期待できる。
【００３７】
したがって、ページアドレス入力サイクル時間ｔＲＣをアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)と同一に設定することにより、非マルチプレクス方式と同様に、高速なページ読み出し動作が行える。
【００３８】
このように、アドレス・データラッチ回路２は、外部アドレスＥＡＤ＜１７：２＞及び外部データＥＤ＜１５：０＞が競合しないマルチプレクス方式でラッチ動作及びデータ出力動作を行うことにより、実装面積の削減を図ることができる。
【００３９】
さらに、ページ読み出し時に変化させる必要がある外部アドレスＥＡＤ＜１：０＞についてはマルチプレクス方式を用いていないため、ページ読み出し動作に遅延が生じることはない。
【００４０】
（効果の検討）
図５〜図７は実施の形態１の効果を説明するための比較用半導体記憶装置の構成及び動作を示す説明図である。比較用半導体記憶装置はマルチプレクス方式を用いた場合の一般的な構成例として示されたものである。
【００４１】
図５は比較用半導体記憶装置の外部信号の入出力を示す説明図である。同図に示すように、半導体チップ３１（２５６Ｍｂ×１６NOR型フラッシュメモリ）は、外部より外部チップイネーブル信号＃ＥＣＥ、外部有効アドレス検知信号＃ＥＡＤＶ、外部書き込みイネーブル信号＃ＥＷＥ、外部出力イネーブル信号＃ＥＯＥ、外部アドレスＥＡＤ＜１５：０＞（外部（入力）データＥＤ＜１５：０＞）、及び外部アドレスＥＡＤ＜２３：１６＞それぞれ受け、外部に外部（出力）データＥＤ＜１５：０＞を出力する。
【００４２】
そして、比較用半導体記憶装置においては、外部アドレスＥＡＤ＜１５：０＞と外部データＥＤ＜１５：０＞とがバスを共有するマルチプレクス方式を採用している。
【００４３】
なお、半導体チップ３１内における外部制御信号のバッファ部分は図２で示した実施の形態１と同様であるため、説明を省略する。
【００４４】
図６は半導体チップ３１内におけるアドレス・データラッチ回路の内部構成を示す回路図である。なお、図６においては、説明の都合上、パッドの図示を省略し、その代わりにマルチプレクス入出力部Ｐ１２及びアドレス入力部Ｐ１３の符号を記している。また、図６では１ビット信号に対応する回路構成のみ示しているが、マルチプレクス入出力部Ｐ１２を介して外部アドレスＥＡＤ＜１５：０＞の入力及び外部データＥＤ＜１５：０＞の出力を行うマルチプレクス部分は図示した１ビット構成部が実際には１６個存在し、アドレス入力部Ｐ１３を介して入力される外部アドレスＥＡＤ＜２３：１６＞の入力部分は図示した１ビット構成部が実際には８個存在する。
【００４５】
まず、マルチプレクス部分について説明する。４段直列に接続されたインバータ（バッファ）Ｇ４６〜Ｇ４９における初段のバッファＧ４６は外部アドレスＥＡＤ＜１５：０＞（のうちのいずれか一の信号）あるいは外部（入力）データＥＤ＜１５：０＞（のうちのいずれか一の信号）を受ける。そして、バッファＧ４６は反転制御入力に内部チップイネーブル信号＃ＩＣＥを受け、バッファＧ４８は反転制御入力に内部書き込みイネーブル信号＃ＩＷＥを受ける。インバータＧ４９はインバータＧ５０とループを構成することによりラッチ部５５を形成し、インバータＧ４９の出力が内部入力データＩＤ＜１５：０＞（のうちのいずれか一の信号）となる。
【００４６】
バッファＧ４６の出力は３段直列に接続されたインバータ（バッファ）Ｇ５１〜Ｇ５３における初段のインバータＧ５１の入力にも接続される。バッファＧ５２の反転制御入力には内部有効アドレス検知信号＃ＩＡＤＶが入力される。インバータＧ５３はインバータＧ５４とループを構成することによりラッチ部５６を形成し、インバータＧ５３の出力が内部アドレスＩＡＤ＜１５：０＞（のうちのいずれか一の信号）となる。
【００４７】
また、内部出力イネーブル信号＃ＩＯＥを反転制御入力とするバッファＧ５５は内部出力データＯＵＴＤ＜１５：０＞（のうちのいずれか一の信号）を入力する。このバッファＧ５５の出力が外部（出力）データＥＤ＜１５：０＞となる。
【００４８】
次に、外部アドレスＥＡＤ＜２３：１６＞の入力部分について説明する。４段直列に接続されたインバータ（バッファ）Ｇ５６〜Ｇ５９における初段のバッファＧ５６は外部アドレスＥＡＤ＜２３：１６＞（のうちのいずれか一の信号）を受ける。このバッファＧ５６は反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。また、バッファＧ５８の反転制御入力に内部有効アドレス検知信号＃ＩＡＤＶを受ける。インバータＧ５９はインバータＧ６０とループを構成することによりラッチ部５７を形成し、インバータＧ５９の出力が内部アドレスＩＡＤ＜２３：１６＞（のうちのいずれか一の信号）となる。
【００４９】
このような構成において、外部アドレスＥＡＤ＜２３：０＞入力時は、内部チップイネーブル信号＃ＩＣＥが“Ｌ”、内部有効アドレス検知信号＃ＩＡＤＶが“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥが“Ｈ”、内部出力イネーブル信号＃ＩＯＥが“Ｈ”となるため、外部アドレスＥＡＤ＜１５：０＞が内部アドレスＩＡＤ＜１５：０＞、外部アドレスＥＡＤ＜２３：１６＞が内部アドレスＩＡＤ＜２３：１６＞としてそれぞれラッチ部５６，５７に取り込まれるラッチ動作が実行される。
【００５０】
一方、データ入力時は、内部チップイネーブル信号＃ＩＣＥが“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥが“Ｌ”、内部有効アドレス検知信号＃ＩＡＤＶが“Ｈ”、内部出力イネーブル信号＃ＩＯＥが“Ｈ”となるため、外部（入力）データＥＤ＜１５：０＞が内部入力データＩＤ＜１５：０＞としてラッチ部５５に取り込まれるラッチ動作が実行される。
【００５１】
また、データ出力時（ページ読み出し時を含む）は、内部チップイネーブル信号＃ＩＣＥが“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥが“Ｈ”、内部有効アドレス検知信号＃ＩＡＤＶが“Ｈ”、内部出力イネーブル信号＃ＩＯＥが“Ｌ”となるため、内部出力データＯＵＴＤ＜１５：０＞が外部（出力）データＥＤ＜１５：０＞として外部に出力される。
【００５２】
図７は比較用半導体記憶装置の半導体記憶装置のページ読み出し動作を示すタイミング図である。比較用半導体記憶装置はページ読み出し動作を、実施の形態１と同様、内部アドレスＩＡＤ＜１：０＞の変化によって行っている。なお、図７で示していないが、読み出し動作時は、内部チップイネーブル信号＃ＩＣＥは“Ｌ”、内部書き込みイネーブル信号＃ＩＷＥは“Ｈ”で固定される。
【００５３】
比較用半導体記憶装置において、ページ読み出し動作の最初のデータ（Ｄ０）に関しては、実施の形態１の半導体記憶装置と同様であり、図７の時刻ｔ１′〜ｔ５′が図４の時刻ｔ１〜ｔ５に対応する。そして、ページ読み出し動作の２番目以降のデータ（Ｄ１〜Ｄ３）に関しては、比較用半導体記憶装置と実施の形態１の半導体記憶装置とは異なっている。
【００５４】
図７を参照して、時刻ｔ６′において内部出力イネーブル信号＃ＩＯＥが立ち上がり、データ出力終了遅延時間ｔＧＨＱＺ経過後に内部アドレスＩＡＤ＜１５：０＞は不定となる。
【００５５】
そして、時刻ｔ１１以前（時刻ｔ７′等）は、内部有効アドレス検知信号＃ＩＡＤＶ及び内部出力イネーブル信号＃ＩＯＥが共に“Ｈ”であり、時刻ｔ１１に内部有効アドレス検知信号＃ＩＡＤＶが“Ｌ”に立ち下がると、時刻ｔ１１からセットアップ時間ｔＡＶＶＨ内において、内部アドレスＩＡＤ＜１５：０＞と内部アドレスＩＡＤ＜２３：１６＞（図示せず）とで規定するアドレス“Ａ１”が確定する。以下、説明の都合上、内部アドレスＩＡＤ＜２３：１６＞についての説明は省略する。
【００５６】
そして、時刻ｔ１２に内部有効アドレス検知信号＃ＩＡＤＶが“Ｈ”に立ち上がると、時刻ｔ１２からホールド時間ｔＶＨＡＸ経過まで内部アドレスＩＡＤ＜１５：０＞は状態を保持する。
【００５７】
その後、時刻ｔ１３に内部出力イネーブル信号＃ＩＯＥが“Ｌ”に立ち下がり、時刻ｔ１３からデータ出力開始遅延時間ｔＧＬＱＶ後（＝ｔ１４）に内部出力データＯＵＴＤ＜１５：０＞としてのデータ（Ｄ１）が現れる。
【００５８】
そして、時刻ｔ１４に内部出力イネーブル信号＃ＩＯＥが“Ｈ”に立ち上がり、時刻ｔ１４からデータ出力終了遅延時間ｔＧＨＱＺ後（＝ｔ１５）に、内部出力データＯＵＴＤ＜１５：０＞の内容は不定となる。
【００５９】
その後、時刻ｔ１６に内部有効アドレス検知信号＃ＩＡＤＶが“Ｌ”になることにより、内部アドレスＩＡＤ＜１５：０＞（実際に変化するのは内部アドレスＩＡＤ＜１：０＞のみ）が“Ａ１”から“Ａ２”に変化し、内部アドレスＩＡＤ＜１５：０＞で指定するアドレス“Ａ２”についての読み出し動作がアドレス“Ａ１”の場合と同様に行われる。
【００６０】
このように、比較用半導体記憶装置では、ページ読み出し時に値が変化する内部アドレスＩＡＤ＜１：０＞部分がマルチプレクス方式に用いられている。
【００６１】
したがって、ページ読み出し動作の最初のデータ（Ｄ０）の読み出し時間は通常のランダムアクセス読み出しと同様なアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(random)を要し、２つめ以降のデータについては、実施の形態１の半導体記憶装置、すなわち、非マルチプレクス方式とは異なるアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)（＝ｔＡＶＶＨ＋ｔＶＨＡＸ＋ｔＧＬＱＶ）を要してしまう。このような構成の比較用半導体記憶装置を、動作電源が１．８Ｖでアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(random)が１００ｎｓ程度の規格の一般的なＮＯＲ型フラッシュメモリを用いて実現した場合、アドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)は４５（＝１０＋１０＋２５）ｎｓ程度となると推測される。
【００６２】
さらに、データ出力終了遅延時間ｔＧＨＱＺを考慮して、ページアドレス入力サイクル時間ｔＲＣを決定する必要がある、すなわち、｛ｔＲＣ≧ｔＡＶＶＨ＋ｔＶＨＡＸ＋ｔＧＬＱＶ＋ｔＧＨＱＺ｝を満足するページアドレス入力サイクル時間ｔＲＣを決定する必要がある。したがって、上述した一般的なＮＯＲ型フラッシュメモリに適用された場合、ページアドレス入力サイクル時間ｔＲＣは少なくとも６５（＝１０＋１０＋２５＋２０）ｎｓ程度は必要となると推測される。
【００６３】
このように、比較用半導体記憶装置は、ページアドレス入力サイクル時間ｔＲＣをアドレス遷移後データ確定遅延時間ｔＡＶＱＶ(page)＋データ出力終了遅延時間ｔＧＨＱＺ以上の長期間要するため、本実施の形態１に比べて、ページ読み出し動作が遅くなることは歴然としている。
【００６４】
したがって、上記比較用半導体記憶装置に代表される一般的なマルチプレクス方式の半導体記憶装置では、実装面積の削減（入出力ピン数の削減）は実施の形態１と同様となるが、実施の形態１のように高速なページ読み出し動作は到底不可能である。すなわち、実施の形態１の半導体記憶装置は、上記比較用半導体記憶装置に代表される一般的なマルチプレクス方式の半導体記憶装置に比べ、高速なページ読み出し動作を行えるという、優位性を有する。
【００６５】
＜実施の形態２＞
アドレス信号とデータ信号とのマルチプレクス方式の採用に際し、半導体チップに設けられるチップ用パッドと、外部配線を介してチップ用パッドに電気的に接続される外部接続用パッドとが１対１にする必要はない。この点を考慮したのが実施の形態２の半導体記憶装置である。
【００６６】
図８はこの発明の実施の形態２である半導体記憶装置のパッド構成を示す説明図である。同図に示すように、半導体チップ１内の領域を意味する半導体チップ内領域３においては、非マルチプレクス方式の各パッドと同様に、外部アドレスＥＡＤ＜１：０＞入力用のチップ用パッド１１、外部アドレスＥＡＤ＜１７：２＞入力用のチップ用パッド１２、外部アドレスＥＡＤ＜２３：１８＞入力用のチップ用パッド１３、及び外部データＥＤ＜１５：０＞入出力用のチップ用パッド１４が設けられている。これらのチップ用パッド１１〜１４はそれぞれ独立して設けられる。
【００６７】
一方、半導体チップ１外の領域部である半導体チップ外領域４には、外部アドレスＥＡＤ＜１：０＞入力用の外部接続用パッド２１、外部アドレスＥＡＤ＜１７：２＞入力用及び外部データＥＤ＜１５：０＞入出力兼用の外部接続用パッド２２、及び外部アドレスＥＡＤ＜２３：１８＞入力用の外部接続用パッド２３が設けられている。これらの外部接続用パッド２１〜２３はそれぞれ独立して設けられる。
【００６８】
半導体チップ外領域４とは、例えば、半導体チップ１を収納したパッケージの外部ピン形成領域等の領域を意味する。なお、これらのパッド１１〜１４，２１〜２３は説明の都合上、１つのみ示しているが、実際には必要ビット数分設けられている。
【００６９】
図８に示すように、外部接続用パッド２１は信号線４１を介して外部接続用パッド２１と電気的に接続されている。外部接続用パッド２２は信号線４２を介してチップ用パッド１２と電気的に接続されるともに、信号線４４を介してチップ用パッド１４とも電気的に接続される。外部接続用パッド２３は信号線４３を介してチップ用パッド１３と電気的に接続される。なお、信号線４１〜４４してやフレーム、ワイヤ等が考えられる。
【００７０】
なお、半導体チップ内領域３における外部制御信号のバッファ部分は図２で示した実施の形態１と同様である。
【００７１】
図９は実施の形態２の半導体記憶装置におけるアドレス・データラッチ回路の内部構成を示す回路図である。なお、アドレス・データラッチ回路５は半導体チップ内領域３内に形成される。
【００７２】
ページアドレス入力部Ｐ１（チップ用パッド１１に相当）を介した外部アドレスＥＡＤ＜１：０＞入力部分、アドレス入力部Ｐ３（チップ用パッド１３に相当）を介した外部アドレスＥＡＤ＜２３：１８＞入力部分については、図３で示した実施の形態１のアドレス・データラッチ回路２と同様であるため、説明は省略する。
【００７３】
データ入出力部Ｐ４（チップ用パッド１４に相当）を介して入出力される外部データＥＤ＜１５：０＞入出力部分について説明する。４段直列に接続されたインバータ（バッファ）Ｇ２６〜Ｇ２９における初段のバッファＧ２６は外部（入力）データＥＤ＜１５：０＞（のうちのいずれか一の信号）を受ける。そして、バッファＧ２６は反転制御入力に内部チップイネーブル信号＃ＩＣＥを受け、バッファＧ２８は反転制御入力に内部書き込みイネーブル信号＃ＩＷＥを受ける。インバータＧ２９はインバータＧ３０とループを構成することによりラッチ部５２を形成し、インバータＧ２９の出力が内部入力データＩＤ＜１５：０＞（のうちのいずれか一の信号）となる。
【００７４】
また、内部出力イネーブル信号＃ＩＯＥを反転制御入力とするバッファＧ３５は内部出力データＯＵＴＤ＜１５：０＞（のうちのいずれか一の信号）を入力する。このバッファＧ３５の出力が外部（出力）データＥＤ＜１５：０＞となる。
【００７５】
次に、アドレス入力部Ｐ５（チップ用パッド１２に相当）を介して入力される外部アドレスＥＡＤ＜１７：２＞の入力部分について説明する。４段直列に接続されたバッファＧ４１，インバータ（バッファ）Ｇ３１〜Ｇ３３における初段のバッファＧ４１は外部アドレスＥＡＤ＜１７：２＞を受ける。バッファＧ３２は反転制御入力に内部有効アドレス検知信号＃ＩＡＤＶを受ける。インバータＧ３３はインバータＧ３４とループを構成することによりラッチ部５４を形成し、インバータＧ３３の出力が内部アドレスＩＡＤ＜１７：２＞（のうちのいずれか一の信号）となる。
【００７６】
このような構成において、図８に示すように、外部接続用パッド２２がチップ用パッド１２及びチップ用パッド１４に電気的に接続されることにより、図８及び図９の構成から、アドレス・データラッチ回路５は、図３で示した実施の形態１のアドレス・データラッチ回路２と等価な構成となる。すなわち、半導体チップ内領域３及び半導体チップ外領域４を含む装置全体から見れば、外部アドレスＥＡＤ＜１５：０＞と外部アドレスＥＡＤ＜１７：２＞とが多重化されたマルチプレクス方式が実現されている。
【００７７】
その結果、外部アドレスＥＡＤ＜２３：０＞入力時、データ入力時、及びデータ出力時（ページ読み出し時を含む）それぞれにおいて、アドレス・データラッチ回路５は、実施の形態１のアドレス・データラッチ回路２と全く同様な動作が行える。
【００７８】
したがって、半導体チップ外領域４においては、実施の形態１と同様な実装面積（半導体チップ外領域４における外部接続ピン数等）の削減を図ることができ、かつ非マルチプレクス方式と同様に高速なページ読み出し動作が行える。
【００７９】
さらに、半導体チップ内領域３は、既存の非マルチプレクス方式の半導体記憶装置と等価な構成で実現できるという効果を奏する。
【図面の簡単な説明】
【００８０】
【図１】この発明の実施の形態１である半導体記憶装置の外部信号の入出力を示す説明図である。
【図２】実施の形態１の半導体チップ内における外部制御信号のバッファ部分を示す説明図である。
【図３】半導体チップ１の半導体チップ内におけるアドレス・データラッチ回路の内部構成を示す回路図である。
【図４】実施の形態１の半導体記憶装置のページ読み出し動作を示すタイミング図である。
【図５】実施の形態１の効果を説明するための比較用半導体記憶装置の構成（その１）を示す説明図である。
【図６】実施の形態１の効果を説明するための比較用半導体記憶装置の構成（その２）を示す説明図である。
【図７】実施の形態１の効果を説明するための比較用半導体記憶装置の動作を示す説明図である。
【図８】この発明の実施の形態２である半導体記憶装置のチップ内外間のパッド接続状況を示す説明図である。
【図９】実施の形態２の半導体記憶装置におけるアドレス・データラッチ回路の内部構成を示す回路図である。
【符号の説明】
【００８１】
１  半導体チップ、２，５  アドレス・データラッチ回路、３  半導体チップ内領域、４  半導体チップ外領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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