(57)【要約】【課題】  コストダウンの障害となるＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）の使用数を削減しコストダウンを図れる信号伝達回路を提供する。【解決手段】  低電位の回路において、パルス発生器１１ａは信号入力端ＨＩＮから入力した信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号をスイッチング素子Ｑ1〜2に出力する。スイッチング素子Ｑ1〜2は電流源Ｉｒｅｓ１〜２をオン／オフし、ＬＤＭＯＳＱ3を介して高電位の回路において、抵抗Ｒ3に電流を供給する。抵抗Ｒ3は電流地に応じた電圧を両端に発生し、異なる閾値を有するインバータＩｎｖ１〜２によって、低電位の回路にて入力された信号の正負のエッジが復元され、パルス検出回路１２ａ、ＲＳ（Reset-Set）フリップフロップ１３、スイッチング素子Ｑ5〜6、抵抗Ｒ13〜14によって、入力された信号が復元される。  【選択図】      図１
2006157367.tif 000002
【特許請求の範囲】
【請求項１】
電位が異なる回路間に信号を伝達する信号伝達回路であって、
一方の電位の回路における複数の入力信号に対応する電流を出力する複数の電流出力手段と、
前記電流出力手段から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの電流伝達手段と、
前記電流伝達手段によって他方の電位の回路に伝達された電流から、複数の前記入力信号を取り出す信号検出手段と、
を備えたことを特徴とする信号伝達回路。
【請求項２】
電位が異なる回路間に信号を伝達する信号伝達回路であって、
一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記エッジを表す信号を出力するパルス発生器と、
前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する複数の電流源と、
前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、
前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、
前記電流電圧変換器の出力電圧の閾値を複数有し、前記電流電圧変換器の出力電圧から前記エッジを表す信号を検出する信号検出部と、
を備えたことを特徴とする信号伝達回路。
【請求項３】
電位が異なる回路間に信号を伝達する信号伝達回路であって、
一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記正負のエッジに対応した時間幅を有する信号を出力するパルス発生器と、
前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する電流源と、
前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、
前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、
前記電流電圧変換器の出力電圧の時間幅の閾値を複数有し、前記電流電圧変換器の出力電圧の時間幅から前記エッジを表す信号を検出する信号検出部と、
を備えたことを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の伝達を行う信号伝達回路に係り、特にハイサイドドライバ等、電位が異なる回路に信号を伝達するためにレベルシフトを行う信号伝達回路に関する。
【背景技術】
【０００２】
従来における、高圧ドライバ（ＨＶＩＣ（High  Voltage  Integrated  Circuit）ドライバ）等、低電位から高電位へのレベルシフト回路は、高電位に持ち上げて伝送する信号を予め微分して、該微分波形からセットおよびリセット信号を生成し、このセットおよびリセット信号を、各々のレベルシフトを行う高電圧素子（通常、ＬＤＭＯＳ（Laterally  Diffused  Metal  Oxide  Semiconductor）と呼ばれる。以下ＬＤＭＯＳという。）（高耐圧スイッチング素子）に伝えることにより、セットおよびリセット信号を高電位側へ伝達して、高電位側においてフリップフロップ等の回路を用いて元の波形に復元している。つまり、波形を低電位から高電位に持ち上げて伝送する場合、あるいは、その反対に波形を基準電位やマイナス電位へ落として伝送する場合のいずれの場合においても、セット信号およびリセット信号をそれぞれ異なる電位間において伝達するためにＬＤＭＯＳを２つ必要とする。
【０００３】
上記のように、異なる電位間において信号を伝送する場合、通常は、以下の理由により、該信号を微分して伝送することが主流となっている。すなわち、ＬＤＭＯＳには通常、６００Ｖ程度の電圧が印加されるため、ＬＤＭＯＳに印加される電圧と流れる電流との積である消費電力が極めて大きくなり、該ＬＤＭＯＳが形成されたＩＣが発熱してしまう。ここで、上述したようなＩＣの発熱は、ＤＭＯＳがオンしている時間的割合を低減することによって抑制することができるので、信号を元の波形のままＬＤＭＯＳによって伝送せず、該信号からエッジトリガ信号といった非常に時間長が短い信号を生成して、つまり、該信号を微分して伝送することが主流となっている。このように、エッジ時間のみＬＤＭＯＳに電流を流すことにより、ＬＤＭＯＳの消費電力を抑制することができ、これにより、ＩＣの発熱を抑制することができる。
【０００４】
図９は従来における信号伝達回路の回路図である。この図において、信号伝達回路は、パルス発生器１１ａと、パルス検出回路１２ａと、ＲＳ（Reset-Set）フリップフロップ１３と、ＵＶ検出器１４と、シュミットトリガバッファＳＢｕｆと、ＬＤＭＯＳＱ1〜2、スイッチング素子Ｑ5〜6と、抵抗Ｒ1、Ｒ11〜14とから構成される。
【０００５】
パルス発生器１１ａは入力端ＩｐＰgにおいて入力された信号の正負のエッジを検出し、それぞれのエッジを表すパルス信号を出力端ＯｐＰg1〜2から出力する。パルス検出回路１２ａは例えば、ＲＳフリップフロップによって構成され、入力端ＩｐＰdr、ＩｐＰdsに入力されたパルス信号に対応したパルス信号を出力端ＯｐＰdr、ＯｐＰdsから出力する。パルス検出回路１２ａは信号ラインに含まれるノイズ成分の除去も行っているため、パルスフィルタともいう。ＵＶ検出器１４は入力端Ｉｐuvから入力された高電位側の電源電圧ＶＢの異常低下を検出して、出力端Ｏｐuvからハイレベルの信号を出力する。ＬＤＭＯＳＱ1〜2および通常のＭＯＳ−ＦＥＴ（Field  Effect  Transistor）からなるスイッチング素子Ｑ5〜6は、第１および第２の主端子としてドレインとソースおよび制御電極としてゲートならびに半導体基板に接続されたバックゲートを有する。尚、ＬＤＭＯＳＱ1〜2、スイッチング素子Ｑ6はＮチャンネルのＭＯＳ−ＦＥＴであり、スイッチング素子Ｑ5はＰチャンネルのＭＯＳ−ＦＥＴであり、バックゲートをソースと接続して使用される。
【０００６】
シュミットトリガバッファＳＢｕｆおよびパルス発生器１１ａの電源入力端は低電位側の電源電圧Ｖｃｃに接続され、シュミットトリガバッファＳＢｕｆおよびパルス発生器１１ａのグランド入力端は共通グランド電位端ＣＯＭに接地される。信号入力端ＨＩＮがシュミットトリガバッファＳＢｕｆの入力端に接続され、抵抗Ｒ1を介して共通グランド電位端ＣＯＭに接地される。シュミットトリガバッファＳＢｕｆの出力端はパルス発生器１１ａの入力端ＩｐＰgに接続され、パルス発生器１１ａの出力端ＯｐＰg1〜2は、それぞれ、ＬＤＭＯＳＱ1〜2のゲートに接続される。
【０００７】
ＬＤＭＯＳＱ1、Ｑ2のソースが共通グランド電位端ＣＯＭに接地される。ＬＤＭＯＳＱ1のドレインが抵抗Ｒ11の一端およびパルス検出回路１２ａの入力端ＩｐＰdsに接続される。ＬＤＭＯＳＱ2のドレインが抵抗Ｒ12の一端およびパルス検出回路１２ａの入力端ＩｐＰdrに接続される。
【０００８】
抵抗Ｒ11、12の他端、パルス検出回路１２ａおよびＲＳフリップフロップ１３の電源入力端、ＵＶ検出器１４の入力端Ｉｐuv、およびスイッチング素子Ｑ5のソースは高電位側の電源電圧ＶＢに接続され、パルス検出回路１２ａおよびＲＳフリップフロップ１３ならびにＵＶ検出器１４のグランド入力端と、スイッチング素子Ｑ6のソースとは高電位側のグランド電位端ＶＳに接続される。パルス検出回路１２ａの出力端ＯｐＰdr、ＯｐＰdsは、それぞれ、ＲＳフリップフロップ１３のリセット入力端Ｒ、セット入力端Ｓに接続される。ＵＶ検出器１４の出力端ＯｐuvはＲＳフリップフロップ１３のリセット入力端Ｒに接続される。
【０００９】
ＲＳフリップフロップ１３のデータ出力端Ｑはスイッチング素子Ｑ5〜6のゲートに共通に接続される。スイッチング素子Ｑ5のドレインが抵抗Ｒ13の一端に接続され、スイッチング素子Ｑ6のドレインが抵抗Ｒ14の一端に接続され、抵抗Ｒ13の他端および抵抗Ｒ14の他端が高電位側の信号出力端ＨＯに共通に接続される。以上のように、スイッチング素子Ｑ5およびＱ6はインバータを構成する。尚、信号出力端ＨＯは、例えば、パワーＭＯＳ−ＦＥＴ等、電力のスイッチング素子の制御端子に接続される。
【００１０】
次に、従来における信号伝達回路の動作の概略を説明する。
信号入力端ＨＩＮから入力された入力信号ＩＮがシュミットトリガバッファＳＢｕｆによって波形整形され、パルス発生器１１ａに入力される。パルス発生器１１ａは入力された信号を微分し、該信号の立ち上がりまたは立ち下がりに同期して、セット信号Ｓｅｔまたはリセット信号ＲｅｓｅｔをＬＤＭＯＳＱ1および2へそれぞれ出力する。ＬＤＭＯＳＱ1および2は入力されたセット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔによって、ＬＤＭＯＳＱ1またはＱ2がスイッチング動作を行うことにより、信号論理を反転し、レベル変換を行いつつ、パルス検出回路１２ａに出力する。パルス検出回路１２ａは、信号論理が反転され、且つ、レベル変換されたセット信号Ｓｅｔまたはリセット信号ＲｅｓｅｔをＲＳフリップフロップ１３に出力する。ＲＳフリップフロップ１３は該セット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔからパルス発生器１１ａに入力された元の波形を復元し、スイッチング素子Ｑ5〜6および抵抗Ｒ13〜14からなるインバータに出力し、該インバータが入力された信号の位相を反転して信号出力端ＨＯから出力する。
尚、高電位側の電源電圧ＶＢの異常低下が起こると、ＵＶ検出器１４がこれを検知し、ＲＳフリップフロップ１３のリセット入力端Ｒにハイレベルの信号を出力し、該信号伝達回路の出力端ＨＯに接続された電力のスイッチング素子をオフにする。
【００１１】
しかしながら、上述した信号伝達回路においては、セット信号またはリセット信号を伝送するために、ＬＤＭＯＳを２つ必要とする。ＬＤＭＯＳは高電圧印加に耐えるように、素子の構造が他の素子と大きく異なっており、ＩＣ内部にて大きな面積を占めており、ＩＣのコスト削減の障害になっているという問題があった。
【００１２】
そのため、ＬＤＭＯＳを削減することができれば、コスト的にメリットが出ることになる。これに対応して、例えば、特許文献１に、パワーデバイスのオン、オフを指令する指令信号ＩＮを外部から入力し、指令信号ＩＮに基づきパワーデバイスのオンを指示するＯＮ信号を生成する回路と、指令信号ＩＮに基づきパワーテバイスのオフを指示するＯＦＦ信号を生成する回路と、ＯＮ及びＯＦＦ信号を１つのオン・オフ信号に統合するＮＯＲ回路とを含むワンショット回路と、１つのオン・オフ信号を高電位にレベルシフトして出力するレベルシフト回路と、レベルシフト回路からの出力に従い、一対のスイッチング素子Ｔ１、Ｔ２を制御してパワーデバイスに対する駆動信号を出力する出力回路とを備え、セットとリセットとを１つのＬＤＭＯＳにて高圧側に伝達するパワーデバイスの駆動回路が記載されている。上述したパワーデバイスの駆動回路は、セットとリセットを表す波形の微分波形を１つのレベルシフトを行う高圧素子に伝え、セットとリセット波形を高圧電位まで波形伝達して、この高圧部でフリップフロップ等の回路を用いて元の波形に復元している。
【特許文献１】特開２００３−３３８７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、セット信号もリセット信号も同じ波形であり、フリップフロップにとってはセット信号もリセット信号も単なるクロックでしかなく、セット信号とリセット信号との区別をつけることができないのが現状である。すなわち、フリップフロップはリセット状態でクロックが来ればセットし、セット状態でクロックが来ればリセットするというように、クロックが来るたびに状態を変化させているため、ノイズがフリップフロップに入り、一度セット・リセット状熊が入力信号と逆になると、セッ卜・リセットは、そのまま入力信号とは逆の状態を維持することになり、パワーデバイスをオフすべき時にオンを指示してしまい、パワーデバイスの破損を引き起こす可能性があるという問題があった。
【００１４】
また、上記のような不具合を起こさないようにするため、入力信号とフリップフロップ出力とを比較して補正する技術も開示されているが、入力信号と出力信号を比較するために、レベルシフト回路を必要とし、レベルシフトを行う高圧素子を１つのみ用いてセットとリセット波形を高圧電位まで波形伝達し、高圧素子を削減し回路構成および制御を簡素化することができないという問題があった。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的は、コストダウンの障害となるＬＤＭＯＳの使用数を削減し、コストダウンを図ることができる信号伝達回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、この発明では、以下の手段を提案している。
請求項１に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路における複数の入力信号に対応する電流を出力する複数の電流出力手段と、前記電流出力手段から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの電流伝達手段と、前記電流伝達手段によって他方の電位の回路に伝達された電流から、複数の前記入力信号を取り出す信号検出手段とを備えたことを特徴とする。
この発明によれば、一方の電位の回路における複数の入力信号に対応する複数の電流出力手段から、電流伝達手段を複数備えることなく、複数の入力信号に対応する複数の電流が、他方の電位の回路に伝達され、信号検出手段によって他方の電位の回路において複数の入力信号が復元される。
【００１７】
請求項２に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記エッジを表す信号を出力するパルス発生器と、前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する複数の電流源と、前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、前記電流電圧変換器の出力電圧の閾値を複数有し、前記電流電圧変換器の出力電圧から前記エッジを表す信号を検出する信号検出部とを備えたことを特徴とする。
この発明によれば、入力された信号の正負のエッジを検出し、該エッジを表す信号を出力するパルス発生器によって、入力された信号のデューティーレシオを圧縮することにより、電流伝送に用いる高耐圧スイッチング素子による電力消費を最小限に抑制して、該電流を伝送し、信号検出部によって、入力された信号を復元する。
【００１８】
請求項３に係る発明は、電位が異なる回路間に信号を伝達する信号伝達回路であって、一方の電位の回路にて、入力された信号の正負のエッジを検出し、前記正負のエッジに対応した時間幅を有する信号を出力するパルス発生器と、前記パルス発生器の出力信号を入力して、前記出力信号に対応する電流を出力する電流源と、前記電流源から出力された電流を前記一方の電位の回路から他方の電位の回路に伝達する一つの高耐圧スイッチング素子と、前記高耐圧スイッチング素子によって他方の電位の回路に伝達された電流を電圧に変換する電流電圧変換器と、前記電流電圧変換器の出力電圧の時間幅の閾値を複数有し、前記電流電圧変換器の出力電圧の時間幅から前記エッジを表す信号を検出する信号検出部とを備えたことを特徴とする。
この発明によれば、入力された信号の正負のエッジを検出し、該エッジを出力するパルスの幅によって表すパルス発生器によって、信号を伝送し、該信号を、例えば、パルス検出回路からなり、複数の時間幅の閾値をもつ信号検出部によって、回路構成を単純化しつつ、入力された信号を復元する。
【発明の効果】
【００１９】
請求項１に係る発明によれば、構造上、高価になりがちな電流伝達手段を複数用いることなく、信号伝達回路のコストダウンを図ることができる効果がある。
【００２０】
請求項２に係る発明によれば、高耐圧スイッチング素子による電力消費を最小限に抑制して、該高耐圧スイッチング素子の破壊の虞を最小限にすることができる効果がある。また、ノイズ等によって信号検出部を構成するフリップフロップ等が反転しても、パルス発生器から出力され、入力された信号の正負のエッジに関連付けられたパルスによって補正され、誤動作の確率を低減することができる効果がある。
【００２１】
請求項３に係る発明によれば、回路構成を単純化しつつ、入力された信号を復元することができる効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照し、この発明の一実施形態について説明する。
図１は本実施形態における信号伝達回路の回路図である。この図において、信号伝達回路は、パルス発生器１１ａと、パルス検出回路１２ａ（信号検出手段）（信号検出部）と、ＲＳフリップフロップ１３と、インバータＩｎｖ１〜２（信号検出手段）（信号検出部）と、スイッチング素子Ｑ1〜2（電流出力手段）、Ｑ5〜6と、ＬＤＭＯＳＱ3（電流伝達手段）（高耐圧スイッチング素子）と、抵抗Ｒ3（信号検出手段）、Ｒ13〜14と、電流源Ｉｒｅｓ１〜２（電流出力手段）とから構成される。抵抗Ｒ3は、流れる電流に応じて両端間に電圧ＶAを発生し、電圧電流変換器として使用される。尚、図示しないＵＶ検出器が設けられ、高電位側の電源電圧ＶＢの異常低下が起こると、ＲＳフリップフロップ１３のリセット入力端Ｒにハイレベルの信号を出力し、該信号伝達回路の出力端ＨＯに接続された電力のスイッチング素子をオフにする。
【００２３】
パルス発生器１１ａは入力端ＩｐＰgにおいて、信号入力端ＨＩＮから入力した入力信号ＩＮの正負のエッジを検出し、それぞれのエッジを表すセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔを出力端ＯｐＰg1〜2から出力する。パルス検出回路１２ａは例えば、ＲＳフリップフロップによって構成され、入力端ＩｐＰds、ＩｐＰdrに入力されたセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔに対応したパルス信号を出力端ＯｐＰds、ＯｐＰdrから出力する。通常のＭＯＳ−ＦＥＴからなるスイッチング素子Ｑ1〜2、Ｑ5〜6およびＬＤＭＯＳＱ3は、第１および第２の主端子としてドレインとソースおよび制御電極としてゲートならびに半導体基板に接続されたバックゲートを有する。尚、スイッチング素子Ｑ1〜2およびＬＤＭＯＳＱ3は、ＮチャンネルのＭＯＳ−ＦＥＴであり、バックゲートを共通グランド電位端ＣＯＭに接地して使用される。また、スイッチング素子Ｑ6はＮチャンネルのＭＯＳ−ＦＥＴであり、スイッチング素子Ｑ5はＰチャンネルのＭＯＳ−ＦＥＴであり、バックゲートをソースと接続して使用される。
【００２４】
ＬＤＭＯＳＱ3のゲートおよびパルス発生器１１ａの電源入力端は低電位側の電源電圧Ｖｃｃ（数Ｖ〜十数Ｖ程度）に接続され、パルス発生器１１ａのグランド入力端は共通グランド電位端ＣＯＭに接地される。信号入力端ＨＩＮがパルス発生器１１ａの入力端ＩｐＰgに接続され、パルス発生器１１ａの出力端ＯｐＰg1〜2は、それぞれ、スイッチング素子Ｑ1〜2のゲートに接続される。
【００２５】
電流源Ｉｒｅｓ１および電流源Ｉｒｅｓ２の負極が共通グランド電位端ＣＯＭに接地される。スイッチング素子Ｑ1のソースが電流源Ｉｒｅｓ１の正極に接続される。スイッチング素子Ｑ2のソースが電流源Ｉｒｅｓ２の正極に接続される。スイッチング素子Ｑ1のドレインおよびスイッチング素子Ｑ2のドレインがＬＤＭＯＳＱ3のソースに共通に接続される。ＬＤＭＯＳＱ3のドレインが抵抗Ｒ3の一端およびインバータＩｎｖ１の入力端ならびにインバータＩｎｖ２の入力端に接続される。
【００２６】
抵抗Ｒ3の他端、パルス検出回路１２ａおよびＲＳフリップフロップ１３ならびにインバータＩｎｖ１〜２の電源入力端およびスイッチング素子Ｑ5のソースは高電位側の電源電圧ＶＢに接続され、パルス検出回路１２ａおよびＲＳフリップフロップ１３ならびにインバータＩｎｖ１〜２のグランド入力端と、スイッチング素子Ｑ6のソースとは高電位側のグランド電位端ＶＳに接続される。インバータＩｎｖ１〜２の出力端は、それぞれ、パルス検出回路１２ａの入力端ＩｐＰds、ＩｐＰdrに接続される。パルス検出回路１２ａの出力端ＯｐＰds、ＯｐＰdrは、それぞれ、ＲＳフリップフロップ１３のセット入力端Ｓ、リセット入力端Ｒに接続される。
【００２７】
ＲＳフリップフロップ１３のデータ出力端Ｑはスイッチング素子Ｑ5〜6のゲートに共通に接続される。スイッチング素子Ｑ5のドレインが抵抗Ｒ13の一端に接続され、スイッチング素子Ｑ6のドレインが抵抗Ｒ14の一端に接続され、抵抗Ｒ13の他端および抵抗Ｒ14の他端が高電位側の信号出力端ＨＯに共通に接続される。以上のように、スイッチング素子Ｑ5およびＱ6はインバータを構成する。
【００２８】
尚、高電位側の電源電圧ＶＢの出力端、信号出力端ＨＯ、高電位側のグランド電位端ＶＳは、図に示すように、電源、スイッチング素子、負荷を接続して使用される。すなわち、高電位側の電源電圧ＶＢの出力端と高電位側のグランド電位端ＶＳとの間に、高電位側の電源電圧ＶＢが印加され、共通グランド電位端ＣＯＭとの間に負荷ＲLが接続される。また、負荷ＲLを駆動するための電源電圧ＶLと高電位側のグランド電位端ＶＳとの間に、スイッチング素子Ｑ8が、ドレインを該電源電圧ＶLに接続され、ソースおよびバックゲートを高電位側のグランド電位端ＶＳに接続される。またスイッチング素子Ｑ8のゲートが、信号出力端ＨＯに接続される。
【００２９】
次に、本実施形態における信号伝達回路の動作を図１および図２を参照して説明する。
ここで、電流源Ｉｒｅｓ１の電流値Ｉ１を、電流源Ｉｒｅｓ２の電流値Ｉ２より大きく設定する。
【００３０】
先ず、信号伝達回路の電源が投入され、信号伝達回路の動作が開始する。ＬＤＭＯＳＱ3はゲートに低電位側の電源電圧Ｖｃｃが印加され、バックゲートにグランド電位が引加されているため、ドレインとソースと間をオン状態に保ち、低電位側から高電位側へ信号を伝送する。
【００３１】
ここで、信号入力端ＨＩＮから図２（ａ）に示す入力信号ＩＮがパルス発生器１１ａに入力されると、パルス発生器１１ａは入力信号ＩＮの立ち上がりのエッジに応じて、図２（ｂ）に示すセット信号Ｓｅｔを出力し、スイッチング素子Ｑ1をオンする。また、入力信号ＩＮの立ち下がりのエッジに応じて、図２（ｃ）に示すリセット信号Ｒｅｓｅｔを出力し、スイッチング素子Ｑ2をオンする。
【００３２】
ここで、セット信号Ｓｅｔが出力された場合、抵抗Ｒ3の両端に発生する電圧ＶAは、Ｒ×Ｉ１である電圧ＶA1となる。また、リセット信号Ｒｅｓｅｔが出力された場合、抵抗Ｒ3の両端に発生する電圧ＶAは、Ｒ×Ｉ２である電圧ＶA2となる。前述したように、電流値Ｉ１が電流値Ｉ２より大きく設定されるので、電圧ＶA1は電圧ＶA2よりも大きくなる。
【００３３】
上述したように、セット信号Ｓｅｔの出力に応じて抵抗Ｒ3の両端に電圧ＶA1が発生し、リセット信号Ｒｅｓｅｔの出力に応じて抵抗Ｒ3の両端に電圧ＶA2が発生するので、以下のようにして抵抗Ｒ3の両端に発生した電圧ＶAの電圧値を判別することにより、セット信号Ｓｅｔが出力されたかリセット信号Ｒｅｓｅｔが出力されたかを判別することができる。すなわち、インバータＩｎｖ１の閾値ＶTHSとＩｎｖ２の閾値ＶTHR（第１の閾値）とを以下のような関係を満たすよう設定する。
ＶTHS＜ＶTHR・・・・・（式1）
ＶＢ―ＶTHR＜ＶＢ―ＶTHS＜ＶA1・・・・・（式2）
ＶＢ―ＶTHR＜ＶA2＜ＶＢ―ＶTHS・・・・・（式3）
尚、（式2）、（式3）は電圧ＶＢを基準として立てられる。
【００３４】
ここで、上記のような設定がなされているため、リセット信号Ｒｅｓｅｔの出力に応じて抵抗Ｒ3の両端に電圧ＶA2が発生した場合、図２（ｅ）に示すように、電圧ＶA2が、高電位側の電源電圧ＶＢとインバータＩｎｖ2の閾値ＶTHRとの差の電圧より高く、高電位側の電源電圧ＶＢとインバータＩｎｖ１の閾値ＶTHSとの差の電圧より低いので、インバータＩｎｖ2のみがパルス検出回路１２ａの入力端ＩｐＰdrにハイレベルの出力信号を出力する。
【００３５】
また、セット信号Ｓｅｔの出力に応じて抵抗Ｒ3の両端に電圧ＶA1が発生した場合、図２（ｄ）に示すように、電圧ＶA1が、高電位側の電源電圧ＶＢとインバータＩｎｖ2の閾値ＶTHRとの差の電圧および高電位側の電源電圧ＶＢとインバータＩｎｖ１の閾値ＶTHSとの差の電圧より高いので、インバータＩｎｖ１およびＩｎｖ２がパルス検出回路１２ａの入力端ＩｐＰdsおよびＩｐＰdrにハイレベルの出力信号を出力する。ここで、パルス検出回路１２ａにおいて、入力端ＩｐＰdsにおける入力信号を入力端ＩｐＰdrにおける入力信号に優先して、それに応じて信号を出力するように構成するので、インバータＩｎｖ１のみがパルス検出回路１２ａの入力端ＩｐＰdsにハイレベルの出力信号を出力することとなる。
【００３６】
尚、セット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔが出力されない場合、電圧ＶAが、高電位側の電源電圧ＶＢとインバータＩｎｖ２の閾値ＶTHRとの差の電圧および高電位側の電源電圧ＶＢとインバータＩｎｖ１の閾値ＶTHSとの差の電圧より低いので、インバータＩｎｖ１およびＩｎｖ２がパルス検出回路１２ａの入力端ＩｐＰdsおよびＩｐＰdrにハイレベルの出力信号は出力されない。
【００３７】
上記のように二つのインバータＩｎｖ１、２の閾値ＶTHS、ＶTHRを設定することにより、一つのＬＤＭＯＳＱ3によってセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔの二つの信号をパルス検出回路１２ａの入力端ＩｐＰdsおよびＩｐＰdrに伝送することができる。
【００３８】
そして、パルス検出回路１２ａは、上述したセット信号Ｓｅｔまたはリセット信号ＲｅｓｅｔをＲＳフリップフロップ１３に出力する。ＲＳフリップフロップ１３は該セット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔからパルス発生器１１ａに入力された入力信号ＩＮの元の波形を復元し、スイッチング素子Ｑ5〜6および抵抗Ｒ13〜14からなるインバータに出力し、該インバータが入力された信号の位相を反転して信号出力端ＨＯから出力する。
【００３９】
上記実施形態によれば、パルス発生器１１ａにて入力信号ＩＮの立ち上がりエッジおよび立下りエッジを検出し、その検出結果に応じて、セット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔを、スイッチング素子Ｑ1および電流源Ｉｒｅｓ１、または、スイッチング素子Ｑ2および電流源Ｉｒｅｓ２によって発生し、ＬＤＭＯＳＱ3によって低電位側から高電位側に、二種類の電流値の形にて伝達する。そして、高電圧側において、電圧電流変換器である抵抗Ｒ3によって、該電流を電圧に変換して、閾値が異なるインバータＩｎｖ１、２を用いて、セット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔを判別する。そして、パルス検出回路１２ａ、ＲＳフリップフロップ１３およびスイッチング素子Ｑ5〜６により構成されるインバータにより、元の入力信号ＩＮの波形が復元される。したがって、ＬＤＭＯＳＱ3を使用して、ＬＤＭＯＳを二つ使用することなく、信号伝達回路を安価に構成することができる。
【００４０】
また、前述したように、パルス検出回路１２ａおよびＲＳフリップフロップ１３はノイズによる出力の反転が起こっても、以下のような理由により、出力の補正が行われるため、確実に信号を伝送することができる。すなわち、パルス検出回路１２ａはインバータＩｎｖ１〜２から出力される信号に基づいて動作しており、パルスの順番による動作を行っていないので、ノイズにより、パルス検出回路１２ａの出力信号が反転しても、パルス検出回路１２ａに入力される信号によって、出力が補正されるため、信号伝達回路は確実に信号を伝送することができる。
【００４１】
次に、この発明の第２の実施形態について図３〜図５を参照して説明する。
第２の実施形態による信号伝達回路の回路図（図３）は図１と類似しているが、パルス発生器１１ｂおよびパルス検出回路１２ｂならびにパルス検出回路１２ｂの周辺の構成および動作が第１の実施形態におけるパルス発生器１１ａおよびパルス検出回路１２ａならびにパルス検出回路１２ａの周辺と異なっている。以下、図に従って、この実施形態の構成を、第１の実施形態との相違点について詳説することにより、説明する。
【００４２】
パルス発生器１１ｂは、第１の実施形態におけるパルス発生器１１ａと比較して、入力端ＨＩＮにて入力された入力信号ＩＮの立ち上がりおよび立ち下がりに応じて、時間幅が異なるパルス信号Ｓｅｔ／Ｒｅｓｅｔを出力することが異なっている。また、パルス検出回路１２ｂは、第１の実施形態におけるパルス検出回路１２ａと比較して、パルス発生器１１ｂから出力されたパルス信号Ｓｅｔ／Ｒｅｓｅｔをパルス幅によって、セットを指示する信号かリセットを指示する信号かを判別して、ＲＳフリップフロップ１３に出力することが異なっている。
【００４３】
パルス発生器１１ｂは入力端ＩｐＰgにおいて、信号入力端ＨＩＮから入力した信号の正負のエッジを検出し、それぞれのエッジを異なるパルス幅によって表すパルス信号Ｓｅｔ／Ｒｅｓｅｔを出力端ＯｐＰgから出力する。パルス検出回路１２ｂは入力端ＩｐＰdに入力されたパルス信号Ｓｅｔ／Ｒｅｓｅｔのパルス幅に対応したパルス信号を出力端ＯｐＰds、ＯｐＰdrから出力する。通常のＭＯＳ−ＦＥＴからなるスイッチング素子Ｑ1は、第１および第２の主端子としてドレインとソースおよび制御電極としてゲートならびに半導体基板に接続されたバックゲートを有する。尚、スイッチング素子Ｑ1は、ＮチャンネルのＭＯＳ−ＦＥＴであり、バックゲートを共通グランド電位端ＣＯＭに接地して使用される。
【００４４】
パルス発生器１１ｂの電源入力端は低電位側の電源電圧Ｖｃｃに接続され、パルス発生器１１ｂのグランド入力端は共通グランド電位端ＣＯＭに接地される。信号入力端ＨＩＮがパルス発生器１１ｂの入力端ＩｐＰgに接続され、パルス発生器１１ａの出力端ＯｐＰgは、スイッチング素子Ｑ1のゲートに接続される。
【００４５】
電流源Ｉｒｅｓ１の負極が共通グランド電位端ＣＯＭに接地される。スイッチング素子Ｑ1のソースが電流源Ｉｒｅｓ１の正極に接続される。スイッチング素子Ｑ1のドレインがＬＤＭＯＳＱ3のソースに接続される。ＬＤＭＯＳＱ3のドレインが抵抗Ｒ3の一端およびインバータＩｎｖ１の入力端に接続される。
【００４６】
抵抗Ｒ3の他端、パルス検出回路１２ｂおよびインバータＩｎｖ１の電源入力端は高電位側の電源電圧ＶＢに接続され、パルス検出回路１２ｂおよびインバータＩｎｖ１のグランド入力端は高電位側のグランド電位端ＶＳに接続される。インバータＩｎｖ１の出力端はパルス検出回路１２ｂの入力端ＩｐＰdに接続される。パルス検出回路１２ｂの出力端ＯｐＰds、ＯｐＰdrは、それぞれ、ＲＳフリップフロップ１３のセット入力端Ｓ、リセット入力端Ｒに接続される。
【００４７】
図４に示す、本実施形態におけるパルス検出回路１２ｂは、コンパレータＣＰ121〜122と、インバータＩｎｖ121と、アンド（And）ゲートＡＤ121〜122と、抵抗Ｒ121と、コンデンサＣ121と、電圧源Ｅ1〜2とから構成される。アンドゲートＡＤ121は２入力であり、アンドゲートＡＤ122は３入力である。
【００４８】
入力端ＩｐＰdに抵抗Ｒ121の一端およびアンドゲートＡＤ121の一方の入力端ならびにアンドゲートＡＤ122の三つの内の一つの入力端に接続される。抵抗Ｒ121の他端がコンパレータＣＰ121、122の正入力端に接続されると共に、コンデンサＣ121を介して、共通グランド電位に接地される。コンパレータＣＰ121の負入力端が電圧源Ｅ1の正極に接続され、コンパレータＣＰ122の負入力端が電圧源Ｅ2の正極に接続される。電圧源Ｅ１、Ｅ２の負極がグランド電位に接地される。コンパレータＣＰ122の出力端がアンドゲートＡＤ121の他方の端に接続されると共に、インバータＩｎｖ121を介して、アンドゲートＡＤ122の残りの二つの端のうちの一方の端と接続される。コンパレータＣＰ121の出力端がアンドゲートＡＤ122の他方の端に接続される。出力端ＯｐＰdsが、コンパレータＣＰ121の出力端に接続される。出力端ＯｐＰdrが、コンパレータＣＰ122の出力端に接続される。
【００４９】
次に、本実施形態における信号伝達回路の動作を図３〜図５を参照して説明する。
ここで、電圧源Ｅ2の電圧値を、電圧源Ｅ1の電圧値より高く設定する。
【００５０】
先ず、信号伝達回路の電源が投入され、信号伝達回路の動作が開始する。時刻ｔ0において、図５（ａ）に示す、ローレベルからハイレベルに移行する入力信号ＩＮが入力されると、パルス発生器１１ｂは時刻ｔ0〜ｔ3においてハイレベルの信号を出力するパルス信号Ｓｅｔ／Ｒｅｓｅｔを出力する。そして、スイッチング素子Ｑ1、ＬＤＭＯＳＱ3、インバータＩｎｖ１を介して、図４に示すアンドゲートＡＤ121の一方の入力端ならびにアンドゲートＡＤ122の三つの内の一つの入力端にハイレベルの信号が入力され、アンドゲートＡＤ121の他方の入力端ならびにアンドゲートＡＤ122の残りの二つの入力端に入力される信号に応じて、アンドゲートＡＤ121、122が信号を出力する。以下、このような動作を「ゲートが開く」という。
【００５１】
一方、パルス信号Ｓｅｔ／Ｒｅｓｅｔは抵抗Ｒ121およびコンデンサＣ121からなる遅延回路によって図５（ｃ）に示すように遅延を施された信号ＩＮhtauとなり、コンパレータＣＰ121、122の正入力端に入力される。時刻ｔ0〜ｔ1においては、信号ＩＮhtauの電圧が電圧Ｅ1およびＥ2を超えていないので、コンパレータＣＰ121および122はローレベルの信号を出力し、アンドゲートＡＤ121、122が他の入力端に入力される信号に関わらず、ローレベルの信号を出力する。以下、このような動作を「ゲートが閉じる」という。これにより、図５（ｅ）に示すようにＲＳフリップフロップ１３のセット入力端Ｓにローレベルの信号が入力され、図５（ｄ）に示すようにＲＳフリップフロップ１３のリセット入力端Ｒにローレベルの信号が入力される。また、図５（ｆ）に示すようＲＳフリップフロップ１３のデータ出力端Ｑにはローレベルの信号が出力される。
【００５２】
次に、時刻ｔ1において、信号ＩＮhtauの電圧が電圧Ｅ1を超えるので、コンパレータＣＰ121はハイレベルの信号を出力し、アンドゲートＡＤ122に入力する。また、アンドゲートＡＤ122はコンパレータＣＰ122からローレベルの信号をインバータＩｎｖ121を介して、ハイレベルの信号を入力され、また、入力端ＩｐＰｄからハイレベルの信号を入力されているため、全ての入力端にハイレベルの信号が入力されることになる。このため、アンドゲートＡＤ122はハイレベルの信号をＲＳフリップフロップ１３のリセット入力端Ｒに出力する。一方、アンドゲートＡＤ121は片方の入力端にローレベルの信号が入力されているため、ゲートが閉じることになり、ＲＳフリップフロップ１３のセット入力端Ｓにローレベルの信号を出力する。以上のように、ＲＳフリップフロップ１３のリセット入力端Ｒにハイレベルの信号が出力され、セット入力端Ｓにローレベルの信号が出力されるため、ＲＳフリップフロップ１３のデータ出力端Ｑはローレベルの信号の出力を維持する。
【００５３】
次に、時刻ｔ2において、信号ＩＮhtauの電圧が電圧Ｅ1および電圧Ｅ2を超えるので、コンパレータＣＰ121およびＣＰ122はハイレベルの信号を出力し、アンドゲートＡＤ121およびＡＤ122に入力する。また、アンドゲートＡＤ122はコンパレータＣＰ122からハイレベルの信号をインバータＩｎｖ121を介して、ローレベルの信号を入力されるため、ゲートが閉じ、アンドゲートＡＤ122はローレベルの信号をＲＳフリップフロップ１３のリセット入力端Ｒに出力する。一方、アンドゲートＡＤ121は、もう片方の入力端に、パルス検出回路１２ｂの入力端ＩｐＰｄからハイレベルの信号を入力されているので、ＲＳフリップフロップ１３のセット入力端Ｓにハイレベルの信号を出力する。以上のように、ＲＳフリップフロップ１３のリセット入力端Ｒにローレベルの信号が出力され、セット入力端Ｓにハイレベルの信号が出力されるため、ＲＳフリップフロップ１３のデータ出力端Ｑにはハイレベルの信号が出力される。
【００５４】
次に、時刻ｔ3において、パルス信号Ｓｅｔ／Ｒｅｓｅｔがハイレベルからローレベルに移行すると、アンドゲートＡＤ121の一方の入力端ならびにアンドゲートＡＤ122の三つの内の一つの入力端にローレベルの信号が入力され、アンドゲートＡＤ121およびＡＤ122のゲートが閉じ、アンドゲートＡＤ121はＲＳフリップフロップ１３のリセット入力端Ｒにローレベルの信号を出力し、アンドゲートＡＤ122はＲＳフリップフロップ１３のセット入力端Ｓにローレベルの信号を出力する。そして、ＲＳフリップフロップ１３のデータ出力端Ｑはハイレベルの信号の出力を維持する。そして、信号ＩＮhtauはパルス信号Ｓｅｔ／Ｒｅｓｅｔより、抵抗Ｒ121およびコンデンサＣ121によって決まる時定数だけ遅れて高電位側のグランド電位ＶＳまで電圧が低下し、該電位にて安定する。
【００５５】
次に、時刻ｔ4において、入力信号ＩＮがハイレベルからローレベルに移行すると、パルス発生器１１ｂは時刻ｔ4〜ｔ6においてハイレベルの信号を出力するパルス信号Ｓｅｔ／Ｒｅｓｅｔを出力する。尚、時刻ｔ4〜ｔ6の時間長は、信号ＩＮhtauの電圧が電圧Ｅ2を超えないように、時刻ｔ0〜ｔ3の時間長より短くするものとする。
【００５６】
時刻ｔ4において、時刻ｔ2における動作と同じ動作が行われ、これにより、ＲＳフリップフロップ１３のセット入力端Ｓおよびリセット入力端Ｒにローレベルの信号が入力される。また、ＲＳフリップフロップ１３のデータ出力端Ｑはハイレベルの信号の出力を維持する。
【００５７】
次に、時刻ｔ5において、時刻ｔ2における動作と同じ動作が行われ、ＲＳフリップフロップ１３のリセット入力端Ｒにハイレベルの信号が出力され、セット入力端Ｓにローレベルの信号が出力されるため、ＲＳフリップフロップ１３のデータ出力端Ｑにはローレベルの信号が出力される。これにより、ＲＳフリップフロップ１３のデータ出力端Ｑはローレベルの信号を出力する。
【００５８】
次に、時刻ｔ6において、時刻ｔ3における動作と同じ動作が行われ、ＲＳフリップフロップ１３のリセット入力端Ｒにローレベルの信号が出力され、ＲＳフリップフロップ１３のセット入力端Ｓにローレベルの信号が出力される。そして、ＲＳフリップフロップ１３のデータ出力端Ｑはローレベルの信号の出力を維持する。そして、信号ＩＮhtauはパルス信号Ｓｅｔ／Ｒｅｓｅｔより、抵抗Ｒ121およびコンデンサＣ121によって決まる時定数だけ遅れて高電位側のグランド電位ＶＳまで電圧が低下し、該電位にて安定する。
【００５９】
以上のように、抵抗Ｒ121およびコンデンサＣ121によって決まる時定数だけ遅れて立ち上がり、立ち下がる信号ＩＮhtauの電圧が電圧Ｅ2を超えるように設定するか否かにより、１つのパルス信号Ｓｅｔ／Ｒｅｓｅｔにおける、パルスの立ち上がりの期間を変化させ、該期間の時間長により、１つのパルス信号Ｓｅｔ／Ｒｅｓｅｔにセット／リセットの情報を持たせている。
【００６０】
例えば、パルス幅が（ｔ0−ｔ1）、または、（ｔ4−ｔ5）（第１の閾値）より短いパルスについては、ＲＳフリップフロップ１３のセット信号Ｓおよびリセット信号Ｒの変化を引き起こさないことより、これらのパルスはノイズとして扱い、セット信号Ｓおよびリセット信号Rのいずれにも対応付けしない。
【００６１】
また、パルス幅が（ｔ0−ｔ1）、または、（ｔ4−ｔ5）より長く、（ｔ0−ｔ2）、または、（ｔ4−ｔ6）より短いパルスについては、セット信号Ｓをローレベルに変化させ、リセット信号Ｒをハイレベルに変化させるので、これらのパルスをリセット信号Ｒに対応付けする。また、パルス幅が（ｔ0−ｔ2）より長いパルスについては、結果的にセット信号Ｓをハイレベルに変化させ、リセット信号Ｒをローレベルに変化させるので、このパルスをセット信号Ｓに対応付けする。
【００６２】
以上のことより、セット信号Ｓに対応するパルス幅（ｔ0−ｔ3）と、リセット信号Ｒに対応するパルス幅（ｔ4−ｔ6）との間にて、以下のような関係が満たされることが必要である。すなわち、パルス幅（ｔ0−ｔ3）が、（ｔ4−ｔ6）より大きいことが必要である。
【００６３】
上記実施形態によれば、パルス発生器１１ｂにて入力信号ＩＮの立ち上がりエッジおよび立下りエッジを検出し、その検出結果に応じて、パルス信号Ｓｅｔ／Ｒｅｓｅｔの立ち上がり期間を変化させ、立ち上がりエッジに対応するセット信号と立ち下がりエッジに対応するリセット信号とを、ＬＤＭＯＳＱ3によって低電位側から高電位側に、二種類のパルス信号Ｓｅｔ／Ｒｅｓｅｔの立ち上がり期間の情報を電流の形にて伝達する。そして、高電圧側において、電圧電流変換器である抵抗Ｒ3によって、該電流を電圧に変換して、異なるパルス幅のパルスを検出するパルス検出回路１２ｂによって、パルス信号Ｓｅｔ／Ｒｅｓｅｔにセット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔのいずれかが含まれているかを判別する。そして、パルス信号Ｓｅｔ／Ｒｅｓｅｔに含まれているセット信号Ｓｅｔまたはリセット信号Ｒｅｓｅｔから、ＲＳフリップフロップ１３およびスイッチング素子Ｑ5〜６により構成されるインバータにより、元の入力信号ＩＮの波形が復元される。したがって、第１の実施形態と同様に、ＬＤＭＯＳＱ3を使用して、ＬＤＭＯＳを二つ使用することなく、信号伝達回路を安価に構成することができる。
【００６４】
また、第１の実施形態と同様に、パルス検出回路１２ｂおよびＲＳフリップフロップ１３はノイズによる出力の反転が起こっても、以下のような理由により、出力の補正が行われるため、確実に信号を伝送することができる。すなわち、パルス検出回路１２ｂはインバータＩｎｖ１から出力される信号に基づいて動作しており、パルスの順番による動作を行っていないので、ノイズにより、パルス検出回路１２ｂの出力信号が反転しても、パルス検出回路１２ｂに入力される信号によって、出力が補正されるため、信号伝達回路は確実に信号を伝送することができる。
【００６５】
また、第１の実施形態においては、セット信号Ｓとリセット信号Ｒとを、異なる電流値によって、異なる電位間にて伝達しており、第２の実施形態においてはセット信号Ｓとリセット信号Ｒとを、異なるパルスの立ち上がり期間によって、伝達しているという差異はあるが、１つのＬＤＭＯＳＱ3によって、複数の信号を伝達する点においては共通している。
【００６６】
次に、本実施形態の変形例について図６〜図８を参照して説明する。
第２の実施形態の変形例による信号伝達回路の回路図（図６）は図３と類似しているが、パルス発生器１１ｃおよびパルス発生器１１ｃの周辺の構成および動作が第２の実施形態におけるパルス発生器１１ｂおよびパルス発生器１１ｂの周辺と異なっている。以下、図に従って、この実施形態の変形例の構成を、第２の実施形態との相違点について詳説することにより、説明する。
【００６７】
パルス発生器１１ｃは、第２の実施形態におけるパルス発生器１１ｂと比較して、入力端ＨＩＮにて入力された入力信号ＩＮの立ち上がりエッジおよび立ち下がりエッジに応じて、時間幅が異なるセット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔを別々の出力端ＯｐＰg1〜2から出力するところが異なっており、セット信号Ｓｅｔおよびリセット信号Ｒｅｓｅｔのパルス幅が異なるところを除くと、第１の実施形態におけるパルス発生器１１ａと類似の構成となる。
【００６８】
第２の実施形態の変形例における信号伝達回路において、パルス発生器１１ｃ、スイッチング素子Ｑ1〜2、電流源Ｉｒｅｓ１〜２、ＬＤＭＯＳＱ3との接続は、第１の実施形態におけるパルス発生器１１ａ、スイッチング素子Ｑ1〜2、電流源Ｉｒｅｓ１〜２、ＬＤＭＯＳＱ3との接続と同様である。また、抵抗Ｒ3から、スイッチング素子Ｑ5〜6および抵抗Ｒ13〜14による構成は、第２の実施形態における同部分の構成と同様である。
【００６９】
図７に示す、本実施形態の変形例におけるパルス発生器１１ｃは、インバータＩｎｖ111〜118と、ナンド（Nand）ゲートＮＡＤ111〜112と、コンデンサＣ111〜112とから構成される。ナンドゲートＮＡＤ111〜112は２入力である。
【００７０】
入力端ＩｐＰgにインバータＩｎｖ111の入力端およびインバータＩｎｖ116の入力端が接続される。インバータＩｎｖ111の出力端がナンドゲートＮＡＤ112の一方の入力端に接続される。インバータＩｎｖ116の出力端がインバータＩｎｖ117を介して、ナンドゲートＮＡＤ112の他方の入力端に接続され、コンデンサＣ112を介して、共通グランド電位ＣＯＭに接地される。ナンドゲートＮＡＤ112の出力端はインバータＩｎｖ118を介して、出力端ＯｐＰg2に接続される。
【００７１】
インバータＩｎｖ111の出力端にインバータＩｎｖ112の入力端およびインバータＩｎｖ113の入力端が接続される。インバータＩｎｖ112の出力端がナンドゲートＮＡＤ111の一方の入力端に接続される。インバータＩｎｖ113の出力端がインバータＩｎｖ114を介して、ナンドゲートＮＡＤ111の他方の入力端に接続され、コンデンサＣ111を介して、共通グランド電位ＣＯＭに接地される。ナンドゲートＮＡＤ111の出力端はインバータＩｎｖ115を介して、出力端ＯｐＰg1に接続される。尚、パルス発生器１１ｃには、共通グランド電位端ＣＯＭが設けられており、内部の各構成要素のグランドに接続され、該構成要素にグランド電位を印加する。
【００７２】
次に、パルス発生器１１ｃの動作を説明する。
ここで、入力端ＩｐＰgに通常ローレベルであり、ある短い時間のみハイレベルになるパルスを印加するとして説明する。また、インバータＩｎｖ111とＩｎｖ116から、Ｉｎｖ118までによって構成される回路と、インバータＩｎｖ112とＩｎｖ113から、Ｉｎｖ115までによって構成される回路とが同一なので、先ず、インバータＩｎｖ111とＩｎｖ116から、Ｉｎｖ118までによって構成される回路によって、動作の説明を行う。
【００７３】
先ず、入力端ＩｐＰgにローレベルが入力されているとき、インバータＩｎｖ116およびＩｎｖ117を介して、ナンドゲートＮＡＤ112の一方の入力端にローレベルの信号が入力され、ナンドゲートＮＡＤ112のゲートが閉じて、ナンドゲートＮＡＤ112の出力端からハイレベルの信号が出力される。該信号はインバータＩｎｖ118によって反転され、出力端ＯｐＰg2からローレベルの信号が出力される。
【００７４】
次に、入力端ＩｐＰgに入力される信号がローレベルからハイレベルに変化すると、その変化が、以下に示す二つの経路によって、ナンドゲートＮＡＤ112に伝播される。すなわち、一つの経路は、インバータＩｎｖ111一つからなり、もう一つの経路はインバータＩｎｖ116、Ｉｎｖ117、コンデンサＣ112とからなる。このような二つの経路によって、ナンドゲートＮＡＤ112に信号が入力されるので、定常的に見ると、常に論理が逆の信号が入力されるため、ナンドゲートＮＡＤ112は、どちらかの入力端が必ずローレベルになり、ゲートが閉じてしまい、ハイレベルのみを出力することになる。
【００７５】
ところで、インバータには入力端から入力した入力信号を、出力端から出力信号を出力するまでの有限の遅延時間が存在する。そのため、インバータに入力される信号と出力される信号とを過渡的に見ると、インバータ一つから構成される経路における遅延時間と、インバータ二つから構成される経路の遅延時間との間には、インバータ一つによる遅延時間だけ、差異があることになる。また、本実施形態においては、インバータＩｎｖ116とＩｎｖ117との間に、グランド電位と接続されたコンデンサＣ112を挿入しているので、これによっても遅延時間を増加させることができ、該コンデンサの要領値を調整することにより、遅延時間の調整を行うこともできる。以下、この遅延時間の差異がある区間について説明する。
【００７６】
先ず、入力端ＩｐＰgに入力される信号がローレベルからハイレベルに変化したことがインバータＩｎｖ111によってナンドゲートＮＡＤ112に伝播したが、インバータＩｎｖ116、117からなる経路によっては、まだ、伝播していないとする。このとき、ナンドゲートＮＡＤ112は、インバータＩｎｖ111からハイレベルの信号を入力されるが、インバータＩｎｖ117からもハイレベルの信号を入力されることになる。このため、ナンドゲートＮＡＤ112の出力端からは、ローレベルの信号が出力されることになる。そして、上述したような過渡的な状況を脱し、インバータＩｎｖ117からローレベルの信号が出力され、定常的な出力状態に戻る。以上のような動作により、ナンドゲートＮＡＤ112にハイレベルの信号が伝播したことを検知するパルスを出力することができる。尚、インバータＩｎｖ112とＩｎｖ113から、Ｉｎｖ115までによって構成される回路は、入力端ＩｐＰgから入力される信号が、インバータＩｎｖ111を介して供給されるので、上述した、インバータＩｎｖ111とＩｎｖ116から、Ｉｎｖ118までによって構成される回路とは、逆の論理によって動作する。
【００７７】
尚、上述した二つのパルスのパルス幅は、主として、コンデンサＣ111とＣ112の容量値を変えることにより変更できるので、二つのパルス幅を揃えたい場合は、コンデンサＣ111とＣ112の値を揃えればよいことになる。これは、第２の実施形態におけるパルス発生器１１ｃを、コンデンサＣ111とＣ112の値を揃えたうえにおいて、第１の実施形態におけるパルス発生器１１ａを構成することができることを意味する。
【００７８】
図８に第２の実施形態の変形例における信号伝達回路の動作のタイミングチャートを示す。これは、図５に示す、第２の実施形態における信号伝達回路の動作のタイミングチャートと略同様である。両者の差異としては、図５（ｂ）に示すパルス信号Ｓｅｔ／Ｒｅｓｅｔが、図８（ｂ）、（ｃ）に示すリセット信号Ｒｅｓｅｔ、セット信号Ｓｅｔに分けられることである。また、図５（ｄ）に示すリセット信号Ｒ、図５（ｅ）に示すリセット信号Ｒ、図５（ｆ）に示すデータ出力Ｑが、図８（ｅ）に示すリセット信号Ｒ、図８（ｆ）に示すリセット信号Ｒ、図８（ｇ）に示すデータ出力Ｑにそれぞれ対応する。
【００７９】
本実施形態の変形例によれば、図５（ｂ）に示すパルス信号Ｓｅｔ／Ｒｅｓｅｔを、図８（ｂ）、（ｃ）に示すリセット信号Ｒｅｓｅｔ、セット信号Ｓｅｔに分けたため、セット信号とリセット信号との誤認を低減し、さらに、誤動作の確率を低減することができる。
【００８０】
また、第２の実施形態の変形例においても、１つのＬＤＭＯＳＱ3によって、複数の信号を伝達する点においては第１の実施形態および第２の実施形態と共通している。
【００８１】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態における信号伝達回路の回路図である。
【図２】同実施形態における信号伝達回路の動作説明用のタイミングチャートである。
【図３】本発明の第２の実施形態における信号伝達回路の回路図である。
【図４】同実施形態におけるパルス検出回路（パルスフィルタ）１２ｂの回路図である。
【図５】同実施形態における信号伝達回路の動作説明用のタイミングチャートである。
【図６】本発明の第２の実施形態の変形例における信号伝達回路の回路図である。
【図７】同実施形態におけるパルス発生器１１ａ、１１ｃの回路図である。
【図８】同実施形態の変形例における信号伝達回路の動作説明用のタイミングチャートである。
【図９】従来における信号伝達回路の回路図である。
【符号の説明】
【００８３】
１１ａ、１１ｂ、１１ｃ・・・パルス発生器、１２ａ、１２ｂ ・・・パルス検出回路（信号検出手段）（信号検出部）、１３・・・ＲＳ（Reset-Set）フリップフロップ、１４・・・ＵＶ検出器
【図１】
2006157367.tif 000003
【図２】
2006157367.tif 000004
【図３】
2006157367.tif 000005
【図４】
2006157367.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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