(57)【要約】【課題】容易にブロックサイズを変更することができるＮＡＮＤ型フラッシュメモリ装置を提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ装置は、第１および第２ページグループに分けられたメモリブロックと、第１および第２ページグループとグローバルラインとの間にそれぞれ接続され、動作電圧を伝達する第１および第２スイッチング部と、第１ページグループまたは第２ページグループのいずれかが動作するかまたは両者が同時に動作するかを決定する分割信号を出力するブロック分割選択部と、分割信号、ページ選択アドレス信号および消去動作信号に応じて第１選択信号および第２選択信号を同一のレベルで出力するかまたは互いに異なるレベルで出力するページグループ選択制御部と、第１選択信号、第２選択信号およびブロック選択アドレス信号に応じて第１スイッチング部および第２スイッチング部をそれぞれ制御する第１および第２ブロックスイッチ部とを備えてなる。【選択図】図１
2006190440.tif 000002
【特許請求の範囲】
【請求項１】
第１ページグループと第２ページグループに分けられたメモリブロックと、
前記第１ページグループおよび第２ページグループとグローバルラインとの間にそれぞれ接続され、動作電圧を伝達する第１スイッチング部および第２スイッチング部と、
前記第１ページグループまたは前記第２ページグループのいずれかが動作するかまたは両者が同時に動作するかを決定する分割信号を出力するブロック分割選択部と、
前記分割信号、ページ選択アドレス信号および消去動作信号に応じて第１選択信号および第２選択信号を同一のレベルで出力しまたは互いに異なるレベルで出力するページグループ選択制御部と、
前記第１選択信号、前記第２選択信号およびブロック選択アドレス信号に応じて前記第１スイッチング部および前記第２スイッチング部をそれぞれ制御する第１ブロックスイッチ部および第２ブロックスイッチ部とを備えてなり、
前記分割信号に応じて前記消去動作の際に前記メモリブロックに含まれたメモリセルを全て消去し、または前記第１ページグループもしくは前記第２ページグループに含まれるメモリセルのみを消去することを特徴とする
ＮＡＮＤ型フラッシュメモリ装置。
【請求項２】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記メモリブロックが複数備えられ、前記第１スイッチング部および前記第２スイッチング部と前記第１ブロックスイッチ部および前記第２ブロックスイッチ部が前記メモリブロックの数だけ備えられる
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項３】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記第１ページグループにはドレインセレクトラインと第１〜第１６ワードラインが含まれ、第２ページグループには第１７〜第３２ワードラインとソースセレクトラインが含まれる
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項４】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記ページグループ選択制御部には、前記メモリブロックからページを選択するための外部入力アドレス信号のうち最上位ビットの信号が前記ページ選択アドレス信号として入力される
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項５】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記第１スイッチング部は、前記第１ページグループに含まれるドレインセレクトラインと第１〜第１６ワードラインにそれぞれ接続され、前記第１ブロックスイッチ部によって制御される複数のスイッチング素子を含み、グローバルラインから伝達される動作電圧を前記ドレインセレクトラインと前記第１〜前記第１６ワードラインへ伝達する
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項６】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記第２スイッチング部は、前記第２ページグループに含まれる第１７〜第３２ワードラインとソースセレクトラインにそれぞれ接続されて前記第２ブロックスイッチ部によって制御される多数のスイッチング素子を含み、グローバルラインから伝達される動作電圧を前記第１７〜第３２ワードラインと前記ソースセレクトラインへ伝達する
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項７】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記ブロック分割選択部は、電源電圧端子と接地電圧端子との間に直列に接続された抵抗素子とヒューズを含み、前記抵抗素子と前記ヒューズが接続されたノードから前記分割信号が出力される
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項８】
請求項７に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記ヒューズのカッティング状態により前記第１ページグループおよび前記第２ページグループのいずれかが動作するかまたは両者が同時に動作するかが決定される
ことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項９】
請求項７に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記抵抗素子は、前記電源電圧端子と前記ヒューズとの間に接続され、ゲートが接地端子に接続され、所定のオン抵抗値を持つＰＭＯＳトランジスタからなる
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項１０】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記ページグループ選択制御部は、
前記消去動作信号、前記分割信号および前記ページ選択アドレス信号に応じて前記第  １選択信号を出力する第１ＮＡＮＤゲートと、
前記ページ選択アドレス信号を反転させるインバータと、
前記消去動作信号、前記分割信号および前記インバータの反転信号に応じて前記第２選択信号を出力する第２ＮＡＮＤゲートとを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項１１】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記第１ブロックスイッチ部は、
前記ブロック選択アドレス信号と前記第１選択信号とを論理演算する論理部と、
前記論理部の出力信号を反転させるインバータと、
前記インバータと出力端子との間に接続され、ゲートに電源電圧が印加される第１ＮＭＯＳトランジスタと、
前記出力端子と接地端子との間に接続され、前記インバータの出力信号に応じて動作する第２ＮＭＯＳトランジスタと、
前記出力端子と高電圧端子との間に直列に接続され、プリチャージ動作の際に前記メモリブロックを選択するためのブロック選択信号がそれぞれ入力される第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタと、
前記高電圧端子と前記出力端子との間に直列に接続された第１ダイオードおよび第２ダイオードとを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項１２】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記第２ブロックスイッチ部は、
ブロック選択アドレス信号と第２選択信号とを論理演算する論理部と、
前記論理部の出力信号を反転させるインバータと、
前記インバータと出力端子との間に接続され、ゲートに電源電圧が印加される第１ＮＭＯＳトランジスタと、
前記出力端子と接地端子との間に接続され、前記インバータの出力信号に応じて動作する第２ＮＭＯＳトランジスタと、
前記出力端子と高電圧端子との間に直列に接続され、プリチャージ動作の際に前記メモリブロックを選択するためのブロック選択信号がそれぞれ入力される第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタと、
前記高電圧端子と前記出力端子との間に直列に接続された第１ダイオードおよび第２ダイオードとを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ブロックサイズの変更が可能なＮＡＮＤ型フラッシュメモリ装置に関し、特に、一つのブロックを２つのブロックに分けて使用することができるように工夫した、ブロックサイズの変更が可能なＮＡＮＤ型フラッシュメモリ装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置のメモリアレイは、多数のブロックを含んで構成されているが、その各ブロックは、多数のストリングを含んで構成されている。各ストリングは、ビットラインに接続されたドレインセレクトトランジスタと、共通ソースラインに接続されたソースセレクトトランジスタと、両セレクトトランジスタの間に直列に接続された多数のセルを含んで構成されている。
【０００３】
一つのストリングは、１６個または３２個のメモリセルが含まれる一定のサイズを有する。これにより、ブロックサイズも一定に固定される。
【０００４】
ＮＡＮＤ型フラッシュメモリ素子において、プログラム動作または読出し動作は、ページ単位で行われるが、消去動作は、ブロック単位で行われる。すなわち、消去動作は、固定されたサイズのブロックに含まれる全てのメモリセルを一斉に消去する。
【０００５】
ここで、ブロックサイズを縮小したい場合は、メモリアレイと周辺回路に対する設計を変更しなければならないため、ブロックサイズの変更には難しさがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、この発明の目的は、全てのメモリブロックを２つのページグループに分け、外部入力アドレス信号に応じてページグループをそれぞれ選択するためのブロックスイッチをメモリブロックごとに２個ずつ備え、消去動作の際にいずれか一つのページグループにのみ消去電圧を印加し、あるいは２つのページグループに消去電圧を全て印加することにより、容易にブロックサイズを変更することができるＮＡＮＤ型フラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の実施例に係るＮＡＮＤ型フラッシュメモリ装置は、第１および第２ページグループに分けられたメモリブロックと、第１および第２ページグループとグローバルラインとの間にそれぞれ接続され、動作電圧を伝達する第１および第２スイッチング部と、第１ページグループまたは第２ページグループのいずれかが動作するかまたは両者が同時に動作するかを決定する分割信号を出力するブロック分割選択部と、分割信号、ページ選択アドレス信号および消去動作信号に応じて第１選択信号および第２選択信号を同一のレベルで出力するかまたは互いに異なるレベルで出力するページグループ選択制御部と、第１選択信号、第２選択信号およびブロック選択アドレス信号に応じて第１スイッチング部および第２スイッチング部をそれぞれ制御する第１および第２ブロックスイッチ部とを含み、分割信号に応じて消去動作の際にメモリブロックに含まれたメモリセルを全て消去するかまたは第１ページグループもしくは第２ページグループに含まれたメモリセルのみを消去する。
【０００８】
上記において、メモリブロックが複数備えられ、第１スイッチング部および第２スイッチング部と第１ブロックスイッチ部および第２ブロックスイッチ部がメモリブロックの数だけ備えられる。
【０００９】
第１ページグループにはドレインセレクトラインと第１〜第１６ワードラインが含まれ、第２ページグループには第１７〜第３２ワードラインとソースセレクトラインが含まれてもよい。
【００１０】
ページグループ選択制御部には、メモリブロックからページを選択するための外部入力アドレス信号のうち最上位ビットに該当するアドレス信号がページ選択アドレス信号として入力できる。
【００１１】
第１スイッチング部は、第１ページグループに含まれたドレインセレクトラインと第１〜第１６ワードラインにそれぞれ接続されて第１ブロックスイッチ部によって制御される多数のスイッチング素子を含み、グローバルラインから伝達される動作電圧をドレインセレクトラインと第１〜第１６ワードラインへ伝達する。
【００１２】
第２スイッチング部は、第２ページグループに含まれた第１７〜第３２ワードラインとソースセレクトラインにそれぞれ接続されて第２ブロックスイッチ部によって制御される多数のスイッチング素子を含み、グローバルラインから伝達される動作電圧を第１７〜第３２ワードラインとソースセレクトラインへ伝達する。
【００１３】
ブロック分割選択部は、電源電圧端子と接地電圧端子との間に直列に接続された抵抗素子とヒューズを含み、抵抗素子とヒューズが接続されたノードから分割信号が出力される。この際、ヒューズのカッティング状態で第１ページグループまたは第２ページグループのいずれかが動作するかまたは両者が同時に動作するかが決定される。一方、抵抗素子は、電源電圧端子とヒューズとの間に接続され、ゲートが接地端子に接続され、所定のオン抵抗値を持つＰＭＯＳトランジスタで実現することができる。
【００１４】
ページグループ選択制御部は、消去動作信号、分割信号およびページ選択アドレス信号に応じて第１選択信号を出力する第１ＮＡＮＤゲートと、ページ選択アドレス信号を反転させるインバータと、消去動作信号、分割信号およびインバータの反転信号に応じて第２選択信号を出力する第２ＮＡＮＤゲートとを含む。
【００１５】
第１ブロックスイッチ部は、ブロック選択アドレス信号と第１選択信号とを論理演算する論理部と、論理部の出力信号を反転させるインバータと、インバータと出力端子との間に接続され、ゲートに電源電圧が印加される第１ＮＭＯＳトランジスタと、出力端子と接地端子との間に接続され、インバータの出力信号に応じて動作する第２ＮＭＯＳトランジスタと、出力端子と高電圧端子との間に直列に接続され、プリチャージ動作の際にメモリブロックを選択するためのブロック選択信号がそれぞれ入力される第３および第４ＮＭＯＳトランジスタと、高電圧端子と出力端子との間に直列に接続された第１および第２ダイオードとを含む。
【００１６】
第２ブロックスイッチ部は、ブロック選択アドレス信号と第２選択信号とを論理演算する論理部と、論理部の出力信号を反転させるインバータと、インバータと出力端子との間に接続され、ゲートに電源電圧が印加される第１ＮＭＯＳトランジスタと、出力端子と接地端子との間に接続され、インバータの出力信号に応じて動作する第２ＮＭＯＳトランジスタと、出力端子と高電圧端子との間に直列に接続され、プリチャージ動作の際にメモリブロックを選択するためのブロック選択信号がそれぞれ入力される第３および第４ＮＭＯＳトランジスタと、高電圧端子と出力端子との間に直列に接続された第１および第２ダイオードとを含む。
【発明の効果】
【００１７】
この発明に係るブロックサイズの変更が可能なＮＡＮＤ型フラッシュメモリ装置は、全てのメモリブロックを２つのページグループに分け、外部入力アドレス信号に応じてページグループをそれぞれ選択するためのブロックスイッチをメモリブロックごとに２個ずつ備え、消去動作の際にいずれか一つのページグループにのみ消去電圧を印加し、あるいは２つのページグループに消去電圧を全て印加することにより、容易にブロックサイズを変更することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、この発明の好適な実施態様を詳細に説明する。なお、これらの実施態様は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施態様は、当該技術分野で通常の知識を有する者にこの発明の範疇をより完全に知らせるために提供されるものである。この発明の範囲は、特許請求の範囲によって理解されるべきである。
【００１９】
図１は、この発明の実施態様に係るＮＡＮＤ型フラッシュメモリ装置の回路図である。図１を参照すると、この発明の実施態様に係るＮＡＮＤ型フラッシュメモリ装置は、メモリブロックＢＬＫ、ブロック分割選択部１１０、ページグループ選択制御部１２０、第１および第２ブロックスイッチ部１３０ａおよび１３０ｂ、およびスイッチング回路１４０を含んでいる。
【００２０】
一方、メモリブロックＢＬＫは、多数個が備えられてメモリアレイを構成し、第１および第２ブロックスイッチ部１３０ａ、１３０ｂおよびスイッチング部１４０は、メモリブロックＢＬＫの数だけそれぞれ備えられている。ページグループ選択制御部１２０の第１選択信号ＣＳ１は、メモリブロックＢＬＫの数だけ備えられた全ての第１ブロックスイッチ部１３０ａに入力され、第２選択信号ＣＳ２は、メモリブロックＢＬＫの数だけ備えられた全ての第２ブロックスイッチ部１３０ｂに入力される。
【００２１】
次に、上記の構成に対してそれぞれ具体的に説明する。
【００２２】
メモリブロックＢＬＫは、第１および第２ページグループＢＬＫａおよびＢＬＫｂに分割される。以下、理解を助けるために、メモリブロックＢＬＫが３２個のページを含み、１６個のページずつ２個に分割される場合を例として説明する。この場合、第１ページグループＢＬＫａには第１〜第１６ワードラインＷＬ０〜ＷＬ１５に接続された１６個のページが含まれ、ドレインセレクトラインＤＳＬも一緒に含まれる。また、第２ページグループＢＬＫｂには第１７〜第３２ワードラインＷＬ１６〜ＷＬ３１に接続された１６個のページが含まれ、ソースセレクトラインＳＳＬも一緒に含まれる。
【００２３】
スイッチング回路１４０は、第１スイッチング部１４０ａおよび第２スイッチング部１４０ｂを含み、第１ページグループＢＬＫａおよび第２ページグループＢＬＫｂに動作電圧をそれぞれ伝達する。具体的に説明すると、第１スイッチング部１４０ａは、ドレインセレクトラインＤＳＬと第１〜第１６ワードラインＷＬ０〜ＷＬ１５に接続された多数のスイッチング素子Ｎ１〜Ｎ１７からなり、グローバルラインＧＤＳＬ、ＧＷ０〜ＧＷ１５から伝達される動作電圧をドレインセレクトラインＤＳＬと第１〜第１６ワードラインＷＬ０〜ＷＬ１５に伝達する。第２スイッチング部１４０ｂは、第１７〜第３２ワードラインＷＬ１６〜ＷＬ３１とソースセレクトラインＳＳＬに接続された多数のスイッチング素子Ｎ１８〜Ｎ３４からなり、グローバルラインＧＷ１６〜ＧＷ３１、ＧＳＳＬから伝達される動作電圧を第１７〜第３２ワードラインＷＬ１６〜ＷＬ３１とソースセレクトラインＳＳＬへ伝達する。
【００２４】
前記において、メモリブロックＢＬＫは、第１スイッチング部１４０ａおよび第２スイッチング部１４０ｂとワードラインＷＬ０〜ＷＬ３１間の接続状態によって第１ページグループＢＬＫａと第２ページグループＢＬＫｂに区分される。
【００２５】
ブロック分割選択部１１０は、メモリブロックＢＬＫの分割動作の有無に応じて分割信号ＢＳを出力する。例えば、ブロック分割選択部１１０に含まれたヒューズＦ１を設置し、ヒューズＦ１のカッティング状態によって、メモリブロックＢＬＫを分割するかを決定する。理解を助けるために、ヒューズＦ１がカットされると、メモリブロックＢＬＫを分割するものと判断し、分割信号ＢＳがＨレベル（「ハイ」レベル）で出力される場合を例として説明する。
【００２６】
この場合、ブロック分割選択部１１０は、電源電圧Ｖｃｃ端子と接地端子との間に直列に接続された抵抗素子Ｐ１およびヒューズＦ１から構成することができる。抵抗素子Ｐ１とヒューズＦ１とが接続されたノードは、分割信号ＢＳが出力される出力ノードになる。一方、抵抗素子Ｐ１は、電源電圧端子と出力ノードとの間に接続され、ゲートが接地端子に接続され、所定のオン抵抗値を持つＰＭＯＳトランジスタで実現することができる。
【００２７】
ページグループ選択制御部１２０は、ページ選択アドレス信号Ａ<ｐ>、分割信号ＢＳおよび消去動作信号Ｅｒａｓｅに応じて第１および第２選択信号ＣＳ１およびＣＳ２を出力する。具体的に説明すると、ＮＡＮＤ型フラッシュメモリ装置は、消去動作の際にのみブロック単位で動作するため、プログラム動作または読出し動作の際にはメモリブロックＢＬＫを分割する必要がない。したがって、消去動作信号Ｅｒａｓｅが入力される場合にのみ２つのページブロックＢＬＫａおよびＢＬＫｂのいずれか一つを選択するための選択信号ＣＳ１およびＣＳ２を出力する。一方、選択信号ＣＳ１およびＣＳ２は、分割信号ＢＳがローレベルで入力されると、メモリブロックＢＬＫが分割されないように両者ともＨレベルで出力される。そして、分割信号ＢＳがＨレベルで入力されると、第１および第２選択信号ＣＳ１およびＣＳ２のいずれか一つのみがＨレベルで出力される。
【００２８】
ここで、ページ選択アドレス信号Ａ<ｐ>は、メモリブロックＢＬＫからページを選択するために、外部から入力されるアドレス信号の一つであって、ページを選択するためのアドレス信号の中で最上位ビットの信号である。このようなページ選択アドレス信号Ａ<ｐ>のレベルに応じて、第１選択信号ＣＳ１がＨレベルで出力されて第１ページグループＢＬＫａが選択されるか、または第２選択信号ＣＳ２がＨレベルで出力されて第２ページグループＢＬＫｂが選択される。
【００２９】
このようなページグループ選択制御部１２０は、消去動作信号Ｅｒａｓｅ、分割信号ＢＳおよびページ選択アドレス信号Ａ<ｐ>に応じて第１選択信号ＣＳ１を出力する第１ＮＡＮＤゲートＮＡＮＤ１と、ページ選択アドレス信号Ａ<ｐ>を反転させるインバータＩＮＶ１と、消去動作信号Ｅｒａｓｅ、分割信号ＢＳおよびインバータＩＮＶ１の反転信号に応じて第２選択信号ＣＳ２を出力する第２ＮＡＮＤゲートＮＡＮＤ２とから構成できる。
【００３０】
ブロック選択回路１３０は、メモリブロックＢＬＫごとに一対のブロックスイッチ部１３０ａおよび１３０ｂを備え、ブロック選択アドレス信号Ａ<ｍ〜ｎ>、第１選択信号ＣＳ１および第２選択信号ＣＳ２に応じて動作電圧が特定のメモリブロックに伝達されるようにスイッチング回路１４０を制御する。図面には、便宜上、２つのブロックスイッチ部１３０ａおよび１３０ｂのみが示されている。具体的には、ブロック選択アドレス信号Ａ<ｍ〜ｎ>に応じて一対のブロックスイッチ部１３０ａおよび１３０ｂが動作し、第１選択信号ＣＳ１に応じて第１ブロックスイッチ部１３０ａがスイッチング回路１４０の第１スイッチング部１４０ａを制御し、第２選択信号ＣＳ２に応じて第２ブロックスイッチ部１３０ｂがスイッチング回路１４０の第２スイッチング部１４０ｂを制御する。例えば、メモリブロックＢＬＫが分割されて動作する場合、第１選択信号ＣＳ１によって第１ページグループＢＬＫａが選択されると、第１スイッチング部１４０ａのみが動作して動作電圧（例えば、消去電圧）が第１ページグループＢＬＫａにのみ伝達される。そして、第２選択信号ＣＳ２によって第２ページグループＢＬＫｂが選択されると、第２スイッチング部１４０ｂのみが動作して動作電圧が第２ページグループＢＬＫｂにのみ伝達される。
【００３１】
第１ブロックスイッチ部１３０ａまたは第２ブロックスイッチ部１３０ｂは、同一の構成からなる。次に、第１ブロックスイッチ部１３０ａを例として回路の構成を説明する。
【００３２】
図２は、図１に示すブロックスイッチ部の回路図である。図２を参照すると、ブロックスイッチ部は、ブロック選択アドレス信号Ａ<ｍ〜ｎ>と第１選択信号ＣＳ１とを論理演算する論理部１３１と、論理部１３１の出力信号を反転させるインバータＩＮＶ１と、インバータＩＮＶ１と出力端子との間に接続され、ゲートに電源電圧が印加される第１ＮＭＯＳトランジスタＮ１と、出力端子と接地端子との間に接続され、インバータＩＮＶ１の出力信号に応じて動作する第２ＮＭＯＳトランジスタＮ２と、高電圧端子Ｖｐｐと出力端子との間に直列に接続された第１および第２ダイオードＮ５およびＮ６と、高電圧端子Ｖｐｐと出力端子との間に直列に接続され、プリチャージ動作の際にブロックを選択するためのブロック選択信号ＧＡおよびＧＢがそれぞれ入力される第３および第４ＮＭＯＳトランジスタＮ３およびＮ４とから構成することができる。
【００３３】
以下、上記の構成を有するＮＡＮＤ型フラッシュメモリ装置の動作を説明する。
【００３４】
＜プログラム／読出し動作の際＞
プログラム動作または読出し動作の際には、消去動作信号ＥｒａｓｅがＬレベル（「ロー」レベル）で入力されるため、ブロック分割選択部１１０の分割信号ＢＳに関係なくページグループ選択制御部１２０から第１選択信号ＣＳ１および第２選択信号ＣＳ２が両者ともＨレベルで出力される。Ｈレベルの第１選択信号ＣＳ１および第２選択信号ＣＳ２によって、第１ブロックスイッチ部１３０ａおよび第２ブロックスイッチ部１３０ｂがスイッチング部１４０の第１スイッチング部１４０ａおよび第２スイッチング部１４０ｂの両者を動作させる。
【００３５】
これにより、グローバルラインＧＤＳＬ、ＧＷ０〜ＧＷ３１、ＧＳＳＬへ伝達されるプログラム電圧または読出し電圧がメモリブロックＢＬＫの全てのラインＤＳＬ、ＷＬ０〜ＷＬ３１、ＳＳＬへ伝達される。
【００３６】
このように、プログラム動作または読出し動作の際には、メモリブロックの分割の有無と関係なく、メモリ装置が正常的に動作する。
【００３７】
ＮＡＮＤ型フラッシュメモリ装置において、プログラム動作または読出し動作は、ページ単位で動作するため、メモリブロックＢＬＫの分割について何の意味もない。
【００３８】
一方、消去動作の際には、メモリ装置がブロック単位で動作する。以下、メモリブロックが分割されずに消去動作が行われる場合と、メモリブロックが分割された状態で消去動作が行われる場合を説明する。
【００３９】
＜メモリブロック非分割動作の際＞
メモリブロックＢＬＫを分割しないで動作させる場合、ブロック分割選択部１１０のヒューズＦ１は接続状態を維持する。したがって、ブロック分割選択部１１０は、Ｌレベルの分割信号ＢＳを出力する。
【００４０】
ページグループ選択制御部１２０は、Ｌレベルの分割信号ＢＳに応じて第１選択信号ＣＳおよび第２選択信号ＣＳ２の両者をＨレベルで出力する。Ｈレベルの第１選択信号ＣＳ１および第２選択信号ＣＳ２によって、第１ブロックスイッチ部１３０ａおよび第２ブロックスイッチ部１３０ｂがスイッチング部１４０の第１スイッチング部１４０ａおよび第２スイッチング部１４０ｂの両者を動作させる。
【００４１】
これにより、グローバルラインＧＤＳＬ、ＧＷ０〜ＧＷ３１、ＧＳＳＬから伝達される消去電圧がメモリブロックＢＬＫの全てのラインＤＳＬ、ＷＬ０〜ＷＬ３１、ＳＳＬへ伝達され、ブロック単位で消去動作が行われる。
【００４２】
＜メモリブロック分割動作の際＞
メモリブロックＢＬＫを分割して動作させる場合、ブロック分割選択部１１０のヒューズＦ１は切れた状態を維持する。すなわち、メモリブロックＢＬＫを分割して動作させようとする場合、ヒューズＦ１を切る。したがって、ブロック分割選択部１１０はＨレベルの分割信号ＢＳを出力する。
【００４３】
ページグループ選択制御部１２０は、Ｈレベルの分割信号ＢＳ、ページ選択アドレス信号Ａ<ａ>、消去動作信号Ｅｒａｓｅに応じて第１選択信号ＣＳ１および第２選択信号ＣＳ２を出力する。この際、メモリブロックＢＬＫに含まれた多数のページのいずれか一つを選択するのに使用されるアドレス信号のうち最上位ビットに該当するページ選択アドレス信号Ａ<ａ>によって第１選択信号ＣＳ１および第２選択信号ＣＳ２の出力レベルが決定される。
【００４４】
例えば、ページ選択アドレス信号Ａ<ａ>がＬレベルであれば、第１選択信号ＣＳ１がＨレベルで出力され、第２選択信号ＣＳ２がＬレベルで出力される。これらの選択信号に応じて、第１ブロックスイッチ部１３０ａが第１スイッチング部１４０ａを動作させ、第２ブロックスイッチ部１３０ｂが第２スイッチング部１４０ｂを動作させない。すなわち、第１スイッチング部１４０のみが動作する。これにより、グローバルラインＧＤＳＬ、ＧＷ０〜ＧＷ１５から伝達される消去電圧がメモリブロックＢＬＫの第１ページグループＢＬＫａにのみ伝達され、第１ページグループＢＬＫａに含まれたセルのみが消去される。この際、消去動作はブロック単位より小さいページグループ単位で行われる。
【００４５】
逆に、ページ選択アドレス信号Ａ<ａ>がＨレベルであれば、第１選択信号ＣＳ１がＬレベルで出力され、第２選択信号ＣＳ２がＨレベルで出力される。これらの選択信号に応じて、第１ブロックスイッチ部１３０ａは、第１スイッチング部１４０ａを動作させず、第２ブロックスイッチ部１３０ｂは、第２スイッチング部１４０ｂを動作させる。すなわち、第２スイッチング部１４０ｂのみが動作する。これにより、グローバルラインＧＷ１６〜ＧＷ３１、ＧＳＳＬから伝達される消去電圧がメモリブロックＢＬＫの第２ページグループＢＬＫｂにのみ伝達され、第２ページグループＢＬＫｂに含まれたセルのみが消去される。この際、消去動作は、ブロック単位より小さいページグループ単位で行われる。
【図面の簡単な説明】
【００４６】
【図１】この発明の実施態様に係るＮＡＮＤ型フラッシュメモリ装置の回路図である。
【図２】図１に示すブロックスイッチ部の回路図である。
【符号の説明】
【００４７】
１１０  …  ブロック分割選択部
１２０  …  ページグループ選択制御部
１３０  …  ブロック選択回路
１３０ａ、１３０ｂ  …  ブロックスイッチ部
１４０  …  スイッチング回路
１４０ａ、１４０ｂ  …  スイッチング部
【図１】
2006190440.tif 000003
【図２】
2006190440.tif 000004