(57)【要約】【課題】  簡単な工程からなり、チップ型電子部品を実装するための搭載面に形成されるランドをほぼ同一高さとするとことができるとともに、内部にビアホールを形成することを阻害することのない多層配線基板及びその製造方法を得る。【解決手段】  セラミックグリーンシート１１〜１４と内部導体層２１〜２４と段差整合層３１〜３３とで構成され、上面にチップ型電子部品を実装するための搭載面１０ａを有する積層基板本体１０と、搭載面１０ａ上に形成された複数のランド２５〜２８と備えた多層配線基板。段差整合層３１〜３３は、ランド２５，２７，２８が形成されている領域ａ，ｃ，ｄの下方に対応する積層基板本体１０の内部に、少なくとも一対のランド２５，２６及び２７，２８の高さがそれぞれ実質的に同じになるように形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくともセラミック層と内部導体層と段差整合層とで構成され、一主面にチップ型電子部品のための搭載面を有する積層基板本体と、
前記搭載面上に形成された複数のランドと、を備え、
前記段差整合層は、前記ランドが形成されている領域の下方に対応する前記積層基板本体の内部に、少なくとも一対のランドの高さが実質的に同じになるように形成されていること、
を特徴とする多層配線基板。
【請求項２】
前記段差整合層は前記内部導体層と同一組成からなることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記段差整合層は前記セラミック層と実質的に同一組成からなることを特徴とする請求項１に記載の多層配線基板の製造方法。
【請求項４】
一のチップ型電子部品を搭載するためのランドの高さが同じであり、かつ、他のチップ型電子部品を搭載するためのランドの高さとは異なっていることを特徴とする請求項１ないし請求項３のいずれかに記載の多層配線基板。
【請求項５】
高い位置のランドは小さな面積に形成され、低い位置のランドは大きな面積に形成されていることを特徴とする請求項４に記載の多層配線基板。
【請求項６】
少なくともセラミック層と内部導体層と段差整合層とで構成され、一主面にチップ型電子部品のための搭載面を有する積層基板本体と、前記搭載面上に形成された複数のランドとを備えた多層配線基板の製造方法であって、
セラミックグリーンシートを用意する工程と、
セラミックグリーンシートに内部導体用ペーストを印刷する工程と、
セラミックグリーンシート又は該シートの積層体にランドを形成する工程と、
ランドが形成される領域の下方に対応する位置に合わせてセラミックグリーンシートに少なくとも一対のランドの高さが実質的に同じになるように段差整合用ペーストを印刷する工程と、
前記セラミックグリーンシートを積層する工程と、
を備えたことを特徴とする多層配線基板の製造方法。
【請求項７】
前記段差整合用ペーストは前記内部導体用ペーストと同一組成からなることを特徴とする請求項６に記載の多層配線基板の製造方法。
【請求項８】
前記段差整合用ペーストは前記セラミックグリーンシートと実質的に同一組成からなることを特徴とする請求項６に記載の多層配線基板の製造方法。
【請求項９】
一対のランドが形成される領域において前記積層基板本体の厚み方向に存在する前記内部導体層の層数に基づいて段差量を算出するステップと、
算出された前記段差量に基づいて一対のランドの高さを実質的に同じとするのに必要な段差整合用ペーストの量を算出するステップと、
を経て前記段差整合用ペーストを所定のセラミックグリーンシート上に印刷することを特徴とする請求項６ないし請求項８のいずれかに記載の多層配線基板の製造方法。
【請求項１０】
一のチップ型電子部品を搭載するためのランドの高さと同一に、かつ、他のチップ型電子部品を搭載するためのランドの高さとは異ならせて形成することを特徴とする請求項６ないし請求項９のいずれかに記載の多層配線基板の製造方法。
【請求項１１】
高い位置のランドは小さな面積で形成し、低い位置のランドは大きな面積で形成することを特徴とする請求項１０に記載の多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板及びその製造方法、特に、内部導体層を内蔵したセラミック積層基板本体の一主面にチップ型電子部品を実装するのためのランドを形成した多層配線基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、コンデンサなどの素子を構成する内部導体層をセラミック積層基板本体に内蔵し、該基板本体の上面にチップ型電子部品を実装するためのランドを形成した多層配線基板が種々提供されている。
【０００３】
従来の多層配線基板の一例を模式的に図３に示すと、セラミックグリーンシート１１，１２，１３上にそれぞれ内部導体層２１，２２，２３，２４を導電ペーストを印刷して形成し、該シート１１，１２，１３及び最上層のセラミックグリーンシート１４を積層して積層基板本体１０を形成するとともに、積層基板本体１０の搭載面１０ａの所定位置にランド２５〜２８を転写し、多層配線基板としている。また、内部導体層２１〜２４とランド２５〜２８とはそれぞれビアホール１９にて電気的に接続されている。
【０００４】
ところで、近年のセラミック多層配線基板では、内部の配線が高密度化し、積層枚数も増加しているので、内部導体層２１〜２４の配置によっては搭載面１０ａの段差が大きくなり、以下の問題点を生じている。
【０００５】
搭載面１０ａ上に形成されたランド２５〜２８に対してはメタルマスクを介してはんだを印刷するが、このとき低い位置のランド２５，２７にははんだが多く印刷され、高い位置のランド２６，２８には半田が少なく印刷される傾向にある。即ち、ランド２５〜２８の高低差によって印刷されるはんだの量が不均一になり、ランド２５〜２８に対するチップ型電子部品の実装不良が生じていた。
【０００６】
また、通常、ランド２５，２６及び２７，２８をペアにしてチップ型電子部品が実装されるが、これでは実装部品が傾いて実装不良となる。特に、近年では実装部品の小型化が進み、このような実装不良が顕著に現れている。
【０００７】
前記不具合に鑑みて、特許文献１には、グリーンシートの表面の所定部分に、電極ペーストとコンデンサペーストを交互に印刷、乾燥してコンデンサ層及びコンデンサ用電極を形成したセラミック多層基板において、コンデンサ層周辺のグリーンシートの表面に、グリーンシート中のセラミック成分と同一組成を有する絶縁ペーストを印刷して段差を整合するための絶縁層を形成し、多層基板の表面を平坦とすることが開示されている。
【０００８】
特許文献１に記載の製造方法にあっては、多層基板の表面を平坦にして該表面に形成したランドにチップ型電子部品を良好に実装することが可能になる。しかしながら、以下の問題点が生じることになる。
【０００９】
段差を整合するための絶縁層が多層基板内部に形成すべきビアホールを切断してしまうため、基板内部にビアホールを形成することができず、所望の回路を構成できなくなる。ビアホールの形成を優先すると、結局、多層基板の表面に凹凸が生じてしまう。また、段差を整合させる絶縁ペーストの印刷パターンが複雑であり、高精度な印刷合わせが必要でコストが上昇する。さらに、コンデンサ層を形成する層ごとに絶縁ペーストの印刷が必要であり、製造工程が大きく増加する。
【特許文献１】特開平７−２２１４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、簡単な工程からなり、チップ型電子部品を実装するための搭載面に形成されるランドをほぼ同一高さとすることができるとともに、内部にビアホールを形成することを阻害することのない多層配線基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するため、本発明に係る多層配線基板は、少なくともセラミック層と内部導体層と段差整合層とで構成され、一主面にチップ型電子部品のための搭載面を有する積層基板本体と、前記搭載面上に形成された複数のランドと、を備え、段差整合層は、ランドが形成されている領域の下方に対応する積層基板本体の内部に、少なくとも一対のランドの高さが実質的に同じになるように形成されていることを特徴とする。
【００１２】
また、本発明に係る多層配線基板の製造方法は、少なくともセラミック層と内部導体層と段差整合層とで構成され、一主面にチップ型電子部品のための搭載面を有する積層基板本体と、前記搭載面上に形成された複数のランドとを備えた多層配線基板の製造方法であって、セラミックグリーンシートを用意する工程と、セラミックグリーンシートに内部導体用ペーストを印刷する工程と、セラミックグリーンシート又は該シートの積層体にランドを形成する工程と、ランドが形成される領域の下方に対応する位置に合わせてセラミックグリーンシートに少なくとも一対のランドの高さが実質的に同じになるように段差整合用ペーストを印刷する工程と、前記セラミックグリーンシートを積層する工程とを備えたことを特徴とする。
【００１３】
本発明においては、ランドが形成されている領域の下方に対応する積層基板本体の内部に段差整合層が形成されているため、ランドの高さがほぼ一定に揃えられる。従って、ランドに印刷されるはんだの量が一定になるとともに、チップ型電子部品を傾くことなくランド上に実装することができる。また、段差整合層はセラミック層に部分的に形成されるため、積層基板本体内に設けられるビアホールを切断することはなく、基板本体内に所望の回路を構成することを妨げることはない。
【００１４】
本発明において、段差整合層は内部導体層と同一組成であってもよいし、セラミック層と実質的に同一組成であってもよい。前者にあっては、セラミックグリーンシート上に一工程で内部導体層と段差整合層を印刷することができ、印刷版を共用でき、かつ、製造工程の増加を招来することがない。後者にあっては、段差整合層が内部導体層に対して電気的に干渉して電気特性が劣化することはなく、また、層間の密着力が向上するためにデラミネーションを生じることはほとんどない。さらに、比較的自由な位置に段差整合層を形成することができる。
【００１５】
ランドの高さは全てのランドが同じであってもよいが、少なくとも一のチップ型電子部品を搭載するためのランドの高さが同じであれば、部品の実装に支障はない。即ち、他のチップ型電子部品を搭載するためのランドの高さとは異なっていてもよい。
【００１６】
ランドの高さが異なる場合、高い位置のランドは小さな面積で、低い位置のランドは大きな面積で形成されていることが好ましい。ランドに対するはんだの印刷時に、高くて小さい面積のランドには少ない量のはんだが供給され、低くて大きい面積のランドには多くの量のはんだが供給されることになり、一回のはんだ印刷工程ではんだ供給量を好ましい状態に制御できる。
【００１７】
本発明に係る製造方法においては、段差整合用ペーストをセラミックグリーンシート上に印刷する際、一対のランドが形成される領域において積層基板本体の厚み方向に存在する内部導体層の層数に基づいて段差量を算出するステップと、算出された段差量に基づいて一対のランドの高さを実質的に同じとするのに必要な段差整合用ペーストの量を算出するステップとを経ることが好ましい。
【００１８】
段差整合用ペーストの形成位置及び形成量を予め算出しておくことで、段差整合層を正確な位置にかつ適正量で形成することができる。また、ビアホールを含む内部導体層の配置やその積層数に応じた段差整合層の配置及び形成層数の設計が容易になる。
【発明の効果】
【００１９】
本発明によれば、セラミックグリーンシートの所定位置に段差整合用ペーストを印刷するという簡単な工程で、積層基板本体の一主面に形成されるチップ型電子部品を実装するためのランドをほぼ同じ高さに揃えることができ、チップ型電子部品の実装不良を防止することができる。しかも、段差整合層がビアホールを切断することがなく、積層基板本体内に所望の回路を構成することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明に係る多層配線基板及びその製造方法の実施例について添付図面を参照して説明する。
【００２１】
（第１実施例、図１参照）
図１に示す多層配線基板は、本発明に係る第１の方法によって製造された第１実施例であり、図３に示した従来の多層配線基板と同じ回路を構成するものとして示している。なお、内部回路の構成は模式的に簡略化して示している。
【００２２】
また、図１の各部材に付した符号は図３と共通に使用されており、１０は積層基板本体、１１〜１４はセラミックグリーンシート、１９はビアホール、２１〜２４は内部導体層、２５〜２８はランドである。また、本第１実施例の特徴的要素として段差整合層３１〜３３が設けられている。
【００２３】
積層基板本体１０の製造に際しては、まず、積層基板本体１０の構造、即ち、内部導体層２１〜２４の配置、層数に基づいて、その搭載面１０ａにおいて凹凸を生じることになる領域ａ〜ｄを選定し、各領域ａ〜ｄにおける積層方向に重なる内部導体層２１〜２４の層数からそれらの厚みＴ１，Ｔ２，Ｔ３を算出する。具体的には、図３において、内部導体層２１，２４が２層に配置される領域ｂの厚みはＴ１であり、内部導体層２２，２３が１層に配置される領域ｄ，ａの厚みはＴ２であり、内部導体層が配置されない領域ｃの厚みはＴ３である。
【００２４】
次に、積層方向に重なる内部導体層が最も多い領域の厚みに合うように、それ以外の領域で段差整合層を形成する必要があるか否か、あるとすればその厚みはどれだけかを算出する。具体的には、領域ｂの最大厚みＴ１に合わせて、領域ａ，ｄでは段差整合層の厚みを（Ｔ１−Ｔ２）と算出し、領域ｃでは段差整合層の厚みを（Ｔ１−Ｔ３）と算出する。
【００２５】
そして、内部導体層２１〜２４の位置やビアホール１９の位置などを考慮して、段差整合層を形成する層位置、段差整合用ペーストの印刷位置、パターン形状、印刷厚みを決定する。具体的には以下のように決定する。ランド２５の下方にはセラミックグリーンシート１２上に段差整合層３１を厚み（Ｔ１−Ｔ２）で印刷する。ランド２６の下方には段差整合層を形成しない。ランド２７の下方にはセラミックグリーンシート１１上に段差整合層３２を形成するとともに、セラミックグリーンシート１２上に段差整合層３３を形成する。ランド２８の下方にはセラミックグリーンシート１１上に段差整合層３２を形成する。なお、段差整合層３２はランド２７，２８に対して共通に形成される。
【００２６】
本第１実施例において、最大段差（Ｔ１−Ｔ３）は７０μｍであり、この段差は段差整合層３２，３３と２層に分けて高さを揃えるようにした。また、搭載面１０ａに実装されるチップ型電子部品の最小サイズは長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであることから、段差は４５μｍまで許容できる。但し、本第１実施例においては、搭載面１０ａは極力同一高さとなるように設定している。
【００２７】
実際の製造工程では、Ｂａ−Ａｌ−Ｓｉ系セラミック原料粉末を用いたセラミックグリーンシート１１〜１４を用意し、セラミックグリーンシート１１，１２，１３上の所定位置に内部導体層２１〜２４となるようにＣｕからなる導電性粉末を含む内部導体用ペーストをスクリーン印刷した。これらの印刷版には段差整合層３１〜３３を印刷するためのパターンも形成しておき、シート１１，１２上には段差整合層３１〜３３も同時に印刷した。即ち、本第１実施例では、段差整合用ペーストは内部導体用ペーストと同じものが使用される。
【００２８】
前述の如く得られたセラミックグリーンシート１１〜１４を所定の順序で積層し、搭載面１０ａにランド２５〜２８を転写又は導電ペーストを印刷した後、焼成し、積層基板本体１０を得た。さらに、ランド２５〜２８に図示しないメタルマスクを介してはんだを印刷した後、ランド２５〜２８上に所定のチップ型電子部品を搭載した状態でリフロー処理を施して実装し、電子部品モジュールとした。
【００２９】
なお、製造工程は任意であり、例えば、ランド２５〜２８に関しては、予めセラミックグリーンシート１４上に印刷しておき、該シート１４を他のシート１１〜１３とともに積層してもよい。また、シート１１〜１４を順次積層しつつ必要な内部導体層や段差整合層を形成してもよい。
【００３０】
図１はこのようにして製作した積層基板本体１０の断面を示している。なお、図１に示したセラミックグリーンシートの積層数、内部導体層のパターンや層数、段差整合層のパターンや層数などは、模式的に簡略化されている。この点は以下に示す図２も同様である。
【００３１】
本第１実施例においては、従来では低くなってしまうランド２５，２７，２８が形成されている領域ａ，ｃ，ｄの下方に対応する積層基板本体１０の内部に段差整合層３１〜３３が形成されているため、ランド２５〜２８の高さが一定に揃えられる。従って、ランド２５〜２８に印刷されるはんだの量が一定になり、チップ型電子部品を傾くことなくランド２５〜２８上に実装することができる。
【００３２】
また、段差整合層３１〜３３はセラミックグリーンシート１１，１２上に部分的に形成されるため、積層基板本体１０内に設けられるビアホール１９を切断することはなく、基板本体１０内に所望の回路を構成することを妨げることはない。
【００３３】
なお、積層基板本体１０の搭載面１０ａはその全面Ａにわたって平坦とする必要はなく、本第１実施例ではランド２５〜２８が設けられる領域Ｂを平坦とするために段差整合層３１〜３３を形成している。
【００３４】
また、本第１実施例において、段差整合用ペーストは内部導体用ペーストと同一組成であるため、セラミックグリーンシート上に一工程で内部導体層と段差整合層を印刷することができ、印刷版を共用できるとともに製造工程の増加を避けることができる。
【００３５】
しかも、段差整合用ペーストをセラミックグリーンシート上に印刷する際、ランド２５〜２８が形成される領域ａ〜ｄにおいて積層基板本体１０の厚み方向に存在する内部導体層の層数に基づいて段差量を算出し、算出された段差量に基づいてランドの高さを実質的に同じとするのに必要な段差整合用ペーストの量を算出するため、段差整合層を正確な位置にかつ適正量で形成することができ、ビアホールを含む内部導体層の配置やその積層数に応じて段差整合層の配置及び形成層数の設計が容易になる。
【００３６】
（第２実施例）
第２実施例は、基本的には図１に示した多層配線基板と同様の構成及び同様の製造工程からなる。異なるのは、段差整合層３１〜３３としてセラミックグリーンシート１１〜１４と同一組成のセラミックペーストを用いた点である。
【００３７】
段差整合層３１〜３３を形成するためのセラミックペーストに含まれるセラミック原料粉末の粒径を変更することで、印刷量と焼成後の厚みの関係をある程度変えることができる。従って、セラミック原料粉末の粒径は使用する内部導体用ペーストに応じて適宜選択されることになる。
【００３８】
本第２実施例では、段差整合用ペーストを内部導体用ペーストとは異なるペーストを用いることから、セラミックグリーンシート１１，１２上には内部導体用ペーストを印刷した後に、別途段差整合用ペーストを印刷する工程を設けた。
【００３９】
本第２実施例の作用効果は基本的に前記第１実施例と同様であるが、段差整合用ペーストが内部導体用ペーストとは異なるものであるため、製造工程数が増加する。しかし、段差整合用ペーストはセラミックグリーンシートと実質的に同一組成からなるため、段差整合層が内部導体層に対して電気的に干渉して電気特性が劣化することはなく、また、層間の密着力が向上するためにデラミネーションを生じることはほとんどない。さらに、比較的自由な位置に段差整合層を形成することができるという利点を有する。
【００４０】
（第３実施例、図２参照）
第３実施例は、図２に示すように、ランド２５，２６を設けた領域ａ，ｂを同じ高さとし、ランド２７，２８を設けた領域ｃ，ｄは同じ高さではあるが領域ａ，ｂよりも低く形成した。具体的には、前記第１実施例における段差整合層３２を省略した。なお、段差整合用ペーストは内部導体用ペーストと同じ組成物でも、あるいは、セラミックグリーンシートと実質的に同じ組成物のいずれであってもよい。
【００４１】
ランド２５，２６には一つのチップ型電子部品が実装され、ランド２７，２８には他のチップ型電子部品が実装される。第１実施例に示したように、ランド２５〜２８の高さは全てのランドが同じであってもよいが、一つのチップ型電子部品を搭載するためのランドの高さが同じであれば、部品の実装に支障はない。
【００４２】
従って、本第３実施例では、一のチップ型電子部品を搭載するための領域Ｂ１に対して他のチップ型電子部品を搭載するための領域Ｂ２を低く設定するとともに、高く位置するランド２５，２６は小さな面積で、低く位置するランド２７，２８は大きな面積で形成した。
【００４３】
図２に示すように、積層基板本体１０を製作した後、搭載面１０ａ上にメタルマスク４０を被せ、開口部４１〜４４からランド２５〜２８上にはんだを印刷する。この印刷時において、印刷されるはんだ量はランドの面積とランドの表面からメタルマスク４０の上面までの距離に比例する。従って、大きい面積のランド２７，２８は低く、小さい面積のランド２５，２６は高く形成することにより、小さい面積のランド２５，２６には少ない量のはんだが供給され、大きい面積のランド２７，２８には多くの量のはんだが供給されることになる。
【００４４】
本第３実施例の作用効果は基本的に前記第１及び第２実施例と同様であり、特に、同一部品を実装するランド２５，２６及び２７，２８ごとの高さを一致させるとともに高さに応じて面積を異ならせることにより、実装性を損なうことなく、一回のはんだ印刷工程ではんだ供給量を好ましい状態に制御できる。
【００４５】
（他の実施例）
なお、本発明に係る多層配線基板及びその製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００４６】
例えば、セラミックグリーンシート、内部導体層及び段差整合層の層数や、内部導体層、段差整合層及びランドのパターン形状、配置などは任意である。また、ビアホールの配置も任意であることは勿論である。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る多層配線基板の第１実施例を示す断面図である。
【図２】本発明に係る多層配線基板の第３実施例を示す断面図である。
【図３】従来の多層配線基板を示す断面図である。
【符号の説明】
【００４８】
１０…積層基板本体
１０ａ…搭載面
１１〜１４…セラミックグリーンシート
２１〜２４…内部導体層
２５〜２８…ランド
３１〜３３…段差整合層
４０…はんだ印刷用メタルマスク
【図１】
2006196535.tif 000003
【図２】
2006196535.tif 000004
【図３】
2006196535.tif 000005