(57)【要約】【課題】  本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。【解決手段】このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＮ型ドレイン領域、Ｐ型チャンネル領域及びＮ型ソース領域でなるフローティングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルアレイの読取り/書込み動作を制御することになる。【選択図】図２ｂ
2006190432.tif 000002
【特許請求の範囲】
【請求項１】
ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、前記チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層の前記チャンネル領域の上部に形成された強誘電体層と、
前記強誘電体層の上部に形成されたワードラインとを備え、
前記強誘電体層の極性状態に従い前記チャンネル領域に互いに異なるチャンネル抵抗を誘導してデータを読取り/書込み制御することを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記フローティングチャンネル層は炭素ナノチューブ、シリコン、ゲルマニウムのうち少なくとも何れか一つでなることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記フローティングチャンネル層は
前記強誘電体層の極性に従い前記チャンネル領域に陽の電荷が誘導される場合、高抵抗状態となりチャンネルがオフされ、前記強誘電体層の極性に従い前記チャンネル領域に陰の電荷が誘導される場合、低抵抗状態となりチャンネルがターンオンされることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記フローティングチャンネル層は
前記ボトムワードラインに陽の電圧が印加され、前記ワードラインに陰の電圧が印加され、前記ドレイン領域と前記ソース領域にグラウンド電圧が印加された状態で、前記チャンネル領域に陽の電荷が誘導されハイデータを書込み、
前記ボトムワードラインと前記ワードラインにグラウンド電圧が印加され前記フローティングチャンネル層のチャンネルがオフされた状態でハイデータを読み取ることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記フローティングチャンネル層は
前記ボトムワードラインと前記ワードラインに陽の電圧が印加され、前記ドレイン領域と前記ソース領域にグラウンド電圧が印加された状態で、前記チャンネル領域に陰の電荷が誘導されローデータを書込み、
前記ボトムワードラインと前記ワードラインにグラウンド電圧が印加され、前記フローティングチャンネル層のチャンネルがターンオンされた状態でローデータを読み取ることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項６】
複数個のボトムワードラインと、
前記複数個のボトムワードラインの上部に各々形成された複数個の絶縁層と、
前記複数個の絶縁層の上部に配置された複数個のＰ型チャンネル領域と、前記複数個のＰ型チャンネル領域と交互に直列連結された複数個のＮ型ドレイン及びソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層の前記複数個のＰ型チャンネル領域の上部に各々形成された複数個の強誘電体層と、
前記複数個の強誘電体層の上部に各々形成された複数個のワードラインとを備える単位セルアレイを備え、
前記単位セルアレイは、前記複数個の強誘電体層の極性状態に従い前記複数個のＰ型チャンネル領域に互いに異なるチャンネル抵抗を誘導して複数個のデータを読取り/書込み制御することを特徴とする不揮発性強誘電体メモリ装置。
【請求項７】
前記単位セルアレイは複数個の層で積層され多層構造をなし、各々の前記単位セルアレイは絶縁層により互いに分離されることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
【請求項８】
一つのボトムワードラインと、
前記ボトムワードラインの上部に各々形成された複数個の絶縁層と、
前記複数個の絶縁層の上部に配置された複数個のＰ型チャンネル領域と、前記複数個のＰ型チャンネル領域と交互に直列連結された複数個のＮ型ドレイン及びソース領域を備えるフローティングチャンネル層と、
前記フローティングチャンネル層の前記複数個のＰ型チャンネル領域の上部に各々形成された複数個の強誘電体層と、
前記複数個の強誘電体層の上部に各々形成された複数個のワードラインとを備える単位セルアレイを備え、
前記単位セルアレイは、前記複数個の強誘電体層の極性状態に従い前記複数個のＰ型チャンネル領域に互いに異なるチャンネル抵抗を誘導して複数個のデータを読取り/書込み制御することを特徴とする不揮発性強誘電体メモリ装置。
【請求項９】
前記単位セルアレイは複数個の層で積層され多層構造をなし、各々の前記単位セルアレイは絶縁層により互いに分離されることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１０】
ボトムワードラインと、
前記ボトムワードラインの上部に形成され、フローティング状態を維持するフローティングチャンネル層と、
前記フローティングチャンネル層の上部に形成され、データが格納される強誘電体層と、
前記強誘電体層の上部に前記ボトムワードラインと平行に形成されたワードラインとを備え、
前記ボトムワードラインと前記ワードラインに印加される電圧レベルの状態に従い、前記強誘電体層に該当するデータを書き込む動作を行い、前記強誘電体層に格納された電荷の極性状態に従い前記フローティングチャンネル層に互いに異なるチャンネル抵抗を誘導してデータの読取り動作を行うことを特徴とする不揮発性強誘電体メモリ装置。
【請求項１１】
前記フローティングチャンネル層はＰ型チャンネル領域と、前記Ｐ型チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備えること特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記フローティングチャンネル層はＰ型チャンネル領域と、前記Ｐ型チャンネル領域の両側に連結されたＰ型ドレイン領域及びＰ型ソース領域を備えることを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置。
【請求項１３】
複数個のワードラインと複数個のボトムワードラインに印加される電圧に従い各々スイッチング動作が選択的に制御され、フローティングチャンネル層が直列連結された複数個のメモリセルと、
第１選択信号の状態に従いビットラインと前記複数個のメモリセルを選択的に連結する第１スイッチング素子と、
第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子とを備え、
前記複数個のメモリセルの各々は
ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、前記チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備える前記フローティングチャンネル層と、
前記フローティングチャンネル層の前記チャンネル領域の上部に形成された強誘電体層と、
前記強誘電体層の上部に形成されたワードラインとを備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１４】
前記複数個のメモリセルにハイデータを書き込む場合、前記第１スイッチング素子と前記第２スイッチング素子はターンオン状態を維持し、前記複数個のメモリセルにローデータを書き込む場合、前記第１スイッチング素子はターンオンされ、前記第２スイッチング素子はターンオフ状態を維持することを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置。
【請求項１５】
前記複数個のメモリセルのうち選択されたメモリセルは、
前記ボトムワードラインに陽の電圧が印加され、前記ワードラインに陰の電圧が印加され、前記ビットラインと前記センシングラインにグラウンド電圧が印加された状態でハイデータを書込み、
前記ボトムワードラインと前記ワードラインに陽の電圧が印加され、前記ビットラインと前記センシングラインにグラウンド電圧が印加された状態で、ローデータを書き込むことを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置。
【請求項１６】
前記複数個のメモリセルのうち選択されないメモリセル等に連結された複数個のワードラインはロー状態を維持し、複数個のボトムワードラインはハイ状態を維持することを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置。
【請求項１７】
前記複数個のメモリセルのうち選択されたメモリセルは、
前記ボトムワードラインと前記ワードラインにグラウンド電圧が印加され、前記フローティングチャンネル層のチャンネルがオフされた状態でハイデータを読取り、
前記ボトムワードラインと前記ワードラインにグラウンド電圧が印加され、前記フローティングチャンネル層のチャンネルがターンオンされた状態でローデータを読み取ることを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置。
【請求項１８】
ロー方向に配列された複数個のビットラインと、
前記複数個のビットラインと垂直方向に配列された複数個のセンシングラインと、
前記複数個のビットラインと前記複数個のセンシングラインが交差する領域に位置し、ロー及びカラム方向に配列された複数個のメモリセルと、
前記複数個のビットラインと一対一対応して連結された複数個のセンスアンプとを備え、
前記複数個のメモリセルの各々は、
ボトムワードラインの上部に形成された絶縁層と、
前記絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、前記チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備える前記フローティングチャンネル層と、
前記フローティングチャンネル層の前記チャンネル領域の上部に形成された強誘電体層と、
前記強誘電体層の上部に形成されたワードラインとを備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１９】
前記複数個のメモリセルの各々は
第１選択信号の状態に従いビットラインと前記複数個のメモリセルを選択的に連結する第１スイッチング素子と、
第２選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第２スイッチング素子をさらに備えることを特徴とする請求項１８に記載の不揮発性強誘電体メモリ装置。
【請求項２０】
前記複数個のメモリセルにハイデータを書き込む場合、前記第１スイッチング素子と前記第２スイッチング素子はターンオン状態を維持し、前記複数個のメモリセルにローデータを書き込む場合、前記第１スイッチング素子はターンオンされ前記第２スイッチング素子はターンオフ状態を維持することを特徴とする請求項１８に記載の不揮発性強誘電体メモリ装置。
【請求項２１】
前記複数個のメモリセルのうち選択されたメモリセルは、
前記ボトムワードラインに陽の電圧が印加され、前記ワードラインに陰の電圧が印加され、前記ビットラインと前記センシングラインにグラウンド電圧が印加された状態でハイデータを書込み、
前記ボトムワードラインと前記ワードラインに陽の電圧が印加され、前記ビットラインと前記センシングラインにグラウンド電圧が印加された状態で、ローデータを書き込むことを特徴とする請求項１８に記載の不揮発性強誘電体メモリ装置。
【請求項２２】
前記複数個のメモリセルの読取り動作時、前記第１スイッチング素子と前記第２スイッチング素子がターンオンされた状態で、前記ボトムワードラインと前記ワードラインにグラウンド電圧が印加されることを特徴とする請求項１８に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性強誘電体メモリ装置に関し、ナノスケールメモリ装置において強誘電体の分極状態に伴いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術である。
【背景技術】
【０００２】
一般に不揮発性強誘電体メモリ、即ち、ＦｅＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ（Dynamic Random Access Memory）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
このようなＦｅＲＡＭは、ＤＲＡＭとほぼ類似の構造を有する記憶素子としてキャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を取り除いてもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国特許出願第2001-57275号に開示されている。従って、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリ装置の単位セルは、ワードラインの状態に従いスイッチング動作し、サブビットラインと不揮発性強誘電体キャパシタを連結させる一つのスイッチング素子と、スイッチング素子の一端とプレートラインとの間に連結された一つの不揮発性強誘電体キャパシタを備えてなる。
【０００６】
ここで、従来の不揮発性強誘電体メモリ装置のスイッチング素子はゲート制御信号によりスイッチング動作が制御されるＮＭＯＳトランジスタを主に用いる。
【０００７】
図１は、従来の技術に係る不揮発性強誘電体メモリ装置のセル断面図である。
【０００８】
従来の１-Ｔ（One-Transistor）ＦＥＴ(Field Effect Transistor)型セルは、Ｐ型領域基板１上にＮ型ドレイン領域２とＮ型ソース領域３が形成される。そして、チャンネル領域の上部に強誘電体層（Ferroelectric layer）４が形成され、強誘電体層４の上部にワードライン５が形成される。
【０００９】
このような構成を有する従来の不揮発性強誘電体メモリ装置は、強誘電体層４の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用してデータを読取り/書込みする。即ち、強誘電体層４の極性がチャンネルに陽（+）の電荷を誘導する場合、メモリセルは高抵抗状態となりオフされる。逆に、強誘電体層４の極性がチャンネルに陰（-）の電荷を誘導する場合、メモリセルは低抵抗状態となりターンオンされる。
【００１０】
しかし、このような従来の不揮発性強誘電体メモリ装置は、セルサイズが小さくなる場合データ維持特性が低下し正常のセルの動作が困難になる。即ち、セルの読取り/書込み動作時に隣接したセルに電圧が加えられることになり選択されないセル等のデータが破壊されることにより、セル間にインターフェースノイズが発生することになり、ランダムなアクセス（Random Access）動作が困難になるという問題点がある。
【特許文献１】大韓民国特許出願第2001-57275号公報（公開番号03-24223）
【特許文献２】米国特許第6777255号明細書
【特許文献３】米国特許第66140066号明細書
【特許文献４】米国特許第6784473号明細書
【特許文献５】米国特許第6151241号明細書
【特許文献６】日本特開2001-110192号公報
【特許文献７】日本特開平11-274423号公報
【特許文献８】日本特開平10-303378号公報
【特許文献９】日本特開平09-097851号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は前記のような問題点を解決するため案出されたものであり、次のような目的を有する。
【００１２】
第１、ワードラインとボトムワードラインとの間にＮ型ドレイン領域、Ｐ型チャンネル領域及びＮ型ソース領域でなるフローティングチャンネル層を形成し、データ維持特性を改善可能にすることにその目的がある。
【００１３】
第２、前述のメモリセルをアレイに具現してメモリセルの読取り/書込み動作を制御することにより、セルの信頼性を向上させると共にセルの全体的なサイズを縮小可能にすることにその目的がある。
【課題を解決するための手段】
【００１４】
本発明に係る不揮発性強誘電体メモリ装置は、ボトムワードラインの上部に形成された絶縁層と、絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、強誘電体層の上部に形成されたワードラインとを備え、強誘電体層の極性状態に従い前記チャンネル領域に互いに異なるチャンネル抵抗を誘導してデータを読取り/書込み制御することを特徴とする。
【００１５】
なお、本発明は複数個のボトムワードラインと、複数個のボトムワードラインの上部に各々形成された複数個の絶縁層と、複数個の絶縁層の上部に配置された複数個のＰ型チャンネル領域と、複数個のＰ型チャンネル領域と交互に直列連結された複数個のＮ型ドレイン及びソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層の複数個のＰ型チャンネル領域の上部に各々形成された複数個の強誘電体層と、複数個の強誘電体層の上部に各々形成された複数個のワードラインとを備える単位セルアレイを備え、単位セルアレイは、複数個の強誘電体層の極性状態に従い複数個のＰ型チャンネル領域に互いに異なるチャンネル抵抗を誘導して複数個のデータを読取り/書込み制御することを特徴とする。
【００１６】
なお、本発明は一つのボトムワードラインと、ボトムワードラインの上部に各々形成された複数個の絶縁層と、複数個の絶縁層の上部に配置された複数個のＰ型チャンネル領域と、複数個のＰ型チャンネル領域と交互に直列連結された複数個のＮ型ドレイン及びソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層の複数個のＰ型チャンネル領域の上部に各々形成された複数個の強誘電体層と、複数個の強誘電体層の上部に各々形成された複数個のワードラインとを備える単位セルアレイを備え、単位セルアレイは、複数個の強誘電体層の極性状態に従い複数個のＰ型チャンネル領域に互いに異なるチャンネル抵抗を誘導して複数個のデータを読取り/書込み制御することを特徴とする。
【００１７】
なお、本発明はボトムワードラインと、ボトムワードラインの上部に形成され、フローティング状態を維持するフローティングチャンネル層と、フローティングチャンネル層の上部に形成され、データが格納される強誘電体層と、強誘電体層の上部にボトムワードラインと平行に形成されたワードラインとを備え、ボトムワードラインとワードラインに印加される電圧レベルの状態に従い、強誘電体層に該当するデータを書き込む動作を行い、強誘電体層に格納された電荷の極性状態に従いフローティングチャンネル層に互いに異なるチャンネル抵抗を誘導してデータの読取り動作を行うことを特徴とする。
【００１８】
なお、本発明は複数個のワードラインと複数個のボトムワードラインに印加される電圧に従い各々スイッチング動作が選択的に制御され、フローティングチャンネル層が直列連結された複数個のメモリセルと、第１選択信号の状態に従いビットラインと複数個のメモリセルを選択的に連結する第１スイッチング素子と、第２選択信号の状態に従いセンシングラインと複数個のメモリセルを選択的に連結する第２スイッチング素子とを備え、複数個のメモリセルの各々はボトムワードラインの上部に形成された絶縁層と、絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、強誘電体層の上部に形成されたワードラインとを備えることを特徴とする。
【００１９】
なお、本発明はロー方向に配列された複数個のビットラインと、複数個のビットラインと垂直方向に配列された複数個のセンシングラインと、複数個のビットラインと複数個のセンシングラインが交差する領域に位置し、ロー及びカラム方向に配列された複数個のメモリセルと、複数個のビットラインと一対一対応して連結された複数個のセンスアンプとを備え、複数個のメモリセルの各々は、ボトムワードラインの上部に形成された絶縁層と、絶縁層の上部に形成されフローティング状態を維持するＰ型チャンネル領域と、チャンネル領域の両側に連結されたＮ型ドレイン領域及びＮ型ソース領域を備えるフローティングチャンネル層と、フローティングチャンネル層のチャンネル領域の上部に形成された強誘電体層と、強誘電体層の上部に形成されたワードラインとを備えることを特徴とする。
【発明の効果】
【００２０】
本発明は、ＮＤＲＯ（Non Destructive Read Out）方式を用いて読取り動作時にセルのデータが破壊されない。これに伴い、本発明はナノスケール強誘電体セルの低電圧動作時にセルの信頼性が向上し、読取り動作速度を向上させることが可能になる。さらに、複数個の強誘電体単位セルアレイを積層してセルの集積容量を向上させることにより、セルの全体的なサイズを縮小可能にするという効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、図を参照して本発明の実施の形態に対し詳しく説明する。
【００２２】
図２ａ及び図２ｂは、本発明に係る不揮発性強誘電体メモリ装置の単位セル断面図である。
【００２３】
図２ａは、ワードラインと平行の方向から見た単位セルの断面図である。
【００２４】
先ず、最下部層に形成されたボトムワードライン１０と最上部層に形成されたワードライン１７は平行に配置される。ここで、ボトムワードライン１０とワードライン１７は同一のローアドレスデコーダ（図示しない）により選択的に駆動される。そして、ボトムワードライン１０の上部には絶縁層（Oxide layer）１１が形成され、絶縁層１１の上部にはＰ型チャンネル領域１２でなるフローティングチャンネル層（Floating Channel layer）１５が形成される。
【００２５】
さらに、フローティングチャンネル層１５の上部には強誘電体層（Ferroelectric layer）１６が形成され、強誘電体層１６の上部にはワードライン１７が形成される。
【００２６】
図２ｂは、ワードラインと垂直の方向から見た単位セルの断面図である。
【００２７】
先ず、ボトムワードライン１０の上部に絶縁層１１が形成される。そして、絶縁層１１の上部にはフローティングチャンネル層１５が形成される。ここで、フローティングチャンネル層１５のドレイン領域１３とソース領域１４はＮ型でなり、チャンネル領域１２はＰ型でなりフローティング状態となる。
【００２８】
さらに、フローティングチャンネル層１５の半導体は炭素ナノチューブ（Carbon Nano Tube）、シリコンまたはＧｅ（ゲルマニウム）などの材料が利用できる。さらに、フローティングチャンネル層１５のＰ型チャンネル領域１２の上部には強誘電体層１６が形成され、強誘電体層１６の上部にはワードライン１７が形成される。
【００２９】
これに従い、本発明は強誘電体層１６の分極状態に従いフローティングチャンネル層１５のチャンネル抵抗が変化する特性を利用してデータを読取り/書き込みする。即ち、強誘電体層１６の極性がチャンネル領域１２に陽（+）の電荷を誘導する場合、メモリセルは高抵抗状態となりチャンネルがオフされる。逆に、強誘電体層１６の極性がチャンネル領域１２に陰（-）の電荷を誘導する場合、メモリセルは低抵抗状態となりチャンネルがターンオンされる。
【００３０】
このような構成を有する本発明の単位メモリセルは、図２ｃに示されているシンボルのように表現する。
【００３１】
図３ａ及び図３ｂは、本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
【００３２】
先ず、図３ａに示されているように、データ「１」の書込み動作モード時ボトムワードライン１０に陽の電圧である＜＋Ｖ＞を印加し、ワードライン１７に陰の電圧である＜-Ｖ＞を印加する。このとき、ドレイン領域１３とソース領域１４はグラウンド電圧＜ＧＮＤ＞状態となるようにする。
【００３３】
このような場合、強誘電体層１６と絶縁層１１との間のキャパシタの電圧分配により、強誘電体層１６とフローティングチャンネル層１５のＰ型チャンネル領域１２の間に電圧が印加される。
【００３４】
従って、強誘電体層１６の極性に従いチャンネル領域１２に陽の電荷が誘導されメモリセルは高抵抗状態となる。このとき、チャンネル領域１２に陽の電荷が誘導され、ドレイン領域１３とソース領域１４はグラウンド状態であるため、チャンネル領域１２はオフ状態を維持する。これに従い、書込み動作モード時に全てのメモリセルにデータ「１」を書込むことが可能になる。
【００３５】
一方、図３ｂに示されているように、データ「１」の読取り動作モード時にボトムワードライン１０とワードライン１７にグラウンド電圧＜ＧＮＤ＞を印加する。ここで、チャンネル領域１２に陽の電荷が誘導され、ドレイン領域１３とソース領域１４はグラウンド状態であるため、チャンネル領域１２はオフ状態を維持する。
【００３６】
これに伴い、読取り動作モード時にメモリセルに格納されたデータ「１」を読取ることが可能になる。このとき、ドレイン領域１３とソース領域１４に僅かな電圧差を与えてもチャンネル領域１２がオフされた状態なので少ない電流が流れることになる。
【００３７】
図４ａ及び図４ｂは、本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
【００３８】
先ず、図４ａに示されているように、データ「０」の書込み動作モード時にボトムワードライン１０とワードライン１７に陽の電圧である＜+Ｖ＞を印加する。このとき、ドレイン領域１３とソース領域１４はグラウンド電圧＜ＧＮＤ＞状態となるようにする。
【００３９】
このような場合、チャンネル領域１２に陰の電荷が誘導され、ドレイン領域１３とソース領域１４はグラウンド状態であるため、チャンネル領域１２はターンオン状態を維持する。これに伴い、チャンネル領域１２がターンオン状態となりグラウンド電圧が流れることになる。
【００４０】
そして、チャンネル領域１２に形成されたグラウンド電圧とワードライン１７から印加される陽の電圧＜+Ｖ＞との間に高い電圧が形成される。従って、強誘電体層１６の極性に従い、チャンネル領域１２に陰の電荷が誘導されメモリセルは低抵抗状態となる。これに伴い、書込み動作モード時にメモリセルにデータ「０」を書き込むことが可能となる。
【００４１】
一方、データ「１」が格納された状態でドレイン領域１３とソース領域１４に陽の電圧＜+Ｖ＞を印加する。そして、ボトムワードライン１０とワードライン１７に陽の電圧＜+Ｖ＞を印加する場合、チャンネル領域１２がオフ状態となる。これに伴い、チャンネル領域１２にグラウンド電圧が流れることができなくなる。
【００４２】
このような場合、フローティング状態にあるチャンネル領域１２の陽の電圧とワードライン１７の陽の電圧＜+Ｖ＞との間に電圧差が発生しなくなる。これに伴い、強誘電体層１６の極性変化が発生せず、以前の極性状態を維持することが可能になる。従って、データ「１」の書込み動作遂行以後に選択されたセルにデータ「０」を書き込むことが可能となる。
【００４３】
一方、図４ｂに示されているように、データ「０」の読取り動作モード時にボトムワードライン１０とワードライン１７にグラウンド電圧＜ＧＮＤ＞を印加する。このとき、ドレイン領域１３とソース領域１４との間に僅かな電圧差を与えてもチャンネル領域１２がターンオンされた状態なので、多い電流が流れることになる。これに伴い、読出し動作モード時にメモリセルに格納されたデータ「０」を読み出すことが可能となる。
【００４４】
従って、読取り動作モード時にワードライン１７とボトムワードライン１０をグラウンドで制御して強誘電体層１６に電圧ストレスが加えられないため、セルデータ維持特性が向上可能になる。
【００４５】
図５は、本発明に係る不揮発性強誘電体メモリ装置のレイアウト断面図である。
【００４６】
本発明は、ワードラインＷＬとボトムワードラインＢＷＬが互いに同一の方向へ平行に配置され、カラム方向へ複数個備えられる。そして、複数個のビットラインＢＬはワードラインＷＬと垂直の方向に複数個備えられる。さらに、複数個のワードラインＷＬ、複数個のボトムワードラインＢＷＬと、複数個のビットラインＢＬが交差する領域に複数個の単位セルＣが位置する。
【００４７】
図６ａ及び図６ｂは、本発明に係る不揮発性強誘電体メモリ装置のセルアレイの断面図である。
【００４８】
図６ａは、図５のレイアウト断面図においてワードラインＷＬと平行の（Ａ）方向でのセルアレイ断面の構造を示す図である。
【００４９】
本発明に係るセルアレイは、ボトムワードライン１０の上部に複数個の絶縁層１１が形成され、複数個の絶縁層１１の上部に複数個のＰ型チャンネル領域１２が形成される。そして、複数個のチャンネル領域１２の上部に複数個の強誘電体層１６が形成され、複数個の強誘電体層１６の上部にボトムワードライン１０と平行にワードライン１７が形成される。従って、一つのワードラインＷＬ_１と一つのボトムワードラインＢＷＬ_１との間に複数個のセルが連結される。
【００５０】
さらに、図６ｂは図５のレイアウト断面図においてワードラインＷＬと垂直の（Ｂ）方向でのセルアレイ断面の構造を示す図である。
【００５１】
本発明に係るセルアレイは、各々のボトムワードラインＢＷＬ_１、ＢＷＬ_２、ＢＷＬ_３の上部に絶縁層１１が形成される。そして、絶縁層１１の上部にＮ型ドレイン領域１３とＰ型チャンネル領域１２及びＮ型ソース領域１４が直列連結されたフローティングチャンネル層１５が形成される。
【００５２】
ここで、Ｎ型ドレイン領域１３は隣接したセルでソース領域に用いることができ、Ｎ型ソース領域１４は隣接したセルでドレイン領域に用いることができる。即ち、Ｎ型領域は隣接したセルでドレイン領域とソース領域に共通に用いられる。
【００５３】
さらに、フローティングチャンネル層１５の各々のチャンネル領域１２の上部に強誘電体層１６が形成され、強誘電体層１６の上部にワードラインＷＬ_１、ＷＬ_２、ＷＬ_３が形成される。
【００５４】
図７は、多層構造を有する本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【００５５】
図７に示された多層構造を有する本発明は、図６ｂのような構成を有する本発明の単位セルアレイが多層構造に積層される。そして、各々の単位セルアレイは絶縁層１８を介し互いに分離される。
【００５６】
図８は、本発明に係る不揮発性強誘電体メモリ装置の他の実施の形態を示す図である。
【００５７】
本発明は、ボトムワードライン１０を一定のセルアレイで共通に用いる。そして、複数個のワードラインＷＬはカラム方向に複数個備えられ、複数個のビットラインＢＬはロー方向に複数個備えられる。さらに、複数個のワードラインＷＬと複数個のビットラインＢＬが交差する領域に複数個の単位セルＣが位置する。
【００５８】
図９ａ及び図９ｂは、図８の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ断面図である。
【００５９】
図９ａは、図８のレイアウト断面図においてワードラインＷＬと平行の（Ｃ）方向でのセルアレイ断面の構造を示す図である。
【００６０】
本発明に係るセルアレイは、ボトムワードライン１０の上部に複数個の絶縁層１１が形成され、複数個の絶縁層１１の上部に複数個のＰ型チャンネル領域１２が形成される。そして、複数個のチャンネル領域１２の上部に複数個の強誘電体層１６が形成され、複数個の強誘電体層１６の上部にボトムワードライン１０と平行にワードライン１７が形成される。従って、一つのワードラインＷＬ_１と一つのボトムワードラインＢＷＬ_１との間に複数個のセルが連結される。
【００６１】
さらに、図９ｂは図８のレイアウト断面図においてワードラインＷＬと垂直の（Ｄ）方向でのセルアレイ断面の構造を示す図である。
【００６２】
本発明に係るセルアレイは、共通に連結されたボトムワードラインＢＷＬ_１、ＢＷＬ_２、ＢＬＷ_３の上部に絶縁層１１が形成される。そして、絶縁層１１の上部にＮ型ドレイン領域１３、Ｐ型チャンネル領域１２及びＮ型ソース領域１４が直列連結されたフローティングチャンネル層１５が形成される。さらに、フローティング層１５の各々のチャンネル領域１２の上部に強誘電体層１６が形成され、強誘電体層１６の上部にワードラインＷＬ_１、ＷＬ_２、ＷＬ_３が形成される。
【００６３】
図１０は、多層構造を有する本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【００６４】
図１０に示された多層構造を有する本発明は、図９ｂのような構成を有する本発明の単位セルアレイが多層構造で積層される。そして、各々の単位セルアレイは絶縁層１８を介し互いに分離される。
【００６５】
図１１は、本発明に係る不揮発性強誘電体メモリ装置の単位アレイを示した図である。
【００６６】
本発明は、スイッチング素子Ｎ１、Ｎ２と複数個のメモリセルＱ１〜Ｑｍを備える。ここで、スイッチング素子Ｎ１はビットラインＢＬとメモリセルＱ１との間に連結され、ゲート端子を介し選択信号ＳＥＬ_１が印加される。そして、スイッチング素子Ｎ２はセンシングラインＳ/ＬとメモリセルＱｍとの間に連結され、ゲート端子を介し選択信号ＳＥＬ_２が印加される。
【００６７】
さらに、複数個のメモリセルＱ１〜Ｑｍはスイッチング素子Ｎ１、Ｎ２の間に直列連結され、ワードラインＷＬ_１〜ＷＬ_ｍとボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍにより選択的にスイッチング動作する。各々のメモリセルＱ１〜Ｑｍの詳細な構成は、図２ｂに示された通りである。これに伴い、メモリセルＱ１のソース端子はスイッチング素子Ｎ１と連結され、メモリセルＱｍのドレイン端子はスイッチング素子Ｎ２と連結される。
【００６８】
図１２は、本発明に係る不揮発性強誘電体メモリ装置のアレイを示す図である。
【００６９】
本発明は、複数個のビットラインＢＬ_１〜ＢＬ_ｎと複数個のセンシングラインＳ/Ｌ_１〜Ｓ/Ｌ_ｎが交差する領域に複数個の単位セルアレイ２０〜２３が備えられ、ロー及びカラム方向に配置される。各々の単位セルアレイ２０〜２３の構成は図５に示された通りである。そして、複数個のビットラインＢＬ_１〜ＢＬ_ｎは複数個のセンスアンプ３０と一対一対応して連結される。
【００７０】
図１３は、本発明に係る不揮発性強誘電体メモリ装置の書込み動作を説明するための図である。
【００７１】
本発明の書込み動作サイクルは二つのサブ動作領域に区分することができる。即ち、第１のサブ動作領域ではデータ「１」を書き込み、第２のサブ動作領域ではデータ「０」を書き込む。
【００７２】
もし、データ「１」を格納しようとする場合、一定区間でビットラインＢＬにハイ電圧を印加する。これに従い、第１のサブ動作領域で書き込まれたデータ「１」の値をメモリセルに格納することが可能となる。
【００７３】
図１４は、本発明に係る不揮発性強誘電体メモリ装置データ「１」書込み動作タイミング図である。
【００７４】
先ず、データ「１」の書込み動作時に図１１に示したメモリセルＱ１を選択することを仮定する。そして、ｔ０区間はメモリセルのプリチャージ区間と定義する。
【００７５】
ｔ１区間で選択信号ＳＥＬ_１、ＳＥＬ_２がハイに遷移すれば、スイッチング素子Ｎ１、Ｎ２がターンオンされる。これに伴い、ビットラインＢＬとメモリセルＱ１のソース端子が連結され、センシングラインＳ/ＬとメモリセルＱｍのドレイン端子が連結される。
【００７６】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍと複数個のボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍはロー状態を維持する。そして、ビットラインＢＬ_１とセンシングラインＳ/Ｌ_１はロー状態を維持する。
【００７７】
以後、ｔ２区間で選択されたメモリセルＱ１と連結されたボトムワードラインＢＷＬ_１を除いた残りの複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍがハイに遷移する。これに伴い、メモリセルＱ１のドレイン端子とソース端子にグラウンド電圧＜ＧＮＤ＞が印加される。
【００７８】
次に、ｔ３区間で選択されたメモリセルＱ１と連結されたワードラインＷＬ_１に陰の電圧ＶＮＥＧを印加する。そして、ｔ４区間でボトムワードラインＢＷＬ_１をハイに遷移させる。これに伴い、ワードラインＷＬ_１とボトムワードラインＢＷＬ_１の電圧分配により強誘電体層１６に高電圧が印加され、データ「１」を書き込むことが可能となる。
【００７９】
次に、ｔ５区間でワードラインＷＬ_１とボトムワードラインＢＷＬ_１が再度グラウンド状態に遷移される。そして、ｔ６区間で残りの複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍがグラウンド状態に遷移され書込み動作を完了する。以後、ｔ７区間で選択信号ＳＥＬ_１、ＳＥＬ_２がローに遷移されると、スイッチング素子Ｎ１、Ｎ２がターンオフされる。
【００８０】
図１５は、本発明に係る不揮発性強誘電体メモリ装置のデータ「０」の書込み動作及びデータ「１」の維持に関する動作タイミング図である。
【００８１】
先ず、データ「０」の書込み動作時、図１１に示されたメモリセルＱ１を選択することを仮定する。そして、ｔ０区間はメモリセルのプリチャージ区間と定義する。
【００８２】
ｔ１区間で選択信号ＳＥＬ_１がハイに遷移すると、スイッチング素子Ｎ１がターンオンされる。これに伴い、ビットラインＢＬとメモリセルＱ１のソース端子が連結される。
【００８３】
このとき、選択信号ＳＥＬ_２と、複数個のワードラインＷＬ_１〜ＷＬ_ｍと複数個のボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍはロー状態を維持する。そして、ビットラインＢＬ_１とセンシングラインＳ/Ｌ_１はロー状態を維持する。
【００８４】
以後、ｔ２区間で全てのボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍがハイに遷移する。これに伴い、全てのメモリセルＱ１〜ＱｍがボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍを介しビットラインＢＬと連結され、ビットラインＢＬに印加されたデータが全てのセルＱ１〜Ｑｍに伝達可能になる。
【００８５】
次に、ｔ３区間でメモリセルＱ１に書き込むデータが「０」の場合、ビットラインＢＬ_１は引き続きグラウンド電圧状態を維持する。一方、メモリセルＱ１に格納されたデータ「１」を維持しようとする場合、ビットラインＢＬ_１はハイに遷移する。
【００８６】
次に、ｔ４区間でワードラインＷＬ_１がハイに遷移する。このような場合、ワードラインＷＬ_１によりメモリセルＱ１のＰ型チャンネル領域１２に電子が積層することになる。従って、ワードラインＷＬ_１に陽の電圧が印加され、臨界電圧差が発生して強誘電体層１６にチャンネル電子が誘導されるよう極性が形成される。これに伴い、メモリセルＱ１にデータ「０」を書込むことが可能となる。
【００８７】
もし、メモリセルＱ１に格納されたデータ「１」をそのまま維持しようとする場合、ビットラインＢＬ_１にハイ電圧を印加しメモリセルＱ１にビットラインＢＬ_１の電圧が印加されるようにする。これに伴い、チャンネル領域１２に電子が形成されることを防止することにより、データ「１」を格納することが可能になる。
【００８８】
次に、ｔ５区間でワードラインＷＬ_１が再度グラウンド状態に遷移される。そして、ｔ６区間で全てのボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍとビットラインＢＬ_１がグラウンド状態に遷移され書込み動作を完了する。以後、ｔ７区間で選択信号ＳＥＬ_１がローに遷移するとスイッチング素子Ｎ１がターンオフされる。
【００８９】
図１６は、本発明に係る不揮発性強誘電体メモリ装置のセルデータセンシングに関する動作タイミング図である。
【００９０】
先ず、データのセンシング動作時に図１１に示したメモリセルＱ１を選択することを仮定する。そして、ｔ０区間はメモリセルのプリチャージ区間と定義する。
【００９１】
ｔ１区間で選択信号ＳＥＬ_１、ＳＥＬ_２がハイに遷移すれば、スイッチング素子Ｎ１、Ｎ２がターンオンされる。これに伴い、ビットラインＢＬとメモリセルＱ１のソース端子が連結され、センシングラインＳ/ＬとメモリセルＱｍのドレイン端子が連結される。
【００９２】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍと複数個のボトムワードラインＢＷＬ_１〜ＢＷＬ_ｍはロー状態を維持する。そして、センスアンプ３０とビットラインＢＬ_１及びセンシングラインＳ/Ｌ_１はロー状態を維持する。
【００９３】
以後、ｔ２区間で選択されたメモリセルＱ１と連結されたボトムワードラインＢＷＬ_１を除いた残りの複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍがハイに遷移する。これに伴い、選択されたメモリセルＱ１を除いた残りのメモリセルＱ２〜ＱｍがセンシングラインＳ/Ｌ_１と連結される。
【００９４】
このとき、複数個のワードラインＷＬ_１〜ＷＬ_ｍは全てグラウンド状態を維持する。従って、メモリセルＱ１に形成された極性状態に従いビットラインＢＬ_１とセンシングラインＳ/Ｌとの間の電流の流れが決められる。
【００９５】
次に、ｔ３区間でセンスアンプ３０が動作してセンシング電圧がビットラインＢＬ_１に印加される場合、メモリセルＱ１の状態に従いビットラインＢＬ_１の電流の流れが決められる。
【００９６】
即ち、ビットラインＢＬ_１に電流が印加されない場合、メモリセルＱ１にデータ「１」が格納されていることが分かる。一方、ビットラインＢＬ_１に一定値以上の電流が印加されると、メモリセルＱ１にデータ「０」が格納されていることが分かる。
【００９７】
次に、ｔ４区間でセンスアンプ３０の動作が中止されると、ビットラインＢＬ_１がローに遷移してセンシング動作を完了する。そして、ｔ５区間で複数個のボトムワードラインＢＷＬ_２〜ＢＷＬ_ｍがローに遷移する。以後、ｔ６区間で選択信号ＳＥＬ_１、ＳＥＬ_２がローに遷移すると、スイッチング素子Ｎ１、Ｎ２がターンオフされる。
【００９８】
本発明では、フローティングチャンネル層１５がＮ型ドレイン領域１３、Ｐ型チャンネル領域１２及びＮ型ソース領域１４からなることをその実施の形態に説明したが、本発明はこれに限定されず、フローティングチャンネル層１５がＰ型ドレイン領域、Ｐ型チャンネル領域及びＰ型ソース領域からなることもある。
【００９９】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【０１００】
【図１】従来技術に係る不揮発性強誘電体メモリ装置のセル断面図である。
【図２ａ】本発明に係る不揮発性強誘電体メモリ装置のセル断面図及びシンボルを示す図である。
【図２ｂ】本発明に係る不揮発性強誘電体メモリ装置のセル断面図及びシンボルを示す図である。
【図２ｃ】本発明に係る不揮発性強誘電体メモリ装置のセル断面図及びシンボルを示す図である。
【図３ａ】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
【図３ｂ】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み/読取り動作を説明するための図である。
【図４ａ】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
【図４ｂ】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み/読取り動作を説明するための図である。
【図５】本発明に係る不揮発性強誘電体メモリ装置のレイアウト断面図である。
【図６ａ】本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【図６ｂ】本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【図７】多層構造を有する本発明に係る不揮発性強誘電体メモリ装置の断面図である。
【図８】本発明に係る不揮発性強誘電体メモリ装置の他の実施の形態を示す図である。
【図９ａ】図８の実施の形態に係る不揮発性強誘電体メモリ装置の断面図である。
【図９ｂ】図８の実施の形態に係る不揮発性強誘電体メモリ装置の断面図である。
【図１０】図８の実施の形態に係る多層構造を有する不揮発性強誘電体メモリ装置の断面図である。
【図１１】本発明に係る不揮発性強誘電体メモリ装置の単位アレイを示す図である。
【図１２】本発明に係る不揮発性強誘電体メモリ装置のアレイを示す図である。
【図１３】本発明に係る不揮発性強誘電体メモリ装置の書込み動作を説明するための図である。
【図１４】本発明に係る不揮発性強誘電体メモリ装置のハイデータ書込み動作に関するタイミング図である。
【図１５】本発明に係る不揮発性強誘電体メモリ装置のローデータ書込み動作及びハイデータ維持に関する動作タイミング図である。
【図１６】本発明に係る不揮発性強誘電体メモリ装置のセルデータセンシングに関する動作タイミング図である。
【符号の説明】
【０１０１】
１０    ボトムワードライン
１１、１８    絶縁層
１２    Ｐ型チャンネル領域
１３    Ｎ型ドレイン領域
１４    Ｎ型ソース領域
１５    フローティングチャンネル層
１６    強誘電体層
１７    ワードライン
３０    センスアンプ
【図１】
2006190432.tif 000003
【図２ａ】
2006190432.tif 000004
【図２ｂ】
2006190432.tif 000005
【図２ｃ】
2006190432.tif 000006
【図３ａ】
2006190432.tif 000007
【図３ｂ】
2006190432.tif 000008
【図４ａ】
2006190432.tif 000009
【図４ｂ】
2006190432.tif 000010
【図５】
2006190432.tif 000011
【図６ａ】
2006190432.tif 000012
【図６ｂ】
2006190432.tif 000013
【図７】
2006190432.tif 000014
【図８】
2006190432.tif 000015
【図９ａ】
2006190432.tif 000016
【図９ｂ】
2006190432.tif 000017
【図１０】
2006190432.tif 000018
【図１１】
2006190432.tif 000019
【図１２】
2006190432.tif 000020
【図１３】
2006190432.tif 000021
【図１４】
2006190432.tif 000022
【図１５】
2006190432.tif 000023
【図１６】
2006190432.tif 000024