(57)【要約】【課題】ｐｉｎ構造を有する半導体装置のオン電圧を小さくする。【解決手段】ｐｉｎ構造を有する半導体装置において、ｐ層１０２とｎ-型半導体基板１０１との間のｐｎ接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、ｐ層１０２の不純物量に対するｎ-型半導体基板１０１の不純物量の比を２／３以下とする。これにより半導体装置の厚さを薄くすることができるので、オン電圧を小さくすることができる。【選択図】図１０
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層の間に介在して前記第２半導体層よりも不純物濃度の低い前記第２導電型の半導体基板とを備え、
前記第１半導体層と前記半導体基板との間のｐｎ接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、前記第１半導体層の不純物量に対する前記半導体基板の不純物量の比が２／３以下であることを特徴とする半導体装置。
【請求項２】
前記空乏層が伸びる範囲での、前記第１半導体層の不純物量に対する前記第２半導体層の不純物量の比が１以上であることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記空乏層が伸びる範囲での、前記第１半導体層の不純物量に対する前記第２半導体層の不純物量の比が３／２以上であることを特徴とする、請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｉｎ構造を有する半導体装置、例えばダイオード、トランジスタ、サイリスタに関する。
【背景技術】
【０００２】
図１５は従来のｐｉｎダイオードの構造を示し、同図（ａ）は断面図、同図（ｂ）は不純物濃度プロファイルである。例えばシリコンを主成分とするｎ-型半導体基板６０１は、その一主面側（図中左側）にｐ層６０２を、他の主面側（図中右側）にｎ+層６０３を、それぞれ備えている。ｐ層６０２は例えばボロンやガリウムを、ｎ+層６０３は例えば燐を、それぞれ不純物として採用し、熱処理を行って所定の深さまで拡散して得ることができる。ｐ層６０２及びｎ+層６０３にはそれぞれｎ-型半導体基板６０１と反対側に、電気抵抗の小さい金属から成るアノード電極６０４、カソード電極６０５が設けられている。
【０００３】
ｎ-型半導体基板６０１の不純物はほぼ均一に分布しており、不純物濃度勾配は非常に小さい。またｐ層６０２及び及びｎ+層６０３は、その形成がｎ-型半導体基板６０１の２つの主面に対する不純物拡散で行われるので、いずれの不純物濃度も、ｎ-型半導体基板６０１に近づくほど減少する不純物濃度勾配を有している。例えばｎ+層６０３の不純物濃度勾配は、約４×１０18ｃｍ-4である。ここで不純物濃度勾配は、ｎ+層６０３における不純物濃度の最大値の９０％である第１の濃度を有する位置から、最大値の５０％である第２の濃度を有する位置までの距離で、第１の濃度と第２の濃度の差を除した値を採用している。
【０００４】
一般にｐｎ接合を有するダイオードに対して、外部回路の瞬間的な切替えによって、順方向に電流が流れている状態から逆バイアスを加えようとすると、過渡的にある期間だけ大きな逆電流が流れる。これはダイオードには少数キャリア蓄積現象があって、電流が一旦零になっても、直ちには逆方向に回復しないことによる。この逆電流は接合近傍に過剰キャリアとして残っていた小数キャリアがある濃度以下に減少して、空乏層が確立されるまで続く。
【０００５】
空乏層が確立すると、これが逆電圧を支え始め、空乏層の広がりに対応して逆電圧が徐々に増加すると共に逆電流が徐々に減少する。そして素子電圧が逆バイアスに印加された電圧に定常的に等しくなって逆回復動作が完了する。逆回復動作において流れる逆電流は、逆バイアス値と外部回路のインダクタンスで決まる電流減少率で減少する。
【０００６】
図１５に示されたダイオードでは、ｐ層６０２とｎ-型半導体基板６０１とが形成するｐｎ接合近傍で、プロトン照射等によりキャリア再結合の中心が形成され、ｐｎ接合近傍のライフタイムを局部的に短く制御することで順電圧を低く、且つ逆回復電流が小さく、ｄｉ／ｄｔ耐量の高い特性を図っている。またｎ-型半導体基板６０１は、全体に重金属の拡散や電子線照射等が施され、キャリアのライフタイムが短くなるように制御されている。
【０００７】
なお、逆回復時の波形を改善する為に半導体層と濃度とを制御する技術が、例えば特許文献１に開示されている。
【０００８】
【特許文献１】特開昭６２−１１５８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら逆バイアス電圧が高い場合、逆回復動作の完了時近傍で、ダイオードの印加電圧が急激に振動し、周辺の電気機器の誤動作をもたらすようなノイズを発生させるという問題がある。図１６は図１５に示されたダイオードの逆回復動作前後の電圧ＶA、電流ＩAの時間変化を示すグラフであり、外部回路によって順バイアスから逆バイアスへと切り替えられた時刻を零としている。切り替え後約８μｓにおいて、ダイオードの電流が定常的に零となり始め、その直後に２０００Ｖを越える振幅ΔＶの電圧振動が生じていることがわかる。
【００１０】
このような電圧振動はダイオードと外部回路が形成するＬＣＲ直列回路の共振によって生じると考えられる。このＬＣＲ直列回路は、ダイオードの空乏層と過剰キャリアをパラメータにした容量成分Ｃと、ダイオードに対する印加電圧と洩れ電流及び過剰キャリアの再結合電流をパラメータにした抵抗成分Ｒと、外部回路のインダクタンス成分Ｌとによって形成される。
【００１１】
ダイオードの容量成分Ｃと抵抗成分Ｒは時間的に変化する。特に抵抗成分Ｒは、空乏層外にある過剰キャリアが消滅すると急激に変化する。よってＬＣＲ回路の共振条件に達し、図１６に示されたように電圧が振動すると考えられる。又、空乏層がｎ+層６０３に到達すると容量成分Ｃが急激に変化し、これがトリガーとなって電圧振動を発生させる場合もある。
【００１２】
このような電圧振動はダイオードに限らず、スイッチング速度の速いＧＣＴ（gate controlled turn-off）サイリスタなどでも、ターンオフ動作での電圧上昇時に生じうる。かかる電圧振動は、周辺の電気機器の誤動作をもたらすようなノイズの原因になるという問題がある。
【００１３】
本発明は上記のような問題を解決するためになされたもので、逆回復動作時やターンオフ動作時に印加電圧に振動の発生が少ない半導体装置を提供することを目的とする。またオン電圧を小さくすることも目的とする。
【課題を解決するための手段】
【００１４】
この発明にかかる半導体装置は、第１導電型の第１半導体層と、第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層の間に介在して前記第２半導体層よりも不純物濃度の低い前記第２導電型の半導体基板とを備える。前記第１半導体層と前記半導体基板との間のｐｎ接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、前記第１半導体層の不純物量に対する前記半導体基板の不純物量の比が２／３以下である。
【発明の効果】
【００１５】
この発明にかかる半導体装置によれば、半導体装置の厚さを薄くすることができるので、オン電圧を小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は本発明の実施の形態１にかかるｐｉｎダイオードの構造を示し、同図（ａ）は断面図、同図（ｂ）は不純物濃度プロファイルである。例えばシリコンを主成分とするｎ-型半導体基板１０１は、その一主面側（図中左側）にｐ層１０２を、他の主面側（図中右側）にｎ+層１０３を、それぞれ備えている。ｐ層１０２は例えばボロンやガリウムを、ｎ+層１０３は例えば燐を、それぞれ不純物として採用し、熱処理を行って所定の深さまで拡散して得ることができる。ｐ層１０２及びｎ+層１０３にはそれぞれｎ-型半導体基板１０１と反対側に、電気抵抗の小さい金属から成るアノード電極１０４、カソード電極１０５が設けられている。
【００１７】
ｐ層１０２とｎ-型半導体基板１０１とが形成するｐｎ接合近傍で、プロトン照射等によりキャリア再結合の中心が形成され、ｐｎ接合近傍のライフタイムを局部的に短く制御することで順電圧を低く、且つ逆回復電流が小さく、ｄｉ／ｄｔ耐量の高い特性を図っている。またｎ-型半導体基板１０１は、全体に重金属の拡散や電子線照射等が施され、キャリアのライフタイムが短くなるように制御されている。
【００１８】
ｎ-型半導体基板１０１の不純物はほぼ均一に分布しており、不純物濃度勾配は非常に小さい。またｐ層１０２及び及びｎ+層１０３は、その形成がｎ-型半導体基板１０１の２つの主面に対する不純物拡散で行われるので、いずれの不純物濃度も、ｎ-型半導体基板１０１に近づくほど減少する不純物濃度勾配を有している。
【００１９】
しかし、図１５に示されたダイオードとは異なり、ｎ+層１０３の不純物濃度勾配は、２×１０18ｃｍ-4以下に設定される。
【００２０】
図２及び図３は、図１に示されたダイオードの逆回復動作前後の電圧ＶA、電流ＩAの時間変化を示すグラフであり、外部回路によって順バイアスから逆バイアスへと切り替えられた時刻を零としている。図２、図３はそれぞれｎ+層１０３の不純物濃度勾配が２×１０18ｃｍ-4、９×１０17ｃｍ-4に設定された場合を示しており、アノード電極１０４とカソード電極１０５との間の距離、ｎ+層１０３への不純物の総導入量並びにｐ層１０２の厚さ及び不純物プロファイルは図１６に示された場合と揃えている。
【００２１】
図２、図３共に切り替え後約８μｓにおいて、ダイオードの電流が定常的に零となり始め、その直後に電圧振動が生じている。しかし図２ではその振幅ΔＶが数百Ｖ程度であって、図１６に示された場合と比較して約１／５と大幅に抑えられている。また図３に示された場合では更に振幅ΔＶが抑制されている。振幅ΔＶは５００Ｖ以下ならば外部回路がノイズによる影響を受け難いので、ｎ+層１０３の不純物濃度勾配は、２×１０18ｃｍ-4以下に設定されることが望ましい。
【００２２】
図４はｎ+層１０３の不純物濃度勾配と逆回復動作時の電圧振動の振幅ΔＶとの関係を示したグラフであり、×印は実測値を示す。ｎ+層１０３の不純物濃度勾配を緩やかにすることで、逆回復動作時の電圧振動が軽減されるのが分る。これは逆回復動作時、ｐｎ接合から伸びる空乏層がｎ+層１０３に到達した場合、ｎ+層１０３の不純物濃度勾配が小さいほど、空乏層の拡大が急激には停止し難いことによると考えられる。
【００２３】
また、ｎ+層１０３の形成においては、通常、燐や砒素などをｎ-型半導体基板１０１に対してイオン注入もしくは１０００℃程度の熱処理により付着させた後に、１１００℃以上の高温での熱処理により所定の深さまで拡散していく。よって緩やかな不純物濃度勾配を得るためには不純物を導入した後の熱処理時間を長く採る必要がある。この故に、ｎ+層１０３への不純物の総導入量が変わらず、ｐ層１０２及びｎ+層１０３を形成する前のｎ-型半導体基板１０１の厚さ及びｐ層１０２の厚さも固定されれば、ｎ+層１０３の厚さは不純物濃度勾配が小さいほど厚くなる。従ってｐ層１０２及びｎ+層１０３を形成した後のｎ-型半導体基板１０１の厚さは、不純物濃度勾配が緩やかな程、薄くなる。よってｐ層１０２及びｎ+層１０３を形成する前のｎ-型半導体基板１０１の厚さにほぼ等しいアノード電極１０４とカソード電極１０５との間の距離と、ｎ+層１０３への不純物の総導入量並びにｐ層１０２の厚さ及び不純物プロファイルとを揃えれば、不純物濃度勾配が小さいほどｎ-型半導体基板１０１が薄くなり、空乏層がｎ+層１０３へ到達する時間が早くなる。このこともｎ+層１０３の不純物濃度勾配を緩やかにすることで逆回復動作時の電圧振動が軽減される間接的な原因であると考えられる。
【００２４】
実施の形態２．
図５は図１５（ｂ）、図１（ｂ）に対応したｐｉｎダイオードの不純物濃度プロファイルである。図中のグラフ１０１ａ，１０１ｂはｎ-型半導体基板１０１の、グラフ１０２ａ，１０２ｂはｐ層１０２の、１０３ａ，１０３ｂはｎ+層１０３の、それぞれの不純物濃度プロファイルを示している。
【００２５】
グラフ１０１ａ，１０２ａ，１０３ａと、グラフ１０１ｂ，１０２ｂ，１０３ｂとはそれぞれ別個に構成されたｐｉｎダイオードの不純物濃度プロファイルを示している。そしてｎ+層１０３の内でｎ-型半導体基板１０１から最も遠い位置での表面不純物濃度は、前者及び後者のダイオードのそれぞれにおいてＮ２，Ｎ１（＜Ｎ２）に設定されている。
【００２６】
上述のようにｎ+層１０３の形成においては、通常、燐や砒素などをｎ-型半導体基板１０１に対してイオン注入もしくは１０００℃程度の熱処理により付着させた後に、１１００℃以上の高温での熱処理により所定の深さまで拡散していく。従って、あるｎ+層１０３の不純物濃度勾配を得る場合、高い表面不純物濃度Ｎ２を有するｎ+層１０３を備えたダイオードよりも、低い表面不純物濃度Ｎ１を有するｎ+層１０３を備えたダイオードの方が、ｎ+層１０３の厚さは薄くなる。従って、ｎ+層１０３を短時間で形成するためには、その表面不純物濃度を小さくする事が望ましい。
【００２７】
勿論、上述の傾向は、実施の形態１にかかるｐｉｎダイオードについても当てはまる。図６はｎ+層１０３の表面不純物濃度とｎ+層１０３の厚さ、即ち拡散深さとの関係を示すグラフであり、ｎ+層１０３の不純物濃度勾配が２×１０18ｃｍ-4に設定された場合を示している。図中○印は実測値を示す。表面不純物濃度が５×１０15ｃｍ-3の場合の拡散深さは約４０μｍであるのに対し、表面不純物濃度１×16ｃｍ-3の場合では、拡散深さが約７５μｍ必要である。拡散に必要な熱処理の時間は、拡散温度を１２５０℃とした場合、深さ４０μｍの拡散においては約２５時間であるのに対し、深さ７５μｍの拡散においては約８５時間である。作業者の生活リズムが１日、即ち２４時間であることに鑑みれば、拡散時間はほぼ２４時間程度にする事が望ましい。従って実施の形態１にかかるダイオードのようにｎ+層１０３の不純物濃度勾配が２×１０18ｃｍ-4以下に設定された場合には、ｎ+層１０３の表面不純物濃度は５×１０15ｃｍ-3以下とし、拡散深さを４０μｍ以下にすることが望ましい。
【００２８】
なお、図７にｎ+層１０３の表面不純物濃度とスイッチング１回当たりの逆回復損失との関係もグラフとして示した。図中○印は実測値を示す。このようにｎ+層１０３の表面不純物濃度を低減することは、損失の抑制という観点からも望ましい。
【００２９】
実施の形態３．
図８はｐｉｎダイオードにおいてｎ型半導体のカソード電極と接触する位置における不純物濃度、即ち表面不純物濃度と、そのダイオードのオン電圧との関係を示すグラフであり、図中●印は実測値を示す。ｎ型半導体はシリコンを主成分とし、カソード電極はアルミを主成分とする場合が示されている。カソード電極に接触するｎ型半導体の表面不純物濃度が５×１０17ｃｍ-3以上であればほぼオン電圧は３．０Ｖで一定となるのに対し、表面不純物濃度が５×１０17ｃｍ-3未満であれば、表面不純物濃度の低下と共にオン電圧は急激に上昇する。これはカソード電極とこれに接触するｎ型半導体との間でのオーミックコンタクトが良好に採れるか否かの差に起因すると考えられる。従って、カソード電極に接触するｎ型半導体の表面不純物濃度は５×１０17ｃｍ-3以上とし、良好なオーミックコンタクトを得ることが望ましい。
【００３０】
しかし、実施の形態２で説明した５×１０15ｃｍ-3以下という低い表面不純物濃度を有するｎ+層１０３に対してカソード電極１０５を直接に接触させると、良好なオーミックコンタクトが採れにくい。
【００３１】
図９は本発明の実施の形態３にかかるｐｉｎダイオードの構造を示す断面図である。本発明の実施の形態１にかかるｐｉｎダイオード（図１（ａ）参照）に対して、ｎ+層１０３とカソード電極１０５との間にｎ++層１０６を介在させた構造を有している。従って、ｎ+層１０３の不純物濃度の内、ｎ-型半導体基板１０１から最も遠い、従ってｎ++層１０６に最も近い側での値、即ちｎ+層１０３の表面不純物濃度を５×１０15ｃｍ-3以下に設定しつつも、ｎ++層１０６の表面不純物濃度を５×１０17ｃｍ-3以上に設定することにより、ｎ+層１０３の不純物濃度勾配を容易に２×１０18ｃｍ-4以下に設定し、かつカソード電極１０５との良好なオーミックコンタクトを得ることができる。従って、逆回復動作が完了した後の電圧振幅は小さく、かつオン電圧が小さなｐｉｎダイオードを実現することができる。
【００３２】
実施の形態４．
図１０は本実施の形態を説明する図であり、図１０（ａ）は図１５（ｂ）、図１（ｂ）に対応したｐｉｎダイオードの不純物濃度プロファイルを示し、グラフ１０１ｃ，１０２ｃ，１０３ｃはそれぞれｎ-型半導体基板１０１、ｐ層１０２、ｎ+層１０３の不純物濃度プロファイルを示している。また図１０（ｂ）は逆バイアスを印加した定格電圧保持時のｐｉｎダイオードの各位置における電界強度プロファイルを示し、特にグラフＥ１は図１０（ａ）と位置を整合させて示している。
【００３３】
逆バイアス印加時のｐｉｎダイオードではｎ-型半導体基板１０１とｐ層１０２との間のｐｎ接合から伸びた空乏層がｎ+層１０３にまで達しており、空乏層中において電界強度Ｅ１が大きくなっている。図１０では空乏層は領域Ａ、領域Ｂ、領域Ｃに跨って広がる。
【００３４】
領域Ｂはｎ-型半導体基板１０１全体に広がり、領域Ａはｎ-型半導体基板１０１と接触している位置からｐ層１０２へと部分的に進入しており、領域Ｄはｎ-型半導体基板１０１と接触している位置からｎ+層１０３へと部分的に進入している。そして領域Ａにおける不純物量（以下、これにも符号Ａを付記する）は、領域Ｂにおける不純物濃度（以下、これにも符号Ｂを付記する）と領域Ｄにおける不純物量（以下、これにも符号Ｄを付記する）との和以下になる。そして領域Ａのｎ-型半導体基板１０１から遠い方の端は、不純物量Ａとグラフ１０２ｃとによって、また領域Ｄのｎ-型半導体基板１０１から遠い方の端は、不純物量Ｄとグラフ１０３ｃとによって、それぞれ決定されることになる。
【００３５】
安価な製造コストを実現するため、さほど微細加工プロセスを用いずに製造する大電力素子では微細な異物等が付着しても定格耐圧の低下が発生しないことが望まれる。そのための工夫として、ｐ層１０２は１００μｍ程度と、他の種類の素子に比べ、極めて厚く形成される。このように形成した素子では定格電圧保持時には、不純物量Ａはｐ層１０２における不純物量の総和の、不純物量Ｄはｎ+層１０３における不純物量の、いずれも１／２程度となる。
【００３６】
図１０（ｂ）においてグラフＥ１，Ｅ２は、不純物量Ｂの不純物量Ａに対する比Ｂ／Ａがそれぞれ１，２／３の場合の電界強度を示している。後者は前者よりも電界強度が屈曲する位置がｐ層１０２側に近く、ｐｉｎダイオードの厚さを薄くすることができるので、オン電圧を小さくすることができる。
【００３７】
図１１は比Ｂ／Ａと、オン電圧との関係のシミュレーション結果を示すグラフであり、Ｂ／Ａ＝１／３，２／３，３／３の値でオン電圧をシミュレーションした。Ｂ／Ａ≦２／３ではオン電圧は比Ｂ／Ａによらずにほぼ３Ｖの一定値を採るが、Ｂ／Ａ＞２／３ではオン電圧は比Ｂ／Ａの上昇と共に急上昇する。よって比Ｂ／Ａは２／３以下に設定することが望ましい。
【００３８】
図１２は不純物量Ｄの不純物量Ａに対する比Ｄ／Ａと、漏れ電流との関係のシミュレーション結果を示すグラフであり、比Ｂ／Ａは２／３に設定している。Ｄ／Ａ＝１／３，１／２，２／２，３／２の値で漏れ電流をシミュレーションした。漏れ電流は、Ｄ／Ａ≧２／２においてＤ／Ａの増大に伴って急激に減少するので、比Ｄ／Ａは１以上に設定することが望ましい。更には、一般に漏れ電流が１０ｍＡ以下であればデバイス動作上の悪影響が無視できるので、Ｄ／Ａ≧３／２とすることがより望ましい。
【００３９】
実施の形態の変形．
上記各実施の形態ではｐｉｎ構造のダイオードを例示して説明したが、ｐｉｎ構造を有した他の半導体素子についても適用することができる。
【００４０】
図１３はｐｉｎ構造を有するトランジスタの構造を示す断面図である。当該トランジスタはｐ層４０２と、ｎ+層４０３と、ｐ層４０２及びｎ+層４０３に挟まれたｎ-層４０１と、ｎ-層４０１と共にｎ+層４０３を挟むｐ+層４０４と、ｎ+層４０３と共にｎ-層４０１を挟む電極４０５と、ｎ-層４０１と共にｐ層４０２を挟む電極４０６と、ｎ+層４０３と共にｐ+層４０４を挟む電極４０７とを備えている。電極４０５，４０６，４０７はそれぞれベース電極、エミッタ電極、コレクタ電極として機能する。
【００４１】
当該トランジスタは、そのｐ層４０２、ｎ-層４０１、ｎ+層４０３において、ｐｉｎ構造を有しており、実施の形態１乃至実施の形態４に示された技術を適用し、ターンオフ時の電圧振動を抑制することができる。
【００４２】
図１４はｐｉｎ構造を有するＧＣＴサイリスタの構造を示す断面図である。当該ＧＣＴサイリスタは、ｐ層５０２と、ｎ+層５０３と、ｐ層５０２及びｎ+層５０３に挟まれたｎ-層５０１と、ｎ-層５０１と共にｎ+層５０３を挟むｐ+層５０４と、ｎ-層５０１と共にｐ層５０２を挟むｎ層５０５と、ｐ層５０２と共にｎ層５０５を挟む電極５０６と、ｎ-層５０１と共にｐ層５０２を挟む電極５０７と、ｎ+層５０３と共にｐ+層５０４を挟む電極５０８とを備えている。電極５０６，５０７，５０８はそれぞれカソード電極、ゲート電極、アノード電極として機能する。当該サイリスタは、そのｐ層５０２、ｎ-層５０１、ｎ+層５０３においてｐｉｎ構造を有しており、実施の形態１乃至実施の形態４に示された技術を適用し、逆回復動作時の電圧振動を抑制することができる。
【図面の簡単な説明】
【００４３】
【図１】この発明の実施の形態１にかかるダイオードの構造を示す断面図及び濃度プロファイルである。
【図２】この発明の実施の形態１にかかるダイオードの動作を示すグラフである。
【図３】この発明の実施の形態１にかかるダイオードの動作を示すグラフである。
【図４】この発明の実施の形態１を説明するグラフである。
【図５】この発明の実施の形態２を説明する濃度プロファイルである。
【図６】この発明の実施の形態２を説明するグラフである。
【図７】この発明の実施の形態２を説明するグラフである。
【図８】この発明の実施の形態３を説明するグラフである。
【図９】この発明の実施の形態３にかかるダイオードの構造を示す断面図である。
【図１０】この発明の実施の形態４を説明する濃度プロファイル及び電界強度プロファイルである。
【図１１】この発明の実施の形態４を説明するグラフである。
【図１２】この発明の実施の形態４を説明するグラフである。
【図１３】この発明の変形の構造を示す断面図である。
【図１４】この発明の変形の構造を示す断面図である。
【図１５】従来の技術にかかるダイオードの構造を示す断面図及び濃度プロファイルである。
【図１６】従来の技術にかかるダイオードの動作を示すグラフである。
【符号の説明】
【００４４】
１０１  ｎ-型半導体基板、４０１，５０１  ｎ-層、１０２，４０２，５０２  ｐ層、１０３，４０３，５０３  ｎ+層、１０６  ｎ++層、Ａ，Ｂ，Ｄ  領域及び不純物量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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