(57)【要約】【課題】本発明は、飽和領域での動作を確保しながらも所望の速度を実現することが可能なカスコードカレントミラー回路を提供することを目的とする。【解決手段】カレントミラー回路は、基準電位に接続されたソース端を有する第１のトランジスタと、第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、第２のトランジスタのドレイン端に結合された非反転入力端子と、第２の所定の電位に接続された反転入力端子と、第１のトランジスタのゲート端に結合された出力端子とを有する反転増幅回路と、第１のトランジスタのゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第3のトランジスタと、第２のトランジスタのゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタを含むことを特徴とする。【選択図】  図２
2006157644.tif 000002
【特許請求の範囲】
【請求項１】
基準電位に接続されたソース端を有する第１のトランジスタと、
該第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、
該第２のトランジスタのドレイン端に結合された非反転入力端子と、第２の所定の電位に接続された反転入力端子と、該第１のトランジスタのゲート端に結合された出力端子とを有する反転増幅回路と、
該第１のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第３のトランジスタと、
該第２のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタと、
を含むことを特徴とするカレントミラー回路。
【請求項２】
該第１の所定の電位と該第２の所定の電位は等しいことを特徴とする請求項１記載のカレントミラー回路。
【請求項３】
該第２のトランジスタのドレイン端に結合された電流源を更に含むことを特徴とする請求項１記載のカレントミラー回路。
【請求項４】
基準電位に接続されたソース端を有する第１のトランジスタと、
該第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、
該第２のトランジスタのドレイン端に結合された入力端と該第１のトランジスタのゲート端に結合された出力端とを有し、該入力端から該第２のトランジスタに流れる電流量に応じた量の電流を該出力端に流す電流制御電流源と、
該第１のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第３のトランジスタと、
該第２のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタと、
を含むことを特徴とするカレントミラー回路。
【請求項５】
該電流制御電流源は、該入力端から該第２のトランジスタに流れる電流量に比例した量の電流を該出力端に流すカレントミラー回路を含むことを特徴とする請求項４記載のカレントミラー回路。
【請求項６】
該電流制御電流源の該出力端に結合された電流源を更に含むことを特徴とする請求項４記載のカレントミラー回路。
【請求項７】
基準電位に接続されたソース端を有する第１のトランジスタと、
該第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、
該第２のトランジスタのドレイン端に結合される第１の端子と該第１のトランジスタのゲート端に結合される第２の端子とを有し、該第１の端子と該第２の端子との間に所定の電位差を発生させるシフト電圧発生回路と、
該第１のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第３のトランジスタと、
該第２のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタと、
を含むことを特徴とするカレントミラー回路。
【請求項８】
該シフト電圧発生回路は、該所定の電位差を発生させるダイオード接続されたトランジスタを含むことを特徴とする請求項７記載のカレントミラー回路。
【請求項９】
該第２のトランジスタのドレイン端に結合された電流源を更に含むことを特徴とする請求項７記載のカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電流制御のための回路に関し、詳しくはカスコードカレントミラー回路に関する。
【背景技術】
【０００２】
カスコードカレントミラー回路は、非常に高い出力抵抗を備え、また比較的高速に動作する等の特徴を有し、重要なアナログ回路技術として用いられている。しかしカスコードカレントミラー回路においては、トランジスタを縦積みすることにより、回路の電圧マージンが低下してしまうという欠点がある。この欠点を克服する低電圧動作に適した回路構成が知られており（例えば非特許文献１）、この回路構成が広く利用されている。
【０００３】
図１は従来のカスコードカレントミラー回路の一例を示す回路図である。図１の回路は、電流源Ｉ１、電流源Ｉ３、及びＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、及びＭ３を含む。以下の説明において、トランジスタの閾値電圧をＶｔｈ、ゲート・ソース間電圧をＶｇｓ、ドレイン・ソース間電圧をＶｄｓとする。また各トランジスタを区別するために、Ｖｔｈ、Ｖｇｓ、及びＶｄｓにそれぞれ添え字をつけて、各トランジスタの閾値電圧、ゲート・ソース間電圧、及びドレイン・ソース間電圧を表すことにする。またトランジスタが飽和領域で動作するためには、ドレイン・ソース間電圧がＶｇｓ−Ｖｔｈ以上である必要があるが、この最低限必要なドレイン・ソース間電圧（Ｖｇｓ−Ｖｔｈ）をＶｄｓａｔと定義する。
【０００４】
トランジスタＭ１１及びＭ２１は、互いにゲートが接続され、カレントミラー回路を構成している。またトランジスタＭ１２及びＭ２２も、互いにゲートが接続され、カレントミラー回路を構成している。基準電流源Ｉ１の流す電流（電流量Ｉ１）が、トランジスタＭ１１及びＭ１２に流れる。電流出力回路を構成するトランジスタＭ２１及びＭ２２は、Ｍ１１及びＭ１２とそれぞれ略同じバイアス状態で動作し、電流Ｉ２を出力する。トランジスタＭ１１とＭ２１とのサイズの比率及びトランジスタＭ１２とＭ２２とのサイズの比率を所望の比に構成することにより、基準電流Ｉ１に対して所望の比率を有する出力電流Ｉ２を生成することができる。
【０００５】
この構成において、電位Ｖ１が上昇すると、トランジスタＭ１１に流れる電流が基準電流Ｉ１よりも増加しようとする。これに応じて、トランジスタＭ１２のドレイン電位が引き下げられる。トランジスタＭ１２のドレイン電位は電位Ｖ１に接続されており、電位Ｖ１が下降する方向にフィードバック制御が働く。逆に電位Ｖ１が下降すると、トランジスタＭ１１に流れる電流が基準電流Ｉ１よりも減少しようとする。これに応じて、トランジスタＭ１２のドレイン電位が引き上げられる。トランジスタＭ１２のドレイン電位は電位Ｖ１に接続されており、電位Ｖ１が上昇する方向にフィードバック制御が働く。
【０００６】
図１に示す回路が正常に動作するためには、回路内の全てのトランジスタが飽和領域で動作する必要がある。以下に、Ｍ１１及びＭ１２が飽和領域で動作するための条件について説明する。
【０００７】
電流源Ｉ３とトランジスタＭ３とによりトランジスタＭ１２のゲート端子電圧Ｖ２が生成される。Ｍ１１及びＭ１２が飽和領域で動作するための条件は、それぞれＶｄｓａｔ１１＜Ｖｄｓ１１及びＶｄｓａｔ１２＜Ｖｄｓ１２である。ここでＶｄｓａｔ１１＝Ｖ１−Ｖｔｈ１１且つＶｄｓ１２＝Ｖ１−Ｖｄｓ１１であるので、少なくともＶｄｓａｔ１２＜Ｖｔｈ１１が成立する必要がある。
【０００８】
トランジスタＭ１２及びＭ２２は略等しいバイアス状態にあるので、Ｍ２２のＶｄｓａｔはＶｄｓａｔ１２と略等しい。カスコードカレントミラー回路の電流出力回路部におけるカスコード段のトランジスタであるＭ２２の周波数応答特性について、その指標となるカットオフ周波数は、トランジスタのｇｍ及び寄生容量Ｃｐを用いてｇｍ／Ｃｐで近似することができる。飽和領域におけるｇｍは、トランジスタのゲート幅Ｗ、ゲート長Ｌ、Ｖｄｓａｔを用いて、（Ｗ／Ｌ）Ｖｄｓａｔに比例すると近似することができる。またＣｐはＷＬに比例すると近似することができる。従って、周波数応答特性の指標であるカットオフ周波数ｇｍ／ＣｐはＶｄｓａｔ／Ｌ２に比例すると近似することができる。
【０００９】
以上から、トランジスタＭ２２の周波数応答特性は、Ｌを小さくするか又はＭ２２のＶｄｓａｔであるＶｄｓａｔ２２を大きくすれば向上することが分かる。ここでトランジスタのプロセスのテクノロジにより最小ゲート長が決まってしまうので、Ｌを小さくすることには限界がある（またトランジスタのゲート長を小さくすることによる短チャネル効果を避けるためには最小ゲート長よりも長いＬが好ましい場合もある）。従って、Ｍ２２について所望の周波数応答特性を実現するためには、Ｖｄｓａｔ２２を必要なだけ大きくする必要がある。
【非特許文献１】ジェー・エヌ・ババネザッド、アール・グレゴリアン（J. N. Babanezhad and R. Gregorian）、「ア・プログラマブル・ゲイン／ロス・サーキット（A Programmable Gain/Loss Circuit）」、（米国）、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキッツ（IEEE J. of Solid-State Circuits）、第２２巻、第６号、pp.1082-1090、1987年12月
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１の回路を用いた場合、前述のようにＶｄｓａｔ２２即ちＶｄｓａｔ１２に設定できる値には、上限Ｖｔｈ１１が存在する。これについて更に説明すると、所望の周波数応答特性を実現するためにはＶｄｓａｔ１２を大きくする必要があり、Ｖｄｓａｔ１２を大きくするためにはＶｇｓ１２を大きくする必要がある。このためにトランジスタＭ１２のゲート電圧を高くすると、Ｍ１２の飽和領域での動作を確保するために、Ｍ１２のドレイン電圧Ｖ１を高くすることが必要になる。しかしながら電圧Ｖ１はトランジスタＭ１１のゲート電圧でもあり、ゲート電圧Ｖ１とＶｔｈ１１との差が大きくなるとＭ１１の飽和領域での動作を確保しにくくなる。従って、Ｖｄｓａｔ１２を大きくするには、Ｖｔｈ１１との関係において上限が存在することになる。
【００１１】
このために、トランジスタＭ２２の周波数応答特性には限界が生じることになり、ある速度以上の高速な回路を設計することができない。
【００１２】
トランジスタの閾値電圧Ｖｔｈはデバイス依存の電圧であって、基本的に自由に設定することはできず、プロセス条件や温度によって変動する。従って設計時において設定可能なＶｄｓａｔ１２の値は、プロセス条件及び温度に依存して変動する範囲の下限の値となる。即ち回路の速度は、回路構成に基づいて定まるこの下限値に応じた限界を有することになる。以上の説明は、ＮＭＯＳトランジスタを用いたカスコードカレントミラー回路を例として説明したが、ＰＭＯＳトランジスタを用いたカスコードカレントミラー回路についても同様である。
【００１３】
以上を鑑みて、本発明は、飽和領域での動作を確保しながらも所望の速度を実現することが可能なカスコードカレントミラー回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明によるカレントミラー回路は、基準電位に接続されたソース端を有する第１のトランジスタと、該第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、該第２のトランジスタのドレイン端に結合された非反転入力端子と、第２の所定の電位に接続された反転入力端子と、該第１のトランジスタのゲート端に結合された出力端子とを有する反転増幅回路と、該第１のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第３のトランジスタと、該第２のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタを含むことを特徴とする。
【００１５】
本発明の別の側面によれば、カレントミラー回路は、基準電位に接続されたソース端を有する第１のトランジスタと、該第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、該第２のトランジスタのドレイン端に結合された入力端と該第１のトランジスタのゲート端に結合された出力端とを有し、該入力端から該第２のトランジスタに流れる電流量に応じた量の電流を該出力端に流す電流制御電流源と、該第１のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第３のトランジスタと、該第２のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタを含むことを特徴とする。
【００１６】
本発明の更に別の側面によれば、カレントミラー回路は、基準電位に接続されたソース端を有する第１のトランジスタと、該第１のトランジスタのドレイン端に結合されたソース端と第１の所定の電位に接続されたゲート端とを有する第２のトランジスタと、該第２のトランジスタのドレイン端に結合される第１の端子と該第１のトランジスタのゲート端に結合される第２の端子とを有し、該第１の端子と該第２の端子との間に所定の電位差を発生させるシフト電圧発生回路と、該第１のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第３のトランジスタと、該第２のトランジスタの該ゲート端の電位と実質的に同一の電位に接続されたゲート端を有する第４のトランジスタを含むことを特徴とする。
【発明の効果】
【００１７】
本発明の少なくとも１つの実施例によれば、カスコードカレントミラー回路において、カスコード段のトランジスタのドレイン電位とソース接地段のトランジスタのゲート電位とを結合する経路に、反転増幅回路、電流制御電流源、又はシフト電位発生回路を挿入することにより、カスコード段のトランジスタのドレイン電位とソース接地段のトランジスタのゲート電位とを分離して、それぞれ異なる電位に設定することを可能とする。これにより、各トランジスタの飽和領域での動作を確保しながらも、Ｖｄｓａｔを大きくして、カスコードカレントミラー回路の速度（周波数応答特性）を所望の値に設定することが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
本発明により飽和領域での動作を確保しながらも所望の速度を実現する原理は、カスコードカレントミラー回路においてフィードバック制御のフィードバック経路の入力側と出力側とを分離することにある。図１の従来技術の構成で言えば、カスコード段のトランジスタＭ１２のドレイン電位を、ソース接地段のトランジスタＭ１１のゲート電位として供給する経路が、フィードバック制御のフィードバック経路である。このフィードバック経路の入力側（この例ではトランジスタＭ１２のドレイン電位）と出力側（トランジスタＭ１１のゲート電位）とを分離して、それぞれ異なる電位に設定することが可能な構成とする。これにより、各トランジスタの飽和領域での動作を確保しながらも、Ｖｄｓａｔ２２即ちＶｄｓａｔ１２を大きくして、カスコードカレントミラー回路の速度（周波数応答特性）を所望の値に設定することが可能になる。
【００２０】
本発明においては、幾つかの異なる実現手段により上記構成を実現するが、フィードバック経路の入力側と出力側とを分離するという原理は共通のものである。
【００２１】
図２は、本発明の第１の実現手段によるカスコードカレントミラー回路の構成の一例を示す回路図である。図２のカスコードカレントミラー回路は、電流源Ｉ１、バイアス電圧発生回路Ｖ２、バイアス電圧発生回路Ｖ３、ＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、及びＭ２２、及び差動増幅器Ａ１を含む。差動増幅器Ａ１の出力端子は、カレントミラーのソース接地段であるトランジスタＭ１１のゲート端子に接続される。また差動増幅器Ａ１の非反転入力端子はカスコード段のトランジスタＭ１２のドレインに接続し、反転入力端子にはカスコード段のトランジスタＭ１２を飽和領域で動作させるために必要なバイアス電圧Ｖ３を供給する。
【００２２】
トランジスタＭ１１及びＭ２１は、互いにゲートが接続され、カレントミラー回路を構成している。またトランジスタＭ１２及びＭ２２も、互いにゲートが接続され、カレントミラー回路を構成している。基準電流源Ｉ１の流す電流（電流量Ｉ１）が、トランジスタＭ１１及びＭ１２に流れる。電流出力回路を構成するトランジスタＭ２１及びＭ２２は、Ｍ１１及びＭ１２とそれぞれ略同じバイアス状態で動作し、電流Ｉ２を出力する。トランジスタＭ１１とＭ２１とのサイズの比率及びトランジスタＭ１２とＭ２２とのサイズの比率を所望の比に構成することにより、基準電流Ｉ１に対して所望の比率を有する出力電流Ｉ２を生成することができる。
【００２３】
この構成において、トランジスタＭ１２のドレイン電位は、差動増幅器Ａ１並びにトランジスタＭ１１及びＭ１２による負帰還ループにより、電位Ｖ３と略等しい電位になるように制御される。また同時に、トランジスタＭ１１のゲート電位Ｖ１は、トランジスタＭ１１が流す電流が基準電流Ｉ１になるように負帰還ループにより制御される。この構成により、トランジスタＭ１２のドレイン端子電位をトランジスタＭ１１のゲート端子電位と異なる電位に設定することが可能になる。
【００２４】
このときトランジスタＭ１１及びＭ１２が飽和領域で動作するための条件はそれぞれ、Ｖｄｓａｔ１１＜Ｖｄｓ１１及びＶｄｓａｔ１２＜Ｖｄｓ１２である。ここでＶｄｓａｔ１１＝Ｖ１−Ｖｔｈ１１、またＶｄｓ１２＝Ｖ３−Ｖｄｓ１１であることから、Ｖｄｓａｔ１２についてはＶｄｓａｔ１２＜Ｖｔｈ１１＋Ｖ３−Ｖ１が成立すれば充分である。従って電位Ｖ３を高く設定することで、Ｖｄｓａｔ１２の上限を高くすることができる。図１の従来技術の構成では、飽和領域での動作を確保するためのＶｄｓａｔ１２の上限はＶｔｈ１１であったが、本発明によればＶｔｈ１１を超えた所望の値にＶｄｓａｔ１２を設定することができる。
【００２５】
図３は、図２の回路の変形例を示す図である。図３のカスコードカレントミラー回路は、電流源Ｉ１、バイアス電圧発生回路Ｖ２、ＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、及びＭ２２、及び差動増幅器Ａ１を含む。差動増幅器Ａ１の出力端子は、カレントミラーのソース接地段であるトランジスタＭ１１のゲート端子に接続される。また差動増幅器Ａ１の非反転入力端子はカスコード段のトランジスタＭ１２のドレインに接続し、反転入力端子はトランジスタＭ１２のゲート端子に接続される。これにより、図２の構成と比較してバイアス電圧発生回路Ｖ３が取り除かれている。
【００２６】
この構成において、トランジスタＭ１２のドレイン端子は負帰還ループにより電位Ｖ２と略等しい電位になるように制御される。このときトランジスタＭ１２が飽和領域で動作するための条件はＶｄｓａｔ１２＜Ｖｄｓ１２である。Ｖｄｓａｔ１２＝Ｖ２−Ｖｄｓ１１−Ｖｔｈ１２であり、またＶｄｓ１２＝Ｖ２−Ｖｄｓ１１であることから、必要な条件はＶｔｈ１２＞０であることが分かる。従って、トランジスタＭ１２の閾値電圧が正である限り、トランジスタＭ１２は飽和領域で動作することが保証される。
【００２７】
したがってこの構成を用いることで、Ｖｄｓａｔ１２を所望の値に設定しながらも、飽和領域での動作を確保して回路を正常に動作させることができる。
【００２８】
図２及び図３の回路が正常に動作するためには、差動増幅器Ａ１並びにトランジスタＭ１１及びＭ１２により構成される負帰還ループが、充分な大きさの帰還ループゲインを有する必要がある。一般に、２つの入力電圧の差分に応じた電圧又は電流を出力する差動増幅器は充分に大きな入力抵抗を有する。トランジスタＭ１２のドレイン端子には、基準電流源Ｉ１、カスコード回路（Ｍ１１及びＭ１２）、及び入力抵抗が充分に大きな差動増幅器Ａ１が接続されている。従ってトランジスタＭ１２のドレイン端子は、基準電位に対して非常に大きな出力抵抗を有するノードとなる。この大きな出力抵抗のノードとＭ１１の相互コンダクタンスｇｍとが負帰還ループに存在することにより、差動増幅器Ａ１の増幅度が小さくとも、負帰還ループについて充分な大きさの帰還ループゲインが得られる。従って図２及び図３の回路は正常に動作する。
【００２９】
差動増幅器Ａ１が充分大きな増幅度を持っている場合や、差動増幅器Ａ１の出力抵抗或いは出力端の容量負荷が比較的大きい場合には、負帰還ループの位相余裕が足りなくなり回路が発振する可能性がある。このような場合には、適切な位相補償容量などを回路に加えることで、回路の安定性を確保して正常に動作させることができる。
【００３０】
図４は、図２の回路におけるバイアス電圧発生回路及び差動増幅器の部分の回路構成の一例を示した回路図である。図４において図２と同一の構成要素は同一の参照符号で参照する。
【００３１】
電流源Ｉ０及びトランジスタＭＰ０は図２のバイアス電圧発生回路Ｖ３を構成する。トランジスタＭＰ０とトランジスタＭＰ１及びＭＰ３とはカレントミラー回路を構成しており、トランジスタＭＰ１及びＭＰ３は各々電流Ｉ０を流す。トランジスタＭＰ３及びトランジスタＭ３は図２のバイアス電圧発生回路Ｖ２を構成する。またトランジスタＭＰ１は基準電流源Ｉ１に対応する。
【００３２】
図４において差動増幅器Ａ１は、ＰＭＯＳトランジスタ１０乃至１３、ＮＭＯＳトランジスタ１４乃至１６、及び容量Ｃｃを含む。端子ＩＰ、ＩＭ、Ｏはそれぞれ差動増幅器の非反転入力端子、反転入力端子、出力端子に相当する。ＰＭＯＳトランジスタ１０、１１、１２のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）を等しく構成する場合は、ＮＭＯＳトランジスタ１５のＷ／Ｌは、ＮＭＯＳトランジスタ１４のＷ／Ｌの２倍に構成される。差動増幅器Ａ１は、ＩＰ及びＩＭの電圧が等しく平衡状態にあるときには、ゲート端子電圧ＩＰ（＝ＩＭ）によりＰＭＯＳトランジスタ１１に流れる電流とＮＭＯＳトランジスタ１６が流す電流とが等しくなる状態となり、この時のＮＭＯＳトランジスタ１６のゲート端子電圧を出力端子Ｏから出力する。
【００３３】
非反転入力端子ＩＰの電位が上昇すると、ＰＭＯＳトランジスタ１１に流れる電流が減る。このときＮＭＯＳトランジスタ１５に流れる電流量に変化は無いので、ＰＭＯＳトランジスタ１２に流れる電流が相対的に増え、ＰＭＯＳトランジスタ１３を流れる電流も増える。これに応じてＮＭＯＳトランジスタ１６が流す電流が増えるように、出力端子Ｏに現れる電圧が上昇する。
【００３４】
また反転入力端子ＩＭの電位が上昇すると、ＰＭＯＳトランジスタ１０に流れる電流が減り、ＮＭＯＳトランジスタ１４に流れる電流及びＮＭＯＳトランジスタ１５に流れる電流が減る。このときＰＭＯＳトランジスタ１１に流れる電流量に変化は無いので、ＰＭＯＳトランジスタ１２に流れる電流が減り、ＰＭＯＳトランジスタ１３を流れる電流も減る。これに応じてＮＭＯＳトランジスタ１６が流す電流が減るように、出力端子Ｏに現れる電圧が下降する。
【００３５】
この差動増幅器Ａ１の増幅度はＰＭＯＳトランジスタの相互コンダクタンスｇｍとＮＭＯＳトランジスタの相互コンダクタンスｇｍの比で決定される。ＩＰとＩＭの間に電位差がある場合には、その電位差を増幅又は減衰させた分だけ出力電位が変動する。なお容量Ｃｃは、負帰還ループ系を安定に動作させるために挿入する位相補償容量の一例である。
【００３６】
以上の説明においては、ＮＭＯＳトランジスタを用いたカスコードカレントミラー回路を例として用いたが、ＰＭＯＳトランジスタを用いたカスコードカレントミラー回路にも同様に本発明を適用することができる。
【００３７】
図５は、本発明の第１の実現手段によるカスコードカレントミラー回路をＰＭＯＳトランジスタで構成した場合の構成の一例を示す回路図である。図５において、トランジスタＭ１１及びＭ１２は図２におけるトランジスタＭ１１及びＭ１２に相当する回路要素であり、但し図５においてはＰＭＯＳトランジスタを用いている。
【００３８】
電流源Ｉ０及びトランジスタＭＮ０は図２のバイアス電圧発生回路Ｖ３を構成する。トランジスタＭＮ０とトランジスタＭＮ１及びＭＮ３とはカレントミラー回路を構成しており、トランジスタＭＮ１及びＭＮ３は各々電流Ｉ０を流す。トランジスタＭＮ３及びトランジスタＭ３は図２のバイアス電圧発生回路Ｖ２を構成する。またトランジスタＭＮ１は基準電流源Ｉ１に対応する。
【００３９】
図５において差動増幅器Ａ１は、ＰＭＯＳトランジスタ２０及び２１、ＮＭＯＳトランジスタ２２乃至２３、及び容量Ｃｃを含む。端子ＩＰ、ＩＭ、Ｏはそれぞれ差動増幅器の非反転入力端子、反転入力端子、出力端子に相当する。ＩＰ及びＩＭの電位が等しく平衡状態にあるときには、ＰＭＯＳトランジスタ２０及び２１にそれぞれ電流Ｉ０が流れる状態となり、そのときのＰＭＯＳトランジスタ２０のゲート端子電圧が出力端子Ｏに出力される。
【００４０】
この差動増幅器Ａ１の増幅度はＮＭＯＳトランジスタの相互コンダクタンスｇｍとＰＭＯＳトランジスタの相互コンダクタンスｇｍの比で決定される。ＩＰとＩＭの間に電位差がある場合には、その電位差を増幅又は減衰させた分だけ出力電位が変動する。なお容量Ｃｃは、負帰還ループ系を安定に動作させるために挿入する位相補償容量の一例である。
【００４１】
図５では、電流出力回路がカスコード増幅器である場合の例を示している。トランジスタＭ１１のゲート端子電圧Ｖ１はトランジスタＭ２１Ｐ及びＭ２１Ｍのゲート端子に供給される。またトランジスタＭ１２のゲート端子電圧Ｖ２はトランジスタＭ２２Ｐ及びＭ２２Ｍのゲート端子に供給される。Ｍ２１ＰとＭ２２Ｐとの間及びＭ２１ＭとＭ２２Ｍとの間には、ＮＭＯＳトランジスタ３１乃至３３からなるＮＭＯＳ差動対が接続されている。またＭ２２Ｐ及びＭ２２Ｍとグランド端との間には、ＮＭＯＳトランジスタ３４及び３５からなるカレントミラー回路が挿入されている。
【００４２】
上記ＮＭＯＳ差動対には電位ＩＰａ及びＩＭａが入力され、この電位差に応じて変動する増幅信号が出力電位Ｏａとして得られる。このようなカスコード増幅器においては、カスコード段のトランジスタＭ２２Ｐ及びＭ２２Ｍの周波数応答特性が重要である。即ち、トランジスタＭ２２Ｐ及びＭ２２Ｍが、信号変化速度に追従して高速に動作可能である必要がある。本願発明によれば、各トランジスタの飽和領域での動作を確保しながらも、トランジスタＭ２２Ｐ及びＭ２２ＭのＶｄｓａｔを大きくして、カスコードカレントミラー回路及びカスコード増幅器の速度（周波数応答特性）を所望の値に設定することが可能になる。
【００４３】
図６は、本発明の第２の実現手段によるカスコードカレントミラー回路の構成の一例を示す回路図である。図６において、図２の構成要素と同一の構成要素は同一の参照符号で参照する。
【００４４】
図６のカスコードカレントミラー回路は、電流源Ｉ１、バイアス電圧発生回路Ｖ２、ＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、及びＭ２２、及び電流制御電流源Ｆ１を含む。電流制御電流源Ｆ１は、入力側（トランジスタＭ１２のドレイン端子側）に流れる電流に応じた電流（等しい或いは定数倍の電流）が出力側（電流源Ｉ１が接続された側）に流れるように出力側電流量を制御する。ここで入力側の電流と出力側の電流とは、正の比例係数を有する比例関係にあってもよいし、負の比例係数を有する比例関係にあってもよい。図６の例では、正の比例関係を示す回路構成となっている。
【００４５】
電流制御電流源Ｆ１と基準電流源Ｉ１との間のノードは、カレントミラーのソース接地段であるトランジスタＭ１１のゲート端子に接続される。いまトランジスタＭ１１のゲート端子電圧が上昇すると、トランジスタＭ１１を流れる電流が増加する。電流制御電流源Ｆ１の入力側に流れる電流が増加するので、電流制御電流源Ｆ１の出力側に流れる電流が増加しようとする。これに応じて、トランジスタＭ１１のゲート端子電圧が下降するようにフィードバックが働く。このフィードバックにより、回路は平衡状態に保たれる。
【００４６】
トランジスタＭ１１及びＭ２１は、互いにゲートが接続され、カレントミラー回路を構成している。またトランジスタＭ１２及びＭ２２も、互いにゲートが接続され、カレントミラー回路を構成している。電流出力回路を構成するトランジスタＭ２１及びＭ２２は、Ｍ１１及びＭ１２とそれぞれ略同じバイアス状態で動作し、電流Ｉ２を出力する。トランジスタＭ１１とＭ２１とのサイズの比率及びトランジスタＭ１２とＭ２２とのサイズの比率を所望の比に構成することにより、トランジスタＭ１１及びＭ１２に流れる電流に対して所望の比率を有する出力電流Ｉ２を生成することができる。
【００４７】
この構成において、電流制御電流源Ｆ１の入力側の電位（トランジスタＭ１２のドレイン端子の電位）と出力側の電位（トランジスタＭ１１のゲート端子の電位）とは、別個の電位である。即ち、トランジスタＭ１２のドレイン端子電位をトランジスタＭ１１のゲート端子電位と異なる電位に設定することが可能になる。従って飽和領域での動作を確保しながらＶｄｓａｔ１２を大きな値に設定して、所望の周波数応答特性を実現することができる。
【００４８】
図７は、図６の回路におけるバイアス電圧発生回路及び電流制御電流源の部分の回路構成の一例を示した回路図である。図７において図６と同一の構成要素は同一の参照符号で参照する。
【００４９】
電流源Ｉ０に接続されたトランジスタＭＰ０と、トランジスタＭＰ１及びＭＰ３とはカレントミラー回路を構成しており、トランジスタＭＰ１及びＭＰ３は各々電流Ｉ０を流す。トランジスタＭＰ３及びトランジスタＭ３は図６のバイアス電圧発生回路Ｖ２を構成する。またトランジスタＭＰ１は基準電流源Ｉ１に対応する。
【００５０】
図７において電流制御電流源Ｆ１は、ＰＭＯＳトランジスタ４０及び４１と、ＮＭＯＳトランジスタ４２及び４３を含む。ＰＭＯＳトランジスタ４０及び４１は互いのゲート端子が接続され、ＮＭＯＳトランジスタ４２及び４３も互いのゲート端子が接続される。従って、例えば全てのトランジスタのサイズが同一であるとすると、トランジスタ４０に流れる電流と同一の電流がトランジスタ４３に流れることになる。
【００５１】
トランジスタ４０に流れる電流が増加し、トランジスタ４３に流れる電流が基準電流源Ｉ１であるトランジスタＭＰ１に流れる電流よりも大きくなろうとすると、トランジスタＭＰ１のドレイン電位は引き下げられる。逆に、トランジスタ４０に流れる電流が減少し、トランジスタ４３に流れる電流が基準電流源Ｉ１であるトランジスタＭＰ１に流れる電流よりも小さくなろうとすると、トランジスタＭＰ１のドレイン電位は引き上げられる。
【００５２】
図８は、本発明の第３の実現手段によるカスコードカレントミラー回路の構成の一例を示す回路図である。図８において、図２の構成要素と同一の構成要素は同一の参照符号で参照する。
【００５３】
図８のカスコードカレントミラー回路は、電流源Ｉ１、バイアス電圧発生回路Ｖ２、ＮＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、及びＭ２２、及びシフト電圧発生回路Ｖ４を含む。シフト電圧発生回路Ｖ４は、マイナス側がトランジスタＭ１１のゲート端子に接続され、プラス側がトランジスタＭ１２のドレイン端子に接続される。これにより、トランジスタＭ１２のドレイン端子電位から所定のシフト電圧を引いた電位が、トランジスタＭ１１のゲート端子に現れることになる。
【００５４】
トランジスタＭ１１及びＭ２１は、互いにゲートが接続され、カレントミラー回路を構成している。またトランジスタＭ１２及びＭ２２も、互いにゲートが接続され、カレントミラー回路を構成している。電流出力回路を構成するトランジスタＭ２１及びＭ２２は、Ｍ１１及びＭ１２とそれぞれ略同じバイアス状態で動作し、電流Ｉ２を出力する。トランジスタＭ１１とＭ２１とのサイズの比率及びトランジスタＭ１２とＭ２２とのサイズの比率を所望の比に構成することにより、基準電流Ｉ１に対して所望の比率を有する出力電流Ｉ２を生成することができる。
【００５５】
この構成において、電位Ｖ１が上昇すると、トランジスタＭ１１に流れる電流が基準電流Ｉ１よりも増加しようとする。これに応じて、トランジスタＭ１２のドレイン電位が引き下げられる。トランジスタＭ１２のドレイン電位はシフト電圧Ｖ４を介して電位Ｖ１に結合されており、電位Ｖ１が下降する方向にフィードバック制御が働く。逆に電位Ｖ１が下降すると、トランジスタＭ１１に流れる電流が基準電流Ｉ１よりも減少しようとする。これに応じて、トランジスタＭ１２のドレイン電位が引き上げられる。トランジスタＭ１２のドレイン電位はシフト電圧Ｖ４を介して電位Ｖ１に結合されており、電位Ｖ１が上昇する方向にフィードバック制御が働く。
【００５６】
この構成において、トランジスタＭ１２のドレイン端子の電位とトランジスタＭ１１のゲート端子の電位Ｖ１とは、電位差Ｖ４だけ異なる別個の電位である。即ち、トランジスタＭ１２のドレイン端子電位をトランジスタＭ１１のゲート端子電位と異なる電位に設定することが可能になる。従って飽和領域での動作を確保しながらＶｄｓａｔ１２を大きな値に設定して、所望の周波数応答特性を実現することができる。
【００５７】
図９は、図８の回路におけるバイアス電圧発生回路及びシフト電圧発生回路の部分の回路構成の一例を示した回路図である。図９において図８と同一の構成要素は同一の参照符号で参照する。
【００５８】
電流源Ｉ０に接続されたトランジスタＭＰ０と、トランジスタＭＰ１及びＭＰ３とはカレントミラー回路を構成しており、トランジスタＭＰ１及びＭＰ３は各々電流Ｉ０を流す。トランジスタＭＰ３及びトランジスタＭ３は図８のバイアス電圧発生回路Ｖ２を構成する。またトランジスタＭＰ１は基準電流源Ｉ１に対応する。
【００５９】
図９においてシフト電圧発生回路Ｖ４は、ＰＭＯＳトランジスタ５０乃至５２と、ＮＭＯＳトランジスタ５３及び５４を含む。ＰＭＯＳトランジスタ５２はダイオード接続されて、シフト電圧発生回路Ｖ４のプラス端子及びマイナス端子間に一定の電圧を生成する。このＰＭＯＳトランジスタ５２のソース側には、ＰＭＯＳトランジスタ５０が定電流源として設けられ、またドレイン側にはＮＭＯＳトランジスタ５３が定電流源として設けられる。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５４は、ＮＭＯＳトランジスタ５３をＰＭＯＳトランジスタ５０と同一電流量の電流源とするための回路を構成する。
【００６０】
このようにしてシフト電圧発生回路Ｖ４は、トランジスタＭ１２のドレイン端子とトランジスタＭ１１のゲート端子との間に一定の電位差を生成することができる。従って飽和領域での動作を確保しながら、所望の周波数応答特性を実現することができる。また、ここでダイオード接続されるトランジスタにはＰＭＯＳトランジスタ５２を用いたが、ＮＭＯＳトランジスタを用いて同様の構成を実現することもできる。
【００６１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６２】
【図１】従来のカスコードカレントミラー回路の一例を示す回路図である。
【図２】本発明の第１の実現手段によるカスコードカレントミラー回路の構成の一例を示す回路図である。
【図３】図２の回路の変形例を示す図である。
【図４】図２の回路におけるバイアス電圧発生回路及び差動増幅器の部分の回路構成の一例を示した回路図である。
【図５】本発明の第１の実現手段によるカスコードカレントミラー回路をＰＭＯＳトランジスタで構成した場合の構成の一例を示す回路図である。
【図６】本発明の第２の実現手段によるカスコードカレントミラー回路の構成の一例を示す回路図である。
【図７】図６の回路におけるバイアス電圧発生回路及び電流制御電流源の部分の回路構成の一例を示した回路図である。
【図８】本発明の第３の実現手段によるカスコードカレントミラー回路の構成の一例を示す回路図である。
【図９】図８の回路におけるバイアス電圧発生回路及びシフト電圧発生回路の部分の回路構成の一例を示した回路図である。
【符号の説明】
【００６３】
Ｉ１  電流源
Ｖ２  バイアス電圧発生回路
Ｖ３  バイアス電圧発生回路
Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２  ＮＭＯＳトランジスタ
Ａ１  差動増幅器
Ｆ１  電流制御電流源
Ｖ４  シフト電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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