(57)【要約】【課題】  接合型電界効果トランジスタにおいて、高いゲート電圧を利用することができ、オン抵抗が低減される接合型電界効果トランジスタを提供する。【解決手段】  ソース電極Ｓとドレイン電極Ｄの間に位置するとともに電子が移動するｎ−ＧａＮからなるチャネル半導体領域３４と、そのチャネル半導体領域３４に隣接するとともにチャネル半導体領域３４のバンドギャップより大きいバンドギャップのｐ−Ａｌ０．３Ｇａ０．７Ｎからなるゲート半導体領域３２と、そのゲート半導体領域３２に電気的に接触するゲート電極Ｇを備えていることを特徴とする接合型電界効果トランジスタ。【選択図】  図１
2006196552.tif 000002
【特許請求の範囲】
【請求項１】
一対の主電極間に位置しているとともに第１導電型キャリアが移動する第１導電型のチャネル半導体領域と、
そのチャネル半導体領域に隣接しているとともにチャネル半導体領域のバンドギャップより大きいバンドギャップの第２導電型のゲート半導体領域と、
そのゲート半導体領域に電気的に接触しているゲート電極を備えていることを特徴とする接合型電界効果トランジスタ。
【請求項２】
チャネル半導体領域とゲート半導体領域は、III-V族化合物によって形成されていることを特徴とする請求項１の接合型電界効果トランジスタ。
【請求項３】
チャネル半導体領域はＧａＮ（ガリウムナイトライド）であり、
ゲート半導体領域はＡｌｘＧａ１−ｘＮ（アルミニウムガリウムナイトライド）であることを特徴とする請求項２の接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ（Junction Field Effect Transistor）のオン抵抗を低減する技術に関する。
【背景技術】
【０００２】
一対の主電極間に位置しているｎ型のチャネル半導体領域に対して、隣接しているｐ型のゲート半導体領域の界面からチャネル半導体領域内に空乏層を伸ばすことによって、チャネル半導体領域内を流れる電流量を制御する接合型電界効果トランジスタが知られている。空乏層の幅は、ゲート半導体領域に電気的に接触しているゲート電極に印加するゲート電圧によって調整することができる。ゲート電圧が０Ｖあるいは負電圧であると、チャネル半導体領域内に伸びる空乏層の幅は増加して電流量が減少あるいはゼロとなる。ゲート電圧が正電圧であると、チャネル半導体領域内に伸びる空乏層の幅は縮小して電流量が増加する。
この種の接合型電界効果トランジスタの一例が特許文献１に開示されている。なお、本発明に係る技術は、特許文献１の接合型電界効果トランジスタに限らず、あらゆる種類の接合型電界効果トランジスタが直面する課題に対して対処することができる技術であることに留意されたい。
【特許文献１】特開２００３−６８７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ゲート電極に正電圧を印加して接合型電界効果トランジスタをオンさせようとすると、ｐ型のゲート半導体領域とｎ型のチャネル半導体領域が順バイアスされて、ゲート半導体領域からチャネル半導体領域に正孔が注入される事態が発生することがある。チャネル半導体領域に正孔が注入されると、一対の主電極間の電流量が変動してしまうことから、所望する動作を接合型電界効果トランジスタに実行させるのが困難になってしまう。また、接合型電界効果トランジスタをオフさせようとすると、チャネル半導体領域に注入されて蓄積していた正孔によって、ターンオフ時間が増大するという問題もある。このため、この種の接合型電界効果トランジスタでは、ゲート半導体領域からチャネル半導体領域に正孔が注入されない範囲の低いゲート電圧を利用して動作させている。低いゲート電圧を利用して接合型電界効果トランジスタをオンさせる場合は、チャネル半導体領域内に伸びている空乏層の幅を充分に縮小することが困難となる。したがって、電流が移動できるチャネル半導体領域内の電流経路の面積を広く確保できないので、チャネル半導体領域のオン抵抗が大きいという問題がある。
本発明は、高いゲート電圧を利用して動作させることができる接合型電界効果トランジスタを提供する。高いゲート電圧を利用することで、チャネル半導体領域内に伸びている空乏層の幅を充分に縮小させ、チャネル半導体領域の抵抗を小さくし、ひいては接合型電界効果トランジスタのオン抵抗を低減することを目的としている。
【課題を解決するための手段】
【０００４】
本発明の接合型電界効果トランジスタは、一対の主電極間に位置しているとともに第１導電型キャリアが移動する第１導電型のチャネル半導体領域を備えている。さらに、そのチャネル半導体領域に隣接しているとともにチャネル半導体領域のバンドギャップより大きいバンドギャップの第２導電型のゲート半導体領域を備えている。ゲート半導体領域には、ゲート電極が電気的に接触している。
この接合型電界効果トランジスタは、一対の主電極が接合型電界効果トランジスタの表面側と裏面側に分かれて形成された縦型であってもよく、あるいは一対の主電極が接合型電界効果トランジスタの表面側に形成された横型であってもよい。
この接合型電界効果トランジスタのチャネル半導体領域とゲート半導体領域はヘテロ接合を形成している。チャネル半導体領域とゲート半導体領域の界面には、バンドギャップの差に起因して第２導電型キャリアに対するポテンシャル障壁が形成されている。したがって、ゲート電極にゲートオン電圧を印加した場合に、ゲート半導体領域からチャネル半導体領域に向けて第２導電型キャリアが注入されてしまう現象がそのポテンシャル障壁によって抑制される。このため、ゲート電極に大きなゲートオン電圧を印加することができる。大きなゲートオン電圧を印加することにより、チャネル半導体領域内に伸びている空乏層の幅を充分に縮小させることができ、第１導電型キャリアが移動できるチャネル半導体領域内の電流経路の面積を広く確保することができる。本発明の接合型電界効果トランジスタによると、チャネル半導体領域の抵抗が低減され、接合型電界効果トランジスタのオン抵抗が低減されるのである。
【０００５】
チャネル半導体領域とゲート半導体領域は、III-V族化合物によって形成されていることが好ましい。チャネル半導体領域にはＧａＮ（ガリウムナイトライド）を好適に利用することができ、ゲート半導体領域にはＡｌｘＧａ１−ｘＮ（アルミニウムガリウムナイトライド）を好適に利用することができる。なお、ＡｌｘＧａ１−ｘＮの組成比に関しては、特に限定はなく、ＧａＮのバンドギャップよりＡｌｘＧａ１−ｘＮのバンドギャップが大きくなる組成比であればよい。
III-V族化合物を利用して、例えばＭＯＳ（Metal Oxide Semiconductor）構造のチャネル構造を形成する場合を考える。この場合、既存の製造技術ではIII-V族化合物と絶縁体の界面の結晶性が悪くなることは避けられない。このため、その界面に反転層を形成するのが困難となる場合があり、トランジスタのオン／オフ制御あるいは電流量の調整に不具合が生じてしまう。一方、接合型電界効果トランジスタには、半導体層と絶縁層の界面が存在しないので、そのような不具合は生じない。III-V族化合物を利用する場合には、ＭＯＳ構造でトランジスタを実現するよりも、チャネル半導体領域とゲート半導体領域のｐｎ接合を利用する接合型電界効果トランジスタを実現した方が好適であると考えられている。
【発明の効果】
【０００６】
本発明の接合型電界効果トランジスタは、高いゲート電圧を利用して動作させることができる。高いゲート電圧を利用することで、チャネル半導体領域の抵抗を小さくし、接合型電界効果トランジスタのオン抵抗を低減することができる。
【発明を実施するための最良の形態】
【０００７】
実施例の主要な特徴を列記する。
（第１形態）  本実施例の接合型電界効果トランジスタはノーマリオフで動作する。
（第２形態）  オフ状態において、チャネル半導体領域はゲート半導体領域との界面から伸びる空乏層によって実質的に完全空乏化される。
（第３形態）  ゲート半導体領域のバンドギャップは、チャネル半導体領域のバンドギャップより大きいのが好ましい。この形態によると、正孔に対する十分なポテンシャル障壁が形成され、ゲート半導体領域からチャネル半導体領域への正孔の注入を抑制することができる。
（第４形態）  ゲート半導体領域のバンドギャップは、ドリフト半導体領域のバンドギャップより大きいのが好ましい。
（第５形態）  ゲート半導体領域のバンドギャップは、ソース半導体領域のバンドギャップより大きいのが好ましい。
【実施例】
【０００８】
図面を参照して以下に実施例を詳細に説明する。
図１に、一対の主電極（この例ではソース電極Ｓとドレイン電極Ｄ）が表面側と裏面側に分かれて形成されている縦型の接合型電界効果トランジスタの要部断面図を示す。
構成要素を裏面側から説明すると、この接合型電界効果トランジスタはｎ＋−ＧａＮ（ガリウムナイトライド）からなるドレイン半導体領域２２を備えている。ドレイン半導体領域２２の裏面はドレイン電極Ｄに電気的に接触している。ドレイン半導体領域２２上にｎ−ＧａＮからなるドリフト半導体領域２４が形成されている。ドリフト半導体領域２４上の一部にｎ−ＧａＮからなるチャネル半導体領域３４が形成されている。チャネル半導体領域３４はソース電極Ｓとドレイン電極Ｄの間に位置していると評価することができる。チャネル領域３４は接合型電界効果トランジスタがオンしたときに、電子が移動する領域である。ドリフト半導体領域２４上の残部に一対のｐ−Ａｌ０．３Ｇａ０．７Ｎからなるゲート半導体領域３２が形成されている。一対のゲート半導体領域３２はチャネル半導体領域３４に隣接しており、チャネル領域３４とゲート半導体領域３２はヘテロ接合を形成している。ゲート半導体領域３２はアルミニウム（Ａｌ）を含有しており、他のＧａＮからなる半導体領域よりバンドギャップが大きい。チャネル半導体領域３４上にｎ＋−ＧａＮからなるソース半導体領域４２が形成されている。ソース半導体領域４２の表面はソース電極Ｓに電気的に接触している。一対のゲート半導体領域３２の表面はゲート電極Ｇに電気的に接触している。
なお、この接合型電界効果トランジスタは、図１に示す構造を単位構造とし、実際は紙面左右方向に単位構造が繰返し形成されている。
【０００９】
次に、この接合型電界効果トランジスタの動作を説明する。
ドレイン電極Ｄに正のドレイン電圧が印加され、ソース電極Ｓが０Ｖに接地され、ゲート電極Ｇが０Ｖに接地されると、接合型電界効果トランジスタはオフとなる。この接合型電界効果トランジスタはゲート電極Ｇが０Ｖのときにオフとなる、いわゆるノーマリオフで動作するタイプである。オフ状態のとき、ゲート半導体領域３２とチャネル半導体領域３４の界面から空乏層が伸びて形成されている。チャネル半導体領域３４内は、左右のゲート半導体領域３２とのｐｎ接合界面から伸びる空乏層によって実質的に完全空乏化されている。したがって、ソース半導体領域４２とドリフト半導体領域２４の間の電子の移動が遮断されており、この接合型電界効果トランジスタはゲート電圧が０Ｖの状態でオフとなっている。なお、オフ状態のときに、チャネル半導体領域３４が実質的に完全空乏化されるように、チャネル半導体領域３４とゲート半導体領域３２の不純物濃度や、左右のゲート半導体領域３２に挟まれるチャネル半導体領域３４の幅が調整されている。
このオフ状態からゲート電極Ｇに正のゲート電圧を印加すると、一対のゲート半導体領域３２との界面から、チャネル半導体領域３４内に伸びていた空乏層の幅が縮小される。空乏層の幅が縮小されると、チャネル半導体領域３４内に電子が存在し得る領域、すなわち電子が移動できる領域が形成され、ソース半導体領域４２とドリフト半導体領域２４の間が導通する。これにより、接合型電界効果トランジスタはオン状態へと移行することができる。
【００１０】
図２（ａ）に、ゲート電極Ｇに印加するゲート電圧を変動させた場合に、この接合型電界効果トランジスタ内を流れるドレイン電流とゲート電流とソース電流のそれぞれの大きさを測定した結果を示す。なお、図２（ｂ）は、ゲート半導体領域をアルミニウムを含まないｐ−ＧａＮで形成した比較例の測定結果である。
図２（ｂ）の比較例の測定結果が示すように、この比較例の接合型電界効果トランジスタは、ゲート電圧が２．２Ｖを越えるとドレイン電流が流れ始めて接合型電界トランジスタはオン状態に移行する。さらにゲート電圧を増加して、ゲート電圧が３．０Ｖを超えると、ゲート電流が急激に流れ始めているのが分かる。これは、ｐ型のゲート半導体領域とｎ型のチャネル半導体領域が順バイアスされ、ゲート半導体領域からチャネル半導体領域に正孔が注入する現象を表している。さらにゲート電圧を増加させると、ゲート電流の増加の影響でドレイン電流は０．０２mA/μmをピークに減少するようになり、なかでもゲート電圧が４．１Ｖを越えるとドレイン電流が逆流する現象が発生している。この結果から、比較例の接合型電界効果トランジスタは、最大でも４．１Ｖまでのゲート電圧の範囲内で動作させる必要があり、またドレイン電流も最大で０．０２mA/μmまでしか利用できない。チャネル半導体領域の抵抗が大きいといえる。
【００１１】
一方、図２（ａ）に示す本実施例の測定結果が示すように、ゲート電圧が２．０Ｖを越えるとドレイン電流が流れ始めて接合型電界トランジスタはオン状態に移行する。本実施例の接合型電界効果トランジスタは、さらにゲート電圧を増加しても、３．５Ｖまでゲート電流が流れない。また３．５Ｖ以上のゲート電圧を印加した場合でも、流れるゲート電流は比較例のそれに比して小さいことが分かる。これは、ヘテロ接合によって形成されたポテンシャル障壁が、ゲート半導体領域３２からチャネル半導体領域３４に向けて正孔が注入する現象を抑制するからである。ゲート電流の増加が抑制されるので、ドレイン電流が逆流する事態も発生していない。また、ドレイン電流の最大値が０．０６mA/μmとなり、比較例の３倍のドレイン電流を得ることに成功している。即ち、オン抵抗が極めて低減された接合型電界効果トランジスタを得ることに成功しているのである。
【００１２】
本実施例の接合電界効果トランジスタは、形成されるヘテロ接合がゲート半導体領域３２とチャネル半導体領域３４との界面のみならず、ゲート半導体領域３２とソース半導体領域４２、さらにゲート半導体領域３２とドリフト半導体領域２４の界面にも形成されている。このため、ゲート半導体領域３２からソース半導体領域４２及びドリフト領域２４に正孔が注入される現象も抑制することができる。したがって、ゲート半導体領域３２以外の各半導体領域に蓄積される正孔量が抑制されるので、ターンオフ時間が短縮されスイッチング損失が低減され得る。
なお、ゲート半導体領域とチャネル半導体領域に利用される半導体材料は、次の組合せであってもよい。例えば、ゲート半導体領域にＧａＮを利用し、チャネル半導体領域にＩｎＧａＮを利用することができる。ゲート半導体領域にＡｌＧａＡｓを利用し、チャネル半導体領域にＧａＡｓを利用することができる。また、III−V族化合物半導体に限らず、他の半導体材料も利用することができる。
【００１３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００１４】
【図１】実施例の接合型電界効果トランジスタの要部断面図を示す。
【図２】ゲート電圧に対するドレイン電流、ゲート電流、ソース電流の関係を示す。
【符号の説明】
【００１５】
２２：ドレイン領域
２４：ドリフト領域
３２：ゲート半導体領域
３４：チャネル半導体領域
４２：ソース半導体領域
Ｄ：ドレイン電極
Ｇ：ゲート電極
Ｓ：ソース電極
【図１】
2006196552.tif 000003
【図２】
2006196552.tif 000004