(57)【要約】【課題】ソフトエラーの発生を検知することが可能な半導体集積回路装置を提供すること【解決手段】正規のデータを蓄積する第１メモリ回路１と、正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路３と、正規のデータの値が変化しているか否かを、判定情報に基づいて判定する判定回路５とを具備する。そして、第２メモリ回路３のデータ蓄積ノードの容量を、第１メモリ回路１のデータ蓄積ノードの容量よりも大きくする。【選択図】      図１
2006099911.tif 000002
【特許請求の範囲】
【請求項１】
正規のデータを蓄積する第１メモリ回路と、
前記正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路と、
前記正規のデータの値が変化しているか否かを、前記判定情報に基づいて判定する判定回路とを具備し、
前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする半導体集積回路装置。
【請求項２】
正規のデータを蓄積する第１メモリ回路と、
前記正規のデータに生じたエラーを訂正するエラー訂正コードを蓄積する第２メモリ回路と、
前記正規のデータに生じたエラーを、前記エラー訂正コードに基づいて訂正するエラー訂正処理回路とを具備し、
前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする半導体集積回路装置。
【請求項３】
動作情報を蓄積する第１メモリ回路と、
前記第１メモリ回路に蓄積された動作情報の偶奇を判定する偶奇判定回路と、
前記第１メモリ回路に蓄積された動作情報が、偶で真か、奇で真かの判定情報を蓄積する第２メモリ回路と、
前記動作情報の値が変化しているか否かを、前記判定情報に基づいて判定する判定回路とを具備し、
前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする半導体集積回路装置。
【請求項４】
前記判定回路が、前記動作情報の値が変化していると判定したとき、前記動作情報を、前記第１メモリ回路に再蓄積することを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
動作情報を蓄積する第１メモリ回路と、
前記動作情報に生じたエラーを訂正するエラー訂正コードを蓄積する第２メモリ回路と、
前記動作情報に生じたエラーを、前記エラー訂正コードに基づいて訂正するエラー訂正処理回路とを具備し、
前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ソフトエラー対策が施された半導体集積回路装置に関する。
【背景技術】
【０００２】
世代が進むに従い、トランジスタのサイズは小さくなり、ラッチ回路のサイズも小さくなってきている。このため、ラッチ回路においても、ソフトエラー、例えば、α線によるソフトエラーが目立つようになってきている。この対策の一つとして、ラッチ回路の蓄積ノード容量を増やす方法がある。しかし、この方法は、ラッチのサイズが大きくなる、というデメリットがある。
【０００３】
ソフトエラーは、半導体メモリのメモリセル、例えば、ＳＲＡＭのメモリセルにも発生する。現在の半導体メモリでは、ノーマルデータを記憶するメモリセルを配置したアレイ（以下ノーマルデータ部）の他に、エラー検知訂正のためのデータ、例えば、パリティデータを記憶するメモリセルを配置したアレイ（以下パリティデータ部）が追加されるようになっている。いわゆるＥＣＣ機能付半導体メモリである。ＥＣＣ機能付半導体メモリは、例えば、特許文献１に記載されている。
【０００４】
しかし、パリティデータ部にα線が当たり、ソフトエラーが発生した場合には、ノーマルデータ部に保持したデータの真偽が確認できなくなる。しかも、ソフトエラーが、ノーマルデータ部に発生したのか、パリティデータ部に発生したのかについても分からない。
【特許文献１】特開２００３−５９２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、ソフトエラーの発生を検知することが可能な半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の第１態様に係る半導体集積回路装置は、正規のデータを蓄積する第１メモリ回路と、前記正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路と、前記正規のデータの値が変化しているか否かを、前記判定情報に基づいて判定する判定回路とを具備し、前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする。
【０００７】
この発明の第２態様に係る半導体集積回路装置は、正規のデータを蓄積する第１メモリ回路と、前記正規のデータに生じたエラーを訂正するエラー訂正コードを蓄積する第２メモリ回路と、前記正規のデータに生じたエラーを、前記エラー訂正コードに基づいて訂正するエラー訂正処理回路とを具備し、前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする。
【０００８】
この発明の第３態様に係る半導体集積回路装置は、動作情報を蓄積する第１メモリ回路と、前記第１メモリ回路に蓄積された動作情報の偶奇を判定する偶奇判定回路と、前記第１メモリ回路に蓄積された動作情報が、偶で真か、奇で真かの判定情報を蓄積する第２メモリ回路と、前記動作情報の値が変化しているか否かを、前記判定情報に基づいて判定する判定回路とを具備し、前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする。
【０００９】
この発明の第４態様に係る半導体集積回路装置は、動作情報を蓄積する第１メモリ回路と、前記動作情報に生じたエラーを訂正するエラー訂正コードを蓄積する第２メモリ回路と、前記動作情報に生じたエラーを、前記エラー訂正コードに基づいて訂正するエラー訂正処理回路とを具備し、前記第２メモリ回路のデータ蓄積ノードの容量は、前記第１メモリ回路のデータ蓄積ノードの容量よりも大きいことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、ソフトエラーの発生を検知することが可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置の基本構成例を示すブロック図である。
【００１３】
図１に示すように、第１実施形態に係る集積回路装置は、データを保持するラッチ回路１、３を持つ。ラッチ回路１はソフトエラー耐性が小さく、ラッチ回路３はラッチ回路１に比較してソフトエラー耐性が大きい。以下、耐性小ラッチ回路１、及び耐性大ラッチ回路３と呼ぶ。
【００１４】
判定回路５は、耐性小ラッチ回路１から読み出したデータと、耐性大ラッチ回路３から読み出したデータとを、例えば、比較し、データの真偽を判定する。即ち、判定回路５は、耐性大ラッチ回路３に保持されたデータを元に、耐性小ラッチ回路１に保持されたデータの真偽を判定する。
【００１５】
図２は、この発明の第１実施形態に係る半導体集積回路装置の回路例を示す回路図である。
【００１６】
図２に示すように、耐性小ラッチ回路１と耐性大ラッチ回路３との違いの一例は、例えば、ラッチ回路のサイズである。ほとんどの場合、ラッチ回路のサイズが大きいと蓄積ノードの容量は大きくなり、サイズが小さいと蓄積ノードの容量は小さくなる。蓄積ノードの容量の大小はソフトエラー耐性が大きいか小さいかを表す。このことを利用し、耐性小ラッチ回路１はサイズが小さいラッチ回路とし、耐性大ラッチ回路３は耐性小ラッチ回路１よりもサイズが大きいラッチ回路とする。耐性小ラッチ回路１、及び耐性大ラッチ回路３には、“Ｈ”もしくは“Ｌ”の同じデータが入力され、入力されたデータは、例えば、クロックＣＬＫに基づいて耐性小ラッチ回路１、及び耐性大ラッチ回路３それぞれに保持される。
【００１７】
判定回路５の一例は、不一致判定回路、例えば、排他的論理和回路である。排他的論理和回路は、耐性小ラッチ回路１に保持されたデータと、耐性大ラッチ回路３に保持されたデータとが一致した場合に、例えば、エラーフラグ“０”（例えば、データが真、ソフトエラー未発生）を出力し、不一致の場合に、エラーフラグ“１”（例えば、データが偽、ソフトエラー発生）を出力する。判定回路５は、排他的論理和回路に限られるものではなく、一致、又は不一致を判定できる回路であれば良い。
【００１８】
図３は、この発明の第１実施形態に係る半導体集積回路装置の適用例を示すブロック図である。
【００１９】
図３に示すように、第１実施形態に係る装置は、例えば、ＥＣＣ機能付半導体メモリに適用できる。ＥＣＣ機能付半導体メモリは、メモリセルアレイとして、ノーマルデータ記憶用メモリセルアレイ１１と、パリティデータ記憶用メモリセルアレイ１３とを持つ。以下ノーマルデータ部１１、パリティデータ部１３と呼ぶ。
【００２０】
ノーマルデータ部１１から読み出されたノーマルデータ、及びパリティデータ部１３から読み出されたパリティデータは、それぞれエラー訂正処理回路１５に入力される。エラー訂正処理回路１５は、ノーマルデータにエラーが発生したとき、例えば、ハミング符号、ＢＣＨ符号に代表されるエラー訂正コードに従って、ノーマルデータのエラーを訂正する。ノーマルデータは、データ出力回路１７に、エラー訂正処理回路１５を介して入力され、そして、半導体メモリの外部に出力される。
【００２１】
パリティデータ部１３に記憶されたパリティデータは、ノーマルデータのエラーを訂正するための重要なデータである。もし、パリティデータが破壊されてしまうと、エラー訂正を正しく行うことができなくなる。そこで、第１実施形態に係る装置を、パリティデータ部１３に適用し、パリティデータが破壊されたか否かを判定する。適用の一例は、パリティデータ部１３を、メモリセルと、このメモリセルよりもソフトエラー耐性が大きなメモリセルとで構成する。以下、耐性小メモリセル、耐性大メモリセルと呼ぶ。本適用例に示すように、データを保持する記憶素子は、ラッチ回路ばかりでなく、メモリセルに変更することも可能である。図１６に、ＳＲＡＭのメモリセルの一例を示しておく。
【００２２】
パリティデータは、耐性小メモリセルと、耐性大メモリセルとに保持させる。パリティデータを読み出すときには、耐性小メモリセル、及び耐性大メモリセルのそれぞれから読み出し、図１、及び図２に示した判定回路５を通してパリティデータの真偽を判定する。
【００２３】
判定回路５が、“パリティデータの破壊無し”、と判定した場合には、パリティデータをエラー訂正処理回路１５へ送信し、以下、通常の動作を行って、ノーマルデータを外部へと出力する。
【００２４】
反対に、判定回路５が、“パリティデータの破壊有り”、と判定した場合には、パリティデータのエラー訂正処理回路１５への送信を止める。以下、例えば、ノーマルデータの外部への出力を中止する等の、措置動作を行う。措置動作を行うことによって、例えば、本半導体メモリを利用した電子機器システムへの影響拡大を未然に防ぐ。
【００２５】
次に、耐性小ラッチ回路、及び耐性大ラッチ回路の回路例について説明する。
【００２６】
（第１回路例）
図４は耐性小ラッチ回路の第１回路例を示す回路図、図５は耐性大ラッチ回路の第１回路例を示す回路図である。
【００２７】
図４、及び図５に示すように、耐性小ラッチ回路と耐性大ラッチ回路との違いは、蓄積ノードの容量である。本例において、耐性小ラッチ回路の蓄積ノードの容量は“Ｃｓ１”である。対して、耐性大ラッチ回路の蓄積ノードの容量は“Ｃｓ２”であり、“Ｃｓ２＞Ｃｓ１”である。耐性大ラッチ回路とするには、蓄積ノードに、耐性小ラッチ回路の容量よりも大きな容量を付ければ良い。容量の例は、例えば、キャパシタである。容量の違うキャパシタを蓄積ノードに付けることで、耐性小ラッチ回路、及び耐性大ラッチ回路を一つの集積回路チップ内に得ることができる。
【００２８】
第１回路例による利点は、耐性小ラッチ回路を構成するトランジスタのサイズ、及び耐性大ラッチ回路を構成するトランジスタのサイズを、それぞれ同じにできることである。
【００２９】
（第２回路例）
図６は耐性大ラッチ回路の第２回路例を示す回路図である。
【００３０】
図６に示すように、第２回路例に係る耐性大ラッチ回路は、耐性大ラッチ回路を構成するトランジスタのサイズを、耐性小ラッチ回路を構成するトランジスタのサイズよりも大きくしたものである。トランジスタのサイズが大きくなれば、蓄積ノードの容量Ｃｓ２が増し、耐性大ラッチ回路となる。トランジスタのサイズを変更する例を以下に説明する。
【００３１】
図７Ａは駆動能力小のトランジスタを示す平面図、図７Ｂは駆動能力大のトランジスタを示す平面図である。
【００３２】
図７Ａ、図７Ｂに示すように、トランジスタのサイズを変更する例としては、駆動能力の大小がある。トランジスタの駆動能力、特に、電流駆動能力は、ゲート電極２１のゲート幅Ｗｇに依存する。ゲート幅Ｗｇが狭ければ電流駆動能力は小さくなり、ゲート幅Ｗｇが広ければ電流駆動能力は大きくなる。本例では、駆動能力小のトランジスタのゲート幅は“Ｗｇ１”（図７Ａ）である。対して、駆動能力大のトランジスタのゲート幅は“Ｗｇ２”（図７Ｂ）であり、“Ｗｇ２＞Ｗｇ１”である。ゲート幅Ｗｇは、集積回路チップ上に、例えば、素子分離領域２５によって区画された素子領域２３の幅によって決まる。即ち、ゲート幅Ｗｇが変われば素子領域２３の形が変わる。素子領域２３はトランジスタのソース領域（又はドレイン領域）となる。トランジスタのソース領域の形（又はドレイン領域の形）が変われば、蓄積ノードの形が変わり、蓄積ノードに付く容量が変わる。
【００３３】
例えば、図８Ａ、及び図８Ｂに示すように、ソース領域（又はドレイン領域）のゲート長方向に沿った長さをそれぞれ“Ｌａ”とし、そのゲート幅方向に沿った長さをそれぞれ“Ｗａ１”、“Ｗａ２”とする。
【００３４】
図８Ａに示すトランジスタのソース領域（又はドレイン領域）の面積は“Ｌａ×Ｗａ１＝Ｓａ１”であり、図８Ｂに示すトランジスタのソース領域（又はドレイン領域）の面積は“Ｌａ×Ｗａ２＝Ｓａ２”である。本例において、ゲート幅Ｗｇは“Ｗｇ２＞Ｗｇ１”であるから、ソース領域（又はドレイン領域）のゲート幅方向に沿った長さＷａは“Ｗａ２＞Ｗａ１”である。従って、ソース領域（又はドレイン領域）の面積Ｓａは“Ｓａ２＞Ｓａ１”となり、図８Ｂに示すトランジスタの蓄積ノードの容量Ｃｓ２は図８Ａに示すトランジスタの蓄積ノードＣｓ１よりも大きくなる。このように、トランジスタのサイズを変えることでも蓄積ノードの容量を変えることができ、耐性小ラッチ回路、及び耐性大ラッチ回路を一つの集積回路チップ内に得ることができる。
【００３５】
第２回路例による利点は、第１回路例に比較してキャパシタを別途設ける必要が無いことである。
【００３６】
また、第２回路例は、ソース領域（又はドレイン領域）のゲート長に沿った方向の長さＬａを固定し、ソース領域（又はドレイン領域）のゲート幅に沿った方向の長さＷａを変化させ、面積Ｓａを変化させる。しかし、これに限られるものではなく、長さＷａを固定し、長さＬａを変化させて面積Ｓａを変化させても良い。また、長さＷａ、及び長さＬａの双方を変化させて面積Ｓａを変化させても良い。
【００３７】
なお、第１回路例、及び第２回路例は、例えば、集積回路チップのレイアウト等に応じて適宜選択されれば良い。
【００３８】
（第２実施形態）
図９は、この発明の第２実施形態に係る半導体集積回路装置の基本構成例を示すブロック図である。
【００３９】
図９に示すように、第２実施形態に係る装置は、ＥＣＣ機能付半導体メモリである。第２実施形態に係る装置が、第１実施形態の適用例において説明した装置と異なるところは、ソフトエラー耐性小のメモリセルをノーマルデータ部１１に配置し、ソフトエラー耐性大のメモリセルをパリティデータ部１３に配置したことにある。これにより、パリティデータ部１３は、ノーマルデータ部１１に比較してソフトエラーに強くなる。
【００４０】
図１０は、この発明の第２実施形態に係る半導体集積回路装置の回路例を示す回路図である。
【００４１】
図１０に示すように、本回路例は半導体メモリとしてＳＲＡＭを示す。ＳＲＡＭのメモリセルはラッチ回路である。ラッチ回路としては、第１実施形態において説明した耐性小ラッチ回路、及び耐性大ラッチ回路を使用する。本回路例では、耐性小ラッチ回路として、トランジスタのサイズを小さくしたラッチ回路を使い、耐性大ラッチ回路として、トランジスタのサイズを大きくしたラッチ回路を使う。大規模な記憶容量を必要とするノーマルデータ部１１にはトランジスタのサイズを小さくしたラッチ回路ＭＣ１を配置し、メモリセルを微細化し大規模な記憶容量を確保する。対して、ノーマルデータ部１１よりも大規模な記憶容量を必要としないパリティデータ部にはトランジスタのサイズを大きくしたラッチ回路ＭＣ２を配置し、集積度よりもソフトエラー耐性を強化する。
【００４２】
ワード線ＷＬは、ラッチ回路ＭＣ１、及びラッチ回路ＭＣ２に共通に接続され、ワード線ＷＬが選択されたとき、ラッチ回路ＭＣ１に保持されたノーマルデータ、及びラッチ回路ＭＣ２に保持されたパリティデータが、ノーマルビット線ＢＬ、及びパリティビット線ＰＢＬにそれぞれ読み出される。
【００４３】
第２実施形態によれば、ノーマルデータ部１１にサイズが小さいメモリセル、例えば、トランジスタのサイズが小さいラッチ回路ＭＣ１を配置し、記憶容量の大規模化を図る。さらに、パリティデータ部１３にサイズが大きいメモリセル、例えば、トランジスタのサイズが大きいラッチ回路ＭＣ２を配置する。これにより、パリティデータ部１３にはソフトエラーが発生し難くなる。従って、たとえ、ノーマルデータ部１１にソフトエラーが発生した場合でも、ノーマルデータ部１１に発生したソフトエラーによるデータの破壊は、エラー訂正処理回路１５において訂正できる。しかも、パリティデータ部１３にはソフトエラーが発生し難くなっているので、ノーマルデータ部１１、及びパリティデータ部１３それぞれに同じメモリセルを配置する装置に比較して、エラー救済率を向上させることができる。
【００４４】
（第３実施形態）
第３実施形態は、ヒューズ付半導体メモリに係わり、ヒューズラッチ回路にソフトエラーが発生したか否かを検知することが可能な例に関する。ヒューズラッチ回路とは、集積回路の動作情報、例えば、半導体メモリの不良部分の置き換え情報（リダンダンシ情報）等をラッチする記憶回路のことである。
【００４５】
図１１は、この発明の第３実施形態に係る半導体集積回路装置の基本構成例を示すブロック図である。
【００４６】
図１１に示すように、動作情報は、ヒューズボックス３１に配置されたヒューズ３３にプログラムされる。ヒューズボックス３１は、半導体集積回路チップ上に形成される。ヒューズ３３には、情報を電気的に記憶するヒューズの他、情報を物理的に記憶するヒューズがある。情報を物理的に記憶するヒューズとしては、溶断型、例えば、レーザー溶断型、電流溶断型等がある。溶断型ヒューズは、情報を、電気的経路を機械的に破壊することによって記憶する。このようなヒューズの場合には、ヒューズボックス３１は集積回路部から離れた個所に配置される。ヒューズの溶断時に、集積回路部が不慮に破壊されることを防ぐためである。しかしながら、ヒューズボックス３１が集積回路部から離れていると、ヒューズボックス３１へのアクセスに時間がかかり、動作が遅くなる。これを防ぐために、ヒューズラッチ回路を集積回路部の近くに配置し、例えば、動作情報を電源投入時にヒューズボックス３１から読み出してヒューズラッチ回路にラッチする。ヒューズラッチ回路はヒューズボックス３１よりも集積回路部の近くに配置される、もしくは集積回路部の中に配置されるので、アクセスに時間はかからない。ヒューズラッチ回路の具体例としては、例えば、ヒューズラッチ回路４１を直列に接続したシフトレジスタ３９である。以下ヒューズ転送シフトレジスタ３９と呼ぶ。
【００４７】
本例における動作情報は、半導体メモリの不良部分、例えば、メモリセルアレイの不良部分を予備の部分（リダンダントメモリセルアレイ、及び／又はリダンダントカラム、及び／又はリダンダントロウ）に置き換える情報、即ち、リダンダンシ情報である。例えば、電源が投入されると、ヒューズボックス３１に接続されたヒューズデータ転送回路３７が動作し、ヒューズ３３にプログラムされたリダンダンシ情報が、ヒューズ転送シフトレジスタ３９へと転送され、ラッチされる。集積回路部の例はリダンダント機能付半導体メモリ（Ｒ/Ｄ付きメモリ）であり、ヒューズラッチ回路４１にラッチされたリダンダンシ情報は、例えば、アドレスデコーダ４５に出力される。アドレスデコーダ４５内には、メモリセルアレイ４７内の正規のカラム、及び／又はロウを選択する正規のデコーダと、メモリセルアレイ４７内の予備のカラム、及び／又はロウを選択する予備のデコーダ（リダンダントデコーダ）とが設けられる。入力されたアドレスがメモリセルアレイ４７の不良部分を指定するアドレスであるとき、アドレスデコーダ４５は正規のデコーダに代えて予備のデコーダを活性化させ、予備のカラム、及び／又はロウを選択する。リダンダンシ情報は、例えば、上記不良部分に対応するアドレスの情報を含んでいる。
【００４８】
本例においてリダンダンシ情報は、ヒューズ転送シフトレジスタ３９にシリアルに入力される。シフトレジスタ３９には、所定の数のヒューズラッチ回路４１が含まれる。ヒューズラッチ回路４１にラッチされる情報は“Ｈ”か“Ｌ”かの値を持つ。この情報が壊れたか否かは、例えば、次のようにして知ることができる。
【００４９】
ヒューズラッチ回路４１にラッチされた、例えば、“Ｈ”の数が偶数であるか奇数であるかを偶奇判定回路４９で判定する。例えば、偶数のときに情報が正常である場合には、奇数に変化したとき、情報が壊れたことになる。反対に、奇数のときに情報が正常である場合には、偶数に変化したとき、情報が壊れたことになる。偶数が正常か、奇数が正常かに関するエラー判定情報は、冗長ヒューズ３５をヒューズボックス３１に設け、冗長ヒューズ３５にプログラムする。エラー判定情報は、例えば、電源投入時において、冗長ヒューズ３５から動作情報と一緒にヒューズデータ転送シフトレジスタ３９へ転送する。転送されたエラー判定情報は、ヒューズ転送シフトレジスタ３９内に設けられた冗長ヒューズラッチ回路４３にラッチする。冗長ヒューズラッチ回路４３は上述の耐性大ラッチ回路とする。一方、ヒューズラッチ回路４１は上述の耐性小ラッチ回路とする。ヒューズラッチ回路４１は冗長ヒューズラッチ回路４３よりも数が多い。このため、ヒューズラッチ回路４１は耐性小ラッチ回路として微細化を図り、集積度を向上させる。
【００５０】
冗長ヒューズラッチ回路４３の出力、及び偶奇判定回路４９の出力は、比較回路５１の入力端子に入力される。比較回路５１は、第１実施形態の判定回路５に相当する回路であり、例えば、不一致判定回路を含む。不一致判定回路の例は、第１実施形態と同様に排他的論理和回路である。比較回路５１は、冗長ヒューズラッチ回路４３の出力と偶奇判定回路４９の出力とが不一致になったとき、ヒューズ転送シフトレジスタ３９内の情報が壊れた、と判断し、エラーフラグをヒューズデータ転送回路３７に出力する。ヒューズデータ転送回路３７はエラーフラグを受け、動作情報をヒューズ転送シフトレジスタ３９に再ラッチさせる。
【００５１】
第３実施形態によれば、冗長ヒューズ３５をヒューズボックス３１に設け、冗長ヒューズ３５にエラー判定情報をプログラムする。さらに、冗長ヒューズラッチ回路４３を、例えば、ヒューズ転送シフトレジスタ３９に設け、上記エラー判定情報を冗長ヒューズラッチ回路４３に転送し、ラッチさせる。そして、上記エラー判定情報と、ヒューズ転送シフトレジスタ３９内のヒューズラッチ回路４１にラッチされた動作情報の偶数か奇数かを比較する。これにより、動作情報が破壊されたか否かを知ることができる。
【００５２】
さらに、冗長ヒューズラッチ回路４３は、ヒューズラッチ回路４１よりもソフトエラーが発生し難い耐性大ラッチ回路とする。これにより、ヒューズラッチ回路４１に、ソフトエラーが発生したか否かを検知することができる。
【００５３】
しかも、第３実施形態は、ヒューズラッチ回路４１にソフトエラーが発生したとき、ヒューズ３３にプログラムされた動作情報を、ヒューズラッチ回路４１に再ラッチさせる。これにより、ヒューズラッチ回路４１に発生したソフトエラーは、自身で修復することができる。
【００５４】
（第４実施形態）
第４実施形態は、第３実施形態と同様に、ヒューズラッチ回路付半導体メモリに関する。
【００５５】
図１２は、この発明の第４実施形態に係る半導体集積回路装置の基本構成例を示すブロック図である。
【００５６】
図１２に示すように、第４実施形態が第３実施形態と異なるところは、ヒューズボックス３１にプログラムされた動作情報を読み出した際に、読み出した動作情報の、例えば、“Ｈ”が偶数であるか奇数であるか、又は“Ｌ”が偶数であるか奇数であるかを、偶奇判定回路４９で判定し、この判定結果をエラー判定情報として使用することにある。エラー判定情報は、冗長ヒューズラッチ回路５９にラッチされる。冗長ヒューズラッチ回路５９は、耐性大ラッチ回路である。
【００５７】
第４実施形態においては、エラー判定情報を、ヒューズボックス３１からリダンダンシ情報を読み出した際に生成するので、第３実施形態に比較して、冗長ヒューズ３５を冗長ヒューズボックス３１に設ける必要が無い。このため、第４実施形態は、例えば、第３実施形態に比較して、ヒューズボックス３１へのプログラム工程を簡略化できる。
【００５８】
第４実施形態によれば、プログラム工程を簡略化できることで、例えば、第３実施形態から得られる利点に加え、例えば、以下のような利点を、さらに、得ることができる。
【００５９】
（１）  ヒューズボックス３１に対するプログラムミス、例えば、ヒューズ３３、及び冗長ヒューズ３５に対するレーザーブローミスが発生する確率を低減でき、製造歩留りが向上する。
【００６０】
（２）  ヒューズボックス３１へのプログラムに要する時間を短縮でき、半導体製造工場におけるスループットが向上する。
【００６１】
（３）  冗長ヒューズ３５が必要ないのでヒューズボックス３１に形成されるヒューズ３３の数を抑制でき、ヒューズボックス３１の面積が小さくなる。
【００６２】
（４）  第４実施形態におけるヒューズ３３の数を、例えば、第３実施形態におけるヒューズ３３の数と冗長ヒューズ３５とを足した数、即ち、総ヒューズ数と同じとした場合には、ヒューズ３３にプログラムできる動作情報の量を増やすことができる。
【００６３】
次に、第４実施形態に係る装置の動作例を説明する。
【００６４】
まず、第４実施形態に係る装置に電源を投入する。第４実施形態に係る装置の電源投入検知回路（図示せず）、もしくはヒューズデータ転送回路３７が電源投入を検知した後、ヒューズデータ転送回路３７は、ヒューズボックス３１にプログラムされた動作情報、例えば、リダンダンシ情報を、例えば、シリアルに読み出す。読み出されたリダンダンシ情報は、ヒューズデータ転送シフトレジスタ３９に、例えば、シリアルに転送され、このシフトレジスタ３９内に設けられた複数のヒューズラッチ回路４１それぞれに順次、ラッチされる。
【００６５】
リダンダンシ情報をシフトレジスタ３９にラッチした後、リダンダンシ情報は、第２のヒューズデータ転送シフトレジスタ５３に、例えば、パラレルに転送され、このシフトレジスタ５３内に設けられた複数のフリップフロップ回路５５それぞれに一斉に、ラッチされる。
【００６６】
リダンダンシ情報をシフトレジスタ５３にラッチした後、リダンダンシ情報は、このシフトレジスタ５３から、例えば、シリアルに読み出され、偶奇判定回路４９に、シリアルに入力される。
【００６７】
偶奇判定回路４９は入力されたリダンダンシ情報から“Ｈ”の数、もしくは“Ｌ”の数を、例えば、計数する。計数結果はエラー判定情報となる。偶奇判定回路４９で得られたエラー判定情報はセレクタ５７に入力される。セレクタ５７は、エラー判定情報を冗長ヒューズラッチ回路５９に入力する。冗長ヒューズラッチ回路５９は、入力されたエラー判定情報をラッチする。
【００６８】
以上のような動作により、エラー判定情報が冗長ヒューズラッチ回路５９にラッチされる。この後、第４実施形態に係る装置は、通常の動作に入る。
【００６９】
通常の動作時には、ヒューズラッチ回路４１それぞれにラッチされたリダンダンシ情報がアドレスデコーダ４５に入力される。アドレスデコーダ４５は、入力された入力アドレスが不良アドレスにヒットしたか否かを、リダンダンシ情報に基づいて検知する。入力アドレスが不良アドレスにヒットしない場合、アドレスデコーダ４５は、メモリセルアレイ４７の正規の部分をアクセスする。反対に、不良アドレスにヒットした場合、アドレスデコーダ４５は、メモリセルアレイ４７の正規の部分に代えて、予備の部分をアクセスする。予備の部分は、例えば、予備のメモリセルアレイ（リダンダントメモリセルアレイ）、もしくは予備のロウ（リダンダントロウ）、もしくは予備のカラム（リダンダントカラム）である。
【００７０】
さらに、通常の動作時において、ヒューズラッチ回路４１それぞれにラッチされたリダンダンシ情報は、シフトレジスタ５３内に設けられた複数のフリップフロップ回路５５にラッチされる。シフトレジスタ５３にラッチされたリダンダンシ情報は、例えば、一定の期間毎にシフトレジスタ５３にラッチされた後、このシフトレジスタ５３から、例えば、シリアルに読み出され、偶奇判定回路４９にシリアルに入力される。偶奇判定回路４９は、入力されたリダンダンシ情報から、“Ｈ”の数、もしくは“Ｌ”の数を、例えば、計数する。計数結果は、通常動作時における偶奇情報となる。偶奇情報は、セレクタ５７に入力される。セレクタ５７は、偶奇情報を比較回路５１に入力する。
【００７１】
比較回路５１は、偶奇情報とエラー判定情報とを比較する。比較の結果、偶奇情報とエラー判定情報とが不一致になった場合には、ヒューズデータ転送シフトレジスタ３９にラッチされたリダンダンシ情報に破壊が生じたことになる。この場合には、第３実施形態と同様に、比較回路５１は、エラーフラグをヒューズデータ転送回路３７に出力する。例えば、不一致となった時、ヒューズデータ転送回路３７に対して、エラーフラグを出力する。エラーフラグはヒューズデータ転送回路３７に入力される。ヒューズデータ転送回路３７はエラーフラグを受け、リダンダンシ情報をヒューズ転送シフトレジスタ３９に再ラッチさせる。
【００７２】
このようにして、第４実施形態は、ヒューズ転送シフトレジスタ３９にラッチされた動作情報、例えば、リダンダンシ情報に破壊が生じた場合に、破壊されたリダンダンシ情報を、自身で修復する。
【００７３】
（第５実施形態）
図１３は、この発明の第５実施形態に係る半導体集積回路装置の基本構成例を示すブロック図である。
【００７４】
第５実施形態は、動作情報のパリティデータをヒューズボックス３１に、プログラムするものである。これにより、ヒューズ転送シフトレジスタ３９にラッチされた動作情報が破壊された際、破壊された動作情報をエラー訂正することができる。
【００７５】
本例において、動作情報はヒューズ３３にプログラムされ、パリティデータは冗長ヒューズ３５にプログラムされる。パリティデータは動作情報とともに、例えば、電源投入時にヒューズボックス３１から読み出され、ヒューズ転送シフトレジスタ３９にラッチされる。本例では、動作情報はヒューズラッチ回路４１にラッチされ、パリティデータは冗長ヒューズラッチ回路４３にラッチされる。ヒューズラッチ回路４１は耐性小ラッチ回路であり、冗長ヒューズラッチ回路４３は耐性大ラッチ回路である。
【００７６】
動作情報、及びパリティデータはヒューズ転送シフトレジスタ３９から読み出され、エラー訂正処理回路６１に入力される。エラー訂正処理回路６１は、動作情報にエラーが発生した場合、このエラーをパリティデータに基づいて訂正する。
【００７７】
第５実施形態によれば、冗長ヒューズ３５をヒューズボックス３１に設け、冗長ヒューズ３５に、動作情報のエラー訂正情報、例えば、パリティデータをプログラムする。さらに、冗長ヒューズラッチ回路４３を、例えば、ヒューズ転送シフトレジスタ３９に設け、上記パリティデータを冗長ヒューズラッチ回路４３に転送し、ラッチさせる。そして、ヒューズラッチ回路４１にラッチされた動作情報、例えば、リダンダンシ情報にエラーが発生したとき、エラー訂正処理回路６１は、発生したエラーをパリティデータに従って訂正する。
【００７８】
さらに、冗長ヒューズラッチ回路４３は、ヒューズラッチ回路４１よりもソフトエラーが発生し難い耐性大ラッチ回路とする。これにより、パリティデータは、ソフトエラーの影響を受け難くなり、ヒューズラッチ回路４１に、ソフトエラーが発生した場合にも、エラー訂正を行なうことができる。
【００７９】
このように、第５実施形態においても、ヒューズラッチ回路４１に発生したソフトエラーは、自身で修復することができる。
【００８０】
（第６実施形態）
例えば、第１実施形態により説明した半導体集積回路装置は、様々な集積回路の一回路要素に用いることができ、第２実施形態により説明した半導体集積回路装置は、例えば、ＥＣＣ付半導体メモリの基本構成として用いることができる。さらに、第３〜第５実施形態により説明したヒューズ付半導体メモリは、半導体メモリ製品にも使うことができるし、半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等のメモリ部に使うこともできる。
【００８１】
このような上記実施形態に係る半導体集積回路装置を利用した電子機器を、第６実施形態として説明する。第６実施形態は、電子機器の一例として、携帯電子機器、例えば、デジタルスチルカメラを示すが、電子機器はデジタルスチルカメラに限られることはない。
【００８２】
図１４はデジタルカメラの一例を示す斜視図である。
【００８３】
図１４に示すように、デジタルスチルカメラ７１の筐体（ケース）には、カードスロット７２、及びこのカードスロット７２に接続される回路基板が収容されている。なお、回路基板は、図１４ではその図示を省略している。メモリカード７０は、デジタルスチルカメラ７１のカードスロット７２に取り外し可能な状態で装着される。メモリカード７０は、カードスロット７２に装着されることで、回路基板上の電子回路に、電気的に接続される。
【００８４】
図１５はデジタルスチルカメラのシステム例を示すブロック図である。
【００８５】
被写体からの光はレンズ７３により集光されて撮像装置７４に入力される。撮像装置７４は、入力された光を光電変換し、例えば、アナログ信号とする。撮像装置７４の一例は、ＣＭＯＳイメージセンサである。アナログ信号は、アナログ増幅器（ＡＭＰ.）で増幅された後、Ａ／Ｄコンバータ（Ａ／Ｄ）でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路７５に入力され、例えば、自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００８６】
画像をモニタする場合、カメラ信号処理回路７５から出力された信号がビデオ信号処理回路７６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（National Television System Committee）を挙げることができる。ビデオ信号は、表示信号処理回路７７を介して、デジタルスチルカメラ７１に取り付けられた表示部７８に出力される。表示部７８の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ７９を介して、ビデオ出力端子８０に出力される。デジタルスチルカメラ７１により撮像した画像は、ビデオ出力端子８０を介して、画像機器、例えばパーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部７８以外でも楽しむことができる。撮像装置７４、アナログ増幅器（ＡＭＰ.）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５は、マイクロコンピュータ８１により制御される。
【００８７】
画像をキャプチャする場合、操作ボタン、例えば、操作ボタン８２を押す。これにより、マイクロコンピュータ８１は、メモリコントローラ８３を制御し、カメラ信号処理回路７５から出力された信号が、フレーム画像としてビデオメモリ８４に書き込まれる。ビデオメモリ８４に書き込まれたフレーム画像は、圧縮／伸張処理回路８５により、所定の圧縮フォーマットに基づき圧縮され、カードインターフェース８６を介してカードスロット７２に装着されたメモリカード７０に記録される。
【００８８】
記録した画像を再生する場合、メモリカード７０に記録されている画像を、カードインターフェース８６を介して読み出し、圧縮／伸張処理回路８５により伸張した後、ビデオメモリ８４に書き込む。書き込まれた画像はビデオ信号処理回路７６に入力され、画像をモニタする場合と同様に、表示部７８や画像機器に映し出される。
【００８９】
なお、本システム例では、回路基板１００上に、カードスロット７２、撮像装置７４、アナログ増幅器（ＡＭＰ．）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５、ビデオ信号処理回路７６、表示信号処理回路７７、ビデオドライバ７９、マイクロコンピュータ８１、メモリコントローラ８３、ビデオメモリ８４、圧縮／伸張処理回路８５、及びカードインターフェース８６が実装される例を示している。なお、カードスロット７２については、回路基板１００上に実装される必要はなく、コネクタケーブル等を介して回路基板１００に接続されても良い。また、本例では、回路基板１００上には、さらに、電源回路８７が実装される。電源回路８７は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ７１の内部で使用する内部電源を発生する。電源回路８７の一例は、ＤＣ−ＤＣコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ８８の電源、及び表示部７８の電源としても供給される。
【００９０】
例えば、第１実施形態により説明した半導体集積回路装置は、デジタルスチルカメラに使用される集積回路の一回路要素、特に、ラッチ回路の部分に用いることができる。
【００９１】
例えば、デジタルスチルカメラには、マイクロコンピュータ製品が用いられる。特に、第１実施形態により説明した半導体集積回路装置は、マイクロコンピュータチップ内のラッチ回路に使うことができるし、第２〜第５実施形態により説明した半導体集積回路装置は、マイクロコンピュータチップ内のメモリ回路に使うことができる。
【００９２】
また、デジタルスチルカメラには、ビデオメモリ、バッファメモリ等の半導体メモリ製品が用いられる。さらに、記録メディアとして、メモリカードが使われる。メモリカードには主記憶として半導体メモリ、例えば、不揮発性半導体メモリが用いられる。不揮発性半導体メモリは、例えば、フラッシュメモリである。
【００９３】
第２〜第５実施形態により説明した半導体集積回路装置は、これら半導体メモリに使うことができる。
【００９４】
以上、この発明を第１〜第６実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、メモリセルの例として、ＳＲＡＭのメモリセルを例示したが、この発明の実施形態に係る装置は、ＳＲＡＭ以外の半導体メモリにも適用できる。
【００９５】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００９６】
また、上記実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９７】
また、上記実施形態では、この発明を半導体集積回路装置、例えば、半導体メモリに適用した例に基づき説明したが、上述したような半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００９８】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の基本構成例を示すブロック図
【図２】図２はこの発明の第１実施形態に係る半導体集積回路装置の回路例を示す回路図
【図３】図３はこの発明の第１実施形態に係る半導体集積回路装置の適用例を示すブロック図
【図４】図４は耐性小ラッチ回路の第１回路例を示す回路図
【図５】図５は耐性大ラッチ回路の第１回路例を示す回路図
【図６】図６は耐性大ラッチ回路の第２回路例を示す回路図
【図７】図７Ａは駆動能力小のトランジスタを示す平面図、図７Ｂは駆動能力大のトランジスタを示す平面図
【図８】図８Ａは駆動能力小のトランジスタを示す平面図、図８Ｂは駆動能力大のトランジスタを示す平面図
【図９】図９はこの発明の第２実施形態に係る半導体集積回路装置の基本構成例を示すブロック図
【図１０】図１０はこの発明の第２実施形態に係る半導体集積回路装置の回路例を示す回路図
【図１１】図１１はこの発明の第３実施形態に係る半導体集積回路装置の基本構成例を示すブロック図
【図１２】図１２はこの発明の第４実施形態に係る半導体集積回路装置の基本構成例を示すブロック図
【図１３】図１３はこの発明の第５実施形態に係る半導体集積回路装置の基本構成例を示すブロック図
【図１４】図１４はデジタルカメラの一例を示す斜視図
【図１５】図１５はデジタルスチルカメラのシステム例を示すブロック図
【図１６】図１６はＳＲＡＭのメモリセルの一例を示す図
【符号の説明】
【００９９】
１…ソフトエラー耐性小のラッチ（耐性小ラッチ回路）、３…ソフトエラー耐性大のラッチ（耐性大ラッチ回路）、５…判定回路、１１…メモリセルアレイ（ノーマルデータ記憶用）、１３…メモリセルアレイ（パリティデータ記憶用）、１５…エラー訂正処理回路、４１…ヒューズラッチ回路、４３…冗長ヒューズラッチ回路、４９…偶奇判定回路、５１…比較回路、６１…エラー訂正処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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