(57)【要約】【課題】ハーフブリッジ構成で接続された、ハイ側とロー側のＭＯＳＦＥＴのようなスイッチング素子（５０，５２）を駆動する自励発振回路を提供する。【解決手段】この回路は、持続時間すなわち幅を変える交互に切り替わるゲートパルスを提供することによりスイッチング素子（５０，５２）を交互にターンオンする。そのパルスは、相互誘導を防止するため、デッドタイムにより分離される。起動されると、パルスは最小持続時間のゼロから最大持続時間に増加し、デッドタイムの持続時間は同時にその最小持続時間に減少し、ソフトスタートを与える。その回路は、各サイクルが、立ち上がり部分と、続いてロー部分に向かう立ち下がりエッジとを含む周期信号を供給するため、発振器（６０）を含む。参照回路（９０）は、可変参照信号を供給する。比較器（１００）は、周期信号と可変参照信号とに対して応答し、そのパルス幅が参照信号に比例するパルス出力信号を供給する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ハイ側とロー側のスイッチング素子を駆動する方法であって、前記ハイ側とロー側のスイッチング素子を交互に切り替えるパルスを供給し、該パルスは、最小持続時間から最大持続時間まで増加してソフトスタートをもたらす方法において、
各パルスは、次のパルスからデッドタイムにより分離されており、
前記デッドタイムの持続時間は、前記パルスの持続時間が前記最大持続時間に向かって増加するにつれ減少し、
前記デッドタイムは、前記パルスが前記最大持続時間を有するとき前記最小持続時間を有することを特徴とする方法。
【請求項２】
前記パルスは、前記ハイ側のスイッチング素子をターンオンする第１のハイ側パルスと、前記ロー側のスイッチング素子をターンオンする第１のロー側パルスとを含み、前記第１のハイ側パルスと前記第１のロー側パルスとが連続しほぼ等しいパルス持続時間を有することを特徴とする請求項１に記載の方法。
【請求項３】
連続するパルスの各対は、ハイ側パルスとロー側パルスを具備することを特徴とする請求項１に記載の方法。
【請求項４】
ハイ側とロー側のスイッチング素子を駆動する回路であって、
最小持続時間から最大持続時間まで増加してソフトスタートをもたらすパルスを供給して、前記ハイ側とロー側のスイッチング素子を交互に切り替えるパルス回路であって、各パルスは、次のパルスからデッドタイムにより分離されており、前記デッドタイムの持続時間は、前記パルスの持続時間が前記最大持続時間に向かって増加するにつれ減少し、前記デッドタイムは、前記パルスが前記最大持続時間を有するとき前記最小持続時間を有するパルスを供給するパルス回路を
備えたことを特徴とする回路。
【請求項５】
ハイ側とロー側のスイッチング素子を駆動する集積回路であって、
前記ハイ側のスイッチング素子のゲートに接続するハイ側の出力ピンと、
前記ロー側のスイッチング素子のゲートに接続するロー側の出力ピンと、
前記ハイ側のスイッチング素子をターンオンするため前記ハイ側の出力ピンを介して、前記ロー側のスイッチング素子をターンオンするため前記ロー側の出力ピンを介して、交互にパルスを供給するパルス回路であって、該パルス回路は、
発振信号の各周期が立ち上がり部分と、続いてロー部分に向かう立下りエッジとを含む周期的発振信号を供給する発振回路と、
前記発振回路からのゲートパルスによりサンプルされ保持された可変参照信号を供給する参照回路と、
パルス幅が前記可変参照信号に比例するパルス出力信号を供給することにより、前記発振信号と前記可変参照信号とに対して応答する比較回路とを含み、
前記パルス回路が、各パルス出力信号に応答してパルスを供給し、前記パルスがソフトスタートを提供するため、起動時の最小パルス持続時間から最大パルス持続時間まで増加することを特徴とする集積回路。
【請求項６】
前記パルス出力信号の各パルスは、前記周期信号の立下りエッジで終了することを特徴とする請求項５に記載の集積回路。
【請求項７】
ハイ側とロー側のスイッチング素子を駆動する集積回路であって、
前記ハイ側のスイッチング素子のゲートに接続するハイ側の出力ピンと、
前記ロー側のスイッチング素子のゲートに接続するロー側の出力ピンと、
前記ハイ側のスイッチング素子をターンオンするため前記ハイ側の出力ピンを介して、前記ロー側のスイッチング素子をターンオンするため前記ロー側の出力ピンを介して、交互にパルスを供給するパルス回路であって、該パルス回路は、
発振信号の各周期が立ち上がり部分と、続いてロー部分に向かう立下りエッジとを含む周期的発振信号を供給する発振回路と、
可変参照信号を供給する参照回路と、
パルス幅が前記参照信号に比例するパルス出力信号を供給することにより、前記発振信号と前記可変参照信号とに対して応答する比較回路とを含み、
前記パルス回路が、各パルス出力信号に応答して、各パルスが次のパルスからデッドタイムで分離されたパルスを供給し、前記パルスがソフトスタートをもたらすため、起動時の最小パルス持続時間から最大パルス持続時間まで増加し、パルスの間のデッドタイムが、起動時の最大デッドタイム持続時間から最小デッドタイム持続時間まで減少することを特徴とする集積回路。
【請求項８】
前記パルス出力信号の各パルスは、前記発振信号の立下りエッジで終了することを特徴とする請求項７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイ側とロー側のスイッチング素子を駆動する技術に関する。より詳細には、本発明は、ソフトスタートとスイッチング間のデッドタイムを供給するため、変化する持続時間すなわち幅を有する、ハイ側とロー側の交互のパルスによりハイ側とロー側のスイッチング素子を駆動する方法と回路に関する。
【背景技術】
【０００２】
種々のハイ側とロー側の出力を有する駆動回路が市販されている。例えば、典型的ハーフブリッジ駆動回路は、ハイ側とロー側のパワートランジスタのゲートに、ハイ側とロー側の交互の出力パルスを供給する。例としてインターナショナル・レクチファイア・コーポレーション（International Rectifier Corporation）により販売されているIR2152とIR2153自励発振ハーフブリッジ駆動ＩＣ製品があり、この特徴のいくつかはU.S.Pat.No.5,545,955に述べられ、この番号を参照することにより、その開示内容の全てを本明細書の一部とする。
【０００３】
IR2152とIR2153製品においては、駆動回路は従来のＤＩＰまたはＳＯＩＣパッケージにパッケージ化されている。このパッケージは内部レベルシフト回路と、低電圧ロックアウト回路と、デッドタイム遅延回路と、追加論理回路と、その駆動回路を外部抵抗とキャパシタにより決められる周波数にて自励発振させるための入力とを含む。これらおよびその他の駆動回路はハイとローの出力パルスの間にデッドタイムを設けて、相互誘導を防止する。相互誘導は両トランジスタが同時に導通すると発生する。
【０００４】
U.S.Pat.No.6,002,213は時間遅延間隔を供給するハイとロー側のデッドタイム遅延回路を有するMOSゲート駆動回路(ＭＧＤ)を開示する。このＭＧＤ回路も負荷回路よりフィードバック信号を受け、これに反応し時間遅延間隔の持続時間を制御するデッドバンド制御回路を含む。
【０００５】
いくつかの出願では、起動時の駆動回路出力パルスの修正が重要である。インターナショナル・レクチファイア・コーポレーションにより販売されているIR2157とIR21571の製品は、蛍光ランプに対する完全に集積化されたバラスト制御ICを提供する。IR2157とIR21571の製品は駆動回路を含み、ランプ動作に関連する他の種々の特徴に加えて、ランプにかかる最初の高電圧パルスを伴うことなく閃光の無い起動を保証する起動手順を特徴とする。同様に、U.S.Pat.No.5,932,974は、ガス放電ランプを駆動するためハーフブリッジで接続されたMOSでゲートされたパワートランジスタを有するランプバラスト回路を開示する。自励発振駆動回路が該トランジスタを駆動し、ソフトスタート回路がランプにかかる電圧を点火に先立ち徐々に増加させる。この回路はまた内蔵デッドタイムを提供する。
【０００６】
いくつかの出願では、起動時の駆動回路出力パルスの修正が重要である。インターナショナル・レクチファイア・コーポレーションにより販売されているIR2157とIR21571の製品は、蛍光ランプに対する完全に集積化されたバラスト制御ICを提供する。IR2157とIR21571の製品は駆動回路を含み、ランプ動作に関連する他の種々の特徴に加えて、ランプにかかる最初の高電圧パルスを伴うことなく閃光の無い起動を保証する起動手順を特徴とする。同様に、U.S.Pat.No.5,932,974は、ガス放電ランプを駆動するためハーフブリッジで接続されたMOSでゲートされたパワートランジスタを有するランプバラスト回路を開示する。自励発振駆動回路が該トランジスタを駆動し、ソフトスタート回路がランプにかかる電圧を点火に先立ち徐々に増加させる。この回路はまた内蔵デッドタイムを提供する。
【０００７】
改良されたソフトスタートおよびデッドタイム手法を有するゲート駆動回路を提供することは有利になると考えられる。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、例えばハーフブリッジ、フルブリッジまたはプッシュプル一次側のハイ側とロー側のスイッチング素子を交互に駆動する駆動回路を提供する。本発明の回路は、持続時間（この文書ではまたパルス「幅」とも言う）の変化する駆動パルスを発生して、スイッチング素子の特にソフトスタートおよびデッドタイムの実現に関連する動作を制御する。
【０００９】
本発明の回路により発生されるハイ側とロー側のパルスはほぼ等しい持続時間であり、従って平衡を実現する。ハイ側とロー側のパルスは好ましくはデッドタイムにより分離される。
【００１０】
ソフトスタートを与えるため、パルスはゼロから最大へと増加する持続時間すなわちパルス幅を有する。パルスはデッドタイムにより分離され、デッドタイムは該パルスがゼロから最大持続時間に向かい増加するにつれて減少する。デッドタイムはパルスが最大持続時間を持つとき最小持続時間を有する。結果として、電圧や発振周波数を修正するための複雑な回路なしにソフトスタートを提供出来る。
【００１１】
そのパルス回路は好ましくは鋸歯状波の信号を提供する発振器によって実現される。その発振信号の各周期は立ち上がり部分と、続いてロー部分に向かう立ち下りエッジとを含む。そのパルス回路は可変参照信号を供給する参照回路を含む。また、そのパルス回路は、パルス幅が参照信号に比例し発振信号の立ち下りエッジで終了するパルス出力信号を与えることにより、その周期信号と可変参照信号とに対して応答する比較器を含む。
【００１２】
この実施例において、発振器はまたゲートパルスの周期が最初の発振信号の周期の半分になるよう、発振信号の一つ置きの周期の立ち下りエッジの後にゲートパルスを供給する。参照回路は起動から最大値に向かい増加する立ち上がり信号を供給する回路を含む。また参照回路は、その立ち上がり信号の値をサンプリングすることにより、各ゲートパルスに応答するサンプリング回路を含むことが出来る。その参照回路は各サンプルされた値から次のゲートパルスまで可変参照信号を得ることが出来る。結果として、連続したゲートパルスの間に供給され、ハイ側とロー側のスイッチング素子各々に対して一つの計２つのパルスが、持続時間がほぼ均等になる。
【００１３】
本発明は、好ましくは、ハイ側とロー側のスイッチング素子を駆動するための集積回路の形で供給される。その集積回路はハイ側とロー側のスイッチング素子のゲートにそれぞれ接続するためのハイ側とロー側の出力ピンを含む。またその集積回路はハイ側スイッチング素子を動作させるためにハイ側の出力ピンを介して、ロー側スイッチング素子を動作させるためにロー側の出力ピンを介して、交互にパルスを供給するパルス回路を含む。パルスは持続時間を変化させて、デッドタイムとソフトスタートを設定する。
【００１４】
上述したように、そのパルス回路は、発振回路と、参照回路と、比較器とを含む。さらに、この発振回路は、周期信号の周波数を決定するため、外部の抵抗と外部のキャパシタンスに接続するための発振抵抗ピンと発振キャパシタンスピンとを含む。該参照回路は、上述されたように、増加回路およびサンプリング回路とを含み、該増加回路はキャパシタが初期に充電するにつれ電圧が増大する外部キャパシタンスに接続するための参照電圧ピンを含む。このようにして、この参照電圧ピンは立ち上がり信号を供給する。
【００１５】
次に、添付の図面を参照し本発明を説明することから、本発明の他の特徴と利点は明らかになるであろう。
【発明を実施するための最良の形態】
【００１６】
図１は、上述した新技術を実現するハイ側とロー側の交互のパルスを示すタイミング図を示す。左に「ＨＯ」および「ＬＯ」と表示した波形はそれぞれハイ側とロー側のスイッチング素子のためのゲート駆動信号である。スイッチング素子は、例えば、絶縁ゲートバイポーラ（ＩＧＢＴ）のようなハーフブリッジ、フルブリッジまたはプッシュプル一次側に接続されるパワーＭＯＳＦＥＴスイッチング素子である。
【００１７】
図示されるように、ＨＯとＬＯとは、交互に切り替わるパルスを含み、ＬＯのパルス１０，１２，１４，１６，１８は、ＨＯのパルス２０，２２，２４，２６と交互に切り替わる。以下にさらに詳細に述べるように、これらのパルスは持続時間を変化させて、デッドタイムとソフトスタートを設定する。図１の具体例では、ハイ側とロー側のパルスは、起動時にパルス１２に先立ち持続時間ゼロで始まり、各々最大のパルス持続時間を有するパルス１６および２６まで持続時間を増加する。結果のパルスシーケンスがソフトスタートを与える。パルス１８は、左に「ＳＤ」と表示した波形の立ち上がりエッジ３０によって、ゲート駆動パルスが更に供給されないようにシャットダウン信号が受信されたことを示すことで、この立ち上がりエッジ３０により短く制限される。
【００１８】
シャットダウンに先立ち、ＨＯおよびＬＯ信号はほぼ等しい持続時間を有する対の連続パルスを含む。各対において、ロー側のパルス、例えば１０，１２，１４，１６の中の一つはハイ側のパルス、例えば２０，２２，２４，２６の中の一つに先行する。例えばパルス１０および２０について示すように、Ｔ１＝Ｔ２＋／−２５ｎｓｅｃである。ここでＴ１はパルス２０の持続時間、Ｔ２はパルス１０の持続時間である。もし各チャンネルの周期、例えば、ロー側についてパルス１０の前縁からパルス１２の前縁までが２０００ｎｓｅｃ（５００ｋＨｚ）である場合、この差は１周期の１．２５％より大ではない。
【００１９】
対同志そして対間で、連続したＨＯそしてＬＯのパルスはスイッチング素子による相互誘導を防止することを促進するためデッドタイムにより分離されている。パルスのソフトスタートシーケンスを発生するため、デッドタイムの持続時間は最大デッドタイム持続時間から最小デッドタイム持続時間へ減少する。図示の例では、５０％パルスデューティーサイクルで１２０ｎｓｅｃの最小デッドタイムが得られている。
【００２０】
図１のＨＯそしてＬＯ波形は、デッドタイムが最大から最小デッドタイム持続時間へ減少する間にどのようにパルス持続時間がゼロから最大持続時間へ増加するよう変えられて、ソフトスタートを与えるかを示す。図１の波形の追加的特徴を以下に述べる。
【００２１】
図２の回路４０は、ＩＣ４２のピンと内部構成要素を示し、ここにおいて本発明の回路を実現することが出来る。ＩＣ４２は、例としてIR2191である、譲受人のインターナショナル・レクチファイア・コーポレーションの製品がある。IR2191は高速、高電圧の自励発振ハーフブリッジ駆動回路として機能することが出来る。その特徴の中には、＋２００Ｖｄｃまでのブートストラップ動作用に設計されたフローティングチャンネルと、＋／−２５ｎｓｅｃに適合する平衡動作のための一サイクル当たりの幅を有する一つのハイ側と一つのロー側パルスの対と、外部非同期シャットダウンと、バス電圧２００Ｖｄｃまでのハーフブリッジまたはフルブリッジトポロジーを有する、またはバス電圧制限の無いプッシュプル一次側トポロジーを有する固定デッドタイムまたはパルス幅変調されたＤＣ−ＤＣコンバータの応用とがある。
【００２２】
ＩＣ４２のピンと外部接続のいくつかは、IR2152に関しての出版されたデータシートと、番号を引用することにより、その全記載をここに含めるU.S.Pat.No.5,545,955とに開示されたIR2152製品の対応する部分から理解されることが出来る。U.S.Pat.No.5,545,955はまたトランジスタ５０および５２、Ｒ／Ｓラッチ５４、およびハイ側ゲート駆動回路浮動電源（ＶＢ）ピン、ハイ側出力（ＨＯ）ピン、高電圧浮動電源リターン（ＶＳ）ピン、ロー側電源（ＶＣＣ）ピン、ロー側出力（ＬＯ）ピン、およびロー側駆動回路リターン（ＣＯＭ）に接続される、ハイ側とロー側の駆動回路５６および５８を含む、ＩＣ４２におけるＨＯおよびＬＯの出力回路における対応する部分を有する構成要素を開示する。
【００２３】
しかしながら、ＨＯおよびＬＯの出力回路に加えて、ＩＣ４２はＨＯおよびＬＯの出力回路と共に、ハイ側とロー側のスイッチング素子を交互に動作させるためにパルスを供給するパルス回路として機能するいくつかの他の構成要素を含む。上述したように、パルスは持続時間が変化する。図２はパルス回路を実現できる多くの方法の中の一つを示すものである。
【００２４】
発振器６０および関連回路は第１と第２の周期信号を供給する発振回路として機能する。第１の周期信号は、鋸歯状信号であり、図１で「ＯＳＣ」と表示され、周波数ｆｏｓｃを有する。図１でＯＳＣ信号の周期６２について図示されるように、各周期は立ち上がり部分６４を有し、続いて最小デッドタイム持続時間を規定するロー部分６８へ向け立ち下がるエッジ６６を伴う。第２の周期信号は、図１で「Ｓ／Ｈ  Ｇａｔｅ」（Ｓ／Ｈゲート）と表示され、周波数ｆｏｓｃ／２を有し、図示されるようにパルス列を含む。Ｓ／Ｈゲート信号の各周期は図１のパルス７０のような単一のパルスを含む。
【００２５】
図２の発振回路はまた以下に述べるように、ｆｏｓｃを設定するため、各々外部抵抗と外部キャパシタンスに接続することが出来るＲＴピン８０とＣＴピン８２を含む。加えて、発振器６０はまたＵＶＬＯ／ＶＲＥＦ構成要素９０から信号を受信する。
【００２６】
従来の低電圧回路と同様に実現することが出来るＵＶＬＯ／ＶＲＥＦ９０は、図１で「ＶＤＤ」と表示された波形により図示されるように、論理電源（ＶＤＤ）ピン９２から電源電圧ＶＤＤを受ける。ＶＤＤが最低動作電圧に達したとき、ＵＶＬＯ／ＶＲＥＦ９０は、図１で「ＵＶＬＯ」と表示されたハイのイネーブル信号を、発振器６０に供給する。ＵＶＬＯ／ＶＲＥＦ９０はまた以下に述べるように参照電圧（ＶＲＥＦ）ピン９４に適切な電圧を供給する。最終的に、ＵＶＬＯ／ＶＲＥＦ９０は、図１でＳＤ波形として図示されるように、シャットダウン信号をシャットダウン（ＳＤ）ピン９６を介して受信し、ＳＤピン９６がハイになった時、ＵＶＬＯ／ＶＲＥＦが更なるＯＳＣおよびＳ／Ｈゲート信号を供給することを防止するためローのイネーブルすなわちディスエーブル信号を発振器６０に供給する。
【００２７】
発振器６０は、多くの異なる方法でＯＳＣおよびＳ／Ｈゲート信号を供給して実現してもよい。一実現例において、図示された鋸歯状周期信号を発生するために鋸歯状波発振器を用いることが出来る。シングルショット回路をＳ／Ｈゲート信号を提供するために使用することが出来る。
【００２８】
比較器１００は、ＯＳＣ信号およびＳ／Ｈバッファ１０２からＳ／Ｈ  ＯＵＴ信号も受信して、比較回路として機能する。比較器１００は応答して、可変参照信号のレベルにパルス幅が比例するパルス出力信号を供給し、そのパルス出力信号はＯＳＣ信号の立ち下りエッジ６６で終了するパルスを有する。
【００２９】
比較器１００からのパルス出力信号は、パルスフィルタおよびステアリング回路１０４により受信され、このパルスフィルタおよびステアリング回路１０４はパルスをフィルタし、交互に切り替わるパルスを上述したＨＯおよびＬＯ出力回路に導くため、従来回路と同様にまたは任意の他の適切な方法により実現することが出来る。またパルスフィルタおよびステアリング回路１０４はパルスフィルタおよびステアリング回路１０４にタイミング情報を供給するＳ／Ｈゲート信号を受信する。
【００３０】
Ｓ／Ｈバッファ１０２は、そのレベルが最終的にＬＯおよびＨＯのパルス持続時間を決定する可変参照電圧を得るためＳ／Ｈ  ＯＵＴ信号を供給し、参照回路の一部として機能する。図１に示すように、起動時に、Ｓ／Ｈ  ＯＵＴがローのときにはＬＯおよびＨＯのパルス持続時間はゼロである。次に、Ｓ／Ｈ  ＯＵＴのより高いレベルでは、ＬＯおよびＨＯのパルス持続時間は、Ｓ／Ｈ  ＯＵＴがＬＯおよびＨＯのパルス持続時間が最大となるレベルに到達するまで増加する。
【００３１】
パルス幅制御（ＤＴＣ）ピン１１０と、バッファ１１２と、Ｓ／Ｈゲート１１４と、キャパシタンス１１６および論理接地（ＶＳＳ）ピン１１８は、また参照回路の部材として機能するが、また他の多くの方法で実現することも出来る。以下に述べられるように、外部構成要素からの信号に応答して、ＤＴＣピン１１０およびバッファ１１２は、起動時のゼロから５Ｖのような最大値まで増加する立ち上がり信号を供給する。この立ち上がり信号は、抵抗Ｒ１およびＲ２で構成される電圧駆動回路により決定される電圧に充電される、キャパシタＣＤＴにより供給される。
【００３２】
Ｓ／Ｈゲート１１４は、バッファ１１２からの立ち上がり信号がＳ／Ｈバッファ１０２とキャパシタンス１１６に到達することが出来るように、一時的に導通路を提供しＳ／Ｈゲートパルスに応答する。キャパシタンス１１６は、バッファ１１２からの立ち上がり信号のゲートされた値を格納し、Ｓ／Ｈバッファ１０２はそれを比較器１００への入力として供給する。従って、Ｓ／Ｈゲート１１４と、キャパシタンス１１６およびＳ／Ｈバッファ１０２は、バッファ１１２からのレベルをサンプリングおよび保持することにより各Ｓ／Ｈゲートパルスに応答する、サンプリングおよび保持回路として機能する。バッファ１１２におけるレベルがサンプルされるたびに、キャパシタ１１６は充電し、Ｓ／Ｈバッファ１０２によりサンプルされる電圧を増加させる。サンプルされ保持される値は次のＳ／Ｈゲートパルスまで参照信号として供給される。
【００３３】
一つのＳ／ＨゲートパルスはＯＳＣ信号の２サイクル毎に受信されるため、可変参照信号は連続するＳ／Ｈゲートパルスの間でほぼ一定となる。従ってＳ／Ｈゲートパルスの間で供給されるＨＯおよびＬＯ出力パルスの対は実質的に幅が等しい。
【００３４】
追加回路（図示せず）は、図１に示すように、ＳＤがハイになった時Ｓ／Ｈ  ＯＵＴがローになるように、キャパシタンス１１６を放電させてＵＶＬＯ／ＶＲＥＦ９０からのディスエーブル信号に応答する。
【００３５】
図３では、ＩＣ４２からのＨＯおよびＬＯ信号は、各々ＭＯＳＦＥＴスイッチング素子１３０および１３２に供給され、ハーフブリッジまたはフルブリッジトポロジーで接続される。図４でＩＣ４２からのＨＯおよびＬＯ信号は、同様に各々ＭＯＳＦＥＴスイッチング素子１４０および１４２に供給され、プッシュプル一次側トポロジーで接続される。
【００３６】
図３および図４の両図においてＲＴピン８０と、ＣＴピン８２と、ＶＲＥＦピン９４と、ＤＴＣピン１１０およびＶＳＳピン１１８は、ＩＣ４２の動作パラメータを制御する外部構成要素に接続される。例えば、抵抗（ＲＴ）１５０およびキャパシタンス（ＣＴ）１５２は、各々、片方はＲＴピン８０、ＣＴピン８２と、他方はＶＳＳピン１１８の間に接続され、次の式に従ってＯＳＣ信号の周波数ｆｏｓｃを決定する。
【００３７】
ｆｏｓｃ＝１／（ＲＴ．ＣＴ＋ＤＴＭＩＮ）
【００３８】
ここでＤＴＭＩＮは、発振器６０の構成要素により決定される、１２０ｎｓｅｃのような、最小デッドタイムである。
【００３９】
ＤＴＣピン１１０とＶＳＳピン１１８の間に接続されたデッドタイムキャパシタンス（ＣＤＴ）１６０、ＶＲＥＦピン９４とＤＴＣピン１１０の間に接続された直列抵抗（Ｒ１）１６２およびＣＤＴ１６０の両端に接続された短絡抵抗（Ｒ２）１６４は、同類の役割を演じ、ＤＴＣピン１１０の電圧Ｖｄｔｃを決定する。発振器６０が均一な勾配を有する立ち上がり部分６４を発生することにより、Ｖｒｅｆ、Ｖｄｔｃ、ＲＴ１５０およびＣＴ１５２が次の式に従ってハイおよびロー側両方のパルス幅（ＰＷ）を決定する。
【００４０】
ＰＷ＝ＲＴ．ＣＴ．Ｖｄｔｃ／Ｖｒｅｆ
【００４１】
ＣＤＴ１６０、Ｒ１  １６２およびＲ２  １６４が適切に選択されれば、Ｖｄｔｃは、Ｖｒｅｆおよび直列抵抗１６２と短絡抵抗１６４の比により決定される、その最大値に到達する前に、いくつかのＳ／Ｈゲートパルスが発生するのに充分な緩やかさで立ち上がる。この場合、上述したようにソフトスタートが行われる。ＣＤＴ１６０は起動時のゼロから最大パルス持続時間ＰＷｍａｘまでのパルスの持続時間を制御する。例えばＶｄｔｃ＝Ｖｒｅｆとすると、
【００４２】
Ｐｗｍａｘ＝１／ｆｏｓｃ−ＤＴＭＩＮ
である。
【００４３】
本発明は、その特定の実施例に関して述べられているが、具体的に記載された実施例以外にも他の種々の変更、修正および他の使用は、当業者に明らかになるであろう。従って、本発明は、ここでの特定の開示だけでなく、請求範囲によってのみ限定される。
【図面の簡単な説明】
【００４４】
【図１】変化する持続時間を有する、ハイ側とロー側の交互に切り替わるパルスおよびその他の関連する波形を示すタイミング図である。
【図２】図１に示す波形を供給するＩＣのピンと内部構成要素を示す回路図である。
【図３】図２のＩＣが、ハーフブリッジまたはフルブリッジトポロジーで、ハイ側とロー側のスイッチング素子を駆動するため接続された回路を示す回路図である。
【図４】図２のＩＣが、プッシュプル一次側トポロジーで、ハイ側とロー側のスイッチング素子を駆動するため接続された回路を示す回路図である。
【符号の説明】
【００４５】
４２  ＩＣ
５０，５２  トランジスタ
５４  Ｒ／Ｓラッチ
５６，５８  駆動回路
６０  発振器
９０  ＵＶＬＯ／ＶＲＥＦ
１００  比較器
１０２  Ｓ／Ｈバッファ
１０４  パルスフィルタおよびステアリング回路
１１２  バッファ
１１４  Ｓ／Ｈゲート
１１６  キャパシタンス
【図１】
2006340375.tif 000003
【図２】
2006340375.tif 000004
【図３】
2006340375.tif 000005
【図４】
2006340375.tif 000006