(57)【要約】【課題】より高いＩＣスイッチング速度に対処するために、改善された電圧応答と組み合わされた優れた配電インピーダンス低減を可能にすること。【解決手段】電力コアが、少なくとも１つの埋込み個別化コンデンサ２４０を含む少なくとも１つの埋込み個別化コンデンサ層と、少なくとも１つの平面型コンデンサ積層薄板３４０とを備え、この平面型コンデンサ積層薄板３４０が、少なくとも１つの埋込み個別化コンデンサ２４０に電荷を供給するための低インダクタンス経路として機能し、少なくとも１つの埋込み個別化コンデンサ２４０が、平面型コンデンサ積層薄板３４０のうちの少なくとも１つに並列で接続され、電力コアが、少なくとも１つの信号層に相互接続される電力コアデバイスである。【選択図】図３
2006196886.tif 000002
【特許請求の範囲】
【請求項１】
電力コアが、
少なくとも１つの埋込み個別化コンデンサを備えた少なくとも１つの埋込み個別化コンデンサ層と、
少なくとも１つの平面型コンデンサ積層薄板とを備え、
該平面型コンデンサ積層薄板が、前記埋込み個別化コンデンサに電荷を供給するための低インダクタンス経路として機能し、
前記埋込み個別化コンデンサが、前記平面型コンデンサ積層薄板のうちの少なくとも１つに並列に接続され、
前記電力コアが、少なくとも１つの信号層に相互接続されていることを特徴とする電力コアデバイス。
【請求項２】
前記電力コアは、複数の埋込み個別化コンデンサ層と、複数の平面型コンデンサ積層薄板とを備えていることを特徴とする請求項１に記載の電力コアデバイス。
【請求項３】
前記埋込み個別化コンデンサは、少なくとも第１の電極と第２の電極とを備えていることを特徴とする請求項１に記載の電力コアデバイス。
【請求項４】
前記埋込み個別化コンデンサの第１の電極及び第２の電極が、半導体デバイスの少なくとも１つの電力端子に接続されていることを特徴とする請求項３に記載の電力コアデバイス。
【請求項５】
前記半導体デバイスは、集積回路であることを特徴とする請求項４に記載の電力コアデバイス。
【請求項６】
複数の信号層を備え、該信号層が導電バイアを介して接続されていることを特徴とする請求項１に記載の電力コアデバイス。
【請求項７】
インターポーザ、プリント配線板、マルチチップモジュール、エリアアレイパッケージ、システムオンパッケージ、システムインパッケージから選択されることを特徴とする請求項１に記載の電力コアデバイス。
【請求項８】
パターン形成された側とパターン形成されない側とを有する少なくとも１つの平面型コンデンサ構造を提供するステップと、
箔側と構成部品側とを有する少なくとも１つの、前記箔上に形成された個別化コンデンサを備えた少なくとも１つの箔構造を提供するステップと、
前記箔構造の前記構成部品側を前記平面型コンデンサ構造の前記パターン形成された側に積層するステップと、
前記箔構造の前記箔側をエッチングするとともに、前記平面型コンデンサ構造の前記パターン形成されない側をエッチングして電力コアを形成するステップと、
該電力コア上に少なくとも１つの信号層を形成するステップと
を有することを特徴とする電力コアデバイスの作製方法。
【請求項９】
パターン形成された側とパターン形成されない側とを有する少なくとも１つの平面型コンデンサ構造を提供するステップと、
箔側と構成部品側とを有する少なくとも１つの、前記箔上に形成された個別化コンデンサを備えた少なくとも１つの箔構造を提供するステップと、
前記箔構造の前記箔側を前記平面型コンデンサ構造の前記パターン形成された側に積層するステップと、
前記箔構造の前記箔側をエッチングするとともに、前記平面型コンデンサ構造の前記パターン形成されない側をエッチングして電力コアを形成するステップと、
該電力コア上に少なくとも１つの信号層を形成するステップと
を有することを特徴とする電力コアデバイスの作製方法。
【請求項１０】
前記電力コアの一方の表面又は両方の表面に誘電層を被着し、
該誘電層上に１つ又は複数の信号ラインを備える回路を形成し、
該信号ラインを備える層間で導電相互接続を形成することによって、前記信号層が形成されることを特徴とする請求項８又は９に記載の電力コアデバイスの作製方法。
【請求項１１】
前記層間の前記相互接続は、導電バイアであることを特徴とする請求項１０に記載の電力コアデバイスの作製方法。
【請求項１２】
追加の受動構成部品が前記電力コアに接続され、該電力コアの外側にあることを特徴とする請求項８又は９に記載の電力コアデバイスの作製方法。
【請求項１３】
信号ライン、抵抗、又はそれらの組合せを、前記個別化コンデンサと同じ層上で配置及び相互接続することを特徴とする請求項８又は９に記載の電力コアデバイスの作製方法。
【請求項１４】
第１のパターン形成された側と第２のパターン形成された側とを有する少なくとも１つの平面型コンデンサ構造を提供するステップと、
箔側と構成部品側とを有する少なくとも１つの、前記箔上に形成された個別化コンデンサを備えた少なくとも１つの箔構造を提供するステップと、
前記箔構造の前記構成部品側を積層箔対に積層するステップと、
少なくとも１つの信号層を形成するステップと、
前記積層箔対の前記箔側をエッチングするステップと、
前記平面型コンデンサ構造のパターン形成されない側をエッチングするステップと、
電力コアデバイスを形成するために積層するステップと
を有することを特徴とする電力コアデバイスの作製方法。
【請求項１５】
前記各層が導電バイアによって他の層に相互接続されることを特徴とする請求項１４に記載の電力コアデバイスの作製方法。
【請求項１６】
前記導電バイアが、バイアを導電材料で充填すること、バイアを導電材料でめっきすること、及び箔上で導電バンプを形成することから選択された方法によって形成されることを特徴とする請求項１５に記載の電力コアデバイスの作製方法。
【請求項１７】
パターン形成された側とパターン形成されない側とを有する少なくとも１つの平面型コンデンサ構造を提供するステップと、
箔側と構成部品側とを有する少なくとも１つの、前記箔上に形成された個別化コンデンサを備えた少なくとも１つの箔構造を提供するステップと、
前記箔構造の前記箔側を前記平面型コンデンサ構造の前記パターン形成された側に積層するステップと、
前記箔構造の前記箔側をエッチングするとともに、前記平面型コンデンサ構造の前記パターン形成されない側をエッチングして電力コアを形成するステップと、
予め作製された信号ライン組立体を形成するステップと、
前記電力コアと前記予め作製された信号ライン組立体とを接合するステップと
を有することを特徴とする電力コアデバイスの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力コアデバイス及びその作製方法に関し、より詳細には、低インダクタンス機能と高キャパシタンス機能を有する電力コアデバイス及びその作製方法、並びに電力コアデバイスを有機誘電積層薄板（ｏｒｇａｎｉｃ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｍｉｎａｔｅｓ）とプリント配線板を含めて電力コアパッケージに組み込む方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）を備えた半導体デバイスが、より高い周波数、より高いデータ転送速度、より低い電圧で動作するにつれて、電力ライン及び接地（戻り）ライン内のノイズ、ならびにより速い回路スイッチングに対処するために十分な電流を供給することがますます重要な問題となり、配電システムにおいて低いインピーダンスを必要とする。低ノイズ、ＩＣに対する安定した電力を実現するために、従来の回路におけるインピーダンスは、並列で相互接続された追加の表面実装コンデンサを使用して低減される。動作周波数がより高い（ＩＣスイッチング速度がより高い）ことは、ＩＣに対する電圧応答時間がより速くなければならないことを意味する。動作電圧がより低いことは、許容可能な電圧変動（リップル）及びノイズがより小さくなることを必要とする。例えば、マイクロプロセッサＩＣは、スイッチングし、動作を開始したとき、スイッチング回路をサポートするための電力を必要とする。電圧供給の応答時間が遅すぎた場合、マイクロプロセッサは、許容可能なリップル電圧とノイズマージンを越える電圧降下又は電力減衰（ｐｏｗｅｒ  ｄｒｏｏｐ）を受けることになり、ＩＣは誤動作することになる。さらに、ＩＣが電源投入されたとき、応答時間が遅いと、電力オーバーシュートが発生することになる。電力減衰／オーバーシュートは、ＩＣに十分に近接するコンデンサを使用することによって、それらが適切な応答時間内で電力を提供又は吸収する許容限界内で制御しなければならない。
【０００３】
インピーダンス低減と、電力減衰又はオーバーシュートを弱めるためのコンデンサは、一般に、回路性能を改善するために可能な限りＩＣに近接して配置される。従来の設計は、プリント配線板（ＰＷＢ）上で表面実装された、ＩＣの周りに集められたコンデンサを有する。大きな値のコンデンサは、電源の近くで配置され、中間の値のコンデンサは、ＩＣと電源の間の場所で配置され、小さな値のコンデンサは、ＩＣの非常に近くで配置される。
【０００４】
図１は、インピーダンス低減と電力減衰又はオーバーシュートを弱めるための典型的な従来のコンデンサを使用した回路構成図で、電源２とＩＣデバイス１０とコンデンサ４,６,８を示している。このコンデンサ４,６,８は、上述したインピーダンス低減と、電力減衰又はオーバーシュートを弱めるために使用され、それぞれ高い値のコンデンサ、中間の値のコンデンサ、小さな値のコンデンサを示している。
【０００５】
図２は、インピーダンス低減と電力減衰又はオーバーシュートを弱めるために使用される従来の表面実装（ＳＭＴ）コンデンサを有するプリント配線組立体の立断面図で、ＰＷＢの基板内の電力平面及び接地平面に対するＳＭＴコンデンサ５０及び６０ならびにＩＣデバイス４０の接続関係を示している。ＩＣデバイス４０は、はんだフィレット４４によってランド４１に接続されている。このランド４１は、回路ライン７２及び７３によって、バイア（ｖｉａ；ビア）９０及び１００のめっきスルーホールバイア（バイア）パッドに接続されている。このバイアパッドは、全体的に８２として示されている。バイア９０は、導体平面１２０に電気的に接続され、バイア１００は、導体平面１２２に接続されている。導体平面１２０と１２２は、一方は電源の電力側に、他方は電源の接地側に接続されている。同様に、小さな値コンデンサ５０及び６０は、並列でＩＣデバイス４０に電気的に接続されるような方法で、バイア９０及び１００ならびに導体平面１２０及び１２２に電気的に接続されている。モジュール、インターポーザ、又はパッケージ上で配置されたＩＣデバイスの場合には、大きな値のコンデンサと中間の値のコンデンサは、そのモジュール、インターポーザ、又はパッケージが取り付けられるプリント配線マザーボード上に配置することができる。
【０００６】
並列で相互接続された多数のコンデンサは、しばしば、電力システムインピーダンスを低減するために必要とされ、複雑な電気経路設定を必要とする。これは回路ループインダクタンスを増大し、増大した回路ループインダクタンスは、インピーダンスを増大し、電流を制限し、それによって表面実装コンデンサの有益な効果を減少させる。周波数が高くなり、動作電圧が引き続き降下するにつれて、増大された電力をより速い速度で供給しなければならず、インダクタンス／インピーダンスレベルをますます下げることを必要とする。
【０００７】
インピーダンスを最小限に抑えるために、少なからぬ努力が払われている。Ｈｏｗａｒｄらの米国特許（特許文献１参照）は、インピーダンス及び「ノイズ」を最小限に抑えるための一方法を提供している。Ｈｏｗａｒｄらは、コンデンサ積層薄板（平面型コンデンサ）が、多層の積層されたボード内に含まれる容量性プリント回路板を提供し、集積回路など多数のデバイスが、ボード上で載置又は形成され、借用（ｂｏｒｒｏｗｅｄ）又は共用キャパシタンスを使用して容量性機能を提供するように、コンデンサ積層薄板（又は複数のコンデンサ積層薄板）に動作可能に結合される。しかし、そのような方法は、必ずしも電圧応答を改善しない。電圧応答を改善することは、コンデンサがＩＣデバイスに、より近接して配置されることを必要とする。単にコンデンサ積層薄板をＩＣデバイスに、より近接して配置するだけでは十分でない可能性がある。というのは、使用可能な合計キャパシタンスが不十分となる可能性があるからである。
【０００８】
Ｃｈａｋｒａｖｏｒｔｙの米国特許（特許文献２参照）は、スイッチングノイズを低減するためにコンデンサを埋め込むことに対する代替の方法を提供し、集積回路ダイの電源端子は、多層セラミック基板内で少なくとも１つの埋込みコンデンサのそれぞれの端子に結合することができる。
【０００９】
【特許文献１】米国特許第５１６１０８６号明細書
【特許文献２】米国特許第６６１１４１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明者らは、集積回路パッケージ又は他の相互接続ボード、構造、もしくは要素内での使用を含む、電力コアパッケージ内で使用するための電力コア、すなわち、より高いＩＣスイッチング速度に対処するために、改善された電圧応答と組み合わされた優れた配電インピーダンス低減を可能にする電力コアデバイス及びその作製方法を提供することを望んでいる。
【００１１】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、低インダクタンス機能と高キャパシタンス機能を有し、より高いＩＣスイッチング速度に対処するために、改善された電圧応答と組み合わされた優れた配電インピーダンス低減を可能にする電力コアデバイス及びその作製方法提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、電力コアを備えた電力コアデバイスであって、この電力コアが、少なくとも１つの埋込み個別化コンデンサを含む少なくとも１つの埋込み個別化コンデンサ層と、少なくとも１つの平面型コンデンサ積層薄板とを備え、前記平面型コンデンサ積層薄板が、前記少なくとも１つの埋込み個別化コンデンサに電荷を供給するための低インダクタンス経路として機能し、前記少なくとも１つの埋込み個別化コンデンサが、前記平面型コンデンサ積層薄板のうちの少なくとも１つに並列で接続され、前記電力コアが、少なくとも１つの信号層に相互接続される電力コアデバイスを対象としている。
【００１３】
また本発明は、電力コアデバイスの作製方法であって、パターン形成された側とパターン形成されない側とを有する少なくとも１つの平面型コンデンサ構造を提供するステップと、箔側と構成部品側とを有する少なくとも１つの、前記箔上に形成された個別化コンデンサを備えた少なくとも１つの箔構造を提供するステップと、前記箔構造の構成部品側を前記平面型コンデンサ構造の前記パターン形成された側に積層するステップと、前記箔構造の箔側をエッチングするとともに、前記平面型コンデンサ構造の前記パターン形成されない側をエッチングして電力コアを形成するステップと、該電力コア上に少なくとも１つの信号層を形成するステップとを有する電力コアデバイスの作製方法を対象としている。
【００１４】
さらに、他の実施形態は、電力コアデバイスの作製方法であって、パターン形成された側とパターン形成されない側とを有する少なくとも１つの平面型コンデンサ構造を提供するステップと、箔側と構成部品側とを有する少なくとも１つの、前記箔上に形成された個別化コンデンサを備える少なくとも１つの箔構造を提供するステップと、前記箔構造の前記箔側を前記平面型コンデンサ構造の前記パターン形成された側に積層するステップと、前記箔構造の前記箔側をエッチングするとともに、前記平面型コンデンサ構造の前記パターン形成されない側をエッチングして電力コアを形成するステップと、該電力コア上に少なくとも１つの信号層を形成するステップとを有する電力コアデバイスの作製方法を対象としている。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。なお、詳細な説明における同じ番号は同一の構成要素を示している。
【００１６】
本発明によれば、個別化コンデンサと平面型コンデンサ構造（積層薄板）が、電力コアを生み出すように積層構造内で埋め込まれて並列で接続される、電力コアデバイス及びその製造方法が開示されている。この電力コアは、少なくとも１つの信号層に相互接続されて電力コアデバイスを形成している。個別化コンデンサは、金属上で形成された個々のコンデンサとして構成することができる。典型的には、その金属は金属箔である。本明細書では「箔」という用語を使用するが、その箔は、一般的な金属層、めっきされた金属、スパッタされた金属などを包含するものである。電力コアデバイス内の個別化コンデンサは、高いスイッチング速度をサポートするようなＩＣデバイスに対する速い電圧応答のために、近接する（例えば、本実施形態ではＩＣデバイスの直下となる）ように設計されている。個別化コンデンサをＩＣデバイスの電力端子に可能な限り近接して（例えば、直下に）配置することはまた、低インダクタンス接続を実現する。平面型コンデンサ構造は、電力−接地平面として使用され、電力−接地平面分離は、パッケージ内の高周波インピーダンスを低減するために薄くされている。
【００１７】
図３は、本発明による電力コアデバイスの立断面図である。この電力コアデバイス５００を構成する電力コアは、少なくとも１つの信号層に相互接続されて電力コアデバイスを形成している。この電力コアデバイスは、個別化コンデンサを含む箔を様々な材料で形成し、その後で平面型コンデンサに積層し、電力コアデバイスを形成することを可能にする。そのような材料は、高ｋセラミックで充填されたポリマー厚膜コンデンサ誘電体及び金属で充填された厚膜電極ペーストが金属箔上でスクリーン印刷され硬化されたものの使用を含むことができる。Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから得ることが可能なＨＫ０４のような銅／ポリイミド／銅積層薄板など、従来の平面型コンデンサ積層薄板（ｐｌａｎａｒ  ｃａｐａｃｉｔｏｒ  ｌａｍｉｎａｔｅ）のエッチングを使用し、銅箔上で個別化コンデンサ（ｅｍｂｅｄｄｅｄ  ｓｈｉｎｇｕｌａｔｅｄ  ｃａｐａｃｉｔｏｒ）を形成することもできる。しかし、そのようなポリマーを主成分とするコンデンサは、キャパシタンスが比較的低く、一般に、個別化コンデンサは、キャパシタンスが高いことが望ましい。そのような場合には、箔上形成（ｆｏｒｍｅｄ−ｏｎ−ｆｏｉｌ）方法を使用し、セラミック組成物を使用して銅箔上で個別化セラミックコンデンサを作製することができることが好ましい。そのようなコンデンサは、薄膜方法からでも厚膜方法からでも形成することができる。コンデンサを含む箔は、標準的なプリント配線板積層プロセスを使用して平面型コンデンサに積層し、電力コアを形成することができる。
【００１８】
上述した電力コアは、また、様々な材料を使用して平面型コンデンサ構造を形成することを可能にする。そのような材料は、金属箔−誘電体−金属箔積層構造を含むことができ、その誘電体は、有機層、セラミックで充填された有機層、又はセラミック層を含むことができる。複数の層が使用される場合、各層は、異なる材料のものとすることができる。そのような誘電体は、インピーダンスを低減するために、薄い層を用いて製造されることになる。平面型コンデンサ構造は、電力コアデバイスを形成するために、標準的なプリント配線板積層プロセスによって、箔上に形成されたコンデンサに積層する。
【００１９】
上述した実施形態によれば、低インピーダンス機能と高キャパシタンス機能を共に単一の電力コア構造内に一体化することができ、その電力コア構造は、さらに他の積層構造内に一体化することができ、電圧リップルが低減された、より低い電圧での高速ＩＣの動作を可能にする。電力コア構造が、プリント配線板、モジュール、インターポーザ、又はパッケージなど電力コアデバイス内で一体化されたとき、貴重な表面積が使用可能になる。さらに、ＳＭＴデバイスに関連するはんだ継手をなくすことができ、それによって信頼性が改善される。電力コア構造は、従来のプリント配線板プロセスを使用して処理し、生産コストをさらに削減することができる。
【００２０】
当業者なら、上記でリストされ、以下で詳述される図を参照して各実施形態の詳細な説明を読めば、上述した利点、ならびに本発明の様々な実施形態の他の利点及び利益を理解するであろう。
【００２１】
一般的な実施によれば、図面の様々な特徴は、必ずしも原寸に比例して示されていない。様々な特徴の寸法は、本発明の各実施形態をより明確に示すために伸張又は縮小される可能性がある。
【００２２】
本発明の各実施形態は、プリント配線板（ＰＷＢ）、モジュール、インターポーザ、又はパッケージの基板内に埋設することができる電力コア構造を対象とする。ＰＷＢ、モジュール、インターポーザ、又はパッケージ基板内で電力コアの低インダクタンス／高キャパシタンス機能を提供することにより、ＰＷＢ、モジュール、インターポーザ、又はパッケージ上の貴重な表面積が保存され、また、従来のＳＭＴコンデンサ構成ほどはんだ継手を必要としない。
【００２３】
上述したように、図３には、本発明による電力コアデバイスの立断面図で、平面型コンデンサ積層薄板３４０と、箔上に形成された個別化コンデンサ２４０とを備えた電力コアデバイス５００の側面図である。
【００２４】
図４Ａ乃至図４Ｆは、単層の（典型的には箔上で焼成された）箔上に形成された個別化コンデンサ構造の作製方法を説明するための側面図である。図４Ｆは、仕上げられた、箔上に形成された個別化コンデンサ構造の平面図である。厚膜の、箔上で焼成された個別化コンデンサ構造の特定の例について以下に説明する。
【００２５】
図４Ａは、個別化コンデンサ構造を作製する第１段階を示す側面図である。図４Ａに示す個別化コンデンサ構造（層）２００にいて、金属箔２１０が提供されている。この金属箔２１０は、業界内で一般に使用可能なタイプのものとすることができる。例えば、金属箔２１０は、銅、銅−インバー−銅、インバー、ニッケル、ニッケル被覆銅、又は、厚膜ペーストのための焼成温度を越える融点を有する他の金属とすることができる。好ましい箔は、裏面処理銅箔（ｒｅｖｅｒｓｅ  ｔｒｅａｔｅｄ  ｃｏｐｐｅｒ  ｆｏｉｌｓ）、両面処理銅箔（ｄｏｕｂｌｅ−ｔｒｅａｔｅｄ  ｃｏｐｐｅｒ  ｆｏｉｌｓ）、及び、多層プリント回路板業界内で一般に使用される他の銅箔など、主に銅からなる箔を含んでいる。この箔２１０の厚さは、例えば、約１〜１００ミクロン、好ましくは３〜７５ミクロン、最も好ましくは、約１／３オンス（１０．３３ｇ）と１オンス（３０．９８ｇ）銅箔の間に対応する１２〜３６ミクロンの範囲内とすることができる。好適な箔２１０の一例は、Ｏａｋ−Ｍｉｔｓｕｉから得ることが可能なＰＬＳＰグレードの１オンス（３０．９８ｇ）銅箔である。
【００２６】
箔２１０は、この箔２１０にアンダープリント２１２を被着することによって前処理することができる。アンダープリント２１２は、箔２１０の構成部品側表面に被着された比較的薄い層である。図４Ａでは、アンダープリント２１２は、箔２１０上の表面コーティングとして示されている。アンダープリント２１２は、箔２１０に、またアンダープリント２１２を覆って堆積された層に十分接着する。アンダープリント２１２は、例えば、箔２１０に被着されたペーストから形成することができ、次いで、不活性雰囲気内で、箔２１０の融点より低い温度で焼成される。ペーストは、箔２１０の表面全体を覆ってオープンコーティングとしてプリントすることも、箔２１０の選択された領域上でプリントすることもできる。一般に、箔２１０の選択された領域を覆ってアンダープリントペーストをプリントすることがより経済的である。銅箔２１０を銅アンダープリント２１２と共に使用したとき、銅アンダープリントペースト内のガラスが銅箔２１０の酸化腐食を遅らせ、したがって、酸素ドープ焼成が使用される場合、箔２１０の表面全体をコーティングすることが好ましい。好適な銅アンダープリントの一例は、Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから入手可能なＥＰ３２０である。
【００２７】
図４Ｂは、個別化コンデンサ構造を作製する第２段階を示す側面図である。ここでは、コンデンサ誘電材料が前処理済み箔２１０上にスクリーン印刷され、第１のコンデンサ誘電層２２０を形成する。コンデンサ誘電材料は、例えば、厚膜誘電インクとすることができる。誘電インクは、例えば、ペーストから形成することができる。好適なコンデンサ誘電ペーストの一例は、Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから得ることが可能なＥＰ３１０である。次いで、第１のコンデンサ誘電層２２０を乾燥させる。
【００２８】
図４Ｃは、個別化コンデンサ構造を作製する第３段階を示す側面図である。ここでは、第２のコンデンサ誘電層２２５を被着して乾燥させる。他の実施形態では、より粗いメッシュスクリーンを介して単層のコンデンサ誘電材料を堆積し、１回のプリントで均等な厚さを実現することができる。
【００２９】
図４Ｄは、個別化コンデンサ構造を作製する第４段階を示す側面図である。ここでは、第２のコンデンサ誘電層２２５を覆って電極２３０を形成して乾燥させる。電極２３０は、例えば、厚膜金属性インクをスクリーン印刷することによって形成することができる。銅箔２１０を銅アンダープリント２１２と共に使用したとき、銅電極を使用することができる。好適な銅電極ペーストの一例は、Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから得ることが可能なＥＰ３２０である。一般に、第２のコンデンサ誘電層２２５の表面積は、電極２３０の表面積より大きくするべきである。
【００３０】
次いで、第１のコンデンサ誘電層２２０、第２のコンデンサ誘電層２２５、電極２３０が同時に焼成される。この焼成は、例えば、窒素厚膜炉内で、ピーク温度９００℃で行うことができる。厚膜の第１及び第２のコンデンサ誘電層２２０,２２５は、例えば、チタン酸バリウムなど高誘電率機能相、様々なドーパント、及びガラスフリット相で形成することができる。同時焼成中には、ガラスフリット相が軟化し、機能相及びドーパント相を濡らし、ガラス−セラミックマトリクス内で機能相とドーパントの分散を生み出すように融合する。同時に、電極（層）２３０の銅電極粉末は、軟化したガラスフリット相によって濡らされ、共に焼結して固体電極を形成する。電極（層）２３０は、同時焼成に由来する、高ｋ誘電体２２８に対する強い結合を有する。焼成後の構造が、図４Ｅに第５段階を示す側面図で示されている。
【００３１】
図４Ｆは、図４Ｅに示した個別化コンデンサ構造の平面図で、仕上げられた個別化コンデンサ構造２００を示している。この図４Ｆでは、箔２１０上の４つの個別化コンデンサ２４０が示されている。しかし、任意の数のオｋ別かコンデンサ２４０を、様々なパターンで、箔２１０上で構成することができる。
【００３２】
本明細書で説明されている、箔上に形成されたコンデンサでは、「ペースト」又は「インク」という用語は、電子材料業界内で使用される従来の用語に対応することができ、全体的に厚膜組成物を示している。典型的には、アンダープリントペーストの金属成分は、金属箔内の金属に一致させる。例えば、銅箔が使用されるならば、アンダープリントとして銅ペーストを使用することができる。他の応用例の各例は、銀箔及びニッケル箔を同様の金属アンダープリントペーストと対にする。厚膜ペーストを使用し、アンダープリントと受動構成部品を共に形成することができる。
【００３３】
一般に、厚膜ペーストは、セラミック、ガラス、金属、又は他の固体の細粒が、可塑剤、分散剤、及び有機溶剤の混合物内で溶解されたポリマー内で分散されたものを含んでいる。銅箔上で使用するための好ましいコンデンサペーストは、窒素雰囲気内で良好なバーンアウトを有する有機溶剤を有する。そのような溶剤は、一般に、高分子量エチルセルロースなど、非常に少量の樹脂を含有し、その場合、スクリーン印刷に適した粘度を生成するために少量が必要であるにすぎない。さらに、硝酸バリウム粉末など酸化成分が誘電粉末混合物内に混和されたものは、有機成分が窒素雰囲気内で燃焼する助けとなる。固体は、本質的に不活性な液体媒質（溶剤）と混合され、次いで、３ロールミル（ｔｈｒｅｅ−ｒｏｌｌ  ｍｉｌｌ）上で分散され、スクリーン印刷に適したペーストのような組成物を形成する。任意の本質的に不活性な液体を溶剤として使用することができる。例えば、増粘剤及び／もしくは安定剤ならびに／又は他の一般的な添加剤を有する、又は有さない様々な有機液体を溶剤として使用することができる。
【００３４】
高誘電率（高ｋ）厚膜コンデンサ誘電ペーストは、一般に、少なくとも１つの高ｋ機能相粉末及び少なくとも１つのガラス粉末が、少なくとも１つの樹脂及び溶剤からなる溶剤系内で分散されたものを含有する。溶剤系は、スクリーン印刷されて、稠密な、空間的に十分画定された膜をもたらすように設計される。高ｋ機能相粉末は、５００を越えるバルク誘電率を有し、一般式ＡＢＯ３を有するペロブスカイト型強誘電組成物を含むことができる粉末として説明することができる。そのような組成物の各例には、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＴｉＯ３、ＣａＴｉＯ３、ＰｂＺｒＯ３、ＢａＺｒＯ３、ＳｒＺｒＯ３、又はそれらの混合物が含まれる。代替の元素をＡ及び／又はＢ位置に置換することによって、Ｐｂ（Ｍｇ１／３  Ｎｂ２／３）Ｏ３及びＰｂ（Ｚｎ１／３  Ｎｂ２／３）Ｏ３など、他の組成物もまた可能である。好適な高ｋ機能相粉末は、富士チタン工業株式会社から得ることが可能なチタン酸バリウムである。上述した組成物のドープされた、また混合された金属バージョンもまた好適である。ドーピング及び混合は、主に、材料が「Ｘ７Ｒ」又は「Ｚ５Ｕ」標準など業界定義を満たすために、必要な末端使用の特性仕様、例えば、必要なキャパシタンス温度係数（ＴＣＣ）を達成するように行われる。
【００３５】
ペースト内のガラスは、例えば、Ｃａ−Ａｌホウケイ酸塩、Ｐｂ−Ｂａホウケイ酸塩、Ｍｇ−Ａｉケイ酸、希土類ホウ酸塩、及び他の同様のガラス組成物とすることができる。ゲルマニウム酸鉛（Ｐｂ５Ｇｅ３Ｏ１１）など、高ｋガラス−セラミック粉末が好ましい。
【００３６】
電極層を形成するために使用されるペーストは、銅、ニッケル、銀、銀含有貴金属組成物のいずれかの金属粉末、又はこれらの化合物の混合物に基づくものとすることができる。銅粉末組成物が好ましい。
【００３７】
本明細書で述べられている個別化コンデンサ構造は、キャパシタンスを増大するために、多層の誘電体及び電極を使用して製造することができる。
【００３８】
上述した例では、誘電体は、厚膜ペーストをスクリーン印刷することによって形成されるものとして述べられている。しかし、溶液コーティングによる堆積、キャストオンカパー（ｃａｓｔ  ｏｎ  ｃｏｐｐｅｒ）プロセス、又はスパッタリングなど、他の方法を使用することもできる。他の方法として、誘電体を被着し、次いでフォトデファイン（光学構成；ｐｈｏｔｏ  ｄｅｆｉｎｅｄ）することができる。さらに、電極層は、スクリーン印刷することによって形成されるものとして述べられている。しかし、スパッタリングによる堆積、電極金属を誘電層表面上にめっき又は蒸着することなど、他の方法を使用することもできる。さらに、フォトデファインされたペーストを使用することもできる。
【００３９】
図５Ａ及び図５Ｂは、平面型コンデンサ積層薄板の作製方法を説明するための側面図である。図５Ａは、図５Ｂに示されている平面型コンデンサ積層薄板の作製方法の第１段階を示す立断面図である。ここでは、第１の金属箔３１０が提供されている。この第１の金属箔３１０は、例えば、銅、銅を主成分とする材料、及び他の金属から作製することができる。好ましい金属箔３１０は、裏面処理銅箔、両面処理銅箔、及び、多層プリント回路板業界内で一般に使用される他の銅箔など、主に銅からなる箔を含んでいる。いくつかの好適な銅箔の各例は、Ｏｌｉｎ  Ｂｒａｓｓ  （Ｓｏｍｅｒｓ  Ｔｈｉｎ  Ｓｔｒｉｐ）及びＪＥＣから入手可能なものである。金属箔３１０の厚さは、例えば、約１〜１００ミクロン、好ましくは３〜７５ミクロン、最も好ましくは、約１／３オンス（１０．３３ｇ）と１オンス（３０．９８ｇ）銅箔の間に対応する１２〜３６ミクロンの範囲内とすることができる。
【００４０】
スラリー材料又は溶液を金属箔３１０上に注型又は被覆し、乾燥及び硬化させ、第１の誘電層３１２を形成することができ、その結果、被覆金属箔３００となる。積層薄板の誘電層又は各層は、有機化合物、セラミック、セラミックで充填された有機化合物、及びそれらの混合物の各層から選択することができる。硬化は、スラリーが熱可塑性のものである場合、例えば、３５０℃でベークすることによって行うことができる。スラリーが熱硬化性材料である場合、より高い硬化温度を使用することができる。ポリマーを一部分だけ硬化し、ポリマーの「Ｂ」ステージ状態を生み出すことが意図されている場合、硬化は、例えば、１２０〜２００℃で乾燥させることによって実行することができる。
【００４１】
第１の誘電層３１２を形成するために使用される溶液は、例えば、溶媒内で溶解されたポリマーを含むことができる。スラリー材料は、例えば、高誘電率（高ｋ）フィラー／セラミックフィラー又は機能相を有するポリマー溶媒溶液を含むことができる。スラリー又は溶液として好適なポリマーは、それだけには限らないが、例えば、エポキシ樹脂又はポリイミド樹脂を含むことができる。高ｋ機能相は、５００より大きい誘電率を有する材料として定義することができ、一般式ＡＢＯ３のペロブスカイトを含むことができる。好適なフィラーには、例えば、結晶性チタン酸バリウム（ＢＴ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ランタン鉛、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、ニオブ酸マグネシウム鉛（ＰＭＮ）、チタン酸カルシウム銅が含まれる。フィラーは、粉末形態とすることができる。好適な高ｋフィラー相は、Ｆｅｒｒｏ  Ｃｏｒｐｏｒａｔｉｏｎ、Ｔａｍ  Ｃｅｒａｍｉｃｓ、富士チタン工業株式会社から得ることが可能なチタン酸バリウムである。
【００４２】
５００より低い誘電率を有する機能相もまた、他の理由で適切とすることができる。そのような材料は、チタン、タンタル、ハフニウム、ニオブの酸化物を含むことができる。
【００４３】
誘電層３１２が熱可塑性である、又は一部分だけ硬化される場合、２枚の被覆金属箔３００を、図５Ａに矢印によって示されている方向で、熱及び圧力の下で共に積層し、図５Ｂに示されている平面型コンデンサ構造３２０を形成することができる。
【００４４】
誘電層３１２が熱硬化性である場合、薄い接着層を誘電層３１２の一方又は両方に被着することができる。商用熱硬化性誘電体には、Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから入手可能なポリイミドグレードが含まれる。
【００４５】
図５Ｂを参照すると、積層により誘電層３１２から単一の誘電層３１４が形成される。得られる誘電層３１４は、例えば、積層後４〜２５ミクロン程度の薄い層とすることができる。平面型コンデンサ積層薄板３２０は、銅−誘電層−銅積層薄板である。金属−誘電層−金属構造を形成するために使用することができる埋込みコンデンサ材料／プロセスには、ＭｏｔｏｒｏｌａにライセンスされたＶａｎｔｉｃｏのＰｒｏｂｅｌｅｃ８１ＣＦＰ、ならびに、日立化成工業株式会社のＭＣＦ６０００Ｅ、三井金属鉱業株式会社のＭＲ−６００、松下電工株式会社のＲ−０８８０、住友ベークライト株式会社のＡＰＬ−４０００など樹脂被覆箔製品が含まれる。
【００４６】
誘電層３１４を形成する他の方法は、フィラー入り（ｆｉｌｌｅｄ）、又はフィラーなしの（ｕｎｆｉｌｌｅｄ）熱可塑性ポリマーを箔３１０上に注型すること、及び第２の被覆されない箔をフィラー入り熱可塑性ポリマーに直接積層することができる。さらに他の作製方法は、誘電層３１４を単一の膜として別々に形成し、熱と圧力を使用して、第１の金属箔３１０及び第２の金属箔３１０に積層することを含んでいる。さらに他の作製方法は、誘電層３１４を単一の膜として別々に形成し、金属のシード層を前記別々に形成された誘電層の両側上にスパッタし、次いで、無電解又は電解めっき技術を使用して追加の金属をシード層上にめっきすることを含んでいる。好適な平面型コンデンサ積層薄板には、Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  ＣｏｍｐａｎｙのＩｎｔｅｒｒａ（商標）ＨＫ０４シリーズ、Ｅ．Ｉ．ｄｕＰｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  ＣｏｍｐａｎｙのＩｎｔｅｒｒａ（商標）ＨＫ１１シリーズ、Ｓａｎｍｉｎａによってライセンスを受けた積層薄板業者のＢＣ−２０００及びＢＣ−１０００、Ｏａｋ−Ｍｉｔｓｕｉ  ＴｅｃｈｎｏｌｏｇｉｅｓのＦａｒａｄＦｌｅｘシリーズ、Ｒｏｈｍ  ａｎｄ  Ｈａａｓ  Ｅｌｅｃｔｒｏｎｉｃ  ＭａｔｅｒｉａｌｓのＩｎＳｉｔｅ（商標）埋込みコンデンサシリーズ、Ｇｏｕｌｄ  ＥｌｅｃｔｒｏｎｉｃｓのＴＣＣ（商標）、３ＭのＣ−Ｐｌｙが含まれる。
【００４７】
図６Ａ及び図６Ｂは、本発明による電力コアデバイスを作製するための平面型コンデンサ積層薄板の初期段階を示す図で、電力コアデバイスを作製するための平面型コンデンサ積層薄板の側面図である。
【００４８】
また、図６Ａは、図５Ｂに示した平面型コンデンサ積層薄板の側面図である。ここでは、（図６Ａには示されていない）フォトレジストが金属箔３１０のそれぞれに被着される。しかし、箔３１０の一方だけエッチングされるように、フォトレジストの一方だけがイメージング及び現像される。次いで、残りのフォトレジストすべてが、標準的なプリント配線板処理条件を使用して剥離される。好適なフォトレジストの一例は、Ｅ．Ｉ．ｄｕ  Ｐｏｎｔ  ｄｅ  Ｎｅｍｏｕｒｓ  ａｎｄ  Ｃｏｍｐａｎｙから入手可能なＲｉｓｔｏｎ（登録商標）フォトレジストであろう。
【００４９】
図６Ｂは、得られるエッチング済みの平面型コンデンサ積層薄板３４０の側面図である。ここでは、エッチングによって金属箔３１０の一部分が除去された一方の側を示し、一方、他方の金属箔３１０は元のままである。
【００５０】
図７は、本発明による電力コアデバイスの第１段階の立断面図である。厚膜の、箔上で形成された個別化コンデンサ２４０を含む箔２１０が、平面型コンデンサ層３４０に積層されている。箔上コンデンサ構造を裏返し、箔の構成部品面を平面型コンデンサ積層薄板３４０のエッチング済み側に積層し、図７に示されている電力コアデバイスのサブパートを形成することができる。他の方法として、箔上コンデンサ構造の箔側を平面型コンデンサ積層薄板のエッチング済み側に積層することができる。積層は、例えば、標準的なプリント配線板プロセスにおいてＦＲ４エポキシプリプレグ（ｅｐｏｘｙ  ｐｒｅｐｒａｇ）３６０を使用して実行することができる。本実施形態では、エポキシプリプレグタイプ１０６を使用することができる。好適な積層条件は、２８インチＨｇ（９４．８２ｋＰａ）に真空引きされた（ｅｖａｃｕａｔｅｄ）真空チャンバ内で、１８５℃、２０８ｐｓｉｇ（１４３４．１１ｋＰａ）、１時間とすることができる。シリコンゴムプレスパッド、及び滑らかなＰＴＦＥで充填されたガラスリリースシートを箔２１０及び３１０と接触させ、エポキシで積層薄板が共に接着するのを防止することができる。誘電プリプレグ及び積層材料は、例えば、標準的なエポキシ、高Ｔｇエポキシ、ポリイミド、ポリテトラフルオロエチレン、シアン酸エステル樹脂、フィラー入り樹脂系、ＢＴエポキシ、ならびに、絶縁をもたらす他の樹脂及び積層薄板など、任意のタイプの誘電材料とすることができる。リリースシートを箔と接触させ、回路層間で、エポキシで積層薄板が共に接着するのを防止することができる。得られるサブパート４００は、一方の側上の箔２１０と他方の側上の箔３１０によってカプセル化される。
【００５１】
電力コアの他の設計は、個別化コンデンサ層の構成部品側をパターン形成された平面型コンデンサ積層薄板まで積層することを含むことができる。そのような方法は、適切な層を接続するために、異なるエッチングパターン形成及びバイア形成を必要とすることになる。これらなど他の設計は、同じ設計要件を達成することができる。
【００５２】
代替のエッチングパターンを、上述した電力コアデバイスの実施形態（すなわち、フェースダウン）と共に使用し、同様の電気機能を生み出すこともできる。
【００５３】
図８は、本発明による電力コアデバイスの第２段階の立断面図である。積層後に、箔上で形成されたコンデンサ箔２１０及び平面型コンデンサ箔３１０にフォトレジストが被着される。標準的なプリント配線板処理条件を使用して、そのフォトレジストがイメージング、現像され、金属箔がエッチングされ、フォトレジストが剥離される。エッチングにより、箔２１０内でトレンチ２６５が生成され、第１の電極２３０と箔２１０との電気的な接触が断ち切られ、箔２１０から第２の電極２７０が作製されている。任意の関連する回路もまた、箔２１０から作成される。また、エッチングにより、平面型コンデンサ箔３１０上で、電極２８０と、関連する回路とが生成される。
【００５４】
電力コアは、層を積層する他のシーケンス、例えば、最初に図６に示されている平面型コンデンサ積層薄板３４０のイメージング済みの側を他のプリント配線板層に積層し、イメージングされていない箔３１０にフォトレジストを被着し、箔をエッチングし、フォトレジストを剥離し、次いで、埋込み個別化コンデンサ層を平面型コンデンサ積層薄板に積層することによって形成することができる。
【００５５】
図９乃至図１５は、電力コアデバイスの最終段階となる図８の様々な立断面図である。平面型コンデンサ積層薄板３４０と埋込み個別化コンデンサ２４０とを備えた電力コアデバイス５００は、「電力コアパッケージ」と呼ばれる複数のパッケージ内に組み込むことができる。電力コアパッケージは、プリント配線板、ＩＣパッケージ、モジュール、インターポーザなどとすることができる。
【００５６】
図９には、追加のプリプレグ層と金属層が電力コアに積層された電力コアデバイスの立断面図で、追加のプリプレグ層４６０と金属層４１０が電力コアに積層された電力コアデバイス５００が示されている。さらに、穿設されためっきスルーホールバイア４２０が形成されている。このスルーホールバイア４２０は、メタライズされ、導電ペーストもしくはインクで、又は非導電性の材料で充填することができる。
【００５７】
図１０は、誘電膜の「ビルドアップ」層が電力コアに積層された電力コアデバイスの立断面図で、対称的な（平衡）スタックアップ電力コアデバイスの立断面図を示している。電力コアデバイスのこの実施形態は、反りの回避など機械的な考慮すべき点により保証される場合、使用することができる。これは、電力コアデバイスが複数の埋込み個別化コンデンサ層と複数の平面型コンデンサ層とを備えた本発明の一実施形態を示している。
【００５８】
図１１は、誘電膜の、組み合わせられた「ビルドアップ」層が電力コアに被着された電力コアデバイスの立断面図で、誘電膜５２０の、組み合わせられた「ビルドアップ」層が電力コアに被着された（典型的には、積層された）電力コアデバイスを示している。ビルドアップ層は、電力コアの周りで対称にも非対称にも構成することができる。ビルドアップ層は、誘電膜、（スピンコート又はカーテンコートされた）液体、又は（例えば、銅箔など）金属の層上で被覆された樹脂として、あるいは、強化プリプレグ、例えばＢステージ樹脂として被着（積層）することができる。強化は、織布又は不織布、無機（例えば、ガラス）又は有機（例えば、アラミド繊維）とすることができる。
【００５９】
図１２は、ビルドアップ層の表面上の、メタライズされたマイクロバイア（ブラインドバイア）接続及び回路を含む追加の「ビルドアップ」層を有する電力コアデバイスの立断面図である。
【００６０】
マイクロバイア６４０は、レーザ穿孔によって、又はフォトリソグラフィによって、又は深さが制御された機械穿孔によって形成することができる。ビルドアップ層の表面及びマイクロバイアホール壁の初期メタライゼーションは、金属シード層６２０、例えば、無電解銅を堆積することによって行われる。シード層堆積は、表面上で堆積された触媒、例えば、本実施形態ではパラジウム、あるいは、ビルドアップ層全体にわたって分散された触媒又は金属前駆体によって活性化することができる。他の方法として、ビルドアップ層は、マイクロバイア穿設後に金属シード層が堆積される金属の層（銅箔）によって覆うことができる。
【００６１】
図１３は、ビルドアップ層の表面上のパターン形成済み導体を備えた電力コアデバイスの立断面図である。導体パターン形成は、ビルドアップ層を覆う、連続する金属カバーから始めて、セミアディティブプロセス（ＳＡＰ）、又は「テントアンドエッチ（ｔｅｎｔ  ＆  ｅｔｃｈ）」プロセスを用いて、あるいはパターンめっきによって、あるいは修正されたパネルめっき／テントアンドエッチプロセスによって行うことができる。図１３には、ビルドアップ層の表面上のパターン形成済み導体６６０が示されている。
【００６２】
マイクロバイア６４０は、電気めっきプロセス中にめっき銅６８０で充填する（めっきシャット）ことも、導電インク又はペーストで充填することも、非導電性の材料で充填することも、第１の誘電ビルドアップ層の上端上に被着される第２の誘電ビルドアップ層によって充填されるように未充填のままとすることもできる。
【００６３】
図１４は、ビルドアップ層の表面上のパターン形成済み導体と、同様の形で形成、メタライズ、パターン形成された後続のビルドアップ層とを備えた電力コアデバイスの立断面図である。さらに図１４は、平面型コンデンサ層７２０をビルドアップ誘電体内に組み込むことができることを示している。マイクロバイアを下にあるマイクロバイアの位置に対して積み重ねることができ、あるいは、それらを互い違いにすることができる。積み重ねられたバイアは、金属で充填することを必要とする。次いで、パッケージは、高温はんだ付けステップでフリップチップのバンプに接続し、より低い温度のはんだ付けステップで、はんだ継手を介してプリント配線板に接続することができる。導電性の、典型的には銅のフィーチャは、Ｘ−Ｙ軸において導体を、またＺ軸においてバイアを介して、はんだ継手に対する連続的な接続を形成する。
【００６４】
図１５は、個別化コンデンサがビルドアップ誘電体層内に組み込まれた電力コアデバイスの立断面図で、個別化コンデンサ７４０もまた、ビルドアップ誘電体層内に組み込まれている。
【００６５】
図１６は、電力コアが、フリップチップのバンプに接続され、はんだ継手を介してプリント配線板に接続された電力コアデバイスの立断面図である。電力コアデバイスが、高温はんだ付けステップでフリップチップ７８０のバンプ７６０に接続され、より低い温度のはんだ付けステップで、はんだ継手７９０を介してプリント配線板に接続された、電力コアデバイスを示している。
【００６６】
また、図１６には、半導体デバイス、例えば、フリップチップ７８０の少なくとも１つの端子に対する（第１及び第２の電極を有する）埋込み個別化コンデンサの接続関係が示されている。この半導体デバイスは、集積回路とすることができる。
【００６７】
図１７は、電力コアの平面型コンデンサ層が、フリップチップボールグリッドアレイ構造の上端層を形成するようにビルドアップマイクロバイア膜層として形成される電力コアデバイスの立断面図である。埋込み個別化コンデンサ８１０は、電力コアとして平面型コンデンサ層８４０に並列で接続され、平面型コンデンサ層８４０は、ビルドアップマイクロバイア膜層として形成され、フリップチップボールグリッドアレイ構造の上端層を形成する。電力コアデバイスのこの実施形態は、平面型コンデンサの誘電体を作製するために、セラミックで充填されたポリマー膜８３０を使用することができる。そのポリマー膜８３０は、順次ビルドプロセスの一部として、下にあるマイクロバイアビルドアップ層上で積層することができる。下にある層は、平面型コンデンサの１つの電極として機能することができる金属の部分（典型的には銅）を有する。ポリマー膜８３０の積層後に、メタライゼーションがポリマー膜８３０上に形成される。具体的には、マイクロバイアとメタライゼーションラインが形成され、集積回路の信号端子及び電力／接地端子の経路設定を可能にする。その構造は又はんだバンプを介して集積回路を取り付けることができるパッドを有する。さらに、上端電極が形成され、平面型コンデンサ構造を完成する。この平面型コンデンサ構造は、適切な電力／接地フィーチャ８２０に電気的に接続されている。
【００６８】
本発明の電力コアデバイスは、少なくとも１つの信号層を介して相互接続される電力コアを備えている。この電力デバイスは複数の信号層を備えることができ、この信号層は、導電バイアを介して接続されている。
【００６９】
各層が個々に構築され、次いで１つのステップで積層される垂直相互接続（バイアが充填されたバンプ、印刷バンプ、エッチングバンプ、めっきバンプ）の各例を、本発明において使用することができる。埋込み平面型コンデンサと埋込みディスクリート（ｄｉｓｃｒｅｔｅ）コンデンサの組合せもまた、いわゆる「コアなし／積重ねバイアパッケージ」に適用可能である。１つのそのような例は、（松下を介して入手可能な）ＡＬＩＶＨ（Ａｎｙ  Ｌａｙｅｒ  Ｉｎｔｅｒｓｔｉｔｉａｌ  Ｖｉａ  Ｈｏｌｅ）プロセスである。ＡＬＩＶＨプロセスはまた、平面型コンデンサ及びディスクリートコンデンサを組み込むことができる。別のそのような積重ねバイアプロセスは、平面型コンデンサ及びディスクリートコンデンサを同様の形で組み込むことができる（株式会社東芝を介して入手可能な）Ｂ２ｉｔプロセス（登録商標）である。他の各例には、ＮＭＢＩ（Ｎｅｏ  Ｍａｎｈａｔｔａｎ  Ｂｕｍｐ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）（株式会社ノース）、及びＰＡＬＡＰ（ｐａｔｔｅｒｎｅｄ  ｐｒｅｐｒｅｇ  ｌａｙ−ｕｐ  ｐｒｏｃｅｓｓ）（株式会社デンソー）が含まれる。
【００７０】
本発明の電力コアデバイスは、インターポーザ、プリント配線板、マルチチップモジュール、エリアアレイパッケージ、システムオンパッケージ、システムインパッケージなどから選択することができる。
【実施例】
【００７１】
平面型コンデンサ積層薄板とディスクリート埋込みセラミックコンデンサとを含む構造を設計してテストした。平面型コンデンサ積層薄板は配電平面を形成し、埋込みコンデンサは、２つの内部金属層上で配置するように設計された。３つの異なるコンデンサの設計、すなわち、タイプＡ、タイプＢ、タイプＣがあった。各タイプについて、有効コンデンササイズ（面積）１ｍｍ２、４ｍｍ２、９ｍｍ２を有する複数のコンデンサが、２つの内部金属層のそれぞれに配置された。コンデンサの設計は、箔電極の相対位置及びサイズ、誘電体のサイズ、ならびにスクリーン印刷銅電極のサイズが異なっていた。さらに、２枚の銅箔電極を絶縁するクリアランス（間隙）の設計が異なり、また、埋込みコンデンサを、上方の次の金属層に接続するバイアの位置及び数が異なっていた。例えば、９ｍｍ２サイズコンデンサでは、タイプＡ設計は４個のバイア接続を扱い、タイプＢは２８個のバイアを有し、タイプＣは５２個のバイアを有した。３つのタイプすべてについて、スクリーン印刷導体がコンデンサの一方の電極を形成し、誘電体によってスクリーン印刷導体から分離された箔が他方のコンデンサ電極として機能した。
【００７２】
図１８は、箔側から見たタイプＡのディスクリートコンデンサを示す図である。このタイプＡのディスクリートコンデンサの設計は、箔側から見たとき、方形フォームファクタを有し、第１の箔電極９００が、コンデンサの幅を跨いで延びるスクリーン印刷導体に接続されていた。この箔電極９００は、他方のコンデンサ電極として機能する第２の箔電極９１０から２５０ミクロン間隙９２０によって分離されていた。この間隙９２０は、コンデンサの幅を跨いで延びていた。この第２の箔電極９１０は、コンデンサ長の約４／５の長さを有するコンデンサの幅を跨いで延びていた。直径１５０ミクロンのバイア接続９３０が、次の金属層に対して、コンデンサの上方で形成され、箔側から見たとき、２つの電極のそれぞれの右上隅部に配置された。すべてのサイズについて、各電極内で２つのバイアが使用された。
【００７３】
図１９は、箔側から見たタイプＢのディスクリートコンデンサを示す図である。このタイプＢのディスクリートコンデンサの設計は、箔側から見たとき、方形フォームファクタを有し、２つの第１の箔電極１０００,１００５がスクリーン印刷導体に接続されていた。各電極は、コンデンサの上端及び底部でコンデンサの幅を跨いで延び、それぞれ長さがコンデンサの長さの１／５であった。これらの電極は、他方のコンデンサ電極として機能する第２の箔電極１０１０から、コンデンサの幅を跨いで延びる２５０ミクロン間隙１０２０によって分離されていた。この第２の電極１０１０は、長さがコンデンサの長さの３／５よりわずかに短かった。直径１５０ミクロンのバイア接続１０３０が、次の金属層に対して、コンデンサの上方で形成され、コンデンサの上端及び底部でコンデンサ電極の幅を跨いで１列で均一に配置され、スクリーン印刷導体に接続していた。コンデンサの第２の電極は、コンデンサの各側の長さに沿って、１列のバイアを有していた。９ｍｍ２サイズについては、２８個のバイアが使用された。
【００７４】
図２０は、箔側から見たタイプＣのディスクリートコンデンサを示す図である。このタイプＣのディスクリートコンデンサの設計は、箔側から見たとき、方形フォームファクタを有していた。第１の箔電極１１００は、スクリーン印刷導体に接続し、第２のコンデンサ電極１１１０の周りで、方形の「絵画用額縁」のようなフィーチャを形成した。第２のコンデンサ（箔）電極１１００もまた方形であり、連続する２５０ミクロン間隙１１２０によって、周囲の第１の箔電極１１００から分離されていた。次の金属層に対する、コンデンサの上方の直径１５０ミクロンのバイア接続１１３０が、スクリーン印刷導体に接続された第１のコンデンサ（箔）電極１１００の４つの側すべてに均一に配置され、９ｍｍ２サイズについて合計３２個のバイアであった。コンデンサの第２の電極は、９ｍｍ２サイズについて２０個のバイアを有し、電極の周部の周りで均一に配置された。
【００７５】
個々のコンデンサの電気的なパラメータ（キャパシタンス、抵抗、インダクタンス）が、バイア接続を有する場合と有さない場合で測定された。個々のコンデンサについてインピーダンス対周波数応答が測定され、その測定された応答がシミュレーションモデルによって生成された曲線と比較された。次いで、そのモデルを使用し、埋込みコンデンサアレイについて従来の、ならびに最新の設計規則を適用して、いくつかのコンデンサアレイのインピーダンスをシミュレーションした。
【００７６】
＜結果＞
バイア接続を有さない、１、４、９ｍｍ２サイズのタイプＡ、Ｂ、Ｃコンデンサについてのキャパシタンス、抵抗、インダクタンスは、ベクトルネットワークアナライザ、及びＳＯＬＴ較正を使用する２ポート測定法を使用して測定された。５００ミクロン間隔を有する同軸スタイルの接地−信号プローブを使用し、コンデンサＳパラメータを測定し、そのコンデンサの実数インピーダンス成分と虚数インピーダンス成分が計算された。表１（バイアなし）及び表２（バイアあり）において、コンデンサ１,４,９は、タイプＡ設計のものであり、コンデンサ２,５,８は、タイプＢ設計のものであり、コンデンサ３,６,７は、タイプＣ設計のものである。コンデンサ１からコンデンサ３は、サイズが１ｍｍ×１ｍｍであり、コンデンサ４からコンデンサ６は、サイズが２ｍｍ×２ｍｍであり、コンデンサ７からコンデンサ９は、サイズが３ｍｍ×３ｍｍであった。
【００７７】
【表１】
2006196886.tif 000003
【００７８】
これは、予想されたように、キャパシタンスがサイズと共に増大し、設計タイプと共にあまり変わらないことを示す。バイア接続を有さない場合、３つのタイプすべてのインダクタンス値は、かなり似ている。バイア接続を有する場合、タイプＡ、Ｂ、Ｃのコンデンサについての同じパラメータは、同じ機器及び方法を使用して測定された。
【００７９】
【表２】
2006196886.tif 000004
【００８０】
データは、コンデンサタイプ、及びバイアの数とその位置が、コンデンサの抵抗及びインダクタンスに大きく影響を及ぼすことを示した。
【００８１】
バイア接続を有する、また有さない２つのタイプＣコンデンサについてのインピーダンス対周波数応答が測定された。上記でリストされているコンデンサ３について、結果は、バイア接続を有する場合、有さない場合両方の条件について約３０ミリオームのインピーダンスと、バイアを有さないコンデンサについての約９００ＭＨｚからバイアを有する場合の約５００ＭＨｚへの、バイア接続による共振周波数シフトとを示した。バイアを有さないコンデンサ６について、結果は、共振周波数約３５０ＭＨｚで約１０ミリオームのインピーダンスと、バイアを有する場合の条件について、共振周波数約２００ＭＨｚで約２０ミリオームのインピーダンスとを示した。
【００８２】
サイズの異なる２つのコンデンサタイプについて、測定された周波数応答と、モデル化された応答との良好な相関が観察された。
【００８３】
スルーホールインダクタンスの寄与がある場合とない場合で、平面型コンデンサインピーダンス対平面型コンデンサについての周波数応答のシミュレーションが実行された。スルーホール相互接続の面積は、総面積の約１％であった。スルーホールインダクタンスがない１つの平面型コンデンサの周波数応答は、共振周波数約３００ＭＨｚでインピーダンスが約８０ミリオームであり、一方、スルーホールインダクタンスがある２つの平面型コンデンサを有する場合の周波数応答は、共振周波数約２５０ＭＨｚでインピーダンスが約３０ミリオームであった。
【００８４】
様々な個々のコンデンサの測定結果及びモデル化結果に基づいて、６４個のディスクリート埋込みコンデンサのアレイにコンデンサ間の最小間隔５００μｍの従来の設計規則を適用したものについて、モデル化及びシミュレーションが実行された。コンデンサアレイのインピーダンス応答によりかなり均一な低インピーダンス値が生み出されるように、サイズが異なる、また共振周波数が異なるコンデンサが選択された。１００ＭＨｚから１ＧＨｚ範囲内で達成されたインピーダンスは、約４０ｍΩ未満であった。
【００８５】
１つの側当たり１．１５から２．５ｍｍでサイズ決めされたコンデンサのアレイについて、より要求の多い間隔設計規則を適用する測定結果及びモデル化結果に基づいて、０．７ｍΩのインピーダンスが１００ＭＨｚから１ＧＨｚ周波数範囲内で達成された。
【００８６】
電力平面から分離された、比誘電率３．８を有する３８ミクロン厚基板上で経路設定された１００本の結合されない伝送ラインについてのシミュレーションモデルが設計された。その伝送ラインは、１０ミル（０．２５４ｍｍ）で離隔され、長さ１５ｍｍ、幅２．８２ミル（０．０７１６ｍｍ）であり、各ラインは、電力に対して、また接地平面に対して９９オーム抵抗で終端された（５０オームライン終端）。ある場合では、電力平面は、１４ミクロン厚基板上で接地平面の反対側にあった。その基板は、比誘電率３．８、ロスタンジェント０．０２を有する。別の場合では、電力平面は、比誘電率１１、ロスタンジェント０．０２を有する１４ミクロン厚基板上で接地平面の反対側にあった。２０ｐｓ立ち上がり／立ち下がり時間を有する、８０ｐｓパルス幅を有する５ＧＨｚ方形波ビットストリームを生成する出力ドライバを使用して１００本の伝送ラインすべてを駆動し、中央に位置する伝送ラインの「アイ」パターン応答を得た。誘電率３．８を有する電力平面基板である第１の場合についてのアイパターンについて、得られるアイ開口高さは、２．４７９９ボルトであった。同じ条件と、誘電率１１を有する電力平面基板とを用いた第２の場合についての応答では、アイ開口高さは、第１の場合に優る著しい改善である２．６９２９ボルトであった。伝送ライン間の間隔を３ミル（０．０７６２ｍｍ）に変更し、５０の結合ライン対を得た。他の条件すべてを同じままとして、アイパターン応答を得た。誘電率３．８を有する電力平面基板であるこの第１の結合ラインの場合についてのアイパターンは、２．５２９７ボルトのアイ開口高さになった。同じ条件と、誘電率１１を有する電力平面基板とを用いた第２の結合ラインの場合についての応答では、アイ開口高さは、第１の場合に優る改善である２．６８１３ボルトであった。より高い誘電率の電力平面基板も、やはりアイパターン応答が改善した。
【００８７】
同時スイッチングノイズ（ＳＳＮ）の解析用の、平面型電力平面基板に加えてディスクリート減結合コンデンサを含む構成についてのシミュレーションモデルが構築された。このシミュレーションモデルは、電力平面から分離された、比誘電率３．８を有する３８ミクロン厚基板上の５０の結合伝送ライン対を有していた。その伝送ラインは、３ミル（０．０７６２ｍｍ）で離隔され、長さ１５ｍｍ、幅２．８２ミル（０．０７１６ｍｍ）であり、各ラインは、電力平面及び接地平面に対して９９オーム抵抗で終端された（５０オームライン終端）。いくつかの場合では、電力平面は、１４ミクロン厚基板上で接地平面の反対側にあった。その基板は、比誘電率３．８、ロスタンジェント０．０２を有する。他の場合では、電力平面は、比誘電率１１、ロスタンジェント０．０２を有する１４ミクロン厚基板上で接地平面の反対側にあった。２０ｐｓ立ち上がり／立ち下がり時間を有する、８０ｐｓパルス幅を有する５ＧＨｚ方形波ビットストリームを生成する出力ドライバを使用して１００本の伝送ラインすべてを同時に駆動し、電力平面上で生成されたノイズ電圧を得た。ＳＭＴか埋込みディスクリートかというタイプとコンデンサの数における変化が解析された。コンデンサは、ドライバ部、又は伝送ラインの近端の領域内に位置していた。
【００８８】
ある場合では、５０対の結合ライン（合計１００本のライン）、すなわち２５個のＳＭＴコンデンサを有する構成が、伝送ラインのドライバ端部で、１ライン対置きに、ライン対１で開始し、次がライン対３、ライン対５０で終わって配置された。平面型電力平面基板は、３．８の誘電率を有していた。各ＳＭＴコンデンサは、１００ｎＦのキャパシタンス、約２０５ｐＨの等価直列インダクタンス（ＥＳＬ）、１００ミリオームの等価直列抵抗（ＥＳＲ）を有していた。２０ｐｓ立ち上がり／立ち下がり時間を有する、８０ｐｓパルス幅を有する５ＧＨｚ方形波ビットストリームを使用し、１００本の伝送ラインすべてを同時に駆動し、電力平面上のノイズ電圧を測定した。これは、各コンデンサが１ｎＦのキャパシタンス、約３３ｐＨの等価直列インダクタンス（ＥＳＬ）、９ミリオームの等価直列抵抗（ＥＳＲ）を有する埋込みディスクリートコンデンサについて再現された。この構成における平面型電力平面基板は、１１の誘電率を有していた。誘電率３．８の平面型電力平面基板を用いた、２５個のＳＭＴコンデンサについての電力平面上の電圧変動には、約−０．１ボルトから＋０．１５ボルトのピーク間電圧変動があり、一方、誘電率１１の平面型電力平面基板を用いた、２５個の埋込みディスクリートコンデンサについての電力平面上の電圧変動には、約−０．０５ボルトから＋０．０５ボルトの、電力平面上のピーク間電圧変動があった。出力ドライバの同時スイッチングによって生成された電力平面ノイズの著しい低減は、埋込み個別化コンデンサと、より高い誘電率の平面型電力平面基板の使用に起因していた。
【００８９】
埋込み個別化コンデンサ構成と等価のノイズ低減を実現するであろうＳＭＴコンデンサの数を決定するために、追加のＳＭＴコンデンサがＳＭＴモデルに追加された。５０個、７５個、１００個のＳＭＴコンデンサがモデル化された。５０個ＳＭＴコンデンサ構成は、あらゆるライン対のドライバ端部でコンデンサを配置することによって達成された。７５個コンデンサ構成は、１つ置きのライン対のドライバ端部にそれぞれ位置するコンデンサの第２グループを追加することによって達成され、１００個コンデンサ構成は、伝送ラインの第１の対から５０番目の対までのドライバ端部でコンデンサの２×５０アレイを生成するようにＳＭＴコンデンサを追加することによって達成された。
【００９０】
５０個のＳＭＴコンデンサ及び誘電率３．８の平面型基板についての電力平面上の電圧変動には、約−０．１２ボルトから＋０．１２ボルトの、電力平面上のピーク間電圧変動があった。７５個のＳＭＴコンデンサ及び誘電率３．８の平面型基板についての電力平面上の電圧変動には、約−０．１ボルトから＋０．１ボルトの、電力平面上のピーク間電圧変動があった。１００個のＳＭＴコンデンサ及び誘電率３．８の平面型基板についての電力平面上の電圧変動には、約−０．０７５ボルトから＋０．１ボルトの、電力平面上のピーク間電圧変動があった。４つのＳＭＴコンデンサ構成すべてにおいて、出力ドライバの同時スイッチングの結果として、２５個のコンデンサ及び誘電率１１の電力平面を有する埋込みディスクリートコンデンサ構成より高い電力平面ノイズ、又は電圧変動が生じた。
【図面の簡単な説明】
【００９１】
【図１】インピーダンス低減と電力減衰又はオーバーシュートを弱めるための典型的な従来のコンデンサを使用した回路構成図である。
【図２】インピーダンス低減と電力減衰又はオーバーシュートを弱めるために使用される従来の表面実装（ＳＭＴ）コンデンサを有するプリント配線組立体の立断面図である。
【図３】本発明による電力コアデバイスの立断面図である。
【図４Ａ】個別化コンデンサ構造を作製する第１段階を示す側面図である。
【図４Ｂ】個別化コンデンサ構造を作製する第２段階を示す側面図である。
【図４Ｃ】個別化コンデンサ構造を作製する第３段階を示す側面図である。
【図４Ｄ】個別化コンデンサ構造を作製する第４段階を示す側面図である。
【図４Ｅ】個別化コンデンサ構造を作製する第５段階を示す側面図である。
【図４Ｆ】図４Ｅに示した個別化コンデンサ構造の平面図である。
【図５Ａ】平面型コンデンサ積層薄板の作製方法（第１段階）を説明するための側面図である。
【図５Ｂ】平面型コンデンサ積層薄板の作製方法（第２段階）を説明するための側面図である。
【図６Ａ】本発明による電力コアデバイスを作製するための平面型コンデンサ積層薄板の初期段階を示す図（その１）である。
【図６Ｂ】本発明による電力コアデバイスを作製するための平面型コンデンサ積層薄板の初期段階を示す図（その２）である。
【図７】本発明による電力コアデバイスの第１段階の立断面図である。
【図８】本発明による電力コアデバイスの第２段階の立断面図である。
【図９】追加のプリプレグ層及び金属層が電力コアに積層された電力コアデバイスの立断面図である。
【図１０】誘電膜の「ビルドアップ」層が電力コアに積層された電力コアデバイスの立断面図である。
【図１１】誘電膜の、組み合わせられた「ビルドアップ」層が電力コアに被着された電力コアデバイスの立断面図である。
【図１２】ビルドアップ層の表面上の、メタライズされたマイクロバイア（ブラインドバイア）接続及び回路を含む追加の「ビルドアップ」層を有する電力コアデバイスの立断面図である。
【図１３】ビルドアップ層の表面上のパターン形成済み導体を備える電力コア構造の立断面図である。
【図１４】ビルドアップ層の表面上のパターン形成済み導体と、同様の形で形成、メタライズ、パターン形成された後続のビルドアップ層とを備えた電力コアデバイスの立断面図である。
【図１５】個別化コンデンサがビルドアップ誘電体層内に組み込まれた電力コアデバイスの立断面図である。
【図１６】電力コアが、フリップチップのバンプに接続され、はんだ継手を介してプリント配線板に接続された電力コアデバイスの立断面図である。
【図１７】電力コアの平面型コンデンサ層が、フリップチップボールグリッドアレイ構造の上端層を形成するようにビルドアップマイクロバイア膜層として形成される電力コアデバイスの立断面図である。
【図１８】箔側から見たタイプＡのディスクリートコンデンサを示す図である。
【図１９】箔側から見たタイプＢのディスクリートコンデンサを示す図である。
【図２０】箔側から見たタイプＣのディスクリートコンデンサを示す図である。
【符号の説明】
【００９２】
２  電源
４,６,８  コンデンサ
１０  ＩＣデバイス
４０  ＩＣデバイス
４１  ランド
４４  はんだフィレット
５０,６０  ＳＭＴコンデンサ
７２,７３,７４,７５  回路ライン
８０,９０,１００,１１０  バイア（ｖｉａ；ビア）
８２  バイアパッド
１２０,１２２  導体平面
２００  個別化コンデンサ構造（層）
２１０  金属箔
２１２  アンダープリント
２２０  第１のコンデンサ誘電層
２２５  第２のコンデンサ誘電層
２２８  高ｋ誘電体
２３０  第１の電極
２４０  個別化コンデンサ
２６５  トレンチ
２７０  第２の電極
２８０  電極
３００  被覆金属箔
３１０  金属箔
３１２  誘電層
３１４  単一の誘電層
３２０  平面型コンデンサ構造
３４０  平面型コンデンサ積層薄板
３６０  エポキシプレプルグ
４００  電力コアデバイスのサブパート
４１０  金属層
４２０  めっきスルーホールバイア
４６０  追加のプリプレグ層
５００  電力コアデバイス
５２０  誘電膜
６２０  金属シード層
６４０  マイクロバイア
６６０  パターン形成済み導体
６８０  めっき銅
７２０  平面型コンデンサ層
７４０  個別化コンデンサ
７６０  バンプ
７８０  フリップチップ
７９０  はんだ継手
８１０  埋込み個別化コンデンサ
８２０  電力／接地フィーチャ
８３０  ポリマー膜
８４０  平面型コンデンサ構造
９００,１０００,１００５,１１００  第１の箔電極
９１０,１０１０,１１１０  第２の箔電極
９２０,１０２０,１１２０  間隙
９３０,１０３０,１１３０  バイア接続
【図１】
2006196886.tif 000005
【図２】
2006196886.tif 000006
【図３】
2006196886.tif 000007
【図４Ａ】
2006196886.tif 000008
【図４Ｂ】
2006196886.tif 000009
【図４Ｃ】
2006196886.tif 000010
【図４Ｄ】
2006196886.tif 000011
【図４Ｅ】
2006196886.tif 000012
【図４Ｆ】
2006196886.tif 000013
【図５Ａ】
2006196886.tif 000014
【図５Ｂ】
2006196886.tif 000015
【図６Ａ】
2006196886.tif 000016
【図６Ｂ】
2006196886.tif 000017
【図７】
2006196886.tif 000018
【図８】
2006196886.tif 000019
【図９】
2006196886.tif 000020
【図１０】
2006196886.tif 000021
【図１１】
2006196886.tif 000022
【図１２】
2006196886.tif 000023
【図１３】
2006196886.tif 000024
【図１４】
2006196886.tif 000025
【図１５】
2006196886.tif 000026
【図１６】
2006196886.tif 000027
【図１７】
2006196886.tif 000028
【図１８】
2006196886.tif 000029
【図１９】
2006196886.tif 000030
【図２０】
2006196886.tif 000031
【外国語明細書】
2006196886000001.pdf