(57)【要約】【課題】ゲート絶縁膜が部分的に薄膜化することを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、トランジスタが形成される素子領域を他の領域から分離する素子分離膜２を形成する工程と、素子領域２に位置するシリコン基板１に、ゲート絶縁膜３を形成する工程と、ゲート絶縁膜３上にゲート電極４を形成する工程とを具備し、ゲート絶縁膜３を形成する工程は、素子領域２に位置するシリコン基板１に、熱酸化膜３ａを形成する工程と、熱酸化膜３ａ上に酸化シリコン膜３ｂを、気相法により形成する工程と、酸化シリコン膜３ｂをアニール処理する工程とを具備する。【選択図】      図２
2006261495.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。
【請求項２】
シリコン基板に、トランジスタが形成される素子領域を他の領域から分離する素子分離膜を形成する工程と、
前記素子領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記素子領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。
【請求項３】
シリコン基板に、トランジスタのチャネル領域を他の領域から分離する素子分離膜を形成する工程と、
前記チャネル領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記チャネル領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。
【請求項４】
前記素子分離膜を形成する工程は、
前記シリコン基板に溝を形成する工程と、
前記溝の中に絶縁物を埋め込む工程と、
を具備する請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記酸化シリコン膜を形成する工程は、ＣＶＤ法により前記酸化シリコン膜を形成する工程である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記酸化シリコン膜をアニール処理する工程において、酸素が添加された窒素雰囲気中、又は酸素が添加されたアルゴン雰囲気中で、前記酸化シリコン膜をアニール処理する請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記酸化シリコン膜をアニール処理する工程において、プラズマ雰囲気中で前記酸化シリコン膜をアニール処理する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記酸化シリコン膜をアニール処理する工程において、雰囲気に水素を添加する請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記酸化シリコン膜をアニール処理する工程において、前記シリコン基板を４００℃以上６００℃以下に加熱する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
シリコン基板に、第１のトランジスタが形成される第１領域を他の領域から分離する第１の素子分離膜、及び第２のトランジスタが形成される第２領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１領域に位置するシリコン基板に、前記第１のトランジスタのゲート絶縁膜を形成する工程と、
前記第２領域に位置するシリコン基板に、前記第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のトランジスタのゲート絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第１のトランジスタのゲート絶縁膜を形成する工程は、
前記第１領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
シリコン基板に、第１のトランジスタのチャネルとなる第1領域を他の領域から分離する第１の素子分離膜、及び第２のトランジスタが形成される第２領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１領域に位置するシリコン基板に、前記第１のトランジスタのゲート絶縁膜を形成する工程と、
前記第２領域に位置するシリコン基板に、前記第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のトランジスタのゲート絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第１のトランジスタのゲート絶縁膜を形成する工程は、
前記第１領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程と、
を具備する半導体装置の製造方法。
【請求項１２】
前記第２のトランジスタの動作電圧は、前記第１のトランジスタの動作電圧より低く、
前記第２のトランジスタのゲート絶縁膜を形成する工程は、前記第２領域に位置するシリコン基板を熱酸化する工程である請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のトランジスタのゲート絶縁膜を形成する工程において、前記熱酸化膜及び前記酸化シリコン膜それぞれが、前記第２領域にも形成され、
前記第１のトランジスタのゲート絶縁膜を形成する工程と、前記第２のトランジスタのゲート絶縁膜を形成する工程の間に、前記第２領域に位置する前記熱酸化膜及び前記酸化シリコン膜を除去する工程を具備する請求項１０〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上にＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜をアニール処理する工程と、
を具備する半導体装置の製造方法。
【請求項１５】
シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート絶縁膜は、前記シリコン基板を熱酸化することにより形成された熱酸化膜と、前記熱酸化膜上に形成された酸化シリコン膜と、
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離膜が半導体基板に埋め込まれた半導体装置の製造方法及び半導体装置に関する。特に本発明は、ゲート絶縁膜が部分的に薄膜化することを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図８は、従来の半導体装置の第１の例を説明する為の断面図である。本例に示す半導体装置は、動作電圧が高い（例えば１５Ｖ以上）のトランジスタを有している。このトランジスタは、素子分離膜１０２によって他の領域から分離されている。チャネル領域に位置するシリコン基板１００には、ゲート絶縁膜１０３が熱酸化法により形成されており、ゲート絶縁膜１０３上にはゲート電極１０４が形成されている。ゲート電極１０４の側壁はサイドウォール１０５によって覆われている。また、シリコン基板１００には、低濃度不純物領域１０６ａ，１０６ｂ、並びにソース及びドレインとなる不純物領域１０７ａ，１０７ｂそれぞれが形成されている。
【０００３】
素子分離膜１０２は、ＬＯＣＯＳ法によって形成される。すなわち、シリコン基板１００上には、開口パターンを有する窒化シリコン膜（図示せず）が形成される。次いで、窒化シリコン膜をマスクとしてシリコン基板１００をエッチングする。これにより、シリコン基板１００には溝が形成される。次いで、シリコン基板１００を熱酸化する。これにより、シリコン基板１００のうち溝が形成された部分には、素子分離膜１０２が形成される。その後、窒化シリコン膜を除去する。
【０００４】
図９（Ａ）は、従来の半導体装置の第２の例を説明する為の断面図である。本図に示す半導体装置の構造は、素子分離膜１０２の構造を除いて第１の例と同一である。本例において、素子分離膜１０２はＳＴＩ構造を有しており、シリコン基板１００に形成された溝１０１に埋め込まれている（例えば特許文献１参照）。
【特許文献１】特開２０００−２２１４１号公報（図６）
【０００５】
図９（Ｂ）は、図９（Ａ）のＡ−Ａ断面図である。溝１０１は、シリコン基板１００を異方性エッチングすることにより形成されているため、側壁１０１ａの傾斜は急である。このため、点線で囲んだ拡大図に示すように、ゲート絶縁膜１０３のうち、溝１０１に隣接する部分である端部１０３ａは、ゲート絶縁膜１０３の他の部分と比べて薄くなりやすい（例えば３／５以下）。
【０００６】
この理由は以下の通りである。一般に、シリコンの酸化速度は面方位によって異なる。これに対し、端部１０３ａの下に位置するシリコン基板１００の面方位が、ゲート絶縁膜１０３の他の部分の下に位置するシリコン基板１００の面方位と異なるため、ゲート絶縁膜１０３の成長速度は端部１０３ａで遅くなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置には、動作電圧が異なる複数種類のトランジスタが形成される場合が多い。低電圧で動作するトランジスタは高密度に集積することが望まれるため、このトランジスタの素子分離膜はＳＴＩ構造が望ましい。一方、高電圧で動作するトランジスタの素子分離膜をＳＴＩ構造にした場合、上記したようにゲート絶縁膜の縁が他の部分より薄くなるため、トランジスタの動作電圧を十分に高くできない場合がある。
【０００８】
なお、素子分離膜の表面をシリコン基板の表面より上に位置させることにより、溝の端部が露出しないようにする方法も考えられる。しかし、この場合においても、酸化速度を上げて膜厚を厚くすると、酸化種（酸素や水）が素子分離膜を透過してしまい、上記した問題が生じる。また、この構造において溝の端部を露出させないようにするには、加工精度が要求されるため、生産性が低下する。
【０００９】
一方、高電圧で動作するトランジスタの素子分離膜をＬＯＣＯＳ法で形成することも考えられるが、素子分離膜の幅を狭められないため、低電圧で動作するトランジスタと高電圧で動作するトランジスタとを高集積で形成することができない。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート絶縁膜が部分的に薄膜化することを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
【００１２】
この半導体装置の製造方法によって製造される半導体装置のゲート絶縁膜は、熱酸化膜と酸化シリコン膜とを積層した構造である。酸化シリコン膜は、気相法によって形成されるため、薄膜化する部分が生じにくい。このため、ゲート絶縁膜が部分的に薄膜化することを抑制できる。
【００１３】
本発明に係る他の半導体装置の製造方法は、シリコン基板に、トランジスタが形成される素子領域を他の領域から分離する素子分離膜を形成する工程と、
前記素子領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記素子領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
【００１４】
本発明に係る他の半導体装置の製造方法は、シリコン基板に、トランジスタのチャネル領域を他の領域から分離する素子分離膜を形成する工程と、
前記チャネル領域に位置する前記シリコン基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記チャネル領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
【００１５】
これらの半導体装置の製造方法によって製造される半導体装置のゲート絶縁膜は、熱酸化膜と酸化シリコン膜とを積層した構造である。酸化シリコン膜は、気相法によって形成されるため、素子分離膜に隣接する部分で薄膜化しにくい。従って、ゲート絶縁膜が素子分離膜に隣接する部分で薄膜化することを抑制できる。
【００１６】
前記素子分離膜を形成する工程は、前記シリコン基板に溝を形成する工程と、前記溝の中に絶縁物を埋め込む工程とを具備してもよい。また、前記酸化シリコン膜を形成する工程は、ＣＶＤ法により前記酸化シリコン膜を形成する工程であるのが好ましい。
【００１７】
前記酸化シリコン膜をアニール処理する工程において、酸素が添加された窒素雰囲気中、又は酸素が添加されたアルゴン雰囲気中で、前記酸化シリコン膜をアニール処理するのが好ましい。この場合、プラズマ雰囲気中で前記酸化シリコン膜をアニール処理するのが好ましい。また、雰囲気に水素を添加するのが好ましい。また、前記シリコン基板を４００℃以上６００℃以下に加熱するのが好ましい。
【００１８】
本発明に係る他の半導体装置の製造方法は、シリコン基板に、第１のトランジスタが形成される第１領域を他の領域から分離する第１の素子分離膜、及び第２のトランジスタが形成される第２領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１領域に位置するシリコン基板に、前記第１のトランジスタのゲート絶縁膜を形成する工程と、
前記第２領域に位置するシリコン基板に、前記第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のトランジスタのゲート絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第１のトランジスタのゲート絶縁膜を形成する工程は、
前記第１領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
【００１９】
本発明に係る他の半導体装置の製造方法は、シリコン基板に、第１のトランジスタのチャネルとなる第1領域を他の領域から分離す第１の素子分離膜、及び第２のトランジスタが形成される第２領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１領域に位置するシリコン基板に、前記第１のトランジスタのゲート絶縁膜を形成する工程と、
前記第２領域に位置するシリコン基板に、前記第２のトランジスタのゲート絶縁膜を形成する工程と、
前記第１のトランジスタのゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のトランジスタのゲート絶縁膜上に第２ゲート電極を形成する工程と、
を具備し、
前記第１のトランジスタのゲート絶縁膜を形成する工程は、
前記第１領域に位置する前記シリコン基板に、熱酸化膜を形成する工程と、
前記熱酸化膜上に酸化シリコン膜を、気相法により形成する工程と、
前記酸化シリコン膜をアニール処理する工程とを具備する。
【００２０】
これらの半導体装置の製造方法において、前記第1のトランジスタのゲート絶縁膜を形成する工程と、前記第２のトランジスタのゲート絶縁膜を形成する工程とは、どちらが先に行われてもよい。
また、前記第２のトランジスタの動作電圧は、前記第１のトランジスタの動作電圧より低い場合、前記第２のトランジスタのゲート絶縁膜を形成する工程は、前記第２領域に位置するシリコン基板を熱酸化する工程であってもよい。
【００２１】
前記第１のトランジスタのゲート絶縁膜を形成する工程において、前記熱酸化膜及び前記酸化シリコン膜それぞれが、前記第２領域にも形成され、
前記第１のトランジスタのゲート絶縁膜を形成する工程と、前記第２のトランジスタのゲート絶縁膜を形成する工程の間に、前記第２領域に位置する前記熱酸化膜及び前記酸化シリコン膜を除去する工程を具備してもよい。
【００２２】
本発明に係る他の半導体装置の製造方法は、シリコン基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を具備し、
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜上にＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜をアニール処理する工程とを具備する。
【００２３】
この半導体装置の製造方法によって製造される半導体装置のゲート絶縁膜は、ＳＯＧ膜と酸化シリコン膜とを積層した構造である。ＳＯＧ膜は液体を塗布することによって形成されるため、薄膜化する部分が生じにくい。このため、ゲート絶縁膜が部分的に薄膜化することを抑制できる。
【００２４】
本発明に係る半導体装置は、シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、
前記ゲート絶縁膜は、前記シリコン基板を熱酸化することにより形成された熱酸化膜と、前記熱酸化膜上に形成された酸化シリコン膜とを具備する。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置は、素子分離膜がトレンチアイソレーション法により形成され、かつ、ゲート絶縁膜の厚さが２０ｎｍ以上のトランジスタ（例えば動作電圧が１５Ｖ以上のトランジスタ）を有している。なお、図２（Ｂ）は図２（Ａ）のＡ−Ａ断面図である。
【００２６】
まず、図１（Ａ）に示すように、シリコン基板１に、酸化窒化シリコン膜及び窒化シリコン膜（それぞれ図示せず）を、この順に積層し、これら窒化シリコン膜及び酸化シリコン膜に、開口部を形成する。次いで、窒化シリコン膜をマスクとしてシリコン基板１をエッチングする。これにより、シリコン基板１には、素子分離膜が埋め込まれる溝１ａが形成される。
【００２７】
次いで、溝１ａの中及び窒化シリコン膜上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、この酸化シリコン膜をＣＭＰ法により研磨する。これにより、窒化シリコン膜上に位置する酸化シリコン膜が除去される。次いで、窒化シリコン膜を、所定の膜厚になるまでＣＭＰ法により研磨し、さらに、残留している窒化シリコン膜及び酸化窒化シリコン膜をエッチバックする。これにより、シリコン基板１の溝１ａには素子分離膜２が埋め込まれる。なお、溝１ａの上端部に隣接する素子分離膜２は、エッチバックの際に除去される。
【００２８】
次いで、図１（Ｂ）に示すように、シリコン基板１を熱酸化する。熱酸化温度は、例えば７５０℃以上９００℃以下である。これにより、素子領域に位置するシリコン基板１には、熱酸化膜３ａが形成される。熱酸化膜３ａの厚さは、２０ｎｍ未満であるのが好ましい。なお、本熱酸化工程では、ウェット熱酸化法を用いるのが好ましい。
【００２９】
次いで、図１（Ｃ）に示すように、熱酸化膜３ａ上を含む全面上に、酸化シリコン膜３ｂを気相法（例えばＣＶＤ法）により形成する。このときの原料ガスとしては、例えばＳｉＨ４とＯ２が用いられる。また、ＴＥＯＳとＯ２が用いられてもよい。また、シリコン基板１の加熱温度は、溝１ａのコーナー部分が酸化されない程度の温度にする。
【００３０】
これにより、シリコン基板１には、熱酸化膜３ａ及び酸化シリコン膜３ｂをこの順に積層したゲート絶縁膜３が形成される。ゲート絶縁膜３の一部が酸化シリコン膜３ｂによって構成されているため、ゲート絶縁膜３が素子分離膜２に隣接する部分で薄膜化することを抑制できる。なお、ゲート絶縁膜３の厚さは、酸化シリコン膜３ｂの厚さによって調節される。
【００３１】
次いで、図１（Ｄ）に示すように、酸化シリコン膜３ｂをアニール処理する。これにより、酸化シリコン膜３ｂの膜質が改善され、ゲート絶縁膜３の電気耐圧性が向上する。
【００３２】
なお、アニール処理時のシリコン基板１の温度は、４００℃以上６００℃以下が好ましく、また雰囲気の圧力は１Ｐａ以上１００Ｐａ以下が好ましい。また、これら温度及び圧力は、溝１ａのコーナー部分が酸化されない程度であるのが好ましい。
【００３３】
また、アニール処理時には、雰囲気にＯ２とＡｒを混合したガス（例えばＯ２が５％ｗｔ以下）、又はＯ２とＮ２を混合したガス（例えばＮ２が９５％ｗｔ以下）を供給するのが好ましい。さらには、これらのガスにＨ２を添加するのが好ましい。この際、Ｈ２は、Ｏ２の１倍以上２倍以下添加されるのが好ましい。
また、アニール処理時には、上記したガスをプラズマ化するのが好ましい。
【００３４】
次いで、図２（Ａ）及び図２（Ｂ）に示すように、ゲート絶縁膜３上を含む全面上にポリシリコン膜を、例えばＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３上及びその周囲に位置する素子分離膜２上には、ゲート電極４が形成される。その後、レジストパターンを除去する。
【００３５】
次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを導入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。
【００３６】
次いで、ゲート電極４上を含む全面上に酸化シリコン膜をＣＶＤ法により形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。なお、この工程において、酸化シリコン膜３ｂのうち、ゲート電極４で覆われていない部分は除去される。
【００３７】
次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１には、ＳＴＩ構造を有する素子分離膜２、及びトランジスタが形成される。
【００３８】
以上、本発明の第１の実施形態によれば、ゲート絶縁膜３は、熱酸化膜３ａ及び酸化シリコン膜３ｂをこの順に積層した構造を有する。酸化シリコン膜３ｂは気相法によって形成されるため、ゲート絶縁膜３が素子分離膜に隣接する部分で薄膜化することを、抑制できる。また、酸化シリコン膜３ｂに、アニール処理を行っている。これにより、酸化シリコン膜３ｂの膜質が改善され、ゲート絶縁膜３の耐圧性が十分に高くなる。
従って、ゲート絶縁膜３の耐電圧特性の低下が抑制され、トランジスタの動作電圧を高くすることができる。
【００３９】
また、ゲート絶縁膜３の下層には熱酸化膜３ａが形成されている。このため、ゲート絶縁膜３とシリコン基板１の界面の構造は従来と同じになり、トランジスタの特性や信頼性の低下が抑制される。
【００４０】
また、ゲート絶縁膜３を形成するときの熱酸化量が多いほど、ゲート絶縁膜３の端部が丸くなる。また、この熱酸化量が多いほど溝１ａの側壁が熱酸化されるため、素子分離膜２とシリコン基板１の界面に生じるストレスが大きくなる。これに対し、本実施形態では、ゲート絶縁膜３を形成するときに必要な熱酸化量が従来と比べて少なくすることができる。従って、ゲート絶縁膜３の端部が丸くなること、及び素子分離膜２とシリコン基板１の界面にストレスが生じることそれぞれを、従来と比べて抑制することができる。
【００４１】
なお、本実施形態において、ゲート絶縁膜３の酸化シリコン膜３ｂは気相法によって形成したが、酸化シリコン膜３ｂをＳＯＧ（Spin On Glass）膜により形成してもよい。この場合において、ＳＯＧ膜はスピンコート法によって形成される。また、形成されたＳＯＧ膜には、上記した実施形態と同様の手法によりアニール処理が行われる。
【００４２】
図３は、酸化シリコン膜３ｂをアニール処理することの効果を説明する為のグラフである。本グラフは、ゲート絶縁膜３における、印加電圧とリーク電流量の関係を示すグラフである。点線は、酸化シリコン膜３ｂにアニール処理を加えない場合の測定結果の一例であり、実線は、酸化シリコン膜３ｂにプラズマ（使用ガスはＯ２＋Ｎ２＋Ｈ２）を用いたアニール処理を加えた場合の測定結果の一例である。なお、それぞれの例において、熱酸化膜３ａの厚さは２０ｎｍであり、酸化シリコン膜３ｂの厚さは６０ｎｍである。
【００４３】
酸化シリコン膜３ｂにアニール処理を行わない場合、ゲート絶縁膜３のリーク電流量は、印加電圧の電界強度＝４ＭＶ／ｃｍを境に急激に増加する。電界強度４ＭＶ／ｃｍは、厚さが８０ｎｍのゲート絶縁膜３に３２Ｖの電圧を加えることに相当する。ゲート絶縁膜３の厚さのばらつきを考慮すると、ゲート絶縁膜３の厚さが８０ｎｍの場合におけるトランジスタの動作電圧の上限は、２５Ｖ程度でなる。
【００４４】
これに対し、酸化シリコン膜３ｂにプラズマを用いたアニール処理を加えた場合、ゲート絶縁膜３のリーク電流量は、印加電圧の電界強度＝６．５ＭＶ／ｃｍを境に急激に増加する。すなわち、ゲート絶縁膜３は、電界強度６．５ＭＶ／ｃｍまで耐えることができる。この条件では、ゲート絶縁膜３の厚さが８０ｎｍの場合におけるトランジスタの動作電圧の上限を５０Ｖ程度とすることができる。
このグラフから、酸化シリコン膜３ｂにアニール処理を加えることにより、ゲート絶縁膜３の耐圧性が向上し、トランジスタの動作電圧の上限を高くできることが分かる。
【００４５】
図４の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本例により形成されるトランジスタの構造は、第１の実施形態により形成されるトランジスタの構造とは異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４６】
まず、図４（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜（図示せず）及び窒化シリコン膜（図示せず）を形成し、これら酸化窒化シリコン膜及び窒化シリコン膜に開口部（図示せず）を形成する。次いで、窒化シリコン膜をマスクとして不純物イオンを注入する。これにより、シリコン基板１のうちソースが形成されるソース領域７０ｂとチャネル領域７０ａの間、及びドレインが形成されるドレイン領域７０ｃとチャネル領域７０ａの間それぞれには、パンチスルーストッパー領域となる不純物領域１６が形成される。
【００４７】
次いで、窒化シリコン膜をマスクとして、シリコン基板１をエッチングする。これにより、シリコン基板１には、素子分離膜が埋め込まれる溝１ｂが形成される。溝１ｂの底部及び側面に位置するシリコン基板１には、不純物領域１６が設けられている。その後、窒化シリコン膜及び酸化窒化シリコン膜を除去する。
【００４８】
次いで、溝１ｂの中に素子分離膜２を埋め込む。この工程は、第１の実施形態において素子分離膜“を溝１ａに埋め込む工程と同一である。なお、素子分離膜２は、チャネル領域７０ａとソース領域７０ｂの間、及びチャネル領域７０ａとドレイン領域７０ｃの間それぞれにも形成される。
【００４９】
次いで、シリコン基板１を熱酸化する。これにより、チャネル領域７０ａに位置するシリコン基板１には、熱酸化膜１３ａが形成される。なお、ソース領域７０ｂ及びドレイン領域７０ｃそれぞれに位置するシリコン基板１にも、熱酸化膜が形成される。なお、熱酸化膜１３ａの形成条件は、第１の実施形態における熱酸化膜３ａの形成条件と同一である。
【００５０】
次いで、図４（Ｂ）に示すように、ゲート絶縁膜２３上を含む全面上に、酸化シリコン膜１３ｂを形成する。酸化シリコン膜１３ｂの形成方法は、第１の実施形態における酸化シリコン膜３ｂの形成方法と同一である。
【００５１】
これにより、シリコン基板１には、熱酸化膜１３ａ及び酸化シリコン膜１３ｂをこの順に積層したゲート絶縁膜１３が形成される。ゲート絶縁膜１３の一部が酸化シリコン膜１３ｂによって構成されているため、ゲート絶縁膜１３が素子分離膜２に隣接する部分で薄膜化することを抑制できる。なお、ゲート絶縁膜１３の厚さは、酸化シリコン膜１３ｂの厚さによって調節される。
【００５２】
次いで、ゲート絶縁膜１３上にゲート電極１４を形成する。ゲート電極１４の形成方法は、第１の実施形態におけるゲート電極４の形成方法と同一である。次いで、ゲート電極１４上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４の側壁にはサイドウォール１５が形成される。
【００５３】
なお、この工程において、ソース領域７０ｂ及びドレイン領域７０ｃそれぞれに位置する熱酸化膜も除去される。また、酸化シリコン膜１３ｂのうちゲート電極１４で覆われていない部分も除去される。
【００５４】
次いで、ゲート電極１４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを導入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域１７ａ，１７ｂが形成される。
【００５５】
このようにして、シリコン基板１には素子分離膜２及びトランジスタが形成される。本実施形態においても、ゲート絶縁膜１３の酸化シリコン膜１３ｂが気相法によって形成されるため、第１の実施形態と同一の効果を得ることができる。
【００５６】
図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態で製造される半導体装置において、第１素子領域１０ａには、第１の実施形態で示したトランジスタが形成され、第２素子領域１０ｂには他のトランジスタが形成される。また、第２素子領域１０ｂに形成されるトランジスタの動作電圧は、第１素子領域１０ａに形成されるトランジスタの動作電圧（例えば１５Ｖ）より低く、例えば１．２Ｖ以上６Ｖ以下である。また、第２素子領域１０ｂに形成されるトランジスタは、第１素子領域１０ａに形成されるトランジスタより小型である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。なお、図６（Ｂ）は、図６（Ａ）のＢ−Ｂ断面図である。
【００５７】
まず、図５（Ａ）に示すように、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれに位置するシリコン基板１に、溝１ａを形成し、さらに溝１ａに素子分離膜２を埋め込む。これらの形成方法は、第１の実施形態と同一である。
【００５８】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれに位置するシリコン基板１には、熱酸化膜３ａが形成される。次いで、熱酸化膜３ａを含む全面上に酸化シリコン膜３ｂを形成する。これにより、第１素子領域１０ａにはゲート絶縁膜３が形成される。なお、熱酸化膜３ａ及び酸化シリコン膜３ｂの形成方法は、第１の実施形態と同一である。また、ゲート絶縁膜３の端部の薄膜化は、第１の実施形態と同様の作用により抑制される。
【００５９】
次いで、図５（Ｂ）に示すように、第１素子領域１０ａ及び第２素子領域１０ｂを含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、フォトレジスト膜５０は、第２素子領域１０ｂから除去される。次いで、フォトレジスト膜５０をマスクとして、酸化シリコン膜３ｂ及び熱酸化膜３ａをエッチングする。これにより、第２素子領域１０ｂに位置する酸化シリコン膜３ｂ及び熱酸化膜３ａが除去される。
【００６０】
その後、図５（Ｃ）に示すように、フォトレジスト膜５０を除去する。次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１０ｂにはトランジスタのゲート絶縁膜２３が形成される。ゲート絶縁膜２３はゲート絶縁膜３より薄い。
【００６１】
次いで、図６（Ａ）及び（Ｂ）に示すように、ゲート絶縁膜３、及びゲート絶縁膜２３それぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート絶縁膜３上にはゲート電極４が形成され、ゲート絶縁膜２３上にはゲート電極２４が形成される。
【００６２】
次いで、素子分離膜２及びゲート電極４，２４をマスクとして、シリコン基板１に不純物を注入する。これにより、第１素子領域１０ａに位置するシリコン基板１には低濃度不純物領域６ａ，６ｂが形成され、第２素子領域１０ｂに位置するシリコン基板１には低濃度不純物領域２６ａ，２６ｂが形成される。
【００６３】
次いで、ゲート電極４，２４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４，２４それぞれの側壁にはサイドウォール５，２５が形成される。この工程において、酸化シリコン膜３ｂのうちゲート電極４に覆われていない部分も除去される。
【００６４】
次いで、素子分離膜２、ゲート電極４，２４及びサイドウォール５，２５をマスクとして、シリコン基板１に不純物を再び注入する。これにより、第１素子領域１０ａには不純物領域７ａ，７ｂが形成され、第２素子領域１０ｂにはソース及びドレインとなる不純物領域２７ａ，２７ｂが形成される。
【００６５】
このようにして、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれにはトランジスタが形成される。本実施形態においても、第１の実施形態と同一の効果を得ることができる。
【００６６】
図７の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、第１素子領域１０ａに第２の実施形態で示したトランジスタが形成されることを除いて、第３の実施形態と同一である。以下、第２の実施形態又は第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６７】
まず、図７（Ａ）に示すように、第１素子領域１０ａに位置するシリコン基板１に溝１ｂを形成するとともに、第２素子領域１０ｂに位置するシリコン基板１に溝１ａを形成する。次いで、溝１ａ，１ｂそれぞれに素子分離膜２を埋め込む。これらの形成方法は、第２又は第３の実施形態と同一である。
【００６８】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれに位置するシリコン基板１には、熱酸化膜１３ａが形成される。次いで、熱酸化膜１３ａを含む全面上に酸化シリコン膜１３ｂを形成する。これにより、第１素子領域１０ａにはゲート絶縁膜１３が形成される。なお、熱酸化膜１３ａ及び酸化シリコン膜１３ｂの形成方法は、第２の実施形態と同一である。また、ゲート絶縁膜１３の端部の薄膜化は、第２の実施形態と同様の作用により抑制される。なお、第２素子領域１０ｂにも熱酸化膜１３ａ及び酸化シリコン膜１３ｂが形成される。
【００６９】
次いで、図７（Ｂ）に示すように、第１素子領域１０ａ及び第２素子領域１０ｂを含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、フォトレジスト膜５０は、第２素子領域１０ｂから除去される。次いで、フォトレジスト膜５０をマスクとして、酸化シリコン膜１３ｂ及び熱酸化膜１３ａをエッチングする。これにより、第２素子領域１０ｂに位置する酸化シリコン膜１３ｂ及び熱酸化膜１３ａが除去される。
【００７０】
その後、図７（Ｃ）に示すように、フォトレジスト膜５０を除去する。次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１０ｂにはトランジスタのゲート絶縁膜２３が形成される。ゲート絶縁膜２３はゲート絶縁膜１３より薄い。
【００７１】
次いで、ゲート絶縁膜３、及びゲート絶縁膜２３それぞれ上を含む全面上に、ポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート絶縁膜１３上にはゲート電極１４が形成され、ゲート絶縁膜２３上にはゲート電極２４が形成される。
【００７２】
次いで、素子分離膜２及びゲート電極１４，２４をマスクとして、シリコン基板１に不純物を注入する。これにより、第２素子領域１０ｂに位置するシリコン基板１には低濃度不純物領域２６ａ，２６ｂが形成される。次いで、ゲート電極１４，２４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４，２４それぞれの側壁にはサイドウォール１５，２５が形成される。
【００７３】
次いで、素子分離膜２、ゲート電極１４，２４及びサイドウォール２５をマスクとして、シリコン基板１に不純物を再び注入する。これにより、第１素子領域１０ａには不純物領域１７ａ，１７ｂが形成され、第２素子領域１０ｂにはソース及びドレインとなる不純物領域２７ａ，２７ｂが形成される。
【００７４】
このようにして、第１素子領域１０ａ及び第２素子領域１０ｂそれぞれにはトランジスタが形成される。本実施形態においても、第１の実施形態と同一の効果を得ることができる。
【００７５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ゲート酸化膜３，１３の酸化シリコン膜３ｂ，１３ｂをプラズマ窒化してもよいし、窒素イオンを注入してもよい。
【図面の簡単な説明】
【００７６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｄ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図３】酸化シリコン膜３ｂをアニール処理することの効果を説明する為のグラフ。
【図４】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図５】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図６】（Ａ）は図５（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）のＢ−Ｂ断面図。
【図７】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図８】従来の半導体装置の第１の例を説明する為の断面図。
【図９】従来の半導体装置の第２の例を説明する為の断面図。
【符号の説明】
【００７７】
１，１００…シリコン基板、１ａ，１ｂ…溝、２，１０２…素子分離膜、３，１３，２３，１０３…ゲート絶縁膜、３ａ，１３ａ…熱酸化膜、３ｂ，１３ｂ…酸化シリコン膜、４，１４，２４，１０４…ゲート電極、５，１５，２５，１０５…サイドウォール、６ａ，６ｂ，２６ａ，２６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１６，１７ａ，１７ｂ，２７ａ，２７ｂ，１０７ａ，１０７ｂ…不純物領域、１０ａ…第１素子領域、１０ｂ…第２素子領域、５０…レジストパターン、７０ａ…チャネル領域、７０ｂ…ソース領域、７０ｃ…ドレイン領域，１０１ａ…側壁、１０３ａ…端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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