(57)【要約】【課題】順次走査及び飛び越し走査を選択的に行うことができる走査駆動回路及び有機電界発光装置を提供する。【解決手段】本発明は、順次走査動作及び飛び越し走査動作を選択的に行うことができる走査駆動回路を開示する。走査駆動回路は、複数の走査ユニットを有する。走査信号を発生するための走査ユニットは、フリップフロップと、該フリップフロップを構成するラッチの出力信号を論理演算するための走査信号発生部とを備える。また、走査ユニットの出力とインパルス信号を論理演算して、走査信号及び発光制御信号を形成することができる。順次走査及び飛び越し走査動作を選択的に行う有機電界発光装置は、発光制御信号を出力する発光ドライバと、走査信号及びブースト信号を出力するプログラムドライバとを備える。発光ドライバ及びプログラムドライバは、モード選択信号に応じて、順次走査動作または飛び越し走査動作を行う。【選択図】図１
2006154811.tif 000002
【特許請求の範囲】
【請求項１】
複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数クロック信号に同期する奇数走査信号を発生するための奇数走査信号発生部と、
複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数クロック信号に同期する偶数走査信号を発生するための偶数走査信号発生部とを備え、
前記それぞれの奇数走査ユニットは、第１のラッチと、該第１のラッチの出力を受信する第２のラッチとを有する奇数フリップフロップと、
前記モード選択信号に応じて、前記第１のラッチの出力を反転し、前記第１のラッチの出力が反転された信号と前記第２のラッチの出力との論理演算を行うための奇数走査信号形成部とを備え、
前記それぞれの偶数走査ユニットは、第３のラッチと、該第３のラッチの出力を受信する第４のラッチとを有する偶数フリップフロップと、
前記モード選択信号に応じて、前記第３のラッチの出力を反転し、前記第３のラッチの出力が反転された信号と前記第４のラッチの出力との論理演算を行うための偶数走査信号形成部とを備えることを特徴とする順次走査及び飛び越し走査兼用の駆動回路。
【請求項２】
前記奇数クロック信号及び前記偶数クロック信号は、順次走査動作の場合、互いに反転した位相を有し、
飛び越し走査動作の場合、同じ位相を有することを特徴とする請求項１に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３】
前記奇数フリップフロップは、前記奇数クロック信号のハイレベル区間で入力される信号をサンプリングし、及び前記奇数クロック信号のロウレベル区間で前記サンプリングされた信号を格納するための第１のラッチと、
前記奇数クロック信号のロウレベル区間で前記第１のラッチの出力をサンプリングし、及び前記奇数クロック信号のハイレベル区間で前記サンプリングされた第１のラッチの出力を格納するための第２のラッチと、
を備えることを特徴とする請求項２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４】
前記第１のラッチは、前記奇数クロック信号のハイレベル区間で前記入力される信号をサンプリングするための第１のサンプラーと、
前記奇数クロック信号のロウレベル区間で前記第１のサンプラーの出力を格納するための第１のホルダーと、
を備えることを特徴とする請求項３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５】
前記第２のラッチは、前記奇数クロック信号のロウレベル区間で前記第１のラッチの出力をサンプリングするための第２のサンプラーと、
前記奇数クロック信号のハイレベル区間で前記第２のサンプラーの出力を格納するための第２のホルダーと、
を備えることを特徴とする請求項４に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６】
前記偶数フリップフロップは、前記偶数クロック信号のハイレベル区間で入力される信号をサンプリングし、及び前記偶数クロック信号のロウレベル区間で前記サンプリングされた信号を格納するための第３のラッチと、
前記偶数クロック信号のロウレベル区間で前記第３のラッチの出力をサンプリングし、及び前記偶数クロック信号のハイレベル区間で前記サンプリングされた第３のラッチの出力を格納するための第４のラッチと、
を備えることを特徴とする請求項３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項７】
前記第３のラッチは、前記偶数クロック信号のハイレベル区間で前記入力される信号をサンプリングするための第３のサンプラーと、
前記偶数クロック信号のロウレベル区間で前記第３のサンプラーの出力を格納するための第３のホルダーと、
を備えることを特徴とする請求項６に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項８】
前記第４のラッチは、前記偶数クロック信号のロウレベル区間で前記第３のラッチの出力をサンプリングするための第４のサンプラーと、
前記偶数クロック信号のハイレベル区間で前記第４のサンプラーの出力を格納するための第４のホルダーと、
を備えることを特徴とする請求項７に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項９】
前記奇数走査信号形成部は、前記モード選択信号に応じて、前記第２のラッチの出力を反転し、及びマスキングするための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と、前記第１のラッチの出力とのＮＡＮＤ演算を行うための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１０】
前記第１のＮＡＮＤゲートは、順次走査動作を行う場合、前記第２のラッチの出力を反転し、
飛び越し走査動作を行う場合、前記第２のラッチの出力をマスキングすることを特徴とする請求項９に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１１】
前記偶数走査信号形成部は、前記モード選択信号に応じて、前記第４のラッチの出力を反転し、及びマスキングするための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と、前記第３のラッチの出力とのＮＡＮＤ演算を行うための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項１０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１２】
前記第３のＮＡＮＤゲートは、順次走査動作を行う場合、前記第４のラッチの出力を反転し、
飛び越し走査動作を行う場合、前記第４のラッチの出力をマスキングすることを特徴とする請求項１１に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１３】
複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、クロック信号に同期する奇数走査信号を発生するための奇数走査信号発生部と、
複数の偶数走査ユニットを有し、前記モード選択信号に応じて、前記クロック信号に同期する偶数走査信号を発生するための偶数走査信号発生部とを備え、
前記それぞれの奇数走査ユニットは、第１のラッチと、該第１のラッチの出力を受信する第２のラッチとを有する奇数フリップフロップと、
前記モード選択信号に応じて、前記第１のラッチの出力を反転し、及び前記第１のラッチの出力が反転された信号と前記第２のラッチの出力との論理演算を行うための奇数走査信号形成部とを備え、
前記それぞれの偶数走査ユニットは、第３のラッチと、該第３のラッチの出力を受信する第４のラッチとを有する偶数フリップフロップと、
前記モード選択信号に応じて、前記第３のラッチの出力を反転し、及び前記第３のラッチの出力が反転された信号と前記第４のラッチの出力との論理演算を行うための偶数走査信号形成部とを備えることを特徴とする順次走査及び飛び越し走査兼用の駆動回路。
【請求項１４】
前記奇数走査信号発生部の奇数走査ユニットは、それぞれ互いに直列連結され、前記クロック信号の立ち上がりエッジでサンプリングされる奇数開始パルスを入力として有することを特徴とする請求項１３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１５】
前記偶数走査信号発生部の偶数走査ユニットは、それぞれ互いに直列連結され、前記クロック信号の立ち下がりエッジでサンプリングされる偶数開始パルスを入力として有することを特徴とする請求項１４に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１６】
前記奇数フリップフロップは、前記クロック信号のハイレベル区間で入力される信号をサンプリングし、及び前記クロック信号のロウレベル区間で前記サンプリングされた信号を格納するための第１のラッチと、
前記クロック信号のロウレベル区間で前記第１のラッチの出力をサンプリングし、及び前記クロック信号のハイレベル区間で前記サンプリングされた第１のラッチの出力を格納するための第２のラッチと、
を備えることを特徴とする請求項１５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１７】
前記第１のラッチは、前記クロック信号のハイレベル区間で前記入力される信号をサンプリングするための第１のサンプラーと、
前記クロック信号のロウレベル区間で前記第１のサンプラーの出力を格納するための第１のホルダーと、
を備えることを特徴とする請求項１６に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１８】
前記第２のラッチは、前記クロック信号のロウレベル区間で前記第１のラッチの出力をサンプリングするための第２のサンプラーと、
前記クロック信号のハイレベル区間で前記第２のサンプラーの出力を格納するための第２のホルダーと、
を備えることを特徴とする請求項１７に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項１９】
前記偶数フリップフロップは、前記クロック信号のロウレベル区間で入力される信号をサンプリングし、及び前記クロック信号のハイレベル区間で前記サンプリングされた信号を格納するための第３のラッチと、
前記クロック信号のハイレベル区間で前記第３のラッチの出力をサンプリングし、及び前記クロック信号のロウレベル区間で前記サンプリングされた第３のラッチの出力を格納するための第４のラッチと、
を備えることを特徴とする請求項１６に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２０】
前記第３のラッチは、前記クロック信号のロウレベル区間で前記入力される信号をサンプリングするための第３のサンプラーと、
前記クロック信号のハイレベル区間で前記第３のサンプラーの出力を格納するための第３のホルダーと、
を備えることを特徴とする請求項１９に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２１】
前記第４のラッチは、前記クロック信号のハイレベル区間で前記第３のラッチの出力をサンプリングするための第４のサンプラーと、
前記クロック信号のロウレベル区間で前記第４のサンプラーの出力を格納するための第４のホルダーと、
を備えることを特徴とする請求項２０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２２】
前記奇数走査信号形成部は、前記モード選択信号に応じて、前記第２のラッチの出力を反転し、及びマスキングするための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第１のラッチの出力とのＮＡＮＤ演算を行うための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項１５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２３】
前記第１のＮＡＮＤゲートは、順次走査動作を行う場合、前記第２のラッチの出力を反転し、
飛び越し走査動作を行う場合、前記第２のラッチの出力をマスキングすることを特徴とする請求項２２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２４】
前記第２のＮＡＮＤゲートは、順次走査動作を行う場合、前記第１のラッチの出力が反転された信号と、前記第２のラッチの出力との論理演算を行い、
飛び越し走査動作を行う場合、前記第１のラッチの出力を反転することを特徴とする請求項２３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２５】
前記偶数走査信号形成部は、前記モード選択信号に応じて、前記第４のラッチの出力を反転し、及びマスキングするための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記第３のラッチの出力とのＮＡＮＤ演算を行うための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項２４に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２６】
前記第３のＮＡＮＤゲートは、順次走査動作を行う場合、前記第４のラッチの出力を反転し、
飛び越し走査動作を行う場合、前記第４のラッチの出力をマスキングすることを特徴とする請求項２５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２７】
前記第４のＮＡＮＤゲートは、順次走査動作を行う場合、前記第３のラッチの出力が反転された信号と、前記第４のラッチの出力との論理演算を行い、
飛び越し走査動作を行う場合、前記第３のラッチの出力を反転することを特徴とする請求項２６に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項２８】
複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数走査信号を発生するための奇数走査信号発生部と、
複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数走査信号を発生するための偶数走査信号発生部とを備え、
前記それぞれの奇数走査ユニットは、第１のラッチと、該第１のラッチの出力を受信する第２のラッチとを有する奇数フリップフロップと、
前記モード選択信号に応じて、前記第１のラッチの出力を反転し、及び前記第１のラッチの出力と前記第２のラッチの出力とのＮＡＮＤ演算を行うための奇数走査信号形成部とを備え、
前記それぞれの偶数走査ユニットは、第３のラッチと、該第３のラッチの出力を受信する第４のラッチとを有する偶数フリップフロップと、
前記モード選択信号に応じて、前記第３のラッチの出力を反転し、及び前記第３のラッチの出力と前記第４のラッチの出力とのＮＡＮＤ演算を行うための偶数走査信号形成部とを備えることを特徴とする順次走査及び飛び越し走査兼用の駆動回路。
【請求項２９】
前記奇数フリップフロップは、クロック信号のハイレベル区間で入力される信号をサンプリングし、前記クロック信号のロウレベル区間で前記サンプリングされた信号を格納するための第１のラッチと、
前記クロック信号のロウレベル区間で前記第１のラッチの出力をサンプリングし、前記クロック信号のハイレベル区間で前記サンプリングされた第１のラッチの出力を格納するための第２のラッチと、
を備えることを特徴とする請求項２８に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３０】
前記第１のラッチは、前記クロック信号のハイレベル区間で前記入力される信号をサンプリングするための第１のサンプラーと、
前記クロック信号のロウレベル区間で前記第１のサンプラーの出力を格納するための第１のホルダーと、
を備えることを特徴とする請求項２９に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３１】
前記第２のラッチは、前記クロック信号のロウレベル区間で前記入力される信号をサンプリングするための第２のサンプラーと、
前記クロック信号のハイレベル区間で前記第２のサンプラーの出力を格納するための第２のホルダーと、
を備えることを特徴とする請求項３０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３２】
前記偶数フリップフロップは、前記クロック信号のロウレベル区間で入力される信号をサンプリングし、前記クロック信号のハイレベル区間で前記サンプリングされた信号を格納するための第３のラッチと、
前記クロック信号のハイレベル区間で前記第３のラッチの出力をサンプリングし、前記クロック信号のロウレベル区間で前記サンプリングされた第３のラッチの出力を格納するための第４のラッチと、
を備えることを特徴とする請求項２９に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３３】
前記第３のラッチは、前記クロック信号のロウレベル区間で前記入力される信号をサンプリングするための第３のサンプラーと、
前記クロック信号のハイレベル区間で前記第３のサンプラーの出力を格納するための第３のホルダーと、
を備えることを特徴とする請求項３２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３４】
前記第４のラッチは、前記クロック信号のハイレベル区間で前記入力される信号をサンプリングするための第４のサンプラーと、
前記クロック信号のロウレベル区間で前記第４のサンプラーの出力を格納するための第４のホルダーと、
を備えることを特徴とする請求項３３に記載の順次走査及び飛び越し走査兼用の駆動回路。      
【請求項３５】
前記奇数走査信号形成部は、前記第２のラッチの出力を反転するための第１のインバータと、
前記モード選択信号に応じて、前記第１のインバータの出力を反転し、及びマスキングするための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第１のラッチの出力とのＮＡＮＤ演算を行うための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項２８に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３６】
前記第１のＮＡＮＤゲートは、順次走査動作を行う場合、前記第２のラッチの出力を前記第２のＮＡＮＤゲートに伝達し、
飛び越し走査動作を行う場合、前記第２のラッチの出力をマスキングすることを特徴とする請求項３５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３７】
前記偶数走査信号形成部は、前記第４のラッチの出力を反転するための第２のインバータと、
前記モード選択信号に応じて、前記第２のインバータの出力を反転し、及びマスキングするための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記第３のラッチの出力とのＮＡＮＤ演算を行うための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項３５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３８】
前記第３のＮＡＮＤゲートは、順次走査動作を行う場合、前記第４のラッチの出力を前記第４のＮＡＮＤゲートに伝達し、
飛び越し走査動作を行う場合、前記第４のラッチの出力をマスキングすることを特徴とする請求項３７に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項３９】
複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数走査信号を発生するための奇数走査信号発生部と、
複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数走査信号を発生するための偶数走査信号発生部とを備え、
前記それぞれの奇数走査ユニットは、クロック信号の立ち上がりエッジで入力信号を第１のサンプリングをし、前記第１のサンプリングされた信号を前記クロック信号の立ち下がりエッジで第２のサンプリングをして出力するための奇数フリップフロップと、
前記モード選択信号に応じて、前記奇数フリップフロップの前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とのＮＡＮＤ演算を行い、又は前記立ち上がりエッジで第１のサンプリングされた信号を反転するための奇数走査信号形成部とを備え、
前記それぞれの偶数走査ユニットは、前記クロック信号の立ち下がりエッジで入力信号を第１のサンプリングをし、前記第１のサンプリングされた信号を前記クロック信号の立ち上がりエッジで第２のサンプリングをして出力するための偶数フリップフロップと、
前記モード選択信号に応じて、前記偶数フリップフロップの前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とのＮＡＮＤ演算を行い、又は前記立ち下がりエッジで第１のサンプリングされた信号を反転するための偶数走査信号形成部とを備えることを特徴とする順次走査及び飛び越し走査兼用の駆動回路。
【請求項４０】
前記奇数フリップフロップは、入力される信号を前記クロック信号の立ち上がりエッジで第１のサンプリングをするための第１のサンプラーと、前記第１のサンプリングされた信号を格納するための第１のホルダーとを有する第１のラッチと、
前記第１のラッチの出力を前記クロック信号の立ち下がりエッジで第２のサンプリングをするための第２のサンプラーと、前記第２のサンプリングされた信号を格納するための第２のホルダーとを有する第２のラッチと、
を備えることを特徴とする請求項３９に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４１】
前記奇数走査信号形成部は、前記モード選択信号と前記第２のサンプラーの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のラッチの出力と前記第１のＮＡＮＤゲートの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項４０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４２】
前記モード選択信号によって、順次走査動作が選択される場合、前記第１のＮＡＮＤゲートは、前記第２のサンプラーの出力を反転することを特徴とする請求項４１に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４３】
前記モード選択信号によって、順次走査動作が選択される場合、前記第２のＮＡＮＤゲートは、前記第１のラッチの出力と前記第１のＮＡＮＤゲートの出力とのＮＡＮＤ演算を行うことを特徴とする請求項４２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４４】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第１のＮＡＮＤゲートは、前記第２のサンプラーの出力をマスキングすることを特徴とする請求項４２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４５】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第２のＮＡＮＤゲートは、前記第１のラッチの出力を反転することを特徴とする請求項４４に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４６】
前記偶数フリップフロップは、入力される信号を前記クロック信号の立ち下がりエッジで第１のサンプリングをするための第３のサンプラーと、前記第１のサンプリングされた信号を格納するための第３のホルダーとを有する第３のラッチと、
前記第３のラッチの出力を前記クロック信号の立ち上がりエッジで第２のサンプリングをするための第４のサンプラーと、前記第２のサンプリングされた信号を格納するための第４のホルダーとを有する第４のラッチと、
を備えることを特徴とする請求項３９に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４７】
前記偶数走査信号形成部は、前記モード選択信号と前記第４のサンプラーの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のラッチの出力と前記第３のＮＡＮＤゲートの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項４６に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４８】
前記モード選択信号によって、順次走査動作が選択される場合、前記第３のＮＡＮＤゲートは、前記第４のサンプラーの出力を反転することを特徴とする請求項４７に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項４９】
前記モード選択信号によって、順次走査動作が選択される場合、前記第４のＮＡＮＤゲートは、前記第３のラッチの出力と前記第３のＮＡＮＤゲートの出力とのＮＡＮＤ演算を行うことを特徴とする請求項４８に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５０】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第３のＮＡＮＤゲートは、前記第４のサンプラーの出力をマスキングすることを特徴とする請求項４８に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５１】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第４のＮＡＮＤゲートは、前記第３のラッチの出力を反転することを特徴とする請求項５０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５２】
複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数信号を発生するための奇数信号発生部と、
複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数信号を発生するための偶数信号発生部と、
インパルス信号と、前記奇数信号または前記偶数信号とを受信し、論理演算により走査信号を発生し、前記奇数信号または前記偶数信号を反転して発光制御信号を発生するための、走査及び発光制御信号形成部と、
を備えることを特徴とする順次走査及び飛び越し走査兼用の駆動回路。
【請求項５３】
前記走査及び発光制御信号形成部は、前記インパルス信号と、前記奇数信号及び前記偶数信号との論理演算を行い、走査信号を形成するための走査信号形成経路と、
前記奇数信号及び前記偶数信号を反転し、前記発光制御信号を形成するための発光制御信号形成経路と、
を備えることを特徴とする請求項５２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５４】
前記走査信号形成経路は、前記インパルス信号及び前記奇数信号及び前記偶数信号を受信するためのＮＯＲゲートと、
前記ＮＯＲゲートに直列連結された奇数個のインバータと、
を備えることを特徴とする請求項５３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５５】
前記奇数走査ユニットは、入力信号をクロック信号の立ち上がりエッジで第１のサンプリングをするための第１のサンプラーと、該第１のサンプラーの出力を格納するための第１のホルダーを有する第１のラッチと、
前記第１のラッチの出力を前記クロック信号の立ち下がりエッジで第２のサンプリングをするための第２のサンプラーと、該第２のサンプラーの出力を格納するための第２のホルダーとを有する第２のラッチと、
前記モード選択信号に応じて、前記第１のラッチの出力と前記第２のサンプラーの出力とのＮＡＮＤ演算を行い、又は前記第１のラッチの出力を反転するための奇数信号形成部と、
を備えることを特徴とする請求項５３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５６】
前記奇数信号形成部は、前記第２のラッチの出力を反転するためのインバータと、
前記モード選択信号と前記インバータの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第１のラッチの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項５５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５７】
前記モード選択信号によって、順次走査動作が選択される場合、前記第１のＮＡＮＤゲートは、前記インバータの出力を反転することを特徴とする請求項５６に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５８】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第１のＮＡＮＤゲートは、前記インバータの出力をマスキングすることを特徴とする請求項５７に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項５９】
前記奇数信号形成部は、前記モード選択信号と前記第２のサンプラーの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第１のラッチの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項５５に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６０】
前記偶数走査ユニットは、入力信号をクロック信号の立ち下がりエッジで第１のサンプリングをするための第３のサンプラーと、該第３のサンプラーの出力を格納するための第３のホルダーとを有する第３のラッチと、
前記第３のラッチの出力を前記クロック信号の立ち上がりエッジで第２のサンプリングするための第４のサンプラーと、該第４のサンプラーの出力を格納するための第４のホルダーとを有する第４のラッチと、
前記モード選択信号に応じて、前記第３のラッチの出力と前記第４のサンプラーの出力とのＮＡＮＤ演算を行うか、又は前記第３のラッチの出力を反転するための偶数信号形成部と、
を備えることを特徴とする請求項５３に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６１】
前記偶数信号形成部は、前記第４のラッチの出力を反転するためのインバータと、
前記モード選択信号と前記インバータの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記第３のラッチの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項６０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６２】
前記モード選択信号によって、順次走査動作が選択される場合、前記第３のＮＡＮＤゲートは、前記インバータの出力を反転することを特徴とする請求項６１に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６３】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第３のＮＡＮＤゲートは、前記インバータの出力をマスキングすることを特徴とする請求項６２に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６４】
前記偶数信号形成部は、前記モード選択信号と前記第４のサンプラーの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記第３のラッチの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項６０に記載の順次走査及び飛び越し走査兼用の駆動回路。
【請求項６５】
複数の行と列に配置された画素を有する画素アレイ部と、
順次走査動作及び飛び越し走査動作を選択するためのモード選択信号によって、順次走査及び飛び越し走査に要求される発光制御信号を前記画素アレイ部に供給するための発光ドライバと、
前記順次走査及び前記飛び越し走査に要求される、走査信号及びブースト信号を、前記画素アレイ部に供給するプログラムドライバと、
前記走査信号により選択された画素にデータ信号を供給するためのデータドライバと、
を備えることを特徴とする順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項６６】
前記発光ドライバは、複数の奇数発光制御ユニットを有し、前記モード選択信号に応じて、奇数発光制御信号を発生するための奇数発光制御信号発生部と、
複数の偶数発光制御ユニットを有し、前記モード選択信号に応じて偶数発光信号を発生するための偶数発光制御信号発生部とを備え、
前記それぞれの奇数発光制御ユニットは、クロック信号の立ち上がりエッジで入力信号を第１のサンプリングをし、前記第１のサンプリングされた信号を前記クロック信号の立ち下がりエッジで第２のサンプリングをして出力するための奇数フリップフロップと、
前記モード選択信号に応じて、前記奇数フリップフロップの第１のサンプリングされた信号と前記第２のサンプリングされた信号とのＮＡＮＤ演算を行い、又は前記立ち上がりエッジで第１のサンプリングされた信号を反転するための奇数発光制御信号形成部とを備え、
前記それぞれの偶数走査ユニットは、クロック信号の立ち下がりエッジで入力信号を第１のサンプリングをし、前記第１のサンプリングされた信号を前記クロック信号の立ち上がりエッジで第２のサンプリングをして出力するための偶数フリップフロップと、
前記モード選択信号に応じて、前記偶数フリップフロップの第１のサンプリングされた信号と前記第２のサンプリングされた信号とのＮＡＮＤ演算を行い、又は前記立ち下がりエッジで第１のサンプリングされた信号を反転するための偶数発光制御信号形成部とを備えることを特徴とする請求項６５に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項６７】
前記奇数発光制御信号形成部は、前記奇数フリップフロップの第２のラッチの出力を反転するためのインバータと、
前記モード選択信号と前記インバータの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記奇数フリップフロップの第１のラッチの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項６６に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項６８】
前記モード選択信号によって、順次走査動作が選択される場合、前記第１のＮＡＮＤゲートは、前記インバータの出力を反転することを特徴とする請求項６７に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項６９】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第１のＮＡＮＤゲートは、前記インバータの出力をマスキングすることを特徴とする請求項６８に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７０】
前記奇数発光制御信号形成部は、前記モード選択信号と前記奇数フリップフロップの第２のサンプラーの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記奇数フリップフロップの第１のラッチの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項６６に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７１】
前記偶数発光制御信号形成部は、前記偶数フリップフロップの第４のラッチの出力を反転するためのインバータと、
前記モード選択信号と前記インバータの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記偶数フリップフロップの第３のラッチの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項６６に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７２】
前記モード選択信号によって、順次走査動作が選択される場合、前記第３のＮＡＮＤゲートは、前記インバータの出力を反転することを特徴とする請求項７１に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７３】
前記モード選択信号によって、飛び越し走査動作が選択される場合、前記第３のＮＡＮＤゲートは、前記インバータの出力をマスキングすることを特徴とする請求項７２に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７４】
前記偶数発光制御信号形成部は、前記モード選択信号と前記偶数フリップフロップの第４のサンプラーの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記偶数フリップフロップの第３のラッチの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項６６に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７５】
前記プログラムドライバは、複数の奇数走査ユニットを有し、前記モード選択信号に応じて、奇数信号を発生するための奇数信号発生部と、
複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数信号を発生するための偶数信号発生部と、
インパルス信号と、前記奇数信号または偶数信号とを受信し、論理演算により走査信号を発生し、前記奇数信号及び偶数信号の制御によりブースト信号を発生するための走査及びブースト信号形成部と、
を備えることを特徴とする請求項６５に記載の順次走査及び飛び越し走査兼龍有機電界発光装置。
【請求項７６】
前記走査及びブースト信号形成部は、前記インパルス信号と、前記奇数信号及び前記偶数信号との論理演算を行うことで、走査信号を形成するための走査信号形成経路と、
前記奇数信号及び偶数信号の制御に応じて、ブースト信号を形成するためのブースト信号形成経路と、
を備えることを特徴とする請求項７５に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７７】
前記走査信号形成経路は、前記インパルス信号と、前記奇数信号及び偶数信号とを受信するためのＮＯＲゲートと、
前記ＮＯＲゲートに直列連結された奇数個のインバータと、
を備えることを特徴とする請求項７６に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７８】
前記ブースト信号形成経路は、前記奇数信号及び前記偶数信号を受信するための転送ゲート制御部と、
前記転送ゲート制御部の出力により第１の信号を出力し、又は前記第１の信号より高いレベルを有する第２の信号を出力するための転送ゲート部と、
を備えることを特徴とする請求項７７に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項７９】
前記転送ゲート部は、前記転送ゲート制御部の出力により前記第１の信号を出力するための第１の転送ゲートと、
前記第１の転送ゲートと相補的に動作し、前記第２の信号を出力するための第２の転送ゲートと、
を備えることを特徴とする請求項７８に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項８０】
前記奇数走査ユニットは、入力信号をクロック信号の立ち上がりエッジで第１のサンプリングをするための第１のサンプラーと、前記第１のサンプラーの出力を格納するための第１のホルダーとを有する第１のラッチと、
前記第１のラッチの出力を前記クロック信号の立ち下がりエッジで第２のサンプリングをするための第２のサンプラーと、前記第２のサンプラーの出力を格納するための第２のホルダーとを有する第２のラッチと、
前記モード選択信号に応じて、前記第１のラッチの出力と第２のサンプラーの出力とのＮＡＮＤ演算を行うか、又は前記第１のラッチの出力を反転するための奇数信号形成部と、
を備えることを特徴とする請求項７５に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項８１】
前記奇数信号形成部は、前記第２のラッチの出力を反転するためのインバータと、
前記モード選択信号と前記インバータの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第１のラッチの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項８０に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項８２】
前記奇数信号形成部は、前記モード選択信号と前記第２のサンプラーの出力を受信するための第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力と前記第１のラッチの出力を受信するための第２のＮＡＮＤゲートと、
を備えることを特徴とする請求項８０に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項８３】
前記偶数走査ユニットは、入力信号をクロック信号の立ち下がりエッジで第１のサンプリングをするための第３のサンプラーと、該第３のサンプラーの出力を格納するための第３のホルダーとを有する第３のラッチと、
前記第３のラッチの出力を前記クロック信号の立ち上がりエッジで第２のサンプリングするための第４のサンプラーと、該第４のサンプラーの出力を格納するための第４のホルダーとを有する第４のラッチと、
前記モード選択信号に応じて、前記第３のラッチの出力と前記第４のサンプラーの出力とのＮＡＮＤ演算を行うか、又は前記第３のラッチの出力を反転するための偶数信号形成部と、
を備えることを特徴とする請求項７５に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項８４】
前記偶数信号形成部は、前記第４のラッチの出力を反転するためのインバータと、
前記モード選択信号と前記インバータの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記第３のラッチの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項８３に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【請求項８５】
前記偶数信号形成部は、前記モード選択信号と前記第４のサンプラーの出力を受信するための第３のＮＡＮＤゲートと、
前記第３のＮＡＮＤゲートの出力と前記第３のラッチの出力を受信するための第４のＮＡＮＤゲートと、
を備えることを特徴とする請求項８３に記載の順次走査及び飛び越し走査兼用有機電界発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板ディスプレイ装置のスキャンドライブに関し、より詳細には、順次走査（Ｐｒｏｇｒｅｓｓｉｖｅ  Ｓｃａｎ）及び飛び越し走査（Ｉｎｔｅｒｌａｃｅｄ  Ｓｃａｎ）を選択的に行う走査駆動回路に関する。
【背景技術】
【０００２】
走査駆動回路は、平板ディスプレイ装置の必須回路である。前記走査駆動回路は、平板パネル上に行と列に配置された複数の画素を駆動するのに用いられる。すなわち、走査駆動回路は、複数の画素を駆動するために、１つの行を単位として選択された行に配置された画素を発光させ、選択された画素にデータが印加されるようにする。
【０００３】
通常、１フレームの映像を構成するために、１フレームの映像が表示される周期を規定する垂直同期信号と、１フレームの映像を構成する複数の画素ラインのうちそれぞれのラインを駆動する水平同期信号が要求される。水平同期信号がアクティブの間、前記水平同期信号が印加されるラインに配置された画素には、映像データが入力される。
【０００４】
パッシブマトリクスタイプのディスプレイ装置の場合、映像データの入力と同時に、画素が発光を開始し、アクティブマトリクスタイプのディスプレイ装置の場合、入力される映像データを格納してから、所定の時間が経過した後、１つのラインに配置された全ての画素を発光させる。
【０００５】
液晶ディスプレイ装置、有機電界発光装置、プラズマディスプレイ装置などにおいて、前記水平同期信号を走査信号と呼ぶ。したがって、以下、それぞれのラインを選択してアクティブにする信号を走査信号と称する。
【０００６】
画素が配置されたパネルに前記走査信号を供給する回路が走査駆動回路である。走査駆動回路は、パネルを構成するそれぞれのラインに走査信号を供給する。走査信号の供給により、それぞれのラインを選択してアクティブにする方法には、順次走査及び飛び越し走査が挙げられる。
【０００７】
順次走査は、パネルを構成するラインに順次に走査信号を供給する。すなわち、第１のラインから最終のラインまで順に走査信号を供給する走査方式である。
【０００８】
飛び越し走査は、２回にわたって１フレームの画面を表示する。すなわち、第一に、奇数番目のラインに順次に走査信号を供給し、第二に、偶数番目のラインに順次に走査信号を供給する走査方式である。
【０００９】
したがって、１つの平板ディスプレイ装置は、順次走査及び飛び越し走査のいずれか一方を固定的に選択して表示する。これは、順次走査及び飛び越し走査は、走査方式が互いに異なり、順次走査及び飛び越し走査を選択的に行うことができる走査駆動回路を備えていないからである。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、前述のような問題点を解決するためになされたもので、本発明の目的は、順次走査及び飛び越し走査を選択的に行うことができる走査駆動回路を提供することにある。
【００１１】
また、本発明の他の目的は、順次走査及び飛び越し走査を選択的に行うことができる有機電界発光装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の一態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数クロック信号に同期する奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数クロック信号に同期する偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、第１のラッチと、該第１のラッチの出力を受信する第２のラッチとを有する奇数フリップフロップと、前記モード選択信号に応じて、前記第１のラッチの出力を反転し、前記第１のラッチの出力が反転された信号と前記第２のラッチの出力との論理演算を行うための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、第３のラッチと、該第３のラッチの出力を受信する第４のラッチとを有する偶数フリップフロップと、前記モード選択信号に応じて、前記第３のラッチの出力を反転し、前記第３のラッチの出力が反転された信号と前記第４のラッチの出力との論理演算を行うための偶数走査信号形成部とを備えることを特徴とする。
【００１３】
また、本発明の他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、クロック信号に同期する奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、前記クロック信号に同期する偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、第１のラッチと、該第１のラッチの出力を受信する第２のラッチとを有する奇数フリップフロップと、前記モード選択信号に応じて、前記第１のラッチの出力を反転し、及び前記第１のラッチの出力が反転された信号と前記第２のラッチの出力との論理演算を行うための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、第３のラッチと、該第３のラッチの出力を受信する第４のラッチとを有する偶数フリップフロップと、前記モード選択信号に応じて、前記第３のラッチの出力を反転し、及び前記第３のラッチの出力が反転された信号と前記第４のラッチの出力との論理演算を行うための偶数走査信号形成部とを備えることを特徴とする。
【００１４】
また、本発明のさらに他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、第１のラッチと、該第１のラッチの出力を受信する第２のラッチとを有する奇数フリップフロップと、前記モード選択信号に応じて、前記第１のラッチの出力を反転し、及び前記第１のラッチの出力と前記第２のラッチの出力とのＮＡＮＤ演算を行うための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、第３のラッチと、該第３のラッチの出力を受信する第４のラッチとを有する偶数フリップフロップと、前記モード選択信号に応じて、前記第３のラッチの出力を反転し、及び前記第３のラッチの出力と前記第４のラッチの出力とのＮＡＮＤ演算を行うための偶数走査信号形成部とを備えることを特徴とする。
【００１５】
また、本発明のさらに他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、モード選択信号に応じて、奇数走査信号を発生するための奇数走査信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて、偶数走査信号を発生するための偶数走査信号発生部とを備え、前記それぞれの奇数走査ユニットは、クロック信号の立ち上がりエッジで入力信号を第１のサンプリングをし、前記第１のサンプリングされた信号を前記クロック信号の立ち下がりエッジで第２のサンプリングをして出力するための奇数フリップフロップと、前記モード選択信号に応じて、前記奇数フリップフロップの前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とのＮＡＮＤ演算を行い、又は前記立ち上がりエッジで第１のサンプリングされた信号を反転するための奇数走査信号形成部とを備え、前記それぞれの偶数走査ユニットは、前記クロック信号の立ち下がりエッジで入力信号を第１のサンプリングをし、前記第１のサンプリングされた信号を前記クロック信号の立ち上がりエッジで第２のサンプリングをして出力するための偶数フリップフロップと、前記モード選択信号に応じて前記偶数フリップフロップの前記第１のサンプリングされた信号と前記第２のサンプリングされた信号とのＮＡＮＤ演算を行い、又は前記立ち下がりエッジで第１のサンプリングされた信号を反転するための偶数走査信号形成部とを備えることを特徴とする。
【００１６】
また、本発明のさらに他の態様に係る順次走査及び飛び越し走査兼用の駆動回路は、複数の奇数走査ユニットを有し、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、奇数信号を発生するための奇数信号発生部と、複数の偶数走査ユニットを有し、前記モード選択信号に応じて偶数信号を発生するための偶数信号発生部と、インパルス信号と、前記奇数信号または前記偶数信号とを受信し、論理演算により走査信号を発生し、前記奇数信号または前記偶数信号を反転して発光制御信号を発生するための走査及び発光制御信号形成部とを備えることを特徴とする。
【００１７】
また、前記他の目的を達成するために、本発明に係る順次走査及び飛び越し走査兼用有機電界発光装置は、複数の行と列に配設された画素を有する画素アレイ部と、順次走査動作及び飛び越し走査動作を選択するためのモード選択信号に応じて、順次走査及び飛び越し走査に要求される発光制御信号を前記画素アレイ部に供給するための発光ドライバと、前記順次走査及び前記飛び越し走査に要求される走査信号及びブースト信号を、前記画素アレイ部に供給するプログラムドライバと、前記走査信号により選択された画素にデータ信号を供給するためのデータドライバとを備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、モード選択信号に応じて、フリップフロップを構成するラッチの出力を論理演算することで、順次走査動作及び飛び越し走査動作を選択的に行うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図面を参照して、本発明に係る好適な実施例を詳細に説明する。なお、上述のとおり、飛び越し走査は、２回にわたって１フレームの画面を表示するものであり、第1に、奇数番目のラインに順次に走査信号を供給し、第２に、偶数版目のラインに順次に走査信号を供給する走査方式である。本出願では、奇数走査信号とは、奇数番目のラインに順次供給する走査信号とする。また、奇数走査ユニットとは、奇数番目の１つのラインに奇数走査信号を発生させるためのユニットと、奇数走査信号発生部とは、複数の奇数走査ユニットを有する信号発生部とする。また、偶数走査信号とは、偶数版目のラインに順次供給する走査信号とする。また、偶数走査ユニットとは、偶数番目の１つのラインに偶数走査信号を発生させるためのユニットと、偶数走査信号発生部とは、複数の偶数走査ユニットを有する信号発生部とする。
【００２０】
実施例１
図１は、本発明の第１の実施例に係る順次走査及び飛び越し走査兼用の駆動回路（以下、「スキャンドライバ」と称する）を示すブロック図である。
【００２１】
図１を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部１００及び偶数走査信号発生部１２０を備える。
【００２２】
奇数走査信号発生部１００は、直列に連結した複数の奇数走査信号ユニットを有する。それぞれの奇数走査信号ユニットは、フリップフロップの構造を有する。したがって、前記奇数走査信号発生部１００は、シフトレジスタであり、入力されるクロック信号に対して１周期ずつシフトされたデータを出力する。
【００２３】
第１の奇数走査ユニットＳＣＵＯ１には、奇数開始パルスＶＳＰＯが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の奇数走査ユニットＳＣＵ０１は、奇数クロック信号ＣＬＫＯの立ち上がりエッジで入力信号をサンプリングし、論理演算して、第１の走査信号ＳＣＡＮ［１］を出力する。また、入力信号である奇数開始パルスＶＳＰＯがサンプリングされる時点より１／２クロック周期遅延した立ち下がりエッジでサンプリングされたデータを出力端子ｏｕｔに出力する。したがって、奇数クロック信号ＣＬＫＯの立ち上がりエッジでサンプリングされた入力データは、奇数クロック信号ＣＬＫＯの立ち下がりエッジで出力される。奇数クロック信号ＣＬＫＯの立ち下がりエッジで出力されたデータは、第２の奇数走査ユニットＳＣＵＯ２に入力される。
【００２４】
上述した隣接する奇数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及び奇数クロック信号ＣＬＫＯの印加は、第１の奇数走査ユニットＳＣＵＯ１から第ｎの奇数走査ユニットＳＣＵＯｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及び奇数クロック信号ＣＬＫＯは、奇数走査信号発生部１００の全ての奇数走査ユニットに並列に入力され、それぞれの奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号ＳＣＡＮ［１、３、５、…・・・、２ｎ−１］を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対して奇数クロック信号ＣＬＫＯの１周期の時間間隔を有する。
【００２５】
偶数走査信号発生部１２０は、直列に連結した複数の偶数走査信号ユニットを有する。それぞれの偶数走査信号ユニットは、フリップフロップの構造を有する。したがって、前記偶数走査信号発生部１２０は、シフトレジスタであり、入力されるクロックに対して１周期ずつシフトされたデータを出力する。
【００２６】
第１の偶数走査ユニットＳＣＵＥ１は、偶数開始パルスＶＳＰＥが入力される。順次走査動作の場合、前記偶数開始パルスＶＳＰＥは、前記奇数開始パルスＶＳＰＯに比べて１／２クロック周期の位相差を有することが好ましい。また、飛び越し走査動作の場合、前記偶数開始パルスＶＳＰＥは、１／２フレーム周期遅延した信号であることが好ましい。
【００２７】
前記第１の偶数走査ユニットＳＣＵＥ１の制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の偶数走査ユニットＳＣＵＥ１は、偶数クロック信号ＣＬＫＥの立ち上がりエッジで偶数開始パルスＶＳＰＥをサンプリングし、論理演算して、第２の走査信号ＳＣＡＮ［２］を出力する。また、入力信号である偶数開始パルスＶＳＰＥがサンプリングされる時点より１／２クロック周期遅延した偶数クロック信号ＣＬＫＥの立ち下がりエッジでサンプリングされたデータを出力端子ｏｕｔに出力する。したがって、偶数クロック信号ＣＬＫＥの立ち上がりエッジでサンプリングされた入力データは、偶数クロック信号ＣＬＫＥの立ち下がりエッジで出力される。偶数クロック信号ＣＬＫＥの立ち下がりエッジで出力されたデータは、第２の偶数走査ユニットＳＣＵＥ２に入力される。
【００２８】
上述した隣接する偶数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及び偶数クロック信号ＣＬＫＥの印加は、第１の奇数走査ユニットＳＣＵＥ１から第ｎの偶数走査ユニットＳＣＵＥ２まで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及び偶数クロック信号ＣＬＫＥは、偶数走査信号発生部１２０の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットと直列に連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対して偶数クロック信号ＣＬＫＥの１周期の時間間隔を有する。
【００２９】
図２は、本発明の第１の実施例に係る奇数走査ユニットまたは偶数走査ユニットを示す回路図である。
【００３０】
図２を参照すれば、前記走査ユニットは、フリップフロップ２００及び走査信号形成部２２０を備える。
【００３１】
前記フリップフロップ２００は、奇数クロック信号ＣＬＫＯまたは偶数クロック信号ＣＬＫＥの立ち上がりエッジでサンプリングされたデータを、１／２クロック周期遅延した立ち下がりエッジで出力する。このために、前記フリップフロップ２００は、直列に連結した２つのラッチ２０１、２０３から構成される。（前記図２では、理解を容易にするために、奇数クロック信号「ＣＬＫＯ」または偶数クロック信号「ＣＬＫＥ」をクロック信号「ＣＬＫ」と称する。）以下、奇数走査ユニットを例にとり、詳細に走査ユニットを説明する。
【００３２】
第１のラッチ２０１は、入力信号をクロック信号のハイレベル区間で受信するための第１のサンプラー２０１Ａと、クロック信号のハイレベル区間で第１のサンプラー２０１Ａに入力された入力信号を出力し、クロック信号のロウレベル区間で、ハイレベル区間で入力された入力信号を格納するための第１のホルダー２０１Ｂとから構成される。したがって、クロック信号の立ち上がりエッジで入力信号は、サンプリングされて出力され、クロック信号の立ち下がりエッジで入力信号は、入力が遮断される。クロック信号のロウレベル区間では、クロック信号のハイレベル区間で入力された信号が出力される。
【００３３】
第２のラッチ２０３は、第１のラッチ２０１の出力信号ＳＲをクロック信号のロウレベル区間で受信して出力し、クロック信号のハイレベル区間では、ロウレベル区間に入力された信号を格納し、これを出力する。前記第２のラッチ２０３は、第１のラッチ２０１の出力信号ＳＲをクロック信号のロウレベル区間で受信し、出力するための第２のサンプラー２０３Ａと、クロック信号のハイレベル区間で、サンプリングされた出力信号ＳＲを格納するための第２のホルダー２０３Ｂとから構成される。したがって、第２のラッチ２０３は、クロック信号の立ち下がりエッジで第１のラッチ２０１の出力信号ＳＲは、サンプリングされて出力され、クロック信号の立ち上がりエッジで、第１のラッチ２０１の出力信号ＳＲの入力は、遮断される。クロック信号のハイレベル区間では、クロック信号のロウレベル区間で入力された信号が出力される。
【００３４】
走査信号形成部２２０は、２つのＮＡＮＤゲート２２１、２２３から構成される。第１のＮＡＮＤゲート２２１は、モード選択信号ＭＯＤＥ及び第２のラッチ２０３の出力信号を入力として有する。
【００３５】
モード選択信号ＭＯＤＥがロウレベルである場合、第２のラッチ２０３の出力信号に関係なく、前記第１のＮＡＮＤゲート２２１は、ハイレベル信号を出力する。すなわち、モード選択信号ＭＯＤＥがロウレベルであることにより、第２のラッチ２０３の出力信号はマスキングされる。
【００３６】
また、モード選択信号ＭＯＤＥがハイレベルである場合、第１のＮＡＮＤゲート２２１は、第２のラッチ２０３の出力信号を反転して出力する。
【００３７】
第２のＮＡＮＤゲート２２３は、第１のラッチ２０１の出力信号ＳＲ及び前記第１のＮＡＮＤゲート２２１の出力信号を入力として有する。モード選択信号ＭＯＤＥがロウレベルである場合、第１のＮＡＮＤゲート２２１の出力は、ハイレベルであるので、前記第２のＮＡＮＤゲート２２３は、第１のラッチ２０１の出力信号ＳＲを反転して出力する。
【００３８】
また、モード選択信号ＭＯＤＥがハイレベルである場合、第２のＮＡＮＤゲート２２３は、第２のラッチ２０３の出力の反転された信号と第１のラッチ２０１の出力信号ＳＲとをＮＡＮＤ演算して出力する。したがって、第２のラッチ２０３の出力信号がロウレベルであり、且つ第１のラッチ２０１の出力信号ＳＲがハイレベルである区間にのみ、前記第２のＮＡＮＤゲート２２３は、ロウレベルの信号を出力端子ＳＣに出力する。
【００３９】
図３ａ及び図３ｂは、本発明の第１の実施例により前記図２の走査ユニットの動作を説明するためのタイミング図である。
【００４０】
図３ａは、モード選択信号ＭＯＤＥがロウレベルである場合、前記図２の走査ユニットの動作を説明するためのタイミング図である。
【００４１】
図３ａを参照すれば、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで入力信号ｉｎはサンプリングされ、第１のラッチ２０１を介して出力される。第１の周期の立ち上がりエッジで入力信号ｉｎはハイレベルであるので、第１のラッチ２０１の出力信号ＳＲは、ハイレベル信号を出力する。また、第１の周期のロウレベル区間では、サンプリングされた出力を格納して出力するので、第１の周期のロウレベル区間では、第１のラッチ２０１の出力信号ＳＲは、レベルの変化はなく、ハイレベルを維持する。
【００４２】
クロック信号ＣＬＫの第２の周期の立ち上がりエッジで第１のラッチ２０１は、入力信号ｉｎをサンプリングして出力する。前記第２の周期の立ち上がりエッジで入力信号ｉｎは、ロウレベルであるので、第１のラッチの出力信号ＳＲは、ロウレベル信号を出力する。したがって、第１のラッチ２０１は、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで入力信号ｉｎをサンプリングして出力し、前記第２の周期の立ち上がりエッジで入力信号ｉｎをさらにサンプリングして出力する。
【００４３】
第２のラッチ２０３は、第１のラッチ２０１の出力信号ＳＲをクロック信号ＣＬＫの立ち下がりエッジでサンプリングして出力する。すなわち、クロック信号ＣＬＫの第１の周期の立ち下がりエッジで出力信号ＳＲはハイレベルであるので、第２のラッチ２０３の出力端子ｏｕｔにはハイレベル信号が出力される。また、クロック信号ＣＬＫの第２の周期の立ち下がりエッジで出力信号ＳＲはロウレベルであるので、第２のラッチ２０３の出力端子ｏｕｔにはロウレベル信号が出力される。
【００４４】
モード選択信号ＭＯＤＥは、ロウレベルであるので、前記図２に示された第１のＮＡＮＤゲート２２１は、第２のラッチ２０３の出力信号をマスキングする。すなわち、前記第２のラッチ２０３の出力信号のレベルに関係なく、ＮＡＮＤゲートは、ハイレベル信号を出力する。第１のＮＡＮＤゲート２２１のハイレベルである出力信号は、第２のＮＡＮＤゲート２２３に入力される。第２のＮＡＮＤゲート２２３は、第１のラッチ２０１の出力信号ＳＲを反転して出力する。
【００４５】
したがって、走査ユニットの出力端子ＳＣは、クロック信号ＣＬＫの第１の周期で、ロウレベルの信号を出力する。
【００４６】
図３ｂは、モード選択信号ＭＯＤＥがハイレベルである場合、前記図２の走査ユニットの動作を説明するためのタイミング図である。
【００４７】
図３ｂを参照すれば、入力信号ｉｎに対する第１のラッチ２０１でのサンプリング動作及び第１のラッチ２０１の出力信号ＳＲに対する第２のラッチ２０３でのサンプリング動作は、前記図３ａで説明したことと同様である。したがって、第１のラッチ２０１の出力信号ＳＲ及び第２のラッチ２０３の出力端子ｏｕｔからの出力信号は、前記図３ａの信号と同じ波形である。
【００４８】
但し、モード選択信号ＭＯＤＥがハイレベルであるので、第１のＮＡＮＤゲート２２１及び第２のＮＡＮＤゲート２２３の動作は、前記図３ａで説明した動作と異なる。
【００４９】
モード選択信号ＭＯＤＥがハイレベルであるので、第１のＮＡＮＤゲート２２１は、第２のラッチ２０３の出力信号を反転する。したがって、第１のＮＡＮＤゲート２２１の出力信号は、クロック信号ＣＬＫの第１の周期のロウレベル区間及び第２の周期のハイレベル区間にのみ、ロウレベルである。前記第１のＮＡＮＤゲート２２１の出力信号は、第２のＮＡＮＤゲート２２３に入力される。また、第２のＮＡＮＤゲート２２３には、第１のラッチ２０１の出力信号ＳＲも入力される。
【００５０】
第２のＮＡＮＤゲート２２３は、入力されるデータが全てハイレベル信号である場合にだけ、ロウレベル信号を出力するので、出力端子ＳＣには、クロック信号ＣＬＫの第１の周期のハイレベル区間でロウレベル信号が出力される。
【００５１】
偶数走査ユニットも、奇数走査ユニットと動作は同じである。したがって、奇数走査ユニットの「第１のラッチ」、「第２のラッチ」、「第１のサンプラー」、「第２のサンプラー」、「第１のホルダー」、「第２のホルダー」、「第１のＮＡＮＤゲート」、「第２のＮＡＮＤゲート」が、それぞれ偶数ユニットの「第３のラッチ」、「第４のラッチ」、「第３のサンプラー」、「第４のサンプラー」、「第３のホルダー」、「第４のホルダー」、「第３のＮＡＮＤゲート」、「第４のＮＡＮＤゲート」に対応する。
【００５２】
図４は、本発明の第１の実施例に係るスキャンドライバを示す回路図である。
【００５３】
図４を参照すれば、前記図２に示された走査ユニットは、奇数走査信号発生部３００の走査ユニット及び偶数走査信号発生部３２０の走査ユニットに適用される。
【００５４】
前記図２に示されたように、それぞれの奇数走査ユニットの第２のＮＡＮＤゲートの出力信号と、それぞれの偶数走査ユニットの第４のＮＡＮＤゲートの出力信号とは、走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］を構成する。
【００５５】
奇数走査信号発生部３００のそれぞれの走査ユニットは、奇数クロック信号ＣＬＫＯを受信し、前記奇数クロック信号ＣＬＫＯの立ち上がりエッジ区間に同期する奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を出力する。偶数走査信号発生部３２０のそれぞれの走査ユニットは、偶数クロック信号ＣＬＫＥを受信し、前記偶数クロック信号ＣＬＫＥの立ち上がりエッジ区間に同期する偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。
【００５６】
図５ａ及び図５ｂは、本発明の第１の実施例により前記図４に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。
【００５７】
図５ａは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【００５８】
以下、図５ａに示された順次走査動作を、前記図４に示された回路図に基づいて説明する。
【００５９】
まず、奇数開始パルスＶＳＰＯが奇数走査信号発生部３００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、奇数クロック信号ＣＬＫＯの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。
【００６０】
したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ３０１Ａは、奇数クロック信号ＣＬＫＯの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。また、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ３０１Ｂは、前記出力信号ＳＲＯ１を、奇数クロック信号ＣＬＫＯの第１の周期の下降エッジでサンプリングして出力する。前記第１の奇数走査ユニットＳＣＵＯ１の出力信号ＳＲＯ２は、第２の奇数走査ユニットＳＣＵＯ２に入力され、第１の奇数走査ユニットＳＣＵＯ１の奇数走査信号形成部である第１の走査信号形成部３０１に入力される。
【００６１】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第１の走査信号形成部３０１の第１のＮＡＮＤゲートは、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ３０１Ｂの出力信号ＳＲＯ２を反転して出力する。出力信号ＳＲＯ２の反転された信号は、第１の走査信号形成部３０１の第２のＮＡＮＤゲートに入力される。第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ３０１Ａの出力信号ＳＲＯ１、及び第２のラッチ３０１Ｂの出力信号ＳＲＯ２の反転された信号を入力として有する。
【００６２】
前記第１の走査信号形成部３０１の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ１がハイレベルであり、且つ出力信号ＳＲＯ２がロウレベルである区間にのみ、第１の走査信号ＳＣＡＮ［１］はロウレベルとなる。すなわち、奇数クロック信号ＣＬＫＯの第１の周期のハイレベル区間では、第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【００６３】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２は、奇数クロック信号ＣＬＫＯの第２の周期の立ち上がりエッジでサンプリングされる。
【００６４】
したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ３０３Ａは、奇数クロック信号ＣＬＫＯの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。また、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ３０３Ｂは、前記出力信号ＳＲＯ３を、奇数クロック信号ＣＬＫＯの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の奇数走査ユニットＳＣＵＯ２の出力信号ＳＲＯ４は、第３の奇数走査ユニットＳＣＵＯ３に入力され、第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部３０３に入力される。
【００６５】
モード選択信号ＭＯＤＥは、ハイレベルであるので、第３の走査信号形成部３０３の第１のＮＡＮＤゲートは、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ３０３Ｂの出力信号ＳＲＯ４を反転して出力する。出力信号ＳＲＯ４の反転された信号は、第３の走査信号形成部３０３の第２のＮＡＮＤゲートに入力される。第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ３０３Ａの出力信号ＳＲＯ３及び第２のラッチ３０３Ｂの出力信号ＳＲＯ４の反転された信号を入力として有する。
【００６６】
前記第３の走査信号形成部３０３の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ３がハイレベルであり、且つ出力信号ＳＲＯ４がロウレベルである区間にのみ、第３の走査信号ＳＣＡＮ［３］は、ロウレベルとなる。
【００６７】
すなわち、奇数クロック信号ＣＬＫＯの第２の周期のハイレベル区間で第３の走査信号ＳＣＡＮ［３］は、ロウレベルである。
【００６８】
上述した動作により、第ｎの奇数走査信号ユニットＳＣＵＯｎは、奇数クロック信号ＣＬＫＯのｎ番目周期のハイレベル区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【００６９】
また、偶数開始パルスＶＳＰＥが偶数走査信号発生部３２０の第１の偶数走査ユニットＳＣＵＥ１に入力される。前記偶数開始パルスＶＳＰＥは、前記奇数開始パルスＶＳＰＯに対して１／２クロック周期の位相差を有することが好ましい。また、前記偶数クロック信号ＣＬＫＥは、前記奇数クロック信号ＣＬＫＯの反転された波形である。
【００７０】
前記第１の偶数走査ユニットＳＣＵＥ１は、偶数クロック信号ＣＬＫＥの立ち上がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ３２２Ａは、偶数クロック信号ＣＬＫＥの第１の周期の区間で、ハイレベルである出力信号ＳＲＥ１を出力する。
【００７１】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ３２２Ｂは、前記出力信号ＳＲＥ１を偶数クロック信号ＣＬＫＥの第１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の偶数走査ユニットＳＣＵＥ１の出力信号ＳＲＥ２は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第１の偶数走査ユニットＳＣＵＥ１の偶数走査信号形成部である第２の走査信号形成部３２２に入力される。
【００７２】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第２の走査信号形成部３２２の第３のＮＡＮＤゲートは、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ３２２Ｂの出力信号ＳＲＥ２を反転して出力する。出力信号ＳＲＥ２の反転された信号は、第２の走査信号形成部３２２の第４のＮＡＮＤゲートに入力される。第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ３２２Ａの出力信号ＳＲＥ１及び第４のラッチ３２２Ｂの出力信号ＳＲＥ２の反転された信号を入力として有する。
【００７３】
前記第２の走査信号形成部３２２の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ１がハイレベルであり、且つ出力信号ＳＲＥ２がロウレベルである区間にのみ、第２の走査信号ＳＣＡＮ［２］は、ロウレベルとなる。すなわち、偶数クロック信号ＣＬＫＥの第１の周期のハイレベル区間で第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【００７４】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２は、偶数クロック信号ＣＬＫＥの第２の周期の立ち上がりエッジでサンプリングされる。
【００７５】
したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ３２４Ａは、偶数クロック信号ＣＬＫＥの第２の周期の区間で、ハイレベルである出力信号ＳＲＥ３を出力する。また、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ３２４Ｂは、前記出力信号ＳＲＥ３を、偶数クロック信号ＣＬＫＥの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の偶数走査ユニットＳＣＵＥ２の出力信号ＳＲＥ４は、第３の偶数走査ユニットＳＣＵＥ３に入力され、第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部３２４に入力される。
【００７６】
モード選択信号ＭＯＤＥは、ハイレベルであるので、第４の走査信号形成部３２４の第３のＮＡＮＤゲートは、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ３２４Ｂの出力信号ＳＲＥ４を反転して出力する。出力信号ＳＲＥ４の反転された信号は、第４の走査信号形成部３２４の第４のＮＡＮＤゲートに入力される。第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ３２４Ａの出力信号ＳＲＥ３及び第４のラッチ３２４Ｂの出力信号ＳＲＥ４の反転された信号を入力として有する。
【００７７】
前記第４の走査信号形成部３２４の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ３がハイレベルであり、且つ出力信号ＳＲＥ４がロウレベルである区間にのみ、第４の走査信号ＳＣＡＮ［４］は、ロウレベルとなる。すなわち、偶数クロック信号ＣＬＫＥの第２の周期のハイレベル区間では、第４の走査信号ＳＣＡＮ［４］は、ロウレベルである。
【００７８】
上述した動作により、第ｎの偶数走査信号ユニットＳＣＵＥｎは、偶数クロック信号ＣＬＫＥのｎ番目の周期のハイレベル区間で、ロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【００７９】
したがって、それぞれの走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］は、１／２クロック周期の位相差をもって順次に出力される。
【００８０】
図５ｂは、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【００８１】
以下、図５ｂに示された飛び越し走査動作を、前記図４に示された回路図に基づいて説明する。
【００８２】
まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と、偶数フィールド区間とに分けられる。飛び越し走査動作が行われるためには、奇数フィールド区間で、奇数走査信号発生部は、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を発生する。また、偶数フィールド区間で、偶数走査信号発生部は、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を発生する。
【００８３】
また、奇数クロック信号ＣＬＫＯ及び偶数クロック信号ＣＬＫＥは、同じ波形である。したがって、理解を容易にするために、奇数走査信号発生部３００及び偶数走査信号発生部３２０にクロック信号ＣＬＫが入力されると想定して説明する。（以下、実施例１において、「奇数クロック信号ＣＬＫＯ」及び「偶数クロック信号ＣＬＫＥ」を、「クロック信号ＣＬＫ」とする。）
まず、奇数フィールド区間が始まる直前に、奇数開始パルスＶＳＰＯが奇数走査信号発生部３００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。
【００８４】
したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ３０１Ａは、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。また、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ３０１Ｂは、前記出力信号ＳＲＯ１を、クロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の奇数走査ユニットＳＣＵＯ１の出力信号ＳＲＯ２は、第２の奇数走査ユニットＳＣＵＯ２に入力され、第１の奇数走査ユニットＳＣＵＯ１の第１の走査信号形成部３０１に入力される。
【００８５】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第１の走査信号形成部３０１の第１のＮＡＮＤゲートは、出力信号ＳＲＯ２に関係なく、ハイレベル信号を出力する。ハイレベルである第１の走査信号形成部３０１の第１のＮＡＮＤゲートの出力信号は、第１の走査信号形成部３０１の第２のＮＡＮＤゲートに入力される。
【００８６】
第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ３０１Ａの出力信号ＳＲＯ１及びハイレベルである第１のＮＡＮＤゲートの出力信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ１を反転して出力する。すなわち、クロック信号ＣＬＫの第１の周期の区間で第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【００８７】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ３０３Ａは、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。また、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ３０３Ｂは、前記出力信号ＳＲＯ３をクロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の奇数走査ユニットＳＣＵＯ２の出力信号ＳＲＯ４は、第３の奇数走査ユニットＳＣＵＯ３に入力され、第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部３０３に入力される。
【００８８】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第３の走査信号形成部３０３の第１のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルである第３の走査信号形成部３０３の第１のＮＡＮＤゲートの出力信号は、第３の走査信号形成部３０３の第２のＮＡＮＤゲートに入力される。第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ３０３Ａの出力信号ＳＲＯ３及びハイレベル信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ３の反転された信号を出力する。すなわち、第３の走査信号ＳＣＡＮ［３］は、クロック信号ＣＬＫの第２の周期でロウレベルとなる。
【００８９】
上述した動作により、第ｎの奇数走査信号ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期の区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【００９０】
奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まる直前に、偶数開始パルスＶＳＰＥが偶数走査信号発生部３２０の第１の偶数走査ユニットＳＣＵＥ１に入力される。
【００９１】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち上がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ３２２Ａは、クロック信号ＣＬＫの第ｎ＋１の周期で、ハイレベルである出力信号ＳＲＥ１を出力する。また、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ３２２Ｂは、前記出力信号ＳＲＥ１を、クロック信号ＣＬＫの第ｎ＋１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の偶数走査ユニットＳＣＵＥ１の出力信号ＳＲＥ２は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第１の偶数走査ユニットＳＣＵＥ１の第２の走査信号形成部３２２に入力される。
【００９２】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第２の走査信号形成部３２２の第３のＮＡＮＤゲートは、出力信号ＳＲＥ２に関係なく、ハイレベル信号を出力する。ハイレベルである第２の走査信号形成部３２２の第３のＮＡＮＤゲートの出力は、第２の走査信号形成部３２２の第４のＮＡＮＤゲートに入力される。第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ３２２Ａの出力信号ＳＲＥ１及びハイレベルである第３のＮＡＮＤゲートの出力信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ１を反転して出力する。すなわち、クロック信号ＣＬＫの第ｎ＋１の周期の区間で第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【００９３】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２は、クロック信号ＣＬＫの第ｎ＋２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ３２４Ａは、クロック信号ＣＬＫの第ｎ＋２の周期の区間で、ハイレベルである出力信号ＳＲＥ３を出力する。
【００９４】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ３２４Ｂは、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第ｎ＋２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の偶数走査ユニットＳＣＵＥ２の出力信号ＳＲＥ４は、第３の偶数走査ユニットＳＣＵＥ３に入力され、第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部３２４に入力される。
【００９５】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第４の走査信号形成部３２４の第３のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルである第４の走査信号形成部３２４の第３のＮＡＮＤゲートの出力信号は、第４の走査信号形成部３２４の第４のＮＡＮＤゲートに入力される。第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ３２４Ａの出力信号ＳＲＥ３及びハイレベル信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ３の反転された信号を出力する。すなわち、第４の走査信号ＳＣＡＮ［４］は、クロック信号ＣＬＫの第ｎ＋２の周期の区間でロウレベルとなる。
【００９６】
上述した動作により、第ｎの偶数走査信号ユニットＳＣＵＥｎは、クロック信号ＣＬＫの２ｎ番目の周期の区間で、ロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【００９７】
したがって、前記図５ｂに示されたように、モード選択信号ＭＯＤＥがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。
【００９８】
モード選択信号ＭＯＤＥがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部は、偶数走査信号を発生する。すなわち、１フレームの１／２周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、１フレームの残りの１／２周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。
【００９９】
実施例２
図６は、本発明の第２の実施例に係るスキャンドライバを示すブロック図である。
【０１００】
図６を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部４００及び偶数走査信号発生部４２０を備え、前記奇数走査信号発生部４００及び偶数走査信号発生部４２０は、１つの同じクロック信号ＣＬＫを受信する。
【０１０１】
すなわち、第１の実施例の前記図１に示された奇数走査信号発生部１００は、奇数クロック信号ＣＬＫＯを受信し、偶数走査信号発生部１２０は、偶数クロック信号ＣＬＫＥを受信するが、本実施例での奇数走査信号発生部４００及び偶数走査信号発生部４２０は、共通のクロック信号ＣＬＫを受信する。但し、クロック信号ＣＬＫの受信を行う端子の配置は互いに異なる。
【０１０２】
第１の奇数走査ユニットＳＣＵＯ１は、奇数開始パルスＶＳＰＯが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで入力信号をサンプリングし、論理演算して、第１の走査信号ＳＣＡＮ［１］を出力する。
【０１０３】
また、入力信号である奇数開始パルスＶＳＰＯがサンプリングされる時点より１／２クロック周期遅延した時点で、サンプリングされたデータを出力端子ｏｕｔに出力する。したがって、クロック信号ＣＬＫの立ち上がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち下がりエッジで出力される。クロック信号ＣＬＫの立ち下がりエッジで出力されたデータは、第２の奇数走査ユニットＳＣＵＯ２に入力される。
【０１０４】
上述した隣接する奇数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第１の奇数走査ユニットＳＣＩＯ１から第ｎの奇数走査ユニットＳＣＵＯｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、奇数走査信号発生部４００の全ての奇数走査ユニットに並列に入力され、奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号ＳＣＡＮ［１、３、５、・・・、２ｎ−１］を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０１０５】
偶数走査信号発生部４２０は、直列に連結した複数の偶数走査信号ユニットを有する。第１の偶数走査ユニットＳＣＵＥ１は、偶数開始パルスＶＳＰＥが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。それぞれの偶数走査ユニットのクロック入力端子ＣＫには、反転されたクロック信号／ＣＬＫが入力される。したがって、前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングし、論理演算して、第２の走査信号ＳＣＡＮ［２］を出力する。
【０１０６】
また、入力信号である偶数開始パルスＶＳＰＥがサンプリングされる時点より１／２クロック周期遅延した時点でサンプリングされたデータを出力端子ｏｕｔに出力する。したがって、クロック信号ＣＬＫの立ち下がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち上がりエッジで出力される。クロック信号ＣＬＫの立ち上がりエッジで出力されたデータは、第２の偶数走査ユニットＳＣＵＯ２に入力される。
【０１０７】
上述した隣接する偶数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第１の偶数走査ユニットＳＣＵＥ１から第ｎの偶数走査ユニットＳＣＵＥｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、偶数走査信号発生部４２０の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットと直列に連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０１０８】
図７は、本発明の第２の実施例に係る偶数走査ユニットを示す回路図である。
【０１０９】
前記図７に示された偶数走査ユニットは、前記第１の実施例の図２に示された走査ユニットと同様の構成要素を有する。但し、クロック信号は、前記図２に示された走査ユニットに比べて反転されたクロック信号を使用する。
【０１１０】
また、第２の実施例に係る奇数走査ユニットは、前記図２に示された走査ユニットと同様の構成要素を有し、同じクロック信号を利用する。したがって、以下では、奇数走査ユニットについての説明は省略し、偶数走査ユニットの構成及び動作を説明する。
【０１１１】
図７を参照すれば、前記偶数走査ユニットは、フリップフロップ５００及び走査信号形成部５２０を有する。
【０１１２】
前記フリップフロップ５００は、クロック信号ＣＬＫの立ち下がりエッジでサンプリングされたデータを、１／２クロック周期遅延した立ち上がりエッジで出力する。このために、前記フリップフロップ５００は、２つのラッチ５０１、５０３から構成される。
【０１１３】
第３のラッチ５０１は、第３のサンプラー５０１Ａ及び第３のホルダー５０１Ｂを備える。前記第３のサンプラー５０１Ａは、入力信号をクロック信号のロウレベル区間で受信し、クロック信号のハイレベル区間では、入力信号の受信を遮断する。第３のホルダー５０１Ｂは、クロック信号のハイレベル区間で入力信号を格納する。したがって、クロック信号の立ち下がりエッジで入力された信号は、サンプリングされて出力される。また、クロック信号の立ち上がりエッジで、入力信号の受信は遮断され、サンプリングされたデータの格納動作が始まる。すなわち、第３のホルダー５０１Ｂの動作により、クロック信号のハイレベル区間では、クロック信号のロウレベル区間で入力された信号が出力される。
【０１１４】
第４のラッチ５０３は、第３のラッチ５０１の出力信号ＳＲをクロック信号のハイレベル区間で受信して出力し、クロック信号のロウレベル区間では、ハイレベル区間に入力された信号を格納し、これを出力する。前記第４のラッチ５０３は、第３のラッチ５０１の出力信号ＳＲをクロック信号のハイレベル区間で受信し、出力するための第４のサンプラー５０３Ａと、クロック信号のロウレベル区間で、サンプリングされた出力信号ＳＲを格納するための第４のホルダー５０３Ｂとを備える。したがって、クロック信号の立ち上がりエッジで第３のラッチ５０１の出力信号ＳＲは、サンプリングされて出力され、クロック信号の立ち下がりエッジで第３のラッチ５０１の出力信号ＳＲの入力は、遮断される。クロック信号のロウレベル区間では、クロック信号のハイレベル区間に入力された信号が出力される。
【０１１５】
走査信号形成部５２０は、２つのＮＡＮＤゲート５２１、５２３から構成される。第３のＮＡＮＤゲート５２１は、モード選択信号ＭＯＤＥ及び第４のラッチ５０３の出力信号を入力として有する。
【０１１６】
モード選択信号ＭＯＤＥがロウレベルである場合、第４のラッチ５０３の出力信号に関係なく、前記第３のＮＡＮＤゲート５２１は、ハイレベル信号を出力する。また、モード選択信号ＭＯＤＥがハイレベルである場合、第３のＮＡＮＤゲート５２１は、第４のラッチ５０３の出力信号を反転して出力する。
【０１１７】
第４のＮＡＮＤゲート５２３は、第３のラッチ５０１の出力信号ＳＲ及び前記第３のＮＡＮＤゲート５２１の出力信号を入力として有する。
【０１１８】
モード選択信号ＭＯＤＥがロウレベルである場合、第３のＮＡＮＤゲート５２１の出力は、ハイレベルであるので、前記第４のＮＡＮＤゲート５２３は、第３のラッチ５０１の出力信号ＳＲを反転して出力する。また、モード選択信号ＭＯＤＥがハイレベルである場合、第３のＮＡＮＤゲート５２１は、第４のラッチ５０３の出力の反転された信号と第３のラッチ５０１の出力信号ＳＲとをＮＡＮＤ演算して出力する。したがって、第４のラッチ５０３の出力信号がロウレベルであり、且つ第３のラッチ５０１の出力信号ＳＲがハイレベルである区間にのみ、前記第４のＮＡＮＤゲート５２３は、ロウレベル信号を出力端子ＳＣに出力する。
【０１１９】
前記図７では、偶数走査ユニットの構成及び動作について説明したが、奇数走査ユニットの構成及び動作は、前記図２に示された走査ユニットの構成及び動作と同様である。したがって、奇数走査ユニットは、クロック信号ＣＬＫの立ち上がりエッジで入力信号をサンプリングし、クロック信号の立ち下がりエッジでこれを出力する。
【０１２０】
図８ａ及び図８ｂは、本発明の第２の実施例に係る偶数走査ユニットの動作を説明するためのタイミング図である。
【０１２１】
図８ａは、モード選択信号ＭＯＤＥがロウレベルである場合、前記図７の偶数走査ユニットの動作を説明するためのタイミング図である。
【０１２２】
図８ａを参照すれば、クロック信号ＣＬＫの第１の周期の立ち下がりエッジで入力信号ｉｎは、サンプリングされ、第３のラッチ５０１を介して出力される。第１の周期の立ち下がりエッジで入力信号ｉｎは、ハイレベルであるので、第３のラッチ５０１の出力信号ＳＲは、ハイレベル信号を出力する。また、第１の周期のハイレベル区間では、サンプリングされた信号を格納して出力するので、第１の周期のハイレベル区間では、第３のラッチ５０１の出力信号ＳＲは、レベルの変化はなく、ハイレベルを維持する。
【０１２３】
クロック信号ＣＬＫの第２の周期の立ち下がりエッジで第３のラッチ５０１は、入力信号ｉｎをサンプリングして出力する。前記第２の周期の立ち下がりエッジで入力信号ｉｎは、ロウレベルであるので、第３のラッチ５０１の出力信号ＳＲは、ロウレベルを出力する。したがって、第３のラッチ５０１は、クロック信号ＣＬＫの第１の周期の立ち下がりエッジで入力信号ｉｎをサンプリングして出力し、前記第２の周期の立ち下がりエッジで入力信号ｉｎをさらにサンプリングして出力する。
【０１２４】
第４のラッチ５０３は、第３のラッチ５０１の出力信号ＳＲをクロック信号ＣＬＫの立ち上がりエッジでサンプリングして出力する。すなわち、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで出力信号ＳＲは、ハイレベルであるので、第４のラッチ５０３の出力端子ｏｕｔには、ハイレベル信号が出力される。
【０１２５】
また、クロック信号ＣＬＫの第２の周期の立ち上がりエッジで出力信号ＳＲは、ロウレベルであるので、第４のラッチ５０３の出力端子ｏｕｔにはロウレベル信号が出力される。
【０１２６】
モード選択信号ＭＯＤＥがロウレベルである場合、前記図７に示された第３のＮＡＮＤゲート５２１は、第４のラッチ５０３の出力信号のレベルに関係なく、ハイレベル信号を出力する。ハイレベルである第３のＮＡＮＤゲート５２１の出力信号は、第４のＮＡＮＤゲート５２３に入力される。第４のＮＡＮＤゲート５２３は、第３のラッチ５０１の出力信号ＳＲを反転して出力する。したがって、走査ユニットの出力端子ＳＣには、クロック信号ＣＬＫの第１の周期で、ロウレベルの信号を出力する。
【０１２７】
図８ｂは、モード選択信号ＭＯＤＥがハイレベルである場合、前記図７の偶数走査ユニットの動作を説明するためのタイミング図である。
【０１２８】
図８ｂを参照すれば、入力信号ｉｎに対する第３のラッチ５０１でのサンプリング動作及び第３のラッチ５０１の出力信号ＳＲに対する第４のラッチ５０３でのサンプリング動作は、前記図８ａで説明したことと同様である。
【０１２９】
したがって、第３のラッチ５０１の出力信号ＳＲ及び第４のラッチ５０３の出力端子ｏｕｔからの出力信号は、前記図８ａの信号と同じ波形である。但し、モード選択信号ＭＯＤＥがハイレベルであるので、第３のＮＡＮＤゲート５２１及び第４のＮＡＮＤゲート５２３の動作は、前記図８ａで説明した動作と異なる。
【０１３０】
モード選択信号ＭＯＤＥがハイレベルである場合、第３のＮＡＮＤゲート５２１は、第４のラッチ５０３の出力信号を反転する。前記第３のＮＡＮＤゲート５２１の出力信号は、第４のＮＡＮＤゲート５２３に入力される。また、第４のＮＡＮＤゲート５２３には、第３のラッチ５０１の出力信号ＳＲが入力される。第４のＮＡＮＤゲート５２３は、入力されるデータが全てハイレベルである場合にだけ、ロウレベルの信号を出力するので、出力端子ＳＣは、クロック信号ＣＬＫの第１の周期のロウレベル区間で、ロウレベルである信号が出力される。
【０１３１】
したがって、前記図８ａ及び図８ｂに示された偶数走査ユニットの動作は、次のように説明される。
【０１３２】
すなわち、モード選択信号ＭＯＤＥがロウレベルである場合、前記偶数走査ユニットは、第３のラッチの出力信号を反転して出力端子ＳＣに出力する。モード選択信号がハイレベルである場合、第３のラッチの出力信号と反転された第４のラッチの出力信号とをＮＡＮＤ演算して出力する。出力端子ＳＣからのデータをＳＣＡＮとし、第３のラッチの出力をＳＲ、第４のラッチの出力をＯＵＴとすれば、ＳＣＡＮは、次の数１の数式で表される。
【０１３３】
【数１】
2006154811.tif 000003
【０１３４】
前記数１で、ＳＣＡＮは、第３のラッチの出力の反転された信号ＳＲ’と第４のラッチの出力ＯＵＴとの論理和で表現されることができる。
【０１３５】
図９は、本発明の第２の実施例に係るスキャンドライバを示す回路図である。
【０１３６】
図９を参照すれば、前記図２に示された走査ユニットは、奇数走査信号発生部６００の奇数走査ユニットに適用され、前記図７に示された偶数走査ユニットは、偶数走査信号発生部６２０の偶数走査ユニットに適用される。
【０１３７】
それぞれの奇数走査ユニットの第２のＮＡＮＤゲートの出力信号と、それぞれの偶数走査ユニットの第４のＮＡＮＤゲートの出力信号は、走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］を構成する。奇数走査信号発生部６００のそれぞれの走査ユニットは、クロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫの立ち上がりエッジ区間と同期する奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を出力する。
【０１３８】
偶数走査信号発生部６２０のそれぞれの走査ユニットは、クロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫの立ち下がりエッジ区間と同期する偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。
【０１３９】
図１０ａ及び図１０ｂは、本発明の第２の実施例により前記図９に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。
【０１４０】
図１０ａは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【０１４１】
以下、図１０ａに示された順次走査動作を、前記図９に示された回路図に基づいて説明する。
【０１４２】
まず、奇数開始パルスＶＳＰＯが奇数走査信号発生部６００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。
【０１４３】
したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ６０１Ａは、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。また、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ６０１Ｂは、前記出力信号ＳＲＯ１をクロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の奇数走査ユニットＳＣＵＯ１の出力信号ＳＲＯ２は、第２の奇数走査ユニットＳＣＵＯ２に入力され、第１の奇数走査ユニットＳＣＵＯ１の第１の走査信号形成部６０１に入力される。
【０１４４】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第１の走査信号形成部６０１の第１のＮＡＮＤゲートは、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ６０１Ｂの出力信号ＳＲＯ２を反転して出力する。出力信号ＳＲＯ２の反転された信号は、第１の走査信号形成部６０１の第２のＮＡＮＤゲートに入力される。第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ６０１Ａの出力信号ＳＲＯ１及び第２のラッチの出力信号ＳＲＯ２の反転された信号を入力として有する。
【０１４５】
前記第１の走査信号形成部６０１の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ１がハイレベルであり、且つ出力信号ＳＲＯ２がロウレベルである区間にのみ、第１の走査信号ＳＣＡＮ［１］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第１の周期のハイレベル区間では、第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【０１４６】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ６０３Ａは、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。
【０１４７】
また、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ６０３Ｂは、前記出力信号ＳＲＯ３を、クロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の奇数走査ユニットＳＣＵＯ２の出力信号ＳＲＯ４は、第３の奇数走査ユニットＳＣＵＯ３に入力され、第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部６０３に入力される。
【０１４８】
モード選択信号ＭＯＤＥは、ハイレベルであるので、第３の走査信号形成部６０３の第１のＮＡＮＤゲートは、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ６０３Ｂの出力信号ＳＲＯ４を反転して出力する。出力信号ＳＲＯ４の反転された信号は、第３の走査信号形成部６０３の第２のＮＡＮＤゲートに入力される。第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ６０３Ａの出力信号ＳＲＯ３及び第２のラッチ６０３Ｂの出力信号ＳＲＯ４の反転された信号を入力として有する。
【０１４９】
前記第３の走査信号形成部６０３の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ３がハイレベルであり、且つ出力信号ＳＲＯ４がロウレベルである区間にのみ、第３の走査信号ＳＣＡＮ［３］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第２の周期のハイレベル区間では、第３の走査信号ＳＣＡＮ［３］は、ロウレベルである。
【０１５０】
上述した動作により、第ｎの奇数走査信号ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期のハイレベル区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【０１５１】
また、偶数開始パルスＶＳＰＥが偶数走査信号発生部６２０の第１の偶数走査ユニットＳＣＵＥ１に入力される。前記偶数開始パルスＶＳＰＥは、前記奇数開始パルスＶＳＰＯに対して１／２クロック周期の位相差を有することが好ましい。
【０１５２】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、クロック信号ＣＬＫの第１の周期のロウレベル区間及び第２の周期のハイレベル区間で、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ６２２Ａは、ハイレベルである出力信号ＳＲＥ１を出力する。
【０１５３】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ６２２Ｂは、前記出力信号ＳＲＥ１をクロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングして出力する。前記第１の偶数走査ユニットＳＣＵＥ１の出力信号ＳＲＥ２は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第１の偶数走査ユニットＳＣＵＥ１の第２の走査信号形成部６２２に入力される。
【０１５４】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第２の走査信号形成部６２２の第３のＮＡＮＤゲートは、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ６２２Ｂの出力信号ＳＲＥ２を反転して出力する。出力信号ＳＲＥ２の反転された信号は、第２の走査信号形成部６２２の第４のＮＡＮＤゲートに入力される。第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ６２２Ａの出力信号ＳＲＥ１及び第４のラッチ６２２Ｂの出力信号ＳＲＥ２の反転された信号を入力として有する。
【０１５５】
前記第２の走査信号形成部６２２の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ１がハイレベルであり、且つ出力信号ＳＲＥ２がロウレベルである区間にのみ、第２の走査信号ＳＣＡＮ［２］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第１の周期のロウレベル区間では、第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【０１５６】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２は、クロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ６２４Ａは、クロック信号ＣＬＫの第２の周期のロウレベル及び第３の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ３を出力する。
【０１５７】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ６２４Ｂは、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第３の周期の立ち上がりエッジでサンプリングして出力する。前記第２の偶数走査ユニットＳＣＵＥ２の出力信号ＳＲＥ４は、第３の偶数走査ユニットＳＣＵＥ３に入力され、第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部６２４に入力される。
【０１５８】
モード選択信号ＭＯＤＥは、ハイレベルであるので、第４の走査信号形成部６２４の第３のＮＡＮＤゲートは、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ６２４Ｂの出力信号ＳＲＥ４を反転して出力する。出力信号ＳＲＥ４の反転された信号は、第４の走査信号形成部６２４の第４のＮＡＮＤゲートに入力される。第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ６２４Ａの出力信号ＳＲＥ３及び第４のラッチ６２４Ｂの出力信号ＳＲＥ４の反転された信号を入力として有する。
【０１５９】
前記第４の走査信号形成部６２４の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ３がハイレベルであり、且つ出力信号ＳＲＥ４がロウレベルである区間にのみ、第４の走査信号ＳＣＡＮ［４］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第２の周期のロウレベル区間では、第４の走査信号ＳＣＡＮ［４］は、ロウレベルである。
【０１６０】
上述した動作により、第ｎの偶数走査信号ユニットＳＣＵＥｎは、クロック信号ＣＬＫのｎ番目の周期のロウレベル区間では、ロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【０１６１】
したがって、それぞれの走査信号は、１／２クロック周期の位相差をもって順次に出力される。すなわち、前記奇数走査信号発生部６００は、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を順次に発生する。また、それぞれの奇数走査信号は、隣接する奇数走査信号に対して１クロック周期の位相差を有する。
【０１６２】
また、前記偶数走査信号発生部６２０は、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を順次に発生する。また、それぞれの偶数走査信号は、隣接する偶数走査信号に対して１クロック周期の位相差を有する。
【０１６３】
但し、前記奇数走査信号発生部６００のそれぞれのフリップフロップは、クロック信号の立ち上がりエッジで入力信号をサンプリングして出力し、前記偶数走査信号発生部６２０のそれぞれのフリップフロップは、クロック信号の立ち下がりエッジで入力信号をサンプリングして出力する。したがって、走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］は、隣接する走査信号に対して１／２クロック周期の位相差をもって順次に出力される。
【０１６４】
図１０ｂは、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【０１６５】
以下、図１０ｂに示された飛び越し走査動作を、前記図９に示された回路図に基づいて説明する。
【０１６６】
まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と、偶数フィールド区間とに分けられる。
【０１６７】
飛び越し走査動作が行われるためには、奇数フィールド区間で、奇数走査信号発生部６００は、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を発生する。また、奇数フィールド区間で、偶数走査信号発生部６２０は、走査動作に必要な情報を有しないレベルを出力する。すなわち、奇数フィールド区間では、偶数走査信号発生部６２０は、入力データやクロック信号に関係なく、ハイレベル信号を出力する。
【０１６８】
奇数フィールド区間に引き続く偶数フィールド区間で、偶数走査信号発生部６２０は、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を発生する。また、偶数フィールド区間で、奇数走査信号発生部６００は、走査動作に必要な情報を有しないレベルを出力する。すなわち、偶数フィールド区間では、奇数走査信号発生部６００は、入力データやクロック信号に関係なく、ハイレベル信号を出力する。
【０１６９】
まず、奇数フィールド区間が始まる直前に、奇数開始パルスＶＳＰＯが奇数走査信号発生部６００の第１の奇数走査ユニットＳＣＵＯ１に入力される。
【０１７０】
前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ６０１Ａは、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。
【０１７１】
また、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ６０１Ｂは、前記出力信号ＳＲＯ１をクロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の奇数走査ユニットＳＣＵＯ１の出力信号ＳＲＯ２は、第２の奇数走査ユニットＳＣＵＯ２に入力され、第１の奇数走査ユニットＳＣＵＯ１の第１の走査信号形成部６０１に入力される。
【０１７２】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第１の走査信号形成部６０１の第１のＮＡＮＤゲートは、出力信号ＳＲＯ２に関係なく、ハイレベル信号を出力する。ハイレベルである第１の走査信号形成部６０１の第１のＮＡＮＤゲートの出力は、第１の走査信号形成部６０１の第２のＮＡＮＤゲートに入力される。
【０１７３】
第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ６０１Ａの出力信号ＳＲＯ１及びハイレベルである第２のラッチ６０１Ｂの出力信号ＳＲＯ２を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ１を反転して出力する。すなわち、クロック信号ＣＬＫの第１の周期の区間で第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【０１７４】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ６０３Ａは、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。
【０１７５】
また、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ６０３Ｂは、前記出力信号ＳＲＯ３をクロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の奇数走査ユニットＳＣＵＯ２の出力信号ＳＲＯ４は、第３の奇数走査ユニットＳＣＵＯ３に入力され、第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部６０３に入力される。
【０１７６】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第３の走査信号形成部６０３の第１のＮＡＮＤゲートは、ハイレベルを出力する。ハイレベルである第３の走査信号形成部６０３の第１のＮＡＮＤゲートの出力信号は、第３の走査信号形成部６０３の第２のＮＡＮＤゲートに入力される。
【０１７７】
第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ６０３Ａの出力信号ＳＲＯ３及びハイレベルの信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ３の反転された信号を出力する。すなわち、第３の走査信号ＳＣＡＮ［３］は、クロック信号ＣＬＫの第２の周期でロウレベルとなる。
【０１７８】
上述した動作により、第ｎの奇数走査信号ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期の区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【０１７９】
奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まる直前に、偶数開始パルスＶＳＰＥが偶数走査信号発生部６２０の第１の偶数走査ユニットＳＣＵＥ１に入力される。
【０１８０】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ６２２Ａは、クロック信号ＣＬＫの第ｎ＋１の周期のロウレベル区間及び第ｎ＋２の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ１を出力する。
【０１８１】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ６２２Ｂは、前記出力信号ＳＲＥ１をクロック信号ＣＬＫの第ｎ＋２の周期の立ち上がりエッジでサンプリングして出力する。前記第１の偶数走査ユニットＳＣＵＥ１の出力信号ＳＲＥ２は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第１の偶数走査ユニットＳＣＵＥ１の第２の走査信号形成部６２２に入力される。
【０１８２】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第２の走査信号形成部６２２の第３のＮＡＮＤゲートは、出力信号ＳＲＥ２に関係なく、ハイレベルを出力する。ハイレベルである第２の走査信号形成部６２２の第３のＮＡＮＤゲートの出力は、第２の走査信号形成部６２２の第４のＮＡＮＤゲートに入力される。
【０１８３】
第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ６２２Ａの出力信号ＳＲＥ１及びハイレベルである第４のラッチ６２２Ｂの出力信号ＳＲＥ２を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ１を反転して出力する。すなわち、クロック信号ＣＬＫの第ｎ＋１の周期のロウレベル区間及び第ｎ＋２の周期のハイレベル区間で、第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【０１８４】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２は、クロック信号ＣＬＫの第ｎ＋２の周期の立ち下がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ６２４Ａは、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ３を出力する。
【０１８５】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ６２４Ｂは、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第ｎ＋３の周期の立ち上がりエッジでサンプリングして出力する。前記第２の偶数走査ユニットＳＣＵＥ２の出力信号ＳＲＥ４は、第３の偶数走査ユニットＳＣＵＥ３に入力され、第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部６２４に入力される。
【０１８６】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第４の走査信号形成部６２４の第３のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルである第４の走査信号形成部６２４の第３のＮＡＮＤゲートの出力信号は、第４の走査信号形成部６２４の第４のＮＡＮＤゲートに入力される。
【０１８７】
第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ６２４Ａの出力信号ＳＲＥ３及びハイレベルの信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ３の反転された信号を出力する。すなわち、第４の走査信号ＳＣＡＮ［４］は、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３の周期のハイレベル区間でロウレベルとなる。
【０１８８】
上述した動作により、第ｎの偶数走査信号ユニットＳＣＵＥｎは、クロック信号ＣＬＫの２ｎ番目の周期のロウレベル区間及び２ｎ＋１番目の周期のハイレベル区間でロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【０１８９】
したがって、前記図１０ｂに示されたように、モード選択信号ＭＯＤＥがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。
【０１９０】
モード選択信号ＭＯＤＥがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部は、偶数走査信号を発生する。すなわち、１フレームの１／２周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、１フレームの残りの１／２周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。
【０１９１】
上述した過程により、クロック信号ＣＬＫに同期する走査信号が発生することが分かる。すなわち、モード選択信号に応じて、スキャンドライバは、順次走査動作及び飛び越し走査動作を選択的に行うことができる。
【０１９２】
実施例３
図１１は、本発明の第３の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。
【０１９３】
図１１を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部１１００及び偶数走査信号発生部１１５０を備える。
【０１９４】
奇数走査信号発生部１１００は、直列に連結した複数の奇数走査ユニットを有する。それぞれの奇数走査ユニットは、フリップフロップ及び奇数走査信号形成部を備える。
【０１９５】
したがって、前記奇数走査信号発生部１１００は、シフトレジスタの構造を有し、入力されるクロックに対して１周期ずつシフトされたデータを出力する。また、奇数走査信号形成部は、複数の論理回路から構成され、モード選択信号ＭＯＤＥに応じて奇数走査信号を形成する。
【０１９６】
第１の奇数走査ユニットＳＣＵＯ１は、奇数開始パルスＶＳＰＯが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の奇数走査ユニットＳＣＵ０１は、クロック信号ＣＬＫのハイレベルで入力信号をサンプリングし、論理演算して、第１の走査信号ＳＣＡＮ［１］を出力する。
【０１９７】
また、サンプリングされたデータは、入力信号である奇数開始パルスＶＳＰＯがサンプリングされる時点より１／２クロック周期遅延した立ち下がりエッジで、出力端子ｏｕｔに出力される。したがって、クロック信号ＣＬＫの立ち上がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち下がりエッジで出力される。クロック信号ＣＬＫの立ち下がりエッジで出力されたデータは、第２の奇数走査ユニットＳＣＵＯ２に入力される。
【０１９８】
上述した隣接する奇数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第１の奇数走査ユニットＳＣＩＯ１から第ｎの奇数走査ユニットＳＣＵＯｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、奇数走査信号発生部１１００の全ての奇数走査ユニットに並列に入力され、それぞれの奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号ＳＣＡＮ［１、３、５、・・・、２ｎ−１］を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０１９９】
偶数走査信号発生部１１５０は、直列に連結した複数の偶数走査ユニットを有する。それぞれの偶数走査ユニットは、フリップフロップ及び偶数走査信号形成部を備える。
【０２００】
したがって、前記偶数走査信号発生部１１５０は、シフトレジスタの構造を有し、入力されるクロックに対して１周期ずつシフトされたデータを出力する。また、偶数走査信号形成部は、複数の論理回路から構成され、モード選択信号ＭＯＤＥに応じて偶数走査信号を形成する。
【０２０１】
第１の偶数走査ユニットＳＣＵＥ１は、偶数開始パルスＶＳＰＥが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫのロウレベルで偶数開始パルスＶＳＰＥをサンプリングし、論理演算して、第２の走査信号ＳＣＡＮ［２］を出力する。
【０２０２】
また、サンプリングされたデータは、入力信号である偶数開始パルスＶＳＰＥがサンプリングされる時点より１／２クロック周期遅延したクロック信号ＣＬＫの立ち上がりエッジで出力端子ｏｕｔに出力される。したがって、クロック信号ＣＬＫの立ち下がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち上がりエッジで出力される。クロック信号ＣＬＫの立ち上がりエッジで出力されたデータは、第２の偶数走査ユニットＳＣＵＯ２に入力される。
【０２０３】
上述した隣接する偶数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第１の偶数走査ユニットＳＣＵＥ１から第ｎの偶数走査ユニットＳＣＵＥｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、偶数走査信号発生部１１５０の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットと直列に連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０２０４】
図１２は、本発明の第３の実施例に係る奇数走査ユニットを示す回路図である。
【０２０５】
図１２を参照すれば、前記奇数走査ユニットは、図１１の第１の奇数走査ユニットＳＣＵＯ１を示すものであって、フリップフロップ１１１０及び奇数走査信号形成部１１１３を備える。
【０２０６】
前記フリップフロップ１１１０は、クロック信号ＣＬＫの立ち上がりエッジでサンプリングされたデータを１／２クロック周期遅延した立ち下がりエッジで出力する。このために、前記フリップフロップ１１１０は、直列に連結した２つのラッチ１１１１、１１１２から構成される。
【０２０７】
第１のラッチ１１１１は、入力信号をクロック信号ＣＬＫのハイレベル区間で受信するための第１のサンプラー１１１１Ａと、クロック信号ＣＬＫのハイレベル区間で、第１のサンプラー１１１１Ａに入力された入力信号を出力し、クロック信号ＣＬＫのロウレベル区間で、クロック信号ＣＬＫのハイレベル区間で入力された入力信号を格納するための第１のホルダー１１１１Ｂとから構成される。したがって、クロック信号ＣＬＫの立ち上がりエッジで、入力信号はサンプリングされて出力され、クロック信号ＣＬＫの立ち下がりエッジで、入力信号は入力が遮断される。すなわち、クロック信号ＣＬＫのロウレベル区間では、クロック信号のハイレベル区間で入力された信号が出力される。
【０２０８】
第２のラッチ１１１２は、第１のラッチ１１１１の出力信号ＳＲＯ１をクロック信号ＣＬＫのロウレベル区間で受信して出力し、クロック信号ＣＬＫのハイレベル区間で、クロック信号ＣＬＫのロウレベル区間に入力された信号を格納し、これを出力する。前記第２のラッチ１１１２は、第１のラッチ１１１１の出力信号ＳＲＯ１をクロック信号ＣＬＫのロウレベル区間で受信し出力するための第２のサンプラー１１１２Ａと、サンプリングされた出力信号ＳＲＯ１をクロック信号ＣＬＫのハイレベル区間で格納するための第２のホルダー１１１２Ｂとを備える。したがって、クロック信号ＣＬＫの立ち下がりエッジで第１のラッチ１１１１の出力信号ＳＲＯ１は、サンプリングされて出力され、クロック信号ＣＬＫの立ち上がりエッジで第１のラッチ１１１１の出力信号ＳＲＯ１の入力は、遮断される。
【０２０９】
奇数走査信号形成部１１１３は、インバータ１１１３Ａと、２つのＮＡＮＤゲート１１１３Ｂ、１１１３Ｃとから構成される。
【０２１０】
インバータ１１１３Ａは、第２のラッチ１１１２の出力信号ＳＲＯ２を反転して、第１のＮＡＮＤゲート１１１３Ｂに出力する。第１のＮＡＮＤゲート１１１３Ｂは、モード選択信号ＭＯＤＥ及び第２のラッチ１１１２の出力の反転された信号を入力として有する。
【０２１１】
モード選択信号ＭＯＤＥがロウレベルである場合、第２のラッチ１１１２の出力信号に関係なく、前記第１のＮＡＮＤゲート１１１３Ｂは、ハイレベルを出力する。すなわち、モード選択信号ＭＯＤＥがロウレベルであることにより、第２のラッチ１１１２の出力信号はマスキングされる。また、モード選択信号ＭＯＤＥがハイレベルである場合、第１のＮＡＮＤゲート１１１３Ｂは、第２のラッチ１１１２の出力信号を出力する。
【０２１２】
第２のＮＡＮＤゲート１１１３Ｃは、第１のラッチ１１１１の出力信号ＳＲＯ１及び前記第１のＮＡＮＤゲート１１１３Ｂの出力信号を入力として有する。モード選択信号ＭＯＤＥがロウレベルである場合、第１のＮＡＮＤゲート１１１３Ｂの出力は、ハイレベルであるので、前記第２のＮＡＮＤゲート１１１３Ｃは、第１のラッチ１１１１の出力信号ＳＲＯ１を反転して出力する。
【０２１３】
また、モード選択信号ＭＯＤＥがハイレベルである場合、第１のＮＡＮＤゲート１１１３Ｂは、インバータ１１１３Ａの出力を反転するので、第１のＮＡＮＤゲート１１１３Ｂは、第２のラッチ１１１２の出力信号ＳＲＯ２を出力する。したがって、第２のラッチ１１１２の出力信号ＳＲＯ２がハイレベルであり、且つ第１のラッチ１１１１の出力信号ＳＲＯ１がハイレベルである区間にのみ、前記第２のＮＡＮＤゲート１１１３Ｃは、ロウレベルの信号を出力端子に出力する。
【０２１４】
図１３ａ及び図１３ｂは、本発明の第３の実施例により前記図１２の奇数走査ユニットの動作を説明するためのタイミング図である。
【０２１５】
図１３ａは、モード選択信号ＭＯＤＥがハイレベルである場合、前記図１２の奇数走査ユニットの動作を説明するためのタイミング図である。
【０２１６】
図１３ａを参照すれば、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで入力信号ＶＳＰＯは、サンプリングされ、第１のラッチ１１１１を介して出力される。第１の周期の立ち上がりエッジで入力信号ＶＳＰＯは、ハイレベルであるので、第１のラッチ１１１１の出力信号ＳＲＯ１は、ハイレベル信号を出力する。また、第１の周期のロウレベル区間では、サンプリングされた出力を格納して出力するので、第１の周期のロウレベル区間では、第１のラッチ１１１１の出力信号ＳＲＯ１は、レベルの変化はなく、ハイレベルを維持する。
【０２１７】
第２の周期の立ち上がりエッジで第１のラッチ１１１１は、入力信号ｉｎをサンプリングして出力する。前記第２の周期の立ち上がりエッジで入力信号ＶＳＰＯは、ロウレベルであるので、第１のラッチ１１１１の出力信号ＳＲＯ１は、ロウレベル信号を出力する。したがって、第１のラッチ１１１１は、第１の周期の立ち上がりエッジで入力信号ＶＳＰＯをサンプリングして出力し、第２の周期の立ち上がりエッジで入力信号ＶＳＰＯをさらにサンプリングして出力する。
【０２１８】
第２のラッチ１１１２は、第１のラッチ１１１１の出力信号ＳＲＯ１をクロック信号ＣＬＫの立ち下がりエッジでサンプリングして出力する。すなわち、第１の周期の立ち下がりエッジで出力信号ＳＲＯ１は、ハイレベルであるので、第２のラッチ１１１２の出力端子ｏｕｔには、ハイレベルが出力される。また、第２の周期の立ち下がりエッジで出力信号ＳＲＯ１は、ロウレベルであるので、第２のラッチ１１１２の出力端子ｏｕｔには、ロウレベルが出力される。
【０２１９】
モード選択信号ＭＯＤＥは、ハイレベルであるので、前記図２に示された第１のＮＡＮＤゲート１１１３Ｂは、インバータ１１１３Ａの出力を反転する。したがって、第１のＮＡＮＤゲート１１１３Ｂは、第２のラッチ１１１２の出力信号ＳＲＯ２を第２のＮＡＮＤゲート１１１３Ｃに出力する。第２のＮＡＮＤゲート１１１３Ｃは、第１のラッチ１１１１の出力信号ＳＲＯ１と第２のラッチ１１１２の出力信号ＳＲＯ２とのＮＡＮＤ演算を行う。
【０２２０】
したがって、奇数走査ユニットの出力端子には、クロック信号ＣＬＫの第１の周期のロウレベルで、ロウレベルである信号ＳＣＡＮ［１］が出力される。
【０２２１】
図１３ｂは、モード選択信号ＭＯＤＥがロウレベルを有する場合、前記図１２の奇数走査ユニットの動作を説明するためのタイミング図である。
【０２２２】
図１３ｂを参照すれば、入力信号ＶＳＰＯに対する第１のラッチ１１１１でのサンプリング動作及び第１のラッチ１１１１の出力信号ＳＲＯ１に対する第２のラッチ１１１２でのサンプリング動作は、前記図１３ａで説明したことと同様である。したがって、第１のラッチ１１１１の出力信号ＳＲＯ１及び第２のラッチ１１１２の出力信号ＳＲＯ２は、前記図１３ａの信号と同じ波形である。
【０２２３】
但し、モード選択信号ＭＯＤＥがロウレベルであるので、第１のＮＡＮＤゲート１１１３Ｂ及び第２のＮＡＮＤゲート１１１３Ｃの動作は、前記図１３ａで説明した動作と異なる。
【０２２４】
モード選択信号ＭＯＤＥがロウレベルであるので、第１のＮＡＮＤゲート１１１３Ｂは、第２のラッチ１１１２の出力信号ＳＲＯ２をマスキングする。すなわち、第２のラッチ１１１２の出力信号ＳＲＯ２のレベルに関係なく、前記第１のＮＡＮＤゲート１１１３Ｂはハイレベル信号を出力する。ハイレベルの信号を受信する第２のＮＡＮＤゲート１１１３Ｃは、第１のラッチ１１１１の出力信号ＳＲＯ１を反転する。
【０２２５】
したがって、奇数走査ユニットの奇数走査信号形成部は、第１のラッチ１１１１の出力信号ＳＲＯ１を反転して第１の走査信号ＳＣＡＮ［１］を出力する。
【０２２６】
図１４は、本発明の第３の実施例に係る偶数走査ユニットを示す回路図である。
【０２２７】
図１４を参照すれば、前記偶数走査ユニットは、図１１の第１の偶数走査ユニットＳＣＵＥ１を示すものであって、フリップフロップ１１６０及び偶数走査信号形成部１１６３を備える。
【０２２８】
前記フリップフロップ１１６０は、クロック信号ＣＬＫの立ち下がりエッジでサンプリングされたデータを１／２クロック周期遅延した立ち上がりエッジで出力する。このために、前記フリップフロップ１１６０は、直列に連結した２つのラッチ１１６１、１１６２から構成される。
【０２２９】
第３のラッチ１１６１は、入力信号をクロック信号ＣＬＫのロウレベル区間で受信するための第３のサンプラー１１６１Ａと、クロック信号ＣＬＫのロウレベル区間で第３のサンプラー１１６１Ａに入力された入力信号を出力し、クロック信号ＣＬＫのハイレベル区間で、ロウレベル区間の入力信号を格納するための第３のホルダー１１６１Ｂとから構成される。したがって、クロック信号ＣＬＫの立ち下がりエッジで入力信号は、サンプリングされて出力され、クロック信号ＣＬＫの立ち上がりエッジで入力信号は、入力が遮断される。
【０２３０】
第４のラッチ１１６２は、第３のラッチ１１６１の出力信号ＳＲＥ１をクロック信号ＣＬＫのハイレベル区間で受信し出力するための第４のサンプラー１１６２Ａと、サンプリングされた出力信号ＳＲＥ１をクロック信号ＣＬＫのロウレベル区間で格納するための第４のホルダー１１６２Ｂとから構成される。したがって、クロック信号ＣＬＫの立ち上がりエッジで第３のラッチ１１６１の出力信号ＳＲＥ１は、サンプリングされて出力され、クロック信号ＣＬＫの立ち下がりエッジで第３のラッチ１１６１の出力信号ＳＲＥ１の入力は、遮断され、クロック信号ＣＬＫのハイレベル区間で入力された信号が格納されて出力される。
【０２３１】
偶数走査信号形成部１１６３は、インバータ１１６３Ａと、２つのＮＡＮＤゲート１１６３Ｂ、１１６３Ｃとから構成される。
【０２３２】
インバータ１１６３Ａは、第４のラッチ１１６２の出力信号ＳＲＥ２を反転して、第３のＮＡＮＤゲート１１６３Ｂに出力する。第３のＮＡＮＤゲート１１６３Ｂは、モード選択信号ＭＯＤＥ及び第４のラッチ１１６２の出力の反転された信号を入力として有する。
【０２３３】
モード選択信号ＭＯＤＥがロウレベルである場合、第４のラッチ１１６２の出力信号に関係なく、前記第３のＮＡＮＤゲート１１６３Ｂは、ハイレベル信号を出力する。すなわち、モード選択信号ＭＯＤＥがロウレベルであることにより、第４のラッチ１１６２の出力信号は、マスキングされる。また、モード選択信号ＭＯＤＥがハイレベルである場合、第３のＮＡＮＤゲート１１６３Ｂは、第４のラッチ１１６２の出力信号を出力する。
【０２３４】
第４のＮＡＮＤゲート１１６３Ｃは、第３のラッチ１１６１の出力信号ＳＲＥ１及び前記第３のＮＡＮＤゲート１１６３Ｂの出力信号を入力として有する。モード選択信号ＭＯＤＥがロウレベルである場合、第３のＮＡＮＤゲート１１６３Ｂの出力は、ハイレベルであるので、前記第４のＮＡＮＤゲート１１６３Ｃは、第３のラッチ１１６１の出力信号ＳＲＥ１を反転して出力する。
【０２３５】
また、モード選択信号ＭＯＤＥがハイレベルである場合、第３のＮＡＮＤゲート１１６３Ｂは、インバータ１１６３Ａの出力を反転するので、第３のＮＡＮＤゲート１１６３Ｂは、第４のラッチの出力信号ＳＲＥ２を出力する。したがって、第４のラッチ１１６２の出力信号ＳＲＥ２がハイレベルであり、且つ第３のラッチ１１６１の出力信号ＳＲＯ１がハイレベルである区間にのみ、前記第４のＮＡＮＤゲート１１６３Ｃは、ロウレベルの信号を出力端子に出力する。
【０２３６】
図１５ａ及び図１５ｂは、本発明の第３の実施例により前記図１４の偶数走査ユニットの動作を説明するためのタイミング図である。
図１５ａは、モード選択信号ＭＯＤＥがハイレベルである場合、前記図１４の偶数走査ユニットの動作を説明するためのタイミング図である。
【０２３７】
図１５ａを参照すれば、クロック信号ＣＬＫの第１の周期の立ち下がりエッジで入力信号ＶＳＰＥは、サンプリングされ、第３のラッチ１１６１を介して出力される。第１の周期の立ち下がりエッジで入力信号ＶＳＰＥは、ハイレベルであるので、第３のラッチ１１６１の出力信号ＳＲＥ１は、ハイレベル信号を出力する。また、第１の周期のハイレベル区間では、サンプリングされた信号を格納して出力するので、第１の周期のハイレベル区間では、第３のラッチ１１６１の出力信号ＳＲＥ１は、レベルの変化はなく、ハイレベルを維持する。
【０２３８】
第２の周期の立ち下がりエッジで第３のラッチ１１６１は、入力信号ＶＳＰＥをサンプリングして出力する。前記第２の周期の立ち下がりエッジで入力信号ＶＳＰＥは、ロウレベルであるので、第３のラッチ１１６１の出力信号ＳＲＥ１は、ロウレベル信号を出力する。したがって、第３のラッチ１１６１は、第１の周期の立ち下がりエッジで入力信号ＶＳＰＥをサンプリングして出力し、第２の周期の立ち下がりエッジで入力信号ＶＳＰＥをさらにサンプリングして出力する。
【０２３９】
第４のラッチ１１６２は、第３のラッチ１１６１の出力信号ＳＲＥ１をクロック信号ＣＬＫの立ち上がりエッジでサンプリングして出力する。すなわち、第１の周期の立ち上がりエッジで出力信号ＳＲＥ１は、ハイレベルであるので、第４のラッチ１１６２の出力信号ＳＲＥ２は、ハイレベルとなる。また、第２の周期の立ち上がりエッジで出力信号ＳＲＥ１は、ロウレベルであるので、第４のラッチ１１６２の出力端子ｏｕｔには、ロウレベル信号が出力される。
【０２４０】
モード選択信号ＭＯＤＥは、ハイレベルであるので、前記図１４に示された第３のＮＡＮＤゲート１１６３Ｂは、インバータ１１６３Ａの出力を反転する。したがって、第３のＮＡＮＤゲート１１６３Ｂは、第４のラッチ１１６２の出力信号ＳＲＥ２を第４のＮＡＮＤゲート１１６３Ｃに出力する。第４のＮＡＮＤゲート１１６３Ｃは、第３のラッチ１１６１の出力信号ＳＲＥ１と第４のラッチ１１６２の出力信号ＳＲＥ２とのＮＡＮＤ演算を行う。
【０２４１】
したがって、偶数走査ユニットの出力端子には、クロック信号ＣＬＫの第１の周期のハイレベルでロウレベルである信号ＳＣＡＮ［２］が出力される。
【０２４２】
図１５ｂは、モード選択信号ＭＯＤＥがロウレベルである場合、前記図１４の偶数走査ユニットの動作を説明するためのタイミング図である。
【０２４３】
図１５ｂを参照すれば、入力信号ＶＳＰＥに対する第３のラッチ１１６１でのサンプリング動作及び第３のラッチ１１６１の出力信号ＳＲＥ１に対する第４のラッチ１１６２でのサンプリング動作は、前記図１５ａで説明したことと同様である。したがって、第３のラッチ１１６１の出力信号ＳＲＥ１及び第４のラッチ１１６２の出力信号ＳＲＥ２は、前記図１５ａの信号と同じ波形である。
【０２４４】
但し、モード選択信号ＭＯＤＥがロウレベルであるので、第３のＮＡＮＤゲート１１６３Ｂ及び第４のＮＡＮＤゲート１１６３Ｃの動作は、前記図１５ａで説明した動作と異なる。
【０２４５】
モード選択信号ＭＯＤＥがロウレベルであるので、第３のＮＡＮＤゲート１１６３Ｂは、第４のラッチ１１６２の出力信号ＳＲＥ２をマスキングする。すなわち、第４のラッチ１１６２の出力信号ＳＲＥ２のレベルに関係なく、前記第３のＮＡＮＤゲート１１６３Ｂは、ハイレベル信号を出力する。ハイレベルの信号を受信する第４のＮＡＮＤゲート１１６３Ｃは、第３のラッチ１１６１の出力信号ＳＲＥ１を反転する。
【０２４６】
したがって、偶数走査ユニットの偶数走査信号形成部は、第３のラッチ１１６１の出力信号ＳＲＥ１を反転して第２の走査信号ＳＣＡＮ［２］を出力する。
【０２４７】
図１６は、本発明の第３の実施例に係るスキャンドライバを示す回路図である。
【０２４８】
図１６を参照すれば、前記図１２に示された奇数走査ユニットは、奇数走査信号発生部１１００の走査ユニットに適用され、前記図１４に示された偶数走査ユニットは、偶数走査信号発生部１１５０の走査ユニットに適用される。
【０２４９】
前記図１２及び図１４に示されたように、それぞれの奇数走査ユニットの第２のＮＡＮＤゲートの出力信号、それぞれの偶数走査ユニットの第４のＮＡＮＤゲートの出力信号は、走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］を構成する。
【０２５０】
奇数走査信号発生部１１００のそれぞれの奇数走査ユニットは、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫに同期する奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を出力する。偶数走査信号発生部１１５０のそれぞれの走査ユニットは、クロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫに同期する偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。
【０２５１】
図１７ａ及び図１７ｂは、本発明の第３の実施例により前記図１６に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。
【０２５２】
図１７ａは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【０２５３】
以下、図１７ａに示された順次走査動作を、前記図１６に示された回路図に基づいて説明する。
【０２５４】
まず、奇数開始パルスＶＳＰＯが奇数走査信号発生部１１００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１１１１は、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。
【０２５５】
また、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ１１１２は、前記出力信号ＳＲＯ１をクロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の奇数走査ユニットＳＣＵＯ１の出力信号ＳＲＯ２は、第２の奇数走査ユニットＳＣＵＯ２に入力され、第１の奇数走査ユニットＳＣＵＯ１の奇数走査信号形成部である第１の走査信号形成部１１１３に入力される。
【０２５６】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第１の走査信号形成部１１１３の第１のＮＡＮＤゲートは、インバータの出力を反転する。したがって、第２のラッチ１１１２の出力信号ＳＲＯ２は、第１の走査信号形成部１１１３の第２のＮＡＮＤゲートに入力される。
【０２５７】
第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１１１１の出力信号ＳＲＯ１及び第２のラッチ１１１２の出力信号ＳＲＯ２を入力として有する。前記第１の走査信号形成部１１１３の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ１がハイレベルであり、且つ出力信号ＳＲＯ２がハイレベルである区間にのみ、第１の走査信号ＳＣＡＮ［１］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第１の周期のロウレベル区間で、第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【０２５８】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１１２１は、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。
【０２５９】
また、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ１１２２は、前記出力信号ＳＲＯ３をクロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の奇数走査ユニットＳＣＵＯ２の出力信号ＳＲＯ４は、第３の奇数走査ユニットＳＣＵＯ３に入力され、第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部１１２３に入力される。
【０２６０】
モード選択信号ＭＯＤＥは、ハイレベルであるので、第３の走査信号形成部１１２３の第１のＮＡＮＤゲートは、インバータの出力を反転する。したがって、第２のラッチ１１２２の出力信号ＳＲＯ４は、第３の走査信号形成部１１２３の第２のＮＡＮＤゲートに入力される。
【０２６１】
第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１１２１の出力信号ＳＲＯ３及び第２のラッチ１１２２の出力信号ＳＲＯ４を入力として有する。前記第３の走査信号形成部１１２３の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ３がハイレベルであり、且つ出力信号ＳＲＯ４がハイレベルである区間にのみ、第３の走査信号ＳＣＡＮ［３］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第２の周期のロウレベル区間で、第３の走査信号ＳＣＡＮ［３］は、ロウレベルである。
【０２６２】
上述した動作により、第ｎの奇数走査ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期のロウレベル区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【０２６３】
また、偶数開始パルスＶＳＰＥが偶数走査信号発生部１１５０の第１の偶数走査ユニットＳＣＵＥ１に入力される。前記偶数開始パルスＶＳＰＥは、前記奇数開始パルスＶＳＰＯに対して１／２クロック周期の位相差を有することが好ましい。
【０２６４】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１１６１は、クロック信号ＣＬＫの第１の周期のロウレベル区間及び第２の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ１を出力する。
【０２６５】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ１１６２は、前記出力信号ＳＲＥ１をクロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングして出力する。したがって、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ１１６２は、クロック信号ＣＬＫの第２の周期で、ハイレベルである出力信号ＳＲＥ２を出力する。前記第１の偶数走査ユニットＳＣＵＥ１の出力信号ＳＲＥ２は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第１の偶数走査ユニットＳＣＵＥ１の偶数走査信号形成部である第２の走査信号形成部１１６３に入力される。
【０２６６】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。モード選択信号ＭＯＤＥがハイレベルであることによって、第２の走査信号形成部１１６３の第３のＮＡＮＤゲートは、インバータの出力信号を反転する。したがって、第２の走査信号形成部１１６３の第３のＮＡＮＤゲートは、第４のラッチ１１６２の出力信号ＳＲＥ２を第４のＮＡＮＤゲートに出力する。
【０２６７】
第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１１６１の出力信号ＳＲＥ１及び第４のラッチ１１６２の出力信号ＳＲＥ２を入力として有する。前記第２の走査信号形成部１１６３の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ１がハイレベルであり、且つ出力信号ＳＲＥ２がハイレベルである区間にのみ、第２の走査信号ＳＣＡＮ［２］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第２の周期のハイレベル区間で、第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【０２６８】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２は、クロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１１７１は、クロック信号ＣＬＫの第２の周期のロウレベル区間及び第３の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ３を出力する。
【０２６９】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ１１７２は、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第３の周期の立ち上がりエッジでサンプリングして出力する。したがって、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ１１７２は、クロック信号ＣＬＫの第３の周期でハイレベルである出力信号ＳＲＥ４を出力する。前記第２の偶数走査ユニットＳＣＵＥ２の出力ＳＲＥ４は、第３の偶数走査ユニットＳＣＵＥ３に入力され、第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部１１７３に入力される。
【０２７０】
モード選択信号ＭＯＤＥがハイレベルであることによって、第４の走査信号形成部１１７３の第３のＮＡＮＤゲートは、インバータの出力信号を反転する。したがって、第４の走査信号形成部１１７３の第３のＮＡＮＤゲートは、第４のラッチ１１７２の出力信号ＳＲＥ４を第４のＮＡＮＤゲートに出力する。
【０２７１】
第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１１７１の出力信号ＳＲＥ３及び第４のラッチ１１７２の出力信号ＳＲＥ４を入力として有する。前記第４の走査信号形成部１１７３の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ３がハイレベルであり、且つ出力信号ＳＲＥ４がハイレベルである区間にのみ、第４の走査信号ＳＣＡＮ［４］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第３の周期のハイレベル区間で、第４の走査信号ＳＣＡＮ［４］は、ロウレベルである。
【０２７２】
上述した動作により、第ｎの偶数走査ユニットＳＣＵＥｎは、クロック信号ＣＬＫのｎ＋１番目の周期のハイレベル区間で、ロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【０２７３】
したがって、それぞれの走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］は、１／２クロック周期の位相差をもって順次に出力される。
【０２７４】
図１７ｂは、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【０２７５】
以下、図１７ｂに示された飛び越し走査動作を、前記図１６に示された回路図に基づいて説明する。
【０２７６】
まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と偶数フィールド区間とに分けられる。飛び越し走査動作が行われるために、奇数フィールド区間のあいだに奇数走査信号発生部１１００は、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を発生する。また、偶数フィールド区間で、偶数走査信号発生部１１５０は、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を発生する。
【０２７７】
まず、奇数フィールド区間が始まる直前に、奇数開始パルスＶＳＰＯが奇数走査信号発生部１１００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。
【０２７８】
したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１１１１は、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。また、第１の奇数走査ユニットＳＣＵＯ１の第２のラッチ１１１２は、前記出力信号ＳＲＯ１をクロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングして出力する。前記第１の奇数走査ユニットＳＣＵＯ１の出力信号ＳＲＯ２は、第２の奇数走査ユニットＳＣＵＯ２に入力され、第１の奇数走査ユニットＳＣＵＯ１の第１の走査信号形成部１１１３に入力される。
【０２７９】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第１の走査信号形成部１１１３の第１のＮＡＮＤゲートは、出力信号ＳＲＯ２に関係なく、ハイレベル信号を出力する。ハイレベルを有する第１の走査信号形成部１１１３の第１のＮＡＮＤゲートの出力は、第１の走査信号形成部１１１３の第２のＮＡＮＤゲートに入力される。
【０２８０】
第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１１１１の出力信号ＳＲＯ１及びハイレベルである第１のＮＡＮＤゲートの出力信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ１を反転して出力する。すなわち、クロック信号ＣＬＫの第１の周期の区間で第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【０２８１】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１１２１は、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。
【０２８２】
また、第２の奇数走査ユニットＳＣＵＯ２の第２のラッチ１１２１は、前記出力信号ＳＲＯ３をクロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングして出力する。前記第２の奇数走査ユニットＳＣＵＯ２の出力信号ＳＲＯ４は、第３の奇数走査ユニットＳＣＵＯ３に入力され、第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部１１２３に入力される。
【０２８３】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第３の走査信号形成部１１２３の第１のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルを有する第３の走査信号形成部１１２３の第１のＮＡＮＤゲートの出力信号は、第３の走査信号形成部１１２３の第２のＮＡＮＤゲートに入力される。
【０２８４】
第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１１２１の出力信号ＳＲＯ３及びハイレベルの信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ３の反転された信号を出力する。すなわち、第３の走査信号ＳＣＡＮ［３］は、クロック信号ＣＬＫの第２の周期でロウレベルとなる。
【０２８５】
上述した動作により、第ｎの奇数走査ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期の区間で、ロウレベルを有する第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【０２８６】
奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まった直後に、偶数開始パルスＶＳＰＥが偶数走査信号発生部１１５０の第１の偶数走査ユニットＳＣＵＥ１に入力される。
【０２８７】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１１６１は、クロック信号ＣＬＫの第ｎ＋１の周期のロウレベル区間及び第ｎ＋２の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ１を出力する。
【０２８８】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のラッチ１１６２は、前記出力信号ＳＲＥ１をクロック信号ＣＬＫの第ｎ＋２の周期の立ち上がりエッジでサンプリングして出力する。前記第１の偶数走査ユニットＳＣＵＥ１の出力信号ＳＲＥ２は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第１の偶数走査ユニットＳＣＵＥ１の第２の走査信号形成部１１６３に入力される。
【０２８９】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第２の走査信号形成部１１６３の第３のＮＡＮＤゲートは、出力信号ＳＲＥ２に関係なく、ハイレベル信号を出力する。ハイレベルである第２の走査信号形成部１１６３の第３のＮＡＮＤゲートの出力は、第２の走査信号形成部１１６３の第４のＮＡＮＤゲートに入力される。
【０２９０】
第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１１６１の出力信号ＳＲＥ１及びハイレベルの第３のＮＡＮＤゲートの出力信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ１を反転して出力する。すなわち、クロック信号ＣＬＫの第ｎ＋１の周期のロウレベル区間及びクロック信号ＣＬＫの第ｎ＋２の周期のハイレベル区間で、第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【０２９１】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２は、クロック信号ＣＬＫの第ｎ＋２の周期の立ち下がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１１７１は、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３周期のハイレベル区間のあいだにハイレベルである出力信号ＳＲＥ３を出力する。
【０２９２】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のラッチ１１７２は、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第ｎ＋３の周期の立ち上がりエッジでサンプリングして出力する。前記第２の偶数走査ユニットＳＣＵＥ２の出力信号ＳＲＥ４は、第３の偶数走査ユニットＳＣＵＥ３に入力され、第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部１１７３に入力される。
【０２９３】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第４の走査信号形成部１１７３の第３のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルである第４の走査信号形成部１１７３の第３のＮＡＮＤゲートの出力信号は、第４の走査信号形成部１１７３の第４のＮＡＮＤゲートに入力される。
【０２９４】
第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１１７１の出力信号ＳＲＥ３及びハイレベルの信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ３の反転された信号を出力する。すなわち、第４の走査信号ＳＣＡＮ［４］は、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３の周期のハイレベル区間でロウレベルとなる。
【０２９５】
上述した動作により、第ｎの偶数走査ユニットＳＣＵＥｎは、クロック信号ＣＬＫの第２ｎの周期のロウレベル区間及び第２ｎ＋１の周期のハイレベル区間でロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【０２９６】
したがって、前記図１７ｂに示されたように、モード選択信号ＭＯＤＥがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。
【０２９７】
モード選択信号ＭＯＤＥがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部１１００は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部１１５０は、偶数走査信号を発生する。すなわち、１フレームの約１／２周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、１フレームの残りの１／２周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。
【０２９８】
したがって、前記第３の実施例によれば、モード選択信号、奇数開始パルス及び偶数開始パルスの印加によって順次走査及び飛び越し走査動作を選択的に行うことができる。
【０２９９】
実施例４
図１８は、本発明の第４の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。
【０３００】
図１８を参照すれば、本実施例に係るスキャンドライバは、奇数走査信号発生部１２００及び偶数走査信号発生部１２５０を備える。
【０３０１】
奇数走査信号発生部１２００は、直列に連結した複数の奇数走査ユニットを有する。それぞれの奇数走査ユニットは、フリップフロップ及び奇数走査信号形成部を備える。
【０３０２】
したがって、前記奇数走査信号発生部１２５０は、シフトレジスタの構造を有し、入力されるクロックに対して１周期ずつシフトされたデータを出力する。また、奇数走査信号形成部は、複数の論理回路から構成され、モード選択信号ＭＯＤＥに応じて奇数走査信号を形成する。
【０３０３】
第１の奇数走査ユニットＳＣＵＯ１は、奇数開始パルスＶＳＰＯが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の奇数走査ユニットＳＣＵ０１は、クロック信号ＣＬＫのハイレベルで入力信号をサンプリングし、論理演算して、第１の走査信号ＳＣＡＮ［１］を出力する。
【０３０４】
また、入力信号である奇数開始パルスＶＳＰＯがサンプリングされる時点より１／２クロック周期遅延した立ち下がりエッジでサンプリングされたデータを、出力端子ｏｕｔに出力する。したがって、クロック信号ＣＬＫの立ち上がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち下がりエッジで出力される。クロック信号ＣＬＫの立ち下がりエッジで出力されたデータは、第２の奇数走査ユニットＳＣＵＯ２に入力される。
【０３０５】
上述した隣接する奇数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第１の奇数走査ユニットＳＣＵＯ１から第ｎの奇数走査ユニットＳＣＵＯｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、奇数走査信号発生部１２００の全ての奇数走査ユニットに並列に入力され、それぞれの奇数走査ユニットは、隣接する奇数走査ユニットと直列に連結される構造を有する。したがって、奇数走査ユニットは、奇数走査信号ＳＣＡＮ［１、３、５、・・・、２ｎ−１］を出力する。それぞれの奇数走査信号は、隣接する奇数走査信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０３０６】
偶数走査信号発生部１２５０は、直列に連結した複数の偶数走査ユニットを有する。それぞれの偶数走査ユニットは、フリップフロップ及び偶数走査信号形成部を備える。
【０３０７】
したがって、前記偶数走査信号発生部１２５０は、シフトレジスタの構造を有し、入力されるクロックに対して１周期ずつシフトされたデータを出力する。また、偶数走査信号形成部は、複数の論理回路から構成され、モード選択信号ＭＯＤＥによって偶数走査信号を形成する。
【０３０８】
第１の偶数走査ユニットＳＣＵＥ１は、偶数開始パルスＶＳＰＥが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫのロウレベルで偶数開始パルスＶＳＰＥをサンプリングし、論理演算して、第２の走査信号ＳＣＡＮ［２］を出力する。
【０３０９】
また、入力信号である偶数開始パルスＶＳＰＥがサンプリングされる時点より１／２クロック周期遅延したクロック信号ＣＬＫの立ち上がりエッジでサンプリングされたデータを出力端子ｏｕｔに出力する。したがって、クロック信号ＣＬＫの立ち下がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち上がりエッジで出力される。クロック信号ＣＬＫの立ち上がりエッジで出力されたデータは、第２の偶数走査ユニットＳＣＵＯ２に入力される。
【０３１０】
上述した隣接する偶数走査ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第１の偶数走査ユニットＳＣＵＥ１から第ｎの偶数走査ユニットＳＣＵＥｎまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、偶数走査信号発生部１２５０の全ての偶数走査ユニットに並列に入力され、偶数走査ユニットは、隣接する偶数走査ユニットに直列連結される構造を有する。したがって、偶数走査ユニットは、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。それぞれの偶数走査信号は、隣接する偶数走査信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０３１１】
図１９は、本発明の第４の実施例に係る奇数走査ユニットを示す回路図である。
【０３１２】
図１９を参照すれば、前記奇数走査ユニットは、図１８の第１の奇数走査ユニットＳＣＵＯ１を示すものであって、フリップフロップ１２１０及び奇数走査信号形成部１２１３を備える。
【０３１３】
前記フリップフロップ１２１０は、第１のラッチ１２１１及び第２のラッチ１２１２を備える。第１のラッチ１２１１は、クロック信号ＣＬＫのハイレベル区間で入力信号をサンプリングするための第１のサンプラー１２１１Ａと、クロック信号ＣＬＫのロウレベル区間でサンプリングされた信号を格納するための第１のホルダー１２１１Ｂとを備える。第２のラッチ１２１２は、クロック信号ＣＬＫのロウレベル区間で前記第１のラッチ１２１１の出力をサンプリングするための第２のサンプラー１２１２Ａと、クロック信号ＣＬＫのハイレベル区間で前記第２のサンプラー１２１２Ａの出力を格納するための第２のホルダー１２１２Ｂとを備える。
【０３１４】
前記フリップフロップ１２１０の構成及び動作は、第３の実施例の前記図１２に示された奇数走査ユニットのフリップフロップ１１１０と同様である。しかし、前記図１９の奇数走査ユニットの奇数走査信号形成部は、前記図１２に示された奇数走査信号形成部との構造を異にする。
【０３１５】
奇数走査信号形成部１２１３は、第１のＮＡＮＤゲート１２１３Ａと、第２のＮＡＮＤゲート１２１３Ｂとを備える。
【０３１６】
第１のＮＡＮＤゲート１２１３Ａは、前記第２のラッチ１２１２の第２のサンプラー１２１２Ａの出力信号ＳＲＯ２及びモード選択信号ＭＯＤＥを受信する。また、前記第２のＮＡＮＤゲート１２１３Ｂは、第１のＮＡＮＤゲート１２１３Ａの出力信号及び第１のラッチ１２１１の出力信号ＳＲＯ１を入力として有する。
【０３１７】
前記奇数走査信号形成部１２１３の回路構成と、前記図１２に示された奇数走査信号形成部１１１３とを比較すると、前記図１２で、第２のサンプラー１１１２Ａの出力は、第２のホルダー１１１２Ｂを構成するインバータ、及び出力端子ｏｕｔと第１のＮＡＮＤゲート１１１３Ｂとの間に配置された別のインバータ１１１３Ａを介して、第１のＮＡＮＤゲート１１１３Ｂに入力される。したがって、前記インバータ１１１３Ａでの遅延時間を無視すれば、図１２の第１のＮＡＮＤゲート１１１３Ｂの入力は、第２のサンプラー１１１２Ａの出力と同一である。すなわち、前記図１９に示された走査信号形成部１２１３は、前記図１２に示された走査信号形成部１１１３と同様の動作を行う。但し、第１のＮＡＮＤゲート１２１３Ａに第２のサンプラー１２１２Ａの出力を印加することが、前記図１２との相違点である。
【０３１８】
したがって、モード選択信号がハイレベルである場合、第２のＮＡＮＤゲート１２１３Ｂは、第１のラッチ１２１１の出力信号ＳＲＯ１と、前記第１のラッチ１２１１の出力が１／２クロック周期遅延した第２のサンプラー１２１２Ａの出力信号とをＮＡＮＤ演算する。
【０３１９】
また、モード選択信号がロウレベルである場合、前記第２のＮＡＮＤゲート１２１３Ｂは、第１のラッチ１２１１の出力信号ＳＲＯ１を反転する。
【０３２０】
図２０ａ及び図２０ｂは、本発明の第４の実施例により前記図１９の奇数走査ユニットの動作を説明するためのタイミング図である。
【０３２１】
図２０ａは、モード選択信号ＭＯＤＥがハイレベルである場合、前記図１９の奇数走査ユニットの動作を説明するためのタイミング図である。
【０３２２】
図２０ａを参照すれば、奇数開始パルスＶＳＰＯの入力、第１のラッチの出力信号ＳＲＯ１、モード選択信号ＭＯＤＥがハイレベルでの印加、及び第１の走査信号ＳＣＡＮ［１］の形成は、前記図１３ａに示されたことと同様である。但し、第２のサンプラー１２１２Ａの出力信号ＳＲＯ２は、前記第１のラッチ１２１１の出力信号ＳＲＯ１より１／２クロック周期遅延し、反転された形状を有する。これは、第２のサンプラー１２１２Ａがクロック信号ＣＬＫの立ち下がりエッジで第１のラッチ１２１１の出力信号ＳＲＯ１をサンプリングし、これを反転するからである。
【０３２３】
したがって、第１の走査信号ＳＣＡＮ［１］は、クロック信号ＣＬＫの第１の周期のロウレベル区間でロウレベルである。
【０３２４】
図２０ｂは、モード選択信号ＭＯＤＥがロウレベルである場合、前記図１９の奇数走査ユニットの動作を説明するためのタイミング図である。
【０３２５】
図２０ｂを参照すれば、入力信号ＶＳＰＯに対する第１のラッチ１２１１でのサンプリング動作及び第１のラッチ１２１１の出力信号ＳＲＯ１に対する第２のラッチ１２１２でのサンプリング動作は、前記図１３ｂで説明したことと同様である。したがって、第１のラッチ１２１１の出力信号ＳＲＯ１及び第２のラッチ１２１２の出力信号は、前記図１３ｂの信号と同じ波形を有する。但し、第１のＮＡＮＤゲート１２１３Ａの入力は、第２のサンプラー１２１２Ａの出力信号ＳＲＯ２であるので、第２のサンプラー１２１２Ａの出力信号ＳＲＯ２は、前記第１のラッチ１２１１の出力信号ＳＲＯ１より１／２クロック周期遅延し、反転された形状を有する。
【０３２６】
モード選択信号ＭＯＤＥがロウレベルであるので、第１のＮＡＮＤゲート１２１３Ａは、第２のサンプラー１２１２Ａの出力信号ＳＲＯ２をマスキングする。すなわち、第２のサンプラー１２１２Ａの出力信号ＳＲＯ２のレベルに関係なく、前記第１のＮＡＮＤゲート１２１３Ａは、ハイレベル信号を出力する。ハイレベルの信号を受信する第２のＮＡＮＤゲート１２１３Ｂは、第１のラッチ１２１１の出力信号ＳＲＯ１を反転する。
【０３２７】
したがって、奇数走査ユニットの奇数走査信号形成部１２１３は、第１のラッチ１２１１の出力信号ＳＲＯ１を反転して第１の走査信号ＳＣＡＮ［１］を出力する。
【０３２８】
図２１は、本発明の第４の実施例に係る偶数走査ユニットを示す回路図である。
【０３２９】
図２１を参照すれば、前記偶数走査ユニットは、図１９の第１の偶数走査ユニットＳＣＵＥ１を示すものであって、フリップフロップ１２６０及び偶数走査信号形成部１２６３を備える。
【０３３０】
前記フリップフロップ１２６０は、第３のラッチ１２６１及び第４のラッチ１２６２を備える。第３のラッチ１２６１は、クロック信号ＣＬＫのロウレベルで入力信号をサンプリングするための第３のサンプラー１２６１Ａと、クロック信号ＣＬＫのハイレベル区間でサンプリングされた信号を格納するための第３のホルダー１２６１Ｂとを備える。第４のラッチ１２６２は、クロック信号ＣＬＫのハイレベル区間で前記第３のラッチ１２６１の出力信号をサンプリングするための第４のサンプラー１２６２Ａと、クロック信号ＣＬＫのロウレベル区間で前記第４のサンプラー１２６２Ａの出力信号を格納するための第４のホルダー１２６２Ｂとを備える。
【０３３１】
前記フリップフロップ１２６０の構成及び動作は、第３の実施例の前記図１４に示された偶数走査ユニットのフリップフロップと同様である。しかし、前記図２１の偶数走査ユニットの偶数走査信号形成部は、前記図１４に示された偶数走査信号形成部１２６３の構造を異にする。
【０３３２】
偶数走査信号形成部１２６３は、第３のＮＡＮＤゲート１２６３Ａと、第４のＮＡＮＤゲート１２６３Ｂとを備える。
【０３３３】
第３のＮＡＮＤゲート１２６３Ａは、前記第４のラッチ１２６２の第４のサンプラー１２６２Ａの出力信号ＳＲＥ２及びモード選択信号ＭＯＤＥを受信する。また、前記第４のＮＡＮＤゲート１２６３Ｂは、第３のＮＡＮＤゲート１２６３Ａの出力信号及び第３のラッチ１２６１の出力信号ＳＲＥ１を入力として有する。
【０３３４】
前記偶数走査信号形成部１２６３の回路構成と、前記図１４に示された偶数走査信号形成部１１６３とを比較すると、前記図１４で、第４のサンプラー１１６２Ａの出力は、第４のホルダー１１６２Ｂを構成するインバータ、及び出力端子ｏｕｔと第３のＮＡＮＤゲート１２６３Ｂとの間に配置された別のインバータ１１６３Ａを介して、第３のＮＡＮＤゲート１１６３Ｂに入力される。したがって、前記インバータ１１６３Ａでの遅延時間を無視すれば、図１４の第３のＮＡＮＤゲート１１６３Ｂの入力は、第４のサンプラー１１６２Ｂの出力と同一である。すなわち、前記図２１に示された走査信号形成部１２６３は、前記図１４に示された走査信号形成部１１６３と同様の動作を行う。但し、第３のＮＡＮＤゲート１２６３Ａに第４のサンプラー１２６２Ａの出力を印加することが、前記図１４との相違点である。
【０３３５】
したがって、モード選択信号がハイレベルである場合、第４のＮＡＮＤゲート１２６３Ｂは、第３のラッチ１２６１の出力信号ＳＲＥ１と、前記第３のラッチ１２６１の出力が１／２クロック周期遅延した第４のサンプラー１２６２Ａの出力信号とをＮＡＮＤ演算する。
【０３３６】
また、モード選択信号がロウレベルである場合、前記第４のＮＡＮＤゲート１２６３Ｂは、第３のラッチ１２６１の出力信号ＳＲＥ１を反転する。
【０３３７】
図２２ａ及び図２２ｂは、本発明の第４の実施例により前記図２１の偶数走査ユニットの動作を説明するためのタイミング図である。
【０３３８】
図２２ａは、モード選択信号ＭＯＤＥがハイレベルである場合、前記図２１の偶数走査ユニットの動作を説明するためのタイミング図である。
【０３３９】
図２２ａを参照すれば、偶数開始パルスＶＳＰＥの入力、第３のラッチの出力信号ＳＲＥ１、モード選択信号ＭＯＤＥがハイレベルでの印加、及び第２の走査信号ＳＣＡＮ［２］の形成は、前記図１５ａに示されたことと同様である。但し、第４のサンプラー１２６２Ａの出力信号ＳＲＥ２は、前記第３のラッチ１２６１の出力信号ＳＲＥ１より１／２クロック周期遅延し、反転された形状を有する。これは、第４のサンプラー１２６２Ａがクロック信号ＣＬＫの立ち上がりエッジで第３のラッチ１２６１の出力信号ＳＲＥ１をサンプリングし、これを反転するからである。
【０３４０】
したがって、第２の走査信号ＳＣＡＮ［２］は、クロック信号ＣＬＫの第１の周期のハイレベル区間で、ロウレベルである。
【０３４１】
図２２ｂは、モード選択信号ＭＯＤＥがロウレベルである場合、前記図２１の偶数走査ユニットの動作を説明するためのタイミング図である。
【０３４２】
図２２ｂを参照すれば、入力信号ＶＳＰＥに対する第３のラッチ１２６１でのサンプリング動作及び第３のラッチ１２６１の出力信号ＳＲＥ１に対する第４のラッチ１２６２でのサンプリング動作は、前記図１５ｂで説明したことと同様である。したがって、第３のラッチ１２６１の出力信号ＳＲＥ１及び第４のラッチ１２６２の出力信号は、前記図１５ｂの信号と同じ波形を有する。但し、第３のＮＡＮＤゲート１２６３Ａの入力は、第４のサンプラー１２６２Ａの出力信号ＳＲＥ２であるので、第４のサンプラー１２６２Ａの出力信号ＳＲＥ２は、前記第３のラッチ１２６１の出力信号ＳＲＥ１が１／２クロック周期遅延し、反転された形状を有する。
【０３４３】
モード選択信号ＭＯＤＥがロウレベルであるので、第３のＮＡＮＤゲート１２６３Ａは、第４のサンプラー１２６２Ａの出力信号ＳＲＥ２をマスキングする。すなわち、第４のサンプラー１２６２Ａの出力信号ＳＲＥ２のレベルに関係なく、前記第３のＮＡＮＤゲート１２６３Ａは、ハイレベル信号を出力する。ハイレベルの信号を受信する第４のＮＡＮＤゲート１２６３Ｂは、第３のラッチ１２６１の出力信号ＳＲＥ１を反転する。
【０３４４】
したがって、偶数走査ユニットの偶数走査信号形成部１２６３は、第３のラッチ１２６１の出力信号ＳＲＥ１を反転して、第２の走査信号ＳＣＡＮ［２］を出力する。
【０３４５】
図２３は、本発明の第４の実施例に係るスキャンドライバを示す回路図である。
【０３４６】
図２３を参照すれば、前記図１９に示された奇数走査ユニットは、奇数走査信号発生部１２００の走査ユニットに適用され、前記図２１に示された偶数走査ユニットは、偶数走査信号発生部１２５０の走査ユニットに適用される。
【０３４７】
前記図１９及び図２１に示されたように、それぞれの走査ユニットの第２のＮＡＮＤゲートの出力信号は、走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］を構成する。
【０３４８】
奇数走査信号発生部１２００のそれぞれの奇数走査ユニットは、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫに同期する奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を出力する。偶数走査信号発生部１２５０のそれぞれの走査ユニットは、クロック信号ＣＬＫを受信し、前記クロック信号ＣＬＫに同期する偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を出力する。
【０３４９】
図２４ａ及び図２４ｂは、本発明の第４の実施例により前記図２３に示されたスキャンドライバ回路の動作を説明するためのタイミング図である。
【０３５０】
図２４ａは、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【０３５１】
以下、図２４ａに示された順次走査動作を、前記図２３に示された回路図に基づいて説明する。前記図２４ａに示された順次走査動作は、それぞれの奇数走査ユニットの第２のサンプラーの出力を第１のＮＡＮＤゲートの入力信号として利用するという点と、それぞれの偶数走査ユニットの第４のサンプラーの出力を第４のＮＡＮＤゲートの入力信号として利用するという点とを除いて、前記図１７ａに示された動作と同様である。
【０３５２】
まず、奇数開始パルスＶＳＰＯが奇数走査信号発生部１２００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１２１１は、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。
【０３５３】
また、第１の奇数走査ユニットＳＣＵＯ１の第２のサンプラーは、前記出力信号ＳＲＯ１をクロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングし、これを反転して出力する。また、第２のサンプラーによりサンプリングされた信号は、第２のホルダーを介して第２の奇数走査ユニットＳＣＵＯ２、及び第１の走査信号形成部１２１３に入力される。
【０３５４】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第１の走査信号形成部１２１３の第１のＮＡＮＤゲートは、第２のサンプラーの出力信号ＳＲＯ２を反転する。したがって、反転された第２のサンプラーの出力信号ＳＲＯ２は、第１の走査信号形成部１２１３の第２のＮＡＮＤゲートに入力される。
【０３５５】
第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１２１１の出力信号ＳＲＯ１、及び第２のサンプラーの出力信号ＳＲＯ２の反転された信号を入力として有する。前記第１の走査信号形成部１２１３の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ１がハイレベルであり、且つ出力信号ＳＲＯ２がロウレベルである区間にのみ、第１の走査信号ＳＣＡＮ［１］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第１の周期のロウレベル区間で、第１の走査信号ＳＣＡＮ［１］は、ロウレベルを有する。
【０３５６】
第２の奇数走査ユニットＳＣＵＯ２に入力された出力信号ＳＲＯ２の反転された信号は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１２２１は、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。
【０３５７】
また、第２の奇数走査ユニットＳＣＵＯ２の第２のサンプラーは、前記出力信号ＳＲＯ３をクロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングし、これを反転する。前記第２の奇数走査ユニットＳＣＵＯ２の第２のサンプラーの出力信号ＳＲＯ４は、第２のホルダーを介して第３の奇数走査ユニットＳＣＵＯ３、及び第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部１２２３に入力される。
【０３５８】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。したがって、第３の走査信号形成部１２２３の第１のＮＡＮＤゲートは、第２のサンプラーの出力信号ＳＲＯ４を反転する。したがって、反転された第２のサンプラーの出力信号は、第３の走査信号形成部１２２３の第２のＮＡＮＤゲートに入力される。
【０３５９】
第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ１の第１のラッチ１２２１の出力信号ＳＲＯ３及び第２のサンプラーの出力信号ＳＲＯ４の反転された信号を入力として有する。前記第３の走査信号形成部１２２３の第２のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＯ３がハイレベルであり、且つ出力信号ＳＲＯ４がロウレベルである区間にのみ、第３の走査信号ＳＣＡＮ［３］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第２の周期のロウレベル区間で、第３の走査信号ＳＣＡＮ［３］は、ロウレベルである。
【０３６０】
上述した動作により、第ｎの奇数走査ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期のロウレベル区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【０３６１】
また、偶数開始パルスＶＳＰＥが偶数走査信号発生部１２５０の第１の偶数走査ユニットＳＣＵＥ１に入力される。前記偶数開始パルスＶＳＰＥは、前記奇数開始パルスＶＳＰＯに対して１／２クロック周期の位相差を有することが好ましい。
【０３６２】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１２６１は、クロック信号ＣＬＫの第１の周期のロウレベル区間及び第２の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ１を出力する。
【０３６３】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のサンプラーは、前記出力信号ＳＲＥ１をクロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングし、これを反転する。したがって、第１の偶数走査ユニットＳＣＵＥ１の第４のサンプラーは、クロック信号ＣＬＫの第２の周期で、ロウレベルである出力信号ＳＲＥ２を出力する。前記第１の偶数走査ユニットＳＣＵＥ１の第４のサンプラーの出力信号ＳＲＥ２は、第４のホルダーを介して第２の偶数走査ユニットＳＣＵＥ２、及び第１の偶数走査ユニットＳＣＵＥ１の偶数走査信号形成部である第２の走査信号形成部１２６３に入力される。
【０３６４】
順次走査方式において、モード選択信号ＭＯＤＥは、ハイレベルに設定される。モード選択信号ＭＯＤＥがハイレベルであることによって、第２の走査信号形成部１２６３の第３のＮＡＮＤゲートは、第４のサンプラーの出力信号ＳＲＥ２を反転する。したがって、第２の走査信号形成部１２６３の第３のＮＡＮＤゲートは、第４のサンプラーの出力信号ＳＲＥ２が反転された信号を第４のＮＡＮＤゲートに出力する。
【０３６５】
第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１２６１の出力信号ＳＲＥ１、及び第３のＮＡＮＤゲートの出力信号を入力として有する。前記第２の走査信号形成部１２６３の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ１がハイレベルであり、且つ出力信号ＳＲＥ２がロウレベルである区間にのみ、第２の走査信号ＳＣＡＮ［２］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第２の周期のハイレベル区間で、第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【０３６６】
第２の偶数走査ユニットＳＣＵＥ２に入力された出力信号ＳＲＥ２の反転された信号は、クロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１２７１は、クロック信号ＣＬＫの第２の周期のロウレベル区間及び第３の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ３を出力する。
【０３６７】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のサンプラーは、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第３の周期の立ち上がりエッジでサンプリングし、これを反転する。したがって、第２の偶数走査ユニットＳＣＵＥ２の第４のサンプラーは、クロック信号ＣＬＫの第３の周期で、ロウレベルである出力信号ＳＲＥ４を出力する。
【０３６８】
前記第２の偶数走査ユニットＳＣＵＥ２の出力信号ＳＲＥ４は、第４のホルダーを介して第３の偶数走査ユニットＳＣＵＥ３、及び第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部１２７３に入力される。
【０３６９】
モード選択信号ＭＯＤＥがハイレベルであることによって、第４の走査信号形成部１２７３の第３のＮＡＮＤゲートは、第４のサンプラーの出力信号ＳＲＥ４を反転する。したがって、第４の走査信号形成部１２７３の第３のＮＡＮＤゲートは、第４のサンプラーの出力信号ＳＲＥ４の反転された信号を第４のＮＡＮＤゲートに出力する。
【０３７０】
第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１２７１の出力信号ＳＲＥ３及び第３のＮＡＮＤゲートの出力を入力信号として有する。前記第４の走査信号形成部１２７３の第４のＮＡＮＤゲートは、２つの入力信号がハイレベルである場合にだけ、ロウレベル信号を出力する。したがって、出力信号ＳＲＥ３がハイレベルであり、且つ出力信号ＳＲＥ４がロウレベルである区間にのみ、第４の走査信号ＳＣＡＮ［４］は、ロウレベルとなる。すなわち、クロック信号ＣＬＫの第３の周期のハイレベル区間で、第４の走査信号ＳＣＡＮ［４］は、ロウレベルである。
【０３７１】
上述した動作により、第ｎの偶数走査ユニットＳＣＵＥｎは、クロック信号ＣＬＫのｎ＋１番目の周期のハイレベル区間で、ロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【０３７２】
したがって、それぞれの走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］は、１／２クロック周期の位相差をもって順次に出力される。
【０３７３】
図２４ｂは、飛び越し走査動作を行うスキャンドライバの動作を説明するためのタイミング図である。
【０３７４】
以下、図２４ｂに示された飛び越し走査動作を、前記図２３に示された回路図に基づいて説明する。前記図２４ｂに示された飛び越し走査動作は、それぞれの奇数走査ユニットの第２のサンプラーの出力を第１のＮＡＮＤゲートの入力信号として利用するという点と、それぞれの偶数走査ユニットの第４のサンプラーの出力を第４のＮＡＮＤゲートの入力信号として利用するという点とを除いて、前記図１７ｂに示された動作と同様である。
【０３７５】
まず、映像が表示される時間的単位であるフレームは、奇数フィールド区間と、偶数フィールド区間とに分けられる。飛び越し走査動作が行われるために、奇数フィールド区間のあいだに奇数走査信号発生部１２００は、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］を発生する。また、偶数フィールド区間のあいだに偶数走査信号発生部１２５０は、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］を発生する。
【０３７６】
まず、奇数フィールド区間が始まる直前に、奇数開始パルスＶＳＰＯが奇数走査信号発生部１２００の第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの立ち上がりエッジで奇数開始パルスＶＳＰＯをサンプリングする。
【０３７７】
したがって、第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１２１１は、クロック信号ＣＬＫの第１の周期の区間で、ハイレベルである出力信号ＳＲＯ１を出力する。また、第１の奇数走査ユニットＳＣＵＯ１の第２のサンプラーは、前記出力信号ＳＲＯ１をクロック信号ＣＬＫの第１の周期の立ち下がりエッジでサンプリングし、これを反転する。前記第１の奇数走査ユニットＳＣＵＯ１の第２のサンプラーの出力信号は、第２のホルダーを介して第２の奇数走査ユニットＳＣＵＯ２、及び第１の奇数走査ユニットＳＣＵＯ１の第１の走査信号形成部１２１３に入力される。
【０３７８】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第１の走査信号形成部１２１３の第１のＮＡＮＤゲートは、第２のサンプラーの出力信号ＳＲＯ２に関係なく、ハイレベルを出力する。ハイレベルである第１の走査信号形成部１２１３の第１のＮＡＮＤゲートの出力は、第１の走査信号形成部１２１３の第２のＮＡＮＤゲートに入力される。
【０３７９】
第２のＮＡＮＤゲートは、前記第１の奇数走査ユニットＳＣＵＯ１の第１のラッチ１２１１の出力信号ＳＲＯ１、及びハイレベルである第１のＮＡＮＤゲートの出力信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ１を反転して出力する。すなわち、クロック信号ＣＬＫの第１の周期の区間で、第１の走査信号ＳＣＡＮ［１］は、ロウレベルである。
【０３８０】
第２の奇数走査ユニットＳＣＵＯ２に入力された第１の奇数走査ユニットＳＣＵＯ１の出力信号は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでサンプリングされる。したがって、第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１２２１は、クロック信号ＣＬＫの第２の周期の区間で、ハイレベルである出力信号ＳＲＯ３を出力する。
【０３８１】
また、第２の奇数走査ユニットＳＣＵＯ２の第２のサンプラーは、前記出力信号ＳＲＯ３をクロック信号ＣＬＫの第２の周期の立ち下がりエッジでサンプリングし、これを反転する。前記第２のサンプラーの出力信号ＳＲＯ４は、第２のホルダーを介して第３の奇数走査ユニットＳＣＵＯ３、及び第２の奇数走査ユニットＳＣＵＯ２の第３の走査信号形成部１２２３に入力される。
【０３８２】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第３の走査信号形成部１２２３の第１のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルである第３の走査信号形成部１２２３の第１のＮＡＮＤゲートの出力信号は、第３の走査信号形成部１２２３の第２のＮＡＮＤゲートに入力される。
【０３８３】
第２のＮＡＮＤゲートは、前記第２の奇数走査ユニットＳＣＵＯ２の第１のラッチ１２２１の出力信号ＳＲＯ３及びハイレベルの信号を入力として有する。したがって、前記第２のＮＡＮＤゲートは、出力信号ＳＲＯ３の反転された信号を出力する。すなわち、第３の走査信号ＳＣＡＮ［３］は、クロック信号ＣＬＫの第２の周期でロウレベルとなる。
【０３８４】
上述した動作により、第ｎの奇数走査ユニットＳＣＵＯｎは、クロック信号ＣＬＫのｎ番目の周期の区間で、ロウレベルである第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］を出力する。
【０３８５】
奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間が始まった直後に、偶数開始パルスＶＳＰＥが偶数走査信号発生部１２５０の第１の偶数走査ユニットＳＣＵＥ１に入力される。
【０３８６】
前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの立ち下がりエッジで偶数開始パルスＶＳＰＥをサンプリングする。したがって、第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１２６１は、クロック信号ＣＬＫの第ｎ＋１の周期のロウレベル区間及び第ｎ＋２の周期のハイレベル区間でハイレベルである出力信号ＳＲＥ１を出力する。
【０３８７】
また、第１の偶数走査ユニットＳＣＵＥ１の第４のサンプラーは、前記出力信号ＳＲＥ１をクロック信号ＣＬＫの第ｎ＋２の周期の立ち上がりエッジでサンプリングして出力する。前記第１の偶数走査ユニットＳＣＵＥ１の第４のサンプラーの出力信号ＳＲＥ２は、第４のホルダーを介して第２の偶数走査ユニットＳＣＵＥ２、及び第１の偶数走査ユニットＳＣＵＥ１の第２の走査信号形成部１２６３に入力される。
【０３８８】
飛び越し走査方式において、モード選択信号ＭＯＤＥは、ロウレベルに設定される。したがって、第２の走査信号形成部１２６３の第３のＮＡＮＤゲートは、出力信号ＳＲＥ２に関係なく、ハイレベルを出力する。ハイレベルである第２の走査信号形成部１２６３の第３のＮＡＮＤゲートの出力は、第２の走査信号形成部１２６３の第４のＮＡＮＤゲートに入力される。
【０３８９】
第４のＮＡＮＤゲートは、前記第１の偶数走査ユニットＳＣＵＥ１の第３のラッチ１２６１の出力信号ＳＲＥ１及びハイレベルの第３のＮＡＮＤゲートの出力信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ１を反転して出力する。すなわち、クロック信号ＣＬＫの第ｎ＋１の周期のロウレベル区間及びクロック信号ＣＬＫの第ｎ＋２の周期のハイレベル区間で、第２の走査信号ＳＣＡＮ［２］は、ロウレベルである。
【０３９０】
第２の偶数走査ユニットＳＣＵＥ２に入力された前記第１の偶数走査ユニットＳＣＵＥ１の出力信号は、クロック信号ＣＬＫの第ｎ＋２の周期の立ち下がりエッジでサンプリングされる。したがって、第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１２７１は、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３の周期のハイレベル区間で、ハイレベルである出力信号ＳＲＥ３を出力する。
【０３９１】
また、第２の偶数走査ユニットＳＣＵＥ２の第４のサンプラーは、前記出力信号ＳＲＥ３をクロック信号ＣＬＫの第ｎ＋３の周期の立ち上がりエッジでサンプリングして出力する。前記第２の偶数走査ユニットＳＣＵＥ２の第４のサンプラーの出力信号ＳＲＥ４は、第４のホルダーを介して第３の偶数走査ユニットＳＣＵＥ３、及び第２の偶数走査ユニットＳＣＵＥ２の第４の走査信号形成部１２７３に入力される。
【０３９２】
モード選択信号ＭＯＤＥは、ロウレベルであるので、第４の走査信号形成部１２７３の第３のＮＡＮＤゲートは、ハイレベル信号を出力する。ハイレベルである第４の走査信号形成部１２７３の第３のＮＡＮＤゲートの出力信号は、第４の走査信号形成部１２７３の第４のＮＡＮＤゲートに入力される。
【０３９３】
第４のＮＡＮＤゲートは、前記第２の偶数走査ユニットＳＣＵＥ２の第３のラッチ１２７１の出力信号ＳＲＥ３及びハイレベルの信号を入力として有する。したがって、前記第４のＮＡＮＤゲートは、出力信号ＳＲＥ３の反転された信号を出力する。すなわち、第４の走査信号ＳＣＡＮ［４］は、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３の周期のハイレベル区間でロウレベルとなる。
【０３９４】
上述した動作により、第ｎの偶数走査ユニットＳＣＵＥｎは、クロック信号ＣＬＫの第２ｎの周期のロウレベル区間及び第２ｎ＋１の周期のハイレベル区間で、ロウレベルである第２ｎの走査信号ＳＣＡＮ［２ｎ］を出力する。
【０３９５】
したがって、前記図２４ｂに示されたように、モード選択信号ＭＯＤＥがロウレベルである場合、本実施例に係るスキャンドライバは、飛び越し走査動作を行う。
【０３９６】
モード選択信号ＭＯＤＥがロウレベルである場合、奇数フィールド区間において奇数走査信号発生部１２００は、奇数走査信号を発生し、偶数フィールド区間において偶数走査信号発生部１２５０は、偶数走査信号を発生する。すなわち、１フレームの約１／２周期のあいだに、奇数番目の走査ラインには、奇数走査信号が順次に印加され、１フレームの残りの１／２周期のあいだに、偶数番目の走査ラインには、偶数走査信号が順次に印加される。
【０３９７】
したがって、前記第４の実施例によれば、モード選択信号、奇数開始パルス及び偶数開始パルスの印加によって、順次走査及び飛び越し走査動作を選択的に行うことができる。
【０３９８】
実施例５
図２５は、本発明の第５実施例に係るスキャンドライバを示すブロック図である。
【０３９９】
図２５を参照すれば、本実施例に係るスキャンドライバは、奇数信号発生部１３００と、偶数信号発生部１３５０と、走査／発光制御信号形成部１４００とを備える。
【０４００】
奇数信号発生部１３００は、直列に連結した複数の奇数走査ユニットを有する。それぞれの奇数走査ユニットは、奇数フリップフロップと、奇数信号形成部とを備える。但し、奇数信号発生部１３００の構成要素及び動作は、前記第３の実施例及び前記第４の実施例に示された奇数走査信号発生部１１００、１２００と同様である。
【０４０１】
したがって、奇数開始パルスの印加、クロック信号ＣＬＫの印加及びモード選択信号ＭＯＤＥによる信号の発生は、前記第３の実施例及び第４の実施例に示されたことと同様である。また、奇数フリップフロップは、前記第３の実施例及び前記第４の実施例に示された奇数フリップフロップと同様であり、前記奇数信号形成部の構成及び作用は、前記第３の実施例及び前記第４の実施例に示された奇数走査信号形成部のそれと同様である。
【０４０２】
偶数信号発生部１３５０は、直列に連結した複数の偶数走査ユニットを有する。それぞれの偶数走査ユニットは、偶数フリップフロップと、偶数信号形成部とを備える。但し、偶数信号発生部１３５０の構成要素及び動作は、前記第３の実施例及び前記第４の実施例に示された偶数走査信号発生部１１５０、１２５０と同様である。
【０４０３】
したがって、偶数開始パルスの印加、クロック信号ＣＬＫの印加及びモード選択信号ＭＯＤＥによる信号の発生は、前記第３の実施例及び第４の実施例に示されたことと同様である。また、偶数フリップフロップは、前記第３の実施例及び前記第４の実施例に示された偶数フリップフロップと同様であり、前記偶数信号形成部の構成及び作用は、前記第３の実施例及び前記第４の実施例に示された偶数走査信号形成部のそれと同様である。
【０４０４】
前記走査／発光制御信号形成部１４００は、複数の波形成形ユニットを有する。第１の波形成形ユニットＷＳＵ１は、第１の奇数走査ユニットＳＣＵＯ１の出力である第１の奇数信号ＯＤＤ［１］を受信し、インパルス信号ＣＬＩＰを受信する。前記第１の波形成形ユニットＷＳＵ１は、受信された入力信号に対する論理演算により、第１の走査信号ＳＣＡＮ［１］及び第１の発光制御信号ＥＭＩ［１］を出力する。
【０４０５】
第２の波形成形ユニットＷＳＵ２は、第１の偶数信号ＥＶＥＮ［１］及びインパルス信号ＣＬＩＰを受信し、第２の走査信号ＳＣＡＮ［２］及び第２の発光制御信号ＥＭＩ［２］を出力する。
【０４０６】
上述したように、それぞれの奇数走査ユニットは、それぞれの奇数番目の波形成形ユニットに連結され、それぞれの偶数走査ユニットは、それぞれの偶数番目の波形成形ユニットに連結される。
【０４０７】
図２６ａ及び図２６ｂは、本発明の第５実施例に係る波形成形ユニットを示す回路図及びタイミング図である。
【０４０８】
図２６ａを参照すれば、本実施例に係る波形成形ユニットは、走査信号形成経路１４１０及び発光制御信号形成経路１４３０を備える。
【０４０９】
走査信号形成経路１４１０は、インパルス信号ＣＬＩＰ及び入力信号ｉｎを受信するＮＯＲゲート１４１１と、前記ＮＯＲゲート１４１１の出力を反転する第１のインバータ１４１２とから構成される。すなわち、前記走査信号形成経路１４１０は、インパルス信号ＣＬＩＰと入力信号ｉｎとの論理演算を行う。
【０４１０】
発光制御信号形成経路１４３０は、入力信号ｉｎを反転する第２のインバータ１４３１から構成される。また、前記第２のインバータ１４３１は、一定の遅延時間を有する。このような遅延時間は、前記走査信号形成経路１４１０での信号の遅延時間と一致するように設定することが好ましい。したがって、発光制御信号形成経路１４３０は、前記走査信号形成経路１４１０の遅延時間に相当する奇数個のインバータから構成される。
【０４１１】
図２６ｂを参照すれば、インパルス信号ＣＬＩＰ及び入力信号ｉｎによる走査信号ＳＣＡＮ及び発光制御信号ＥＭＩの波形が示されている。
【０４１２】
前記入力信号ｉｎは、奇数信号発生部１３００の出力であるＯＤＤ［１、２、・・・、ｎ］、または偶数信号発生部１３５０の出力であるＥＶＥＮ［１、２、・・・、ｎ］となる。また、前記奇数信号発生部１３００の出力は、前記第３の実施例及び第４の実施例に示された奇数走査信号と一致し、偶数信号発生部１３５０の出力は、前記第３の実施例及び第４の実施に示された偶数走査信号と一致する。
【０４１３】
それぞれの波形成形ユニットのＮＯＲゲートの入力端にインパルス信号ＣＬＩＰが入力され、入力信号ｉｎが入力されれば、走査信号形成経路は、２つの入力信号に対して論理演算を行う。したがって、走査信号ＳＣＡＮのロウレベル区間は、入力信号ｉｎのロウレベル区間に比べて減少した形状となる。
【０４１４】
また、発光制御信号形成経路は、受信される入力信号ｉｎを反転して、発光制御信号ＥＭＩを形成する。したがって、発光制御信号ＥＭＩは、入力信号ｉｎの反転された波形を有する。
【０４１５】
図２７ａ及び図２７ｂは、前記図２５に示されたスキャンドライバの動作を説明するためのタイミング図である。
【０４１６】
図２７ａは、前記図２５に示されたスキャンドライバが順次走査を行う場合のタイミング図である。
【０４１７】
以下、本実施例のスキャンドライバの順次走査動作を図２５、図２６ａ及び図２７ａに基づいて説明する。
【０４１８】
まず、奇数開始パルスＶＳＰＯの入力、偶数開始パルスＶＳＰＥの入力、モード選択信号ＭＯＤＥの入力、奇数信号ＯＤＤ[１、２、・・・、ｎ]、及び偶数信号ＥＶＥＮ[１、２、・・・、ｎ]の発生は、前記第３の実施例の図１７ａ及び前記第４の実施例の図２４ａに示されたことと同様である。但し、前記第３の実施例及び第４の実施例の奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］は、本実施例の奇数信号ＯＤＤ［１、２、・・・、ｎ］と同一であり、前記第３の実施例及び第４の実施例の偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］は、本実施例の偶数信号ＥＶＥＮ［１、２、・・・、ｎ］と同一である。
【０４１９】
前記図２６ａで、発光制御信号ＥＭＩは、奇数信号ＯＤＤ[１、２、・・・、ｎ]、または偶数信号ＥＶＥＮ[１、２、・・・ｎ]の反転された波形を有するので、発光制御信号ＥＭＩ［１、２、・・・、２ｎ］の波形は、前記第３の実施例及び第４の実施例の順次走査動作時の走査信号ＳＣＡＮ［１、２、・・・、２ｎ］の反転された波形である。
【０４２０】
また、前記図２６ａで、それぞれの波形成形ユニットは、入力信号ｉｎとインパルス信号ＣＬＩＰとの論理演算を行い、走査信号ＳＣＡＮを出力する。すなわち、前記図２５で、第１の波形成形ユニットＷＳＵ１は、第１の奇数信号ＯＤＤ［１］とインパルス信号ＣＬＩＰとの論理演算を行い、演算結果を第１の走査信号ＳＣＡＮ［１］に出力する。前記第１の走査信号ＳＣＡＮ［１］は、インパルス信号ＣＬＩＰの１周期のあいだに有するハイレベル区間分だけ狭いロウレベル区間を有する。
【０４２１】
上述した過程は、第２ｎの波形成形ユニットＷＳＵ２ｎまで順次に行われる。したがって、それぞれの走査信号ＳＣＡＮに相当する発光制御信号ＥＭＩは、走査信号ＳＣＡＮが有するロウレベル区間より広いハイレベル区間を有する。これは、特定の画素に対するプログラム動作時、発光制御信号ＥＭＩをハイレベルにまず上昇させて、発光制御トランジスタの動作を遮断した後、駆動トランジスタにデータ信号を印加するためのものである。
【０４２２】
図２７ｂは、前記図２５に示されたスキャンドライバが飛び越し走査動作を行う場合のタイミング図である。
【０４２３】
以下、本実施例のスキャンドライバの飛び越し走査動作を、図２５、図２６ａ及び図２７ｂに基づいて説明する。
【０４２４】
まず、奇数開始パルスＶＳＰＯの入力、偶数開始パルスＶＳＰＥの入力、モード選択信号ＭＯＤＥの入力、奇数信号ＯＤＤ[１、２、・・・、ｎ]、及び偶数信号ＥＶＥＮ[１、２、・・・、ｎ]の発生は、前記第３の実施例の図１７ｂ及び前記第４の実施例の図２４ｂに示されたことと同様である。但し、前記第３の実施例及び第４の実施例の奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］は、本実施例の奇数信号ＯＤＤ［１、２、・・・、ｎ］と同一であり、前記第３の実施例及び第４の実施例の偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］は、本実施例の偶数信号ＥＶＥＮ［１、２、・・・、ｎ］と同一である。
【０４２５】
前記図２６ａで、発光制御信号ＥＭＩは、奇数信号ＯＤＤ[１、２、・・・、ｎ]、または偶数信号ＥＶＥＮ[１、２、・・・ｎ]の反転された波形を有するので、発光制御信号ＥＭＩ［１、２、・・・、２ｎ］の波形は、前記第３の実施例及び第４の実施例の飛び越し走査動作時の走査信号ＳＣＡＮ［１、２、・・・、２ｎ］の反転された波形である。
【０４２６】
また、前記図２６ａで、それぞれの波形成形ユニットは、入力信号ｉｎとインパルス信号ＣＬＩＰとの論理演算を行い、走査信号ＳＣＡＮを出力する。すなわち、前記図２５で、第１の波形成形ユニットＷＳＵ１は、第１の奇数信号ＯＤＤ［１］と奇数インパルス信号ＣＬＩＰＯとの論理演算を行い、演算結果を第１の走査信号ＳＣＡＮ［１］に出力する。前記第１の走査信号ＳＣＡＮ［１］は、奇数インパルス信号ＣＬＩＰＯの１周期のあいだに有するハイレベル区間分だけ狭いロウレベル区間を有する。前記奇数インパルス信号ＣＬＩＰＯは、奇数番目の波形成形ユニットに共通に入力され、奇数信号ＯＤＤ｛１、２、・・・、ｎ｝との論理演算が行われる。
【０４２７】
また、偶数番目の波形成形ユニットには、偶数インパルス信号ＣＬＩＰＥが入力される。前記偶数インパルス信号ＣＬＩＰＥは、前記奇数インパルス信号ＣＬＩＰＯに対して１／２クロック周期の位相差を有する。前記偶数インパルス信号ＣＬＩＰＥは、偶数信号ＥＶＥＮ［１、２、・・・、ｎ］との論理演算が行われる。
【０４２８】
上述した過程は、第２ｎの波形成形ユニットＷＳＵ２ｎまで順次に行われる。したがって、それぞれの走査信号に相当する発光制御信号ＥＭＩは、走査信号が有するロウレベル区間より広いハイレベル区間を有する。これは、特定の画素に対するプログラム動作時、発光制御信号をハイレベルにまず上昇させて、発光制御トランジスタの動作を遮断した後、駆動トランジスタにデータ信号を印加するためのものである。
【０４２９】
まず、奇数フィールド区間で発生した奇数信号ＯＤＤ［１、２、・・・、ｎ］は、それぞれの奇数番目の波形ユニットで反転され、奇数番目の発光制御信号ＥＭＩ［１、３、・・・、２ｎ−１］を形成する。また、それぞれの奇数走査ユニットの出力である奇数信号ＯＤＤ［１、２、・・・、ｎ］は、それぞれの奇数番目の波形ユニットで奇数インパルス信号ＣＬＩＰＯとの論理演算が行われ、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］に生成される。
【０４３０】
奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間で発生した偶数信号ＥＶＥＮ［１、２、・・・、ｎ］は、それぞれの偶数番目の波形ユニットで反転され、偶数番目の発光制御信号ＥＭＩ［２、４、・・・、２ｎ］を形成する。また、それぞれの偶数走査ユニットの出力である偶数信号ＥＶＥＮ［１、２、・・・、ｎ］は、それぞれの偶数番目の波形ユニットで偶数インパルス信号ＣＬＩＰＥとの論理演算が行われ、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］に形成される。
【０４３１】
上述した過程により、奇数フィールド区間では、奇数番目の発光制御信号ＥＭＩ［１、３、・・・、２ｎ−１］及び奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］が発生し、偶数フィールド区間では、偶数番目の発光制御信号ＥＭＩ［２、４、・・・、２ｎ］及び偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］が発生する飛び越し走査動作が行われることが分かる。
【０４３２】
実施例６
図２８は、本発明の第６実施例に係る有機電界発光装置を示すブロック図である。
【０４３３】
図２８を参照すれば、本実施例に係る有機電界発光装置は、複数の行と列に配設された画素を有する画素アレイ部１５００と、前記画素アレイ部１５００に発光制御信号を供給する発光ドライバ１６００と、前記画素アレイ部１５００に走査信号及びブースト信号を供給するプログラムドライバ１７００と、走査信号により選択された画素にデータ信号を供給するためのデータドライバ１８００とを備える。
【０４３４】
前記プログラムドライバ１７００は、画素アレイ部１５００を中心にして発光ドライバ１６００に対向する位置に配置されることができる。また、実施の形態によっては、プログラムドライバ１７００は、前記発光ドライバ１６００と同じ領域に形成されてもよい。
【０４３５】
前記プログラムドライバ１７００は、前記画素にブースト信号及び走査信号を印加する。走査信号の印加により、前記画素は、データ信号の書込みが可能な状態となり、データドライバ１８００からデータ信号が画素に印加され、データ信号の書込み動作が始まる。データ信号の書込みが完了した場合、発光ドライバ１６００の発光制御信号によって、特定の画素は、発光を開始する。
【０４３６】
図２９ａ及び図２９ｂは、本発明の第６実施例に係る画素アレイ部の画素駆動回路を示す回路図及び前記回路図の動作を説明するためのタイミング図である。
【０４３７】
図２９ａを参照すれば、前記画素駆動回路は、４つのトランジスタＭ１、Ｍ２、Ｍ３及びＭ４と、２つのキャパシタＣｓｔ及びＣｂｓｔと、有機電界発光素子ＯＬＥＤとを備える。
【０４３８】
トランジスタＭ１は、データ電流のプログラミング時、データラインｄａｔａ［ｎ］を介してシンク（ｓｉｎｋ）されるデータ電流Ｉｄａｔａと、同じ電流をトランジスタＭ３に供給する駆動トランジスタである。データ電流Ｉｄａｔａと同じ電流を発生するために、駆動トランジスタＭ１のゲートは、プログラムキャパシタＣｓｔの一方の端子及びトランジスタＭ２に連結される。また、駆動トランジスタＭ１は、ＥＬＶｄｄ、トランジスタＭ３、及びトランジスタＭ４に連結される。
【０４３９】
トランジスタＭ２は、走査信号ＳＣＡＮ［ｍ］によってオン（ＯＮ）となり、データラインｄａｔａ［ｎ］と，キャパシタＣｓｔと，Ｃｂｓｔとの間に電圧経路を形成するスイッチングトランジスタである。また、スイッチングトランジスタＭ２は、駆動トランジスタＭ１のゲートに所定のバイアス電圧を印加し、データ電流に相当する駆動トランジスタＭ１のＶｇｓを形成する。
【０４４０】
トランジスタＭ３は、走査信号ＳＣＡＮ［ｍ］によってオンとなり、データ電流のプログラム時、駆動トランジスタＭ１から供給される電流をデータラインｄａｔａ［ｎ］に供給する役目をする。
【０４４１】
トランジスタＭ４は、発光制御信号ＥＭＩ［ｍ］によってオンとなり、駆動トランジスタＭ１から供給される電流を有機電界発光素子ＯＬＥＤに供給する役目をする発光制御トランジスタである。
【０４４２】
ブーストキャパシタＣｂｓｔは、ブースト信号ＢＯＯＳＴ［ｍ］の印加によって、前記駆動トランジスタＭ１のゲート端子の電圧を上昇させる。前記駆動トランジスタＭ１のゲート端子の電圧上昇に伴って、トランジスタＭ１及びＭ２に起因した寄生キャパシタンスの影響は最小化される。
【０４４３】
前記画素駆動回路の動作は、データ電流Ｉｄａｔａに相当する電圧ＶｇｓをプログラムキャパシタＣｓｔに蓄積し、発光制御トランジスタＭ４をオンさせて、プログラム電流に比例する電流を有機電界発光素子ＯＬＥＤに供給する。
【０４４４】
以下、図２９ａ及び図２９ｂを参照して、前記画素駆動回路の動作を説明する。
【０４４５】
まず、発光制御信号ＥＭＩ［ｍ］がハイレベルに遷移されると、発光制御トランジスタＭ４はオフとなり、有機電界発光素子ＯＬＥＤの発光動作は遮断される。
【０４４６】
次いで、ブースト信号ＢＯＯＳＴ［ｍ］がＶｌｏｗに下降する。続いて、走査信号ＳＣＡＮ［ｍ］がロウレベルに遷移されると、トランジスタＭ２及びＭ３は、オンとなる。前記トランジスタＭ２及びＭ３がオンとなった状態で、データ電流Ｉｄａｔａがシンクされると、トランジスタＭ１のゲート端子には、データ電流Ｉｄａｔａに相当する電圧Ｖａが発生する。すなわち、データ電流Ｉｄａｔａは、次の数２の数式で表される。
【０４４７】
【数２】
2006154811.tif 000004
【０４４８】
また、プログラムキャパシタＣｓｔに蓄積される電荷量Ｑｓｔは、Ｃｓｔ（ＥＬＶｄｄ−Ｖａ）であり、ブーストキャパシタＣｂｓｔに蓄積される電荷量Ｑｂｓｔは、Ｃｂｓｔ（Ｖａ−Ｖｌｏｗ）である。走査信号ＳＣＡＮ［ｍ］がロウレベル区間で、トランジスタＭ２は、トライオード領域で動作する。したがって、２つのキャパシタＣｓｔ及びＣｂｓｔは、トランジスタＭ１のゲート端子電圧Ｖａに必要な電荷をトランジスタＭ２を介して供給されることができる。また、トランジスタＭ２を介しての電荷の経路が形成されているので、前記Ｑｓｔ及びＱｂｓｔは、等しくない場合が大部分である。
【０４４９】
続いて、走査信号ＳＣＡＮ［ｍ］がハイレベルに遷移されると、トランジスタＭ２及びＭ３は、オフとなる。前記トランジスタＭ２及びＭ３のオフ動作によりキャパシタＣｓｔ及びＣｂｓｔの電荷の再分配が発生する。すなわち、トランジスタＭ２が有するキャパシタンス及びトランジスタＭ１のゲート電極と高農度のドーピング領域間のキャパシタンスを無視すれば、プログラムキャパシタＣｓｔが有する電荷量及びブーストキャパシタＣｂｓｔが有する電荷量は、同一でなければならない。
【０４５０】
次いで、ブースト信号ＢＯＯＳＴ［ｍ］がＶｈｉｇｈに上昇すれば、トランジスタＭ１のゲート端子での電荷の再分配がさらに発生する。この際、トランジスタＭ１のゲート端子での電圧Ｖａ’は、次の数３の数式から求められる。
【０４５１】
【数３】
2006154811.tif 000005
【０４５２】
すなわち、トランジスタＭ１のゲート端子の電圧Ｖａ’は、最初プログラム動作時の電圧Ｖａ及びＶｈｉｇｈに比例する。
【０４５３】
通常、ブーストキャパシタＣｂｓｔがない場合、トランジスタＭ２及びＭ３をオフとすれば、トランジスタの寄生キャパシタンスによりトランジスタＭ１のゲート端子の電圧が不均一な現象を有する。前記図２９ａの画素駆動回路は、ブーストキャパシタＣｂｓｔを備えることによって、寄生キャパシタンスによるトランジスタＭ１のゲート端子の電圧の不均一を解消することができる。
【０４５４】
図３０は、本発明の第６実施例により前記図２８に示された発光ドライバを示すブロック図である。
【０４５５】
図３０を参照すれば、前記発光ドライバ１６００は、奇数発光制御信号発生部１６１０及び偶数発光制御信号発生部１６３０を備える。
【０４５６】
奇数発光制御信号発生部１６００は、直列に連結した複数の奇数発光制御ユニットを有する。それぞれの奇数発光制御ユニットは、クロック信号ＣＬＫ及びモード選択信号ＭＯＤＥが入力される。
【０４５７】
また、それぞれの奇数発光制御ユニットは、フリップフロップを備え、前記フリップフロップから２つの信号を受信して、発光制御信号を生成する論理回路を備える。したがって、前記奇数発光制御信号発生部１６００は、シフトレジスタの構造を有し、入力されるクロックに対して１周期ずつシフトされたデータを出力する。
【０４５８】
第１の奇数発光制御ユニットＥＣＵＯ１は、奇数発光開始パルスＥＳＰＯが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の奇数発光制御ユニットＥＣＵＯ１は、クロック信号ＣＬＫのハイレベル区間で、入力信号をサンプリングし、論理演算して、第１の発光制御信号ＥＭＩ［１］を出力する。
【０４５９】
また、入力信号である奇数発光開始パルスＥＳＰＯがサンプリングされる時点より１／２クロック周期遅延した立ち下がりエッジでサンプリングされたデータを出力端子ｏｕｔに出力する。したがって、クロック信号ＣＬＫの立ち上がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち下がりエッジで出力される。クロック信号ＣＬＫの立ち下がりエッジで出力されたデータは、第２の奇数発光制御ユニットＥＣＵＯ２に入力される。
【０４６０】
上述した隣接する奇数発光制御ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第ｎの奇数発光制御ユニットまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、奇数発光制御信号発生部１６１０の全ての奇数発光制御ユニットに並列に入力され、それぞれの奇数発光制御ユニットは、隣接する奇数発光制御ユニットと直列に連結される構造を有する。したがって、奇数発光制御ユニットは、奇数発光制御信号ＥＭＩ［１、３、５、・・・、２ｎ−１］を出力する。それぞれの奇数発光制御信号は、隣接する奇数発光制御信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０４６１】
偶数発光制御信号発生部１６３０は、直列に連結した複数の偶数発光制御ユニットを有する。それぞれの偶数発光制御ユニットは、フリップフロップと、前記フリップフロップの信号を論理演算し、偶数発光制御信号を生成する論理回路とを備える。
【０４６２】
したがって、前記偶数発光制御信号発生部１６３０は、シフトレジスタの構造を有し、入力されるクロックに対して１周期ずつシフトされたデータを出力する。
【０４６３】
第１の偶数発光制御ユニットＥＣＵＥ１は、偶数発光開始パルスＥＳＰＥが入力される。また、制御端子ＣＴには、モード選択信号ＭＯＤＥが入力される。前記第１の偶数発光制御ユニットＥＣＵＥ１は、クロック信号ＣＬＫのロウレベル区間で偶数発光開始パルスＥＳＰＥをサンプリングし、論理演算して、第２の発光制御信号ＥＭＩ［２］を出力する。
【０４６４】
また、入力信号である偶数発光開始パルスＥＳＰＥがサンプリングされる時点より１／２クロック周期遅延したクロック信号ＣＬＫの立ち上がりエッジでサンプリングされたデータを出力端子ｏｕｔに出力する。したがって、クロック信号ＣＬＫの立ち下がりエッジでサンプリングされた入力データは、クロック信号ＣＬＫの立ち上がりエッジで出力される。クロック信号ＣＬＫの立ち上がりエッジで出力されたデータは、第２の偶数発光制御ユニットＳＣＵＯ２に入力される。
【０４６５】
上述した隣接する偶数発光制御ユニット間の連結関係、モード選択信号ＭＯＤＥの入力及びクロック信号ＣＬＫの印加は、第ｎの偶数発光制御ユニットまで同様に行われる。すなわち、モード選択信号ＭＯＤＥ及びクロック信号ＣＬＫは、偶数発光制御信号発生部１６３０の全ての偶数発光制御ユニットに並列に入力され、偶数発光制御ユニットは、隣接する偶数発光制御ユニットと直列に連結される構造を有する。したがって、偶数発光制御ユニットは、偶数発光制御信号ＥＭＩ［２、４、・・・、２ｎ］を出力する。それぞれの偶数発光制御信号は、隣接する偶数発光信号に対してクロック信号ＣＬＫの１周期の時間間隔を有する。
【０４６６】
図３１は、本発明の第６実施例により前記図３０の奇数発光制御ユニットを示す回路図である。
【０４６７】
図３１を参照すれば、前記奇数発光制御ユニットの回路図は、前記第４の実施例の図１９に示された回路図と同様である。
【０４６８】
したがって、フリップフロップ１６２０は、入力信号をクロック信号ＣＬＫのハイレベル区間でサンプリングし、クロック信号ＣＬＫのロウレベル区間でサンプリングされたデータを第２のラッチ１６２２の出力端子ｏｕｔに出力する。
【０４６９】
また、発光制御信号形成部１６２３は、モード選択信号ＭＯＤＥがハイレベルである場合、第１のラッチ１６２１の出力ＥＲＯ１と前記出力信号ＥＲＯ１が１／２クロック周期遅延した信号とをＮＡＮＤ演算し、モード選択信号ＭＯＤＥがロウレベルである場合、第１のラッチ１６２１の出力を反転する。
【０４７０】
前記図３１に示された奇数発光制御ユニットは、前記第３の実施例の図１２に示された回路を使用することもできる。図１２に示された回路の動作は、前記第３の実施例で説明した通りである。
【０４７１】
図３２ａ及び図３２ｂは、本発明の第６実施例により前記図３１の奇数発光制御ユニットの動作を説明するためのタイミング図である。
【０４７２】
前記タイミング図による奇数発光制御ユニットの動作は、前記図１３ａ及び図１３ｂ、前記図２０ａ及び図２０ｂに示されたことと同様である。但し、奇数発光開始パルスＥＳＰＯは、第３の実施例及び第４の実施例の奇数開始パルスＶＳＰＯに比べて反転された形状を有する。
【０４７３】
したがって、モード選択信号ＭＯＤＥがハイレベルである場合、奇数開始パルスＶＳＰＯのロウレベルに対するサンプリング開始時点からフリップフロップ１６２０の出力がハイレベルに遷移する区間まで、ハイレベルである発光制御信号ＥＭＩ［１］が生成される。
【０４７４】
また、モード選択信号ＭＯＤＥがロウレベルである場合、奇数開始パルスＶＳＰＯのロウレベルに対するサンプリング開始時点からハイレベルに遷移された奇数開始パルスＶＳＰＯのサンプリングを開始する区間まで、ハイレベルである発光制御信号ＥＭＩ［１］が生成される。
【０４７５】
また、図示してはいないが、偶数発光制御ユニットは、第３の実施例の図１４及び第４の実施例の図２１を使用して構成することもできる。したがって、奇数走査ユニットの「第１のラッチ」、「第２のラッチ」、が、それぞれ偶数ユニットの「第３のラッチ」、「第４のラッチ」に対応する。
【０４７６】
図３３は、本発明の第６実施例により前記図２８に示されたプログラムドライバを示すブロック図である。
【０４７７】
図３３を参照すれば、本実施例に係るスキャンドライバ１７００は、奇数信号発生部１７１０、偶数信号発生部１７３０及び走査／ブースト信号形成部１７５０を有する。
【０４７８】
奇数信号発生部１７１０の構成要素及び動作は、前記第３の実施例及び前記第４の実施例に示された奇数走査信号発生部１１００、１２００と同様である。したがって、奇数開始パルスの印加、クロック信号ＣＬＫの印加及びモード選択信号ＭＯＤＥによる信号の発生は、前記第３の実施例及び第４の実施例に示されたことと同様である。
【０４７９】
また、偶数信号発生部１７３０の構成要素及び動作は、前記第３の実施例及び前記第４の実施例に示された偶数走査信号発生部１１５０、１２５０と同様である。したがって、偶数開始パルスの印加、クロック信号ＣＬＫの印加及びモード選択信号ＭＯＤＥによる信号の発生は、前記第３の実施例及び第４の実施例に示されたことと同様である。
【０４８０】
前記走査／ブースト信号形成部１７５０は、複数の波形成形ユニットを有する。第１の波形成形ユニットＰＳＵ１は、第１の奇数走査ユニットＳＣＵＯ１の出力である第１の奇数信号ＯＤＤ［１］を受信し、インパルス信号ＣＬＩＰを受信する。前記第１の波形成形ユニットＰＳＵ１は、受信された入力信号に対する論理演算により第１の走査信号ＳＣＡＮ［１］及び第１のブースト信号ＢＯＯＳＴ［１］を出力する。
【０４８１】
第２の波形成形ユニットＰＳＵ２は、第１の偶数信号ＥＶＥＮ［１］及びインパルス信号ＣＬＩＰを受信し、第２の走査信号ＳＣＡＮ［２］及び第２のブースト信号ＢＯＯＳＴ［２］を出力する。
【０４８２】
上述したように、それぞれの奇数走査ユニットは、それぞれの奇数番目の波形成形ユニットに連結され、それぞれの偶数走査ユニットは、それぞれの偶数番目の波形成形ユニットに連結される。
【０４８３】
図３４は、本発明の第６実施例により前記図３３の波形成形ユニットを示す回路図である。
【０４８４】
図３４を参照すれば、前記波形成形ユニットは、走査信号形成経路１７５１及びブースト信号形成経路１７５３を備える。
【０４８５】
前記走査信号形成経路１７５１は、インパルス信号ＣＬＩＰ及び奇数信号または偶数信号を受信するＮＯＲゲート１７５１Ａと、奇数個のインバータ１７５１Ｂとから構成される。ＮＯＲゲート１７５１Ａの出力は、奇数個のインバータ１７５１Ｂを介して走査信号ＳＣＡＮに形成されて出力される。
【０４８６】
前記走査信号形成経路１７５１は、インパルス信号ＣＬＩＰと入力端子ｉｎに入力される信号との論理演算を行い、走査信号を形成する。前記入力端子ｉｎには、奇数信号ＯＤＤまたは偶数信号ＥＶＥＮが入力される。
【０４８７】
前記ブースト信号形成経路１７５３は、転送ゲート制御部１７５５及び転送ゲート部１７５７を備える。
【０４８８】
転送ゲート制御部１７５５は、入力端子ｉｎに入力された信号をバッファリングするバッファ１７５５Ａと、前記入力端子ｉｎに入力された信号を反転する制御インバータ１７５５Ｂとから構成される。したがって、前記バッファ１７５５Ａの出力信号と制御インバータ１７５５Ｂの出力信号は、互いに反転関係にある。
【０４８９】
転送ゲート部１７５７は、ロウレベルである入力信号に応答し、Ｖｌｏｗ電圧を出力するための第１の転送ゲート１７５７Ａと、ハイレベルである入力信号に応答し、Ｖｈｉｇｈの電圧を出力するための第２の転送ゲート１７５７Ｂとを備える。前記第１の転送ゲート１７５７Ａ及び第２の転送ゲート１７５７Ｂは、入力信号によって互いに相補的な動作を行う。
【０４９０】
すなわち、入力信号がハイレベルである場合、第２の転送ゲート１７５７Ｂは、オンとなり、Ｖｈｉｇｈレベルを有するブースト信号ＢＯＯＳＴを出力し、入力信号がロウレベルである場合、第１の転送ゲート１７５７Ａは、オンとなり、Ｖｌｏｗレベルを有するブースト信号ＢＯＯＳＴを出力する。
【０４９１】
図３５は、本発明の第６実施例に係る前記図３４の波形成形ユニットの動作を説明するためのタイミング図である。
【０４９２】
図３５を参照すれば、インパルス信号ＣＬＩＰ及び入力信号ｉｎによる走査信号ＳＣＡＮ及びブースト信号ＢＯＯＳＴの波形が示されている。
【０４９３】
前記入力信号ｉｎは、奇数信号発生部１７１０の出力であるＯＤＤ［１、２、・・・、ｎ］または偶数信号発生部１７３０の出力であるＥＶＥＮ［１、２、・・・、ｎ］となる。また、前記奇数信号発生部１７１０の出力は、前記第３の実施例及び第４の実施例に示された奇数走査信号と一致し、偶数信号発生部１７３０の出力は、前記第３の実施例及び第４の実施例に示された偶数走査信号と一致する。
【０４９４】
前記波形成形ユニットのＮＯＲゲート１７５１Ａの入力端にインパルス信号ＣＬＩＰが入力され、入力信号ｉｎが入力されると、走査信号形成経路１７５１は、２つの入力信号に対して論理演算を行う。したがって、走査信号ＳＣＡＮのロウレベル区間は、入力信号ｉｎのロウレベル区間に比べて減少した形状となる。
【０４９５】
また、ブースト信号形成経路１７５３を介して形成されるブースト信号ＢＯＯＳＴは、受信される入力信号ｉｎと同じ波形を有する。但し、入力信号ｉｎがロウレベルである区間で、前記図３４の第１の転送ゲート１７５７Ａがオンとなるので、ブースト信号ＢＯＯＳＴのレベルは、Ｖｌｏｗの電圧を有する。また、入力信号ｉｎがハイレベルである区間で第２の転送ゲート１７５７Ｂがオンとなるので、ブースト信号ＢＯＯＳＴのレベルは、Ｖｈｉｇｈの電圧を有する。
【０４９６】
図３６ａ及び図３６ｂは、本発明の第６実施例に係る有機電界発光装置の順次走査動作を説明するためのタイミング図である。
【０４９７】
以下、本実施例の有機電界発光装置の順次走査動作を、図２８、図３０及び図３３に基づいて説明する。
【０４９８】
モード選択信号ＭＯＤＥ、クロック信号ＣＬＫ、奇数発光開始パルスＥＳＰＯ及び偶数発光開始パルスＥＳＰＥは、発光ドライバ１６００に入力され、発光ドライバ１６００は、前記受信された信号に基づいて発光制御信号ＥＭＩ［１、２、・・・、２ｎ−１、２ｎ］を生成する。
【０４９９】
まず、奇数発光開始パルスＥＳＰＯが第１の奇数発光制御ユニットＥＣＵＯ１に入力される。前記第１の奇数発光制御ユニットＥＣＵＯ１は、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで、ロウレベルの奇数発光開始パルスＥＳＰＯをサンプリングする。前記第１の奇数発光制御ユニットＥＣＵＯ１は、ハイレベルを有するモード選択信号ＭＯＤＥに応じて、第１の発光制御信号ＥＭＩ［１］を出力する。前記第１の発光制御信号ＥＭＩ［１］がハイレベルを有する区間は、ロウレベルの入力に対するサンプリング開始時点から前記第１の奇数発光制御ユニットＥＣＵＯ１のフリップフロップの出力がハイレベルに遷移する時点までである。
【０５００】
クロック信号ＣＬＫの第１の周期が始まった直後に、偶数発光開始パルスＥＳＰＥが第１の偶数発光制御ユニットＥＣＵＥ１に入力される。前記第１の偶数発光制御ユニットＥＣＵＥ１は、クロック信号ＣＬＫの第１の周期の立ち下がりエッジでロウレベルの偶数発光開始パルスＥＳＰＥをサンプリングする。前記第１の偶数発光制御ユニットＥＣＵＥ１は、モード選択信号ＭＯＤＥがハイレベルであることによって、第２の発光制御信号ＥＭＩ［２］を出力する。前記第２の発光制御信号ＥＭＩ［２］がハイレベルである区間は、ロウレベルの入力に対するサンプリング開始時点から前記第１の偶数発光制御ユニットＥＣＵＥ１のフリップフロップの出力がハイレベルに遷移する時点までである。また、前記第２の発光制御信号ＥＭＩ［２］は、第１の発光制御信号ＥＭＩ［１］に対して１／２クロック周期遅延して出力される。
【０５０１】
第１の奇数発光制御ユニットＥＣＵＯ１のフリップフロップの出力は、第２の奇数発光制御ユニットＥＣＵＯ２に入力される。したがって、第２の奇数発光制御ユニットＥＣＵＯ１は、前記第１の発光制御信号ＥＭＩ［１］に対して１クロック周期遅延した第３の発光制御信号ＥＭＩ［３］を出力する。
【０５０２】
また、第１の偶数発光制御ユニットＥＣＵＥ１のフリップフロップの出力は、第２の偶数発光制御ユニットＥＣＵＥ２に入力される。したがって、第２の奇数発光制御ユニットＥＣＵＥ２は、前記第２の発光制御信号ＥＭＩ［２］に対して１クロック周期遅延した第４の発光制御信号ＥＭＩ［４］を出力する。
【０５０３】
上述した過程は、第２ｎ−１の発光制御信号ＥＭＩ［２ｎ−１］及び第２ｎの発光制御信号ＥＭＩ［２ｎ］の発生に至るまで、順次に行われる。
【０５０４】
また、モード選択信号ＭＯＤＥ、クロック信号ＣＬＫ、奇数開始パルスＰＳＰＯ、偶数開始パルスＰＳＰＥ、Ｖｈｉｇｈ、Ｖｌｏｗ及びインパルス信号ＣＬＩＰは、プログラムドライバ１７００に入力され、プログラムドライバ１７００は、前記受信された信号に基づいて走査信号ＳＣＡＮ［１、２、・・・、２ｎ−１、２ｎ］及びブースト信号ＢＯＯＳＴ［１、２、・・・、２ｎ−１、２ｎ］を生成する。
【０５０５】
まず、奇数開始パルスＰＳＰＯが第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで、ロウレベルの奇数開始パルスをサンプリングし、実質的なフリップフロップの出力と論理演算を行う。したがって、前記第１の奇数走査ユニットＳＣＵＯ１は、モード選択信号ＭＯＤＥがハイレベルであることによって、クロック信号ＣＬＫの第１の周期のロウレベル区間で、ロウレベルである第１の奇数信号ＯＤＤ［１］を出力する。
【０５０６】
第１の波形成形ユニットＰＳＵ１は、前記第１の奇数信号ＯＤＤ［１］を受信し、インパルス信号ＣＬＩＰとの論理演算により第１の走査信号ＳＣＡＮ［１］を出力する。また、第１の波形成形ユニットＰＳＵ１は、前記第１の奇数信号ＯＤＤ［１］と同じ論理を有するが、ハイレベル値がＶｈｉｇｈであり、且つロウレベル値がＶｌｏｗである第１のブースト信号ＢＯＯＳＴ［１］を発生する。
【０５０７】
クロック信号ＣＬＫの１周期が始まった直後、偶数開始パルスＰＳＰＥが第１の偶数走査ユニットＳＣＵＥ１に入力される。前記第１の偶数走査ユニットＳＣＵＥ１は、クロック信号ＣＬＫの第１の周期の立ち下がりエッジで、ロウレベルの偶数開始パルスＰＳＰＥをサンプリングし、フリップフロップの出力と論理演算を行う。したがって、前記第１の偶数走査ユニットＳＣＵＥ１は、モード選択信号ＭＯＤＥがハイレベルであることによって、クロック信号ＣＬＫの第２の周期のハイレベル区間で、ロウレベルである第１の偶数信号ＥＶＥＮ［１］を出力する。
【０５０８】
第２の波形成形ユニットＰＳＵ２は、前記第１の偶数信号ＥＶＥＮ［１］を受信し、インパルス信号ＣＬＩＰとの論理演算により、第２の走査信号ＳＣＡＮ［２］を出力する。また、第２の波形成形ユニットＰＳＵ２は、前記第１の偶数信号ＥＶＥＮ［１］と同じ論理を有するが、ハイレベル値がＶｈｉｇｈであり、且つロウレベル値がＶｌｏｗである第２のブースト信号ＢＯＯＳＴ［２］を発生する。
【０５０９】
また、第１の奇数走査ユニットＳＣＵＯ１のフリップフロップの出力は、第２の奇数走査ユニットＳＣＵＯ２に入力され、クロック信号ＣＬＫに同期する第２の奇数信号ＯＤＤ［２］を出力する。前記第２の奇数信号ＯＤＤ［２］は、前記第１の奇数信号ＯＤＤ［１］に対して１クロックの位相差を有する。第３の波形成形ユニットＰＳＵ３は、前記第２の奇数信号ＯＤＤ［２］を受信して第３の走査信号ＳＣＡＮ［３］を出力し、第３のブースト信号ＢＯＯＳＴ［３］を出力する。
【０５１０】
また、第１の偶数走査ユニットＳＣＵＥ１のフリップフロップの出力は、第２の偶数走査ユニットＳＣＵＥ２に入力され、クロック信号ＣＬＫに同期する第２の偶数信号ＥＶＥＮ［２］を出力する。前記第２の偶数信号ＥＶＥＮ［２］は、前記第１の偶数信号ＥＶＥＮ［１］に対して１クロック周期の位相差を有する。第４の波形成形ユニットＰＳＵ４は、前記第２の偶数信号ＥＶＥＮ［２］を受信して第４の走査信号ＳＣＡＮ［４］を出力し、第４のブースト信号ＢＯＯＳＴ［４］を出力する。
【０５１１】
上述した過程は、第２ｎの走査信号ＳＣＡＮ［２ｎ］、及び第２ｎのブースト信号ＢＯＯＳＴ［２ｎ］の発生に至るまで順次に行われる。
【０５１２】
上述した過程により、クロック信号の１／２周期毎に、走査信号ＳＣＡＮ［１、２、・・・、２ｎ］、ブースト信号ＢＯＯＳＴ［１、２、・・・、２ｎ］及び発光制御信号ＥＭＩ［１、２、・・・、２ｎ］が順次に形成されることが分かる。
【０５１３】
図３６ｂは、第６実施例の有機電界発光装置の他の順次走査動作を説明するためのタイミング図である。
【０５１４】
図３６ｂを参照すれば、有機電界発光装置の１つの走査線に配置された画素は、１フレーム周期のあいだに連続発光を行わずに、２回にわたって分割された発光を行う。したがって、前記図３６ｂは、発光開始パルスＥＳＰＯ、ＥＳＰＥ及び発光制御信号ＥＭＩ［１、２、・・・、２ｎ］の波形を除いて、前記図３６ａに示されたことと同様である。したがって、発光ドライバ１６００の動作を中心にして説明し、プログラムドライバ１７００の動作は省略する。
【０５１５】
まず、奇数発光開始パルスＥＳＰＯが第１の奇数発光制御ユニットＥＣＵＯ１に入力される。前記奇数発光開始パルスＥＳＰＯは、クロック信号ＣＬＫの第１の周期のロウレベル区間でハイレベルに遷移され、所定のデューティを有する。但し、前記奇数発光開始パルスＥＳＰＯのデューティは、１フレームの１／２周期を超過しないことが好ましい。
【０５１６】
第１の奇数発光制御ユニットＥＣＵＯ１は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジでハイレベルの奇数発光開始パルスＥＳＰＯをサンプリングし、第１の奇数発光制御ユニットＥＣＵＯ１のフリップフロップの出力とＮＡＮＤ演算を行う。したがって、前記第１の発光制御信号ＥＭＩ［１］がロウレベルである区間は、フリップフロップの出力がハイレベルに遷移された時点からフリップフロップがロウレベルに遷移された奇数発光開始パルスＥＳＰＯをサンプリングする時点までである。
【０５１７】
上述した奇数発光開始パルスＥＳＰＯは、フレームの残りの１／２周期内でも繰り返されて入力される。すなわち、奇数発光開始パルスＥＳＰＯは、フレーム周波数に比べて２倍の周波数をもって入力され、したがって、奇数発光制御信号ＥＭＩ［１、３、・・・、２ｎ−１］も、フレーム周波数に比べて２倍の周波数を有する。但し、それぞれの奇数発光制御信号は、隣接する奇数発光制御信号に対して１クロック周期の位相差を有する。
【０５１８】
上述した過程は、偶数発光制御ユニットにも適用される。但し、偶数発光開始パルスＥＳＰＥは、前記奇数発光開始パルスＥＳＰＯに対して１／２クロック周期の位相差を有することが好ましい。したがって、第２の発光制御信号ＥＭＩ［２］は、第１の発光制御信号ＥＭＩ［１］に対して１／２クロック周期遅延して第１の偶数発光制御ユニットＥＣＵＥ１から出力される。
【０５１９】
したがって、フレームの１／２周期のあいだに発光制御信号が順次に出力され、残りの１／２周期のあいだに繰り返されて出力される。発光制御信号によって、特定の画素は、発光を開始するので、前記図３６ｂによる場合、１フレーム周期に１つの画素が２回の発光動作を行うことができる。また、１フレーム当たりの画素が発光を開始する回数は、奇数発光開始パルス及び偶数発光開始パルスの周波数に依存するので、ユーザに応じて発光の回数を任意に調節できることが容易に理解できる。
【０５２０】
図３７は、本発明の第６実施例に係る有機電界発光装置の飛び越し走査動作を説明するためのタイミング図である。
【０５２１】
飛び越し走査動作は、１フレームを奇数フィールド区間と、偶数フィールド区間とに区分する。奇数フィールド区間では、奇数開始パルスＰＳＰＯを受信して、奇数ブースト信号及び奇数走査信号が順次に出力され、奇数発光開始パルスＥＳＰＯを受信して、奇数発光制御信号が順次に出力される。また、偶数フィールド区間では、偶数開始パルスＰＳＰＥを受信して、偶数ブースト信号及び偶数走査信号が順次に出力され、偶数発光開始パルスＥＳＰＥを受信して、偶数発光制御信号が順次に出力される。
【０５２２】
以下、本実施例の有機電界発光装置の飛び越し走査動作を、図２８、図３０及び図３３に基づいて説明する。
【０５２３】
奇数フィールド区間で、モード選択信号ＭＯＤＥ、クロック信号ＣＬＫ及び奇数発光開始パルスＥＳＰＯは、発光ドライバ１６００に入力され、発光ドライバ１６００は、前記受信された信号に基づいて奇数発光制御信号ＥＭＩ［１、３、・・・、２ｎ−１］を生成する。
【０５２４】
まず、奇数発光開始パルスＥＳＰＯが第１の奇数発光制御ユニットＥＣＵＯ１に入力される。前記第１の奇数発光制御ユニットＥＣＵＯ１は、クロック信号ＣＬＫの第１の周期の立ち上がりエッジで、ロウレベルの奇数発光開始パルスＥＳＰＯをサンプリングする。前記第１の奇数発光制御ユニットＥＣＵＯ１は、モード選択信号ＭＯＤＥがロウレベルであることによって、第１の発光制御信号ＥＭＩ［１］を出力する。前記第１の発光制御信号ＥＭＩ［１］がハイレベルである区間は、ロウレベルの入力に対するサンプリング開始時点からハイレベルに遷移された入力に対してサンプリングを開始する時点までである。
【０５２５】
第１の奇数発光制御ユニットＥＣＵＯ１のフリップフロップの出力は、第２の奇数発光制御ユニットＥＣＵＯ２に入力される。したがって、第２の奇数発光制御ユニットＥＣＵＯ２は、前記第１の発光制御信号に対して１クロック周期遅延した第３の発光制御信号ＥＭＩ［３］を出力する。
【０５２６】
上述した過程により、奇数フィールド区間では、奇数番目の発光制御信号ＥＭＩ［１、３、・・・、２ｎ−１］が順次に発生する。
【０５２７】
また、モード選択信号ＭＯＤＥ、クロック信号ＣＬＫ、奇数開始パルスＰＳＰＯ、Ｖｈｉｇｈ、Ｖｌｏｗ及びインパルス信号ＣＬＩＰは、プログラムドライバ１７００に入力され、プログラムドライバ１７００は、前記受信された信号に基づいて奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］及び奇数ブースト信号ＢＯＯＳＴ［１、３、・・・、２ｎ−１］を生成する。
【０５２８】
まず、奇数開始パルスＰＳＰＯが第１の奇数走査ユニットＳＣＵＯ１に入力される。前記第１の奇数走査ユニットＳＣＵＯ１は、クロック信号ＣＬＫの第２の周期の立ち上がりエッジで、ハイレベルの奇数開始パルスＰＳＰＯをサンプリングし、サンプリングされた信号を反転する。したがって、前記第１の奇数走査ユニットＳＣＵＯ１は、モード選択信号ＭＯＤＥがロウレベルであることによって、クロック信号ＣＬＫの第２の周期の区間でロウレベルである第１の奇数信号ＯＤＤ［１］を出力する。
【０５２９】
第１の波形成形ユニットＰＳＵ１は、前記第１の奇数信号ＯＤＤ［１］を受信し、インパルス信号ＣＬＩＰとの論理演算により第１の走査信号ＳＣＡＮ［１］を出力する。また、第１の波形成形ユニットＰＳＵ１は、前記第１の奇数信号ＯＤＤ［１］と同じ論理を有するが、ハイレベル値がＶｈｉｇｈであり、且つロウレベル値がＶｌｏｗである第１のブースト信号ＢＯＯＳＴ［１］を発生する。
【０５３０】
また、第１の奇数走査ユニットＳＣＵＯ１のフリップフロップの出力は、第２の奇数走査ユニットＳＣＵＯ２に入力され、クロック信号ＣＬＫに同期する第２の奇数信号ＯＤＤ［２］を出力する。前記第２の奇数信号ＯＤＤ［２］は、前記第１の奇数信号ＯＤＤ［１］に対して１クロック周期の位相差を有する。第３の波形成形ユニットＰＳＵ３は、前記第２の奇数信号ＯＤＤ［２］を受信して、第３の走査信号ＳＣＡＮ［３］を出力し、第３のブースト信号ＢＯＯＳＴ［３］を出力する。
【０５３１】
上述した過程は、第２ｎ−１の走査信号ＳＣＡＮ［２ｎ−１］及び第２ｎ−１のブースト信号ＢＯＯＳＴ［２ｎ−１］の発生に至るまで、順次に行われる。
【０５３２】
上述した過程により、クロック信号ＣＬＫの１周期毎に、奇数走査信号ＳＣＡＮ［１、３、・・・、２ｎ−１］、奇数ブースト信号ＢＯＯＳＴ［１、３、・・・、２ｎ−１］及び奇数発光制御信号ＥＭＩ［１、３、・・・、２ｎ−１］が奇数フィールド区間において順次に形成されることが分かる。
【０５３３】
奇数フィールド区間に引き続き、偶数フィールド区間が始まる。偶数フィールド区間で、モード選択信号ＭＯＤＥ、クロック信号ＣＬＫ及び偶数発光開始パルスＥＳＰＥは、発光ドライバ１６００に入力され、発光ドライバ１６００は、前記受信された信号に基づいて偶数発光制御信号ＥＭＩ［２、４、・・・２ｎ］を生成する。
【０５３４】
まず、偶数発光開始パルスＥＳＰＥが第１の偶数発光制御ユニットＥＣＵＥ１にが入力される。前記第１の偶数発光制御ユニットＥＣＵＥ１は、クロック信号ＣＬＫの第ｎ＋１の周期の立ち下がりエッジでロウレベルの偶数発光開始パルスＥＳＰＥをサンプリングする。前記第１の偶数発光制御ユニットＥＣＵＥ１は、モード選択信号ＭＯＤＥがロウレベルであることによって、第２の発光制御信号ＥＭＩ［２］を出力する。前記第２の発光制御信号ＥＭＩ［２］がハイレベルである区間は、ロウレベルの入力に対するサンプリング開始時点からハイレベルに遷移された入力に対してサンプリングを開始する時点までである。
【０５３５】
第１の偶数発光制御ユニットＥＣＵＥ１のフリップフロップの出力は、第２の偶数発光制御ユニットＥＣＵＥ２に入力される。したがって、第２の偶数発光制御ユニットＥＣＵＥ２は、前記第２の発光制御信号ＥＭＩ［２］に対して１クロック周期遅延した第４の発光制御信号ＥＭＩ［４］を出力する。
【０５３６】
上述した過程により、偶数フィールド区間では、偶数発光制御信号ＥＭＩ［２、４、・・・、２ｎ］が順次に発生する。
【０５３７】
また、偶数フィールドで、モード選択信号ＭＯＤＥ、クロック信号ＣＬＫ、偶数開始パルスＰＳＰＥ、Ｖｈｉｇｈ、Ｖｌｏｗ及びインパルス信号ＣＬＩＰは、プログラムドライバ１７００に入力され、プログラムドライバ１７００は、前記受信された信号に基づいて偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］及び偶数ブースト信号ＢＯＯＳＴ［２、４、・・・、２ｎ］を生成する。
【０５３８】
まず、偶数開始パルスＰＳＰＥが第１の偶数走査ユニットＳＣＵＥ１に入力される。第１の偶数走査ユニットは、クロック信号ＣＬＫの第ｎ＋２の周期の立ち下がりエッジで、ハイレベルの偶数開始パルスをサンプリングし、サンプリングされた信号を反転する。したがって、前記第１の偶数走査ユニットＳＣＵＥ１は、モード選択信号ＭＯＤＥがロウレベルであることによって、クロック信号ＣＬＫの第ｎ＋２の周期のロウレベル区間及び第ｎ＋３の周期のハイレベル区間で、ロウレベルである第１の偶数信号ＥＶＥＮ［１］を出力する。
【０５３９】
第２の波形成形ユニットＰＳＵ２は、前記第１の偶数信号ＥＶＥＮ［１］を受信して、インパルス信号ＣＬＩＰとの論理演算により第２の走査信号ＳＣＡＮ［２］を出力する。また、第２の波形成形ユニットＰＳＵ２は、前記第１の偶数信号ＥＶＥＮ［１］と同じ論理を有するが、ハイレベル値がＶｈｉｇｈであり、且つロウレベル値がＶｌｏｗである第２のブースト信号ＢＯＯＳＴ［２］を発生する。
【０５４０】
また、第１の偶数走査ユニットＳＣＵＥ１のフリップフロップの出力は、第２の偶数走査ユニットＳＣＵＥ２に入力され、第２の偶数走査ユニットＳＣＵＥ２は、クロック信号ＣＬＫに同期する第２の偶数信号ＥＶＥＮ［２］を出力する。前記第２の偶数信号ＥＶＥＮ［２］は、前記第１の偶数信号ＥＶＥＮ［１］に対して１クロック周期の位相差を有する。第４の波形成形ユニットＰＳＵ４は、前記第２の偶数信号ＥＶＥＮ［２］を受信して第４の走査信号ＳＣＡＮ［４］を出力し、第４のブースト信号ＢＯＯＳＴ［４］を出力する。
【０５４１】
上述した過程は、第２ｎの走査信号ＳＣＡＮ［２ｎ］及び第２ｎのブースト信号ＢＯＯＳＴ［２ｎ］の発生に至るまで順次に行われる。したがって、クロック信号ＣＬＫの１周期毎に、偶数走査信号ＳＣＡＮ［２、４、・・・、２ｎ］、偶数ブースト信号ＢＯＯＳＴ［２、４、・・・、２ｎ］及び偶数発光制御信号ＥＭＩ［２、４、・・・、２ｎ］が偶数フィールド区間において、順次に形成されることが分かる。
【０５４２】
また、前記図３６ｂに示されたように、それぞれの走査信号により選択される画素は、１フレームのあいだに２回以上の発光動作を行うことができる。これは、奇数発光開始パルスＥＳＰＯ及び偶数発光開始パルスＥＳＰＥの周波数をフレーム周波数の２倍にして行うことができることを容易に理解することができる。
【０５４３】
上述したように、第３の実施例、第４の実施例及び第５実施例によれば、１つのスキャンドライバを用いて順次走査及び飛び越し走査動作を選択的に行うことができる。また、第６実施例によれば、有機電界発光装置が順次走査及び飛び越し走査動作を選択的に行うことができることが分かる。
【０５４４】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【０５４５】
【図１】本発明の第１の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。
【図２】本発明の第１の実施例に係る奇数走査ユニットまたは偶数走査ユニットを示す回路図である。
【図３ａ】本発明の第１の実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の前記図２の走査ユニットの動作を説明するためのタイミング図である。
【図３ｂ】本発明の第１の実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の前記図２の走査ユニットの動作を説明するためのタイミング図である。
【図４】本発明の第１の実施例に係るスキャンドライバを示す回路図である。
【図５ａ】本発明の第１の実施例により、前記図４に示された、順次走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図５ｂ】本発明の第１の実施例により、前記図４に示された、飛び越し走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図６】本発明の第２の実施例に係るスキャンドライバを示すブロック図である。
【図７】本発明の第２の実施例に係る偶数走査ユニットを示す回路図である。
【図８ａ】本発明の第２の実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の偶数走査ユニットの動作を説明するためのタイミング図である。
【図８ｂ】本発明の第２の実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の偶数走査ユニットの動作を説明するためのタイミング図である。
【図９】本発明の第２の実施例に係るスキャンドライバを示す回路図である。
【図１０ａ】本発明の第２の実施例により、前記図９に示された、順次走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図１０ｂ】本発明の第２の実施例により、前記図９に示された、飛び越し走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図１１】本発明の第３の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。
【図１２】本発明の第３の実施例に係る奇数走査ユニットを示す回路図である。
【図１３ａ】本発明の第３の実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の前記図１２の奇数走査ユニットの動作を説明するためのタイミング図である。
【図１３ｂ】本発明の第３の実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の前記図１２の奇数走査ユニットの動作を説明するためのタイミング図である。
【図１４】本発明の第３の実施例に係る偶数走査ユニットを示す回路図である。
【図１５ａ】本発明の第３の実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の前記図１４の偶数走査ユニットの動作を説明するためのタイミング図である。
【図１５ｂ】本発明の第３の実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の前記図１４の偶数走査ユニットの動作を説明するためのタイミング図である。
【図１６】本発明の第３の実施例に係るスキャンドライバを示す回路図である。
【図１７ａ】本発明の第３の実施例により、前記図１６に示された、順次走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図１７ｂ】本発明の第３の実施例により、前記図１６に示された、飛び越し走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図１８】本発明の第４の実施例に係る順次走査及び飛び越し走査兼用スキャンドライバを示すブロック図である。
【図１９】本発明の第４の実施例に係る奇数走査ユニットを示す回路図である。
【図２０ａ】本発明の第４の実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の前記図１９の奇数走査ユニットの動作を説明するためのタイミング図である。
【図２０ｂ】本発明の第４の実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の前記図１９の奇数走査ユニットの動作を説明するためのタイミング図である。
【図２１】本発明の第４の実施例に係る偶数走査ユニットを示す回路図である。
【図２２ａ】本発明の第４の実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の前記図２１の偶数走査ユニットの動作を説明するためのタイミング図である。
【図２２ｂ】本発明の第４の実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の前記図２１の偶数走査ユニットの動作を説明するためのタイミング図である。
【図２３】本発明の第４の実施例に係るスキャンドライバを示す回路図である。
【図２４ａ】本発明の第４の実施例により、前記図２３に示された、順次走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図２４ｂ】本発明の第４の実施例により、前記図２３に示された、飛び越し走査を行うスキャンドライバ回路の動作を説明するためのタイミング図である。
【図２５】本発明の第５実施例に係るスキャンドライバを示すブロック図である。
【図２６ａ】本発明の第５実施例に係る波形成形ユニットを示す回路図である。
【図２６ｂ】本発明の第５実施例に係る波形成形ユニットを示すタイミング図である。
【図２７ａ】前記図２５に示された、順次走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【図２７ｂ】前記図２５に示された、飛び越し走査を行うスキャンドライバの動作を説明するためのタイミング図である。
【図２８】本発明の第６実施例に係る有機電界発光装置を示すブロック図である。
【図２９ａ】本発明の第６実施例に係る画素アレイ部の画素駆動回路を示す回路図である。
【図２９ｂ】本発明の第６実施例に係る画素アレイ部の画素駆動回路の動作を説明するためのタイミング図である。
【図３０】本発明の第６実施例により前記図２８に示された発光ドライバを示すブロック図である。
【図３１】本発明の第６実施例により前記図３０の奇数発光制御ユニットを示す回路図である。
【図３２ａ】本発明の第６実施例により、モード選択信号ＭＯＤＥがハイレベルである場合の前記図３１の奇数発光制御ユニットの動作を説明するためのタイミング図である。
【図３２ｂ】本発明の第６実施例により、モード選択信号ＭＯＤＥがロウレベルである場合の前記図３１の奇数発光制御ユニットの動作を説明するためのタイミング図である。
【図３３】本発明の第６実施例により前記図２８に示されたプログラムドライバを示すブロック図である。
【図３４】本発明の第６実施例により前記図３３の波形成形ユニットを示す回路図である。
【図３５】本発明の第６実施例に係る前記図３４の波形成形ユニットの動作を説明するためのタイミング図である。
【図３６ａ】本発明の第６実施例に係る有機電界発光装置の順次走査動作を説明するためのタイミング図である。
【図３６ｂ】本発明の第６実施例に係る有機電界発光装置の順次走査動作を説明するためのタイミング図である。
【図３７】本発明の第６実施例に係る有機電界発光装置の飛び越し走査動作を説明するためのタイミング図である。
【符号の説明】
【０５４６】
１００、３００、４００、６００、１１００、１２００    奇数走査信号発生部、
１２０、３２０、４２０、６２０、１１５０、１２５０    偶数走査信号発生部、
２００、５００    フリップフロップ、
２２０、５２０    走査信号発生部、
１１１０    奇数フリップフロップ、
１１１３    奇数走査信号形成部、
１１６０    偶数フリップフロップ、
１１６３    偶数走査信号形成部、
１３００    奇数信号発生部、
１３５０    偶数信号発生部、
１４００    走査／発光制御信号形成部、
１５００    画素アレイ部、
１６００    発光ドライバ、
１７００    プログラムドライバ、
１８００    データドライバ。
【図１】
2006154811.tif 000006
【図２】
2006154811.tif 000007
【図３ａ】
2006154811.tif 000008
【図３ｂ】
2006154811.tif 000009
【図４】
2006154811.tif 000010
【図５ａ】
2006154811.tif 000011
【図５ｂ】
2006154811.tif 000012
【図６】
2006154811.tif 000013
【図７】
2006154811.tif 000014
【図８ａ】
2006154811.tif 000015
【図８ｂ】
2006154811.tif 000016
【図９】
2006154811.tif 000017
【図１０ａ】
2006154811.tif 000018
【図１０ｂ】
2006154811.tif 000019
【図１１】
2006154811.tif 000020
【図１２】
2006154811.tif 000021
【図１３ａ】
2006154811.tif 000022
【図１３ｂ】
2006154811.tif 000023
【図１４】
2006154811.tif 000024
【図１５ａ】
2006154811.tif 000025
【図１５ｂ】
2006154811.tif 000026
【図１６】
2006154811.tif 000027
【図１７ａ】
2006154811.tif 000028
【図１７ｂ】
2006154811.tif 000029
【図１８】
2006154811.tif 000030
【図１９】
2006154811.tif 000031
【図２０ａ】
2006154811.tif 000032
【図２０ｂ】
2006154811.tif 000033
【図２１】
2006154811.tif 000034
【図２２ａ】
2006154811.tif 000035
【図２２ｂ】
2006154811.tif 000036
【図２３】
2006154811.tif 000037
【図２４ａ】
2006154811.tif 000038
【図２４ｂ】
2006154811.tif 000039
【図２５】
2006154811.tif 000040
【図２６ａ】
2006154811.tif 000041
【図２６ｂ】
2006154811.tif 000042
【図２７ａ】
2006154811.tif 000043
【図２７ｂ】
2006154811.tif 000044
【図２８】
2006154811.tif 000045
【図２９ａ】
2006154811.tif 000046
【図２９ｂ】
2006154811.tif 000047
【図３０】
2006154811.tif 000048
【図３１】
2006154811.tif 000049
【図３２ａ】
2006154811.tif 000050
【図３２ｂ】
2006154811.tif 000051
【図３３】
2006154811.tif 000052
【図３４】
2006154811.tif 000053
【図３５】
2006154811.tif 000054
【図３６ａ】
2006154811.tif 000055
【図３６ｂ】
2006154811.tif 000056
【図３７】
2006154811.tif 000057