(57)【要約】【課題】  所望の信頼性を有する半導体装置を設計する。【解決手段】  半導体装置１００は、第一の配線１１２上にビア１２４が形成された構成を有する。半導体装置１００の設計方法は、銅配線（配線金属膜１１０）中において、ボイド１５０が一の起点から成長すると仮定したときの、所定温度でＳＩＶ保証時間ｔopenに広がるボイド１５０の成長領域の想定値ｘopenを算出するステップと、想定値ｘopenと第一の配線１１２とビア１２４との接触領域のサイズとを比較することにより、ビア１２４の形状因子を規定するステップと、を含む。接触領域のサイズは、ｄ＋２ｈ（ｄはビア１２４の直径、ｈはビア１２４が第一の配線１１２内に埋め込まれる深さ）とすることができる。【選択図】    図１０
2006190869.tif 000002
【特許請求の範囲】
【請求項１】
銅配線上にビアが形成された構造を含む半導体装置の設計方法であって、
前記銅配線中において、ボイドが一の起点から成長すると仮定したときの、所定温度でＳＩＶ保証時間ｔopenに広がるボイドの成長領域の想定値ｘopenを算出するステップと、
前記想定値ｘopenと前記銅配線と前記ビアとの接触領域のサイズとを比較することにより、前記ビアの形状因子を規定するステップと、
を含むことを特徴とする半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記ビアの形状因子を規定するステップにおいて、前記接触領域のサイズが、前記想定値ｘopen以上となるように、前記ビアの形状因子を規定することを特徴とする半導体装置の設計方法。
【請求項３】
請求項１または２に記載の半導体装置の設計方法において、
前記想定値ｘopenを算出するステップにおいて、前記想定値ｘopenとして、前記所定温度で前記ＳＩＶ保証時間ｔopenにボイドが一方向に成長する長さを算出し、
前記ビアの形状因子を規定するステップにおいて、前記接触領域のサイズとして、当該接触領域の一端から他端に至る経路長を算出して、前記想定値ｘopenと前記経路長とを比較することにより、前記ビアの形状因子を規定することを特徴とする半導体装置の設計方法。
【請求項４】
請求項３に記載の半導体装置の設計方法において、
前記ビアの形状因子を規定するステップにおいて、前記形状因子は、前記経路長＝ｄ＋２ｈ（ｄは前記ビアの直径、ｈは前記ビアが前記銅配線内に埋め込まれる深さ）とすることにより規定されることを特徴とする半導体装置の設計方法。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置の設計方法において、
前記想定値ｘopenを算出するステップにおいて、前記想定値ｘopenは、処理時間ｔと、前記処理時間ｔの間に前記所定温度で広がるボイドの成長領域の想定値ｘと、前記銅配線中における前記ボイドの拡散のしやすさを示す配線パラメータＤと、を変数として含む式に、前記処理時間ｔとして前記ＳＩＶ保証時間ｔopenを代入することにより算出されることを特徴とする半導体装置の設計方法。
【請求項６】
請求項５に記載の半導体装置の設計方法において、
前記配線パラメータＤは、前記銅配線の引っ張り応力、前記銅配線表面の配向方位、前記銅配線の表面処理時間、およびこれらのうち二以上の組合せのいずれかに基づき算出されることを特徴とする半導体装置の設計方法。
【請求項７】
銅配線上にビアが形成された構造を含む半導体装置の信頼性評価方法であって、
前記ビアの形状因子に基づき、前記銅配線と前記ビアとの接触領域のサイズを算出するステップと、
前記銅配線中において、ボイドが一の起点から成長すると仮定したときの、所定温度で処理時間ｔに広がるボイドの成長領域の想定値ｘと前記接触領域のサイズとを比較することにより、ＳＩＶ保証時間ｔopenを算出するステップと、
を含むことを特徴とする半導体装置の信頼性評価方法。
【請求項８】
請求項７に記載の半導体装置の信頼性評価方法において、
前記ＳＩＶ保証時間ｔopenを算出するステップにおいて、前記想定値ｘが、前記接触領域のサイズ以上となる処理時間ｔを前記ＳＩＶ保証時間ｔopenとして算出することを特徴とする半導体装置の信頼性評価方法。
【請求項９】
請求項７または８に記載の半導体装置の信頼性評価方法において、
前記接触領域のサイズを算出するステップにおいて、前記接触領域のサイズとして、当該接触領域の一端から他端に至る経路長を算出し、
前記ＳＩＶ保証時間ｔopenを算出するステップにおいて、前記想定値ｘとして、前記所定温度で前記処理時間ｔにボイドが一方向に成長する長さを算出して、前記想定値ｘと前記経路長とを比較することにより、前記ＳＩＶ保証時間ｔopenを算出することを特徴とする半導体装置の信頼性評価方法。
【請求項１０】
請求項９に記載の半導体装置の信頼性評価方法において、
前記経路長を算出するステップにおいて、前記経路長＝ｄ＋２ｈ（ｄは前記ビアの直径、ｈは前記ビアが前記銅配線内に埋め込まれる深さ）とすることを特徴とする半導体装置の信頼性評価方法。
【請求項１１】
請求項７乃至１０いずれかに記載の半導体装置の信頼性評価方法において、
前記ＳＩＶ保証時間ｔopenを算出するステップにおいて、前記ＳＩＶ保証時間ｔopenは、前記処理時間ｔと、前記想定値ｘと、前記銅配線中における前記ボイドの拡散のしやすさを示す配線パラメータＤと、を変数として含む式に、前記想定値ｘとして前記接触領域のサイズを代入することにより算出されることを特徴とする半導体装置の信頼性評価方法。
【請求項１２】
請求項１１に記載の半導体装置の信頼性評価方法において、
前記配線パラメータＤは、前記銅配線の引っ張り応力、前記銅配線表面の配向方位、前記銅配線の表面処理時間、およびこれらのうち二以上の組合せのいずれかに基づき算出されることを特徴とする半導体装置の信頼性評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法および信頼性評価方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化への要請から、配線やビア等の材料として銅が広く用いられるようになってきた。銅は、従来用いられていたアルミニウムに比べて抵抗が低く、エレクトロマイグレーション耐性にも優れるという特徴を有している。
【０００３】
しかし、このような銅配線において、ストレスマイグレーションの発生が問題となりつつある。図１７は、ダマシン法により形成した銅多層配線の断面模式図である。銅多層配線は、下層配線１２の上部にビア２４を介して上層配線３０が接続した構成となっている。このような銅多層配線において、銅のストレスマイグレーションにより、下層配線１２とビア２４との界面において、ボイド１０が発生してしまうことがあり、配線間の接続不良が引き起こされる。これにより、半導体装置の歩留が低下したり、長期間の使用により半導体装置が不安定になるという課題が生じる。
【０００４】
特許文献１には、導電層（バリアメタル層）およびその上に形成されたアルミニウム系合金層からなり、基体上に形成された下層配線と、基体および下層配線上に形成された層間絶縁層と、下層配線上方の層間絶縁膜に形成されるとともにアルミニウム系合金層を貫通し、導電層へと延びる開口部と、開口部内および層間絶縁層上に形成され、下層配線と電気的に接続された上層配線からなる半導体装置の配線構造が開示されている。当該文献によれば、開口部がアルミニウム系合金層を貫通し導電層へと延びており、この開口部内に下層配線と電気的に接続された上層配線が形成されているため、開口部底部の近傍に位置するアルミニウム系合金層にエレクトロマイグレーションやストレスマイグレーションによるボイドが発生したとしても、上層配線は導電層において下層配線と確実に電気的に接続されており、高い信頼性を有する配線構造が得られるとされている。
【特許文献１】特開平７−２３５５９６号公報
【非特許文献１】Mads R. Sorensen著，Physical Review B，ボリューム６２、ナンバー６，２０００年８月，３６５８頁
【非特許文献２】Chang-Hee Lee著，Jpn. J. Appl.  Phys.，ボリューム４２、パート１、ナンバー，２００３年７月，４４８６頁
【非特許文献３】鈴木貴志著，「めっきＣｕ中の欠陥の陽電子消滅評価」、ＬＳＩ配線における原子輸送・応力問題、第１０回研究会予稿集，応用物理学会薄膜・表面物理分科会，２００４年７月１５−１６日，２２−２３頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載されたように、ビアが下層配線を貫通して下層配線底部のバリアメタル膜と接する構成とした場合、ビアのバリアメタル膜と下層配線のバリアメタル膜とが接することになり、配線抵抗が高くなるという問題がある。とくに、ビアの側壁と下層配線との間にボイドが発生した場合、バリアメタル膜間の電気的接続では高抵抗になってしまう。そのような状態となると、配線材料として銅を用いても、低抵抗化を保つことができなくなる。
【課題を解決するための手段】
【０００６】
本発明によれば、銅配線上にビアが形成された構造を含む半導体装置の設計方法であって、前記銅配線中において、ボイドが一の起点から成長すると仮定したときの、所定温度でＳＩＶ保証時間ｔopenに広がるボイドの成長領域の想定値ｘopenを算出するステップと、前記想定値ｘopenと前記銅配線と前記ビアとの接触領域のサイズとを比較することにより、前記ビアの形状因子を規定するステップと、を含むことを特徴とする半導体装置の設計方法が提供される。
【０００７】
本発明者は、銅配線中において、ボイドが一の起点から成長し、ボイドの成長領域が銅配線とビアとの接触領域全体に広がったときに、銅配線とビアとの接続不良が生じると仮定した。ボイドの成長領域は、時間とともに増大する。一方、銅配線とビアとの接触領域は、ビアの形状因子により決定される。本発明によれば、所望のＳＩＶ（Stress Induced Voiding）保証時間ｔopenに広がるボイドの成長領域の想定値ｘopenを考慮して、ビアの形状因子を規定しているために、ＳＩＶ保証時間ｔopen内に銅配線とビアとの接続不良が生じるのを防ぐことができる。これにより、所望の信頼性を有する半導体装置を設計することができる。
【０００８】
たとえば、ビアの形状因子を規定するステップにおいて、接触領域のサイズが、想定値ｘopen以上となるように、ビアの形状因子を規定することができる。これにより、ＳＩＶ保証時間ｔopen内に銅配線とビアとの接続不良が生じるのを防ぐことができる。
【０００９】
また、たとえば、ビアの形状因子を規定するステップにおいて、接触領域のサイズまたは想定値ｘopenを補正し、補正後において、接触領域のサイズが、想定値ｘopen以上となるように、ビアの形状因子を規定することもできる。
【００１０】
本発明によれば、銅配線上にビアが形成された構造を含む半導体装置の信頼性評価方法であって、前記ビアの形状因子に基づき、前記銅配線と前記ビアとの接触領域のサイズを算出するステップと、前記銅配線中において、ボイドが一の起点から成長すると仮定したときの、所定温度で処理時間ｔに広がるボイドの成長領域の想定値ｘと前記接触領域のサイズとを比較することにより、ＳＩＶ保証時間ｔopenを算出するステップと、を含むことを特徴とする半導体装置の信頼性評価方法が提供される。
【００１１】
本発明によれば、ビアの形状因子に基づき算出される銅配線とビアとの接触領域のサイズと、ボイドの成長領域の想定値ｘとを比較することにより、ＳＩＶ保証時間ｔopenを算出することができる。これにより、時間のかかるＳＩＶ試験を行うことなく、ＳＩＶ保証時間ｔopenを精度よく算出することができる。これにより、半導体装置の信頼性を簡易に精度よく行うことができる。
【００１２】
たとえば、ＳＩＶ保証時間ｔopenを算出するステップにおいて、想定値ｘが、接触領域のサイズ以上となる処理時間ｔをＳＩＶ保証時間ｔopenとして算出することができる。
【００１３】
また、たとえば、ＳＩＶ保証時間ｔopenを算出するステップにおいて、想定値ｘまたは接触領域のサイズを補正し、補正後において、想定値ｘが、接触領域のサイズ以上となる処理時間ｔをＳＩＶ保証時間ｔopenとして算出することもできる。
【発明の効果】
【００１４】
本発明によれば、所望の信頼性を有する半導体装置を設計することができる。また、本発明によれば、時間のかかる試験を行うことなく、半導体装置の信頼性を精度よく評価することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
本発明者は、半導体装置１００の製造工程においてビア１２４側壁またはビア１２４下部に形成されたボイド１５０が、ビア１２４と第一の配線１１２との界面を拡散して成長すると仮定したモデルを考えた。図１および図２は、このようなモデルを示す図である。
【００１７】
半導体装置１００は、バリアメタル膜１０８および配線金属膜１１０により構成される第一の配線１１２と、バリアメタル膜１２０およびビア金属膜１２２により構成されるとともに第一の配線１１２上に形成されたビア１２４とを含む。ここで、配線金属膜１１０は、銅により構成される。
【００１８】
図１は、ビア１２４側壁にボイド１５０が形成された状態を示す。ここで、ｘは所定温度で一の起点から成長するボイド１５０の長さの想定値である。ｄはビア１２４の直径、ｈはビア１２４が第一の配線１１２に埋め込まれる埋め込み深さ（またはビアホールの掘り込み深さ）である。
【００１９】
図２は、図１に示したボイド１５０が図中矢印の方向に拡散して、ビア１２４と第一の配線１１２との界面全体に形成された状態を示す。図２に示すように、ボイド１５０がビア１２４と第一の配線１１２との界面全体に広がると、ビア１２４と第一の配線１１２との間の接続不良が生じる。つまり、ｘが第一の配線１１２とビア１２４との接触領域の一端から他端に至る経路長Ｌ以上となると、ビア１２４と第一の配線１１２との間の接続不良が生じる。ｘが経路長Ｌより短い間は、ビア１２４と第一の配線１１２との間の電気的接続が保たれる。そのため、所定温度、所定時間のＳＩＶ試験により広がるボイド１５０の長さｘが、経路長Ｌ以上となるように半導体装置１００を設計することにより、ＳＩＶ信頼性を向上させることができる。ここで、経路長Ｌは、第一の配線１１２とビア１２４との接触領域の最長距離とすることができる。本実施の形態において、経路長Ｌ＝ｄ＋２ｈとすることができる。なお、本実施の形態の半導体装置１００において、ビア１２４が第一の配線１１２に埋め込まれていない構成（ｈ＝ゼロ）とすることもできる。
【００２０】
次に、所定温度、所定時間のＳＩＶ試験により広がるボイド１５０の長さｘの想定値の算出方法を説明する。フィックの第２法則を用いて、ボイド１５０の拡散距離をｘ、拡散係数をＤ、試験時間をｔとすると、Ｃｕの濃度Ｃ（ｘ，ｔ）は、ガウスの誤差関数ｅｒｆを用いて以下の式で表される。Ｃｏは、配線金属膜１１０におけるＣｕ（銅）の濃度である。
【００２１】
【数１】
2006190869.tif 000003
【００２２】
ＳＩＶ試験時の拡散係数ＤＳＩＶは以下の式により求めることができる。Ｄｓｔｒｅｓｓ（以下Ｄｓｔ）は、第一の配線１１２に存在する引っ張り応力（以下ストレスという）に応じて変化する拡散係数、Ｄｇｒａｉｎｂｏｕｎｄａｒｙ（以下Ｄｇｂ）は、第一の配線１１２表面の配向方位に応じて変化する拡散係数、Ｄｉｎｔｅｒｆａｃｅ（以下Ｄｉｎ）は、第一の配線１１２表面に施す表面処理に応じて変化する拡散係数である。また、その他の拡散係数、たとえばＣｕが粒内に拡散することにより変化する拡散係数は、Ｄｇｒの１／１００００程度となる（非特許文献１）ため、ここでは考慮していない。
【００２３】
【数２】
2006190869.tif 000004
【００２４】
この式を、ガウス関数で表すと、以下のようになる。Ａは前指数項（Preexponential factor）、ａは比例定数、Ｔは試験時の温度、Ｔｐｅａｋはピークとなる温度である。
【００２５】
【数３】
2006190869.tif 000005
【００２６】
【数４】
2006190869.tif 000006
【００２７】
Ｄ＝ＤＳＩＶとして式４を式１に代入すると、以下のようになる。
【００２８】
【数５】
2006190869.tif 000007
【００２９】
次に、各係数を算出した。ここでは、ビア１２４の径ｄ＝２００ｎｍ、ビア１２４の埋め込み深さｈ＝６０ｎｍ、第一の配線１１２の幅が１０μｍ、配線高さが２５０ｎｍの構造をもつ１万個のビアチェーンを用いてＳＩＶ試験を行った。試験温度は、１００℃、１２５℃、１４０℃、１５０℃、１６０℃、１７５℃、２００℃とした。
【００３０】
図３に、配線へのストレスＳ、第一の配線１１２に施す表面処理時間ｔｓ（ここで、表面処理はシラン照射）、および第一の配線１１２のＣｕの＜１１１＞配向の面積を＜１００＞配向の面積で割った面積比σをそれぞれ変化させた場合の条件を示す。
【００３１】
（ｉ）ストレスＳが大（５５０ＭＰａ）、中（３１５ＭＰａ）、小（１１５ＭＰａ）（いずれも表面処理時間ｔｓ＝３０秒、面積比σ＝３）（図３（ａ））；
（ｉｉ）面積比σが３、８、１３（いずれもストレスＳ＝３１５ＭＰａ、表面処理時間ｔｓ＝３０秒）（図３（ｂ））；
（ｉｉｉ）表面処理時間ｔｓが０秒、３０秒、６０秒（いずれもストレスＳ＝３１５ＭＰａ、面積比σ＝３）（図３（ｃ））；
となる試料を準備した。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点の時間ｔｏｐｅｎでボイド１５０がｄ＋２ｈ（ここでは３２０ｎｍ）の距離を拡散してオープン不良をもたらしたと判定した。以下に、各値の算出方法を説明する。
【００３２】
ストレスはＸＲＤ（X-Ray Diffractometry）を用いて、式６に基づき算出した（非特許文献２）。ここで、Ｅはヤング率、ｖはポワソン比、ψは試料表面に対する傾斜角、ｄｉは、試料表面に対して傾斜角ψだけ傾斜した面の間隔、ｄｎは、試料表面に水平な面の間隔を示す。
【００３３】
【数６】
2006190869.tif 000008
【００３４】
Ｃｕの配向性はＥＢＳＰ（Electron Backscatter Diffraction Patterns）を用いて求めた。
【００３５】
ところで、約７００個のＣｕ原子中、空格子点が１個存在するとの報告がある（非特許文献３）。この場合、Ｃｕの濃度Ｃｏのうち（１−１／７００）＝０．９９８６Ｃｏがボイドになるまでの時間がｔｏｐｅｎである。つまり、ｔｏｐｅｎではＣｏ＝０．９９８６Ｃｏとなる。そのため、式１は以下のようになる。
【００３６】
【数７】
2006190869.tif 000009
【００３７】
式７に、ｔｏｐｅｎ、およびｘｏｐｅｎ＝ｄ＋２ｈの値を代入して各試験温度でのＤＳＩＶを算出した。その結果を図４から図６に示す。つづいて、ＤＳＩＶ−Ｔ曲線および式３に基づき、ａ＝０．００１、Ｔｐｅａｋ＝１５０℃、およびＡＳＩＶを得た。ｔｏｐｅｎおよびＡＳＩＶの値を図３に示す。
【００３８】
ＡＳＩＶと配線パラメータ（ストレスＳ、表面処理時間ｔｓ、面積比σ）との関係を図７から図９に示す。ここで、ＡＳＩＶは、ストレスＳ、表面処理時間ｔｓ、面積比σすべてに基づき得られた値であるので、たとえば図７において、ストレス０の状態ではストレスに関するＡＳＩＶもゼロであると仮定し、原点を通る直線で近似し、ＡＳＩＶ＿ｓｔを求めた。同様にして、図９に基づきＡＳＩＶ＿ｇｂを求めた。また、ＡＳＩＶ＿ｉｎは、図８に基づき、ＡＳＩＶからＡＳＩＶ＿ｓｔとＡＳＩＶ＿ｇｂを引き、残りの値がＡＳＩＶ＿ｉｎのｙ切片（表面処理時間ｔｓ＝０秒のとき）となるようにして求めた。
【００３９】
【数８】
2006190869.tif 000010
【００４０】
【数９】
2006190869.tif 000011
【００４１】
【数１０】
2006190869.tif 000012
【００４２】
式５に式８から式１０を代入すると、以下のようになる。
【００４３】
【数１１】
2006190869.tif 000013
【００４４】
【数１２】
2006190869.tif 000014
【００４５】
温度Ｔにおける保証すべきＳＩＶ試験時間ｔｏｐｅｎに必要な掘り込み深さｈおよびビア径ｄは、式１１または式１２に、配線パラメータ（ストレスＳ、表面処理時間ｔｓ、面積比σ）を代入することにより、算出することができる。
【００４６】
また、ビア１２４の埋め込み深さｈやビア径ｄが規格で決まっている場合、温度ＴにおけるＳＩＶ保証期間ｔｏｐｅｎを算出することができる。
【００４７】
（第一の実施の形態）
図１０は、本実施の形態における、半導体装置１００の設計手順を示すフローチャートである。
【００４８】
まず、式１１および式１２に示した関係式を取得する（Ｓ１００）。つづいて、目的とするＳＩＶ保証時間ｔｏｐｅｎを取得する（Ｓ１０２）。次いで、ステップＳ１０２で取得したｔｏｐｅｎを関係式に代入し、想定値ｘｏｐｅｎを取得する（Ｓ１０４）。ここで、ストレスＳやＣｕ＜１１１＞／＜１００＞面積比σの値は、半導体装置の製造条件を適宜制御することにより制御することができる。半導体装置の製造条件により、配線パラメータが決定される。配線パラメータを式１１または式１２に代入することにより、想定値ｘｏｐｅｎが得られる。つづいて、想定値ｘｏｐｅｎに基づき、ビアの形状因子を規定する（Ｓ１０６）。たとえば、ｄ＋２ｈ≧想定値ｘｏｐｅｎとなるようにビアの形状因子を規定する。その後、ステップＳ１０６で設計したビアの形状因子を満たすようにして半導体装置を製造する（Ｓ１０８）。
【００４９】
図１１から図１３は、半導体装置の製造手順を示す工程断面図である。ここでは、半導体装置の配線をシングルダマシン法により形成する例を説明する。
【００５０】
まず、シリコン基板（不図示）上の絶縁膜１０２の上に、エッチングストッパ膜１０４および絶縁膜１０６を成膜し、その上に、所定形状にパターニングされたレジスト膜（不図示）を設け、エッチングストッパ膜１０４および絶縁膜１０６を段階的にエッチングすることにより配線溝を形成する（図１１（ａ））。
【００５１】
次いで、スパッタリング法により、基板全面にバリアメタル膜１０８を形成する（図１１（ｂ））。
【００５２】
その後、バリアメタル膜１０８上に配線金属膜１１０を形成する（図１１（ｃ））。本実施の形態において、配線金属膜１１０は、銅により構成することができる。配線金属膜１１０は、たとえば電解めっき法により形成することができる。配線金属膜１１０の形成条件を適宜制御することにより、Ｃｕ＜１１１＞／＜１００＞面積比σを制御することができる。このように、配線金属膜１１０をめっき法により形成した場合に、配線金属膜１１０表面にバウンダリーが存在することになり、ストレスマイグレーションが生じやすくなる。そのため、このような場合に、ＳＩＶ保証時間を考慮して半導体装置を設計する必要性が高い。
【００５３】
つづいて、配線金属膜１１０を形成した基板について、アルゴンまたは窒素等の不活性ガス雰囲気中で熱処理を行う。
【００５４】
次に、配線溝外部に形成された不要な配線金属膜１１０およびバリアメタル膜１０８を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）により除去し、配線溝内部にのみバリアメタル膜１０８および配線金属膜１１０を残すようにして第一の配線１１２を形成する。（図１１（ｄ））。
【００５５】
つづいて、第一の配線１１２の表面処理を行う。表面処理は、たとえばシラン照射やアンモニア照射等とすることができる。これにより、第一の配線１１２の配線金属膜１１０のグレインのバウンダリーの数を低減することができ、ストレスマイグレーション耐性を向上することができる。
【００５６】
その後、第一の配線１１２上に、エッチングストッパ膜１１４および絶縁膜１１６を成膜する（図１２（ａ））。
【００５７】
つづいて、ビアが図１０のステップＳ１０６で設計した形状因子を満たすように、ビアホールを形成する。まず、リソグラフィ法を用いて、開口直径を所定の幅ｄとして絶縁膜１１６をエッチングストッパ膜１１４が露出するまでエッチングし、その後、エッチングガスをかえてエッチングストッパ膜１１４をエッチングして第一の配線１１２の上面を露出させ、さらに第一の配線１１２を所定の深さｈだけ掘り下げる。これにより、図１２（ｂ）に示すように、ビアホール１１８が形成される。
【００５８】
その後、ビアホール１１８内部を埋め込むように、バリアメタル膜１２０を形成する（図１２（ｃ））。続いて、バリアメタル膜１２０上に第一の配線１１２と同様に、電解めっき法によりビア金属膜１２２を形成する（図１２（ｄ））。その後、ＣＭＰによる平坦化を行い、ビア１２４を形成する（図１２（ｅ））。
【００５９】
つづいて、ビア１２４上部にエッチングストッパ膜１３２、絶縁膜１３４を成膜後、ドライエッチングにより配線溝（不図示）を形成し、その内部を埋め込むように、バリアメタル膜１２６および配線金属膜１２８をこの順で形成する。配線金属膜１２８は、第一の配線１１２の配線金属膜１１０と同様に成膜する。その後、ＣＭＰによる平坦化を行い、第二の配線１３０を形成する。以上のようにして、図１３に示す配線構造が形成される。この後、上述した工程を繰り返すことにより、３層以上の多層配線構造の半導体装置を形成することができる。
【００６０】
以上の構成において、絶縁膜１０６および絶縁膜１３４は、ＭＳＱ（Methyl Silsesquioxane）や芳香族含有有機材料等の低誘電率膜により構成することができる。ここで、低誘電率膜は、比誘電率が３．３以下の材料により構成することができる。絶縁膜１０２や絶縁膜１１６は、シリコン酸化膜により構成することもできるが、絶縁膜１０６や絶縁膜１３４と同様、低誘電率膜により構成することもできる。エッチングストッパ膜１０４、エッチングストッパ膜１１４、およびエッチングストッパ膜１３２は、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ等により構成することができる。バリアメタル膜１０８、バリアメタル膜１２０、およびバリアメタル膜１２６は、たとえばＴａおよびＴａＮが積層したタンタル系バリアメタルとすることができる。
【００６１】
たとえば、図１３に示した配線構造において、以下のような構成とした場合のビア１２４の形状因子を規定する。配線金属膜１１０、ビア金属膜１２２、および配線金属膜１２８は、銅により構成する。第一の配線１１２および第二の配線１３０のサイズは、それぞれ幅１０μｍ、長さ２０μｍ、高さ０．２５μｍとする。バリアメタル膜１０８、バリアメタル膜１２０、およびバリアメタル膜１２６は、ＴａおよびＴａＮが積層したタンタル系バリアメタルとする。ビア１２４のビア径ｄ＝８０ｎｍ、埋め込み深さｈ＝２５ｎｍとする。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、低誘電率膜であるＭＳＱにより構成する。エッチングストッパ膜１０４、エッチングストッパ膜１１４、およびエッチングストッパ膜１３２は、ＳｉＮ膜により構成する。また、第一の配線１１２の表面処理時間ｔｓを９０秒とする。第一の配線１１２のＣｕ＜１１１＞／＜１００＞面積比σが０．００１、ストレスＳが１ＭＰａとなるようにする。
【００６２】
この条件において、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎ＝１０年として、関係式からｘｏｐｅｎの値を求めると、ｘｏｐｅｎ＝１２５ｎｍとなる。ｘｏｐｅｎ＝ｄ＋２ｈおよびｄ＝８０ｎｍから、ｈ＝２２．５ｎｍと算出される。
【００６３】
後述する実施例で示すように、式１１または式１２を用いて設計した半導体装置１００のＳＩＶ保証期間ｔｏｐｅｎは、実験結果とほぼ一致する。つまり、関係式を用いてビア１２４の形状因子を規定することにより、所望のＳＩＶ保証期間ｔｏｐｅｎとなる半導体装置を得ることができる。
【００６４】
図１４は、半導体装置の配線をデュアルダマシン法により形成した構成を示す断面図である。
半導体装置１００は、シリコン基板（不図示）上に形成された絶縁膜１０２と、その上に形成されたエッチングストッパ膜１０４と、その上に形成された絶縁膜１０６と、その上に形成されたエッチングストッパ膜１１４と、その上に形成された絶縁膜１３６とを有する。絶縁膜１０６には第一の配線１１２が形成されている。また、第一の配線１１２上には、ビア１２４および第二の配線１３０が形成されている。
【００６５】
このように、配線構造をデュアルダマシン法で形成した場合にも、上述したシングルダマシン法で形成した場合と同様、本発明を適用することができる。
【００６６】
（第二の実施の形態）
図１５は、本実施の形態における、ＳＩＶ保証時間ｔｏｐｅｎの算出手順を示すフローチャートである。
まず、式１１および式１２に示した関係式を取得する（Ｓ２００）。つづいて、製造する半導体装置のビア形状の特性に基づき、想定値ｘｏｐｅｎを算出する（Ｓ２０２）。ここで、たとえば、想定値ｘｏｐｅｎ≦ｄ＋２ｈとなるように想定値ｘｏｐｅｎを算出する。次いで、関係式に想定値ｘｏｐｅｎおよび配線パラメータを代入し、ＳＩＶ保証時間ｔｏｐｅｎを算出する（Ｓ２０４）。ここで、ストレスＳやＣｕ＜１１１＞／＜１００＞面積比σの値は、半導体装置の製造条件を適宜制御することにより制御することができる。半導体装置の製造条件により、配線パラメータが決定される。
【００６７】
たとえば、図１３に示した配線構造において、以下のような構成とした場合のＳＩＶ保証時間ｔｏｐｅｎを算出する。配線金属膜１１０、ビア金属膜１２２、および配線金属膜１２８は、銅により構成する。第一の配線１１２および第二の配線１３０のサイズは、それぞれ幅１０μｍ、長さ２０μｍ、高さ０．２５μｍとする。バリアメタル膜１０８、バリアメタル膜１２０、およびバリアメタル膜１２６は、ＴａおよびＴａＮが積層したタンタル系バリアメタルとする。ビア１２４のビア径ｄ＝１５０ｎｍ、埋め込み深さｈ＝２５ｎｍとする。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、低誘電率膜であるＭＳＱにより構成する。エッチングストッパ膜１０４、エッチングストッパ膜１１４、およびエッチングストッパ膜１３２は、ＳｉＮ膜により構成する。また、第一の配線１１２の表面処理時間ｔｓを９０秒とする。第一の配線１１２のＣｕ＜１１１＞／＜１００＞面積比σが０．００１、ストレスＳが１ＭＰａとなるようにする。
【００６８】
ここで、ｘ＝ｄ＋２ｈ＝２００ｎｍとなる。この値を、関係式に代入すると、１５０℃の温度雰囲気中でのＳＩＶ保証期間ｔｏｐｅｎ＝２３年と算出される。
【００６９】
後述する実施例で示すように、実施の形態で説明した関係式を用いて算出したＳＩＶ保証期間ｔｏｐｅｎは、実験結果とほぼ一致する。つまり、実際にＳＩＶ試験を行わなくても、関係式を用いて条件を代入することにより、確度の高いＳＩＶ保証期間ｔｏｐｅｎを算出することができる。これにより、半導体装置の信頼性評価を精度よく行うことができる。
【００７０】
（第三の実施の形態）
本実施の形態において、第一の実施の形態で説明したビアの形状因子の算出処理、および第二の実施の形態で説明したＳＩＶ保証時間ｔｏｐｅｎの算出処理を行うシステムの構成を説明する。
【００７１】
図１６は、設計／評価装置２００の構成を示すブロック図である。
設計／評価装置２００は、入力受付部２０２、補正処理部２０４、算出処理部２０６、関係式記憶部２１２、および出力処理部２１４を含む。算出処理部２０６は、形状因子算出部２０８およびＳＩＶ保証時間算出部２１０を含む。
【００７２】
関係式記憶部２１２は、式１１および式１２に示した関係式や製造条件に対する配線パラメータ値等を記憶する。入力受付部２０２は、ユーザからの指示を受け付ける。
【００７３】
以下、設計／評価装置２００でビアの形状因子の算出を行う場合の機能を説明する。
入力受付部２０２は、目的とするＳＩＶ保証時間ｔｏｐｅｎの入力を受け付ける。また、入力受付部２０２は、製造条件の入力も受け付ける。補正処理部２０４は、入力受付部２０２が受け付けた製造条件に基づき、関係式記憶部２１２から配線パラメータを読み出し、算出処理部２０６の形状因子算出部２０８に入力する。形状因子算出部２０８は、関係式記憶部２１２から該当する関係式を読み出し、入力受付部２０２が受け付けたＳＩＶ保証時間ｔｏｐｅｎ、補正処理部２０４が読み出した配線パラメータを関係式に代入して形状因子を算出する。ここで、形状因子とは、想定値ｘｏｐｅｎである。出力処理部２１４は、形状因子算出部２０８が算出した形状因子を外部のモニタ等に出力する。
【００７４】
次に、設計／評価装置２００がＳＩＶ保証時間ｔｏｐｅｎを算出する場合の機能を説明する。
入力受付部２０２は、製造する半導体装置のビア形状の特性の入力を受け付ける。ここで、形状因子とは、想定値ｘｏｐｅｎである。また、入力受付部２０２は、製造条件の入力も受け付ける。補正処理部２０４は、入力受付部２０２が受け付けた製造条件に基づき、関係式記憶部２１２から配線パラメータを読み出し、算出処理部２０６のＳＩＶ保証時間算出部２１０に入力する。ＳＩＶ保証時間算出部２１０は、関係式記憶部２１２から該当する関係式を読み出し、入力受付部２０２が受け付けた想定値ｘｏｐｅｎ、補正処理部２０４が読み出した配線パラメータを関係式に代入してＳＩＶ保証時間ｔｏｐｅｎを算出する。出力処理部２１４は、ＳＩＶ保証時間算出部２１０が算出したＳＩＶ保証時間ｔｏｐｅｎを外部のモニタ等に出力する。
【実施例１】
【００７５】
例１から例７では、第一の実施の形態で説明したように、関係式に目的のＳＩＶ保証時間ｔｏｐｅｎを代入してビアの形状因子の算出を行い、設計に基づき半導体装置を製造した。その後、製造した半導体装置のＳＩＶ試験を行い、実際のＳＩＶ保証時間を測定した。
【００７６】
（例１）
ここでは、ビア径ｄを固定して、掘り込み深さｈを算出する例を示す。
図１３に示した配線構造を形成した。配線金属膜１１０、ビア金属膜１２２、および配線金属膜１２８は、銅により構成した。バリアメタル膜１０８、バリアメタル膜１２０、およびバリアメタル膜１２６は、ＴａおよびＴａＮが積層したタンタル系バリアメタルとした。第一の配線１１２および第二の配線１３０のサイズは、それぞれ幅１０μｍ、長さ２０μｍ、高さ０．２５μｍとした。ビア１２４のビア径ｄ＝２００ｎｍとした。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、ＦＳＧ（Fluorinated Silica Glass）膜により構成した。エッチングストッパ膜１０４、エッチングストッパ膜１１４、およびエッチングストッパ膜１３２は、ＳｉＮ膜により構成した。また、第一の配線１１２の表面処理時間ｔｓを９０秒とした。また、第一の配線１１２のＣｕ＜１１１＞／＜１００＞面積比σが０．０１、ストレスＳが３１５ＭＰａとなるようにした。
【００７７】
このような条件下で形成した配線構造の、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎを１０００時間として、式１１または式１２を用いてｘｏｐｅｎを算出した。ここで、ＡＳＩＶ＿ｉｎおよびＡＳＩＶ＿ｇｂの項は、ＡＳＩＶ＿ｓｔの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｓｔのみを用いて、ｘｏｐｅｎを算出した。その結果、ｘｏｐｅｎ＝２４０ｎｍとなった。ｘｏｐｅｎ＝ｄ＋２ｈから、ｄ＝２００ｎｍなので、ｈ＝２０ｎｍ以上とすることにより、上記ＳＩＶ試験時間ｔｏｐｅｎを満たすことができる。
【００７８】
そこで、ビアホール１１８の掘り込み深さｈ＝２０ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は１０１０時間経過後に見られ、想定したＳＩＶ保証時間１０００時間とほぼ同等であることが明らかとなった。
【００７９】
（例２）
図１３に示した配線構造を形成した。ビア１２４のビア径ｄ＝１３０ｎｍとした。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、低誘電率膜であるＭＳＱにより構成した。また、第一の配線１１２表面処理時間ｔｓを３０秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが０．０１、ストレスＳが１ＭＰａとなるようにした。これ以外は、例１と同様にした。
【００８０】
このような条件下で、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎを５００時間として、関係式を用いてｘｏｐｅｎの値を算出した。ここで、ＡＳＩＶ＿ｓｔ、ＡＳＩＶ＿ｇｂの項は、ＡＳＩＶ＿ｉｎの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｉｎのみを用いて、ｘｏｐｅｎの値を算出した。その結果、ｘｏｐｅｎ＝２００ｎｍとなった。ｄ＝１３０ｎｍなので、ｈ＝３５ｎｍ以上とすることにより、上記ＳＩＶ保証時間を満たすことができる。
【００８１】
そこで、ビアホール１１８の掘り込み深さｈ＝３５ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は５４０時間経過後に見られ、想定したＳＩＶ保証時間５００時間とほぼ同等で、想定したＳＩＶ保証時間５００時間よりも良好な結果が得られた。
【００８２】
（例３）
図１３に示した配線構造を形成した。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、低誘電率膜であるＭＳＱにより構成した。Ｃｕ＜１１１＞／＜１００＞面積比σが１０、ストレスＳが１ＭＰａとなるようにした。これ以外は、例１と同様にした。
【００８３】
このような条件下で、１７５℃におけるＳＩＶ保証時間ｔｏｐｅｎを１０００時間として、関係式を用いてｘｏｐｅｎの値を算出した。ここで、ＡＳＩＶ＿ｓｔ、ＡＳＩＶ＿ｉｎの項は、ＡＳＩＶ＿ｇｂの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｇｂのみを用いて、ｘｏｐｅｎの値を算出した。その結果、ｘｏｐｅｎ＝３１０ｎｍとなった。ｄ＝２００ｎｍなので、ｈ＝５５ｎｍ以上とすることにより、上記ＳＩＶ保証時間を満たすことができる。
【００８４】
そこで、ビアホール１１８の掘り込み深さｈ＝５５ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１７５℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は１１３０時間経過後に見られ、想定したＳＩＶ保証時間１０００時間とほぼ同等で、想定したＳＩＶ保証時間１０００時間よりも良好な結果が得られた。
【００８５】
（例４）
図１３に示した配線構造を形成した。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、ＢＳＧ（borosilicate glass）膜により構成した。また、第一の配線１１２表面処理時間ｔｓを３０秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが０．０１、ストレスＳが２５０ＭＰａとなるようにした。これ以外は、例１と同様にした。
【００８６】
このような条件下で、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎを１０００時間として、関係式を用いてｘｏｐｅｎの値を算出した。ここで、ＡＳＩＶ＿ｇｂの項は、ＡＳＩＶ＿ｓｔ、ＡＳＩＶ＿ｉｎの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｓｔおよびＡＳＩＶ＿ｉｎの項を用いてｘｏｐｅｎの値を算出した。その結果、ｘｏｐｅｎ＝３６０ｎｍとなった。ｄ＝２００ｎｍなので、ｈ＝８０ｎｍ以上とすることにより、上記ＳＩＶ保証時間を満たすことができる。
【００８７】
そこで、ビアホール１１８の掘り込み深さｈ＝８０ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は１０４０時間経過後に見られ、想定したＳＩＶ保証時間１０００時間とほぼ同等であることが明らかとなった。
【００８８】
（例５）
図１３に示した配線構造を形成した。ビア１２４のビア径ｄ＝２２０ｎｍとした。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、低誘電率膜であるＭＳＱにより構成した。また、第一の配線１１２表面処理時間ｔｓを４５秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが７、ストレスＳが１ＭＰａとなるようにした。これ以外は、例１と同様にした。
【００８９】
このような条件下で、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎを５００時間として、関係式を用いてｘｏｐｅｎの値を算出した。ここで、ＡＳＩＶ＿ｓｔの項は、ＡＳＩＶ＿ｇｂ、ＡＳＩＶ＿ｉｎの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｇｂおよびＡＳＩＶ＿ｉｎの項を用いて、ｘｏｐｅｎの値を算出した。その結果、ｘｏｐｅｎ＝３２０ｎｍとなった。ｄ＝２２０ｎｍなので、ｈ＝５０ｎｍ以上とすることにより、上記ＳＩＶ保証時間を満たすことができる。
【００９０】
そこで、ビアホール１１８の掘り込み深さｈ＝５０ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は５７０時間経過後に見られ、想定したＳＩＶ保証時間５００時間とほぼ同等で、想定したＳＩＶ保証時間５００時間よりも良好な結果が得られた。
【００９１】
（例６）
図１３に示した配線構造を形成した。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、ＢＳＧ膜により構成した。Ｃｕ＜１１１＞／＜１００＞面積比σが１５、ストレスＳが５１０ＭＰａとなるようにした。これ以外は、例１と同様にした。
【００９２】
このような条件下で、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎを３００時間として、関係式を用いてｘｏｐｅｎの値を算出した。ここで、ＡＳＩＶ＿ｉｎの項は、ＡＳＩＶ＿ｇｂ、ＡＳＩＶ＿ｓｔの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｇｂおよびＡＳＩＶ＿ｓｔの項を用いてｘｏｐｅｎの値を算出した。その結果、ｘｏｐｅｎ＝３２０ｎｍとなった。ｄ＝２００ｎｍなので、ｈ＝６０ｎｍ以上とすることにより、上記ＳＩＶ保証時間を満たすことができる。
【００９３】
そこで、ビアホール１１８の掘り込み深さｈ＝６０ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は３１０時間経過後に見られ、想定したＳＩＶ保証時間３００時間とほぼ同等であることが明らかとなった。
【００９４】
（例７）
図１３に示した配線構造を形成した。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、ＢＳＧ膜により構成した。また、第一の配線１１２表面処理時間ｔｓを１５秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが１５、ストレスＳが５１０ＭＰａとなるようにした。これ以外は、例１と同様にした。
【００９５】
このような条件下で、１５０℃におけるＳＩＶ保証時間ｔｏｐｅｎを２５０時間として、関係式を用いてｘｏｐｅｎの値を算出した。その結果、ｘｏｐｅｎ＝３４０ｎｍとなった。ｄ＝２００ｎｍなので、ｈ＝７０ｎｍ以上とすることにより、上記ＳＩＶ保証時間を満たすことができる。
【００９６】
そこで、ビアホール１１８の掘り込み深さｈ＝７５ｎｍとして、配線構造を形成した。パッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は２８０時間経過後に見られ、想定したＳＩＶ保証時間２５０時間とほぼ同等であることが明らかとなった。
【００９７】
以上のように、実施の形態で説明した式１１または式１２の関係式を用いて設計した半導体装置１００のＳＩＶ保証期間ｔｏｐｅｎは、実験結果とほぼ一致する。つまり、関係式を用いてビア１２４の形状因子を規定することにより、所望のＳＩＶ保証期間ｔｏｐｅｎとなる半導体装置を得ることができる。
【００９８】
例８から例１６では、第二の実施の形態で説明したように、製造する半導体装置のビアの形状因子を代入してＳＩＶ保証時間ｔｏｐｅｎを算出した。その後、同じ条件で半導体装置を製造し、製造した半導体装置のＳＩＶ試験を行い、実際のＳＩＶ保証時間を測定した。
【００９９】
（例８）
図１３に示した配線構造を形成した。配線金属膜１１０、ビア金属膜１２２、および配線金属膜１２８は、銅により構成した。バリアメタル膜１０８、バリアメタル膜１２０、およびバリアメタル膜１２６は、ＴａおよびＴａＮが積層したタンタル系バリアメタルとした。第一の配線１１２および第二の配線１３０のサイズは、それぞれ幅１０μｍ、長さ２０μｍ、高さ０．２５μｍとした。ビア１２４のビア径ｄ＝２００ｎｍ、埋め込み深さｈ＝５０ｎｍとした。絶縁膜１０６、絶縁膜１１６、および絶縁膜１３４は、低誘電率膜であるＭＳＱにより構成した。エッチングストッパ膜１０４、エッチングストッパ膜１１４、およびエッチングストッパ膜１３２は、ＳｉＮ膜により構成した。また、第一の配線１１２の表面処理時間ｔｓを９０秒とした。第一の配線１１２のＣｕ＜１１１＞／＜１００＞面積比σが０．０１、ストレスＳが３１５ＭＰａとなるようにした。
【０１００】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。ＡＳＩＶ＿ｉｎ、ＡＳＩＶ＿ｇｂの項は、ＡＳＩＶ＿ｓｔの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｓｔのみを用いてＳＩＶ保証期間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝１５５０時間となった。
【０１０１】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は１５５０時間経過後に見られ、算出したＳＩＶ保証時間１５５０時間とほぼ同等であった。
【０１０２】
（例９）
図１３に示した配線構造を形成した。表面処理時間ｔｓを３０秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが０．０１、ストレスＳが１ＭＰａとなるようにした。これ以外は、例８と同様にした。
【０１０３】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。ＡＳＩＶ＿ｓｔ、ＡＳＩＶ＿ｇｂの項は、ＡＳＩＶ＿ｉｎの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｉｎのみを用いてＳＩＶ保証期間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝１１５０時間となった。
【０１０４】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は、算出したＳＩＶ保証時間１５５０時間とほぼ同等の時間に見られた。
【０１０５】
（例１０）
図１３に示した配線構造を形成した。表面処理時間ｔｓを９０秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが１０、ストレスＳが１ＭＰａとなるようにした。これ以外は、例８と同様にした。
【０１０６】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。ＡＳＩＶ＿ｓｔ、ＡＳＩＶ＿ｉｎの項は、ＡＳＩＶ＿ｇｂの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｇｂのみを用いてＳＩＶ保証期間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝５７０時間となった。
【０１０７】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は、算出したＳＩＶ保証時間５７０時間とほぼ同等の時間に見られた。
【０１０８】
（例１１）
図１３に示した配線構造を形成した。表面処理時間ｔｓを３０秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが０．０１、ストレスＳが２５０ＭＰａとなるようにした。これ以外は、例８と同様にした。
【０１０９】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。ＡＳＩＶ＿ｇｂの項は、ＡＳＩＶ＿ｓｔおよびＡＳＩＶ＿ｉｎの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｓｔおよびＡＳＩＶ＿ｉｎの項を用いてＳＩＶ保証期間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝７３０時間となった。
【０１１０】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は、算出したＳＩＶ保証時間７３０時間とほぼ同等の時間に見られた。
【０１１１】
（例１２）
図１３に示した配線構造を形成した。表面処理時間ｔｓを４５秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが７、ストレスＳが１ＭＰａとなるようにした。これ以外は、例８と同様にした。
【０１１２】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。ＡＳＩＶ＿ｓｔの項は、ＡＳＩＶ＿ｇｂおよびＡＳＩＶ＿ｉｎの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｇｂおよびＡＳＩＶ＿ｉｎの項を用いてＳＩＶ保証期間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝５８０時間となった。
【０１１３】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は、算出したＳＩＶ保証時間５８０時間とほぼ同等の時間に見られた。
【０１１４】
（例１３）
図１３に示した配線構造を形成した。Ｃｕ＜１１１＞／＜１００＞面積比σが１５、ストレスＳが５１０ＭＰａとなるようにした。これ以外は、例８と同様にした。
【０１１５】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。ＡＳＩＶ＿ｉｎの項は、ＡＳＩＶ＿ｇｂおよびＡＳＩＶ＿ｓｔの項より二桁以上小さくなるので無視し、ＡＳＩＶ＿ｇｂおよびＡＳＩＶ＿ｓｔの項を用いてＳＩＶ保証期間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝２７０時間となった。
【０１１６】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は、算出したＳＩＶ保証時間２７０時間とほぼ同等の時間に見られた。
【０１１７】
（例１４）
図１３に示した配線構造を形成した。表面処理時間ｔｓを１５秒とした。Ｃｕ＜１１１＞／＜１００＞面積比σが１５、ストレスＳが５１０ＭＰａとなるようにした。これ以外は、例８と同様にした。
【０１１８】
ここで、ｘｏｐｅｎ＝ｄ＋２ｈを代入し、関係式を用いて、ＳＩＶ保証時間ｔｏｐｅｎを算出した。その結果、ＳＩＶ保証期間ｔｏｐｅｎ＝２００時間となった。
【０１１９】
上記の構成の配線構造のパッド部から第２配線→ビア→第１配線→ビア→第２配線→・・・→パッドと１万個チェーンのＴＥＧを形成し、１５０℃の温度雰囲気中でＳＩＶ試験を行った。ＳＩＶ試験中に１０時間ごとに電流を流し、１ビアあたりの抵抗値が１ＭΩをこえた時点でオープン不良と判定した。この結果、オープン不良は、算出したＳＩＶ保証時間２００時間とほぼ同等の時間に見られた。
【０１２０】
以上のように、実施の形態で説明した式１１または式１２の関係式を用いて算出したＳＩＶ保証期間ｔｏｐｅｎは、実験結果とほぼ一致する。つまり、実際にＳＩＶ試験を行わなくても、関係式を用いて条件を代入することにより、確度の高いＳＩＶ保証期間ｔｏｐｅｎを算出することができる。これにより、半導体装置の信頼性評価を精度よく行うことができる。
【０１２１】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１２２】
以上の実施の形態においては、式２に示したように、拡散係数ＤＳＩＶ≒Ｄｓｔ＋Ｄｇｂ＋Ｄｉｎとする例を示したが、拡散係数ＤＳＩＶは、拡散係数Ｄｓｔ、拡散係数Ｄｇｂ、拡散係数Ｄｉｎのうちの、いずれか一つ、または二つのみを考慮して求めることができる。この場合でも、拡散係数ＤＳＩＶは拡散係数Ｄｓｔを考慮して求めることが好ましい。なお、以上のようにして算出した関係式を用いてビアの形状因子を規定したりＳＩＶ保証時間ｔopenを算出する際に、目的の半導体装置において、拡散係数Ｄｓｔ、拡散係数Ｄｇｂ、拡散係数Ｄｉｎのいずれかが他の拡散係数に比べて非常に小さい場合には、小さい拡散係数は無視することができる。
【０１２３】
以上の実施の形態においては、ボイドの成長領域の想定値、および第一の配線１１２とビア１２４との接触領域のサイズをそれぞれ長さとして比較する例を示したが、これらを面積として算出して比較するようにしてもよい。
【０１２４】
また、以上の実施の形態において、第一の配線１１２とビア１２４との接触領域の一端から他端に至る経路長Ｌをｄ＋２ｈと二次元近似して算出する例を示したが、経路長Ｌは、たとえば三次元近似等により算出することもできる。
【０１２５】
また、以上の実施の形態において、半導体装置の製造手順を説明したが、これらは例示であり、本発明は、他の種々の製造手順で製造する半導体装置にも適用することができる。また、半導体装置の構成も種々変更することができる。さらに、半導体装置を構成する各構成要素の材料も、種々変更することができる。たとえば、以上の実施の形態では、配線金属膜１１０等が銅により構成される例を示したが、配線金属膜１１０等は、銅に加えて、たとえばＡｇ等の異種元素を含む構成とすることもできる。
【０１２６】
また、以上の実施の形態においては、一つの配線に一つのビアが接続された構成を示したが、本発明は、一つの配線に複数のビアが接続されたマルチビア構造にも適用することができる。
【図面の簡単な説明】
【０１２７】
【図１】半導体装置の製造工程において、ビア側壁またはビア下部に形成されたボイドが、空格子点拡散によりビアと第一の配線との界面を拡散するモデルを示す半導体装置の断面図である。
【図２】半導体装置の製造工程において、ビア側壁またはビア下部に形成されたボイドが、空格子点拡散によりビアと第一の配線との界面を拡散するモデルを示す半導体装置の断面図である。
【図３】配線へのストレスＳ、第一の配線に施す表面処理時間ｔｓ、および第一の配線のＣｕの＜１１１＞配向の面積を＜１００＞配向の面積で割った面積比σの各条件を示す図である。
【図４】各試験温度でのＤＳＩＶを示す図である。
【図５】各試験温度でのＤＳＩＶを示す図である。
【図６】各試験温度でのＤＳＩＶを示す図である。
【図７】ＡＳＩＶと配線パラメータ（ストレスＳ）との関係を示す図である。
【図８】ＡＳＩＶと配線パラメータ（表面処理時間ｔｓ）との関係を示す図である。
【図９】ＡＳＩＶと配線パラメータ（面積比σ）との関係を示す図である。
【図１０】実施の形態における、半導体装置の設計手順を示すフローチャートである。
【図１１】実施の形態における、半導体装置の製造手順を示す工程断面図である。
【図１２】実施の形態における、半導体装置の製造手順を示す工程断面図である。
【図１３】実施の形態における、半導体装置の製造手順を示す工程断面図である。
【図１４】半導体装置の配線をデュアルダマシン法により形成した構成を示す断面図である。
【図１５】実施の形態における、ＳＩＶ保証時間ｔｏｐｅｎの算出手順を示すフローチャートである。
【図１６】設計／評価装置の構成を示すブロック図である。
【図１７】ダマシン法により形成した銅多層配線の断面模式図である。
【符号の説明】
【０１２８】
１００  半導体装置
１０２  絶縁膜
１０４  エッチングストッパ膜
１０６  絶縁膜
１０８  バリアメタル膜
１１０  配線金属膜
１１２  第一の配線
１１４  エッチングストッパ膜
１１６  絶縁膜
１１８  ビアホール
１２０  バリアメタル膜
１２２  ビア金属膜
１２４  ビア
１２６  バリアメタル膜
１２８  配線金属膜
１３０  第二の配線
１３２  エッチングストッパ膜
１３４  絶縁膜
１３６  絶縁膜
１５０  ボイド
２００  設計／評価装置
２０２  入力受付部
２０４  補正処理部
２０６  算出処理部
２０８  形状因子算出部
２１０  ＳＩＶ保証時間算出部
２１２  関係式記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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