(57)【要約】【課題】ドレイン電極とソース電極との間隔、ドレイン電極幅およびソース電極幅をそれぞれ狭めることなく、デバイスピッチを縮小できるトレンチ横型パワーＭＯＳＦＥＴなどの横型半導体装置を提供する。【解決手段】ストライプ状のトレンチ３と非トレンチ４を平行に形成し、ストライプ状のドレイン電極１７とソース電極１８を平行に形成し、トレンチ３の長手方向とドレイン電極の長手方向をほぼ直交させることで、ドレイン電極とソース電極との間隔Ｔ、ドレイン電極幅Ｐおよびソース電極幅Ｑをそれぞれ狭めることなく、デバイスピッチＷ０を縮小することができる。【選択図】        図１
2006261537.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の表面層に長手方向が互いに平行なストライプ状で交互に形成した第１半導体領域と第２半導体領域と、前記半導体基板の表面上に層間絶縁膜を介して前記第１半導体領域および前記第２半導体領域とそれぞれ複数箇所で電気的に接続するストライプ状で交互に配置した第１主電極および第２主電極と、を備えた横型半導体装置において、
前記第１主電極および第２主電極の長手方向が、前記第１半導体領域および第２半導体領域の長手方向を基準として所定の角度を有することを特徴とする横型半導体装置。
【請求項２】
前記第２半導体領域は、前記半導体基板の表面から内部へ向かって形成したストライプ状のトレンチの底部に形成したことを特徴とする請求項１に記載の横型半導体装置。
【請求項３】
第１導電型もしくは第２導電型の第１半導体領域の表面層に形成した第２導電型の第２半導体領域と、該第２半導体領域の表面から内部へ向かって形成した複数のストライプ状のトレンチと、該トレンチの底面と接して前記第２半導体領域に形成した第１導電型の第３半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成したゲート電極と、前記トレンチ内に形成した第１絶縁膜と、前記トレンチに挟まれたストライプ状の第２半導体領域の表面層に前記トレンチに隣接して形成した第１導電型の第４半導体領域、前記第１絶縁膜を貫通して前記第３半導体領域に接する埋め込み導体と、前記第１絶縁膜上および前記４半導体領域上に形成した第２絶縁膜と、該第２絶縁膜に開口した複数の第１開口部を介して前記埋め込み導体と電気的に接続するストライプ状の第１主電極と、前記第２絶縁膜に開口した複数の第２開口部を介して前記第４半導体領域と電気的に接続するストライプ状の第２主電極と、を具備する横型半導体装置において、
前記第１主電極および第２主電極の長手方向が、前記トレンチの長手方向を基準として所定の角度を有することを特徴とする横型半導体装置。
【請求項４】
第１導電型もしくは第２導電型の第１半導体領域の表面層に形成した第２導電型の第２半導体領域と、該第２半導体領域の表面から内部へ向かって形成したストライプ状のトレンチと、該トレンチの底面と接して前記第２半導体層に形成した第１導電型の第３半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成したゲート電極と、前記トレンチ内に形成した第１絶縁膜と、前記トレンチに挟まれたストライプ状の第２半導体領域に交互にその表面層に前記トレンチと隣接して形成した第１導電型の第４半導体領域および第１導電型の第５半導体領域と、前記第１絶縁膜上および前記第４、第５半導体領域上に形成した第２絶縁膜と、を具備する横型半導体装置において、
前記第２絶縁膜に開口した複数の第１開口部を介して前記第４半導体領域と電気的に接続するストライプ状の第１主電極と、
前記第２絶縁膜に開口した複数の第２開口部を介して前記第５半導体領域と電気的に接続するストライプ状の第２主電極と、
前記第１主電極およびは第２主電極の長手方向が、前記トレンチの長手方向を基準として所定の角度を有することを特徴とする横型半導体装置。
。
【請求項５】
前記角度が、３０度〜１５０度であることを特徴とする請求項１〜４のいずれか一項に記載の横型半導体装置。
【請求項６】
前記角度が、８５度〜９５度であることを特徴とする請求項５に記載の横型半導体装置。
【請求項７】
前記第１主電極と前記第２主電極が、平行に配置されることを特徴とする請求項１〜４のいずれか一項に記載の横型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型半導体装置の電極の配置に関する。
【背景技術】
【０００２】
近年、携帯情報機器の急速な普及や通信技術の高度化などにより、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴと制御回路とを一体化したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを別チップで構成したものに比べて、小型化、低消費電力化、高信頼性および低コスト化などが期待できる。そのため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が盛んに行われている。特にここ数年、さらなる高集積化と低オン抵抗化をはかるために、このような横型パワーＭＯＳＦＥＴにはトレンチ技術が盛んに駆使されている（例えば、特許文献１など）。
図１３は、従来のトレンチ横型パワーＭＯＳＦＥＴの要部平面図である。この従来品であるトレンチ横型パワーＭＯＳＦＥＴ（特許文献１に記載のもの）は、トレンチ底面にドレインのある構造となっている。
【０００３】
図１４、図１５、図１６は、それぞれ図１３のＸ−Ｘ線で切断した要部断面図、Ｙ−Ｙ線で切断した要部断面図、Ｚ−Ｚ線で切断した要部断面図である。
図１３〜図１６において、ｐ半導体基板５１の表面層にｐウェル領域５２を形成し、このｐウェル領域５２の表面層にｐベース領域５９を形成し、このｐベース領域５９を貫通するように、複数個のストライプ状のトレンチ５３を形成する。トレンチ５３の底面と接するｎドレインドリフト領域５５を形成し、トレンチ５３の側壁にゲート絶縁膜５６を介してゲート電極５７を形成する。トレンチ５３を充填しｐベース領域５９の表面を被覆する図示しないレジストをマスクに、ストライプ状の非トレンチ５４（トレンチ５３で挟まれて、トレンチ５３が形成されない半導体領域）のｐベース領域５９の表面層に、ｐ+ コンタクト領域６０の形成予定箇所を除いて、ｎ+ ソース領域６３を形成する。このレジストを剥離して図示しないレジストを再度被覆して、ｎ+ ソース領域６３を除く箇所にｐ+ コンタクト領域６０（図１３では、Ｍ部に１個代表させて示した）を形成する。レジストを剥離した後、トレンチ５３内に絶縁膜５８を充填し、この絶縁膜５８にトレンチ５３底部に達する貫通孔６１を形成する。この貫通孔６１下のｎドレインドリフト領域５５の表面層にｎ+ ドレイン領域６２を形成し、この貫通孔６１にタングステンプラグと呼ばれる埋め込み電極６４をｎ+ ドレイン領域６２と接するように形成する。表面に層間絶縁膜６５を形成し、この層間絶縁膜６５に、埋め込み電極６４、ｎ+ ソース領域６３およびｐ+ コンタクト領域６０のそれぞれに達する開口部６６を形成する。この層間絶縁膜６５上に金属膜を形成し、パターニングして埋め込み電極６４と接続するストライプ状のドレイン電極６７と、ｎ+ ソース領域６３およびｐ+ コンタクト領域６０に接続するストライプ状のソース電極６８を形成する。このストライプ状のドレイン電極６７およびソース電極６８の長手方向とストライプ状のトレンチ５３および非トレンチ５４の長手方向をそれぞれ平行にする。また、前記のドレイン電極５７およびソース電極５８とそれぞれ接続するドレイン配線６９とソース配線７０を前記の金属膜をパターニングすることで、ドレイン電極６７およびソース電極６８と同時に形成する。
【０００４】
この従来品では、耐圧とオン抵抗を左右するｎドレインドリフト領域５５をトレンチ５３底部と側壁下に形成し、空乏層の伸びる領域にトレンチ側壁のｐベース領域５９とｐウェル領域５２とｎドレインドリフト領域５５が利用される（深さ方向が利用される）ため、横方向が利用されるプレーナ横型パワーＭＯＳＦＥＴに比べてデバイスピッチＬ０が縮小できて、高集積化を図ることができる。つぎに、従来品のデバイスピッチＬ０について説明する。
ドレイン電極幅Ｐ１は１．５μｍ、ソース電極幅Ｑ１はドレイン電極幅Ｐ１と同じで１．５μｍ、ドレイン電極とソース電極との間隔Ｔ１は３０Ｖ耐圧とするために０．９μｍ、開口部幅Ｎ１は０．５μｍとすると、デバイスピッチＬ０は（トレンチ幅Ｌ１＋非トレンチ幅Ｌ２）÷２で定義され、（ドレイン電極幅Ｐ１の半分）＋（ソース電極幅Ｑ１の半分）＋（ドレイン電極とソース電極との間隔Ｔ１）＝ドレイン電極幅Ｐ１（またはソース電極幅Ｑ１）＋（ドレイン電極とソース電極との間隔Ｔ１）で決まる。即ち、デバイスピッチＬ０は２．４μｍ（＝１．５μｍ＋０．９μｍ）となる。
【特許文献１】特開２００２−３５３４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来品ではストライプ状のトレンチ５３の長手方向およびストライプ状の非トレンチ５４の長手方向と平行してストライプ状のドレイン電極６７およびソース電極６８をそれぞれ形成する。そのため、微細化してデバイスピッチＬ０を縮小する（トレンチ幅Ｐ１と非トレンチ幅Ｑ１を狭める）ためには、ドレイン電極とソース電極との間隔Ｔ１とドレイン電極幅Ｐ１およびソース電極幅Ｑ１もそれぞれ狭くする必要がある。
ドレイン電極とソース電極との間隔Ｔ１が狭く成りすぎると、これらの電極６７、６８間で放電を起こしたり、微小な導電性ゴミの付着で短絡を起こしたりして耐圧を確保できなくなる。
また、ドレイン電極幅Ｐ１とソース電極幅Ｑ１を狭くすると電極６７、６８の抵抗が大きくなり、素子のオン抵抗が増大する。
【０００６】
この発明の目的は、前記の課題を解決して、ドレイン電極とソース電極との間隔、ドレイン電極幅およびソース電極幅をそれぞれ狭めることなく、デバイスピッチを縮小できるトレンチ横型パワーＭＯＳＦＥＴなどの横型半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、半導体基板の一方の表面層に長手方向が互いに平行なストライプ状で交互に形成した第１半導体領域と第２半導体領域と、前記半導体基板の表面上に層間絶縁膜を介して前記第１半導体領域および前記第２半導体領域とそれぞれ複数箇所で電気的に接続するストライプ状で交互に配置した第１主電極および第２主電極と、を備えた横型半導体装置において、
前記第１主電極および第２主電極の長手方向が、前記第１半導体領域および第２半導体領域の長手方向を基準として所定の角度を有する構成とする。
また、前記第２半導体領域は、前記半導体基板の表面から内部へ向かって形成したストライプ状のトレンチの底部に形成するとよい。
また、第１導電型もしくは第２導電型の第１半導体領域の表面層に形成した第２導電型の第２半導体領域と、該第２半導体領域の表面から内部へ向かって形成した複数のストライプ状のトレンチと、該トレンチの底面と接して前記第２半導体領域に形成した第１導電型の第３半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成したゲート電極と、前記トレンチ内に形成した第１絶縁膜と、前記トレンチに挟まれたストライプ状の第２半導体領域の表面層に前記トレンチに隣接して形成した第１導電型の第４半導体領域、前記第１絶縁膜を貫通して前記第３半導体領域に接する埋め込み導体と、前記第１絶縁膜上および前記４半導体領域上に形成した第２絶縁膜と、該第２絶縁膜に開口した複数の第１開口部を介して前記埋め込み導体と電気的に接続するストライプ状の第１主電極と、前記第２絶縁膜に開口した複数の第２開口部を介して前記第４半導体領域と電気的に接続するストライプ状の第２主電極と、を具備する横型半導体装置において、
前記第１主電極および第２主電極の長手方向が、前記トレンチの長手方向を基準として所定の角度を有する構成とする。
【０００８】
また、第１導電型もしくは第２導電型の第１半導体領域の表面層に形成した第２導電型の第２半導体領域と、該第２半導体領域の表面から内部へ向かって形成したストライプ状のトレンチと、該トレンチの底面と接して前記第２半導体層に形成した第１導電型の第３半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成したゲート電極と、前記トレンチ内に形成した第１絶縁膜と、前記トレンチに挟まれたストライプ状の第２半導体領域に交互にその表面層に前記トレンチと隣接して形成した第１導電型の第４半導体領域および第１導電型の第５半導体領域と、前記第１絶縁膜上および前記第４、第５半導体領域上に形成した第２絶縁膜と、を具備する横型半導体装置において、
前記第２絶縁膜に開口した複数の第１開口部を介して前記第４半導体領域と電気的に接続するストライプ状の第１主電極と、
前記第２絶縁膜に開口した複数の第２開口部を介して前記第５半導体領域と電気的に接続するストライプ状の第２主電極と、
前記第１主電極およびは第２主電極の長手方向が、前記トレンチの長手方向を基準として所定の角度を有する構成とする。
【０００９】
また、前記角度が、３０度〜１５０度であるとよい。
また、前記角度が、８５度〜９５度であるとよい。
また、前記第１主電極と前記第２主電極が、平行に配置されるとよい。
【発明の効果】
【００１０】
この発明によると、ストライプ状のトレンチおよび非トレンチの長手方向から所定の角度だけずらした方向にストライプ状のドレイン電極およびソース電極をそれぞれ形成することで、ドレイン電極とソース電極との間隔、ドレイン電極幅およびソース電極幅をそれぞれ狭めることなく、デバイスピッチ（（トレンチ幅＋非トレンチ幅）÷２）を縮小できる。つまり、微細化できる。その結果、所定の耐圧の確保とオン抵抗の低減を図ることができる。
また、前記の所定の角度を３０度から１５０度の範囲とすることで、ドレイン電極とソース電極の間隔を所定の耐圧を確保できる間隔（例えば、３０Ｖの場合は０．９μｍ）を維持しながら、実用できるドレイン電極幅およびソース電極幅とすることができる。
また、所定の角度を９０度程度（８５度〜９５度の範囲）とすることで、最大のドレイン電極幅およびソース電極幅を得ることができる。
【発明を実施するための最良の形態】
【００１１】
実施のための最良の形態については、以下の実施例で説明する。また、実施例の説明では、第１導電型をｎ型、第２導電型をｐ型としたが、逆であっても構わない。
【実施例１】
【００１２】
図１は、この発明の第１実施例の半導体装置の要部平面図である。この図は、本発明品１であるトレンチ横型パワーＭＯＳＦＥＴのレイアウト図である。
図２、図３、図４および図５は、それぞれ、図１のＡ−Ａ線で切断したドレイン電極の長手方向の要部断面図、Ｂ−Ｂ線で切断したソース電極の長手方向の要部断面図、Ｃ−Ｃ線で切断したトレンチの長手方向の要部断面図およびＤ−Ｄ線で切断した非トレンチの長手方向の要部断面図である。
図１〜図５において、ｐ半導体基板１の表面層にｐウェル領域２を形成し、このｐウェル領域２の表面層にｐベース領域９を形成し、このｐベース領域９を貫通するように、複数個のストライプ状のトレンチ３を形成する。トレンチ３底面と接するｎドレインドリフト領域５を形成し、トレンチ３の側壁にゲート絶縁膜６を介してゲート電極７を形成する。トレンチ３を充填しｐベース領域９の表面を被覆する図示しないレジストをマスクに、ストライプ状の非トレンチ４（トレンチ３で挟まれ、トレンチ３が形成されない半導体領域）のｐベース領域９の表面層にｐ+ コンタクト領域１０の形成予定箇所を除いて、ｎ+ ソース領域１３を形成する。このレジストを剥離して再度レジストを被覆して、ｎ+ ソース領域１３を除く箇所にｐ+ コンタクト領域１０（図１では、Ｈ部に１箇所代表させて示した）を形成する。レジストを剥離した後、トレンチ３内に絶縁膜８を充填し、このトレンチ３底部に達する貫通孔１１を形成する。この貫通孔１１下のｎドレインドリフト領域５の表面層にｎ+ ドレイン領域１２を形成し、この貫通孔１１にタングステンプラグと呼ばれる埋め込み電極１４をｎ+ ドレイン領域１２と接するように形成する。表面に層間絶縁膜１５を形成し、この層間絶縁膜１５に、埋め込み電極１４、ｎ+ ソース領域１３およびｐ+ コンタクト領域１０のそれぞれに達する開口部１６（コンタクトホール）を形成する。この層間絶縁膜１５上に金属膜を形成し、パターニングして埋め込み電極１４と接続するストライプ状のドレイン電極１７と、ｎ+ ソース領域１３およびｐ+ コンタクト領域１０に接続するストライプ状のソース電極１８とを形成する。このストライプ状のドレイン電極１７およびソース電極１８の長手方向をストライプ状のトレンチ３および非トレンチ４の長手方向に対して直交（角度が９０度）させる。また、前記のドレイン電極１７およびソース電極１８とそれぞれ接続するドレイン配線１９とソース配線２０を前記の金属膜をパターニングすることで、ドレイン電極１７およびソース電極１８と同時に形成する。
【００１３】
尚、トレンチ３を形成した後でｐベース領域９を形成しても構わない。また、ｐ半導体基板１をｎ半導体基板としても構わない。また、絶縁膜８を充填した後、層間絶縁膜１５を形成し、絶縁膜８の貫通孔１１と絶縁膜８上の層間絶縁膜１５の開口部１６を同時に形成しても構わない。そのときは、ｎ+ ドレイン領域１２と埋め込み電極１４は絶縁膜８の貫通孔１１と層間絶縁膜１５の開口部１６を形成した後に形成する。この場合は、ｎ+ ドレイン領域１２と埋め込み電極１４の広さは開口部１６の広さとなり、図１と比べてｎ+ ドレイン領域１２と埋め込み電極１４の広さが狭くなるため、オン抵抗は増大する。
前記の発明品１では、トレンチ３および非トレンチ４の長手方向に対してドレイン電極１７およびソース電極１８の長手方向を共に直交（角度θ＝９０度）させることにより、ドレイン電極１７とソース電極１８との間隔Ｔを所定の間隔（例えば、耐圧３０Ｖの場合は０．９μｍ程度）に確保しながら、トレンチ幅Ｗ１と非トレンチ幅Ｗ２を短縮することができる。つまり、デバイスピッチＷ０（トレンチ幅Ｗ１＋非トレンチ幅Ｗ２）を縮めることができる（微細化できる）。
【００１４】
ここでは、ストライプ状のドレイン電極およびソース電極の長手方向をストライプ状のトレンチ３および非トレンチ４の長手方向に対して直交させたが、所定の角度θで交差させることで、ドレイン電極１７とソース電極１８との間隔Ｔを所定の間隔に確保しながら、トレンチ幅Ｗ１と非トレンチ幅Ｗ２を短縮することができる。つまりデバイスピッチＷ０を縮めることができる。
実用的には、この角度θはトレンチ３の長手方向に対して３０度から１５０度の範囲がよく、最も好ましい角度θは図示した９０度である。しかし、パターンずれなどを考慮すると８５度〜９５度の範囲が製造上好ましい。角度θが３０度から１５０度の範囲から外れると、ドレイン電極幅Ｐとソース電極幅Ｑが狭く成りすぎて（角度θが９０度の場合の半分未満となる）、ドレイン電極１７およびソース電極１８の抵抗が増大し、オン電圧が上昇する。
【００１５】
また、図示しないが、開口部１６の箇所で、ドレイン電極１７とトレンチ３を直交させ、ソース電極１８と非トレンチ４を直交させ、その他の箇所のドレイン電極１７とソース電極１８を前記の角度θで形成しても構わない。
また、トレンチ３底部の角部Ｅ（コーナー）に電界が集中して耐圧低下を起こすことを防止するために、ゲート電極７の下端とトレンチ３底面との間の絶縁膜８を層間絶縁膜１５より厚くするとよい。
この発明を適用すると、ドレイン電極幅Ｐ、ソース電極幅Ｑおよびドレイン電極とソース電極との間隔Ｔがトレンチ幅Ｗ１および非トレンチ幅Ｗ２に依存しないで決定できるので、デバイスピッチＷ０を縮めることができる。つまり、高集積化が可能となる。つぎに、高集積化の具体的な例について説明する。
【００１６】
図６は、デバイスピッチとトレンチ幅の関係を示す図であり、図７はチャネル密度とトレンチ幅の関係を示す図である。図６および図７とも、前記の角度θを９０度として、ドレイン電極幅Ｐを１．５μｍ、ソース電極幅Ｑを１．５μｍ、ドレイン電極とソース電極との間隔Ｔを０．９μｍおよび開口部幅Ｎとを０．５μｍ、非トレンチ幅Ｗ２を０．７μｍとして、トレンチ幅Ｗ１を２μｍから５μｍまで変化させた場合である。参考までに従来品は点線で示した。また、チャネル密度はデバイスピッチＷ０の逆数である。
本発明品１では、デバイスピッチＷ０（（トレンチ幅Ｗ１＋非トレンチ幅Ｗ２）÷２）は、トレンチ幅Ｗ１と非トレンチ幅Ｗ２のみで決定され、ドレイン電極幅Ｐ、ソース電極幅Ｑおよびドレイン電極とソース電極との間隔Ｔには依存しない。そのため、ドレイン電極幅Ｐ、ソース電極幅Ｑおよびドレイン電極とソース電極との間隔Ｔに無関係にトレンチ幅Ｗ１と非トレンチ幅Ｗ２が決定できる。例えば、非トレンチ幅Ｗ２を固定した場合、トレンチ幅Ｗ１を狭くするほどデバイスピッチＷ０は縮小することができ、チャネル密度は高くなり、高集積化の効果が現れる。つまり、耐圧に関係するドレイン電極とソース電極との間隔Ｔを所定の間隔（例えば、３０Ｖの場合、０．９μｍ）に維持し、オン抵抗に関係するドレイン電極幅Ｐとソース電極幅Ｑを従来品の幅より広くしてドレイン電極１７およびソース電極１８の抵抗を低減しながら、デバイスピッチＷ０を縮小することができる。
【００１７】
例えば、非トレンチ幅Ｗ２が０．７μｍで、トレンチ幅Ｗ１が２〜３μｍのとき、本発明品１ではデバイスピッチＷ０は（トレンチ幅Ｗ１＋非トレンチ幅Ｗ２）÷２となるので、デバイスピッチＷ０は１．３５μｍ（＝２．７μｍ÷２）から１．８５μｍ（＝３．７μｍ÷２）となり、従来品のデバイスピッチＷ０の２．４μｍの５６％〜７７％程度まで縮小できる。このときの耐圧は３０〜４５Ｖである。
また、チャネル密度については０．５４μｍ-1（１÷１．８５μｍ）から０．７４μｍ-1（１÷１．３５μｍ）となり、従来品の０．４２μｍ-1（＝１÷２．４μｍ）の１．３〜１．８倍程度に改善できる。
また、トレンチ幅Ｗ１が４μｍ以上（耐圧６０Ｖ以上）では、本発明品１と従来品とでほぼ同じデバイスピッチとなる。これは、幅広トレンチにするとデバイスピッチＷ０が十分大きくなり、従来品と同様のトレンチ幅および非トレンチ幅となるためである。但し、その場合でも、本発明品１ではデバイスピッチＷ０に無関係にドレイン電極幅Ｐ、ソース電極幅Ｑを広げることができるので、従来品に比べてドレイン電極１７およびソース電極１８の抵抗を低減することができる。つまり、素子のオン抵抗を低減できる。
【００１８】
尚、図６、図７で従来品の場合、トレンチ幅Ｗ１が４μｍ以下でデバイスピッチＷ０とデバイス密度１／Ｗ０が一定となるのはドレイン電極幅Ｐ１およびソース電極幅Ｑ１をプロセスルール（例えば０．６μｍルール）により狭くできないためである。
【実施例２】
【００１９】
図８は、この発明の第２実施例の半導体装置の要部平面図である。この図は、本発明品２である双方向のトレンチ横型パワーＭＯＳＦＥＴのレイアウト図である。
図９、図１０、図１１、図１２は、それぞれ、図８のＡ−Ａ線で切断した要部断面図、Ｂ−Ｂ線で切断した要部断面図、Ｃ−Ｃ線で切断した要部断面図およびＤ−Ｄ線で切断した要部断面図である。
図８〜図１２において、各トレンチ３は等間隔に並んでおり、ストライプ状に平行に伸びている。第１ソース電極３１および第２ソース電極３２は交互に平行に並び、図８はそれらの長手方向がトレンチ３および非トレンチ４の長手方向に対して９０度ずれている（直交している）場合の例である。
図１との相違点は、図１のｐウェル領域２の代わりにｎウェル領域２ａが用いられていることと、図１の対向するソース電極１８がそれぞれ第１ソース電極３１と第２ソース電極３２に置き換えられ、ドレイン電極１７、埋め込み電極１４およびｎ+ ドレイン領域１２が形成されていない点である。第１ソース電極３１と接続する第１ｐ+ コンタクト領域１０ａと第２ソース電極３２と接続する第２ｐ+ コンタクト領域１０ｂは、一つ置きの非トレンチ４の表面層に形成され、第１、第２ｐ+ コンタクト領域１０ａ、１０ｂは千鳥状にレイアウトされている（鋸の歯状の先端と根本に交互にこれらの領域１０ａ、１０ｂが配置されている）。また第１ソース電極３１と第１ソース配線３３および第２ソース電極３２と第２ソース配線３４は同時に形成される。
【００２０】
ゲート電極７に第１ソース電極３１および第２ソース電極３２の電位より高い電位を与え、第１ソース電極３１を第２ソース電極より高い電圧とすることで、第１ソース電極３１から第２ソース電極３２へ主電流が流れ、逆に電圧を印加することで、第２ソース電極３２から第１ソース電極３１へ主電流を流すことができる。つまり双方向のトレンチ横型ＭＯＳＦＥＴとなる。
図９において、図２と違う点は、図２のｐウェル領域２の代わりにｎウェル領域２ａが用いられていること（ハイサイド型）、第１ソース電極３１が一つ置きの非トレンチ４に接続していること、および、ｎ+ ドレイン領域１２と埋め込み電極１４が形成されていないことである。その他については図２と共通しているので説明を省略する。
図１０において、第２ソース電極３２が図９の非トレンチ４に対向する非トレンチ４に接続している。つまり、第２ソース電極３２は第１ソース電極３１と接続していない非トレンチ４に接続している。
【００２１】
図１１において、第２ソース電極３２は非トレンチ４に形成されたｎ+ ソース領域１３と第２ｐ+ コンタクト領域１０ｂとに接続している。
図１２において、第１ソース電極３１が非トレンチ４に形成されたｎ+ ソース領域１３と第１ｐ+ コンタクト領域１０ａとに接続している。
本発明品２でも、本発明品１と同様に第１ソース電極幅Ｋ１、第２ソース電極幅Ｋ２および第１ソース電極と第２ソース電極との間隔Ｋ０がトレンチ幅Ｗ１および非トレンチ幅Ｗ２に依存しないで決定できる。そのため、第１ソース電極と第２ソース電極との間隔Ｋを耐圧が維持できる値としながら、デバイスピッチＷ０を縮小することができる。つまり、高集積化することができる。また、第１ソース電極幅Ｋ１と第２ソース電極幅Ｋ２を大きくできるので、これらの電極３１、３２の抵抗を小さくできて、素子のオン抵抗を低減できる。
【図面の簡単な説明】
【００２２】
【図１】この発明の第１実施例の半導体装置の要部平面図
【図２】図１のＡ−Ａ線で切断したドレイン電極の長手方向の要部断面図
【図３】図１のＢ−Ｂ線で切断したソース電極の長手方向の要部断面図
【図４】図１のＣ−Ｃ線で切断したトレンチの長手方向の要部断面図
【図５】図１のＤ−Ｄ線で切断した非トレンチの長手方向の要部断面図
【図６】デバイスピッチとトレンチ幅の関係を示す図
【図７】チャネル密度とトレンチ幅の関係を示す図
【図８】この発明の第２実施例の半導体装置の要部平面図
【図９】図８のＡ−Ａ線で切断した要部断面図
【図１０】図８のＢ−Ｂ線で切断した要部断面図
【図１１】図８のＣ−Ｃ線で切断した要部断面図
【図１２】図８のＤ−Ｄ線で切断した要部断面図
【図１３】従来のトレンチ横型パワーＭＯＳＦＥＴの要部平面図
【図１４】図１３のＸ−Ｘ線で切断した要部断面図切断した要部断面図である。
【図１５】図１３のＹ−Ｙ線で切断した要部断面図
【図１６】図１３のＺ−Ｚ線で切断した要部断面図
【符号の説明】
【００２３】
１    ｐ半導体基板
２    ｐウェル領域
２ａ  ｎウェル領域
３    トレンチ
４    非トレンチ
５    ｎドレインドリフト領域
６    ゲート絶縁膜
７    ゲート電極
８    絶縁膜
９    ｐベース領域
１０    ｐ+ コンタクト領域
１０ａ  第１コンタクト領域
１０ｂ  第２コンタクト領域
１１    貫通孔
１２    ｎ+ ドレイン領域
１３    ｎ+ ソース領域
１４    埋め込み電極
１５    層間絶縁膜
１６    開口部
１７    ドレイン電極
１８    ソース電極
１９    ドレイン配線
２０    ソース配線
２１    ゲート配線
３１    第１ドレイン電極
３２    第２ドレイン電極
３３    第１ドレイン配線
３４    第２ドレイン配線
Ｗ０    デバイスピッチ
Ｗ１    トレンチ幅
Ｗ２    非トレンチ幅
Ｔ、Ｋ０  ドレイン電極とソース電極との間隔
Ｐ、Ｋ１  ドレイン電極幅
Ｑ、Ｋ２  ソース電極幅
Ｎ    開口部幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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