(57)【要約】【課題】  画素部と周辺のＣＭＯＳロジック回路部とからなる固体撮像装置などの半導体装置及びその製造方法において、フォトリソグラフィによるマスクを形成する工程と不純物イオンのインプラント工程を削減する。【解決手段】  センサ部と画素部トランジスタとが形成された撮像領域と、周辺回路トランジスタが形成されたＣＭＯＳ領域とを有する半導体装置において、前記画素部トランジスタと前記周辺回路トランジスタとが、前記センサ部を囲うために形成された第１導電型の半導体ウェル領域を共有するように構成する。【選択図】  図２
2006196769.tif 000002
【特許請求の範囲】
【請求項１】
センサ部と画素部トランジスタとが形成された撮像領域と、周辺回路トランジスタが形成されたＣＭＯＳ領域と、を有し、
前記画素部トランジスタと前記周辺回路トランジスタとが、前記センサ部を囲うために形成された第１導電型の半導体ウェル領域を共有していることを特徴とする半導体装置。
【請求項２】
前記第１導電型の半導体ウェル領域は、複数回の不純物イオンの打ち込みにより形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型の半導体ウェル領域は、多層構造により構成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電型の半導体ウェル領域を共有している前記画素部トランジスタと前記周辺回路トランジスタとは、同一の導電型であることを特徴とする請求項１、２、又は３記載の半導体装置。
【請求項５】
前記第１導電型の半導体ウェル領域を共有している前記画素部トランジスタと前記周辺回路トランジスタの導電型は、第２導電型であることを特徴とする請求項５記載の半導体装置。
【請求項６】
前記画素部トランジスタと前記周辺回路トランジスタが共有している前記第１導電型の半導体ウェル領域は、ｐ型半導体ウェル領域であることを特徴とする請求項６記載の半導体装置。
【請求項７】
第２導電型の半導体基板に、画素部トランジスタが形成される撮像領域と周辺回路トランジスタが形成されるＣＭＯＳ領域とにわたって共通の第１導電型の半導体ウェル領域を形成する工程と、
前記共通の第１導電型の半導体ウェル領域に、同一の導電型の画素部トランジスタ及び周辺回路トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記共通の第１導電型の半導体ウェル領域を、複数回の不純物イオンの打ち込みにより形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記共通の第１導電型の半導体ウェル領域を、多層構造で形成することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳイメージセンサなどの固体撮像装置に代表される半導体装置とその製造方法に関する。より詳しくは、共通の半導体ウェル領域を有する撮像領域とＣＭＯＳ領域とからなる半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、画素部と周辺のＣＭＯＳロジック回路部とからなるＣＭＯＳイメージセンサなどの固体撮像装置が知られている。このようなＣＭＯＳ型の固体撮像装置を形成するプロセスとしては、画素部におけるトランジスタと、周辺のＣＭＯＳロジック回路部におけるトランジスタとを、別々の工程で形成することが一般に知られている。（特許文献１）
【０００３】
一般に、画素部領域とＣＭＯＳロジック回路領域（以下、ＣＭＯＳ回路領域という）とに、ｎチャネルを有するｎ型トランジスタをそれぞれ形成するためには、半導体基板上にｐ型半導体ウェル領域を形成することが必要である。図１０に示すように、画素部領域３１０上に、光電変換部となるフォトダイオード３３５とともに単位画素を構成する複数のｎ型トランジスタ３３６を作るためのｐ型半導体ウェル領域３１７、３１８を形成する場合には、ＣＭＯＳ回路領域３３０上にフォトリソグラフィによりマスクを形成する。そして、画素部領域３１０のｐ型半導体ウェル領域３１６に対して、ボロン（Ｂ）等のｐ型不純物イオンの打ち込みをそれぞれ選択的に行い、ｐ型半導体ウェル領域３１７、３１８を形成する。
【０００４】
次に、ＣＭＯＳ回路領域３３０の第１ＭＯＳトランジスタ形成領域３３１上にｎ型トランジスタ３３３を作るためのｐ型半導体ウェル領域３２１及び３２２を形成する場合には、画素部領域３１０とＣＭＯＳ回路領域３３０の第２ＭＯＳトランジスタ形成領域３３２上にフォトリソグラフィによりマスクを形成する。そして、第１ＭＯＳトランジスタ形成領域３３１のｎ型半導体基板３１３に対して、ボロン（Ｂ）等のｐ型不純物イオンの打ち込みをそれぞれ選択的に行い、ｐ型半導体ウェル領域３２１、３２２を形成する。
【０００５】
さらに、ＣＭＯＳ回路領域３３０の第２ＭＯＳトランジスタ形成領域３３２上に、ｐ型トランジスタ３３４を作るためのｎ型の半導体ウェル領域３２０を形成する場合には、画素部領域３１０とＣＭＯＳ回路領域３３０の第１ＭＯＳトランジスタ形成領域３３１上にフォトリソグラフィによりマスクを形成する。そして、ボロン（Ｂ）等のｐ型不純物を打ち込んでｎ型半導体ウェル領域３１９を形成した後に、つぎに、リン（Ｐ）等のｎ型の不純物を打ち込んでｎ型半導体ウェル領域３２０を形成する。
【０００６】
図１０では、ｐ型の半導体ウェル領域３１８に各ゲート電極３４１、サイドウォール３４０を介してイオン注入により、低濃度不純物領域と高濃度不純物領域からなるＬＤＤ構造のｎ型ソース・ドレイン領域３４２が形成され、複数のｎ型（いわゆるｎチャネル）ＭＯＳトランジスタ３３６が形成される。また、ＣＭＯＳ回路領域３３０において、ｐ型半導体ウェル領域３２２にはゲート電極３４５、サイドウォール３４６を介してイオン注入により、低濃度不純物領域と高濃度不純物領域からなるＬＤＤ構造のｎ型ソース・ドレイン領域３４７が形成され、ｎ型（いわゆるｎチャネル）ＭＯＳトランジスタ３３３が形成される。ｎ型半導体ウェル領域３２０には、ゲート電極３４５、サイドウォール３４６を介してイオン注入により、低濃度不純物領域と高濃度不純物領域からなるＬＤＤ構造のｐ型ソース・ドレイン領域３４８が形成され、ｐ型（いわゆるｐチャネル）ＭＯＳトランジスタ３３４が形成される。
【０００７】
一方、画素部領域３１０のセンサ部（フォトダイオード）形成領域には、ｎ型半導体領域３５１、電荷蓄積領域となるｎ+ 半導体領域３５２及び表面のｐ+ アキュミュレーション層３５３からなるフォトダイオード３３５が形成される。ここで、画素内のトランジスタ３３６はシリサイド化されず、周辺回路のＣＭＯＳトランジスタ３３３、３３４はシリサイド化される。３４９は、シリサイド層である。なお、画素部領域３１０の深い位置には、フォトダイオードを囲うｐ型半導体ウェル領域３１６が形成される。画素内及び画素間、さらには撮像領域とＣＭＯＳロジック回路部間には、素子分離領域３６１が形成される。
【特許文献１】特開平１１−３０７７５３号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上述したように画素部領域３１０のトランジスタの形成とＣＭＯＳ回路領域３３０のトランジスタの形成を別々の工程で行うと、それぞれの領域でｐ型半導体ウェルを形成する工程において、別々に異なるマスクを形成する工程と、別々に不純物イオンを打ち込み工程が必要となるという問題が生じる。すなわち、マスクを形成するには基板上における高度な位置合わせ技術が必要であり、また、不純物イオンの打ち込みには高精度の環境条件の設定が必要になるため、これを画素部領域３１０とＣＭＯＳ回路領域３３０に分けてそれぞれ別工程で行うようにすると、半導体装置の製造コストが高くなるという問題が生じてしまう。
【０００９】
一方、上述したＣＭＯＳ型の固体撮像装置では、ラッチアップ現象（例えば、ＣＭＯＳ回路領域３３０のｎ型ＭＯＳトランジスタ３３３におけるｐ型半導体ウェル領域３２２とｐ型ＭＯＳトランジスタ３３４におけるソース・ドレイン領域３４８、ｎ型半導体ウェル領域３２０で形成されるｎｐｎバイポーラトランジスタと、ｐ型ＭＯＳトランジスタ３３４におけるｎ型半導体ウェル領域３２０とｎ型ＭＯＳトランジスタ３３３におけるソース・ドレイン領域３４７、ｐ型半導体ウェル領域３２２で形成されるｐｎｐバイポーラトランジスタの２つのバイポーラトランジスタによって形成されるサイリスターが動作することで電源と接地に大電流が流れる現象）が起こらないように、ＣＭＯＳ回路側のｐ型半導体ウェル領域３２２の不純物濃度を画素内のｐ型半導体ウェル領域３１８の不純物濃度より高くしている。この点からも明らかなように、画素内のｐ型半導体ウェル領域３１７、３１８とＣＭＯＳ回路側のｐ型半導体ウェル領域３２１、３２２は、別の工程で形成され、製造工程の煩雑化、製造コスト高が免れない。
【００１０】
本発明は、上述の点を考慮し、画素部領域のトランジスタとＣＭＯＳ回路領域のトランジスタとを有する半導体装置において、マスク形成工程と不純物イオン打ち込み工程とを省略できる半導体装置を提供するものである。また、本発明は、画素部領域のトランジスタとＣＭＯＳ回路領域のトランジスタとを有する半導体装置の製造方法において、マスク形成工程と不純物イオン打ち込み工程とを省略できる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、センサ部と画素部トランジスタとが形成された撮像領域と、周辺回路トランジスタが形成されたＣＭＯＳ領域と、を有し、前記画素部トランジスタと前記周辺回路トランジスタとが、前記センサ部を囲うために形成された第1導電型の半導体ウェル領域を共有していることを特徴とする。
【００１２】
本発明の半導体装置における好ましい形態としては、第１導電型の半導体ウェル領域は、複数回の不純物イオンの打ち込みにより形成されていることが適当である。
本発明の半導体装置における好ましい形態としては、第１導電型の半導体ウェル領域は、多層構造により構成されていることが適当である。
【００１３】
本発明に係る半導体装置の製造方法は、第２導電型の半導体基板に、画素部トランジスタが形成される撮像領域と周辺回路トランジスタが形成されるＣＭＯＳ領域とにわたって共通の第１導電型の半導体ウェル領域を形成する工程と、前記共通の第１導電型の半導体ウェル領域に、同一の導電型の画素部トランジスタ及び周辺回路トランジスタを形成する工程とを有することを特徴とする。
【００１４】
本発明の半導体装置の製造方法における好ましい形態としては、共通の第１導電型の半導体ウェル領域を、複数回の不純物イオンの打ち込みにより形成することが適当である。
本発明の半導体装置の製造方法における好ましい形態としては、共通の第１導電型の半導体ウェル領域を、多層構造で形成することが適当である。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、画素部トランジスタと周辺回路トランジスタとが、センサ部を囲うために形成された第1導電型の半導体ウェル領域を共有しているので、フォトリソグラフィによるマスクを形成する工程と、不純物イオンのインプラント工程を削減することができる。
また、第１導電型の半導体ウェル領域は複数回の不純物イオンの打ち込みにより形成されているので、深さ方向への不純物濃度の均一化を図ることができる。この結果、低い濃度で半導体ウェル領域を形成することができる。従って、イオン注入後の活性化のための熱処理時において、センサ部領域への不純物イオンの拡散を少なくし、拡散によるフォトダイオードの面積縮小を抑えることにより、フォトダイオードの飽和信号量（Ｑｓ）を大きくできる。
また、第１導電型の半導体ウェル領域は多層構造により構成されているので、フォトダイオードの飽和信号量（Ｑｓ）を維持することができる。
【００１６】
本発明に係る半導体装置の製造方法によれば、第２導電型の半導体基板に、画素部トランジスタが形成される撮像領域と周辺回路トランジスタが形成されるＣＭＯＳ領域とにわたって共通の第１導電型の半導体ウェル領域を形成する工程と、前記共通の第１導電型の半導体ウェル領域に、同一の導電型の画素部トランジスタ及び周辺回路トランジスタを形成する工程とを有しているので、製造の工程数を増加することなく、且つ、従来のトランジスタと同じ特性を有する半導体装置を作ることができる。
また、共通の第１導電型の半導体ウェル領域を、複数回の不純物イオンの打ち込みにより形成するので、センサ部領域への不純物イオンの拡散を少なくし、フォトダイオードの飽和信号量（Ｑｓ）が大きい半導体装置を作ることができる。
また、共通の第１導電型の半導体ウェル領域を多層構造で形成するので、フォトダイオードの所定の飽和信号量（Ｑｓ）を維持できる半導体装置を作ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図１〜図９を用いて、本発明に係る半導体装置及びその製造方法をＣＭＯＳ型の固体撮像装置に適用した実施の形態で説明する。
本実施の形態に係る固体撮像装置１００は、図１に示すように、センサ部となるフォトダイオードと複数のＭＯＳトランジスタで構成された画素１０１が複数個マトリックス状に配列されてなる撮像領域１０２と、この撮像領域１０２の周辺に形成されたＣＭＯＳ領域であるＣＭＯＳロジック回路部１０３と、アナログ回路部１０４とを有して構成される。画素１０１を構成するＭＯＳトランジスタは、その数が画素の構成に応じて異なるものであっても、少なくともフォトダイオード駆動用ＭＯＳトランジスタ、すなわちフォトダイオードの信号電荷を読み出すための読み出し用ＭＯＳトランジスタ、信号電荷をリセットするリセットトランジスタ及びフォトダイオードの信号を増幅する増幅用ＭＯＳトランジスタ等を有している。固体撮像装置１００は、これら撮像領域１０２と周辺のＣＭＯＳロジック回路部１０３及びアナログ回路部１０４を１チップとして構成する共通の半導体基板に混載して構成される。
【００１８】
図２は、図１のＣＭＯＳロジック回路部１０３と撮像領域１０２の１画素１０１に対応したＡ−Ａ線上の断面構造を示す。
本実施の形態のＣＭＯＳ型の固体撮像素子１００では、図２に示すように、第２導電型、本例ではｎ型の共通の半導体基板１３に素子分離領域１４が形成され、半導体基板１３の所要領域に撮像領域１０２の一部を構成する画素領域（単位画素領域）１０が形成され、半導体基板１３の他の所要領域にＣＭＯＳロジック回路領域３０を構成するＣＭＯＳロジック回路部が形成される。この図２のＣＭＯＳ型の固体撮像素子１００の構成は、図３〜図９の製造方法と共に説明する。
【００１９】
まず、図３に示すように、第２導電型、本例ではn型の共通のシリコン半導体基板１３を設け、この半導体基板１３に素子分離領域１４を形成する。この素子分離領域１４は、トレンチアイソレーション（ＳＴＩ）、選択酸化（ＬＯＣＯＳ）、ｐｎ接合のいずれかで形成することができる。例えば、ＳＴＩによる素子分離領域は、半導体基板１３の表面に形成した、例えばシリコン窒化膜（ＳｉＮ膜）によるマスクを介して素子分離領域に対応する部分に溝を形成し、溝内壁を熱酸化膜で被膜した後、溝内をシリコン酸化膜（例えば、ＣＶＤ−ＳｉＯ２膜）で埋め込み、その後シリコン窒化膜を除去して形成される。ＬＯＣＯＳによる素子分離領域は、半導体基板１３の表面にシリコン窒化膜によるマスクを形成し、シリコン窒化膜が形成されないシリコンの半導体基板表面を熱酸化して比較的厚いシリコン酸化膜を形成し、その後シリコン窒化膜を除去して形成される。ｐｎ接合による素子分離はｎ型半導体基板にｐ型半導体層を形成し、このｎ型半導体基板とｐ型半導体層で形成されるｐｎ接合を用いて形成される。
【００２０】
画素領域１０では、センサ部（フォトダイオード）領域１１及び画素部トランジスタ領域１２を形成するように素子分離領域１４が形成される。本例では、画素部トランジスタ領域１２には３個のＭＯＳトランジスタ、例えば、読み出しトランジスタ、リセットトランジスタ、増幅トランジスタが後述するように形成されており、いずれもｎチャネルを有するｎ型トランジスタである。
【００２１】
ＣＭＯＳ領域としてのＣＭＯＳロジック回路領域３０では、周辺回路トランジスタとなる第１のＭＯＳトランジスタ形成領域３１、第２のＭＯＳトランジスタ形成領域３２を形成するように素子分離領域１４が形成される。本例では、第１のＭＯＳトランジスタは、ｎ型トランジスタであり、第２のＭＯＳトランジスタは、ｐチャネルを有するｐ型トランジスタとなるように形成される。
【００２２】
次に、図４に示すように、画素領域１０では、センサ部領域１１及び画素部トランジスタ領域１２の深い位置に第１導電型であるｐ型の半導体ウェル領域１５を形成する。本例では、半導体基板のＣＭＯＳロジック回路領域３０上にマスクを形成し、所要の不純物、例えばボロン（Ｂ）をイオン注入することにより、上記のｐ型半導体ウェル領域１５を形成する。本例では、イオン注入時のエネルギーを２．０ＭｅＶ〜３．０ＭｅＶ、ボロンイオンの濃度を５．０×１０１１Ａｔｏｍ／ｃｍ２とする。ここで形成されたｐ型半導体ウェル領域１５により、センサ部に蓄積した正孔がｎ型半導体基板１３を通じて外部へ放出されてしまうことを防止できる。
【００２３】
次に、図５に示すように、画素部トランジスタ領域１２及びＣＭＯＳロジック回路領域３０の第１のＭＯＳトランジスタ形成領域３１の深い位置に、第１導電型であるｐ型の半導体ウェル領域１７を形成する。画素部トランジスタ領域１２におけるｐ型半導体ウェル領域１７は、先に形成された半導体ウェル領域１５の上に形成される。
【００２４】
本例では、フォトレジスト法を用いてｐ型半導体ウェル領域１７を形成する。具体的には、センサ部領域１１及びＣＭＯＳロジック回路領域３０の第２のＭＯＳトランジスタ形成領域３２上にレジストマスク１６を形成し、ｐ型不純物イオンとしてのボロン（Ｂ）イオンを注入する。このイオン注入は、従来、ＣＭＯＳロジック回路領域の第１のＭＯＳトランジスタ形成領域で行われていたイオン注入の濃度よりも低い濃度で行う。また、一度のイオン注入でウェル領域を形成するのではなく、複数回に分けて行う。本実施の形態では、イオン注入を５回に分けて行う。１回目のイオン注入時には、イオン注入時のエネルギーを１．８ＭｅＶ〜２．５ＭｅＶ、ボロンイオンの濃度を４．０〜９．０×１０１１Ａｔｏｍ／ｃｍ２とする。２回目は、イオン注入時のエネルギーを１．４ＭｅＶ〜１．６ＭｅＶ、ボロンイオンの濃度を４．０〜９．０×１０１１Ａｔｏｍ／ｃｍ２とする。３回目は、イオン注入時のエネルギーを０．８ＭｅＶ〜１．２ＭｅＶ、ボロンイオンの濃度を２．０〜５．０×１０１２Ａｔｏｍ／ｃｍ２とする。４回目は、イオン注入時のエネルギーを０．６ＭｅＶ〜０．８ＭｅＶ、ボロンイオンの濃度を２．０〜５．０×１０１２Ａｔｏｍ／ｃｍ２とする。５回目は、イオン注入時のエネルギーを０．２５ＭｅＶ〜０．４ＭｅＶ、ボロンイオンの濃度を２．０〜５．０×１０１２Ａｔｏｍ／ｃｍ２とする。
【００２５】
すなわち、ｐ型半導体ウェル領域１７の深い部分を形成するときは、イオン注入時のエネルギーを大きく、ボロンイオン濃度を小さくする。ｐ型半導体ウェル領域１７の浅い部分を形成するときは、イオン注入時のエネルギーを小さく、ボロンイオン濃度を大きくするように調整する。
なお、従来一般的なＣＭＯＳトランジスタにおけるｐ型半導体ウェル領域の不純物濃度は、１〜５×１０１３Ａｔｏｍ／ｃｍ２程度である。これに対して、本実施の形態の上記図５の工程においけるｐ型半導体ウェル領域１７の不純物濃度は、１０１１、１０１２Ａｔｏｍ／ｃｍ２のオーダであり、従来の１／１０程度に当たる。
【００２６】
次に、図６に示すように、画素部トランジスタ領域１２及びＣＭＯＳロジック回路領域３０の第１のＭＯＳトランジスタ形成領域３１の浅い位置に、第１導電型であるｐ型の半導体ウェル領域３１を形成する。新たに形成されたｐ型半導体ウェル領域１８は、画素部トランジスタ領域１２及びＣＭＯＳロジック回路領域３０の第１のＭＯＳトランジスタ形成領域３１においては、先に形成されたｐ型半導体ウェル領域１７上に重なるように形成される。すなわち、ｐ型半導体ウェル１７が第１層を形成し、ｐ型半導体ウェル領域１８が第２層を形成する多層構造となる。なお、本実施の形態では２層構造であるが、層の枚数はこれに限るものではない。
【００２７】
この場合、新たに形成されたｐ型半導体ウェル領域１８のセンサ部領域側の端部が、先に形成された半導体ウェル領域１７よりも０．１〜０．５μｍ程度長くなるように形成される。
【００２８】
本例では、フォトレジスト法を用いて第１導電型のｐ型半導体ウェル領域１８を形成する。具体的には、センサ部領域１１及びＣＭＯＳロジック回路領域３０の第２のＭＯＳトランジスタ形成領域３２上にレジストマスク１６を形成し、ｐ型不純物イオンとしてのボロン（Ｂ）イオンを注入する。この際には、前述したｐ型半導体ウェル領域１７を形成したときに比べ、センサ部領域１１上に形成したレジストマスク１６をセンサ部領域の内側へ０．１〜０．５μｍ程度延長して形成する。これは、イオン注入後の熱工程を経る場合、素子分離領域１４、例えば素子分離酸化膜にボロンイオンが吸収され、フォトダイオード周囲のピンニングが弱まるのを防ぐためである。ｐ型半導体ウェル領域１７を上記パターンで形成することで、フォトダイオード周囲のピンニングを高く維持でき、暗電流を低減できる。
【００２９】
イオン注入は、従来のイオン注入の濃度よりも低い濃度で行う。また、一度のイオン注入で半導体ウェル領域１８を形成するのではなく、複数回に分けて行う。本実施の形態では、イオン注入を３回に分けて行う。１回目のイオン注入時には、イオン注入時のエネルギーを１５０ＫｅＶ〜２００ＫｅＶ、ボロンイオンの濃度を５．０×１０１２〜９．０×１０１２Ａｔｏｍ／ｃｍ２とする。２回目は、イオン注入時のエネルギーを６０ＫｅＶ〜１００ＫｅＶ、ボロンイオンの濃度を５．０×１０１２〜９×１０１２Ａｔｏｍ／ｃｍ２とする。３回目は、イオン注入時のエネルギーを２０ＫｅＶ〜５０ＫｅＶ、ボロンイオンの濃度を２．０×１０１２〜２０×１０１２Ａｔｏｍ／ｃｍ２とする。また、２０ＫｅＶ〜５０ＫｅＶのエネルギーでボロンイオンを注入することにより、トランジスタのチャネル領域の不純物濃度を制御して、画素部トランジスタ領域１２の画素部トランジスタ３５，３６及びＣＭＯＳロジック回路領域の第１のＭＯＳトランジスタ３１、すなわちn型トランジスタの閾値を調整する。
【００３０】
ここで、上述のシリコン半導体基板１３の不純物濃度は１０１２Ａｔｏｍ／ｃｍ２のオーダに設定される。また、ｐ型半導体ウェル領域１７及び１８の不純物濃度としては、それぞれ１×１０１１Ａｔｏｍ／ｃｍ２〜５×１０１２Ａｔｏｍ／ｃｍ２ に設定することが好ましい。下限の１×１０１１Ａｔｏｍ／ｃｍ２より少ないと、空乏層の広がりが大きくなり過ぎ、周辺回路のＭＯＳトランジスタの耐圧を下げる。また、上限の５×１０１２Ａｔｏｍ／ｃｍ２を超えると、ｐ型半導体ウェル領域１７、１８のイオン注入後の熱処理でのフォトダイオード形成領域側への横方向拡散が大きくなり、フォトダイオード１の面積が縮小し、画素特性、つまり飽和信号量（フォトダイオードの最大取り扱い電荷量）が下がる。
【００３１】
次に、図７に示すように、ＣＭＯＳロジック回路領域３０の第２のＭＯＳトランジスタ形成領域３２に対応する半導体基板１３の深い位置に、第１導電型であるｐ型の半導体ウェル領域１９を形成する。
【００３２】
本例では、フォトレジスト法を用いてｐ型半導体ウェル領域１９を形成する。具体的には、センサ部領域１１、画素部トランジスタ領域１２及びＣＭＯＳロジック回路領域３０の第１のＭＯＳトランジスタ形成領域３１上にレジストマスク１６を形成し、ｐ型不純物イオンとしてのボロン（Ｂ）イオンを注入する。本形態のイオン注入は、イオン注入時のエネルギーを０．６ＭｅＶ〜１．０ＭｅＶ、ボロンイオンの濃度を１．０〜１０×１０１３Ａｔｏｍ／ｃｍ２で行う。
【００３３】
次に、図８に示すように、ＣＭＯＳロジック回路領域３０の第２のＭＯＳトランジスタ形成領域３２の浅い位置に、第２導電型であるｎ型の半導体ウェル領域２０を形成する。新たに形成されたｎ型半導体ウェル領域２０は、先に形成されたｐ型半導体ウェル領域１９上に形成される。
【００３４】
本実施の例では、フォトレジスト法を用いてｎ型半導体ウェル領域２０を形成する。具体的には、センサ部領域１１、画素部トランジスタ領域１２及びＣＭＯＳロジック回路領域３０の第１のＭＯＳトランジスタ形成領域３１上にレジストマスク１６を形成し、ｎ型不純物イオンとしてのリン（Ｐ）イオンを注入する。この場合、前述したｐ型の半導体ウェル領域１９を形成したときと同じレジストマスク１６を使用することができる。本実施の形態のイオン注入は、イオン注入時のエネルギーを４００ＫｅＶ〜６００ＫｅＶ、リンイオンの濃度を１．０×１０１３〜５．０×１０１３Ａｔｏｍ／ｃｍ２で行う。
【００３５】
すなわち、ＣＭＯＳロジック回路領域の第２のＭＯＳトランジスタ形成領域３２には、ｎ型の半導体ウェル領域２０とｐ型の半導体ウェル領域１９からなるダブルウェル構造が形成される。このｐ型の半導体ウェル領域１９により、ｎ型の半導体基板１３とｎ型の半導体ウェル領域２０とを電気的に分離することができる。なお、ｎ型半導体基板１３とｎ型の半導体ウェル領域２０とを電気的に分離する必要がない場合には、前述したｐ型の半導体ウェル領域１９を設ける必要はない。
【００３６】
以後の工程は、一般的なＣＭＯＳ固体撮像装置のプロセスに従う。例えば、イオン注入工程、アニール処理といった熱工程、その他の工程を有して、ＭＯＳトランジスタ、フォトダイオード、層間絶縁膜、多層配線等を形成する。すなわち、図２に示すように、ＣＭＯＳロジック回路領域３０のｎ型半導体ウェル領域２０及びｐ型半導体ウェル領域１８上には、ゲート絶縁膜１２１を介してそれぞれポリシリコン膜によるゲート電極１２３及び１２２が形成される。第１のＭＯＳトランジスタ領域３１におけるｐ型半導体ウェル領域１８には、ゲート電極１２２を挟んでｎ−領域１２４及びｎ＋領域１２５からなるＬＤＤ構造のソース・ドレイン領域が形成され、周辺回路トランジスタとしてのｎチャネルＭＯＳトランジスタＴｒ３３が形成される。第２のＭＯＳトランジスタ領域３２におけるｎ型半導体ウェル領域２０には、ゲート電極１２３を挟んでｐ−領域１２６及びｐ＋領域１２７からなるＬＤＤ構造のソース・ドレイン領域が形成され、周辺回路トランジスタとしてのｐチャネルＭＯＳトランジスタＴｒ３４が形成される。これら、ｎ−領域１２４、ｐ−領域１２６は、ゲート電極をマスクにイオン注入で形成される。ｎ＋領域１２５、ｐ＋領域１２７は、ゲート電極及びサイドウォール１４０をマスクにしてイオン注入で形成される。このｐ型ＭＯＳトランジスタＴｒ３４とｎ型ＭＯＳトランジスタＴｒ３３とでＣＯＭＳトランジスタが構成される。
【００３７】
各ＭＯＳトランジスタＴｒ３３、Ｔｒ３４のゲート電極１２２、１２３の側壁には、第１の絶縁膜１２８、第２の絶縁膜１２９及び第３の絶縁膜１３０の３層構造のサイドウォール１４０が形成される。第１及び第３の絶縁膜１２８及び１３０は、例えばシリコン酸化膜で形成し、第２の絶縁膜１２９は、例えばシリコン窒化膜で形成することができる。
【００３８】
ソース・ドレイン領域を構成するｎ−領域１２４、ｐ−領域１２６は、ゲート電極１２２、１２３をマスクにしたイオン注入によりセルフアラインで形成される。ｎ＋領域１２５、ｐ＋領域１２７は、サイドウォール１４０及びゲート電極１２２、１２３をマスクにしたイオン注入によりセルフアラインで形成される。そして、各ＭＯＳトランジスタＴｒ３３、Ｔｒ３４のゲート電極１２２、１２３の表面及びソース・ドレイン領域のｎ＋領域１２５、ｐ＋領域１２７の表面には、高融点金属シリサイド層、例えばコバルトシリサイド（ＣｏＳｉ）層１３１が形成される。
【００３９】
図２に示すように、画素領域１０におけるｐ型半導体ウェル領域１５，１７，１８で囲われたセンサ部領域１１には、そのｎ型半導体領域１３より不純物濃度の高いｎ＋半導体領域２２が形成される。ｎ型半導体領域２１は、半導体基板１３の深い位置にイオン注入で形成されたｐ型半導体ウェル領域１５で分離された半導体基板１３の一部である。基板表面にはｎ型半導体領域２２に接するように暗電流の低減を目的として不純物濃度の高いｐ＋半導体領域２３（いわゆるｐ＋アキミュレーション層）画形成される。ｐ型半導体ウェル１５、ｎ型半導体領域２１、２２及びｐ＋半導体領域２３によって、センサ部としてのフォトダイオード１が形成される。このフォトダイオード１によれば、界面にｐ＋半導体領域２３が形成されるので暗電流を低減し、白点の発生を防止することができる。
【００４０】
一方、画素部トランジスタ領域１２には、ゲート絶縁膜２２１を介して例えばポリシリコン膜によるゲート電極２２２，２２３、２２４が形成され、各ゲート電極を挟んでｎ−領域２２６とｎ＋領域２２７からなるＬＤＤ構造のソース・ドレイン領域が形成される。これによって、画素部トランジスタとしての複数のｎチャネルＭＯＳトランジスタ、例えばフォトダイオード１のセンサ部の信号電荷を読み出すための読み出し用ＭＯＳトランジスタＴｒ３５、リセット用ＭＯＳトランジスタ及び増幅用ＭＯＳトランジスタＴｒ３６、Ｔｒ３７が形成される。すなわち、画素部トランジスタ領域上にあるＭＯＳトランジスタＴｒ３５、Ｔｒ３６、Ｔｒ３７と、ＣＭＯＳロジック回路領域３０の第１のＭＯＳトランジスタ形成領域３１上のトランジスタＴｒ３３とは、同一の導電性を有している。本実施の形態のトランジスタの導電性は、第２導電型としてのｎ型である。
【００４１】
そして、フォトダイオード１上及びＭＯＳトランジスタＴｒ３５、Ｔｒ３６、Ｔｒ３７のゲート電極２２２、２２３、ソース・ドレイン領域上を被覆するように第１の絶縁膜２２８及び第２の絶縁膜２２９が堆積され、各ゲート電極２２２、２２３,２２４の側壁に第３の絶縁膜２３０によるサイドウォール２４０が形成される。ソース・ドレイン領域を構成するｎ−領域２２６は、ゲート電極２２２，２２３、２２４をマスクにしたイオン注入によりセルフアラインで形成される。ソース・ドレイン領域を構成するｎ＋領域２２７は、ゲート電極２２２，２２３，２２４とサイドウォール２４０をマスクにしたイオン注入によりセルフアラインで形成される。なお、画素部トランジスタ領域１２に形成されたＭＯＳトランジスタＴｒ３５、Ｔｒ３６、Ｔｒ３７では、ゲート電極２２２、２２３、２２４上及びｎ＋領域上に高融点金属シリサイド層は形成されていない。このようにして、図２に示す目的のＣＭＯＳ型固体撮像装置１００を得る。
【００４２】
本実施の形態による固体撮像装置１００によれば、ｐ型半導体ウェル領域１７を形成する不純物イオンの注入の際に、イオン注入の回数を複数回に分けて行うので、一回で打ち込むイオン濃度を低くすることができる。そのため、イオンの拡散係数が小さくなり、横方向へのイオンの拡散量が少なくなるため、センサ部領域１１への不純物イオンの拡散を防止できる。また、半導体ウェル領域の深さに応じて、イオン注入時のエネルギー及びイオン濃度を調整するので、横方向のイオンの拡散量を均一にすることができる。このため、注入されたイオンが、フォトダイオード１のセンサ部に拡散して画像蓄積領域の容積を狭めることを防ぎ、センサ部の飽和信号量（Ｑｓ）が小さくなることを防止できる。
【００４３】
また、画素部トランジスタ領域１２とＣＭＯＳロジック回路領域３０でトランジスタを形成する際に使用する半導体ウェル領域を共通に形成したので、画素部トランジスタ領域１２のｐ型半導体ウェル領域１７，１８と、ＣＭＯＳロジック回路領域３０のｐ型半導体ウェル領域１７，１８とを別々に形成する必要がなくなり、半導体基板上にフォトリソグラフィによるマスクを形成する工程と、半導体ウェル領域を形成するための不純物イオンのインプラント工程を削減することができる。
【００４４】
製造方法においても、従来の半導体装置の製造方法と比較して、少なくとも1回分のフォトリソグラフィ工程と、不純物イオンの注入工程を削減することができる。従って、半導体装置の製造コストを安くすることができる。また、センサ部の電荷蓄積面積を小さくすることなく半導体装置を製造することができる。
【００４５】
多層構造のうち最上層部分に該当するｐ型の半導体ウェル領域１８の端部のみをセンサ部領域１１側へ延ばすことにより、素子分離領域１４の下で生じる空乏層を狭くして、センサ部領域１１の周囲における電位を安定させ、リーク電流の発生を防ぎ、白点を減少させうることができる。また、最上層部以外の層１７は、画素領域へ延ばす必要はないので、フォトダイオード１のセンサ部の電荷蓄積領域２１，２２を狭めることはなく、必要な飽和信号量（Ｑｓ）を維持することができる。また、製造方法においても、フォトダイオードの飽和信号量（Ｑｓ）を小さくすることなく半導体層装置を作ることができる。
【００４６】
また、ｐ型半導体ウェル領域を多層構造で構成するので、必要に応じて各層の長さを調整することができる。本実施の形態では、最上層のｐ型半導体ウェル領域１８のみセンサ部領域１１へ延長したので、リーク電流の発生を防止できるとともに、下層のｐ型半導体ウェル領域１７は延長しないので、センサ部のｎ型半導体ウェル領域２１、２２は減少することがない。従って、フォトダイオード１の飽和信号量（Ｑｓ）が小さくなることはない。
【００４７】
さらに、ＣＭＯＳロジック回路領域３０におけるＭＯＳトランジスタＴｒ３３、Ｔｒ３４では、高融点金属シリサイド層１３１を有するので、素子の微細化とともに、寄生抵抗の削減が図られ、高速動作、消費電力の低減を可能にする。一方、画素部トランジスタ領域１２におけるＭＯＳトランジスタＴｒ３５、Ｔｒ３６では、高融点金属シリサイド層を有しないので、ＭＯＳトランジスタＴｒ３５、Ｔｒ３６における高融点金属に起因する接合リークが抑制される。
【００４８】
図９Ａに、一般的なｐ型半導体ウェル領域を用いた場合と、本実施の形態のｐ型半導体ウェル領域を用いた場合との、周辺回路のｎ型ＭＯＳトランジスタにおけるゲート電圧―ドレイン電流特性を比較して示す。また、図９Ｂに、一般的なｐ型半導体ウェル領域を用いた場合と、本実施の形態のｐ型半導体ウェル領域を用いた場合との、周辺回路のｎ型ＭＯＳトランジスタにおける耐圧、すなわちゲート電圧０Ｖのときのドレイン電圧−ドレイン電流特性を比較して示す。実線は本実施の形態のＭＯＳトランジスタ、破線は一般的なＭＯＳトランジスタである。
図９Ａに示すように、本実施の形態は、ゲート電圧―ドレイン電流特性が従来と同程度であることが認められる。また、図９Ｂに示すように、本実施の形態は、トランジスタ耐圧に著しい低下を引き起こさないことが認められる。
【００４９】
また、図示しないが、フォトダイオードの飽和信号量及び白点発生についても、本実施の形態は従来と同程度であることが認められた。
【００５０】
従って、本実施の形態のＣＭＯＳ固体撮像装置１００は、周辺回路のｎ型ＭＯＳトランジスタの特性を従来と同様に維持すると同時に、白点の低減を図り、フォトダイオードにおける飽和信号量を増大して撮像特性を高め、しかも、製造工程数を削減できる、ＣＭＯＳ固体撮像装置及びその製造方法を提供できるものである。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る半導体装置をＣＭＯＳ固体撮像装置に適用した実施の形態を示すように、概略構成図である。
【図２】図１の画素部と周辺回路部を含むＡ―Ａ線上の一実施の形態の断面図である。
【図３】本発明に係る半導体装置の製造方法をＣＭＯＳ固体撮像装置の製造に適用した実施の形態を示す製造工程図（その１）である。
【図４】本発明に係る半導体装置の製造方法をＣＭＯＳ固体撮像装置の製造に適用した実施の形態を示す製造工程図（その２）である。
【図５】本発明に係る半導体装置の製造方法をＣＭＯＳ固体撮像装置の製造に適用した実施の形態を示す製造工程図（その３）である。
【図６】本発明に係る半導体装置の製造方法をＣＭＯＳ固体撮像装置の製造に適用した実施の形態を示す製造工程図（その４）である。
【図７】本発明に係る半導体装置の製造方法をＣＭＯＳ固体撮像装置の製造に適用した実施の形態を示す製造工程図（その５）である。
【図８】本発明に係る半導体装置の製造方法をＣＭＯＳ固体撮像装置の製造に適用した実施の形態を示す製造工程図（その６）である。
【図９】Ａ，Ｂ  本発明と従来例とを比較した周辺回路のｎ型ＭＯＳトランジスタのゲート電圧−ドレイン電流特性図、及び耐圧特性図である。
【図１０】従来のＣＭＯＳ固体撮像装置の画素部と周辺回路部を含む断面図である。
【符号の説明】
【００５２】
１  フォトダイオード
１０，３１０  画素領域
１１  センサ部領域
１２  画素部トランジスタ領域
１７、１８，１９  第１導電型（ｐ型）半導体ウェル領域
２０  第２導電型（ｎ型）半導体ウェル領域
２１、２２  ｎ型半導体ウェル領域
２３  ｐ型半導体ウェル領域
３０，３３０  ＣＭＯＳロジック回路領域
３１，３３１  第１のＭＯＳトランジスタ形成領域
３２、３３２  第２のＭＯＳトランジスタ形成領域
Ｔｒ３３  ｎ型ＭＯＳトランジスタ
Ｔｒ３４  ｐ型ＭＯＳトランジスタ
Ｔｒ３５  読み出し用ＭＯＳトランジスタ
Ｔｒ３６  リセット用トランジスタ
Ｔｒ３７  増幅用トランジスタ
１００  固体撮像装置
１０１  画素
１０２  撮像装置
１０３  ＣＭＯＳロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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