(57)【要約】【課題】  同一ショット領域内におけるパターンの合わせ精度を均一化できるようにする。【解決手段】  ＢＯＸマークＢＸ１、ＢＸ２を同一のショット領域ＳＨ内のスクライブラインＳＣ上の複数箇所に配置し、複数箇所に配置されたＢＯＸマークＢＸ１、ＢＸ２の合わせ位置を計測し、その計測結果に基づいて、ショット領域ＳＨを露光する時のステッパのオフセット量を設定し、その設定されたオフセット量に基づいて、ショット領域ＳＨを露光する時のステッパ位置決め制御を行う。【選択図】      図１
2006190742.tif 000002
【特許請求の範囲】
【請求項１】
合わせ位置測定用マークが同一のショット領域内のスクライブライン上の複数箇所に配置されていることを特徴とする半導体装置。
【請求項２】
ウェハ上の同一のショット領域内のスクライブライン上の複数箇所に合わせ位置測定用マークを形成する工程と、
前記複数箇所に配置された合わせ位置測定用マークの合わせ位置を計測する工程と、
前記複数の合わせ位置測定用マークの計測結果に基づいて、前記ショット領域を露光する時の露光装置のオフセット量を設定する工程と、
前記設定されたオフセット量に基づいて、前記ショット領域を露光する時の前記露光装置の位置決め制御を行うステップとを備えることを特徴とする半導体装置の製造方法。
【請求項３】
ウェハ上の同一のショット領域内のスクライブライン上の複数箇所にモニタ用パターンを形成する工程と、
前記モニタ用パターンとエッジの位置が異なるようにそれぞれ配置されたレジストパターンを形成する工程と、
前記複数箇所に配置されたモニタ用パターンとレジストパターンのエッジ間の間隔をそれぞれ計測する工程と、
前記複数箇所で計測されたモニタ用パターンとレジストパターンのエッジ間の間隔の計測結果に基づいて、前記ショット領域を露光する時の露光装置のオフセット量を設定する工程と、
前記設定されたオフセット量に基づいて、前記ショット領域を露光する時の前記露光装置の位置決め制御を行うステップとを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記モニタ用パターンと前記レジストパターンとはＢＯＸ状に形成され、前記レジストパターンのサイズが前記モニタ用パターンのサイズよりも小さくなるようにして、前記レジストパターンが前記モニタ用パターン上に重なるように配置されていることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＢＯＸマークなどの合わせ位置測定用マークをウェハ上に配置する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、レジストパターンがウェハ上の所定の位置に配置されているかを測定するために、ウェハ上に既に形成されたパターンを基準としてレジストパターンのｘ方向およびｙ方向の位置を測定するためのＢＯＸマークをウェハ上に形成することが行われている。
また、例えば、特許文献１には、一括露光用位置合わせマークおよび縮小投影露光用位置合わせマークをウェハ上にそれぞれ複数配置し、フォトリソグラフィー工程での必要に応じて、一括露光用位置合わせマークおよび縮小投影露光用位置合わせマークのいずれかを選択して使用できるようにすることで、ミックス・アンド・マッチ法を的確に利用できるようにする方法が開示されている。
【特許文献１】特開２００２−１８４６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のＢＯＸマークの配置方法では、各ショット領域においてＢＯＸマークが一箇所しか配置されていない。このため、ステッパ間におけるローテーションズレ、ディストーションズレあるいはスケーリングズレの違いによって、同一ショット領域内においても、ＢＯＸマークから離れた位置では、ウェハ上に形成されるパターンの合わせ精度が劣化するという問題があった。
【０００４】
例えば、片側ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）オフセット構造を持つ高耐圧トランジスタでは、多結晶シリコン加工時のレジストの合わせ精度でチャネル長が決まるため、高耐圧トランジスタのウェハ上での配置位置によって、駆動能力にばらつきが発生することがあった。
また、特許文献１に開示された方法では、位置合わせマークは、フォトリソグラフィー工程におけるフォトマスクとウェハとの位置合わせに用いられるもので、フォトリソグラフィー工程後において、レジストパターンがウェハ上の所定の位置に配置されているかを測定することはできない。このため、ステッパ間におけるローテーションズレ、ディストーションズレあるいはスケーリングズレの違いを考慮して、各ショット領域における合わせ位置を補正することはできず、同一ショット領域内においても、位置合わせマークから離れた位置での位置合わせ精度を改善することができないという問題があった。
【０００５】
そこで、本発明の目的は、同一ショット領域内におけるパターンの合わせ精度を均一化することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、合わせ位置測定用マークが同一のショット領域内のスクライブライン上の複数箇所に配置されていることを特徴とする。
これにより、合わせ位置測定用マークを同一のショット領域内の離れた位置に配置することが可能となり、同一のショット領域内においても、互いに離れた位置の合わせ精度を測定することが可能となる。このため、ステッパにおいてローテーションズレ、ディストーションズレあるいはスケーリングズレが発生する場合においても、同一ショット領域内におけるパターンの合わせ精度を均一化することが可能となり、合わせ位置測定用マークから離れた位置での位置合わせ精度を向上させることができる。この結果、多結晶シリコン加工時のレジストの合わせ精度のバラツキを低減することが可能となり、片側ＬＯＣＯＳオフセット構造を持つ高耐圧トランジスタのチャネル長のバラツキを低減させることが可能となることから、高耐圧トランジスタの単位面積当たりの駆動能力を高めることを可能としつつ、高耐圧トランジスタの駆動能力のばらつきを低減することができる。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法によれば、ウェハ上の同一のショット領域内のスクライブライン上の複数箇所に合わせ位置測定用マークを形成する工程と、前記複数箇所に配置された合わせ位置測定用マークの合わせ位置を計測する工程と、前記複数の合わせ位置測定用マークの計測結果に基づいて、前記ショット領域を露光する時の露光装置のオフセット量を設定する工程と、前記設定されたオフセット量に基づいて、前記ショット領域を露光する時の前記露光装置の位置決め制御を行うステップとを備えることを特徴とする。
【０００８】
これにより、同一のショット領域内における離れた位置の合わせ精度を測定することが可能となり、露光装置においてローテーションズレ、ディストーションズレあるいはスケーリングズレが発生する場合においても、同一ショット領域内におけるパターンの合わせ精度を均一化することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ウェハ上の同一のショット領域内のスクライブライン上の複数箇所にモニタ用パターンを形成する工程と、前記モニタ用パターンとエッジの位置が異なるようにそれぞれ配置されたレジストパターンを形成する工程と、前記複数箇所に配置されたモニタ用パターンとレジストパターンのエッジ間の間隔をそれぞれ計測する工程と、前記複数箇所で計測されたモニタ用パターンとレジストパターンのエッジ間の間隔の計測結果に基づいて、前記ショット領域を露光する時の露光装置のオフセット量を設定する工程と、前記設定されたオフセット量に基づいて、前記ショット領域を露光する時の前記露光装置の位置決め制御を行うステップとを備えることを特徴とする。
【０００９】
これにより、ウェハ上に既に形成されたモニタ用パターンを基準として、同一のショット領域内における離れた位置のレジストパターンの合わせ精度を測定することが可能となる。このため、露光装置においてローテーションズレ、ディストーションズレあるいはスケーリングズレが発生する場合においても、同一ショット領域内におけるレジストパターンの合わせ精度を均一化することが可能となり、レジストパターンの位置ズレのばらつきを低減することができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記モニタ用パターンと前記レジストパターンとはＢＯＸ状に形成され、前記レジストパターンのサイズが前記モニタ用パターンのサイズよりも小さくなるようにして、前記レジストパターンが前記モニタ用パターン上に重なるように配置されていることを特徴とする。
これにより、ｘ方向およびｙ方向の合わせ位置を１個のＢＯＸマークで計測することが可能となり、パターンの合わせ位置を精度よく計測することが可能となるとともに、同一ショット領域内におけるパターンの合わせ精度を均一化することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るウェハ上のＢＯＸマークの配置方法を示す平面図である。
図１において、ウェハＷには、チップ領域ＣＰが設けられ、各チップ領域ＣＰは、各チップ領域ＣＰを切り離すためのスクライブラインＳＣにて隔てられている。なお、チップ領域ＣＰには、トランジスタやダイオードや抵抗などの素子が形成される素子領域が設けられている。ここで、ウェハＷに設けられた複数のチップ領域ＣＰをカバーするように１ショット分のショット領域ＳＨが設定されている。そして、ステッパは、ウェハＷ上に塗布されたレジスト膜をショット領域ＳＨごとに露光することができる。
【００１２】
また、レジストパターンがウェハＷ上の所定の位置に配置されているかを測定するためのＢＯＸマークＢＸ１、ＢＸ２がウェハＷ上に形成されている。ここで、ＢＯＸマークＢＸ１、ＢＸ２は、同一のショット領域ＳＨ内のスクライブラインＳＣ上の複数箇所に配置される。なお、ＢＯＸマークＢＸ１、ＢＸ２は、同一のショット領域ＳＨ内において、できる限り離れた位置に配置することが好ましい。
【００１３】
そして、ウェハＷ上の同一のショット領域ＳＨ内のスクライブラインＳＣ上の複数箇所にＢＯＸマークＢＸ１、ＢＸ２が形成されると、複数箇所に配置されたＢＯＸマークＢＸ１、ＢＸ２の合わせ位置を計測する。なお、ＢＯＸマークＢＸ１、ＢＸ２の合わせ位置を計測には、例えば、光学顕微鏡やＳＥＭ(走査型電子顕微鏡)などを用いることができる。そして、複数箇所に配置されたＢＯＸマークＢＸ１、ＢＸ２の合わせ位置を計測すると、その計測結果に基づいて、ショット領域ＳＨを露光する時のステッパのオフセット量を設定することができる。そして、ステッパは、その設定されたオフセット量に基づいて、ショット領域ＳＨを露光する時のレチクルとウェハＷとの間の位置決め行うことができる。
【００１４】
これにより、ＢＯＸマークＢＸ１、ＢＸ２を同一のショット領域ＳＨ内の離れた位置に配置することが可能となり、同一のショット領域ＳＨ内においても、互いに離れた位置のレジストパターンの合わせ精度を測定することが可能となる。このため、ステッパにおいてローテーションズレ、ディストーションズレあるいはスケーリングズレが発生する場合においても、同一ショット領域ＳＨ内におけるレジストパターンの合わせ精度を均一化することが可能となり、ＢＯＸマークＢＸ１、ＢＸ２から離れた位置での位置合わせ精度を向上させることができる。
【００１５】
図２（ａ）は、本発明の一実施形態に係るＢＯＸマークＢＸ１、ＢＸ２の構成を示す平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ´線で切断した断面図である。
図２において、半導体基板１上のスクライブ領域には、ＢＯＸ状に開口された素子分離膜２が同一ショット領域ＳＨ内に複数箇所に形成され、素子分離膜２の内側には、ＢＯＸ状に形成されたレジストパターン３がそれぞれ配置されている。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。ここで、素子分離膜２とレジストパターン３のエッジは、ｘ方向およびｙ方向のそれぞれｘ１、ｙ１だけ隔てて配置されている。そして、素子分離膜２の内側にレジストパターン３を形成した後、素子分離膜２とレジストパターン３との間隔ｘ１、ｙ１を同一ショット領域ＳＨ内の複数箇所で計測し、その計測結果に基づいて、ショット領域ＳＨを露光する時のステッパのオフセット量を設定することができる。
【００１６】
これにより、ｘ方向およびｙ方向の合わせ位置を１個のＢＯＸマークで計測することが可能となり、レジストパターンの合わせ位置を精度よく計測することが可能となるとともに、同一ショット領域ＳＨ内におけるレジストパターンの合わせ精度を均一化することが可能となる。
図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１７】
図３（ａ）において、半導体基板１１の表面の熱酸化を行うことにより、半導体基板１１上に犠牲酸化膜１２を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１２上に酸化防止膜１３を成膜する。なお、酸化防止膜１３としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、犠牲酸化膜１２および酸化防止膜１３をパターニングし、素子分離領域の半導体基板１１を露出させるとともに、オフセットドレイン層１５が形成される半導体基板１１を露出させる。
【００１８】
次に、図３（ｂ）に示すように、酸化防止膜１３をマスクとして半導体基板１１にイオン注入を選択的に行うことにより、オフセットドレイン層１５を半導体基板１１に形成する。そして、酸化防止膜１３をマスクとして半導体基板１１の表面の熱酸化を選択的に行うことにより、素子分離領域およびオフセットドレイン層１５上に素子分離膜１４を形成する。
【００１９】
次に、図３（ｃ）に示すように、犠牲酸化膜１２および酸化防止膜１３のエッチングを行うことにより、犠牲酸化膜１２および酸化防止膜１３を半導体基板１１から除去する。
次に、図３（ｄ）に示すように、半導体基板１１の表面の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１６を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１６が形成された半導体基板１１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、一端がオフセットドレイン層１５上にかかるように配置されたゲート電極１７を半導体基板１１上に形成する。
【００２０】
次に、ゲート電極１７および素子分離膜１４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ゲート電極１７の一方の側に配置された高濃度不純物導入層からなるソース１８ａを半導体基板１１に形成するとともに、オフセットドレイン層１５の他方の側に配置された高濃度不純物導入層からなるドレイン層１８ｂを半導体基板１１に形成する。
【００２１】
ここで、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングする場合、ＢＯＸマークを同一のショット領域内のスクライブライン上の複数箇所に配置することができる。そして、その複数箇所に配置されたＢＯＸマークの配置位置の計測結果に基づいて、多結晶シリコン層をパターニングするための各ショット領域におけるレジスト膜の露光位置を設定することができる。
【００２２】
これにより、多結晶シリコン加工時のレジストパターンの合わせ精度のバラツキを低減することが可能となり、片側ＬＯＣＯＳオフセット構造を持つ高耐圧トランジスタのチャネル長のバラツキを低減させることが可能となる。この結果、高耐圧トランジスタの単位面積当たりの駆動能力を高めることを可能としつつ、高耐圧トランジスタの駆動能力のばらつきを低減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るＢＯＸマークの配置方法を示す平面図。
【図２】本発明の一実施形態に係るＢＯＸマークの構成を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２４】
Ｗ  ウェハ、ＳＨ  ショット領域、ＣＰ  チップ領域、ＳＣ  スクライブライン、  ＢＸ１、ＢＸ２  ＢＯＸマーク、１、１１  半導体基板、２、１４  素子分離膜、３  フォトレジスト、１２  犠牲酸化膜、１３  酸化防止膜、１５  オフセットドレイン層、１６  ゲート酸化膜、１７  ゲート電極、１８ａ  ソース層  １８ｂ  ドレイン層
【図１】
2006190742.tif 000003
【図２】
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【図３】
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