(57)【要約】【課題】従来のオンシリコンＭＩＳ容量では、Ｎ型の高濃度不純物層がＰ型シリコン基板と接合を形成するため、ＧＨｚ帯程度以上のレベルの高周波で使用したときに、接合容量を通じて基板と電気的に結合し、基板をＧＮＤに落とすための集積回路上の基板コンタクトに到るまでの間に大きな寄生抵抗が加わることになり、ＭＩＳ容量のＱ値(quality factor)を高周波側で劣化させるという課題を解決し、Ｑ値の減少を極力少なくした半導体装置を提供する。【解決手段】ＭＩＳ構造の容量の下部で、かつＰ型シリコン基板からなる半導体基板１０１とエピタキシャル層１０２との接合を境としてエピタキシャル層１０２側で、しかもその接合界面付近に位置するように、エピタキシャル層１０２と同一の導電型でかつ高抵抗な拡散層あるいはノンドープ層からなるノンドープ層／Ｎ型高抵抗層１１０を具備することによって、接合容量あるいは寄生抵抗を減少させる。【選択図】図１
2006196754.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に位置し前記半導体基板とは導電型の異なる半導体層とを具備し、前記半導体層上にＭＩＳ構造の容量を形成した半導体装置であって、
前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体層側の位置で、しかも前記半導体基板と前記半導体層の接合界面付近の位置に、前記半導体層と同一の導電型でかつ前記半導体層より高抵抗な拡散層、あるいはノンドープ層を具備したことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に位置し前記半導体基板とは導電型の異なる半導体層とを具備し、前記半導体層上にＭＩＳ構造の容量を形成した半導体装置であって、
前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体基板側の位置で、しかも前記半導体基板と前記半導体層の接合界面付近の位置に、前記半導体基板と同一の導電型でかつ前記半導体基板より高抵抗な拡散層、あるいはノンドープ層を具備したことを特徴とする半導体装置。
【請求項３】
半導体基板と、前記半導体基板上に位置し前記半導体基板とは導電型の異なる半導体層とを具備し、前記半導体層上にＭＩＳ構造の容量を形成した半導体装置であって、
前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体基板側の位置で、しかも前記半導体基板と前記半導体層の接合付近における接合界面に接した位置に、前記半導体層と同一の導電型でかつ前記半導体層より高抵抗な拡散層を具備したことを特徴とする半導体装置。
【請求項４】
半導体基板と、前記半導体基板上に位置し前記半導体基板とは導電型の異なる半導体層とを具備し、前記半導体層上にＭＩＳ構造の容量を形成した半導体装置であって、
前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体基板側の位置で、しかも前記半導体基板と前記半導体層の接合付近における接合界面と離れた位置に、前記半導体基板と同一の導電型でかつ前記半導体基板より低抵抗な拡散層を具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板と導電型の異なる半導体層上に形成されたＭＩＳ構造の容量をＧＨｚ帯程度の高周波で用いたときに、基板と半導体層の接合容量を介して基板と電磁的に結合し、基板の接地点に達するまでに高い寄生抵抗が生ずることによりＱ値(quality factor)が減少することを、接合容量を減少させ、あるいは基板の接地点までの寄生抵抗を減少させることにより防ぎ、従来に比べ高いＱ値を実現する半導体装置に関するものである。
【背景技術】
【０００２】
半導体分野、特にシリコン基板上にバイポーラトランジスタによるアナログ集積回路を形成する分野の場合、バイポーラトランジスタとともにＭＩＳ容量が形成されるのが普通であるが、その際、Ｐ型シリコン基板上にＮ型エピタキシャル層を形成し、このＮ型エピタキシャル層の表面を酸化し、酸化膜の上にポリシリコンなどの導電性の材料を用いて電極を形成することによりＭＩＳ容量を形成する。バイポーラトランジスタの部分には、バイポーラトランジスタの埋め込みコレクタ形成のため、シリコン基板の表面に予め高濃度のＮ型埋め込み層を形成した後、エピタキシャル層を形成するため、シリコン基板とエピタキシャル層の界面付近ではＮ型不純物濃度が大きいが、界面から表面に向かうほどエピタキシャル層のＮ型不純物濃度は低くなるのが普通である。しかしＭＩＳ容量の場合、容量酸化膜の下部が高抵抗であるとデバイスのＱ値などＡＣ特性に不利に作用するので、容量下部のＮ型不純物濃度を上げて低抵抗にすることが従来行われてきた。
【０００３】
ＭＩＳ容量が形成された半導体装置の従来技術として、特許文献１に記載されたものがある。
【０００４】
図５は従来のＭＩＳ容量を有する半導体装置の構造を示す断面図であり、５０１は導電型の半導体基板を示す。ここで以下の説明においては、半導体基板５０１としてＰ型のシリコン基板を例にとって説明するが、Ｎ型シリコン基板の場合には、以下に現れる伝導型をすべて逆にすれば、同じ発明の効果が現れる。
【０００５】
半導体基板５０１は、インゴットと呼ばれる、ある結晶軸方向付近に回転対称軸を持つ円柱形状の単結晶から、前記回転対称軸と垂直な平面で、５００μｍから１０００μｍ程度の厚さに切り出したウェーハからなり、図５はそのようなウェーハ上に形成された従来のＭＩＳ容量付近のデバイス断面を表している。なお、各種の製造工程を経て集積回路を形成したのち、ウェーハ上のスクライブラインでウェーハをダイに切り分け、樹脂によるモールドなどの最終のパッケージ形態を形成する工程に入るが、ウェーハをダイに切り分ける前に、ウェーハ裏面を厚さ２００μｍから４００μｍ程度まで削り、集積回路の製造工程でウェーハ裏面に付いた各種の膜や裏面に拡散された不純物等を取り除き、ダイ裏面とリードフレームとの密着性や導通などを良くするため、最終のウェーハの厚みは、製造開始時点と異なるのが普通である。
【０００６】
Ｐ型シリコン基板である半導体基板５０１上に、半導体基板５０１の結晶軸と軸が揃うように、Ｎ型のシリコン単結晶をエピタキシャル成長させてＮ型エピタキシャル層５０２を形成する。ここでＮ型エピタキシャル層５０２を半導体基板５０１上に形成する前に、通常はバイポーラトランジスタ部分の埋め込みコレクタ形成のためにＮ型の高濃度不純物層を形成するが、ＭＩＳ容量の構造を説明するためには必要ないので図示することは省略する。
【０００７】
Ｎ型エピタキシャル層５０２が形成された後でＰ型高濃度不純物層５０３が形成される。Ｐ型高濃度不純物層５０３の形成後、Ｎ型高濃度不純物層５０４と酸化膜絶縁層５０５を形成する。Ｎ型高濃度不純物層５０４と酸化膜絶縁層５０５を形成する順番は、製造工程によって前後してもかまわない。Ｎ型高濃度不純物層５０４は、バイポーラトランジスタ部分の埋め込みコレクタの引き出し電極部として用いられるＮ型の高濃度不純物層と共通の工程として形成されることが多いが、バイポーラトランジスタの特性の向上を図るためにはコレクタ部分の直列抵抗は小さい方が良く、Ｎ型高濃度不純物層５０４の不純物濃度プロファイルと埋め込みコレクタの不純物濃度プロファイルが十分オーバーラップするように深くすることがコレクタ部分の直列抵抗を小さくすることに効果があるため、Ｎ型高濃度不純物層５０４は半導体基板５０１に達する深さまで形成される。
【０００８】
また、Ｐ型高濃度不純物層５０３と酸化膜絶縁層５０５を併せて、デバイス間の電気的干渉を起こさないための分離領域を形成する。さらにＮ型高濃度不純物層５０４の上に誘電体膜５０６を形成し、この誘電体膜５０６の上に高濃度に不純物をドープした半導体導電膜５０７を形成する。この半導体導電膜５０７上に形成したアルミ配線５０９がＭＩＳ容量の電極の一方となる。半導体導電膜５０７の形成後、絶縁膜５０８を形成し、さらにＮ型高濃度不純物層５０４に接する部分から電極を引き出すためアルミ配線５０９を施してＭＩＳ容量が完成する。
【０００９】
アルミ配線５０９によるＭＩＳ容量の電極の引き出しにおいて、半導体導電膜５０７に接する部分から引き出した電極を上部電極、Ｎ型高濃度不純物層５０４に接する部分から引き出した電極を下部電極と称することにする。ＭＩＳ容量の特性を評価する指標の１つとして、ＭＩＳ容量単体としてのＱ値が挙げられる。このＱ値は、ＭＩＳ容量を容量値Ｃと寄生抵抗Ｒの直列接続と考えた場合、（数１）の式のように与えられる。
（数１）
Ｑ＝１／（ωＣＲ）
（数１）中のωは容量に加わる電気信号の角周波数を表す。Ｑ値は、同じ容量値に対して大きい方がＭＩＳ容量の特性として優れている。ＭＩＳ容量の寄生抵抗Ｒに対する、ＭＩＳ容量の下部電極側のアルミ配線５０９と誘電体膜５０６の間に挟まれたシリコンのＮ型のエピタキシャル層部分の抵抗の寄与は大きく、図５に示す従来技術はＮ型の高濃度不純物層５０４を入れることにより、この部分の抵抗を下げ、Ｑ値を向上させている。
【特許文献１】特許第２７４３３６９号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した図５に示す従来のＭＩＳ容量では、Ｎ型の高濃度不純物層５０４がＰ型シリコン基板５０１と接合を形成するため、ＧＨｚ帯程度以上の高周波でＭＩＳ容量を使用したときに、接合容量を通じてＰ型の半導体基板５０１と電気的に結合し、半導体基板５０１をＧＮＤに落とすために、ＭＩＳ容量を搭載した集積回路上のどこかに設けた基板コンタクトに到るまでの間の、大きな寄生抵抗を介してＧＮＤに落ちる電気の経路が加わることになる。
【００１１】
このような寄生的な経路が加わると、ＭＩＳ容量の一方の電極から他方の電極に到る電気特性を容量値Ｃと寄生抵抗Ｒの直列接続と考えたとき、容量値Ｃと寄生抵抗Ｒが角周波数ω依存性を持って変動するようになり、Ｑ値は通常、容量値Ｃと寄生抵抗Ｒが一定であるとした場合より、角周波数ωが高いほど低下する。
【００１２】
すなわち、（数１）の式においてＣとＲを一定としたときは、式中に明示されている角周波数ωにより、角周波数ωが増加するとＱ値は双曲線に沿って減少する。しかし、Ｎ型高濃度不純物層５０４と半導体基板５０１との接合を介して上述の寄生的な経路の影響が顕著になってくると、（数１）の式のＣとＲも角周波数ω依存性を含み、角周波数ωが増加したとき、前記双曲線よりさらに速くＱ値が減少することになる。
【００１３】
したがってＧＨｚ帯程度以上のレベルの高周波を扱う回路などでは、Ｎ型高濃度不純物層５０４とＰ型シリコン基板５０１との接合を介したＱ値の減少を極力少なくすることが、回路の性能向上のために必要となる。
【００１４】
本発明は、このような問題点を解決し、Ｑ値の減少を極力少なくした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板上に位置し前記半導体基板とは導電型の異なる半導体層とを具備し、前記半導体層上にＭＩＳ構造の容量を形成した半導体装置であって、前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体層側の位置で、しかも前記半導体基板と前記半導体層の接合界面付近の位置に、前記半導体層と同一の導電型でかつ前記半導体層より高抵抗な拡散層、あるいはノンドープ層を具備したことを特徴とする。
【００１６】
また本発明の半導体装置は、前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体基板側の位置で、しかも前記半導体基板と前記半導体層の接合界面付近の位置に、前記半導体基板と同一の導電型でかつ前記半導体基板より高抵抗な拡散層、あるいはノンドープ層を具備したことを特徴とする。
【００１７】
また本発明の半導体装置は、前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体基板側の位置で、しかも前記半導体基板と前記半導体層の接合付近における接合界面に接した位置に、前記半導体層と同一の導電型でかつ前記半導体層より高抵抗な拡散層を具備したことを特徴とする。
【００１８】
また本発明の半導体装置は、前記ＭＩＳ構造の容量の下部の位置で、かつ前記半導体基板と前記半導体層の接合を境に前記半導体基板側の位置で、しかも前記半導体基板と前記半導体層の接合付近における接合界面と離れた位置に、前記半導体基板と同一の導電型でかつ前記半導体基板より低抵抗な拡散層を具備したことを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置によれば、ＭＩＳ構造の容量の下部に位置し、かつ半導体基板と、半導体基板の上の半導体基板とは導電型の異なる半導体層との接合を境に半導体層側に位置し、かつ接合界面付近に位置する、半導体層と同一の導電型でかつ半導体層より高抵抗な拡散層、あるいはノンドープ層により半導体基板と半導体層の接合容量を減少させることができる。
【００２０】
あるいは、ＭＩＳ構造の容量の下部に位置し、かつ半導体基板と半導体層の接合を境に半導体基板側に位置し、かつ接合界面付近に位置する、半導体基板と同一の導電型でかつ半導体基板より高抵抗な拡散層、あるいはノンドープ層により半導体基板と半導体層の接合容量を減少させることができる。
【００２１】
あるいはＭＩＳ構造の容量の下部に位置し、かつ半導体基板と半導体層の接合を境に半導体基板側に位置し、かつ接合付近に接合界面に接して位置する、半導体層と同一の導電型でかつ前記半導体層より高抵抗な拡散層により半導体基板と半導体層の接合容量を減少させることができる。
【００２２】
あるいはＭＩＳ構造の容量の下部に位置し、かつ半導体基板と半導体層の接合を境に半導体基板側に位置し、かつ接合付近に接合界面と離れて位置する、半導体基板と同一の導電型でかつ半導体基板より低抵抗な拡散層により半導体基板内に漏れた信号が半導体基板のＧＮＤコンタクトに到るまでの寄生抵抗を減少させることができる。
【００２３】
その結果、ＭＩＳ容量のＱ値の高周波信号に対する減少を抑え、ひいては回路の特性を向上させることが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態に係る半導体装置に関して、図面を参照しながら説明する。
【００２５】
（第１の実施形態）
図１は本発明の第１の実施形態における半導体装置の構造を示す断面図であり、１０１は導電型の半導体基板を示す。本実施形態においては、半導体基板１０１としてＰ型のシリコン基板を例にとって説明する。半導体基板１０１はインゴットと呼ばれる、ある結晶軸方向付近に回転対称軸を持つ円柱形状の単結晶から、前記回転対称軸と垂直な平面で、５００μｍから１０００μｍ程度の厚さに切り出したウェーハからなり、図１はそのようなウェーハ上に形成された本実施形態のＭＩＳ容量付近のデバイス断面を表している。なお、各種の製造工程を経て集積回路を形成したのち、ウェーハ上のスクライブラインでウェーハをダイに切り分け、樹脂によるモールドなどの最終のパッケージ形態を形成する工程に入るが、ウェーハをダイに切り分ける前に、ウェーハ裏面を厚さ２００μｍから４００μｍ程度まで削り、集積回路の製造工程でウェーハ裏面に付いた各種の膜や裏面に拡散された不純物等を取り除き、ダイ裏面とリードフレームとの密着性や導通などを良くするため、最終のウェーハの厚みは、製造開始時点と異なるのが普通である。
【００２６】
Ｐ型シリコン基板である半導体基板１０１上に、半導体基板１０１の結晶軸と軸が揃うように、Ｎ型のシリコン単結晶をエピタキシャル成長させＮ型エピタキシャル層１０２を形成する。ここで、Ｎ型エピタキシャル層１０２を半導体基板１０１上に形成する前に、通常はバイポーラトランジスタ部分の埋め込みコレクタ形成のためにＮ型の高濃度不純物層を形成するが、ＭＩＳ容量の構造を説明するためには必要ないので図示することは省略する。Ｎ型エピタキシャル層１０２の不純物濃度は、通常エピタキシャル成長すると同時にＰ（燐）やＡｓ（砒素）を含んだ気相分子であるＰＨ３（フォスフィン）やＡｓＨ３（アルシン）を気相に混ぜ、その組成を流量コントロールすることで達成される。またエピタキシャル成長中のＰＨ３やＡｓＨ３の流量を時間の関数として変化させることによりＮ型の不純物濃度の深さ方向の分布を変化させることができる。
【００２７】
１１０は、エピタキシャル成長開始直後、所定の時間ＰＨ３やＡｓＨ３の流量をゼロにするか僅かな流量にしてエピタキシャル層の一部をノンドープ、またはＮ型高抵抗にしてなるノンドープ／Ｎ型高抵抗層を示す。引き続きＰＨ３やＡｓＨ３の流量を、従来のＮ型不純物濃度のエピタキシャル層１０２を形成するのに必要な値に切り替え、Ｎ型エピタキシャル層１０２を形成する。このときＭＩＳ容量の下部以外もノンドープ／Ｎ型高抵抗層１１０が形成されるが、例えばエピタキシャル層１０２を形成する前に、ＭＩＳ容量の下部以外の部分にＰ（燐）やＡｓ（砒素）などのＮ型の不純物をイオン打ち込みすることにより、エピタキシャル成長時、あるいはエピタキシャル層１０２形成後の各製造工程で受ける温度処理によるせり上がりを利用して、ＭＩＳ容量の下部以外のノンドープ／Ｎ型高抵抗層１１０をエピタキシャル層１０２と同等なＮ型不純物濃度になるように調整することができる。
【００２８】
Ｎ型エピタキシャル層１０２を形成した後に、Ｐ型高濃度不純物層１０３を形成する。Ｐ型高濃度不純物層１０３の形成後、Ｎ型高濃度不純物層１０４と酸化膜絶縁層１０５を形成する。Ｎ型高濃度不純物層１０４と酸化膜絶縁層１０５を形成する順番は、製造工程によって前後してもかまわない。Ｎ型高濃度不純物層１０４は、バイポーラトランジスタ部分の埋め込みコレクタの引き出し電極部として用いられるＮ型の高濃度不純物層と共通の工程として形成されることが多いが、バイポーラトランジスタの特性の向上を図るためにはコレクタ部分の直列抵抗は小さい方が良く、Ｎ型高濃度不純物層１０４の不純物濃度プロファイルと埋め込みコレクタの不純物濃度プロファイルが十分オーバーラップすることがコレクタ部分の直列抵抗を小さくすることに効果がある。そこで、図５に示す従来技術のＮ型の高濃度不純物層５０４においては半導体基板５０１に達する深さまで形成されているが、図１に示す本実施形態においては、Ｎ型の高濃度不純物層１０４が半導体基板１０１に達しないように適切な深さに調整し、埋め込みコレクタとなるＮ型の高濃度不純物層のせり上がりを大きくする。これにより、Ｎ型高濃度不純物層１０４の不純物濃度プロファイルと埋め込みコレクタの不純物濃度プロファイルを十分にオーバーラップさせることができる。
【００２９】
また、Ｐ型高濃度不純物層１０３と酸化膜絶縁層１０５を併せて、デバイス間の電気的干渉を起こさないための分離領域を形成する。さらにＮ型高濃度不純物層１０４の上に誘電体膜１０６を形成し、誘電体膜１０６の上に高濃度に不純物をドープした半導体導電膜１０７を形成する。この半導体導電膜１０７上に形成したアルミ配線１０９がＭＩＳ容量の電極の一方となる。半導体導電膜１０７の形成後、絶縁膜１０８を形成し、さらに電極を引き出すためアルミ配線１０９を施してＭＩＳ容量が完成する。アルミ配線１０９によるＭＩＳ容量の電極の引き出しにおいて、半導体導電膜１０７に接する部分から引き出した電極が上部電極、Ｎ型高濃度不純物層１０４に接する部分から引き出した電極が下部電極となる。
【００３０】
以上のようにして形成された第１の実施形態における半導体装置のＭＩＳ容量によれば、Ｎ型高濃度不純物層１０４がＰ型シリコン基板である半導体基板１０１と接合を作らず、ノンドープ層／Ｎ型高抵抗層１１０と半導体基板１０１とが接合を形成するため、この部分の接合容量が減少し、したがって高周波信号がＭＩＳ容量に加わったときでもＭＩＳ容量と半導体基板１０１の結合は起こりにくく、結合によるＱ値の減少を防ぐことができる。
【００３１】
（第２の実施形態）
図２は本発明の第２の実施形態における半導体装置の構造を示す断面図であり、２０１は導電型の半導体基板を示す。この半導体基板２０１は、図１に示す第１の実施形態と同様、Ｐ型のシリコン基板であるものとする。半導体基板２０１の表面に、ノンドープ層、あるいはＰ型シリコン基板２０１よりも高抵抗なＰ型高抵抗層２１０を形成する。このＰ型高抵抗層２１０を形成するためには、例えば半導体基板２０１に、図１に示す第１の実施形態におけるノンドープ／Ｎ型高抵抗層１１０としてのノンドープのエピタキシャル層を形成するか、半導体基板２０１の表面に不純物Ｂ（ボロン）濃度の低いエピタキシャル層を適切な厚さに形成した後、ＭＩＳ容量の下部以外の領域に不純物Ｂをイオン打ち込みし、その後の熱処理を考慮し、ＭＩＳ容量下部以外の領域の前記エピタキシャル層表面は半導体基板２０１程度の不純物濃度になるようにすることによって達成できる。なお、第１の実施形態の説明の際に、エピタキシャル成長時の不純物を含んだ気相分子としてＰＨ３（フォスフィン）やＡｓＨ３（アルシン）を挙げたが、第２の実施形態におけるＰ型のエピタキシャル層の形成はＢ２Ｈ６（ジボラン）の気相分子を成長ガスに混ぜることにより可能である。
【００３２】
ノンドープ層、あるいはＰ型シリコン基板である半導体基板２０１よりも高抵抗なＰ型高抵抗層２１０が形成済みの半導体基板２０１上に、Ｎ型エピタキシャル層２０２を形成し、Ｎ型エピタキシャル層２０２の表面からＭＩＳ容量と他の素子を電気的に分離するためのＰ型高濃度不純物層２０３と酸化膜絶縁層２０５を形成する。さらにＭＩＳ容量の直列抵抗を減少させるためにＮ型高濃度不純物層２０４を形成する。Ｎ型高濃度不純物層２０４と酸化膜絶縁層２０５の形成は製造工程により順番が前後してもかまわない。また、Ｎ型高濃度不純物層２０４の不純物分布の深さは、図５に示す従来技術のように、半導体基板２０１に達する程度であっても、図１に示す第１の実施形態のように、半導体基板２０１には達しない適切な深さであっても良い。
【００３３】
Ｎ型の高濃度不純物層２０４の上に誘電体膜２０６を形成し、誘電体膜２０６の上に高濃度に不純物をドープした半導体導電膜２０７を形成し、この半導体導電膜２０７の上に形成したアルミ配線２０９がＭＩＳ容量の電極の一方となる。半導体導電膜２０７の形成後、絶縁膜２０８が形成され、さらに電極を引き出すためアルミ配線２０９が施されＭＩＳ容量が完成する。アルミ配線２０９によるＭＩＳ電極の引き出しにおいて、半導体導電膜２０７に接する部分から引き出した電極が上部電極、図２のＮ型の高濃度不純物層２０４に接する部分から引き出した電極が下部電極となる。
【００３４】
以上のようにして形成された本発明の第２の実施形態における半導体装置のＭＩＳ容量によれば、Ｎ型の高濃度不純物層２０４が半導体基板２０１と接合を形成するかわりに、ノンドープ層あるいはＰ型の高抵抗層２１０と接合を形成するため、この部分の接合容量が減少し、したがって高周波信号がＭＩＳ容量に加わったときでもＭＩＳ容量とＰ型シリコン基板２０１の電気的な結合は起こりにくく、結合によるＱ値の減少を防ぐことができる。
【００３５】
（第３の実施形態）
図３は本発明の第３の実施形態における半導体装置の構造を示す断面図であり、３０１は導電型の半導体基板を示す。この半導体基板３０１は、図１，図２に示す第１，第２の実施形態と同様、Ｐ型のシリコン基板であるものとする。
【００３６】
半導体基板３０１の表面におけるＭＩＳ容量の下部に、Ｎ型高抵抗層３１０を形成する。このＮ型高抵抗層３１０を形成するためには、例えば半導体基板３０１の表面からＭＩＳ容量の領域にＮ型の不純物のＰ（燐）やＡｓ（砒素）を適量、イオン打ち込みなどにより選択的に導入し、適切な熱処理を施せば良い。Ｎ型高抵抗層３１０が形成済みの半導体基板３０１上に、Ｎ型エピタキシャル層３０２を形成し、Ｎ型エピタキシャル層３０２の表面からＭＩＳ容量と他の素子を電気的に分離するためのＰ型高濃度不純物層３０３と酸化膜絶縁層３０５を形成する。さらにＭＩＳ容量の直列抵抗を減少させるためにＮ型高濃度不純物層３０４を形成する。Ｎ型高濃度不純物層３０４と酸化膜絶縁層３０５の形成は製造工程により順番が前後してもかまわない。Ｎ型高濃度不純物層３０４の不純物分布の深さは、図５に示す従来技術のように、半導体基板３０１に達する程度に深くすることができる。このように構成することにより、Ｎ型エピタキシャル層３０５の厚さが薄い場合などに対しても、バイポーラトランジスタのコレクタ接合耐圧を劣化させない目的でＮ型の高濃度埋め込み層のせり上がりとバイポーラトランジスタのベースとの距離を離すことができる。
【００３７】
Ｎ型の高濃度不純物層３０４の上に誘電体膜３０６を形成し、誘電体膜３０６の上に高濃度に不純物をドープした半導体導電膜３０７を形成し、この半導体導電膜３０７の上に形成したアルミ配線３０９がＭＩＳ容量の電極の一方となる。半導体導電膜３０７の形成後、絶縁膜３０８が形成され、さらに電極を引き出すためアルミ配線３０９を施してＭＩＳ容量が完成する。アルミ配線３０９によるＭＩＳ容量の電極の引き出しにおいて、半導体導電膜３０７に接する部分から引き出した電極が上部電極、Ｎ型の高濃度不純物層３０４に接する部分から引き出した電極が下部電極となる。
【００３８】
以上のように形成された第３の実施形態における半導体装置のＭＩＳ容量によれば、Ｎ型高濃度不純物層３０４が半導体基板３０１と接合を形成するかわりに、Ｎ型の高抵抗層３１０と半導体基板３０１とが接合を形成するため、この部分の接合容量が減少し、したがって高周波信号がＭＩＳ容量に加わったときでもＭＩＳ容量と半導体基板３０１の電気的な結合は起こりにくく、Ｑ値の減少を防ぐことができる。
【００３９】
（第４の実施形態）
図４は本発明の第４の実施形態における半導体装置の構造を示す断面図であり、４０１は導電型の半導体基板を示す。この半導体基板４０１は、図１〜図３に示す第１〜第３の実施形態と同様、Ｐ型のシリコン基板であるものとする。
【００４０】
半導体基板４０１の表面より半導体基板４０１の内部にＰ型高濃度不純物層４１０を形成する。Ｐ型高濃度不純物層４１０のように基板の内部に不純物層を形成する方法の１つに、数百ｋｅＶから数ＭｅＶオーダーの加速エネルギーを用いた高エネルギーイオン打ち込み技術がある。Ｐ型高濃度不純物層４１０を形成したＰ型シリコン基板４０１上にＮ型エピタキシャル層４０２を形成し、Ｎ型エピタキシャル層４０２の表面からＭＩＳ容量と他の素子を電気的に分離するためのＰ型高濃度不純物層４０３と酸化膜絶縁層４０５を形成する。なお、Ｐ型高濃度不純物層４０３の形成は、半導体基板４０１の表面から、およびＮ型エピタキシャル層４０２の表面からの２度に分けて行ってもよい。さらにＭＩＳ容量の直列抵抗を減少させるためにＮ型高濃度不純物層４０４を形成する。Ｎ型高濃度不純物層４０４と酸化膜絶縁層４０５の形成は製造工程により順番が前後してもかまわない。Ｎ型高濃度不純物層４０４の不純物分布の深さは、図５に示す従来技術のように、半導体基板４０１に達する程度に深くすることができる。このように構成することにより、Ｎ型エピタキシャル層４０５の厚さが薄い場合など、バイポーラトランジスタのコレクタ接合耐圧を劣化させない目的でＮ型の高濃度埋め込み層のせり上がりとバイポーラトランジスタのベースとの距離を離すことができる。
【００４１】
Ｐ型高濃度不純物層４０３は酸化膜絶縁層４０５とともに、ＭＩＳ容量と他の素子を電気的に分離する分離層の役目をするとともに、Ｐ型高濃度不純物層４１０をＧＮＤに電気的にコンタクトするための引き出し電極用のアルミ配線までの直列抵抗を低くするための役割も持つ。Ｐ型高濃度不純物層４１０とＰ型高濃度不純物層４０３の組み合わせにより、Ｎ型高濃度不純物層４０４と半導体基板４０１の接合を介して半導体基板４０１に漏れたＭＩＳ容量からの電気信号を低抵抗の経路で基板コンタクトに逃がすことができ、高周波信号をＭＩＳ容量に加えたときにみえてくる基板側の寄生素子を含めた全体を、抵抗と容量の直列接続とみなして、背景技術において説明した（数１）の式で計算したＱ値が、半導体基板４０１に抜ける経路により高周波側で低下するのを防ぐとともに、周囲の他の素子に信号が達して雑音となることをも防ぐ働きがある。さらにＮ型の高濃度不純物層４０４の上に誘電体膜４０６を形成し、誘電体膜４０６の上に高濃度に不純物をドープした半導体導電膜４０７を形成し、この半導体導電膜４０７の上に形成したアルミ配線４０９がＭＩＳ容量の電極の一方となる。半導体導電膜４０７の形成後、絶縁膜４０８が形成され、さらに電極を引き出すためアルミ配線４０９が施されＭＩＳ容量が完成する。アルミ配線４０９によるＭＩＳ容量の電極の引き出しにおいて、半導体導電膜４０７に接する部分から引き出した電極が上部電極、図４のＮ型の高濃度不純物層４０４に接する部分から引き出した電極が下部電極となる。またアルミ配線４０９の形成時点で、Ｐ型高濃度不純物層４１０とＰ型高濃度不純物層４０３を合わせた部分のコンタクトの引き出し電極も同時に形成される。
【００４２】
以上のように形成された第４の実施形態における半導体装置のＭＩＳ容量によれば、Ｎ型高濃度不純物層４０４と半導体基板４０１が接合容量を形成することは、図５に示す従来技術の場合と変わらないが、半導体基板４０１に漏れたＭＩＳ容量からの電気信号を、従来技術の場合より低抵抗の経路で基板コンタクトに逃がすことによりＱ値の減少を低減することができる。
【００４３】
なお、以上の第１〜第４までの実施形態で説明したＭＩＳ容量において、図１のノンドープ層／Ｎ型高抵抗層１１０、図２のノンドープ層、あるいはＰ型シリコン基板２０１よりも高抵抗なＰ型高抵抗層２１０、図３のＮ型高抵抗層３１０、図４のＰ型高濃度不純物層４１０は互いに相補的な役割を持つため、これらを組み合わせることにより、より一層Ｑ値の減少を防ぐ効果が増大するのはいうまでもない。
【産業上の利用可能性】
【００４４】
本発明は、高周波信号を加えたときに接合を介して半導体基板と電気的に結合することによるＭＩＳ容量のＱ値の減少を防ぎ、ひいては半導体集積回路の電気的特性を向上させることが可能であることから、特に、ＧＨｚ帯程度以上のレベルの高周波を扱う回路の分野に有効である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態における半導体装置の構造を示す断面図
【図２】本発明の第２の実施形態における半導体装置の構造を示す断面図
【図３】本発明の第３の実施形態における半導体装置の構造を示す断面図
【図４】本発明の第４の実施形態における半導体装置の構造を示す断面図
【図５】従来の半導体装置の構造を示す断面図
【符号の説明】
【００４６】
１０１，２０１，３０１，４０１  半導体基板
１０２，２０２，３０２，４０２  Ｎ型エピタキシャル層
１０３，２０３，３０３，４０３  Ｐ型高濃度不純物層
１０４，２０４，３０４，４０４  Ｎ型高濃度不純物層
１０５，２０５，３０５，４０５  酸化膜絶縁層
１０６，２０６，３０６，４０６  誘電体膜
１０７，２０７，３０７，４０７  半導体導電層
１０８，２０８，３０８，４０８  絶縁膜
１０９，２０９，３０９，４０９  アルミ配線
１１０  ノンドープ層／Ｎ型高抵抗層
２１０  ノンドープ層／Ｐ型高抵抗層
３１０  Ｎ型高抵抗層
４１０  Ｐ型高濃度不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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