(57)【要約】【課題】  ＯＣＤ（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ）校正情報を用いてメモリ装置の内部で使われるパルス信号の幅を一定に再校正し、プロセス変動による特性変動を減少させ、性能差を減少させることができるメモリ装置及びその再校正方法を提供すること。【解決手段】  内部回路の出力信号の再校正装置を有するメモリ装置は、内部回路（４２０）の出力信号を同時に受信する複数の信号変調器（４２１〜４２３）と、複数の信号変調器（４２１〜４２３）の中のいずれか１つを選択する制御信号を出力する制御部とを備え、制御部から出力される制御信号がＯＣＤ校正情報によって決定される。【選択図】図４
2006209932.tif 000002
【特許請求の範囲】
【請求項１】
内部回路の出力信号を再校正する装置を有するメモリ装置であって、
前記内部回路の前記出力信号を同時に受信する複数の信号変調器と、
複数の前記信号変調器の中のいずれか１つを選択する制御信号を出力する制御部とを備え、
前記制御部から出力される前記制御信号がＯＣＤ（Ｏｆｆ―Ｃｈｉｐ  Ｄｒｉｖｅｒ）校正情報によって決定されることを特徴とする内部回路の出力信号の再校正装置を有するメモリ装置。
【請求項２】
前記ＯＣＤ校正情報が、外部システムによって前記メモリ装置に対する測定により取得され、前記メモリ装置に伝送されて使用される情報であることを特徴とする請求項１に記載の内部回路の出力信号の再校正装置を有するメモリ装置。
【請求項３】
前記内部回路の前記出力信号がパルス信号であり、
前記信号変調器が、前記パルス信号のパルス幅を調節するパルス幅変調器であることを特徴とする請求項１に記載の内部回路の出力信号の再校正装置を有するメモリ装置。
【請求項４】
各々の前記パルス幅変調器から出力される変調信号のパルス幅が互いに異なることを特徴とする請求項３に記載の内部回路の出力信号の再校正装置を有するメモリ装置。
【請求項５】
前記メモリ装置の出力ドライバーの出力信号が前記ＯＣＤ校正情報により制御されることを特徴とする請求項１に記載の内部回路の出力信号の再校正装置を有するメモリ装置。
【請求項６】
メモリ装置の内部回路の出力信号を再校正する方法であって、
前記メモリ装置のＯＣＤ（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ）校正情報を取得するステップと、
前記ＯＣＤ校正情報を用いて、第１の内部回路の第１の出力信号を受信する複数の信号変調器の中のいずれか１つを選択するステップと、
前記信号変調器から出力される変調された第２の出力信号を第２の内部回路に伝送するステップとを含むことを特徴とするメモリ装置の内部回路の出力信号の再校正方法。
【請求項７】
前記第１の内部回路の前記第１の出力信号がパルス信号であり、
前記第２の内部回路に入力される変調された前記第２の出力信号が、前記第１の出力信号のパルス幅を、前記ＯＣＤ校正情報に応じて変化させたパルス幅を有することを特徴とする請求項６に記載のメモリ装置の内部回路の出力信号の再校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＣＤ（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ）キャリブレーション情報（以下、ＯＣＤ校正情報と記す）を用いて、メモリ装置内部で使用される制御信号のパルス幅を調節する装置を有するメモリ装置及びその調節方法に関する。
【背景技術】
【０００２】
近年の高集積及び高速メモリ装置は、プロセス変動（ｐｒｏｃｅｓｓ  ｖａｒｉａｔｉｏｎ）により、その性能に大きな差を生じることがある。特に、外部システムにデータを伝送するメモリ装置の出力ドライバーは、プロセス変動により、出力信号に大きな差を生じることがある。このため、ＤＤＲＩＩ同期式メモリ装置からは、メモリ装置の出力ドライバーのドライブ能力は、ＯＣＤ校正情報を用いて校正されている。
【０００３】
周知のように、ＯＣＤ校正とは、プロセス変動により生じたメモリ装置の出力ドライバーの出力信号のばらつきを外部システムがチェックして、出力ドライバーの出力信号を調節することを意味する。また、ＯＣＤ校正情報とは、外部システムがＯＣＤ校正から得たメモリ装置のプロセススキュー（ｐｒｏｃｅｓｓ  ｓｋｅｗ）情報を意味する。ここで、プロセススキューとは、プロセス変動による回路の各素子の特性変動であり、具体的には、パルス信号の時間的なずれやパルス幅の変化を意味する。
【０００４】
しかしながら、従来のＯＣＤ校正情報は、メモリ装置の出力ドライバーの出力信号を校正するためだけに使われており、メモリ装置の内部回路は依然としてプロセス変動によるプロセススキューを含んでおり、安定した動作を保証することができないという問題があった。
【０００５】
以下、添付の図面を参照しながら従来のメモリ装置に係る問題を説明する。
【０００６】
図１Ａは、一般的なメモリ装置におけるメモリセルの構造を示す回路図であり、単位セル、感知増幅器、ワードライン（ＷＬ）、ビットライン（ＢＬ及び／ＢＬ）及びローカル入出力ライン（ＬＩＯ及び／ＬＩＯ）を示している。図１Ａにおいて、列制御信号（ＹＩ）がハイレベルにイネーブルされると、ビットライン（ＢＬ及び／ＢＬ）上のデータはローカル入出力ライン（ＬＩＯ及び／ＬＩＯ）に伝送される。ローカル入出力ラインに伝送されたデータは、グローバル入出力ライン（図示せず）と出力ドライバーを通じて外部に伝送される。
【０００７】
図１Ｂは、図１Ａに示したメモリ装置の動作を説明するための波形図である。図１Ｂに示されたように、列制御信号（ＹＩ）がハイレベルにイネーブルされている間、感知増幅器により増幅されたビットライン（ＢＬ及び／ＢＬ）上のデータはローカル入出力ライン（ＬＩＯ及び／ＬＩＯ）に伝送される。
【０００８】
しかしながら、なんらかのプロセス変動がある場合、列制御信号（ＹＩ）を生成する回路から出力される列制御信号（ＹＩ）は、図２に示すように、多様なプロセススキューを示す可能性がある。
【０００９】
図２は、プロセススキューを説明する図である。
【００１０】
図２において、“２０”は列制御信号（ＹＩ）のプロセススキューが速い場合の波形を示し、“２１”は列制御信号（ＹＩ）のプロセススキューが標準の場合の波形を示し、“２２”は列制御信号（ＹＩ）のプロセススキューが遅い場合の波形を示す。本発明において、プロセススキューが速いとは、列制御信号（ＹＩ）を生成する内部制御信号発生回路の信号処理速度が速いということを意味し、プロセススキューが遅いとは、列制御信号（ＹＩ）を生成する内部制御信号発生回路の信号処理速度が遅いということを意味する。
【００１１】
一般に、列制御信号（ＹＩ）のパルス幅が狭い場合、ビットライン（ＢＬ及び／ＢＬ）上のデータがローカル入出力ライン（ＬＩＯ及び／ＬＩＯ）に完全に伝送されないことがある。逆に、列制御信号（ＹＩ）のパルス幅が広い場合、後続の制御信号の発生タイミングが遅れて全体的にデータ処理速度が遅くなるという問題がある。従って、列制御信号（ＹＩ）のパルス幅は一定に維持されることが好ましい。このことはメモリ装置の他の内部回路についても同様に当てはまる。
【００１２】
以上、図１Ａ、図１Ｂ及び図２から分るように、メモリ装置の内部回路にプロセス変動によるプロセススキューを含んでいれば、安定した動作を保証することができないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、前述の問題を解決するためになされたものであって、その目的は、プロセス変動による特性変動を減少させ、性能差を減少させることができる、ＯＣＤ校正情報を内部回路に適用するメモリ装置及びその再校正方法を提供することにある。
【００１４】
また、本発明の別の目的は、ＯＣＤ校正情報を用いて内部回路のプロセススキューを補正するメモリ装置及びその再校正方法を提供することにある。
【００１５】
また、本発明の別の目的は、内部回路から出力されるパルス信号の幅をプロセススキューと関係なしに一定にするメモリ装置及びその再校正方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の内部回路の出力信号の再校正装置を有するメモリ装置は、前記内部回路の前記出力信号を同時に受信する複数の信号変調器と、複数の前記信号変調器の中のいずれか１つを選択する制御信号を出力する制御部とを備え、前記制御部から出力される前記制御信号がＯＣＤ校正情報によって決定されることを特徴とする。
【００１７】
前記ＯＣＤ校正情報が、外部システムによって前記メモリ装置に対する測定により取得され、前記メモリ装置に伝送されて使用される情報であることができる。
【００１８】
また、前記内部回路の前記出力信号がパルス信号であり、前記信号変調器が、前記パルス信号のパルス幅を調節するパルス幅変調器であることができ、ここで、各々の前記パルス幅変調器から出力される変調信号のパルス幅が互いに異なることができる。
【００１９】
また、前記メモリ装置の出力ドライバーの出力信号が前記ＯＣＤ校正情報により制御されることができる。
【００２０】
また、本発明のメモリ装置の内部回路の出力信号の再校正方法は、前記メモリ装置のＯＣＤ校正情報を取得するステップと、前記ＯＣＤ校正情報を用いて、第１の内部回路の第１の出力信号を受信する複数の信号変調器の中のいずれか１つを選択するステップと、前記信号変調器から出力される変調された第２の出力信号を第２の内部回路に伝送するステップとを含むことを特徴とする。
【００２１】
前記第１の内部回路の前記第１の出力信号がパルス信号であり、前記第２の内部回路に入力される変調された前記第２の出力信号が、前記第１の出力信号のパルス幅を、前記ＯＣＤ校正情報に応じて変化させたパルス幅を有することができる。
【発明の効果】
【００２２】
本発明は、ＯＣＤ校正情報を用いてメモリ装置の内部で使われるパルス信号の幅を一定に校正できるため、プロセススキューによるメモリ装置の特性変動を減少させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して本発明の実施の形態を説明する。
【００２４】
図３は、外部システム３００を用いたメモリ装置３１０の出力ドライバーのＯＣＤ校正を説明するブロック図である。
【００２５】
先ず、外部システム３００を用いてメモリ装置３１０のＯＣＤ校正情報を取得するＯＣＤ測定を行い、メモリ装置の出力ドライバーの出力信号を補正する。
【００２６】
ＯＣＤ測定が行われると、外部システム３００は、メモリ装置３１０の状態（即ち、プロセススキュー）を確認した後、以下のように出力ドライバー３０〜３６の駆動サイズ、即ち、駆動させる出力ドライバーの数を決定する。
【００２７】
例えば、ＯＣＤ測定の結果、プロセススキューが標準状態であれば（即ち、正常であれば）、メモリ装置の出力ドライバーのドライブ能力は標準状態であると考えられる。従って、この場合には活性化させる出力ドライバーの数を最初の設計時に設定した標準の数に決定することが好ましい。例えば、標準状態では、出力ドライバー３０〜３４のみを活性化させることができる。
【００２８】
ＯＣＤ測定の結果、プロセススキューが速いならば、メモリ装置の出力ドライバーのドライブ能力は大きいと考えられる。従って、この場合には活性化させる出力ドライバーの数を減少させることが好ましい。例えば、出力ドライバー３１〜３６をターンオフさせ、出力ドライバー３０のみをターンオンさせて活性化させたり、出力ドライバー３２〜３６をターンオフさせ、出力ドライバー３０及び３１をターンオンさせて活性化させたりすることができる。即ち、活性化させる出力ドライバーの数を標準状態よりも減少させなければならない。
【００２９】
一方、ＯＣＤ測定の結果、プロセススキューが遅いならば、メモリ装置の出力ドライバーのドライブ能力は小さいと考えられる。従って、この場合には活性化させる出力ドライバーの数を増大させることが好ましい。例えば、出力ドライバー３５及び３６をターンオフさせ、出力ドライバー３０〜３４のみをターンオンさせて活性化させたり、出力ドライバー３６をターンオフさせ、出力ドライバー３０〜３５をターンオンさせて活性化させたりすることができる。即ち、活性化させる出力ドライバーの数を標準状態よりも増大させなければならない。
【００３０】
以上、ＯＣＤ校正情報を用いて活性化させる出力ドライバーの数を決定し、出力ドライバーの出力信号を校正する。
【００３１】
次に、ＯＣＤ測定により得られたＯＣＤ校正情報を用いて、メモリ装置の内部回路の出力信号のパルス幅を再校正する。
【００３２】
図４は、本実施の形態に係る、ＯＣＤ校正情報を用いたメモリ装置の内部回路の出力信号の再校正を説明するブロック図であって、メモリ装置のプロセススキューが遅い場合を示している。図４には外部システム４００と、本実施の形態に係るメモリ装置とが示されている。メモリ装置は、出力ドライバー回路４１０と、内部回路４２０と、信号変調器４２１、４２２、及び４２３とを備えている。内部回路４２０は、メモリ装置内で使われる列制御信号等の内部信号を出力する回路であり、本発明では、特に、パルス信号を発生する回路を意味する。信号変調器４２１、４２２、及び４２３は、内部回路４２０の出力信号を受信して変調する回路であり、本発明では、特に、パルス幅変調器を意味する。メモリ装置内に備えられた制御部（図示せず）は、信号変調器４２１、４２２、及び４２３のうちのいずれか１つを活性化するためのＯＣＤ校正情報を受信して選択信号を出力する。参考までに、信号変調器４２１はプロセススキューが遅い場合に活性化され、信号変調器４２２はプロセススキューが標準の場合に活性化され、信号変調器４２３はプロセススキューが速い場合に活性化される。
【００３３】
図４に示されたように、プロセススキューが遅い場合には、標準状態よりも多い数の出力ドライバー４０〜４５が活性化される。“プロセススキューが遅い”というＯＣＤ校正情報は、メモリ装置の内部に保存したり、外部システム４００から直接印加したりすることができる。好ましくは、ＯＣＤ校正情報はメモリ装置のラッチ、または、レジスタのような格納部に保存される。
【００３４】
図４の場合、“プロセススキューが遅い”というＯＣＤ校正情報を受信した制御部が、選択信号を出力し、信号変調器４２１のみを活性化させる。そして、活性化された信号変調器４２１は内部回路４２０の出力信号を受信して、パルス幅を変調した内部信号を出力する。例えば、内部回路４２０から出力されるパルス信号の幅が５ｎｓである場合、信号変調器４２１を通過して出力される内部信号（ＹＩ）のパルス幅は４ｎｓとなる。
【００３５】
図５は、本実施の形態に係る、ＯＣＤ校正情報を用いたメモリ装置の内部回路の出力信号の再校正を説明するブロック図であって、メモリ装置のプロセススキューが速い場合を示している。図５に示された外部システム５００と、出力ドライバー回路５１０と、内部回路５２０と、信号変調器５２１、５２２、及び５２３とはそれぞれ、図４に示した外部システム４００と、出力ドライバー回路４１０と、内部回路４２０と、信号変調器４２１、４２２、及び４２３とに対応する。
【００３６】
図５の場合、“プロセススキューが速い”というＯＣＤ校正情報を受信した制御部が、選択信号を出力し、信号変調器５２３のみを活性化させる。そして、活性化された信号変調器５２３は内部回路５２０の出力信号を受信して、パルス幅を変調した内部信号を出力する。例えば、内部回路５２０から出力されるパルス信号の幅が３ｎｓである場合、信号変調器５２３を通過して出力される内部信号（ＹＩ）のパルス幅は４ｎｓとなる。
【００３７】
図４及び図５で示した場合とは異なり、プロセススキューが標準状態（例えば、パルス幅が４ｎｓ）の場合には、図４の信号変調器４２２、即ち図５の信号変調器５２２が活性化される。この場合、信号変調器４２２即ち５２２はパルス信号の幅を変化させない遅延回路であることが好ましい。
【００３８】
以上、図４及び図５を参照して、プロセススキューに応じて、メモリ装置の内部回路の出力信号のパルス幅をどのように変調するかを詳細に説明した。上記で説明したパルス幅の変調により出力信号は再校正され、プロセス変動によるメモリ装置の特性変動を減少させ、性能差を減少させることができる。
【００３９】
尚、説明の便宜上、図４及び図５では、メモリ装置が信号変調器を３つ備えている場合を示したが、信号変調器を４つ以上備えてより細かいＯＣＤ校正を実現することもできる。
【００４０】
図６は、本実施の形態に係る、ＯＣＤ校正情報に応じて、内部回路の出力信号を再校正する機能を具体的に実現する一例の回路図である。
【００４１】
図６に示されたように、内部回路６２０の出力信号は、信号変調器６２１〜６２３に印加される。参考までに、図６の信号変調器６２１、６２２、及び６２３はパルス幅変調器であるが、これは単なる一例に過ぎず、他の信号変調器であってもよい。
【００４２】
図６では、制御部は、ＯＣＤ校正情報（ＯＣＤ＿ＤＲＶ５〜ＯＣＤ＿ＤＲＶ１０）のうちのＯＣＤ＿ＤＲＶ５、ＯＣＤ＿ＤＲＶ９が入力されるインバータ及びＮＡＮＤゲートから構成されている。
【００４３】
動作において、メモリ装置の制御部は、ＯＣＤ校正情報（ＯＣＤ＿ＤＲＶ５、ＯＣＤ＿ＤＲＶ６、ＯＣＤ＿ＤＲＶ７、ＯＣＤ＿ＤＲＶ８、ＯＣＤ＿ＤＲＶ９、ＯＣＤ＿ＤＲＶ１０）のうち、ＯＣＤ＿ＤＲＶ５及びＯＣＤ＿ＤＲＶ９を受信し、特定のスイッチ（即ち、伝送ゲート６３１、６３２、及び６３３）のいずれか１つをターンオンさせる制御信号を出力する。制御信号により、特定のスイッチが活性化され、信号変調器６２１、６２２、及び６２３を通過した、内部回路６２０の出力信号の中のいずれか１つが内部信号（ＹＩ）として出力される。
【００４４】
図６において、出力ドライバー回路６１０は、ＯＣＤ校正情報により制御され、出力ドライバー回路内部の駆動される出力ドライバーの数は外部システムにより初期に測定されたＯＣＤ校正情報により決定される。
【００４５】
上述の通り、本発明によれば、メモリ装置内で用いられるパルス信号の幅をＯＣＤ校正情報を用いて再校正することができる。これにより、プロセススキューによるメモリ装置の特性変動を減少させることができる。
【００４６】
以上、本発明の好ましい実施の形態を図面を参照して説明したが、特許請求の範囲で定められる技術的範囲を逸脱しない限り、上記した実施の形態に対して追加及び置き換え等の様々な変更を行ったものも本発明に含まれる。
【図面の簡単な説明】
【００４７】
【図１Ａ】一般的なメモリ装置におけるメモリセルの構造を示す回路図である。
【図１Ｂ】図１Ａに示したメモリ装置の動作を説明するための波形図である。
【図２】プロセススキューを説明する図である。
【図３】外部システムを用いたメモリ装置の出力ドライバーのＯＣＤ校正を説明するブロック図である。
【図４】本実施の形態に係る、ＯＣＤ校正情報を用いたメモリ装置の内部回路の出力信号の再校正を説明するブロック図である。
【図５】本実施の形態に係る、ＯＣＤ校正情報を用いたメモリ装置の内部回路の出力信号の再校正を説明するブロック図である。
【図６】本実施の形態に係る、ＯＣＤ校正情報に応じて内部回路の出力信号を再校正する機能を具体的に実現する一例の回路図である。
【符号の説明】
【００４８】
２０      列制御信号（プロセススキューが速い場合）
２１      列制御信号（プロセススキューが標準の場合）
２２      列制御信号（プロセススキューが遅い場合）
３０      出力ドライバー
３１      出力ドライバー
３２      出力ドライバー
３３      出力ドライバー
３４      出力ドライバー
３５      出力ドライバー
３６      出力ドライバー
３００    外部システム
３１０    メモリ装置
４１０    出力ドライバー回路
４２０    内部回路
４２１    信号変調器
４２２    信号変調器
４２３    信号変調器
６３１    伝送ゲート
６３２    伝送ゲート
６３３    伝送ゲート
【図１Ａ】
2006209932.tif 000003
【図１Ｂ】
2006209932.tif 000004
【図２】
2006209932.tif 000005
【図３】
2006209932.tif 000006
【図４】
2006209932.tif 000007
【図５】
2006209932.tif 000008
【図６】
2006209932.tif 000009