(57)【要約】【課題】フルシリサイド化されたゲート電極（フルシリサイドゲート電極）を有する半導体装置であっても、接合リーク電流増大の問題なく、ソースドレイン領域に形成された金属シリサイド膜の膜厚を厚く形成することが可能であり、かつ一回のシリサイド形成工程でフルシリサイドゲート電極及び金属シリサイド膜を形成可能な半導体装置及びその製造方法を提供する。【解決手段】上主面が半導体基板１より高くなるように金属シリサイド膜１１を形成する。金属シリサイド膜１１と半導体基板１からなる界面Ａと、ソースドレイン拡散層８と半導体基板１からなる界面Ｂとの距離が十分確保できるように、金属シリサイド膜１１の膜厚を厚く形成できる。その結果、フルシリサイドゲート電極１０を形成した場合であっても、接合リーク電流の増大を回避しつつ、金属シリサイド層１１の膜厚を厚くできる。【選択図】図１
2006196646.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、完全にシリサイド化されたフルシリサイドゲート電極と、
前記フルシリサイドゲート電極を挟むように、上主面が前記半導体基板よりも高く形成されたソースドレイン領域と、
を備え、
前記ソースドレイン領域は、少なくとも前記上主面の側に金属シリサイド膜を備えることを特徴とする半導体装置。
【請求項２】
前記ソースドレイン領域は、前記フルシリサイドゲート電極下方のチャネル領域を挟むように、前記半導体基板表層部に形成されたソースドレイン拡散層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソースドレイン領域は、前記フルシリサイドゲート電極下方のチャネル領域を挟むように、前記半導体基板表層部に形成されたシリコンゲルマニウム層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソースドレイン領域は、前記半導体基板とショットキー接合を形成する金属シリサイド膜からなるショットキーソースドレインであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記金属シリサイド膜の膜厚は、前記フルシリサイドゲート電極の膜厚と略等しいことを特徴とする請求項１から４の何れかに記載の半導体装置。
【請求項６】
前記金属シリサイド膜の膜厚は、前記フルシリサイドゲート電極の膜厚より薄いことを特徴とする請求項１から４の何れかに記載の半導体装置。
【請求項７】
前記金属シリサイド膜は、シリサイド化を抑制する元素が含まれていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで、前記金属シリサイド膜の材質が異なることを特徴とする請求項１から７の何れかに記載の半導体装置。
【請求項９】
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１から８の何れかに記載の半導体装置。
【請求項１０】
請求項１に記載の半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記ゲート絶縁膜を介してポリシリコン膜からなるポリシリコンゲート電極を形成する工程と、
（ｂ）前記ソースドレイン領域の前記半導体基板上にシリコン膜を形成する工程と、
（ｃ）前記ポリシリコンゲート電極、及び前記シリコン膜を覆うように金属膜を形成する工程と、
（ｄ）前記ポリシリコンゲート電極の全部、及び前記シリコン膜の一部若しくは全部を同時にシリサイド化することにより、前記フルシリサイドゲート電極、及び前記金属シリサイド膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記ソースドレイン領域の前記半導体基板表層部にソースドレイン拡散層を形成する工程をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ソースドレイン領域の前記半導体基板にリセス領域を形成する工程をさらに備え、
前記工程（ｂ）は、前記リセス領域にゲルマニウムを含むシリコン膜を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）は、前記シリコン膜の全部をシリサイド化するとともに、前記シリコン膜下の前記半導体基板の一部をシリサイド化することにより、ショットキーソースドレインを形成する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、前記ポリシリコンゲート電極の膜厚と略同じ膜厚の前記シリコン膜を形成する工程を含むことを特徴とする請求項１０から１３の何れかに記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）は、前記ポリシリコンゲート電極の膜厚より薄い膜厚の前記シリコン膜を形成する工程を含むことを特徴とする請求項１０から１３の何れかに記載の半導体装置の製造方法。
【請求項１６】
シリサイド化を抑制する元素を前記シリコン膜に注入する工程をさらに備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ）は、シリサイド化を抑制する元素を注入しながら前記シリコン膜を形成する工程を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）は、Ｎ型ＭＩＳＦＥＴ形成領域に第１金属膜を形成する工程と、前記Ｐ型ＭＩＳＦＥＴ形成領域に第２金属膜を形成する工程と、
を備えることを特徴する請求項１０から１７の何れかに記載の半導体装置の製造方法。
【請求項１９】
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１０から１８の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート電極及びソースドレイン領域がシリサイド化された半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子は、微細化が進むとともに寄生抵抗が上昇し、高速動作が困難となってきている。寄生抵抗の上昇要因の一つとして、ゲート電極の抵抗上昇がある。そこでゲート電極の低抵抗化のために、ゲート電極材料であるポリシリコンの上部をシリサイド化する技術が従来から広く用いられてきた。そして、シリサイド化したゲート電極は、ゲート長の縮小とともに抵抗が上昇するため、ゲート電極に金属を用いる技術が提案されている。
【０００３】
しかし、ゲート電極に金属を用いた場合には、金属材料により一意に決まる仕事関数のため、N型MISFET（Metal-Insulator-Semiconductor Field Effect Transistor）とP型MISFETのしきい値電圧を同時に適正化できないという問題がある。
【０００４】
この問題を解決する技術として、ゲート電極をすべて金属シリサイド化（フルシリサイド化）する先行技術が報告されている（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】Z.Krivokapic et.al,「Nickel Silicide Metal Gate FDSOI Devices with Improved Gate Oxide Leakage」,International Electron Device Meeting 2002 p271-274
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１に示された半導体装置では、ソースドレイン領域の金属シリサイド（シリサイド）膜は半導体基板内に形成されている。そのため、金属シリサイド膜の膜厚を厚くすると、金属シリサイド膜と半導体基板とからなる界面と、ソースドレイン拡散層と半導体基板とからなる界面との間に十分な距離が確保できなくなる。その結果、ソースドレイン領域に電圧を印加した時に、接合リーク電流の増大を引き起こす。
【０００７】
この問題を解決するために、ソースドレイン拡散層を深くすると、MISFETの短チャネル効果が抑制できなくなり、ゲート長の微細化ができなくなる。
【０００８】
以上の理由から金属シリサイド膜の膜厚は制限され、膜厚を厚くできない結果ソースドレイン領域の抵抗が上昇し高速動作が困難になる。
【０００９】
また、従来技術では、ゲート電極と、ソースドレイン領域の金属シリサイド膜は異なる膜厚をもっている。そのため、ゲート電極と、ソースドレイン領域の金属シリサイドとを別々にシリサイド化して形成する必要があり、シリサイド形成工程が２回必要となる。
【００１０】
シリサイド形成工程が増える結果、それに付随する層間膜の形成工程、CMP（Chemical Mechanical Polishing）工程等がさらに必要となる。そのため、製造工程が複雑になることに加えて、製造コストが上昇するという問題があった。
【００１１】
そこで、本発明の目的は、フルシリサイド化されたゲート電極（フルシリサイドゲート電極）を有する半導体装置であっても、接合リーク電流増大の問題なく、ソースドレイン領域に形成された金属シリサイド膜の膜厚を厚く形成することが可能であり、かつ一回のシリサイド形成工程でフルシリサイドゲート電極及び金属シリサイド膜を形成可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
請求項１に記載の発明は、半導体基板上にゲート絶縁膜を介して形成され、完全にシリサイド化されたフルシリサイドゲート電極と、前記フルシリサイドゲート電極を挟むように、上主面が前記半導体基板よりも高く形成されたソースドレイン領域と、を備え、前記ソースドレイン領域は、少なくとも前記上主面の側に金属シリサイド膜を備えることを特徴とする。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、ソースドレイン領域は、上主面が半導体基板よりも高く形成され、その上主面の側に金属シリサイド膜を備えているので、接合リーク電流の増大の問題なく、金属シリサイド膜の膜厚を厚く形成することが可能になる。
【００１４】
また、金属シリサイド膜の膜厚を厚く形成することが可能となるので、フルシリサイドゲート電極と、金属シリサイド膜を一回のシリサイド化工程で同時に形成することが可能になる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１は、本実施の形態に係る半導体装置の構成を示す断面図である。
素子形成領域の周囲を囲むように、半導体基板１には素子分離酸化膜２が形成されている。素子形成領域内の半導体基板１上に、ゲート絶縁膜３を介してフルシリサイド化された（完全にシリサイド化された）ゲート電極であるフルシリサイドゲート電極１０が形成されている。ゲート絶縁膜３、及びフルシリサイドゲート電極１０の側壁にはサイドウォール絶縁膜７が形成されている。そして、サイドウォール絶縁膜７下の半導体基板１表層部にソースドレインエクステンション層６が形成されている。
【００１６】
フルシリサイドゲート電極１０を挟むように、ソースドレイン拡散層８、及び金属シリサイド膜１１を備えるソースドレイン領域が形成されている。ソースドレイン領域の上主面は半導体基板１よりも高く形成され、金属シリサイド膜１１は、ソースドレイン領域の少なくとも上主面の側に形成されている。図１では、金属シリサイド膜１１は、半導体基板１上からソースドレイン領域の上主面まで形成されている。
【００１７】
ソースドレイン拡散層８は、フルシリサイドゲート電極１０下方のチャネル領域を挟むように半導体基板１の表層部に形成され、ソースドレインエクステンション層６に比べて深く形成されている。そして、金属シリサイド膜１１の膜厚は、フルシリサイドゲート電極１０の膜厚と略等しく形成されている。
【００１８】
半導体基板１上には、層間膜１２が形成されている。そして、層間膜１２内にはフルシリサイドゲート電極１０、及び金属シリサイド膜１１とコンタクトをとるための配線層１３が形成されている。
【００１９】
次に、図２から図５を参照して本実施の形態に係る半導体装置の製造方法について説明する。
まず、半導体基板１上に、素子分離酸化膜２を形成し、厚さ1.5nm程度のシリコン窒化酸化膜、厚さ100nm程度のポリシリコン膜、厚さ20nm程度のシリコン酸化膜を順に形成する（図示せず）。
【００２０】
次に、写真製版パターンをマスクに、シリコン酸化膜、ポリシリコン膜、シリコン窒化膜を順にパターニングし、半導体基板１上に、ゲート絶縁膜３を介してポリシリコン膜からなるポリシリコンゲート電極４を形成する（図２）。この時、ポリシリコンゲート電極４上にはシリコン酸化膜５が形成されている。
【００２１】
続いて砒素イオンを注入してソースドレインエクステンション層６を形成した後、全面に厚さ30nmのシリコン窒化膜をデポ（堆積）する。そのシリコン窒化膜をエッチバックすることでサイドウォール絶縁膜７をシリコン酸化膜５、ポリシリコンゲート電極４、及びゲート絶縁膜３の側壁に形成する。その後、砒素イオンを注入することでソースドレイン拡散層８を形成する（図３）。
【００２２】
続いて、選択CVD法によりソースドレイン拡散層８上にのみシリコン膜９を100nm程度堆積させる（図４）。すなわちソースドレイン領域の半導体基板１上にシリコン膜９を形成する。シリコン膜９の膜厚は、ポリシリコンゲート電極４の膜厚と略同一に形成されている。
【００２３】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去し、ポリシリコンゲート電極４の表面を露出させる。そして、厚さ70nm程度のニッケル膜（金属膜）をポリシリコンゲート電極４及びシリコン膜９を覆うように半導体基板全面に堆積し、400度程度の熱処理を加えることで、ソースドレイン拡散層８上のシリコン膜９、及びポリシリサイドゲート電極４をすべて金属シリサイド化する。
【００２４】
その後、未反応のニッケル膜を除去して、フルシリサイド（ニッケルシリサイド）ゲート電極１０、及びソースドレイン拡散層８上の金属シリサイド膜（ニッケルシリサイド膜）１１を形成する（図５）。
【００２５】
ここで、フルシリサイドゲート電極１０と、ソースドレイン拡散層８上の金属シリサイド膜１１の膜厚は略同じ膜厚となる。
【００２６】
以上説明したように、ポリシリコンゲート電極４、及びシリコン膜９を同時にシリサイド化することにより、フルシリサイドゲート電極１０と、ソースドレイン拡散層８上に金属シリサイド膜１１を形成する。
【００２７】
続いて、層間膜１２を半導体基板１上に形成し、フルシリサイドゲート電極１０、及び金属シリサイド膜１１と電気的接合をとるため、コンタクトを開口して、配線層１３を形成することで図１に示した半導体装置を完成する。
【００２８】
本実施の形態では、半導体基板１上に金属シリサイド膜１１が形成されているため、金属シリサイド膜１１と半導体基板１からなる界面Ａ（図１参照）と、ソースドレイン拡散層８と半導体基板１からなる界面Ｂとの距離が十分に確保できる。その結果、フルシリサイドゲート電極１０を形成した場合であっても、接合リーク電流の増大を回避しつつ、金属シリサイド層１１の膜厚を厚くできる。
【００２９】
また、金属シリサイド膜１１の膜厚を厚くできるため、低抵抗化が可能となり半導体素子（MISFET）の高速動作を実現できる。
【００３０】
なお、金属シリサイド１１は、シリコン膜９の一部をシリサイド化することで、半導体基板１の上方（ソースドレイン領域の少なくとも上主面側）にのみ形成するようにしてもよい。このようにしても、ソースドレイン領域の膜厚が厚くなることで、低抵抗化を図ることが可能になる。
【００３１】
さらに、本実施の形態では、金属シリサイド膜１１の膜厚を厚くできるため、フルシリサイドゲート電極１０の膜厚と金属シリサイド膜１１の膜厚とを略同一にすることができる。その結果、ポリシリコンゲート電極４の膜厚と略同一の膜厚のシリコン膜９を形成することで、一回のシリサイド形成工程でポリシリコンゲート電極４とシリコン膜９を同時にシリサイド化できる。そのため、従来の製造方法に比べ製造プロセスが簡略になり製造コストの低減が可能となる。
【００３２】
さらにまた、配線層１３を形成する際に、フルシリサイドゲート電極１０及び金属シリサイド膜１１に対するコンタクト深さは一定となり、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【００３３】
なお、本実施の形態では、ポリシリコンゲート電極４と略同じ膜厚のシリコン膜９を堆積している。しかし、より厚いシリコン膜９を堆積して、ポリシリコンゲート電極４のシリサイド化と同時にシリコン膜９の上方に金属シリサイド膜を形成するようにしてもよい。このようにしても、接合リーク電流の増大を回避しつつ、金属シリサイド膜の膜厚を厚く形成できる。
【００３４】
＜実施の形態２＞
図６は、本実施の形態に係る半導体装置の構成を示す断面図である。
素子形成領域の周囲を囲むように、半導体基板１には素子分離酸化膜２が形成されている。素子形成領域内の半導体基板１上に、ゲート絶縁膜３を介してフルシリサイド化されたゲート電極であるフルシリサイドゲート電極１０が形成されている。ゲート絶縁膜３、及びフルシリサイドゲート電極１０の側壁にはサイドウォール絶縁膜７が形成されている。そして、サイドウォール絶縁膜７下の半導体基板１表層部にソースドレインエクステンション層６が形成されている。
【００３５】
フルシリサイドゲート電極１０を挟むように、ソースドレイン拡散層８、及び金属シリサイド膜１１からなるソースドレイン領域が形成されている。ソースドレイン拡散層８は、フルシリサイドゲート電極１０下のチャネル領域を挟むように半導体基板１の表層部に形成され、ソースドレインエクステンション層６に比べて深く形成されている。
【００３６】
金属シリサイド膜１１は、ソースドレイン拡散層８上に形成されている。そして、金属シリサイド膜１１の膜厚は、フルシリサイドゲート電極１０の膜厚に比べて薄く形成されている。また、ソースドレイン拡散層８上の金属シリサイド膜１１にはシリサイド化反応を抑制する元素が含まれている。
【００３７】
半導体基板１上には、層間膜１２が形成されている。そして、層間膜１２内にはフルシリサイドゲート電極１０、及び金属シリサイド膜１１とコンタクトをとるための配線層１３が形成されている。
【００３８】
次に、図７から図９を参照して本実施の形態に係る半導体装置の製造方法について説明する。
実施の形態１と同様に、ポリシリコンゲート電極４、ソースドレイン拡散層８等を形成後（図２，３参照）、続けて選択CVD法によりソースドレイン拡散層８上にのみシリコン膜９を50nm程度堆積させる（図７）。この時、シリコン膜９の膜厚は、ポリシリコンゲート電極４の膜厚に比べて薄く形成されている。
【００３９】
次に、シリサイド化を抑制する元素（窒素）をシリコン膜９にイオン注入する（図８）。この時、ポリシリコンゲート電極４上にはシリコン酸化膜５が形成されているため、ポリシリコンゲート電極に窒素イオンは注入されない。
【００４０】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去して表面を露出させ、厚さ70nm程度のニッケル膜を堆積し、400度程度の熱処理を加える。そうして、ソースドレイン拡散層８上のシリコン膜９、及びゲート電極４のポリシリコン膜をすべて金属シリサイド化し、未反応のニッケル膜を除去する。その結果、フルシリサイドゲート電極１０、及びソースドレイン拡散層８上の金属シリサイド膜１１が形成される（図９）。
【００４１】
ここで、ソースドレイン拡散層８上のシリコン膜９にはシリサイド化を抑制する窒素が含まれているため、結果として金属シリサイド膜１１の厚さは、フルシリサイドゲート電極１０の膜厚よりも薄くなる。ソースドレイン拡散層８上の金属シリサイド膜１１の厚さは、導入する窒素の量と堆積するシリコン膜９の厚さで制御することが可能である。
【００４２】
続いて、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで図６に示した半導体素子（MISFET）を完成させる。
【００４３】
本実施の形態では、半導体基板１上に金属シリサイド膜１１が形成されているため、金属シリサイド膜１１と半導体基板１からなる界面と、ソースドレイン拡散層８と半導体基板１からなる界面との距離が十分に確保できる。その結果、フルシリサイドゲート電極１０を形成した場合であっても、接合リーク電流の増大を回避しつつ、金属シリサイド層１１の膜厚を厚くできる。
また、金属シリサイド膜１１の膜厚を厚くできるため、低抵抗化が可能となり半導体素子の高速動作を実現できる。
【００４４】
さらに、ソースドレイン拡散層８上の金属シリサイド膜１１は、シリサイド化を抑制する元素が含まれている。そのため、フルシリサイドゲート電極１０よりも薄い金属シリサイド膜１１を、フルシリサイドゲート電極１０と同時に形成することができる。
【００４５】
金属シリサイド膜１１は、フルシリサイドゲート電極１０よりも薄いため、金属シリサイド膜１１とフルシリサイドゲート電極１０間の距離が十分に確保され両電極の短絡が効果的に回避でき、歩留まりが向上する。
【００４６】
そして、本実施の形態では、シリサイド形成工程は１回で行われるため従来方法に比べて製造プロセスが簡略になり、製造コストの低減が可能となる。
【００４７】
また、ソースドレイン拡散層８上の金属シリサイド膜１１とフルシリサイドゲート電極１０の段差を従来に比べて小さくすることが可能となり、配線を形成する際に、コンタクト開口に対するプロセスマージンが拡大し、歩留まり向上が可能となる。
【００４８】
＜変形例１＞
次に、図１０を参照して、本実施の形態に係る半導体装置の製造方法の変形例について説明する。
実施の形態１と同様に、ポリシリコンゲート電極４、ソースドレイン拡散層８等を形成後（図２，３参照）、続けて選択CVD法によりソースドレイン拡散層８上にのみシリコン膜３０を50nm程度堆積させる。この時、窒素イオンをイオン注入により注入するのではなく、本変形例ではIn-situで窒素をシリコン膜に導入する（図１０）。すなわち、シリサイド化を抑制する元素を注入しながらシリコン膜３０を形成する。そのためシリコン膜３０は、窒素を含むシリコン膜となっている。
【００４９】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去してポリシリコンゲート電極４の表面を露出させ、厚さ70nm程度のニッケル膜を堆積する。そして、400度程度の熱処理を加えることで、ソースドレイン拡散層８上のシリコン膜３０、及びポリシリコンゲート電極４のポリシリコン膜をすべて金属シリサイド化する。その後、未反応のニッケル膜を除去し、フルシリサイドゲート電極１０、及びソースドレイン拡散層８上の金属シリサイド膜１１を形成する（図９参照）。
【００５０】
ここで、ソースドレイン拡散層８上のシリコン膜３０にはシリサイド化が抑制される窒素が含まれているため、結果としてソースドレイン拡散層８上の金属シリサイド膜１１の厚さはフルシリサイドゲート電極１０の膜厚よりも薄くなる。ソースドレイン拡散層８上の金属シリサイド膜１１の厚さは、導入する窒素の量と堆積するシリコン膜９の厚さで制御することが可能となる。
【００５１】
その後、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで半導体素子（MISFET）を完成させる（図６参照）。
【００５２】
本変形例では、シリコン膜３０形成時に同時に窒素を導入しているので、窒素を導入するためのイオン注入工程を省略することができる。
【００５３】
＜実施の形態３＞
図１１は、本実施の形態に係る半導体装置の構成を示す断面図である。
本実施の形態に係る半導体装置は、素子分離酸化膜２により互いに絶縁分離されたN型MISFET形成領域とP型MISFET形成領域に、N型MISFETとP型MISFETがそれぞれ形成されたCMISFET（Complementary Metal-Insulator-Semiconductor Field Effect Transistor）である。
【００５４】
半導体基板１に素子分離酸化膜２が形成され、N型MISFET形成領域にはpウェル１４、P型MISFET形成領域にはnウェル１５が形成されている。
【００５５】
ゲート絶縁膜３を介して、フルシリサイドゲート電極１０が形成され、チャネル領域を介してN型MISFET領域にはN型のドーパントにより形成されたソースドレイン拡散層８が形成されている。そして、P型MISFET領域にはP型のドーパントとゲルマニウムが添加されたシリコンゲルマニウム層からなるシリコンゲルマニウムソースドレイン層３１が形成されている。
【００５６】
N型MISFETのソースドレイン拡散層８、P型MISFETのシリコンゲルマニウムソースドレイン層３１上には金属シリサイド膜１１がそれぞれ形成されている。ここで、金属シリサイド膜１１は半導体基板１表面上にも延在し、その膜厚は、フルシリサイドゲート電極１０と略同じ膜厚になっている。また、金属シリサイド膜１１にはゲルマニウムが含まれている。
【００５７】
次に、図１２から図１７を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
半導体基板１上に、素子分離酸化膜２を形成し、N型MISFET形成領域にボロンイオンの多段注入によりｐウェル１４、P型MISFET形成領域にリンイオンの多段注入によりnウェル１５を形成する（図１２）。
【００５８】
次に、厚さ1.5nm程度のシリコン窒化酸化膜３２、厚さ100nm程度のポリシリコン膜、厚さ20nm程度のシリコン酸化膜を順に形成する。次に、写真製版パターンをマスクに、シリコン酸化膜、ポリシリコン膜を順にパターニングし、ポリシリコンゲート電極４を形成する（図１３）。
【００５９】
続いてN型MISFET領域に砒素イオン、P型MISFET形成領域にボロンイオンを注入することでソースドレインエクステンション層６を形成する。その後、全面に厚さ30nmのシリコン窒化膜をデポしエッチバックすることでサイドウォール絶縁膜７をゲート電極４の側壁に形成する。
【００６０】
続いて、N型MISFET形成領域に砒素イオンを注入することでソースドレイン拡散層８を形成する。その後、P型MISFETのソースドレイン形成領域の半導体基板１を50nm程度エッチングし、リセス領域を形成する（図１４参照）。リセス領域は、ポリシリコンゲート電極４を挟むように、半導体基板１に形成される。
【００６１】
続けて、選択CVD法によりN型MISFETのソースドレイン拡散層８上、及び前記P型MISFETのリセス領域にのみボロンがドーピングされたシリコンゲルマニウム膜（ゲルマニウムを含むシリコン膜）１６を150nm程度堆積させる（図１５）。
【００６２】
続いて、N型MISFET形成領域のシリコンゲルマニウム膜１６を50nm程度除去し厚さを100nm程度にする（図１６）。
【００６３】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去し、ポリシリコンゲート電極４の表面を露出させる。そして、厚さ70nm程度のニッケル膜を半導体基板１全面に堆積し、400度程度の熱処理を加える。そうして、N型MISFETのソースドレイン拡散層８上のシリコンゲルマニウム膜１６、P型MISFET領域のシリコンゲルマニウム膜１６の一部、及びポリシリコンゲート電極４をすべてを金属シリサイド化する。その後、未反応のニッケル膜を除去してフルシリサイドゲート電極１０、及び金属シリサイド膜１１を形成する（図１７）。
【００６４】
フルシリサイドゲート電極１０と、金属シリサイド膜１１の膜厚はほぼ同じ膜厚となる。ここで、N型MISFET形成領域のシリコンゲルマニウム膜１６は完全にシリサイド化されている。
【００６５】
続いて、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで図１１に示した半導体素子（CMISFET）を完成させる。
【００６６】
本実施の形態では、ソースドレイン拡散層８上に金属シリサイド膜１１が形成されているために金属シリサイド膜１１界面とソースドレイン拡散層８の接合面との距離が十分に確保でき、接合リーク電流の増大を回避できる。
【００６７】
また、ソースドレイン拡散層８上の金属シリサイド膜１１の膜厚が厚いため低抵抗が可能となり高速動作を実現できる。
【００６８】
さらに、P型MISFETのソースドレイン層は、シリコンゲルマニウムソースドレイン層（シリコンゲルマニウム層）３１であるため、チャネル領域に圧縮応力が加わり、キャリアの移動速度が向上し、高速動作が可能となる。
【００６９】
また、本実施の形態では、シリサイド形成工程は１回で行われるため従来方法に比べて製造プロセスが簡略になり製造コストの低減が可能となる。
【００７０】
加えて、配線を形成する際に、フルシリサイドゲート電極１０及び金属シリサイド膜１１に対するコンタクト深さは一定となり、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【００７１】
さらに、本実施の形態では、シリコンゲルマニウム膜１６の形成は、P型MISFET、N型MISFET形成領域に同時に行われる。そのため、P型MISFETにシリコンゲルマニウム膜、N型MISFETにシリコン膜を２回のCVD工程に分けて形成する場合に比べて工程が簡略になり、製造コストを低減できる。
【００７２】
なお、本実施の形態では、P型MISFETのみをシリコンゲルマニウムソースドレイン層としているが、N型MISFETのソースドレイン層もシリコンゲルマニウム膜により形成してもよい。
【００７３】
＜実施の形態４＞
次に、図１８を参照して、本実施の形態に係る半導体装置の構成について説明する。
半導体基板１内に素子分離酸化膜２が形成され、N型MISFET形成領域にはpウェル１４、P型MISFET形成領域にはnウェル１５が形成されている。ゲート絶縁膜３を介して、シリサイド化されたフルシリサイドゲート電極１０が形成され、フルシリサイドゲート電極１０下のチャネル領域を介して、N型MISFET領域にはN型のドーパントにより形成されたソースドレイン拡散層８が形成されており、PMISFET領域にはP型のドーパントとゲルマニウムが添加されたシリコンゲルマニウムソースドレイン層３１が形成されている。
【００７４】
そしてソースドレイン拡散層８、及びシリコンゲルマニウムソースドレイン層３１上には、金属シリサイド膜１１が形成されている。ここでソースドレイン拡散層８上の金属シリサイド膜１１は半導体基板１表面上に延在し、その膜厚は、フルシリサイドゲート電極１０よりも薄くなっている。同様に、シリコンゲルマニウムソースドレイン層３１上のシリサイド膜１１も半導体基板１表面上に延在し、その膜厚は、フルシリサイドゲート電極１０よりも薄くなっている。また、金属シリサイド膜１１にはシリサイド化反応を抑制する材料及びゲルマニウムが含まれている。
【００７５】
次に、図１９から図２２を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
実施の形態３と同様に、ポリシリコンゲート電極４等を形成後、N型MISFET形成領域にソースドレイン拡散層８、及びP型MISFET形成領域にリセス領域を形成する（図１４参照）。
【００７６】
続けて選択CVD法によりN型MISFETのソースドレイン拡散層８上、及びP型MISFETのリセス領域にボロンがドーピングされたにシリコンゲルマニウム膜１６を100nm程度堆積させる（図１９）。
【００７７】
続いて、N型MISFET形成領域のシリコンゲルマニウム膜１６を50nm程度除去し厚さを50nm程度にする（図２０）。
【００７８】
次に、窒素イオンをシリコンゲルマニウム膜１６に注入する（図２１）。この時、ポリシリコンゲート電極４上にはシリコン酸化膜５が形成されているため窒素は注入されない。
【００７９】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去しポリシリコンゲート電極４の表面を露出させる。そして、厚さ70nm程度のニッケル膜を堆積し、400度程度の熱処理を加えることで、N型MISFETのソースドレイン拡散層８上のシリコンゲルマニウム膜１６、P型MISFET形成領域のシリコンゲルマニウム膜１６の一部、及びポリシリコンゲート電極４のポリシリコン膜をすべて金属シリサイド化し、未反応のニッケル膜を除去し、フルシリサイドゲート電極１０、及び金属シリサイド膜１１を形成する（図２２）。
【００８０】
ここで、ソースドレイン拡散層８上のシリコン膜９にはシリサイド化が抑制される窒素が含まれているため、金属シリサイド膜１１の厚さはフルサイドゲート電極１０の膜厚よりも薄くなる。金属シリサイド膜１１の厚さは、導入する窒素の量と堆積するシリコン膜９の厚さで制御することが可能となる。ここで、N型MISFET形成領域のシリコンゲルマニウム膜１６は完全にシリサイド化されている。
【００８１】
続いて、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで図１８に示した半導体素子（CMISFET）を完成させる。
【００８２】
本実施の形態では、半導体基板１上に金属シリサイド膜１１が形成されているため、金属シリサイド膜１１と半導体基板１からなる界面と、ソースドレイン拡散層８、若しくはシリコンゲルマニウムソースドレイン層３１と半導体基板１からなる界面との距離が十分に確保でき、接合リーク電流の増大を回避しつつ、金属シリサイド膜１１の膜厚を厚くできる。
また、金属シリサイド膜１１の膜厚が厚いため低抵抗が可能となり高速動作を実現できる。
【００８３】
さらに、P型MISFETのソースドレインは、シリコンゲルマニウムソースドレイン層３１となっており、チャネル領域に圧縮応力が加わりP型MISFETの駆動能力が向上し高速動作が可能となる。
【００８４】
また、金属シリサイド膜１１は、フルシリサイドゲート電極１０よりも薄くなっているため、金属シリサイド膜１１とフルシリサイドゲート電極１０の距離が十分に確保され両電極の短絡が効果的に回避でき、歩留まりが向上する。
【００８５】
また、本実施の形態では、シリサイド形成工程は１回で行われるため従来方法に比べて製造プロセスが簡略になり製造コストの低減が可能となる。
【００８６】
加えて、金属シリサイド膜１１とフルシリサイドゲート電極１０の段差が従来方法に比べて小さくすることが可能となり、配線層１３を形成する際に、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【００８７】
さらに、本実施の形態では、シリコンゲルマニウム膜１６の形成は、P型MISFET、N型MISFET形成領域に同時に行われる。そのため、P型MISFETにシリコンゲルマニウム膜、N型MISFETにシリコン膜を２回のCVD工程に分けて形成する場合に比べて工程が簡略になり、製造コストを低減できる。
【００８８】
＜変形例＞
次に、本実施の形態に係る半導体装置の製造方法の変形例について説明する。
前述した工程にしたがって、ポリシリコンゲート電極４等を形成後、N型MISFET形成領域にソースドレイン拡散層８、及びP型MISFET形成領域にリセス領域を形成する（図１４参照）。
【００８９】
続けて、選択CVD法によりN型MISFETのソースドレイン拡散層８上およびP型MISFETのリセス領域にボロンがドーピングされたにシリコンゲルマニウム膜１６を100nm程度堆積させる。
【００９０】
ここで、本実施の形態では、シリコンゲルマニウム膜１６の形成時にIn-situで窒素を同時に導入する。
【００９１】
続いて、前述した製造方法と同様に、N型MISFET形成領域のシリコンゲルマニウム層１６を50nm程度除去し、厚さを50nm程度にする（図２０）。
【００９２】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去しポリシリコンゲート電極４の表面を露出させ、厚さ70nm程度のニッケル膜を堆積し、400度程度の熱処理を加えることで、N型MISFETのソースドレイン拡散層８上のシリコンゲルマニウム膜１６、PMOSFET領域のシリコンゲルマニウム膜１６の一部、及びポリシリコンゲート電極４をすべて金属シリサイド化し、未反応のニッケル膜を除去し、フルシリサイドゲート電極１０、及び金属シリサイド膜１１を形成する（図２２）。
【００９３】
ここで、シリコンゲルマニウム膜１６にはシリサイド化が抑制される窒素が含まれているため、結果として金属シリサイド膜１１の厚さはフルシリサイドゲート電極１０の膜厚よりも薄くなる。
【００９４】
金属シリサイド膜１１の厚さは、導入する窒素の量と堆積するシリコンゲルマニウム膜１６の厚さで制御することが可能となる。
【００９５】
ここで、N型MISFET形成領域のシリコンゲルマニウム膜１６は完全にシリサイド化されている。続いて、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで図１８に示す半導体素子（CMISFET）を完成させる。
【００９６】
本変形例では、シリコンゲルマニウム膜１６形成時に同時に窒素を導入しているので、窒素を導入するためのイオン注入工程を省略することができる。
【００９７】
＜実施の形態５＞
図２３は、本実施の形態に係る半導体装置の構成を示す図である。
素子形成領域の周囲を囲むように、半導体基板１には素子分離酸化膜２が形成されている。素子形成領域内の半導体基板１上にゲート絶縁膜３を介して、フルシリサイドゲート電極１０が形成されている。フルシリサイドゲート電極１０を挟むように、半導体基板１とショットキー接合を形成する金属シリサイド膜からなるショットキーソースドレイン（ソースドレイン領域）１８が形成されている。
【００９８】
ここで、ショットキーソースドレイン１８は半導体基板１表面上にも延在し、その膜厚は、フルシリサイドゲート電極１０とほぼ同じ膜厚になっている。
【００９９】
次に、図２４から図２６を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
まず、実施の形態１と同様の工程にしたがって、半導体基板１上に、素子分離酸化膜２を形成し、厚さ1.5nm程度のシリコン窒化酸化膜、厚さ100nm程度のポリシリコン膜４、厚さ20nm程度のシリコン酸化膜５を順に形成する。次に、写真製版パターンをマスクに、シリコン酸化膜５、ポリシリコン膜４を順にパターニングし、ポリシリコンゲート電極４を形成する。
【０１００】
続いて厚さ3nm程度のシリコン窒化膜を全面にデポしエッチバックすることでポリシリコンゲート電極４、及びゲート絶縁膜３の側壁にサイドウォール絶縁膜１７を形成する（図２４）。
【０１０１】
続けて、選択CVD法によりソースドレイン形成領域にのみシリコン膜９を80nm程度堆積させる（図２５）。
【０１０２】
続いて、ポリシリコンゲート電極４上のシリコン酸化膜５を除去し、ポリシリコンゲート電極４の表面を露出させ、厚さ70nm程度のニッケル膜を堆積する。そして、400度程度の熱処理を加えることで、ポリシリコンゲート電極４をすべて金属シリサイド化とする同時に、ソースドレイン領域に形成したシリコン膜９及び半導体基板１の一部をシリサイド化する。半導体基板１の一部をシリサイド化することにより、半導体基板１とショットキー接合が形成される。その後、未反応のニッケル膜を除去し、フルシリサイドゲート電極１０、及び半導体基板１上にまで延在するショットキーソースドレイン１８を形成する（図２６）。
【０１０３】
ここで、フルシリサイドゲート電極１０とショットキーソースドレイン１８の膜厚は略同じ膜厚となる。続いて、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで図２３に示した半導体素子（MISFET）を完成させる。
【０１０４】
本実施の形態に係る半導体装置では、ソースドレイン領域がショットキーソースドレイン１８により形成されている。ショットキーソースドレイン１８は、半導体基板１とショットキー接合を形成しているので、リーク電流増加の問題なく、厚く形成できる。
【０１０５】
本実施の形態に係る半導体装置では、ショットキーソースドレイン１８を形成する金属シリサイド膜の膜厚が厚いため低抵抗が可能となり高速動作を実現できる。
【０１０６】
また、本実施の形態では、シリサイド形成工程は一回で行われるため従来方法に比べて製造プロセスが簡略になり製造コストの低減が可能となる。加えて、ショットキーソースドレイン１８を形成するシリサイド膜とフルシリサイドゲート電極１０の段差が従来方法に比べて小さくすることが可能となり、配線層１３を形成する際に、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【０１０７】
＜実施の形態６＞
図２７は、本実施の形態に係る半導体装置の構成を示す図である。
素子形成領域の周囲を囲むように、半導体基板１には素子分離酸化膜２が形成されている。素子形成領域内の半導体基板１上に、ゲート絶縁膜３を介して、フルシリサイドゲート電極１０が形成されている。フルシリサイドゲート電極１０を挟むように、半導体基板１とショットキー接合を形成する金属シリサイド膜からなるショットキーソースドレイン１８が形成されている。
【０１０８】
ここで、ショットキーソースドレイン１８は半導体基板１表面上にも延在し、その膜厚は、フルシリサイドゲート電極１０の膜厚よりも薄く形成されている。
【０１０９】
また、ショットキーソースドレイン１８には、シリサイド化反応を抑制する元素（例えば、窒素）が含まれている。
【０１１０】
本実施の形態に係る半導体装置は、膜厚の薄いショットキーソースドレイン１８を形成することを除いて実施の形態５において説明した製造方法と同様である。
【０１１１】
膜厚の薄いショットキーソースドレイン１８を形成するには、シリコン膜９の厚さを薄く形成して、窒素イオン等のシリサイド化を抑制する元素を注入する、あるいはシリコン膜９形成と同時にIn-situで窒素を導入することで形成できる。実施の形態２若しくは３において説明した方法と同様なので詳細な説明は省略する。
【０１１２】
本実施の形態に係る半導体装置では、ショットキーソースドレイン１８を形成する金属シリサイド膜の膜厚が厚いため低抵抗が可能となり高速動作を実現できる。
【０１１３】
ショットキーソースドレイン１８を形成する金属シリサイド膜は、フルシリサイドゲート電極１０のシリサイド膜よりも薄くなっているため、ショットキーソースドレイン１８を形成する金属シリサイド膜とフルシリサイドゲート電極１０間の距離が十分に確保され両電極の短絡が効果的に回避でき、歩留まりが向上する。
【０１１４】
また、本実施の形態では、シリサイド形成工程は一回で行われるため従来方法に比べて製造プロセスが簡略になり製造コストの低減が可能となる。加えて、ショットキーソースドレイン１８を形成するシリサイド膜とフルシリサイドゲート電極１０のシリサイド膜の段差が従来法に比べて小さくすることが可能となり、配線層１３を形成する際に、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【０１１５】
＜実施の形態７＞
図２８は、本実施の形態に係る半導体装置の構成を示す断面図である。
半導体基板１に素子分離酸化膜２が形成され、N型MISFET形成領域にはpウェル１４、P型MISFET形成領域にはnウェル１５が形成されている。ゲート絶縁膜３を介して、N型MISFET領域にはエルビウムシリサイドからなるフルシリサイドゲート電極１９、P型MISFET領域にはプラチナシリサイドからなるフルシリサイドゲート電極２０が形成されている。フルシリサイドゲート電極２０下のチャネル領域を介してN型MISFET形成領域にはエルビウムシリサイドからなるショットキーソースドレイン２１が形成されており、P型MISFET領域にはプラチナシリサイドからなるショットキーソースドレイン２２が形成されている。
【０１１６】
ここで、ショットキーソースドレイン２１，２２を形成する金属シリサイド膜は半導体基板１表面上にも延在し、その膜厚は、フルシリサイドゲート電極１９，２０と略同じ膜厚になっている。また、ショットキーソースドレインは、半導体基板１とショットキー接合を形成している。
【０１１７】
次に、図２９から図３３を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
実施の形態３と同様の工程にしたがって、素子分離酸化膜２、ｎウェル１４、ｐウェル１５、及びポリシリコンゲート電極４等を形成する（図１２，１３参照）。
【０１１８】
続いて厚さ3nm程度のシリコン窒化膜を全面にデポし、エッチバックすることで、ゲート絶縁膜３、及びポリシリコンゲート電極４の側壁にサイドウォール絶縁膜１７を形成する（図２９）。
【０１１９】
続けて選択CVD法により半導体基板１上、かつソースドレイン形成領域にのみシリコン膜９を80nm程度堆積させ、全面に厚さ20nm程度のシリコン酸化膜２３を形成する（図３０）。
【０１２０】
続いて、写真製版パターンをマスクとして、N型MISFET形成領域のシリコン酸化膜２３、及びポリシリコンゲート電極４上のシリコン酸化膜５を除去し、シリコン膜９及びポリシリコンゲート電極４の表面を露出させ、厚さ70nm程度のエルビウム膜（第１金属膜）２４を堆積する（図３１）。
【０１２１】
続いて、全面にシリコン酸化膜２５を形成し写真製版パターンをマスクとして、P型MISFET形成領域のシリコン酸化膜２５及びポリシリコンゲート電極４上シリコン酸化膜５を除去し、シリコン膜９及びポリシリコンゲート電極４の表面を露出させ、厚さ70nm程度のプラチナ膜（第２金属膜）２６を堆積する（図３２）。そして、N型MISFET形成領域のシリコン酸化膜２５を除去した後、400度程度の熱処理を加えることで、N型MISFET形成領域のポリシリコンゲート電極４をすべてエルビウムシリサイド化することでフルシリサイドゲート電極１９を形成する。同時に、N型MISFETのソースドレイン領域のシリコン膜９及び半導体基板１の一部をシリサイド化しエルビウムシリサイドからなるショットキーソースドレイン２１を形成する。
【０１２２】
P型MISFET形成領域においても、N型MISFET形成領域と同時に、P型MISFETのポリシリコンゲート電極４をすべてプラチナシリサイド化しフルシリサイドゲート電極２０を形成する。そして同時にP型MISFETのソースドレイン領域のシリコン膜９及び半導体基板１の一部をシリサイド化し、プラチナシリサイドからなるショットキーソースドレイン２２を形成する（図３３）。
【０１２３】
ここで、フルシリサイドゲート電極１９，２０、エルビウムシリサイドからなるショットキーソースドレイン２１、プラチナシリサイドからなるショットキーソースドレイン２２の膜厚は略同じ膜厚となる。
【０１２４】
続いて、層間膜１２を形成し、コンタクトを開口し、配線層１３を形成することで図２８に示した半導体素子（CMISFET）を完成させる。
【０１２５】
本実施の形態に係る半導体装置では、ショットキーソースドレイン２１，２２を形成する金属シリサイド膜の膜厚が厚いため低抵抗化が可能となり高速動作を実現できる。
【０１２６】
また、N型MISFETとP型MISFETに、それぞれ異なる最適な金属シリサイド膜からなるショットキーソースドレイン２１，２２を形成できるため、最適なショットキー障壁をもつソースドレイン構造の実現が可能となり、結果としてMISFETの駆動能力を向上でき高速動作が可能となる。
【０１２７】
また、本実施の形態では、シリサイド形成工程は一回で行われるため、従来方法に比べ製造プロセスが簡略になり、製造コストの低減が可能となる。加えて、ショットキーソースドレイン２１，２２とフルシリサイドゲート電極１９，２０の段差を従来方法に比べて小さくすることが可能となり、配線層１３を形成する際に、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【０１２８】
＜実施の形態８＞
図３４は、本実施の形態に係る半導体装置の構成を示す断面図である。半導体基板１に素子分離酸化膜２が形成され、N型MISFET形成領域にはpウェル１４、P型MISFET形成領域にはnウェル１５が形成されている。ゲート絶縁膜３を介して、N型MISFET形成領域にはエルビウムシリサイドからなるフルシリサイドゲート電極１９、P型MISFET形成領域にはプラチナシリサイドからなるフルシリサイドゲート電極２０が形成され、チャネル領域を介してN型MISFET領域にはエルビウムシリサイドからなるショットキーソースドレイン２１が形成されており、P型MISFET領域にはプラチナシリサイドからなるショットキーソースドレイン２２が形成されている。
【０１２９】
ここで、ショットキーソースドレイン２１，２２を形成する金属シリサイド膜は半導体基板１表面上にも延在し、その膜厚は、フルシリサイドゲート電極１９，２０よりも薄くなっている。
【０１３０】
本実施の形態に係る半導体装置の製造方法は、実施の形態７で説明した製造方法において、シリコン膜９の厚さを薄くして、ソースドレイン領域上に形成したシリコン膜９に窒素イオン等のシリサイド化を抑制する元素を注入する、あるいはIn-situで窒素をシリコン膜に導入することで実現できることは明らかであるので詳細な説明は省略する。
【０１３１】
本実施の形態に係る半導体装置では、ソースドレイン領域がショットキーソースドレイン２１、２２により形成されている。ショットキーソースドレイン２１、２２は、半導体基板１とショットキー接合を形成しているので、リーク電流増加の問題なく、厚く形成できる。
【０１３２】
本実施の形態では、ショットキーソースドレイン２１，２２を形成する金属シリサイド膜の膜厚が厚いため低抵抗化が可能となり高速動作を実現できる。
【０１３３】
そして、ショットキーソースドレイン２１，２２を形成する金属シリサイド膜は、フルシリサイドゲート電極１９，２０よりも薄くなっているため、ショットキーソースドレイン２１，２２を形成する金属シリサイド膜とフルシリサイドゲート電極１９，２０のシリサイド膜間の距離が十分に確保され両電極の短絡が効果的に回避でき、歩留まりが向上する。
【０１３４】
また、N型MISFETとP型MISFETにそれぞれ異なる最適な材質の金属シリサイドショットキーソースドレインを形成できるため、最適なショットキー障壁をもつソースドレイン構造の実現が可能となり、結果としてMISFETの駆動能力を向上でき高速動作が可能となる。
【０１３５】
さらに、本実施の形態では、シリサイド形成工程は一回で行われるため従来方法に比べ製造プロセスが簡略になり製造コストの低減が可能となる。
【０１３６】
加えて、ショットキーソースドレイン２１，２２を形成するシリサイド膜とフルシリサイドゲート電極１０のシリサイド膜の段差が従来方法に比べて小さくすることが可能となり、配線層１３を形成する際に、コンタクト開口に対するプロセスマージンが拡大し歩留まり向上が可能となる。
【０１３７】
＜実施の形態９＞
図３５は、本実施の形態に係る半導体装置の構成を示す断面図である。
本実施の形態に係る半導体装置は、実施の形態１に示した半導体装置において、シリコン基板１に代えてSOI（Silicon on Insulator）基板を使用している。その他の構成は実施の形態１と同様であり、詳細な説明は省略する。
【０１３８】
また、本実施の形態に係る半導体装置は、実施の形態１において説明した製造方法の半導体基板１をSOI基板に変えることで実現できるため製造方法の説明についても省略する。
【０１３９】
ここで、SOI基板はシリコン基板２７上に形成されたBOX酸化膜２９と、BOX酸化膜２９上に形成されたSOI膜２８により構成されている。
【０１４０】
SOI基板を用いた場合、ソースドレイン拡散層８の深さは、SOI膜２８の膜厚によって決まるため、金属シリサイド膜をＳＯＩ膜内に形成した場合、金属シリサイド膜とSOI膜２８からなる界面と、ソースドレイン拡散層８とBOX酸化膜２９からなる界面との距離の確保は困難である。
【０１４１】
しかし、本実施の形態に係る半導体装置では、ソースドレイン拡散層８上に金属シリサイド膜１１が形成されるため容易に確保できる。
【０１４２】
その結果、SOI基板を用いた場合、実施の形態１で得られる効果をさらに効果的に得ることができる。
【０１４３】
なお、実施の形態１から６ではシリサイド材料としてニッケルを用いた場合を示したが、コバルト、チタン、パラジウム、プラチナ、エルビウム等のシリサイド材料を用いても同様の効果が得られる。
【０１４４】
また、実施の形態１から９では、ゲート絶縁膜３としてシリコン窒化酸化膜を用いる例を示したが、ハーフニウムオキサイド、ランタニウムオキサイド等の高誘電率絶縁膜を用いても同様の効果が得られる。
【０１４５】
また、実施の形態９ではSOI基板を実施の形態１に適用した場合を示したが、SOI基板を実施の形態２から８の半導体装置に用いても同様の効果が得られる。
【０１４６】
また、実施の形態７及び８では、エルビウムシリサイドとプラチナシリサイドを用いた場合を示したが、他のシリサイドの組み合わせを用いても本発明の効果が得られることは明らかである。
【０１４７】
また、実施の形態１、２、５、６、９では、説明を簡単にするためにN型MISFETの製造例で示したが、ドーパントの導電型を反対にすることでP型MISFETが製造できること、及び両者を組み合わせることでCMISFET化できることは明らかである。
【０１４８】
また、実施の形態７では、エルビウムシリサイドとプラチナシリサイドを同一の熱処理で形成する例を示したが、それぞれ金属膜を堆積後別の熱処理条件でシリサイド化しても同様の効果が得られることは明らかである。
【０１４９】
また、実施の形態１から９ではゲート電極のドーパントの導入については述べなかったが、ソースドレイン拡散層形成時に導入してもよいし、ポリシリコンゲート電極４形成後にあらかじめドーパントを導入して仕事関数を制御してもよい。
【図面の簡単な説明】
【０１５０】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態２に係る半導体装置の構成を示す断面図である。
【図７】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造方法の変形例を示す断面図である。
【図１１】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１２】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態４に係る半導体装置の構成を示す断面図である。
【図１９】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態５に係る半導体装置の構成を示す断面図である。
【図２４】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図２５】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図２６】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図２７】実施の形態６に係る半導体装置の構成を示す断面図である。
【図２８】実施の形態７に係る半導体装置の構成を示す断面図である。
【図２９】実施の形態７に係る半導体装置の製造方法を示す断面図である。
【図３０】実施の形態７に係る半導体装置の製造方法を示す断面図である。
【図３１】実施の形態７に係る半導体装置の製造方法を示す断面図である。
【図３２】実施の形態７に係る半導体装置の製造方法を示す断面図である。
【図３３】実施の形態７に係る半導体装置の製造方法を示す断面図である。
【図３４】実施の形態８に係る半導体装置の構成を示す断面図である。
【図３５】実施の形態９に係る半導体装置の構成を示す断面図である。
【符号の説明】
【０１５１】
１  半導体基板、２  素子分離酸化膜、３  ゲート絶縁膜、４  ポリシリコンゲート電極、５，２３，２５  シリコン酸化膜、６  ソースドレインエクステンション層、７，１７  サイドウォール絶縁膜、８  ソースドレイン拡散層、９  シリコン膜、１０，１９，２０  フルシリサイドゲート電極、１１  金属シリサイド膜、１２  層間膜、１３  配線層、１４  ｐウェル、１５  ｎウェル、１６  シリコンゲルマニウム膜、１８，２１，２２  ショットキーソースドレイン、２４  エルビウム膜、２６  プラチナ膜、２７  シリコン基板、２８  ＳＯＩ膜、２９  ＢＯＸ酸化膜、３１  シリコンゲルマニウムソースドレイン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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