(57)【要約】【課題】書き込み時のメモリしきい電圧を高精度に制御しつつ、書き込み時間の高速化を図ることができる半導体記憶装置の書き込み方法を提供する。【解決手段】２５６Ｍｂ多値フラッシュＥＥＰＲＯＭの書き込み処理において、たとえば“０１”書き込み処理は、データラッチ処理（２２１）、書き込み処理（２２２）、書き込みベリファイ処理（２２３）により、書き込み対象ビットの全ビットがパスと判定された後、書き込み後の対象ビット線を選択するデータラッチ処理を実行し（２２４）、初期値に対して書き込みベリファイ処理を行う（２２５）。これにより、“０１”書き込み処理、書き込みベリファイ処理の途中に、何らかの原因でベリファイパスと判定されたビットでも、この動作でフェイルと判定されれば再び書き込み電圧が印加され、所定のしきい電圧にすることができる。【選択図】図３
2006190488.tif 000002
【特許請求の範囲】
【請求項１】
データが記憶される複数のメモリセルと、このメモリセルに書き込むデータを保持可能なデータラッチ回路とを有し、前記複数のメモリセルに多値データを書き込む半導体記憶装置の書き込み方法であって、
前記データラッチ回路に書き込みデータが保持され、この書き込みデータに応じてメモリセルに書き込み電圧を印加して書き込みを行う書き込み工程と、この書き込み工程の後に所定のメモリしきい電圧に到達したか否かを判定する書き込みベリファイを行うベリファイ工程とを行う第１の工程と、
前記第１の工程によりデータのメモリセルへの書き込みの完了後、前記データラッチ回路に再度書き込みデータが保持され、この書き込みデータと前記書き込み後のメモリセルの書き込みデータとを比較する再度の書き込みベリファイを行う第２の工程と、
前記再度の書き込みベリファイの結果、所望のメモリしきい電圧に未到達であると判定されたとき、再度、前記メモリセルに書き込み電圧を印加し、再度書き込みを行う第３の工程とを有し、
前記第１と第２の工程の書き込みに用いられる書き込みパルスは、ベリファイの繰り返し回数に応じてパルス幅が増加する、半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置技術に関し、特にＡＮＤ型メモリセルを用いた多値メモリの書き込み時間の高速化に好適なフラッシュＥＥＰＲＯＭ（フラッシュメモリ）などの半導体記憶装置の書き込み方法、および半導体記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
たとえば、本発明者が検討した技術として、半導体記憶装置の一例としての多値フラッシュメモリなどにおける書き込み動作においては、書き込みベリファイ時に毎回、書き込むべきビットの情報である期待値に対してベリファイを行う技術などが考えられる。
【０００３】
なお、このようなフラッシュメモリなどの半導体記憶装置に関する技術としては、たとえば非特許文献１に記載される技術などが挙げられる。
【非特許文献１】１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記のような多値フラッシュメモリなどの半導体記憶装置においては、期待値を得るための処理時間が書き込み時間を遅くする原因の１つとなっている。たとえば、２５６Ｍｂ多値フラッシュメモリにおいては、多値化に伴うメモリしきい電圧の高精度制御の必要性などに対する対策から、図５のようなフローに基づいて書き込みが行われるものと考えられる。
【０００５】
たとえば“０１”書き込みにおいて、まず最初のデータラッチ処理により、初期値をセット（書き込み対象のビット線を選択）する（ステップ５０１）。さらに、“０１”書き込みでメモリセルに書き込み電圧を印加し、書き込みを行う（ステップ５０２）。そして、データラッチ処理、書き込みベリファイにおいて、初期値に対してベリファイを行う（ステップ５０３，５０４）。書き込み対象ビットが全てパスするまで、書き込みからベリファイまでの処理を繰り返す。この時、毎回、初期値に対してベリファイを行う。
【０００６】
よって、前記２５６Ｍｂ多値フラッシュメモリにおいては、書き込み中にメモリディスチャージ電流、ノイズなどの原因によりベリファイ電圧手前で書き込みを終了したビットを再度書き込みを実行し、所定のベリファイ電圧に到達させる目的で期待値に対するベリファイを実施しているので、期待値を求める処理時間（データラッチ処理時間）の影響が大きく、書き込み時間全体を遅らせているものと考えられる。
【０００７】
そこで、本発明の目的は、データラッチ処理をベリファイ毎に行うのではなく、書き込みが全ビットパスした後に行うことにより、書き込み時のメモリしきい電圧を高精度に制御しつつ、書き込み時間の高速化を図ることができるフラッシュメモリなどの半導体記憶装置の書き込み方法、および半導体記憶装置を提供するものである。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明による半導体記憶装置の書き込み方法は、データが記憶される複数のメモリセルと、このメモリセルに書き込むデータを保持可能なデータラッチ回路とを有し、前記複数のメモリセルに多値データを書き込む半導体記憶装置の書き込み方法であって、前記データラッチ回路に書き込みデータが保持され、この書き込みデータに応じてメモリセルに書き込み電圧を印加して書き込みを行う書き込み工程と、この書き込み工程の後に所定のメモリしきい電圧に到達したか否かを判定する書き込みベリファイを行うベリファイ工程とを行う第１の工程と、前記第１の工程によりデータのメモリセルへの書き込みの完了後、前記データラッチ回路に再度書き込みデータが保持され、この書き込みデータと前記書き込み後のメモリセルの書き込みデータとを比較する再度の書き込みベリファイを行う第２の工程と、前記再度の書き込みベリファイの結果、所望のメモリしきい電圧に未到達であると判定されたとき、再度、前記メモリセルに書き込み電圧を印加し、再度書き込みを行う第３の工程とを有し、前記第１と第２の工程の書き込みに用いられる書き込みパルスは、ベリファイの繰り返し回数に応じてパルス幅が増加する、ものである。
【００１１】
また、本発明による半導体記憶装置の書き込み方法では、書き込み処理工程および書き込みベリファイ処理工程の完了後、初期値（期待値）と書き込み後のメモリセルの書き込み電圧とを比較する完了後の書き込みベリファイ処理工程を実行し、この結果、所望のメモリしきい電圧に未到達であると判定されたときに再度、メモリセルに書き込み電圧を印加する再度書き込み処理工程を行うものである。
【００１２】
特に、再度書き込み処理工程を行う際には、書き込みパルス時間を短く設定するようにし、さらにメモリセルは多値メモリセルとし、フラッシュメモリなどに適用するようにしたものである。
【００１３】
また、本発明による半導体記憶装置は、メモリセルに書き込み電圧を印加する書き込み処理手段と、メモリセルの書き込み電圧が所定のメモリしきい電圧に到達したか否かを判定する書き込みベリファイ処理手段と、初期値と書き込み後のメモリセルの書き込み電圧とを比較する完了後の書き込みベリファイ処理手段と、書き込み後のメモリセルの書き込み電圧が所望のメモリしきい電圧に未到達であると判定されたときに再度、メモリセルに書き込み電圧を印加する再度書き込み処理手段とを有するものである。
【００１４】
よって、前記半導体記憶装置の書き込み方法、および半導体記憶装置によれば、何らかの原因で所望のメモリしきい電圧に未到達であると判定されれば、再度書き込み処理を行うことにより、メモリしきい電圧の分布を高精度に制御することができる。また、初期値に対する書き込みベリファイ処理を書き込み処理および書き込みベリファイ処理毎に行うのではなく、完了後に実行することにより、初期値算出の合計時間を削減することによって全体の書き込み時間を短縮することができる。この結果、書き込み時のメモリしきい電圧を高精度に制御しつつ、書き込み時間の高速化を図ることができる。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
（１）．書き込み処理工程および書き込みベリファイ処理工程の完了後に、初期値に対して書き込みベリファイ処理工程を実行することで、何らかの原因で所望のメモリしきい電圧に未到達であると判定されれば、再度書き込み処理を行うことができるので、メモリしきい電圧の分布を高精度に制御することが可能となる。
【００１７】
（２）．初期値に対する書き込みベリファイ処理を、書き込み処理および書き込みベリファイ処理毎に行うのではなく、完了後に実行することで、初期値算出の合計時間を削減することができるので、全体の書き込み時間を短縮することが可能となる。
【００１８】
（３）．再度書き込み処理工程を行う際に書き込みパルス時間を短く設定することで、メモリしきい電圧分布を高精度に制御することが可能となる。
【００１９】
（４）．前記（１）〜（３）により、多値メモリセルを有するフラッシュメモリなどの半導体記憶装置において、書き込み時のメモリしきい電圧を高精度に制御しつつ、書き込み時間の高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
図１は本発明の一実施の形態である半導体記憶装置を示す構成図、図２は本実施の形態の半導体記憶装置において、書き込み処理を示すフロー図、図３は書き込み処理の詳細を示すフロー図、図４は書き込み処理に対応する多値メモリセルのしきい電圧の状態を示す説明図である。
【００２２】
まず、図１により本実施の形態の半導体記憶装置の構成を説明する。
【００２３】
本実施の形態の半導体記憶装置は、たとえば２５６Ｍｂ多値フラッシュメモリとされ、メモリマット１、メインデコーダ／ゲートデコーダ２、サブデコーダ３、センスラッチ回路４、データラッチ回路５、メインアンプ６、入力データ演算回路７、入出力バッファ８、制御信号入力バッファ９、データ入出力制御回路１０、レディ／ビジィ回路１１、システムクロック回路１２、ステイタスレジスタテスト系回路１３、コマンドデコーダ１４、ＲＯＭ制御系回路１５、ＲＯＭ１６、ＲＯＭデコーダ１７、ＣＰＵ１８、電源制御回路１９、電源切り替え回路２０、チャージポンプ降圧系回路２１、基準電源２２、アドレスカウンタ２３、救済系回路２４、アドレスジェネレータ２５、冗長ヒューズ・トリミングヒューズ２６などの一般的な構成からなり、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２４】
このフラッシュメモリは、外部端子を介して制御信号入力バッファ９にチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＥＳ、コマンドデータイネーブル信号／ＣＤＥ、アウトプットイネーブル信号／ＯＥなどの制御信号が入力され、またデータ入出力制御回路１０にシリアルクロック信号ＳＣが入力され、これらの信号に基づいて内部回路制御のためのコマンド、タイミング信号が発生される。また、レディ／ビジィ回路１１から外部端子を介してレディ／ビジィ信号Ｒ／Ｂが出力されている。
【００２５】
このフラッシュメモリにおいて、メモリマット１は、ワード線ＷＬとビット線ＢＬとの交点に配置される複数の多値メモリセルＭＣからなり、左右および上下に４つに分割されている。このメモリマット１内の任意の多値メモリセルＭＣが、メインデコーダ／ゲートデコーダ２およびサブデコーダ３により選択され、この選択された多値メモリセルＭＣに対して、センスラッチ回路４、データラッチ回路５、メインアンプ６、入力データ演算回路７および入出力バッファ８を介してデータの書き込み／読み出しが行われる。この多値メモリセルＭＣは、“０１”，“００”，“１０”，“１１”の４値からなる。
【００２６】
以上のように構成されるフラッシュメモリにおいて、センスラッチ回路４、データラッチ回路５には、特に本発明の特徴となる書き込み処理機能として、多値メモリセルＭＣに書き込み電圧を印加する書き込み処理手段、多値メモリセルＭＣの書き込み電圧が所定のメモリしきい電圧に到達したか否かを判定する書き込みベリファイ処理手段、初期値と書き込み後の多値メモリセルＭＣの書き込み電圧とを比較する完了後の書き込みベリファイ処理手段、書き込み後の多値メモリセルＭＣの書き込み電圧が所望のメモリしきい電圧に未到達であると判定されたときに再度、多値メモリセルＭＣに書き込み電圧を印加する再度書き込み処理手段などが設けられている。
【００２７】
次に、本実施の形態の作用について、図２および図３に基づいて書き込み処理フローを説明する。図２は、全体の書き込み処理を示すフロー図、図３は“０１”書き込み処理の詳細を示すフロー図である。また、各書き込み処理に対応する多値メモリセルＭＣのしきい電圧Ｖｔｈの状態は図４に示すとおりである。
【００２８】
図２のように、書き込み処理は、書き込みデータをデータラッチ回路５にラッチした後に（ステップ２１０）、“０１”書き込み処理（ステップ２２０）、“００”書き込み処理（ステップ２３０）、“１０”書き込み処理（ステップ２４０）を順に行い、最後に、エラティック／ディスターブ検出処理（ステップ２５０）、エラー処理（ステップ２６０）を行う。なお、この多値メモリセルＭＣにおいて、書き込み処理の実行前、すなわち“１１”による消去状態のしきい電圧Ｖｔｈの分布は図４（ａ）のようになっている。
【００２９】
たとえば、ステップ２２０の“０１”書き込み処理は、図３のフローに基づいて行われる。
【００３０】
（１）．最初のデータラッチ処理により、初期値をセットする。すなわち、書き込み対象のビット線ＢＬを選択する（ステップ２２１）。
【００３１】
（２）．“０１”書き込み処理において、多値メモリセルＭＣに書き込み電圧を印加し、書き込みを行う（ステップ２２２）。
【００３２】
（３）．書き込みベリファイ処理において、書き込み対象ビットが所定のメモリしきい電圧Ｖｔｈに到達したか否かを判定する（ステップ２２３）。ここで、書き込み対象ビットの全ビットがパス（Ｐａｓｓ）と判定されたときは次に処理に移行する。一方、ここでフェイル（Ｆａｉｌ）と判定されたときは、ステップ２２２からの処理を繰り返してフェイルと判定されたビットに対してのみ書き込み電圧を印加する。
【００３３】
（４）．書き込み対象ビットの全ビットがパスと判定された後、書き込み後の対象ビット線ＢＬを選択するデータラッチ処理を実行する（ステップ２２４）。
【００３４】
（５）．書き込みベリファイ処理において、初期値に対して書き込みベリファイを行う（ステップ２２５）。ここで、パスと判定されたときは次の“００”書き込み処理に移行する。一方、ここでフェイルと判定されたときは、“０１”書き込み処理（ステップ２２６）を行った後にステップ２２４からの処理を繰り返す。
【００３５】
従って、“０１”書き込み処理、書き込みベリファイ処理の途中に、何らかの原因でベリファイパスと判定されたビットでも、この動作でフェイルと判定されれば再び書き込み電圧が印加され、所定のしきい電圧Ｖｔｈにすることができる。ここでいう何らかの原因とは、ノイズなどによる影響が考えられるが、最も可能性があるのは次のとおりである。
【００３６】
書き込み初期の段階では、まだほとんどのビットが所定のしきい電圧Ｖｔｈに到達していないため、書き込みベリファイ時のメモリディスチャージによるメモリソースの浮きが大きく、見かけ上、しきい電圧Ｖｔｈが高くなっているように判定される。従って、実際には所定のしきい電圧Ｖｔｈに到達していないにも係わらず、到達したと判定されてしまう。
【００３７】
しかし、書き込みが進行するに従って、メモリソースの浮きが小さくなると、以前にパスと判定されたビットでもフェイルと判定される可能性がある。“０１”書き込み処理フローの後半部分のステップ２２５，２２６で、初期値に対するベリファイを実行することにより、全体の処理時間を短縮することができる効果がある。
【００３８】
また、このような“０１”書き込み処理は、一般的に、書き込み処理の書き込みパルス幅（書き込み電圧印加時間）は比較的短い時間（たとえば１μｓ程度）から始め、書き込み処理から書き込みベリファイ処理までを繰り返す間にパルス幅を指数関数的に延ばす制御をしている。
【００３９】
前記のとおり、何らかの原因で書き込み処理の初期に書き込みベリファイパスと判定されたビットは一般的に書き込みが速い（短い書き込みパルスでしきい電圧Ｖｔｈの変動が大きい）ため、フロー図の後半のステップ２２５において、書き込みベリファイ処理のフェイル時の書き込み処理を実行する際は、再度、短いパルス幅から書き込みを実行することにより、高精度なしきい電圧Ｖｔｈ分布の制御が可能となる。
【００４０】
以上のようにして、ステップ２２０の“０１”書き込み処理が終了する。この“０１”書き込み処理の終了により、多値メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４（ｂ）のようになる。この際のベリファイ書き込み電圧ＶＷＶ３は、たとえば４．５Ｖである。
【００４１】
続いて、“０１”書き込み処理が終了すると、前記“０１”書き込み処理と同様のステップにおいて、図２に示すステップ２３０の“００”書き込み処理を行う。この“００”書き込み処理の終了により、多値メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４（ｃ）のようになる。この際のベリファイ書き込み電圧ＶＷＶ２は、たとえば３．６Ｖである。
【００４２】
さらに、“００”書き込み処理が終了すると、前記“０１”書き込み処理と同様のステップにおいて、図２に示すステップ２４０の“１０”書き込み処理を行う。この“１０”書き込み処理の終了により、多値メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４（ｄ）のようになる。この際のベリファイ書き込み電圧ＶＷＶ１は、たとえば２．８Ｖである。
【００４３】
最後に、図２に示すステップ２５０のエラティック／ディスターブ検出処理において、ディスターブ検出電圧に対する“１１”ワードディスターブ検出（ステップ２５１）、エラティック検出電圧に対する“１０”エラティック検出（ステップ２５２）、エラティック検出電圧に対する“００”エラティック検出（ステップ２５３）を行う。このステップ２５１〜２５３において、パスと判定されたときは処理を終了する。一方、ここでフェイルと判定されたときは、ステップ２６０のエラー処理に移行する。
【００４４】
このエラティック／ディスターブ検出処理において、多値メモリセルＭＣにおけるしきい電圧Ｖｔｈの分布は図４（ｅ）のようになる。たとえば、この際のディスターブ検出電圧ＶＷＤＳは２．３Ｖ、エラティック検出電圧ＶＷＥ１は３．１Ｖ、エラティック検出電圧ＶＷＥ２は３．９Ｖである。
【００４５】
このエラー処理においては、所定のフェイル回数との比較処理（ステップ２６１）を行い、所定の回数以下のときは消去処理（ステップ２６２）を実行した後に、ステップ２２０からの処理を繰り返す。一方、フェイルが所定の回数に達したときは異常と判定して異常終了とする。
【００４６】
以上のようにして、書き込みデータをラッチした後、“０１”書き込み処理、“００”書き込み処理、“１０”書き込み処理を順に行い、最後にエラティック／ディスターブ検出処理、エラー処理を行うことができる。
【００４７】
従って、本実施の形態の半導体記憶装置によれば、書き込み対象ビットの全ビットがパスと判定された後に、書き込み後の対象ビット線を選択するデータラッチ処理を実行することにより、繰り返し実行される書き込みベリファイ毎にデータラッチ処理を行わなくてもよいため、書き込み時間を短縮して高速化を図ることができる。
【００４８】
また、書き込み処理、書き込みベリファイ処理の途中に、ベリファイパスと判定されたビットでも、この動作でフェイルと判定されれば再び書き込み電圧が印加され、所定のしきい電圧にすることができるので、メモリしきい電圧を高精度に制御することができる。
【００４９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
たとえば、前記実施の形態においては、４値の２５６Ｍｂ多値フラッシュメモリについて説明したが、これに限定されるものではなく、２値や８値以上の多値メモリセル、６４Ｍｂ，５１２Ｍｂ以上などのフラッシュメモリなどについても広く適用可能であり、特に多値化、大容量化になるほど本発明の効果は有効である。
【００５１】
また、フラッシュメモリの他に、ＥＥＰＲＯＭなど、外部から入力される書き込みデータを書き込み終了まで保持する方式の半導体記憶装置では同様の効果を得ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施の形態である半導体記憶装置を示す構成図である。
【図２】本発明の一実施の形態の半導体記憶装置において、書き込み処理を示すフロー図である。
【図３】本発明の一実施の形態の半導体記憶装置において、書き込み処理の詳細を示すフロー図である。
【図４】（ａ）〜（ｅ）は本発明の一実施の形態の半導体記憶装置において、書き込み処理に対応する多値メモリセルのしきい電圧の状態を示す説明図である。
【図５】本発明の前提となる半導体記憶装置において、書き込み処理の詳細を示すフロー図である。
【符号の説明】
【００５３】
１  メモリマット
２  メインデコーダ／ゲートデコーダ
３  サブデコーダ
４  センスラッチ回路
５  データラッチ回路
６  メインアンプ
７  入力データ演算回路
８  入出力バッファ
９  制御信号入力バッファ
１０  データ入出力制御回路
１１  レディ／ビジィ回路
１２  システムクロック回路
１３  ステイタスレジスタテスト系回路
１４  コマンドデコーダ
１５  ＲＯＭ制御系回路
１６  ＲＯＭ
１７  ＲＯＭデコーダ
１８  ＣＰＵ
１９  電源制御回路
２０  電源切り替え回路
２１  チャージポンプ降圧系回路
２２  基準電源
２３  アドレスカウンタ
２４  救済系回路
２５  アドレスジェネレータ
２６  冗長ヒューズ・トリミングヒューズ
ＭＣ  多値メモリセル
ＢＬ  ビット線
ＷＬ  ワード線
【図１】
2006190488.tif 000003
【図２】
2006190488.tif 000004
【図３】
2006190488.tif 000005
【図４】
2006190488.tif 000006
【図５】
2006190488.tif 000007