(57)【要約】【課題】  書き込み回数情報の正当性を確保すると共に、フラッシュメモリ内に設けた書き込み管理領域へのアクセスを高速化したフラッシュメモリ管理装置を実現する。【解決手段】  フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置において、  前記フラッシュメモリには、書き込みの発生毎にビット状態が変わるビット列情報が記憶され、  書き込みの発生毎にカウントする回数情報が記憶されるＲＡＭと、  前記ビット列情報と前記回数情報とを照合するフラッシュメモリ管理手段と、を備える。【選択図】                    図１
2006201891.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置において、
前記フラッシュメモリには、書き込みの発生毎にビット状態が変わるビット列情報が記憶され、
書き込みの発生毎にカウントする回数情報が記憶されるＲＡＭと、
前記ビット列情報と前記回数情報とを照合するフラッシュメモリ管理手段と、
を備えたことを特徴とするフラッシュメモリ管理装置。
【請求項２】
前記ビット列情報は、あらかじめ全てのビットを「１」にセットした複数のビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換えた情報であることを特徴とする請求項１に記載のフラッシュメモリ管理装置。
【請求項３】
前記フラッシュメモリ管理手段は、書き込みの発生毎に前記回数情報から演算される情報と前記ビット列情報を照合し、一致している場合には前記ビット列情報の最初のビット「１」を「０」に更新することを特徴とする請求項１又は２に記載のフラッシュメモリ管理装置。
【請求項４】
前記フラッシュメモリにアクセスするＣＰＵを備え、前記演算は、前記回数情報を前記ＣＰＵのアクセスビット幅で除算し、その商と余りを算出する除算演算であることを特徴とする請求項３に記載のフラッシュメモリ管理装置。
【請求項５】
前記フラッシュメモリ管理手段は、前記除算演算の商及び余りに基づいて前記ビット列情報の正当性を判断することを特徴とする請求項４に記載のフラッシュメモリ管理装置。
【請求項６】
前記ＣＰＵ、ＲＡＭ、フラッシュメモリ並びに前記フラッシュメモリ管理手段は、プラントのトリップ要求に基づいて停止操作を実行する安全制御装置内に形成されていることを特徴とする請求項４または５に記載のフラッシュメモリ管理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置に関する。
【背景技術】
【０００２】
図４は、安全制御装置に適用された従来のフラッシュメモリ管理装置の一例を示す機能ブロック図である。１は安全制御装置であり、異常発生時にプラント２からのトリップ要求を受けて停止操作を実行する。３は通信バスであり、安全制御装置１はこの通信バスを介してエンジニアリングステーション等の上位装置４と通信する。
【０００３】
安全制御装置１内のＣＰＵモジュールにおいて、１１はＣＰＵであり、ＣＰＵバス１２を介してこれに接続されたフラッシュメモリ１３及びＲＡＭ１４と通信して制御アプリケーションを実行する。フラッシュメモリ１３には、上位装置４よりダウンロードされるプログラムやデータベース及び管理データが保存されている。
【０００４】
フラッシュメモリ１３に保存されたデータより必要なデータがＲＡＭ１４にロードされ、ＣＰＵ１はＲＡＭ１４より起動され、ＲＡＭにロードされたアプリケーションプログラムを実行する。
【０００５】
フラッシュメモリ１３は、上位装置４からの更新やプログラム等により書き込みが実行されるとイレーズが発生する。一般にフラッシュメモリの信頼性確保の手法として、イレーズ回数を監視し、スペックで指定された回数に達した時に交換を実行する管理が行われる。フラッシュメモリが安全制御装置内に実装されている場合には、システムの信頼性確保のために、この交換管理は重要である。
【０００６】
安全制御装置１において、１５はフラッシュメモリ管理手段であり、フラッシュメモリ１３内に設けた書き込み回数カウンタ１３ａのカウント値Ｎを監視し、これが所定の設定値を超えたときに交換要求情報を上位装置４に通知する。
【０００７】
特許文献１には、フラッシュメモリの書き込み回数を制御する装置が記載されている。
【０００８】
【特許文献１】特開平７−１５３２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、フラッシュメモリ内に書き込み回数カウンタを設ける従来のフラッシュメモリ管理装置では、次のような問題点がある。
（１）カウント値Ｎの正当性はフラッシュメモリが正常動作をしていることが前提となるから、フラッシュメモリ自体の信頼性が問題となる背景では、このカウント値Ｎの正当性が確保されてるとは言えない。
【００１０】
（２）安全制御装置におけるＣＰＵモジュールは、オフライン又はオンライン時にフラッシュメモリに頻繁にイレーズする可能性が高いので、書き込み回数カウンタ１３ａを書き込み頻度に対応して高速化する必要があるが、応答速度に限界があり、そのカウント値の正当性が確保されているとは言えない。
【００１１】
従って本発明が解決しようとする課題は、書き込み回数情報の正当性を確保すると共に、フラッシュメモリ内に設けた書き込み管理領域へのアクセスを高速化したフラッシュメモリ管理装置を実現することにある。
【課題を解決するための手段】
【００１２】
このような課題を達成するために、本発明の構成は次の通りである。
（１）フラッシュメモリの書き込み回数を監視するフラッシュメモリ管理装置において、
前記フラッシュメモリには、書き込みの発生毎にビット状態が変わるビット列情報が記憶され、
書き込みの発生毎にカウントする回数情報が記憶されるＲＡＭと、
前記ビット列情報と前記回数情報とを照合するフラッシュメモリ管理手段と、
を備えたことを特徴とするフラッシュメモリ管理装置。
【００１３】
（２）前記ビット列情報は、あらかじめ全てのビットを「１」にセットした複数のビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換えた情報であることを特徴とする（１）に記載のフラッシュメモリ管理装置。
【００１４】
（３）前記フラッシュメモリ管理手段は、書き込みの発生毎に前記回数情報から演算される情報と前記ビット列情報を照合し、一致している場合には前記ビット列情報の最初のビット「１」を「０」に更新することを特徴とする（１）又は（２）に記載のフラッシュメモリ管理装置。
【００１５】
（４）前記フラッシュメモリにアクセスするＣＰＵを備え、前記演算は、前記回数情報を前記ＣＰＵのアクセスビット幅で除算し、その商と余りを算出する除算演算であることを特徴とする（３）に記載のフラッシュメモリ管理装置。
【００１６】
（５）前記フラッシュメモリ管理手段は、前記除算演算の商及び余りに基づいて前記ビット列情報の正当性を判断することを特徴とする（４）に記載のフラッシュメモリ管理装置。
【００１７】
（６）前記ＣＰＵ、ＲＡＭ、フラッシュメモリ並びに前記フラッシュメモリ管理手段は、プラントのトリップ要求に基づいて停止操作を実行する安全制御装置内に形成されていることを特徴とする（４）または（５）に記載のフラッシュメモリ管理装置。
【発明の効果】
【００１８】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
（１）フラッシュメモリとＲＡＭの領域に保持された書込回数情報を照合することで、書き込み回数の正当性を確保できる。従って、そのモジュールの交換時期を正しく把握でき、システムの信頼性を向上させることができる。
【００１９】
（２）フラッシュメモリの書込回数管理は、あらかじめ全てのビットを「１」にセットしたビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換える単純なアクセスのため、書き換え管理の高速化を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を図面により詳細に説明する。図１は本発明を安全制御装置に適用した一実施形態を示す機能ブロック図である。図４で説明した従来装置と同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部につき説明する。
【００２１】
図１において、１００は本発明が適用された安全制御装置であり、ＣＰＵ１０１、ＣＰＵバス１０２、フラッシュメモリ１０３、ＲＡＭ１０４の構成要素は、図４で説明したＣＰＵ１１、ＣＰＵバス１２、フラッシュメモリ１３、ＲＡＭ１４と同一機能を有する。
【００２２】
１０３ａは、フラッシュメモリ１０３の任意の固定セクタ内に設けた書き込み管理領域である。１０４ａは、ＲＡＭの任意のアドレスに割り当てられた書き込み回数保持領域である。
【００２３】
フラッシュメモリ１０３の書き込み管理領域１０３ａには、あらかじめ全てのビットを「１」にセットした複数のビット列に対して書き込みの発生毎に先頭ビットから順番に「１」を「０」に書き換えたビット列情報が記憶される。ＲＡＭ１０４の書き込み回数保持領域１０４ａには、書き込みの発生毎にカウントアップする回数情報が記憶される。なお、書き込みの発生毎にカウントダウンする回数情報が記憶されてもよい。書き込み回数を示す情報が記憶されていればよい。
【００２４】
１０５は、フラッシュメモリ管理手段であり、書き込み発生情報をＲＡＭ１０４から取得すると、直前の書き込み回数保持領域１０４ａの回数情報をＣＰＵのアクセスビット幅で除算する演算を実行し、その商と余りからフラッシュメモリの書き込み管理領域１０３ａの現在のビット列情報を推定検索し、この検索情報と現実の書き込み管理領域１０３ａのビット列情報とを照合する。
【００２５】
フラッシュメモリ管理手段１０５は、照合の結果、両者が一致していればフラッシュメモリの書き込み管理領域１０３ａのビット列情報は正当性を有するものと判断して、更新情報をフラッシュメモリ１０３に与え、書き込み管理領域１０３ａビット列の先頭の「１」を「０」に書き換える。
【００２６】
次に、図２及び図３により本発明の管理手法を説明する。図２（Ａ）及び（Ｂ）は、初回使用時のフラッシュメモリの書き込み管理領域１０３ａの保持状態及びＲＡＭの書き込み回数保持領域１０４ａの保持状態を示す。
【００２７】
図３（Ａ）及び（Ｂ）は、１０回の書き込みが発生した後のフラッシュメモリの書き込み管理領域１０３ａの保持状態及びＲＡＭの書き込み回数保持領域１０４ａの保持状態を示す。
【００２８】
図２（Ａ）において、フラッシュメモリの初回使用時にチップイレーズ（フラッシュメモリ全体のイレーズであり、基本的に１回のみ）し、書込み管理領域マーク“ＣＨＩＰ”をセクタ２６８にセットする。セクタ２６９が書き込み管理領域１０３ａであり、全てを「１」とした複数のビット列の最初のビットが「０」にセットされる。
【００２９】
図２（Ｂ）において、ＲＡＭのアドレス０ｘａ２ｃ０に指定された書き込み回数保持領域１０４ａの回数情報が１にセットされる。
【００３０】
この初期状態から書き込みが発生した都度、フラッシュメモリのセクタ２６９にあるビット列の1ビットを「１」から「０」に書き換えると共に、ＲＡＭのアドレス０ｘａ２ｃ０の回数情報を１カウントずつカウントアップする。
【００３１】
図３（Ａ）及び（Ｂ）は、１０回の書き込み（イレーズ）が発生した後のフラッシュメモリのセクタ２６９にあるビット列情報及びＲＡＭのアドレス０ｘａ２ｃ０の回数情報を示すものであり、ビット列情報は先頭から１０個が「０」にセットされ、ＲＡＭのアドレス０ｘａ２ｃ０の回数情報はａ（１６進数の１０）となる。
【００３２】
次にフラッシュメモリ管理手段１０５による正当性判断の処理手法につき説明する。ＲＡＭの書き込み回数保持領域１０４ａの回数情報は、フラッシュメモリの書込み管理領域１０３ａに書込むビット位置を高速に検索するために使用する。その検索ロジックは、回数情報をＣＰＵのアクセスビット幅で除算し、その商と余りを算出することで実現する。ここで、ＣＰＵのアクセスビット幅が３２ビットである場合には、
書込み回数  ÷  ３２  ＝  商：３２ビット単位アクセス数
余り：対象ビット位置
を表す。
【００３３】
例えば、書込み回数が３３であった場合には、商は１、余りは１となる。この情報に基づいて現在のフラッシュメモリの書込み管理領域１０３ａのビット列を推定検索すると、先頭から３２ビットが連続して「０」であり、次の３２ビットの先頭が「０」である。
【００３４】
この推定検索情報と、現実のフラッシュメモリの書込み管理領域１０３ａのビット列情報とを照合し、両者が一致していればフラッシュメモリの書込み管理情報が正当性を有すると判断し、１ビットシフトした位置のビット列「１」を「０」に書き換える更新を実行する。
【００３５】
照合の結果、一致していない場合には、エラー情報が上位装置に渡されてオペレータに対応を促す。もし、ＲＡＭの内容が破壊されて推定ビット位置と内容がマッチングしなかった場合でも、フラッシュメモリの書込回数管理領域のデータをリードして、二分岐法で高速にビットサーチを行うロジックとする対応をとることで、正当性判断を実行することができる。
【００３６】
以上説明した実施形態では、安全制御装置のＣＰＵモジュールに本発明を適用した場合を説明したが、これに限定されるものではなく、フラッシュメモリを有するモジュール一般のイレーズ回数管理に適用することが可能であり、システムの信頼性向上に寄与することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明を安全制御装置に適用した一実施形態を示す機能ブロック図である。
【図２】初回使用時のフラッシュメモリの書き込み管理領域及びＲＡＭの書き込み回数保持領域の保持状態を示す図である。
【図３】１０回の書き込みが発生した後のフラッシュメモリの書き込み管理領域及びＲＡＭの書き込み回数保持領域の保持状態を示す図である。
【図４】安全制御装置に適用された従来のフラッシュメモリ管理装置の一例を示す機能ブロック図である。
【符号の説明】
【００３８】
２  プラント
３  通信バス
４  上位装置
１００  安全制御装置
１０１  ＣＰＵ
１０２  ＣＰＵバス
１０３  フラッシュメモリ
１０３ａ  書き込み管理領域
１０４  ＲＡＭ
１０４ａ  書き込み回数保持領域
１０５  フラッシュメモリ管理手段
【図１】
2006201891.tif 000003
【図２】
2006201891.tif 000004
【図３】
2006201891.tif 000005
【図４】
2006201891.tif 000006