(57)【要約】【課題】寄生容量による輝度のバラツキを防止すること。【解決手段】通電により発光する有機ＥＬ素子ＯＬＥＤと、ゲート（第１端子）、ドレイン（第２端子）、ソースを備え、ゲートとドレインとの間に印加される所定の駆動閾値よりも高い電位差に応じて有機ＥＬ素子ＯＬＥＤを制御する駆動トランジスタＴｄと、駆動トランジスタＴｄのゲートとドレインとの間における駆動閾値に対応した閾値電圧を検出する閾値電圧検出用トランジスタＴｔｈと、駆動トランジスタＴｄに接続された可変容量Ｃｃとを備えるように構成する。【選択図】        図１
2006209074.tif 000002
【特許請求の範囲】
【請求項１】
通電により発光する発光手段と、
少なくとも第１端子、第２端子を備え、前記第１端子と前記第２端子との間に印加される所定の駆動閾値よりも高い電位差に応じて前記発光手段の発光を制御するドライバ手段と、
前記ドライバ手段の前記第１端子と前記第２端子との間における前記駆動閾値に対応した閾値電圧を検出する閾値電圧検出手段と、
前記ドライバ手段に接続された容量可変手段と、
を備えたことを特徴とする画像表示装置。
【請求項２】
前記容量可変手段の容量値は、前記ドライバ手段の端子間に存在する寄生容量、前記閾値電圧検出手段が有する端子間に存在する寄生容量の大きさに応じて、その値が決定されることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記閾値電圧検出手段に接続される選択信号線と該選択信号線に接続される制御信号線とが少なくとも一部共用されていることを特徴とする請求項１に記載の画像表示装置。
【請求項４】
前記容量可変手段は、薄膜トランジスタと該薄膜トランジスタと接続された容量素子とを含んだ接続回路であり、該接続回路の一端が前記ドライバ手段に接続されることを特徴とする請求項１に記載の画像表示装置。
【請求項５】
前記容量可変手段は、第１電極と、該第１電極よりも小面積である第２電極と、前記第１電極と前記第２電極との間に配置される絶縁層およびチャネル層と、を備えた可変容量素子であることを特徴とする請求項１に記載の画像表示装置。
【請求項６】
前記チャネル層は、前記第２電極に接していることを特徴とする請求項５に記載の画像表示装置。
【請求項７】
前記ドライバ手段および／または前記閾値電圧検出手段は薄膜トランジスタを含んで構成され、前記薄膜トランジスタのチャネル層と、前記可変容量素子のチャネル層とが同じ材料により略等しい厚みで形成されていることを特徴とする請求項５に記載の画像表示装置。
【請求項８】
前記薄膜トランジスタのチャネル層および／または絶縁層と、前記可変容量素子のチャネル層および／または絶縁層とは同一工程で形成されることを特徴とする請求項７に記載の画像表示装置。
【請求項９】
前記ドライバ手段および／または前記閾値電圧検出手段は薄膜トランジスタを含んで構成され、前記薄膜トランジスタの絶縁層と、前記可変容量素子の絶縁層とが同じ材料により略等しい厚みで形成されていることを特徴とする請求項５に記載の画像表示装置。
【請求項１０】
前記薄膜トランジスタの絶縁層と、前記可変容量素子の絶縁層とは同一工程で形成されることを特徴とする請求項９に記載の画像表示装置。
【請求項１１】
第１電極と、該第１電極上に配置される絶縁層と、該絶縁層上に配置されるチャネル層と、該チャネル層上に配置され、前記第１電極よりも小面積である第２電極と、を備えた可変容量素子を用いた画像表示装置。
【請求項１２】
前記チャネル層は、前記第１電極と前記第２電極との間の電位差に応じて導電性が変化することを特徴とする請求項１１に記載の画像表示装置。
【請求項１３】
通電により発光する発光素子と、
ゲート電極、ソース電極、ドレイン電極を有し、前記ソース電極および前記ドレイン電極のいずれか一方の電極が前記発光素子に電気的に接続される駆動トランジスタと、
走査信号に応じて前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記一方の電極とを短絡するスイッチングトランジスタと、
前記駆動トランジスタのゲート電極に接続される容量可変手段と、を備えた画像表示装置の駆動方法において、
前記駆動トランジスタ及び前記スイッチングトランジスタをオンに設定することにより、前記スイッチングトランジスタを介して前記駆動トランジスタのゲート電極と前記駆動トランジスタの前記ソース電極及び前記ドレイン電極のうちの他方の電極とを電気接続し、前記駆動トランジスタの前記他方の電極に対する前記ゲート電極の電位を駆動閾値とする第１の工程と、
前記駆動トランジスタをオフに設定するとともに前記スイッチングトランジスタをオンに設定することにより、前記発光素子の輝度電位を前記駆動トランジスタのゲート電極に供給する第２の工程と、
前記駆動トランジスタをオンに設定するとともに、前記スイッチングトランジスタをオフに設定することにより、前記発光素子に通電を行い、前記駆動トランジスタのゲート電極に供給された前記輝度電位に基づいて前記発光素子を発光させる第３の工程と、を含み、
前記駆動トランジスタの前記他方の電極に対する前記ゲート電極の電位を駆動閾値とする第１の工程における前記容量可変手段の容量値と、前記発光素子を発光させる第３の工程における前記容量可変手段の容量値とを異ならせることにより、前記発光素子の発光輝度に対する前記駆動トランジスタ及び前記スイッチングトランジスタの寄生容量の影響を抑制したことを特徴とする画像表示装置の駆動方法。
【請求項１４】
前記容量可変手段の容量値が、前記発光素子を発光させる第３の工程よりも前記駆動トランジスタの前記他方の電極に対する前記ゲート電極の電位を駆動閾値とする第１の工程の方が大きいことを特徴とする請求項１３に記載の画像表示装置の駆動方法。
【請求項１５】
前記容量可変手段の容量値が、前記駆動トランジスタの前記他方の電極に対する前記ゲート電極の電位を駆動閾値とする第１の工程において、略一定であることを特徴とする請求項１３に記載の画像表示装置の駆動方法。
【請求項１６】
前記容量可変手段の容量値が、前記発光素子を発光させる第３の工程において、略一定であることを特徴とする請求項１３に記載の画像表示装置の駆動方法。
【請求項１７】
前記容量可変手段の容量値が、前記発光素子の輝度電位を前記駆動トランジスタのゲート電極に供給する第２の工程と、前記発光素子を発光させる第３の工程との間で変化することを特徴とする請求項１３に記載の画像表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置およびその駆動方法に関するものであり、特に、寄生容量による輝度のバラツキを低減することができる画像表示装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
従来から、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する電流制御型の有機ＥＬ（Ｅｌｅｃｔｒｏｎｉｃ  Ｌｕｍｉｎｅｓｃｅｎｔ）素子を用いた画像表示装置が提案されている。
【０００３】
この種の画像表示装置では、アモルファスシリコンや多結晶シリコン等で形成されたＴＦＴ（薄膜トランジスタ）や上述した有機ＥＬ素子等が各画素を構成しており、各画素に適切な電流値が設定されることにより、輝度が制御される。
【０００４】
図１７は、従来の画像表示装置における１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、有機ＥＬ素子ＯＬＥＤ、有機ＥＬ素子容量ＣOLED、駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、補助容量Ｃｓ、スイッチングトランジスタＴ１およびスイッチングトランジスタＴ２から構成されている。
【０００５】
駆動トランジスタＴｄは、ゲート電極・ソース電極間に与えられる電位差に応じて有機ＥＬ素子ＯＬＥＤに流れる電流量を制御するためのものである。また閾値電圧検出用トランジスタＴｔｈは、オン状態となった時に、駆動トランジスタＴｄのゲート電極とドレイン電極とを電気的に接続し、駆動トランジスタＴｄのゲート電極・ソース電極間の電位差が駆動トランジスタＴｄの閾値電圧Ｖｔｈとなるまで駆動トランジスタＴｄのゲート電極からドレイン電極に向かって電流を流すことにより、駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出する機能を有している。
【０００６】
有機ＥＬ素子ＯＬＥＤは、閾値電圧以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、Ａｌ、Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。有機ＥＬ素子容量ＣOLEDは、有機ＥＬ素子ＯＬＥＤの容量を等価的に表したものである。
【０００７】
駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴ１およびスイッチングトランジスタＴ２は、例えば、薄膜トランジスタである。なお、以下で参照される各図面においては、各薄膜トランジスタについてチャネル（ｎ型またはｐ型）を明示していないが、ｎ型またはｐ型のいずれかであり、本明細書中の記載に従うものとする。
【０００８】
電源線１０は、駆動トランジスタＴｄおよびスイッチングトランジスタＴ２に電源を供給する。Ｔｔｈ制御線１１は、閾値電圧検出用トランジスタＴｔｈを制御するための信号を供給する。マージ線１２は、スイッチングトランジスタＴ２を制御するための信号を供給する。走査線１３は、スイッチングトランジスタＴ１を制御するための信号を供給する。画像信号線１４は、画像信号を供給する。
【０００９】
上記構成において、画素回路は、準備期間、閾値電圧検出期間、書き込み期間および発光期間という４つの期間を経て動作する。すなわち、準備期間では、電源線１０には所定の正電位（Ｖｐ，Ｖｐ＞０）が引加され、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴ１がオフ、駆動トランジスタＴｄがオン、スイッチングトランジスタＴ２がオンとなるように制御される。その結果、電源線１０→駆動トランジスタＴｄ→有機ＥＬ素子容量ＣOLEDという経路で電流が流れ、有機ＥＬ素子容量ＣOLEDに電荷が蓄積される。
【００１０】
つぎの閾値電圧検出期間では、電源線１０にはゼロ電位が印加され、閾値電圧検出用トランジスタＴｔｈがオンとなるように制御され、駆動トランジスタＴｄのゲートとドレインとが接続される。これにより、補助容量Ｃｓおよび有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電され、駆動トランジスタＴｄ→電源線１０という経路で電流が流れる。そして、駆動トランジスタＴｄのゲート−ドレイン間の電位差が、駆動トランジスタＴｄの駆動閾値に対応する閾値電圧Ｖｔｈに達すると、駆動トランジスタＴｄがオフとされる。
【００１１】
つぎの書き込み期間では、電源線１０の電位はゼロ電位を維持し、スイッチングトランジスタＴ１がオン、スイッチングトランジスタＴ２がオフとなり、有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電される。その結果、有機ＥＬ素子容量ＣOLED→閾値電圧検出用トランジスタＴｔｈ→補助容量Ｃｓという経路で電流が流れ、補助容量Ｃｓに電荷が蓄積される。すなわち、有機ＥＬ素子容量ＣOLEDに蓄積された電荷は、補助容量Ｃｓに移動する。
【００１２】
つぎの発光期間では、電源線１０には所定の負電位（−ＶＤＤ，ＶＤＤ＞０）が印加され、駆動トランジスタＴｄがオン、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴ１がオフとなるように制御される。その結果、有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴｄ→電源線１０という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００１３】
【非特許文献１】Ｓ．  Ｏｎｏ  ｅｔ  ａｌ．，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＤＷ  '０３，  ２５５（２００３）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、従来の画像表示装置においては、図１８に示したように、駆動トランジスタＴｄのゲート付近に寄生容量ＣｇｄＴｄおよび寄生容量ＣｇｓＴｄが、さらに、閾値電圧検出用トランジスタＴｔｈのゲート付近にも寄生容量ＣｇｄＴｔｈおよび寄生容量ＣｇｓＴｔｈが存在している。
【００１５】
これらの寄生容量は、有機ＥＬ素子ＯＬＥＤの輝度のバラツキの要因となることが知られている。したがって、従来から、寄生容量による悪影響を効果的に小さくできる手法が切望されていた。
【００１６】
本発明は、上記に鑑みてなされたものであって、寄生容量による輝度のバラツキを低減することができる画像表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決し、目的を達成するために、本発明にかかる画像表示装置は、通電により発光する発光手段と、少なくとも第１端子、第２端子を備え、前記第１端子と前記第２端子との間に印加される所定の駆動閾値よりも高い電位差に応じて前記発光手段の発光を制御するドライバ手段と、前記ドライバ手段の前記第１端子と前記第２端子との間における前記駆動閾値に対応した閾値電圧を検出する閾値電圧検出手段と、前記ドライバ手段に接続された容量可変手段と、備えたことを特徴とする。
【００１８】
また、本発明にかかる画像表示装置は、第１電極と、該第１電極上に配置される絶縁層と、該絶縁層上に配置されるチャネル層と、該チャネル層上に配置され、前記第１電極よりも小面積である第２電極と、を備えた可変容量を用いたことを特徴とする。
【００１９】
また、本発明にかかる画像表示装置の駆動方法は、通電により発光する発光素子と、ゲート電極、ソース電極、ドレイン電極を有し、前記ソース電極および前記ドレイン電極のいずれか一方の電極が前記発光素子に電気的に接続される駆動トランジスタと、走査信号に応じて前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記一方の電極とを短絡するスイッチングトランジスタと、前記駆動トランジスタのゲート電極に接続される容量可変手段と、を備えた画像表示装置の駆動方法において、前記駆動トランジスタ及び前記スイッチングトランジスタをオンに設定することにより、前記スイッチングトランジスタを介して前記駆動トランジスタのゲート電極と前記駆動トランジスタの前記ソース電極及び前記ドレイン電極のうちの他方の電極とを電気接続し、前記駆動トランジスタの前記他方の電極に対する前記ゲート電極の電位を駆動閾値とする第１の工程と、前記駆動トランジスタをオフに設定するとともに前記スイッチングトランジスタをオンに設定することにより、前記発光素子の輝度電位を前記駆動トランジスタのゲート電極に供給する第２の工程と、前記駆動トランジスタをオンに設定するとともに、前記スイッチングトランジスタをオフに設定することにより、前記発光素子に通電を行い、前記駆動トランジスタのゲート電極に供給された前記輝度電位に基づいて前記発光素子を発光させる第３の工程と、を含み、前記駆動トランジスタの前記他方の電極に対する前記ゲート電極の電位を駆動閾値とする第１の工程における前記容量可変手段の容量値と、前記発光素子を発光させる第３の工程における前記容量可変手段の容量値とを異ならせることにより、前記発光素子の発光輝度に対する前記駆動トランジスタ及び前記スイッチングトランジスタの寄生容量の影響を抑制したことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、発光手段を駆動するドライバ手段に容量可変手段を接続した構成としたことから、容量可変手段の容量値を変化させることでドライバ手段や閾値検出手段等に存在する寄生容量の影響を小さくし、寄生容量による輝度のバラツキを低減することができるので、画像表示装置の寿命を向上することができるという効果を奏する。また、製造工程や層構造の変更の手間を抑制できるので、本発明の適用が極めて容易であるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明にかかる画像表示装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。同図においては、図１８の各部に対応する部分には同一の符号を付ける。図１に示した画素回路においては、容量可変手段としての可変容量Ｃｃと、この可変容量Ｃｃを制御するためのＣｃ制御線２０と、が新たに設けられている。
【００２３】
可変容量Ｃｃは、前述した寄生容量による影響を小さくするための容量であり、第１電極Ｍ１と第２電極Ｍ２との間に挟まれた絶縁層Ｚおよびチャネル層ＣＮを備えた構成とされており、薄膜トランジスタの層構成とほぼ同様である。第１電極Ｍ１は、Ｃｃ制御線２０に接続されている。一方、第２電極Ｍ２は、駆動トランジスタＴｄのゲートに接続されている。
【００２４】
図２は、図１に示した薄膜トランジスタＴＦＴの構成を示す断面図である。同図における薄膜トランジスタは、基板に近い層からゲート電極Ｍ１'、絶縁層Ｚ'、チャネル層ＣＮ'、ソース電極Ｓ及びドレイン電極Ｄを積層した構造を有している。ゲート電極Ｍ１'、ソース電極Ｓ、ドレイン電極Ｄは、例えば、ＡｌやＡｌＮｄ、ＭｏＷ等の金属材料により構成されている。絶縁層Ｚ'は、例えばＳｉＮ系やＳｉＯ系の絶縁材料により形成されている。チャネル層ＣＮ'は、例えばアモルファスシリコンやポリシリコン等の半導体材料により形成されている。
【００２５】
このような薄膜トランジスタにおいては、ゲート電極Ｍ１'・ソース電極Ｓ間の電圧によって形成される電界によって、チャネル層ＣＮ'の導電率が変化し、ドレイン電極Ｄ・ソース電極Ｓ間の抵抗値が変化するため、ドレイン電極Ｄとソース電極Ｓ間に流れる電流量を制御することができる。例えば、同図の薄膜トランジスタを駆動トランジスタＴｄとして使用した場合、ゲート電極・ソース電極間に与えられる電位差に応じて、有機ＥＬ素子ＯＬＥＤに流れる電流量を制御することができる。
【００２６】
また、図３−１は、図１に示した可変容量Ｃｃの構成を示す概略平面図であり、図３−２は、同じく図１に示した可変容量Ｃｃの構成を示すＸ−Ｘ線視断面図である。同図における可変容量Ｃｃは、第１電極Ｍ１、絶縁層Ｚ、チャネル層ＣＮおよび第２電極Ｍ２の順番で積層されている。第１電極Ｍ１は、ＡｌやＡｌＮｄやＭｏＷ等の金属材料により形成されており、例えば平面視形状が四角形状を有している。絶縁層Ｚは、第１電極Ｍ１上に配置されており、ＳｉＮ系やＳｉＯ系等の絶縁材料により形成されている。チャネル層ＣＮは、絶縁層Ｚと第２電極Ｍ２との間で、且つ第２電極Ｍ２に接するように配置されており、ポリシリコンやアモルファスシリコン等の半導体材料により形成されている。第２電極Ｍ２は、第１電極Ｍ１よりも小面積に形成されており、例えば、平面視形状が例えば複数の櫛歯状部を有する形状等、外周形状がクランク状となった形状となっている。
【００２７】
ここで、チャネル層ＣＮは、第１電極Ｍ１と第２電極Ｍ２との電位差Ｖ１２（電位差Ｖ１２とは、第１電極Ｍ１の電位をＶ１、第２電極Ｍ２の電位をＶ２とした場合、Ｖ１−Ｖ２をいう。以下同じ）が小さい場合に、絶縁体となるという特性を備えている。したがって、この場合、絶縁層Ｚおよびチャネル層ＣＮが誘電体として作用し、可変容量Ｃｃは、第１電極Ｍ１と第２電極Ｍ２との重なり面積に比例した容量となる。
【００２８】
一方、第１電極Ｍ１と第２電極Ｍ２との電位差Ｖ１２が大きい場合、チャネル層ＣＮは、第２電極Ｍ２の直下および近傍の部分が導体となるという特性を備えている。したがって、この場合、第２電極Ｍ２の櫛部分の隙間が十分に小さいため、第２電極Ｍ２の表面全体が導体となり、絶縁層Ｚのみが誘電体として作用し、可変容量Ｃｃは、第１電極Ｍ１とチャネル層ＣＮとの重なり面積に比例した容量となる。
【００２９】
また、可変容量Ｃｃは、図２に示したゲート電極Ｍ１'、絶縁層Ｚ'、チャネル層ＣＮ'、ソース電極Ｓおよびドレイン電極Ｄが積層された薄膜トランジスタＴＦＴの構造と似ており、薄膜トランジスタＴＦＴと同様の製造プロセスで作成が可能である。なお、図１に示した駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴ１およびスイッチングトランジスタＴ２は、図２に示した薄膜トランジスタＴＦＴと同様の構造とされている。
【００３０】
なお、上述した薄膜トランジスタＴＦＴと可変容量Ｃｃは従来周知の薄膜形成技術を採用することにより形成される。具体的には、薄膜トランジスタＴＦＴの場合、まず、ゲート電極に相当する金属材料をスパッタリング法等により所定厚み（例えば２００〜４００ｎｍの厚み）で成膜するとともに、これを従来周知のフォトリソグラフィーを行い、ドライエッチング等でパターニングしてゲート電極Ｍ１'を形成する。
【００３１】
つぎに、絶縁層Ｚ'に相当する絶縁材料とチャネル層ＣＮ'に相当する半導体材料をＣＶＤ法等で所定厚み（例えば、絶縁材料を３００〜４００ｎｍの厚みに、半導体材料を１００〜３００ｎｍの厚み）に積層し、該積層体に対してフォトリソグラフィーを行い、ドライエッチング等でパターニングして絶縁層Ｚ'とチャネル層ＣＮ'をそれぞれ形成する。最後に、ソース電極Ｓおよびドレイン電極Ｄに相当する金属材料をスパッタリング法等で所定厚み（例えば２００〜４００ｎｍの厚み）に成膜し、これに対してフォトリソグラフィーを行い、ドライエッチング等でパターニングしてソース電極Ｓおよびドレイン電極Ｄを形成する。
【００３２】
また、可変容量Ｃｃの場合、まず第１電極Ｍ１に相当する金属材料をスパッタリング法等で所定厚み（２００〜４００ｎｍの厚み）に成膜し、これに対してフォトリソグラフィーを行い、ドライエッチング等でパターニングして第１電極Ｍ１を形成する。つぎに、絶縁層Ｚに相当する絶縁材料とチャネル層ＣＮに相当する半導体材料とをＣＶＤ法等で所定厚み（例えば、絶縁材料を３００〜４００ｎｍの厚みに、半導体材料を１００〜３００ｎｍの厚みに）積層し、該積層体に対してフォトリソグラフィーを行い、ドライエッチング等でパターニングして絶縁層Ｚとチャネル層ＣＮの形成を行う。
【００３３】
最後に、第２電極Ｍ２に相当する金属材料をスパッタリング法等で所定厚み（例えば２００〜４００ｎｍの厚み）に成膜し、これに対してフォトリソグラフィーを行い、ドライエッチング等でパターニングして第２電極Ｍ２を形成する。
【００３４】
ここで、図２および図３−１，図３−２の場合、薄膜トランジスタＴＦＴのチャネル層ＣＮ'と、可変容量Ｃｃのチャネル層ＣＮとは、同じ材料により略等しい厚み（好ましくは両者の厚みの差が±８０ｎｍ以内、さらに好ましくは±４０ｎｍ以内）で形成されている。加えて、薄膜トランジスタＴＦＴの絶縁層Ｚ'と、可変容量Ｃｃの絶縁層Ｚとは、同じ材料により略等しい厚み（好ましくは両者の厚みの差が±８０ｎｍ以内、さらに好ましくは±４０ｎｍ以内）で形成されている。
【００３５】
さらに、薄膜トランジスタＴＦＴのゲート電極Ｍ１'と可変容量Ｃｃの第１電極Ｍ１、並びに薄膜トランジスタＴＦＴのソース電極Ｓおよびドレイン電極Ｄと可変容量Ｃｃの第２電極Ｍ２のそれぞれが同じ材料によって略等しい厚み（好ましくは両者の厚みの差が±６０ｎｍ以内、さらに好ましくは±３０ｎｍ以内）で形成されている。
【００３６】
このように、可変容量Ｃｃを駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ等に用いられる薄膜トランジスタＴＦＴと同様の層構成としたことから、両者を同じ材料で形成することができ、更には電極やチャネル層、絶縁層を同一工程で一括的に形成することもできる。したがって、可変容量の設置による生産性の低下を良好に防止することができる。
【００３７】
図４は、図１および図３−１および図３−２に示した可変容量Ｃｃの単位面積当たりの容量の変化を示すグラフである。同図において、特性線Ｌ１〜Ｌ３は、第１電極Ｍ１と第２電極Ｍ２（図１および図３参照）との電位差Ｖ１２を−２０Ｖから２０Ｖに変化させた場合の、可変容量Ｃｃの単位面積当たりの容量を表している。
【００３８】
但し、特性線Ｌ１は、図３−１および図３−２に示した第２電極Ｍ２における櫛部の幅Ｗを３μｍ、隙間Ｓを６μｍとした場合を表す。この特性線Ｌ１からわかるように、電位差Ｖ１２が第１閾値としての２．５Ｖ以上である場合、可変容量Ｃｃの単位容量は、ほぼ一定の１７０μＦ／ｍ2となる。一方、電位差Ｖ１２が第２閾値としての−２．５Ｖ以下である場合、可変容量Ｃｃの単位容量は、ほぼ一定の７０μＦ／ｍ2となる。ここで、可変容量Ｃｃの単位容量の最大値と最小値との差分をΔＣｃとする。
【００３９】
このように、特性線Ｌ１からわかるように、電位差Ｖ１２を二値制御することにより、可変容量Ｃｃの単位容量を最大値（同図では、１７０）または最小値（同図では、７０）にすることができる。
【００４０】
なお、特性線Ｌ２および特性線Ｌ３は、特性線Ｌ１との比較用にプロットされている。特性線Ｌ２は、第２電極Ｍ２を櫛型形状に代えて、第１電極Ｍ１と同形状同面積の略四角板形状とした場合を表す。ここで、特性線Ｌ１と特性線Ｌ２とを比較すると、特性線Ｌ１に対応する差分ΔＣｃは、可変容量Ｃｃの単位容量の最大値と最小値との差分ΔＣｃ'よりも大きくとることができる。
【００４１】
これは、第２電極Ｍ２の平面視形状を、複数の櫛歯状部を有する形状としたためであると推測される。第２電極Ｍ２の平面視形状が複数の櫛歯状部を有するとΔＣｃ'を大きくすることができる理由は、第２電極Ｍ２の外周形状がクランク状をなしているため、第２電極Ｍ２に接するチャネル層ＣＮの面積が広くなり、第１電極Ｍ１および第２電極Ｍ２の電位差を大きくした場合に導体となるチャネル層ＣＮの面積を広く確保することができるからである。
【００４２】
なお、複数の櫛歯状部を有する場合、隣接する櫛歯状部の間隔は４μｍ〜８μｍに、櫛歯状部の線幅は１μｍ〜５μｍにそれぞれ設定することが好ましい。また、特性線Ｌ３は、可変容量Ｃｃにチャネル層ＣＮを設けない場合を表し、可変容量Ｃｃの単位容量は、電位差Ｖ１２に係わらず一定である。
【００４３】
つぎに、実施の形態１の動作について、図５を参照しつつ説明する。以下では、準備期間、閾値電圧検出期間、書き込み期間および発光期間という都合４つの期間の動作について説明する。なお、以下に説明する動作は、制御部（図示略）の制御の下で行われる。
【００４４】
（準備期間）
同図に示した準備期間では、電源線１０が高電位（Ｖｐ）、マージ線１２が高電位（ＶｇＨ）、Ｔｔｈ制御線１１が低電位（ＶｇＬ）、走査線１３が低電位（ＶｇＬ）、画像信号線１４がゼロ電位、Ｃｃ制御線２０が低電位（ＶｇＬ）とされる。これにより、図６に示したように、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴ１がオフ、駆動トランジスタＴｄがオン、スイッチングトランジスタＴ２がオンとされ、電源線１０→駆動トランジスタＴｄ→有機ＥＬ素子容量ＣOLEDという経路で電流Ｉ１が流れ、有機ＥＬ素子容量ＣOLEDに電荷が蓄積される。この準備期間で有機ＥＬ素子に電荷を蓄積する理由は、駆動閾値検出時にＩｄｓ＝０となるまで電流を供給するためである。
【００４５】
（閾値電圧検出期間）
つぎの閾値電圧検出期間では、電源線１０がゼロ電位、マージ線１２が高電位（ＶｇＨ）、Ｔｔｈ制御線１１が高電位（ＶｇＨ）、走査線１３が低電位（ＶｇＬ）、画像信号線１４がゼロ電位、Ｃｃ制御線２０が高電位（ＶｇＨ）とされる。これにより、図７に示したように、閾値電圧検出用トランジスタＴｔｈがオンとなり、駆動トランジスタＴｄのゲートとドレインとが接続される。
【００４６】
また、補助容量Ｃｓおよび有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電され、駆動トランジスタＴｄ→電源線１０という経路で電流Ｉ２が流れる。そして、駆動トランジスタＴｄのゲート−ドレイン間の電位差が閾値電圧Ｖｔｈに達すると、駆動トランジスタＴｄがオフとされ、駆動トランジスタＴｄの閾値電圧Ｖｔｈが検出される。
【００４７】
（書き込み期間）
つぎの書き込み期間では、データ電位（−Ｖｄａｔａ）をＣｓに供給することにより、駆動トランジスタＴｄのゲート電位を所望する電位に可変させることが行われる。具体的には、電源線１０がゼロ電位、マージ線１２が低電位（ＶｇＬ）、Ｔｔｈ制御線１１が高電位（ＶｇＨ）、走査線１３が高電位（ＶｇＨ）、画像信号線１４がデータ電位（−Ｖｄａｔａ）、Ｃｃ制御線２０が高電位（ＶｇＨ）とされる。
【００４８】
これにより、図８に示したように、スイッチングトランジスタＴ１がオン、スイッチングトランジスタＴ２がオフとなり、有機ＥＬ素子容量ＣOLEDに蓄積された電荷が放電され、有機ＥＬ素子容量ＣOLED→閾値電圧検出用トランジスタＴｔｈ→補助容量Ｃｓという経路で電流Ｉ３が流れ、補助容量Ｃｓに電荷が蓄積される。すなわち、有機ＥＬ素子容量ＣOLEDに蓄積された電荷は、補助容量Ｃｓに移動する。
【００４９】
ここで、可変容量ＣｃおよびＣｃ制御線２０が存在しないと仮定した場合、駆動トランジスタＴｄのゲート電位Ｖｇは、駆動トランジスタＴｄの閾値電圧をＶｔｈとすると、補助容量Ｃｓの容量値をＣｓ、閾値電圧検出用トランジスタＴｔｈがオンの場合の全容量（駆動トランジスタＴｄのゲートに接続された静電容量および寄生容量）をＣａｌｌとすると、つぎの（１）式で表される（上記仮定は、（２）式〜（１１）式についても及ぶものとする）。
【００５０】
Vg＝Vth−(Cs/Call)・Vdata・・・（１）
【００５１】
また、補助容量Ｃｓの電位差ＶＣｓは、つぎの（２）式で表される。
【００５２】
VCs＝Vg−(−Vdata)＝Vth+[(Call−Cs)/Call]・Vdata・・・（２）
【００５３】
なお、全容量Ｃａｌｌは、つぎの（３）式で表される。
【００５４】
Call＝COLED＋Cs＋CgsTth＋CgdTth＋CgsTd  ・・・（３）
【００５５】
なお、駆動トランジスタＴｄのゲートとドレインとが接続されている場合、ＣｇｄＴｄは影響しない。その理由は、ＣｇｄＴｄの両端が略同電位となっているからである。また、補助容量Ｃｓと有機ＥＬ素子容量ＣOLEDの関係は、Ｃｓ＜ＣOLEDとされている。
【００５６】
（発光期間）
つぎの発光期間では、電源線１０がマイナス電位（−ＶＤＤ）、マージ線１２が高電位（ＶｇＨ）、Ｔｔｈ制御線１１が低電位（ＶｇＬ）、走査線１３が低電位（ＶｇＬ）、画像信号線１４がゼロ電位、Ｃｃ制御線２０が低電位（ＶｇＬ）とされる。
【００５７】
これにより、図９に示したように、駆動トランジスタＴｄがオン、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴ１がオフとなり、有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴｄ→電源線１０という経路で電流Ｉｄｓが流れ、有機ＥＬ素子ＯＬＥＤが発光する。
【００５８】
駆動トランジスタＴｄのドレインからソースに流れる電流Ｉｄｓは、駆動トランジスタＴｄの構造および材質から決定される定数をβ、駆動トランジスタＴｄのソースに対するゲートの電位をＶｇｓ、駆動トランジスタＴｄの閾値電圧をＶｔｈとすると、つぎの（４）式で表される。
【００５９】
Ids＝(β/2)(Vgs−Vth)2・・・（４）
【００６０】
ここで、画素回路に寄生容量が存在しないと仮定した場合、駆動トランジスタのゲート・ソース間電位Ｖｇｓは、つぎの（５）式で表される。また、電流Ｉｄｓは、つぎの（６）式で表される。
【００６１】
Vgs＝Vth＋COLED/(Cs＋COLED)・Vdata・・・（５）
Ids＝(β/2)(COLED/(Cs＋COLED)・Vdata)2
＝ａ・Vdata2・・・（６）
【００６２】
（６）式からわかるように、寄生容量ＣｇｄＴｄ、寄生容量ＣｇｓＴｄが存在しないと仮定した場合には、閾値電圧Ｖｔｈに依存しない電流Ｉｄｓを得ることができる。したがって、有機ＥＬ素子ＯＬＥＤの光度は電流Ｉｄｓに比例するため、閾値電圧Ｖｔｈに依存しない光度が得られる。
【００６３】
しかしながら、実際には画素回路に寄生容量が存在しているため、閾値電圧Ｖｔｈの影響を完全に消すことはできない。すなわち、寄生容量を考慮した場合、駆動トランジスタＴｄのソースに対するドレインの電位をＶｄｓとすると、書き込み期間（図５参照）における電位Ｖｄｓは、つぎの（７）式で表される。
【００６４】
Vds＝Vgs＝Vth−(Cs/Call)・Vdata・・・（７）
【００６５】
また、発光期間（図９参照）における電位Ｖｄｓは、有機ＥＬ素子ＯＬＥＤの電圧降下をＶｔｈｏｌｅｄとすると、つぎの（８）式で表される。
【００６６】
Vds≒VDD−Vtholed・・・（８）
【００６７】
また、電位Ｖｄｓの変化量ΔＶｄｓは、つぎの（９）式で表される。
【００６８】
ΔVds＝VDD−Vtholed−Vth＋(Cs/Call)・Vdata・・・（９）
【００６９】
また、寄生容量ＣｇｄＴｄが存在しているため、電位Ｖｇｓも変化する。この電位Ｖｇｓの変化量ΔＶｇｓは、つぎの（１０）式で表される。
【００７０】
ΔVgs＝(CgdTd/Call')・ΔVds
＝(CgdTd/Call')(VDD−Vtholed−Vth＋(Cs/Call)・Vdata)
・・・（１０）
【００７１】
（１０）式において、Ｃａｌｌ'は、閾値電圧検出用トランジスタＴｔｈがオフの場合における全容量（駆動トランジスタＴｄのゲートに接続された静電容量および寄生容量）であり、つぎの（１１）式で表される。
【００７２】
Call'＝Cs＋CgsTth＋CgsTd＋CgdTd・・・（１１）
【００７３】
（１０）式において、(CgdTd/Call')(VDD−Vtholed＋(Cs/Call)・Vdata)の値は、全画素でほぼ同じであるため特に問題が発生しない。これに対して、(CgdTd/Call')Vthが各画素の閾値電圧Ｖｔｈによって異なるため、画素の輝度にバラツキが生じる原因とされる。ここで、現状では、いずれの構成の画素回路でも、発光時にＶｄｓが変化するため、寄生容量ＣｇｄＴｄを介してＶｇｓが変化するのを回避することができない。このため、完全に均一な表示にはならず、ムラ、焼き付き、画面の輝度が低下するという問題が生じる。
【００７４】
そこで、実施の形態１では、可変容量Ｃｃを設けることにより、かかる問題を解決している。すなわち、可変容量Ｃｃは、前述したように、電位差Ｖ１２が高い場合に、大きくなる一方、電位差Ｖ１２が小さい場合に小さくなるという特性を有している。
【００７５】
ここで、電位差Ｖ１２が前述した第１閾値以上である場合の可変容量Ｃｃの値をＣｃｏｎ、電位差Ｖ１２が第２閾値以下である場合のＣｃｏｆｆ（＜Ｃｃｏｎ）とする。ここで、差分ΔＣｃはつぎの（１２）式で表される。また、全容量Ｃａｌｌおよび全容量Ｃａｌｌ'は、つぎの（１３）式および（１４）式で表される。
【００７６】
ΔCc＝Ccon−Ccoff・・・（１２）
Call＝COLED＋Cs+CgsTth＋CgdTth＋CgsTd＋Ccon・・・（１３）
Call'＝Cs＋CgsTth＋CgsTd＋CgdTd＋Ccon・・・（１４）
【００７７】
そして、図５に示した閾値電圧検出期間および書き込み期間で、Ｃｃ制御線２０を高電位（ＶｇＨ）にし、電位差Ｖ１２を第１閾値以上にすることにより、可変容量Ｃｃの値は、Ｃｃｏｎとなる。つぎに、発光期間でＣｃ制御線２０を低電位（ＶｇＬ）にし、電位差Ｖ１２を第２閾値以下にすることにより、可変容量Ｃｃの値は、Ｃｃｏｆｆとなる。ここで、発光期間においては、Ｖｇｓは変化し、つぎの（１５）式で表される。
【００７８】
Vgs＝Vth+[(Call−Cs)/Call]・Vdata＋(CgdTd/Call')[VDD−Vtholed
−Vth＋(Cs/Call)Vdata]
＝[(Call'−CgdTd)/Call']Vth＋ａ・Vdata＋ｄ・・・（１５）
【００７９】
（１５）式において、ａおよびｄは、定数である。
【００８０】
また、可変容量Ｃｃの値がＣｃｏｆｆになると、つぎの（１６）式で表される電荷保存則より、Ｖｇｓは、つぎの（１７）式で表されるＶｇｓ'となる。
【００８１】
Q＝Call'・Vgs＝(Call'−ΔCc)Vgs'・・・（１６）
【００８２】
Vgs'＝[Call'/(Call'−ΔCc)]Vgs
＝[Call'/(Call'−ΔCc)][[(Call'−CgdTd)/Call']Vth
＋ａ・Vdata＋ｄ]
＝[(Call'−CgdTd)/(Call'−ΔCc)]Vth＋ａ'・Vdata＋d'  ・・・（１７）
【００８３】
（１７）式において、ａ'およびｄ'は、定数である。
【００８４】
したがって、つぎの（１８）式で表される差分ΔＣｃが成立するような可変容量Ｃｃを設定することにより、（１７）式の右辺第１項である閾値電圧Ｖｔｈの係数が１となり、閾値電圧Ｖｔｈへの依存度が理論的には０となる。
【００８５】
ΔCc ＝ CgdTdon  ・・・（１８）
【００８６】
また、（１８）式が成立する場合、（１７）式のＶｇｓ'は、つぎの（１９）式のように簡略化することができる。
Vgs' ＝ ａ'・Vdata ＋ ｄ' ＋ Vth  ・・・（１９）
【００８７】
（１９）式のＶｇｓ'をＶｇｓとして（４）式に代入すると、最終的なＩｄｓは、つぎの（２０）式で表される。
Ids ＝ (β/2)(a'・Vdata ＋ d')2  ・・・・・（２０）
【００８８】
ΔＣｃが理論値に設定されていれば、（２０）式に示されるＩｄｓにＶｔｈの項が存在しないので、駆動トランジスタＴｄのドレインからソースに流れる電流Ｉｄｓの値は駆動トランジスタＴｄの閾値電圧Ｖｔｈに理論的には依存しない。つまり、発光期間における有機ＥＬ素子への通電量が駆動閾値Ｖｔｈに理論的には依存しなくなる。
【００８９】
また、ΔＣｃが理論値から外れる場合、Ｉｄｓは、つぎの（２１）式、
Ids ＝ (β/2)[[(ΔCc − CgdTd)/(Call' − ΔCc)]Vth ＋ a'・Vdata ＋ d']2
・・・・・（２１）
となり、駆動閾値Ｖｔｈが残存することになる。
【００９０】
しかしながら、ΔＣｃが（１８）式を満たすような理論値でなくとも、この理論値に対して、例えば±１０％の範囲内にΔＣｃの値が設定されていれば、寄生容量による輝度のバラツキ防止の効果に供することができる。この場合、駆動閾値Ｖｔｈへの依存度を小さくすることができ、有機ＥＬ素子への通電量を小さくすることが可能となる。
【００９１】
なお、本実施の形態においては、可変容量Ｃｃは、その値が発光期間よりも閾値電圧検出期間の方で大きく変化するようにＣｃ制御線への電位が制御されている。また可変容量Ｃｃの値は閾値電圧検出期間および発光期間のそれぞれにおいて略一定となるように制御線Ｃｃへの電位を制御することが好ましい。
【００９２】
また可変容量は、発光期間終了から駆動閾値の検出終了前まで（好ましくは駆動閾値の検出終了時より２ｍｓ以上前まで）の期間に小さな値から大きな値に変化し、データの書き込み期間終了から発光開始までの期間もしくは有機ＥＬ素子ＯＬＥＤの発光開始時に大きな値から小さな値に変化するように制御線Ｃｃへの電位を制御することがそれぞれ好ましい。
【００９３】
以上、説明したように、この実施の形態の画像表示装置によれば、上述したような容量可変手段としての可変容量Ｃｃを設けるようにしているので、駆動トランジスタＴｄ（ドライバ手段）や閾値電圧検出用トランジスタＴｔｈ（閾値検出手段）等に存在する寄生容量の影響を小さくし、寄生容量による輝度のバラツキを低減することができる。なお、実施の形態１においては、閾値電圧検出手段および駆動トランジスタの素子としてアモルファスシリコンＴＦＴを用いる場合について説明したが、これに代えて、ポリシリコンＴＦＴ等、他のＴＦＴを用いても良い。この場合、かかるＴＦＴのチャネル層を構成する材料に対応させて可変容量のチャネル層の材料を選択することが好ましい。
【００９４】
（実施の形態２）
さて、前述した実施の形態１においては、図１に示したＴｔｈ制御線１１とＣｃ制御線２０とをそれぞれ設けた構成例について説明したが、閾値電圧検出期間および書き込み期間に高電位、発光期間に低電位が可変容量Ｃｃに供給されればよいため、実施の形態２として、図１０に示したように、Ｔｔｈ制御線１１とＣｃ制御線２０とを同じＴｔｈ／Ｃｃ制御線３０で共用する構成例としてもよい。このＴｔｈ／Ｃｃ制御線３０の電位は、図５に示したＴｔｈ制御線１１（Ｃｃ制御線２０）の電位と同様に変化する。
【００９５】
（実施の形態３）
また、前述した実施の形態１においては、図１に示した構成の画素回路に可変容量Ｃｃを適用した例について説明したが、駆動トランジスタと閾値電圧検出用トランジスタとを有する画素回路であれば、いかなる接続形態の画素回路にも適用可能である。要は、駆動トランジスタのゲートに実施の形態１で説明した要件を備える可変容量Ｃｃを接続すればよい。
【００９６】
また、図１１は、電流制御型の画像表示装置の１画素に対応する画素回路の構成を示す図である。同図に示した画素回路は、閾値電圧検出用トランジスタＴｔｈ'と、有機ＥＬ素子ＯＬＥＤ'と、駆動トランジスタＴｄ'と、スイッチングトランジスタＴ２'と、補助容量Ｃｓ'と、電源線４０と、画像信号線４１と、Ｔｔｈ制御／走査線４２とを備えている。
【００９７】
このような図１１に示した電流制御型の画素回路に可変容量Ｃｃを適用することもできる。この場合、駆動トランジスタＴｄ'のゲートと閾値電圧検出用トランジスタＴｔｈ'のゲートとの間に可変容量Ｃｃが接続される、図１２に示すような画素回路を構成することができる。
【００９８】
（実施の形態４）
図１３は、本発明の実施の形態４にかかる容量可変手段の構成を示す図である。同図に示す可変容量手段は、図３−１、図３−２に示した可変容量Ｃｃに代えて、容量素子とＴＦＴとの直列接続回路を用いるものである。図１３に示す回路では、固定容量Ｃｐに、例えば薄膜トランジスタであるスイッチングトランジスタＴｃが直列に接続されるとともに、このスイッチングトランジスタＴｃのゲート端にはＴｃ制御線５０が接続される。なお、スイッチングトランジスタＴｃのドレイン端−ゲート端およびソース端−ゲート端には、上述した他のスイッチングトランジスタと同様に寄生容量ＣｇｄＴｃおよび寄生容量ＣｇｓＴｃがそれぞれ存在する。
【００９９】
つぎに、この容量可変手段のスイッチングトランジスタＴｃの導通／非導通の前後における容量変化について説明する。図１３において、スイッチングトランジスタＴｃが導通している場合、固定容量Ｃｐが直接ゼロ電位に接続されるため、入力端５１に対する容量はＣｐとなる。一方、スイッチングトランジスタＴｃが非導通の場合には、固定容量Ｃｐが寄生容量ＣｇｄＴｃおよび寄生容量ＣｇｓＴｃを介してゼロ電位に接続されるため、入力端５１に対する容量Ｃｐ'は、次式で表される。
Cp'＝1/(1/Cp ＋ 1/CgdTc）・・・・・（２２）
【０１００】
したがって、スイッチングトランジスタＴｃの非導通、導通間での容量変化をΔＣｐとすると、このΔＣｐは次式で表される。
ΔCp ＝ Cp − Cp'・・・・・（２３）
【０１０１】
図１４は、図１３の容量可変手段を適用した実施の形態４にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。同図に示す画素回路では、図１３の容量可変手段における入力端５１が駆動トランジスタＴｄのゲート端に接続され、接地端が電源線に接続されるように構成される。なお、その他の構成は、図１８に示す画素回路と同等である。
【０１０２】
つぎに、実施の形態４の画素回路の動作について説明する。図１４において、まず、Ｔｃ制御線５０を高電位（ＶｇＨ）にすることで追加容量をＣｐにし、Ｖｔｈ検出および書き込みを行う。つぎに、Ｔｃ制御線５０を発光時の電位である低電位（ＶｇＬ）にすると、実施の形態１の画素回路のようにＶｇｓが変化する。このときのＶｇｓの変化は、上述の（１５）式で表すことができる。
Vgs＝Vth＋[(Call−Cs)/Call]・Vdata＋(CgdTd/Call')[VDD−Vtholed
−Vth＋(Cs/Call)Vdata]
＝[(Call'−CgdTd)/Call']Vth＋ａ・Vdata＋ｄ・・・（１５）（再掲）
【０１０３】
また、容量可変手段の容量値がＣｐからＣｐ'に変化するとき、実施の形態１の場合と同様に、つぎの（２４）式で表される電荷保存則が成立するので、上記（１５）式で表されるＶｇｓが、つぎの（２５）式で表されるＶｇｓ'となる。
【０１０４】
Q＝Call'・Vgs＝(Call'−ΔCp)Vgs'・・・（２４）
【０１０５】
Vgs'＝[Call'/(Call'−ΔCp)]Vgs
＝[Call'/(Call'−ΔCp)][[(Call'−CgdTd)/Call']Vth
＋ａ・Vdata＋ｄ]
＝[(Call'−CgdTd)/(Call'−ΔCp)]Vth＋ａ'・Vdata ＋ d'  ・・・（２５）
なお、これらの式に示されるａ、ａ'、ｄ、ｄ'は、上記（１６）、（１７）式に示したものと同一である。
【０１０６】
したがって、つぎの（２６）式で表される差分ΔＣｐが成立するような容量値Ｃｐを設定することにより、（２５）式の右辺第１項である閾値電圧Ｖｔｈの係数が１となり、閾値電圧Ｖｔｈへの依存度が理論的には０となる。
【０１０７】
ΔCp＝ Cp − Cp'＝ Cp・[１− CgdTc/(Cp ＋ CgdTc)] ＝CgdTd・・・（２６）
【０１０８】
なお、（２６）式が成立する場合、（２５）式のＶｇｓ'は、上述の（１９）式のように簡略化することができ、
Vgs'＝ａ'・Vdata＋ｄ' ＋ Vth  ・・・（１９）（再掲）
また、最終的なＩｄｓは、上述の（２０）式のように表すことができる。
Ids＝(β/2)(a'・Vdata＋d')2 ・・・・・（２０）（再掲）
【０１０９】
ΔＣｃが理論値に設定されていれば、（２０）式に示されるＩｄｓにＶｔｈの項が存在しないので、駆動トランジスタＴｄのドレインからソースに流れる電流Ｉｄｓの値は駆動トランジスタＴｄの閾値電圧Ｖｔｈには理論的には依存しない。つまり、発光期間における有機ＥＬ素子への通電量の駆動閾値Ｖｔｈの影響を理論的には除去することができる。
【０１１０】
また、ΔＣｐが理論値から外れる場合、Ｉｄｓはつぎの（２７）式、
Ids ＝ (β/2)[[(ΔCc − CgdTd)/(Call' − ΔCp)]Vth ＋ a'・Vdata ＋ d']2  ・・・（２７）
で表されるため、駆動閾値Ｖｔｈが残存することになる。
【０１１１】
しかしながら、ΔＣｃが（１８）式を満たすような理論値でなくとも、この理論値に対して、例えば±１０％の範囲内にΔＣｐの値が設定されていれば、寄生容量による輝度のバラツキ防止の効果に供することができる。また、この場合、駆動閾値Ｖｔｈへの依存度を小さくすることができるので、有機ＥＬ素子への通電量を小さくすることが可能となる。
【０１１２】
また、図１５は、Ｔｃ制御線の駆動波形を示すシーケンス図である。同図に示すように、Ｔｃ制御線はＶｔｈ検出時および書き込み時には高電位であり、逆に発光時には低電位であればよい。
【０１１３】
また、図１５から明らかなように、Ｔｃ制御線およびＴｔｈ制御線は、高電位および低電位となるタイミングが一致している。したがって、Ｔｃ制御線とＴｔｈ制御線とを共用することができ、外部駆動装置を変更する必要がないという効果が得られる。なお、Ｔｔｈ制御線１１とＴｃ制御線５０とを共通のＴｔｈ／Ｔｃ制御線５５で共用する画素回路の構成例を図１６に示す。
【０１１４】
以上、説明したように、この実施の形態の画像表示装置によれば、容量素子とスイッチングトランジスタとの直列接続回路による容量可変手段を設けるようにしているので、駆動トランジスタＴｄ（ドライバ手段）や閾値電圧検出用トランジスタＴｔｈ（閾値検出手段）等に存在する寄生容量の影響を小さくし、寄生容量による輝度のバラツキを低減することができる。
【０１１５】
なお、実施の形態４の画像表示装置においても、実施の形態１と同様に、閾値電圧検出手段および駆動トランジスタの素子としてアモルファスシリコンＴＦＴを用いる他、これに代えて、ポリシリコンＴＦＴ等、他のＴＦＴを用いてもよい。
【０１１６】
また、図１４に示した画素回路は、電圧制御型の画素回路に容量可変手段の構成を適用する例について示したが、電流制御型の画素回路に同様な容量可変手段の構成を適用することもできる。この場合、図１２に示す実施の形態３の構成例のように、駆動トランジスタＴｄ'のゲートと閾値電圧検出用トランジスタＴｔｈ'のゲートとの間に容量可変手段が接続されるように構成すればよい。
【０１１７】
（実施の形態５）
図１９は、本発明の実施の形態５にかかる容量可変手段の構成を示す図である。同図に示す容量可変手段は、実施の形態４と同様に、容量素子とＴＦＴとを組み合わせて直列接続回路を構成したものである。図１９に示す回路では、固定容量Ｃｐ１に、例えば薄膜トランジスタであるスイッチングトランジスタＴｃ１が直列に接続され、固定容量Ｃｐ２に、例えば薄膜トランジスタであるスイッチングトランジスタＴｃ２が直列に接続される。これらのスイッチングトランジスタＴｃ１およびＴｃ２の各ゲート端には第１Ｔｃ制御線６１が接続される。さらに、図１９に示す回路では、例えば薄膜トランジスタであるスイッチングトランジスタＴｃ３が設けられている。具体的には、スイッチングトランジスタＴｃ３のソースは固定容量Ｃｐ１とスイッチングトランジスタＴｃ１との間に接続され、そのドレインを固定容量Ｃｐ２とスイッチングトランジスタＴｃ２との間に接続される。また、スイッチングトランジスタＴｃ３のゲート端には第２Ｔｃ制御線６２が接続される。
【０１１８】
つぎに、この容量可変手段のスイッチングトランジスタＴｃ１、Ｔｃ２、Ｔｃ３の導通／非導通の前後における容量変化について説明する。図１９において、スイッチングトランジスタＴｃ１およびＴｃ２が導通し、且つスイッチングトランジスタＴｃ３が非導通の場合、入力端５１に対する容量はＣｐ１＋Ｃｐ２となる。一方、スイッチングトランジスタＴｃ１およびＴｃ２が非導通であり、且つスイッチングトランジスタＴｃ３が導通している場合には、入力端５１に対する容量は１／(1/Cp1＋1/Cp2）となる。
【０１１９】
図２０は、図１９の容量可変手段を適用した実施の形態５にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。同図に示す画素回路では、図１９の容量可変手段における入力端５１が駆動トランジスタＴｄのゲート端に接続され、接地端が電源線に接続されるように構成される。なお、その他の構成は、図１８に示す画素回路と同等である。
【０１２０】
つぎに、この実施の形態５の画素回路の動作について説明する。図２０において、まず、第１Ｔｃ制御線６１を高電位（ＶｇＨ）にすることで追加容量をＣｐ１＋Ｃｐ２にし、Ｖｔｈ検出および書き込みを行う。この際、Ｖｇｓは、つぎの（２８）式で表される。
Vgs ＝ Vth＋[(Call＋ Cp1 ＋ Cp2 −Cs)/(Call ＋ Cp1 ＋ Cp2]・Vdata  ・・・（２８）
【０１２１】
書き込み期間終了後、第１制御線６１を低電位（ＶｇＬ）にする。ここで、Ｃｐ１とＣｐ２は、同じ容量値Ｃｐｃであるとすると、それぞれＣｐｃ・Ｖｇｓの電荷がたまっている。つぎに、第２制御線６２を高電位（ＶｇＨ）にすると、Ｖｇｓは、つぎの（２９）式で表わされるＶｇｓ'となる。
Vgs'＝Vgs [(Call' ＋ Cpc)/(Call'＋Cpc/2)]   ・・・（２９）
【０１２２】
つぎに、電源線１０、マージ線１２、Ｔｔｈ制御線６２等の電位を図２１における発光期間の電位に設定すると、実施の形態１の画素回路のようにＶｇｓが変化する。このときのＶｇｓの変化は、つぎの（３０）式のＶｇｓ''で表すことができる。
Vgs'' ＝Vgs'＋CgdTd/(Call' ＋ Cpc/2)[VDD−Vtholed
−Vth＋Cs/(Call ＋ 2Cpc)Vdata]
＝[(Call'＋Cpc)(Call' ＋ Cpc/2 −CgdTd)/(Call'＋Cpc/2)2]Vth＋ａ・Vdata＋ｄ・・・（３０）
【０１２３】
なお、これらの式に示されるａ、ｄは、上記（１６）、（１７）式に示したものと同一である。Ｃａｌｌ'＞＞Ｃｐｃ且つＣａｌｌ'＞＞ＣｇｄＴｄであるならば、つぎの（３１）式が成立するような容量値Ｃｐｃを設定することにより、（３０）式の右辺第１項である閾値電圧Ｖｔｈの係数が１となり、閾値電圧Ｖｔｈへの依存度が理論的には０となる。
Cpc/2＝CgdTd・・・（３１）
Vgs'' −Vth＝ａ・Vdata＋ｄ・・・（３２）
【０１２４】
つまり、駆動トランジスタＴｄのドレインからソースに流れる電流Ｉｄｓの値は駆動トランジスタＴｄの閾値電圧Ｖｔｈには理論的には依存しない。これにより、発光期間における有機ＥＬ素子への通電量の駆動閾値Ｖｔｈの影響を理論的には除去することができる。
【０１２５】
図２１は、第１Ｔｃ制御線および第２Ｔｃ制御線の駆動波形を示すシーケンス図である。同図に示すように、第１Ｔｃ制御線６１はＶｔｈ検出時および書き込み時には高電位であり、逆に発光時には低電位である。これに対して第２Ｔｃ制御線６２は準備時、Ｖｔｈ検出時、および書き込み時に低電位であり、発光時に高電位である。
【０１２６】
また、図２１から明らかなように、第１Ｔｃ制御線およびＴｔｈ制御線は、高電位および低電位となるタイミングがほぼ一致している。したがって、第１Ｔｃ制御線とＴｔｈ制御線とを共用することができ、外部駆動装置と各画素を接続する制御線の本数を少なくすることができるという効果が得られる。なお、Ｔｔｈ制御線１１と第１Ｔｃ制御線６１とを共通のＴｔｈ／Ｔｃ制御線６５で共用する画素回路の構成例を図２２に示す。
【０１２７】
以上、説明したように、この実施の形態の画像表示装置によっても、容量素子とスイッチングトランジスタとの直列接続回路による容量可変手段を設けるようにしているので、駆動トランジスタＴｄ（ドライバ手段）や閾値電圧検出用トランジスタＴｔｈ（閾値検出手段）等に存在する寄生容量の影響を小さくし、寄生容量による輝度のバラツキを低減することができる。
【０１２８】
なお、実施の形態５の画像表示装置においても、実施の形態１と同様に、閾値電圧検出手段および駆動トランジスタの素子としてアモルファスシリコンＴＦＴを用いる他、これに代えて、ポリシリコンＴＦＴ等、他のＴＦＴを用いてもよい。
【０１２９】
また、図２０および図２２に示した画素回路は、電圧制御型の画素回路に容量可変手段の構成を適用する例について示したが、電流制御型の画素回路に同様な容量可変手段の構成を適用することもできる。この場合、図１２に示す実施の形態３の構成例のように、駆動トランジスタＴｄ'のゲートと閾値電圧検出用トランジスタＴｔｈ'のゲートとの間に容量可変手段が接続されるように構成すればよい。
【産業上の利用可能性】
【０１３０】
以上のように、本発明にかかる画像表示装置は、寄生容量による輝度のバラツキの防止に対して有用である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施の形態１にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図２】図１に示した薄膜トランジスタＴＦＴの構成を示す断面図である。
【図３−１】図１に示した可変容量Ｃｃの構成を示す概略平面図である。
【図３−２】図１に示した可変容量Ｃｃの構成を示すＸ−Ｘ線視断面図である。
【図４】図１および図３−１，図３−２に示した可変容量Ｃｃの単位面積当たりの容量の変化を示すグラフである。
【図５】実施の形態１の動作を説明するためのシーケンス図である。
【図６】図５に示した準備期間の動作を説明する図である。
【図７】図５に示した閾値電圧検出期間の動作を説明する図である。
【図８】図５に示した書き込み期間の動作を説明する図である。
【図９】図５に示した発光期間の動作を説明する図である。
【図１０】本発明の実施の形態２にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図１１】電流制御型の画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図１２】本発明の実施の形態３にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図１３】本発明の実施の形態４にかかる容量可変手段の構成を示す図である。
【図１４】図１３の容量可変手段を適用した実施の形態４にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図１５】Ｔｃ制御線の駆動波形を示すシーケンス図である。
【図１６】Ｔｔｈ制御線１１とＴｃ制御線５０とを共通のＴｔｈ／Ｔｃ制御線５５で共用する画素回路の構成例を示す図である。
【図１７】従来の画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図１８】図１７に示した画素回路に発生する寄生容量等を示す図である。
【図１９】本発明の実施の形態５にかかる容量可変手段の構成を示す図である。
【図２０】図１９の容量可変手段を適用した実施の形態５にかかる画像表示装置の１画素に対応する画素回路の構成を示す図である。
【図２１】第１Ｔｃ制御線および第２Ｔｃ制御線の駆動波形を示すシーケンス図である。
【図２２】第１Ｔｔｈ制御線６１および第２Ｔｔｈ制御線６２とＴｃ制御線５０とを共通のＴｔｈ／Ｔｃ制御線６５で共用する画素回路の構成例を示す図である。
【符号の説明】
【０１３２】
１０，４０  電源線
１１  Ｔｔｈ制御線
１２  マージ線
１３  走査線
１４  画像信号線
２０  Ｃｃ制御線
３０  Ｔｔｈ／Ｃｃ制御線
４１  画像信号線
４２  Ｔｔｈ制御／走査線
５０  Ｔｃ制御線
５１  入力端
５５，６５  Ｔｔｈ／Ｔｃ制御線
６１  第１Ｔｃ制御線
６２  第２Ｔｃ制御線
ＯＬＥＤ  有機ＥＬ素子
Ｔｄ，Ｔｄ’  駆動トランジスタ
Ｔｔｈ，Ｔｔｈ’  閾値電圧検出用トランジスタ
Ｔ１，Ｔ２，Ｔｃ，Ｔｃ１，Ｔｃ２，Ｔｃ３  スイッチングトランジスタ
Ｃｓ  補助容量
Ｃｃ  可変容量
Ｃｐ，Ｃｐ１，Ｃｐ２  固定容量
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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