(57)【要約】【課題】ＣＭＰ工程におけるＨＤＰ膜の研磨時間の短縮を図る。【解決手段】半導体基板１の素子分離領域に分離溝４を形成し、分離溝４の内部を含む半導体基板１上にＨＤＰ膜６を成膜し、その後、ＨＤＰ膜６をＣＭＰ法により研磨して分離溝４の外部のＨＤＰ膜６を除去することにより素子分離を形成する製造工程において、ＨＤＰ膜６の成膜をスパッタエッチング／堆積比が０.１２から０.２２の範囲で実施することにより、ＨＤＰ膜６の突起を相対的に低くし、さらに、添加剤入りセリアスラリを用いてＨＤＰ膜６の突起部を研磨した後、半導体基板１上に純水を供給して希釈された添加剤入りセリアスラリを用いて、残存する分離溝４の外部のＨＤＰ膜６を連続的に研磨する。【選択図】図３
2006190784.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）基板の主面に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜および前記基板を順次エッチングして、前記基板に溝を形成する工程；
（ｃ）前記溝の内部を含む前記第１絶縁膜上に高密度プラズマＣＶＤ法により第２絶縁膜を形成する工程；
（ｄ）前記第２絶縁膜の表面をＣＭＰ法により研磨して、前記溝の外部の前記第２絶縁膜を除去する工程、
ここで、前記（ｃ）工程において、堆積される前記第２絶縁膜の厚さに対するスパッタエッチングされる前記第２絶縁膜の厚さの比が０.１２から０.２２の範囲である。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程で形成される前記第２絶縁膜の厚さであって、前記第１絶縁膜の表面から前記第２絶縁膜の最も低い表面までの厚さは、前記溝の深さの１０％から２０％である。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第２絶縁膜は、酸化シリコンを主成分とする絶縁膜からなり、その成膜条件は、ＳｉＨ４流量６０ｓｃｃｍから１５０ｓｃｃｍ、Ｏ２流量１００ｓｃｃｍから１７０ｓｃｃｍ、Ｈｅ流量４００ｓｃｃｍから６００ｓｃｃｍ、ソースＲＦ電力２５００Ｗから４５００Ｗ、バイアスＲＦ電力３５００Ｗから６０００Ｗである。
【請求項４】
請求項１記載の半導体装置の製造方法において、さらに、前記（ｄ）工程は以下の工程を含む：
（ｅ）前記第２絶縁膜の表面の突起部を研磨する工程；
（ｆ）前記（ｅ）工程に続いて、前記第１絶縁膜が露出するまで前記第２絶縁膜の表面を研磨する工程、
ここで、前記（ｅ）工程では、研磨パッドのトルク電流を測定し、前記研磨パッドのトルク電流が増大して、最大となった時点を前記（ｅ）工程の研磨の終点とする。
【請求項５】
請求項１記載の半導体装置の製造方法において、さらに、前記（ｄ）工程は以下の工程を含む：
（ｅ）前記第２絶縁膜の表面の突起部を研磨する工程；
（ｆ）前記（ｅ）工程に続いて、前記第１絶縁膜が露出するまで前記第２絶縁膜の表面を研磨する工程、
ここで、前記（ｆ）工程では、研磨パッドのトルク電流を測定し、前記研磨パッドのトルク電流が増大して、最大となった時点を前記（ｆ）工程の研磨の終点とする。
【請求項６】
以下の工程を含む半導体装置の製造方法：
（ａ）基板の主面に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜および前記基板を順次エッチングして、前記基板にアスペクト比が０.２から０.４の溝を形成する工程；
（ｃ）前記溝の内部を含む前記第１絶縁膜上に高密度プラズマＣＶＤ法により第２絶縁膜を形成する工程；
（ｄ）前記第２絶縁膜の表面をＣＭＰ法により研磨して、前記溝の外部の前記第２絶縁膜を除去する工程、
ここで、前記（ｃ）工程において、堆積される前記第２絶縁膜の厚さに対するスパッタエッチングされる前記第２絶縁膜の厚さの比が０.１２から０.２２の範囲である。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記（ｃ）工程で形成される前記第２絶縁膜の厚さであって、前記第１絶縁膜の表面から前記第２絶縁膜の最も低い表面までの厚さは、前記溝の深さの１０％から２０％である。
【請求項８】
請求項６記載の半導体装置の製造方法において、前記第２絶縁膜は、酸化シリコンを主成分とする絶縁膜からなり、その成膜条件は、ＳｉＨ４流量６０ｓｃｃｍから１５０ｓｃｃｍ、Ｏ２流量１００ｓｃｃｍから１７０ｓｃｃｍ、Ｈｅ流量４００ｓｃｃｍから６００ｓｃｃｍ、ソース電力２５００Ｗから４５００Ｗ、バイアス電力３５００Ｗから６０００Ｗである。
【請求項９】
請求項６記載の半導体装置の製造方法において、さらに、前記（ｄ）工程は以下の工程を含む：
（ｅ）前記第２絶縁膜の表面の突起部を研磨する工程；
（ｆ）前記（ｅ）工程に続いて、前記第１絶縁膜が露出するまで前記第２絶縁膜の表面を研磨する工程、
ここで、前記（ｅ）工程では、研磨パッドのトルク電流を測定し、前記研磨パッドのトルク電流が増大して、最大となった時点を前記（ｅ）工程の研磨の終点とする。
【請求項１０】
請求項６記載の半導体装置の製造方法において、さらに前記（ｄ）工程は以下の工程を含む：
（ｅ）前記第２絶縁膜の表面の突起部を研磨する工程；
（ｆ）前記（ｅ）工程に続いて、前記第１絶縁膜が露出するまで前記第２絶縁膜の表面を研磨する工程、
ここで、前記（ｆ）工程では、研磨パッドのトルク電流を測定し、前記研磨パッドのトルク電流が増大して、最大となった時点を前記（ｆ）工程の研磨の終点とする。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）基板の主面に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜および前記基板を順次にエッチングして、前記基板に溝を形成する工程；
（ｃ）前記溝の内部を含む前記第１絶縁膜上に高密度プラズマＣＶＤ法により第２絶縁膜を形成する工程；
（ｄ）前記第２絶縁膜の表面の突起部をスラリを用いてＣＭＰ法により研磨する工程；
（ｅ）前記（ｄ）工程に続いて、前記第１絶縁膜が露出するまで、希釈した前記スラリを用いて前記第２絶縁膜の表面を前記ＣＭＰ法により研磨して、前記溝の外部の前記第２絶縁膜を除去する工程、
ここで、前記（ｃ）工程において、堆積される前記第２絶縁膜の厚さに対するスパッタエッチングされる前記第２絶縁膜の厚さの比が０.１２から０.２２の範囲である。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記（ｃ）工程で形成される前記第２絶縁膜の厚さであって、前記第１絶縁膜の表面から前記第２絶縁膜の最も低い表面までの厚さは、前記溝の深さの１０％から２０％である。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第２絶縁膜は、酸化シリコンを主成分とする絶縁膜からなり、その成膜条件は、ＳｉＨ４流量６０ｓｃｃｍから１５０ｓｃｃｍ、Ｏ２流量１００ｓｃｃｍから１７０ｓｃｃｍ、Ｈｅ流量４００ｓｃｃｍから６００ｓｃｃｍ、ソース電力２５００Ｗから４５００Ｗ、バイアス電力３５００Ｗから６０００Ｗである。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、希釈した前記スラリは、希釈しない前記スラリよりも前記第２絶縁膜に対して高い研磨レート選択比が得られる。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記スラリは酸化セリウムを研磨主成分とするスラリである。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記（ｅ）工程では、前記基板上に希釈液を供給することによって前記スラリを希釈する。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記希釈液は純水である。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記希釈液は界面活性剤である。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記（ｄ）工程では、研磨パッドのトルク電流を測定し、前記研磨パッドのトルク電流が増大して、最大となった時点を前記（ｄ）工程の研磨の終点とする。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記（ｅ）工程では、研磨パッドのトルク電流を測定し、前記研磨パッドのトルク電流が増大して、最大となった時点を前記（ｅ）工程の研磨の終点とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板上に形成された凹部を絶縁膜で埋め込む半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００４−１７９５７１号公報（特許文献１）には、トレンチを埋め込む絶縁膜を成長する工程において絶縁膜をトレンチよりも十分に厚い膜厚に形成して絶縁膜の表面の突起部の高さや傾斜を緩和し、ＣＭＰ工程において絶縁膜の突起部での折れによる突起片の発生を抑制する技術が記載されている。
【０００３】
また、特開２００４−４７６７６号公報（特許文献２）には、半導体基板にトレンチを形成し、トレンチ深さの約１０３〜１１７％の膜厚となるように高密度プラズマ酸化膜を形成した後、セリアスラリを用いてセルフストップするまで高密度プラズマ酸化膜の研磨を続け、さらに連続的に水を用いて残った高密度プラズマ酸化膜の研磨を行う技術が記載されている。
【０００４】
また、特開２００４−２２８５１７号公報（特許文献３）には、三角柱または錘状等の突起を補強する高密度プラズマ酸化膜と研磨レートが同等の膜を高密度プラズマ酸化膜上に形成し、その後セリアスラリを用いてＣＭＰ研磨を行う技術が記載されている。
【０００５】
また、特開２００３−３１８１４０号公報（特許文献４）には、凹部を有する基板上に形成された酸化膜を研磨する工程において、セルフストップ型研磨剤を用いて酸化膜の平坦化を進行させる第１ステップ、酸化膜の平坦性を維持した状態でセルフストップ型研磨剤に水を添加した研磨剤または高選択型の研磨剤を用いて酸化膜の研磨を進行させる第２ステップ、酸化膜下の保護膜の一部を露出させた状態でセルフストップ型研磨剤に水を添加した研磨剤または高選択型の研磨剤を用いて酸化膜の研磨を進行させる第３ステップ、実質的に保護膜を完全に露出させた状態で研磨を進行させる第４ステップを実施する研磨方法が開示されている。
【０００６】
また、特開２００２−２９９３３２号公報（特許文献５）には、バイアスを印加せずに基板上の素子などを覆う第１酸化膜を形成し、その後、バイアスを印加して素子間や配線間などの微少な隙間を埋め込む第２酸化膜を形成し、さらにバイアスを印加せずに第３酸化膜を高速成膜するプラズマ成膜方法が開示されている。
【特許文献１】特開２００４−１７９５７１号公報
【特許文献２】特開２００４−４７６７６号公報
【特許文献３】特開２００４−２２８５１７号公報
【特許文献４】特開２００３−３１８１４０号公報
【特許文献５】特開２００２−２９９３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
隣接する半導体素子を互いに電気的に分離する素子分離の１つに、例えば深さ２００ｎｍから４００ｎｍ程度の溝の内部に絶縁材を埋め込んだ埋め込み型浅溝分離（Shallow Trench Isolation）がある。この浅溝分離は、代表的な素子分離であるＬＯＣＯＳ（Local Oxidation of Silicon）分離と比べて、平坦性がよく、素子分離領域を狭小化できるなどの利点があることから、０.１８μｍプロセス世代以降の半導体装置の製造に多用されている。
【０００８】
しかしながら、上記浅溝分離の製造については、以下に説明する種々の技術的課題が存在する。
【０００９】
浅溝分離は、まず半導体基板の素子分離領域に溝を形成し、溝の内部を含む半導体基板上に絶縁材を成膜し、その後、絶縁材を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により研磨して溝の外部の絶縁材を除去することにより形成される。絶縁材の下地には、研磨停止用として保護膜が形成されている。
【００１０】
上記絶縁材には、埋め込み性に優れた高密度プラズマＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により成膜される酸化シリコン膜（以下、ＨＤＰ膜と記す）が用いられている。この高密度プラズマＣＶＤ法は、ＣＶＤとスパッタリングとを同時に行いながら凹凸部の段差を埋め込む技術であり、素子分離の製造に用いる場合は、溝の内部への埋め込み性を重視してＨＤＰ膜の成膜時の条件や堆積膜厚等が決められる。このため、半導体基板上に成膜されたＨＤＰ膜は、溝の外部（凸部）の上面に台形、三角屋根状または錘状等の突起（以下、単に突起と記す）を持つ特徴的な形状となる。このＨＤＰ膜の突起形状は、溝の集積度またはアスペクト比等によって容易に変化し、例えば溝が密に形成されるに従って突起は大きくなる傾向にある。今後、さらに高集積化に伴う素子分離の狭小化が進むと、上記ＨＤＰ膜の突起はますます大きくなると考えられる。
【００１１】
ところが、本発明者らが検討したところ、ＣＭＰ工程におけるＨＤＰ膜の研磨時間はＨＤＰ膜の突起形状に大きく依存し、ＨＤＰ膜の突起が大きくなるに従ってＨＤＰ膜の研磨時間が長くなることが明らかとなった。これは、突起が大きくなるとスラリが凹部に溜まり易くなり、砥粒が効率よく作用しなくなることに起因すると考えられる。ＨＤＰ膜の研磨時間の増加は、浅溝分離を採用する半導体装置の工期（ＴＡＴ：Turn Around Time）の長期化につながることから、ＣＭＰ工程におけるＨＤＰ膜の研磨時間の短縮は、浅溝分離を採用する半導体装置の製造における主な課題の一つとなっている。
【００１２】
また、近年ではＣＭＰ法に用いるスラリとして、シリカ（ＳｉＯ）スラリよりも研磨レート選択比（保護膜の研磨速度に対する被研磨材の研磨速度の比）が高く、また凸部を選択的に研磨することのできる添加剤入りセリア（ＣｅＯ）スラリが用いられている。この添加剤入りセリアスラリは、セルフストップ型の研磨剤であり、被研磨面の凸部を選択的に研磨して、被研磨面の凹凸を解消することを主目的と調整されたスラリである。従って、添加剤入りセリアスラリを用いると、被研磨面の凹凸が解消されるにつれて研磨速度が自動的に低下し、最後に被研磨材を残して被研磨面の研磨が実質的に止まってしまう。
【００１３】
浅溝分離の形成においては、保護膜上のＨＤＰ膜を完全に除去する必要があるため、ＨＤＰ膜の凹凸が解消された後は、さらに添加剤濃度または添加剤種を変更したセリアスラリを用い、高い研磨レート選択比を維持して保護膜が露出するまでＨＤＰ膜の研磨を実施している。
【００１４】
しかし、セリアスラリの添加剤濃度または添加剤種を変更するには、添加剤濃度調節設備、複数系統のスラリ供給ラインまたは複数の研磨装置などが必要となる。このため、設備投資の増加に加えて、ＨＤＰ膜の凹凸を解消する研磨と保護膜を露出させるまでのＨＤＰ膜の研磨との連続処理が難しくなるため、セリアスラリの添加剤濃度または添加剤種を変更することによる研磨効率の低下が生じてしまう。
【００１５】
本発明の目的は、ＣＭＰ工程におけるＨＤＰ膜の研磨時間の短縮を図ることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明による半導体装置の製造方法は、半導体基板の素子分離領域に溝を形成する工程と、溝の内部を含む半導体基板上にＨＤＰ膜を成膜する工程と、その後、ＨＤＰ膜をＣＭＰ法により研磨して溝の外部のＨＤＰ膜を除去することにより素子分離を形成する工程とを含み、堆積される厚さに対するスパッタリングされる厚さの比が０.１２から０.２２の範囲でＨＤＰ膜を成膜することにより、ＨＤＰ膜の突起を相対的に低くして、ＨＤＰ膜の研磨時間の短縮を図り、さらに、添加剤入りセリアスラリを用いてＨＤＰ膜の突起部を研磨した後、連続して半導体基板上に純水を供給して添加剤入りセリアスラリを希釈し、この希釈された添加剤入りセリアスラリを用いて残存する溝の外部のＨＤＰ膜を研磨することにより、ＨＤＰ膜の研磨効率を向上させる。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
ＣＭＰ工程におけるＨＤＰ膜の研磨時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００２１】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２４】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
本発明の一実施の形態である浅溝分離の製造方法を図１〜図８を用いて工程順に説明する。図１〜図３、図６および図８は浅溝分離の製造方法を示す半導体基板の要部断面図、図４は高密度プラズマＣＶＤ装置を示す概略図の一例、図５はＣＭＰ装置を示す概略図の一例、図７は研磨パッドのトルク電流と研磨時間との関係を示すグラフ図の一例である。
【００２６】
まず、図１に示すように、比抵抗が、例えば１Ωｃｍから１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（円形の薄い板状に加工したウエハ）１を用意する。続いて、半導体基板１を、例えば８５０℃程度の温度で熱酸化処理して、その主面に、例えば厚さ１０ｎｍ程度の薄いパッド酸化膜２を形成した後、このパッド酸化膜２上に保護膜、例えば厚さ１００ｎｍから２００ｎｍ程度の窒化シリコン膜３を、例えばＣＶＤ法により形成する。パッド酸化膜２は、後の工程で分離溝の内部に埋め込まれる絶縁膜をデンシファイ（焼き締め）する時などに半導体基板１に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１の表面の酸化を防止するマスクとして利用される。
【００２７】
次に、図２に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する素子分離領域の窒化シリコン膜３とパッド酸化膜２とをドライエッチング法によって除去する。続いて、上記レジストパターンを除去した後、残された窒化シリコン膜３をマスクとして、そこから露出する半導体基板１をドライエッチング法によって除去する。これにより、素子分離領域の半導体基板１に、例えば深さ３００ｎｍ程度の複数の分離溝４を形成する。半導体基板１には、互いにアスペクト比（幅ｗに対する深さｄの寸法比（＝ｄ／ｗ））の異なる種々の分離溝４が形成されており、例えば最小幅を０.１８μｍとし、０.２から０.４程度のアスペクト比を有する分離溝４が形成される。
【００２８】
続いて、ドライエッチングにより分離溝４の内壁に生じたダメージ層を除去するために、半導体基板１を、例えば１０００℃程度の温度で熱酸化処理して分離溝４の内壁に、例えば厚さ１０ｎｍ程度の酸化シリコン膜５を形成する。この時、さらに酸素と窒素とを含む雰囲気中で熱処理することにより、酸窒化シリコン膜を分離溝４の内壁に形成することもできる。この場合、後の工程で分離溝４の内部に埋め込まれる絶縁膜をデンシファイする時などに半導体基板１に加わるストレスをさらに緩和することができる。また、上記の酸素と窒素とを含む雰囲気中で熱処理する方法に代えて、ＣＶＤ法によって窒化シリコン膜を形成してもよく、この場合も同様の効果を得ることが出来る。
【００２９】
次に、図３に示すように、分離溝４の内部を含む半導体基板１の主面上に、プラズマ源として、例えばＩＣＰ（Inductively Coupled Plasma）を用いた高密度プラズマＣＶＤ法によりＨＤＰ膜６を形成する。このＨＤＰ膜６は分離溝４の深さ（例えば３００ｎｍ程度）よりも厚く形成され、窒化シリコン膜３の表面には、例えば４４０ｎｍから６００ｎｍ程度の厚さのＨＤＰ膜６が形成される。なお、ここでいうＨＤＰ膜６の厚さとは、窒化シリコン膜３の表面からＨＤＰ膜６の最も高い表面までの厚さ（図３中、ｔ１で示す厚さ）である。
【００３０】
ＨＤＰ膜６は、高密度プラズマＣＶＤ装置を用いて成膜される。図４に、高密度プラズマＣＶＤ装置の概略図の一例を示す。
【００３１】
高密度プラズマＣＶＤ装置Ｍ１の反応室７内は、ＴＭＰ（Turbo Molecular Pump）８およびＤＰ（Diffusion Pump）９を用いて真空排気することによって、１０μＰａ程度の低圧に維持されており、プラズマ発生領域１０からウエハ（半導体基板１）ＳＷへ到達する活性種の指向性を他のＣＶＤ装置（例えば常圧ＣＶＤ装置、減圧ＣＶＤ装置またはプラズマＣＶＤ装置）よりも強くしている。反応室７に低周波電源１１ａからソース電力（例えば周波数３００ｋＨｚから４００ｋＨｚ）を印加することにより原料ガスのプラズマ化を行い、さらに、ウエハＳＷに高周波電源１１ｂからバイアス電力（例えば周波数１３.５６ＭＨｚ）を印加することによりスパッタエッチングを行い、堆積とスパッタエッチングとの同時進行により、狭い分離溝４の内部へのＨＤＰ膜６の埋め込みを可能としている。ウエハＳＷにＲＦバイアスを印加するため、ウエハＳＷの表面は活性種の衝突エネルギーによって加熱される。そこで、高密度プラズマＣＶＤ装置Ｍ１には、ウエハＳＷを静電チャック１２上に密着させて、裏面からＨｅ冷却により熱を除去する構造が取られている。反応室７内へは、ガスノズル１３ａ，１３ｂを通じて各種ガス（Process gas（ＳｉＨ４、Ｈｅ、Ｏ２）、Passivation gas（Ｈ２）、Cleaning gas（ＮＦ３））が供給される。
【００３２】
高密度プラズマＣＶＤ法により形成されたＨＤＰ膜６の表面には、堆積とスパッタエッチングとの同時進行によって形成された特徴的な形状の突起が存在する。このため、ＨＤＰ膜６を成膜した後に、その突起をＣＭＰ工程において除去する必要がある。しかし、ＨＤＰ膜６の堆積される厚さに対するスパッタエッチングされる厚さの比（以下、単にスパッタエッチング／堆積比と記す）が相対的に小さい場合は上記ＨＤＰ膜６の突起が大きくなり、前述したように、ＣＭＰ工程におけるＨＤＰ膜６の研磨時間が相対的に長くなる。これに対して、スパッタエッチング／堆積比が相対的に大きい場合はスパッタエッチングにより窒化シリコン膜３が除去されやすくなる。
【００３３】
そこで、本発明では、例えば０.１２から０.２２をスパッタエッチング／堆積比の適切な範囲とする。この適切なスパッタエッチング／堆積比を用いることにより、窒化シリコン膜３のスパッタエッチングを抑えて、突起の高さが相対的に低いＨＤＰ膜６を形成することができる。このように、ＨＤＰ膜６の突起の高さを相対的に低くすることにより、後のＣＭＰ工程において、スラリに含まれる砥粒が効率よく研磨に作用して、ＨＤＰ膜６の研磨時間の短縮を図ることができる。
【００３４】
上記０.１２から０.２２のスパッタエッチング／堆積比を得るための成膜条件としては、例えば下記成膜条件を挙げることができる。なお、この成膜条件は、本発明者らによって検討された直径３００ｍｍのウエハＳＷを処理する高密度プラズマＣＶＤ装置Ｍ１に適用されるものであり、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、他の条件（例えばウエハＳＷの直径、分離溝４のアスペクト比等）によってはこの範囲に限定されないことはもとよりである。
【００３５】
ＳｉＨ４流量      ：６０〜１５０ｓｃｃｍ
Ｏ２流量          ：１００〜１７０ｓｃｃｍ
Ｈｅ流量          ：４００〜６００ｓｃｃｍ
ソースＲＦ電力    ：２５００〜４５００Ｗ
バイアスＲＦ電力  ：３５００〜６０００Ｗ
また、０.１２から０.２２のスパッタエッチング／堆積比が得られた場合のＨＤＰ膜６のオーバフィル膜厚は、分離溝４の深さの１０％から２０％程度となる。ここでいうオーバフィル膜厚とは、窒化シリコン膜３の表面からＨＤＰ膜６の最も低い表面までの厚さ（図３中、ｔ２で示す厚さ）である。本実施の形態では、分離溝４の深さ３００ｎｍ程度に対して、例えば３０ｎｍから５０ｎｍ程度のオーバフィル膜厚を有するＨＤＰ膜６が形成された。
【００３６】
次に、ＨＤＰ膜６の膜質を改善するために、半導体基板１を熱処理してＨＤＰ膜６をデンシファイする。その後、窒化シリコン膜３をストッパに用いたＣＭＰ法によってそのＨＤＰ膜６を研磨して、分離溝４の内部に残すことにより、表面が平坦化された素子分離を形成する。
【００３７】
図５に、ＣＭＰ装置の概略図の一例を示す。
【００３８】
ＣＭＰ装置Ｍ２は、回転テーブル１４を有し、その上には研磨パッド１５が回転可能なプラテン１６を介して設けられている。図５に示すＣＭＰ装置Ｍ２では、研磨パッド１５を１つとしたが、複数、例えば３つの研磨パッドをそれぞれ回転可能なプラテンを介して設けてもよい。さらに、研磨パッド１５に隣接してウエハＳＷの供給、洗浄、後述する研磨ヘッドへの受け渡しを行うためのロードカップ１７が設けられている。さらに、回転テーブル１４上には、研磨パッド１５の表面にスラリを供給するためのスラリ供給アーム１８および研磨パッド１５の表面に純水を供給するための純水供給アーム１９が設置されている。さらに、研磨パッド１５の表面状態を調節するパッドコンディショナ２０が、研磨パッド１５に隣接されている。
【００３９】
また、ＣＭＰ装置Ｍ２の上部には、鉛直方向に延びる回転シャフト２２を介して研磨パッド１５に対向するように研磨ヘッド２３が取り付けられている。研磨ヘッド２３は、空気供給および真空引きによって膨張、収縮可能なメンブレムを有しており、このような機構によりウエハＳＷはその被研磨面を下方に向けて保持され、研磨パッド１５に押しつけられる。研磨ヘッド２３の上部には、回転シャフト２２を軸まわりに任意の速度で回転させかつ一定周期で揺動させる研磨ヘッド駆動部が設置されている。さらに、研磨パッド１５の下方には、プラテン１６を任意の速度で回転させる研磨パッド駆動部が設置されている。
【００４０】
このように構成されたＣＭＰ装置Ｍ２を用いてＨＤＰ膜６の研磨は、例えば以下の第１および第２研磨工程によって実施される。第１研磨では、ＨＤＰ膜６の突起部が選択的に研磨除去され、続く第２研磨では、分離溝４の外部の残りのＨＤＰ膜６がその表面の平坦性を維持した状態で研磨除去される。
【００４１】
まず、ウエハ（半導体基板１）ＳＷの裏面（被研磨面の反対面）側を研磨ヘッド２３で保持し、その研磨ヘッド２３をプラテン１６上の研磨パッド１５の上方へ移動する。ここで、分離溝４が形成されたウエハＳＷの最表面には、前記図３に示したように、突起部を有するＨＤＰ膜６が成膜されている。続いて、研磨ヘッド２３を回転シャフト２２の軸周りに回転させ、かつ水平方向に揺動させる。さらに研磨パッド１５をプラテン１６と共に回転させる。この状態で、ウエハＳＷの被研磨面（ＨＤＰ膜６側の面）と研磨パッド１５とを接触させた後、スラリを研磨パッド１５上に一定流量で供給して、ＨＤＰ膜６の第１研磨が開始される。
【００４２】
図６に、第１研磨後の半導体基板の要部断面図を示す。第１研磨では、酸化セリウム（ＣｅＯ）粒子を研磨主成分とし、添加剤を含むセリアスラリを用いる。添加剤入りセリアスラリはセルフストップ型スラリであり、ＨＤＰ膜６の表面がほぼ平坦となった時点で、ＨＤＰ膜６の研磨を停止させることができる。
【００４３】
ＨＤＰ膜６の突起部を選択的に研磨する第１研磨の進行状況および終点は、例えばＣＭＰ装置Ｍ２の研磨パッド１５のトルク電流（研磨パッド駆動部のモータ電流）を連続的に測定することにより監視することができる。
【００４４】
図７は、研磨パッドのトルク電流と研磨時間との関係の一例を示すグラフ図である。図７には、突起が相対的に小さいＨＤＰ膜のトルク電流（Ａ）および突起が相対的に大きいＨＤＰ膜のトルク電流（Ｂ）を例示している。
【００４５】
ＨＤＰ膜６の第１研磨開始と同時に研磨パッド１５のトルク電流の測定が開始される。研磨開始からＨＤＰ膜６の突起部分が解消されるまで、ほぼ一定の回転トルク連流が測定される。ＨＤＰ膜６の突起の解消が進むと、トルク電流は徐徐に増加していき、ＨＤＰ膜６の表面の平坦化が略達成された時点で最大となり、その後ほぼ一定となる。
【００４６】
例えば研磨パッド１５のトルク電流が最大となる時点を第１研磨の終点とし、この第１研磨の終点が、例えばＣＭＰ装置Ｍ２に備わる制御部において判定され、検知されると、制御部から出される指示信号によってＨＤＰ膜６の第２研磨が第１研磨に続いて開始される。
【００４７】
図８に、第２研磨後の半導体基板の要部断面図を示す。第２研磨では、研磨パッド１５および研磨ヘッド２３の回転、ならびに添加剤入りセリアスラリの供給を止めることなく、第１研磨に引き続き、純水を研磨パッド１５上に供給して添加剤入りセリアスラリを希釈し、分離溝４の外部の残存するＨＤＰ膜６を研磨する。添加剤入りセルアスラリおよび純水を研磨パッド１５上にそれぞれ一定流量で供給する。添加剤入りセリアスラリを純水で希釈することによって、ＨＤＰ膜６の表面の平坦性を維持した状態でＨＤＰ膜６の研磨を実施することができる。さらに、添加剤入りセリアスラリを純水で希釈することによって、窒化シリコン膜３に対するＨＤＰ膜６の相対的に高い研磨レート選択比が得られることから、窒化シリコン膜３上にＨＤＰ膜６を残すことなく、分離溝４の内部にＨＤＰ膜６を埋め込むことができる。
【００４８】
分離溝４の外部のＨＤＰ膜６を完全に除去する第２研磨の進行状況および終点は、前記第１研磨と同様に、例えばＣＭＰ装置Ｍ２の研磨パッド１５のトルク電流を連続的に測定することにより監視することができる。
【００４９】
すなわち、ＨＤＰ膜６の第２研磨開始と同時に研磨パッド１５のトルク電流の測定が開始されて、研磨開始から窒化シリコン膜３上のＨＤＰ膜６が除去されるまで、ほぼ一定の回転トルク連流が測定される。窒化シリコン膜３上のＨＤＰ膜６の除去が進むと、トルク電流は徐徐に増加していき、窒化シリコン膜３の表面のＨＤＰ膜６が完全に除去された時点で最大となり、その後ほぼ一定となる。
【００５０】
例えば研磨パッド１５のトルク電流が最大となる時点を第２研磨の終点としこの第２研磨の終点が、例えばＣＭＰ装置Ｍ２に備わる制御部において判定され、検知されると、制御部から出される指示信号によって研磨パッド１５および研磨ヘッド２３の回転、ならびに添加剤入りセリアスラリおよび純水の供給が停止される。
【００５１】
図９に、第１研磨と第２研磨とを連続して行なった場合のトルク電流の時間変化の一例を示す。ここでは、オーバー研磨を加えた第１研磨と第２研磨との連続処理例を示している。すなわち、第１研磨ではトルク電流の極大値を第１研磨の終点とするが、その後、オーバー研磨に入り、オーバー研磨の終了を第１研磨の終了とする。第１研磨の終点後のオーバー研磨では、トルク電流は減少する傾向にある。続いて、第１研磨から第２研磨への切り替えを行う。第２研磨ではトルク電流は徐々に減少し一旦極小値となり、トルク電流が極小値から上昇し始める時点を第２研磨の終点とする。その後、オーバー研磨に入り、オーバー研磨の終了を第２研磨の終了とする。第２研磨の終了後のオーバー研磨では、トルク電流は増加する傾向にある。
【００５２】
それから、ウエハＳＷを研磨パッド１５から引き離し、研磨パッド１５の上方へ移動させる。その後、ＣＭＰ装置Ｍ２から搬出されたウエハＳＷは洗浄されて、浅溝分離が形成される。しかる後、浅溝分離で区画された半導体基板１の活性領域に素子が形成される。
【００５３】
なお、本実施の形態では、平坦化されたＨＤＰ膜６を研磨する第２研磨においては、純水を研磨パッド１５上に供給して添加剤入りセリアスラリを希釈したが、これに限定されるものではなく、例えば界面活性剤を研磨パッド１５上に供給して添加剤入りセルアスラリを希釈してもよい。
【００５４】
また、本実施の形態では、第１研磨に引き続き、添加剤入りセリアスラリの供給を止めることなく純水を研磨パッド１５上に供給して第２研磨を行ったが、これに限定されるものではなく、種々の手段によって添加剤入りセリアスラリを希釈することができる。例えば事前に希釈した添加剤入りセリアスラリを用意しておき、第１研磨に引き続いて、スラリ供給アーム１８またはスラリ供給アーム１８とは異なる供給アームから、事前に希釈した添加剤入りセルアスラリを研磨パッド１５上に供給してもよく、また、第１研磨後、一旦添加剤入りセリアスラリの供給を止めて、完全に添加剤入りセリアスラリを研磨パッド１５上から除いた後、希釈した添加剤入りセリアスラリを研磨パッド１５上に供給してもよい。
【００５５】
このように、本実施の形態によれば、半導体基板１の主面上に高密度プラズマＣＶＤ法によって堆積されるＨＤＰ膜６の突起の高さを相対的に低くできるので、ＣＭＰ工程におけるＨＤＰ膜の研磨時間の短縮を図ることができる。さらに、ＣＭＰ工程においてＨＤＰ膜６を研磨する際、添加剤入りセリアスラリを用いた研磨によってＨＤＰ膜６の表面を平坦化した後（第１研磨）、連続して純水を研磨パッド１５上に供給することにより添加剤入りセリアスラリを希釈し、窒化シリコン膜３を露出させるまでＨＤＰ膜６を研磨する（第２研磨）。これにより、添加剤濃度調節設備、複数系統のスラリ供給ラインまたは複数の研磨装置などを用いることなく、添加剤入りセリアスラリの添加剤濃度を容易に変更することができ、また第１研磨と第２研磨とを連続処理できることから、研磨効率が向上して、ＣＭＰ工程におけるＨＤＰ膜６の研磨時間の短縮を図ることができる。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えば前記実施の形態では、分離溝をＨＤＰ膜で埋め込む浅溝分離の形成工程に適用した場合について説明したが、高密度プラズマＣＶＤ法により形成した膜で凹部を埋め込むいかなる半導体装置の製造工程にも適用することができる。
【産業上の利用可能性】
【００５８】
本発明の半導体装置の製造方法は、凹部をＨＤＰ膜により埋め込む製造工程に適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施の形態である浅溝分離の製造工程を示す半導体基板の要部断面図である。
【図２】図１に続く製造工程における図１と同じ箇所の要部断面図である。
【図３】図２に続く製造工程における図１と同じ箇所の要部断面図である。
【図４】高密度プラズマＣＶＤ装置の概略図の一例を示す。
【図５】ＣＭＰ装置の概略図の一例を示す。
【図６】図３に続く製造工程における図１と同じ箇所の要部断面図である。
【図７】研磨パッドのトルク電流と研磨時間との関係の一例を示すグラフ図である。
【図８】図６に続く製造工程における図１と同じ箇所の要部断面図である。
【図９】研磨パッドのトルク電流と研磨時間との関係の一例を示すグラフ図である。
【符号の説明】
【００６０】
１  半導体基板
２  パッド酸化膜
３  窒化シリコン膜
４  分離溝
５  酸化シリコン膜
６  ＨＤＰ膜
７  反応室
８  ＴＭＰ
９  ＤＰ
１０  プラズマ発生領域
１１ａ  低周波電源
１１ｂ  高周波電源
１２  静電チャック
１３ａ，１３ｂ  ガスノズル
１４  回転テーブル
１５  研磨パッド
１６  プラテン
１７  ロードカップ
１８  スラリ供給アーム
１９  純水供給アーム
２０  パッドコンディショナ
２２  回転シャフト
２３  研磨ヘッド
Ｍ１  高密度プラズマＣＶＤ装置
Ｍ２  ＣＭＰ装置
ＳＷ  ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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