(57)【要約】【課題】素子内の過度な電流が流れることによって引き起こされるラッチアップ現象及びチップの損傷を防止できる半導体メモリ素子の内部電源電圧発生装置を提供すること。【解決手段】内部電源電圧ＶＰＰと基準電圧ＶＲＥＦ＿ＰＰを比較し、その結果に従って内部電源電圧ＶＰＰを生成する第１のポンプ部（１００，２００，３００）と、内部電源電圧ＶＰＰと外部電源電圧ＶＤＤとを比較し、第１の動作信号ＰＰＥ＿Ｉを生成する初期レベル感知部８００と、アクティブコマンドＡＣＴ、第１の動作信号ＰＰＥ＿Ｉ及び第１のポンプ部の比較結果に従って内部電源電圧ＶＰＰを生成する第２のポンプ部（４００，５００，６００）と、半導体メモリ素子の初期動作の間、内部電源電圧ＶＰＰを生成する初期化部７００とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
内部電源電圧と基準電圧とを比較し、その比較結果に従って前記内部電源電圧を生成する第１のポンプ部と、
外部電源電圧と前記内部電源電圧を比較して初期レベル検出信号を生成する初期レベル検出部と、
外部からのアクティブコマンド、前記初期レベル検出信号、及び前記第１のポンプ部の比較結果に従って前記内部電源電圧を生成する第２のポンプ部と、
半導体メモリ素子の初期動作時、前記内部電源電圧を供給する初期化部とを備えることを特徴とする半導体メモリ素子の内部電源電圧発生装置。
【請求項２】
前記第１のポンプ部は、
前記基準電圧と前記内部電源電圧を比較してレベル検出信号を生成するレベル検出部と、
前記レベル検出信号に応じて、第１の周期信号を生成する第１の周期信号生成部と、
前記第１の周期信号を受信し、前記外部電源電圧をポンピングして前記内部電源電圧を生成する第１のチャージポンピング部とを備えることを特徴とする請求項１に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項３】
前記第２のポンプ部は、
前記アクティブコマンド、前記レベル検出信号、及び前記初期レベル検出信号に応じてアクティブイネーブル信号を生成するイネーブル信号生成部と、
前記アクティブイネーブル信号に応じて第２の周期信号を生成する第２の周期信号生成部と、
前記第２の周期信号を受信し、前記外部電源電圧をポンピングして前記内部電源電圧を生成する第２のチャージポンピング部とを備えることを特徴とする請求項２に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項４】
前記イネーブル信号生成部は、
前記アクティブコマンドがアクティブにされている場合、前記レベル検出信号に応じて前記アクティブイネーブル信号を活性化させ、又は前記初期レベル検出信号に応じて前記アクティブイネーブル信号を活性化させることを特徴とする請求項３に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項５】
前記初期レベル検出部は、
前記内部電源電圧が前記外部電源電圧より低い場合、前記初期レベル検出信号を活性化させることを特徴とする請求項１に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項６】
前記初期レベル検出部は、
前記内部電源電圧及び前記外部電源電圧を差動入力とし、前記初期レベル検出信号を出力する差動検出増幅器を備えることを特徴とする請求項５に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項７】
前記初期レベル検出部は、
前記内部電源電圧を分圧する第１の分圧部と、
前記外部電源電圧を分圧する第２の分圧部と、
前記第１及び第２の分圧部の出力電圧をそれぞれ差動入力とし、前記初期レベル検出信号を出力する差動検出増幅器とを備えることを特徴とする請求項５に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項８】
前記第１の分圧部は、前記内部電源電圧と接地電源電圧との間に直列接続された第１及び第２の抵抗を備え、前記第１及び第２の抵抗の接続ノードの電圧を出力電圧とすることを特徴とする請求項７に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項９】
前記第２の分圧部は、前記外部電源電圧と接地電源電圧との間に直列接続された第１及び第２の抵抗を備え、前記第１及び第２の抵抗の接続ノードの電圧を出力電圧とすることを特徴とする請求項７に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項１０】
前記初期レベル検出部は、
前記内部電源電圧に比例する出力電圧を出力する電圧追随部と、
前記電圧追随部の前記出力電圧のレベルを検出して前記初期レベル検出信号を出力するトリガー部とを備えることを特徴とする請求項５に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項１１】
前記電圧追随部は、
前記内部電源電圧と前記接地電源電圧との間に直列接続された第１及び第２の抵抗を備え、前記第１及び第２の抵抗の接続ノードにかかった電圧を前記出力電圧として出力することを特徴とする請求項１０に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項１２】
前記トリガー部は、
前記電圧追随部の前記出力電圧をゲートに入力され、前記接地電源電圧をソースに入力されるＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのドレインと前記外部電源電圧との間に接続された第３の抵抗と、
前記ＮＭＯＳトランジスタのドレインにかかった電圧をバッファリングして前記初期レベル検出信号として出力するバッファ部とを備えることを特徴とする請求項１１に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項１３】
前記イネーブル信号生成部は、
前記アクティブコマンドがアクティブにされて、内部アクティブ信号を生成するコマンド生成部と、
前記レベル検出信号が活性化されている場合、前記内部アクティブ信号をアクティブ動作信号に変換して出力する第１の出力制御部と、
前記アクティブ動作信号、または前記初期レベル検出信号が活性化されている場合、前記アクティブイネーブル信号を活性化させる第２の出力制御部とを備えることを特徴とする請求項４に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項１４】
前記第１の出力制御部は、
前記レベル検出信号と前記内部アクティブ信号とを入力とするナンドゲートと、
前記ナンドゲートの出力信号を反転させ、前記アクティブ動作信号として出力する第１のインバータとを備えることを特徴とする請求項１３に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項１５】
前記第２の出力制御部は、
前記アクティブ動作信号と前記初期レベル検出信号とを入力とするノアゲートと、
前記ノアゲートの出力信号を反転させて、前記アクティブイネーブル信号として出力する第２のインバータとを備えることを特徴とする請求項１４に記載の半導体メモリ素子の内部電源電圧発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に関し、特に、不安定な動作電流によって引き起こされるラッチアップ現象及びチップ損傷を防止し、信頼性の高い動作を可能にする半導体メモリ素子の内部電源電圧発生装置に関するものである。
【背景技術】
【０００２】
一般的に、半導体メモリ素子は、内部で電圧を生成して使用するため、内部電源として使用する内部電源電圧発生装置は、供給される外部電源電圧ＶＤＤを使用して様々なレベルの内部電源電圧を生成する。
【０００３】
一方、このように素子の内部で使用される電圧を素子自体が生成するので、素子の動作の信頼性を高めるために、所定レベルの内部電源電圧を、周辺温度、圧力、または製造工程などの変動に関係なく安定的に生成することが求められている。
【０００４】
しかし、このような内部で生成された内部電源電圧のレベルを何らかの装置によって制御しなければ、半導体メモリ素子を構成するＰ型半導体及びＮ型半導体においてＰＮ接合部の予期しないターンオンが発生して、素子に致命的な損傷を与える場合がある。
【０００５】
図１は、従来の技術に係る内部電源電圧発生装置の構成を示すブロック図である。
【０００６】
図１を参照すると、従来の技術に係る内部電源電圧発生装置は、基準電圧ＶＲＥＦ＿ＰＰに対する内部電源電圧ＶＰＰのレベルを検出するレベル検出部１０と、レベル検出部１０の出力信号ＰＰＥに応じて第１の周期信号ｔＯＳＣ＿Ｓを生成する第１の周期信号生成部２０と、第１の周期信号生成部２０の出力信号ｔＯＳＣ＿Ｓを受信し、供給された外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを生成するスタンバイチャージポンピング部３０と、アクティブコマンドＡＣＴ及びレベル検出部１０の出力信号ＰＰＥを受信し、アクティブ動作信号ＰＰＥ＿Ａを生成するイネーブル信号生成部４０と、アクティブ動作信号ＰＰＥ＿Ａに応じて第２の周期信号ｔＯＳＣ＿Ａを生成する第２の周期信号生成部５０と、第２の周期信号生成部５０の出力信号ｔＯＳＣ＿Ａを受信し、外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを生成するアクティブチャージポンピング部６０とを備える。
【０００７】
また、イネーブル信号生成部４０は、アクティブコマンドＡＣＴを受信し、内部アクティブ信号ＡＣＴ＿ＥＮを生成するコマンド生成部４２と、レベル検出部１０の出力信号ＰＰＥに応じて内部アクティブ信号ＡＣＴ＿ＥＮをアクティブ動作信号ＰＰＥ＿Ａに変換して出力する出力制御部４４とを備える。
【０００８】
ところが、チャージポンピング部３０、６０は外部電源電圧ＶＤＤが所定のレベル以上上昇してから始めて動作するので、内部電源電圧発生装置は、素子の初期動作のために、チャージポンピング部３０、６０が動作しない間に、内部電源電圧ＶＰＰを生成する初期化部７０をさらに備える。
【０００９】
また、上記した従来の内部電源電圧発生装置では、一つのレベル検出部１０を介してスタンバイ状態のための第１の周期信号生成部２０及びアクティブ状態のための第２の周期信号生成部５０を制御しているが、アクティブ状態及びスタンバイ状態のためのそれぞれのレベル検出部を備えて制御を行うこともできる。
【００１０】
次に、上記した構成を有する従来の内部電源電圧発生装置の動作を簡略に説明する。
【００１１】
まず、アクティブコマンドＡＣＴがアクティブにされていないスタンバイ状態では、レベル検出部１０は、基準電圧ＶＲＥＦ＿ＰＰに比べて内部電源電圧ＶＰＰのレベルが低いと検出した場合、出力信号ＰＰＥを活性化させる。そして、レベル検出部１０の出力信号ＰＰＥによって制御される第１の周期信号生成部２０がアクティブにされて第１の周期信号ｔＯＳＣ＿Ｓを生成する。次いで、スタンバイチャージポンピング部３０は第１の周期信号ｔＯＳＣ＿Ｓに応答し、外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを供給し、内部電源電圧ＶＰＰのレベルを所定の値に維持させる。
【００１２】
また、アクティブコマンドＡＣＴがアクティブにされているアクティブ状態になると、イネーブル信号生成部４０は、アクティブコマンドＡＣＴによりアクティブにされ、レベル検出部１０の出力信号ＰＰＥに応じてアクティブ動作信号ＰＰＥ＿Ａを生成する。
【００１３】
即ち、レベル検出部１０が出力信号ＰＰＥを活性化させると、周期信号生成部２０、５０は、周期信号ｔＯＳＣ＿Ｓ、ｔＯＳＣ＿Ａを生成し、そして、チャージポンピング部３０、６０は、周期信号ｔＯＳＣ＿Ｓ、ｔＯＳＣ＿Ａに応答し、外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを供給することができる。
【００１４】
このように、内部電源電圧発生装置は、基準電圧ＶＲＥＦ＿ＰＰに対する内部電源電圧ＶＰＰのレベルを検出してチャージポンピング部３０、６０を駆動することにより、内部電源電圧ＶＰＰのレベルを所定の値に維持させている。
【００１５】
即ち、電流消費の少ないスタンバイ状態では、駆動力の小さいスタンバイチャージポンピング部３０のみを介して内部電源電圧ＶＰＰを供給する。他方、半導体メモリ素子の内部で大きな電流を消費する場合にはアクティブコマンドＡＣＴがアクティブにされるので、内部電圧発生装置は、適切な内部電源電圧ＶＰＰを供給するために、スタンバイチャージポンピング部３０以外に、駆動力の大きいアクティブチャージポンピング部６０を追加的に動作させて内部電源電圧ＶＰＰを供給する。
【００１６】
以下、上記説明したような内部電源電圧発生装置により生成された内部電源電圧ＶＰＰを印加される半導体メモリ素子の動作を説明する。
【００１７】
図２Ａは、一般的なＣＭＯＳトランジスタにより具現されたインバータの断面図であり、図２Ｂは、図２Ａに示されたインバータ内の寄生トランジスタを示す回路図である。
【００１８】
図２Ａに示されたように、インバータ内のＰＭＯＳトランジスタＰＭ１は、ソースに印加される外部電源電圧ＶＤＤより高い内部電源電圧ＶＰＰが基板に印加され、ＮＭＯＳトランジスタＮＭ１は、ソースに印加されるグラウンド電圧ＶＳＳより低い、負の電源電圧ＶＢＢが基板に印加されている。
【００１９】
このように、ＭＯＳトランジスタの基板に印加される電圧をそのソースに印加される電圧と異なるようにする理由は、半導体メモリ素子の性能改善とそのサイズ縮小という目的を達成するためである。
【００２０】
ところが、ＭＯＳトランジスタの基板とソースにそれぞれ異なる電圧を印加すると、寄生トランジスタＢＪＴが図２Ｂに示されたように、一方のトランジスタのコレクターが他方のトランジスタのベースに接続される形で形成される。
【００２１】
また、ＰＭＯＳトランジスタＰＭ１の基板に印加される内部電源電圧ＶＰＰは実際、図１に示した内部電源電圧発生装置によって、該ＰＭＯＳトランジスタＰＭ１のソースに印加される外部電源電圧ＶＤＤを用いて生成されている。
【００２２】
しかし、従来の内部電源電圧発生装置は、レベル検出部１０、周期信号生成部２０、５０及びチャージポンピング部３０、６０を介して内部電源電圧ＶＰＰを供給するため、半導体メモリ素子の初期動作時、外部電源電圧ＶＤＤのレベルが上昇しても内部電源電圧ＶＰＰのレベルが比例して上昇しないという問題がある。
【００２３】
次に、図３Ａ及び図３Ｂを参照して外部電源電圧ＶＤＤの上昇に応じた内部電源電圧ＶＰＰのレベル変化を説明する。
【００２４】
図３Ａは、外部電源電圧ＶＤＤの上昇に応じた内部電源電圧ＶＰＰのレベル変化を示すグラフであり、図３Ｂは、図３Ａに比べて外部電源電圧ＶＤＤが急速に上昇する場合の内部電源電圧ＶＰＰのレベル変化を示すグラフであって、Ｘ軸は時間を意味し、Ｙ軸は電圧レベルを意味する。
【００２５】
図３Ａと図３Ｂを比較してみると、外部電源電圧ＶＤＤのレベルが速く上昇する図３Ｂの場合には内部電源電圧ＶＰＰは、外部電源電圧ＶＤＤに比べて非常に低い電圧レベルを有し、その時間も長いことがわかる。言い換えれば、図３Ｂの場合における内部電源電圧ＶＰＰと外部電源電圧ＶＤＤの差は、図３Ａの場合の電圧差よりずっと大きく、且つ図３Ｂの場合の内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより小さい時間は、図３Ａの場合のそれより長い。
【００２６】
反面、外部電源電圧ＶＤＤのレベルが遅く上昇する図３Ａの場合には内部電源電圧ＶＰＰのレベルと外部電源電圧ＶＤＤのレベルとの差が極めて小さく、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低いレベルを有する時間もやはり短いことがわかる。
【００２７】
上述したように、内部電源電圧発生装置の動作の遅延によって、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤの上昇に比例して上昇できず、それ故に、一定の時間の間、内部電源電圧ＶＰＰのレベルが外部電源電圧ＶＤＤのレベルより低い現象が発生する。
【００２８】
なお、上述したように、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低い現象は外部電源電圧ＶＤＤの上昇速度が大きいほど大きく現れ、長く持続する。
【００２９】
一方、このように内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低く、且つその電圧の差異が図２Ｂに示された寄生トランジスタＢＪＴのＰ型接合部及びＮ型接合部のしきい値電圧より大きくなると、ＰＮ接合が順方向にターンオンされる。
【００３０】
その結果、ＰＭＯＳトランジスタのソースからＮＭＯＳトランジスタの基板へ、及びＰＭＯＳトランジスタの基板からＮＭＯＳトランジスタのソースへ過度な短絡電流が流れるラッチアップ現象が発生する。この現象が持続すると、チップが破壊される恐れがある。
【００３１】
このようなラッチアップ現象の防止のためには、外部電源電圧ＶＤＤの上昇の速度に比例して内部電源電圧ＶＰＰを上昇させなければならないので、内部電源電圧発生装置のスタンバイチャージポンピング部３０のポンプを大きく製作したり、初期化部７０の駆動力を上げたりしてチャージ伝達能力を強化させることが考えられる。
【００３２】
ところが、ポンプを大きくしたり、駆動力を上げたりすると、大きな面積が要求され、実質的にチップサイズが増加するという問題が発生する。
【００３３】
また、スタンバイチャージポンピング部３０のポンプを大きくした場合、外部電源電圧ＶＤＤが安定化された以後でも半導体メモリ素子内に過度な電流が流れるという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明は、上記のような従来技術の問題点を解決するためになされたものであって、半導体メモリ素子内に流れる過度な電流によって引き起こされるラッチアップ現象及びチップ損傷を防止することができる内部電源電圧発生装置を提供することにその目的がある。
【課題を解決するための手段】
【００３５】
上記従来技術の問題点を解決するために、本発明に係る半導体メモリ素子の内部電源電圧発生装置は、基準電圧に対する内部電源電圧のレベルを検出するレベル検出部と、前記レベル検出部の出力信号を受信し、第１の周期信号を生成する第１の周期信号生成部と、前記第１の周期信号を受信し、外部電源電圧をポンピングして前記内部電源電圧を生成する第１のチャージポンピング部と、前記外部電源電圧に対する前記内部電源電圧のレベルを検出する初期レベル検出部と、外部からのアクティブコマンド、前記レベル検出部の出力信号、及び前記初期レベル検出部の出力信号に応じてアクティブイネーブル信号を生成するイネーブル信号生成部と、前記アクティブイネーブル信号に応答して第２の周期信号を生成する第２の周期信号生成部と、前記第２の周期信号を受信し、前記外部電源電圧をポンピングして前記内部電源電圧を生成する第２のチャージポンピング部と、素子の初期動作時、前記内部電源電圧を供給する初期化部とを備える。
【発明の効果】
【００３６】
本発明の半導体メモリ素子の内部電源電圧発生装置は、内部電源電圧ＶＰＰのレベルが外部電源電圧ＶＤＤより低い素子の初期動作時、初期レベル検出部を介してアクティブチャージポンピング部を追加的に動作させるようにしたので、外部電源電圧ＶＤＤが急速に上昇する場合でも内部電源電圧ＶＰＰのレベルを速く上昇させることができ、これにより、ラッチアップ現象を防止し、信頼性の高い素子を実現することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の属する技術分野で通常の知識を持つ者が本発明の技術的な思想を容易に実施できるように、本発明の最も好ましい実施の形態を添付した図面を参照しながら詳細に説明する。
【００３８】
図４は、本発明の最も好ましい実施の形態に係る半導体メモリ素子の内部電源電圧発生装置の構成を示すブロック図である。以下において、素子とは半導体メモリ素子を意味する。
【００３９】
図４に示された本実施の形態に係る内部電源電圧発生装置は、基準電圧ＶＲＥＦ＿ＰＰに対する内部電源電圧ＶＰＰのレベルを検出するレベル検出部１００と、レベル検出部１００の出力信号ＰＰＥに応じて第１の周期信号ｔＯＳＣ＿Ｓを生成する第１の周期信号生成部２００と、第１の周期信号生成部２００の出力信号ｔＯＳＣ＿Ｓを受信し、外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを生成するスタンバイチャージポンピング部３００と、外部電源電圧ＶＤＤに対する内部電源電圧ＶＰＰのレベルを検出する初期レベル検出部８００と、アクティブコマンドＡＣＴがアクティブにされている時には、レベル検出部１００の出力信号ＰＰＥに応じてアクティブイネーブル信号ＥＮを生成し、または初期レベル検出部８００の出力信号ＰＰＥ＿Ｉに応じてアクティブイネーブル信号ＥＮを生成するイネーブル信号生成部４００と、アクティブイネーブル信号ＥＮに応じて第２の周期信号ｔＯＳＣ＿Ａを生成する第２の周期信号生成部５００と、第２の周期信号生成部５００の出力信号ｔＯＳＣ＿Ａを受信し、外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを生成するアクティブチャージポンピング部６００と、素子の初期動作時、内部電源電圧ＶＰＰを生成する初期化部７００とを備える。
【００４０】
ここで、レベル検出部１００、第１の周期信号生成部２００、スタンバイチャージポンピング部３００は、第１のポンプ部を構成し、イネーブル信号生成部４００、第２の周期信号生成部５００、アクティブチャージポンピング部６００は、第２のポンプ部を構成する。
【００４１】
また、イネーブル信号生成部４００は、アクティブコマンドＡＣＴを受信し、内部アクティブ信号ＡＣＴ＿ＥＮを生成するコマンド生成部４２０と、レベル検出部１００の出力信号ＰＰＥが活性化されている時、内部アクティブ信号ＡＣＴ＿ＥＮをアクティブ動作信号ＰＰＥ＿Ａに変換して出力する第１の出力制御部４４０と、第１の出力制御部４４０の出力信号であるアクティブ動作信号ＰＰＥ＿Ａまたは初期レベル検出部８００の出力信号である初期レベル検出信号ＰＰＥ＿Ｉが活性化されている場合、アクティブイネーブル信号ＥＮを活性化させる第２の出力制御部４６０とを備える。
【００４２】
本実施の形態に係る内部電源電圧発生装置が、従来技術に比べて初期レベル検出部８００をさらに備えているので、以下は、初期レベル検出部８００を重点に、本実施の形態に係る内部電源電圧発生装置の動作を簡略に説明する。
【００４３】
まず、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低い場合、初期レベル検出部８００は初期レベル検出信号ＰＰＥ＿Ｉを活性化させ、そしてイネーブル信号生成部４００は初期レベル検出信号ＰＰＥ＿Ｉに応答してアクティブイネーブル信号ＥＮを活性化させる。
【００４４】
従って、第２の周期信号生成部５００はアクティブイネーブル信号ＥＮによりアクティブにされて第２の周期信号ｔＯＳＣ＿Ａを生成し、アクティブチャージポンピング部６００は第２の周期信号生成部５００から出力された第２の周期信号ｔＯＳＣ＿Ａに応答し、外部電源電圧ＶＤＤをポンピングして内部電源電圧ＶＰＰを供給する。
【００４５】
また、この、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低い場合は、素子の初期動作時でもあって、初期化部７００も内部電源電圧ＶＰＰを生成して供給する。
【００４６】
即ち、本発明に係る内部電源電圧発生装置は、素子の動作の初期に外部電源電圧ＶＤＤに対する内部電源電圧ＶＰＰのレベルを検出する初期レベル検出部８００をさらに備え、内部電源電圧ＶＰＰが電源電圧ＶＤＤより低い場合、第２の周期信号生成部５００及びアクティブチャージポンピング部６００を動作させて初期化部７００と共に、内部電源電圧ＶＰＰを供給する。
【００４７】
図５Ａは、本発明における、外部電源電圧ＶＤＤのレベルがゆっくり上昇する場合の内部電源電圧ＶＰＰのレベル変化を示すグラフであり、図５Ｂは、外部電源電圧ＶＤＤが図５Ａに比べて速く上昇する場合の内部電源電圧ＶＰＰのレベル変化を示すグラフであって、Ｘ軸は時間を、Ｙ軸は電圧レベルを表す。
【００４８】
図５Ａと図３Ａを比較すると、図５Ａに示された本発明の内部電源電圧発生装置の動作速度が図３Ａに示された従来の内部電源電圧発生装置の動作速度に比べて速いことがわかる。
【００４９】
即ち、本発明の内部電源電圧発生装置によって生成された内部電源電圧ＶＰＰが、従来に比べて、外部電源電圧ＶＤＤのレベルの上昇に応じてより速く上昇することがわかる。
【００５０】
また、図５Ｂと図３Ｂを比較すると、図５Ｂに示されたように、外部電源電圧ＶＤＤが速く上昇する場合、本発明の内部電源電圧発生装置により生成された内部電源電圧ＶＰＰの上昇速度は図３Ｂに示された従来の上昇速度より速く、且つ外部電源電圧ＶＤＤと内部電源電圧ＶＰＰのレベル差もずっと小さいことがわかる。
【００５１】
このように、本発明に係る内部電源電圧発生装置は、内部電源電圧ＶＰＰのレベルが外部電源電圧ＶＤＤより低い素子の初期動作の場合、アクティブチャージポンピング部６００を介して追加的に内部電源電圧ＶＰＰを供給するため、従来に比べて外部電源電圧ＶＤＤのレベル上昇に速く反応することができる。
【００５２】
図６Ａは、図４の初期レベル検出部８００の第１の実施例に係る、初期レベル感知部８０１の内部構成を示す回路図である。
【００５３】
図６Ａに示されたように、第１の実施例に係る初期レベル検出部８０１は、内部電源電圧ＶＰＰと外部電源電圧ＶＤＤとを差動入力とし、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低い場合、初期レベル検出信号ＰＰＥ＿Ｉを論理レベル‘Ｈ’に活性化させて出力する差動検出増幅器により具現されている。
【００５４】
第１の実施例に係る初期レベル検出部８０１は、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低い場合には、初期レベル検出信号ＰＰＥ＿Ｉを論理レベル‘Ｈ’に活性化させ、内部電源電圧ＶＰＰのレベルが外部電源電圧ＶＤＤより高い場合には、初期レベル検出信号ＰＰＥ＿Ｉを論理レベル‘Ｌ’に遷移させる。
【００５５】
さらに、初期レベル検出部８０１のより安定的な動作のために、内部電源電圧ＶＰＰ及び外部電源電圧ＶＤＤを直接に印加せず、それぞれの分圧された電圧を差動検出増幅器の入力として印加することができる。
【００５６】
図６Ｂは、図４の初期レベル検出部８００の第２の実施例に係る、初期レベル感知部８０２の内部構成を示す回路図である。
【００５７】
図６Ｂに示された第２の実施例に係る初期レベル検出部８０２は、内部電源電圧ＶＰＰを分圧して出力する第１の分圧部８１０と、外部電源電圧ＶＤＤを分圧して出力する第２の分圧部８２０と、第１及び第２の分圧部８１０、８２０の出力電圧ＶＡ、ＶＢをそれぞれ差動入力とし、内部電源電圧ＶＰＰのレベルが外部電源電圧ＶＤＤより低い場合、初期レベル検出信号ＰＰＥ＿Ｉを論理レベル‘Ｈ’に活性化させて出力する差動検出増幅器８３０とにより具現されている。
【００５８】
第１及び第２の分圧部８１０、８２０がそれぞれ直列接続された抵抗Ｒ１及びＲ２、Ｒ３及びＲ４により具現されているが、Ｒ１／Ｒ２の比率とＲ３／Ｒ４の比率とを同じにすれば、本第２の実施例の初期レベル検出部８０２は、図６Ａに示した第１の実施例の初期レベル検出部８０１と同様の動作をする。
【００５９】
また、チップの実際の動作状況に応じて、この抵抗比Ｒ１／Ｒ２、Ｒ３／Ｒ４を適切に調節することによって、外部電源電圧ＶＤＤと内部電源電圧ＶＰＰとのレベル差に応じてアクティブチャージポンピング部６００の動作領域を調整することができる。
【００６０】
図６Ｃは、図４の初期レベル検出部８００の第３の実施例に係る、初期レベル検出部８０３の内部構成を示す回路図である。
【００６１】
図６Ｃを参照すると、第３の実施例に係る初期レベル検出部８０３は、内部電源電圧ＶＰＰのレベルに比例する出力電圧ＶＡを出力する電圧追随部８４０と、電圧追随部８４０の出力電圧ＶＡのレベルに応じて初期レベル検出信号ＰＰＥ＿Ｉを出力するトリガー部８５０とを備える。
【００６２】
また、電圧追随部８４０は、内部電源電圧ＶＰＰと接地電源電圧ＶＳＳとの間に直列接続された第１及び第２の抵抗Ｒ５、Ｒ６を備え、第１及び第２の抵抗Ｒ５、Ｒ６の接続ノードでの電圧を出力電圧ＶＡとして出力する。
【００６３】
トリガー部８５０は、電圧追随部８４０の出力電圧ＶＡをゲートに入力され、接地電源電圧ＶＳＳをソースに印加されるＮＭＯＳトランジスタＮＭ２と、ＮＭＯＳトランジスタＮＭ２のドレインと外部電源電圧ＶＤＤとの間に接続された抵抗Ｒ７と、ＮＭＯＳトランジスタＮＭ２のドレインに掛かった電圧をバッファリングして初期レベル検出信号ＰＰＥ＿Ｉとして出力するバッファ部８５２とを備える。
【００６４】
次には、第３の実施例に係る初期レベル検出部８０３の動作を簡略に説明する。
【００６５】
まず、電圧追随部８４０の出力電圧はＲ６／（Ｒ５+Ｒ６）×ＶＰＰであって、内部電源電圧ＶＰＰに比例して変化する。
【００６６】
このように、電圧追随部８４０の出力電圧ＶＡがトリガー部８５０内のＮＭＯＳトランジスタＮＭ２のしきい値電圧以上になると、ＮＭＯＳトランジスタＮＭ２はターンオンして、そのドレインの電圧レベルが、抵抗Ｒ７及びＮＭＯＳトランジスタＮＭ２に流れる電流量によって決められる。
【００６７】
即ち、電圧追随部８４０の出力電圧ＶＡがＮＭＯＳトランジスタＮＭ２のしきい値電圧より大きい場合には、初期レベル検出信号ＰＰＥ＿Ｉが論理レベル‘Ｈ’から‘Ｌ’に遷移する。
【００６８】
それ故に、電圧追随部８４０内の抵抗比Ｒ５／Ｒ６と、トリガー部８５０内の抵抗Ｒ７及びＮＭＯＳトランジスタＮＭ２のしきい値電圧とを適切に制御すると、アクティブチャージポンピング部６００の動作領域を調整することができる。
【００６９】
上述したように、第１〜第３の実施例の何れかに係る初期レベル検出部８００を備える内部電源電圧発生装置は、内部電源電圧ＶＰＰが外部電源電圧ＶＤＤより低い素子の初期動作時、初期レベル検出部８００を介してアクティブチャージポンピング部６００を追加的に動作させることにより、内部電源電圧ＶＰＰを、外部電源電圧ＶＤＤの急速な上昇に応じて急速に上昇させることができる。
【００７０】
従って、ラッチアップ現象を防止し、信頼性の高い半導体メモリ素子を実現することができる。
【００７１】
以上では、本発明の実施の形態を詳細に説明したが、本発明は、上記説明した実施の形態及び添付された図面によって限定されるものではなく、本発明の技術的な思想を離れることなく、上記実施の形態に対する種々の置換、変形及び変更が可能であることは、本発明の属する技術分野で通常の知識を持つ者にとって明白であろう。
【図面の簡単な説明】
【００７２】
【図１】従来の技術に係る内部電源電圧発生装置の構成を示すブロック図である。
【図２Ａ】一般的なＣＭＯＳトランジスタにより具現されたインバータの断面図である。
【図２Ｂ】図２Ａのインバータ内の寄生トランジスタを示す回路図である。
【図３Ａ】従来技術に係る電源電圧ＶＤＤのレベル変化に応じた内部電源電圧ＶＰＰのレベル変化を示す図である。
【図３Ｂ】図３Ａと比較して急速に上昇する電源電圧ＶＤＤのレベル変化に対応する内部電源電圧ＶＰＰのレベル変化を示す図である。
【図４】本発明の実施の形態に係る内部電源電圧発生装置の構成をブロック図である。
【図５Ａ】本発明による電源電圧ＶＤＤのレベル変化に応じた内部電源電圧ＶＰＰのレベル変化を示す図である。
【図５Ｂ】図５Ａと比較して急速に上昇する電源電圧ＶＤＤのレベル変化に応じた内部電源電圧ＶＰＰのレベル変化を示す図である。
【図６Ａ】図４の初期レベル検出部の第１の実施例を示す回路図である。
【図６Ｂ】図４の初期レベル検出部の第２の実施例を示す回路図である。
【図６Ｃ】図４の初期レベル検出部の第３の実施例を示す回路図である。
【符号の説明】
【００７３】
１０、１００  レベル検出部
２０、２００  第１の周期信号生成部
３０、３００  スタンバイチャージポンピング部
４０、４００  アクティブイネーブル信号生成部
４２、４２０  コマンド生成部
４４  出力制御部
４４０  第１出力制御部
４６０  第２出力制御部
５０、５００  第２の周期信号生成部
６０、６００  アクティブチャージポンピング部
７０、７００  初期化部
８００、８０１、８０２、８０３  初期レベル検出部
８１０  第１の分圧部
８２０  第２の分圧部
８３０  差動検出増幅器
８４０  電圧追随部
８５０  トリガー部
８５２  バッファ部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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