(57)【要約】【課題】  アノード電極と電子放出素子との間で生じた放電によって新たに生じる塩面放電を防止した電子線装置を提供する。【解決手段】  走査信号素子電極1と情報信号素子電極２とを備えてた電子放出素子において、走査信号素子電極1の一部が、走査信号配線６と情報信号配線４とを絶縁する絶縁層５で覆われており、該絶縁層５の端部において走査信号素子電極１に付加電極３が接続されており、該付加電極３が溶融して消失するエネルギーＥｅが、電子放出素子に流れる放電電流のエネルギーＥａより大であるように付加電極３を構成する。【選択図】      図１
2006209991.tif 000002
【特許請求の範囲】
【請求項１】
一対の素子電極を備えた複数の電子放出素子と、該電子放出素子の一対の素子電極のうちの一方の素子電極に接続された複数の第一配線と、他方の素子電極に接続され、第一配線とは絶縁層を介して交差する複数の第二配線と、を備えたリアプレートと、
アノード電極を備え、上記リアプレートに対向配置して上記電子放出素子から放出された電子が照射されるフェースプレートと
を備えた電子線装置であって、
上記一対の素子電極の少なくとも一方が上記第一または第二配線との接続側において一部が上記絶縁層に覆われており、該絶縁層に覆われた素子電極端部に付加電極が電気的に接続されており、該付加電極が下記式（ａ）〜（ｃ）を満たすことを特徴とする電子線装置。
Ｅｅ＝Ｐ×Ｃｐ×ρ×Ｔｍ    （ａ）
Ｅａ＝Ｒ×Ｉ2×ｔ1          （ｂ）
Ｅｅ＞Ｅａ                  （ｃ）
Ｐ：体積［ｍ3］
Ｃｐ：定圧比熱［Ｊ／ｋｇＫ］
ρ：密度［ｋｇ／ｍ3］
Ｔｍ：融点［Ｋ］
Ｒ：抵抗［Ω］
Ｉ：許容電流値［Ａ］
ｔ1：放電持続時間［ｓｅｃ］
【請求項２】
前記放電持続時間ｔ1は、下記式（ｄ）で示される請求項１に記載の電子線装置。
ｔ1＝２ε×Ｓ×Ｖ／（Ｄ×Ｉ）    （ｄ）
ε：リアプレートとフェースプレート間の誘電率［Ｆ／ｍ］
Ｓ：リアプレートとフェースプレートの対向面積［ｍ2］
Ｖ：リアプレートとフェースプレートのアノード電極間に印加される電圧［Ｖ］
Ｄ：リアプレートとフェースプレート間の距離［ｍ］
【請求項３】
前記許容電流値Ｉは、当該電子線装置に付設されたドライバーＩＣの許容電流値Ｉdである請求項１または２に記載の電子線装置。
【請求項４】
前記フェースプレートがリアプレートに対向する面内においてアノード電極に電圧を印加する経路に電流制限抵抗を有しており、前記許容電流値Ｉが該電流制限抵抗値によって決まる最大電流値Ｉmである請求項１または２に記載の電子線装置。
【請求項５】
前記許容電流値Ｉが０．１〜３．０［Ａ］である請求項４に記載の電子線装置。
【請求項６】
前記付加電極が、ＧＮＤまでの抵抗が低い素子電極に接続されている請求項１〜５のいずれかに記載の電子線装置。
【請求項７】
前記付加電極が接続された素子電極が、該付加電極を介して配線と接続されている請求項１〜６のいずれかに記載の電子線装置。
【請求項８】
前記付加電極が接続された素子電極が、該付加電極の近傍に抵抗が不連続に変化する部位を有する請求項１〜７のいずれかに記載の電子線装置。
【請求項９】
前記付加電極が、第一配線或いは第二配線と同一工程で作製される請求項１〜８のいずれかに記載の電子線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平面型の画像形成装置に適用される電子放出素子を用いた電子線装置に関する。
【背景技術】
【０００２】
従来、電子放出素子の利用形態としては、画像形成装置が挙げられ、例えば、冷陰極電子放出素子を多数形成した電子源基板（リアプレート）と、電子放出素子から放出された電子を加速するアノード電極及び発光部材としての蛍光体を具備した対向基板（フェースプレート）とを平行に対向させ、真空に排気した平面型の電子線表示パネルが知られている。平面型の電子線表示パネルは、現在広く用いられている陰極線管（ＣＲＴ）表示装置に比べ、軽量化、大画面化を図ることができ、また、液晶を利用した平面型表示パネルやプラズマ・ディスプレイ、エレクトロルミネッセント・ディスプレイ等の他の平面型表示パネルに比べて、より高輝度、高品質な画像を提供することができる。
【０００３】
このように、冷陰極電子放出素子から放出された電子を加速するために、アノード電極と素子との間に電圧を印加するタイプの画像形成装置においては、発光輝度を最大限得るために高電圧を印加するのが有利である。素子の種類によって放出される電子線は対向電極に到達するまでに発散するので、高解像度のディスプレーを実現しようとすると、リアプレートとフェースプレートとの基板間距離が短いのが好ましい。
【０００４】
しかしながら、基板間距離が短くなると必然的に該基板間が高電界となるため、放電により電子放出素子が破壊される現象が生じ易くなる。特許文献１には、アノード電極と電子放出素子間で生じる放電によって、他の電子放出素子に及ぶ影響を防止するため、電子放出素子を構成する素子電極と配線との接続経路に抵抗素子を配置した表示装置が開示されている。
【０００５】
【特許文献１】特開２００３−１５７７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アノード電極と電子放出素子間で放電が生じた場合、該放電によって生じる電極の溶融、断線に伴って、沿面放電が生じる恐れがある。この沿面放電について、図１３を用いて説明する。
【０００７】
図１３において、１３０は配線、１３１，１３２は素子電極、１３９は絶縁層である。尚、上面にはアノード電極（不図示）が備えられ、高電圧が印加されている。
【０００８】
配線１３０は、素子電極１３１，１３２より厚膜で低抵抗の金属材料で形成されており、ＧＮＤ（グランド）に接続されている。また、素子電極１３１，１３２は絶縁層１３９の下を通り、配線１３０まで延びて配線１３０と電気的に接続されている。
【０００９】
図１３の構成において、先ず、素子電極１３１で放電１３３が発生する〔図１３（ａ）〕。すると、放電の進行に伴って陰極点１３４が発生する〔図１３（ｂ）〕。陰極点１３４とは、放電時に発生する電子放出点のことであり、アノード電極からの放電電流の注入点である〔参考文献：Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，Ｎｏ．３，１４１４（１９８０）〕。陰極点１３４はマイナス電位側に移動するため、ここではＧＮＤに近い配線１３０に向かって陰極点１３４が進む。素子電極１３１は、放電電流が増加すると共に加熱されて溶融部１３６が生成される〔図１３（ｃ）〕。そのため、陰極点１３４と配線１３０間の抵抗が急激に上昇し、その結果、素子電極１３１の電位が上昇する。つまり、素子電極１３１と１３２との間に電位差が生じ、沿面放電１３８（電界による電子放出が爆発的に増大することに起因する放電）が発生する〔図１３（ｄ）〕。尚、陰極点１３４の経路と溶融部１３６とは沿面放電後にダメージ１３７として残る。
【００１０】
また、図１３（ｃ）とは異なるケースとしては、陰極点１３４が絶縁層１３９の端部まで達し、該絶縁層１３９端部に留まり〔図１３（ｅ）、陰極点１３４はアノード電極から露出している部分にのみ発生する〕、素子電極１３１を溶融、断線させ、沿面放電１３８を発生させる〔図１３（ｆ）〕場合もある。
【００１１】
実際の電子線装置では、電子放出素子を有しており、電子放出素子の電界増強係数が高いため、隣接する電子放出素子への沿面放電が発生しやすく、電位上昇を低く抑える必要がある。
【００１２】
特許文献１に開示された構成は、放電電流の流れ方向を制御するだけで、沿面放電自体を防止するものではない。
【００１３】
本発明の課題は、アノード電極と電子放出素子間に発生した放電によって新たに生じる沿面放電を防止し、信頼性の高い電子線装置を提供することにあり、さらには、該電子線装置を煩雑な製造工程を付加することなく提供することにある。
【課題を解決するための手段】
【００１４】
本発明の電子線装置は、一対の素子電極を備えた複数の電子放出素子と、該電子放出素子の一対の素子電極のうちの一方の素子電極に接続された複数の第一配線と、他方の素子電極に接続され、第一配線とは絶縁層を介して交差する複数の第二配線と、を備えたリアプレートと、
アノード電極を備え、上記リアプレートに対向配置して上記電子放出素子から放出された電子が照射されるフェースプレートと
を備えた電子線装置であって、
上記一対の素子電極の少なくとも一方が上記第一または第二配線との接続側において一部が上記絶縁層に覆われており、該絶縁層に覆われた素子電極端部に付加電極が電気的に接続されており、該付加電極が下記式（ａ）〜（ｃ）を満たすことを特徴とする。
【００１５】
Ｅｅ＝Ｐ×Ｃｐ×ρ×Ｔｍ    （ａ）
Ｅａ＝Ｒ×Ｉ2×ｔ1        （ｂ）
Ｅｅ＞Ｅａ                  （ｃ）
Ｐ：体積［ｍ3］
Ｃｐ：定圧比熱［Ｊ／ｋｇＫ］
ρ：密度［ｋｇ／ｍ3］
Ｔｍ：融点［Ｋ］
Ｒ：抵抗［Ω］
Ｉ：許容電流値［Ａ］
ｔ1：放電持続時間［ｓｅｃ］
【発明の効果】
【００１６】
本発明においては、素子電極に接続付加した付加電極に放電電流を流すことによって該素子電極の溶融、断線を防止し、沿面放電を防止した電子線装置が提供される。さらに、付加電極は配線の作製工程において同時に作り込むことができるため、新たに工程を加える必要が無く、製造工程におけるコスト上昇や効率の低下を伴わずに製造することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の電子線装置は、従来の電子放出素子を用いた装置と同様に、電子放出素子と該素子に電圧を印加するための配線とを備えたリアプレートと、該リアプレートに対向配置し、アノード電極とを備えたフェースプレートとを有しており、その構成上の特徴は、電子放出素子を構成する一組の素子電極の少なくとも一方に下記式（ａ）〜（ｃ）を満たす付加電極が電気的に接続されていることにある。
【００１８】
Ｅｅ＝Ｐ×Ｃｐ×ρ×Ｔｍ    （ａ）
Ｅａ＝Ｒ×Ｉ2×ｔ1        （ｂ）
Ｅｅ＞Ｅａ                  （ｃ）
Ｐ：体積［ｍ3］
Ｃｐ：定圧比熱［Ｊ／ｋｇＫ］
ρ：密度［ｋｇ／ｍ3］
Ｔｍ：融点［Ｋ］
Ｒ：抵抗［Ω］
Ｉ：許容電流値［Ａ］
ｔ1：放電持続時間［ｓｅｃ］
【００１９】
本発明において用いられる電子放出素子としては、電界放出型素子、ＭＩＭ型素子、表面伝導型電子放出素子のいずれでも用いることができ、特に放電が発生しやいという点から、数ｋＶ以上の電圧が印加される、一般に高電圧型と呼ばれる電子線装置に適用される。
【００２０】
以下、本発明に好ましく用いられる表面伝導型電子放出素子を用いた装置を例に挙げて本発明を具体的に説明する。
【００２１】
本発明の電子線装置は、基本的構成として図６に示すように、リアプレート６１と、該リアプレート６１に対向配置するフェースプレート６２と、これらプレートの周縁部に固定されて、これらプレートと共に外囲器を構成する枠部６４とを備えている。また、通常は、リアプレート６１及びフェースプレート６２との間に配置し、これらのプレート間の距離を保持すると同時に耐大気圧構造体として働くスペーサ６３を備えている。
【００２２】
図１に、本発明の電子線装置の好ましい実施形態のリアプレートにおける電子放出素子と配線の構成を模式的に示す。図中、１は走査信号素子電極、２は情報信号素子電極、３は付加電極、４は情報信号配線（第二配線）、５は絶縁層、６は走査信号配線（第一配線）、７は素子膜、８は素子膜７に形成された電子放出部である。尚、図１の通り、走査信号素子電極１と情報信号素子電極２とで、一対の素子電極を形成している。
【００２３】
図２に、図１のリアプレートの電子放出素子及び配線の製造工程を示す。以下に各工程を示す。
【００２４】
先ず、基板（不図示）に走査信号素子電極１と情報信号素子電極２とを形成する〔図２（ａ）〕。これら素子電極１，２は、配線６，４と素子膜７とのオーム性接触を良好にするために設けられている。素子電極１，２の形成方法としては、真空蒸着法、スパッタリング法、プラズマＣＶＤ法等の真空系が好ましく用いられる。また、素子電極１，２は、電子放出素子精度、素子膜７との段差が小さいという観点から薄膜が好ましい。
【００２５】
次に、情報信号配線４及び付加電極３を形成する〔図２（ｂ）〕。付加電極３は走査信号素子電極１に接続されており、本実施形態では、走査信号素子電極１と走査信号配線６とが該付加電極３によって電気的に接続されている。付加電極３は、走査信号配線６と素子膜７を接続する走査信号素子電極の一部であり、同じ材料であっても、情報信号が流れる情報信号配線４や走査信号の流れる走査信号配線６とは機能が異なる。情報信号配線４及び付加電極３は膜厚を厚くして電流耐性（ジュール熱による熱耐性）を上げる必要がある。形成方法としては、溶媒にＡｇ成分及びガラス成分を混合した厚膜ペーストを印刷、焼成する厚膜印刷法や、Ｐｔペーストを用いたオフセット印刷法等がある。また、厚膜ペースト印刷にフォトリソグラフィー技術を導入した、フォトペースト法を適用することも可能である。
【００２６】
次に、絶縁層５を形成する〔図２（ｃ）〕。絶縁層５は、情報信号配線４を部分的に覆い、この後に形成される走査信号配線６とのショートを防ぐために設けられる。また、付加電極３と走査信号配線６の接続を確保するために、凹型やコンタクトホール形式の開口部を設ける。絶縁層５の構成材料は、情報信号配線４と走査信号配線６の電位差を保てるものであれば良く、例えば、絶縁性の厚膜ペースト、フォトペーストである。
【００２７】
次に、走査信号配線６を形成する〔図２（ｄ）〕。走査信号配線６の形成方法は、情報信号配線４と同様の方法が適用可能である。本例では、走査信号配線６は情報信号配線４より太い配線幅を有しており、よって、抵抗も低く、走査信号素子電極１〜走査信号配線６間の抵抗は、情報信号素子電極２〜情報信号配線４間の抵抗よりも低い。
【００２８】
最後に、素子膜７を形成し、電子放出部８を形成する〔図２（ｅ）〕。表面伝導型電子放出素子の代表的な構成、製造方法、特性については、例えば特開２−５６８２２号公報に開示されている。
【００２９】
一般に、パネル（外囲器）内での放電には、主に素子放電、異物放電、突起放電が考えられる。素子放電とは、電子放出素子が過電圧等で破壊され、それがトリガーとなって発生する放電である。異物放電とは、パネル内に異物が混入し、それが移動中に発生する放電である。突起放電とは、パネル内の不要な突起から電子放出が過剰に行われて生じる放電である。
【００３０】
本発明はいずれの放電に対しても効果を奏する。異物放電、突起放電は多くの場合、放電発生後に電子放出素子または素子電極（後述）に放電が移動し、実質的に素子放電と同様の過程を辿る。そこで、ここでは素子放電を例にとって説明を行う。図３に素子放電における典型的な放電進行過程を示す。先ず、素子膜７に過電圧が印加されて素子膜７の一部が破壊されると、素子放電２０が発生する〔図３（ａ）〕。これをトリガーとして、アノード電極からの放電電流が流れ込み、放電が進行する。放電電流は、素子膜７からそれに接続された素子電極１，２に流れ込むが、走査信号素子電極１側が情報信号素子電極２側よりも抵抗が低いため、放電電流は主に走査信号素子電極１に流れ込み、放電に伴って発生する陰極点２１も走査信号素子電極１を走査信号配線６に向かって進行する〔図３（ｂ）〕。
【００３１】
さらに時間が経過すると、陰極点２１は付加電極３に達し、アノード電極からの放電電流は付加電極３に直接流れる〔図３（ｃ）〕。アノード電極に蓄積された電荷が全て流れると、放電は終了する。その際、走査信号素子電極１には、陰極点２１や素子電極１が溶融したことによるダメージ２３が残る〔図３（ｄ）〕。
【００３２】
付加電極３が十分な電流耐性を持つためには、付加電極３が下記の条件を満たす必要がある。
【００３３】
Ｅｅ＝Ｐ×Ｃｐ×ρ×Ｔｍ    （１）即ち（ａ）
Ｅｈ＝∫Ｒ×Ｉh2ｄｔ    （２）
Ｅｅ＞Ｅｈ                  （３）
Ｐ：体積［ｍ3］
Ｃｐ：定圧比熱［Ｊ／ｋｇＫ］
ρ：密度［ｋｇ／ｍ3］
Ｔｍ：融点［Ｋ］
Ｒ：抵抗［Ω］
Ｉh：放電電流値［Ａ］
【００３４】
上記Ｅｅは付加電極３が溶融して消失するエネルギーに当たり、Ｅｈは付加電極３に流れる放電電流のエネルギーに当たる。つまり、上記式（３）を満たすことで、放電電流が流れる期間に付加電極３が消失しないで陰極点２１を吸収し、素子膜７と走査信号配線６との電気的導通を保つ条件が満たされる。
【００３５】
上記式（２）を導出するためには、放電電流波形を測定し、取得する必要がある。しかし、波形に高周波成分が含まれると、放電電流最大値Ｉmを取得することは容易でも、全体の波形が不明瞭になる。そこで、式（２）を下記式（４）に置き換える。
【００３６】
Ｅｈ＝∫Ｒ×Ｉh2ｄｔ
≒Ｒ×Ｉm2×ｔ1＝Ｅｔ    （４）
ｔ1：放電持続時間
【００３７】
この場合、どのような放電波形であっても、式（４）を超える値にはならず、式（３）に基づいて、
Ｅｅ＞Ｅｔ    （５）
とすれば、放電電流が流れる期間に付加電極３が消失しないで陰極点２１を吸収し、走査信号配線６或いは情報信号配線４との電気的導通を保つ条件が常に成立することになる。
【００３８】
放電持続時間ｔ1を測定で求めることができない場合には、下記のように考える。
【００３９】
放電時にフェースプレートからリアプレートに流れる電荷量Ｑ［Ｃ］は、下記式（６）で示される。
【００４０】
Ｑ＝Ｃ×Ｖ＝∫Ｉhｄｔ    （６）
Ｃ：フェースプレートとリアプレート間の容量［Ｆ］
Ｖ：印加電圧［Ｖ］
【００４１】
∫Ｉhｄｔ≒Ｉm×ｔ1×０．５    （７）
として、
ｔ1＝２Ｃ×Ｖ／Ｉm    （８）
という式で放電持続時間ｔ1を与える。式（７）で０．５をかける理由は、放電電流波形は一般に三角波に近い形状が多いからである。尚、フェースプレートとリアプレート間の容量Ｃは、後述する図１０に記載されているように、フェースプレートのアノード電極が分割され、電流制限抵抗が挿入される場合には、パネル全面の容量ではなく、一部の容量だけが放電電流に寄与する場合もある。その値はパネル構成から電気回路的な計算により容易に算出できる。
【００４２】
ここで、許容電流値Ｉを定義する。許容電流値Ｉとは、放電電流Ｉhが流れて走査信号配線６或いは情報信号配線４から外部のＧＮＤに排出するまでの経路のうち、最も電流耐性が低い部材に流すことができる最大電流値である。許容電流値Ｉを超える放電電流最大値Ｉmが流れる場合には、本発明に係わらずその部材に放電ダメージが入ってしまうので、本発明の効果が得られない。
【００４３】
そこで、前記式（４）及び（５）は、下記式（９）、（１０）に置き換える。
【００４４】
Ｅａ＝Ｒ×Ｉ2×ｔ1    （９）即ち（ｂ）
Ｅｅ＞Ｅａ              （１０）即ち（ｃ）
【００４５】
本発明において、Ｉ＞Ｉmであり、式（１０）は式（３）及び式（５）よりも厳しい条件であるが、放電電流の変動不安定性を考慮すると妥当な条件と言える。尚、式（８）についても、下記式（１１）に置き換える。
【００４６】
ｔ1＝２Ｃ×Ｖ／Ｉ    （１１）
式（１１）における容量Ｃは、下記式（ｄ）で置き換えることができる。
【００４７】
ｔ1＝２ε×Ｓ×Ｖ／（Ｄ×Ｉ）    （ｄ）
ε：リアプレートとフェースプレート間の誘電率［Ｆ／ｍ］
Ｓ：リアプレートとフェースプレートの対向面積［ｍ2］
Ｖ：リアプレートとフェースプレートのアノード電極間に印加される電圧［Ｖ］
Ｄ：リアプレートとフェースプレート間の距離［ｍ］
【００４８】
放電電流Ｉhが走査信号配線６から外部のＧＮＤに排出されるまでの模式的な経路を図４に示す。図中、４０は配線６に走査信号を伝送するフレキシブル基板、４１は駆動波形を作成するドライバーＩＣ、４２はドライバーＩＣ４１と電源４３を接続するバス基板（またはドライバー基板）、４３はドライバーＩＣを駆動する電源、４４は外部グランド（ＧＮＤ）である。放電電流Ｉhは、走査信号配線６からフレキシブル基板４０、ドライバーＩＣ４１を流れ、バス基板４２に達する。放電電流Ｉhは高周波電流のため、大部分はバス基板４２からＧＮＤ４４へ流れる。一部は電源４３を介してＧＮＤ４４に流れる。図４中、最も電流耐性が低い部材は一般的にはドライバーＩＣであり、それ以上の放電電流が発生した場合はドライバーが破壊され、ラインダメージが発生する。このような構成の場合、ドライバーＩＣ４１に流すことのできる電流値Ｉdが許容電流値Ｉとなる。通常、Ｉdの範囲は０．０１〜５．０［Ａ］程度である。尚、ドライバーＩＣ４１の設計値として、電流値Ｉdの持続時間ｔdを設計する場合もあり、その場合はｔdを放電持続時間ｔ1と置き換える。
【００４９】
また、フェースプレートに電流制限抵抗を導入し、放電電流を抑制する場合、Ｉdに比べて放電電流最大値Ｉmがはるかに小さくなる場合がある。その場合、許容電流値Ｉを放電電流最大値Ｉmとしても良い。
【００５０】
また、数ｋＶ〜１０ｋＶ強程度の高電圧を印加する薄型フラットパネルディスプレイにおいては、不慮の放電電流を２Ａ程度に抑えないと、放電発生と同時に、つまり陰極点の移動現象の発生前に隣接する素子へと放電が広がる傾向にあることが確認された。この場合、付加電極の能力によらず、放電によるパネル破壊が生じる。よって、許容電流値Ｉは、３Ａ程度に設定すれば十分である。この点で、フェースプレートに電流制限抵抗を導入する場合、放電電流最大値Ｉmは０．１〜３．０Ａ程度に抑制される。例えば、アノード電極を分割し、電流制限抵抗のある高抵抗部材を用いることで実現できる。アノード電極を数１０〜数１００μｍ幅の短冊、或いはドット状に分割し、数１００〜数ＭΩ／□の部材を用いると、上記の値となる。設計値は前記構成のモデルより、容量、抵抗値を算出し、ＳＰＩＣＥによる回路計算等を用いることで容易に導くことができる。即ち、許容電流値Ｉは０．１〜３．０Ａとしても良い。
【００５１】
上記したように、付加電極３を走査信号素子電極１より厚膜或いは幅広に形成し、電流耐性を高くすると、断線することなく放電電流を走査信号配線６に流すことができる。よって、素子電極１の溶融、断線に伴う沿面放電を抑制することができる。
【００５２】
図３の放電進行過程からわかるように、付加電極３の位置も重要である。図３の素子放電の場合、陰極点２１は走査信号素子電極１の走査信号配線６に最も近い絶縁層５の端部に滞留するため、電流耐性を有する付加電極３はその位置に配置する必要がある。走査信号素子電極１上の絶縁層５の端部はいわゆる三重点となることもあり、付加電極３は走査信号素子電極１に絶縁層５の端部で電気的に接していることが重要であり、さらには、絶縁層５の端部で走査信号素子電極１全面を覆っていることが好ましい。また、絶縁層５の端部から走査信号配線６までを付加電極３で接続すると、途中で断線する危険性がなくなるので、より好ましい。
【００５３】
また、付加電極３は走査信号素子電極１或いは情報信号素子電極２のうち、電子放出部８から配線６或いは４の端部を通り、ＧＮＤまでの抵抗が低い側にのみ付与する構成でよい。その理由は、本実施形態でも示したように、高抵抗側には陰極点２１が進行しがたいからである。
【００５４】
本実施形態では、情報信号素子電極１２が情報信号配線４と直接接続しており、付加電極が設けられていないが、情報信号素子電極１２が絶縁層５で覆われる構成では、該絶縁層５の端部において情報信号素子電極１２に付加電極を配置しても良い。
【００５５】
また、付加電極を設けた素子電極１，２の該付加電極近傍に抵抗が不連続に変化する部位（キンク部）を設けることで、陰極点２１の制御をより効果的に行うことができる。図５にキンク部を設けた場合の素子放電進行過程を示す。図５中、走査信号素子電極１の電極幅が変化している部位がキンク部５１である。尚、図３と同じ部材には同じ符号を付して説明を省略する。
【００５６】
素子膜７に過電圧が印加されて素子膜７の一部が破壊されると、素子放電２０が発生する〔図５（ａ）〕。これをトリガーとして、アノード電極から放電電流が流れ込む。放電に伴って発生する陰極点２１が走査信号素子電極１を走査信号配線６に向かって進行する。この時、キンク部５１には電流集中が生じるため、他の場所よりも早い段階で溶融が始まり、陰極点２１はキンク部５１に移動する〔図５（ｂ）〕。そして、陰極点２１はキンク部５１から付加電極３に向かって進行する〔図５（ｃ）〕。アノード電極に蓄積された電荷が消費されると、放電は終了する。その際、走査信号素子電極１には、陰極点２１や素子電極１が溶融したことによりダメージ２３が残る〔図５（ｄ）〕。このように、キンク部５１が存在すると、陰極点２１をより早く付加電極３に移動させることができる。キンク部５１としては、特にその形状が限定されるものではなく、通常は、電極幅や電極厚みを変化させることで形成することができる。
【００５７】
また、１画素を複数の電子放出素子により構成する場合、１画素を１個の電子放出素子で構成する場合よりも沿面放電しきい値がより低いため、本発明の効果がより顕著に得られる。
【実施例】
【００５８】
以下に具体的な実施例を挙げて本発明を詳しく説明するが、本発明がこれら実施例の形態に限定されるものではない。
【００５９】
（実施例１）
図１に示す構成のリアプレートを図２に示す工程に従って作製した。本例では、基板としてアルカリ成分の少ないＰＤ−２００（旭硝子社製）の２．８ｍｍ厚ガラスを用い、さらにこのガラス基板上にナトリウムブロック層として膜厚１００ｎｍのＳｉＯ2膜を塗布形成した。
【００６０】
［素子電極形成］
上記ガラス基板上にスパッタ法によって、膜厚２０ｎｍのＰｔ膜を成膜した後、全面にフォトレジストを塗布し、露光、現像、エッチングの一連のフォトリソグラフィー技術によってパターニングして、走査信号素子電極１と情報信号素子電極２とを形成した〔図２（ａ）〕。これら素子電極１，２の電気抵抗率は０．２５×１０-6［Ωｍ］であった。また、走査信号素子電極１は、幅３０μｍ、長さ１５０μｍとした。
【００６１】
［情報信号配線及び付加電極形成］
銀Ａｇフォトペーストインキを用い、スクリーン印刷した後、乾燥させてから所定のパターンに露光し、現像した。その後、約４８０℃で焼成して情報信号配線４及び付加電極３を形成した〔図２（ｂ）〕。付加電極３の厚さは約１０μｍ、幅は３０μｍ、長さは１５０μｍとし、長さ方向において素子電極１を部分的に覆った。情報信号配線４の厚さは約１０μｍ、幅は２０μｍとした。作製された付加電極３の電気抵抗率を測定したところ、０．０３×１０-6［Ωｍ］であった。尚、付加電極３の終端部（素子電極１を覆っていない側）は走査信号配線６の取り出し電極として用いるため、幅を広く形成した。
【００６２】
［絶縁層形成］
後工程で形成する走査信号配線６の下に、ＰｂＯを主成分とする感光性ペーストをスクリーン印刷した後、露光、現像し、最後に約４６０℃で焼成して厚さ３０μｍ、幅２００μｍの絶縁層５を形成した〔図２（ｃ）〕。該絶縁層５には、付加電極３の終端部に相当する領域に開口部を設けた。
【００６３】
［走査信号配線形成］
Ａｇペーストインキをスクリーン印刷した後、乾燥し、その後４５０℃前後で焼成し、厚さ１０μｍ、幅１５０μｍの走査信号配線６を、上記絶縁層５上に形成した［図２（ｄ）］。尚、当該工程で外部駆動回路への引き出し配線、引き出し端子も同様に形成した。本例では付加電極３と走査信号配線６とが直接接続しており、且つ、絶縁層５端部において走査信号素子電極１が付加電極３によって全面覆われている。
【００６４】
本例の配線群の抵抗を測定したところ、素子膜７が形成される走査信号素子電極１から走査信号配線６を通り、外部駆動回路までの抵抗は約７０Ω、情報信号素子電極２から情報信号配線４を通り、外部駆動回路までの抵抗は約７００Ωであった。
【００６５】
［素子膜及び電子放出部形成］
上記基板を十分にクリーニングした後、撥水剤を含む溶液で表面を処理し、疎水性にした。水とイソプロピルアルコール（ＩＰＡ）の８５：１５（ｖ／ｖ）混合水溶液に、パラジウム−プロリン錯体を該水溶液中の含有量が０．１５質量％となるように溶解し、有機パラジウム含有溶液を調整した。ピエゾ素子を用いたインクジェット塗布装置により上記有機パラジウム含有溶液をドット径が５０μｍとなるように調整して上記素子電極１，２間に付与した。その後、空気中で３５０℃で１０分間の加熱焼成処理を施し、厚みが最大で１０ｎｍの酸化パラジウム（ＰｄＯ）膜を得た。
【００６６】
若干の水素ガスを含む真空雰囲気下で上記酸化パラジウム膜に通電加熱することにより、酸化パラジウムを還元してパラジウムからなる素子膜７を形成すると同時に、該素子膜７の一部に電子放出部８を形成した。
【００６７】
次いで、トリニトリルを真空雰囲気に導入し、１．３×１０-4Ｐａの真空雰囲気で上記素子膜７に通電処理を施し、電子放出部近傍に炭素或いは炭素化合物を堆積させた。
【００６８】
［表示パネル形成］
上記のようにして得られたリアプレートと、ガラス基板上に発光部材としての蛍光膜とアノード電極としてのメタルバックを積層してなるフェースプレートとを図６に示すように周縁部に枠部を配置し、プレート間の距離をスペーサにより２ｍｍに維持して封止し、画素数３０７２×７６８、画素ピッチ２００×６００μｍのマトリクス表示パネルを得た。本例の走査ドライバーの許容電流値Ｉdは５Ａとした。
【００６９】
また、比較例１として、付加電極３を設けない以外は同じ構成の表示パネルを作製した。
【００７０】
［評価］
以上のようにして得られた実施例１、比較例１の表示パネルについて、通常通りの画像表示を行ったところ、いずれの表示パネルにおいても良好な表示が得られた。
【００７１】
次いで、本発明の効果を確認するため、電子放出素子に過電圧を印加して人工的に素子放電を誘発させる放電実験を行った。先ず、パネル中央でスペーサから離れた位置の適当なアドレス（Ｘ，Ｙ）の画素とその周辺３画素分以外の電子放出素子を除去した。これは、放電実験において駆動する配線上に電子放出素子が接続されていると、電圧を印加した際に、素子特性に応じた電流が放電電流に加算されてしまうからである。電子放出素子の除去方法としては、リアプレートの裏面からＹＡＧレーザーを素子膜７に照射することで実現した。素子膜７は非常に薄い膜であるため、低出力でも除去が可能である。
【００７２】
次に、フェースプレートのアノード電極に３ｋＶの電圧を印加し、走査信号、情報信号としてそれぞれ−１７Ｖ、＋１７Ｖを印加した。同時に、電圧プローブ及び電流プローブを用いて、電圧印加ラインの電圧、電流波形をモニターした。
【００７３】
本例では、走査信号側が情報信号側より電圧印加経路の抵抗が低いため、放電電流は大半が走査信号配線へと流れる。電気回路的には走査信号側：情報信号側＝１０：１の分流比となるが、図３で示したように、陰極点２１が走査信号素子電極１上を移動し、素子膜７が破壊されて高抵抗化するため、情報信号側に流れる電流はほぼゼロと見なして良い。実際に、情報信号配線４からの放電電流は２０ｍＡ以下であった。図７に、本実施例の走査信号配線６から出力された放電電流波形の模式図を示す。本実施例では図７のＩ（１）が４Ａ、ｔ（１）が０．２μｓｅｃ、ｔ（２）が０．８μｓｅｃであった。尚、比較例では安定した放電電流測定はできなかった。
【００７４】
放電実験後に画素ダメージを観察したところ、実施例１の表示パネルでは放電を生じた画素のみが素子放電によるダメージを受けていたのに対して、比較例１の表示パネルでは、走査信号配線６に沿って、隣接１画素にも素子放電ダメージが及んでいた。
【００７５】
ここで、本例の走査信号素子電極及び付加電極の構成を式（ａ）〜（ｃ）に従って確認する。尚、許容電流値は走査ドライバーの許容電流値Ｉd＝５Ａとする。
【００７６】
〈実施例１〉
付加電極（Ａｇ）：
Ｐ＝（１０×３０×１５０）×１０-18＝４．５×１０-14［ｍ3］
Ｃｐ＝２３０［Ｊ／ｋｇＫ］
ρ＝１．０５×１０4［ｋｇ／ｍ3］
Ｔｍ＝１２３５［Ｋ］
式（ａ）より、
Ｅｅ1＝Ｐ×Ｃｐ×ρ×Ｔｍ＝１．３×１０-4［Ｊ］
電気抵抗率は０．０３×１０-6［Ωｍ］なので、
Ｒ1＝０．０３×１０-6×１５０×１０-6／（１０×１０-6×３０×１０-6）
＝０．０１５［Ω］
式（ｂ）より、
Ｅａ1＝Ｒ1×Ｉd2×ｔ（２）
＝０．０１５×２５×０．８×１０-6＝３．０×１０-7［Ｊ］
よって、Ｅｅ1≫Ｅａ1
【００７７】
〈比較例１〉
走査信号素子電極（Ｐｔ）：
Ｐ＝（０．０２×３０×１５０）×１０-18＝９．０×１０-17［ｍ3］
Ｃｐ＝１２０［Ｊ／ｋｇＫ］
ρ＝２．１４×１０4［ｋｇ／ｍ3］
Ｔｍ＝２０４５［Ｋ］
式（ａ）より、
Ｅｅc1＝Ｐ×Ｃｐ×ρ×Ｔｍ＝４．７×１０-7［Ｊ］
電気抵抗率は０．２５×１０-6［Ωｍ］なので、
Ｒc1＝０．２５×１０-6×１５０×１０-6／（２×１０-8×３０×１０-6）
＝６２．５［Ω］
式（ｂ）より、
Ｅａc1＝Ｒc1×Ｉd2×ｔ（２）
＝６２．５×２５×０．８×１０-6＝１．３×１０-3［Ｊ］
よって、Ｅｅc1≪Ｅａc1
【００７８】
以上のように、実施例１の表示パネルにおいては、式（ｃ）を満たす付加電極が設けられているのに対して、比較例１の表示パネルでは、付加電極がなく、走査信号素子電極では式（ｃ）を満たさない。
【００７９】
尚、放電持続時間ｔ1については、式（１２）より、
ｔ1＝２ε×Ｓ×Ｖ／（ｄ×Ｉ）
＝２×８．８５×１０-12×（３０７２×２００×７６８×６００×１０-12）
×３０００／（２×１０-3×５）
＝１．５×１０-6［μｓｅｃ］
を用いても同様の結果が得られる。
【００８０】
（実施例２）
図８に示すように、付加電極３の幅が走査信号素子電極１よりも狭く、また、絶縁層５が情報信号線４を覆っている以外は実施例１と同じ構成のリアプレートを作製した。
【００８１】
本実施例の付加電極３は厚さが約５μｍ、幅が２０μｍ、長さは１５０μｍとした。また、情報信号配線４上に延長した絶縁層５は幅３０μｍとした。図９に図８中のＡ−Ａ’断面図を示す。尚、本例では情報信号配線４が絶縁層５で覆われているが、走査信号側が情報信号側よりＧＮＤまでの抵抗が１０倍低く、放電電流が走査信号側に流れるため、情報信号素子電極２に付加電極を設けなくてもよい。
【００８２】
図１０に、本例で用いたフェースプレートの平面構成を模式的に示す。図中、１００はガラス基板、１０１は共通電極、１０２は電極間抵抗、１０３はアノード電極であるメタルバック、１０４はブラックストライプである。本フェースプレートの作製工程を以下に説明する。
【００８３】
先ず、ガラス基板１００上に、Ａｇフォトペーストをスクリーン印刷した後、乾燥させてから、所定のパターンに露光、現像し、共通電極１０１を形成した。次に、導電性ブラックマトリクス材料をスクリーン印刷し、所定のパターンに露光、現像し、電極間抵抗１０２を形成した。次に、電極間抵抗１０２とは異なる導電性ブラックマトリクス材料を用いて、スクリーン印刷によりブラックストライプ１０４を形成した。画素部には蛍光体を印刷（不図示、メタルバック１０３とガラス基板１００との間に形成）し、蛍光体面をフィルミング処理し、アルミニウム膜をメタルマスクでパターニングしてメタルバック１０３を形成した。メタルバック１０３は、走査信号配線６に沿ったライン状の電極であり、幅が４００μｍである。最後に、フェースプレートを５００℃で焼成した。
【００８４】
このようにして形成されたフェースプレートの電極間抵抗１０２の抵抗値は、共通電極１０１とメタルバック１０３間で２００ｋΩ、ブラックストライプ１０４の抵抗値はメタルバック１０３間で２０ｋΩであった。電気回路的な考察により、数ｋＶのアノード電圧を印加した際に、あるメタルバック１０３で放電が発生した場合、共通電極１０１からはほとんど電荷が流れ込まず、メタルバック１０３数ライン程度の電荷のみが放電に寄与することがわかる。
【００８５】
上記リアプレートとフェースプレートを用いて画素数３８４０×７６８、画素ピッチ２００×６００μｍのマトリクス表示パネルを得た。また、付加電極を設けない以外は実施例２と同様の構成の比較例２の表示パネルも作製した。
【００８６】
［評価］
実施例２、比較例２の表示パネルについて放電実験を行った。メタルバック１０３に１０ｋＶの電圧を印加し、走査信号、情報信号としてそれぞれ、−１５Ｖ、＋１５Ｖを印加した。同時に、電圧プローブ及び電流プローブを用いて、電圧印加ラインの電圧、電流波形をモニターした。
【００８７】
本実施例の走査信号配線６から出力された放電電流波形は実施例１と同様に図７で示される波形で、本例ではＩ（１）が１Ａ、ｔ（１）が０．１５μｓｅｃ、ｔ（２）が０．４μｓｅｃであった。また、フェースプレート側の電流電圧測定結果から、メタルバック１０３のうち、１０ライン分が放電電流に寄与していることがわかった。また、情報信号配線４側に流れ込む放電電流は２０ｍＡ以下であった。
【００８８】
放電実験後に画素ダメージを観察したところ、実施例２の表示パネルでは放電を生じた画素のみが素子放電によるダメージを受けていたのに対して、比較例２の表示パネルでは、走査信号配線６に沿って、隣接１画素にも素子放電ダメージが及んでいた。
【００８９】
ここで、本例の走査信号素子電極及び付加電極の構成を式（ａ）〜（ｃ）に従って確認する。尚、許容電流値は実測の放電電流最大値Ｉ（１）＝１Ａとする。
【００９０】
〈実施例２〉
付加電極（Ａｇ）：
Ｐ＝（５×２０×１５０）×１０-18＝１．５×１０-14［ｍ3］
Ｃｐ、ρ、Ｔｍは実施例１と同じ
式（ａ）より、
Ｅｅ2＝Ｐ×Ｃｐ×ρ×Ｔｍ＝４．５×１０-5
電気抵抗率は０．０３×１０-6［Ωｍ］なので、
Ｒ2＝０．０３×１０-6×１５０×１０-6／（５×１０-6×２０×１０-6）
＝０．０４５［Ω］
式（ｂ）より、
Ｅａ2＝Ｒ2×Ｉ（１）2×ｔ（２）
＝０．０４５×１×０．４×１０-6＝１．８×１０-8
よって、Ｅｅ2≫Ｅａ2
【００９１】
〈比較例２〉
走査信号素子電極（Ｐｔ）：
実施例２と構成が同じであるので、
Ｅｅc2＝Ｐ×Ｃｐ×ρ×Ｔｍ＝４．７×１０-7
Ｅａc2＝Ｒc1×Ｉ（１）2×ｔ（２）
＝６２．５×１×０．４×１０-6＝２．５×１０-5
よって、Ｅｅc2≪Ｅａc2
【００９２】
実施例１と同様に、本実施例２は式（ｃ）を満たす付加電極が付設されているが、比較例２には付加電極がなく、走査信号電極は式（ｃ）を満たさない。本実施例のように、情報信号配線４を絶縁層５で覆うことにより、情報信号配線４に放電電流が流れるのを抑制し、隣接画素へのダメージも防止することができる。
【００９３】
（実施例３）
図１１に示すように、走査信号電極１にキンク部５１を形成した以外は実施例１と同様にして表示パネルを作製した。本例の走査信号電極１は、素子膜７と接する部分の幅が１０μｍ、長さが８０μｍで、付加電極３に接する部分の幅が３０μｍ、長さが１００μｍとした。画素数は３０７２×７６８、画素ピッチは２００×６００μｍとした。
【００９４】
事前検討として、本実施例３の走査信号素子電極１と実施例１の走査信号素子電極１に三角波の波形の電流を印加（走査信号配線６と素子膜７にプローブを立てた）して、素子電極ダメージを確認したところ、実施例１の走査信号素子電極１は約３００ｍＡで付加電極３に陰極点が移動したのに対して、実施例３の走査信号素子電極１は約１５０ｍＡで付加電極３に陰極点が移動した。即ち、キンク部５１を設けることで、より低い電流で放電電流を付加電極に流すことができ、電位上昇を抑えて沿面放電を防止することができる。
【００９５】
［評価］
実施例１と同様に、本例の表示パネルについて放電実験を行った。アノード電極に３ｋＶの電圧を印加し、走査信号、情報信号としてそれぞれ、−１７Ｖ、＋１７Ｖを印加した。放電実験後に画素ダメージを観察したところ、本例の表示パネルは放電を生じた画素のみが素子放電によるダメージを受けており、隣接画素のダメージは観察されなかった。尚、本例の付加電極が実施例１と同様に式（ｃ）を満たしていることは明らかであるので、説明を省略する。
【００９６】
（実施例４）
図１２に示すように、１画素内に２個の電子放出素子を有し、且つ、付加電極３と走査信号素子電極１との間にバリア層１２１を設けた表示パネルを作製した以外は実施例１と同様にして画素数が３０７２×７６８、画素ピッチが２００×６００μｍの表示パネルを作製した。
【００９７】
バリア層１２１は、付加電極３の構成材料であるＡｇがＰｔで構成された走査信号素子電極１内に拡散して、抵抗特性を変化させないように両者の間に介在させる。バリア層１２１は、ＩＴＯ（インジウム・チン・オキサイド）をターゲットに、Ｏ2を導入しながら反応性スパッタリング法によりＩＴＯを真空成膜し、フォトリソグラフィーにより所望のパターンに形成した。膜厚は０．２μｍ、幅４０μｍ、長さ１９０μｍとした。
【００９８】
［評価］
実施例１と同様に、本例の表示パネルについて放電実験を行った。アノード電極に３ｋＶの電圧を印加し、走査信号、情報信号としてそれぞれ、−１７Ｖ、＋１７Ｖを印加した。放電実験後に画素ダメージを観察したところ、本例の表示パネルは放電を生じた画素のみが素子放電によるダメージを受けており、隣接画素のダメージは観察されなかった。尚、本例の付加電極が実施例１と同様に式（ｃ）を満たしていることは明らかであるので、説明を省略する。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施形態のリアプレートにおける電子放出素子と配線の構成を模式的に示す平面図である。
【図２】図１のリアプレートの電子放出素子及び配線の製造工程図である。
【図３】素子放電における典型的な放電進行過程を示す図である。
【図４】本発明において、放電電流が走査信号配線から外部のＧＮＤに排出されるまでの模式的な経路を示す図である。
【図５】走査信号素子電極にキンク部を設けた場合の素子放電進行過程を示す図である。
【図６】本発明の基本的構成を示す模式図である。
【図７】実施例において走査信号配線から出力された放電電流波形を示す図である。
【図８】実施例２で作製したリアプレートの画素の構成を模式的に示す平面図である。
【図９】図８中の情報信号配線の幅方向の断面模式図である。
【図１０】実施例２で作製したフェースプレートの構成を模式的に示す平面図である。
【図１１】実施例３で作製したリアプレートの画素の構成を模式的に示す平面図である。
【図１２】実施例４で作製したリアプレートの画素の構成を模式的に示す平面図である。
【図１３】沿面放電の説明図である。
【符号の説明】
【０１００】
１  走査信号素子電極
２  情報信号素子電極
３  付加電極
４  情報信号配線
５  絶縁層
６  走査信号配線
７  素子膜
８  電子放出部
２０  素子放電
２１  陰極点
２３  ダメージ
４０  フレキシブル基板
４１  ドライバーＩＣ
４２  バス基板
４３  電源
４４  外部グランド（ＧＮＤ）
５１  キンク部
６１  リアプレート
６２  フェースプレート
６３  スペーサ
６４  枠部
１００  ガラス基板
１０１  共通電極
１０２  電極間抵抗
１０３  メタルバック（アノード電極）
１０４  ブラックストライプ
１２１  バリア層
１３０  配線
１３１，１３２  素子電極
１３３  放電
１３４  陰極点
１３６  溶融部
１３７  ダメージ
１３８  沿面放電
１３９  絶縁層
【図１】
2006209991.tif 000003
【図２】
2006209991.tif 000004
【図３】
2006209991.tif 000005
【図４】
2006209991.tif 000006
【図５】
2006209991.tif 000007
【図６】
2006209991.tif 000008
【図７】
2006209991.tif 000009
【図８】
2006209991.tif 000010
【図９】
2006209991.tif 000011
【図１０】
2006209991.tif 000012
【図１１】
2006209991.tif 000013
【図１２】
2006209991.tif 000014
【図１３】
2006209991.tif 000015