(57)【要約】【課題】配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制すること。【解決手段】入力信号の導通を制御するパストランジスタ回路２１ａ〜２１ｄと、各パストランジスタ回路２１ａ〜２１ｄから出力された出力信号を配線２４ａ，２４ｂを介して受け付けてＮＡＮＤ演算をおこなうＮＡＮＤ回路２２と、同一の配線２４ａ，２４ｂに接続されたすべてのパストランジスタ回路２１ａ〜２１ｄにより入力信号の導通が遮断された場合に、当該配線２４ａ，２４ｂの信号レベルを設定するｐチャネルトランジスタ回路２３ａ，２３ｂと、導通させる入力信号を１つだけ選択するようパストランジスタ回路２１ａ〜２１ｄを制御する制御信号、および、配線２４ａ，２４ｂの信号レベルを設定するようｐチャネルトランジスタ回路２３ａ，２３ｂを制御する制御信号を同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備える。【選択図】        図１
2006157286.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号から選択された１つの信号を出力するセレクタ回路であって、
入力信号の導通を制御する複数の導通制御回路と、
各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより１つの信号を出力する論理演算回路と、
同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、
導通させる入力信号を１つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路と、
を備えたことを特徴とするセレクタ回路。
【請求項２】
入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、前記導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、ＮＡＮＤ演算を実行した結果を出力信号として出力するＮＡＮＤ回路であり、前記インバータ回路と前記ＮＡＮＤ回路とは信号の増幅をおこなうことを特徴とする請求項１に記載のセレクタ回路。
【請求項３】
前記インバータ回路は、ＣＭＯＳインバータ回路であることを特徴とする請求項２に記載のセレクタ回路。
【請求項４】
前記導通制御回路は、パストランジスタ回路であることを特徴とする請求項１、２または３に記載のセレクタ回路。
【請求項５】
前記信号レベル設定回路は、トランジスタ回路であることを特徴とする請求項１〜４のいずれか１つに記載のセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の入力信号を受け付けて１つの出力信号を出力するセレクタ回路に関し、特に、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路に関するものである。
【背景技術】
【０００２】
従来、さまざまな情報処理装置においてセレクタ回路が広く利用されている。セレクタ回路とは、複数の入力信号の中から１つの入力信号のみを選択して出力する回路のことである。
【０００３】
図７は、従来のセレクタ回路の一例を示す図である。図７は、４つの入力信号Ａ〜Ｄの中から１つの入力信号を選択して出力するセレクタ回路の例を示している。このセレクタ回路では、入力信号Ａ〜Ｄの信号レベルがインバータ回路１ａ〜１ｄにより反転され、反転された信号レベルの入力信号がパストランジスタ回路２ａ〜２ｄの入力信号となる。
【０００４】
また、パストランジスタ回路２ａ〜２ｄは、制御信号ＳＥＬＡ〜ＳＥＬＤ，ＸＳＥＬＡ〜ＸＳＥＬＤに応じて、インバータ回路１ａ〜１ｄから受け取った入力信号の導通を制御する。
【０００５】
ここで、制御信号ＳＥＬＡと制御信号ＸＳＥＬＡは、互いに反転した信号レベルとなっている。具体的には、制御信号ＳＥＬＡの信号レベルが「Ｈ」（Ｈｉｇｈ）である場合は、制御信号ＸＳＥＬＡの信号レベルは「Ｌ」（Ｌｏｗ）となる。逆に、制御信号ＳＥＬＡの信号レベルが「Ｌ」である場合は、制御信号ＸＳＥＬＡの信号レベルは「Ｈ」となる。
【０００６】
同様に、制御信号ＳＥＬＢと制御信号ＸＳＥＬＢ、制御信号ＳＥＬＣと制御信号ＸＳＥＬＣ、および、制御信号ＳＥＬＤと制御信号ＸＳＥＬＤも互いに反転した信号レベルとなっている。
【０００７】
さらに、制御信号ＸＳＥＬＡ〜ＸＳＥＬＤのうち、１つだけが他の制御信号ＸＳＥＬＡ〜ＸＳＥＬＤとは異なる信号レベルに設定される。たとえば、制御信号ＸＳＥＬＡの信号レベルが「Ｌ」の場合には、制御信号ＸＳＥＬＢ〜ＸＳＥＬＤの信号レベルは「Ｈ」となる。
【０００８】
そして、パストランジスタ回路２ａ〜２ｄは、制御信号ＸＳＥＬＡ〜ＸＳＥＬＤの信号レベルが「Ｌ」である場合に信号を導通させ、制御信号ＸＳＥＬＡ〜ＸＳＥＬＤの信号レベルが「Ｈ」である場合に信号を遮断する。
【０００９】
これにより、インバータ回路１ａ〜１ｄから出力された信号のうち、１つだけが配線４を介してインバータ回路３に入力され、信号レベルが反転された出力信号Ｘが出力される。
【００１０】
ここで、インバータ回路１ａ〜１ｄおよびインバータ回路３が図８に示したセレクト回路に設けられているのは、入力信号Ａ〜Ｄおよび出力信号Ｘの信号電位を安定させるためである。
【００１１】
図８は、図７に示したパストランジスタ回路２ａ〜２ｄに入力される制御信号ＳＥＬＡ〜ＳＥＬＤ，ＸＳＥＬＡ〜ＸＳＥＬＤを生成する制御信号生成回路の一例を示す図である。
【００１２】
図８に示すように、この制御信号生成回路では、入力信号Ｉ，Ｊの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、制御信号ＳＥＬＡと制御信号ＸＳＥＬＡ、制御信号ＳＥＬＢと制御信号ＸＳＥＬＢ、制御信号ＳＥＬＣと制御信号ＸＳＥＬＣ、および、制御信号ＳＥＬＤと制御信号ＸＳＥＬＤの組を生成することができ、制御信号ＸＳＥＬＡ〜ＸＳＥＬＤのうち、１つだけは他の制御信号ＸＳＥＬＡ〜ＸＳＥＬＤとは異なる信号レベルに設定することができる。図９は、図８に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【００１３】
ところで、図７に示したセレクタ回路では、パストランジスタ回路２ａ〜２ｄとインバータ回路３との間の距離が大きい場合、４本の配線を１本にまとめて延長することにより配線に必要な面積を少なくできる。その一方、配線４の負荷容量が大きくなり、インバータ回路３に入力される入力信号の波形が鈍ってしまい、信号伝達に遅延が生じるという問題がある。
【００１４】
このことは、たとえば、特許文献１に開示されているように、信号入力系統を複数形成し、これらの信号入力系統から得られる複数の出力信号を多入力ＣＭＯＳ論理回路で受け付けるよう回路を構成することにより解決することができる。
【００１５】
図１０は、この特許文献１に開示されている従来のパストランジスタ論理回路を示す図である。図１０に示すように、このパストランジスタ論理回路では、パストランジスタ回路１０ａおよびパストランジスタ回路１０ｂにより第１の信号入力系統が構成され、パストランジスタ回路１０ｃおよびパストランジスタ回路１０ｄにより第２の信号入力系統が構成されている。
【００１６】
そして、第１および第２の信号入力系統から得られる２つの出力信号は、２本の配線を介してＮＡＮＤ回路１１に入力されるように構成されている。このように、第１および第２の信号入力系統から得られる２つの出力信号を、別々の配線を介してＮＡＮＤ回路１１に入力することにより、配線の負荷容量を低減させ、信号波形の鈍りおよび信号伝達の遅延を改善することができる。
【００１７】
また、図１０の回路においては、配線を延長した場合でも配線の負荷容量を低減できるので、ＮＡＮＤ回路１１の周辺に配線用の領域が確保できない場合に、パストランジスタ回路１０ａ〜１０ｄをＮＡＮＤ回路１１から離れた位置に設けることができる。
【００１８】
この場合、ＮＡＮＤ回路１１とパストランジスタ回路１０ａ〜１０ｄとを配線するのに必要な面積は、図７の場合と比べてほぼ同じであり、配線面積の増大を抑制することができる。
【００１９】
図１１は、特許文献１に開示されている従来のパストランジスタ論理回路の詳細な回路図である。このパストランジスタ論理回路では、パストランジスタ回路１２ａおよびパストランジスタ回路１２ｂにより第１の信号入力系統が構成され、パストランジスタ回路１２ｃおよびパストランジスタ回路１２ｄにより第２の信号入力系統が構成されている。
【００２０】
また、ＮＡＮＤ回路は、ｐチャネルＭＯＳトランジスタ１３ａ，１３ｂ、および、ｎチャネルＭＯＳトランジスタ１３ｃ，１３ｄにより構成されている。さらに、このパストランジスタ論理回路においては、ＮＡＮＤ回路の出力信号Ｚを用いて、ｐチャネルＭＯＳトランジスタ１４ａ，１４ｂにより信号Ｘおよび信号Ｙの信号レベルを安定させるように構成されている。
【００２１】
【特許文献１】特開平９−９３１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、上述した特許文献１に代表される従来技術は、複数の入力信号のうち選択された１つの信号を出力するセレクタ回路を構成するものではなかった。
【００２３】
すなわち、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路を構成する場合には、単に信号の入力系統を複数形成するだけでなく、信号の導通を制御するパストランジスタ回路１０ａ〜１０ｄ，１２ａ〜１２ｄの制御信号の生成に工夫が必要であった。
【００２４】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述した課題を解決し、目的を達成するため、本発明は、複数の入力信号から選択された１つの信号を出力するセレクタ回路であって、入力信号の導通を制御する複数の導通制御回路と、各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより１つの信号を出力する論理演算回路と、同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、導通させる入力信号を１つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路と、を備えたことを特徴とする。
【００２６】
また、本発明は、上記発明において、入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、前記導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、ＮＡＮＤ演算を実行した結果を出力信号として出力するＮＡＮＤ回路であることを特徴とする。
【００２７】
また、本発明は、上記発明において、前記インバータ回路は、ＣＭＯＳインバータ回路であることを特徴とする。
【００２８】
また、本発明は、上記発明において、前記導通制御回路は、パストランジスタ回路であることを特徴とする。
【００２９】
また、本発明は、上記発明において、前記信号レベル設定回路は、電界効果トランジスタ回路であることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、入力信号の導通を制御する複数の導通制御回路と、各導通制御回路から出力された出力信号を複数の信号経路を介して受け付け、受け付けた各信号に対して論理演算をおこなうことにより１つの信号を出力する論理演算回路と、同一の信号経路に接続されたすべての導通制御回路により入力信号の導通が遮断された場合に、当該信号経路の信号レベルを設定する信号レベル設定回路と、導通させる入力信号を１つだけ選択するよう導通制御回路を制御する制御信号と、信号経路の信号レベルを設定するよう信号レベル設定回路を制御する制御信号とを同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備えることとしたので、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができるという効果を奏する。
【００３１】
また、本発明によれば、入力信号の信号レベルを反転した信号を出力するインバータ回路を備え、導通制御回路はインバータ回路により出力された信号の導通を制御し、前記論理演算回路は、ＮＡＮＤ演算を実行した結果を出力信号として出力するＮＡＮＤ回路であり、インバータ回路とＮＡＮＤ回路とは信号の増幅をおこなうこととしたので、信号の増幅をおこなうインバータ回路とＮＡＮＤ回路とを用いることにより、信号波形の鈍りをさらに改善することができるという効果を奏する。
【００３２】
また、本発明によれば、インバータ回路は、ＣＭＯＳインバータ回路であることとしたので、信号の立ち上がりを速めることができ、信号波形の鈍りおよび信号伝達の遅延をさらに改善することができるという効果を奏する。
【００３３】
また、本発明によれば、導通制御回路は、パストランジスタ回路であることとしたので、使用するトランジスタ数をＣＭＯＳ論理回路で導通制御回路を構成するよりも削減することができるという効果を奏する。
【００３４】
また、本発明によれば、信号レベル設定回路は、トランジスタ回路であることとしたので、信号経路に十分高いレベルの信号を供給することができ、信号伝達の遅延を改善することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３５】
以下に添付図面を参照して、この発明に係るセレクタ回路の好適な実施例を詳細に説明する。
【実施例１】
【００３６】
図１は、実施例１に係るセレクタ回路を示す図である。図１に示すように、このセレクタ回路は、インバータ回路２０ａ〜２０ｄ、パストランジスタ回路２１ａ〜２１ｄ、ＮＡＮＤ回路２２、および、ｐチャネルトランジスタ回路２３ａ，２３ｂにより構成される。
【００３７】
ここで、インバータ回路２０ａ〜２０ｄとＮＡＮＤ回路２２とは、トランジスタにより構成されるので、信号の増幅をおこなうことができ、信号波形の鈍りを改善することができる。また、インバータ回路２０ａ〜２０ｄには、信号の立ち上がりの速いＣＭＯＳインバータ回路を用いることとする。
【００３８】
そして、各インバータ回路２０ａ〜２０ｄは、各パストランジスタ回路２１ａ〜２１ｄに１つずつ接続され、各パストランジスタ回路２１ａ〜２１ｄは２本の配線２４ａ，２４ｂによりＮＡＮＤ回路２２に接続されている。
【００３９】
また、各配線２４ａ，２４ｂには、パストランジスタ回路２１ａ〜２１ｄにより信号の導通が遮断された場合に、各配線２４ａ，２４ｂが電位的に未接続状態になるのを防止するため、ｐチャネルトランジスタ回路２３ａ，２３ｂが接続されている。
【００４０】
このセレクタ回路においては、インバータ回路２０ａ〜２０ｄに入力信号Ａ〜Ｄが入力されると、入力信号Ａ〜Ｄの信号レベルがインバータ回路２０ａ〜２０ｄにより反転され、反転された信号レベルの信号がパストランジスタ回路２１ａ〜２１ｄに入力される。
【００４１】
そして、このパストランジスタ回路２１ａ〜２１ｄは、制御信号ＳＥＬＡ〜ＳＥＬＤ，ＸＳＥＬＡ〜ＸＳＥＬＤに応じて、インバータ回路２０ａ〜２０ｄから受け取った信号の導通を制御する。
【００４２】
ここで、制御信号ＳＥＬＡと制御信号ＸＳＥＬＡは、互いに反転した信号レベルとなっている。具体的には、制御信号ＳＥＬＡの信号レベルが「Ｈ」である場合は、制御信号ＸＳＥＬＡの信号レベルは「Ｌ」となる。逆に、制御信号ＳＥＬＡの信号レベルが「Ｌ」である場合は、制御信号ＸＳＥＬＡの信号レベルは「Ｈ」となる。
【００４３】
同様に、制御信号ＳＥＬＢと制御信号ＸＳＥＬＢ、制御信号ＳＥＬＣと制御信号ＸＳＥＬＣ、および、制御信号ＳＥＬＤと制御信号ＸＳＥＬＤも互いに反転した信号レベルの信号となっている。
【００４４】
さらに、制御信号ＸＳＥＬＡ〜ＸＳＥＬＤのうち、１つだけが他の制御信号ＸＳＥＬＡ〜ＸＳＥＬＤとは異なる信号レベルに設定される。たとえば、制御信号ＸＳＥＬＡの信号レベルが「Ｌ」の場合には、制御信号ＸＳＥＬＢ〜ＸＳＥＬＤの信号レベルは「Ｈ」となる。
【００４５】
また、ｐチャネルトランジスタ回路２３ａ，２３ｂは、パストランジスタ回路２１ａ〜２１ｄに入力される制御信号を生成する信号と同じ信号に対して論理演算をおこなうことにより生成された制御信号を用いて駆動される。
【００４６】
すなわち、ｐチャネルトランジスタ回路２３ａ，２３ｂの制御信号とパストランジスタ回路２１ａ〜２１ｄの制御信号とを同じ信号からほぼ同時に生成するので、信号伝達の遅延を抑制することができる。
【００４７】
図２は、パストランジスタ回路２１ａ〜２１ｄおよびｐチャネルトランジスタ回路２３ａ，２３ｂの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。また、図３は、図２に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【００４８】
図２に示すように、この制御信号生成回路は、インバータ回路２５ａ〜２５ｆ、ＡＮＤ回路２６ａ〜２６ｄ、および、バッファ２７ａ，２７ｂから構成される。
【００４９】
そして、この制御信号生成回路は、入力信号Ｉ，Ｊの信号レベルの組み合わせに応じて、図３に示したような信号レベルの制御信号ＸＳＥＬＡ〜ＸＳＥＬＤ，ＳＥＬＡ〜ＳＥＬＤ，ＮＳＬ１，ＮＳＬ２を出力する。
【００５０】
具体的には、図３に示すように、この制御信号生成回路は、入力信号Ｉ，Ｊの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、互いに信号レベルが反転した制御信号ＸＳＥＬＡと制御信号ＳＥＬＡ、制御信号ＸＳＥＬＢと制御信号ＳＥＬＢ、制御信号ＸＳＥＬＣと制御信号ＳＥＬＣ、および、制御信号ＸＳＥＬＤと制御信号ＳＥＬＤの組を生成する。
【００５１】
ここで、制御信号ＸＳＥＬＡ〜ＸＳＥＬＤのうち、１つだけは他の制御信号ＸＳＥＬＡ〜ＸＳＥＬＤとは異なる信号レベルに設定される。
【００５２】
また、ｐチャネルトランジスタ回路２３ａ，２３ｂを動作させるための制御信号ＮＳＬ１，ＮＳＬ２の信号レベルは、配線２３ａ，２３ｂに接続されたすべてのパストランジスタ回路２１ａ〜２１ｄが導通を遮断される場合に「Ｌ」となるよう設定され、配線２４ａ，２４ｂの信号レベルが「Ｈ」となるよう設定される。
【００５３】
上記例では、制御信号ＸＳＥＬＡまたは制御信号ＸＳＥＬＢの信号レベルが「Ｌ」の場合に、制御信号ＮＳＬ２の信号レベルが「Ｌ」となり、制御信号ＸＳＥＬＣまたは制御信号ＸＳＥＬＤの信号レベルが「Ｌ」の場合に、制御信号ＮＳＬ１の信号レベルが「Ｌ」となる。
【００５４】
これにより、ＮＡＮＤ回路２２には、インバータ回路２０ａ〜２０ｄから出力された信号のうちの１つの信号と、制御信号ＮＳＬ１，ＮＳＬ２が「Ｌ」に設定されたｐチャネルトランジスタ回路２３ａ，２３ｂにより出力された信号レベルが「Ｈ」の出力信号とが入力される。ここで、ｐチャネルトランジスタ回路２３ａ，２３ｂは、トランジスタ回路であるので、十分高いレベルの信号を出力することができる。
【００５５】
そして、ＮＡＮＤ回路２２は、入力された信号に対してＮＡＮＤ演算をおこない、その結果得られた信号を出力する。この信号は、入力信号Ａ〜Ｄのうち、パストランジスタ回路２１ａ〜２１ｄを導通させるよう選択された信号と同じ信号レベルを有する信号となる。
【００５６】
上述してきたように、本実施例１では、入力信号の導通を制御する４つのパストランジスタ回路２１ａ〜２１ｄと、各パストランジスタ回路２１ａ〜２１ｄから出力された出力信号を２つの配線２４ａ，２４ｂを介して受け付け、受け付けた各信号に対してＮＡＮＤ演算をおこなうことにより１つの信号を出力するＮＡＮＤ回路２２と、同一の配線２４ａ，２４ｂに接続されたすべてのパストランジスタ回路２１ａ〜２１ｄにより入力信号の導通が遮断された場合に、当該配線２４ａ，２４ｂの信号レベルを設定するｐチャネルトランジスタ回路２３ａ，２３ｂと、導通させる入力信号を１つだけ選択するようパストランジスタ回路２１ａ〜２１ｄを制御する制御信号、および、配線２４ａ，２４ｂの信号レベルを設定するようｐチャネルトランジスタ回路２３ａ，２３ｂを制御する制御信号を同一の入力信号に対して論理演算をおこなうことにより生成する制御信号生成回路とを備えることとしたので、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することができる。
【００５７】
また、本実施例１では、入力信号の信号レベルを反転した信号を出力するインバータ回路２０ａ〜２０ｄを備え、パストランジスタ回路２１ａ〜２１ｄはインバータ回路により出力された信号の導通を制御し、ＮＡＮＤ回路２２は、ＮＡＮＤ演算を実行した結果を出力信号として出力するＮＡＮＤ回路であり、インバータ回路２０ａ〜２０ｄとＮＡＮＤ回路２２とは信号の増幅をおこなうこととしたので、信号の増幅をおこなうインバータ回路２０ａ〜２０ｄとＮＡＮＤ回路２２とを用いることにより、信号波形の鈍りをさらに改善することができる。
【００５８】
また、本実施例１では、インバータ回路２０ａ〜２０ｄは、ＣＭＯＳインバータ回路であることとしたので、信号の立ち上がりを速めることができ、信号波形の鈍りおよび信号伝達の遅延をさらに改善することができる。
【００５９】
また、本実施例１では、信号の導通を制御する回路として、パストランジスタ回路２１ａ〜２１ｄを用いることとしたので、使用するトランジスタ数をＣＭＯＳ論理回路で導通を制御する回路を構成するよりも削減することができる。
【００６０】
また、本実施例１では、同一の配線２４ａ，２４ｂに接続されたすべてのパストランジスタ回路２１ａ〜２１ｄにより入力信号の導通が遮断された場合に、当該配線２４ａ，２４ｂの信号レベルを設定する回路は、ｐチャネルトランジスタ回路２３ａ，２３ｂであることとしたので、配線２４ａ，２４ｂに十分高いレベルの信号を供給することができ、信号伝達の遅延を改善することができる。
【実施例２】
【００６１】
ところで、上記実施例１では、４つの入力信号のうち１つの入力信号を選択して出力するセレクタ回路について説明したが、入力信号の数はこれに限定されず、任意の数の入力信号から１つの入力信号を選択して出力するセレクタ回路に本発明を適用することとしてもよい。そこで、実施例２では、一例として８つの入力信号のうち１つの入力信号を選択して出力するセレクタ回路について説明することとする。
【００６２】
図４は、本発明に係る実施例２のセレクタ回路を示す図である。図４に示すように、このセレクタ回路は、インバータ回路３０ａ〜３０ｈ、パストランジスタ回路３１ａ〜３１ｈ、ＮＡＮＤ回路３２、および、ｐチャネルトランジスタ回路３３ａ〜３３ｄにより構成される。
【００６３】
そして、各インバータ回路３０ａ〜３０ｈは、各パストランジスタ回路３１ａ〜３１ｈに１つずつ接続され、各パストランジスタ回路３１ａ〜３１ｈは４本の配線３４ａ〜３４ｄによりＮＡＮＤ回路３２に接続されている。
【００６４】
また、各配線３４ａ〜３４ｄには、パストランジスタ回路３１ａ〜３１ｈにより信号の導通が遮断された場合に、各配線３４ａ〜３４ｄが電位的に未接続状態になるのを防止するため、ｐチャネルトランジスタ回路３３ａ〜３３ｄが接続されている。
【００６５】
このセレクタ回路においては、インバータ回路３０ａ〜３０ｈに入力信号Ａ〜Ｈが入力されると、入力信号Ａ〜Ｈの信号レベルがインバータ回路３０ａ〜３０ｈにより反転され、反転された信号レベルの信号がパストランジスタ回路３１ａ〜３１ｈに入力される。
【００６６】
そして、このパストランジスタ回路３１ａ〜３１ｈは、制御信号ＳＥＬＡ〜ＳＥＬＨ，ＸＳＥＬＡ〜ＸＳＥＬＨに応じて、インバータ回路３０ａ〜３０ｈから受け取った信号の導通を制御する。
【００６７】
ここで、制御信号ＳＥＬＡと制御信号ＸＳＥＬＡは、互いに反転した信号レベルの信号となっている。具体的には、制御信号ＳＥＬＡの信号レベルが「Ｈ」である場合は、制御信号ＸＳＥＬＡの信号レベルは「Ｌ」となる。逆に、制御信号ＳＥＬＡの信号レベルが「Ｌ」である場合は、制御信号ＸＳＥＬＡの信号レベルは「Ｈ」となる。
【００６８】
同様に、制御信号ＳＥＬＢと制御信号ＸＳＥＬＢ、制御信号ＳＥＬＣと制御信号ＸＳＥＬＣ、制御信号ＳＥＬＤと制御信号ＸＳＥＬＤ、制御信号ＳＥＬＥと制御信号ＸＳＥＬＥ、制御信号ＳＥＬＦと制御信号ＸＳＥＬＦ、制御信号ＳＥＬＧと制御信号ＸＳＥＬＧ、および、制御信号ＳＥＬＨと制御信号ＸＳＥＬＨも互いに反転した信号レベルの信号となっている。
【００６９】
さらに、制御信号ＸＳＥＬＡ〜ＸＳＥＬＨのうち、１つだけが他の制御信号ＸＳＥＬＡ〜ＸＳＥＬＨとは異なる信号レベルに設定される。たとえば、制御信号ＸＳＥＬＡの信号レベルが「Ｌ」の場合には、制御信号ＸＳＥＬＢ〜ＸＳＥＬＨの信号レベルは「Ｈ」となる。
【００７０】
また、ｐチャネルトランジスタ回路３４ａ〜３４ｄは、パストランジスタ回路３１ａ〜３１ｈに入力される制御信号を生成する信号と同じ信号に対して論理演算をおこなうことにより生成された制御信号を用いて駆動される。
【００７１】
図５は、パストランジスタ回路３１ａ〜３１ｈおよびｐチャネルトランジスタ回路３３ａ〜３３ｄの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。また、図６は、図５に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【００７２】
図５に示すように、この制御信号生成回路は、インバータ回路３５ａ〜３５ｎおよびＡＮＤ回路３６ａ〜３６ｌから構成される。
【００７３】
そして、この制御信号生成回路は、入力信号Ｉ，Ｊ，Ｋの信号レベルの組み合わせに応じて、図６に示したような信号レベルの制御信号ＸＳＥＬＡ〜ＸＳＥＬＨ，ＳＥＬＡ〜ＳＥＬＨ，ＮＳＬ１，ＮＳＬ２，ＮＳＬ３，ＮＳＬ４を出力する。
【００７４】
具体的には、図６に示すように、この制御信号生成回路は、入力信号Ｉ，Ｊ，Ｋの組み合わせに応じて、互いに信号レベルが反転した制御信号の組、すなわち、互いに信号レベルが反転した制御信号ＸＳＥＬＡと制御信号ＳＥＬＡ、制御信号ＸＳＥＬＢと制御信号ＳＥＬＢ、制御信号ＸＳＥＬＣと制御信号ＳＥＬＣ、制御信号ＸＳＥＬＤと制御信号ＳＥＬＤ、制御信号ＸＳＥＬＥと制御信号ＳＥＬＥ、制御信号ＸＳＥＬＦと制御信号ＳＥＬＦ、制御信号ＸＳＥＬＧと制御信号ＳＥＬＧ、および、制御信号ＸＳＥＬＨと制御信号ＳＥＬＨの組を生成する。
【００７５】
ここで、制御信号ＸＳＥＬＡ〜ＸＳＥＬＨのうち、１つだけは他の制御信号ＸＳＥＬＡ〜ＸＳＥＬＨとは異なる信号レベルに設定される。
【００７６】
また、ｐチャネルトランジスタ回路３３ａ〜３３ｄを動作させるための制御信号ＮＳＬ１，ＮＳＬ２，ＮＳＬ３，ＮＳＬ４は、配線３３ａ〜３３ｄに接続されたすべてのパストランジスタ回路３１ａ〜３１ｈが導通を遮断している場合に「Ｌ」となるよう設定され、配線３４ａ〜３４ｄの信号の信号レベルが「Ｈ」となるよう設定される。
【００７７】
上記例では、制御信号ＸＳＥＬＡまたは制御信号ＸＳＥＬＢの信号レベルが「Ｌ」の場合に、制御信号ＮＳＬ２、制御信号ＮＳＬ３、および、制御信号ＮＳＬ４の信号レベルが「Ｌ」となり、制御信号ＸＳＥＬＣまたは制御信号ＸＳＥＬＤの信号レベルが「Ｌ」の場合に、制御信号ＮＳＬ１、制御信号ＮＳＬ３、および、制御信号ＮＳＬ４の信号レベルが「Ｌ」となる。
【００７８】
また、制御信号ＸＳＥＬＥまたは制御信号ＸＳＥＬＦの信号レベルが「Ｌ」の場合に、制御信号ＮＳＬ１、制御信号ＮＳＬ２、および、制御信号ＮＳＬ４の信号レベルが「Ｌ」となり、制御信号ＸＳＥＬＧまたは制御信号ＸＳＥＬＨの信号レベルが「Ｌ」の場合に、制御信号ＮＳＬ１、制御信号ＮＳＬ２、および、制御信号ＮＳＬ３の信号レベルが「Ｌ」となる。
【００７９】
これにより、ＮＡＮＤ回路３２には、インバータ回路３０ａ〜３０ｈから出力され、信号レベルが「Ｈ」または「Ｌ」である信号のうちの１つの信号と、制御信号ＮＳＬ１〜ＮＳＬ４が「Ｌ」に設定されたｐチャネルトランジスタ回路３３ａ〜３３ｄにより出力された信号レベルが「Ｈ」の出力信号とが入力される。
【００８０】
そして、ＮＡＮＤ回路３２には、入力された信号に対してＮＡＮＤ演算をおこない、その結果得られた信号を出力する。この信号は、入力信号Ａ〜Ｈのうち、パストランジスタ回路３１ａ〜３１ｈを導通させるよう選択された信号と同じ信号レベルを有する信号となる。
【００８１】
以上実施例２で説明してきたように、実施例１で説明した発明は、任意の数の入力信号から１つの入力信号を選択して出力するセレクタ回路に容易に拡張することができる。
【００８２】
なお、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施例にて実施されてもよい。
【産業上の利用可能性】
【００８３】
以上のように、本発明にかかるセレクタ回路は、配線面積の増大や信号波形の鈍り、信号伝達の遅延を抑制することが必要なセレクタ回路に有用である。
【図面の簡単な説明】
【００８４】
【図１】本発明に係る実施例１のセレクタ回路を示す図である。
【図２】パストランジスタ回路２１ａ〜２１ｄおよびトランジスタ回路２３ａ，２３ｂの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。
【図３】図２に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図４】本発明に係る実施例２のセレクタ回路を示す図である。
【図５】パストランジスタ回路３１ａ〜３１ｈおよびトランジスタ回路３３ａ〜３３ｄの動作を制御する制御信号を生成する制御信号生成回路の一例を示す図である。
【図６】図５に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図７】従来のセレクタ回路の一例を示す図である。
【図８】図７に示したパストランジスタ回路２ａ〜２ｄに入力される制御信号ＳＥＬＡ〜ＳＥＬＤ，ＸＳＥＬＡ〜ＸＳＥＬＤを生成する制御信号生成回路の一例を示す図である。
【図９】図８に示した制御信号生成回路が生成する信号の信号レベルの一覧である。
【図１０】従来のパストランジスタ論理回路を示す図である。
【図１１】従来のパストランジスタ論理回路の詳細な回路図である。
【符号の説明】
【００８５】
１ａ〜１ｄ，３，５ａ，５ｂ，７ａ〜７ｄ，２０ａ〜２０ｄ，２５ａ〜２５ｆ，３０ａ〜３０ｈ，３５ａ〜３５ｎ    インバータ回路
２ａ〜２ｄ，１０ａ〜１０ｄ，１２ａ〜１２ｄ，２１ａ〜２１ｄ，３１ａ〜３１ｈ    パストランジスタ回路
４，２４ａ，２４ｂ，３４ａ〜３４ｄ    配線
６ａ〜６ｄ，２６ａ〜２６ｄ，３６ａ〜３６ｌ    ＡＮＤ回路
１１，３２    ＮＡＮＤ回路
１３ａ，１３ｂ，１４ａ，１４ｂ    ｐチャネルＭＯＳトランジスタ
１３ｃ，１３ｄ    ｎチャネルＭＯＳトランジスタ
２３ａ，２３ｂ，３３ａ〜３３ｄ    ｐチャネルトランジスタ
２７ａ，２７ｂ    バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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