(57)【要約】【課題】  Ｍｉｎ−Ｓｕｍ復号法でのメモリの容量を削減する。【解決手段】  誤り訂正符号復号装置１の行処理回路１５には、絶対値計算部２１、最小値検索部２２、正負符号計算部２３、及び行処理出力符号化部２４が設けられている。行処理回路１５から行処理出力としての２種類の絶対値及び２ｂｉｔのコード情報が行処理出力メモリ１２に出力される。【選択図】  図２
2006340016.tif 000002
【特許請求の範囲】
【請求項１】
行処理情報、列処理情報、及び対数尤度比情報を記憶するメモリ部と、
前記メモリ部に格納される前記列処理情報を入力して絶対値に変換する絶対値計算部と、前記絶対値計算部から出力される絶対値情報を入力し、前記絶対値情報から最小値及び２番目に小さな値を求め、行処理出力情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記列処理情報を入力して各々の入力に対応した正負の符号を算出する正負符号計算部と、前記最小値検索部から出力される最小値に対応する入力を示す情報及び前記正負符号計算部から出力される算出情報を入力し、入力に対応する２ｂｉｔのコードを生成し、行処理出力情報として前記メモリ部に出力する行処理出力符号化部とを有する行処理回路と、
前記メモリ部に格納される前記行処理情報を入力して列処理の入力情報に変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路と、
を具備することを特徴とする誤り訂正符号復号装置。
【請求項２】
行処理情報、列処理情報、及び対数尤度比情報を記憶するメモリ部と、
前記メモリ部に格納される前記列処理情報を入力して絶対値に変換する絶対値計算部と、前記絶対値計算部から出力される絶対値情報を入力し、前記絶対値情報から最小値と２番目に小さな値の情報及び最小値に対応する入力を示す情報を行処理出力情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記列処理情報を入力して各々の入力に対応した正負の符号を算出し、行処理出力情報として前記メモリ部に出力する正負符号計算部とを有する行処理回路と、
前記メモリ部に格納される前記行処理情報を入力して列処理の入力情報に変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路と、
を具備することを特徴とする誤り訂正符号復号装置。
【請求項３】
行処理情報、列処理情報、推定語情報、及び対数尤度比情報を記憶するメモリ部と、
前記メモリ部に格納される前記列処理情報を入力して絶対値に変換する絶対値計算部と、前記絶対値計算部から出力される絶対値情報を入力し、前記絶対値情報から最小値及び２番目に小さな値を求め、行処理情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記列処理情報を入力して各々の入力に対応した正負の符号を算出する正負符号計算部と、前記最小値検索部から出力される最小値に対応する入力を示す情報及び前記正負符号計算部から出力される算出情報を入力し、入力に対応する２ｂｉｔのコードを生成し、行処理出力情報として前記メモリ部に出力する行処理出力符号化部とを有する行処理回路が並列配置された部分並列行処理回路部と、
前記メモリ部に格納される前記行処理情報を入力して列処理の入力情報に変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路が並列配置された部分並列列処理回路部と、
前記メモリ部に格納される前記対数尤度比情報及び前記メモリ部に格納される前記行処理情報を入力して推定語計算を行い、復号結果を一時推定語として算出し、推定語出力情報として前記メモリ部に出力する推定語計算回路が並列配置された部分並列推定語計算回路部と、
前記メモリ部に格納される前記推定語情報を入力し、正しく復号されたかどうかの判定を行うパリティ検査回路と、
を具備する対数ドメインＭｉｎ−Ｓｕｍ復号法を用いた誤り訂正符号復号装置。
【請求項４】
行処理情報、列処理情報、推定語情報、及び対数尤度比情報を記憶するメモリ部と、前記メモリ部に格納される前記列処理情報を入力して絶対値に変換する絶対値計算部と、前記絶対値計算部から出力される絶対値情報を入力し、前記絶対値情報から最小値及び２番目に小さな値の情報及び最小値に対応する入力を示す情報を行処理情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記列処理情報を入力して各々の入力に対応した正負の符号を算出し、行処理出力情報として前記メモリ部に出力する行処理出力符号化部とを有する行処理回路が並列配置された部分並列行処理回路部と、
前記メモリ部に格納される前記行処理情報を入力して列処理の入力情報に変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路が並列配置された部分並列列処理回路部と、
前記メモリ部に格納される前記対数尤度比情報及び前記メモリ部に格納される前記行処理情報を入力して推定語計算を行い、復号結果を一時推定語として算出し、推定語出力情報として前記メモリ部に出力する推定語計算回路が並列配置された部分並列推定語計算回路部と、
前記メモリ部に格納される前記推定語情報を入力し、正しく復号されたかどうかの判定を行うパリティ検査回路と、
を具備する対数ドメインＭｉｎ−Ｓｕｍ復号法を用いた誤り訂正符号復号装置。
【請求項５】
メモリ部に格納される列処理情報を行処理回路に入力し、前記行処理回路で前記列処理情報を２種類の絶対値及び２ｂｉｔのコード情報として計算し、行処理出力情報として更新された外部値対数比情報を前記メモリ部に出力するステップと、
前記メモリ部に格納される行処理情報を列処理回路に入力し、前記列処理回路で前記行処理情報を列処理情報にデータ変換した後で列処理を行い、列処理出力情報として更新された事前値対数比情報を前記メモリ部に出力するステップと、
を具備することを特徴とする誤り訂正符号化装置を用いた復号方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正符号復号処理に係り、特に低密度パリティ検査符号（Low  Density  Parity  Check  Code  これ以降ＬＤＰＣ符号と呼称する）及びＳｕｍ−Ｐｒｏｄｕｃｔアルゴリズムを近似したＭｉｎ−Ｓｕｍアルゴリズムを用いた誤り訂正符号復号装置に関する。
【背景技術】
【０００２】
誤り訂正符号は符号化、復号という処理によりデータ伝送時に混入するノイズの影響を低減する技術であり、畳み込み符号であるターボ符号（Turbo  Code）、巡回符号であるリード・ソロモン符号（Reed−Solomon  Code）、非巡回符号であるＬＤＰＣ符号などが知られている。符号化は送信するデータに冗長を付加する処理で、符号化されたデータを符号語と呼び、通信路に送出された符号語はノイズの影響を受けて受信時に符号語の一部のビットが反転するなどのエラーが発生する。復号はこのエラーの影響を受けた受信語から冗長を利用してデータを復元する処理である。
【０００３】
近年、符号長ｎの増大化及び高速データレート化に伴い、誤り訂正能力が高く（符号化利得が大きい）、計算量が少ない欠陥補償機能を有し、且つエラー・フロアが小さいＬＤＰＣ符号が次世代の誤り訂正符号の最有力候補として、デジタル衛星放送（ＨＤＴＶ）、移動体通信（ＵＷＢや無線ＬＡＮ）、磁気記録、記録メディア、或いは光通信などへの適用化が検討されている。
【０００４】
ＬＤＰＣ符号での復号処理において、Ｓｕｍ−Ｐｒｏｄｕｃｔアルゴリズムを用いたＳｕｍ―Ｐｒｏｄｕｃｔ復号法が多用されているが、検査ノードの計算を並列に実行する場合、並列実行分のルックアップテーブルが必要となり信号処理を行なう回路の回路規模が大きくなる。このため、回路規模を削減するためにＧａｌｌａｇｅｒのｆ関数の近似を使用するＭｉｎ−Ｓｕｍアルゴリズムを用いたＭｉｎ−Ｓｕｍ復号法が検討されている（例えば、非特許文献１参照。）。
【０００５】
Ｍｉｎ−Ｓｕｍ復号法において、最も計算量が多いのは行処理であり、復号処理データを記憶するメモリ中に占める行処理データが大きいという問題点がある。また、ハードウエア構成を高スループット化するために行処理及び列処理を同時に並列実行できるように行処理出力メモリ及び列処理出力メモリを別個に用意すると復号装置としての集積回路の大部分を占めるメモリの占有面積が増大するという問題点がある。
【非特許文献１】Marjan Kortooi,et’al,「Semi-Parallel Reconfigurable Architectures for Real-Time LDPC Coding」、Proceedings of the International Conference on Information Technology:Coding and Computing(ITCC’04)、IEEE、Computer Society、2004
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、Ｍｉｎ−Ｓｕｍ復号法でのメモリの容量を削減した誤り訂正符号復号装置及びそれを用いた復号方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の誤り訂正符号復号装置は、行処理情報、列処理情報、及び対数尤度比情報を記憶するメモリ部と、前記メモリ部に格納される前記列処理情報を入力して絶対値に変換する絶対値計算部と、前記絶対値計算部から出力される絶対値情報を入力し、前記絶対値情報から最小値及び２番目に小さな値を求め、行処理出力情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記列処理情報を入力して各々の入力に対応した正負の符号を算出する正負符号計算部と、前記最小値検索部から出力される最小値に対応する入力を示す情報及び前記正負符号計算部から出力される算出情報を入力し、入力に対応する２ｂｉｔのコードを生成し、行処理出力情報として前記メモリ部に出力する行処理出力符号化部とを有する行処理回路と、前記メモリ部に格納される前記行処理情報を入力して列処理の入力情報に変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路とを具備することを特徴とする。
【０００８】
更に、上記目的を達成するために、本発明の一態様の誤り訂正符号復号装置を用いた復号方法は、メモリ部に格納される列処理情報を行処理回路に入力し、前記行処理回路で前記列処理情報を２種類の絶対値及び２ｂｉｔのコード情報として計算し、行処理出力情報として更新された外部値対数比情報を前記メモリ部に出力するステップと、前記メモリ部に格納される行処理情報を列処理回路に入力し、前記列処理回路で前記行処理情報を列処理情報にデータ変換した後で列処理を行い、列処理出力情報として更新された事前値対数比情報を前記メモリ部に出力するステップとを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、Ｍｉｎ−Ｓｕｍ復号法でのメモリの容量を削減した誤り訂正符号復号装置及びそれを用いた復号方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る誤り訂正符号復号装置について、図面を参照して説明する。図１は誤り訂正符号復号装置を示すブロック図、図２は誤り訂正符号復号装置の行処理回路を示すブロック図、図３は誤り訂正符号復号装置の列処理回路のブロック図である。本実施例ではメモリ部に行処理出力メモリ、列処理出力メモリ、入力尤度比メモリ、推定語メモリが設けられている。
【００１２】
図１に示すように、誤り訂正符号復号装置１には、メモリ部２、コントローラ３、部分並列行処理回路部４、部分並列列処理回路部５、部分並列推定語計算回路部６、及びパリティ検査回路７が設けられ、対数ドメインＭｉｎ−Ｓｕｍ復号法にもとづいて誤り訂正符号復号処理の行処理及び列処理を同時に実行する。なお、長い符号長に対応するために行処理回路、列処理回路、及び推定語計算回路を部分並列構成（Partial  Parallel型構成）にしている。ここで、部分並列構成とは、処理情報を部分単位ごとに行処理、列処理、及び推定語計算を行なう構成である。
【００１３】
コントローラ３は、誤り訂正符号復号装置１内の各種処理作業の統括、及びメモリ部２、部分並列行処理回路部４、部分並列列処理回路部５、部分並列推定語計算回路部６、及びパリティ検査回路７への実行指示や制御などを行なう。
【００１４】
メモリ部２には、入力尤度比メモリ１１、行処理出力メモリ１２、列処理出力メモリ１３、及び推定語メモリ１４が設けられている。
【００１５】
入力尤度比メモリ１１は、誤り訂正符号復号装置１の外部から入力される対数尤度比（Log  Likelihood  Ratio  LLRとも呼称され、λと表記される）情報を入力信号ＩＮとして入力し、その情報を記憶する。そして、復号処理時に出力ノードＮ１から対数尤度比λ情報を部分並列列処理回路部５及び部分並列推定語計算回路部６に出力する。
【００１６】
行処理出力メモリ１２は、部分並列行処理回路部５の出力ノードＮ４から出力される行処理情報を入力し、その情報を記憶する。そして、出力ノードＮ５から行処理情報を部分並列列処理回路部５及び部分並列推定語計算回路部６に出力する。
【００１７】
列処理出力メモリ１３は、部分並列列処理回路部５の出力ノードＮ２から出力される列処理情報を入力し、その情報を記憶する。そして、出力ノードＮ３から列処理情報を部分並列行処理回路部４に出力する。
【００１８】
推定語メモリ１４は、部分並列推定語計算回路部６の出力ノードＮ６から出力される一時推定語情報を入力し、その情報を記憶する。そして、出力ノードＮ７から一時推定語情報をパリティ検査回路７に出力し、あわせて出力推定語情報を出力信号Ｏｕｔ１として誤り訂正符号復号装置１の外部に出力する。
【００１９】
部分並列行処理回路部４には、列処理出力メモリ１３から出力される列処理情報（事前値対数比情報）を入力する行処理回路（Check  Function  Unit  ＣＦＵとも呼称される）１５が複数並列配置されている。各々の行処理回路１５は、列処理情報の各部分をコントローラ３の制御にもとづいて行処理する。
【００２０】
部分並列列処理回路部５には、入力尤度比メモリ１１から出力される対数尤度比λ情報及び行処理出力メモリ１２から出力される行処理情報（外部値対数比情報）を入力する列処理回路（Bit  Function  Unit  ＢＦＵとも呼称される）１６が複数並列配置されている。各々の列処理回路１６は、行処理情報の各部分をコントローラ３の制御にもとづいて列処理する。
【００２１】
部分並列推定語計算回路部６には、入力尤度比メモリ１１から出力される対数尤度比情報、及び行処理出力メモリ１２から出力される行処理情報を入力する推定語計算回路１７が複数並列配置されている。各々の推定語計算回路１７は、コントローラ３の制御にもとづいて対数尤度比及び行処理情報から推定語計算を行い、復号結果を一時推定語として算出する。
【００２２】
パリティ検査回路７は、推定語メモリ１４から出力される一時推定語情報を入力し、コントローラ３の制御にもとづいて一時推定語が正しく復号されたかどうかの判定（符号語になっているかの検査）を行なう。そして、判定結果である出力パリティ情報を出力信号Ｏｕｔ２として誤り訂正符号復号装置１の外部に出力する。
【００２３】
図２に示すように、行処理回路１５には、絶対値計算部２１、最小値検索部２２、正負符号計算部２３、及び行処理出力符号化部２４が設けられている。
【００２４】
絶対値計算部２１は、列処理出力メモリ１３から出力される列処理情報を入力し、その情報を絶対値に変換する。最小値検索部２２は、絶対値計算部２１から出力される絶対値情報を入力し、その情報の最小値及び２番目に小さな値を求め、行処理出力として行処理出力メモリ１２に出力する。あわせて最小値に対応する情報を行処理出力符号化部２４に出力する。
【００２５】
正負符号化計算部２３は、列処理出力メモリ１３から出力される列処理情報を入力し、各々の入力に対応した正負の符号を算出する。行処理出力符号化部２４は、最小値検索部２２から出力される情報及び正負符号化計算部２３から出力される情報を入力し、入力に対応する２ｂｉｔのコードを生成し、行処理出力として行処理出力メモリ１２に出力する。
【００２６】
ここで、行処理出力符号化部２４の代わりに、最小値検索部２２から出力される情報及び正負符号計算部２３から出力される情報を入力し、最小値と２番目に小さい値に正負の符号をつけ、各々の行処理入力データに対応した正の最小値、負の最小値、正の２番目に小さい値又は負の２番目に小さい値のいずれかを選択し、その情報を行処理出力メモリ１２に出力する絶対値・符号付変換部を設ける場合に比べ、行処理出力メモリ１２に出力する情報量を削減することができ、行処理出力メモリ１２を抑制することができる。
【００２７】
図３に示すように、列処理回路１６には、列処理入力復号化部２５、加算器入力選択部２６、及び複数の加算器２７が設けられている。
【００２８】
列処理入力復号化部２５は、行処理出力としての２種類の絶対値及び２ｂｉｔのコードを列処理の入力情報となるデータに変換する。加算器入力選択部２６は、列処理入力復号化部２５から出力され、変換された情報を各加算器２７に出力する。加算器２７は、入力尤度比メモリ１１から出力される対数尤度比λ情報及び加算器入力選択部２６から出力される変換された情報を入力し、加算処理してその情報を列処理出力メモリ１３に出力する。
【００２９】
次に、誤り訂正符号復号装置を用いた復号処理について図４を参照して説明する。図４は誤り訂正符号復号装置の復号処理を示すフローチャートである。
【００３０】
図４に示すように、まず、例えば、２元Ｍ×Ｎ行列（Ｈ＝｛Ｈｍｎ｝）を復号したいＬＤＰＣ符号の検査行列とし、検査行列Ｈｍｎを満たす全ての組（ｍ、ｎ）に対して事前値対数比βｍｎを０（ゼロ）とする。また、ループ変数Ｌを１とし、ループ最大回数を変数Ｌｍａｘに設定する（ステップＳ１）。
【００３１】
次に、行処理としてｍ＝１、２・・・、Ｍの順に検査行列Ｈｍｎが１を満たす全ての組（ｍ、ｎ）に対して、外部値対数比αｍｎが更新され、行処理出力メモリ１２に記憶される。外部値対数比αｍｎの算出は事前値対数比βｍｎを式に代入して行う。ここで、列処理出力メモリ１３から出力され、行処理回路１５に入力される列処理情報に対して、行処理回路１５で行処理され、行処理出力メモリ１２に出力される情報は、２種類の絶対値及び２ｂｉｔのコード情報となるので行処理出力メモリ１２のメモリ容量を削減できる。なお、外部値対数比αｍｎを更新するのに用いる式の表示及び説明は省略する。
【００３２】
列処理としてｎ＝１、２・・・、Ｎの順に検査行列Ｈｍｎが１を満たす全ての組（ｍ、ｎ）に対して、事前値対数比βｍｎが更新され、列処理出力１３メモリに記憶される。ここで、行処理出力メモリ１２から出力され、列処理回路１６に入力される行処理情報は、列処理回路１６の列処理入力復号部２５で列処理の入力情報となるデータに変換された後、列処理回路１６で列処理され、その情報が列処理出力メモリ１３に出力される。なお、事前値対数比βｍｎは対数尤度比λｎ及び対応する外部値対数比αｍｎにもとづいて更新されるが、更新に用いる式の表示及び説明は省略する。ここで、図２及び図３で説明したように、行処理及び列処理は同時に部分並列実行される（ステップＳ２）。
【００３３】
続いて、ｎ＝１、２・・・Ｎについて一時推定語の計算を推定語計算回路１７で行なう（ステップＳ３）。そして、一時推定語が符号語になっているかの検査をパリティ検査回路７で行なう（ステップＳ４）。なお、検査に用いる式の表示及び説明は省略する。一時推定語が検査条件を満たす場合、推定語である出力パリティとして出力され、復号処理は終了する。一時推定語が検査条件を満たさない場合、ループ回数Ｌが、もし、Ｌ≦Ｌｍａｘならばループ回数ＬをインクリメントしてステップＳ２に戻る。Ｌ＞Ｌｍａｘならば、復号エラーとみなされ、一時推定語を出力して復号処理は終了する（ステップＳ６）。
【００３４】
上述したように、本実施例の誤り訂正符号復号装置では、絶対値計算部２１、最小値検索部２２、正負符号計算部２３、及び行処理出力符号化部２４を有する行処理回路１５が並列配置された部分並列行処理回路部４が設けられている。そして、行処理回路１５から行処理出力としての２種類の絶対値及び２ｂｉｔのコード情報が行処理出力メモリ１２に出力される。
【００３５】
このため、従来よりも行処理出力メモリに出力される行処理情報を削減することができ、行処理出力メモリのメモリ容量を削減することができる。したがって、半導体集積回路としての誤り訂正符号復号装置１の大きな占有領域をしめるメモリ領域を削減することができ、訂正符号復号装置１のコストを低減することができる。
【００３６】
なお、本実施例では、誤り訂正符号復号装置のハードウエア構成を行処理及び列処理を同時に部分並列実行する部分並列構成（Partial  Parallel型構成）を用いているが、行処理を一括実行してから列処理を一括実行するＳｅｒｉａｌ型構成、或いは行処理及び列処理を完全並列実行する完全並列構成（Fully  Parallel型構成）を用いてもよい。この場合でも行処理情報量を削減でき、行処理情報を記憶するメモリ容量を削減することができる。
【実施例２】
【００３７】
次に、本発明の実施例２に係る誤り訂正符号復号装置について、図面を参照して説明する。図５は誤り訂正符号復号装置の行処理回路を示すブロック図である。本実施の誤り訂正符号復号装置は実施例１と同一構成を有し、本実施例では、列処理出力メモリから出力され、行処理回路に入力される列処理情報を各６ｂｉｔで６つのデータとしている。
【００３８】
図５に示すように、誤り訂正符号復号装置の行処理回路１５ａには、絶対値計算部２１ａ、最小値検索部２２ａ、正負符号計算部２３ａ、及び行処理出力符号化部２４ａが設けられている。
【００３９】
絶対値計算部２１ａは、列処理出力メモリ１３から出力される各６ｂｉｔで６つのデータの列処理情報を入力し、その情報を各５ｂｉｔで６つの絶対値として計算する。最小値検索部２２ａは、絶対値計算部２１ａから出力される絶対値情報を入力し、その情報の最小値及び２番目に小さな値を求め、各５ｂｉｔで２つのデータとして行処理出力メモリ１２ａに出力する。あわせて最小値に対応する入力を示す情報を３ｂｉｔのデータとして行処理出力符号化部２４ａに出力する。
【００４０】
正負符号化計算部２３ａは、列処理出力メモリ１３から出力される各６ｂｉｔで６つのデータの列処理情報を入力し、各１ｂｉｔで６つのデータとして計算する。行処理出力符号化部２４ａは、最小値検索部２２ａから出力される３ｂｉｔのデータ情報及び正負符号化計算部２３ａから出力される各１ｂｉｔで６つのデータ情報を入力し、入力に対応する最小値或いは２番目に小さな値を選択するための１ｂｉｔの情報、及び正負の符号を選択するための１ｂｉｔの情報の各２ｂｉｔで６つのデータを生成し、行処理出力として行処理出力メモリ１２ａに出力する。なお、列処理回路の構成は、実施例１と同様なので図示及び説明を省略する。
【００４１】
次に、誤り訂正符号復号装置の行処理出力メモリのメモリ容量について図６を参照して説明する。図６は誤り訂正符号復号装置の行処理出力メモリのメモリ容量を比較した図である。ここで、最小値検索部から出力される情報及び正負符号計算部から出力される情報を入力し、最小値と２番目に小さい値に正負の符号をつけ、各々の行処理入力データに対応した正の最小値、負の最小値、正の２番目に小さい値又は負の２番目に小さい値のいずれかを選択し、その情報を行処理出力メモリに出力する絶対値・符号付変換部を設けた場合を従来としている。また、行数をＡ行としている。
【００４２】
図６に示すように、従来では、１行当りの行処理出力メモリ容量は６ｂｉｔ×６＝３６ｂｉｔで、行処理出力メモリのメモリ容量が３６ｂｉｔ×Ａ＝３６Ａｂｉｔである。
【００４３】
一方、本実施例では、１行当りの行処理出力メモリ容量は（２ｂｉｔ×６）＋（５ｂｉｔ×２）＝２２ｂｉｔで、行処理出力メモリ１２ａのメモリ容量が２２ｂｉｔ×Ａ＝２２Ａｂｉｔであり、従来よりも３８．９％行処理出力メモリのメモリ容量を削減することができる。
【００４４】
上述したように、本実施例の誤り訂正符号復号装置では、絶対値計算部２１ａ、最小値検索部２２ａ、正負符号計算部２３ａ、及び行処理出力符号化部２４ａを有する行処理回路１５ａが設けられている。そして、列処理出力メモリ１３から出力され、行処理回路１５ａに入力される列処理情報は各６ｂｉｔで６つのデータ（３６ｂｉｔのデータ）を有し、行処理回路１５ａから行処理出力としての各５ｂｉｔで２つの絶対値及び２ｂｉｔで６つのコード情報（２２ｂｉｔのデータ）が行処理出力メモリ１２ａに出力される。
【００４５】
このため、従来よりも行処理出力メモリに出力される行処理情報を３８．９％削減することができ、行処理出力メモリのメモリ容量を削減することができる。したがって、半導体集積回路としての誤り訂正符号復号装置１の大きな占有領域をしめるメモリ領域を削減することができ、誤り訂正符号復号装置１のコストを低減することができる。
【実施例３】
【００４６】
次に、本発明の実施例３に係る誤り訂正符号復号装置について、図面を参照して説明する。図７は誤り訂正符号復号装置の行処理回路を示すブロック図である。本実施の誤り訂正符号復号装置は行処理回路以外実施例１と同一構成を有し、本実施例では、列処理出力メモリから出力され、行処理回路に入力される列処理情報を各６ｂｉｔで６つのデータとしている。
【００４７】
図７に示すように、誤り訂正符号復号装置の行処理回路１５ｂには、絶対値計算部２１ｂ、最小値検索部２２ｂ、及び正負符号計算部２３ｂが設けられている。
【００４８】
絶対値計算部２１ｂは、列処理出力メモリ１３から出力される各６ｂｉｔで６つのデータの列処理情報を入力し、その情報を各５ｂｉｔで６つの絶対値として計算する。最小値検索部２２ｂは、絶対値計算部２１ｂから出力される絶対値情報を入力し、その情報の最小値及び２番目に小さな値を求め、各５ｂｉｔで２つのデータとして行処理出力メモリ１２ｂに出力する。あわせて最小値に対応する入力を示す情報を３ｂｉｔのデータとして行処理出力メモリ１２ｂに出力する。
【００４９】
正負符号化計算部２３ｂは、列処理出力メモリ１３から出力される各６ｂｉｔで６つのデータの列処理情報を入力し、各１ｂｉｔで６つのデータとして計算し、その情報を行処理出力メモリ１２ｂに出力する。なお、列処理回路の構成は、実施例１と同様なので図示及び説明を省略する。
【００５０】
次に、誤り訂正符号復号装置の行処理出力メモリのメモリ容量について図８を参照して説明する。図８は誤り訂正符号復号装置の行処理出力メモリのメモリ容量を比較した図である。ここで、最小値検索部から出力される情報及び正負符号計算部から出力される情報を入力し、最小値と２番目に小さい値に正負の符号をつけ、各々の行処理入力データに対応した正の最小値、負の最小値、正の２番目に小さい値又は負の２番目に小さい値のいずれかを選択し、その情報を行処理出力メモリに出力する絶対値・符号付変換部を設けた場合を従来としている。また、行数をＡ行としている。
【００５１】
図８に示すように、従来では、１行当りの行処理出力メモリ容量は６ｂｉｔ×６＝３６ｂｉｔで、行処理出力メモリのメモリ容量が３６ｂｉｔ×Ａ＝３６Ａｂｉｔである。
【００５２】
一方、本実施例では、１行当りの行処理出力メモリ容量は（１ｂｉｔ×６）＋（５ｂｉｔ×２）＋３ｂｉｔ＝１９ｂｉｔで、行処理出力メモリ１２ｂのメモリ容量が１９ｂｉｔ×Ａ＝１９Ａｂｉｔであり、従来よりも４７．２％行処理出力メモリのメモリ容量を削減することができる。
【００５３】
上述したように、本実施例の誤り訂正符号復号装置では、絶対値計算部２１ｂ、最小値検索部２２ｂ、及び正負符号計算部２３ｂを有する行処理回路１５ｂが設けられている。そして、列処理出力メモリ１３から出力され、行処理回路１５ｂに入力される列処理情報は各６ｂｉｔで６つのデータ（３６ｂｉｔのデータ）を有し、行処理回路１５ｂから行処理出力としての各５ｂｉｔで２つの絶対値、最小値に対応する３ｂｉｔのデータ、及び１ｂｉｔで６つのデータ情報（１９ｂｉｔのデータ）が行処理出力メモリ１２ｂに出力される。
【００５４】
このため、従来よりも行処理出力メモリに出力される行処理情報を４７．２％削減することができ、行処理出力メモリのメモリ容量を削減することができる。したがって、半導体集積回路としての誤り訂正符号復号装置１の大きな占有領域をしめるメモリ領域を削減することができ、誤り訂正符号復号装置１のコストを低減することができる。
【００５５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５６】
例えば、実施例２及び３では列処理出力メモリから行処理回路に出力される情報を６ｂｉｔで６つのデータ（３６ｂｉｔ）構成にしているが、この構成に限定されるものではない。例えば、６ｂｉｔで３つのデータ（１８ｂｉｔ）構成などにしてもよい。
【００５７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  行処理情報、列処理情報、及び対数尤度比情報を記憶するメモリ部と、前記メモリ部に格納される６ｂｉｔで６つのデータを有する列処理情報を入力して各５ｂｉｔで６つの絶対値情報として計算する絶対値計算部と、前記絶対値計算部から出力される前記絶対値情報を入力して最小値及び２番目に小さな値を求め、各５ｂｉｔで２つのデータを行処理出力情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記６ｂｉｔで６つのデータを有する列処理情報を入力して各１ｂｉｔで６つのデータに計算する正負符号計算部と、前記最小値検索部から出力される最小値に対応する入力を示す３ｂｉｔのデータ及び前記正負符号計算部から出力される前記各１ｂｉｔで６つのデータを入力し、入力に対応する最小値或いは２番目に小さな値を選択するための１ｂｉｔのデータ及び正負の符号を選択するための１ｂｉｔのデータからなる各２ｂｉｔで６つのデータを生成し、行処理出力情報として前記メモリ部に出力する行処理出力符号化部とを有する行処理回路と、前記メモリ部に格納される各５ｂｉｔで２つのデータ及び各２ｂｉｔで６つのデータからなる２２ｂｉｔの前記行処理情報を入力して列処理の入力情報としての各６ｂｉｔで６つのデータに変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路とを具備する誤り訂正符号復号化装置。
【００５８】
（付記２）  行処理情報、列処理情報、及び対数尤度比情報を記憶するメモリ部と、前記メモリ部に格納される６ｂｉｔで６つのデータを有する列処理情報を入力して各５ｂｉｔで６つの絶対値情報として計算する絶対値計算部と、前記絶対値計算部から出力される前記絶対値情報を入力し、最小値及び２番目に小さな値を求めて各５ｂｉｔで２つのデータと最小値に対応する入力を示す３ｂｉｔのデータを行処理出力情報として前記メモリ部に出力する最小値検索部と、前記メモリ部に格納される前記６ｂｉｔで６つのデータを有する列処理情報を入力して各１ｂｉｔで６つのデータとして計算し、行処理出力情報として前記メモリ部に出力する行処理出力符号化部とを有する行処理回路と、前記メモリ部に格納される各５ｂｉｔで２つのデータ、入力を示す情報の３ｂｉｔのデータ、及び各１ｂｉｔで６つのデータからなる１９ｂｉｔの前記行処理情報を入力して列処理の入力情報としての各６ｂｉｔで６つのデータに変換する列処理入力復号化部と、前記列処理入力復号化部から出力される変換情報を選択出力する加算器入力選択部と、前記メモリ部に格納される前記対数尤度比情報及び前記加算器入力選択部から出力される前記変換情報を入力して加算処理し、列処理出力情報として前記メモリ部に出力する加算器とを有する列処理回路とを具備する誤り訂正符号復号化装置。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１に係る誤り訂正符号復号装置を示すブロック図。
【図２】本発明の実施例１に係る誤り訂正符号復号装置の行処理回路を示すブロック図。
【図３】本発明の実施例１に係る誤り訂正符号復号装置の列処理回路を示すブロック図。
【図４】本発明の実施例１に係る誤り訂正符号復号装置の復号処理を示すフローチャート。
【図５】本発明の実施例２に係る誤り訂正符号復号装置の行処理回路を示すブロック図。
【図６】本発明の実施例２に係る誤り訂正符号復号装置の行処理出力メモリのメモリ容量を比較した図。
【図７】本発明の実施例３に係る誤り訂正符号復号装置の行処理回路を示すブロック図。
【図８】本発明の実施例３に係る誤り訂正符号復号装置の行処理出力メモリのメモリ容量を比較した図。
【符号の説明】
【００６０】
１  誤り訂正符号復号装置
２  メモリ部
３  コントローラ
４  部分並列行処理回路部
５  部分並列列処理回路部
６  部分並列推定語計算回路部
７  パリティ検査
１１  入力尤度比メモリ
１２、１２ａ、１２ｂ  行処理出力メモリ
１３   列処理出力メモリ
１４   推定語メモリ
１５、１５ａ、１５ｂ  行処理回路
１６  列処理回路
１７  推定語計算回路
２１、２１ａ、２１ｂ  絶対値計算部
２２、２２ａ、２２ｂ  最小値検索部
２３、２３ａ、２３ｂ  正負符号計算部
２４、２４ａ  行処理出力符号化部
２５  列処理入力復号化部
２６  加算器入力選択部
２７  加算器
ＩＮ  入力信号
Ｎ１〜７  出力ノード
Ｏｕｔ１、Ｏｕｔ２  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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