(57)【要約】【課題】キックバック電圧によるフリッカー発生を低減する。【解決手段】液晶表示装置のゲート駆動チップ２１０において、シフトレジスタ２１２は、キャリー信号に応答してハイレベルのデータ値を順次にシフトさせて出力する。レベルシフタ２１４は、ハイレベルのデータ値に基づいて、外部から供給される第１電圧をレベルシフティングして出力する。出力バッファ２１６は、レベルシフティングされた第１電圧をバッファリングして遅延部２１８に出力する。遅延部は、バッファリングされた第１電圧を遅延させて、ゲートラインに出力する。これによって、キックバック電圧による表示特性不良を除去することができる。【選択図】    図７
2006154712.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルに具備される複数のゲートラインにゲート信号を出力するゲートライン駆動回路において、
キャリー信号に応答して、１ライン時間間隔でハイレベルのデータ値を順次にシフトさせ出力するシフトレジスタと、
前記ハイレベルのデータ値に基づいて、外部から供給される第１電圧をレベルシフティングするレベルシフタと、
前記レベルシフティングされた第１電圧をバッファリングして出力する出力バッファと、
前記バッファリングされた第１電圧を遅延させて前記ゲートラインに出力する遅延部と、
を含むことを特徴とするゲートライン駆動回路。
【請求項２】
前記第１ライン時間は、前記複数のゲートラインの数と１フレーム時間により定義されることを特徴とする請求項１記載のゲートライン駆動回路。
【請求項３】
前記遅延部は、インピーダンス素子であることを特徴とする請求項１記載のゲートライン駆動回路。
【請求項４】
前記遅延部は、電気的に接続されたゲートラインのインピーダンス値の２０％〜３０％を有するインピーダンス素子であることを特徴とする請求項１記載のゲートライン駆動回路。
【請求項５】
前記遅延部は、略２ｋΩの抵抗素子であることを特徴とする請求項１記載のゲートライン駆動回路。
【請求項６】
前記レベルシフティングされた第１電圧は、前記第１電圧より高いことを特徴とする請求項１記載のゲートライン駆動回路。
【請求項７】
前記第１電圧は３.３Ｖであり、前記バッファリングされた第１電圧は２０Ｖ〜４０Ｖであることを特徴とする請求項１記載のゲートライン駆動回路。
【請求項８】
複数のゲートライン、複数のデータライン、互いに隣接するゲートラインと互いに隣接するデータラインにより囲まれる領域に形成され前記ゲートライン及びデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素部を具備する表示パネルと、
前記データラインにデータ信号を出力するデータ駆動部と、
前記ゲートラインに遅延されたゲート信号を出力するゲート駆動部と、
を含むことを特徴とする表示装置。
【請求項９】
前記ゲート駆動部は、前記ゲート信号を遅延するためのインピーダンス素子を含むことを特徴とする請求項８記載の表示装置。
【請求項１０】
前記インピーダンス素子は、前記ゲート駆動部の出力端に接続されたゲートラインに対応して具備されることを特徴とする請求項９記載の表示装置。
【請求項１１】
前記インピーダンス素子は、前記ゲート駆動部の出力端に接続されたゲートラインのインピーダンス値の２０％〜３０％を有することを特徴とする請求項９記載の表示装置。
【請求項１２】
前記インピーダンス素子は、略２ｋΩの抵抗素子であることを特徴とする請求項９記載の表示装置。
【請求項１３】
前記ゲート駆動部と前記ゲートラインを電気的に接続するファンアウト部の長さは、ほぼ同じであることを特徴とする請求項８記載の表示装置。
【請求項１４】
複数のゲートライン、複数のデータライン、互いに隣接するゲートラインと互いに隣接するデータラインにより囲まれた領域に形成され前記ゲートライン及びデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素部を具備する表示パネルと、
前記データラインにデータ信号を出力するデータ駆動部と、
強制遅延されたゲート信号を出力するゲート駆動部と、
ほぼ同じ長さを有して前記ゲート駆動部の出力端と前記ゲートラインを電気的に接続するファンアウト部と、
を含むことを特徴とする表示装置。
【請求項１５】
複数のゲートライン、複数のデータライン、前記ゲートラインとデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素部を有する表示パネルを含む表示装置の駆動装置において、
前記データラインにデータ信号を出力するデータ駆動部と、
前記ゲートラインに遅延されたゲート信号を出力するゲート駆動部と、
を含むことを特徴とする表示装置の駆動装置。
【請求項１６】
複数のゲートライン、複数のデータライン、互いに隣接するゲートラインと互いに隣接するデータラインにより囲まれた領域に形成され前記ゲートライン及びデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された液晶キャパシタを有する表示パネルを含む表示装置の駆動方法において、
前記データラインにデータ信号を供給するステップと、
外部から提供されるキャリー信号に応答して、前記データ信号を前記液晶キャパシタに充電させるために、前記ゲートラインに遅延されたゲート信号を供給するステップと、
を含むことを特徴とする表示装置の駆動方法。
【請求項１７】
前記遅延されたゲート信号を供給するステップは、
前記キャリー信号に応答して、１ライン時間間隔でハイレベルのデータ値を順次シフトさせ出力するステップと、
前記出力されるハイレベルのデータ値に基づいて、外部から供給される第１電圧をレベルシフティングするステップと、
前記レベルシフティングされた第１電圧をバッファリングするステップと、
前記バッファリングされた第１電圧を遅延させ前記ゲートラインに供給するステップと、
を含むことを特徴とする請求項１６記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートライン駆動回路、これを有する表示装置、その駆動装置及び方法に関し、より詳細には、出力端に遅延手段を有するゲートライン駆動回路、これを有する表示装置、その駆動装置及び方法に関する。
【背景技術】
【０００２】
液晶表示装置は、２つの基板間に注入された異方性誘電率を有する液晶物質に、強度が調節された電界を印加して、液晶物質により透過される光量を調節することにより、所望する画像を得る表示装置である。液晶表示装置は、ゲート電極に印加されるゲート電圧によってデータラインを通じて液晶に伝達される信号電圧の大きさが制御され、このような可変的なデータ電圧は、液晶の分極状態をステップ的に変えるので、液晶表示装置でのグレイレベルを多様に表現できる。
【０００３】
液晶表示装置は、ソースドライブＩＣとこれを駆動するソースＰＣＢ、及びゲートドライブＩＣとこれを駆動するゲートＰＣＢで構成される。
【０００４】
最近、原価節減及び工程単純化のために、ソースドライブＩＣとゲートドライブＩＣは、出力チャネル数を増加させる。例えば、ＳＸＧＡ（６４２×３４２）級の解像度を有する液晶表示パネルに採用されるソースドライブＩＣは、３８４出力チャネルから６４２出力チャネルに増加させて、ＩＣの個数を１０個から６個に減らし、ゲートドライブＩＣは２５６出力チャネルから３４２出力チャネルに増加させて、ＩＣの個数を４個から３個に減らしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このような多チャネルＩＣの適用は、駆動ＩＣのファンアウト（ｆａｎ−ｏｕｔ）部の長さが増加するので、ファンアウト部の互いに異なる長さによりキックバック電圧の偏差が発生され、これによって表示特性に悪い影響を及ぼすという問題点がある。
又、液晶表示パネルのサイズが大きくなるほど、ゲート電圧の抵抗−キャパシタ（ＲＣ）遅延の増加に誘発されるキックバック電圧が増加して、位置に依存するフリッカーの発生が増加するという問題点がある。
【０００６】
本発明の目的は、このような従来の問題点を解決するためのものであって、本発明の目的は、駆動ＩＣのファンアウト部の長さが増加しても、キックバック電圧による表示特性の不良を解消するためのゲートライン駆動回路を提供することにある。
本発明の他の目的は、前記したゲートライン駆動回路を有する表示装置を提供することにある。
本発明の更に他の目的は、前記した表示装置の駆動装置を提供することにある。
本発明の更に他の目的は、前記した表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記した本発明の目的を実現するための一特徴による、表示パネルに具備される複数のゲートラインにゲート信号を出力するゲートライン駆動回路は、シフトレジスタ、レベルシフタ、出力バッファ、及び遅延部を含む。前記シフトレジスタは、キャリー信号に応答して、１ライン時間間隔でハイレベルのデータ値を順次にシフトさせ前記レベルシフタに出力する。前記レベルシフタは、前記ハイレベルのデータ値に基づいて、外部から供給される第１電圧をレベルシフティングして前記出力バッファに出力する。前記出力バッファは、前記レベルシフティングされた第１電圧をバッファリングして前記遅延部に出力する。前記遅延部は、前記バッファリングされた第１電圧を遅延させて（前縁及び後縁に勾配を生成させて）前記ゲートラインに出力する。
【０００８】
前記第１ライン時間は、前記複数のゲートラインの数と１フレーム時間により定義される。前記遅延部は、インピーダンス素子であることが好ましい。前記遅延部は、該遅延部に接続されたゲートラインのインピーダンス値の２０％〜３０％を有するインピーダンス素子であることが好ましい。前記遅延部は、略２ｋΩのインピーダンス値を有する。
【０００９】
前記した本発明の他の目的を実現するための一特徴による表示装置は、表示パネル、データ駆動部、及びゲート駆動部を含む。前記表示パネルは、複数のゲートライン、複数のデータライン、互いに隣接するゲートラインと互いに隣接するデータラインにより囲まれる領域に形成され前記ゲートライン及びデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素部を含む。前記データ駆動部は、前記データラインにデータ信号を出力する。前記ゲート駆動部は、前記ゲートラインに遅延されたゲート信号を出力する。
【００１０】
前記した本発明の他の目的を実現するための一特徴による表示装置は、表示パネル、データ駆動部、ゲート駆動部、及びパンアウト部を含む。前記表示パネルは、複数のゲートライン、複数のデータライン、互いに隣接するゲートラインと互いに隣接するデータラインにより囲まれた領域に形成され前記ゲートライン及びデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された画素部を具備する。前記データ駆動部は、前記データラインにデータ信号を出力する。前記ゲート駆動部は、遅延されたゲート信号を出力する。前記ファンアウト部は、ほぼ同じ長さを有して前記ゲート駆動部の出力端と前記ゲートラインを電気的に接続し、前記遅延されたゲート信号を前記ゲートラインに伝達する。
【００１１】
前記した本発明の更に他の目的を実現するための一特徴による表示装置の駆動装置は、複数のゲートライン、複数のデータライン、前記ゲートラインとデータラインに接続されたスイッチング素子及び前記スイッチング素子に接続された画素部を有する表示パネル、データ駆動部、及びゲート駆動部を含む。前記データ駆動部は、データラインにデータ信号を出力し、前記ゲート駆動部は、前記ゲートラインに遅延されたゲート信号を出力する。
【００１２】
前記した本発明の更に他の目的を実現するための一特徴による表示装置の駆動方法は、複数のゲートライン、複数のデータライン、互いに隣接するゲートラインと互いに隣接するデータラインにより囲まれた領域に形成され前記ゲートライン及びデータラインに接続されたスイッチング素子、及び前記スイッチング素子に接続された液晶キャパシタを有する表示パネルを含む表示装置の駆動方法において、前記データラインにデータ信号を供給するステップ、及び外部から提供されるキャリー信号に応答して、前記データ信号を前記液晶キャパシタに充電させるために、前記ゲートラインに遅延されたゲート信号を供給するステップを含む。
【００１３】
前記遅延されたゲート信号を供給するステップは、前記キャリー信号に応答して、１ライン時間間隔でハイレベルのデータ値を順次移動させ出力するステップ、前記出力されるハイレベルのデータ値に基づいて、外部から供給される第１電圧をレベルシフティングするステップ、前記レベルシフティングされた第１電圧をバッファリングするステップ、及び前記バッファリングされた第１電圧を強制遅延させ前記ゲートラインに供給するステップを含む。
【発明の効果】
【００１４】
このようなゲートライン駆動回路、これを有する表示装置、その駆動装置及び方法によると、ゲートライン駆動回路の出力端に前記ゲート信号を遅延させる遅延部を具備させることで、キックバック電圧による表示特性の不良を排除することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して、本発明をより詳細に説明する。
図１は、液晶表示素子の単位画素を説明するための回路図であり、図２及び図３は、ゲート電圧とデータ電圧との関係を説明するための波形図である。
図１及び図２を参照すると、データ電圧Ｖｄは、ｎ番目フレーム期間では、共通電極電圧Ｖｃｏｍに対して正極性の一定レベルを有して印加され、（ｎ＋１）番目フレーム期間では、共通電極電圧Ｖｃｏｍに対して負極性の一定レベルを有して印加され、（ｎ＋２）番目フレーム期間では、共通電極電圧Ｖｃｏｍに対して正極性の一定レベルを有して印加される。
【００１６】
ゲート電圧Ｖｇは、液晶表示パネルに形成されたスイッチング素子ＴＦＴをターンオン又はターンオフさせるために、ゲートラインＧＬに印加される。
しかし、液晶表示パネルの駆動時、データ電圧Ｖｄによって実際に液晶に印加される電圧は、図３のような波形の電圧である。
【００１７】
図３を参照すると、ｎ番目フレーム期間において、スイッチング素子ＴＦＴにゲート電圧Ｖｇが印加されると、画素電圧に第１キックバック電圧ΔＶｐ１の電圧シフトが生じる。ｎ番目フレーム期間の電圧シフトは、データラインを通じて供給されるデータ電圧と液晶層に印加される電圧間の差電圧である。
【００１８】
又、（ｎ＋１）番目フレーム期間において、スイッチング素子ＴＦＴにゲート電圧Ｖｇが印加されると、画素電圧に第２キックバック電圧ΔＶｐ２の電圧シフトが生じる。（ｎ＋１）番目フレーム期間の電圧シフトは、データラインＤＬを通じて供給されるデータ電圧と液晶層に印加される電圧間の差電圧である。第２キックバック電圧ΔＶｐ２は、第１キックバック電圧ΔＶｐ１より大きい。
【００１９】
図４は、図３に図示されたキックバック電圧により誘発される表示特性不良を説明するための平面図であり、図５は、ロー方向（行方向）のゲートラインに順次に印加されるゲート電圧を説明するための波形図である。
図４及び図５を参照すると、ゲートライン駆動回路からゲート電圧が出力されると、液晶表示パネルのカラム方向（列方向）領域に対応するキックバック電圧やロー方向領域に対応するキックバック電圧は、位置により大きな差が生じることを示している。
【００２０】
即ち、ゲートドライバ部２０に近接する液晶表示パネル３０の左側カラム方向領域で、ゲートライン駆動回路のファンアウト部の長さが相対的に短い画素のキックバック電圧Ｖｋは相対的に最も大きく、ファンアウト部の長さが相対的に長い画素のキックバック電圧Ｖｋは相対的に小さい。従って、液晶表示パネル３０の同じカラム方向の画素のうちでも、ファンアウト部の長さによってキックバック電圧の大きさの差は大きい。
【００２１】
又、液晶表示パネル３０のロー方向領域のうち、左側領域に対応する画素のキックバック電圧が最も大きく、右側領域に対応する画素のキックバック電圧が最も小さい。従って、液晶表示パネル３０の左側部と右側部とにおいても、キックバック電圧の大きさは差が大きい。
【００２２】
このように、液晶表示パネルの同じカラムの画素に対しても、ファンアウト部の長さによってキックバック電圧の差が大きく、液晶表示パネルの左側部のキックバック電圧と右側部のキックバック電圧の差が大きいので、液晶表示パネルの位置により相違するキックバック電圧によって、液晶のＲＭＳ（Ｒｏｏｔ  Ｍｅａｎｓ  Ｓｑｕａｒｅ）電圧が異なる。本発明によれば、このような問題点を回避することができる。
【００２３】
（実施例１）
図６は、本発明の一実施例による液晶表示装置を説明するためのブロック図である。
図６を参照すると、本発明の一実施例による液晶表示装置は、ソースドライバ部１００、ゲートドライバ部２００、及び液晶表示パネル３００を含む。
ソースドライバ部１００は、複数のソース駆動チップ１１０を含み、複数のデータ電圧を液晶表示パネル３００に供給する。複数のソース駆動チップ１１０は、液晶表示パネル３００の周辺領域に集積されることもでき、別のフレキシブル印刷回路基板（ＦＰＣＢ）に搭載されることもできる。
【００２４】
ゲートドライバ部２００は、複数のゲートライン駆動回路（又は、ゲート駆動チップ）２１０を含み、複数のゲート電圧を液晶表示パネル３００に順次に供給する。本発明においては、ゲート電圧が意図的に遅延されるが、この点については、図７に関連して詳細に説明する。複数のゲート駆動チップ２１０は、液晶表示パネル３００の周辺領域に集積されることもでき、別のフレキシブル印刷回路基板に搭載されることもできる。
【００２５】
液晶表示パネル３００は、複数のゲートラインＧＬ、複数のデータラインＤＬ、互いに隣接するゲートラインＧＬと互いに隣接するデータラインＤＬにより囲まれる領域に形成されたスイッチング素子ＴＦＴ、スイッチング素子ＴＦＴに電気的に接続された液晶キャパシタＣｌｃ、及びスイッチング素子ＴＦＴに電気的に接続されたストレージキャパシタＣｓｔを含む。
【００２６】
動作時、ゲートラインＧＬは、ゲート電圧をスイッチング素子ＴＦＴに伝達する。データラインＤＬは、データ電圧をスイッチング素子ＴＦＴに伝達する。液晶キャパシタＣｌｃは、ゲート電圧に基づいてターンオンされるスイッチング素子ＴＦＴを介して、データ電圧を充電する。ストレージキャパシタＣｓｔは、ターンオンされたスイッチング素子ＴＦＴを経由して提供されるデータ電圧を保持し、スイッチング素子ＴＦＴのターンオフ期間に、充電されたデータ電圧を液晶キャパシタＣｌｃに提供する。
【００２７】
図７は、図６に図示されたゲートライン駆動回路を説明するためのブロック図であり、図８は、図７に図示されたゲートライン駆動回路から出力されるゲート電圧を説明するための波形図である。
図６〜図８を参照すると、本発明によるゲートライン駆動回路（又は、ゲート駆動チップ）２１０は、シフトレジスタ２１２、レベルシフタ２１４、出力バッファ２１６、及び遅延部２１８を含み、液晶表示パネル３００に具備される複数のゲートラインＧＬに、遅延部２１８により、強制的に前縁及び後縁が勾配を持つように遅延されたゲート電圧を順次に供給する。
【００２８】
シフトレジスタ２１２は、垂直開始信号ＳＴＶ又はキャリー信号ＣＡＲＲＹ  ＩＮとゲートクロックＧＡＴＥ  ＣＬＫに応答して、１ライン時間間隔（１ライン時間毎）でハイレベルのデータ値を順次に移動させて、レベルシフタ２１４に出力する。ゲート駆動チップが一番目ゲートラインを含むゲートラインＧＬに電気的に接続されると、シフトレジスタ２１２は、外部から提供される垂直開始信号ＳＴＶとゲートクロックＧＡＴＥ  ＣＬＫに基づいて動作する。ゲート駆動チップが、残りのゲートラインＧＬに電気的に接続されると、シフトレジスタ２１２は、前段のゲート駆動チップから提供されるキャリー信号ＣＡＲＲＹとゲートクロックＧＡＴＥ  ＣＬＫに基づいて動作する。
【００２９】
レベルシフタ２１４は、シフトレジスタ２１２から供給されるハイレベルのデータ値に基づいて、外部から供給される第１電圧（ゲートオン電圧Ｖｏｎ）をレベルシフティング、即ち、レベルアップさせて出力バッファ２１６に出力する。ゲートオン電圧Ｖｏｎは、スイッチング素子ＴＦＴをターンオンさせるために供給される。
出力バッファ２１６は、レベルシフティングされたゲートオン電圧Ｖｏｎをバッファリングして、遅延部２１８に出力する。
【００３０】
遅延部２１８は、バッファリングされたゲートオン電圧Ｖｏｎを遅延させて、ゲートラインＧＬに順次に出力する。遅延部２１８により、ゲートオン電圧の上昇時間が相対的に遅延され、下降時間も相対的に遅延される。互いに隣接するゲート電圧は、上昇時間と下降時間が重畳していてもよい。前記したゲート電圧の重畳による悪影響が生じる場合は、該悪影響を除去するために、本発明によるゲート駆動チップ２１０は、別の出力イネーブル信号ＯＥの供給を受けることが好ましい。
【００３１】
遅延部２１８は、ゲートラインＧＬの数だけ具備される複数のインピーダンス素子を含む。インピーダンス素子は、抵抗が好ましい。該抵抗と浮遊容量（不図示）等により、ＲＣ遅延回路を構成する。各抵抗のインピーダンス値は互いに異なるように設定されることもでき、同様に設定されることもできる。
【００３２】
各抵抗のインピーダンス値が互いに異なるように設定される場合、中間チャネルに対応するインピーダンス値が最も大きく、外郭チャネルに対応するインピーダンス値は小さいことが好ましい。
各抵抗のインピーダンス値が同様に設定される場合、抵抗のインピーダンス値は、一種のロードとして作用するゲートラインＧＬのインピーダンス値の２０％〜３０％である。遅延部は、略２ｋΩのインピーダンス値を有することが好ましい。
【００３３】
図９は、図６に図示された単位画素に印加されるゲート電圧とデータ電圧を説明するための波形図である。
図６及び図９を参照すると、データ電圧Ｖｄはｎ番目フレーム期間において、共通電極電圧Ｖｃｏｍからみて正極性の一定レベルを有して印加され、（ｎ＋１）番目フレーム期間において、共通電極電圧Ｖｃｏｍからみて負極性の一定レベルを有して印加され、（ｎ＋２）番目フレーム期間において、共通電極電圧Ｖｃｏｍからみて正極性の一定レベルを有して印加される。
【００３４】
ゲート電圧Ｖｇは、液晶表示パネル３００に形成された複数のゲートラインＧＬの数と１フレーム時間により定義される１ライン時間の間、アクティブレベルとなって印加される。例えば、液晶表示パネル３００が６４２×３４２の解像度を有し、１フレーム時間は１６．７ｍｓ（＝１／６０）であれば、ゲート電圧Ｖｇがアクティブレベルとなる時間は、略４８．８ｎｓ（＝１６．７ｍｓ／３４２）である。
【００３５】
しかし、液晶表示パネル３００の駆動時、データ電圧Ｖｄによって実際に液晶に印加される電圧は、図１０の実線ような波形の電圧である。
図１０は、図９に図示されたゲート電圧により液晶層に印加されるデータ電圧を説明するための波形図である。
【００３６】
図１０を参照すると、ｎ番目フレーム期間に、スイッチング素子ＴＦＴに印加されるゲート電圧は、遅延部２１８によって強制的に遅延された信号なので、画素電圧の電圧シフトは図３の例に対比して相対的に大きい第３キックバック電圧ΔＶｐ３である。すなわち、遅延されたゲート電圧がスイッチング素子ＴＦＴに印加されることによって、液晶キャパシタの充電率が相対的に低くなり、これによってキックバック電圧が上昇する。ｎ番目フレーム期間での電圧シフトは、データラインＤＬを通じて供給されるデータ電圧と液晶層に印加される電圧との間の差電圧である。
【００３７】
又、（ｎ＋１）番目フレーム期間において、スイッチング素子ＴＦＴに印加されるゲート電圧Ｖｄは、遅延部２１８により強制的に遅延された信号なので、画素電圧の電圧シフトは、図３の例に対比して相対的に小さい第４キックバック電圧ΔＶｐ４である。（ｎ＋１）番目フレーム期間での電圧シフトは、データラインＤＬを通じて供給されるデータ電圧Ｖｄと液晶層に印加される電圧との間の差電圧である。その結果、第４キックバック電圧ΔＶｐ４は、第３キックバック電圧ΔＶｐ３レベルとほぼ同じになり、従来例に比べて差が小さくなる。
【００３８】
図１１は、本発明の一実施例によって改善されたキックバック電圧を説明するための液晶表示装置の平面図であり、図１２は、図１１に図示された任意のゲートラインに印加されるゲート電圧を説明するための波形図である。
図１１及び図１２を参照すると、ゲート駆動チップ２１０で強制遅延されたゲート電圧が出力されるので、液晶表示パネル３００のカラム方向領域に対応するキックバック電圧Ｖｋやロー方向領域に対応するキックバック電圧Ｖｋは、図４と比較する時、位置によって大きな差が現れない。
【００３９】
即ち、ゲートドライバ部２００に近接する液晶表示パネル３００の左側カラム方向領域でゲート駆動チップ２１０のファンアウト部の長さが相対的に短い画素のキックバック電圧Ｖｋの大きさや、ファンアウト部の長さが相対的に長い画素のキックバック電圧Ｖｋの大きさは、図４と比較する時、ほぼ均一である。
従って、液晶表示パネル３００の同じカラム方向の画素のうちでも、ファンアウト部の長さの差が大きくても、キックバック電圧Ｖｋの大きさの差をほぼ均一にすることができる。
【００４０】
又、液晶表示パネル３００のロー方向領域のうち、左側領域に対応する画素のキックバック電圧Ｖｋと右側領域に対応する画素のキックバック電圧Ｖｋはほぼ同一である。従って、液晶表示パネル３００の左側部に対応するキックバック電圧の大きさと右側部に対応するキックバック電圧の大きさは、その差をほぼ均一にすることができる。
【００４１】
このように、液晶表示パネルのカラム方向の位置によるキックバック電圧の差を小さくして、液晶のカラム方向の位置に無関係にＲＭＳ電圧を均一にすることができ、互いに隣接するカラム領域の輝度も均一に維持することができる。
又、液晶表示パネルのロー方向の位置によるキックバック電圧の差も小さくすることができるので、液晶のロー方向の位置に無関係にＲＭＳ電圧を均一にすることができ、互いに隣接するロー領域の輝度も均一に維持することができる。
【００４２】
（実施例２）
図１３は、本発明の他の実施例による液晶表示装置を説明するためのブロック図であり、図１４は、図１３に図示されたゲート駆動チップとゲートラインを接続するファンアウト部を概略的に説明するための平面図である。
図１３及び図１４を参照すると、本発明の他の実施例による液晶表示装置は、ソースドライバ部４００、ゲートドライバ部５００、及び液晶表示パネル６００を含む。
【００４３】
ソースドライバ部４００は、複数のソース駆動チップ４１０を含み、複数のデータ電圧を液晶表示パネル６００に供給する。
ゲートドライバ部５００は、複数のゲート駆動チップ５１０を含み、複数のゲート電圧を液晶表示パネル６００に順次に供給する。ゲート駆動チップの出力端と該当するゲートラインＧＬを接続するファンアウト部の経路は均一に形成される。
【００４４】
即ち、ゲート駆動チップ５１０の中間チャネルに対応するファンアウト部の長さは、一番目チャネル又は最終番目チャネルに対応するファンアウト部の長さと同様に形成される。これによって、一番目チャネル及び最終番目チャネルに対応するファンアウト部は直線形態である反面、中間チャネルに対応するファンアウト部は曲線形態、歯波形態、又はパルス波形態等のような多様な形状で形成される。
【００４５】
前記したファンアウト部は、液晶表示パネル６００のアレイ基板上にゲートラインＧＬが形成される時、アレイ基板の周辺領域に形成されることが好ましい。勿論、前記したファンアウト部は、別のフレキシブル印刷回路基板上に形成することもできる。フレキシブル印刷回路基板には導電性経路が形成され、ゲート駆動チップ５１０を搭載する。フレキシブル印刷回路基板は、液晶表示パネル６００のゲートラインＧＬとゲート駆動チップ５１０を電気的に接続する。
【００４６】
液晶表示パネル６００は、複数のゲートラインＧＬ、複数のデータラインＤＬ、互いに隣接するゲートラインＧＬと互いに隣接するデータラインＤＬにより囲まれる領域に形成されるスイッチング素子ＴＦＴ、スイッチング素子ＴＦＴに電気的に接続された液晶キャパシタＣｌｃ、及びスイッチング素子ＴＦＴに電気的に接続されたストレージキャパシタＣｓｔを含む。
【００４７】
動作時、ゲートラインＧＬは、先の実施形態に関連して説明したように、強制遅延されたゲート電圧をスイッチング素子ＴＦＴに伝達する。データラインＤＬは、データ電圧をスイッチング素子ＴＦＴに伝達する。液晶キャパシタＣｌｃは、強制遅延されたゲート電圧に基づいてターンオンされるスイッチング素子ＴＦＴを介して、データ電圧Ｖｄにより充電さる。ストレージキャパシタＣｓｔは、ターンオンされたスイッチング素子ＴＦＴを経由して提供されるデータ電圧を保持し、スイッチング素子ＴＦＴのターンオフ区間の間に充電されたデータ電圧を液晶キャパシタＣｌｃに提供する。
【００４８】
前記した本発明の一実施例では、キックバック電圧の偏差を減らすために、ゲート駆動チップの出力端に数ｋΩ程度の抵抗素子を形成して、ゲート駆動チップから出力されるゲート電圧を強制的に遅延させて該当ゲートラインに印加することを説明した。
又、前記した本発明の他の実施例では、キックバック電圧の偏差を減らすために、ゲート駆動チップの出力端と該当ゲートラインを接続するファンアウト部の経路を実質的に同様にファンアウト部の抵抗値を補償することにより、表示特性を向上させることを説明した。
【００４９】
前記した本発明の一実施例と他の実施例は、互いに異なる液晶表示装置に独立的に具現されることもでき、一つの液晶表示装置に同時に具現されることもできる。例えば、本発明の他の実施例を実現するために、前記したファンアウト部のパターンは、アレイ基板の周辺領域やフレキシブル印刷回路基板に形成される。しかし、限定されたサイズの周辺領域やフレキシブル印刷回路基板（ＦＰＣＢ）上にファンアウト部のパターンの長さをほぼ同様に形成することは困難な場合があるので、一実施例と他の実施例を一つの液晶表示装置に実現することが好ましい。
【００５０】
図１５は、同一カラム方向の画素で感じる比較例のキックバック電圧と第１及び第２実施例のキックバック電圧を説明するための波形図である。ここで、第１キックバック電圧カーブＣｕｒｖｅ−Ｉは、比較例によるゲート電圧に対応するキックバック電圧を示し、第２キックバック電圧カーブＣｕｒｖｅ−ＩＩは、第１実施例又は第２実施例によるゲート電圧に対応するキックバック電圧を示す。前記した第１実施例は、ゲート電圧を強制的に遅延させた例であり、前記した第２実施例は、ファンアウト部の長さを同様に形成させた例である。
【００５１】
図１５から分かるように、ゲート電圧を正常的に印加する場合には、最短経路を有するファンアウト部に対応する画素では、キックバック電圧が最大である反面、最長回路を有するファンアウト部に対応する画素ではキックバック電圧が最小である。
しかし、ゲート電圧を強制的に遅延させるか、又は、ファンアウト部の経路をほぼ同様に形成すると、同一カラム方向で配列された画素で感じるキックバック電圧は、ほぼ同じであることを確認できる。
【産業上の利用可能性】
【００５２】
以上で説明したように、本発明によると、ゲート駆動チップの複数の出力端に大きい抵抗を形成して、該抵抗値だけ信号を強制遅延させることにより、同一データラインに対応する複数のゲートラインでほぼ同じ時間に有効なゲート電圧になるので、キックバック電圧を減らすことができ、これにより、輝度差を最小化することができる。
【００５３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】液晶表示素子の単位画素を説明するための回路図である。
【図２】本発明の比較例によるゲート電圧とデータ電圧との関係を説明するための波形図である。
【図３】本発明の比較例によるゲート電圧とデータ電圧との関係を説明するための波形図である。
【図４】図３に図示されたキックバック電圧により誘発される表示特性不良を説明するための説明図である。
【図５】ロー方向のゲートラインに順次に印加されるゲート電圧を説明するための波形図である。
【図６】本発明の一実施例による液晶表示装置を説明するためのブロック図である。
【図７】図６に図示されたゲートライン駆動回路を説明するためのブロック図である。
【図８】図７に図示されたゲートライン駆動回路で出力されるゲート電圧を説明するための波形図である。
【図９】図６に図示された単位画素に印加されるゲート電圧とデータ電圧を説明するための波形図である。
【図１０】図９に図示されたゲート電圧により液晶層に印加されるデータ電圧を説明するための波形図である。
【図１１】本発明の一実施例によって改善されたキックバック電圧を説明するための液晶表示装置の平面図である。
【図１２】図１１に図示された任意のゲートラインに印加されるゲート電圧を説明するための波形図である。
【図１３】本発明の他の実施例による液晶表示装置を説明するためのブロック図である。
【図１４】図１３に図示されたゲートライン駆動回路とゲートラインを接続するファンアウト部を概略的に説明するための平面図である。
【図１５】同一カラム方向の画素で感じる比較例のキックバック電圧と第１及び第２実施例のキックバック電圧を説明するための波形図である。
【符号の説明】
【００５５】
１００    ソースドライバ部
１１０    ソース駆動チップ
２００    ゲートドライバ部
２１０    ゲート駆動チップ
２１２    シフトレジスタ
２１４    レベルシフタ
２１６    出力バッファ
２１８    遅延部
３００    液晶表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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