(57)【要約】【課題】  半導体装置の製造方法とその方法で製造した半導体装置に関し、微細な素子であるフィン型チャネルＦＥＴを含む半導体装置を高い精度で製造でき、しかも、安価に提供することが可能な製造工程設計（プロセスインテグレーション）及び素子構造を開示しようとする。【解決手段】  ＳＯＩ基板１のシリコン層上に細線状の多結晶シリコン膜を形成し、全面にＳｉＮ膜を形成し、ＳｉＮ膜を異方性エッチングして細線状の多結晶シリコン膜の側面にサイドウォール１４Ｗを形成し、サイドウォール１４Ｗをマスクとして下地である前記シリコン層をエッチングして正確な間隔をおいて相対向するフィン型チャネル層を形成する。【選択図】        図１３
2006196617.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層上に細線状マスク膜を形成する工程と、
前記マスク膜を含む全面にサイドウォール材料膜を成膜する工程と、
サイドウォール材料膜を異方性エッチングして前記細線状マスク膜の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして下地である前記シリコン層をエッチングして相対向するフィン型チャネル層を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
相対向するフィン型チャネル層の幅を第２のマスク膜であるサイドウォールの厚さを選択して制御すること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
請求項１記載の方法で製造された相対向するフィン型チャネル層を共通に接続するゲート電極と、
該ゲート電極に規制されて相対向するフィン型チャネル層にそれぞれ形成されたソース領域及びドレイン領域と、
該各ソース領域を共通に接続するソース電極及び各ドレイン領域を共通に接続するドレイン電極と
を備えてなるフィン型チャネルＦＥＴが含まれてなることを特徴とする半導体装置。
【請求項４】
請求項３記載のフィン型チャネルＦＥＴが偶数個配設されてなること
を特徴とする請求項３記載の半導体装置。
【請求項５】
閾値電圧を異にする複数のフィン型チャネルＦＥＴが配設されてなること
を特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン（ｆｉｎ）型チャネルＦＥＴを含む半導体装置の製造方法とその方法で製造した半導体装置に関する。
【背景技術】
【０００２】
大規模半導体集積回路に於いては、微細化と高速化が進行しつつあり、従って、それを構成するＦＥＴの微細化について種々な研究及び開発が試みられている。現在の主流は、バルク基板に於ける表面チャネルを利用するプレーナー型ＭＯＳＦＥＴであって、その素子間分離にはＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法が多用されている。
【０００３】
然しながら、近年、ＭＯＳＦＥＴには、微細、低消費電力、低コストである新しいトランジスタ構造の開発が期待されていて、特に、４５ｎｍノード以降では、例えば、薄いシリコン層を絶縁分離した完全空乏型のＦＥＴや、３次元構造の例えばフィン型チャネルＦＥＴなどのいわゆるマルチゲート型ＦＥＴが注目されている。
【０００４】
従来のプレーナ型ＭＯＳＦＥＴの微細化に関する問題点としては、ゲート長の縮小に伴うショートチャネル効果の抑制が困難なことである。また、微細化に伴う素子ばらつきの増大も深刻な問題になっている。
【０００５】
低消費電力化に関する問題としては、ショートチャネル効果及び不純物分布を制御する困難性が増していて、また、ゲート絶縁膜の薄膜化などが重なって、スタンバイ時のリーク電流が増大する傾向にある。
【０００６】
コストに関する問題点としては、素子分離、ゲート形成などの面で、ますます複雑で精緻なプロセスが必要とされるようになり、しかも、それに必要な製造装置も大変高価なものとなりつつある。
【０００７】
前記したような問題を解消する為の方法として、マルチゲート型ＦＥＴが種々と提案されている。
【０００８】
マルチゲート型ＦＥＴに於いては、チャネルを３次元的な立体構造とすることに依り、実効的なチャネル幅Ｗを大きく採ることができるので、単位面積当たりのイオンを増加させることが可能である。
【０００９】
マルチゲート型ＦＥＴの一つであるフィン型チャネルＦＥＴは、ＳＯＩ基板上に、例えば、幅１０ｎｍ、高さ２０ｎｍのフィン状チャネル層を形成し、その両側面にゲート電極を設けた構造になっていて、フィン状チャネル層の幅が１０ｎｍ程度と薄い為、ショートチャネル効果の抑制に有効である。
【００１０】
ところが、フィン型チャネルＦＥＴでは、ウェーハ面内で幅３０ｎｍ以下の細線構造が必要となる為、従来のリソグラフィ技術で精度良く加工することは困難であり、そして、フィン状のチャネルに於ける幅にばらつきを生じた場合には、閾値電圧がばらつくことになる。
【００１１】
また、フィン型チャネルＦＥＴでは、チャネル幅が小さいので、不純物分布のばらつき等の物理的な揺らぎによる回路全体の性能劣化を抑止することも、ますます困難になるのであるが、未解決の状態にある。
【００１２】
更にまた、単位面積当たりの素子数が増加した場合、当然、隣接素子の間隔は小さくなるから、局所的な素子特性の均一性を確保することが困難になる。例えば、リソグラフィに於ける近接効果、加工や成膜の局所的な寸法や内部ストレスの揺らぎに依って、ＳＲＡＭなど対称性が高い集積回路のバランスが崩れるなどの問題を発生する。
【００１３】
何れにしても、従来のフィン型チャネルＦＥＴを製造する場合に於いて、フィン型チャネル層の製造方法及び構造に問題があり、微細な構造を高い精度で実現することは困難である（例えば、特許文献１を参照。）。
【特許文献１】特開２００４−１２８１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明では、微細な素子であるフィン型チャネルＦＥＴを含む半導体装置を高い精度で製造でき、しかも、安価に提供することが可能な製造工程設計（プロセスインテグレーション）及び素子構造を開示しようとする。
【課題を解決するための手段】
【００１５】
本発明に依る半導体装置の製造方法とその方法で製造した半導体装置に於いては、シリコン層上に細線状マスク膜を形成する工程と、前記マスク膜を含む全面にサイドウォール材料膜を成膜する工程と、サイドウォール材料膜を異方性エッチングして前記細線状マスク膜の側面にサイドウォールを形成する工程と、前記サイドウォールをマスクとして下地である前記シリコン層をエッチングして相対向するフィン型チャネル層を形成する工程とが含まれてなることが基本になっている。
【発明の効果】
【００１６】
前記手段を採ることに依り、寸法的及び性能的にばらつきが小さく、しかも、微細化されたフィン型チャネルＦＥＴを低コストで集積化した半導体装置を実現することができ、この種の半導体装置の性能を向上させることが可能になった。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置を構成するフィン型チャネルＦＥＴは、一対のフィン型チャネル層をもち、１個のトランジスタとして動作するダブルフィン型チャネルＦＥＴであって、ダブルフィン型チャネル層は精度が高い細線形状を成し、高い集積性をもつ回路パターンを実現することができる。
【００１８】
従って、従来のフィン型チャネルＦＥＴを高集積化した場合に於ける特性ばらつきを半分以下に抑えることが可能となる。
【００１９】
２本の細線状をなすフィン型チャネル層を用いて１個のＦＥＴにしているので、通常の１枚のフィン型チャネル層を用いたＦＥＴに比較し、フィン型チャネル層の高さは単純計算では半分にすることができるから、高さ方向の平坦性を改善することができる。
【００２０】
また、本発明の製造方法で作製された二つのフィン型チャネルＦＥＴで一つのＦＥＴを構成することで、隣接ＦＥＴ間の寸法的なばらつき、及び、性能上のばらつきはないとして良い。
【００２１】
図１は本発明に依る半導体装置を表す要部切断斜面図であり、図に於いて、２はシリコンバルクからなる基板（図示せず）上に形成されたＳｉＯ2 からなる絶縁層、３はシリコンからなるフィン型チャネル層、５はＳｉＮ膜或いはＳｉＯ2 膜からなるキャップ膜、６は各フィン型チャネル層と略直交する方向に横切って配置された例えば多結晶シリコン或いは金属シリサイドからなるゲート電極、７はソース領域、８はドレイン領域、９はゲート電極の側壁に形成された例えばＳｉＯ2 のような絶縁膜で形成されたサイドウォールをそれぞれ示している。尚、ゲート絶縁膜は図２及び図５以外では図示を省略する。
【００２２】
図２は図１に見られる半導体装置を表す要部切断平面図であり、図３は図２中の線Ｘ１−Ｘ１で切断した要部切断側面図、図４は図２中の線Ｘ２−Ｘ２で切断した要部切断側面図、図５は図２中の線Ｙ１−Ｙ１で切断した要部切断側面図、図６は図２中の線Ｙ２−Ｙ２で切断した要部切断側面図である。尚、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、そして、４はゲート絶縁膜を示す。
【００２３】
図７乃至図１３はダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、各図は図２に見られる線Ｘ１−Ｘ１又は線Ｘ２−Ｘ２の延在方向に見た図である。
【００２４】
図７参照
（１）
ＣＶＤ法を適用することに依り、ＳＯＩ基板１のシリコン層上に厚さ３ｎｍのＳｉＯ2 膜１１を形成し、その上に厚さ６０ｎｍ程度の多結晶シリコン膜１２を形成する。尚、ＳＯＩ基板１はシリコンバルク基板に代替しても良い。
【００２５】
図８参照
（２）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、多結晶シリコン膜１２をエッチングする為のマスクとなるレジスト膜１３を形成する。
【００２６】
（３）                                                                            ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を適用することに依り、レジスト膜１３をマスクとして多結晶シリコン膜１２のエッチングを行って素子領域をパターンを画定する。この多結晶シリコン１２の短手方向の幅は、ダブルフィン型チャネルＦＥＴに於ける相対向するフィン型チャネル層間の距離を定めるものである。尚、以下のＲＩＥ法に依るエッチング工程で、シリコン系のエッチングには、エッチングガスとしてＨＢｒを、また、ＳｉＮ系及びＳｉＯ2 系のエッチングには、エッチングガスとしてＣＦ4 をそれぞれ用いることにする。
【００２７】
図９参照
（４）
工程（２）で形成したレジスト膜１３を除去した後、ＣＶＤ法を適用することに依り、厚さ４０ｎｍのＳｉＮ膜１４を形成する。尚、ＳｉＮ膜１４はＳｉＯ2 膜に代替しても良い。
【００２８】
図１０参照
（５）
異方性エッチングが可能なＲＩＥ法を適用することに依り、ＳｉＮ膜１４をエッチングして多結晶シリコン膜１２の側壁にサイドウォール１４Ｗを形成する。尚、サイドウォール１４Ｗはフィン型チャネル層を形成する為のマスクとして用いられ、また、その平面パターンは帯状に形成された素子領域である多結晶シリコン膜１２の周囲を縁取って取り巻くような形状になる。
【００２９】
図１１参照
（６）
ＲＩＥ法を適用することに依り、サイドウォール１４ＷをマスクとしてＳｉＯ2 膜１１及びＳＯＩ基板１に於けるシリコン層のエッチングを行う。このエッチングに依って、サイドウォール１４Ｗを形成した際に用いた多結晶シリコン膜１２もエッチングされて膜厚は減少する。
【００３０】
図１２参照
（７）
エッチングを継続して、多結晶シリコン膜１２を完全に除去し、下地のＳｉＯ2 膜１１及びＳＯＩ基板１に於けるシリコン層をエッチングする。
【００３１】
図１３参照
（８）
エッチングを継続して、ＳＯＩ基板１に於けるＳｉＯ2 層に浅く入り込む程度のエッチングを行って素子間など所要箇所の絶縁分離を確保する。これに依って、単結晶シリコンからなるフィン型チャネル層３の形成を完了する。ところで、図１１乃至図１３を用いて説明した工程に於いて、多結晶シリコン膜１２とＳＯＩ基板１のシリコン層とを一括してエッチングする領域と、ＳＯＩ基板１のシリコン層のみをエッチングする領域とでは、ＳＯＩ基板１のＳｉＯ2 膜の高さが異なって形成される。図１３では、これをｈで示してある。尚、フィン型チャネル層３に於ける相対向する部分の間隔はサイドウォール１４Ｗの厚さを適宜に選択することで調整することが可能である。また、図１３に見られるサイドウォール１４Ｗは、図１について説明したキャップ膜５と同じものと考えて良い。更にまた、前記工程では、チャネルドーピングについて触れていないが、フィン型チャネルＦＥＴでは、チャネルドーピングは原則的に不要である。然しながら、必要あれば、サイドウォール１４ＷやＳｉＯ2 膜１１からなるキャップ膜が存在していても、斜めイオン注入などの手段を採ることで実現することが可能である。
【００３２】
前記のようにして形成されたフィン型チャネル層３に於ける相対向する部分の間隔は多結晶シリコン膜１２の幅で規定されていたのであるから、精密に一定の間隔が維持されていることは云うまでもない。
【実施例１】
【００３３】
図１４乃至図２３は本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図であり、何れの図に於いても、（Ａ）は要部切断平面を、そして、（Ｂ）は（Ａ）に於ける線Ｘ−Ｘに沿って切断した要部切断側面をそれぞれ表している。また、図１乃至図１３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３４】
図１４参照
（１）
ＣＶＤ法を適用することに依り、ＳＯＩ基板１のシリコン層上に厚さ３ｎｍのＳｉＯ2 膜１１を形成し、その上に厚さ６０ｎｍの第１のマスク膜となる多結晶シリコン膜１２を形成する。
【００３５】
図１５参照
（２）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、多結晶シリコン膜１２上に多結晶シリコン膜１２をエッチングする際のマスクとなる第２のマスク膜である細線状のレジスト膜１３を形成する。
【００３６】
図１６参照
（３）
ＲＩＥ法を適用することに依り、レジスト膜１３をマスクとして多結晶シリコン膜１２のエッチングを行って細線状の素子領域パターンを画定する。
【００３７】
図１７参照
（４）
レジスト膜１３を剥離してから、ＣＶＤ法を適用することに依り、厚さ４０ｎｍの第３のマスク膜であるＳｉＮ膜１４を形成する。尚、ＳｉＮ膜１４はＳｉＯ2 膜に代替しても良い。
【００３８】
図１８参照
（５）
ＲＩＥ法を適用することに依り、ＳｉＮ膜１４の異方性エッチングを行って、多結晶シリコン膜１２の側壁にサイドウォール１４Ｗを形成する。
【００３９】
図１９参照
（６）
ＲＩＥ法を適用することに依り、多結晶シリコン膜１２を除去する。尚、ＲＩＥ法は、例えば、ウエットエッチング法に代替しても良い。
【００４０】
図２０参照
（７）
ＲＩＥ法を適用することに依り、サイドウォール１４ＷをマスクとしてＳｉＯ2 膜１１及びＳＯＩ基板１に於けるシリコン層のエッチングを行ってフィン型チャネル層３を形成する。
【００４１】
（８）
熱酸化法を適用することに依り、フィン型チャネル層の側壁に厚さ１ｎｍ〜２ｎｍの熱酸化膜（ＳｉＯ2 或いはＳｉＯＮ）からなるゲート絶縁膜（図示せず）を形成する。尚、ゲート絶縁膜を形成するには、熱酸化法のみでなく、他にプラズマ法を適用したり、ＣＶＤ法を適用することで、ＳｉＯ2 、ＳｉＮ、ＨｆＯ、ＨｆＳｉＯなどからなるゲート絶縁膜を形成することができ、通常の平面型の場合と同様の技法を適用して良い。
【００４２】
図２１参照
（９）
ＣＶＤ法を適用することに依り、ゲート電極材である厚さ１００ｎｍの多結晶シリコン層１５を成膜する。
【００４３】
図２２参照
（１０）
リソグラフィ技術及びＲＩＥ法を適用することに依り、多結晶シリコン層１５のエッチングを行って、ゲート電極１５Ｇを形成する。尚、この工程で、フィン型チャネル層３上のキャップ膜５もエッチングされ、ソース領域及びドレイン領域の形成予定部分が表出される。
【００４４】
（１１）
イオン注入法を適用することに依り、ゲート電極１５Ｇをマスクとしてフィン型チャネル層３にＢイオン（ｐＭＯＳの場合）或いはＡｓイオン（ｎＭＯＳの場合）の打ち込みを行ってｐ型或いはｎ型低不純物濃度ソース領域及びｐ型或いはｎ型低不純物濃度ドレイン領域を形成する。
【００４５】
図２３参照
（１２）
ＣＶＤ法を適用することに依り、ＳｉＯ2 膜を形成し、そのＳｉＯ2 膜を異方性エッチングしてゲート電極１５Ｇの側面にサイドウォール１６を形成する。
【００４６】
（１３）
イオン注入法を適用することに依り、ゲート電極１５Ｇ及びサイドウォール１６をマスクとしてフィン型チャネル層３にＢイオン（ｐＭＯＳの場合）或いはＡｓイオン（ｎＭＯＳの場合）の打ち込みを行ってｐ型或いはｎ型高不純物濃度ソース領域及びｐ型或いはｎ型高不純物濃度ドレイン領域を形成する。尚、ＡｓイオンはＰイオンに代替して良い。
【００４７】
（１４）
この後、絶縁膜の形成、ゲート電極、ソース電極及びドレイン電極の引き出し、その他配線の形成などを行って完成する。
【００４８】
本発明の半導体装置に既知の技術を適用し、種々な改変を行うことは容易であり、例えば、ソース及びドレインの抵抗、或いは、ゲートの抵抗を低減する為には、シリサイドを用いることができる。例えば、図２３について説明した工程の後、Ｎｉなどのシリサイド材料膜を形成し、その後、アニールを行って、ゲート電極、ソース電極、ドレイン電極を一括してシリサイド化する。
【００４９】
また、配線の形成は、層間絶縁膜を堆積し、コンタクトホールを形成してから金属膜の形成及びそのパターン化を行えば良く、フィン型チャネル層をもつ半導体装置であるからといって特別な技法は不要である。
【００５０】
更にまた、本発明に依れば、ｎチャネル型ＦＥＴもｐチャネル型ＦＥＴも作製することができるのは勿論であるから、それ等を組み合わせてＳＲＡＭ回路を構成することは容易である。
【００５１】
本発明に於いては、前記説明した実施例を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００５２】
（付記１）
シリコン層上に細線状マスク膜を形成する工程と、
前記マスク膜を含む全面にサイドウォール材料膜を成膜する工程と、
サイドウォール材料膜を異方性エッチングして前記細線状マスク膜の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして下地である前記シリコン層をエッチングして相対向するフィン型チャネル層を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【００５３】
（付記２）
相対向するフィン型チャネル層の幅を第２のマスク膜であるサイドウォールの厚さを選択して制御すること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００５４】
（付記３）
付記１記載の方法で製造された相対向するフィン型チャネル層を共通に接続するゲート電極と、
該ゲート電極に規制されて相対向するフィン型チャネル層にそれぞれ形成されたソース領域及びドレイン領域と、
該各ソース領域を共通に接続するソース電極及び各ドレイン領域を共通に接続するドレイン電極と
を備えてなるフィン型チャネルＦＥＴが含まれてなることを特徴とする半導体装置。
【００５５】
（付記４）
付記３記載のフィン型チャネルＦＥＴが偶数個配設されてなること
を特徴とする（付記３）記載の半導体装置。
【００５６】
（付記５）
ゲート電極直下に位置する面内チャネル幅とソース領域及びドレイン領域の面内幅が等しく、且つ、ゲート電極直下に位置する複数のチャネルに於ける面内幅と面内隣接距離の合計がソース領域及びドレイン領域についても面内幅と面内隣接距離の合計と等しくなっていること
を特徴とする（付記３）記載の半導体装置。
【００５７】
（付記６）
複数のフィン型チャネル層にそれぞれ形成されたソース領域及びドレイン領域に於ける一側面及び表面及び他側面を取り囲んで形成されたソース電極及びドレイン電極
を備えてなることを特徴とする（付記３）記載の半導体装置。
【００５８】
（付記７）
フィン型チャネル層の幅が０．０４μｍ以下で且つ複数のフィン型チャネル層の面内  間隔が０．１μｍ以下であること
を特徴とする（付記３）記載の半導体装置。
【００５９】
（付記８）
閾値電圧を異にする複数のフィン型チャネルＦＥＴが配設されてなること
を特徴とする（付記３）記載の半導体装置。
【００６０】
（付記９）
フィン型チャネル層の下地が絶縁層であること
を特徴とする（付記３）記載の半導体装置。
【００６１】
（付記１０）
隣接するフィン型チャネル層の間に在る絶縁層がフィン型チャネル層の直下に在る    絶縁層に比較して低い位置に在ること
を特徴とする（付記３）記載の半導体装置。
【００６２】
（付記１１）
隣接するフィン型チャネル層のソース側或いはドレイン側の少なくとも一方が電気的に短絡されてなること
を特徴とする（付記７）記載の半導体装置。
【００６３】
（付記１２）
フィン型チャネルＦＥＴに於ける反転層がウェーハ表面に対し垂直方向並びに水平方向に延在し、Ｊ1 ＝Ｊ0 ×Ｗ×Ｎ／（Ｗ＋Ｙ）／Ｎ，Ｊ2 ＝Ｊ0 ×（Ｗ＋Ｈ）×Ｎ／（Ｗ＋Ｙ）／Ｎ，面内チャネル幅当たりの電流密度Ｊ0 （Ａ／μｍ），構成要素のトランジスタの面内チャネル幅Ｗ，隣接距離Ｙ，本数Ｎ，垂直方向のチャネル幅の総計Ｙとそれぞれ定義した場合に、Ｊ1 ＜Ｊ2 を満たすこと
を特徴とする半導体装置。
【図面の簡単な説明】
【００６４】
【図１】本発明に依る半導体装置を表す要部切断斜面図である。
【図２】図１について説明した半導体装置を表す要部切断平面図である。
【図３】図２に見られる線Ｘ１−Ｘ１で切断した要部切断側面図である。
【図４】図２に見られる線Ｘ２−Ｘ２で切断した要部切断側面図である。
【図５】図２に見られる線Ｙ１−Ｙ１で切断した要部切断側面図である。
【図６】図２に見られる線Ｙ２−Ｙ２で切断した要部切断側面図である。
【図７】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１２】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１３】ダブルフィン型チャネルＦＥＴに於けるフィン型チャネル層を形成する工程のみを説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１４】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１５】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１６】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１７】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１８】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１９】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図２０】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図２１】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図２２】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図２３】本発明に依る半導体装置を製造する工程について説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【符号の説明】
【００６５】
１  ＳＯＩ基板
２  絶縁層
３  フィン型チャネル層
４  ゲート絶縁膜
５  キャップ膜
６  ゲート電極
７  ソース領域
８  ドレイン領域
９  サイドウォール
【図１】
2006196617.tif 000003
【図２】
2006196617.tif 000004
【図３】
2006196617.tif 000005
【図４】
2006196617.tif 000006
【図５】
2006196617.tif 000007
【図６】
2006196617.tif 000008
【図７】
2006196617.tif 000009
【図８】
2006196617.tif 000010
【図９】
2006196617.tif 000011
【図１０】
2006196617.tif 000012
【図１１】
2006196617.tif 000013
【図１２】
2006196617.tif 000014
【図１３】
2006196617.tif 000015
【図１４】
2006196617.tif 000016
【図１５】
2006196617.tif 000017
【図１６】
2006196617.tif 000018
【図１７】
2006196617.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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