(57)【要約】【課題】負荷電力が急増した場合であっても、次のパルス周期まで待つことなく直ちに応答することができる電源装置を提供する。【解決手段】本発明に係る電源装置は、所定のパルスオン期間と所定のパルス周期とをパルス諸元とするパルス信号によって直流電力をスイッチングした後、平滑して所定の電源電圧を出力する電源変換部と、電源変換部の出力に基づいて新たなパルス諸元を算出する制御部と、制御部から指示される新たなパルス諸元に基づいてパルス信号を生成するパルス生成部とを備え、パルス生成部は、制御部から新たな前記パルス諸元を指示されるタイミングが、パルスオン期間の内外にかかわらず、かつ指示されるタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示されたタイミングから新たなパルス諸元のパルス信号を生成することを特徴とする。【選択図】  図４
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【特許請求の範囲】
【請求項１】
所定のパルスオン期間と所定のパルス周期とをパルス諸元とするパルス信号によって直流電力をスイッチングした後、平滑して所定の電源電圧を出力する電源変換部と、
前記電源変換部の出力に基づいて新たな前記パルス諸元を算出する制御部と、
前記制御部から指示される新たな前記パルス諸元に基づいて前記パルス信号を生成するパルス生成部と、
を備え、
前記パルス生成部は、前記制御部から新たな前記パルス諸元を指示されるタイミングが、前記パルスオン期間の内外にかかわらず、かつ指示されるタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示されたタイミングから前記新たなパルス諸元のパルス信号を生成する、
ことを特徴とする電源装置。
【請求項２】
前記パルス生成部は、
所定のクロック信号を入力しクロック数をカウントするカウンタと、
前記パルス周期の値が記憶されるパルス周期記憶部と、
前記カウンタのカウント値と前記パルス周期記憶部に記憶されるパルス周期とを比較し、前記パルス周期毎に前記カウンタのカウント値をリセットするパルス周期生成部と、
前記パルスオン期間の値が記憶される第１のパルス幅記憶部と、
前記カウント値がリセットされるときに、前記パルスオン期間の値が前記第１のパルス幅記憶部から転送されかつ記憶される第２のパルス幅記憶部と、
前記カウンタのカウント値と前記第２のパルス幅記憶部に記憶されるパルスオン期間の値とを比較し、両者の大小関係に基づいて前記パルスオン期間を判定し、判定されたパルスオン期間に基づいて前記パルス信号を生成するパルス幅生成部と、
を備え、
前記制御部は、
前記第１のパルス幅記憶部に前記パルスオン期間を記憶させると共に、
前記パルスオン期間中にパルス幅の変更の指示を出す場合には、変更するパルス幅の値を前記第１のパルス幅記憶部を介さず直接前記第２のパルス幅記憶部に記憶させ、
前記パルスオン期間以外の時にパルス幅の変更の指示を出す場合には、前記カウンタのカウント値を強制的にリセットする、
ことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記カウンタはアップカウンタであり、前記カウンタのリセットは前記カウント値をゼロにリセットすることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記制御部は、ＤＳＰ（Digital  Signal  Processor）を備えて構成されることを特徴とする請求項１に記載の電源装置。
【請求項５】
所定の情報処理を行う情報処理装置本体と、
前記情報処理装置本体に電源を供給する電源装置と、
を備え、
前記電源装置は、
所定のパルスオン期間と所定のパルス周期とをパルス諸元とするパルス信号によって直流電力をスイッチングした後、平滑して所定の電源電圧を出力する電源変換部と、
前記電源変換部の出力に基づいて新たな前記パルス諸元を算出する制御部と、
前記制御部から指示される新たな前記パルス諸元に基づいて前記パルス信号を生成するパルス生成部とを備え、
前記パルス生成部は、前記制御部から新たな前記パルス諸元を指示されるタイミングが、前記パルスオン期間の内外にかかわらず、かつ指示されるタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示されたタイミングから前記新たなパルス諸元のパルス信号を生成する、
ことを特徴とする情報処理装置。
【請求項６】
前記パルス生成部は、
所定のクロック信号を入力しクロック数をカウントするカウンタと、
前記パルス周期の値が記憶されるパルス周期記憶部と、
前記カウンタのカウント値と前記パルス周期記憶部に記憶されるパルス周期を比較し、前記パルス周期毎に前記カウンタのカウント値をリセットするパルス周期生成部と、
前記パルスオン期間の値が記憶される第１のパルス幅記憶部と、
前記カウント値がリセットされるときに、前記パルスオン期間の値が前記第１のパルス幅記憶部から転送されかつ記憶される第２のパルス幅記憶部と、
前記カウンタのカウント値と前記第２のパルス幅記憶部に記憶されるパルスオン期間の値とを比較し、両者の大小関係に基づいて前記パルスオン期間を判定し、判定されたパルスオン期間に基づいて前記パルス信号を生成するパルス幅生成部と、
を備え、
前記制御部は、
前記第１のパルス幅記憶部に前記パルスオン期間を記憶させると共に、
前記パルスオン期間中にパルス幅の変更の指示を出す場合には、変更するパルス幅の値を前記第１のパルス幅記憶部を介さず直接前記第２のパルス幅記憶部に記憶させ、
前記パルスオン期間以外の時にパルス幅の変更の指示を出す場合には、前記カウンタのカウント値を強制的にリセットする、
ことを特徴とする請求項５に記載の情報処理装置。
【請求項７】
前記カウンタはアップカウンタであり、前記カウンタのリセットは前記カウント値をゼロにリセットすることを特徴とする請求項６に記載の情報処理装置。
【請求項８】
前記制御部は、ＤＳＰ（Digital  Signal  Processor）を備えて構成されることを特徴とする請求項５に記載の情報処理装置。
【請求項９】
所定のパルスオン期間と所定のパルス周期をパルス諸元とするパルス信号によって直流電力をスイッチングし、
スイッチングされた電源を平滑化し、
平滑化された電源出力に基づいて新たな前記パルス諸元を算出し、
算出された新たな前記パルス諸元に基づくパルス信号の生成を指示する場合において、指示するタイミングが、前記パルスオン期間の内外にかかわらず、かつ指示するタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示したタイミングから前記新たなパルス諸元のパルス信号を生成する、
ことを特徴とする電源制御方法。
【請求項１０】
所定のクロック信号を入力しクロック数をカウンタでカウントし、
前記カウンタのカウント値と予め記憶されたパルス周期の値とを比較し、前記パルス周期毎に前記カウンタのカウント値をリセットし、
前記パルスオン期間の値を第１のパルス幅記憶部に記憶し、
前記カウント値がリセットされるときに、前記第１の記憶部に記憶された前記パルスオン期間の値を第２のパルス幅記憶部に転送しかつ記憶し、
前記カウンタのカウント値と前記第２のパルス幅記憶部に記憶したパルスオン期間の値とを比較し、両者の大小関係に基づいて前記パルスオン期間を判定し、判定されたパルスオン期間に基づいて前記パルス信号を生成する、
と共に、
新たな前記パルス諸元に基づいてパルス信号を生成するときは、
前記パルスオン期間中にパルス幅の変更の指示を出す場合には、変更するパルス幅の値を前記第１のパルス幅記憶部を介さず直接前記第２のパルス幅記憶部に記憶させ、
前記パルスオン期間以外の時にパルス幅の変更の指示を出す場合には、前記カウンタのカウント値を強制的にリセットする、
ことを特徴とする請求項９に記載の電源制御方法。
【請求項１１】
前記カウンタはアップカウンタであり、前記カウンタのリセットは前記カウント値をゼロにリセットすることを特徴とする請求項１０に記載の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、情報処理装置、および電源制御方法に係り、特に、パルス幅制御に基づいて電圧等を制御する電源装置、その電源装置を含む情報処理装置、および電源制御方法に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣ変換電源装置等の電源装置においては、従来から、パルス幅制御或いはデューティ比制御に基づいて出力電圧や出力電力を制御する技術が多く用いられている。
【０００３】
ＤＣ／ＤＣ変換電源装置では、直流電力をＦＥＴ等のスイッチング素子に入力し、所定のデューティ比を有するパルス信号でスイッチングした後、平滑化して所望の電圧の直流電力を出力する。スイッチング素子に印加するパルス信号のデューティ比によって出力電圧を容易に制御することが可能であるため、情報処理装置等の電源として多用されている。
【０００４】
また、これらのＤＣ／ＤＣ変換電源装置等では、負荷変動等が発生した場合であっても、出力電圧を常に一定に保持するようにパルス信号のデューティ比（或いはパルス幅）をリアルタイムで制御する形態のものも多い。
【０００５】
デューティ比（或いはパルス幅）制御機能を備えたＤＣ／ＤＣ変換電源装置等においては、負荷変動に対する高い制御応答性が求められている。
【０００６】
例えば、特許文献１は、ＤＣ／ＤＣ変換電源装置と類似する通電制御装置に関するもので、電気負荷の電流をデューティ制御する際に高い制御応答性を実現する技術が開示されている。
【特許文献１】特開平１０−２２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
デューティ比やパルス幅を制御するＤＣ／ＤＣ変換電源装置では、出力電圧をモニタし、モニタした出力電圧から新たなデューティ比やパルス幅を算出し、算出されたパルス周期やパルス幅を所定のパルス発生回路のレジスタ等に設定することにより新たなパルス信号を生成し、新たなパルス信号によって直流電源をスイッチングすることによって逐次出力電圧を更新制御する方法が一般的にとられる。
【０００８】
従来のＤＣ／ＤＣ変換電源装置では、新しくパルス幅やパルス周期が算出されたとしても、そのパルス幅やパルス周期を実際のパルス信号として生成できるのは、次のパルス周期或いはそれ以降のパルス周期であった。
【０００９】
また、現在のパルス周期でモニタされた出力電圧から新たなパルス幅やパルス周期を算出し次のパルス周期に適用するためには、パルス周期内に算出処理やパルス発生回路のレジスタ等への設定処理を行う必要があり、処理速度が不十分な場合にはパルス周期を長くせざるを得ない場合も生じていた。
【００１０】
このように、従来技術では、電圧変動に基づいて新たなパルス幅やデューティ比を算出した時点から実際に新たなパルス幅やデューティ比を有するパルス波形が実現されるまでには一定の応答遅れが生じていた。
【００１１】
特許文献１は、上記の応答遅れを改善するため、可能な限りパルス周期内でパルス幅の更新を可能とする技術が開示されている。しかしながら、特許文献１が開示する技術は、従来技術に比べれば一定の改善は見られるものの、パルス幅の変更指令から応答遅れゼロで新たなパルス幅が実現できるものではない。また、パルスがオンとなっている時にパルス幅変更指令が出された場合には次の周期まで新たなパルス幅が実現できない。
【００１２】
他方、ＤＣ／ＤＣ変換電源装置の応答性向上に対する要求は益々高まってきている。近年の急速な情報処理速度の向上に伴い、ＣＰＵの消費電力の増加のみならず、ＣＰＵの動作状態に応じて変化する消費電流の変化率も急速に高まってきている。消費電流の急激な増加に伴う電源電圧の落ち込みを回避するため、ＣＰＵの周辺電源回路に大型のコンデンサを設けざるを得ない状況になってきている。
【００１３】
本発明は、上記事情に鑑みてなされたもので、負荷電力が急増した場合であっても、次のパルス周期まで待つことなく直ちに応答することができる電源装置、その電源装置を含む情報処理装置、および電源制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る電源装置は、上記課題を解決するため、請求項１に記載したように、所定のパルスオン期間と所定のパルス周期とをパルス諸元とするパルス信号によって直流電力をスイッチングした後、平滑して所定の電源電圧を出力する電源変換部と、前記電源変換部の出力に基づいて新たな前記パルス諸元を算出する制御部と、前記制御部から指示される新たな前記パルス諸元に基づいて前記パルス信号を生成するパルス生成部とを備え、前記パルス生成部は、前記制御部から新たな前記パルス諸元を指示されるタイミングが、前記パルスオン期間の内外にかかわらず、かつ指示されるタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示されたタイミングから前記新たなパルス諸元のパルス信号を生成することを特徴とする。
【００１５】
また、本発明に係る情報処理装置は、上記課題を解決するため、請求項５に記載したように、所定の情報処理を行う情報処理装置本体と、前記情報処理装置本体に電源を供給する電源装置とを備え、前記電源装置は、所定のパルスオン期間と所定のパルス周期とをパルス諸元とするパルス信号によって直流電力をスイッチングした後、平滑して所定の電源電圧を出力する電源変換部と、前記電源変換部の出力に基づいて新たな前記パルス諸元を算出する制御部と、前記制御部から指示される新たな前記パルス諸元に基づいて前記パルス信号を生成するパルス生成部とを備え、前記パルス生成部は、前記制御部から新たな前記パルス諸元を指示されるタイミングが、前記パルスオン期間の内外にかかわらず、かつ指示されるタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示されたタイミングから前記新たなパルス諸元のパルス信号を生成する、
ことを特徴とする。
【００１６】
また、本発明に係る電源制御方法は、上記課題を解決するため、請求項９に記載したように、所定のパルスオン期間と所定のパルス周期をパルス諸元とするパルス信号によって直流電力をスイッチングし、スイッチングされた電源を平滑化し、平滑化された電源出力に基づいて新たな前記パルス諸元を算出し、算出された新たな前記パルス諸元に基づくパルス信号の生成を指示する場合において、指示するタイミングが、前記パルスオン期間の内外にかかわらず、かつ指示するタイミングがパルス周期のいずれの時点であっても、次のパルス周期を待つことなく、指示したタイミングから前記新たなパルス諸元のパルス信号を生成することを特徴とする。
【発明の効果】
【００１７】
本発明に係る電源装置、その電源装置を含む情報処理装置、および電源制御方法によれば、負荷電力が急増した場合であっても、次のパルス周期まで待つことなく直ちに応答することができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係る電源装置、その電源装置を含む情報処理装置、および電源制御方法の実施形態について添付図面を参照して説明する。
【００１９】
（１）情報処理装置および電源装置の構成
図１は、本発明に係る電源装置を含む情報処理装置の実施形態の一例として、ノートブック型パーソナルコンピュータ（情報処理装置１）の外観例を示した図である。
【００２０】
情報処理装置１は、本体部２と、パネル部３とを備えて構成されている。
【００２１】
本体部２は、扁平な箱形状の筐体８を有しており、筐体８の上面には、電源スイッチ６、キーボード５、タッチパッド７等の操作デバイスが設けられている。
【００２２】
また、筐体８は、各種情報処理を行うＣＰＵ２２や記憶装置２３等の構成品を内蔵する他、これらの構成品に電源を供給する電源装置１０を内蔵している。
【００２３】
パネル部３は、本体部２の後端部においてヒンジ（図示せず）を介して本体部２と開閉自在に結合されている。パネル部３には、画像や文字情報等の各種情報を表示する液晶ディスプレイ４が設けられている。
【００２４】
図２は、本実施形態に係る情報処理装置１のシステム構成例を示すブロック図である。
【００２５】
情報処理装置１は、各種情報処理を行う情報処理装置本体２０と、情報処理装置本体２０の各構成品に所定の電源を供給する電源装置１０とを備えて構成される。
【００２６】
電源装置１０に対しては、外部のＡＣ電源２００からＡＣアダプタ２０１を介して所要の直流電源が供給される。また、情報処理装置１はバッテリ３０を内蔵しており、バッテリ３０からも直流電源が電源装置１０に供給されている。
【００２７】
情報処理装置本体２０は、情報処理装置１全体の制御の中枢として機能するＣＰＵ２２を備えている。また、ＣＰＵ２２が実行するプログラムが保存されるＲＯＭ、ＣＰＵ２２の作業領域として機能するＲＡＭ、ＨＤＤ等から構成される記憶装置２３を備えている。
【００２８】
さらに、情報処理装置本体２０は、キーボード５やタッチパッド７等から構成される入力装置２４、液晶ディスプレイ４等から構成される出力装置２５、および外部の通信回線等とデータを授受する通信インタフェース２１を備えて構成されている。
【００２９】
情報処理装置本体２０が備えるこれらの各構成品に対して、電源装置１０から所定の電圧の直流電源が供給される。各構成品においては、その動作状態に応じて消費電流が時々刻々変化している。このような消費電流の変化が生じた場合であっても、各構成品の機能・性能を維持するためには、電源装置１０から供給する直流電源の電圧は所定の基準範囲内に保持されなければならない。
【００３０】
このため、本実施形態に係る電源装置１０では、電源装置１０の出力値をモニタし、出力電圧値が所定の基準範囲内に保持されるべく制御を行っている。
【００３１】
図３は、本実施形態に係る電源装置１０の構成例を示した図である。電源装置１０は、電源ユニット１４と制御部１３とを備えて構成される。
【００３２】
電源ユニット１４は、供給する電源電圧が異なる場合や、負荷の電源容量が大きな場合には図３に示したように複数備えて構成される。
【００３３】
電源ユニット１４は、ＡＣアダプタ２０１、或いはバッテリ３０から直流電源の供給を受け、この直流電源を所定の電源電圧に変換して情報処理装置本体２０の各構成品に供給するものである。
【００３４】
電源ユニット１４は、電源変換部１１とパルス生成部１２とを備えてから構成されている。
【００３５】
電源変換部１１は、パルス生成部１２から供給されるパルス信号psに基づいて、入力される直流電源をスイッチングするスイッチング部１１１と、スイッチングされた電源を平滑化する平滑部１１２とを備えて構成される。
【００３６】
スイッチング部１１１は、例えばＦＥＴのようなスイッチング素子を備えている。また、平滑部１１２は、例えば平滑用コイルとコンデンサとを備えて、パルス状にスイッチングされた電源を平滑化して安定した電圧の直流電源を出力する。
【００３７】
パルス生成部１２は、制御部１３から指示されるパルス諸元（パルス幅とパルス周期）に基づいてパルス信号psを生成する。パルス信号psのデューティ比（パルス幅をパルス周期で除した値）が大きいほど、或いはパルス周期が一定の場合にはパルス幅が大きいほど電源変換部１１から出力される直流電源の電圧値は高くなる。逆に、パルス信号psのデューティ比が小さい程、或いはパルス幅が小さい程電源変換部１１から出力される直流電源の電圧値は低くなる。
【００３８】
従って、パルス生成部１２が生成するパルス信号psのデューティ比やパルス幅を変化させることによって直流電源の電圧値を制御することができる。
【００３９】
本実施形態に係るパルス生成部１２では、後述するように、制御部１３から指示されるパルス幅に基づいて、指示のタイミングから遅滞なく直ちにパルス信号psを生成する形態としており、応答性が極めて高い電圧値制御を可能としている。
【００４０】
制御部１３は、各電源ユニット１４に対して、電源オン・オフ等の基本的な電源制御を行うほか、各電源ユニット１４に対して、電圧安定化制御を行っている。
【００４１】
本実施形態に係る制御部１３では、ＤＳＰ（Digital  Signal  Processor）を備えたソフトウェア制御を採用する形態としており、柔軟性が高くかつ複雑な制御を可能とすると共に小型軽量化を実現している。
【００４２】
具体的には、各電源ユニット１４の出力を内蔵するＡ／Ｄ変換器（図示せず）でモニタし、基準電圧値との比較によって最適なパルス幅を算出し、算出したパルス幅を各電源ユニット１４のパルス生成部１２に指示する処理を行っている。また、これらの処理を複数の電源ユニット１４に対して並列的に処理している。この他、情報処理装置本体２０からの指示をバス２６を介して受信し、電源オン・オフ等の基本的な電源制御や、各電源ユニット１４の異常の有無のモニタ等を行っている。
【００４３】
図４は、パルス生成部１２の細部構成を示した図である。
【００４４】
パルス生成部１２は、適宜の周波数のクロック信号を発生させるクロック発生部１２１と、このクロック信号をカウントするカウンタ１２２を備えている。
【００４５】
また、パルス生成部１２は、パルス周期記憶部１２３とパルス周期生成部１２４とを備えている。パルス周期記憶部１２３およびパルス周期生成部１２４によってパルス信号psのパルス周期が決定される。
【００４６】
パルス周期生成部１２４はいわゆる比較器（コンパレータ）であり、入力の一端Ａはカウンタ１２２の出力と接続され、入力の他端Ｂはパルス周期記憶部１２３の出力に接続されている。パルス周期生成部１２４の出力はカウンタ１２２のリセット端子に接続されている。
【００４７】
また、パルス生成部１２は、第１のパルス幅記憶部１２５、第２のパルス幅記憶部１２６、およびパルス幅生成部１２７を備えている。第１のパルス幅記憶部１２５、第２のパルス幅記憶部１２６、およびパルス幅生成部１２７によってパルス信号psのパルス幅が決定される。
【００４８】
パルス幅生成部１２７も比較器（コンパレータ）であり、入力の一端Ｂはカウンタ１２２の出力と接続され、入力の他端Ａは第２のパルス幅記憶部１２６の出力に接続されている。また、第１のパルス幅記憶部１２５の出力は第２のパルス幅記憶部１２６の入力に接続されている。
【００４９】
パルス幅生成部１２７の出力信号は、パルス信号psそのものであり、このパルス信号psが電源変換部１１のスイッチング部１１１へ入力される。また、このパルス信号psは、パルスオン期間か否かを判定するため、制御部１３へも入力される。
【００５０】
制御部１３ではパルス諸元を算出するが、算出されたパルス周期はパルス周期記憶部１２３へ、また、パルス幅は第１のパルス幅記憶部１２５、第２のパルス幅記憶部１２６へそれぞれ出力される。この際、カウンタ１２２の出力と整合を採るため、パルス周期、パルス幅はいずれもクロック周期の単位で出力される。
【００５１】
この他、制御部１３からはカウンタ１２２に対するリセット信号も出力される。
【００５２】
（２）電源装置の動作
上記のように構成された電源装置１０の動作について、特に、電圧安定化制御の応答性にとって重要となるパルス信号psの生成に関する動作について、図４ないし図８を参照して説明する。
【００５３】
なお、電圧安定化の制御は、パルス幅とパルス周期の双方、或いはいずれか一方を変化させて行うことができるが、本実施形態では、パルス周期を固定としパルス幅のみを変化させて制御するものとする。
【００５４】
最初に、電源装置１０の出力が基準値（目標値）と一致しておりかつ常時安定な状態にある場合におけるパルス信号psの生成方法について、図４および図５を用いて説明する。
【００５５】
初期状態として、制御部１３から所定のパルス周期の値がパルス周期記憶部１２３に設定されている。また、同様に制御部１３から所定のパルス幅、即ちパルスオン期間の値が第１のパルス幅記憶部１２５に設定されている。
【００５６】
カウンタ１２２はアップカウンタ或いはダウンカウンタのいずれでも構成可能であるが、本実施形態では、アップカウンタとしている。
【００５７】
カウンタ１２２にクロック信号が入力されると、カウンタ１２２の出力は図５（ａ）の左端の波形に示したようにゼロからカウントアップされていく。このカウンタ１２２の出力は図４に示したように、パルス周期生成部１２４の一方の入力Ａに入力される。
【００５８】
一方、パルス周期生成部１２４の他方の入力Ｂには、制御部１３で設定したパルス周期の値が入力されている。パルス周期生成部１２４は、入力Ａと入力Ｂが一致或いは入力Ａが入力Ｂを超えると信号が出力されるように構成されている。
【００５９】
従って、カウンタ１２２の出力値とパルス周期の値とが一致した時点で比較器であるパルス周期生成部１２４から信号が出力される。この信号はカウンタ１２２のリセット端子に接続されている。このため、カウンタ１２２の出力値がパルス周期の値と一致したと同時にカウンタ１２２はゼロにリセットされ、ゼロから再びカウントアップを開始する。
【００６０】
このサイクルが繰り返される結果、カウンタ１２２の出力は図５（ａ）に示したように、パルス周期をサイクル周期とする鋸歯状の変化を示すことになる。
【００６１】
他方、パルス周期生成部１２４から出力される信号（リセット信号）は、第１のパルス幅記憶部１２５および第２のパルス幅記憶部１２６にも接続されている。第１のパルス幅記憶部１２５および第２のパルス幅記憶部１２６は、この信号によって第１のパルス幅記憶部１２５の値を第２のパルス幅記憶部１２６へ転送するように構成されている。この結果、カウンタ１２２のリセットと同時に第１のパルス幅記憶部１２５に設定されているパルスオン期間の値（パルス幅）が第２のパルス幅記憶部１２６に転送される。
【００６２】
パルス幅生成部１２７（比較器）の一方の入力Ｂにはカウンタ１２２の出力値が入力されており、他方の入力Ａには第２のパルス幅記憶部１２６の出力が入力されている。また、パルス幅生成部１２７は、パルス周期生成部１２４と同様に、入力Ａの値が入力Ｂの値と一致したとき、或いは入力Ａの値が入力Ｂの値よりも大きいときに信号を出力するように構成されている。
【００６３】
この結果、図５（ｂ）に示したように、第２のパルス幅記憶部１２６に設定されている（転送された）パルスオン期間の値に対応するパルス幅を有するパルス信号psが、パルス幅生成部１２７から出力されることになる。この動作はパルス周期ごとに繰り返されるため、パルス幅生成部１２７からは制御部１３から設定されたパルス幅、パルス周期をパルス諸元とするパルス信号psが連続的に出力されることになる。
【００６４】
次に、電源装置１０の出力が変動し、基準値（目標値）からずれたときの動作について図４、および図６ないし図８を参照して説明する。
【００６５】
図６は、制御部１３における処理を示すフローチャートである。
【００６６】
制御部１３には、電源変換部１１の直流電源出力がフィードバックされて入力されている。制御部１３ではこのフィードバックされた直流電源出力の電圧値或いは電圧値および電流値を常時モニタしている（図６のステップＳＴ１）。
【００６７】
ステップＳＴ２では、モニタした直流電源出力値に基づいて新たなパルス幅を算出する。具体的には、直流電源出力値と電源出力基準値（電源出力目標値）とを比較し、直流電源出力値が電源出力基準値よりも低い場合にはパルス幅を広げ、逆に直流電源出力値が電源出力基準値よりも高い場合にはパルス幅を狭くするように新たなパルス幅を算出する。また、直流電源出力値と電源出力基準値とが一致している場合には、以前と同じパルス幅を新たなパルス幅とする。
【００６８】
次に、ステップＳＴ３で、算出した新たなパルス幅を第１のパルス幅記憶部１２５に記憶させる。
【００６９】
ステップＳＴ４では、新たに算出したパルス幅とそれ以前のパルス幅とを比較する。新たに算出したパルス幅がそれ以前のパルス幅と「同じ」か、或いは「小さい」場合には、ステップＳＴ５乃至ステップＳＴ７の処理をバイパスして、ステップＳＴ１に戻る。
【００７０】
ここで、新たに算出したパルス幅がそれ以前のパルス幅と「同じ」場合とは、電源出力値が電源基準値と一致する場合であり、前述したように、第１のパルス幅記憶部１２５に設定した（ステップＳＴ３）パルスオン期間の値（パルス幅）は、カウンタ１２２のリセットタイミング毎に第２のパルス幅記憶部１２６に転送され、定常的なパルス信号psが生成される。
【００７１】
また、新たに算出したパルス幅がそれ以前のパルス幅よりも「小さい」場合とは、電源出力値が電源基準値よりも大きな場合である。この場合にも、ステップＳＴ３で第１のパルス幅記憶部１２５に設定した新たなパルス幅の値がカウンタ１２２のリセットタイミング毎に第２のパルス幅記憶部１２６に転送されることになる。
【００７２】
従って、制御部１３から第１のパルス幅記憶部１２５に設定するタイミングとカウンタ１２２のリセットタイミングがずれている場合には、新たな（小さな）パルス幅をもつパルス信号psの生成は、このタイミングのずれだけ遅れることになる。
【００７３】
通常、電源出力値が電源基準値よりも大きな場合とは、負荷側の消費電流が少なくなった状態である。電源側にとって見れば余裕のある状態であり、安定化制御の応答性の観点からは、逆の状態（負荷側の消費電流が急に増加した状態）に比べれば許容範囲は比較的大きい。従って、実際にパルス信号psが生成されるタイミングが指示タイミングから多少遅れたとしても許容される場合が多い。
【００７４】
これに対して、負荷側の消費電流が急に増加した場合には高い応答性が要求される。
【００７５】
ステップＳＴ５乃至ステップＳＴ７は、負荷側の消費電流が急に増加し、算出された新たなパルス幅がそれ以前のパルス幅よりも大きな場合に、高い応答性を実現する処理である。
【００７６】
ステップＳＴ４で、算出された新たなパルス幅がそれ以前のパルス幅を広げる方向であると判定されると（ステップＳＴ４のyes）、ステップＳＴ５へ進む。
【００７７】
本実施形態では、高い応答性を実現するために、新たな（広い）パルス幅を持つパルス信号psを、パルス生成部１２への指示タイミングと同時に実現する方法を提供するものであるが、指示タイミングがパルスオン期間中か否かで処理内容が異なっている。そのため、ステップＳＴ５において、パルス信号psの波形がパルスオン期間であるか否かを判定している。
【００７８】
制御部１３からパルス生成部１２への指示タイミングが、パルスオン期間中の場合には、算出した新たな（広い）パルス幅の値を、第２のパルス幅記憶部１２６に直接（第１のパルス幅記憶部１２５を介さず）記憶させる（ステップＳＴ６）。
【００７９】
この結果、図７に示したように、制御部１３からパルス生成部１２への指示タイミングがパルスオン期間中であっても、新たに設定された第２のパルス幅記憶部１２６の値に基づいて新たなパルス幅のパルス信号psが、指示タイミングから遅延無く生成されることになる。
【００８０】
他方、制御部１３からパルス生成部１２への指示タイミングが、パルスオン期間以外（パルスオフ期間）の場合には、制御部１３からカウンタ１２２に対して強制的にリセット信号を出力する（ステップＳＴ７）。
【００８１】
このリセット信号によって、カウンタ１２２はゼロにリセットされ、指示タイミングから新たなパルス周期がスタートする。また、このリセット信号は、第１のパルス幅記憶部１２５および第２のパルス幅記憶部１２６にも接続されており、このリセット信号によって、第１のパルス幅記憶部１２５に記憶されている（ステップＳＴ３）新たな（広い）パルス幅の値が第２のパルス幅記憶部１２６へ転送される。
【００８２】
この結果、図８に示したように、制御部１３からパルス生成部１２への指示タイミングがパルスオフ期間であっても、新たに設定された(広い)パルス幅のパルス信号psが、指示タイミングから遅延無く生成されることになる。
【００８３】
このように、本実施形態に係る電源装置１０、電源装置１０を含む情報処理装置１、および電源制御方法によれば、制御部１３において直流電源出力を安定させるべく算出された新たなパルス幅に基づいてパルス信号psを生成する場合において、パルスオン期間・パルスオフ期間にかかわらず、制御部１３からの指示タイミングから遅延することなく直ちに（遅延量ゼロで）新たなパルス信号psを生成することができる。
【００８４】
この結果、ＣＰＵ等の情報処理装置本体２０構成品の負荷電流が急激に増加した場合であっても、極めて高い応答性で安定化電源を供給することが可能となる。
【００８５】
なお、本発明は上記の実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００８６】
【図１】本発明に係る情報処理装置の一実施形態の外観例を示す図。
【図２】本発明に係る情報処理装置の一実施形態におけるシステム構成例を示すブロック図。
【図３】本発明に係る電源装置の一実施形態の構成例を示す図。
【図４】本発明に係る電源装置の一実施形態におけるパルス生成部の構成例を示す図。
【図５】負荷変動が無い場合の定常的なパルス信号生成方法の説明図。
【図６】本発明に係る電源装置の一実施形態における制御部の処理例を示すフローチャート図。
【図７】パルスオン期間中に新たなパルス幅のパルス信号を生成する方法の説明図。
【図８】パルスオフ期間中に新たなパルス幅のパルス信号を生成する方法の説明図。
【符号の説明】
【００８７】
１  情報処理装置
２  本体部
３  パネル部
１０  電源装置
１１  電源変換部
１２  パルス生成部
１３  制御部
１４  電源ユニット
２０  情報処理装置本体
２２  ＣＰＵ
３０  バッテリ
１１１  スイッチング部
１１２  平滑部
１２１  クロック発生部
１２２  カウンタ
１２３  パルス周期記憶部
１２４  パルス周期生成部
１２５  第１のパルス幅記憶部
１２６  第２のパルス幅記憶部
１２７  パルス幅生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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