(57)【要約】【課題】フラッシュメモリにおいて、消去ブロックサイズ設定の自由度を大きくする。【解決手段】コントロールゲート８ａは１点鎖線で示されるブロック２０に分割されている。各分割されたコントロールゲート８ａは、ブロック間の基板上に設けられたブロック選択用ＭＯＳトランジスタ２８を介してメタルコントロールゲートライン１８に接続されている。１つのブロック内のコントロールゲート８ａに接続される全てのブロック選択用ＭＯＳトランジスタ２８のゲート電極は互いに連結されており、消去ブロック選択信号ＥＢＳ０，ＥＢＳ１，・・・が供給されて、ブロック選択用ＭＯＳトランジスタ２８の動作が制御される。メタルコントロールゲートライン１８はデコーダ３２に接続され、１本のメタルコントロールゲートライン１８が選択される。ブロック選択用ＭＯＳトランジスタ２８とメタルコントロールゲートライン１８により消去する単位をブロック内のコントロールゲートライン単位とすることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上にメモリセルのソース・ドレイン領域となるメモリ拡散層が互いに平行に、かつ帯状に形成され、一対のメモリ拡散層間の半導体基板上に第１の絶縁膜を介し、一方のメモリ拡散層と隣接し他方のメモリ拡散層と間隔をもって配置され、メモリセルごとに分離された第１の導電体にてなるフローティングゲートが形成され、フローティングゲート上に第２の絶縁膜を介し、メモリ拡散層に平行に帯状に延びて複数のメモリセルについて共通の第２の導電体にてなるコントロールゲートが形成され、コントロールゲート上には第３の絶縁体を介し、フローティングゲートとの間に間隔をもって配置されているメモリ拡散層とフローティングゲートとの間の半導体基板上には第４の絶縁体を介して第２の導電体と直交する方向に帯状に延びて複数のメモリセルについて共通の第３の導電体にてなるセレクトゲートが形成され、フローティングゲート下方の半導体基板表面をメモリチャネルとし、メモリ拡散層とフローティングゲートとの間の半導体基板表面をセレクトチャネルとするスプリットゲート型メモリセルがマトリクス状に配置されたメモリマトリクスを含む半導体メモリ装置において、
前記メモリマトリクスはメモリセルを複数個ずつ含むブロックに分割されており、前記第３の導電体からなるコントロールゲートが前記ブロックごとに独立するように分割されていて、その分割された前記ブロックの間に形成されたブロック選択用トランジスタを介して複数のブロックで共通のメタルコントロールゲートに接続されており、
前記ブロック選択用トランジスタにはブロック単位で共通の消去ブロック選択信号が供給され、
この消去ブロック選択信号と前記メタルコントロールゲートの選択により、ブロック内のコントロールゲート単位で消去できることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリ拡散層は読取り時にセンスアンプに接続される側のメモリ拡散層が前記ブロックごとに独立するように分割されていて、複数のブロックで共通のメタルビットラインに接続されている請求項１に記載の半導体メモリ装置。
【請求項３】
前記メモリ拡散層は読取り時にセンスアンプに接続される側のメモリ拡散層とは異なる側のメモリ拡散層が前記ブロックごとに独立するように分割されていて、複数のブロックで共通のメタルラインに接続されている請求項１又は２に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＥＥＰＲＯＭ、フラッシュメモリなど、フローティングゲートをもつ不揮発性半導体メモリ装置、特にスプリットゲート型と称される不揮発性半導体メモリ装置に関するものである。
【背景技術】
【０００２】
フラッシュメモリはＥＥＰＲＯＭの単ビット消去機能を省く事によって大幅な高集積化を実現した。このためほとんどの場合、フラッシュメモリの消去単位は、あるまとまった領域(本明細書では、ブロックという)、もしくはチップ全体の一括消去となる。近年フラッシュメモリは飛躍的な高集積化を果たしており、これにより一層大容量のものが実現されているが、高集積大容量のものほど、消去ブロックが大きいという傾向がある。
フラッシュメモリは、当初ＵＶ−ＥＰＲＯＭの置き換えとしての用途が主であり、消去ブロックの大きさは、問題とならなかった。しかし他の応用を考えたとき、消去ブロックは小さくできること、また、必要に応じて任意の大きさに設定できることが必要となってきた。
【０００３】
フラッシュメモリは、例えば特許文献１などに記載されている。その実施例のメモリセルにはスプリットゲート型メモリセルが用いられている。
図１は３層ポリシリコン構造のスプリットゲート型メモリセルからなるメモリマトリクスを備えたメモリ装置の一例を示したものであり、（Ａ）は回路図、（Ｂ）はこのメモリ装置に配置された３層ポリシリコン構造のスプリットゲート型メモリセルの概略断面図である。
シリコン基板にソース拡散層４と共通のドレイン拡散層２が互いに平行に形成され、基板上にはトンネル酸化膜を介してフローティングゲート６が形成されている。フローティングゲート６はドレイン拡散層２と一部オーバーラップし、ソース拡散層４とは距離をもって配置されている。フローティングゲート６上には絶縁膜を介してソース拡散層４、ドレイン拡散層２と平行にコントロールゲート８が形成されている。
【０００４】
拡散層２，４の延びる方向と直交する方向に、帯状のセレクトゲート１０がコントロールゲート８上及び基板上に絶縁膜を介して形成されている。セレクトゲート１０の下側の基板領域でフローティングゲート６の縁からソース拡散層４の縁までの間がセレクトチャネルとなっている。
ドレイン拡散層２とソース拡散層４は複数のメモリセルに共通になるように連続している。この例ではドレイン拡散層２は左右両側のメモリセルに共通であるため、２０４８個のメモリセルに共通になるように連続している。ソース拡散層４は１０２４個のメモリセルに共通になるように連続している。ドレイン拡散層２はコンタクトホールを介してメタルＶＧ（バーチャルグランド）ライン１２に接続され、ソース拡散層４はコンタクトホールを介してメタルビットライン１４に接続されている。
【０００５】
コントロールゲート８は拡散層２，４の延びる方向と平行に延びて形成されており、ドレイン拡散層２を挾んで隣合う左右両側のメモリセルについて共通であるため、２０４８個のメモリセルに共通になるように連続している。セレクトゲート１０は拡散層２，４の延びる方向と直交する方向に延びて複数のメモリセルについて共通に形成されてワードライン（ＷＬ）となっている。
【０００６】
このメモリ装置では、セレクトゲート１０をコントロールゲート８と交差して配置することにより、ドレイン拡散層２とソース拡散層４を多数のメモリセルで共通にし、メモリ拡散層２，４とメタルライン１２，１４とのコンタクトの数を少なくすることにより集積度を上げている。
また、一般にこのようなメモリ装置においてメモリセルの消去を行なうとき、コントロールゲート８に負の電圧を印加し、ドレイン拡散層２に正の電圧を印加している。
【０００７】
【特許文献１】米国特許第５２８０４４６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来は１つのコントロールゲートラインに接続されている全メモリセル（２０４８個）は一括に消去されてしまうため、メタルビットライン単位でしか消去ブロックを設定することができず、消去ブロックサイズの設定に自由度が少なかった。
そこで本発明は３層ポリシリコン構造のスプリットゲート型メモリセルを備えたメモリ装置において、消去ブロックサイズ設定の自由度を大きくすることを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明による半導体メモリ装置は、半導体基板上にメモリセルのソース・ドレイン領域となるメモリ拡散層が互いに平行に、かつ帯状に形成され、一対のメモリ拡散層間の半導体基板上に第１の絶縁膜を介し、一方のメモリ拡散層と隣接し他方のメモリ拡散層と間隔をもって配置され、メモリセルごとに分離された第１の導電体にてなるフローティングゲートが形成され、フローティングゲート上に第２の絶縁膜を介し、メモリ拡散層に平行に帯状に延びて複数のメモリセルについて共通の第２の導電体にてなるコントロールゲートが形成され、コントロールゲート上には第３の絶縁体を介し、フローティングゲートとの間に間隔をもって配置されているメモリ拡散層とフローティングゲートとの間の半導体基板上には第４の絶縁体を介して第２の導電体と直交する方向に帯状に延びて複数のメモリセルについて共通の第３の導電体にてなるセレクトゲートが形成され、フローティングゲート下方の半導体基板表面をメモリチャネルとし、メモリ拡散層とフローティングゲートとの間の半導体基板表面をセレクトチャネルとするスプリットゲート型メモリセルがマトリクス状に配置されたメモリマトリクスを含む半導体メモリ装置において、そのメモリマトリクスはメモリセルを複数個ずつ含むブロックに分割されており、第３の導電体からなるコントロールゲートがそのブロックごとに独立するように分割されていて、ブロック選択用トランジスタを介して複数のブロックで共通のメタルコントロールゲートに接続されており、ブロック選択用トランジスタにはブロック単位で共通の消去ブロック選択信号が供給され、この消去ブロック選択信号とメタルコントロールゲートの選択により、ブロック内のコントロールゲート単位で消去できるものである。
【００１０】
コントロールゲートはブロックごとに分割され、その分割されたコントロールゲートはブロック選択用トランジスタを介しているので、ブロック選択トランジスタとメタルコントロールゲートを選択することにより消去時にコントロールゲートに印加する負の高電圧をブロック内のコントロールゲート単位で選択して印加することができる。
【００１１】
メモリ拡散層は、読取り時にセンスアンプに接続される側のメモリ拡散層がブロックごとに独立するように分割されていて、ブロック選択用トランジスタを介して複数のブロックで共通のメタルビットラインに接続されていることが好ましい。
メモリ拡散層は、読取り時にセンスアンプに接続される側のメモリ拡散層とは異なる側のメモリ拡散層もブロックごとに独立するように分割されていて、複数のブロックで共通のメタルラインに接続されていてもよい。
【発明の効果】
【００１２】
本発明はスプリットゲート型メモリセルがマトリクス状に配置されたメモリマトリクスを含む半導体メモリ装置において、そのメモリマトリクスはメモリセルを複数個ずつ含むブロックに分割されており、前記第３の導電体からなるコントロールゲートが前記ブロックごとに独立するように分割されていて、その分割された前記ブロックの間に形成されたブロック選択用トランジスタを介して複数のブロックで共通のメタルコントロールゲートに接続されているので、消去時にブロック選択用トランジスタを選択することにより、メタルコントロールゲートに印加される負の電圧を選択的に、ブロックごとに分割されたコントロールゲート単位に印加することができるので、各ブロックのコントロールゲートごとに消去又は非消去を選択することができる。
【００１３】
読取り時にセンスアンプに接続される側のメモリ拡散層をブロックごとに分割し、選択用トランジスタを介してメタルビットラインに接続すれば、メタルビットラインに接続されるメモリ拡散層を選択することができるようになり、メタルビットラインに付加される拡散容量が少なくって読出し速度を速くすることができる。
メモリ拡散層は読取り時にセンスアンプに接続される側のメモリ拡散層、及びそれとは異なる側の前記メモリ拡散層が前記ブロックごとに独立するように分割されていてれば、消去ブロックサイズに大きな自由度を与えることができる。
【発明を実施するための最良の形態】
【００１４】
図２は本発明を３層ポリシリコン構造のメモリセルを備えたメモリ装置に適用した一実施例を表したものである。（Ａ）は回路図、（Ｂ）はこのメモリ装置に配置された３層ポリシリコン構造のスプリットゲート型メモリセルの概略断面図である。図１と同じ部分には同一の符号を用いる。
シリコン基板にメモリ拡散層のドレイン拡散層２ａとソース拡散層４ａが互いに平行に形成されている。一対のメモリ拡散層２ａ，４ａ間の基板１上には第１の絶縁膜であるトンネル酸化膜を介して、フローティングゲート６がメモリセルごとに分離されて、第１の導電体であるポリシリコンにて形成されている。フローティングゲート６は一方のメモリ拡散層であるドレイン拡散層２ａと隣接し、他方のメモリ拡散層であるソース拡散層４ａとは間隔をもって配置されている。
【００１５】
フローティングゲート上には、絶縁膜を介してメモリ拡散層２ａ，４ａに平行に延びて複数のメモリセルについて共通のコントロールゲート８ａが、第２の導電体であるポリシリコンにて形成されている。
フローティングゲート６とソース拡散層４ａとの間の基板上にはゲート酸化膜を介し、コントロールゲート８上には絶縁膜を介してメモリ拡散層２ａ，４ａの方向と直交する方向に延びて複数のメモリセルについて共通のセレクトゲート１０が、第３の導電体であるポリシリコンにて形成されている。セレクトゲート１０がワードラインＷＬ0〜ＷＬ1023となっている。
このようにして形成されたメモリセルは、フローティングゲート６の下方の基板表面をメモリチャネルとし、ソース拡散層４ａとフローティングゲート６との間の基板表面をセレクトチャネルとするスプリットゲート型メモリセルであり、そのメモリセルがマトリクス状に配置されている。
【００１６】
コントロールゲート８ａはワードラインＷＬの数にして３２本のワードラインごとに１点鎖線で示されるブロック２０に分割されている。図２（Ａ）に鎖線で囲んで示すように、各ブロック間の基板上にはブロック選択用ＭＯＳトランジスタ２８により構成されるブロック選択回路３０が設けられており、各分割されたコントロールゲート８ａは、ブロック選択用ＭＯＳトランジスタ２８を介してメタルコントロールゲートライン１８に接続されている。ブロック選択用ＭＯＳトランジスタ２８としてはＰチャネルＭＯＳトランジスタを用いているが、ＮチャネルＭＯＳトランジスタでもよい。コントロールゲート８ａはワードラインについて３２本分のメモリセルに共通であり、各コントロールゲート８ａには左右のメモリセルが共通に接続されているので、１個のコントロールゲート８ａには合計で６４個のメモリセルが接続されていることになる。
【００１７】
１つのブロック内のコントロールゲート８ａに接続される全てのブロック選択用ＭＯＳトランジスタ２８のゲート電極は互いに連結されており、消去ブロック選択信号ＥＢＳ(Erase Block Select signal)０，ＥＢＳ１，・・・が供給されて、ブロック選択用ＭＯＳトランジスタ２８の動作が制御される。
メタルコントロールゲートライン１８はデコーダ３２に接続され、１本のメタルコントロールゲートライン１８が選択される。
このように、ブロック２０ごとにブロック選択用ＭＯＳトランジスタ２８を設け、メタルコントロールゲートライン１８も選択できるようにしたことにより、ブロック選択用ＭＯＳトランジスタ２８とメタルコントロールゲートライン１８により消去する単位をブロック内のコントロールゲートライン単位とすることができる。
また、メモリ拡散層２ａ，４ａは、コントロールゲート８ａと同じブロック２０ごとに分割されている。
【００１８】
各分割されたドレイン拡散層２ａは複数のブロックに共通のメタルＶＧ（バーチャルグランド）ラインに接続されている。ドレイン拡散層２ａはブロック２０内の、ワードラインについて３２本分のメモリセルに共通であり、しかも左右両側のメモリセルに共通なので、各ドレイン拡散層２ａには６４個のメモリセルが接続されていることになる。
各分割されたソース拡散層４ａはブロック選択用ＭＯＳトランジスタ２４を介してメタルビットライン１４に接続されている。ソース拡散層４ａもブロック２０内のワードラインについて３２本分のメモリセルに共通であり、各ソース拡散層４ａには３２個のメモリセルが接続されていることになる。
【００１９】
１本の共通のドレイン拡散層２ａをもつ左右両側のメモリセルのソースがそれぞれ接続されている２本のソース拡散層４ａにそれぞれ備えられたブロック選択用ＭＯＳトランジスタ２４のゲート電極は互いに連結されており、それを１対のブロック選択用ＭＯＳトランジスタ２４として、１つのブロック内のブロック選択用ＭＯＳトランジスタ２４のゲート電極は１対おきに互いに連結されている。読出しブロック選択信号ＲＢＳ(Read Block Select signal)０，ＲＢＳ１，・・・が供給されて、ブロック選択用ＭＯＳトランジスタ２４の動作が制御される。
このように、ブロック２０ごとにブロック選択用ＭＯＳトランジスタ２４を設けて読出し時にブロックを選択することにより、メタルビットライン１４に付加される拡散容量を小さくしている。
【００２０】
またドレイン拡散層２ａはブロックに分割されているが選択用ＭＯＳトランジスタはドレイン拡散層２ａ側には設けられておらず、コンタクトホールを介してメタルのバーチャルグランドライン１２に接続されている。
メモリセルの消去時にはメタルコントロールゲートライン１８に負の電圧が印加される。消去ブロック選択信号により選択されたブロック選択用ＭＯＳトランジスタ２８のみがＯＮし、そのブロック選択用ＭＯＳトランジスタ２８に接続されるコントロールゲート８ａをもつブロックのメモリセルのみが消去される。
【００２１】
実施例ではソース拡散層はワードライン方向に隣合うメモリセルでそれぞれ別個に配置されているが、ワードライン方向に隣合うメモリセルで共通にしてもよい。
また、ドレイン拡散層はワードライン方向に隣合うメモリセルで共通に配置されているが、ワードライン方向に隣合うメモリセルにそれぞれ別個に配置してもよい。
ソース拡散層又はドレイン拡散層はブロックごとに分割されているが、複数のブロックに共通でもよい。
【図面の簡単な説明】
【００２２】
【図１】３層ポリシリコン構造のスプリットゲート型メモリセルからなるメモリマトリクスを備えたメモリ装置の一例を示したものであり、（Ａ）は回路図、（Ｂ）はこのメモリ装置に配置された３層ポリシリコン構造のスプリットゲート型メモリセルの概略断面図である。
【図２】３層ポリシリコン構造のメモリセルを備えたメモリ装置に適用した一実施例を表したものであり、（Ａ）は回路図、（Ｂ）はこのメモリ装置に配置された３層ポリシリコン構造のスプリットゲート型メモリセルの概略断面図である。
【符号の説明】
【００２３】
２    ドレイン拡散層
４ａ    ソース拡散層
６    フローティングゲート
８ａ    コントロールゲート
１０    セレクトゲートゲート
１２    メタルＶＧライン
１４    メタルビットライン
１８    メタルコントロールゲートライン
２０    ブロック
２８    ブロック選択用ＭＯＳトランジスタ
３０    ブロック選択回路
３２    デコーダ
【図１】
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【図２】
2006099962.tif 000004