(57)【要約】【課題】ロード供給型ワイアードオア仕組みの不揮発性半導体メモリ装置を提供する。【解決手段】不揮発性半導体メモリ装置は内部出力線とデータ線制御回路を備える。前記内部出力線は、ページバッファの各々出力ドライバーによって駆動可能である。前記内部出力線は、前記ページバッファのメインラッチデータのいずれか一つが論理“Ｈ”であると、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、接地電圧に駆動される。前記データ線制御回路は、ワイアードオア動作区間で、前記グローバル出力線をディスチャージした後、前記グローバル出力線に所定のチャージ電流を一定時間の間に継続的にチャージするように制御される。本発明によれば、‘ワイアードオア方式’でプログラム確認読み出しが可能である。よって、プログラム確認読み出しに必要な時間が著しく減少され、特に、‘ワイアードオア動作’でピーク電流が減少する。【選択図】図３
2006190450.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリ装置において、
複数のビットラインを含み、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、
対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして格納する複数のページバッファと、
前記ページバッファのメインラッチデータのそれぞれに対応して駆動され、前記ページバッファのメインラッチデータのいずれか一つが所定の論理状態であれば、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される内部出力線と、
所定のグローバル出力線と、
所定のワイアードオア動作区間で、前記グローバル出力線と前記内部出力線を電気的に連結する出力スイッチと、
前記ワイアードオア動作区間で、前記グローバル出力線をディスチャージした後、前記グローバル出力線に所定のチャージ電流を一定時間の間に継続的にチャージするように制御されるデータ線制御回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記データ線制御回路は、
前記ワイアードオア動作のために、前記グローバル出力線をディスチャージするデータ線ディスチャージブロックと、
前記ワイアードオア動作のために、前記データ線ディスチャージブロックによってディスチャージされる前記グローバル出力線をチャージさせるデータ線チャージブロックと、を備えることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記出力ドライビング電圧は接地電圧であり、
前記データ線ディスチャージブロックは、前記グローバル出力線を接地電圧にディスチャージさせるために駆動され、
前記データ線チャージブロックは、
前記グローバル出力線に前記チャージ電流を提供するために、所定のデータ線チャージ信号によって制御されるデータ線チャージ部と、
前記データ線チャージ信号を提供し、前記チャージ電流が工程条件の変化に鈍感にするために、前記データ線チャージ信号の電圧レベルを制御するチャージ制御部と、
を備えることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記データ線チャージ部は、前記データ線チャージ信号によってゲートされる第１ＰＭＯＳトランジスタを含み、
前記チャージ制御部は、
電源電圧と前記データ線チャージ信号との間に形成され、前記データ線チャージ信号によってゲートされる第２ＰＭＯＳトランジスタと、
前記データ線チャージ信号と前記接地電圧との間に形成され、所定のデータ線基準電圧によってゲートされる第１ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記チャージ制御部は、
所定のチャージ制御信号に応答してゲートされ、前記データ線チャージ信号と前記接地電圧との間に前記第１ＮＭＯＳトランジスタと直列に形成される第２ＮＭＯＳトランジスタと、
前記チャージ制御信号に応答してゲートされ、前記データ線チャージ信号の電圧レベルを前記電源電圧に制御するための前記第３ＰＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記不揮発性半導体メモリ装置は、前記グローバル出力線のデータをラッチするデータ線ラッチ回路をさらに備えることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
前記データ線ラッチ回路は、
前記グローバル出力線のデータをラッチし、前記グローバル出力線のデータを所定の共通出力線に提供し、前記ワイアードオア区間で、前記グローバル出力線のラッチを解除し、前記グローバル出力線のデータの前記共通出力線への提供を遮断するグローバル線ラッチブロックと、
前記ワイアードオア区間でイネーブルされて、前記共通出力線をラッチする共通ラッチブロックと、
を備えることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記不揮発性半導体メモリ装置は、前記ワイアードオア動作区間で、前記内部出力線と前記グローバル出力線を電気的に連結するための出力スイッチをさらに備えることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項９】
前記ページバッファのそれぞれは、
データプログラムの時には外部から提供される入力データに対応する論理状態を有する一方、データ読み出し時には前記ビットラインの電圧レベルに対応する論理状態を有するメインラッチデータをラッチして格納するメインラッチブロックと、
前記メインラッチデータに対応して、前記内部出力線を一方向に駆動する出力ドライバーと、
を備え、
前記内部出力線は、外部に提供されるデータを伝送し、前記入力データの伝送経路とは電気的に分離されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
不揮発性半導体メモリ装置において、
複数のビットラインを含み、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、
対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして格納する複数のページバッファと、
前記ページバッファのメインラッチデータのそれぞれに対応して駆動され、前記ページバッファのメインラッチデータのいずれか一つが所定の論理状態であれば、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される前記内部出力線と、
前記内部出力線の駆動によるデータを伝送するグローバル出力線と、
所定のワイアードオア動作区間で、前記グローバル出力線をディスチャージした後、所定のチャージ電流を一定時間の間に継続的にチャージするデータ線制御回路と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項１１】
対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、それぞれのメインラッチデータを格納する複数のページバッファと、前記ページバッファのメインラッチデータのそれぞれに対応して一方向に駆動される内部出力線と、前記内部出力線の駆動によるデータを伝送するグローバル出力線とを含む不揮発性半導体メモリ装置の駆動方法において、
それぞれの対応するビットラインの電圧を前記ページバッファのメインラッチデータに反映するデータフリップ段階と、
前記データフリップ段階による前記ページバッファの前記メインラッチデータを用いて、前記グローバル出力線を駆動するワイアードオア段階と、
を備え、
前記ワイアードオア段階は、前記グローバル出力線をディスチャージした後、所定のチャージ電流を一定時間の間に継続的にチャージすることを特徴とする不揮発性半導体メモリ装置の駆動方法。
【請求項１２】
前記ワイアードオア段階は、
前記グローバル出力線を接地電圧にディスチャージするデータ線ディスチャージ段階と、
前記ディスチャージされる前記グローバル出力線に前記チャージ電流を一定時間の間に継続的にチャージするデータ線チャージ段階と、
を備えることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置に係り、特に、ワイアードオア（Ｗｉｒｅｄ  ＯＲ）仕組みを有する不揮発性半導体メモリ装置の駆動方法に関するものである。
【背景技術】
【０００２】
一般に、不揮発性半導体メモリ装置のメモリセルに対するプログラムおよび読み出しは、選択されたメモリセルに対応するビットラインの電圧を制御することで行われる。このようなビットラインの駆動のために、不揮発性半導体メモリ装置は、メモリセルにプログラムされるかまたはメモリセルから読み出されるデータを一時格納するページバッファを内蔵する。
【０００３】
図１は従来の不揮発性半導体メモリ装置を示す図、図２は図１のページバッファ（ＰＢＰ）の一つと対応するＹゲート（ＹＧ）を代表的に示す図である。従来のページバッファ（ＰＢＰ）においては、メモリセルに書き込まれるデータに対応するデータが感知ラッチブロック１５０にロードされてラッチされる。そして、前記感知ラッチブロック１５０に格納されたデータはビットライン（ＢＬｅ、ＢＬｏ）に反映され、以後、メモリセルのプログラムが進む。また、メモリセルから読み出されるデータに対応するデータも前記感知ラッチブロック１５０に一時格納される。そして、Ｙゲート信号（Ｙａ＜ｎ：１＞）に応答して、前記感知ラッチブロック１５０に格納されたデータがグローバルデータ線（ＧＤＬ）に伝送される。
【０００４】
ところが、従来の不揮発性半導体メモリ装置では、図１および図２に示すように、各ページバッファ（ＰＢＰ）の内部データ線（ＩＤＬ）はＹゲート（ＹＧ）を介してグローバルデータ線（ＧＤＬ）に共通的に連結される。そして、前記グローバルデータ線（ＧＤＬ）から前記ページバッファ（ＰＢＰ）の感知ラッチノード（ＮＬＡＴＰ）までのデータ伝送経路は、データのプログラムおよび読み出し時に共に利用される。これにより、従来の不揮発性半導体メモリ装置では、グローバルデータ線（ＧＤＬ）と各内部データ線（ＩＤＬ）の電荷共有（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）現象によって、前記ページバッファ（ＰＢＰ）の感知ラッチノード（ＮＬＡＴＰ）に格納されるデータがフリップ（ｆｌｉｐ）されることができる。
【０００５】
したがって、従来の不揮発性半導体メモリ装置におけるプログラム確認読み出しは、複数のプログラムされたメモリセルのデータを一度に確認するワイアードオア（Ｗｉｒｅｄ  ＯＲ）方式でなく、各メモリセルのデータを一つずつ確認するＹ−スキャン方式で行われる。これにより、従来の不揮発性半導体メモリ装置では、プログラム確認読み出し時間が長くなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は従来技術の問題点を解決するためになされたもので、その目的は、ワイアードオア方式でプログラム確認読み出しが可能な不揮発性半導体メモリ装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記のような技術的課題を達成するための本発明の一観点によれば、不揮発性半導体メモリ装置が提供される。本発明の不揮発性半導体メモリ装置は、複数のビットラインを含み、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、対応するそれぞれのビットラインと送受信されるデータに対応するデータをメインラッチデータとして格納する複数のページバッファと、前記ページバッファのメインラッチデータのそれぞれに対応して駆動され、前記ページバッファのメインラッチデータのいずれか一つが所定の論理状態であれば、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、所定の出力ドライビング電圧に駆動される内部出力線と、所定のグローバル出力線と、所定のワイアードオア動作区間で、前記グローバル出力線と前記内部出力線を電気的に連結する出力スイッチと、前記ワイアードオア動作区間で、前記グローバル出力線をディスチャージした後、前記グローバル出力線に所定のチャージ電流を一定時間の間に継続的にチャージするように制御されるデータ線制御回路とを備える。
【０００８】
前記のような技術的課題を達成するための本発明のほかの観点によれば、不揮発性半導体メモリ装置の駆動方法が提供される。本発明の駆動方法が適用される不揮発性半導体メモリ装置は、対応するビットラインのデータをプログラムして格納する複数のメモリセルを含むメモリセルアレイと、それぞれのメインラッチデータを格納する複数のページバッファと、前記ページバッファのメインラッチデータのそれぞれに対応して一方向に駆動される内部出力線と、前記内部出力線の駆動によるデータを伝送するグローバル出力線とを含む。このような不揮発性半導体メモリ装置の駆動方法は、それぞれの対応するビットラインの電圧を前記ページバッファのメインラッチデータに反映するデータフリップ段階と、前記データフリップ段階による前記ページバッファの前記メインラッチデータを用いて、前記グローバル出力線を駆動するワイアードオア段階とを備える。前記ワイアードオア段階は、前記グローバル出力線をディスチャージした後、所定のチャージ電流を一定時間の間に継続的にチャージする。
【発明の効果】
【０００９】
前記のような本発明の不揮発性半導体メモリ装置は、内部出力線とデータ線制御回路を備える。前記内部出力線は、ページバッファの各々の出力ドライバーによって駆動可能である。この際、前記内部出力線は、前記ページバッファのメインラッチデータのいずれか一つが論理“Ｈ”であれば、前記ページバッファの残りメインラッチデータの論理状態にかかわらず、接地電圧に駆動される。そして、前記データ線制御回路は、ワイアードオア動作区間で、前記グローバル出力線をディスチャージさせた後、前記グローバル出力線に所定のチャージ電流を一定時間の間に継続してチャージするように制御される。前記のような本発明の不揮発性半導体メモリ装置によれば、‘ワイアードオア’方式でプログラム確認読み出しが可能である。したがって、本発明の不揮発性半導体メモリ装置およびその駆動方法によれば、プログラム確認読み出しに必要な時間が著しく減少する。特に、ロード供給方式が適用される本発明の不揮発性半導体メモリ装置およびその駆動方法によれば、‘ワイアードオア動作’でピーク電流（ｐｅａｋ  ｃｕｒｒｅｎｔ）が減少する。
【発明を実施するための最良の形態】
【００１０】
本発明と本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施形態を例示する添付図面および添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示そうとすることを留意しなければならない。
【００１１】
本明細書では、隣接した二つのビットラインが一つのビットライン対をなす構造の実施形態を示して説明する。しかし、本発明の技術的思想は二つのビットラインが一つのビットライン対をなす構造の実施形態だけでなく、各ビットラインに別個のカラムアドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）によって選択される構造によっても実現することができることは当業者には自明である。したがって、本明細書では、対をなす二つのビットライン、すなわち偶数ビットラインと奇数ビットラインは別に区別せず、単に‘ビットライン’と称することもできる。
【００１２】
以下、添付図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。
図３は本発明の一実施形態による不揮発性半導体メモリ装置を示す図である。図３に示すように、本発明の不揮発性半導体メモリ装置は、メモリセルアレイ１０、ページバッファセット２００、出力スイッチ４００、データ線プレチャージ回路５００、およびデータ線ラッチ回路６００を備える。
【００１３】
前記メモリセルアレイ１０は、複数のビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）を含み、対応するビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）のデータをプログラムして格納する複数のメモリセルを含む。このような、前記メモリセルアレイ１０は図４に具体的に示す。
【００１４】
図４を参照すれば、前記メモリセルアレイ１０は、対応するビットライン（ＢＬｅ、ＢＬｏ）にそれぞれ連結される複数のセルストリング（ｃｅｌｌ  ｓｔｒｉｎｇｓ、ＳＴｅ＜ｎ：１＞、ＳＴｏ＜ｎ：１＞）からなる。各セルストリング（ＳＴｅ＜ｎ：１＞、ＳＴｏ＜ｎ：１＞）は、図４に示すように、対応するビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）に連結されるストリング選択トランジスタ（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅｌｉｎｅ、ＣＳＬ）に連結されるグラウンド選択トランジスタ（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、および前記ストリング選択トランジスタ（ＳＳＴ）と前記グラウンド選択トランジスタ（ＧＳＴ）との間に直列に連結されるメモリセル（ＭＣ）から構成される。そして、前記ビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）はページバッファセット２００に電気的に連結される。
【００１５】
前記メモリセル（ＭＣ）は、ソース、ドレイン、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）および制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を有するフローティングゲートトランジスタで具現される。前記メモリセル（ＭＣ）は、周知のように、チャンネルホットエレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ、以下、‘ＣＨＥ’という）またはファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、以下、‘Ｆ−Ｎ’という）トンネリング現象を用いて、プログラムが実行される。この際、前記メモリセル（ＭＣ）は、それぞれのビットライン（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）の電圧レベルに対応するデータをプログラムする。
【００１６】
また、図３を参照すれば、前記ページバッファセット２００は、対応するビットライン対（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）ごとに配置される複数のページバッファ（ＰＢＮ＜ｎ：１＞）を含む。前記ページバッファ（ＰＢＮ＜ｎ：１＞）は連結関係でだけ違いがあり、みんな同一の構造で具現できる。したがって、本明細書では、前記ページバッファ（ＰＢＮ＜ｎ：１＞）を区別せず、添え字を省略した一つのページバッファ（ＰＢＮ）のみについて説明する。また、前記ビットライン対（ＢＬｅ＜ｎ：１＞、ＢＬｏ＜ｎ：１＞）に対しても添え字が省略される。
【００１７】
図５は図３のページバッファ（ＰＢＮ）を具体的に示す回路図である。前記ページバッファ（ＰＢＮ）は、対応するそれぞれのビットライン（ＢＬｅ、ＢＬｏ）と送受信されるデータを所定のメインラッチノード（ＭＬＡＭ）に格納する。本明細書において、前記メインラッチノード（ＮＬＡＭ）のデータは‘メインラッチデータ（ＭＬＤ）’という。図５を参照すれば、前記ページバッファ（ＰＢＮ）はビットラインバイアスブロック２１０、ビットライン遮断ブロック２２０、プレチャージブロック２３０、メインラッチブロック２５０、および出力ドライバー２６０を含む。
【００１８】
前記ビットラインバイアスブロック２１０は、対をなす二つのビットライン（ＢＬｅ、ＢＬｏ）のいずれか一つを選択し、バイアス電圧を制御する。前記ビットライン遮断ブロック２２０は、前記ビットライン（ＢＬｅ、ＢＬｏ）と前記センシングノード（ＮＳＥＮ）の連結を制御する。前記プレチャージブロック２４０は、所定のセンシングプレチャージ信号（／ＰＲＳＥＮ）に応答して、前記メインラッチブロック２５０の前記センシングノード（ＮＳＥＮ）を電源電圧（ＶＣＣ）にプレチャージする。
【００１９】
前記ビットラインバイアスブロック２１０、ビットライン遮断ブロック２２０、プレチャージブロック２３０の構成および作用は、図５を参照して、当業者に容易に理解できるので、本明細書では、それについての具体的な説明は省略する。
【００２０】
前記メインラッチブロック２５０は、所定のメインラッチノード（ＮＬＡＭ）を含む。前記メインラッチノード（ＮＬＡＭ）に格納される前記‘メインラッチデータ（ＭＬＤ）’は多様な方法で提供することができる。本実施例において、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、データプログラムの際、応答伝送ノード（ＮＣＰＡ）の電圧状態によって制御される。この際、前記‘応答伝送ノード（ＮＣＰＡ）’の電圧状態は‘入力データ’に対応する論理状態を有する‘キャッシュラッチデータ（ＣＬＤ）’によって決定される。結局、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、データプログラムの際、前記入力データを反映して決定することになる。
【００２１】
まとめると、対応する前記ビットライン（ＢＬｅ、ＢＬｏ）がプログラム可能状態、すなわち接地電圧（ＶＳＳ）に制御しようとする場合には、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｈ”となる。そして、対応する前記ビットライン（ＢＬｅ、ＢＬｏ）がプログラム禁止状態に制御しようとする場合には、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｌ”となる。
【００２２】
前記出力ドライバー２６０は、前記‘メインラッチデータ（ＭＬＤ）’に対応して、内部出力線（ＩＤＯＵＴ）を一方向に駆動する。すなわち、前記内部出力線（ＩＤＯＵＴ）は論理“Ｈ”の前記‘メインラッチデータ（ＭＬＤ）’によって出力ドライビング電圧（ＶＯＤＲ）（本実施形態では、接地電圧（ＶＳＳ））に駆動される。
【００２３】
そして、前記内部出力線（ＩＤＯＵＴ）のデータは、前記出力スイッチ（４００、図３参照）を通じて、究極的に外部に提供される。この際、前記内部出力線（ＩＤＯＵＴ）は、外部から前記メインラッチノード（ＮＬＡＭ）までの入力データの伝送経路とは電気的に分離される。したがって、前記‘メインラッチデータ（ＭＬＤ）’の論理状態は、前記内部出力線（ＩＤＯＵＴ）の電圧レベルによる影響が排除される。
【００２４】
より詳しく説明すると、前記内部出力線（ＩＤＯＵＴ）は自分と連結される複数のページバッファ（ＰＢＮ＜ｎ：１＞、図３参照）の前記‘メインラッチデータ（ＭＬＤ）’のそれぞれによって駆動される。したがって、前記ページバッファ（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’のいずれか一つが所定の論理状態（本実施形態では、論理“Ｈ”）の場合には、前記ページバッファ（ＰＢＮ＜ｎ：１＞）の残り‘メインラッチデータ（ＭＬＤ）’の論理状態がみんな “Ｌ”であると言っても、前記内部出力線（ＩＤＯＵＴ）、究極的には前記グローバル出力線（ＧＤＯＵＴ）が前記出力ドライビング電圧（ＶＯＤＲ）に駆動される。
【００２５】
したがって、本発明のページバッファ（ＰＢＮ）を含む不揮発性半導体メモリ装置は、前記出力ドライバー２６０によって、ワイアードオア仕組みで具現することができる。すなわち、選択されたメモリセル（ＭＣ）のプログラムを確認するプログラム確認読み出しで、前記複数のページバッファ（ＰＢＮ＜ｎ：１＞）の前記‘メインラッチデータ（ＭＬＤ）’を同時に用いて、一度の確認読み出しを実行することで、前記複数のページバッファ（ＰＢＮ＜ｎ：１＞）と連結されるメモリセルのプログラム不良の有無が確認可能である。
【００２６】
したがって、本発明の不揮発性半導体メモリ装置はワイアードオア仕組みで具現可能であるので、プログラム確認読み出しに必要な時間が著しく減少する。
【００２７】
ついで、図５を参照して、前記メインラッチブロック２５０および前記出力ドライバー２６０を詳細に説明する。
【００２８】
前記メインラッチブロック２５０は、前記センシングノード（ＮＳＥＮ）、メインラッチ部２５１、キャッシュダンピング部２５６、センシング応答部２５７、およびバッファ選択部２５９を含む。前記センシングノード（ＮＳＥＮ）は前記ビットライン（ＢＬｅ、ＢＬｏ）から提供されるデータを受信するためのもので、ビットライン遮断ブロック２２０を介してビットライン（ＢＬｅ、ＢＬｏ）と電気的に連結される。
【００２９】
前記メインラッチ部２５１は前記メインラッチノード（ＮＬＡＭ）を含み、前記応答伝送ノード（ＮＣＰＡ）の状態に対応するデータを前記‘メインラッチデータ（ＭＬＤ）’として格納する。
【００３０】
そして、前記キャッシュダンピング部２５６は所定のダンピング制御信号（ＤＵＭ）に応答し、前記‘キャッシュラッチデータ（ＣＬＤ）’によって、所定のキャッシュ駆動電圧（ＶＣＡＤＲ）を前記応答伝送ノード（ＮＣＰＡ）に提供する。
【００３１】
前記センシング応答部２５７は、前記センシングノード（ＮＳＥＮ）および所定の読み出しラッチ信号（ＲＬＡＴ）に応答して、前記応答伝送ノード（ＮＣＰＡ）にセンシング応答電圧（本実施形態では、接地電圧（ＶＳＳ））を提供する。前記バッファ選択部２５９は、前記‘メインラッチデータ（ＭＬＤ）’に対応するデータを前記センシングノード（ＮＳＥＮ）を介して、究極的に前記ビットライン（ＢＬｅ、ＢＬｏ）に提供する。
【００３２】
一方、前記出力ドライバー２６０は、データ読み出しの際に、前記‘メインラッチデータ（ＭＬＤ）’に対応して、前記内部出力線（ＩＤＯＵＴ）を駆動する。望ましくは、前記出力ドライバー２６０は、第１出力ドライビングトランジスタ２６１と第２出力ドライビングトランジスタ２６３を含む。前記第１出力ドライビングトランジスタ２６１は、前記‘メインラッチデータ（ＭＬＤ）’によってゲートされる。すなわち、第１出力ドライビングトランジスタ２６１は、前記‘メインラッチデータ（ＭＬＤ）’が論理“Ｈ”である時、ターンオン（ｔｕｒｎ−ｏｎ）される。前記第２出力ドライビングトランジスタ２６３は、前記メインラッチ選択アドレス（ＹＭｒ）にゲートされて、前記内部出力線（ＩＤＯＵＴ）を前記接地電圧（ＶＳＳ）に駆動する。
【００３３】
したがって、本実施形態によれば、前記‘メインラッチデータ（ＭＬＤ）’が論理“Ｈ”である時、前記メインラッチ選択アドレス（ＹＭｒ）の論理“Ｈ”への遷移に応答して、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動される。
【００３４】
また、図３を参照すれば、本発明の不揮発性半導体メモリ装置は、出力スイッチ４００を含む。前記出力スイッチ４００は、所定のワイアードオアリング信号（／ＷＯＲＥＮ）および所定のブロックデコーディング信号（／ＢＬＤＥＣ）に応答して、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を電気的に連結する。ここで、ワイアードオアリング信号（／ＷＯＲＥＮ）は、本発明の不揮発性半導体メモリ装置において、一つの内部出力線（ＩＤＯＵＴ）に連結されるページバッファから提供されるデータを一度に確認するワイアードオア動作時に“Ｌ”に活性化される信号である。そして、前記ブロックデコーディング信号（／ＢＬＤＥＣ）は、内部出力線（ＩＤＯＵＴ）を特定する信号である。すなわち、前記ブロックデコーディング信号（／ＢＬＤＥＣ）は一つの内部出力線（ＩＤＯＵＴ）に連結されるページバッファ（ＰＢＮ）（図３では、ページバッファセット（２００））を特定するアドレス信号である。
【００３５】
したがって、前記出力スイッチ４００は、前記ワイアードオア区間であるか、あるいは前記ブロックデコーディング信号（／ＢＬＤＥＣ）によって前記ページバッファセット２００が選択される時、前記内部出力線（ＩＤＯＵＴ）と前記グローバル出力線（ＧＤＯＵＴ）を電気的に連結する。
【００３６】
図６は図３の出力スイッチ４００を具体的に示す図である。図６を参照すれば、前記出力スイッチ４００は、スイッチ論理ゲート４１０とスイッチトランジスタ４２０を含む。前記スイッチ論理ゲート４１０は、前記ブロックデコーディング信号（／ＢＬＤＥＣ）と前記ワイアードオアリング信号（／ＷＯＲＥＮ）を論理積して、前記スイッチトランジスタ４２０を制御するスイッチ制御信号（ＳＷ）を発生する。
【００３７】
前記スイッチトランジスタ４２０は、前記ブロックデコーディング信号（ＢＬＤＥＣ）または前記ワイアードオアリング信号（／ＷＯＲＥＮ）が“Ｌ”に活性化される時、前記内部出力線（ＩＤＯＵＴ）のデータを前記グローバル出力線（ＧＤＯＵＴ）に提供する。
【００３８】
また、図３を参照すれば、本発明の不揮発性半導体メモリ装置は、データ線制御回路５００を含む。前記データ線制御回路５００は、前記ワイアードオア動作区間で、前記グローバル出力線（ＧＤＯＵＴ）をディスチャージした後、前記グローバル出力線（ＧＤＯＵＴ）に所定の‘チャージ電流’を一定時間の間に継続的にチャージするように制御される。
【００３９】
図７は図３のデータ線制御回路５００を具体的に示す図である。図８は図７の主要ノードおよび主要信号のタイミング図で、‘ワイアードオア動作’中のタイミング図である。図７を参照すれば、前記データ線制御回路５００は、データ線ディスチャージブロック５１０およびデータ線チャージブロック５５０を備える。
【００４０】
前記データ線ディスチャージブロック５１０は、前記‘ワイアードオア動作’のために、前記グローバル出力線（ＧＤＯＵＴ）をディスチャージするように制御される。本実施形態において、前記ディスチャージされる前記グローバル出力線（ＧＤＯＵＴ）は接地電圧（ＶＳＳ）に制御される。望ましくは、前記データ線ディスチャージブロック５１０は、所定のデータ線ディスチャージ信号（ＤＬＤＳ）に応答して、前記グローバル出力線（ＧＤＯＵＴ）をディスチャージするＮＭＯＳトランジスタ５１０ａを含む。
【００４１】
一方、前記データ線ディスチャージ信号（ＤＬＤＳ）は‘データ線ディスチャージ区間（Ｔ１、図８参照）’で“Ｈ”に制御される。そして、前記‘データ線ディスチャージ区間（Ｔ１）’で、前記グローバル出力線（ＧＤＯＵＴ）が接地電圧（ＶＳＳ）にディスチャージされる。
【００４２】
また、図７を参照すれば、前記データ線チャージブロック５５０は、前記データ線ディスチャージブロック５１０によってディスチャージされる前記グローバル出力線（ＧＤＯＵＴ）をチャージして、前記‘ワイアードオア動作’を実行する。
【００４３】
前記データ線チャージブロック５５０は、具体的に、データ線チャージ部５５１とチャージ制御部５５３を含む。前記データ線チャージ部５５１は、所定のデータ線チャージ信号（ＤＬＬＤ）によって制御される。
【００４４】
一方、前記データ線チャージ信号（ＤＬＬＤ）は‘データ線チャージ区間（Ｔ２、図８参照）’で“Ｌ”に制御され、前記グローバル出力線（ＧＤＯＵＴ）に前記‘チャージ電流（ＩＣＣ）’を提供する。
【００４５】
望ましくは、前記データ線チャージ部５５１は、前記データ線チャージ信号（ＤＬＬＤ）によってゲートされる第１ＰＭＯＳトランジスタ（ＭＰ１）を含む。前記‘チャージ電流（ＩＣＣ）’は、前記第１ＰＭＯＳトランジスタ（ＭＰ１）を通じて、前記グローバル出力線（ＧＤＯＵＴ）に提供される。
【００４６】
前記チャージ制御部５５３は、前記データ線チャージ信号（ＬＤＤＬ）を提供する。前記チャージ制御部５５３は、具体的に、第２ＰＭＯＳトランジスタ（ＭＰ２）と第１ＮＭＯＳトランジスタ（ＭＮ１）を含む。前記第２ＰＭＯＳトランジスタ（ＭＰ２）は、電源電圧（ＶＤＤ）と前記データ線チャージ信号（ＤＬＬＤ）との間に形成され、前記データ線チャージ信号（ＤＬＬＤ）によってゲートされるダイオード形態のトランジスタである。
【００４７】
前記第１ＮＭＯＳトランジスタ（ＭＮ１）は前記データ線チャージ信号（ＤＬＬＤ）と前記接地電圧（ＶＳＳ）との間に形成され、所定のデータ線基準電圧（ＶＲＥＦＤＬ）によってゲートされる。そして、前記第１ＮＭＯＳトランジスタ（ＭＮ１）は一定量の電流が流れるようにする電流ソースとして作用する。
【００４８】
このように、ダイオード形態で具現される前記第２ＰＭＯＳトランジスタ（ＭＰ２）と電流ソースとして作用する前記第１ＮＭＯＳトランジスタ（ＭＮ１）によって、前記グローバル出力線（ＧＤＯＵＴ）に提供される前記‘チャージ電流（ＩＣＣ）’が工程条件の変化に関係なく比較的一定になる。これについての具体的な説明は次のようである。
【００４９】
まず、工程変化によって、前記データ線チャージ部５５１の第１ＰＭＯＳトランジスタ（ＭＰ１）の電気伝導性が低下する場合を仮定する。この場合、前記チャージ制御部５５３の第２ＰＭＯＳトランジスタ（ＭＰ２）の電気伝導性も低下する。よって、前記データ線チャージ信号（ＬＤＤＬ）の電圧レベルが下降して、前記‘チャージ電流（ＩＣＣ）’の供給が補充される方向に作用する。
【００５０】
同様に、工程条件の変化によって、前記データ線チャージ部５５１の第１ＰＭＯＳトランジスタ５５１ａの電気伝導性が強化される場合を仮定する。この場合、前記チャージ制御部５５３の第２ＰＭＯＳトランジスタ（ＭＰ２）の電気伝導性も強化される。これにより、前記データ線チャージ信号（ＬＤＤＬ）の電圧レベルが上昇して、前記‘チャージ電流（ＩＣＣ）’の供給が減少される方向に作用する。
【００５１】
したがって、前記データ線チャージ部５５１の第１ＰＭＯＳトランジスタ５５１ａによって供給される前記‘チャージ電流（ＩＣＣ）’は工程変化に鈍感になる。
【００５２】
前記チャージ制御部５５３は、所定のチャージ制御信号（ＬＤＣＯＮ）によってゲートされる第２ＮＭＯＳトランジスタ（ＭＮ２）と第３ＰＭＯＳトランジスタ（ＭＰ３）をさらに備える。
【００５３】
前記第２ＮＭＯＳトランジスタ（ＭＮ２）は、前記データ線チャージ信号（ＤＬＬＤ）と前記接地電圧（ＶＳＳ）との間で、前記第１ＮＭＯＳトランジスタ（ＭＮ１）と直列に形成される。したがって、前記第２ＮＭＯＳトランジスタ（ＭＮ２）は、前記チャージ制御信号（ＬＤＣＯＮ）が“Ｌ”となる区間（すなわち、図８を参照すれば、‘ワイアードオア動作’を行わない区間）で、前記チャージ制御部５１３の電流経路を遮断する。
【００５４】
そして、前記第３ＰＭＯＳトランジスタ（ＭＰ３）は、前記チャージ制御信号（ＬＤＣＯＮ）が“Ｌ”となる区間で、前記データ線チャージ信号（ＤＬＬＤ）の電圧レベルを前記電源電圧（ＶＣＣ）に制御する。これにより、前記チャージ電流（ＩＣＣ）の前記グローバル出力線（ＧＤＯＵＴ）への供給は遮断される。
【００５５】
まとめると、本発明の不揮発性半導体メモリ装置の‘ワイアードオア動作’は、図８に示すように、前記グローバル出力線（ＧＤＯＵＴ）を接地電圧（ＶＳＳ）にディスチャージするデータ線ディスチャージ区間（Ｔ１）が先に進む。続いて、前記ディスチャージされる前記グローバル出力線（ＧＤＯＵＴ）に前記‘チャージ電流（ＩＣＣ）’を一定時間の間に継続的にチャージするデータ線チャージ区間（Ｔ２）が進む。
【００５６】
すなわち、本発明の不揮発性半導体メモリ装置の‘ワイアードオア動作’は、前記グローバルデータ線（ＧＤＯＵＴ）’を先にディスチャージした後、前記メインラッチブロック（２５０、図５参照）の前記‘メインラッチデータ（ＭＬＤ）’に対応して、さらに前記‘グローバル出力線（ＧＤＯＵＴ）’をチャージする方式（本明細書では、‘ロード供給方式’という）で行われる。
【００５７】
このように、‘ロード供給方式’で行われる本発明の不揮発性半導体メモリ装置の‘ワイアードオア動作’は、ピーク電流（ｐｅａｋ  ｃｕｒｒｅｎｔ）を減少させることができるという利点を有する。
【００５８】
また、図３を参照すれば、本発明の不揮発性半導体メモリ装置は、データ線ラッチ回路６００を含む。前記データ線ラッチ回路６００は、前記グローバル出力線（ＧＤＯＵＴ）のデータをラッチし、前記グローバル出力線（ＧＤＯＵＴ）のデータを所定の共通出力線（ＣＤＯＵＴ）に提供する。
【００５９】
図９は図３のデータラッチ回路６００を詳細に示す回路図である。図９を参照すれば、前記データラッチ回路６００は、グローバル線ラッチブロック６１０および共通ラッチブロック６２０を備える。
【００６０】
前記グローバル線ラッチブロック６１０は、所定のデータラッチ信号（ＤＬＬＡＴ）に応答して、前記グローバル出力線（ＧＤＯＵＴ）のデータをラッチする。前記データラッチ信号（ＤＬＬＡＴ）は、前記ワイアードオア区間で論理“Ｌ”となる。この際、インバータ６１１がディセーブルされるので、前記グローバル出力線（ＧＤＯＵＴ）のラッチは解除される。また、前記グローバル線ラッチブロック６１０は、前記ワイアードオアリング信号（／ＷＯＲＥＮ）に応答して、前記グローバル出力線（ＧＤＯＵＴ）のデータを所定の共通出力線（ＣＤＯＵＴ）に提供する。前記ワイアードオアリング信号（／ＷＯＲＥＮ）は、前記ワイアードオア区間で論理“Ｌ”となる。この際、インバータ６１３がディセーブルされるので、前記グローバル出力線（ＧＤＯＵＴ）のデータの前記共通出力線（ＣＤＯＵＴ）への伝送は遮断される。
【００６１】
前記共通ラッチブロック６２０は、前記ワイアードオアリング信号（／ＷＯＲＥＮ）に応答して、前記共通出力線（ＣＤＯＵＴ）のデータをラッチする。前記ワイアードオア区間で伝送ゲート６２１がターンオンされる。この際、前記共通ラッチブロック６２０はイネーブルされて前記共通出力線（ＣＤＯＵＴ）のデータをラッチする。
【００６２】
ついで、本発明の不揮発性半導体メモリ装置のプログラム確認読み出し動作を説明する。
図１０は本発明の不揮発性半導体メモリ装置の確認読み出し動作の主要信号および主要ノードのタイミング図で、プログラムが“パス（ｐａｓｓ）”の場合のタイミング図である。そして、図１１は図１０の確認読み出し動作によるデータの流れを説明するための図である。
【００６３】
図１０を参照すれば、データ引き出し区間（Ｐ１Ａ）で、センシングプレチャージ信号（／ＰＲＳＥＮ）が“Ｌ”となれば、前記センシングノード（ＮＳＥＮ）は電源電圧（ＶＣＣ）にプレチャージされる。この際、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｈ”である。そして、選択されたメモリセルに対するプログラムが‘パス’状態であるので、前記ビットライン（ＢＬｅ、ＢＬｏ）はほとんど維持する。
【００６４】
その後、データフリップ区間（Ｐ１Ｂ）で、前記ビットライン遮断信号（ＢＬＳＨＦ）が“Ｈ”となっても、前記センシングノード（ＮＳＥＮ）はほとんど電源電圧（ＶＣＣ）を維持する。この際、読み出しラッチ信号（ＲＬＡＴ）およびメインラッチセッティング信号（ＭＬＳＥＴ）が“Ｈ”となると、前記メインラッチノード（ＮＬＡＭ）が“Ｈ”から“Ｌ”にフリップされる（図１１の［○１］参照：
【数１】
2006190450.tif 000003
その後、前記ノード（Ｎ３０２）が“Ｌ”となっても、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動されない（図１１の［○２］参照）。
【００６５】
ついで、ワイアードオア区間（Ｐ１Ｃ）で、前記ワイアードオアリング信号（／ＷＯＲＥＮ）が“Ｌ”となる。この際、前記グローバル出力線（ＧＤＯＵＴ）が前記内部出力線（ＩＤＯＵＴ）と連結されても、前記グローバル出力線（ＧＤＯＵＴ）は論理“Ｌ”のディスチャージされた状態から論理“Ｈ”のチャージされた状態に転換される。このように、前記グローバル出力線（ＧＤＯＵＴ）の論理“Ｈ”が確認されることにより、プログラムしようとするすべてのメモリセル（ＭＣ）に対するプログラム実行が“パス”であることが確認される。
【００６６】
ついで、プログラムが不良（ｆａｉｌ）の場合の確認読み出しを説明する。図１２は本発明の不揮発性半導体メモリ装置の確認読み出し動作の主要信号および主要ノードのタイミング図で、プログラムが“不良（ｆａｉｌ）”の場合のタイミング図である。そして、図１３は図１２の確認読み出し動作によるデータの流れを説明するための図である。
【００６７】
図１２を参照すれば、データ引き出し区間（Ｐ２Ａ）で、前記センシングノード（ＮＳＥＮ）は電源電圧（ＶＣＣ）にプレチャージされる。この際、前記‘メインラッチデータ（ＭＬＤ）’は論理“Ｈ”である。そして、選択されたメモリセルに対するプログラムが‘不良’状態であるので、前記ビットライン（ＢＬｅ、ＢＬｏ）は接地電圧（ＶＳＳ）と電流パス（ｐａｔｈ）を形成する。
【００６８】
その後、データフリップ区間（Ｐ２Ｂ）で、前記ビットライン遮断信号（ＢＬＳＨＦ）が“Ｈ”となると、前記センシングノード（ＮＳＥＮ）は接地電圧（ＶＳＳ）となる。この際、前記読み出しラッチ信号（ＲＬＡＴ）および前記メインラッチセッティング信号（ＭＬＳＥＴ）が“Ｈ”になっても、前記メインラッチノード（ＮＬＡＭ）はフリップされず、“Ｈ”を維持する（図１３の［○１］参照）。その後、前記ノード（Ｎ３０２）が“Ｌ”となると、前記内部出力線（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動される。
【００６９】
ついで、ワイアードオア区間（Ｐ１Ｃ）で、前記ワイアードオアリング信号（／ＷＯＲＥＮ）が“Ｌ”となると、前記グローバル出力線（ＧＤＯＵＴ）は論理“Ｌ”のディスチャージ状態を続いて維持することになる。このように、前記グローバル出力線（ＧＤＯＵＴ）の論理“Ｌ”が確認されることにより、プログラムしようとするすべてのメモリセル（ＭＣ）のなかで少なくとも一つに対するプログラム実行が“不良”であることが確認される。
【００７０】
このように、本発明の不揮発性半導体メモリ装置のプログラム確認読み出しは、複数のプログラムされたメモリセルのデータを一度に確認するワイアードオア方式で具現できる。したがって、本発明の不揮発性半導体メモリ装置によっては、プログラム確認読み出しに必要な時間が著しく減少されることができる。
【００７１】
本発明は図面に示す一実施例を参照して説明したが、これは例示的なものに過ぎなく、本技術分野の当業者であれば、これから多様な変形およびほかの均等な実施例が可能であることが理解可能であろう。したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００７２】
本発明は‘ワイアードオア（ｗｉｒｅｄ  ＯＲ）方式でプログラム確認読み出しが可能であるので、プログラム確認読み出しに必要な時間が著しく減少され、不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【００７３】
【図１】従来の不揮発性半導体メモリ装置を示す図である。
【図２】図１のページバッファの一つと対応するＹゲートを代表的に示す図である。
【図３】本発明の一実施例による不揮発性半導体メモリ装置を示す図である。
【図４】図３のメモリセルアレイを示す図である。
【図５】図３のページバッファを具体的に示す回路図である。
【図６】図３の出力スイッチを具体的に示す図である。
【図７】図３のデータ線制御回路を具体的に示す図である。
【図８】図７の主要ノードおよび主要信号のタイミング図で、‘ワイアードオア動作’のタイミング図である。
【図９】図３のデータラッチ回路を詳細に示す回路図である。
【図１０】本発明の不揮発性半導体メモリ装置の確認読み出し動作の主要信号および主要ノードのタイミング図で、プログラムが“パス（ｐａｓｓ）”の場合のタイミング図である。
【図１１】図１０の確認読み出し動作によるデータの流れを説明するための図である。
【図１２】本発明の不揮発性半導体メモリ装置の確認読み出し動作の主要信号および主要ノードのタイミング図で、プログラムが“不良（ｆａｉｌ）”の場合のタイミング図である。
【図１３】図１２の確認読み出し動作によるデータの流れを説明するための図である。
【符号の説明】
【００７４】
２００    ページバッファセット
ＢＬｅ、ＢＬｏ    ビットライン
ＣＤＯＵＴ    共通出力線
ＧＤＯＵＴ    グローバル出力線
ＩＤＯＵＴ    内部出力線
ＭＬＤ    メインラッチデータ
ＮＬＡＭ    メインラッチノード
ＮＳＥＮ    センシングノード
ＰＢＮ    ページバッファ
ＶＣＡＤＲ    キャッシュ駆動電圧
ＶＯＤＲ    出力ドライビング電圧
／ＢＬＤＥＣ    ブロックデコーディング信号
／ＷＯＲＥＮ    ワイアードオアリング信号
【図１】
2006190450.tif 000004
【図２】
2006190450.tif 000005
【図３】
2006190450.tif 000006
【図４】
2006190450.tif 000007
【図５】
2006190450.tif 000008
【図６】
2006190450.tif 000009
【図７】
2006190450.tif 000010
【図８】
2006190450.tif 000011
【図９】
2006190450.tif 000012
【図１０】
2006190450.tif 000013
【図１１】
2006190450.tif 000014
【図１２】
2006190450.tif 000015
【図１３】
2006190450.tif 000016