(57)【要約】【課題】主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有する半導体装置およびその製造方法を提供することにある。【解決手段】半導体基板１上には、ゲート絶縁膜２１を介してゲート電極２２ｎ、２２ｐが形成されている。ゲート電極２２ｎ、２２ｐ下におけるチャネル形成領域を挟むように、半導体基板１とは格子間隔の異なる材料の半導体層４，５が半導体基板１に埋め込まれて形成されている。ゲート電極２２ｎ、２２ｐの両側における半導体基板１および前記半導体層４，５上には、ソース・ドレイン層２６ｎ，２６ｐが形成されている。【選択図】図１１
2006261283.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、
活性領域における前記半導体基板に、チャネルとなる領域を挟む溝を形成する工程と、
エピタキシャル成長により、前記溝内を前記半導体基板とは格子間隔の異なる半導体層で埋め込む工程と、
前記溝埋め込み工程で溝以外の前記半導体基板上に形成された前記半導体層を前記半導体基板が露出するまで除去する工程と、
前記溝を埋め込んだ前記半導体層により挟まれた前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記ゲート電極を形成する工程の後に、前記ゲート電極の両側における前記半導体基板および前記半導体層に不純物を導入して、ソース・ドレイン領域を形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極を形成する工程の後に、前記ゲート電極の両側における前記半導体基板および前記半導体層上に、エピタキシャル成長によりソース・ドレイン層を形成する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項４】
前記溝を形成する工程において、前記ゲート電極を形成する領域よりも広い領域を挟む前記溝を形成する
請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板の第１領域および第２領域に、キャリアの異なる第１トランジスタおよび第２トランジスタを形成する半導体装置の製造方法であって、
前記半導体基板の第１領域および第２領域を活性領域として区画する素子分離絶縁膜を形成する工程と、
前記第１領域における前記半導体基板に、チャネルとなる領域を挟む第１溝を形成する工程と、
エピタキシャル成長により、前記第１溝内を前記半導体基板とは格子間隔の異なる第１半導体層で埋め込む工程と、
前記第１溝埋め込み工程で第１溝以外の前記半導体基板上に形成された前記第１半導体層を前記半導体基板が露出するまで除去する工程と、
第２領域における前記半導体基板に、チャネルとなる領域を挟む第２溝を形成する工程と、
エピタキシャル成長により、前記第２溝内を前記半導体基板とは格子間隔の異なる第２半導体層で埋め込む工程と、
前記第２溝埋め込み工程で第２溝以外の前記半導体基板上に形成された前記第２半導体層を前記半導体基板が露出するまで除去する工程と、
前記半導体基板の前記第１領域および前記第２領域に、ゲート絶縁膜を介してゲート電極をそれぞれ形成する工程と
を有する半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下におけるチャネル形成領域を挟むように前記半導体基板に埋め込まれて形成され、前記半導体基板とは格子間隔の異なる材料の半導体層と、
前記ゲート電極の両側における前記半導体基板および前記半導体層上に積層されたソース・ドレイン層と
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、チャネル方向に引っ張り歪を有するｎＭＯＳトランジスタ（以下、ｎＭＯＳと称する）、あるいはチャネル方向に圧縮歪を有するｐＭＯＳトランジスタ（以下、ｐＭＯＳと称する）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、圧縮歪あるいは引っ張り歪をもつＳｉ層を利用してトランジスタを形成することにより、Ｓｉ層中におけるキャリア（電子あるいはホール）の移動度が向上することが知られている。このような歪をもつＳｉ層を歪Ｓｉ層と称する。
【０００３】
ｎＭＯＳにおいては引っ張り歪をもつＳｉ層を利用し、Ｓｉ層の格子間隔を広げることでキャリアの移動度は向上する。反対に、ｐＭＯＳにおいては圧縮歪をもつＳｉ層を利用し、Ｓｉ層の格子間隔を狭める方がキャリアの移動度は向上する。さらなる移動度の向上のためには、３６０度方向にＳｉ層の格子間隔を広げるよりも、ｐＭＯＳではチャネル方向のみＳｉ層の格子間隔を狭め、ｎＭＯＳではチャネル方向のみＳｉ層の格子間隔を広げることが望ましい。
【０００４】
従来、ゲート電極あるいはゲート電極の側壁をマスクとしてＳｉ基板をエッチングした後に、ソース・ドレインの位置にＳｉＧｅ層を選択的にエピタキシャル成長させて、Ｓｉよりも格子間隔の大きなＳｉＧｅからの圧縮歪を利用して、ｐＭＯＳトランジスタを形成する技術が開示されている（非特許文献１参照）。非特許文献１では、ｎＭＯＳ側には、窒化シリコン膜からなるライナー膜を形成することにより、引っ張り歪をもつＳｉ層としている。
【０００５】
しかしながら、上記の非特許文献１に記載の技術では、ｎＭＯＳ側では、ライナー膜により引っ張り歪をもつＳｉ層とするため、チャネル方向のみＳｉ層の格子間隔を広げることにはならない。
【非特許文献１】T. Ghai et al.,“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”, IEDM Tech Dig.,pp.978-980,(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ｎＭＯＳ用にＳｉＣ層を使用することも考えられるが、ＳｉＣ層はＳｉＧｅ層と異なり、選択的エピタキシャル成長が困難なため、現在のところ実現されていない。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有する半導体装置を製造することができる半導体装置の製造方法を提供することにある。
【０００８】
本発明の他の目的は、チャネル方向のみに引っ張り歪あるいは圧縮歪を有することにより高性能化を図るのに好適な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、活性領域における前記半導体基板に、チャネルとなる領域を挟む溝を形成する工程と、エピタキシャル成長により、前記溝内を前記半導体基板とは格子間隔の異なる半導体層で埋め込む工程と、前記溝埋め込み工程で溝以外の前記半導体基板上に形成された前記半導体層を前記半導体基板が露出するまで除去する工程と、前記溝を埋め込んだ前記半導体層により挟まれた前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法では、ゲート電極を形成する前に、半導体基板に溝を形成し、エピタキシャル成長により溝内を半導体層で埋め込む。溝以外の半導体基板は平坦であるため、溝以外の半導体基板上に形成された半導体層を半導体基板が露出するまで除去することにより、溝内に半導体層が残る。チャネルとなる半導体基板の領域が、当該半導体基板とは格子間隔の異なる半導体層により挟まれることにより、半導体層に挟まれた半導体基板の領域には、チャネル方向に沿って圧縮応力あるいは引っ張り応力がかかる。これにより、チャネル方向に圧縮歪あるいは引っ張り歪をもつ基板構造が形成される。当該基板構造を形成した後に、ゲート絶縁膜を介してゲート電極が形成される。
【００１１】
上記の目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下におけるチャネル形成領域を挟むように前記半導体基板に埋め込まれて形成され、前記半導体基板とは格子間隔の異なる材料の半導体層と、前記ゲート電極の両側における前記半導体基板および前記半導体層上に積層されたソース・ドレイン層とを有する。
【００１２】
上記の本発明の半導体装置では、半導体基板のチャネル形成領域が、当該半導体基板とは格子間隔の異なる半導体層により挟まれることにより、半導体層に挟まれたチャネル形成領域には、チャネル方向に沿って圧縮応力あるいは引っ張り応力がかかる。これにより、半導体基板はチャネル方向に沿った圧縮歪あるいは引っ張り歪をもつ。この基板構造において、本発明では、ソース・ドレイン層は、ゲート電極の両側における半導体基板および半導体層上に積層されている。これにより、ソース・ドレイン層は、下地の半導体層の影響を受けることなく、ゲート電極の両側で均一な電気的特性（抵抗等）が得られる。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有する半導体装置を製造することができる。
本発明の半導体装置によれば、チャネル方向のみに引っ張り歪あるいは圧縮歪を有し、高性能化を図った半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置は、ｎＭＯＳトランジスタ（以下、ｎＭＯＳと称する）とｐＭＯＳトランジスタ（以下、ｐＭＯＳと称する）を備えるＣＭＯＳトランジスタである。ｎＭＯＳ領域が、本発明の第１領域に相当し、ｐＭＯＳ領域が本発明の第２領域に相当する。
【００１６】
例えばＳｉからなる半導体基板１には、ｎＭＯＳ領域とｐＭＯＳ領域を活性領域として区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成されている。
【００１７】
ｎＭＯＳ領域における半導体基板１にはｐ型ウェル３ｐが形成され、ｐＭＯＳ領域における半導体基板１にはｎ型ウェル３ｎが形成されている。ｐ型ウェル３ｐおよびｎ型ウェル３ｎの表層には、図中左右方向にチャネルが形成される。
【００１８】
チャネル形成領域を挟むように、ｎＭＯＳ領域における半導体基板１には２つのＳｉＣ層（半導体層、第１半導体層）４が埋め込まれている。同様に、チャネル形成領域を挟むように、ｐＭＯＳ領域における半導体基板１には２つのＳｉＧｅ層（半導体層、第２半導体層）５が埋め込まれている。
【００１９】
ｎＭＯＳ領域に形成されたＳｉＣ層４は、半導体基板１を構成するＳｉよりも格子間隔が短い。このため、ＳｉＣ層４に挟まれたＳｉ層（ｐ型ウェル３ｐ）には、引っ張り応力がかかる。この結果、ｐ型ウェル３ｐは、格子間隔が広がった引っ張り歪をもつＳｉ層となる。
【００２０】
ｐＭＯＳ領域に形成されたＳｉＧｅ層５は、半導体基板１を構成するＳｉよりも格子間隔が長い。このため、ＳｉＧｅ層５に挟まれたＳｉ層（ｎ型ウェル３ｎ）には、圧縮応力がかかる。このため、ｎ型ウェル３ｎは、格子間隔が狭められた圧縮歪をもつＳｉ層となる。
【００２１】
ｎＭＯＳ領域における半導体基板１上には、ゲート絶縁膜１１を介してゲート電極１２ｎが形成されている。ｐＭＯＳ領域における半導体基板１上には、ゲート絶縁膜１１を介してゲート電極１２ｐが形成されている。ゲート絶縁膜１１は、例えば酸化シリコンからなる。ゲート電極１２ｎ，１２ｐは、例えばポリシリコンからなる。なお、ゲート電極１２ｎをｎ型不純物を含有するポリシリコンとし、ゲート電極１２ｐをｐ型不純物を含有するポリシリコンとしたデュアルゲート構造であってもよい。
【００２２】
ゲート電極１２ｎ，１２ｐの側壁には、酸化シリコンあるいは窒化シリコンからなるサイドウォール絶縁膜１４が形成されている。
【００２３】
ｎＭＯＳ領域におけるゲート電極１２ｎの両側であって、サイドウォール絶縁膜１４の直下におけるｐ型ウェル３ｐには、ｎ型エクステンション領域１５ｎが形成されている。ゲート電極１２ｎの両側であって、ｎ型エクステンション領域１５ｎの外側におけるｐ型ウェル３ｐおよびＳｉＣ層４には、ｎ型エクステンション領域１５ｎよりも深いｎ型ソース・ドレイン領域１６ｎが形成されている。
【００２４】
ｐＭＯＳ領域におけるゲート電極１２ｐの両側であって、サイドウォール絶縁膜１４の直下におけるｎ型ウェル３ｎには、ｐ型エクステンション領域１５ｐが形成されている。ゲート電極１２ｐの両側であって、ｐ型エクステンション領域１５ｐの外側におけるｎ型ウェル３ｎおよびＳｉＧｅ層５には、ｐ型エクステンション領域１５ｐよりも深いｐ型ソース・ドレイン領域１６ｐが形成されている。
【００２５】
ゲート電極１２ｎ，１２ｐ、ｎ型ソース・ドレイン領域１６ｎおよびｐ型ソース・ドレイン領域１６ｐには、シリサイド層１７が形成されている。シリサイド層１７は、例えばＮｉＳｉあるいはＣｏＳｉからなる。
【００２６】
ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを被覆して、例えば酸化シリコン膜からなる層間絶縁膜３０が形成されている。
【００２７】
層間絶縁膜３０上には、配線層３１が形成されている。配線層３１は、ゲート電極１２ｎ，１２ｐ、ｎ型ソース・ドレイン領域１６ｎおよびｐ型ソース・ドレイン領域１６ｐに電気的に接続されている。
【００２８】
上記の本実施形態に係る半導体装置では、ｎＭＯＳ領域においては、ゲート電極１２ｎ下のＳｉ層（ｐ型ウェル３ｐ）を挟むように、Ｓｉよりも格子間隔の短い２つのＳｉＣ層４が形成されている。ＳｉＣ層４によりＳｉ層の両側から引っ張り応力がかかり、ゲート電極１２ｎ下のＳｉ層はチャネル方向に引っ張り歪をもつこととなる。このため、ｎＭＯＳのキャリアとなる電子の移動度を向上させることができる。
【００２９】
また、ｐＭＯＳにおいては、ゲート電極１２ｐ下のＳｉ層（ｎ型ウェル３ｎ）を挟むように、Ｓｉよりも格子間隔の長い２つのＳｉＧｅ層５が形成されている。ＳｉＧｅ層５によりＳｉ層の両側から圧縮応力がかかり、ゲート電極１２ｐ下のＳｉ層はチャネル方向に圧縮歪をもつこととなる。このため、ｐＭＯＳのキャリアとなるホールの移動度を向上させることができる。
【００３０】
ｎＭＯＳおよびｐＭＯＳのそれぞれのキャリアの移動度を向上させることができることから、高性能なＣＭＯＳトランジスタが実現される。
【００３１】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図１０を参照して説明する。
【００３２】
図２（ａ）に示すように、例えばＳｉからなる半導体基板１に、ＳＴＩ技術により、ｎＭＯＳ領域およびｐＭＯＳ領域を区画する素子分離絶縁膜２を形成する。素子分離絶縁膜２は、主として酸化シリコン膜からなる。
【００３３】
次に、図２（ｂ）に示すように、ｎＭＯＳ領域における半導体基板１にｐ型不純物（例えばボロン）をイオン注入してｐ型ウェル３ｐを形成し、ｐＭＯＳ領域における半導体基板１にｎ型不純物（例えば砒素あるいはリン）をイオン注入してｎ型ウェル３ｎを形成する。ｎＭＯＳ領域あるいはｐＭＯＳ領域をレジストでマスクしたイオン注入を繰り返すことにより、ｐ型ウェル３ｐおよびｎ型ウェル３ｎが形成される。
【００３４】
次に、図３（ａ）に示すように、ｐＭＯＳ領域の全面を覆い、ｎＭＯＳ領域においてはゲート電極を形成する領域（チャネルとなる領域）を中心として、当該ゲート電極を形成する領域よりも広い領域を覆うマスク層４１を形成する。マスク層４１は、レジストマスクであってもハードマスクであってもよい。
【００３５】
次に、図３（ｂ）に示すように、マスク層４１から露出した半導体基板１をエッチングする。これにより、ｎＭＯＳ領域における半導体基板１を挟む２つの溝（第１溝）１ｎが形成される。その後、マスク層４１を除去する。
【００３６】
次に、図４（ａ）に示すように、半導体基板１の全面に、ＳｉＣ層４をエピタキシャル成長させる。これにより、溝１ｎを埋め込むＳｉＣ層４が、半導体基板１上に形成される。エピタキシャル成長では、例えば、ガスとしてＳｉＨ４／Ｃ３Ｈ８／Ｈ２をそれぞれ３ｓｃｃｍ／２ｓｃｃｍ／８ｓｌｍで流し、温度を８００℃とする。
【００３７】
次に、図４（ｂ）に示すように、溝１ｎ以外の半導体基板１上に形成されたＳｉＣ層４を除去して、半導体基板１を露出させる。当該工程は、例えば、素子分離絶縁膜２をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）により、半導体基板１が露出するまでＳｉＣ層４を研磨することにより行う。このとき、半導体基板１上のＳｉＣ層４を完全に除去するため、半導体基板１の表層部を研磨してもよい。これにより、ｎＭＯＳ領域の２つの溝１ｎにはＳｉＣ層４が残る。
【００３８】
次に、図５（ａ）に示すように、ｎＭＯＳ領域の全面を覆い、ｐＭＯＳ領域においてはゲート電極を形成する領域（チャネルとなる領域）を中心として、当該ゲート電極を形成する領域よりも広い領域を覆うマスク層４２を形成する。マスク層４２は、レジストマスクであってもハードマスクであってもよい。
【００３９】
次に、図５（ｂ）に示すように、マスク層４２から露出した半導体基板１をエッチングする。これにより、ｐＭＯＳ領域における半導体基板１を挟む２つの溝（第２溝）１ｐが形成される。その後、マスク層４２を除去する。
【００４０】
次に、図６（ａ）に示すように、半導体基板１の全面に、ＳｉＧｅ層５をエピタキシャル成長させる。これにより、溝１ｐを埋め込むＳｉＧｅ層５が、半導体基板１上に形成される。エピタキシャル成長では、例えば、ガスとしてＳｉ２Ｈ６／ＧｅＨ４をそれぞれ２ｓｃｃｍ／３ｓｃｃｍで流し、温度を５７５℃とする。
【００４１】
次に、図６（ｂ）に示すように、溝１ｐ以外の半導体基板１上に形成されたＳｉＧｅ層５を除去して、半導体基板１を露出させる。当該工程は、例えば、素子分離絶縁膜２をストッパとして、ＣＭＰにより、半導体基板１が露出するまでＳｉＧｅ層５を研磨することにより行う。このとき、半導体基板１上のＳｉＧｅ層５を完全に除去するため、半導体基板１の表層部を研磨してもよい。これにより、ｐＭＯＳ領域の２つの溝１ｐにはＳｉＧｅ層５が残る。
【００４２】
以上のようにして、ｎＭＯＳ領域にはＳｉＣ層４からの引っ張り応力により、チャネル方向に引っ張り歪を有し、ｐＭＯＳ領域にはＳｉＧｅ層５からの圧縮応力によりチャネル方向に圧縮歪を有する基板構造が形成される。なお、先にｐＭＯＳ領域にＳｉＧｅ層５を形成し、その後、ｎＭＯＳ領域にＳｉＣ層４を形成してもよい。
【００４３】
次に、図７（ａ）に示すように、ｎＭＯＳ領域のｐ型ウェル３ｐ上およびｐＭＯＳ領域のｎ型ウェル３ｎ上に、それぞれゲート絶縁膜１１を介して、ゲート電極１２ｎ，１２ｐを形成する。ゲート絶縁膜１１は、例えば熱酸化法により形成した酸化シリコン膜である。ゲート電極１２ｎ，１２ｐは、例えばポリシリコン膜を堆積させた後に、リソグラフィ技術およびエッチング技術によりパターン加工することにより形成される。なお、ゲート電極１２ｎにはｎ型不純物としてリンあるいは砒素をイオン注入し、ゲート電極１２ｐにはｐ型不純物としてボロンをイオン注入してもよい。
【００４４】
先の工程において、ゲート電極１２ｎ，１２ｐの位置ずれを考慮して、ＳｉＣ層４およびＳｉＧｅ層５は、当該ゲート電極１２ｎ，１２ｐを形成する領域よりも広い領域を挟むように形成されている。このため、ゲート電極１２ｎ，１２ｐを確実にＳｉ層（ｐ型ウェル３ｐおよびｎ型ウェル３ｎ）上に形成できる。
【００４５】
次に、図７（ｂ）に示すように、ｎＭＯＳ領域におけるｐ型ウェル３ｐおよびＳｉＣ層４にｎ型エクステンション領域１５ｎを形成し、ｐＭＯＳ領域におけるｎ型ウェル３ｎおよびＳｉＧｅ層５にｐ型エクステンション領域１５ｐを形成する。当該工程では、例えば、レジスト等によりｐＭＯＳ領域を覆った状態で、ｎ型不純物としてリンあるいは砒素をイオン注入して、ｎＭＯＳ領域のゲート電極１２ｎの両側におけるｐ型ウェル３ｐおよびＳｉＣ層４にｎ型エクステンション領域１５ｎを形成する。レジスト等を除去した後、再びレジスト等によりｎＭＯＳ領域をマスクした状態で、ｐ型不純物としてボロンをイオン注入して、ｐＭＯＳ領域のゲート電極１２ｐの両側におけるｎ型ウェル３ｎおよびＳｉＧｅ層５にｐ型エクステンション領域１５ｐを形成する。
【００４６】
次に、図８（ａ）に示すように、ゲート電極１２ｎ，１２ｐの側壁にサイドウォール絶縁膜１４を形成する。ゲート電極１２ｎ，１２ｐを被覆するように半導体基板１上に、例えばＣＶＤ法により酸化シリコン膜あるいは窒化シリコン膜を堆積させた後、異方性エッチングによりエッチバックを行うことにより、サイドウォール絶縁膜１４が形成される。
【００４７】
次に、図８（ｂ）に示すように、ｎＭＯＳ領域におけるｐ型ウェル３ｐおよびＳｉＣ層４にｎ型ソース・ドレイン領域１６ｎを形成し、ｐＭＯＳ領域におけるｎ型ウェル３ｎおよびＳｉＧｅ層５にｐ型ソース・ドレイン領域１６ｐを形成する。当該工程では、例えば、レジスト等によりｐＭＯＳ領域を覆った状態で、ｎ型不純物としてリンあるいは砒素をイオン注入して、ｎＭＯＳ領域のサイドウォール絶縁膜１４の両側におけるｐ型ウェル３ｐおよびＳｉＣ層４にｎ型ソース・ドレイン領域１６ｎを形成する。レジスト等を除去した後、レジスト等によりｎＭＯＳ領域をマスクした状態で、ｐ型不純物としてボロンをイオン注入して、ｐＭＯＳ領域のサイドウォール絶縁膜１４の両側におけるｎ型ウェル３ｎおよびＳｉＧｅ層５にｐ型ソース・ドレイン領域１６ｐを形成する。
【００４８】
次に、図９（ａ）に示すように、ゲート電極１２ｎ，１２ｐ、ｎ型ソース・ドレイン領域１６ｎおよびｐ型ソース・ドレイン領域１６ｐに、シリサイド層１７を形成する。当該工程は、ゲート電極１２ｎ，１２ｐ、ｎ型ソース・ドレイン領域１６ｎおよびｐ型ソース・ドレイン領域１６ｐを被覆するＮｉあるいはＣｏなどの金属膜を堆積させた後、熱処理によりシリサイド層１７を形成し、その後不要な金属膜を除去する。
【００４９】
次に、図９（ｂ）に示すように、例えば、ＣＶＤ法により酸化シリコン膜を堆積させて、ｎＭＯＳ領域およびｐＭＯＳ領域の全面を覆う層間絶縁膜３０を形成する。
【００５０】
次に、図１０に示すように、層間絶縁膜３０に、ゲート電極１２ｎ，１２ｐ、ｎ型ソース・ドレイン領域１６ｎおよびｐ型ソース・ドレイン領域１６ｐに達するコンタクトホール３０ａを形成する。コンタクトホール３０ａは、レジストを用いて、層間絶縁膜３０をエッチングすることにより形成される。
【００５１】
次に、コンタクトホール３０ａを埋め込むように、層間絶縁膜３０上に配線層３１を形成する（図１参照）。必要に応じて、さらに多層配線形成工程を経ることにより、半導体装置が完成する。
【００５２】
上記の本実施形態では、ゲート電極１２ｎ，１２ｐを形成する前に、ｎＭＯＳ領域における半導体基板１に溝１ｎを形成し、溝１ｎを埋め込むように半導体基板１上にＳｉＣ層４を全面エピタキシャル成長させる。溝１ｎ以外の半導体基板１は平坦であるため、素子分離絶縁膜２をストッパとして溝１ｎ以外の半導体基板１上のＳｉＣ層４を研磨することにより、ｎＭＯＳ領域のＳｉ層（ｐ型ウェル３ｐ）を挟む２つのＳｉＣ層４を形成できる。
【００５３】
同様にして、ゲート電極１２ｎ，１２ｐを形成する前に、ｐＭＯＳ領域における半導体基板１に溝１ｐを形成し、溝１ｐを埋め込むように半導体基板１上にＳｉＧｅ層５を全面エピタキシャル成長させる。溝１ｐ以外の半導体基板１は平坦であるため、素子分離絶縁膜２をストッパとして溝１ｐ以外の半導体基板１上のＳｉＧｅ層５を研磨することにより、ｐＭＯＳ領域のＳｉ層（ｎ型ウェル３ｎ）を挟む２つのＳｉＧｅ層５を形成できる。
【００５４】
以上のようにして、ｎＭＯＳ領域にはＳｉＣ層４からの引っ張り応力により、チャネル方向に引っ張り歪を有し、ｐＭＯＳ領域にはＳｉＧｅ層５からの圧縮応力によりチャネル方向に圧縮歪を有する基板構造が形成される。
【００５５】
特にＳｉＣ層４は選択的エピタキシャル成長が困難であり、半導体基板１の全面にエピタキシャル成長してしまうが、上記の方法を用いることにより、チャネル領域における半導体基板１を挟むＳｉＣ層４を形成することができる。
【００５６】
また、本実施形態では、ゲート電極を形成する領域よりも広い領域を挟むように、ＳｉＣ層４およびＳｉＧｅ層５を形成している。このため、ゲート電極１２ｎ，１２ｐに位置ずれが生じた場合にも、ＳｉＣ層４あるいはＳｉＧｅ層５に挟まれたＳｉ層にゲート電極１２ｎ，１２ｐを形成することができる。ゲート電極１２ｎ，１２ｐ下のチャネルが、Ｓｉ層（ｐ型ウェル３ｐあるいはｎ型ウェル３ｎ）内のみに形成されることから、キャリアの移動度を向上させることができる。
【００５７】
以上のように、主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有するＣＭＯＳトランジスタを備えた半導体装置を製造することができる。
【００５８】
（第２実施形態）
図１１は、第２実施形態に係る半導体装置の断面図である。本実施形態では、いわゆる持ち上げエクステンション（Raised Extension）構造および持ち上げソース・ドレイン（Raised Source/Drain）構造の半導体装置について説明する。なお、第１実施形態と同様の構成要素には、同一の符号を付しておりその説明は省略する。
【００５９】
ｎＭＯＳ領域にはＳｉＣ層４が形成され、ｐＭＯＳ領域にはＳｉＧｅ層５が形成されている点については第１実施形態と同様である。これによりｎＭＯＳ領域にはＳｉＣ層４からの引っ張り応力により、チャネル方向に引っ張り歪を有し、ｐＭＯＳ領域にはＳｉＧｅ層５からの圧縮応力によりチャネル方向に圧縮歪を有する基板構造となっている。
【００６０】
ｎＭＯＳ領域における半導体基板１上には、ゲート絶縁膜２１を介してゲート電極２２ｎが形成されている。ｐＭＯＳ領域における半導体基板１上には、ゲート絶縁膜２１を介してゲート電極２２ｐが形成されている。ゲート絶縁膜１１は、例えば酸化シリコンからなる。ゲート電極２２ｎ，２２ｐは、例えばポリシリコンからなる。なお、ゲート電極２２ｎはｎ型不純物を含有するポリシリコンとし、ゲート電極２２ｐはｐ型不純物を含有するポリシリコンとしたデュアルゲート構造であってもよい。ゲート電極２２ｎ，２２ｐの側壁には、例えば酸化シリコンからなる絶縁膜２３が形成されている。
【００６１】
ｎＭＯＳ領域におけるゲート電極２２ｎの両側において、ｐ型ウェル３ｐおよびＳｉＣ層４上には、ｎ型エクステンション層２５ｎが形成されている。ｎ型エクステンション層２５ｎ上には、ゲート電極２２ｎの側壁を覆うサイドウォール絶縁膜２４が形成されている。サイドウォール絶縁膜２４から露出したｎ型エクステンション層２５ｎ上には、ｎ型ソース・ドレイン層２６ｎが形成されている。このように、ｎＭＯＳ領域において、半導体基板１の主面から持ち上げられたｎ型エクステンション層２５ｎおよびｎ型ソース・ドレイン層２６ｎが形成されている。
【００６２】
ｐＭＯＳ領域におけるゲート電極２２ｐの両側において、ｎ型ウェル３ｎおよびＳｉＧｅ層５上には、ｐ型エクステンション層２５ｐが形成されている。ｐ型エクステンション層２５ｐ上には、ゲート電極２２ｐの側壁を覆うサイドウォール絶縁膜２４が形成されている。サイドウォール絶縁膜２４から露出したｐ型エクステンション層２５ｐ上には、ｐ型ソース・ドレイン層２６ｐが形成されている。このように、ｐＭＯＳ領域において、半導体基板１の主面から持ち上げられたｐ型エクステンション層２５ｐおよびｐ型ソース・ドレイン層２６ｐが形成されている。
【００６３】
ゲート電極２２ｎ，２２ｐ、ｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐには、シリサイド層１７が形成されている。シリサイド層１７は、例えばＮｉＳｉあるいはＣｏＳｉからなる。
【００６４】
ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを被覆して、例えば酸化シリコン膜からなる層間絶縁膜３０が形成されている。
【００６５】
層間絶縁膜３０上には、配線層３１が形成されている。配線層３１は、ゲート電極２２ｎ，２２ｐ、ｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐに電気的に接続されている。
【００６６】
上記の本実施形態に係る半導体装置では、ｎＭＯＳ領域においては、ゲート電極２２ｎ２下のＳｉ層（ｐ型ウェル３ｐ）を挟むように、Ｓｉよりも格子間隔の短い２つのＳｉＣ層４が形成されている。ＳｉＣ層４によりＳｉ層の両側から引っ張り応力がかかり、ゲート電極２２ｎ下のＳｉ層はチャネル方向に引っ張り歪をもつこととなる。このため、ｎＭＯＳのキャリアとなる電子の移動度を向上させることができる。
【００６７】
また、ｐＭＯＳにおいては、ゲート電極２２ｐ下のＳｉ層（ｎ型ウェル３ｎ）を挟むように、Ｓｉよりも格子間隔の長い２つのＳｉＧｅ層５が形成されている。ＳｉＧｅ層５によりＳｉ層の両側から圧縮応力がかかり、ゲート電極２２ｐ下のＳｉ層はチャネル方向に圧縮歪をもつこととなる。このため、ｐＭＯＳのキャリアとなるホールの移動度を向上させることができる。
【００６８】
ｎＭＯＳおよびｐＭＯＳのそれぞれのキャリアの移動度を向上させることができることから、高性能なＣＭＯＳトランジスタが実現される。
【００６９】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１２〜図１６を参照して説明する。
【００７０】
まず、第１実施形態と同様にして、図２〜図６に示す工程を経る。これにより、ｎＭＯＳ領域にはＳｉＣ層４からの引っ張り応力により、チャネル方向に引っ張り歪を有し、ｐＭＯＳ領域にはＳｉＧｅ層５からの圧縮応力によりチャネル方向に圧縮歪を有する基板構造が形成される。なお、先にｐＭＯＳ領域にＳｉＧｅ層５を形成し、その後、ｎＭＯＳ領域にＳｉＣ層４を形成してもよい。
【００７１】
次に、図１２（ａ）に示すように、ｎＭＯＳ領域のｐ型ウェル３ｐ上およびｐＭＯＳ領域のｎ型ウェル３ｎ上に、それぞれゲート絶縁膜２１を介して、ゲート電極２２ｎ，２２ｐを形成する。ゲート絶縁膜２１は、例えば熱酸化法により形成した酸化シリコン膜である。ゲート電極２２ｎ，２２ｐは、例えばポリシリコン膜を堆積させた後に、リソグラフィ技術およびエッチング技術によりゲート電極に対応したパターンのマスク層２８を形成した後、ポリシリコン膜をエッチングすることにより形成される。マスク層２８は、例えば酸化シリコンからなり、本実施形態ではこのマスク層２８を残しておく。なお、ゲート電極２２ｎにはｎ型不純物としてリンあるいは砒素をイオン注入し、ゲート電極２２ｐにはｐ型不純物としてボロンをイオン注入してもよい。
【００７２】
先の工程において、ゲート電極２２ｎ，２２ｐの位置ずれを考慮して、ＳｉＣ層４およびＳｉＧｅ層５は、当該ゲート電極２２ｎ，２２ｐを形成する領域よりも広い領域を挟むように形成されている。このため、ゲート電極２２ｎ，２２ｐを確実にＳｉ層（ｐ型ウェル３ｐおよびｎ型ウェル３ｎ）上に形成できる。
【００７３】
次に、図１２（ｂ）に示すように、ゲート電極２２ｎ，２２ｐの側壁に、例えば酸化シリコンからなる絶縁膜２３を形成する。例えば、ゲート電極２２ｎ，２２ｐを被覆するように半導体基板１上に、ＣＶＤ法により酸化シリコン膜を堆積させた後、異方性エッチングによりエッチバックを行うことにより、ゲート電極２２ｎ，２２ｐの側壁に絶縁膜２３が形成される。
【００７４】
次に、図１３（ａ）に示すように、ｎＭＯＳ領域における半導体基板１上にｎ型エクステンション層２５ｎを形成し、ｐＭＯＳ領域における半導体基板１上にｐ型エクステンション層２５ｐを形成する。
【００７５】
当該工程では、例えば、ゲート電極２２ｎ，２２ｐの両側における半導体基板１上にＳｉ層を選択的エピタキシャル成長させる。当該工程では、ゲート電極２２ｎ，２２ｐは絶縁膜２３およびマスク層２８により被覆されていることから、ゲート電極２２ｎ，２２ｐにはＳｉ層はエピタキシャル成長されずに、ゲート電極２２ｎ，２２ｐの両側に選択的にＳｉ層がエピタキシャル成長される。エピタキシャル成長では、例えば、ガスとしてＳｉ２Ｈ６を４ｓｃｃｍで流し、温度を６００℃とする。続いて、ｎＭＯＳ領域におけるＳｉ層にｎ型不純物をイオン注入し、ｐＭＯＳ領域におけるＳｉ層にｐ型不純物をイオン注入する。これにより、ｎ型エクステンション層２５ｎおよびｐ型エクステンション層２５ｐが形成される。
【００７６】
次に、図１３（ｂ）に示すように、ゲート電極２２ｎ，２２ｐの側壁に絶縁膜２３を介して、例えば窒化シリコンからなるサイドウォール絶縁膜２４を形成する。例えば、ゲート電極２２ｎ，２２ｐを被覆するように半導体基板１上に、ＣＶＤ法により窒化シリコン膜を堆積させた後、異方性エッチングによりエッチバックを行うことにより、ゲート電極２２ｎ，２２ｐの側壁にサイドウォール絶縁膜２４が形成される。
【００７７】
次に、図１４（ａ）に示すように、ｎＭＯＳ領域におけるｎ型エクステンション層２５ｎ上にｎ型ソース・ドレイン層２６ｎを形成し、ｐＭＯＳ領域におけるｐ型エクステンション層２５ｐ上にｐ型ソース・ドレイン層２６ｐを形成する。
【００７８】
当該工程では、ゲート電極２２ｎ，２２ｐの両側であって、サイドウォール絶縁膜２４から露出したｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐ上に、Ｓｉ層を選択的エピタキシャル成長させる。エピタキシャル成長では、例えば、ガスとしてＳｉ２Ｈ６を４ｓｃｃｍで流し、温度を６００℃とする。続いて、ｎＭＯＳ領域におけるＳｉ層にｎ型不純物をイオン注入し、ｐＭＯＳ領域におけるＳｉ層にｐ型不純物をイオン注入する。これにより、ｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐが形成される。その後、ＲＴＡ（Rapid Thermal Annealing）を行って、エクステンション層およびソース・ドレイン層に注入した不純物の活性化を行う。
【００７９】
次に、図１４（ｂ）に示すように、ゲート電極２２ｎ，２２ｐ、ｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐに、シリサイド層２７を形成する。当該工程は、ゲート電極２２ｎ，２２ｐ、ｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐを被覆するＮｉあるいはＣｏなどの金属膜を堆積させた後、熱処理によりシリサイド層２７を形成し、その後不要な金属膜を除去する。
【００８０】
次に、図１５に示すように、例えば、ＣＶＤ法により酸化シリコン膜を堆積させて、ｎＭＯＳ領域およびｐＭＯＳ領域の全面を覆う層間絶縁膜３０を形成する。
【００８１】
次に、図１６に示すように、層間絶縁膜３０に、ゲート電極２２ｎ，２２ｐ、ｎ型ソース・ドレイン層２６ｎおよびｐ型ソース・ドレイン層２６ｐに達するコンタクトホール３０ａを形成する。コンタクトホール３０ａは、レジストを用いて、層間絶縁膜３０をエッチングすることにより形成される。
【００８２】
次に、コンタクトホール３０ａを埋め込むように、層間絶縁膜３０上に配線層３１を形成する（図１１参照）。必要に応じて、さらに多層配線形成工程を経ることにより、半導体装置が完成する。
【００８３】
上記の本実施形態に係る半導体装置の製造方法によっても、第１実施形態と同様にして、ｎＭＯＳ領域にはＳｉＣ層４からの引っ張り応力により、チャネル方向に引っ張り歪を有し、ｐＭＯＳ領域にはＳｉＧｅ層５からの圧縮応力によりチャネル方向に圧縮歪を有する基板構造が形成される。
【００８４】
また、本実施形態では、ゲート電極を形成する領域よりも広い領域を挟むように、ＳｉＣ層４およびＳｉＧｅ層５を形成している。このため、ゲート電極２２ｎ，２２ｐに位置ずれが生じた場合にも、ＳｉＣ層４あるいはＳｉＧｅ層５に挟まれたＳｉ層にゲート電極２２ｎ，２２ｐを形成することができる。ゲート電極２２ｎ，２２ｐ下のチャネルが、Ｓｉ層（ｐ型ウェル３ｐあるいはｎ型ウェル３ｎ）内のみに形成されることから、キャリアの移動度を向上させることができる。
【００８５】
さらに、第１実施形態ではＳｉＣ層４およびＳｉＧｅ層５内にソース・ドレイン領域１６ｎ，１６ｐが形成されるのに対し、本実施形態では、ＳｉＣ層４およびＳｉＧｅ層５上にソース・ドレイン層２６ｎ，２６ｐが形成される。これによる効果について説明する。
【００８６】
エクステンション領域１５ｎ，１５ｐやソース・ドレイン領域１６ｎ，１６ｐがＳｉＣ層４およびＳｉＧｅ層５にも形成される場合には、Ｓｉ層（ウェル３ｐ，３ｎ）中と、ＳｉＣ層４およびＳｉＧｅ層５とで不純物の拡散係数が異なるため、不純物プロファイルのずれが生じる可能性がある。また、ゲート電極１２ｎ，１２ｐが左右にずれた場合には、エクステンション領域１５ｎ，１５ｐやソース・ドレイン領域１６ｎ，１６ｐの不純物プロファイルが左右対称でなくなる。このため、トランジスタ特性に影響を与える可能性がある。
【００８７】
これに対して、本実施形態ではエクステンション層２５ｎ，２５ｐおよびソース・ドレイン層２６ｎ，２６ｐを、ＳｉＣ層４およびＳｉＧｅ層５上に形成している。このため、上記した不純物プロファイルのずれや非対称性といった問題はなく、安定したトランジスタ特性を得ることができる。ただし、この場合にも、ゲート電極２２ｎ，２２ｐは、Ｓｉ層（ウェル３ｐ，３ｎ）上に形成される必要があるが、この点については上記したように問題はない。
【００８８】
以上のように、主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有するＣＭＯＳトランジスタを備えた半導体装置を製造することができる。
【００８９】
本発明は、上記の実施形態の説明に限定されない。
例えば、エクステンション層２５ｎ，２５ｐや、ソース・ドレイン層２６ｎ，２６ｐは、Ｓｉ層を選択的にエピタキシャル成長した後に、イオン注入することにより形成する以外にも、不純物を含有するＳｉ層を選択的エピタキシャル成長させてもよい。この場合には、ｎＭＯＳ領域とｐＭＯＳ領域とで別々に選択的エピタキシャル成長させればよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００９０】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造における工程断面図である。
【図９】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第２実施形態に係る半導体装置の断面図である。
【図１２】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１４】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１５】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１６】第２実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００９１】
１…半導体基板、１ｎ…溝、１ｐ…溝、２…素子分離絶縁膜、３ｎ…ｎ型ウェル、３ｐ…ｐ型ウェル、４…ＳｉＣ層、５…ＳｉＧｅ層、１１…ゲート絶縁膜、１２ｎ…ゲート電極、１２ｐ…ゲート電極、１４…サイドウォール絶縁膜、１５ｎ…ｎ型エクステンション領域、１５ｐ…ｐ型エクステンション領域、１６ｎ…ｎ型ソース・ドレイン領域、１６ｐ…ｐ型ソース・ドレイン領域、１７…シリサイド層、２１…ゲート絶縁膜、２２ｎ…ゲート電極、２２ｐ…ゲート電極、２３…絶縁膜、２４…サイドウォール絶縁膜、２５ｎ…ｎ型エクステンション層、２５ｐ…ｐ型エクステンション層、２６ｎ…ｎ型ソース・ドレイン層、２６ｐ…ｐ型ソース・ドレイン層、２７…シリサイド層、２８…マスク層、３０…層間絶縁膜、３０ａ…コンタクトホール、３１…配線層、４１…マスク層、４２…マスク層
【図１】
2006261283.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2006261283.tif 000015
【図１４】
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【図１５】
2006261283.tif 000017
【図１６】
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