(57)【要約】  【構成】  優先順位決定回路５０は、複数の転送モードのいずれか１つを選択する。クロック制御回路３６は、クロック発生器２２によって発生される内部クロックの周波数を、選択された転送モードに対応する周波数に設定する。承認信号Ｓ＿ＡＣＫがＳ＿ＡＣＫ生成回路３８から出力されると、選択された転送モードに従うデータ転送が、バッファ回路２０または２８によって実行される。このデータ転送は、内部クロックに応答する。ここで、今回選択された転送モードが外部クロックに応答するＣＰＵと協働してデータ転送を実行する特定転送モードであれば、クロック制御回路３６の設定動作が完了するまで、承認信号Ｓ＿ＡＣＫの出力タイミングが遅延される。  【効果】  処理の破綻を回避しつつ、データ処理を迅速に実行できる。  【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の転送モードのいずれか１つを選択する選択手段、
トリガが発行されたとき前記選択手段によって選択された転送モードに従うデータ転送を内部クロックに応答して実行する転送手段、
前記内部クロックの周波数を前記選択手段によって選択された転送モードに対応する周波数に設定する設定手段、
前記選択手段によるモード選択が所定条件を満足するか否かを判別する判別手段、および
前記判別手段の判別結果が肯定的であるとき前記設定手段の設定動作が完了するまで前記トリガの発行タイミングを遅らせる遅延手段を備え、
前記所定条件は、前記選択手段によって今回選択された転送モードが外部クロックに応答するプロセサと協働して前記データ転送を実行する特定転送モードであるというモード条件を含む、データ処理装置。
【請求項２】
前記転送手段はバースト転送態様でメモリにアクセスするアクセス手段を含む、請求項１記載のデータ処理装置。
【請求項３】
前記所定条件は、前記選択手段によって今回選択された転送モードに対応する前記内部クロックの周波数が前記選択手段によって前回選択された転送モードに対応する前記内部クロックの周波数よりも低いという周波数条件をさらに含む、請求項２記載のデータ処理装置。
【請求項４】
前記転送手段は前記データ転送に先立って転送要求を発生する発生手段を含み、
前記トリガは前記転送要求を承認する承認信号である、請求項１ないし３のいずれかに記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ処理装置に関し、特にたとえばディジタルカメラやビューワに適用され、メモリへのアクセスの頻度に応じてクロック周波数を変更する、データ処理装置に関する。
【背景技術】
【０００２】
従来のこの種の装置の一例が、特許文献１に開示されている。この従来技術によれば、動作周波数は、スタンバイ状態で低周波数に設定され、通常状態で通常周波数に設定される。これによって、消費電力の大幅な低減とスタンバイ状態から通常状態への迅速な移行とが実現される。なお、従来技術では、通常状態の中でクロック周波数が切り換えられることはない。
【特許文献１】特開平１１−３１３１号公報［G06F 1/04］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、通常状態の処理モードとして、内部クロックのみを利用してデータ処理を実行するモードと、内部クロックおよび外部クロックを利用してデータ処理を実行するモードとを準備し、内部クロックの周波数をモードに応じて変更する場合、次のような問題が生じる。
【０００４】
つまり、前者のモードでは、内部クロックの周波数の変更に先立ってデータ処理を開始しても、処理が破綻することはない。これに対して、後者のモードでは、内部クロックの周波数が変更される前、つまり内部クロックの周波数が外部クロックの周波数と合わせられる前に、データ処理を開始すると、処理が破綻してしまう。
【０００５】
それゆえに、この発明の主たる目的は、処理の破綻を防止でき、かつデータ処理を迅速に実行できる、データ処理装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に従うデータ処理装置は、複数の転送モードのいずれか１つを選択する選択手段、トリガが発行されたとき選択手段によって選択された転送モードに従うデータ転送を内部クロックに応答して実行する転送手段、内部クロックの周波数を選択手段によって選択された転送モードに対応する周波数に設定する設定手段、選択手段によるモード選択が所定条件を満足するか否かを判別する判別手段、および判別手段の判別結果が肯定的であるとき設定手段の設定動作が完了するまでトリガの発行タイミングを遅らせる遅延手段を備え、所定条件は、選択手段によって今回選択された転送モードが外部クロックに応答するプロセサと協働してデータ転送を実行する特定転送モードであるというモード条件を含む。
【０００７】
選択手段は、複数の転送モードのいずれか１つを選択する。トリガが発行されると、選択手段によって選択された転送モードに従うデータ転送が転送手段によって実行される。このデータ転送は、内部クロックに応答する。設定手段は、かかる内部クロックの周波数を選択手段によって選択された転送モードに対応する周波数に設定する。
【０００８】
選択手段によるモード選択が所定条件を満足するか否かは、判別手段によって判別される。遅延手段は、判別手段の判別結果が肯定的であるとき、設定手段の設定動作が完了するまでトリガの発行タイミングを遅らせる。ここで、所定条件は、選択手段によって今回選択された転送モードが外部クロックに応答するプロセサと協働してデータ転送を実行する特定転送モードであるというモード条件を含む。
【０００９】
したがって、プロセサと協働してデータ転送を実行する転送モードが選択されたときは、トリガの発行タイミングが遅延される。データ転送は、内部クロックと外部クロックとの間で所定の周波数関係が成立した後に開始される。これによって、処理の破綻が回避される。また、プロセサとの協働が必要でない転送モードが選択されたときは、遅延手段による遅延処理が行われることはない。内部クロックの周波数は、選択された転送モードに対応する周波数に、速やかに設定される。これによって、データ処理が迅速に実行される。
【００１０】
請求項２の発明に従うデータ処理装置は、請求項１に従属し、転送手段はバースト転送態様でメモリにアクセスするアクセス手段を含む。これによって、高速アクセスが実現される。
【００１１】
請求項３の発明に従うデータ処理装置は、請求項２に従属し、所定条件は、選択手段によって今回選択された転送モードに対応する内部クロックの周波数が選択手段によって前回選択された転送モードに対応する内部クロックの周波数よりも低いという周波数条件をさらに含む。これによって、内部クロックの周波数を上昇方向に変更させる場合、所定条件は満足されず、トリガの発行が遅延手段によって遅延されることはない。
【００１２】
バースト転送では、データアクセスに先立ってオーバヘッドが生じる。このオーバヘッドの時間帯では、内部クロックと外部クロックとの間で所定の周波数関係が成立する必要性はない。ここで、オーバヘッドに要する時間長さは、内部クロックの周波数に依存する。つまり、内部クロックの周波数が低いほど、オーバヘッドの時間は長くなる。したがって、設定手段はデータアクセスが開始される前に設定動作を完了することができ、処理の破綻の回避が可能となる。
【００１３】
請求項４の発明に従うデータ処理装置は、請求項１ないし３のいずれかに従属し、転送手段はデータ転送に先立って転送要求を発生する発生手段を含み、トリガは転送要求を承認する承認信号である。
【発明の効果】
【００１４】
この発明によれば、プロセサと協働してデータ転送を実行する転送モードが選択されたときは、トリガの発行タイミングが遅延される。データ転送は、内部クロックと外部クロックとの間で所定の周波数関係が成立した後に開始される。これによって、処理の破綻が回避される。また、プロセサとの協働が必要でない転送モードが選択されたときは、遅延手段による遅延処理が行われることはない。内部クロックの周波数は、選択された転送モードに対応する周波数に、速やかに設定される。これによって、データ処理が迅速に実行される。
【００１５】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１６】
図１を参照して、この実施例のデータ処理装置１０は、外部クロックを発生するクロック発生器１６を含む。ＣＰＵ１４は、クロック発生器１６から出力された外部クロックに応答して、１フレームの画像データを記録媒体１２からＡＳＩＣ１８に転送する。このときの転送速度は５４ＭＨｚであり、転送された画像データは、バッファ回路２０を形成するＳＲＡＭ２０ｓに蓄積される。なお、１フレームの画像データは、たとえば垂直６４０画素×水平４８０画素の解像度を有する。
【００１７】
バッファ回路２０を形成するコントローラ２０ｃは、所定量（たとえば６４画素）の画像データがＳＲＡＭ２０ｓに蓄積される毎に、書き込みリクエストをＳＤＲＡＭ制御回路２４に与える。この書き込みリクエストがＳＤＲＡＭ制御回路２４によって承認されると、コントローラ２０ｃは、ＳＲＡＭ２０ｓに蓄積された所定量の画像データを、アドレス情報とアクセス態様情報とが記述された制御データとともに、ＳＤＲＡＭ制御回路２４に出力する。
【００１８】
このとき、クロック発生器２２から出力される内部クロックは５４ＭＨｚの周波数を有し、画像データおよび制御データは、５４ＭＨｚのクロックレートでＳＤＲＡＭ制御回路２４に与えられる。ＳＤＲＡＭ制御回路２４は、所定量の画像データをバースト転送態様でＳＤＲＡＭ２６の指定アドレスに書き込む。このような書き込み動作の繰り返しによって、１フレームの画像データがＳＤＲＡＭ２６に蓄積される。
【００１９】
一方、バッファ回路２８に設けられたコントローラ２８ｃは、読み出しリクエストをＳＤＲＡＭ制御回路２４に与える。読み出しリクエストがＳＤＲＡＭ制御回路２４によって承認されると、バッファ回路２８は、アドレス情報とアクセス態様情報とが記述された制御データをＳＤＲＡＭ制御回路２４に与える。ＳＤＲＡＭ制御回路２４は、ＳＤＲＡＭ２６の指定アドレスからバースト転送態様で所定量の画像データを読み出し、読み出された画像データをバッファ回路２８に転送する。
【００２０】
このとき、クロック発生器２２は１０８ＭＨｚの内部クロックを出力し、画像データは１０８ＭＨｚのクロックレートでバッファ回路２８に与えられる。与えられた画像データは、コントローラ２８ｃによってＳＲＡＭ２８ｓに蓄積される。このような読み出し動作の繰り返しによって、ＳＤＲＡＭ２６に格納された画像データが所定量ずつバッファ回路２８に転送される。
【００２１】
ビデオエンコーダ３０は、画像データをＳＲＡＭ２８ｓから順次読み出し、読み出された画像データをコンポジット画像データにエンコードする。エンコードされたコンポジット画像データは、Ｄ／Ａ変換器３２によってアナログ信号であるコンポジット画像信号に変換され、変換されたコンポジット画像信号はＬＣＤモニタ３４に出力される。この結果、再生画像がモニタ画面に表示される。
【００２２】
なお、所定量の画像データをバッファ回路２０からＳＤＲＡＭ２６に転送するモードを“書き込みモード”と定義し、所定量の画像データをＳＤＲＡＭ２６からバッファ回路２８に転送するモードを“読み出しモード”と定義する。また、ＡＳＩＣ１８を形成するバッファ回路２０，２８，ＳＤＲＡＭ制御回路２４，ビデオエンコーダ３０およびＤ／Ａ変換器３２のいずれも、クロック発生器２２から出力された内部クロックに同期して処理を行う。
【００２３】
ＡＳＩＣ１８は、図２に示すように構成される。かかるＡＳＩＣ１８の動作を、図４および図５を参照して説明する。バッファ回路２０のコントローラ２０ｃは、書き込みリクエストＷ＿ＲＥＱを優先順位決定回路５０に出力し、バッファ回路２８のコントローラ２８ｃは、読み出しリクエストＲ＿ＲＥＱを優先順位決定回路５０に出力する。
【００２４】
優先順位決定回路５０は、所定量の画像データＤＴの転送が完了する毎に、優先順位に従って、バッファ回路２０（つまり書き込みモード）またはバッファ回路２８（つまり読み出しモード）を選択する。優先順位決定回路５０からは、選択されたバッファ回路の識別番号が記述された選択番号ＳＮＯ．が出力される。選択番号ＳＮＯ．は、バッファ回路２０が選択されたとき“１”を示し、バッファ回路２８が選択されたとき“２”を示す。生成された選択番号ＳＮＯ．は、バッファ回路２０および２８，セレクタ４０，４２および４４，Ｓ＿ＡＣＫ生成回路３８，クロック制御回路３６に与えられる。
【００２５】
なお、優先順位決定回路５０は、所定量の画像データＤＴの転送が完了した時点で後続のリクエストが存在しないとき、選択番号ＳＮＯ．を“０”に設定する。
【００２６】
バッファ回路２０および２８の各々は、返送された選択番号ＳＮＯ．を自分に割り当てられた識別番号と比較する。比較結果が“一致”を示すバッファ回路は、Ｓ＿ＡＣＫ回路３８から出力されるアクティブＬの承認信号Ｓ＿ＡＣＫが立ち下がったときに、アクセス動作を開始する。バッファ回路２０が選択されたときは、アドレス情報Ａｄｒｓおよびアクセス態様情報Ｗが記述された制御データがコントローラ２０ｃから出力され、所定量の画像データＤＴがＳＲＡＭ２０ｓから出力される。バッファ２８が選択されたときは、アドレス情報Ａｄｒｓおよびアクセス態様情報Ｒが記述された制御データがコントローラ２８ｃから出力される。
【００２７】
セレクタ４０，４２および４４の各々は、選択番号ＳＮＯ．に対応するバッファ回路を選択する。セレクタ４０は、選択されたバッファ回路からのアクセス態様情報Ｒ／Ｗをコマンド生成回路４６に与え、セレクタ４２は、選択されたバッファ回路からのアドレス情報Ａｄｒｓをアドレスコンバータ４８に与える。セレクタ４４は、選択番号ＳＮＯ．が“１”を示すときバッファ回路２０から出力された画像データＤＴをＳＤＲＡＭ２６に与え、選択番号ＳＮＯ．が“２”を示すときＳＤＲＡＭ２６から読み出された画像データＤＴをバッファ回路２８に与える。
【００２８】
コマンド生成回路４６は、セレクタ４０からのアクセス態様情報Ｒ／Ｗに対応するコマンドＣＭＮＤを生成し、生成されたコマンドＣＭＮＤをＳＤＲＡＭ２６に与える。アドレスコンバータ４８は、セレクタ４２からのアドレス情報Ａｄｒｓが示すアドレスをＳＤＲＡＭ２６の実アドレスＡＤＲＳに変換し、変換された実アドレスＡＤＲＳをＳＤＲＡＭ２６に与える。この結果、セレクタ４４から出力された画像データＤＴがＳＤＲＡＭ２６の所望アドレスに書き込まれ、あるいはセレクタ４４に向けられた画像データＤＴがＳＤＲＡＭ２６の所望アドレスから読み出される。
【００２９】
なお、所定量の画像データＤＴの書き込み／読み出しが終了すると、アクティブＨの終了信号がコマンド生成回路４６から出力される。終了信号ＥＮＤは、書き込み／読み出しの終了に応答して立ち上がり、立ち上がりから１クロック期間が経過した時点で立ち下がる。
【００３０】
クロック制御回路３６は、優先順位決定回路５０からの選択番号ＳＮＯ．に基づいて、アクティブＨのリクエストＣ５４＿ＲＥＱまたはＣ１０８＿ＲＥＱをクロック発生器２２に出力する。選択番号ＳＮＯ．が“１”を示すときはリクエストＣ５４＿ＲＥＱが立ち上がり、選択番号ＳＮＯ．が“２”を示すときはリクエストＣ１０８＿ＲＥＱが立ち上がる。
【００３１】
リクエストＣ５４＿ＲＥＱの立ち上がりタイミングは選択番号ＳＮＯ．が“１”を示すと同時であり、リクエストＣ１０８＿ＲＥＱの立ち上がりタイミングは選択番号ＳＮＯ．が“２”を示してから１クロック期間が経過した時点である。また、リクエストＣ５４＿ＲＥＱまたはＣ１０８＿ＲＥＱは、アクティブＬの承認信号Ｓ＿ＡＣＫが立ち上がるタイミングで立ち下がる。
【００３２】
クロック発生器２２は、リクエストＣ５４＿ＲＥＱの立ち上がりに応答してアクティブＨの承認信号Ｃ５４＿ＡＣＫを立ち上げ、リクエストＣ５４＿ＲＥＱの立ち下がりに応答してアクティブＨの承認信号Ｃ５４＿ＡＣＫを立ち下げる。クロック発生器２２はまた、リクエストＣ１０８＿ＲＥＱの立ち上がりに応答してアクティブＨの承認信号Ｃ１０８＿ＡＣＫを立ち上げ、リクエストＣ１０８＿ＲＥＱの立ち下がりに応答してアクティブＨの承認信号Ｃ１０８＿ＡＣＫを立ち下げる。承認信号Ｃ５４＿ＡＣＫは、クロック制御回路３６に入力される。承認信号Ｃ１０８＿ＡＣＫは、クロック制御回路３６およびＳ＿ＡＣＫ生成回路３８に与えられる。
【００３３】
クロック発生器２２は、承認信号Ｃ５４＿ＡＣＫがＨレベルを維持する期間に内部クロックＳ＿ＣＬＫの周波数を５４ＭＨｚに設定し、承認信号Ｃ１０８＿ＡＣＫがＨレベルを維持する期間に内部クロックＳ＿ＣＬＫの周波数を１０８ＭＨｚに設定し、そして承認信号Ｃ５４＿ＡＣＫおよびＣ１０８＿ＡＣＫのいずれもがＬレベルを維持する期間に内部クロックＳ＿ＣＬＫの周波数を２７ＭＨｚに設定する。
【００３４】
Ｓ＿ＡＣＫ生成回路３８は、図３に示すように構成される。図４に示す期間Ａにおいて、Ｓ＿ＡＣＫ生成回路３８は、図６に示す要領で動作する。クロック発生器２２からの承認信号Ｃ１０８＿ＡＣＫはアクセス制限回路３８ａに与えられ、優先順位決定回路５０からの選択番号ＳＮＯ．はアクセス制限回路３８ａおよびアクセス開始命令回路３８ｂに与えられ、そしてコマンド生成回路４６からの終了信号ＥＮＤはフリップフロップ回路３８ｄのＲ端子に与えられる。
【００３５】
アクセス開始命令回路３８ｂは、選択番号ＳＮＯ．が“０”から“１”または“２”に更新されたとき、あるいは選択番号ＳＮＯ．が“１”および“２”の間で変更されたとき、アクティブＨの開始信号ＳＴＲＴを所定の数十クロック期間にわたって立ち上げる。
【００３６】
アクセス制限回路３８ａは、承認信号Ｃ１０８＿ＡＣＫがＨレベルの状態で選択番号ＳＮＯ．が“１”を示したとき、アクティブＨの遅延信号ＤＬＹを立ち上げる。つまり、遅延信号ＤＬＹの立ち上げには、今回選択される転送モードがＣＰＵ１４と協働してデータ転送を実行する書き込みモードであるというモード条件と、内部クロックＳ＿ＣＬＫの周波数の変更方向が減少方向（１０８ＭＨｚ→５４ＭＨｚ）であるという周波数条件とが要求される。この２つの条件が満たされなければ遅延信号ＤＬＹはＬレベルを維持し、この２つの条件が満たされると遅延信号ＤＬＹはＨレベルに移行する。
【００３７】
なお、Ｈレベルに移行した遅延信号ＤＬＹは、承認信号Ｃ１０８＿ＡＣＫの立ち下がりと同時に立ち下がる。
【００３８】
開始信号ＳＴＲＴおよび遅延信号ＤＬＹはそれぞれ、ＡＮＤゲート３８ｃの非反転入力端子および反転入力端子に与えられる。遅延信号ＤＬＹがＬレベルのとき、ＡＮＤゲート３８ｃの出力信号ＡＮＤは、開始信号ＳＴＲＴの立ち上がりと同時に立ち上がる。一方、遅延信号ＤＬＹがＨレベルのとき、ＡＮＤゲート３８ｃの出力信号ＡＮＤは、承認信号Ｃ１０８＿ＡＣＫの立ち下がりと同時に立ち上がる。ＡＮＤゲート３８ｃの出力信号ＡＮＤは、フリップフロップ回路３８ｄのＳ端子に与えられる。
【００３９】
フリップフロップ回路３８ｄは、Ｓ端子の立ち上がりに応答してＱ端子の出力を立ち上げ、Ｒ端子の立ち上がりに応答してＱ端子の出力を立ち下げる。Ｑ端子の出力はインバータ３８ｅで反転され、これによってアクティブＬの承認信号Ｓ＿ＡＣＫが生成される。
【００４０】
したがって、転送モードが読み出しモードから書き込みモードに変更される場合（１０８ＭＨｚ→５４ＭＨｚ）、承認信号Ｓ＿ＡＣＫは、承認信号Ｃ１０８＿ＡＣＫの立ち下がりに応答して立ち下がる。一方、転送モードが書き込みモードから読み出しモードに変更される場合（５４ＭＨｚ→１０８ＭＨｚ）、書き込みモードが連続する場合（５４ＭＨｚ→５４ＭＨｚ）、あるいは読み出しモードが連続する場合（１０８ＭＨｚ→１０８ＭＨｚ）、承認信号Ｓ＿ＡＣＫは、開始信号ＳＴＲＴの立ち上がりと同時に立ち下がる。
【００４１】
なお、立ち下がった承認信号Ｓ＿ＡＣＫは、上述のように、所定量の画像データＤＴの転送が完了した時点で立ち上がる。
【００４２】
以上の説明から分かるように、優先順位決定回路５０は、複数の転送モードのいずれか１つを選択する。承認信号Ｓ＿ＡＣＫ（トリガ）がＳ＿ＡＣＫ生成回路３８から出力されると、優先順位決定回路５０によって選択された転送モードに従うデータ転送が、バッファ回路２０または２８によって実行される。このデータ転送は、クロック発生器２２から出力された内部クロックＳ＿ＣＬＫに応答する。クロック制御回路３６は、かかる内部クロックＳ＿ＣＬＫの周波数を優先順位決定回路５０によって選択された転送モードに対応する周波数に設定する。
【００４３】
優先順位決定回路５０によるモード選択が所定条件を満足するか否かは、アクセス制限回路３８ａによって判別される。ＡＮＤゲート３８ｃは、アクセス制限回路３８ａの判別結果が肯定的であるとき、クロック制御回路３６の設定動作が完了するまで承認信号Ｓ＿ＡＣＫの出力タイミングを遅らせる。
【００４４】
ここで、所定条件は、優先順位決定回路５０によって今回選択された転送モードが外部クロックに応答するＣＰＵ１４と協働してデータ転送を実行する書き込みモード（特定転送モード）であるというモード条件を含む。
【００４５】
したがって、ＣＰＵ１４と協働してデータ転送を実行する書き込みモードが選択されたときは、承認信号Ｓ＿ＡＣＫの出力タイミングが遅延される。データ転送は、内部クロックＳ＿ＣＬＫの周波数が５４ＭＨｚに設定された後に開始される。これによって、処理の破綻が回避される。また、ＣＰＵ１４との協働が必要でない読み出しモードが選択されたときは、承認信号Ｓ＿ＡＣＫの発行タイミングが遅延されることはない。内部クロックＳ＿ＣＬＫの周波数は、選択された転送モードに対応する周波数に、速やかに設定される。これによって、データ処理が迅速に実行される。
【００４６】
また、所定条件は、優先順位決定回路５０によって今回選択された転送モードに対応する内部クロックＳ＿ＣＬＫの周波数が優先順位決定回路５０によって前回選択された転送モードに対応する内部クロックＳ＿ＣＬＫの周波数よりも低いという周波数条件をさらに含む。これによって、内部クロックＳ＿ＣＬＫの周波数を上昇方向に変更させる場合、所定条件は満足されず、承認信号Ｓ＿ＡＣＫの発行が遅延されることはない。
【００４７】
バースト転送では、データアクセスに先立ってオーバヘッドが生じる。このオーバヘッドの時間帯では、内部クロックＳ＿ＣＬＫと外部クロックとの間で所定の周波数関係が成立する必要性はない。ここで、オーバヘッドに要する時間長さは、内部クロックＳ＿ＣＬＫの周波数に依存する。つまり、内部クロックＳ＿ＣＬＫの周波数が低いほど、オーバヘッドの時間は長くなる。したがって、クロック制御回路３６は、データアクセスが開始される前に設定動作を完了することができ、処理の破綻の回避が可能となる。
【００４８】
なお、この実施例では、遅延信号ＤＬＹを立ち上げる条件として、内部クロックＳ＿ＣＬＫの周波数が減少方向（１０８ＭＨｚ→５４ＭＨｚ）に変更されるという周波数条件を要求しているが、この周波数条件は省略してもよい。周波数条件を省略した場合、遅延信号ＤＬＹは、内部クロックＳ＿ＣＬＫの周波数が２７ＭＨｚから５４ＭＨｚに変更されるとき、つまりアイドル状態から書き込みモードに移行したときにも、立ち上がる。
【図面の簡単な説明】
【００４９】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用されるＳＤＲＡＭ制御回路の構成の一例を示すブロック図である。
【図３】図２実施例に適用されるＳ＿ＡＣＫ生成回路の構成の一例を示すブロック図である。
【図４】図２実施例の動作の一部を示すタイミング図である。
【図５】図２実施例の動作の他の一部を示すタイミング図である。
【図６】図３実施例の動作の一部を示すタイミング図である。
【符号の説明】
【００５０】
１０  …ディジタルカメラ
１４  …ＣＰＵ
１６，２２  …クロック発生器
１８  …ＡＳＩＣ
２０，２８  …バッファ回路
２４  …ＳＤＲＡＭ制御回路
２６  …ＳＤＲＡＭ
【図１】
2006072454.tif 000003
【図２】
2006072454.tif 000004
【図３】
2006072454.tif 000005
【図４】
2006072454.tif 000006
【図５】
2006072454.tif 000007
【図６】
2006072454.tif 000008