(57)【要約】【課題】配線数を比較的少なくしてイレーズを行う。【解決手段】データラインＤａｔａと、電源ＰＶＤＤ間にｎチャンネル切換ＴＦＴ２２とｐチャンネル切換ＴＦＴ２２を配置する。切換ＴＦＴ２０、２２のゲートを切換ラインＢＷに接続する。そして、切換ＴＦＴ２０、２２の中間点を複数の画素の選択ＴＦＴ１０に接続する。選択ＴＦＴ１０の他端には、駆動ＴＦＴ１２のゲートを接続し、駆動ＴＦＴ１２の一端は電源ＰＶＤＤ、他端はＥＬ素子５０に接続する。また、駆動ＴＦＴ１２のゲートには、他端が電源ＰＶＤＤに接続された保持容量Ｃの一端が接続されている。切換ラインＢＷをＨｉｇｈとして、選択ＴＦＴ１０をオンすることで、データを保持容量Ｃに書き込むことができ、切換ラインＢＷをＬｏｗとして選択ＴＦＴ１０をオンすることで保持容量Ｃのデータをイレーズできる。【選択図】図３
2006337561.tif 000002
【特許請求の範囲】
【請求項１】
複数の発光素子をマトリクス状に配置し、これら複数の発光素子の駆動電流を個別に制御して、各発光素子の発光を制御する表示制御回路であって、
各発光素子に対応して、
該発光素子への駆動電流を制御する駆動トランジスタと、
この駆動トランジスタの電流量を制御する電圧を保持する容量と、
前記容量へのデータの書き込みを制御する選択トランジスタと、
を有し、
前記選択トランジスタのオンオフを制御するゲートラインと、
前記容量に保持するための発光量についてのデータが印加されるデータラインと、
前記容量を放電するための電位に維持されるイレーズ電源と、
前記選択トランジスタをデータラインまたはイレーズ電源のいずれに接続するかを制御する切り換え手段と、
を設け、
切り換え手段によりデータラインを選択トランジスタに接続した状態で、選択トランジスタをオンして、前記容量にデータに応じた電圧を保持させ、
切り換え手段によりイレーズ電源を接続した状態で、選択トランジスタをオンして、容量の蓄積電荷を放電させてデータに応じた電圧を消去することを特徴とする表示制御回路。
【請求項２】
請求項１に記載の表示制御回路において、
前記ゲートラインは、水平方向に延び、複数の選択トランジスタのゲートが接続されており、
前記切り換え手段には、垂直方向の複数の選択トランジスタのドレインまたはソースが接続されていることを特徴とする表示制御回路。
【請求項３】
複数の画素をマトリクス状に配置し、これら複数の画素の表示を個別に制御して、表示を制御する表示制御回路であって、
画素の各列に対応して設けられ該当する列のデータが順次供給される主データラインと、
この主データラインに第１スイッチを介し接続され、該当列の複数の画素へデータを供給するローカルラインと、
このローカルラインに第２スイッチを介し接続され、ローカルラインをデータを消去する電圧を供給するイレーズ電源と、
を有し、
列方向の画素を複数の画素毎のブロックに分け、そのブロックに対応してローカルデータラインを設けることで、データを供給するラインを上位の主データラインと、下位のローカルデータラインに階層化することを特徴とする表示制御回路。
【請求項４】
請求項３に記載の表示制御回路において、
各画素は、
発光素子と、
該発光素子への駆動電流を制御する駆動トランジスタと、
この駆動トランジスタの電流量を制御する電圧を保持する容量と、
前記容量へのデータの書き込みを制御する選択トランジスタと、
を有し、
前記ローカルデータラインには、対応する画素の選択トランジスタの一端であるドレインまたはソースが接続され、選択トランジスタの他端であるソースまたはドレインが前記容量に接続され、
画素の各行に対応してゲートラインが設けられ、このゲートラインが対応する画素の選択トランジスタのゲートが接続され、
ゲートラインを順番に活性化することによって、活性化されたゲートラインに接続されている選択トランジスタがオンして、そのときのローカルデータラインに設定されている電圧が容量に設定されることを特徴とする表示制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光素子をマトリクス状に配置し、これら複数の発光素子の発光を個別に制御する表示制御回路に関する。
【背景技術】
【０００２】
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。
【０００３】
特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。
【０００４】
一般的なアクティブマトリクス型ＥＬ表示装置の画素回路について、図１に示す。このように、基板上に複数本のゲートラインＧＬが水平方向（行方向）に延び、複数本のデータラインＤＬ及び電源ラインＰＶＤＤが垂直方向（列方向）に延びており、各画素は有機ＥＬ素子５０と、選択ＴＦＴ１０、駆動用ＴＦＴ１２及び保持容量Ｃを備えている。
【０００５】
そして、ゲートラインＧＬを選択することで選択ＴＦＴ１０をオンし、データラインＤＬ上のデータ電圧を保持容量Ｃに充電し、この電圧で駆動ＴＦＴ１２をオンして電源ラインＰＶＤＤからの電流を有機ＥＬ素子５０に流す。従って、データラインＤＬのデータ電圧に応じた電流が有機ＥＬ素子５０に流れ、有機ＥＬ素子がデータに応じて発光する。
【０００６】
また、表示画面の大型化に伴い、データ線の負荷が大きくなり、書き込みに要する時間が大きくなってきている。これに対しては、データ線の両側に駆動回路を設ける方法が有効であるが、駆動回路が増えるため、（ｉ）専有面積の増加、（ｉｉ）素子数の増加、（ｉｉｉ）信号タイミングのずれ、等が生じ、歩留まりの低下、表示品位の低下、および消費電流の増加などの問題の原因になる。
【０００７】
さらに、近年提案されている、ＴＦＴの特性バラツキに起因する輝度バラツキを低減する電流プログラム方式を採用した画素回路においては、ビデオデータとして電流信号が用いられる。この電流プログラム方式の場合、ドレインライン（データライン）の付加の大小が設定電流値に到達する前の時間を決めており、データラインの負荷をいかに小さくするかが重要な課題になっている。すなわち、データの書き込みに必要な時間を短くするためには、データラインへの負荷を小さくすることが望まれる。
【０００８】
また、表示装置の機能として、輝度調整やホワイトバランス調整を可能とする工夫が画素回路に要望されている。
【０００９】
ここで、特許文献１には、各画素において、制御用のトランジスタとしてｐチャンネルの２つのＴＦＴの２つを追加し、データラインにデータに応じた信号電流を流す回路が示されている。
【００１０】
この特許文献１に記載の画素回路を図２に示す。このように、ｓｃａｎＡにゲートが接続されたｎチャンネルＴＦＴ（選択ＴＦＴ）３の一端がデータ電流Ｉｗを流すデータラインｄａｔａに接続され、他端はｐチャンネルＴＦＴ１およびｐチャンネルＴＦＴ（駆動ＴＦＴ）１の一端に接続されている。ＴＦＴ１は、他端が電源ラインＶｄｄに接続され、ゲートが有機ＥＬ素子（ＯＬＥＤ）駆動用のｐチャンネルＴＦＴ２のゲートに接続されている。また、ＴＦＴ４は、他端がＴＦＴ１およびＴＦＴ２のゲートに接続されている。そして、ＴＦＴ４のゲートは、ｓｃａｎＢに接続されている。
【００１１】
この構成では、ｓｃａｎＡをハイ（Ｈｉｇｈ）（以下、「Ｈｉｇｈ」と記す。）としてＴＦＴ３をオンするとともに、ｓｃａｎＢをロウ（Ｌｏｗ）（以下、Ｌｏｗと記す。）としてＴＦＴ４をオンする。そして、ｄａｔａにデータ電流Ｉｗを流す。これによって、ＴＦＴ１はそのゲートソース間が短絡され、データ電流Ｉｗが電圧に変換され、その電圧がＴＦＴ１、２のゲートに設定される。そして、ＴＦＴ３、４がオフされた後は、ＴＦＴ２のゲート電圧はコンデンサＣによって保持されるため、その後もデータ電流Ｉｗに対応した電流がＴＦＴ２に流れ、この電流により有機ＥＬ（ＯＬＥＤ）が発光する。そして、ｓｃａｎＢをＬｏｗとすることで、ＴＦＴ１がオンして、そのゲート電圧が上昇し、コンデンサＣが放電されてデータがイレーズされ、ＴＦＴ１、ＴＦＴ２がオフする。
【００１２】
この回路によれば、ＴＦＴ１に電流が流れることで、この電流が電圧に変換されてゲート電圧が決定され、そのゲート電圧に応じてＴＦＴ２の電流量が決定される。従って、ＴＦＴ２による有機ＥＬの駆動電流を信号電流Ｉｗに対し設定できる。
【００１３】
【特許文献１】特開２００１−１４７６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の図１の回路では、容量Ｃの充電電圧によって、有機ＥＬ素子５０に電流を流すだけであり、容量Ｃの充電電圧は、次のゲートラインＧＬの選択時に変更されるだけである。すなわち、容量Ｃの選択的な放電（イレーズ）手段を有していない。従って、有機ＥＬ素子の発光時間を制御することができなかった。ディスプレイのブライトネスの調整や、カラー表示の場合のホワイトバランスの調整のために、ＲＧＢの画素に応じて発光時間を制御できれば好適であり、発光時間を制御したいという要求がある。
【００１５】
一方、図２の回路では、ｓｃａｎＢを制御することによって、データイレーズが行え、これによって発光時間を制御することができる。しかし、このためには、ＴＦＴ４を制御するためのｓｃａｎＢが、選択ＴＦＴ３を制御するｓｃａｎＡに追加して必要であり、行方向のライン数が多くなる。特に、ＲＧＢの各色によって発光時間を制御する場合には、各行毎にイレーズラインが３本必要になる。
【００１６】
有機ＥＬ素子からの光をＴＦＴ基板側から取り出すボトムエミッションタイプの場合、素子数、配線の増加により開口率が低下し、輝度が低下するという問題がある。一方、有機ＥＬ素子からの光をＴＦＴ基板の反対側から取り出すトップエミッションタイプの場合には、配線の増加は開口率に影響しない。しかし、この場合においても、各ｓｃａｎＢ（イレーズライン）をそれぞれ駆動するための周辺駆動回路が必要であり、周辺駆動回路の素子数の増加、消費電力の増加、歩留まりの低下などの問題がある。
【００１７】
本発明は、上記課題に鑑みなされたものであり、配線数を比較的少なくしてイレーズを行うことができる表示制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、複数の発光素子をマトリクス状に配置し、これら複数の発光素子の駆動電流を個別に制御して、各発光素子の発光を制御する表示制御回路であって、各発光素子に対応して、該発光素子への駆動電流を制御する駆動トランジスタと、この駆動トランジスタの電流量を制御する電圧を保持する容量と、前記容量へのデータの書き込みを制御する選択トランジスタと、を有し、前記選択トランジスタのオンオフを制御するゲートラインと、前記容量に保持するための発光量についてのデータが印加されるデータラインと、前記容量を放電するための電位に維持されるイレーズ電源と、前記選択トランジスタをデータラインまたはイレーズ電源のいずれに接続するかを制御する切り換え手段と、を設け、切り換え手段によりデータラインを選択トランジスタに接続した状態で、選択トランジスタをオンして、前記容量にデータに応じた電圧を保持させ、切り換え手段によりイレーズ電源を接続した状態で、選択トランジスタをオンして、容量の蓄積電荷を放電させてデータに応じた電圧を消去することを特徴とする。
【００１９】
また、前記ゲートラインは、水平方向に延び、複数の選択トランジスタのゲートが接続されており、前記切り換え手段には、垂直方向の複数の選択トランジスタのドレインまたはソースが接続されていることが好適である。
【００２０】
このように、本発明によれば、切り換え手段を有し、選択トランジスタをデータラインまたはイレーズ電源に選択的に接続する。これによって、イレーズラインを各ラインに設ける必要がなくなり、配線数を減少することができる。
【００２１】
また、本発明は、複数の画素をマトリクス状に配置し、これら複数の画素の表示を個別に制御して、表示を制御する表示制御回路であって、画素の各列に対応して設けられ該当する列のデータが順次供給される主データラインと、この主データラインに第１スイッチを介し接続され、該当列の複数の画素へデータを供給するローカルラインと、このローカルラインに第２スイッチを介し接続され、ローカルラインをデータを消去する電圧を供給するイレーズ電源と、を有し、列方向の画素を複数の画素毎のブロックに分け、そのブロックに対応してローカルデータラインを設けることで、データを供給するラインを上位の主データラインと、下位のローカルデータラインに階層化することを特徴とする。
【００２２】
また、各画素は、発光素子と、該発光素子への駆動電流を制御する駆動トランジスタと、この駆動トランジスタの電流量を制御する電圧を保持する容量と、前記容量へのデータの書き込みを制御する選択トランジスタと、を有し、前記ローカルデータラインには、対応する画素の選択トランジスタの一端であるドレインまたはソースが接続され、選択トランジスタの他端であるソースまたはドレインが前記容量に接続され、画素の各行に対応してゲートラインが設けられ、このゲートラインが対応する画素の選択トランジスタのゲートが接続され、ゲートラインを順番に活性化することによって、活性化されたゲートラインに接続されている選択トランジスタがオンして、そのときのローカルデータラインに設定されている電圧が容量に設定されることが好適である。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、切り換え手段を有し、選択トランジスタをデータラインまたはイレーズ電源に選択的に接続する。これによって、イレーズラインを各ラインに設ける必要がなくなり、配線数を減少することができる。
【００２４】
特に、データラインを階層化することで、主データラインの負荷を減少することができ、書き込み時間を短縮することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２６】
図３は、実施形態１の回路図である。このように、基板上に複数本のゲートラインＧＬが行方向に延び、複数本のデータラインＤａｔａ（Ｄａｔａ１、Ｄａｔａ２）及び電源ラインＰＶＤＤが列方向に延びており、各画素は有機ＥＬ素子５０と、選択ＴＦＴ１０、駆動ＴＦＴ１２及び保持容量Ｃを備えている。なお、保持容量Ｃは、駆動ＴＦＴ１２のゲート容量で代替できる場合もある。このような場合には、保持容量Ｃは、省略される。
【００２７】
そして、本実施形態では、行方向のラインとして切換ラインＢｌｏｃｋＷｈｉｔｅ（ＢＷ）が複数行に１本（例えば４行に１本）設けられており、この切換ラインＢＷにｎチャンネル切換ＴＦＴ２０と、ｐチャンネル切換ＴＦＴ２２のゲートが接続されている。また、切換ＴＦＴ２０のドレインがデータラインＤａｔａに接続され、ソースは切換ＴＦＴ２２のドレインに接続され、切換ＴＦＴ２２のソースが電源ラインＰＶＤＤに接続されている。そして、切換ＴＦＴ２０のソースと切換ＴＦＴ２２のドレインには、ローカルデータラインＬｏｃａｌが接続され、このローカルデータラインＬｏｃａｌに選択ＴＦＴ１０のドレインが接続されている。この切換ＴＦＴ２０、２２が切り換え手段として機能する。
【００２８】
この構成により、選択ＴＦＴ１０のドレインは、切換ラインＢＷがＨｉｇｈの時には切換ＴＦＴ２０を介しデータラインに接続され、切換ラインＢＷがＬｏｗの時には切換ＴＦＴ２２を介し電源ＰＶＤＤに接続される。その他の点については、図１に示された回路と同様である。
【００２９】
また、ゲートラインＧＬとして、ＲＧＢ用の３種類（ＧＬＲ、ＧＬＧ、ＧＬＢ）を有しており、図における一番左の列がＢの表示列であり、この列の選択ＴＦＴ１０のゲートはゲートラインＧＬＢに接続され、左から２番目の列の選択ＴＦＴ１０のゲートはゲートラインＧＬＧに接続され、左から３番目の列（図示せず）の選択ＴＦＴ１０のゲートはゲートラインＧＬＢに接続されている。さらに、この構成が、水平方向に繰り返されている。
【００３０】
図４には、図１の各画素内部の回路を省略し、Ｐｉｘとだけ示している。このように、切換ラインＢＷを４行に１本設け１つの切換ラインＢＷに対し切換ＴＦＴ２０、２２を１つずつ設けている。従って、行方向のラインは、４行に５本ずつの配置になる。すなわち、ゲートラインＧＬ１〜ＧＬ４に対し、切換ラインＢＷ１が設けられており、ゲートラインＧＬ５〜ＧＬ８に対し、切換ラインＢＷ２が設けられている。この構成では、４行ずつで１ブロックが形成されることになる。
【００３１】
最初の４行（１ブロック）のデータの書き込み時には、図５に示すように、切換ラインＢＷ１がＨｉｇｈの状態で、ゲートラインＧＬ１〜ＧＬ４が順次Ｈｉｇｈとされる。従って、切換ラインＢＷ１がＨｉｇｈの状態で、データラインＤａｔａのデータが、順次選択ＴＦＴ１０によって対応する保持容量Ｃに書き込まれる。
【００３２】
一方、イレーズタイミングでは、図６に示すように、切換ラインＢＷ１はＬｏｗに保たれる。従って、そのタイミングでは、切換ＴＦＴ２２がオンであり、ゲートラインＧＬ１〜ＧＬ４が順次Ｈｉｇｈとなることによって、対応する保持容量Ｃが順次電源ＰＶＤＤに接続されリセットされる。
【００３３】
図７には、垂直方向の駆動回路の構成について示してあり、図８にはタイミングチャートを示してある。
【００３４】
各ゲートラインＧＬには、ドライバを介し、シフトレジスタＳＲ１がそれぞれ接続されている。そして、各シフトレジスタＳＲ１には、垂直方向の転送クロックＣＫＶ１（１水平期間毎にＨｉｇｈになるクロック）が供給されており、この垂直転送クロックＣＫＶ１によって、１つのＨｉｇｈが順次下方に転送され、これによって各ゲートラインＧＬが順次Ｈｉｇｈとされる。
【００３５】
すなわち、最上段のシフトレジスタＳＲ１には、アンドゲートＡＮＤ１の出力が入力されており、このアンドゲートＡＮＤ１には、スタート信号ＳＴＶと、ゲートラインイネーブル信号ＥＮＢ＿ＧＬが供給されている。これらスタート信号ＳＴＶと、ゲートラインイネーブル信号ＥＮＢ＿ＧＬは、１フレームのデータ取り込み開始タイミングでＨｉｇｈとなり、このＨｉｇｈが垂直転送クロックＣＫＶにより垂直方向のシフトレジスタＳＲ１に１水平期間毎に順次転送される。
【００３６】
また、切換ラインＢＷには、ドライバを介しシフトレジスタＳＲ２が接続されている。このシフトレジスタＳＲ２は、４行に１つ設けられている。このシフトレジスタＳＲ２のクロック端子には、４水平期間毎にＨｉｇｈとなる垂直転送クロックＣＫＶ２が供給されており、最上段のシフトレジスタＳＲ２のデータ入力端子には、アンドゲートＡＮＤ２の出力が接続されている。このアンドゲートＡＮＤ２には、スタート信号ＳＴＶとホワイトイネーブル信号ＥＮＢ＿Ｗｒｉｔｅが供給されている。そして、１フレームの表示イレーズの最初にＳＴＶ及びイネーブルＥＮＢ＿ＷｒｉｔｅがＨｉｇｈになり、これが垂直転送クロックＣＫＶ２によって、順次下方へ転送される。
【００３７】
これによって、図８に示すように、切換ラインＢＷ１がＨｉｇｈの状態で、シフトレジスタＳＲ１が順次Ｈｉｇｈになることで各ゲートラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４が順次１水平期間ずつＨｉｇｈとなる。これによって、各画素の保持容量Ｃにデータの書き込みが行われる。
【００３８】
また、４水平期間毎にシフトレジスタＳＲ２が順次オンして、選択されるブロックが変更され、その際に各ブロックのゲートラインが順次オンされる。また、１フレーム内の適当なタイミングで、切換ラインＢＷがＬｏｗのままでシフトレジスタＳＲ１がが順次Ｈｉｇｈになることで各ゲートラインＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４が順次１水平期間ずつＨｉｇｈとなり、各画素の保持容量Ｃが放電され、データがイレーズされる。なお、図８においては、ゲートライン各行１本ずつとしているが、カラー表示の場合には、ゲートラインＧＬＲ、ＧＬＧ、ＧＬＢの３本あり、これらが順次オンして、対応する画素へのデータ書き込み、イレーズが行われる。
【００３９】
また、本実施形態では、図３に示すように、各列をそれぞれＲＧＢに対応させ、Ｒの列の選択ＴＦＴ１０はＲ用のゲートラインＧＬＲにそのゲートを接続し、Ｇの列の選択ＴＦＴ１０はＧ用のゲートラインＧＬＧにそのゲートを接続し、Ｂの列の選択ＴＦＴ１０はＢ用のゲートラインＧＬＢにそのゲートを接続している。また、各列のデータラインＤａｔａは、ＲＧＢのいずれかに対応するものとし、データラインＤａｔａには、それぞれＲＧＢに対応するデータが印加される。
【００４０】
このため、データラインＤａｔａについては、従来通り順次１フレームの表示データを印加し、一方適当なタイミングで、所定の時間の発光が終了したブロックの切換ラインＢＷをＬｏｗにした状態で、そのブロックのゲートラインＧＬを順次Ｈｉｇｈとして、保持容量Ｃをリセットして、表示を終了させることができる。これによって、輝度調節、ホワイトバランス調整などを行うことができる。
【００４１】
例えば、通常の発光タイミングでは、図９に示すように、ゲートラインＧＬがＨｉｇｈとなる１フレームの期間の間で、ＲＧＢそれぞれについて、イレーズを行いオフする。この例では、デューティーが５０％の場合を示しており、当該行（水平ライン）においては、すべての画素が１フレームの１／２の期間だけ発光する。ここで、ＲＧＢの各色の発光効率は、その材料に依存して異なっている。従って、同一の形状の有機ＥＬ素子に同一の電流を流した場合には、明るさが異なる。例えば、ＲＧＢの各データをそれぞれの発光効率を考慮して補正したり、有機ＥＬ素子の発光面積をＲＧＢで異ならせることで、各色の発光効率を考慮した発光制御が行える。すなわち、このような補正を行うことによって、ホワイトバランスの調整が行えるため、発光時間についてはＲＧＢにおいて同一とすることができる。
【００４２】
一方、ＲＧＢ各色の発光時間を制御して、発光効率の差を補償することも可能である。これによれば、他の条件を変更せずにホワイトバランスを調整することができる。本実施形態では、上述の図６に示したような駆動によって、イレーズすることができる。そこで、このイレーズタイミングをＲＧＢの各色で異ならせることで、ホワイトバランスの調整が行える。例えば、図１０に示すように、イレーズのタイミングを制御することでホワイトバランスの調整が行える。図１０では、赤の発光時間を短く、緑の発光時間を中間、青の発光時間を長くしている。このような設定は、発光材料の発光効率により決定されるものであり、各発光材料の発光効率に基づいて決定する。なお、図１０は、ＥＬ素子５０の電流量（＝発光量）を示している。
【００４３】
同様に、輝度調整も行える。例えば、図８に示したデューティー５０％を基準として、図１１に示すように、デューティーを４０％程度にすることで、画面を暗く設定することができる。また、図１２に示すように、デューティーを６０％程度にすることで、画面を明るく設定することができる。このように、イレーズのタイミングを調整することで、画面のブライトネス調整を行うことができる。
【００４４】
なお、上述のようにイレーズタイミングは、工場の製造時において、デフォルトのタイミングを不揮発性メモリなどに記憶しておき、これをユーザが書き換えられるようにしておけばよい。これらは、通常はディスプレイとは別のマイクロコンピュータにおいて、これらの輝度、ホワイトバランスについての制御信号を発生する。
【００４５】
図１３には、他の構成例が示されている。この例では、画素回路が上述のものとは異なっており、図２の従来例に対応するものが採用されている。すなわち、選択ＴＦＴ１０のドレインは、ｐチャンネルの電圧変換ＴＦＴ１４のソースに接続されている。この電圧変換ＴＦＴ１４のドレインは電源に接続され、ゲートは駆動ＴＦＴ１２と接続されている。また、電圧変換ＴＦＴ１４のゲートソース間は、ｎチャンネルの短絡ＴＦＴ１６で接続されている。そして、この短絡ＴＦＴ１６のゲートは、選択ＴＦＴ１０のゲートとともに、ゲートラインＧＬ（ＧＬＲ１、ｆｌｇ１、ＧＬＢ１、・・・）に接続されている。
【００４６】
そして、切換ラインＢＷには、データラインＤａｔａと電源との間に配置され、直列接続された切換ＴＦＴ２０、２２のゲートが接続されている。そして、切換ＴＦＴ２０、２２の接続点が選択ＴＦＴ１０のソースに接続されている。また、この実施形態において、データラインＤａｔａは、データに応じたデータ電流Ｉｗを流す可変の定電流源に接続されている。
【００４７】
従って、切換ラインＢＷがＨｉｇｈの時には、選択ＴＦＴ１０のソースはデータラインＤａｔａに接続され、切換ラインＢＷがＬｏｗの時には、選択ＴＦＴ１０のソースは電源に接続される。そして、切換ラインＢＷがＨｉｇｈの時にゲートラインＧＬをＨｉｇｈにすることで、選択ＴＦＴ１０及び短絡ＴＦＴ１６がオンし、データラインＤａｔａに流れる電流Ｉｗが電圧変換ＴＦＴ１４に電流Ｉｗが流れる。駆動ＴＦＴ１２は、電圧変換ＴＦＴ１４とカレントミラーを構成している。そこで、駆動ＴＦＴ１２には、電圧変換ＴＦＴ１４と同一（またはＴＦＴ１２：ＴＦＴ１４のサイズの比に応じた大きさ）の電流が流れる。そして、電圧変換ＴＦＴ１４のゲートには保持容量Ｃが接続されているため、そのときの電流に応じた電圧が保持容量Ｃによって保持される。従って、データラインＤａｔａから電流源が切り離され、またゲートラインＧＬがＬｏｗになり、選択ＴＦＴ１０、短絡ＴＦＴ１６がオフされてても、駆動ＴＦＴ１２には引き続き電流を流す。
【００４８】
そして、有機ＥＬ素子５０をオフするタイミングに至った場合、切換ラインＢＷをＬｏｗとして、ゲートラインＧＬをＨｉｇｈにする。これによって、選択ＴＦＴ１０、短絡ＴＦＴ１６がオンし、保持容量Ｃの両端が電源に接続されることになり、放電され、これによって駆動ＴＦＴ１２がオフされる。
【００４９】
なお、この実施形態におけるホワイトバランスや、輝度調整の際の切換ラインＢＷや、ゲートラインＧＬの駆動は、上述の場合と全く同様である。なお、図において画素回路内の駆動ＴＦＴ１２、電圧変換ＴＦＴ１４の２つをｐチャンネル、選択ＴＦＴ１０、短絡トランジスタ１６の２つをＮチャンネルとしたが、図１４に示すように、すべてをｐチャンネルとしてもよい。この場合、ゲートラインＧＬをＬｏｗにすることで、選択ＴＦＴ１０、短絡ＴＦＴ１６がオンされるだけで、その他は同一でよい。
【００５０】
さらに、駆動ＴＦＴ１２、電圧変換ＴＦＴ１４の２つをｎチャンネル、選択ＴＦＴ１０、短絡トランジスタ１６の２つをｐチャンネルとしても、すべてをｎチャンネルとしてもよい。
【００５１】
すべてをｎチャンネルとした場合の構成を、図１５に示す。このように、電圧変換ＴＦＴ１４と、保持容量Ｃの他端は、電源ではなく、グランドに接続する。
さらに切換ＴＦＴ２２は、電源ではなく、グランドに接続されている。また、データラインＤａｔａは、データ電流Ｉｗを出力する可変定電流源に接続してある。
【００５２】
このような構成によっても、上述の場合と同様に、データの書き込み、イレーズを行うことができる。
【００５３】
図１６は、さらに他の実施形態を示している。この実施形態では、図１３の構成において、駆動ＴＦＴ１２をｎチャンネルＴＦＴとしている。そこで、切換ＴＦＴ２２の他端はグランドに接続されている。そこで、切換ラインＢＷをＨｉｇｈとしたときには、選択ＴＦＴ１０はデータラインＤａｔａに接続され、切換ラインＢＷをＬｏｗとしたときには、選択ＴＦＴ１０はグランドに接続される。従って、切換ラインＢＷがＨｉｇｈの時に、選択ＴＦＴ１０がオンされると、データラインＤａｔａのデータ電圧が保持容量Ｃに書き込まれ、切換ラインＢＷがＬｏｗの時に、選択ＴＦＴ１０がオンされることで、保持容量Ｃが放電され、データがイレーズされる。
【００５４】
以上のように、上記実施形態の係る表示装置によれば、データラインを階層化することで、列方向に上から下まで伸びるデータラインＤａｔａにブロック（例えば４画素）毎にスイッチ２０を介しローカルデータラインＬｏｃａｌが接続されることでデータラインが階層化されている。従って、上位のデータラインＤａｔａに接続される選択ＴＦＴ１０の数は、１つのローカルデータラインＬｏｃａｌに接続されているもののみに限定することができる。すなわち、データラインＤａｔａに接続される選択ＴＦＴの数が少なくなり、その分データラインＤａｔａの負荷を小さくできる。これによって、データ書き込み時間を小さくでき、余分な駆動回路を設ける必要がなくなり、また電流プログラム方式を採用することが容易になる。その結果、表示画面の大型化や表示品位を向上させることが可能になる。
【００５５】
さらに、少ない制御配線で、輝度調整やホワイトバランス調整が可能になり、表示装置としての機能を交渉することができる。
【図面の簡単な説明】
【００５６】
【図１】従来の一般的な画素回路の構成を示す図である。
【図２】従来の電流プログラムタイプの画素回路の構成を示す図である。
【図３】実施形態の画素回路の構成を示す図である。
【図４】実施形態の各画素への配線を示す図である。
【図５】データ書き込みのタイミングを示すタイミングチャートである。
【図６】データイレーズのタイミングを示すタイミングチャートである。
【図７】垂直方向の駆動回路の構成を示す図である。
【図８】データ書き込み動作を示すタイミングチャートである。
【図９】ＲＧＢの発光期間を示すタイミングチャートである。
【図１０】ＲＧＢの発光期間を調整した場合を示すタイミングチャートである。
【図１１】ＲＧＢの発光期間の他の例を示すタイミングチャートである。
【図１２】ＲＧＢの発光期間を調整した場合の他の例を示すタイミングチャートである。
【図１３】他の実施形態の構成を示す図である。
【図１４】さらに他の実施形態の構成を示す図である。
【図１５】さらに他の実施形態の構成を示す図である。
【図１６】さらに他の実施形態の構成を示す図である。
【符号の説明】
【００５７】
１０  選択ＴＦＴ、１２  駆動ＴＦＴ、２０，２２  切換ＴＦＴ、５０  有機ＥＬ素子、Ｃ  保持容量、ＧＬ  ゲートライン、ＤＬ  データライン、ＰＶＤＤ  電源ライン、ＢＷ  切換ライン。
【図１】
2006337561.tif 000003
【図２】
2006337561.tif 000004
【図３】
2006337561.tif 000005
【図４】
2006337561.tif 000006
【図５】
2006337561.tif 000007
【図６】
2006337561.tif 000008
【図７】
2006337561.tif 000009
【図８】
2006337561.tif 000010
【図９】
2006337561.tif 000011
【図１０】
2006337561.tif 000012
【図１１】
2006337561.tif 000013
【図１２】
2006337561.tif 000014
【図１３】
2006337561.tif 000015
【図１４】
2006337561.tif 000016
【図１５】
2006337561.tif 000017
【図１６】
2006337561.tif 000018