(57)【要約】【課題】  ページ切替を抑制することにより、メモリに対するデータ入出力を高速化する。【解決手段】  メモリは、外部と授受されるデータを一時的に保持するデータラッチと、データラッチからのデータの書き戻しとデータラッチへのデータの読み出しを行うメモリセル群である複数のページとを備えている。このメモリへのアクセス要求を行う複数のメモリマスタのうちの１つのメモリマスタにアクセス許可を与える調停装置は、最後にアクセスされたページに関するページ情報を保持するページ情報記憶部を有している。調停処理を行う調停実行部は、ページ情報記憶部に保持されているページ情報に基づいて、最終アクセスページと同一のページにアクセス要求するメモリマスタに優先的にアクセス許可を与える。【選択図】  図１
2006099199.tif 000002
【特許請求の範囲】
【請求項１】
メモリに対するアクセス要求を行う複数のメモリマスタのうちの１つのメモリマスタにアクセス許可を与える調停装置であって、
前記メモリは、
外部と授受されるデータを一時的に保持するデータラッチと、
前記データラッチに対応し、前記データラッチからのデータの書き戻しおよび前記データラッチへのデータの読み出しを行うメモリセル群である複数のページと、
を備え、
前記調停装置は、
最後にアクセスされた最終アクセスページに関するページ情報を保持するページ情報記憶部と、
複数のメモリマスタからのアクセス要求が同時に存在する場合に、前記ページ情報記憶部に保持されているページ情報に基づいて、前記最終アクセスページと同一のページにアクセス要求するメモリマスタに優先的に前記アクセス許可を与える調停実行部と、
を備える、調停装置。
【請求項２】
請求項１記載の調停装置であって、
前記メモリは、複数のページとデータラッチとをそれぞれ有する複数のバンクを備え、
前記ページ情報記憶部は、前記複数のバンクのそれぞれに対応して前記ページ情報を保持しており、
前記調停実行部は、前記複数のバンクのうちいずれかのバンクの最終アクセスページと同一のページにアクセス要求するメモリマスタに優先的に前記アクセス許可を与える、調停装置。
【請求項３】
請求項１または２記載の調停装置であって、
前記メモリは、任意のページと前記データラッチとの間のデータ転送と、前記データラッチと外部との間のデータ転送と、を独立して実行可能なメモリである、調停装置。
【請求項４】
メモリに対するアクセス要求を行う複数のメモリマスタのうちの１つのメモリマスタにアクセス許可を与える調停方法であって、
前記メモリは、
外部と授受されるデータを一時的に保持するデータラッチと、
前記データラッチに対応し、前記データラッチのデータからの書き戻しおよび前記データラッチへのデータの読み出しを行うメモリセル群である複数のページと、
を備え、
前記調停方法は、
最後にアクセスされた最終アクセスページに関するページ情報を保持する工程と、
複数のメモリマスタからのアクセス要求が同時に存在する場合に、前記ページ情報記憶部に保持されているページ情報に基づいて、前記最終アクセスページと同一のページにアクセス要求するメモリマスタに優先的に前記アクセス許可を与える工程と、
を備える、調停方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のメモリマスタからのメモリアクセス要求を調停する技術に関する。
【背景技術】
【０００２】
メモリに対して複数のメモリマスタがアクセス要求を行う場合、複数のメモリマスタからのアクセス要求が同時に存在する場合がある。その場合、アクセス要求を行っている複数のメモリマスタのうち、事前に設定された優先順位に従って、１つのメモリマスタにメモリへのアクセスを許可する調停が行われる。
【０００３】
【特許文献１】特開２００１−３５６９６１号公報
【０００４】
通常、メモリ内には、アクセスされたメモリセル群（「ページ」と呼ぶ）のデータを保持するためのデータラッチが設けられている。すなわち、メモリ内の１つのページがアクセス（読み出しまたは書き込み）されると、アクセス後も、そのページのデータがデータラッチに保持されている。
【０００５】
しかしながら、事前に設定された優先順位に従ってアクセスを許可するメモリマスタを決定すると、最後にアクセスされデータラッチにデータが保持されている最終アクセスページと同一のページにアクセス要求するメモリマスタがあっても、異なるページにアクセス要求するメモリマスタにアクセス許可が与えられる可能性がある。その場合、異なるページにアクセスするために、ページ切替処理（メモリセルからデータラッチへのデータの読み出し、または、データラッチからメモリセルへのデータの書き戻し）が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した従来の課題を解決するためになされたものであり、ページ切替を抑制することにより、メモリに対するデータ入出力を高速化する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的の少なくとも一部を達成するために、本発明の調停装置は、メモリに対するアクセス要求を行う複数のメモリマスタのうちの１つのメモリマスタにアクセス許可を与える調停装置であって、前記メモリは、外部と授受されるデータを一時的に保持するデータラッチと、前記データラッチに対応し、前記データラッチからのデータの書き戻しおよび前記データラッチへのデータの読み出しを行うメモリセル群である複数のページと、を備え、前記調停装置は、最後にアクセスされた最終アクセスページに関するページ情報を保持するページ情報記憶部と、複数のメモリマスタからのアクセス要求が同時に存在する場合に、前記ページ情報記憶部に保持されているページ情報に基づいて、前記最終アクセスページと同一のページにアクセス要求するメモリマスタに優先的に前記アクセス許可を与える調停実行部と、を備えることを特徴とする。
【０００８】
この構成によれば、最終アクセスページと同一のページに対してアクセス要求するメモリマスタが優先されるので、ページの切替が抑制され、メモリに対するデータ入出力を高速化することができる。
【０００９】
前記メモリは、複数のページとデータラッチとをそれぞれ有する複数のバンクを備え、前記ページ情報記憶部は、前記複数のバンクのそれぞれに対応して前記ページ情報を保持しており、前記調停実行部は、前記複数のバンクのうちいずれかのバンクの最終アクセスページと同一のページにアクセス要求するメモリマスタに優先的に前記アクセス許可を与えるものとしてもよい。
【００１０】
この構成によれば、メモリマスタがアクセス要求するページと最終アクセスページとが一致する可能性が高くなるので、ページの切替をより抑制することができる。
【００１１】
前記メモリは、任意のページと前記データラッチとの間のデータ転送と、前記データラッチと外部との間のデータ転送と、を独立して実行可能なメモリであるものとしてもよい。
【００１２】
この構成によれば、ページとデータラッチとの間のデータ転送の実行時期を適宜決定することができるので、メモリに対するデータ入出力をより高速化することができる。
【００１３】
なお、本発明は、種々の態様で実現することが可能であり、例えば、調停方法、調停回路および調停装置、それらの方法、回路または装置を用いたメモリ制御方法、メモリ制御回路およびメモリ制御装置、等の態様で実現することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明を実施するための最良の形態を実施例に基づいて以下の順序で説明する。
Ａ．実施例：
Ｂ．変形例：
【００１５】
Ａ．実施例：
図１は、本発明の一実施例としてのメモリシステム１００の構成を示す説明図である。メモリシステム１００は、メモリマスタ群２００と、調停装置３００と、メモリコントローラ４００と、４つのバンク５２０，５４０，５６０，５８０を有するＤＤＲ  ＳＤＲＡＭ（Double Data Rate Syncronous DRAM)５００（以下、単に「メモリ５００」とも呼ぶ）と、を備えている。
【００１６】
メモリマスタ群２００は、Ｎ個（Ｎは２以上の整数）のメモリマスタを備えている。個々のメモリマスタは、メモリに対するアクセス要求ＲＥＱの送出およびアクセス許可ＧＮＴのための信号線を含むコントロールバスと、メモリアクセスを要求するアドレスＡＤＲを送出するアドレスバスと、データバスと、にそれぞれ接続されている。なお、アドレスＡＤＲは、メモリ５００が有する４つのバンク５２０〜５８０のうちアクセスの対象となるバンク（対象バンク）を指定するためのバンクアドレスを含んでいる。
【００１７】
調停装置３００は、調停実行部３１０と、メモリ５００の４つのバンク５２０〜５８０に対応する４つのページ情報記憶部３２０〜３２６と、を備えている。メモリマスタ群２００から送出されるアクセス要求ＲＥＱは、調停実行部３１０に供給され、アドレスＡＤＲは、ページ情報記憶部３２０〜３２６に供給される。なお、調停装置３００の動作については、後述する。
【００１８】
メモリコントローラ４００は、調停実行部３１０から供給されるページ切替情報ＰＳＩに基づいて、メモリ５００を制御するコマンドＣＭＤを生成する。生成されたコマンドＣＭＤは、メモリコントローラ４００からメモリ５００に供給される。
【００１９】
メモリ５００が備える４つのバンク５２０，５４０，５６０，５８０は、それぞれデータ入出力部（図示しない）を介して、データバスに接続されている。また、メモリ５００は、図示しないアドレスバスを介して、メモリマスタ群２００中の各メモリマスタと接続されている。メモリ５００は、アドレスバス上のアドレスＡＤＲと、メモリコントローラ４００から供給されるコマンドＣＭＤとに応じて、データバスを介してメモリマスタとのデータ授受を行う。
【００２０】
図２は、メモリ５００の構成を示す説明図である。メモリ５００は、４つのバンク５２０，５４０，５６０，５８０と、行アドレスバッファ５０２と、列アドレスバッファ５０４と、データ制御部５０６と、データ入出力部５０８と、を備えている。第１バンク５２０は、行デコーダ５２２と、センスアンプ５２４と、データラッチ５２６と、列デコーダ５２８と、セルアレイ５３０と、を備えている。同様に、第２バンク５４０と第３バンク５６０と第４バンク５８０も、それぞれ行デコーダとセンスアンプとデータラッチと列デコーダとセルアレイとを備えている。
【００２１】
アドレスバスから供給されるアドレスのうち、最上位の２ビットはバンクアドレスとして使用され、残りの３０ビットがメモリセル（後述する）を指定するためのセルアドレスとして使用される。セルアドレスの上位ビットで構成される行アドレスは、行アドレスバッファ５０２に保持される。一方、セルアドレスの下位ビットで構成される列アドレスは、列アドレスバッファ５０４に保持される。行アドレスバッファ５０２に保持された行アドレスは、バンク５２０，５４０，５６０，５８０ごとに設けられた行デコーダに供給される。列アドレスバッファ５０４に保持された列アドレスは、バンク５２０，５４０，５６０，５８０ごとに設けられた列デコーダに供給される。
【００２２】
データ制御部５０６は、各バンクに設けられた列デコーダのうち、バンクアドレスで選択されるバンクに対してデータの入出力を行う。選択されたバンクとメモリマスタ（図１）とのデータの授受は、データ入出力部５０８に接続されたデータバスを介して行われる。
【００２３】
図３は、第１バンク５２０の構成を示す説明図である。第１バンク５２０は、１６個のメモリセルアレイユニットを有している。上述のようにメモリ５００は、４つのバンク５２０，５４０，５６０，５８０を備えているが、これらのバンクの構成は同一である。そのため、以下では、第１バンク５２０について説明する。
【００２４】
図３の前面に示されている第１のメモリセルアレイユニットは、行デコーダ５２２ａと、センスアンプ５２４ａと、データラッチ５２６ａと、列デコーダ５２８ａと、を備えている。これらの、行デコーダ５２２ａとセンスアンプ５２４ａとデータラッチ５２６ａと列デコーダ５２８ａは、それぞれ、第１バンク５２０を構成する行デコーダ５２２とセンスアンプ５２４とデータラッチ５２６と列デコーダ５２８の一部分である。第１のメモリセルアレイユニットでは、図３に示すように、１つのＭＯＳＦＥＴと１つのコンデンサとで構成されるメモリセルが２次元状に配置されている。
【００２５】
行デコーダ５２２ａには、複数のワード線ペアＷＬＰが接続されている。メモリセルからのデータの読み出しは、ワード線ペアＷＬＰのうち行アドレスで指定されるワード線ペア（以下、「指定ワード線」とも呼ぶ）の電位を上昇させることで行われる。なお、第１のメモリセルアレイユニットの指定ワード線に対応する他のメモリセルアレイユニットのワード線ペアは、指定ワード線と同時にその電位が上昇させられる。
【００２６】
ワード線ペアＷＬＰの電位が上昇すると、メモリセルのＭＯＳＦＥＴが導通状態になる。ＭＯＳＦＥＴが導通状態になると、コンデンサに電荷が蓄積されている場合には、その蓄積された電荷がビット線ペアＢＬＰを介してセンスアンプ５２４ａに供給される。一方、コンデンサに電荷が蓄積されていない場合には、センスアンプ５２４ａに電荷が供給されない。センスアンプ５２４ａは、電荷が供給された場合には１を出力し、電荷が供給されない場合には０を出力する。
【００２７】
センスアンプの出力は、データラッチ５２６ａに供給される。データラッチ５２６ａは、出力されたデータを保持するとともに、入力データに応じて保持されたデータを変更する。データラッチ５２６ａに対するデータの入出力は、複数のディジット線ペアＤＬＰを介して接続された列デコーダ５２８ａによって行われる。列デコーダ５２８ａは、複数のディジット線ペアＤＬＰのうち列アドレスで指定されるディジット線ペアに対応するデータラッチ５２６ａ中のデータに対してデータの入出力を行う。
【００２８】
データラッチ５２６ａに保持されたデータは、メモリコントローラ４００（図１）からメモリ５００に供給されるコマンドＣＭＤに従って、指定ワード線に接続されたコンデンサの蓄積電荷の有無としてメモリセルに書き戻される。具体的には、１を記録する場合にはセンスアンプ５２４ａの入力側の電位を上昇させ、０を記録する場合にはセンスアンプ５２４ａの入力側の電位を０にする。このように、センスアンプ５２４ａの入力側の電位を設定することにより、導通状態のＭＯＳＦＥＴを介してコンデンサに電荷が蓄積される。
【００２９】
このように、第１のメモリセルアレイユニットでは、指定ワード線に接続されたメモリセル中のデータは、データラッチ５２６ａに読み出される。そして、データラッチ５２６ａに対してデータの入出力が行われた後、データラッチ５２６ａのデータがメモリセルに書き戻される。そのため、指定ワード線が同一となるアドレス範囲に対して連続的にデータ入出力を行う場合、メモリセルからデータラッチ５２６ａへのデータの読み出しや、データラッチ５２６ａからメモリセルへのデータの書き戻しを省略できる。同様に、他の１５個のメモリセルアレイユニットにおいても、メモリセルからのデータの読み出しやメモリセルへのデータの書き戻しは省略できる。なお、本明細書において、「ページ」とは、図３の破線で示されるような、データラッチに保持されるアドレス範囲に相当するメモリセルの範囲をいう。すなわち、メモリセルからデータラッチ５２６ａへのデータの読み出しと、データラッチ５２６ａからメモリセルへのデータの書き込みとは、いずれもページ単位で実行される。
【００３０】
なお、図３から容易に理解できるように、データ制御部を介してデータバスと入出力されるデータの幅は、メモリセルアレイユニット数（１６）と、ディジット線ペアＤＬＰ中のディジット線数（２）との積である３２ビットとなる。
【００３１】
図１の調停実行部３１０は、アクセス要求ＲＥＱと、ページ情報記憶部３２０〜３２６から供給されるページ一致情報ＰＡＩと、調停装置３００に設定される優先順位とに基づいてアクセス許可を与えるメモリマスタ（以下、「許可マスタ」とも呼ぶ）を決定する。そして、許可マスタに対してアクセス許可ＧＮＴを送出するとともに、許可マスタを特定する許可マスタ情報ＧＭＩをページ情報記憶部３２０〜３２６に送出する。このとき、調停実行部３１０は、メモリ５００のアクセスの際にページ切替（後述する）の要否を表すページ切替情報ＰＳＩを生成し、生成したページ切替情報ＰＳＩをメモリコントローラ４００に送出する。
【００３２】
ページ情報記憶部３２０〜３２６は、ｉ（ｉ＝１〜Ｎ）番目のメモリマスタから送出されたアドレスＡＤＲ（ｉ）と、ページ情報記憶部３２０〜３２６に格納された最後にアクセスされたページ（最終アクセスページ）に関するページ情報とを比較する。具体的には、ページ情報記憶部３２０〜３２６のうちアドレスＡＤＲ（ｉ）で指定される対象バンクに対応するページ情報記憶部（以下、「対象記憶部」とも呼ぶ）が、アドレスＡＤＲ（ｉ）から、ｉ番目のメモリマスタがアクセスを要求している対象バンク中のページに対応付けられた要求ページ番号を取得する。対象記憶部は、要求ページ番号と、対象バンクの最終アクセスページに対応付けられた最終ページ番号とが同一か否かを表すページ一致情報ＰＡＩ（ｉ）を生成する。このように、Ｎ個のメモリマスタごとにページ情報記憶部３２０〜３２６のそれぞれで生成されたＮ個のページ一致情報ＰＡＩ（ｉ）は、ページ一致情報ＰＡＩとして調停実行部３１０に供給される。なお、ｉ番目のメモリマスタが許可マスタであることを示す許可マスタ情報ＧＭＩが供給されると、対象記憶部は、最終ページ番号を要求ページ番号で置き換える。
【００３３】
メモリマスタ群２００のうち、１つのメモリマスタがアクセス要求ＲＥＱを送出している場合、調停実行部３１０は、アクセス要求ＲＥＱを送出しているメモリマスタにアクセス許可ＧＮＴを与える。その際、調停実行部３１０は、ページ一致情報ＰＡＩからメモリマスタが要求しているアクセスが最終アクセスページに対するアクセスか否かを判断する。そして、メモリマスタが要求しているアクセスが最終アクセスページに対するアクセスである場合、調停実行部３１０は、ページ切替が不要であることを表すページ切替情報ＰＳＩをメモリコントローラ４００に供給する。一方、メモリマスタが要求しているアクセスが最終アクセスページに対するアクセスでない場合、調停実行部３１０は、ページ切替が必要であることを表すページ切替情報ＰＳＩをメモリコントローラ４００に供給する。
【００３４】
複数のメモリマスタがアクセス要求ＲＥＱを送出している場合、調停実行部３１０は、ページ切替がなるべく少なくなるように許可マスタを決定する。具体的には、以下の（１）〜（３）のように許可マスタが決定される。
（１）１つのメモリマスタが最終アクセスページに対するアクセス要求をしている場合、そのメモリマスタを許可マスタとする。このとき、調停実行部３１０は、ページ切替が不要であることを表すページ切替情報ＰＳＩをメモリコントローラ４００に供給する。
（２）複数のメモリマスタが最終アクセスページに対するアクセス要求をしている場合、複数のメモリマスタのうち調停装置３００に設定された優先順位の高いメモリマスタを許可マスタとする。このとき、調停実行部３１０は、ページ切替が不要であることを表すページ切替情報ＰＳＩをメモリコントローラ４００に供給する。
（３）最終アクセスページに対するアクセス要求をしているメモリマスタがない場合、複数のメモリマスタのうち調停装置３００に設定された優先順位の高いメモリマスタを許可マスタとする。このとき、調停実行部３１０は、ページ切替が必要であることを表すページ切替情報ＰＳＩをメモリコントローラ４００に供給する。
【００３５】
図４は、メモリ５００の動作モードの遷移を示す状態遷移図である。メモリ５００は、待機モードＭ１と、アクティブモードＭ２と、ライトモードＭ３と、リードモードＭ４と、プリチャージモードＭ５との５つの動作モードを有している。なお、図４の太線は自動遷移するシーケンスを示し、細線はメモリコントローラ４００（図１）からのコマンドＣＭＤによって遷移するシーケンスを示している。なお、実際のメモリでは、リフレッシュモード等の他の動作モードを有しているが、図４では、それらの動作モードの図示を省略している。
【００３６】
待機モードＭ１は、メモリ５００が待機している状態である。待機モードＭ１は、メモリ５００のセルアレイ５３０（図２）とデータラッチ５２６間のデータの入出力が行われない状態である。待機モードＭ１にあるときにアクティベーションコマンドＡＣＴを受け取ると、メモリ５００の動作モードは、アクティブモードＭ２に移行する。このアクティブモードＭ２への移行のときに、セルアレイ５３０からデータラッチ５２６へのデータの読み出しが行われる。この読み出し動作は、いわゆる破壊読み出しである。
【００３７】
メモリ５００がアクティブモードＭ２にあるときにライトコマンドＷＲＩＴを受け取ると、メモリ５００の動作モードは、ライトモードＭ３に移行する。ライトモードＭ３では、メモリ５００は、データバス上のデータを取得し、データラッチ５２６に保持されているデータを更新する。そして、所定の書き込み時間ｔWRが経過すると、メモリ５００の動作モードは、アクティブモードＭ２に移行する。なお、ライトモードＭ３の動作では、データラッチ５２６からメモリセルへの書き込みは実行されず、後述するプリチャージモードＭ５でメモリセルへの書き込みが実行される。ライトコマンドＷＲＩＴの受け取りから書き込み時間ｔWRが経過するまでの期間に、メモリ５００がプリチャージコマンドＰＲＥを受け取ると、メモリ５００の動作モードは、書き込み時間ｔWRの経過後プリチャージモードＭ５に移行する。
【００３８】
メモリ５００がアクティブモードＭ２にあるときにリードコマンドＲＥＡＤを受け取ると、メモリ５００の動作モードは、リードモードＭ４に移行する。リードモードＭ４では、メモリ５００がデータラッチ５２６に保持されているデータをデータバスに送出する。データの送出が終了（バースト終了）すると、メモリ５００の動作モードは、アクティブモードＭ２に移行する。なお、リードコマンドＲＥＡＤの受け取りからバースト終了までの期間に、メモリ５００がプリチャージコマンドＰＲＥを受け取ると、メモリ５００の動作モードは、バースト終了の後、プリチャージモードＭ５に移行する。
【００３９】
プリチャージモードＭ５では、メモリ５００は、データラッチ５２６に保持されたデータをセルアレイ５３０に書き戻す。そして、所定のプリチャージ時間ｔRPが経過すると、メモリ５００の動作モードは、待機モードＭ１に移行する。
【００４０】
上述したように、同一ページへのデータ入出力を連続して行う場合、データラッチ５２６に保持されたデータのセルアレイ５３０への書き戻しは省略できる。そのため、最後にアクセスされたページと同一のページにアクセスする場合、メモリコントローラ４００は、プリチャージコマンドＰＲＥを送出することなく、ライトコマンドＷＲＩＴもしくはリードコマンドＲＥＡＤをメモリ５００に送出する。一方、最後にアクセスされたページと異なるページにアクセスする場合、メモリコントローラ４００は、プリチャージコマンドＰＲＥとアクティベーションコマンドＡＣＴとをメモリ５００に送出した後、ライトコマンドＷＲＩＴもしくはリードコマンドＲＥＡＤをメモリ５００に送出する。このように、最後にアクセスされたページと異なるページにアクセスするためには、アクセスするページを切り替えるため、プリチャージコマンドＰＲＥとアクティベーションコマンドＡＣＴとを送出が必要となる。すなわち、このようなコマンドＰＲＥ，ＡＣＴの送出は、「ページ切替」の処理に相当する。
【００４１】
図５は、メモリ５００へのデータ書き込みのタイミングチャートである。図５の例では、メモリ５００が待機モードＭ１（図４）にある状態でデータ書き込みが開始される様子を示している。メモリ５００は、メモリコントローラ４００（図１）からのコマンドＣＭＤを、クロックが立ち上がるタイミング（Ｔ0〜Ｔ15）で受け取る。また、メモリ５００のデータ入出力は、クロックの半周期ごとに、クロックがＨまたはＬとなっているときに行われる。なお、図５の例では、バースト長を４とするデータ書き込みが行われている。そのため、書き込まれるデータは、バス幅（３２ビット）とバースト長（４）との積である１２８ビットのデータである。
【００４２】
タイミングＴ0では、メモリ５００はアクティベーションコマンドＡＣＴを受け取る。アクティベーションコマンドＡＣＴの受け取りの後、タイミングＴ3において、メモリ５００は、ライトコマンドＷＲＩＴを受け取る。なお、タイミングＴ3とタイミングＴ0との期間は、メモリ５００が待機モードＭ１からアクティブモードＭ２に（図４）移行するために必要なアクティベーション時間ｔRCDである。タイミングＴ3におけるライトコマンドＷＲＩＴの受け取りの後、タイミングＴ4〜Ｔ6の間、メモリ５００には書き込まれるデータが供給される。
【００４３】
ページ切替がある場合、タイミングＴ6から書き込み時間ｔWRが経過したタイミングＴ8において、メモリ５００は、プリチャージコマンドＰＲＥを受け取る。プリチャージコマンドＰＲＥの受け取りからプリチャージ時間ｔPRが経過したタイミングＴ11において、メモリ５００は、アクティベーションコマンドＡＣＴを受け取る。そして、最初のデータ書き込みと同様に、アクティベーションコマンドＡＣＴを受け取った４クロック周期後のタイミングＴ15からメモリ５００へのデータ書き込みが開始される。
【００４４】
一方、ページ切替がない場合、タイミングＴ6から書き込み時間ｔWRが経過したタイミングＴ8において、メモリ５００は、ライトコマンドＷＲＩＴを受け取る。そして、ライトコマンドＷＲＩＴの受け取りから１クロック周期後のタイミングＴ9からメモリ５００へのデータ書き込みが開始される。
【００４５】
このように、ページ切替を行う場合、データラッチ５２６からメモリセル５３０へのデータの書き戻すプリチャージと、メモリセル５３０からデータラッチ５２６へのデータの読み込むアクティベーションとが行われる。そのため、メモリ５００へのデータ書き込みは、ページ切替を行わない場合よりも遅くなる。
【００４６】
図６は、メモリ５００からのデータ読み出しのタイミングチャートである。図６の例では、メモリ５００が待機モードＭ１（図４）にある状態でデータ読み出しが開始される様子を示している。なお、図６の例では、バースト長を４とするデータ読み出しが行われている。
【００４７】
タイミングＴ0では、メモリ５００はアクティベーションコマンドＡＣＴを受け取る。アクティベーションコマンドＡＣＴの受け取りからアクティベーション時間ｔRCDが経過したタイミングＴ3において、メモリ５００は、リードコマンドＲＥＡＤを受け取る。タイミングＴ3におけるリードコマンドＲＥＡＤの受け取りから２．５クロック周期の後、メモリ５００は読み出されるデータを送出する。なお、リードコマンドＲＥＡＤの受け取りからデータ送出開始までに要するクロック数は、一般にＣＡＳレイテンシ（ＣＬ）と呼ばれるメモリの特性値である。
【００４８】
ページ切替がある場合、メモリ５００からのデータ送出終了後のタイミングＴ8において、メモリ５００は、プリチャージコマンドＰＲＥを受け取る。プリチャージコマンドＰＲＥの受け取りからプリチャージ時間ｔPRが経過したタイミングＴ11において、メモリ５００は、アクティベーションコマンドＡＣＴを受け取る。そして、最初のデータ読み出しと同様に、アクティベーションコマンドＡＣＴを受け取った５．５クロック周期後、メモリ５００はデータの送出を開始する。
【００４９】
一方、ページ切替がない場合、メモリ５００からのデータ送出終了後のタイミングＴ8において、メモリ５００は、リードコマンドＲＥＡＤを受け取る。そして、リードコマンドＲＥＡＤの受け取りから２．５クロック周期後からメモリ５００はデータの送出を開始する。
【００５０】
このように、ページ切替を行う場合、プリチャージとアクティベーションが行われる。そのため、メモリ５００からのデータ読み出しは、ページ切替を行わない場合よりも遅くなる。
【００５１】
本実施例では、上述のように、複数のメモリマスタからのアクセス要求がある場合に、調停実行部３１０はページ切替がなるべく少なくなるように、アクセス許可を与えるメモリマスタを決定する。そのため、ページ切替が抑制され、ページ切替に伴うプリチャージとアクティベーションとの頻度が抑制されるので、メモリに対するデータの入出力を速くすることが可能となる。
【００５２】
Ｂ．変形例：
なお、この発明は上記実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５３】
Ｂ１．変形例１：
上記実施例では、メモリ５００は４つのバンクを有しているが、本発明は、Ｍ個（Ｍは１以上の整数）のバンクを有するメモリに対して適用することができる。この場合、調停装置がＭ個のページ情報記憶部を備えることにより、Ｍ個のバンクのそれぞれについて最終アクセスページに関する情報が格納される。
【００５４】
Ｂ２．変形例２：
上記実施例では、メモリとしてＤＤＲ  ＳＤＲＡＭを使用しているが、本発明は、ページを単位としてデータラッチとメモリセル群とのデータ転送を行うメモリに対して適用することができる。このようなメモリとしては、種々のものを使用することが可能であるが、任意のページとデータラッチとの間のデータ転送と、データラッチと外部との間のデータ転送と、を独立して実行可能なメモリを使用することが好ましい。
【００５５】
Ｂ３．変形例３：
上記実施例では、同時に電位が上昇させられるワード線ペアに接続されたメモリセルを単一のページとしているが、一般には、データラッチからのデータの書き戻しおよび前記データラッチへのデータの読み出しを行うメモリセル群が単一のページとされる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施例としてのメモリシステム１００の構成を示す説明図。
【図２】メモリ５００の構成を示す説明図。
【図３】第１バンク５２０の構成を示す説明図。
【図４】メモリ５００の状態遷移図。
【図５】メモリ５００からのデータ読み出しのタイミングチャート。
【図６】メモリ５００へのデータ書き込みのタイミングチャート。
【符号の説明】
【００５７】
１００…メモリシステム
２００…メモリマスタ群
３００…調停装置
３１０…調停実行部
３２０，３２２，３２４，３２６…ページ情報記憶部
４００…メモリコントローラ
５００…ＤＤＲ  ＳＤＲＡＭ
５０２…行アドレスバッファ
５０４…列アドレスバッファ
５０６…データ制御部
５０８…データ入出力部
５２０，５４０，５６０，５８０…バンク
５２０…第１バンク
５２２…行デコーダ
５２２ａ…行デコーダ
５２４…センスアンプ
５２４ａ…センスアンプ
５２６…データラッチ
５２６ａ…データラッチ
５２８…列デコーダ
５２８ａ…列デコーダ
５３０…セルアレイ
５４０…第２バンク
５６０…第３バンク
５８０…第４バンク
ＢＬＰ…ビット線ペア
ＤＬＰ…ディジット線ペア
ＷＬＰ…ワード線ペア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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