(57)【要約】【課題】  静電保護回路と終端回路を小面積で実現可能な半導体装置を提供する。【解決手段】  信号端子ＩＮから入力バッファＢｕｆに至る信号ノードＮＤ１と電源電圧ノードＶＤＤとの間に静電保護機能を備えたＰＭＯＳトランジスタＭＰ１を設け、更に、ＰＭＯＳトランジスタＭＰ１のゲートに参照電圧Ｖｒｅｆｐを供給する電圧生成回路ＶＧ＿ｐを設け、電圧生成回路ＶＧ＿ｐによって参照電圧Ｖｒｅｆｐを制御し、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間の抵抗値を設定する。これによって、ＰＭＯＳトランジスタＭＰ１は、静電保護機能に加え、信号端子ＩＮに接続される伝送線路等の特性インピーダンスに応じて抵抗値を設定可能な終端抵抗として機能させることが可能になる。【選択図】  図１
2006202979.tif 000002
【特許請求の範囲】
【請求項１】
信号端子と、
前記信号端子に接続された信号配線と、
電源配線と、
前記信号配線に接続された入力バッファと、
静電保護に際してソースとドレインを導通することで前記信号配線と前記電源配線の間をクランプする第１トランジスタと、
前記第１トランジスタのゲート電圧を制御する電圧生成回路とを有し、
前記第１トランジスタは、前記電圧生成回路によってソースとドレインの間の抵抗値が設定されることで、前記静電保護の機能に加えて信号終端の機能を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記電源配線は、高電位側の電源配線と低電位側の電源配線からなり、
前記第１トランジスタは、前記信号配線と前記高電位側の電源配線の間に設けられたＰチャネル型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記電源配線は、高電位側の電源配線と低電位側の電源配線からなり、
前記第１トランジスタは、前記信号配線と前記低電位側の電源配線の間に設けられたＮチャネル型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記電圧生成回路は、
前記第１トランジスタのゲートと前記電源配線の間に接続された抵抗素子と、
前記抵抗素子に流す電流を設定する電流源とを有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記電圧生成回路は、
第１入力ノード、第２入力ノードおよび出力ノードを備えたアンプ回路と、
前記電源配線と前記第１入力ノードの間に接続されたリファレンス抵抗と、
前記リファレンス抵抗に流す電流を設定する第１電流源と、
前記電源配線と前記第２入力ノードの間にソースおよびドレインが接続され、ゲートが前記出力ノードに接続されたリファレンス用トランジスタと、
前記リファレンス用トランジスタに流す電流を設定する第２電流源とを備え、
前記出力ノードが、前記第１トランジスタのゲートに接続され、
前記リファレンス用トランジスタのトランジスタサイズは、前記第１トランジスタのトランジスタサイズの１／ｎ（ｎ≧１）であり、
前記第２電流源の電流値は、前記第１電流源の電流値の１／ｎであることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記電流源は、可変電流源であることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記リファレンス抵抗は、可変抵抗であることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記可変電流源は、ソースとドレインの間でそれぞれ並列に接続された複数のトランジスタを含み、前記複数のトランジスタのゲート電圧をそれぞれ制御することで電流量が設定されることを特徴とする半導体装置。
【請求項９】
複数の信号端子と、
前記複数の信号端子にそれぞれ接続された複数の信号配線と、
電源配線と、
前記複数の信号配線にそれぞれ接続された複数の入力バッファと、
静電保護に際してソースとドレインを導通することで前記複数の信号配線と前記電源配線の間をそれぞれクランプする複数の第１トランジスタと、
前記複数の第１トランジスタのそれぞれのゲート電圧を共通で制御する電圧生成回路とを有し、
前記複数の第１トランジスタのそれぞれは、前記電圧生成回路によってソースとドレインの間の抵抗値が設定されることで、前記静電保護の機能に加えて信号終端の機能を備えることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記電圧生成回路は、
第１入力ノード、第２入力ノードおよび出力ノードを備えたアンプ回路と、
前記電源配線と前記第１入力ノードの間に接続されたリファレンス抵抗と、
前記リファレンス抵抗に流す電流を設定する第１電流源と、
前記電源配線と前記第２入力ノードの間にソースおよびドレインが接続され、ゲートが前記出力ノードに接続されたリファレンス用トランジスタと、
前記リファレンス用トランジスタに流す電流を設定する第２電流源とを備え、
前記出力ノードが、前記複数の第１トランジスタのゲートに共通に接続され、
前記リファレンス用トランジスタのトランジスタサイズは、前記複数の第１トランジスタのそれぞれにおけるトランジスタサイズの１／ｎ（ｎ≧１）であり、
前記第２電流源の電流値は、前記第１電流源の電流値の１／ｎであることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
さらに、前記複数の第１トランジスタのゲートと前記電源配線の間に、それぞれコンデンサが設けられることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記リファレンス抵抗は、可変抵抗であり、
前記可変抵抗は、直列に接続されたスイッチおよび抵抗素子が複数並列に接続された構成を備え、それぞれの前記スイッチを制御することで抵抗値が設定されることを特徴とする半導体装置。
【請求項１３】
信号端子と、
前記信号端子に接続された信号配線と、
高電位側の電源配線と、
低電位側の電源配線と、
前記信号配線に接続された入力バッファと、
静電保護に際してソースとドレインを導通することで前記信号配線と前記高電位側の電源配線の間をクランプする第１トランジスタと、
静電保護に際してソースとドレインを導通することで前記信号配線と前記低電位側の電源配線の間をクランプする第２トランジスタと、
前記第１トランジスタのゲート電圧を制御する第１電圧生成回路と、
前記第２トランジスタのゲート電圧を制御する第２電圧生成回路とを有し、
前記第１および第２トランジスタは、それぞれ前記第１および第２電圧生成回路によってソースとドレインの間の抵抗値が設定されることで、前記静電保護の機能に加えて信号終端の機能を備えることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１トランジスタは、Ｐチャネル型ＭＯＳトランジスタであり、
前記第２トランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１電圧生成回路は、
第１入力ノード、第２入力ノードおよび第１出力ノードを備えた第１アンプ回路と、
前記高電位側の電源配線と前記第１入力ノードの間に接続されたリファレンス抵抗と、
前記第１入力ノードと前記低電位側の電源配線の間に接続された第１電流源と、
Ｐチャネル型ＭＯＳトランジスタであり、前記高電位側の電源配線と前記第２入力ノードの間にソースおよびドレインが接続され、ゲートが前記第１出力ノードに接続された第１のリファレンス用トランジスタと、
前記第２入力ノードと前記低電位側の電源配線の間に接続された第２電流源とを備え、
前記第１出力ノードが、前記第１トランジスタのゲートに接続され、
前記第１のリファレンス用トランジスタのトランジスタサイズは、前記第１トランジスタのトランジスタサイズの１／ｎ（ｎ≧１）であり、
前記第２電流源の電流値は、前記第１電流源の電流値の１／ｎであることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
前記第２電圧生成回路は、
第３入力ノード、第４入力ノードおよび第２出力ノードを備えた第２アンプ回路と、
前記第３入力ノードと前記低電位側の電源配線の間に接続されたリファレンス抵抗と、
前記高電位側の電源配線と前記第３入力ノードの間に接続された第３電流源と、
Ｎチャネル型ＭＯＳトランジスタであり、前記第４入力ノードと前記低電位側の電源配線の間にソースおよびドレインが接続され、ゲートが前記第２出力ノードに接続された第２のリファレンス用トランジスタと、
前記高電位側の電源配線と前記第４入力ノードの間に接続された第４電流源とを備え、
前記第２出力ノードが、前記第２トランジスタのゲートに接続され、
前記第２のリファレンス用トランジスタのトランジスタサイズは、前記第２トランジスタのトランジスタサイズの１／ｎ（ｎ≧１）であり、
前記第４電流源の電流値は、前記第３電流源の電流値の１／ｎであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に静電保護回路と信号終端回路を備えた高速伝送向けの半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、静電保護回路の技術に関しては、以下のようなものが考えられる。
【０００３】
例えば、特許文献１には、信号端子の付加容量増加を抑制可能な静電保護回路が示されている。その構成は、信号端子と電源ラインの間に抵抗素子とダイオード接続（ゲート−ソース間短絡）のＰＭＯＳトランジスタ１を設け、信号端子とグラウンドライン（ＧＮＤライン）の間に抵抗素子とダイオード接続のＮＭＯＳトランジスタ２を設け、電源ラインとＧＮＤラインの間にダイオード接続のＮＭＯＳトランジスタ３を設けるというものである。すなわち、信号端子に瞬間的な高電圧などが印加された際、この抵抗素子とＮＭＯＳトランジスタ３によってＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２での電力消費を低減できるため、小型化が可能となり信号端子の付加容量増加を抑制できる。
【特許文献１】特開２００２−５０６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記のような静電保護回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
通常、半導体チップ内には、外部信号端子に瞬間的な高電圧など（以下、サージと称す）が印加されることによる内部デバイスの破壊を防止するため、外部信号端子付近に例えば特許文献１に示したような静電保護回路が設けられる。このサージによるデバイス破壊モデルとしては、人体モデル、マシンモデルおよびデバイス帯電モデルなどが広く知られている。
【０００６】
一方、近年における集積回路の高速化や、製品の小型化に伴う配線基板上の部品実装面積の低下により、半導体チップ内に終端回路が設けられる場合がある。すなわち、特に、数１００Ｍビット／秒〜数Ｇビット／秒といったデータ転送速度を備えた半導体チップにおいては、そのデータ伝送に伴う反射波形が無視できなくなる。このため、外部信号端子近辺や、あるいは複数のモジュールから構成される半導体チップではそのモジュール間などに、インピーダンス整合を行うための終端回路が設けられることがある。
【０００７】
ここで、このような半導体チップにおける入力回路部分を例として、その構成の一例を説明する。図１３は、本発明の前提として検討した半導体装置において、その入力回路部の構成の一例を示す回路図である。図１３に示す半導体装置は、信号端子ＩＮから入力バッファＢｕｆに至る信号ノードＮＤ１上に、静電保護回路と終端回路が設けられている。
【０００８】
静電保護回路は、例えば、電源電圧ノードＶＤＤと信号ノードＮＤ１との間に設けられた直列接続の抵抗素子Ｒ７およびダイオードＤ１と、信号ノードＮＤ１と基準電圧ノードＶＳＳとの間に設けられた直列接続のダイオードＤ２および抵抗素子Ｒ８からなる。終端回路は、例えば、電源電圧ノードＶＤＤと信号ノードＮＤ１との間に設けられた終端抵抗素子Ｒｔによって実現される。なお、ダイオードＤ１，Ｄ２は、特許文献１のようにダイオード接続のＭＯＳトランジスタ等としてもよい。
【０００９】
しかしながら、このような半導体チップにおいて、信号端子ＩＮの数が増加してくると、それぞれの端子毎に静電保護回路と終端回路を設ける必要があるため、回路面積の増大が問題となってくる。例えば、終端回路を抵抗素子とした場合、半導体基板上に抵抗素子を形成するには比較的大きな面積が必要となる。近年では、高速で小型なモバイル機器等が益々必要とされており、この回路面積を低減することが重要な課題となっている。
【００１０】
そこで、本発明の目的は、静電保護回路と終端回路を小面積で実現可能な半導体装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体装置は、信号端子と、信号端子に接続された信号配線と、電源配線と、信号配線に接続された入力バッファと、静電保護に際してソースとドレインを導通することで信号配線と電源配線の間をクランプする第１トランジスタと、第１トランジスタのゲート電圧を制御する電圧生成回路とを有するものである。すなわち、前記第１トランジスタのソースとドレインの間の抵抗値が電圧生成回路によって設定されることで、第１トランジスタが、静電保護の機能に加えて信号終端の機能を備えることを特徴としている。
【００１４】
これによって、終端抵抗を内蔵した半導体チップを形成する際に、静電保護素子と終端抵抗素子とを個別に設ける必要がなく、１つのトランジスタで兼用させることが可能になるため、回路面積の低減が可能になる。
【００１５】
ここで、前記第１トランジスタは、例えば、高電位側の電源配線（ＶＤＤなど）と信号配線の間に設ける場合や、低電位側の電源配線（ＶＳＳなど）と信号配線の間に設ける場合や、または、その両方に設ける場合などがある。ＶＤＤ側またはＶＳＳ側のいずれか一方に設ける場合は、所謂並列終端として機能し、ＶＤＤ側とＶＳＳ側の両方に設ける場合は、所謂テブナン終端として機能する。そして、ＶＤＤ側に設ける場合は、前記第１トランジスタとしてＰチャネル型ＭＯＳトランジスタを用い、ＶＳＳ側に設ける場合は、前記第１トランジスタとしてＮチャネル型ＭＯＳトランジスタを用いるとよい。
【００１６】
また、前記電圧生成回路は、例えば、第１トランジスタのゲートと電源配線の間に接続された抵抗素子と、この抵抗素子に流す電流を設定する電流源とによって実現することができる。この際に、例えば電流源を可変電流源にするとよい。すなわち、抵抗素子の両端電位となる第１トランジスタのゲート−ソース間電圧を、可変電流源によって自由に設定可能にすることで第１トランジスタのソース−ドレイン間の抵抗値を可変にする。これによって、伝送線路等の特性に応じて所望の終端抵抗値を設定することが可能となる。
【００１７】
また、前記電圧生成回路は、例えば、第１入力ノード、第２入力ノードおよび出力ノードを備えたアンプ回路と、電源配線と第１入力ノードの間に接続されたリファレンス抵抗と、リファレンス抵抗に第１電流を流すための第１電流源と、電源配線と第２入力ノードの間にソースおよびドレインが接続され、ゲートが出力ノードに接続されたリファレンス用トランジスタと、リファレンス用トランジスタに第２電流を流すための第２電流源とによって実現することができる。なお、この際に、前記出力ノードは、第１トランジスタのゲートに接続し、前記リファレンス用トランジスタのトランジスタサイズは、第１トランジスタの１／ｎ（ｎ≧１）とし、前記第２電流は、前記第１電流の１／ｎとする。
【００１８】
このような電圧生成回路を用いると、第１トランジスタの終端抵抗値を前記リファレンス抵抗の抵抗値によって定めることが可能となる。また、前記リファレンス抵抗を可変抵抗とすれば、前述の説明と同様に伝送路等の特性に応じた終端抵抗値を設定することも可能となる。さらに、リファレンス用トランジスタのトランジスタサイズは、第１トランジスタの１／ｎにできるため、電圧生成回路の小面積化が可能となる。
【００１９】
また、半導体チップ内に複数の信号端子が存在する場合には、各信号端子毎に前述した第１トランジスタを設ける必要があるが、それらのゲート電圧は、例えば１つの電圧生成回路を用いて共通で制御することが可能である。したがって、第１トランジスタに静電保護機能と終端機能を備えることによる回路面積の低減効果は、特に、信号端子の数が増加した場合により顕著なものとなる。なお、この場合には、それぞれの第１トランジスタのゲートと電圧生成回路の出力ノードとの配線長が長くなり、ノイズ等が発生する可能性があるため、各第１トランジスタのゲートと電源配線の間にバイパスコンデンサ等を挿入してもよい。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば次のようになる。信号配線と電源配線の間をクランプする静電保護用のトランジスタに対し、そのゲート電圧を制御する手段を備えることで、静電保護用のトランジスタに終端抵抗の機能を兼用させることが可能となり、静電保護回路と終端回路を小面積で実現可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２２】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２３】
図１は、本発明の一実施の形態による半導体装置において、その構成の一例を示す回路図である。図１に示す半導体装置は、例えば、信号ノード（信号配線）ＮＤ１を介して信号端子ＩＮと接続される入力バッファＢｕｆと、ソース／ドレインの一方が電源電圧ノード（高電位側の電源配線）ＶＤＤ（以降、「ＶＤＤ」は電源電圧として用いる場合有り）に接続され、他方が信号ノードＮＤ１に接続されたＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ１のゲートに参照電圧Ｖｒｅｆｐ（以降、「Ｖｒｅｆｐ」は参照電圧ノードとして用いる場合有り）を供給する電圧生成回路ＶＧ＿ｐとを含んでいる。
【００２４】
本半導体装置は、半導体チップの入力部の構成を示したものであり、入力バッファＢｕｆの先には、所定の機能を備えた内部回路が接続される。信号端子ＩＮは、例えば、外部信号入力端子や外部信号入出力端子などであり、本端子には、例えばマイクロストリップライン等のある特性インピーダンスを備えた伝送線路などが接続される。
【００２５】
ここで、本発明の特徴は、ＰＭＯＳトランジスタＭＰ１が、静電保護回路としての機能と、終端回路としての機能を兼ね備えていることにある。すなわち、ＰＭＯＳトランジスタＭＰ１は、一般的に知られている静電保護用のクランプ素子であり、信号端子ＩＮにサージが発生した際に信号ノードＮＤ１と電源電圧ノードＶＤＤの間をクランプする機能を備えている。更に、ＰＭＯＳトランジスタＭＰ１は、そのゲート電圧が電圧生成回路ＶＧ＿ｐによって所定の電圧に制御されることで、所定の抵抗値を有する終端抵抗としての機能も備えている。
【００２６】
これによって、図１３で述べた回路のように、静電保護回路と終端回路の両方をそれぞれ個別の回路として設ける必要がなくなるため、回路面積の低減が可能となる。また、電圧生成回路ＶＧ＿ｐにより参照電圧Ｖｒｅｆｐを複数設定可能にすることで、例えば、５０Ω、７５Ωといったようにそれぞれ特性インピーダンスが異なる伝送線路に対しても対応することが可能となる。また、ＭＯＳトランジスタを用いることで、信号ノードＮＤ１の付加容量を小さくできるため、高速動作にも対応可能である。
【００２７】
なお、ここでは、信号ノードＮＤ１と電源電圧ノードＶＤＤとの間にＰＭＯＳトランジスタを用い、電源電圧ノードＶＤＤ側で静電保護および終端を行う構成を示したが、その代わりに、信号ノードＮＤ１と基準電圧ノード（低電位側の電源配線）ＶＳＳ（以降、「ＶＳＳ」は基準電圧として用いる場合有り）との間にＮＭＯＳトランジスタを用い、基準電圧ノードＶＳＳ側で静電保護および終端を行う構成としてもよい。このいずれかの構成は、所謂並列終端の構成となる。
【００２８】
図２は、図１の半導体装置において、その電圧生成回路の詳細を含めた構成の一例を示す回路図である。図２においては、その電圧生成回路ＶＧ＿ｐを、抵抗素子（抵抗）Ｒ１と電流源（電流）Ｉ１によって構成している。すなわち、電源電圧ノードＶＤＤから基準電圧ノードＶＳＳに向けて、抵抗素子Ｒ１と電流源Ｉ１が直列に接続され、抵抗素子Ｒ１と電源源Ｉ１の接続ノードが参照電圧ノードＶｒｅｆｐとなる。
【００２９】
電圧生成回路ＶＧ＿ｐでは、抵抗素子Ｒ１の両端の電圧がＰＭＯＳトランジスタＭＰ１のゲート−ソース間電位ＶＧＳとなる。したがって、抵抗Ｒ１の値と電流Ｉ１の値によってゲート−ソース間電位ＶＧＳを調整し、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間の抵抗値が所定の値となるようにする。
【００３０】
図３は、本発明の一実施の形態による半導体装置において、図１とは異なる構成の一例を示す回路図である。図３に示す半導体装置は、図１の構成に加えて、更に、信号ノードＮＤ１と基準電圧ノードＶＳＳとの間にＮＭＯＳトランジスタＭＮ１が設けられ、なおかつＮＭＯＳトランジスタＭＮ１のゲートに参照電圧Ｖｒｅｆｎを供給する電圧生成回路ＶＧ＿ｎを含んだ構成となっている。
【００３１】
ＮＭＯＳトランジスタＭＮ１は、ＰＭＯＳトランジスタＭＰ１と同様に、静電保護用のクランプ素子であり、そのゲート電圧を制御することで、静電保護機能と終端抵抗としての機能を備えたものとなっている。静電保護機能の観点から、本構成例は、信号ノードＮＤ１を基準として電源電圧ノードＶＤＤ側と基準電圧ノードＶＳＳ側の両方にクランプ素子が備わっており、信号ノードＮＤ１に正または負のいずれのサージが印加された場合でも十分に静電保護を行うことが可能である。一方、終端抵抗の観点から、本構成例は、所謂テブナン終端としての機能を実現できる。
【００３２】
図４は、図３の半導体装置において、その電圧生成回路を含む構成の一例を示す回路図である。図４において、電圧生成回路ＶＧ＿ｐの構成は、図２で述べた構成と同様であるため説明は省略する。電圧生成回路ＶＧ＿ｎは、電流源（電流）Ｉ２と抵抗素子（抵抗）Ｒ２とによって構成される。すなわち、電源電圧ノードＶＤＤから基準電圧ノードＶＳＳに向けて、電流源Ｉ２と抵抗素子Ｒ２が直列に接続され、電流源Ｉ２と抵抗素子Ｒ２の接続ノードが参照電圧ノードＶｒｅｆｎとなる。
【００３３】
電圧生成回路ＶＧ＿ｎでは、抵抗素子Ｒ２の両端の電圧がＮＭＯＳトランジスタＭＮ１のゲート−ソース間電位ＶＧＳとなる。したがって、抵抗Ｒ２の値と電流Ｉ２の値によってゲート−ソース間電位ＶＧＳを調整し、ＮＭＯＳトランジスタＭＮ１のソース−ドレイン間の抵抗値が所定の値となるようにする。
【００３４】
図５は、図３の半導体装置において、図４とは異なる電圧生成回路ＶＧ＿ｐの構成の一例を示す回路図である。図６は、図５の電圧生成回路ＶＧ＿ｐにおいて、そのアンプ回路ＡＭＰｐの構成の一例を示す回路図である。
【００３５】
図５に示す電圧生成回路ＶＧ＿ｐは、リファレンス抵抗素子（リファレンス抵抗）Ｒｒｅｆｐと、リファレンス電流源（リファレンス電流）Ｉｒｅｆｐ１，Ｉｒｅｆｐ２と、アンプ回路ＡＭＰｐと、ＰＭＯＳトランジスタＭＰ２によって構成される。
【００３６】
図５においては、電源電圧ノードＶＤＤから基準電圧ノードＶＳＳに向けて、リファレンス抵抗素子Ｒｒｅｆｐとリファレンス電流源Ｉｒｅｆｐ１が直列に接続され、リファレンス抵抗素子Ｒｒｅｆｐとリファレンス電流源Ｉｒｅｆｐ１の接続ノードＮＤ２がアンプ回路ＡＭＰｐの一方の入力に接続される。また、電源電圧ノードＶＤＤから基準電圧ノードＶＳＳに向けて、ＰＭＯＳトランジスタＭＰ２とリファレンス電流源Ｉｒｅｆｐ２が直列に接続され、ＰＭＯＳトランジスタＭＰ２とリファレンス電流源Ｉｒｅｆｐ２の接続ノードＮＤ３がアンプ回路ＡＭＰｐの他方の入力に接続される。
【００３７】
ここで、図３のＰＭＯＳトランジスタＭＰ１のゲート幅／ゲート長をＷｐ／Ｌｐとすると、図５のＰＭＯＳトランジスタＭＰ２のゲート幅／ゲート長は、例えば、ゲート幅Ｗｐをｎ（ｎは１以上の整数）分割し、（Ｗｐ／ｎ）／Ｌｐとなるように設計する。更に、この場合、リファレンス電流Ｉｒｅｆｐ２も、リファレンス電流Ｉｒｅｆｐ１をｎ分割し、Ｉｒｅｆｐ２＝Ｉｒｅｆｐ１／ｎとなるように設計する。
【００３８】
アンプ回路ＡＭＰｐは、参照電圧Ｖｒｅｆｐを出力すると共に、参照電圧ＶｒｅｆｐをＰＭＯＳトランジスタＭＰ２のゲートに供給する。アンプ回路ＡＭＰｐは、図６に示すように一般的な差動増幅回路となっており、例えば、ＰＭＯＳトランジスタＭＰ３，ＭＰ４と、抵抗素子（抵抗）Ｒ３，Ｒ４と、電流源（電流）Ｉ３によって構成される。
【００３９】
ＰＭＯＳトランジスタＭＰ３，ＭＰ４のソースは共通に接続され、この共通に接続されたソースと電源電圧ノードＶＤＤとの間に電流源Ｉ３が設けられる。ＰＭＯＳトランジスタＭＰ３のドレインは、抵抗素子Ｒ３を介して基準電圧ノードＶＳＳに接続され、ゲートは、接続ノードＮＤ２となる。ＰＭＯＳトランジスタＭＰ４のドレインは、抵抗素子Ｒ４を介して基準電圧ノードＶＳＳに接続され、ゲートは、接続ノードＮＤ３となる。そして、ＰＭＯＳトランジスタＭＰ４と抵抗素子Ｒ４との接続ノードから参照電圧Ｖｒｅｆｐが出力され、この電圧が図３のＰＭＯＳトランジスタＭＰ１のゲートに入力される。
【００４０】
このような電圧生成回路ＶＧ＿ｐは、次のように動作する。まず、ノードＮＤ３の電圧が、アンプ回路ＡＭＰｐの負帰還の原理により、ノードＮＤ２の電圧と等しくなる。これによって、リファレンス抵抗素子Ｒｒｅｆｐの印加電圧とＰＭＯＳトランジスタＭＰ２のソース−ドレイン間の印加電圧が等しくなる。
【００４１】
ここで、前述したリファレンス電流Ｉｒｅｆｐ１，Ｉｒｅｆｐ２の設計により、ＰＭＯＳトランジスタＭＰ２のソース−ドレイン間に流れる電流Ｉｒｅｆｐ２は、リファレンス抵抗素子Ｒｒｅｆｐに流れる電流Ｉｒｅｆｐ１の１／ｎである。したがって、ＰＭＯＳトランジスタＭＰ２のソース−ドレイン間の抵抗値は、ｎ×Ｒｒｅｆｐとなり、アンプ回路ＡＭＰｐの出力によって、この抵抗値となるようにＰＭＯＳトランジスタＭＰ２のゲート−ソース間電圧（Ｖｒｅｆｐ−ＶＤＤ）が制御される。
【００４２】
一方、図３のＰＭＯＳトランジスタＭＰ１のゲート−ソース間電圧は、前述したＰＭＯＳトランジスタＭＰ２のゲート−ソース間電圧と等しくなる。ここで、前述した設計により、ＰＭＯＳトランジスタＭＰ１は、ＰＭＯＳトランジスタＭＰ２のｎ倍のトランジスタサイズを備えている。したがって、ＰＭＯＳトランジスタＭＰ１は、ＰＭＯＳトランジスタＭＰ２の１／ｎの抵抗として機能する。すなわち、ＰＭＯＳトランジスタＭＰ１の抵抗値はＲｒｅｆｐとなる。
【００４３】
なお、このような動作において、ノードＮＤ２の電圧は、例えば信号端子ＩＮに入力される‘Ｈ’レベル／‘Ｌ’レベル信号の中間電圧などに設定することが望ましい。また、ＰＭＯＳトランジスタＭＰ２およびＰＭＯＳトランジスタＭＰ１は、非飽和領域で動作させることが望ましい。
【００４４】
このように、図５の電圧生成回路ＶＧ＿ｐを用いることで、リファレンス抵抗素子ＲｒｅｆｐによってＰＭＯＳトランジスタＭＰ１の抵抗値を定めることが可能となる。例えば、ＰＭＯＳトランジスタＭＰ１を５０Ωの終端抵抗として機能させたい場合は、リファレンス抵抗Ｒｒｅｆｐを５０Ωとすればよい。また、電圧生成回路ＶＧ＿ｐの回路面積を小さくすることも可能である。すなわち、図３のＰＭＯＳトランジスタＭＰ１は、静電保護機能を備えているため、回路面積（ゲート幅）が大きく、実際上は例えば１つのアクティブ領域に複数のゲートが連続的に配置される所謂マルチフィンガ構造に設計される。これに対して、ＰＭＯＳトランジスタＭＰ２のトランジスタサイズは、ＰＭＯＳトランジスタＭＰ１の１／ｎにできるため、小面積のトランジスタでよい。
【００４５】
図７は、図３の半導体装置において、図４とは異なる電圧生成回路ＶＧ＿ｎの構成の一例を示す回路図である。図８は、図７の電圧生成回路ＶＧ＿ｎにおいて、そのアンプ回路ＡＭＰｎの構成の一例を示す回路図である。
【００４６】
図７に示す電圧生成回路ＶＧ＿ｎは、図５の電圧生成回路ＶＧ＿ｐと同様に、リファレンス抵抗素子（リファレンス抵抗）Ｒｒｅｆｎと、リファレンス電流源（リファレンス電流）Ｉｒｅｆｎ１，Ｉｒｅｆｎ２と、アンプ回路ＡＭＰｎと、ＮＭＯＳトランジスタＭＮ２によって構成される。但し、電圧生成回路ＶＧ＿ｎは、図３のＮＭＯＳトランジスタＭＮ１のゲート−ソース間電圧（Ｖｒｅｆｎ−ＶＳＳ）を設定する回路であるため、前述したＰＭＯＳトランジスタＭＰ１のゲート−ソース間電圧（Ｖｒｅｆｐ−ＶＤＤ）を設定する図５の電圧生成回路ＶＧ＿ｐとは各素子の接続関係が異なっている。
【００４７】
すなわち、電圧生成回路ＶＧ＿ｎは、電源電圧ノードＶＤＤから基準電圧ノードＶＳＳに向けて、リファレンス電流源Ｉｒｅｆｎ１とリファレンス抵抗素子Ｒｒｅｆｎが直列に接続され、リファレンス電流源Ｉｒｅｆｎ１とリファレンス抵抗素子Ｒｒｅｆｎの接続ノードＮＤ４がアンプ回路ＡＭＰｎの一方の入力に接続される。また、電源電圧ノードＶＤＤから基準電圧ノードＶＳＳに向けて、リファレンス電流源Ｉｒｅｆｎ２とＮＭＯＳトランジスタＭＮ２が直列に接続され、リファレンス電流源Ｉｒｅｆｎ２とＮＭＯＳトランジスタＭＮ２の接続ノードＮＤ５がアンプ回路ＡＭＰｎの他方の入力に接続される。
【００４８】
アンプ回路ＡＭＰｎは、参照電圧Ｖｒｅｆｎを出力すると共に、参照電圧ＶｒｅｆｎをＮＭＯＳトランジスタＭＮ２のゲートに供給する。アンプ回路ＡＭＰｎは、図８に示すように一般的な差動増幅回路となっており、例えば、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と、抵抗素子（抵抗）Ｒ５，Ｒ６と、電流源（電流）Ｉ４によって構成される。
【００４９】
ＮＭＯＳトランジスタＭＮ３，ＭＮ４のソースは共通に接続され、この共通に接続されたソースと基準電圧ノードＶＳＳとの間に電流源Ｉ４が設けられる。ＮＭＯＳトランジスタＭＮ３のドレインは、抵抗素子Ｒ５を介して電源電圧ノードＶＤＤに接続され、ゲートは、接続ノードＮＤ４となる。ＮＭＯＳトランジスタＭＮ４のドレインは、抵抗素子Ｒ６を介して電源電圧ノードＶＤＤに接続され、ゲートは、接続ノードＮＤ５となる。そして、ＮＭＯＳトランジスタＭＮ４と抵抗素子Ｒ６との接続ノードから参照電圧Ｖｒｅｆｎが出力され、この電圧が図３のＮＭＯＳトランジスタＭＮ１のゲートに入力される。
【００５０】
このような電圧生成回路ＶＧ＿ｎを用い、前述した電圧生成回路ＶＧ＿ｐと同様にトランジスタサイズや電流値を設計することで、抵抗素子ＲｒｅｆｎによってＮＭＯＳトランジスタＭＮ１の抵抗値を定めることが可能となる。そして、電圧生成回路ＶＧ＿ｐ，ＶＧ＿ｎによって、図３の電源電圧ノードＶＤＤ側の抵抗値と基準電圧ノードＶＳＳ側の抵抗値を個別に定めることで、伝送線路等の特性に応じた最適な信号終端を行うことができる。また、電圧生成回路ＶＧ＿ｎは、電圧生成回路ＶＧ＿ｐと同様に小面積で形成することが可能である。
【００５１】
なお、図４〜図８において電圧生成回路ＶＧ＿ｐ，ＶＧ＿ｎの構成例をいくつか挙げたが、電圧生成回路ＶＧ＿ｐ，ＶＧ＿ｎは、これらの構成例に限定されるものではなく、定電圧を発生できる回路であれば特に問題ない。例えば、広く知られているバンドギャップリファレンス回路やレギュレータ回路などによって電圧生成回路ＶＧ＿ｐ，ＶＧ＿ｎを実現することも可能である。
【００５２】
図９は、本発明の一実施の形態による半導体装置において、図１の構成を拡張した構成の一例を示す回路図である。図９に示す半導体装置は、複数の信号端子ＩＮ１１，ＩＮ１２，・・・，ＩＮｎを備え、それぞれの信号端子に対応してこれまでに説明した静電保護機能と終端機能を備えたＰＭＯＳトランジスタＭＰ１１，ＭＰ１２，・・・，ＭＰｎが設けられ、これらのＰＭＯＳトランジスタのゲート電圧を共通の電圧生成回路ＶＧ＿ｐで駆動する構成となっている。
【００５３】
なお、複数の信号端子ＩＮ１１，ＩＮ１２，・・・，ＩＮｎは、それぞれ信号ノードＮＤ１１，ＮＤ１２，・・・，ＮＤｎを介して入力バッファＢｕｆ１１，Ｂｕｆ１２，・・・，Ｂｕｆｎに接続される。そして、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２，・・・，ＭＰｎは、それぞれ、信号ノードＮＤ１１，ＮＤ１２，・・・，ＮＤｎと電源電圧ノードＶＤＤの間に設けられている。
【００５４】
このように、特に、半導体チップの信号端子の数が増加した場合において、本発明を用いることで、図１３で述べた回路のように各信号端子毎に終端抵抗素子を設ける必要がなくなるため、回路面積の低減効果がより顕著となる。そして、電圧生成回路ＶＧ＿ｐは、複数個の信号端子に対して共通に１つ設けているため、信号端子の数が増加しても回路面積は増加しない。なお、ここでは、各信号端子毎に電源電圧ノードＶＤＤ側で並列終端を行う構成を示したが、勿論、基準電圧ノードＶＳＳ側で並列終端を行う構成や図３のようにデブナン終端を行う構成などとしてもよい。
【００５５】
図１０は、本発明の一実施の形態による半導体装置において、図１の構成を変形した構成の一例を示す回路図である。図１０に示す半導体装置は、図１の構成例において、その電圧生成回路ＶＧ＿ｐの出力ノードとなる参照電圧ノードＶｒｅｆｐと基準電圧ノードＶＳＳの間にコンデンサＣ１を備えた構成となっている。
【００５６】
例えば、前述した図９に示したように、複数の信号端子に対応して設けられた複数のトランジスタのゲートに、１つの電圧生成回路ＶＧ＿ｐの出力を共通で配線するような方式にすると、その配線長が長くなることが予想される。この場合、この配線に対して、それに近接する回路等からカップリングなどによって信号ノイズが加わり、各トランジスタのゲート電圧が不安定となる恐れがある。そこで、この配線（参照電圧ノードＶｒｅｆｐ）上に所謂バイパスコンデンサＣ１を備えると、参照電圧Ｖｒｅｆｐを安定させることが可能となる。
【００５７】
図１１は、図２の電圧生成回路ＶＧ＿ｐにおいて、それを変形した構成の一例を示す回路図である。図１１に示す電圧生成回路ＶＧ＿ｐは、図２の電流源Ｉ１を可変電流源Ｉ１＿Ｖにした構成例となっている。すなわち、図１１に示す電圧生成回路ＶＧ＿ｐは、電源電圧ノードＶＤＤと参照電圧ノードＶｒｅｆｐの間に抵抗素子Ｒ１が設けられ、参照電圧ノードＶｒｅｆｐと基準電圧ノードＶＳＳの間に並列接続となる複数のＮＭＯＳトランジスタＭＮ２１，・・・，ＭＮｍが設けられる。ＮＭＯＳトランジスタＭＮ２１，・・・，ＭＮｍのゲート電圧は、それぞれ電流設定端子Ｉｓｅｔ２１，・・・，Ｉｓｅｔｍで制御することが可能となっている。なお、ここでは、ＮＭＯＳトランジスタＭＮ２１，・・・，ＭＮｍは、全て同一のトランジスタサイズとする。
【００５８】
このような構成において、例えば、電流設定端子Ｉｓｅｔ２１，・・・，Ｉｓｅｔｍのそれぞれを高レベル電圧または低レベル電圧に設定し、ＮＭＯＳトランジスタＭＮ２１，・・・，ＭＮｍの中からそのゲートに高レベル電圧が印加されているＮＭＯＳトランジスタのみをＯＮにする。そうすると、ＯＮとなった各ＮＭＯＳトランジスタは、そのゲート電圧（高レベル電圧）に応じた電流を流すため、高レベル電圧の電圧値やＯＮにするＮＭＯＳトランジスタの数を制御することで電流値を可変にすることが可能となる。そして、これによって、抵抗素子Ｒ１に流れる電流を制御し、参照電圧Ｖｒｅｆｐを任意に設定し、ＰＭＯＳトランジスタＭＰ１の抵抗値を自由に設定することができる。
【００５９】
このような構成を用いると、特性インピーダンスが異なる複数の伝送線路に対しても容易に対応することができる。また、例えば製造ばらつき等によって、参照電圧Ｖｒｅｆｐの値が所望の値から外れるような場合、そのトリミング手段として用いてもよい。なお、電流設定端子は、外部設定端子としてもよいし、チップ内部の内部設定端子としてもよい。
【００６０】
図１２は、図５の電圧生成回路ＶＧ＿ｐにおいて、それを変形した構成の一例を示す回路図である。図１２に示す電圧生成回路ＶＧ＿ｐは、図５のリファレンス抵抗素子Ｒｒｅｆｐを可変抵抗回路Ｒｒｅｆｐ＿Ｖにした構成例となっている。それ以外の構成は、図５と同様であるため説明は省略する。
【００６１】
可変抵抗回路Ｒｒｅｆｐ＿Ｖでは、リファレンス抵抗素子Ｒｒｅｆｐ３１，Ｒｒｅｆｐ３２，・・・，Ｒｒｅｆｐｘのそれぞれにスイッチが直列に接続され、それぞれ直列に接続されたリファレンス抵抗素子およびスイッチが電源電圧ノードＶＤＤと前述したアンプ回路ＡＭＰｐの一方の入力ノードＮＤ２の間に並列に接続されている。ここでは、スイッチとしてＰＭＯＳトランジスタを用い、リファレンス抵抗素子Ｒｒｅｆｐ３１，Ｒｒｅｆｐ３２，・・・，Ｒｒｅｆｐｘにそれぞれに対応してＰＭＯＳトランジスタＭＰ３１，ＭＰ３２，・・・，ＭＰｘを用いている。各ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２，・・・，ＭＰｘのＯＮ／ＯＦＦは、それぞれのゲートに接続された抵抗設定端子Ｒｓｅｔ３１，Ｒｓｅｔ３２，・・・，Ｒｓｅｔｘで制御することが可能となっている。
【００６２】
前述したように、ＰＭＯＳトランジスタＭＰ１の抵抗値は、リファレンス抵抗素子の値によって定めることができる。したがって、リファレンス抵抗素子Ｒｒｅｆｐ３１，Ｒｒｅｆｐ３２，・・・，Ｒｒｅｆｐｘを抵抗設定端子によって任意に選択することで、ＰＭＯＳトランジスタＭＰ１の抵抗値（終端抵抗の値）を自由に設定することができる。これによって、前述したのと同様に、特性インピーダンスが異なる複数の伝送線路への対応や製造ばらつき等に対する対応が容易となる。なお、抵抗設定端子は、外部設定端子としてもよいし、チップ内部の内部設定端子としてもよい。また、図１１で述べた可変電流源の実現方法や図１２で述べた可変抵抗の実現方法は、特にこれらに限定されるものではなく、公知の技術を用いて種々変更可能である。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６４】
本発明の半導体装置は、高速かつ小型化が求められる通信用のＬＳＩに適用して特に有益な技術であり、これに限らず、静電保護と信号終端を小面積で実現する技術として各種ＬＳＩに広く適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施の形態による半導体装置において、その構成の一例を示す回路図である。
【図２】図１の半導体装置において、その電圧生成回路の詳細を含めた構成の一例を示す回路図である。
【図３】本発明の一実施の形態による半導体装置において、図１とは異なる構成の一例を示す回路図である。
【図４】図３の半導体装置において、その電圧生成回路を含む構成の一例を示す回路図である。
【図５】図３の半導体装置において、図４とは異なる電圧生成回路ＶＧ＿ｐの構成の一例を示す回路図である。
【図６】図５の電圧生成回路ＶＧ＿ｐにおいて、そのアンプ回路ＡＭＰｐの構成の一例を示す回路図である。
【図７】図３の半導体装置において、図４とは異なる電圧生成回路ＶＧ＿ｎの構成の一例を示す回路図である。
【図８】図７の電圧生成回路ＶＧ＿ｎにおいて、そのアンプ回路ＡＭＰｎの構成の一例を示す回路図である。
【図９】本発明の一実施の形態による半導体装置において、図１の構成を拡張した構成の一例を示す回路図である。
【図１０】本発明の一実施の形態による半導体装置において、図１の構成を変形した構成の一例を示す回路図である。
【図１１】図２の電圧生成回路ＶＧ＿ｐにおいて、それを変形した構成の一例を示す回路図である。
【図１２】図５の電圧生成回路ＶＧ＿ｐにおいて、それを変形した構成の一例を示す回路図である。
【図１３】本発明の前提として検討した半導体装置において、その入力回路部の構成の一例を示す回路図である。
【符号の説明】
【００６６】
ＶＤＤ  電源電圧ノード
ＶＳＳ  基準電圧ノード
ＩＮ，ＩＮ１１，ＩＮ１２，ＩＮｎ  信号端子
ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４，ＮＤ５，ＮＤ１１，ＮＤ１２，ＮＤｎ  ノード
Ｖｒｅｆｐ，Ｖｒｅｆｎ  参照電圧
Ｂｕｆ，Ｂｕｆ１１，Ｂｕｆ１２，Ｂｕｆｎ  入力バッファ
ＶＧ＿ｐ，ＶＧ＿ｎ  電圧生成回路
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ１１，ＭＰ１２，ＭＰｎ，ＭＰ３１，ＭＰ３２，ＭＰｘ  ＰＭＯＳトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ２１，ＭＮｍ  ＮＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８  抵抗素子
Ｉ１，Ｉ２，Ｉ３，Ｉ４  電流源
Ｉ１＿Ｖ  可変電流源
Ｉｒｅｆｐ１，Ｉｒｅｆｐ２，Ｉｒｅｆｎ１，Ｉｒｅｆｎ２  リファレンス電流源
Ｒｒｅｆｐ，Ｒｒｅｆｎ，Ｒｒｅｆｐ３１，Ｒｒｅｆｐ３２，Ｒｒｅｆｐｘ  リファレンス抵抗素子
Ｒｒｅｆｐ＿Ｖ  可変抵抗回路
ＡＭＰｐ，ＡＭＰｎ  アンプ回路
Ｃ１  コンデンサ
Ｉｓｅｔ２１，Ｉｓｅｔｍ  電流設定端子
Ｒｓｅｔ３１，Ｒｓｅｔ３２，Ｒｓｅｔｘ  抵抗設定端子
Ｄ１，Ｄ２  ダイオード
Ｒｔ  終端抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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