(57)【要約】【課題】ビルドアップ配線板において、はんだランド部に亀裂が発生するのを防ぐ。【解決手段】多層プリント配線板１０のコア層１１の両側に積層された層間絶縁樹脂層１２に形成されたバイアホールは、スタックビア１３によって表層のはんだランド１４に接続され、半導体パッケージ２０のはんだボール１６は、多層プリント配線板１０の表層のはんだランド１４のランド面１４ａにはんだ付けされる。スタックビア１３を充填するバイアホール径Ｓをランド面１４ａの寸法（ランドサイズ）Ｌ以上にすることにより、スタックビア１３と層間絶縁樹脂層１２の熱膨張差に起因するはんだランド部の亀裂発生を防ぐ。【選択図】図１
2006196480.tif 000002
【特許請求の範囲】
【請求項１】
導体回路を介して積層された複数の層間絶縁樹脂層と、前記複数の層間絶縁樹脂層に形成されたバイアホールをスタックビアによって表層のはんだランドに接続するスタックビア構造を有する多層プリント配線板であって、少なくとも最外層の層間絶縁樹脂層のバイアホールの断面寸法が、前記はんだランドのランドサイズ以上であることを特徴とする多層プリント配線板。
【請求項２】
前記層間絶縁樹脂層のバイアホールの断面が、はんだランドから遠ざかるにつれて断面寸法が縮小するテーパー形状を有することを特徴とする請求項１記載の多層プリント配線板。
【請求項３】
請求項１または２記載の多層プリント配線板と、前記多層プリント配線板のはんだランドにはんだ付けされた半導体素子または半導体パッケージを有することを特徴とする電気回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩチップである半導体素子や半導体素子を内蔵した半導体パッケージを実装する多層プリント配線板および電気回路装置に関するものである。
【背景技術】
【０００２】
半導体パッケージの多ピン化、あるいは小型化の要求に対して、エリアアレイ状に電極を有するＢＧＡ（Ball Grid Array ）やＣＳＰ（Chip Scale Package）などが採用されるようになってきている。そして、これらの半導体パッケージの電極から外部に接続される信号線を引出すための多層プリント配線板としては、従来の貫通スルーホールによる多層構成ではなく、ビルドアップ配線板といわれる２〜４層の絶縁樹脂層と導体回路を順次積層し、その層間毎に直径約０．１０〜０．１５ｍｍのバイアホールにて接続する多層基板を採用している。このビルドアップ配線板は、層間毎に接続がバイアホールで行われるため、穴をあける絶縁層厚が０．０２〜０．０８ｍｍと薄くバイアホール径を小型化でき、さらに、各層間毎の接続を行うことから内層での接続バイアホールが表層に影響しないので、エリアアレイ状の電極からの引出しを行うには適した多層プリント配線板である。
【０００３】
さらに、図４に示すように、信号のより高速化や、配線密度の高密度化に伴い、従来は階段状にしか接続できなかったコア層１１１の外側の層間絶縁樹脂層１１２のバイアホールに、導電体を充填したスタックビア１１３を重ねて形成し、表層にはんだランド１１４を設けたスタックビア構造が提案されてきている。このスタックビア構造を、はんだボール１１６を介して、モールド樹脂１２２によって封止された半導体パッケージ１２０のインターポーザー基板１２１を接続する。
【０００４】
これによって、より多層なビルドアップ配線板であっても配線抵抗値を下げ、全層において自由な層間接続を可能とする、Ａｎｙ  Ｌａｙｅｒ構造のビルドアップ配線が提案されている。
【０００５】
一方で、このスタックビア構造は、特許文献１、特許文献２および特許文献３に開示されたように、ビルドアップ層数の増加に対してビア部の導体材料であるＣｕと層間絶縁樹脂材料であるエポキシ樹脂の厚み方向の熱膨張係数差により、導体回路のバイアホールエッジにクラックが入る問題に対して、層間絶縁樹脂材料の改良が行われている。
【特許文献１】特開２００３−０２３２５１号公報
【特許文献２】特開２００３−０２３２５２号公報
【特許文献３】特開２００３−３０４０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、スタックビア構造においては、プリント配線板の配線信頼性にかかわるだけでなく、このスタックビア構造を有するプリント配線板に接合される半導体素子、半導体パッケージの接合信頼性にも影響を与える、以下のような問題がある。
【０００７】
通常、半導体素子や半導体パッケージの電極と接合される多層プリント配線板のはんだランド部にバイアホールが設けられ、図４に示すようなスタックビア構造を有している場合、はんだランドの中央部に配置されたバイアホールに充填されるＣｕの熱膨張係数α：１７ｐｐｍが、周囲の絶縁樹脂材料であるエポキシ樹脂の熱膨張係数α：６０ｐｐｍよりも小さいことから、熱変化に対してランド部周囲が矢印で示すように上下方向に振動することになる。例えば、層間絶縁樹脂層の厚みが１層間当り０．０７ｍｍとし、１層当りの導体厚が０．０３ｍｍとすると、３層をスタックした際の厚みは０．３００ｍｍとなり、温度差を熱衝撃試験（−２５℃〜１２５℃）の１５０℃とすると、約２μｍの振幅で厚み方向に膨張・収縮することになる。
【０００８】
このように、通常、半導体素子または半導体パッケージとプリント配線板の水平方向（幅方向）の熱膨張係数差によって接合部にかかる水平方向への熱応力に加えて、ランド部周囲に上下方向（厚み方向）の応力が加えられることになり、接合部にかかる応力が増加する。さらに、接合部端（ランド端）にて発生した亀裂がより速く進行する開口モードの変形をすることになり、亀裂の進行を早め、接合信頼性を低下させてしまう。
【０００９】
このことは、より多ピン化を実現するためのエリアアレイの配列列数の増加に対応する層数増加に伴うスタックビア段数の増加や、Ａｎｙ  Ｌａｙｅｒ基板の採用、あるいは、より小型化を求められ電極間ピッチの狭ピッチ化が求められている半導体パッケージの狭ピッチ接合や、ベアチップのフリップチップ接合を進めていく上で大きな問題となる。
【００１０】
また、従来提案されている層間絶縁樹脂材料を低膨張係数のものに変更する方式は、特殊材料を使用することになり、材料コストの大幅なコストアップ、供給問題を抱えることになり、一般の製品化を図っていく上では大きな障害となる。あるいは、設計制約が入ることにより、半導体素子や半導体パッケージからの信号線を最適（最短）に配線することができなくなり、電気特性を満足することが難しくなる。
【００１１】
本発明は、上記従来の技術の有する未解決の課題に鑑みてなされたものであり、信号の高速化や、配線密度の高密度化に対応したスタックビア構造における接合信頼性を大幅に向上できる多層プリント配線板および電気回路装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明の多層プリント配線板は、導体回路を介して積層された複数の層間絶縁樹脂層と、前記複数の層間絶縁樹脂層に形成されたバイアホールをスタックビアによって表層のはんだランドに接続するスタックビア構造を有する多層プリント配線板であって、少なくとも最外層の層間絶縁樹脂層のバイアホールの断面寸法が、前記はんだランドのランドサイズ以上であることを特徴とする。
【発明の効果】
【００１３】
特殊な材料を用いることなく、はんだランド部における高い接合信頼性を有するスタックビア構造を実現し、多層プリント配線板の小型化や、配線の高密度化および信号の高速化を促進することが可能となる。
【００１４】
さらに、半導体素子や半導体パッケージのより一層の多ピン化を達成できるようになることから、電気回路装置の高機能化に貢献できる。
【発明を実施するための最良の形態】
【００１５】
図１に示すように、導体配線１１ａを有する複数のコア層１１からなるコア部の両側に複数の層間絶縁樹脂層１２を重ねて、層間をスタックビア１３によって接続したスタックビア構造の多層プリント配線板１０に、表層のはんだランド１４の、ソルダーレジスト１５から露出するランド面（有効部）１４ａに、はんだボール１６を介して、半導体パッケージ２０のインターポーザー基板２１を接続する。この電気回路装置において、スタックビア１３のバイアホール径Ｓをはんだランド１４のランド面１４ａの寸法すなわちランドサイズＬ以上にすることにより、はんだランド１４の接合部がスタックビア１３の周囲の絶縁性樹脂の膨張・伸縮の影響を受けないようにする。これによって、層間絶縁樹脂層１２の厚み方向の応力による亀裂の発生を防ぎ、接合信頼性の向上を図る。
【００１６】
また、複数の層間絶縁樹脂層１２を接続するバイアホール径がランドサイズ以上であれば、各バイアホールを埋めるＣｕ等の導電体のヤング率がエポキシ樹脂等の層間絶縁材料より大きいことにより、ビア部が変形しにくく、下層の絶縁樹脂層の膨張・伸縮の影響を防ぐことができる。
【００１７】
あるいは、図２に示すように、最外層の層間絶縁樹脂層１２のみバイアホール径ＳをランドサイズＬより大きくして、残りは小径のスタックビア３３とする構成でもよい。
【００１８】
また、図３に示すように、最外層の上端におけるバイアホール径ＳをランドサイズＬ以上とするテーパー形状のバイアホールを設けて、下端が１つ下の層における小径のスタックビア３３と同径となるテーパー形状のスタックビア４３を用いてもよい。このように、バイアホールの形状をテーパー形状とすることにより、内層部での配線ルールに影響を与えないように構成することができる。
【００１９】
バイアホールの穴明け加工としては、通常ＣＯ2 レーザー光をガラス−エポキシ樹脂に照射し、レーザー光の熱により穴明け加工を行っている。このレーザー光のスポットサイズは、フォーカスを変更することにより自由に変更可能であることから、穴あけ時にフォーカスを変化させることにより、テーパー形状をもつバイアホールを簡単に形成することができる。
【実施例１】
【００２０】
図１に示すように、導体配線１１ａを有するコア層１１を積層したコア部の両面に、それぞれ導体回路１２ａを有する複数のガラス−エポキシ樹脂の層間絶縁樹脂層１２が積層された多層プリント配線板１０において、各層のバイアホールに充填されたＣｕのスタックビア１３の上にはんだランド１４が形成される。層間絶縁樹脂層１２はガラス−エポキシ樹脂によって形成され、ソルダーレジスト１５から露出するランド面１４ａがはんだボール１６を介して半導体パッケージ２０のインターポーザー基板２１に接続される。インターポーザー基板２１上には、モールド樹脂２２が接合され、その内部には半導体素子を封入されている。
【００２１】
本実施例において、はんだボール１６をもつ半導体パッケージ２０のピッチは０．４ｍｍ、半導体パッケージ２０側のランド径は０．２０ｍｍであり、半導体パッケージ側ランド径と多層プリント配線板１０のランドサイズＬを合わせることが、熱応力が上下のランドに分散されることから接合信頼性上好ましいため、多層プリント配線板１０のはんだランド１４の露出部であるランド面１４ａの直径（ランドサイズＬ）が径０．２０ｍｍの大きさになるようにソルダーレジスト１５を開口させる。このランド直下にバイアホール径ＳがランドサイズＬ以上になるようにφ０．２０〜０．２４ｍｍのバイアホールとなる穴を設けてスタックビア１３を形成する。各層間絶縁樹脂層１２のビアランド１３ａはφ０．２５ｍｍに形成していることから、ビアランド１３ａのオーバーハング量は、片側０．００５〜０．０２５ｍｍと極めて小さくなり、ビアコーナー部でのクラックが発生しない。
【００２２】
このような構成により、スタックビア１３のＣｕと層間絶縁樹脂層１２を形成するガラス−エポキシ樹脂との厚み方向の膨張係数差による応力がはんだランド１４に発生するのを防ぎ、はんだ接合の信頼性を大幅に高めることができる。
【００２３】
上記のビルドアップ配線板は以下のように製造される。
【００２４】
まず、コア層を形成するために、両面に１０〜３５μｍ厚の銅箔が形成された板厚０．０６〜０．３０ｍｍの両面板（例えば、日立化成：ＭＣＬ−Ｅ−６７、松下電工：Ｒ１７６６）の表面の銅箔をフォトリソ・エッチングによりパターン形成を行う。
【００２５】
次に、その両面に厚み０．０４〜０．０６ｍｍのガラス−エポキシ樹脂のプリプレグ（日立化成：ＧＥＡ−６７Ｎ、松下電工：Ｒ１６６１）と１０〜１５μｍ厚の銅箔を配置し、熱プレスにより積層し、その後、ＮＣ機によるドリル加工により出来上がった多層のコア層を貫通する穴をあけ、穴側壁にＣｕをメッキ工程により形成するスルーホールメッキを行い、その後フォトリソ・エッチングによりパターン形成を行い多層のコア基板（コア部）を形成する。
【００２６】
このコア部の両面に再び、プリプレグと銅箔を配置し、熱プレスにより積層する。この後、バイアホールを形成する箇所の銅箔をエッチングし（ウィンド加工）、ＣＯ2 、ＹＡＧ等のレーザー光を用いて、新たに積層したそれぞれ１層分の層間絶縁樹脂層であるガラス−エポキシ樹脂にコア基板の表面のパターン（ビアランド）が露出する穴を形成する。また、レーザー光量の強い装置を採用すれば、このウィンド加工を行わず、銅箔上から穴加工を直接行うダイレクト加工を行うことができる。
【００２７】
このように形成した穴内をクリーニングし、密着性を向上させるデスミア工程を行い、次にフィルドビアメッキにより、穴内をＣｕメッキにより完全に充填させる。その後、表面の聖面（バフ研磨）を行い平坦化させた後、表面のＣｕにフォトリソ・エッチングを行いパターン形成する。これにより１層分のビルドアップ層が形成されることになる。
【００２８】
その後、上記の工程を繰り返すことにより、ビルドアップ層数を追加するのであるが、スタックビア構造の場合は、バイアホール内がＣｕにより充填されていることから、ビアの上であっても他の部分と同様にビアを形成することが可能である。
【００２９】
本実施例では、このビルドアップ層形成を３回繰り返すことにより、ビルドアップ段数を３段とした。
【００３０】
このようにして形成されたビルドアップ基板の表層にソルダーレジストを塗布あるいは印刷後、露光・現像し、はんだランドのランド面が露出するようにし、その表面に水溶性プリフラックス（四国化成：タフエースＦ２）を塗布した。
【００３１】
ＢＧＡ構造の半導体パッケージは、端子ピッチ０．４ｍｍ、パッケージ側インターポーザー基板のランド径がφ０．２０ｍｍで、はんだボールの径がφ０．２５ｍｍである。
【００３２】
そこで、プリント基板のビルドアップ層形成時におけるバイアホール径をランドサイズφ０．２０ｍｍより以上であるφ０．２０〜０．２４ｍｍとした。
【００３３】
このようにバイアホール径をはんだランドのランド面以上にすることにより、熱変化に伴う層間絶縁樹脂層の厚み方向の伸縮が、はんだランドに加わることがなくなり、接合信頼性を高めることが可能になる。
【００３４】
また、ビア部の配線クラックに関しても、バイアホール径を大きくしたことにより、バイアホール周囲に伸びるビアランドのオーバーハング量を小さくでき、てこの原理でビアランドエッジ部にかかる樹脂の伸び影響を小さくすることになり、クラックの発生を防ぐことになる。
【００３５】
また、バイアホール径を大きくしたことによりビア部のＣｕによる剛性が増し、周囲の層間絶縁樹脂の伸縮に引っ張られにくくなることから、クラックが発生しなくなる。
【実施例２】
【００３６】
図２は実施例２を示す。本実施例は、実施例１と同様のビルドアップ配線板において、半導体パッケージ２０のはんだボール１６と接合される最外層の層間絶縁樹脂層１２のスタックビア１３のバイアホール径Ｓをはんだランド１４のランドサイズＬより大きくする一方で、第２層以下のバイアホール径は任意とし、例えば、φ０．０８〜０．１２ｍｍのバイアホールにＣｕを充填した小径のスタックビア３３を設けたものである。
【００３７】
このような構成であっても、はんだランド１４の直下のスタックビア１３はランドサイズ以上の大きさのＣｕであることから、はんだランド１４の端部の上下振動は発生しない。また、第２層と第３層のガラス−エポキシ樹脂の厚みは、第１〜第３層の厚みより１層分薄くなり、変位量が２／３になることと、第１層のスタックビア１３のＣｕの剛性がエポキシ樹脂より高いことから、下層からの変形が表層のはんだランド１４に伝播することもない。
【００３８】
最上層以外のバイアホール径を小径とすることにより、穴加工時の加工時間と、ビア形成時のメッキ時間が短縮され、多層プリント配線板のコストダウンが可能となり、低コストの電気回路装置を実現できる。
【実施例３】
【００３９】
図３は実施例３を示す。本実施例においては、はんだボール１６を接合するはんだランド１４の直下のバイアホールをテーパー形状とし、ランド直下におけるバイアホール径ＳはランドサイズＬ以上のφ０．１５ｍｍであるが、第２層の層間絶縁樹脂層１２と接続される部分においては実施例２と同様にφ０．０８〜０．１２ｍｍとなる小径のスタックビア３３を形成する。本実施例における半導体パッケージ２０の端子ピッチは０．３ｍｍ、ランド径φ０．１５ｍｍであり、実施例１、２における０．４ｍｍピッチのＢＧＡパッケージと比較した場合、φ０．２０ｍｍのバイアホール径では、ビアピッチに対してバイアホール径が大きくなりすぎ、バイアホール間の絶縁抵抗を確保しにくくなる。そこで、バイアホール間距離を稼ぐ目的において、バイアホールをテーパー形状にしたものである。
【００４０】
なお、多層プリント配線板上に搭載される半導体パッケージのピッチ、ランドサイズは、多種多様であるから、上記のように狭ピッチ化し、同一のバイアホール径を採用できない場合、第２層以下においては小径のスタックビアで穴径を統一化し、第１層のバイアホールのみ、個々の半導体パッケージに対応するランドサイズに合わせることが好ましい。加えて、第１層のバイアホールをテーパー形状とすることで、スタックビアとはんだランドの接合部に発生する応力を、Ｃｕの剛性と、テーパー形状による斜め方向への力の分散により低減し、亀裂の発生を抑制できる。この構成は、様々な半導体パッケージに対応でき、しかも、より接合信頼性の高い電気回路装置を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】実施例１の主要部を示すもので、（ａ）はその模式部分断面図、（ｂ）は（ａ）の一部分を拡大して示す図である。
【図２】実施例２の主要部を示すもので、（ａ）はその模式部分断面図、（ｂ）は（ａ）の一部分を拡大して示す図である。
【図３】実施例３の主要部を示すもので、（ａ）はその模式部分断面図、（ｂ）は（ａ）の一部分を拡大して示す図である。
【図４】従来例を示す模式部分断面図である。
【符号の説明】
【００４２】
１０    多層プリント配線板
１１    コア層
１２    層間絶縁樹脂層
１３、３３、４３    スタックビア
１４    はんだランド
１５    ソルダーレジスト
１６    はんだボール
２０    半導体パッケージ
２１    インターポーザー基板
２２    モールド樹脂
【図１】
2006196480.tif 000003
【図２】
2006196480.tif 000004
【図３】
2006196480.tif 000005
【図４】
2006196480.tif 000006