(57)【要約】【課題】Ａ／Ｄ変換回路及びＤ／Ａ変換回路以外でアナログ回路を使用することなくゲンロック装置を構成すること。【解決手段】入力映像信号をＡ／Ｄ変換し、デジタルデータをメモリを用いて異なる信号形態の映像信号に変換処理し、変換処理されたデジタルデータをＤ／Ａ変換して出力映像信号とするゲンロック装置であって、クロック生成手段５からのクロックを電源投入時からカウントするカウント手段６と、入力映像信号に同期した同期信号の間隔でカウント手段のカウント値を保持する保持手段Ａ７と、出力映像信号に同期した同期信号の間隔でカウント手段のカウント値を保持する保持手段Ｂ８と、保持手段Ａと保持手段Ｂで保持しているカウント値をそれぞれ入力してカウント差を演算する演算手段９と、演算手段の演算結果に基づいて保持手段Ｂの入力となる同期信号を生成する制御手段１０と、から構成される。【選択図】図１
2006196986.tif 000002
【特許請求の範囲】
【請求項１】
入力される入力映像信号をＡ／Ｄ変換し、前記Ａ／Ｄ変換されたデジタルデータをメモリを用いて異なる信号形態の映像信号に変換処理し、前記変換処理されたデジタルデータをＤ／Ａ変換して出力映像信号を出力するゲンロック装置であって、
クロック生成手段からのクロックを電源投入時からカウントするカウント手段と、
前記入力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ａと、
前記出力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ｂと、
前記保持手段Ａと前記保持手段Ｂで保持しているカウント値をそれぞれ入力してカウント差を演算する演算手段と、
前記演算手段の演算結果に基づいて前記保持手段Ｂの入力となる同期信号を生成する制御手段と、から構成される
ことを特徴とするゲンロック装置。
【請求項２】
請求項１において、
前記保持手段Ａ及び前記保持手段Ｂが保持するカウント値は、最新の同期信号のエッジで取り込まれた値Ｎ（Ａ）及びＮ（Ｂ）と、１つ前の同期信号のエッジで取り込まれた値Ｎ−１（Ａ）及びＮ−１（Ｂ）を保持する
ことを特徴とするゲンロック装置。
【請求項３】
請求項２において、
前記演算手段は、前記保持手段Ａにおける前記Ｎ（Ａ）と前記Ｎ−１（Ａ）の差である｜Ｎ（Ａ）−Ｎ−１（Ａ）｜と、前記保持手段Ｂにおける前記Ｎ（Ｂ）と前記Ｎ−１（Ｂ）の差である｜Ｎ（Ｂ）−Ｎ−１（Ｂ）｜とを算出し、さらに、｜Ｎ（Ａ）−Ｎ−１（Ａ）｜−｜Ｎ（Ｂ）−Ｎ−１（Ｂ）｜を算出する
ことを特徴とするゲンロック装置。
【請求項４】
請求項１において、
前記クロック生成手段からのクロックは、前記カウント手段に供給されるとともに、前記Ｄ／Ａ変換のクロックとしてさらに前記制御手段のクロックとして供給される
ことを特徴とするゲンロック装置。
【請求項５】
入力される入力映像信号をＡ／Ｄ変換し、前記Ａ／Ｄ変換されたデジタルデータをメモリを用いて異なる信号形態の映像信号に変換処理し、前記変換処理されたデジタルデータをＤ／Ａ変換して出力映像信号を出力するゲンロック装置であって、
前記Ｄ／Ａ変換のためのクロックを生成する第１のクロック生成手段と、
前記第１のクロック生成手段とは別設であってクロック周波数を調整可能な第２のクロック生成手段と、
前記第２のクロック生成手段からのクロックを電源投入時からカウントするカウント手段と、
前記入力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ａと、
前記出力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ｂと、
前記保持手段Ａと前記保持手段Ｂで保持しているカウント値をそれぞれ入力してカウント差を演算する演算手段と、
前記演算手段の演算結果に基づいて前記保持手段Ｂの入力となる同期信号を生成する制御手段と、から構成される
ことを特徴とするゲンロック装置。
【請求項６】
請求項５において、
電源投入後所定の時間が経過したときに、前記第２のクロック生成手段のクロック周波数を低下させることを特徴とするゲンロック装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係わり、特に、入力信号と出力信号を同期させるゲンロック装置に適用して好適な半導体集積回路に関する。
【背景技術】
【０００２】
映像信号にはＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどのテレビジョン方式に代表されるように、フィールド周波数及び走査線数が異なる様々な形態があり、さらに近年では、パーソナルコンピュータの映像表示装置として利用されるなど映像信号の多様化が進んでいる。
【０００３】
このため、これらの映像信号を他の形態に変換して表示するためにはゲンロック装置が用いられる。ゲンロック装置とは、例えば、入力された映像信号に同期したＷＣＫ（書き込みクロック）を生成し、デジタル信号に変換した入力映像信号をフィールドもしくはフレーム単位でメモリに書き込む。この後変換しようとする信号形態に応じた読み出しクロックＲＣＫにより、メモリよりデータを読み出しアナログ信号に変換する構成をとる。この構成によれば、入力される映像信号に対して、変換しようとする映像信号は正規のフィールド周波数が得られるため、映像のフィールド、フレームの欠落、重複が生じないことになる。
【０００４】
これを実現するため、例えば、特許文献１に示されるゲンロック構成が提案されており、その構成を図４に示す。図４において、１０１は映像信号ＶＩの入力端子、１０２は入力信号ＶＩから水平同期信号ＨＳを分離する同期分離回路、１０３は分離した同期信号ＨＳに位相同期した書込みクロックを生成するクロック生成回路、１０４は端子１０１からの入力映像信号ＶＩを書込みクロックＷＣＫでサンプリングしデジタルデータに変換するＡ／Ｄ変換回路、をそれぞれ表す。
【０００５】
また、１０５は入力信号から分離した水平同期信号ＨＳをＮ（Ｎは自然数）分周して位相比較信号Ｒを出力する分周回路、１０６は分周回路１０５からの位相比較基準信号Ｒと分周回路１０７からの位相比較信号Ｖの２つの信号の位相を比較して位相誤差信号を出力する位相比較器、１０７は電圧制御発振器１０８で生成される読出しクロックＲＣＫをＭ（Ｍは自然数）分周して位相比較信号Ｖとして位相比較器１０６へ与える分周回路、をそれぞれ表す。
【０００６】
さらに、１０８は周波数安定度が高く可変周波数範囲の狭い電圧制御発振器、１０９は書込みクロックＷＣＫ及び読出しクロックＲＣＫなどからなる信号処理回路１１０に必要な制御信号群を生成する制御回路、１１０はＡ／Ｄ変換回路１０４によりデジタルデータに変換された信号を内部のメモリを用いて異なる形態の映像信号に変換処理する信号処理回路、１１１は信号処理回路１１０内部に設けられたメモリ回路、１１２は信号処理回路１１０で処理されたデジタルデータをアナログ信号に変換し出力信号ＶＯとして出力するＤ／Ａ変換回路、１１３は出力信号ＶＯの出力端子、をそれぞれ表す。
【０００７】
この読出しクロックＲＣＫは、入力された映像信号より生成した周波数ｆｗの書込みクロックＷＣＫをＮ分周し（図４ではＨＳをＮ分周した例を示すがＷＣＫをＮ分周しても構わない）、この信号を基準信号としてＰＬＬ（フェイズ・ロック・ループ）によりＭ逓倍することにより、ｆｒ＝ｆｗ×Ｍ／Ｎの周波数を有する読出クロックＲＣＫを得ることができる。すなわち、位相比較器１０６の一方の入力周波数はｆｗ／Ｎであり他方の入力周波数はｆｒ／Ｍであって、これらの入力周波数と出力周波数が一致すると位相比較が可能となるので、ｆｗ／Ｎ＝ｆｒ／Ｍ  とし、結局、ｆｒ＝ｆｗ×Ｍ／Ｎ  という読み出しクロック（変換される映像信号において規定されている読み出しクロック）を生成している。
【０００８】
したがって、入力される映像信号に対して、変換しようとする映像信号は正規のフィールド周波数が得られるため、映像のフィールドやフレームの欠落、重複が生じないことになる。すなわち、テレビジョン方式の差異によって、１水平期間のスキャン時間は基本的に異なるが、１フィールド又は１フレームをスキャンし終わったとき、テレビジョン方式の差異に関わらず時間的に一致させることによって、上述の欠落や重複を生じさせないようにしている。
【特許文献１】特開平５−２０７４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の特許文献１を含む従来のゲンロック装置においては、位相比較器及び電圧制御発振器の２つのアナログ回路を含む構成となる。一般的に、アナログ回路を混在したＬＳＩは、デジタル回路だけで構成されたＬＳＩと比較して、プロセスが複雑になり、その結果歩留まりが落ち、さらに、Ｗａｆｅｒテストなどの出荷テスト項目が増加するため、ＬＳＩ単価が高いという課題がある。
【００１０】
本発明の目的は、このような課題に鑑みてなされてものであり、Ａ／Ｄ変換回路及びＤ／Ａ変換回路以外でアナログ回路を使用することなく構成されるゲンロック装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明は主として次のような構成を採用する。  
入力される入力映像信号をＡ／Ｄ変換し、前記Ａ／Ｄ変換されたデジタルデータをメモリを用いて異なる信号形態の映像信号に変換処理し、前記変換処理されたデジタルデータをＤ／Ａ変換して出力映像信号を出力するゲンロック装置であって、
クロック生成手段からのクロックを電源投入時からカウントするカウント手段と、
前記入力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ａと、
前記出力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ｂと、
前記保持手段Ａと前記保持手段Ｂで保持しているカウント値をそれぞれ入力してカウント差を演算する演算手段と、
前記演算手段の演算結果に基づいて前記保持手段Ｂの入力となる同期信号を生成する制御手段と、から構成される。
【００１２】
また、入力される入力映像信号をＡ／Ｄ変換し、前記Ａ／Ｄ変換されたデジタルデータをメモリを用いて異なる信号形態の映像信号に変換処理し、前記変換処理されたデジタルデータをＤ／Ａ変換して出力映像信号を出力するゲンロック装置であって、
前記Ｄ／Ａ変換のためのクロックを生成する第１のクロック生成手段と、
前記第１のクロック生成手段とは別設であってクロック周波数を調整可能な第２のクロック生成手段と、
前記第２のクロック生成手段からのクロックを電源投入時からカウントするカウント手段と、
前記入力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ａと、
前記出力映像信号に同期した同期信号の間隔で前記カウント手段のカウント値を保持する保持手段Ｂと、
前記保持手段Ａと前記保持手段Ｂで保持しているカウント値をそれぞれ入力してカウント差を演算する演算手段と、
前記演算手段の演算結果に基づいて前記保持手段Ｂの入力となる同期信号を生成する制御手段と、から構成される。
【発明の効果】
【００１３】
本発明によれば、フリーランカウンタと、そのフリーランカウンタの出力を一定の間隔で保持更新するレジスタを入力映像信号側と出力映像信号側に夫々設け、それぞれのレジスタに保持されたカウント値の差（最新の同期信号により保持されたカウント値−一つ前の同期信号により保持されたカウント値）を算出し、その算出結果により出力映像信号側の位相を調整することができるので、入力映像信号と出力映像信号がロックした関係で保たれ、その結果、映像のフィールド、フレームの欠落、重複が生じることがない。
【００１４】
また、フリーランカウンタの入力となるクロックの周波数を他のクロックとは独立に可変にすることにより、入力映像信号と出力映像信号の位相差の精度を必要としないときには、このクロック周波数を低く設定することが可能であり低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態に係るゲンロック装置について、図１〜図３を参照しながら以下説明する。図１は本発明の第１の実施形態に係るゲンロック装置の構成を示すブロック図である。図２は本発明の実施形態に係るゲンロック装置においてパネル出力時の水平及び垂直方向のクロック数を表す説明図である。図３は本発明の第２の実施形態に係るゲンロック装置の構成を示すブロック図である。
【００１６】
「第１の実施形態」
図１において、１は映像信号ＶＩの入力端子、２は入力信号ＶＩから同期信号を分離する同期分離回路、３は分離した水平同期信号ＨＳ＿Ａに位相同期した書込みクロックＷＣＫを生成するクロック生成回路、４は端子１から入力映像信号ＶＩを書込みクロックＷＣＫでサンプリングしデジタルデータに変換するＡ／Ｄ変換回路、５はＬＳＩ全体を統括するパネルクロックＰＣＫ（例えば、ＶＧＡパネルに表示するためのクロック）を生成するパネルクロック生成回路、６はパネルクロックＰＣＫで動作し、電源投入後からフリーランするフリーランカウンタ、７はフリーランカウンタ６のカウント値を同期信号ＶＳ＿Ａのタイミングで取り込むレジスタＡ、８はフリーランカウンタ６のカウント値を後述する同期信号ＶＳ＿Ｂのタイミングで取り込むレジスタＢ、９はレジスタＡ７とレジスタＢ８で保持しているカウント値を取り込みその差を計算する演算回路、をそれぞれ表す。
【００１７】
また、１０は演算回路９の結果をもとに同期信号ＶＳ＿Ｂを生成する制御回路Ｂ、１１は書込みクロックＷＣＫ及びパネルクロックＰＣＫなどから信号処理回路１２に必要な制御信号群を生成する制御回路Ａ、１２はＡ／Ｄ変換回路４によりデジタルデータに変換された信号を内部のメモリを用いて異なる信号形態の映像信号に変換処理する信号処理回路、１３は信号処理回路１２内部に設けられたメモリ回路、１４は信号処理回路１２で処理されたデジタルデータをアナログ信号に変換し出力信号ＶＯとして出力するＤ／Ａ変換回路、１５は出力信号ＶＯの出力端子、をそれぞれ表す。
【００１８】
本実施形態は入力映像信号を異なる信号形態の映像信号に変換するときのゲンロック装置に適用されたものであり、ここでは、ＮＴＳＣ信号（フィールド周波数５９．９４Ｈｚ，１フレーム５２５ライン，水平同期周波数ｆｈ＝１５．７３４ＫＨｚ）の入力映像信号ＶＩを、ＶＧＡパネル（６４０×４８０ピクセル）に表示する場合を一例として示す。
【００１９】
入力端子１より入力された映像信号ＶＩを例えば４ｆｓｃ（色副搬送波の４倍の周波数）、すなわちｆｗ＝１４．３１８１８ＭＨｚ（ｆｈ×９１０）でサンプリングする場合には、ＷＣＫを９１０分周した周波数（ｆｗ／９１０）がＨＳ＿Ａの周波数ｆｈ（１５．７３４ＫＨｚ）と等しくなるようにクロック生成回路３を構成する。
【００２０】
このクロック生成回路３で生成された書込みクロックＷＣＫはＡ／Ｄ変換回路４及び制御回路Ａ１１に入力される。Ａ／Ｄ変換回路４では書込みクロックＷＣＫによって端子１より入力された映像信号ＶＩをサンプリングし、デジタル信号に変換し信号処理回路１２に入力する。制御回路Ａ１１で生成される制御信号群により、信号処理回路１２ではＡ／Ｄ変換回路４より入力されるデジタルデータをフィールド毎に同一のアドレスとなるようにメモリ１３に順次書き込む。
【００２１】
一方、パネルクロック生成回路５が生成するパネルクロックＰＣＫが２７ＭＨｚの場合を考える。フリーランカウンタ６のビット数を例えば２０ビットとすると、電源投入後からパネルクロックＰＣＫで０から１０４８５７５までを常にカウントし続けている。
【００２２】
レジスタＡ７は、例えば同期信号ＶＳ＿Ａの立下りのタイミングでフリーランカウンタ６のカウント値を取り込み、同様に同期信号ＶＳ＿Ｂの立下りのタイミングでフリーランカウンタ６のカウント値を取り込む。なお、同期信号ＶＳ＿Ａの周波数ｆｖ＿ａは（２／５２５）ｆｈ＝５９．９３９０４…Ｈｚ（ＮＴＳＣ信号のフィールド周波数）であり、同期信号ＶＳ＿Ｂの周波数は（ＰＣＫ／水平クロック数）／垂直ライン数で導き出される。
【００２３】
そして、レジスタＡ７及びレジスタＢ８は、次の同期信号ＶＳ＿Ａ及びＶＳ＿Ｂの立下りによりフリーランカウンタ６のカウント値を再度取り込むことが可能である。つまり、レジスタＡ７及びレジスタＢ８は、少なくとも２サイクル分の同期信号により取り込まれるカウント値を保持することが可能である。ここで、そのカウント値をＣＡ０、ＣＡ１（レジスタＡ７側）、ＣＢ０、ＣＢ１（レジスタＢ８側）とする。
【００２４】
演算回路９ではレジスタＡ７に保持されているカウント値ＣＡ０、ＣＡ１とレジスタＢ８に保持されているカウント値ＣＢ０、ＣＢ１を読み込み、その差を計算し、その結果をもとに制御信号を制御回路Ｂに出力する。つまり、演算回路９では、まずＣＡ２＝｜ＣＡ０−ＣＡ１｜とＣＢ２＝｜ＣＢ０−ＣＢ１｜を計算し、さらに｜ＣＢ２−ＣＡ２｜を計算し、その結果より制御回路Ｂ１０では同期信号ＶＳ＿Ｂを生成する。
【００２５】
例えば、演算回路９によって計算されたカウント値ＣＡ２とカウント値ＣＢ２の差｜ＣＢ２−ＣＡ２｜が同期信号ごとに大きくなるようであれば、同期信号ＶＳ＿Ｂの間隔が同期信号ＶＳ＿Ａの間隔より広いことを示しているため、演算回路９は制御回路Ｂ１０に対して同期信号ＶＳ＿Ｂの周期を狭めるように働く。逆に、演算回路９によって計算されたカウント値ＣＡ２とカウント値ＣＢ２の差｜ＣＢ２−ＣＡ２｜が小さくなるようであれば、同期信号ＶＳ＿Ｂの間隔が同期信号ＶＳ＿Ａの間隔より狭いことを示しているため、演算回路９は制御回路Ｂ１０に対して同期信号ＶＳ＿Ｂの周期を広げるように制御する。
【００２６】
同期信号ＶＳ＿Ｂは同時に制御回路Ａ１１に入力され、制御回路Ａ１１で生成される制御信号群により、信号処理回路１２ではメモリ１３よりライン先頭に相当するアドレスよりデータが読み出される。メモリ１３より読み出されたデータはＤ／Ａ変換回路１４にてパネルクロックＰＣＫのタイミングでアナログデータに変換され、出力信号ＶＯとして出力端子１５から出力される。
【００２７】
ここで、ＰＣＫが２７ＭＨｚでＶＧＡパネルに表示する場合であるから、図２に示す水平及び垂直方向のクロック数（ＨｔｏｔａｌとＶｔｏｔａｌ）は、以下の計算から導き出される。ＶＧＡパネルへ出力するためＨａｃｔｉｖｅ＝６４０，Ｖａｃｔｉｖｅ＝４８０であり、水平同期周波数を３１．５ＫＨｚ，垂直同期周波数６０Ｈｚとすると、２７ＭＨｚ／３１．５ＫＨｚ＝８５７．１４２，  ３１．５ＫＨｚ／６０Ｈｚ＝５２５であるから、Ｈｔｏｔａｌはおおよそ８５７、Ｖｔｏｔａｌは５２５となり、このとき入力映像信号とパネル出力がほぼロックした関係となる。
【００２８】
しかしながら、前記ＨｔｏｔａｌとＶｔｏｔａｌを正の整数である必要があるため、実際には水平同期周波数は、例えば、２７ＭＨｚ／８５７＝３１．５０５２５ＫＨｚであり、垂直同期周波数ｆｖ＿ｂは３１．５０５２５ＫＨｚ／５２５＝６０．０１Ｈｚとなるため、ｆｖ＿ａ（（２／５２５）ｆｈ＝５９．９３９０４…Ｈｚ）と同周波数ではなく厳密にはロックしているとは言えず、映像のフィールド、フレームの欠落、重複が生じる原因となる。
【００２９】
このときｆｖ＿ａ＜ｆｖ＿ｂ  の関係にあるので、カウント値ＣＡ２とカウント値ＣＢ２の差｜ＣＢ２−ＣＡ２｜は垂直同期信号毎に狭まる傾向にあるため、演算回路９は制御回路Ｂ１０に対して同期信号ＶＳ＿Ｂの周期を広げるように働く。例えばＨｔｏｔａｌを制御する、つまりＨｔｏｔａｌを８５９に設定すると、２７ＭＨｚ／８５９＝３１．４３１８９ＫＨｚ、垂直同期周波数ｆｖ＿ｂは３１．４３１８９ＫＨｚ／５２５＝５９．８７０２６Ｈｚとなり、ｆｖ＿ａ＞ｆｖ＿ｂの関係となるので、同期信号ＶＳ＿Ｂの周期はＶＳ＿Ａと比較して広がる傾向になる。
【００３０】
次に、ｆｖ＿ａ＞ｆｖ＿ｂの関係が長く続くと、映像のフィールド、フレームの欠落、重複が生じる原因となるため、Ｈｔｏｔａｌを例えば８５７に戻すことにより、ｆｖ＿ａ＜ｆｖ＿ｂ  の関係となり、同期信号ＶＳ＿Ｂの周期はＶＳ＿Ａと比較して狭まる傾向となる。
【００３１】
このように、ｆｖ＿ａ＜ｆｖ＿ｂの関係にあればＨｔｏｔａｌの数値を増やし、逆にｆｖ＿ａ＞ｆｖ＿ｂの関係にあればＨｔｏｔａｌの数値を減らすことにより、入力映像信号とパネル出力がロックした関係で保たれ、その結果、映像のフィールド、フレームの欠落、重複が生じることがない。
【００３２】
「第２の実施形態」
図３は、本発明の第２の実施形態に係る、入力映像信号を異なる信号形態の映像信号に変換するときのゲンロック装置の構成を示すブロック図である。図３において、１は映像信号ＶＩの入力端子、２は入力信号ＶＩから同期信号を分離する同期分離回路、３は分離した水平同期信号ＨＳ＿Ａに位相同期した書込みクロックＷＣＫを生成するクロック生成回路、４は端子１から入力映像信号ＶＩを書込みクロックＷＣＫでサンプリングしデジタルデータに変換するＡ／Ｄ変換回路、５はＬＳＩ全体を統括するパネルクロックＰＣＫを生成するパネルクロック生成回路、１６はクロックＦＣＫを生成するクロック生成回路Ｂ、６はクロックＦＣＫで動作し、電源投入後からフリーランするフリーランカウンタ、７はフリーランカウンタ６のカウント値を同期信号ＶＳ＿Ａのタイミングで取り込むレジスタＡ、８はフリーランカウンタ６のカウント値を後述する同期信号ＶＳ＿Ｂのタイミングで取り込むレジスタＢ、９はレジスタＡ７とレジスタＢ８で保持しているカウント値を取り込みその差を計算する演算回路、をそれぞれ表す。
【００３３】
また、１０は演算回路９の結果をもとに同期信号ＶＳ＿Ｂを生成する制御回路Ｂ、１１は書込みクロックＷＣＫ及びパネルクロックＰＣＫなどから信号処理回路１２に必要な制御信号群を生成する制御回路Ａ、１２はＡ／Ｄ変換回路４によりデジタルデータに変換された信号を内部のメモリを用いて異なる形態の映像信号に変換処理する信号処理回路、１３は信号処理回路１２内部に設けられたメモリ回路、１４は信号処理回路１２で処理されたデジタルデータをアナログ信号に変換しＶＯとして出力するＤ／Ａ変換回路、１５は出力信号ＶＯの出力端子、をそれぞれ表す。
【００３４】
ここで、クロック生成回路Ｂ１６は、例えばシステムクロック（図示しない）から分周してクロックを生成する回路であり、システムクロック以下の周波数を自由に作成することが可能である。よって、クロックＦＣＫの周波数が制御可能であることから、フリーランカウンタのカウント値の進み具合を調整することが可能になる。つまり、電源をＯＮした直後などの過度状態ではクロックＦＣＫの周波数を高く設定し、レジスタＡ７及びレジスタＢ７に保存されるカウント値の精度を上げ、過度期を脱し安定した状態では問題にならない程度までクロックＦＣＫの周波数を低く設定し、消費電力の低減が可能である。
【００３５】
上述した本発明の第１の実施形態と同様に、ＮＴＳＣ信号（フィールド周波数５９．９４Ｈｚ，１フレーム５２５ライン，水平同期周波数ｆｈ＝１５．７３４ＫＨｚ）の入力映像信号ＶＩを、ＶＧＡパネル（６４０×４８０ピクセル）に表示する場合を一例として示す。
【００３６】
入力端子１より入力された映像信号ＶＩを例えば４ｆｓｃ（色副搬送波の４倍の周波数）、すなわちｆｗ＝１４．３１８１８ＭＨｚ（ｆｈ×９１０）でサンプリングする場合には、ＷＣＫを９１０分周した周波数（ｆｗ／９１０）がＨＳ＿Ａの周波数ｆｈ（１５．７３４ＫＨｚ）と等しくなるようにクロック生成回路３を構成する。
【００３７】
このクロック生成回路３で生成された書込みクロックＷＣＫはＡ／Ｄ変換回路４及び制御回路Ａ１１に入力される。Ａ／Ｄ変換回路４では書込みクロックＷＣＫによって端子１より入力された映像信号ＶＩをサンプリングし、デジタル信号に変換し信号処理回路１２に入力する。制御回路Ａ１１で生成される制御信号群により、信号処理回路１２ではＡ／Ｄ変換回路４より入力されるデジタルデータをフィールド毎に同一のアドレスとなるようにメモリ１３に順次書き込む。
【００３８】
一方、クロック生成回路Ｂ１６が生成するクロックＦＣＫが１ＭＨｚの場合を考える。フリーランカウンタ６のビット数を例えば２０ビットとすると、電源投入後からクロックＦＣＫで０から１０４８５７５までを常にカウントし続けており、クロックＦＣＫが１ＭＨｚであるので１カウントは１０００ｎｓである。これを１０００ｎｓの分解能と呼ぶことにする。
【００３９】
ある瞬間の垂直同期信号ＶＳ＿Ａ及びＶＳ＿Ｂの立下りで取り込まれたレジスタＡ７及びレジスタＢ８の値をＣＡ０及びＣＢ０とし、次の垂直同期信号ＶＳ＿Ａ及びＶＳ＿Ｂの立下りで取り込まれるレジスタＡ７及びレジスタＢ８の値をＣＡ１及びＣＢ１とすると、垂直同期信号ＶＳ＿Ａ、ＶＳ＿Ｂは、おおよそ夫々６０Ｈｚであるので、例えば｜ＣＡ１−ＣＡ０｜は１６６６６、｜ＣＢ１−ＣＢ０｜は１６６６７となる。つまり、｜ＣＡ１−ＣＡ０｜と｜ＣＢ１−ＣＢ０｜の差は１カウントであるので、垂直同期信号ＶＳ＿Ａの周期が垂直同期信号ＶＳ＿Ｂより１０００ｎｓほど狭いことを示している。また、クロックＦＣＫが１ＭＨｚであるので、１０００ｎｓより短い間隔のずれは測定できないことも意味している。
【００４０】
電源投入後から十分に時間がたった安定した状態であれば、垂直同期信号の間隔がほぼ一定であると考えられるため、１０００ｎｓより短い間隔のずれが測定できなくとも問題が起きない。しかしながら、電源投入後もしくは垂直同期信号の周波数が変化した直後では、垂直同期信号ＶＳ＿ＡとＶＳ＿Ｂとのずれをできる限り小さな値で検知できた方が有利である。
【００４１】
例えば、クロックＦＣＫが１００ＭＨｚの場合、フリーランカウンタ６の１カウントは１０ｎｓである。したがって、垂直同期信号ＶＳ＿ＡとＶＳ＿Ｂとのずれを１０ｎｓの分解能で検知することが可能であり、クロックＦＣＫが１ＭＨｚの場合と比較して、より小さなずれを補正することが可能となる。
【００４２】
第２の実施形態において、フリーランカウンタ６のビット数を２０ビットとしているが、数フレームが表示される時間分をカウントできるビット数であれば何ビットでもかまわない。また、クロック生成回路Ｂ１６で生成するクロックＦＣＫの周波数は１ＭＨｚ，１００ＭＨｚに限定するものではなく、自由に選択可能である。さらに、レジスタＡ７及びレジスタＢ８に入力される信号は、入力映像信号もしくは出力映像信号に同期した同期信号であるが、同期分離回路の出力である必要はない。
【００４３】
上述したように、本発明の第１の実施形態においては、周波数固定のクロックで動作するフリーランカウンタと、そのフリーランカウンタの出力を一定の間隔で保持更新するレジスタを入力映像信号側と出力映像信号側に夫々設け、前期レジスタに保持されたカウント値の差を算出し、その算出結果により出力映像信号側の位相を調整することができるので、入力映像信号と出力映像信号がロックした関係で保たれ、その結果、映像のフィールド、フレームの欠落、重複が生じることがない。
【００４４】
また、第２の実施形態においては、第１の実施形態におけるフリーランカウンタのクロック入力の周波数を制御可能とすることにより、入力映像信号と出力映像信号がロックした関係で保たれるだけでなく、電源投入後から十分に時間がたった安定した状態では前記周波数を落とすことができ低消費電力化が可能になる。
【００４５】
以上説明したように、本発明の実施形態に係るゲンロック装置の半導体集積回路は次のような構成を含むものである。すなわち、映像入力信号を同期分離する同期分離回路と、前記同期分離回路で作成した第１の同期信号から第１のクロックを生成するクロック生成回路と、前記第１のクロック周期のサンプリングでＡ／Ｄ変換するＡ／Ｄ変換回路と、パネルクロックである第２のクロックを生成するパネルクロック生成回路と、前記Ａ／Ｄ変換されたデジタルデータを入力とする信号処理回路と、前記信号処理回路内に含まれ、前記第１のクロックでフレームまたはフィールド単位で書込まれ、前記第２のクロックで読出しを行うメモリと、前記信号処理回路の出力デジタルデータを前記第２のクロックのタイミングでアナログデータに変換するＤ／Ａ変換回路と、前記第１のクロックと第２のクロックで制御される第１の制御回路と、前記第２のクロックで動作しフリーランでカウントするフリーランカウンタと、前記フリーランカウンタのカウント値を前記第１の同期信号の周期で取り込む第１のレジスタと、前記第２のクロックで動作し、第２の同期信号を作成する第２の制御回路と、前記第２の同期信号の周期で前記フリーランカウンタのカウント値を取り込む第２のレジスタと、を備えている。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係るゲンロック装置の構成を示すブロック図である。
【図２】本発明の実施形態に係るゲンロック装置においてパネル出力時の水平及び垂直方向のクロック数を表す説明図である。
【図３】本発明の第２の実施形態に係るゲンロック装置の構成を示すブロック図である。
【図４】従来技術に関するゲンロック装置の構成を示すブロック図である。
【符号の説明】
【００４７】
１  映像信号入力端子
２  同期分離回路
３  クロック生成回路
４  Ａ／Ｄ変換回路
５  パネルクロック生成回路
６  フリーランカウンタ
７  レジスタＡ
８  レジスタＢ
９  演算回路
１０  制御回路Ｂ
１１  制御回路Ａ
１２  信号処理回路
１３  メモリ
１４  Ｄ／Ａ変換回路
１５  映像信号出力端子
１６  クロック生成回路Ｂ
１０１  映像信号入力端子
１０２  同期分離回路
１０３  クロック生成回路
１０４  Ａ／Ｄ変換回路
１０５  １／Ｎ分周器
１０６  位相比較器
１０７  １／Ｍ分周器
１０８  電圧制御発振器
１０９  制御回路
１１０  信号処理回路
１１１  メモリ
１１２  Ｄ／Ａ変換回路
１１３  映像信号出力端子
【図１】
2006196986.tif 000003
【図２】
2006196986.tif 000004
【図３】
2006196986.tif 000005
【図４】
2006196986.tif 000006