(57)【要約】【課題】低歪みの増幅回路を実現できるとともに、簡単な回路構成によって利得を連続的・線形的に変化させることができるようにする。【解決手段】入力側電圧電流変換器１０は抵抗１１によって構成し、前段側電流電圧変換器２０は演算増幅器２１とＮＭＯＳトランジスタ２２によって構成し、後段側電圧電流変換器３０はＮＭＯＳトランジスタ３２によって構成し、出力側電流電圧変換器４０は演算増幅器４１と抵抗４２によって構成する。ＮＭＯＳトランジスタ２２および３２は、３極管領域で動作するものとする。ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることもできる。入力側電圧電流変換器１０と出力側電流電圧変換器４０の間に、前段側電流電圧変換器と後段側電圧電流変換器からなる中間部変換器を複数段に渡って従属接続してもよい。【選択図】図６
2006157137.tif 000002
【特許請求の範囲】
【請求項１】
線形素子によって入力電圧を出力電流に変換する入力側電圧電流変換器と、線形素子によって入力電流を出力電圧に変換する出力側電流電圧変換器との間に、アクティブ素子によって入力電流を出力電圧に変換する前段側電流電圧変換器とアクティブ素子によって入力電圧を出力電流に変換する後段側電圧電流変換器とが従属接続された中間部変換器が、１段または複数段に渡って従属接続された増幅回路。
【請求項２】
請求項１の増幅回路において、
前記入力側電圧電流変換器は、入力電圧源と当該入力側電圧電流変換器の次段の前段側電流電圧変換器との間に接続された、線形素子としての抵抗からなる回路であることを特徴とする増幅回路。
【請求項３】
請求項１の増幅回路において、
前記出力側電流電圧変換器は、演算増幅器の反転入力端と出力端との間に線形素子としての抵抗が接続され、前記演算増幅器の非反転入力端にバイアス電圧源が接続された回路であることを特徴とする増幅回路。
【請求項４】
請求項１の増幅回路において、
前記前段側電流電圧変換器は、演算増幅器の反転入力端と出力端との間に３極管領域で動作する第１のＭＯＳトランジスタのドレイン・ソースが接続され、前記演算増幅器の非反転入力端にバイアス電圧源が接続された回路であり、
前記後段側電圧電流変換器は、当該後段側電圧電流変換器の直前の前段側電流電圧変換器の前記演算増幅器の出力端と、前記出力側電流電圧変換器または当該後段側電圧電流変換器の直後の前段側電流電圧変換器の入力端との間に、３極管領域で動作する第２のＭＯＳトランジスタのソース・ドレインが接続された回路であることを特徴とする増幅回路。
【請求項５】
請求項４の増幅回路において、
前記第１および第２のＭＯＳトランジスタが、それぞれＮＭＯＳトランジスタであることを特徴とする増幅回路。
【請求項６】
請求項４の増幅回路において、
前記第１および第２のＭＯＳトランジスタが、それぞれＰＭＯＳトランジスタであることを特徴とする増幅回路。
【請求項７】
請求項４の増幅回路において、
前記第１または第２のＭＯＳトランジスタのゲートに印加される電圧が制御されることによって、利得が変えられることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波増幅回路や可変利得増幅回路などとして用いる増幅回路に関する。
【背景技術】
【０００２】
可変利得増幅回路として、特許文献１（特開２００３−２１８６５０号公報：可変ゲインアンプおよびフィルタ回路）には、図１２に示すような増幅回路が示されている。
【０００３】
図１２の増幅回路は、入力端Ｎ３，Ｎ４に供給される差動入力電圧Ｖｉｎ＋，Ｖｉｎ−が、電圧電流変換器１００によって電流に変換され、さらに、その電流が、抵抗Ｒ８〜Ｒ１４およびスイッチ素子ＳＷ１〜ＳＷ６からなる電流電圧変換器によって電圧に変換されて、差動出力電圧Ｖ１＋，Ｖ１−として出力端Ｎ１１，Ｎ１２に得られるとともに、別の差動出力電圧Ｖ２＋，Ｖ２−として出力端Ｎ２１，Ｎ２２に得られる。
【０００４】
電圧電流変換器１００は、例えば、ＮＭＯＳトランジスタ１０３および１０１のドレイン・ソースが直列に接続され、ＮＭＯＳトランジスタ１０４および１０２のドレイン・ソースが直列に接続されて構成され、ＮＭＯＳトランジスタ１０１，１０２のゲートに入力電圧Ｖｉｎ＋，Ｖｉｎ−が供給され、ＮＭＯＳトランジスタ１０３，１０４のゲートにバイアス電圧Ｖｂが供給される。
【０００５】
電流源１１３は、ＮＭＯＳトランジスタ１０３，１０１にバイアス電流を供給するものであり、電流源１１５は、ＮＭＯＳトランジスタ１０４，１０２にバイアス電流を供給するものである。
【０００６】
抵抗Ｒ８〜Ｒ１４は、出力端Ｎ１２（Ｎ０２）と出力端Ｎ１１（Ｎ０１）との間に直列に接続され、抵抗Ｒ８，Ｒ９の接続点Ｎ１０１、抵抗Ｒ９，Ｒ１０の接続点Ｎ１０２、抵抗Ｒ１０，Ｒ１１の接続点Ｎ１０３が、それぞれスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３を介して出力端Ｎ２２に接続され、抵抗Ｒ１１，Ｒ１２の接続点Ｎ１０４、抵抗Ｒ１２，Ｒ１３の接続点Ｎ１０５、抵抗Ｒ１３，Ｒ１４の接続点Ｎ１０６が、それぞれスイッチ素子ＳＷ４，ＳＷ５，ＳＷ６を介して出力端Ｎ２１に接続される。
【０００７】
したがって、出力端Ｎ１１，Ｎ１２に得られる出力電圧Ｖ１＋，Ｖ１−を取り出す場合には、スイッチ素子ＳＷ１〜ＳＷ６のオンオフに関係なく、この増幅回路のゲインは一定であり、出力端Ｎ２１，Ｎ２２に得られる出力電圧Ｖ２＋，Ｖ２−を取り出す場合には、スイッチ素子ＳＷ１〜ＳＷ６のオンオフに応じて、増幅回路のゲインが変化する。
【０００８】
スイッチ素子ＳＷ１，ＳＷ６は制御信号Ｓ１によって、スイッチ素子ＳＷ２，ＳＷ５は制御信号Ｓ２によって、スイッチ素子ＳＷ３，ＳＷ４は制御信号Ｓ３によって、それぞれオンオフ制御される。実際上、スイッチ素子ＳＷ１〜ＳＷ６は、ＭＯＳトランジスタによって形成される。
【０００９】
また、可変利得増幅回路として、特許文献２（特開２００３−１６８９３８号公報：可変利得型差動増幅回路および乗算回路）には、図１３に示すような増幅回路が示されている。
【００１０】
図１３の増幅回路では、ＮＰＮトランジスタ２０１，２０２のエミッタＮ１，Ｎ２間に、ＮＭＯＳトランジスタ２０７および２０８のドレイン・ソースが直列に接続され、ＮＭＯＳトランジスタ２０７，２０８の接続点Ｎ３と接地点との間に、ＮＭＯＳトランジスタ２０９のドレイン・ソースが接続される。
【００１１】
ＮＭＯＳトランジスタ２０７，２０８のゲートには、それぞれ制御端子ＮＧ１からの制御電圧ＡＧＣ１が抵抗２１１，２１２を介して供給され、ＮＭＯＳトランジスタ２０９のゲートには、制御端子ＮＧ２からの制御電圧ＡＧＣ２が抵抗２１３を介して供給される。制御電圧ＡＧＣ１，ＡＧＣ２は、互いに相補的に変化するものである。
【００１２】
ＮＰＮトランジスタ２０１，２０２のコレクタ側の抵抗２０３，２０４、およびエミッタ側の抵抗２０５，２０６は、定電流源として機能するもので、電源端子ＮＶＣには、電源電圧Ｖｃｃが得られる。
【００１３】
そして、入力端子Ｎ１１，Ｎ１２からＮＰＮトランジスタ２０１，２０２のベースに、差動入力信号ＲＦｉｎ（＋），ＲＦｉｎ（−）が供給され、ＮＰＮトランジスタ２０１，２０２のコレクタから出力端子Ｎ０１，Ｎ０２に、差動出力信号ＲＦｏｕｔ（−），ＲＦｏｕｔ（＋）が取り出される。
【００１４】
この増幅回路は、微小信号入力時には、制御電圧ＡＧＣ１をハイレベル、制御電圧ＡＧＣ２をローレベルにして、ＮＭＯＳトランジスタ２０７，２０８をオン、ＮＭＯＳトランジスタ２０９をオフにすることによって、ＮＭＯＳトランジスタ２０７，２０８，２０９からなる可変抵抗回路２２０のインピーダンスが低くなって、高利得化および低雑音化が図られ、大信号入力時には、制御電圧ＡＧＣ１をローレベル、制御電圧ＡＧＣ２をハイレベルにして、ＮＭＯＳトランジスタ２０７，２０８をオフ、ＮＭＯＳトランジスタ２０９をオンにすることによって、可変抵抗回路２２０のインピーダンスが高くなって、低歪み化が図られる、というものである。
【００１５】
上に挙げた先行技術文献は、以下の通りである。
【特許文献１】特開２００３−２１８６５０号公報
【特許文献２】特開２００３−１６８９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、図１２に示した特許文献１に示された増幅回路は、スイッチ素子をオンオフ制御することによって利得を変えるので、利得の変化が離散的・段階的になり、例えば自動利得制御（ＡＧＣ）増幅回路として用いた場合、増幅回路の制御性や安定性が悪く、これを回避して利得の変化を連続的・線形的にしようとすると、抵抗ラダーの本数およびスイッチ素子の個数を著しく増加させなければならず、増幅回路の回路構成が複雑となり、半導体装置上の回路面積が大きくなる。
【００１７】
また、図１３に示した特許文献２に示された増幅回路は、ＭＯＳトランジスタからなる可変抵抗回路のインピーダンスを変えることによって利得を変化させるものであるが、ＭＯＳトランジスタの３極管領域での線形性は非常にクリティカルであるため、ＭＯＳトランジスタの非線形性が現れて、歪みを生じる欠点がある。
【００１８】
そこで、この発明は、ＭＯＳトランジスタなどのアクティブ素子の非線形性に伴う歪みの発生を低減することができるとともに、簡単な回路構成によって利得を連続的・線形的に変化させることができるようにしたものである。
【課題を解決するための手段】
【００１９】
この発明の増幅回路は、線形素子によって入力電圧を出力電流に変換する入力側電圧電流変換器と、線形素子によって入力電流を出力電圧に変換する出力側電流電圧変換器との間に、アクティブ素子によって入力電流を出力電圧に変換する前段側電流電圧変換器とアクティブ素子によって入力電圧を出力電流に変換する後段側電圧電流変換器とが従属接続された中間部変換器が、１段または複数段に渡って従属接続されたものである。
【００２０】
上記の構成の、この発明の増幅回路では、例えば、前段側電流電圧変換器と後段側電圧電流変換器が従属接続された中間部変換器が１段だけ、入力側電圧電流変換器と出力側電流電圧変換器との間に従属接続された場合、増幅回路の入力電圧Ｖｉｎが、入力側電圧電流変換器を構成する抵抗などの線形素子によって電流Ｉ１に変換され、この電流Ｉ１が、前段側電流電圧変換器を構成するＭＯＳトランジスタなどのアクティブ素子によって電圧Ｖｓに変換され、この電圧Ｖｓが、後段側電圧電流変換器を構成するＭＯＳトランジスタなどのアクティブ素子によって電流Ｉ２に変換され、さらに、この電流Ｉ２が、出力側電流電圧変換器を構成する抵抗などの線形素子によって、増幅回路の出力電圧Ｖｏｕｔに変換される。
【００２１】
この場合、前段側電流電圧変換器を構成するアクティブ素子による電流電圧変換に伴う歪み成分と、後段側電圧電流変換器を構成するアクティブ素子による電圧電流変換に伴う歪み成分とが、互いに相殺されるので、低歪みの増幅回路が実現される。
【００２２】
また、それぞれ前段側電流電圧変換器および後段側電圧電流変換器を構成するアクティブ素子の制御電極に印加される電圧を制御するなどにより、前段側電流電圧変換器における電流電圧変換および後段側電圧電流変換器における電圧電流変換の変換係数を変えることによって、増幅回路の利得を連続的・線形的に変化させることができる。
【００２３】
前段側電流電圧変換器と後段側電圧電流変換器が従属接続された中間部変換器が複数段に渡って、入力側電圧電流変換器と出力側電流電圧変換器との間に従属接続された場合も、同様である。
【発明の効果】
【００２４】
以上のように、この発明によれば、低歪みの増幅回路を実現することができるとともに、簡単な回路構成によって利得を連続的・線形的に変化させることができる。
【発明を実施するための最良の形態】
【００２５】
［１．第１の実施形態（中間部変換器が１段）：図１〜図１０］
第１の実施形態として、入力側電圧電流変換器と出力側電流電圧変換器との間に中間部変換器を１段、従属接続する場合を示す。
【００２６】
（１−１．基本的な例：図１および図２）
図１に、中間部変換器を１段、従属接続する場合の、基本的な例を示す。
【００２７】
この例の増幅回路１では、入力側電圧電流変換器１０、前段側電流電圧変換器２０、後段側電圧電流変換器３０、および出力側電流電圧変換器４０が、この順序で従属接続される。
【００２８】
入力側電圧電流変換器１０は、線形素子によって、信号電圧源２からの増幅回路の入力電圧Ｖｉｎを、電流Ｉ１に変換するものである。したがって、その線形素子のインピーダンスをＺ１とすると、電流Ｉ１は、図２の式（１）で表される。
【００２９】
前段側電流電圧変換器２０は、アクティブ素子によって、この入力側電圧電流変換器１０の出力電流、すなわち前段側電流電圧変換器２０の入力電流Ｉ１を、電圧Ｖｓに変換するものである。したがって、そのアクティブ素子のアドミタンスをＹ１とすると、電圧Ｖｓは、図２の式（２）で表される。
【００３０】
後段側電圧電流変換器３０は、アクティブ素子によって、この前段側電流電圧変換器２０の出力電圧、すなわち後段側電圧電流変換器３０の入力電圧Ｖｓを、電流Ｉ２に変換するものである。したがって、そのアクティブ素子のアドミタンスをＹ２とすると、電流Ｉ２は、図２の式（３）で表される。
【００３１】
出力側電流電圧変換器４０は、線形素子によって、この後段側電圧電流変換器３０の出力電流、すなわち出力側電流電圧変換器４０の入力電流Ｉ２を、増幅回路１の出力電圧Ｖｏｕｔに変換するものである。したがって、その線形素子のインピーダンスをＺ２とすると、出力電圧Ｖｏｕｔは、図２の式（４）で表される。
【００３２】
したがって、増幅回路１の利得Ｇは、図２の式（５）で表されるように、インピーダンスＺ１，Ｚ２の比（Ｚ２／Ｚ１）と、アドミタンスＹ１，Ｙ２の比（Ｙ２／Ｙ１）との積で決まるものとなる。
【００３３】
この場合、前段側電流電圧変換器２０を構成するアクティブ素子による電流電圧変換に伴う歪み成分と、後段側電圧電流変換器３０を構成するアクティブ素子による電圧電流変換に伴う歪み成分とが、互いに相殺されるので、増幅回路１は低歪みのものとなる。
【００３４】
また、それぞれ前段側電流電圧変換器２０および後段側電圧電流変換器３０を構成するアクティブ素子の制御電極に印加される電圧を制御するなどにより、アドミタンス比（Ｙ２／Ｙ１）を変えることによって、利得Ｇを連続的・線形的に変化させることができる。
【００３５】
（１−２．利得が固定の場合の具体例：図３〜図５）
図３に、上記の利得Ｇが固定（一定）の場合の具体例を示す。
【００３６】
この例では、入力側電圧電流変換器１０は、抵抗１１によって構成される。すなわち、抵抗１１の一端が、信号電圧源２に接続され、抵抗１１の他端が、次段の前段側電流電圧変換器２０の入力端（後述の演算増幅器２１の反転入力端）に接続される。
【００３７】
前段側電流電圧変換器２０は、演算増幅器２１を有し、ＮＭＯＳトランジスタ２２のドレインが、演算増幅器２１の反転入力端に接続され、ＮＭＯＳトランジスタ２２のソースが、演算増幅器２１の出力端に接続され、ＮＭＯＳトランジスタ２２のゲートに、電圧源２３から電圧Ｖｇ１が印加され、演算増幅器２１の非反転入力端に、電圧源２４からバイアス電圧が印加される構成とされる。ただし、ＮＭＯＳトランジスタ２２は、３極管領域で動作するものとされる。
【００３８】
後段側電圧電流変換器３０は、ＮＭＯＳトランジスタ３２のソースが、前段側電流電圧変換器２０の出力端である、演算増幅器２１の出力端（ＮＭＯＳトランジスタ２２のソース）に接続され、ＮＭＯＳトランジスタ３２のドレインが、次段の出力側電流電圧変換器４０の入力端（後述の演算増幅器４１の反転入力端）に接続され、ＮＭＯＳトランジスタ３２のゲートに、電圧源３３から電圧Ｖｇ２が印加される構成とされる。ただし、ＮＭＯＳトランジスタ３２は、ＮＭＯＳトランジスタ２２と同様に３極管領域で動作するものとされる。
【００３９】
出力側電流電圧変換器４０は、演算増幅器４１を有し、抵抗４２の一端が、演算増幅器４１の反転入力端に接続され、抵抗４２の他端が、演算増幅器４１の出力端に接続され、演算増幅器４１の非反転入力端に、電圧源４３からバイアス電圧が印加される構成とされる。
【００４０】
３極管領域で動作するＭＯＳトランジスタ（ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ）に流れる電流Ｉｄは、ＭＯＳトランジスタのドレイン電流係数をＭ、しきい値電圧をＶｔｈ、ゲート・ソース間電圧をＶｇｓ、ドレイン・ソース間電圧をＶｄｓとすると、図４の式（１１）で表される。
【００４１】
また、このときのＭＯＳトランジスタのトランスコンダクタンスｇｍは、電流Ｉｄを電圧Ｖｄｓで微分したものであり、図４の式（１２）で表される。
【００４２】
ここで、Ｖｇｓ＞＞Ｖｄｓ（ＶｇｓがＶｄｓに比べて十分に大きい）とすると、式（１２）で表されるトランスコンダクタンスｇｍは、図４の式（１３）で表されるように、Ｍ（Ｖｇｓ−Ｖｔｈ）と等しいとみなすことができ、ＭＯＳトランジスタのドレイン・ソース間抵抗Ｒｄｓは、図４の式（１４）で表されるようになる。
【００４３】
一般的にＭＯＳトランジスタは、小信号入力時においては線形素子として考えられているが、それは、このようにＶｇｓ＞＞Ｖｄｓという関係が成立し、トランスコンダクタンスｇｍおよびドレイン・ソース間抵抗Ｒｄｓが式（１３）および式（１４）で表されるからである。
【００４４】
しかし、大信号入力時においては、ドレイン・ソース間電圧Ｖｄｓの変動が大きく、必ずしもＶｇｓ＞＞Ｖｄｓとはならず、そのため歪み成分が生じる。
【００４５】
そこで、図３の例において、Ｖｇｓ＞＞Ｖｄｓという条件を仮定しないで、増幅回路１の利得Ｇがどうなるかを考察する。
【００４６】
入力電圧Ｖｉｎが増幅回路１に印加されると、ＮＭＯＳトランジスタ２２のドレイン・ソース間には、図４の式（１１）および式（１２）を満足するような電圧Ｖｄｓが発生し、ＮＭＯＳトランジスタ２２および３２のソース電位（前段側電流電圧変換器２０の出力電圧、すなわち後段側電圧電流変換器３０の入力電圧）をＶｓとし、抵抗１１の抵抗値をＲ１、抵抗４２の抵抗値をＲ２、ＮＭＯＳトランジスタ２２のトランスコンダクタンスをｇｍ１、ドレイン電流係数をＭ１、ＮＭＯＳトランジスタ３２のトランスコンダクタンスをｇｍ２、ドレイン電流係数をＭ２とすると、ＮＭＯＳトランジスタ２２には、図５の式（２１）で表される電流Ｉｄ１が流れる。
【００４７】
また、出力側電流電圧変換器４０を構成する演算増幅器４１の反転入力端は、前段側電流電圧変換器２０を構成する演算増幅器２１の反転入力端と同電位であり、同時に、ＮＭＯＳトランジスタ２２および３２のソースは、演算増幅器２１の出力端に接続されていて同じ電位Ｖｓとなるので、ＮＭＯＳトランジスタ２２および３２の各電極（ドレイン、ゲート、ソース）は、すべて同じバイアス条件である。
【００４８】
したがって、ＮＭＯＳトランジスタ３２に流れる電流Ｉｄ２は、図５の式（２２）で表されるものとなり、ＮＭＯＳトランジスタ３２のドレイン電流係数Ｍ２がＮＭＯＳトランジスタ２２のドレイン電流係数Ｍ１のｋ倍であるとし、かつＶｇ１＝Ｖｇ２とすると、式（２１）および式（２２）から、ＮＭＯＳトランジスタ３２に流れる電流Ｉｄ２は、図５の式（２３）で表されるものとなる。
【００４９】
したがって、この例の増幅回路１の出力電圧Ｖｏｕｔおよび利得Ｇは、図５の式（２４）および式（２５）で表されるものとなり、利得Ｇは、抵抗値Ｒ１，Ｒ２の比（Ｒ２／Ｒ１）と、ＮＭＯＳトランジスタ２２，３２のドレイン電流係数Ｍ１，Ｍ２の比（Ｍ２／Ｍ１）、すなわちＮＭＯＳトランジスタ２２，３２のサイズ比との積で決まるものとなる。
【００５０】
しかも、図５の式（２１）〜（２５）は、上記のＶｇｓ＞＞Ｖｄｓという条件を仮定しないで導き出されるものであり、この例の増幅回路１では、小信号入力時に限らず、通常の振幅の信号の入力時にも、歪みのない増幅を行うことができる。
【００５１】
なお、図３の例は、ＮＭＯＳトランジスタ２２および３２を用いる場合であるが、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることもできる。
【００５２】
（１−３．利得を変化させる場合の具体例：図６〜図１０）
この発明の増幅回路は、可変利得増幅回路として構成することもできる。
【００５３】
図６に、その場合の具体例を示す。この例では、図３の例において、ＮＭＯＳトランジスタ２２および３２のゲートに、それぞれ、電圧源２３および３３の代わりに、可変電圧源２５および３５が接続される。図３の例と同様に、ＮＭＯＳトランジスタ２２および３２は、それぞれ３極管領域で動作するものとされる。
【００５４】
この例の増幅回路１は、ＮＭＯＳトランジスタ２２および３２のドレイン・ソースを、それぞれ抵抗値がＲｄｓ１およびＲｄｓ２の抵抗で表すと、図７に示すようになる。
【００５５】
したがって、この例の増幅回路１の利得Ｇは、図８の式（３１）で表されるものとなり、さらに図８の式（３２）で表されるものとなる。
【００５６】
ただし、ＮＭＯＳトランジスタ２２および３２が３極管領域にあることから、電圧Ｖｇ１および電圧Ｖｇ２は、図８の式（３３）、式（３４）、式（３５）および式（３６）の条件を満足する必要がある。
【００５７】
さらに、式（３２）を場合分けすると、
（ａ）Ｖｇ２−Ｖｓ−Ｖｔｈ＞Ｖｇ１−Ｖｓ−Ｖｔｈの場合には、Ｖｇ２＞Ｖｇ１であるから、利得Ｇは１より大きくなり、
（ｂ）Ｖｇ１−Ｖｓ−Ｖｔｈ＞Ｖｇ２−Ｖｓ−Ｖｔｈの場合には、Ｖｇ１＞Ｖｇ２であるから、利得Ｇは１より小さくなる。
【００５８】
電圧Ｖｇ１を固定し、電圧Ｖｇ２を変化させた場合をみると、図８の式（３７）に示すようにＶｇ２−Ｖｇ１＝ΔＶｇ１とすると、式（３２）は、図８の式（３８）のようになる。
【００５９】
式（３８）から、図９に示すように、利得Ｇは、ΔＶｇ１の１次関数として表現される。この場合、図１０の式（４１）から、式（４２）が成立し、したがって式（４３）および式（４４）が成立するので、ΔＶｇ１のとりうる最小値は、−（Ｖｇ１−Ｖｓ−Ｖｔｈ）となり、そのときの利得Ｇは、ｋ（Ｒ２／Ｒ１）となる。
【００６０】
以上のように、図６の例の増幅回路１は、ＮＭＯＳトランジスタ２２または３２のゲート電位を変えることによって、利得Ｇを連続的・線形的に変化させることができる。
【００６１】
なお、図６の例は、ＮＭＯＳトランジスタ２２および３２を用いる場合であるが、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることもでき、その場合でも、ＰＭＯＳトランジスタのゲート電位を変えることによって、増幅回路の利得を連続的・線形的に変化させることができる。
【００６２】
［２．第２の実施形態（中間部変換器が複数段）：図１１］
入力側電圧電流変換器と出力側電流電圧変換器との間に、前段側電流電圧変換器と後段側電圧電流変換器が従属接続された中間部変換器を、複数段に渡って従属接続することもできる。
【００６３】
図１１に、入力側電圧電流変換器と出力側電流電圧変換器との間に、中間部変換器を２段に渡って従属接続する場合を示す。
【００６４】
この例の増幅回路５では、入力側電圧電流変換器１０、前段側電流電圧変換器２７、後段側電圧電流変換器３７、前段側電流電圧変換器２８、後段側電圧電流変換器３８、および出力側電流電圧変換器４０が、この順序で従属接続される。前段側電流電圧変換器２７および後段側電圧電流変換器３７は、１段目の中間部変換器５１を構成し、前段側電流電圧変換器２８および後段側電圧電流変換器３８は、２段目の中間部変換器５２を構成するものである。
【００６５】
具体例としては、図３または図６の例と同様に、入力側電圧電流変換器１０は抵抗によって、前段側電流電圧変換器２７および２８は、それぞれ演算増幅器とＭＯＳトランジスタによって、後段側電圧電流変換器３７および３８は、それぞれＭＯＳトランジスタによって、出力側電流電圧変換器４０は演算増幅器と抵抗によって、それぞれ形成することができる。
【００６６】
入力側電圧電流変換器１０と同じ電圧電流変換器、前段側電流電圧変換器、後段側電圧電流変換器、および出力側電流電圧変換器４０と同じ電流電圧変換器からなる増幅回路全体を、複数段に渡って従属接続することも可能であるが、その場合には、段間の線形性を保つ必要がある。
【００６７】
これに対して、図１１の例のように、入力側電圧電流変換器１０と出力側電流電圧変換器４０との間に、前段側電流電圧変換器と後段側電圧電流変換器からなる中間部変換器を複数段に渡って従属接続する場合には、図５の式（２５）または図８の式（３２）で示したように、１段の中間部変換器内の前段側電流電圧変換器と後段側電圧電流変換器の間で歪み成分が相殺されるので、線形性を保ったまま出力することができるとともに、入力側電圧電流変換器および出力側電流電圧変換器は、それぞれ入力部および出力部に１段存在すればよいので、増幅回路全体の素子数を減らすことができ、消費電力も低減することができる。
【図面の簡単な説明】
【００６８】
【図１】この発明の増幅回路の一例を示す図である。
【図２】図１の増幅回路の動作の説明に供する式を示す図である。
【図３】この発明の増幅回路の一例を示す図である。
【図４】図３の増幅回路の動作の説明に供する式を示す図である。
【図５】図３の増幅回路の動作の説明に供する式を示す図である。
【図６】この発明の増幅回路の一例を示す図である。
【図７】図６の増幅回路の等価的な回路を示す図である。
【図８】図６の増幅回路の動作の説明に供する式を示す図である。
【図９】図６の増幅回路の利得制御特性を示す図である。
【図１０】図６の増幅回路の動作の説明に供する式を示す図である。
【図１１】この発明の増幅回路の一例を示す図である。
【図１２】特許文献１に示された増幅回路を示す図である。
【図１３】特許文献２に示された増幅回路を示す図である。
【符号の説明】
【００６９】
主要部については図中に全て記述したので、ここでは省略する。
【図１】
2006157137.tif 000003
【図２】
2006157137.tif 000004
【図３】
2006157137.tif 000005
【図４】
2006157137.tif 000006
【図５】
2006157137.tif 000007
【図６】
2006157137.tif 000008
【図７】
2006157137.tif 000009
【図８】
2006157137.tif 000010
【図９】
2006157137.tif 000011
【図１０】
2006157137.tif 000012
【図１１】
2006157137.tif 000013
【図１２】
2006157137.tif 000014
【図１３】
2006157137.tif 000015