(57)【要約】【課題】  ＨＳＧ形成時の下部電極の破れや、ＨＳＧ形成後のウェット処理によるＨＳＧの剥がれを抑制しつつ、下部電極の膜厚を薄くすることが可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】  シリンダ層間膜１０６に設けたシリンダホール１０７内に、第１のシリコン層１０８ａ、シリコンリッチな酸化膜１０及び第２のシリコン層を積層した後、シリコンリッチな酸化膜１０をストッパとして第２のシリコン層に対しＨＳＧ化処理を行うことにより、シリコンリッチな酸化膜１０の表面に複数のＨＳＧ１０８ｃを形成する。【選択図】          図７
2006261258.tif 000002
【特許請求の範囲】
【請求項１】
第１のシリコン層と、前記第１のシリコン層の表面に設けられたシリコンリッチな酸化膜と、前記シリコンリッチな酸化膜の表面に接して設けられ、複数の半球状グレイン（ＨＳＧ）が形成された第２のシリコン層とを備える下部電極を含むキャパシタを有することを特徴とする半導体装置。
【請求項２】
前記シリコンリッチな酸化膜の酸素濃度が１×１０２１〜１×１０２２ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコンリッチな酸化膜の膜厚が０．５〜１．５ｎｍであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のシリコン層の膜厚が１０〜１８ｎｍであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のシリコン層が、不純物を低濃度に含む第１ドープ層と、前記第１ドープ層よりも不純物を高濃度に含み前記第１ドープ層上に設けられた第２ドープ層を含んでいることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板上に、第１のアモルファスシリコン層を形成する第１のステップと、
前記第１のアモルファスシリコン層上にシリコンリッチな酸化膜を形成する第２のステップと、
前記シリコンリッチな酸化膜上に第２のアモルファスシリコン層を形成する第３のステップと、
前記シリコンリッチな酸化膜をストッパとして前記第２のアモルファスシリコン層に対しＨＳＧ化処理を行う第４のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１乃至第４のステップを同一反応室内で連続的に行うこと特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シリコンリッチな酸化膜の酸素濃度が１×１０２１〜１×１０２２ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記シリコンリッチな酸化膜の膜厚が０．５〜１．５ｎｍであることを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記シリコンリッチな酸化膜を、５２０〜５４０℃、２５〜１２０Ｐａの酸素ガス又は不活性ガスと酸素ガスの混合ガス雰囲気において形成することを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記混合ガスに含まれる前記酸素ガスの濃度が１〜５％であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のアモルファスシリコン層の膜厚が１０〜１８ｎｍであることを特徴とする請求項６乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第１のアモルファスシリコン層が、不純物を低濃度に含む第１ドープ層と、前記第１ドープ層よりも不純物を高濃度に含み前記第１ドープ層上に設けられた第２ドープ層を含んでいることを特徴とする請求項６乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第２のアモルファスシリコン層が不純物を実質的に含まないことを特徴とする請求項６乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第２のアモルファスシリコン層の膜厚が５〜２５ｎｍであることを特徴とする請求項６乃至１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、下部電極の表面がＨＳＧ化されたキャパシタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、微細化が進み、例えばＤＲＡＭ（Dynamic Random Access Memory）においては、１Ｇｂｉｔの大容量メモリが実用化されている。ＤＲＡＭメモリセル部の基本構造は、１つのゲートトランジスタと１つのキャパシタから構成されている。ゲートトランジスタを形成する拡散層の１つはビット線に、他の拡散層はキャパシタの下部電極にそれぞれ接続されている。
【０００３】
半導体装置におけるキャパシタには、円筒状シリンダ型、王冠型等があり、限られた占有面積の中で必要な蓄積容量を得るために、キャパシタ電極の表面積を拡大するさまざまな手法が採られている。シリコン膜で形成されたキャパシタの下部電極表面に複数の半球状のグレイン（ＨＳＧ：Hemi Spherical Grain）を成長させる方法（ＨＳＧ化処理）もその一つである。
【０００４】
以下、従来のＨＳＧ化処理方法について説明する。
【０００５】
図１４に、ＨＳＧ化されたキャパシタの下部電極とその周辺の構造を示す略断面図を示す。図１４に示すように、半導体基板２００上に形成された素子分離絶縁膜２０１、ゲート電極２０２及び半導体基板２００に形成された拡散層２０３を覆う層間絶縁膜２０４に、拡散層２０３に接続するコンタクトプラグ２０５が形成されている。その上に、シリンダ型キャパシタを形成するためのシリコン酸化膜からなるシリンダ層間膜２０６が形成され、コンタクトプラグ２０５上にキャパシタの下部電極の型となるシリンダホール２０７が形成され、表面がＨＳＧ化されたキャパシタの下部電極２０８がシリンダホール２０７の内壁に形成されている。
【０００６】
図１５（ａ）〜（ｃ）は、図１４のＢ部に相当する部分拡大図であり、下部電極のＨＳＧ化処理を工程順に示している。
【０００７】
まず、図１５（ａ）に示すように、シリンダ層間膜２０６上に、下地電極となる高濃度に不純物がドープされたアモルファスシリコン層（ドープ層）２０８ａと、ＨＳＧ化される膜となるノンドープのアモルファスシリコン層（ノンドープ層）２０８ｂを積層する。
【０００８】
次に、図１５（ｂ）に示すように、ノンドープ層２０８ｂの表面に複数の結晶核２０９を形成する。
【０００９】
その後、不活性雰囲気中においてアニールを行うことにより、結晶核２０９が近傍のノンドープ層２０８ｂのシリコンを消費して成長し、図１５（ｃ）に示すように、直径数十ｎｍの半球状又はマッシュルーム状のシリコンのグレイン（ＨＳＧ）２０８ｃが形成される。
【００１０】
ＨＳＧの成長速度は、シリコン原子のマイグレーションに律速されており、ノンドープ層ではドープ層よりもマイグレーションし易いため、ＨＳＧの成長速度はドープ層よりも速くなる。そこで、従来のＨＳＧ化処理においては、ノンドープ層２０８ｂの下に高濃度のドープ層２０８ａを設け、ノンドープ層２０８ｂで急速に成長したＨＳＧの成長速度をドープ層２０８ａで減速させ、所望の大きさでＨＳＧの成長が止まるようにしている。すなわち、ドープ層２０８ａをＨＳＧ化のストッパとして機能させている（特許文献１及び２参照）。
【００１１】
このようにして、下部電極の表面をＨＳＧ化することにより、蓄積容量を増加させることができる。
【００１２】
しかしながら、さらなる微細化に伴い、図１４に示すシリンダホール２０７の孔径を縮小化する必要が生じてきた。孔径が縮小されたシリンダホール２０７において、必要な蓄積電荷容量を確保するためには、下部電極２０８の厚さを薄くして、下部電極の表面積を大きくする必要がある。
【００１３】
しかし、ＨＳＧ２０８ｃの大きさは、ノンドープ層２０８ｂの膜厚に依存するため、ノンドープ層２０８ｂは、所望の蓄積容量を得るために必要な膜厚よりも薄くすることはできない。
【００１４】
そこで、ドープ層２０８ａの膜厚を薄くすることにより、下部電極２０８のトータルの膜厚を薄くする方法が採られており、例えば、従来２０ｎｍ以上あったドープ層２０８ａの膜厚を、２０ｎｍよりも薄く、例えば１５ｎｍ程度まで薄くする試みがなされている。しかしながら、ドープ層２０８ａの膜厚を薄くすると、ＨＳＧ化処理のストッパとしての機能が不十分となり、ＨＳＧ成長時にドープ層（下地電極）２０８ａに破れが起こる問題が顕在化し始めた。特に、ＨＳＧの根元の近傍付近には、図１６（ａ）に示すように、局所的な破れＸが発生し易く、そこだけ下地電極２０８ａが無くなってしまう。破れた部分にはその下のシリンダ層間膜２０６が露出するため、その後の容量絶縁膜形成前のウェット処理（フッ酸処理等）において、図１６（ｂ）に示すように、ウェット処理耐性の低いシリコン酸化膜からなるシリンダ層間膜２０６がエッチングされて穴Ｙが形成されてしまう。このように形成された穴Ｙは、図１６（ｃ）に示すように容量絶縁膜２１０で良好な被覆ができず、そこがウィークスポットとなってリーク電流が増加し易くなり、キャパシタの信頼性を著しく劣化させることとなる。
【００１５】
従って、従来の方法では、ＨＳＧのサイズに応じたノンドープ層２０８ｂの膜厚と、ＨＳＧ化処理のストッパとしての機能を果たすために十分なドープ層２０８ａの膜厚が必要であり、下部電極の薄膜化が困難であった。
【００１６】
この対策として、本発明者らは、ドープ層２０８ａを形成後、過酸化水素水（Ｈ２Ｏ２）によりドープ層２０８ａの表面に薄いケミカルオキサイドを形成してからノンドープ層２０８ｂを形成し、このケミカルオキサイドをＨＳＧ成長時のストッパとする方法を考案した。しかしながら、このケミカルオキサイドは、ＨＳＧ形成のストッパとしての効果は良好であったものの、副作用として、ＨＳＧの形成後、容量絶縁膜形成前のウェット処理（フッ酸処理等）で、ケミカルオキサイドがエッチングされることによりＨＳＧの剥がれ（リフトオフ）が発生し、リフトオフしたＨＳＧによって下部電極間のショートを引き起こすという問題が発生した。
【特許文献１】特開平１１−２１４６６１号公報
【特許文献２】特開平１１−１５０２４９号公報
【特許文献３】特開平１１−１４５３８９号公報
【特許文献４】特開平９−２９８２７８号公報
【特許文献５】特開２００３−４５９９９号公報
【特許文献６】特開平１０−３４１００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、ＨＳＧ形成時の下部電極の破れや、ＨＳＧ形成後のウェット処理によるＨＳＧの剥がれを抑制しつつ、下部電極の膜厚を薄くすることが可能な半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明による半導体装置は、第１のシリコン層と、前記第１のシリコン層の表面に設けられたシリコンリッチな酸化膜と、前記シリコンリッチな酸化膜の表面に接して設けられ、複数の半球状グレイン（ＨＳＧ）が形成された第２のシリコン層とを備える下部電極を含むキャパシタを有することを特徴とする。
【００１９】
また、本発明による半導体装置の製造方法は、半導体基板上に、第１のアモルファスシリコン層を形成する第１のステップと、前記第１のアモルファスシリコン層上にシリコンリッチな酸化膜を形成する第２のステップと、前記シリコンリッチな酸化膜上に第２のアモルファスシリコン層を形成する第３のステップと、前記シリコンリッチな酸化膜をストッパとして前記第２のアモルファスシリコン層に対しＨＳＧ化処理を行う第４のステップとを備えることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、シリコンリッチな酸化膜をＨＳＧ化のストッパとして用いるため、ＨＳＧの成長をシリコンリッチな酸化膜で確実に停止させることができる。これにより、下部電極の下地電極となる第１のシリコン層（第１のアモルファスシリコン層）の膜厚を薄くしても、第１のシリコン層に穴が開くことを防止できる。さらに、シリコンリッチな酸化膜は、シリコン酸化膜と異なり、ウェット処理に用いるフッ酸等の薬液に対する耐性が高いため、ウェット処理においてエッチングされることはほとんどなく、これにより、ＨＳＧが剥がれることを防止し、下部電極間のショートを抑制することができる。この結果、十分な蓄積容量と高い信頼性を備えたキャパシタを、高い歩留りで得ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００２２】
図１乃至図３、図５乃至図７及び図９は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す部分断面図である。尚、本実施形態は、本発明の対象を、シリンダ型キャパシタを備えたＤＲＡＭとした例を示している。
【００２３】
まず、図１に示すように、半導体基板１００上に既存のＬＯＣＯＳ（Local Oxidation of Silicon）技術やＳＴＩ（Shallow Trench Isolation）技術等を使って、素子分離領域１０１を形成し、素子領域にゲートトランジスタのゲート電極１０２及び拡散層１０３を形成する。次に、層間絶縁膜１０４を形成した後、拡散層１０３に接続するコンタクトプラグ１０５を形成する。次に、エッチングストッパ膜１１６及びシリンダ型キャパシタを形成するためのシリンダ層間膜１０６をこの順で形成する。シリンダ層間膜１０６は、シリコン酸化膜で形成される。
【００２４】
次に、図２に示すように、図示しないマスクを用い、エッチングストッパ膜１１６をストッパとしてシリンダ層間膜１０６をエッチングして開口を形成する。その後、開口底部に残存したエッチングストッパ膜１１６を除去して、コンタクトプラグ１０５の上部を露出させ、キャパシタの下部電極の型となるシリンダホール１０７を形成する。
【００２５】
次に、図３に示すように、シリンダホール１０７内及びシリンダ層間膜１０６上に、キャパシタの下部電極の下地電極となる不純物がドープされたアモルファスシリコン層（ドープ層）１０８ａ、ＨＳＧ成長のストッパとなるシリコンリッチな酸化膜１０、後にＨＳＧ化されるノンドープのアモルファスシリコン層（ノンドープ層）１０８ｂをこの順に形成する。
【００２６】
ドープ層１０８ａの膜厚は１０〜１８ｎｍに設定することが好ましい。上述のとおり、従来はドープ層１０８ａに相当する膜（図１５のドープ層２０８ａ）の膜厚が２０ｎｍ以上であることから、従来に比べてかなり薄く設定されているのが分かる。本発明においてドープ層１０８ａの膜厚を１０ｎｍ未満に設定しても構わないが、製造上のマージンなどを考慮すれば、１０ｎｍ以上の膜厚を確保することが望ましい。
【００２７】
シリコンリッチな酸化膜１０の膜厚は、０．５〜１．５ｎｍに設定することが好ましい。これは、ドープ層１０８ａとノンドープ層１０８ｂとの間の十分な導電性を確保しつつ、シリコンリッチな酸化膜１０をＨＳＧ成長のストッパとして有効に機能させるためである。つまり、シリコンリッチな酸化膜１０の膜厚が０．５ｎｍ未満であると、ＨＳＧ成長のストッパとしての機能が不十分となるおそれがあり、シリコンリッチな酸化膜１０の膜厚が１．５ｎｍ超であると、ドープ層１０８ａとノンドープ層１０８ｂとの間の導電性が不十分となるおそれがあるからである。シリコンリッチな酸化膜１０の膜厚を上記の範囲に設定すれば、このような問題が生じることはない。
【００２８】
ノンドープ層１０８ｂの膜厚は５〜２５ｎｍに設定することが好ましい。これは、ノンドープ層１０８ｂの膜厚が５ｎｍ未満であると、ＨＳＧはノンドープ層１０８ｂを消費して成長する為、ＨＳＧのサイズが小さくなり、所望の容量が得られなくなってしまい、ノンドープ層１０８ｂの膜厚が２５ｎｍを超えると、シリンダ寸法の制約上、ＨＳＧが大きくなり、シリンダ内を閉塞してしまうおそれがあるからである。
【００２９】
図４に、図３におけるＡ−１部の拡大図を示す。図４に示すように、アモルファスシリコン層１０８ａは、比較的低濃度の低ドープ層１０８ａ−１と高濃度の高ドープ層１０８ａ−２がこの順に積層された構造となっている。その上に、シリコンリッチな酸化膜１０とノンドープ層１０８ｂが順次形成されている。このように、ドープ層１０８ａを比較的低濃度の層と高濃度の層の積層構造とすることにより、単層に比べ、下部電極の下地層となるアモルファスシリコン層１０８ａが後の熱処理により多結晶化した時のグレインサイズが大きくなり、電気低抗を下げる効果がある。もちろん、抵抗が問題ないレベルであれば、単層でもかまわない。
【００３０】
低ドープ層１０８ａ−１、高ドープ層１０８ａ−２、シリコンリッチな酸化膜１０及びノンドープ層１０８ｂは、以下のようにして、同一ＣＶＤ装置内で連続して形成する。
【００３１】
まず、図２に示す状態の半導体基板１００をＬＰ−ＣＶＤ装置の反応室に導入した後、反応室内を真空に排気する。その後、温度を上昇させ、約５２０〜５４０℃の所定温度にて安定したところで、圧力制御用の弁を全開に保ったまま、モノシランガスを約１８００〜２０００ｃｃ／ｍｉｎの流量で流し、約３０〜１２０秒（好ましくは６０秒）の間ガス流量の安定を待つ。
【００３２】
次に、圧力制御用の弁を制御して圧力を上げ、反応室の圧力を約８０〜１２０Ｐａ（好ましくは９０Ｐａ）にする。この状態で、まず、フォスヒィン（ＰＨ３）ガスを、約４７〜４８ｃｃ／ｍｉｎの流量で流し、約１×１０２０ａｔｏｍｓ／ｃｍ３の濃度のアモルファスシリコン層（低ドープ層）１０８ａ−１を約３〜５ｎｍ堆積する。その後、ＰＨ３ガスの流量を約１８０〜１９０ｃｃ／ｍｉｎに上げ、約２×１０２０〜６×１０２０ａｔｏｍｓ／ｃｍ３の濃度のアモルファスシリコン層（高ドープ層）１０８ａ−２を約５〜１５ｎｍ堆積する。このとき、成膜速度は約１．８ｎｍ／ｍｉｎとなる。
【００３３】
次に、反応室からモノシランガス及びＰＨ３ガスを排気する。その後、反応室内の温度を約５２０〜５４０℃に保持した状態で、反応室内の圧力を約２５〜１２０Ｐａとした後、反応室内に、酸素（Ｏ２）ガスをＡｒガス等の不活性ガスで１〜５％に希釈した混合ガスを、流量約２０００ｃｃ／ｍｉｎで約６０〜１００秒で流すことにより、アモルファスシリコン層１０８ａ−２の表面にシリコンリッチな酸化膜１０を形成する。酸素（Ｏ２）ガスの濃度を１〜５％に設定しているのは、酸素（Ｏ２）ガスの濃度が薄すぎると、ＨＳＧ成長のストッパとして有効に機能する膜が形成されないおそれがあるからであり、酸素（Ｏ２）ガスの濃度が濃すぎると、化学量論的なシリコン酸化膜（ＳｉＯ２膜）が形成されてしまうおそれがあるからである。これに対し、上記の条件で形成される酸化膜は、暴露される酸化雰囲気が比較的低温かつ分圧の低い条件であることから、アモルファスシリコン層１０８ａ−２の最表面にしか形成されず、０．５〜１．５ｎｍ程度の非化学量論的な（シリコンリッチな）酸化膜となる。また、その酸素濃度は、約１×１０２１〜１×１０２２ａｔｏｍｓ／ｃｍ３となる。
【００３４】
次に、反応室内のＯ２ガスを反応室から排気した後、再びモノシランガスを約１８００〜２０００ｃｃ／ｍｉｎの流量で流すことにより、ＨＳＧ化層となるノンドープのアモルファスシリコン層（ノンドープ層）１０８ｂを約５〜２５ｎｍ堆積する。
【００３５】
その後、反応室内から反応ガスを排気し、反応室内をＮ２ガスにて大気圧に復帰させた後、図３に示す状態の半導体基板１００を反応室より取り出す。
【００３６】
次に、図５に示すように、シリンダ層間膜１０６上に形成されたアモルファスシリコン層１０８ｂの上にレジストを塗布、露光、現像し、シリンダホール１０７の内部に保護用のレジスト膜１０９を残す。
【００３７】
その後、図６に示すように、露出したシリンダホール内部以外のノンドープ層１０８ｂ，シリコンリッチな酸化膜１０及びドープ層１０８ａを、ドライエッチング技術を用い、エッチバックして除去する。その後、レジスト膜１０９を除去する。
【００３８】
次に、シリンダホール１０７内部に残存させたアモルファスシリコン層１０８ｂ表面の自然酸化膜を除去した後、アモルファスシリコン層１０８ｂに対し、ＨＳＧ化処理を行う。ＨＳＧ化処理は、まず、図６の状態の半導体基板１００を、ＬＰ−ＣＶＤ装置の反応室に導入した後、反応室の温度を５６０〜５８０℃とし、圧力を約０．１〜１．０Ｐａに減圧した後、モノシランガスを約２０〜１００ｃｃ／ｍｉｎの流量で流すことにより、アモルファスシリコン層１０８ｂの表面に結晶核を形成する。その後、モノシランガスを排気して反応室内を不活性雰囲気とし、１Ｐａ以下に減圧した後、アニールを行うことにより、図７に示すように、アモルファスシリコン層１０８ｂをＨＳＧ化させて、シリコンリッチな酸化膜１０上に複数の半球状グレイン（ＨＳＧ）１０８ｃを形成する。
【００３９】
ここで、シリンダホール内のアモルファスシリコンをＨＳＧ化する際、ＨＳＧはノンドープアモルファスシリコン層１０８ｂのシリコン原子を消費して成長するが、図７のＡ−２部を拡大した図８に示すように、シリコンリッチな酸化膜１０まで到達すると、シリコン原子が供給されなくなり、そこで成長が止まる。すなわち、シリコンリッチな酸化膜１０が、ＨＳＧ成長のストッパの役割を果たし、ＨＳＧの成長がその下のアモルファスシリコン層（ドープ層）１０８ａまで達することなく、確実にＨＳＧの成長を止めることができる。従って、ドープ層１０８ａに破れが発生することを防止できる。このように、ＨＳＧのサイズは、シリコンリッチな酸化層１０の上に積んだノンドープ層１０８ｂの厚さで制御することができる。
【００４０】
次に、ＨＳＧ１０８ｃに導電性を持たせるため、ＨＳＧ１０８ｃの少なくとも表面にリンドーピングを行う。なお、ＨＳＧ１０８ｃとドープ層１０８ａとの間には、シリコンリッチな酸化膜１０が存在しているが、非常に薄い（約０．５〜１．５ｎｍ）膜であり、且つ、シリコンリッチであることから、実質的に非導通ではなく、ＨＳＧ１０８ｃとドープ層１０８ａとは電気的な接続が確保される。
【００４１】
その後、容量絶縁膜形成の前処理として、フッ酸等によりウェット処理を行う。このとき、シリコンリッチな酸化膜１０は、シリコン酸化膜（ＳｉＯ２）と異なり、上述のとおり、フッ酸等の薬液に対する耐性が高いため、ウェット処理においてエッチングされることはほとんどなく、これにより、ＨＳＧ１０８ｃが剥がれることを抑制することが可能となる。従って、剥がれたＨＳＧによる他のキャパシタの下部電極とのショートを防ぐことができる。
【００４２】
次に、図９に示すように、ＨＳＧ１０８ｃ及びシリコンリッチな酸化膜１０の表面に容量絶縁膜１１０を形成する。続いて、キャパシタの上部電極１１１を形成することにより、下部電極（ドープ層１０８ａ、シリコンリッチな酸化膜１０及びＨＳＧ１０８ｃ）、容量絶縁膜１１０及び上部電極１１１からなるキャパシタが完成する。
【００４３】
図１０に、図９におけるＡ−３部の拡大図を示す。上述のとおり、ＨＳＧ１０８ｃはシリコンリッチな酸化膜１０の表面に接するように形成されており、その下のドープ層１０８ａには破れ等は生じないため、容量絶縁膜１１０を、ＨＳＧ１０８ｃ及びシリコンリッチな酸化膜１０の表面に略均一に形成することができる。
【００４４】
以上のとおり、本実施形態によれば、シリコンリッチな酸化膜１０が、ノンドープ層１０８ｂをＨＳＧ化する際、ストッパとして確実に機能するため、その下のドープ層１０８ａが侵されることを防止できる。従って、ドープ層１０８ａの厚さを１０〜１８ｎｍ程度まで薄くすることが可能となり、より高い蓄積容量を得ることが可能となる。また、ＨＳＧ１０８ｃの剥がれも防止できるため、下部電極間のショートを防止でき、信頼性の高いキャパシタを得ることができる。
【００４５】
ここで、図１１に、図４の積層膜における酸素（Ｏ）とシリコン（Ｓｉ）の分布を示すＳＩＭＳ分析結果を示す。図１１では、横軸がアモルファスシリコン層１０８ｂの表面からシリンダ層間膜１０６方向への深さ、縦軸が酸素濃度及びシリコンの二次イオン強度を表している。シリコン酸化膜からなるシリンダ層間膜１０６に相当する深さにおいては、シリコンの二次イオン強度よりも酸素の濃度が非常に高くなっており、化学量論的なシリコン酸化膜（ＳｉＯ２膜）を示していることがわかる。これに対し、シリコンリッチな酸化膜１０に相当する深さにおいては、酸素濃度とシリコンの二次イオン強度が化学量論的なシリコン酸化膜（ＳｉＯ２膜）のような関係を示さず、両者の差が非常に小さくなっている。これにより、シリコンリッチな酸化膜１０は、非化学量論的な酸化膜となっていることがわかる。
【００４６】
また、シリコンリッチな酸化膜１０のウェットエッチング耐性を調べるべく、上述のようにして作成したシリコンリッチな酸化膜１０、熱酸化膜及びケミカルオキサイドそれぞれをアモルファスシリコン層で挟むようにして積層した膜の断面を１：１００のDHF（希釈フッ酸）で処理する実験を行った。この結果、シリコンリッチな酸化膜１０は、熱酸化膜及びケミカルオキサイドと比べ、ウェットエッチングレートが１／１０以下であることがわかった。すなわち、シリコンリッチな酸化膜１０は、熱酸化膜やケミカルオキサイドと比べて、ウェットエッチング耐性が高いことが確認された。
【００４７】
次に、本発明の第２の実施形態について説明する。第１の実施形態では、アモルファスシリコン層（ドープ層）１０８ａの形成からアモルファスシリコン層（ノンドープ）層１０８ｂの形成（図３及び４）とＨＳＧ化処理（図７）を別工程で行っていたが、本実施形態では、これらを同一反応室内において連続して行う。
【００４８】
図１２及び図１３は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す部分断面図である。本実施形態による製造工程は、上記第１の実施形態による製造工程の図１乃至図３の工程までは同様であるため重複する説明は省略する。
【００４９】
第１の実施形態と同様にして、図３（及び図４）に示すように、同一のＬＰ−ＣＶＤ装置の反応室内において、連続してアモルファスシリコン層（ドープ層）１０８ａ、シリコンリッチな酸化膜１０及びアモルファスシリコン層（ノンドープ層）１０８ｂを形成した後、そのまま同一反応室内において、反応室の温度を約５６０〜５８０℃とし、圧力を約０．１〜１．０Ｐａに減圧した後、モノシランガスを約２０〜１００ｃｃ／ｍｉｎの流量で流すことにより、アモルファスシリコン層１０８ｂの表面に結晶核を形成する。その後、モノシランガスを排気して反応室内を不活性雰囲気とし、１Ｐａ以下に減圧した後、アニールを行うことにより、図１２に示すように、アモルファスシリコン層１０８ｂをＨＳＧ化させて、シリコンリッチな酸化膜１０上に複数の半球状グレイン（ＨＳＧ）１０８ｃを形成する。
【００５０】
次に、図１２に示す状態の半導体基板を反応室から取り出し、図１３に示すように、ＨＳＧ１０８ｃ上にレジストを塗布、露光、現像し、シリンダホール１０７の内部に保護用のレジスト膜１０９を残す。
【００５１】
その後、露出したシリンダホール１０７内部以外のＨＳＧ１０８ｃ、シリコンリッチな酸化膜１０及びドープ層１０８ａを、ドライエッチング技術を用い、エッチバックして除去し、レジスト膜１０９を除去することにより、図７と同様の構造が得られる。その後は、第１の実施形態と同様にして、容量絶縁膜及び上部電極を形成することにより、キャパシタが完成する。
【００５２】
このように、本実施形態においても、上記第１の実施形態と同様、シリコンリッチな酸化膜１０をＨＳＧ化処理におけるストッパとして用いていることから、第１の実施形態と同様の効果を得ることが可能となる。さらに、第２の実施形態によれば、アモルファスシリコン層１０８ｂの形成後、半導体基板１００反応室から取り出すことなく、連続してＨＳＧ化処理を行うことができる。これにより、反応室からの搬出及び再度の反応室への搬入の手間を省くことができ、プロセスの効率化が図れる。
【００５３】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５４】
例えば、シリコンリッチな酸化膜１０を形成する際に、酸素ガスを希釈するために用いる不活性ガスは、Ａｒのほか、ヘリウムガス（Ｈｅ）、窒素ガス（Ｎ２）、ネオン（Ｎｅ）クリプトン（Ｋｒ）、キセノン（Ｘｅ）などを用いることも可能である。
【００５５】
また、シリコンリッチな酸化膜１０の形成は、上記実施形態においては、モノシランガスを停止させ、酸素ガスと不活性ガスの混合ガスを導入することにより、アモルファスシリコン層１０８ａの表面を酸化させて形成したが、これに限らず、モノシランガスを停止させずに、微量の酸素ガスを導入することにより、シリコンリッチな酸化膜をＣＶＤにより堆積させるようにしてもよい。これによれば、下部電極の形成をより効率よく行うことが可能となる。
【００５６】
また、上記実施形態においては、アモルファスシリコン層１０８ａを、低ドープ層１０８ａ−１と高ドープ層１０８ａ−２の積層としたが、一定濃度の単層としてもよい。
【００５７】
また、アモルファスシリコン層１０８ｂは、必ずしもノンドープでなくてもよく、例えば０．１×１０２０ａｔｏｍｓ／ｃｍ３以下程度の低濃度のドープ層とすることも可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態による半導体装置の製造方法の一工程（素子分離絶縁膜１０１の形成〜シリンダ層間膜１０６の形成）を示す部分断面図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリンダホール１０７の形成）を示す部分断面図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法の一工程（アモルファスシリコン層１０８ａ、シリコンリッチな酸化膜１０及びアモルファスシリコン層１０８ｂの形成）を示す部分断面図である。
【図４】図３におけるＡ−１部の部分拡大図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（レジスト膜１０９の形成）を示す部分断面図である。
【図６】本発明の第１の実施形態による半導体装置の製造方法の一工程（ノンドープ層１０８ｂ，シリコンリッチな酸化膜１０及びドープ層１０８ａの選択除去）を示す部分断面図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法の一工程（ノンドープ層１０８ｂのＨＳＧ化処理）を示す部分断面図である。
【図８】図８におけるＡ−２部の部分拡大図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（容量絶縁膜１１０及び上部電極１１１の形成）を示す部分断面図である。
【図１０】図１０におけるＡ−３部の部分拡大図である。
【図１１】図４の積層膜における酸素（Ｏ）とシリコン（Ｓｉ）の分布を示すＳＩＭＳ分析結果を示す図である。
【図１２】本発明の第２の実施形態による半導体装置の製造方法の一工程（ノンドープ層１０８ｂのＨＳＧ化処理）を示す部分断面図である。
【図１３】本発明の第２の実施形態による半導体装置の製造方法の一工程（レジスト膜１０９の形成）を示す部分断面図である。
【図１４】従来のＨＳＧ化処理方法を説明するための部分断面図である。
【図１５】従来のＨＳＧ化処理方法の製造工程を示す部分断面図である。
【図１６】従来のＨＳＧ化処理方法による問題点を説明するための部分断面図である。
【符号の説明】
【００５９】
１００，２００      半導体基板
１０１，２０１      素子分離絶縁膜
１０２，２０２      ゲート電極
１０３，２０３      拡散層
１０４，２０４      層間絶縁膜
１０５，２０５      コンタクトプラグ
１０６，２０６      シリンダ層間膜
１０７，２０７      シリンダホール
１０８ａ，２０８ａ      アモルファスシリコン層（ドープ層）
１０８ｂ，２０８ｂ      アモルファスシリコン層（ノンドープ層）
１０９      レジスト膜
１１０，２１０      容量絶縁膜
１１１      上部電極
１１６      エッチングストッパ膜
２０９      結晶核
Ｘ      ドープ層２０８ａの破れ
Ｙ      シリンダ層間膜の穴
【図１】
2006261258.tif 000003
【図２】
2006261258.tif 000004
【図３】
2006261258.tif 000005
【図４】
2006261258.tif 000006
【図５】
2006261258.tif 000007
【図６】
2006261258.tif 000008
【図７】
2006261258.tif 000009
【図８】
2006261258.tif 000010
【図９】
2006261258.tif 000011
【図１０】
2006261258.tif 000012
【図１１】
2006261258.tif 000013
【図１２】
2006261258.tif 000014
【図１３】
2006261258.tif 000015
【図１４】
2006261258.tif 000016
【図１５】
2006261258.tif 000017
【図１６】
2006261258.tif 000018