(57)【要約】【課題】回路の高密度化やレイアウト面積の縮小を実現するための高電圧動作回路における入力信号配線部位のレイアウト占有面積を縮小する【解決手段】ＣＭＯＳビット選択回路とその選択回路への入力信号を印加するための入力信号配線において、入力信号配線の直下層に同電圧動作回路の動作電源電圧が印加されるウエル層を配置する。またビット選択回路の信号配線側にはＰＭＯＳトランジスタを配置し、そのＰＭＯＳトランジスタと入力信号配線の間には動作電源電圧を供給する電源配線を配置する構成とする。【選択図】  図９
2006159782.tif 000002
【特許請求の範囲】
【請求項１】
インクを吐出するために利用される熱エネルギを発生するための電気熱変換素子と、該電気熱変換素子を駆動するための回路を搭載した基板であって、
第１電圧の振幅レベルの入力信号に基づいて、駆動すべき電気熱変換素子を選択する選択信号を該第１電圧よりも高い第２電圧の振幅レベルで出力する第１回路部と、
前記第１回路部から前記選択信号を入力し、駆動すべき電気熱変換素子に対応する駆動素子を制御する第２回路部と、
前記第１及び第２回路部の間で前記選択信号を伝送する信号配線群とを備え、
前記第２回路部は、前記駆動素子と同型の素子からなる第１素子群を該駆動素子のアレイに隣接して配置し、該駆動素子と異なる型の素子からなる第２素子群を前記信号線側に配置し、該第２素子群を形成する基板層が前記信号配線群の直下まで延びていることを特徴とするインクジェット記録ヘッド用基板。
【請求項２】
前記駆動素子及び前記第１素子群はＮ型ＭＯＳトランジスタで構成され、前記第２素子群はＰ型ＭＯＳトランジスタで構成され、前記信号配線群の直下まで延びる基板層はＮ型の層であり、該Ｎ型の層には前記第２電圧が印加されることを特徴とする請求項１に記載のインクジェット記録ヘッド用基板。
【請求項３】
前記第２素子群と前記信号線群との間に、前記第２電圧を供給する電源配線が配置されていることを特徴とする請求項２に記載のインクジェット記録ヘッド用基板。
【請求項４】
前記第１素子群と前記第２素子群との間には基板電位に導通するウエルコンタクトが設けられていることを特徴とする請求項１に記載のインクジェット記録ヘッド用基板。
【請求項５】
前記第１素子群と前記第２素子群との間には前記第２電圧の電源電位に導通するウエルコンタクトが設けられていることを特徴とする請求項１に記載のインクジェット記録ヘッド用基板。
【請求項６】
請求項１乃至５のいずれかに記載のインクジェット記録ヘッド用基板を用いた記録ヘッド。
【請求項７】
前記記録ヘッドは、インクを吐出して記録を行うインクジェット記録ヘッドであることを特徴とする請求項６に記載の記録ヘッド。
【請求項８】
請求項７に記載のインクジェット記録ヘッドと該インクジェット記録ヘッドにインクを供給するためのインクを貯留するインクタンクとを有することを特徴とするヘッドカートリッジ。
【請求項９】
請求項６または７に記載の記録ヘッド或いは請求項８に記載のヘッドカートリッジを用いて記録を行う記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインクジェット記録ヘッド用基板、インクジェット記録ヘッド及びその記録ヘッドを用いた記録装置に関し、特にインクを吐出するために必要な熱エネルギを発生する電気熱変換素子とそれを駆動するための駆動回路を同一の基板上に形成したインクジェット記録ヘッド及びその記録ヘッドを用いた記録装置に関するものである。
【背景技術】
【０００２】
一般に、インクジェット方式に従う記録装置に搭載される記録ヘッドの電気熱変換素子（ヒータ）とその駆動回路は、例えば特許文献１、特許文献２に示されているように半導体プロセス技術を用いて同一基板上に形成されている。またこの駆動回路に加えて、当該半導体基板の状態、たとえば基板温度を検知するためのデジタル回路等が同一基板上に形成され、かつインク供給口が基板の中央付近にありこれを挟んだ位置にヒータが相対する記録ヘッドの構成が提案されている。
【０００３】
図１はこの種のインクジェット記録ヘッド用基板（ヘッド用基板）の回路ブロックとインク供給口を模式的に示す図である。図１では、ヘッド用基板１１０の半導体基板上にインク供給口１１１を６個形成したものが示されている。なお、図１では便宜上、左側のインク供給口１１１に対応する回路ブロックのみを図示し、他の５個のインク供給口１１１に対応する回路ブロック（１１５）の図示は省略している。図１に示されるように、インク供給口１１１を挟んで対向する位置にヒータ１１２がアレイ状に配置されている。このヒータ１１２を選択駆動する回路ブロック（駆動回路１１３）がヒータ１１２に対応して配置されている。またこれらのヒータ１１２や駆動回路１１３へ電源や信号を供給するためのパッド１１４が半導体基板１１０の端部に配置されている。
【０００４】
図２に図１の駆動回路１１３の回路構成と信号の流れを模式的に示す。パッド１１４に印加される画像データなどを含んだ信号は、入力回路２０１を介して内部回路を構成するブロック選択回路（主としてシフトレジスタで構成される）２０３や時分割選択回路（主としてデコーダで構成される）２０２へと入力される。図２に示した例では、入力される画像データを時分割選択回路２０２で時分割選択信号に変換している。時分割選択信号は、ヒータ駆動ブロック１〜８（２０６）の各々に供給される。ブロック選択回路２０３は、画像データの入力に用いられる同期信号（クロック）に同期した画像データ信号に基づいてヒータ駆動ブロック１〜８を選択するブロック選択信号を生成する。ブロック選択信号によって選択されたヒータ駆動ブロックは時分割選択信号に従ってヒータを駆動する。すなわち、ブロック選択信号と時分割選択信号のＡＮＤにより駆動されるヒータが決定される。
【０００５】
図３にヒータ駆動ブロック２０４の詳細な構成を示す。ヒータ駆動ブロック２０４はアレイ状に配置されたヒータ１１２に対応して配置されたヒータ駆動ＭＯＳトランジスタ３０６、レベル変換回路３０４及びヒータ選択回路３０５を有する。ここでヒータ駆動ＭＯＳトランジスタ３０６はヒータ１１２への通電をＯＮ／ＯＦＦするスイッチとしての機能を果たす。ブロック選択回路２０３からのブロック選択信号３０２および時分割選択回路２０２からの時分割選択信号３０３はヒータ選択回路３０５のＡＮＤゲートへ入力される。従って、これら２つの信号３０２，３０３が共にアクティブとなった場合にそのＡＮＤゲートの出力がアクティブとなる。このＡＮＤゲートの出力信号は、レベル変換回路３０４によりその信号の電圧振幅が、入力回路２０１からヒータ選択回路３０５までの駆動電圧（第１電源電圧）よりも高い電源電圧（第２電源電圧）にレベル変換される。レベル変換された信号は、ヒータ駆動ＭＯＳトランジスタ３０６のゲートに印加される。ゲートに信号が印加されたヒータ駆動ＭＯＳトランジスタ３０６に接続されたヒータ１１２は、電流が通電され、駆動されることとなる。なお、レベル変換回路３０４で第２電源電圧にレベル変換を行うのは、ヒータ駆動ＭＯＳトランジスタ３０６のゲートに印加する電圧を高くすることにより、そのオン抵抗を低下させ、高い効率でヒータに電流を流すことを可能とするためである。
【０００６】
図４に一般的なレベル変換回路３０４とその周辺回路の内部回路を示す。レベル変換回路３０４は第１電源電圧で動作する回路部３０４ａと第２電源電圧で動作する回路部３０４ｂに分けられる。ヒータ選択回路３０５からの出力であるヒータ選択信号４０１が、第１電源電圧で動作するインバータ４１２ａ（ＰＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１で構成されている）に入力される。インバータ４１２ａはヒータ選択信号４０１の反転論理の信号を生成し、第２電源電圧で動作するＮＭＯＳトランジスタ４１４およびＰＭＯＳトランジスタ４１３のゲートへ印加する。またインバータ４１２ａの反転信号はインバータ４１２ｂへ入力されて再び反転される。インバータ４１２ｂの出力信号は第２電源電圧で動作するＮＭＯＳトランジスタ４１６およびＰＭＯＳトランジスタ４１５のゲートへ印加される。回路部３０４ｂでは、これらの入力信号に従ってヒータ駆動ＭＯＳトランジスタ３０６をスイッチングするための、第２電源電圧の振幅値を有する信号が生成され、ヒータ駆動ＭＯＳトランジスタ３０６のゲートに入力される。
【特許文献１】特開平５−１８５５９４号公報
【特許文献２】米国特許第６２９０３３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上述べてきたように、インクジェット記録ヘッド用基板の回路においては、入力信号の電圧振幅である第１電源電圧で動作する回路ブロックと、ヒータ電流を制御するＭＯＳトランジスタのゲートに印加するためのより高い第２電源電圧で動作する回路ブロックが存在する。即ち、インクジェット記録ヘッド用基板は第１及び第２電源電圧という２種類の電源電圧により制御駆動され、かつ第１電源電圧の信号振幅をレベル変換回路にて第２電源電圧の信号振幅に変換するという構成を有する。このため、図４で説明したレベル変換回路が各ヒータ駆動ＭＯＳトランジスタ毎に設けられている。しかしながら、このようなレベル変換回路は多くのトランジスタによって構成されるため、必要とするチップの面積は大きなものとなる。
【０００８】
従って、上述のような構成をとる記録ヘッド用基板のレイアウト構成を考えた場合、各セグメント毎に付加されるレベル変換回路は各セグメントの長さを増大させることにつながり、チップサイズの増大を招き、コストアップの要因となる。すなわち、上述のようなレイアウトでは、ヒータアレイと直交する方向にチップが拡大し、チップの増大が顕著となる。また、回路素子数の増加は、歩留まりの低下や回路構成の複雑化を招き、更なるコストアップの要因となる。
【０００９】
本発明は上記の課題に鑑みてなされたものであり、レベル変換回路の規模を減少して基板サイズの増大を抑えるとともに、基板上に形成される素子数を低減することで歩留まりの向上を図りかつ回路構成を簡素化することにある。また、そのような基板サイズの縮小化において、誤動作をなくし、安定した動作を実現することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するための本発明によるインクジェット記録ヘッド用基板は以下の構成を備える。すなわち、
インクを吐出するために利用される熱エネルギを発生するための電気熱変換素子と、該電気熱変換素子を駆動するための回路を搭載した基板であって、
第１電圧の振幅レベルの入力信号に基づいて、駆動すべき電気熱変換素子を選択する選択信号を該第１電圧よりも高い第２電圧の振幅レベルで出力する第１回路部と、
前記第１回路部から前記選択信号を入力し、駆動すべき電気熱変換素子に対応する駆動素子を制御する第２回路部と、
前記第１及び第２回路部の間で前記選択信号を伝送する信号配線群とを備え、
前記第２回路部は、前記駆動素子と同型の素子からなる第１素子群を該駆動素子のアレイに隣接して配置し、該駆動素子と異なる型の素子からなる第２素子群を前記信号線側に配置し、該第２素子群を形成する基板層が前記信号配線群の直下まで延びている。
【発明の効果】
【００１１】
本発明によれば、レベル変換回路の規模が減少され、基板サイズの増大が抑えられるとともに、回路構成の簡素化が達成される。また、基板上に形成される素子数を低減することで歩留まりが向上する。更に、このような基板サイズの縮小化において、誤動作をなくし、安定した動作を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下添付図面を参照して本発明の好適な実施形態について説明する。
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００１３】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００１４】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００１５】
またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１６】
なお、説明で用いる「素子基体上」という表現は、単に素子基体の上を指し示すだけでなく、素子基体の表面、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作りこみ（ビルトイン（built-in））」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程などによって素子基体上に一体的に形成、製造することを示すものである。
【００１７】
＜第１実施形態＞
まず、本発明を適用可能なインクジェット記録装置の例について説明する。図１１は本発明の代表的な実施例であるインクジェット記録装置１の構成の概要を示す外観斜視図である。
【００１８】
図１１に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行なう記録ヘッド３を搭載したキャリッジ２にキャリッジモータＭ１によって発生する駆動力を伝達機構４より伝え、キャリッジ２を矢印Ａ方向に往復移動させるとともに、例えば、記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。
【００１９】
また、記録ヘッド３の状態を良好に維持するためにキャリッジ２を回復装置１０の位置まで移動させ、間欠的に記録ヘッド３の吐出回復処理を行う。
【００２０】
記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。
【００２１】
図１１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。
【００２２】
さて、キャリッジ２と記録ヘッド３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、この実施形態の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用しており、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。
【００２３】
さらに、図１１において、１４は記録媒体Ｐを搬送するために搬送モータＭ２によって駆動される搬送ローラである。
【００２４】
なお、上述した例では、記録ヘッドとインクを貯留するインクカートリッジとは分離可能な構成であるが、以下に説明するように、これら記録ヘッドとインクカートリッジとが一体となったヘッドカートリッジをキャリッジ２に搭載しても良い。
【００２５】
図１２はヘッドカートリッジの構成の一例を示す外観斜視図である。図１１ではインクカートリッジ６と記録ヘッド３は別体としているがインクカートリッジと記憶ヘッドを一体化したヘッドカートリッジにも本発明のインクジェット記録ヘッド用基板は適用できる。
【００２６】
図１２に示されているように、インクジェットカートリッジＩＪＣはブラックインクを吐出するカートリッジＩＪＣＫとシアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の３色のカラーインクを吐出するカートリッジＩＪＣＣから構成されており、これら２つのカートリッジは互いに対して分離可能であり、夫々独立にキャリッジ２と脱着可能である。
【００２７】
カートリッジＩＪＣＫはブラックインクを貯留するインクタンクＩＴＫとブラックインクを吐出して記録する記録ヘッドＩＪＨＫとから成り立っているが、これらは一体型の構成となっている。同様に、カートリッジＩＪＣＣはシアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の３色のカラーインクを貯留するインクタンクＩＴＣとこれらカラーインクを吐出して記録する記録ヘッドＩＪＨＣとから成り立っているが、これらは一体型の構成となっている。なお、この実施例ではインクタンク内にインクが充填されているカートリッジとなっている。
【００２８】
さらに、図１２から明らかなように、ブラックインクを吐出するノズル列、シアンインクを吐出するノズル列、マゼンタインクを吐出するノズル列、イエロインクを吐出するノズル列はキャリッジ移動方向に並んで配置され、ノズルの配列方向はキャリッジ移動方向とは交差する方向となっている。
【００２９】
次に、上記構成の記録装置の記録ヘッド３に用いられるヘッド基板について説明する。図１３は３色のカラーインクを吐出する記録ヘッドＩＪＨＣの立体的な構造を示す斜視図である。
【００３０】
図１３からインクタンクＩＴＣから供給されるインクの流れが明らかになる。記録ヘッドＩＪＨＣには、シアン（Ｃ）インクを供給するインクチャネル３３Ｃ、マゼンタ（Ｍ）インクを供給するインクチャネル３３Ｍ、イエロ（Ｙ）インクを供給するインクチャネル３３Ｙがあり、インクタンクＩＴＣからは夫々のインクチャネルに基板の裏面側から夫々のインクを供給する供給路（不図示）が備えられている。
【００３１】
これらのインクチャネルを経てＣインク、Ｍインク、Ｙインクは夫々、インク流路３１Ｃ、３１Ｍ、３１Ｙによって基板上に設けられた電気熱変換体（ヒータ）４１まで導かれる。そして、電気熱変換体（ヒータ）４１に対して後述する回路を通して通電されると、電気熱変換体（ヒータ）４１上にあるインクに熱が与えられ、インクが沸騰し、その結果、生じた泡（bubble）によって吐出口３２Ｃ、３２Ｍ、３２Ｙからインク液滴３０Ｃ、３０Ｍ、３０Ｙが吐出される。
【００３２】
なお、図１３において、５１は後で詳述する電気熱変換体やこれを駆動する種々の回路、メモリ、キャリッジＨＣとの電気的接点となる種々のパッド、種々の信号線が形成されたヘッド基板である。
【００３３】
また、１つの電気熱変換体（ヒータ）、これを駆動するＭＯＳ−ＦＥＴ、及び電気熱変換体（ヒータ）をまとめて記録素子といい、複数の記録素子を総称して記録素子部という。
【００３４】
図１３ではカラーインクを吐出する記録ヘッドＩＪＨＣの立体的な構造を示したが、ブラックインクを吐出する記録ヘッドＩＪＨＫも同様な構造をしている。ただし、その構造は図１３に示す構成の３分の１である。即ち、インクチャネルは１つであり、ヘッド基板の規模も約３分の１程度となる。
【００３５】
次に、上記インクジェット記録装置の制御構成について説明する。図１４は図１１に示した記録装置の制御構成を示すブロック図である。
【００３６】
図１４に示すように、コントローラ６０は、ＭＰＵ６０ａ、後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納したＲＯＭ６０ｂ、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）６０ｃ、画像データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ６０ｄ、ＭＰＵ６０ａ、ＡＳＩＣ６０ｃ、ＲＡＭ６０ｄを相互に接続してデータの授受を行うシステムバス６０ｅ、以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ６０ａに供給するＡ／Ｄ変換器６０ｆなどで構成される。
【００３７】
また、図１４において、６１ａは画像データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置６１ａと記録装置１との間ではインタフェース（Ｉ／Ｆ）６１ｂを介して画像データ、コマンド、ステータス信号等を送受信する。
【００３８】
さらに、６２はスイッチ群であり、電源スイッチ６２ａ、プリント開始を指令するためのプリントスイッチ６２ｂ、及び記録ヘッド３のインク吐出性能を良好な状態に維持するための処理（回復処理）の起動を指示するための回復スイッチ６２ｃなど、操作者による指令入力を受けるためのスイッチから構成される。６３はホームポジションｈを検出するためのフォトカプラなどの位置センサ６３ａ、環境温度を検出するために記録装置の適宜の箇所に設けられた温度センサ６３ｂ等から構成される装置状態を検出するためのセンサ群である。
【００３９】
さらに、６４ａはキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４ｂは記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。
【００４０】
ＡＳＩＣ６０ｃは、記録ヘッド３による記録走査の際に、ＲＡＭ６０ｄの記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（ヒータ）の駆動データ（ＤＡＴＡ）を転送する。
【００４１】
次に、上記構成の記録装置の記録ヘッドに用いられるヘッド基板について詳細に説明する。特に、ヘッド基板上（ヒータボード上）に作りこまれる駆動回路の構成を中心に説明する。なお、上述したように、ヘッド基板の上には各記録素子に対応してインク吐出口３０Ｃ，Ｍ，Ｙやこのインク吐出口に連通した流路３１Ｃ，Ｍ，Ｙを形成する部材（不図示）が設けられており、これにより記録ヘッドを構成する。そして、この記録素子上に供給されるインクを記録素子の駆動によって加熱することで膜沸騰による気泡を発生させインクを吐出口から吐出する構成となっている。
【００４２】
図５は、第１実施形態によるインクジェット記録ヘッド用基板（以下、ヘッド用素子基体）４００を説明するための回路ブロック図と電気信号の流れを模式的に示す図である。ヘッド基板４００は図１１により上述したヘッド基板５１に対応する。なお、インク供給口や、ヒータアレイ及び駆動回路等の各回路ブロックの配置は図１で示した構成と同様であるので説明を省略する。
【００４３】
図５において、パッド４０１に印加される画像データなどを含んだ信号は、入力回路４０６を介して内部回路を構成するシフトレジスタ４０４へと接続される。シフトレジスタ４０４の出力信号の一部はデコーダ４０５へ供給される。デコーダ４０５の出力信号は、レベル変換回路４１２を経て、複数のヒータ駆動ブロック４０７へ時分割選択信号として供給される。デコーダ４０５及びレベル変換回路４１２は時分割選択回路４０２を構成している。
【００４４】
シフトレジスタ４０４へは、画像データの入力に用いられる同期信号（クロック）に同期した画像データ信号が入力される。シフトレジスタ４０４は、画像データ信号に基づいてヒータ駆動ブロック１〜８（４０７）を選択するブロック選択信号を生成する。シフトレジスタ４０４で生成されたブロック選択信号は、レベル変換回路４１１を経て、ヒータ駆動ブロック４０７へ供給される。ブロック選択信号によりヒータ駆動ブロック４０７のそれぞれの有効・無効が決定される。ブロック選択信号によって選択された（有効とされた）ヒータ駆動ブロックは、時分割選択回路４０２からの時分割選択信号に従ってヒータを駆動する。すなわち、ブロック選択信号と時分割選択信号のＡＮＤ論理により駆動されるヒータが決定される。シフトレジスタ４０４及びレベル変換回路４１１はブロック選択回路４０３を構成している。
【００４５】
以上のように、本実施形態では、シフトレジスタ４０４およびデコーダ４０５から出力されるブロック選択信号及び時分割選択信号は、レベル変換回路４１１および４１２でレベル変換された後（第１電源電圧から第２電源電圧に変換された後）、ヒータ駆動ブロック４０７へと伝達される構成となっている。なお、入力信号振幅と同電位である第１電源電圧で駆動される回路は矩形４１５で囲った回路ブロックであり、レベル変換された第１電源電圧よりも高い第２電源電圧で駆動される回路ブロックは矩形４１６で囲った回路ブロックとなる。また、レベル変換回路４１１、４１２は、図４で上述したレベル変換回路と同様の回路構成（回路部３０４ａと３０４ｂ）を有する。
【００４６】
本実施形態のヘッド基板４００においては、シフトレジスタ４０４ないしデコーダ４０５の出力直後にレベル変換回路４１１，４１２を設けてレベル変換を行なう。即ち、図２に示した一般的な回路構成では、図３に示したようにヒータ駆動ブロック２０４の各々にレベル変換回路３０４（図４）を設ける必要があったのに対して、本実施形態の構成をとることで、各ヒータ毎にレベル変換回路を配置する必要がなくなり、回路の高密度化やレイアウト面積の縮小といった効果を得ることができる。
【００４７】
図６により、図５に示した回路ブロックを補足説明する。シフトレジスタ４０４およびデコーダ４０５からの出力信号は、レベル変換回路４１１、４１２で第１電源電圧から第２電源電圧にレベル変換され、各ヒータ駆動ブロック４０７へと入力される。ヒータ駆動ブロック４０７の内部には、各ヒータ１１２に対応してヒータ駆動ＭＯＳトランジスタ３０６、およびヒータ駆動ＭＯＳトランジス３０６を選択駆動するための２入力ＮＯＲ６０５が配置されている。ここに示した例では、２入力ＮＯＲ６０５へのシフトレジスタ４０４およびデコーダ４０５からの入力信号がともに論理的にローレベル（以下、Ｌｏ）となった時に２入力ＮＯＲ６０５の出力が論理的にハイレベル（以下、Ｈｉ）となる。ヒータ駆動ＭＯＳトランジスタはＮＭＯＳであるため、２入力ＮＯＲ６０５の出力がＨｉとなったときにＯＮ状態となる。従って、２入力ＮＯＲ６０５の出力がＨｉのとき、ヒータ駆動ＭＯＳトランジスタ３０６にはゲートに第２電源電圧が印加されてＯＮ状態となり、ヒータ１１２に電流が流れることとなる。
【００４８】
なおこれらの例における電源電圧の値の例としては、第１電源電圧は３Ｖから５Ｖ程度であり、第２電源電圧は１０Ｖから３０Ｖ程度である。また、本実施形態では、２入力ＮＯＲ６０５を用いているので、レベル変換回路４１１，４１２の出力段には図４で示した回路にインバータが加えられ、信号出力（ブロック選択信号、時分割駆動選択信号）は反転されている（図６参照）。
【００４９】
図７は、上述した２入力ＮＯＲ６０５の詳細な回路構成例を示す図である。上述したように、２入力ＮＯＲ６０５はレベル変換後のブロック選択信号と時分割選択信号を入力とする。回路素子６０５ａ〜６０５ｄは、それぞれ第２電源電圧の電位（ＶＤＤＭ）で動作する高耐圧の素子であり、１つのヒータに対応する駆動選択回路（ＮＯＲゲート）を構成している。このＮＯＲゲート６０５の出力はヒータのオン・オフ制御を行う駆動回路であるＮＭＯＳトランジスタ３０６のゲートへ接続されている。このセグメントがオンとなる動作は以下のような流れによる。
【００５０】
時分割選択信号及びブロック選択信号は、対応する素子及びブロックを選択しない場合にはＨｉレベルであるＶＤＤＭ電位となり、選択する場合にはＬｏレベルである０Ｖ（基板電位）となる。従って、未選択のセグメントでは、２入力ＮＯＲ６０５のゲートに入力される信号のうち、少なくともどちらか一方がＶＤＤＭ電位（Ｈｉ）となる。２入力ＮＯＲ６０５の入力の少なくとも一方へＶＤＤＭ電位が入力されると、その出力電位は０Ｖとなり、ヒータ駆動ＭＯＳトランジスタ３０６はオンせずにヒータ電流は流れることはない。一方、２入力ＮＯＲ６０５の入力信号が２つとも０Ｖ（Ｌｏ）となったとき、その出力はＶＤＤＭ電位（Ｈｉ）となる。この結果、ヒータ駆動ＭＯＳトランジスタ３０６はオン状態となり、ヒータ電源電位ＶＨからヒータ４１０を介してヒータ電流を流すこととなる。電流が流れるヒータ１１２ではインク発泡・吐出に必要な発熱が生じる。
【００５１】
なお、ヒータ駆動ＭＯＳトランジスタ３０６としてＮＭＯＳトランジスタ３０６を用いているのは、一般にＰＭＯＳトランジスタのキャリアである正孔よりも移動度が高い電子をＮＭＯＳトランジスタがキャリアとしているために、ＰＭＯＳトランジスタよりも同じ面積あたりのオン抵抗を低くすることができるためである。すなわち、ヒータの駆動回路に電子をキャリアとするチャネルを有する電界効果型トランジスタを用いることにより、オン抵抗が低減される。
【００５２】
またさらに、図７に示すように、２入力ＮＯＲ６０５はＣＭＯＳ（相補型ＭＯＳトランジスタ）によって構成されるとともにＰＭＯＳトランジスタを直列接続した構成を含む。すなわち、図７に示されるように、ＰＭＯＳトランジスタ６０５ｂとＮＭＯＳトランジスタ６０５ａによるＣＭＯＳ構造と、ＰＭＯＳトランジスタ６０５ｄとＮＭＯＳトランジスタ６０５ｃによるＣＭＯＳ構造によりＮＯＲゲートが形成され、更にＰＭＯＳトランジスタ６０５ｂとＰＭＯＳトランジスタ６０５ｄが直列接続されている。この構成により、急峻なヒータ電流の立ち上がりを緩やかなものとする効果を得ることが可能となっており、ノイズによる誤動作が抑制される。
【００５３】
以上述べてきたように、本実施形態のインクジェット記録ヘッド用基板の回路では、入力信号の電圧振幅である第１電源電圧と、ヒータ電流を制御するＭＯＳトランジスタのゲートに印加するためのより高い第２電源電圧の２種類の電源電圧により駆動制御が行なわれる。そして、第１電源電圧の駆動回路の出力信号をレベル変換回路にて第２電源電圧の信号振幅に変換する構成をとっている。このように、レベル変換をシフトレジスタ４０４及びデコーダ４０５の直後（シフトレジスタ４０４やデコーダ４０５のとヒータ駆動ブロックとの間）に行う構成では、ブロック信号線もしくはデータ信号線のそれぞれにレベル変換回路を配置すればよいため、従来構成のようにビット毎にレベル変換回路を配置する必要がなく、図２、図３で示した回路構成に比べて、回路の高密度化やレイアウト面積の縮小といった効果を得ることができる。
【００５４】
さて、その一方で、レベル変換を行った信号を各ビットに伝達させるために、レベル変換後の高い電圧振幅のロジック信号を基板のヒータアレイの並び方向へ引き回す必要が生じる。すなわち、ヒータアレイに沿ってそれら高い電圧振幅のロジック信号を搬送する複数の信号配線が引き回されることとなる。最近のプリンタにおいては、高速、高品位記録を達成するために多ノズル、長印字幅化が進められている。このようなヒータアレイのビット数の増加などに伴い、ヒータアレイの並び方向の長さが長くなる傾向がある。それに伴い、レベル変換をシフトレジスタないしデコーダの直後に行う構成では、レベル変換後の高い電圧振幅のロジック信号を基板のヒータアレイの並び方向へと引き回す配線長も長くなる傾向にある。
【００５５】
上述のように１０Ｖから３０Ｖ程度の高い電源電圧振幅の信号配線をヒータアレイに沿って引き回す場合、配線をゲートとした寄生ＭＯＳトランジスタであるフィールドＭＯＳトランジスタのチャネルが反転し、回路の誤動作が生じる可能性がある。よって、このような誤動作の対策を行うことが好ましい。
【００５６】
この誤動作を生じる場合とは、寄生ＭＯＳトランジスタが基板の異なる電位層であるｎ型基板（ｎウエル）領域とｐ型基板（ｐウエル）領域の境界部にてオン状態となる場合である。このとき、電気的に分離されているｎウエルとｐウエルが導通状態となり、誤動作を生じることとなる。通常、この寄生ＭＯＳトランジスタをオンさせる配線としては、複数ある配線層の中で最も基板に近い層にある配線層である場合が多い。より基板から離れた上層に形成される配線層は、層間膜によって一定の距離が保たれるために寄生ＭＯＳトランジスタをオンさせにくくなる。
【００５７】
そのため、ｎウエルとｐウエルの境界においては、基板に近い配線層での横断をなくし、より上層の配線層に乗り換えた上で横断を行う構成とするのが好ましい。ところが、この配線の乗り換え部は、そのためのレイアウト面積を確保する必要があり、チップサイズの増大につながる。また配線層の乗り換えのためにコンタクトを形成する必要があるためコンタクト抵抗が付加され、信号の伝搬遅延が生じる可能性もある。
【００５８】
図８は、図７に示した回路を実現するための、基板のレイアウト例を示す図である。図８では、ｐ型基板にＰＭＯＳ素子を形成するためのｎウエル領域７１０が形成され、ｎウエル７１０とｐウエル７０９の境界において上層の配線層に乗り換えることによって寄生ＭＯＳトランジスタによる誤動作を防止する構成が示されている。なお図８の（ａ）は、レイアウトの上面図を示し、（ｂ）はレイアウト上面図内のＡ−Ａ’での断面図を示している。
【００５９】
このレイアウトは、図６、図７に示したヒータ駆動ブロック内の任意の２入力ＮＯＲ６０５と、その２入力ＮＯＲ６０５への入力信号配線を抜き出して示したものである。ここで信号配線７０７には、シフトレジスタ４０４およびデコーダ４０５からの出力信号をレベル変換回路４１１，４１２で第２電源電圧の振幅にレベル変換した信号が伝達される。
【００６０】
上述したように、本例は、ｐ型シリコン基板にＣＭＯＳトランジスタを形成した例である。従って、ＰＭＯＳトランジスタを形成するためにｎウエル領域７１０が形成される。７０１はＮＭＯＳトランジスタ（図７の６０５ａ、６０５ｃ）のゲート、７０２はＰＭＯＳトランジスタ（図７の６０５ｂ、６０５ｄ）のゲートであり、これらはポリシリコン層７０４により形成されている。このポリシリコン層７０４が素子形成領域７１１を横断している部位でＭＯＳトランジスタのゲートが形成される。なお、図７では、図示の簡略化を目的として、各ＭＯＳトランジスタのソース、ドレイン領域は示していない。なお、Ａｌ配線とソース・ドレインの接続は拡散層コンタクト７１２を介して行われている。
【００６１】
信号配線７０７からの入力信号を２入力ＮＯＲ６０５のゲートへ印加するために、電源配線７０６をポリシリコン層にて横断する必要がある。ここで電源配線７０６と信号配線７０７の間には、ｎウエル領域とｐウエル領域のウエル境界７１３がある。このため、ウエル境界７１３をポリシリコン層で横断すると、そのポリシリコン層をゲートとした寄生ＭＯＳトランジスタがオンし、異常電流が流れ誤動作が生じる可能性がある。よって、基板からポリシリコン層よりも離れた配線層であるＡｌ配線層７０５に乗り換えてウエル境界７１３を横断する構成をとっている。この乗り越え部において、ポリシリコン層とＡｌ配線層との間のコンタクト形成領域などが必要となり、所定のレイアウト面積が占有されている。
【００６２】
本実施形態では、上記の乗り換え部の設置数を減少させることにより、チップサイズを更に減少させるヘッド基板について説明する。
【００６３】
図９は、本実施形態の誤動作防止対策を説明した基板のレイアウト例を示す図である。図９の（ａ）は、レイアウトの上面図を示し、（ｂ）はレイアウト上面図内のＡ−Ａ’での断面図を示している。なお、本実施形態では、ｐ型シリコン基板にＣＭＯＳトランジスタを形成し、ヒータ１１２を選択駆動するために、１０〜３０Ｖ程度の高い電源電圧で動作する２入力ＮＯＲ６０５を用いた例を示す。より具体的に言えば、図９に示したレイアウトは、シフトレジスタ４０４およびデコーダ４０５より出力される論理信号の振幅レベルをレベル変換回路４１１，４１２で入力信号の振幅レベルよりも高い第２電源電圧にレベル変換し、得られた信号をヒータアレイのヒータ並び方向に延びる信号配線８０７へ出力し、その信号をヒータに対応して配置した２入力ＮＯＲ６０５に入力する部分のレイアウトを示している。
【００６４】
図９の２入力ＮＯＲ６０５は、ヒータの並び方向にヒータに対応してアレイ状に配置されているものの１つを抜き出したものである。８０１はＮＭＯＳトランジスタ（図７の６０５ａ、６０５ｃ）のゲート、８０２はＰＭＯＳトランジスタ（図７の６０５ｂ、６０５ｄ）のゲートであり、これらはポリシリコン層８０４により形成されている。このポリシリコン層８０４が素子形成領域８１１を横断している部位でＭＯＳトランジスタのゲートが形成されている。なお、図９では、図示の簡略化を目的としてＭＯＳトランジスタのソース、ドレイン領域は示していない。なお、Ａｌ配線とソース、ドレインの接続は拡散層コンタクト８１２を介して行われている。
【００６５】
これらＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートへ印加される信号は信号配線８０７より印加される。信号配線８０７は、複数の配線をヒータ並び方向に沿って引き回している。ヒータ並び方向にアレイ状に配置された２入力ＮＯＲ６０５は、複数の信号配線のうち任意の２本と接続され、それら２本から印加される信号が共にＬｏとなったときにその出力をＨｉとする。さらに、この２入力ＮＯＲ６０５の出力はＮＭＯＳ型のヒータ駆動ＭＯＳトランジスタ３０６へと接続される。２入力ＮＯＲ６０５を駆動するための電源として、ＮＭＯＳトランジスタ側にはＧＮＤ配線８０３、ＰＭＯＳトランジスタ側には電源配線８０６を配置している。
【００６６】
信号配線８０７からの信号を２入力ＮＯＲ６０５のＰＭＯＳおよびＮＭＯＳトランジスタへと印加するためには、他の信号配線や電源配線に対して交差する必要が生じる。本実施形態では、信号配線と電源配線はＡｌ配線層８０５により形成しているため、交差する部分では他の配線層であるポリシリコン配線層８０４に配線層間コンタクト８０８を介して接続し、ＭＯＳトランジスタのゲートへと接続する。
【００６７】
ヒータを選択駆動するＣＭＯＳトランジスタ回路（本実施形態の２入力ＮＯＲ６０５）を構成するＭＯＳトランジスタのうち、ヒータ駆動ＭＯＳトランジスタ３０６と同型のチャネルを形成するトランジスタ（本例ではＮＭＯＳトランジスタ６０５ａ，６０５ｃ）をドライバトランジスタ側に、ドライバトランジスタとの間にＧＮＤ配線８０３を挟んで配置している。一方、２入力ＮＯＲへ入力するための信号配線８０７は、電源配線８０５を挟んでドライバＭＯＳトランジスタと異なる型のチャネルを形成するトランジスタ（ＰＭＯＳトランジスタ６０５ｂ、６０５ｄ）を配置している。
【００６８】
ヒータ駆動ドライバＭＯＳトランジスタ３０６（図９では不図示）、ＧＮＤ配線８０３、ＮＭＯＳトランジスタ８０１の直下の基板層には、ＧＮＤ電位（基板電位）と同電位のｐウエル領域８０９が形成されている。またＰＭＯＳトランジスタ１０２、電源配線８０５、信号配線８０７の直下の基板層には、電源電位（第２電源電圧）と同電位のｎウエル領域８１０が形成されている。即ち、図８のレイアウトに比べて、ｎウェルの領域が信号配線の下まで延びる用に形成されている。
【００６９】
図９に示すレイアウトをとることにより、信号配線から２入力ＮＯＲ６０５のＰＭＯＳトランジスタ６０５ｂ、６０５ｄへの信号印加経路の直下のシリコン基板電位は、全て電源電位のｎウエル層８１０となる。このため、ｎウエル層８１０とｐウエル層８０９の境界を横断することがなくなる。よって、Ａｌ配線層８０５への乗り換えが不要となり、レイアウト面積の縮小を図ることが出来る。また２入力ＮＯＲ６０５の出力部においても、ＮＭＯＳトランジスタ６０５ａ，６０５ｃ側でポリシリコン層に乗り換えてＮＭＯＳドライバゲートへ直接印加することにより、全てｐウエル層８０９上でのポリシリコン配線の引き回しとなり、Ａｌ配線への乗り換えが必要ではない構成となる。
【００７０】
このように、図８のレイアウトではｎウエル層を配置していなかった信号配線８０７の直下に電源電位のｎウエル層を配置し、その信号配線８０７と選択回路であるＣＭＯＳトランジスタを構成するＰＭＯＳとを電源配線を挟んで配置することで、ポリシリコン層で引き回す信号線が異なるウエル境界を横断することがなくなる。すなわち当該部位での寄生ＭＯＳトランジスタ対策としてのＡｌ配線への乗り換え部が必要なくなるためにレイアウト面積を縮小し、誤動作の生じることのないインクジェット記録ヘッド用基板を実現することが可能となる。
【００７１】
＜第２実施形態＞
図１０は第２実施形態を説明するためのレイアウト上面図と、レイアウト図内Ａ−Ａ’での断面図をそれぞれ対応づけて示した図である。
【００７２】
第１実施形態ではＰＭＯＳとＮＭＯＳの間に存在するウエル境界に対する寄生ＭＯＳトランジスタ対策では従来と同様にＡｌ配線への乗り換えを行っていた。これに対して、第２実施形態では、ウエルコンタクトを挿入することより実現したものである。ウエルコンタクトとしては、ＰＭＯＳ、ＮＭＯＳの間に新たに素子形成領域８１１’を形成し、その素子形成領域８１１’へウエル領域よりも不純物濃度の高いｎ＋拡散領域９１３を形成している。このｎ＋拡散領域９１３は、電源配線８０６に接続されたＰＭＯＳトランジスタ８０２のソースを経由して引き伸ばされたＡｌ配線層とコンタクトを行い、電源配線電位（１０〜３０Ｖ）に接続されている。
【００７３】
本実施形態のようにｎ＋拡散領域９１３（ウエルコンタクト、ガードリング）を形成することにより、ＰＭＯＳ、ＮＭＯＳ間でのフィールドＭＯＳ対策は特に問題となることはない。フィールドＭＯＳでは、薄い不純物濃度であるウエル層の表面付近に反転層が形成され、その反転層がチャネルとなって誤動作するものであるが、ウエルコンタクトとして高濃度の不純物領域を配置したことで、この領域での反転層は形成されにくくなるためである。よって、第２実施形態の形態を取ることにより、ウエル境界にポリシリコン層がまたがって配置していても問題とはならない。またさらに、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの間にウエルコンタクトを配置したことで、電源ノイズなどにより引き起こされるラッチアップに対する耐量を同時に確保することが可能となる。
【００７４】
なおここではｎウエル領域において電源電位の拡散層を配置して寄生ＭＯＳトランジスタの影響を防いでいるが、この不純物領域はｐウエル領域に基板電位の拡散層を配置してもよいし、その両方を配置しても同様の効果を得ることが可能である。
【００７５】
なお、上記各実施形態に示した論理構成は一例である。例えば、２入力ＮＯＲ６０５に代えてＮＡＮＤゲートやインバータ、複合ゲート、あるいはそれらのゲートを組み合わせるなどとした論理構成としてもよい。上記各実施形態における回路構成上の重要な点の一つは、信号配線群（８０７）の直下の基板層のウエル領域の型（ｐ型かｎ型か）を信号配線群に隣接する素子群を構成するためのウエル領域の型と一致させることであり、これにより、図８のウエル境界７１３をなくし、この部分における配線乗換え部を排除することである。
【図面の簡単な説明】
【００７６】
【図１】図１はインクジェット記録ヘッド用基板の回路ブロックとインク供給口を模式的に示す図である。
【図２】図１の駆動回路１１３の回路構成と信号の流れを模式的に示す図である。
【図３】一般的なヒータ駆動ブロック内の回路構成例を示す図である。
【図４】一般的なレベル変換回路の回路構成例を示す図である。
【図５】第１実施形態によるインクジェット記録ヘッド用基板の全体的な回路構成例を説明する図である。
【図６】第１実施形態によるヒータ駆動ブロックの構成を説明する図である。
【図７】図６に示したＮＯＲゲートの回路構成例を示す図である。
【図８】図６，７に示した基板のレイアウト構成例を示す図である。
【図９】第１実施形態による基板のレイアウト構成例を示す図である。
【図１０】第２実施形態による基板のレイアウト構成例を示す図である。
【図１１】本発明の代表的な実施例であるインクジェット記録装置の断面図である。
【図１２】ヘッドカートリッジの構成の一例を示す外観斜視図である。
【図１３】３色のカラーインクを吐出する記録ヘッドＩＪＨＣの立体的な構造を示す斜視図である。
【図１４】図１１に示した記録装置の制御構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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