(57)【要約】【課題】集積回路のパスの回路構成およびパスの情報に依存して、例えばパスのゲート段数、ファンアウト数、セル構成などの影響により遅延ばらつき分布に違いが生じる。【解決手段】複数の同期回路セルを有する集積回路における同期回路セルどうし間の経路中の特定のパスを対象として、パスのネットリストを格納する第１の記憶手段と、トランジスタのゲート長、ゲート幅等に関するばらつき情報をネットリストに付加する第１の入力手段と、ネットリストにばらつき情報を付加した結果のばらつきネットリストを格納する第２の記憶手段と、ばらつきネットリストを用いてシミュレーションを実行し遅延ばらつき分布を算出する実行手段と、パスの回路情報を与える第２の入力手段と、遅延ばらつき分布と回路情報とに基づいて回路の設計マージンを設定し出力する出力手段とを備える。【選択図】図１
2006209600.tif 000002
【特許請求の範囲】
【請求項１】
複数の同期回路セルを有する集積回路における同期回路セルどうし間の経路中の特定のパスを対象として、前記パスのネットリストを格納する第１の記憶手段と、
トランジスタのゲート長、ゲート幅等に関するばらつき情報を前記第１の記憶手段からの前記ネットリストに付加する第１の入力手段と、
前記第１の記憶手段からの前記ネットリストに前記第１の入力手段からの前記ばらつき情報を付加した結果のばらつきネットリストを格納する第２の記憶手段と、
前記第２の記憶手段からの前記ばらつきネットリストを用いてシミュレーションを実行し遅延ばらつき分布を算出する実行手段と、
前記パスの回路情報を与える第２の入力手段と、
前記実行手段による前記遅延ばらつき分布と前記第２の入力手段からの前記回路情報とに基づいて回路の設計マージンを設定し出力する出力手段とを備えた集積回路のシミュレーション装置。
【請求項２】
前記特定のパスとして、前記同期回路セルどうし間の経路中で遅延が最大のクリティカルパスを対象とする請求項１に記載の集積回路のシミュレーション装置。
【請求項３】
前記特定のパスとして、実際の回路ブロックにおける任意の１つのパスを対象とする請求項１に記載の集積回路のシミュレーション装置。
【請求項４】
前記特定のパスとして、実際の回路ブロックにおける任意の複数のパスを対象とする請求項１に記載の集積回路のシミュレーション装置。
【請求項５】
前記出力手段は、前記任意の複数のパスそれぞれの設計マージンの値を平均して算出した値を集積回路の設計マージンとして設定する請求項４に記載の集積回路のシミュレーション装置。
【請求項６】
前記出力手段は、前記任意の複数のパスそれぞれの設計マージンの値の中で最大の値を集積回路の設計マージンとして設定する請求項４に記載の集積回路のシミュレーション装置。
【請求項７】
前記第１の記憶手段は、互いに異なる複数種類のセルから構成されたモデル回路のネットリストを格納する請求項１に記載の集積回路のシミュレーション装置。
【請求項８】
さらに、実測による遅延ばらつき分布を入力する第３の入力手段を有し、前記シミュレーションの実行により算出した遅延ばらつき分布と前記実測による遅延ばらつき分布を比較することにより前記設計マージンを設定する請求項１から請求項７までのいずれかに記載の集積回路のシミュレーション装置。
【請求項９】
前記実測による遅延ばらつき分布に対して前記シミュレーションによる遅延ばらつき分布が一致するように、トランジスタのゲート長、ゲート幅等に関するばらつき情報を補正する請求項８に記載の集積回路のシミュレーション装置。
【請求項１０】
前記第２の入力手段は、シミュレーションを実行するパスの回路情報とは異なる任意の回路情報を入力する請求項１に記載の集積回路のシミュレーション装置。
【請求項１１】
前記同期回路セルとしてフリップフロップを対象とする請求項１から請求項１０までのいずれかに記載の集積回路のシミュレーション装置。
【請求項１２】
複数の同期回路セルを有する集積回路の設計方法であって、前記集積回路のネットリストを作成し、トランジスタのゲート長、ゲート幅等に関するばらつき情報を用いて、前記ネットリストからばらつきネットリストを作成し、回路シミュレーションの実行により遅延ばらつき分布を求め、前記集積回路に関するパス情報を用いて設計マージンを設定し、集積回路の設計を行うことを特徴とする集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計マージンを設定するシミュレーション装置およびシミュレーションを用いて行う集積回路の設計方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の設計、解析を行うために回路シミュレーションが用いられている。ところで、集積回路の性能の向上を目的とした微細化の進展により、トランジスタのデバイス長が短くなってきている。集積回路の製造工程では、製造条件にゆらぎが発生する。このゆらぎが回路素子の形状や物理的な条件に影響を与えるので、集積回路の特性のばらつきは避けることができない。集積回路の微細化により、回路特性のばらつきは次第に大きくなってきている。集積回路の開発、設計段階では、この製造工程に起因するばらつきを考慮した回路シミュレーションを行い、回路の動作検証をしたり、適切な設計マージンを設定したりすることが重要である。
【０００３】
製造工程に起因するばらつきを考慮したシミュレーション方法として、モンテカルロシミュレーションを用いることが多い。モンテカルロシミュレーションは、ばらつきを確率的に表現し、乱数に置き換えることで、複数回のシミュレーションを行う方法であり、シミュレーションに用いるコーナーパラメータの作成やパラメータ間の相関を考慮する場合などに用いられる。
【０００４】
従来の統計的なシミュレーションは、複数のパラメータの値を組み合わせたサンプリング点を離散的に複数設定し、半導体物理に関する方程式を解くことによってサンプリング点のそれぞれにおける集積回路の特性を算出し、その結果を応答曲面法（ＲＳＭ：Response Surface Methodology）の利用により補間し、任意のサンプリング点における特性を予測している（例えば、特許文献１参照）。
【０００５】
また、Ｎ型およびＰ型半導体装置のイオン注入濃度の値とゲート長の値をそれぞれ独立に求め、シミュレーションを行って飽和電流値を算出し、飽和電流値の散布図に基づいてシミュレーション用のパラメータを抽出しているものもある（例えば、特許文献２参照）。
【特許文献１】特開平１０−５６１６７号公報（第３−５頁、第１−２図）
【特許文献２】特開２００２−３０５２５３号公報（第４−５頁、第１，５図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記の統計的なシミュレーションの場合、集積回路の微細化がさらに進展すると、製造工程に起因するばらつきに対して最悪条件下でも動作するタイミング設計マージンの設定が望まれる。
【０００７】
そこで、本発明者は、集積回路の設計マージンを設定する回路シミュレーションについて、シミュレーションに用いる回路などの影響を詳細に検討した。集積回路には多くの種類があり、その種類ごとにセル構成が異なるので、一意的に集積回路の設計マージンを設定することは困難である。例えば、図１２に示す集積回路のように、同図（ａ）と同図（ｂ）では回路のセル構成が異なる。同図（ａ）は、回路がすべて同一種類のセルで構成されたものである。同図（ｂ）は、回路が複数種類のセルで構成されたものである。各セル間では、製造条件に起因して生じるばらつき以外に、セルのレイアウト形状に依存して生じるばらつきが存在する。したがって、複数種類のセルによって集積回路を形成した場合には、同一種類のセルによって形成した場合に比べて、集積回路の特性変動が大きく異なることが分かった。
【０００８】
本発明は、このような事情に鑑みて創作したものであり、半導体集積回路の特徴を分析し、設計マージンを適切に設定できるようにすることを目的としている。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、回路が複数種類のセルで構成されていても、その回路の構成情報をあらかじめ入力することを特徴とする。
【００１０】
すなわち、本発明による集積回路のシミュレーション装置は、複数の同期回路セル（フリップフロップなど）を有する集積回路のシミュレーションを実行する装置であって、
前記同期回路セルどうし間の経路中の特定のパスを対象として、前記パスのネットリストを格納する第１の記憶手段と、
トランジスタのゲート長、ゲート幅等に関するばらつき情報を前記第１の記憶手段からの前記ネットリストに付加する第１の入力手段と、
前記第１の記憶手段からの前記ネットリストに前記第１の入力手段からの前記ばらつき情報を付加した結果のばらつきネットリストを格納する第２の記憶手段と、
前記第２の記憶手段からの前記ばらつきネットリストを用いてシミュレーションを実行し遅延ばらつき分布を算出する実行手段と、
前記パスの回路情報を与える第２の入力手段と、
前記実行手段による前記遅延ばらつき分布と前記第２の入力手段からの前記回路情報とに基づいて回路の設計マージンを設定し出力する出力手段とを備えたものである。
【００１１】
この構成によれば、セル間経路中の特定のパスに応じて設計マージンを適切に設定できるとともに、そのパスに対応する回路情報の入力によって設計マージンの高精度化を図ることができる。また、設計マージンと回路情報との関係を明確にできるので、集積回路の設計効率を高めることができる。
【００１２】
上記の構成において、前記の特定のパスについては、次のようないくつかの態様がある。
【００１３】
すなわち、前記特定のパスとして、前記同期回路セルどうし間の経路中で遅延が最大のクリティカルパスを対象とする場合がある。この場合、クリティカルパスを対象とすることにより、設計マージンを最適化して設定することができる。
【００１４】
また、前記特定のパスとして、実際の回路ブロックにおける任意の１つのパスを対象とする場合がある。この場合、任意の１つのパスとして遅延ばらつきの大きいパスを選択することにより、設計マージンが過剰もしくは過小にならないように、高精度な設計マージンを設定することができる。
【００１５】
また、前記特定のパスとして、実際の回路ブロックにおける任意の複数のパスを対象とする場合がある。この場合、任意の複数のパスを選択することにより、パスによる遅延ばらつきの違いを考慮して設計マージンを設定することができる。
【００１６】
また、特定のパスとして実際の回路ブロックにおける任意の複数のパスを対象とする場合において、前記出力手段については、前記任意の複数のパスそれぞれの設計マージンの値を平均して算出した値を集積回路の設計マージンとして設定することが好ましい。
【００１７】
また、特定のパスとして実際の回路ブロックにおける任意の複数のパスを対象とする場合において、前記出力手段については、前記任意の複数のパスそれぞれの設計マージンの値の中で最大の値を集積回路の設計マージンとして設定することが好ましい。
【００１８】
また、上記構成において、前記第１の記憶手段については、互いに異なる複数種類のセルから構成されたモデル回路のネットリストを格納するように構成されていることは好ましい。この場合、集積回路のパスの情報が十分に揃っていない開発早期の段階でも設計マージンを設定することができる。
【００１９】
また、上記構成において、さらに、実測による遅延ばらつき分布を入力する第３の入力手段を有し、前記シミュレーションの実行により算出した遅延ばらつき分布と前記実測による遅延ばらつき分布を比較することにより前記設計マージンを設定するという構成も好ましい。この場合、設計マージンをより高精度に設定することができる。
【００２０】
さらに、前記実測による遅延ばらつき分布に対して前記シミュレーションによる遅延ばらつき分布が一致するように、トランジスタのゲート長、ゲート幅等に関するばらつき情報を補正することが好ましい。これにより、設計マージンをさらに高精度にすることができる。
【００２１】
また、前記第２の入力手段については、シミュレーションを実行するパスの回路情報とは異なる任意の回路情報を入力するように構成してもよい。この場合、パス情報としてシミュレーションに用いる集積回路そのものの情報を入力する場合と比較し、任意のパス情報を入力することで、ゲート段数、ファンアウト、配線ピッチなどの影響を考慮しつつ、設計マージンを設定することができる。
【００２２】
なお、前記同期回路セルとしてはフリップフロップを対象とする場合が多い。
【００２３】
本発明による集積回路の設計方法は、複数の同期回路セルを有する集積回路の設計方法であって、前記集積回路のネットリストを作成し、トランジスタのゲート長、ゲート幅等に関するばらつき情報を用いて、前記ネットリストからばらつきネットリストを作成し、回路シミュレーションの実行により遅延ばらつき分布を求め、前記集積回路に関するパス情報を用いて設計マージンを設定し、集積回路の設計を行うことを特徴とするものである。これによれば、設計マージンの設定に用いるパスの情報が特定されるので、設計マージンは従来よりも適切に設定される。
【発明の効果】
【００２４】
以上説明したように、本発明による集積回路のシミュレーション装置と設計方法では、パスの相違による設計マージンを適切に設定できるとともに、回路情報の入力によって、設計マージンの高精度化を図ることができる。また、設計マージンと回路情報との関係を明確にできるので、集積回路の設計時の効果は大きい。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかわる集積回路のシミュレーション装置の実施の形態を図面を参照しながら説明する。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１における集積回路のシミュレーション装置の構成を示すブロック図である。シミュレーション装置００は、記憶手段０１、入力手段０２、実行手段０３、出力手段０４の４つの部分から構成されている。
【００２７】
まず、シミュレーション装置００に入力する集積回路の情報として、回路のフリップフロップとフリップフロップの経路の中で最も遅延が大きいパスすなわちクリティカルパスを選択する（ステップＳ１１）。そして、ステップＳ１１で選択したパスのネットリストを作成し（ステップＳ１２）、記憶手段０１にそのネットリストを格納する（ステップＳ１３：第１の記憶手段）。
【００２８】
次に、記憶手段０１に格納されているネットリストを取り出す。一方、入力手段０２では、トランジスタのゲート長、ゲート幅等に関するばらつき情報を入力する（ステップＳ１４：第１の入力手段）。ここで、トランジスタのばらつき情報は、ゲート長、ゲート幅に限定されるものではなく、酸化膜厚や、内部抵抗、内部容量などを用いてもよい。
【００２９】
図２は、図１に示した集積回路の入力手段０２のトランジスタばらつき情報入力手段（Ｓ１４）の入力画面を示す。同図では、トランジスタのゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘを例に、中心値からのばらつき幅をそれぞれΔＬ，ΔＷ，ΔＴｏｘとして表している。ΔＬ，ΔＷ，ΔＴｏｘにそれぞれのばらつき幅の値を入力する。
【００３０】
そして、ステップＳ１３で格納したネットリストと、ステップＳ１４で入力したトランジスタのばらつき情報を用いて、パスのネットリストにトランジスタのゲート長、ゲート幅等に関するばらつき情報が付加されたパスのばらつきネットリストを作成し、記憶手段０１にパスのばらつきネットリストを格納する（ステップＳ１５：第２の記憶手段）。
【００３１】
続いて、記憶手段０１に格納されているパスのばらつきネットリストを用いて、実行手段０３で回路シミュレーションを実行し（ステップＳ１６）、遅延ばらつき分布を算出する（ステップＳ１７）。一方、入力手段０２では、パスの情報を入力する（ステップＳ１８：第２の入力手段）。
【００３２】
図３は、図１に示した集積回路の実行手段０３の遅延ばらつき分布図を示す。同図では、遅延ばらつきの平均値をμとして表し、遅延ばらつき幅をｘとして表している。ここで、ｘの値はいかなる基準で設定してもよく、例えば、遅延ばらつき分布の標準偏差の値を用いてもよい。
【００３３】
図４は、図１に示した集積回路の入力手段０２のパス情報入力手段（Ｓ１８）の入力画面を示す。同図では、パスのゲート段数、ファンアウト、配線ピッチ、敷き詰め率を入力する。ここで、パス情報を入力する変数は、ゲート段数、ファンアウト、配線ピッチ、敷き詰め率に限定されず、回路におけるセルの使用頻度など用いてもよい。パス情報はステップＳ１１で選択したパスに基づくもので、一意に決まる。パス情報を入力することによって、各変数が設計マージンへ与える効果を定量的に表すことができる。
【００３４】
そして、ステップＳ１７で算出した遅延ばらつき分布と、ステップＳ１８で入力したパス情報を用いて、設計マージンを設定し、出力手段０４で設計マージンを出力する（ステップＳ１９）。ここで、ステップＳ１９で出力する設計マージンは、遅延ばらつき分布から求めることにしているが、電源電圧、温度などのばらつき分布を加えて、設計マージンを設定してもよい。
【００３５】
本実施の形態によれば、セル間経路中の特定のパスであるクリティカルパスに応じて設計マージンを最適化して設定できるとともに、そのパスに対応する回路情報の入力によって設計マージンの高精度化を図ることができる。また、設計マージンと回路情報との関係を明確にできるので、集積回路の設計効率を高めることができる。
【００３６】
（実施の形態２）
次に、本発明の実施の形態２における集積回路のシミュレーション装置を説明する。
【００３７】
上記実施の形態１では、シミュレーションに用いる集積回路の情報として、フリップフロップどうし間の経路中で遅延が最大のクリティカルパスを用いた。これに対して本実施の形態では、実際の回路ブロックの任意の１つのパスのネットリストを用い、パスによる遅延ばらつきへの影響を考慮して設計マージンを設定するものである。
【００３８】
図５は、本発明の実施の形態２における集積回路のシミュレーション装置の構成を示すブロック図である。図５において、実施の形態１の図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。シミュレーション装置００に入力する集積回路の情報として、実際の回路ブロックから任意の１つのパスを選択する（ステップＳ１１ａ）。例えば、実際の回路ブロックの任意の１つのパスに、遅延ばらつきの大きいパスを選択することにより、設計マージンが過剰、もしくは、過小にならないように、高精度な設計マージンを設定することができる。
【００３９】
（実施の形態３）
次に、本発明の実施の形態３における集積回路のシミュレーション装置を説明する。
【００４０】
上記実施の形態２では、シミュレーションに用いる集積回路の情報として、実際の回路ブロックの任意の１つのパスを用いた。これに対して本実施の形態では、実際の回路ブロックの任意の複数のパスのネットリストを用い、複数のパスによる遅延ばらつきへの影響を考慮して、設計マージンを設定するものである。
【００４１】
図６は、本発明の実施の形態３における集積回路のシミュレーション装置の構成を示すブロック図である。図６において、実施の形態１の図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。シミュレーション装置００に入力する集積回路の情報として、実際の回路ブロックの任意の複数のパスを選択する（ステップＳ１１ｂ）。
【００４２】
図７は、図６に示した集積回路の実行手段０３の遅延ばらつき分布図を示す。同図にパスＰ１，Ｐ２，Ｐ３それぞれの遅延ばらつき分布を示している。パスＰ１，Ｐ２，Ｐ３それぞれの遅延ばらつき幅をＸ，Ｙ，Ｚ（Ｘ≠Ｙ≠Ｚ）とする。ここで、Ｘ，Ｙ，Ｚは、すべて同じ基準で設定されたものである。また、パスの数はいくつあってもよい。出力手段０４で設計マージンを設定するとき、パスによる遅延ばらつきの違いを平均して用いてもよいし、パスの遅延ばらつきの最大のものを用いてもよい。
【００４３】
本実施の形態によれば、実際の回路ブロックの任意の複数のパスを選択することにより、パスによる遅延ばらつきの違いを考慮して設計マージンを設定することができる。
【００４４】
（実施の形態４）
次に、本発明の実施の形態４における集積回路のシミュレーション装置を説明する。
【００４５】
上記実施の形態３では、シミュレーションに用いる集積回路の情報として、実際の回路ブロックの任意の複数のパスを用いた。これに対して本実施の形態では、互いに異なる複数種類のセルから構成されたモデル回路を用い、設計マージンを設定するものである。
【００４６】
図８は、本発明の実施の形態４における集積回路のシミュレーション装置の構成を示すブロック図である。図８において、実施の形態１の図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。シミュレーション装置００に入力する集積回路の情報として、互いに異なる複数種類のセルから構成されたモデル回路を選択する（ステップＳ１１ｃ）。
【００４７】
本実施の形態によれば、集積回路のパスの情報が十分に揃っていない開発早期の段階でも設計マージンを設定することができる。
【００４８】
（実施の形態５）
次に、本発明の実施の形態５における集積回路のシミュレーション装置を説明する。
【００４９】
上記実施の形態４では、シミュレーションに用いる集積回路の情報として、互いに異なる複数種類のセルから構成されたモデル回路を用いた。これに対して本実施の形態では、シミュレーションにより算出した遅延ばらつき分布と実測による遅延ばらつき分布を比較することにより、設計マージンを設定するものである。
【００５０】
図９は、本発明の実施の形態５における集積回路のシミュレーション装置の構成を示すブロック図である。図９において、実施の形態１の図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。入力手段０２に、集積回路のパスの実測による遅延ばらつき分布を入力する（ステップＳ２０：第３の入力手段）。
【００５１】
そして、ステップＳ１７で算出したシミュレーションによる遅延ばらつき分布と、ステップＳ２０の実測による遅延ばらつき分布と、ステップＳ１８で入力したパス情報を用いて設計マージンを設定し、出力手段０４で設計マージンを出力する（ステップＳ１９）。ここで、シミュレーションによる遅延ばらつき分布と実測による遅延ばらつき分布を比較し、シミュレーションと実測の遅延ばらつき誤差を考慮しつつ設計マージンを設定する。
【００５２】
なお、上記とは別に、実測による遅延ばらつき分布に対してシミュレーションによる遅延ばらつき分布が一致するように、入力手段０２に入力するトランジスタのゲート長、ゲート幅等に関する情報を補正することで設計マージンを設定してもよい。
【００５３】
本実施の形態によれば、設計マージンをより高精度に設定することができる。
【００５４】
（実施の形態６）
次に、本発明の実施の形態６における集積回路のシミュレーション装置を説明する。
【００５５】
上記実施の形態１〜５では、シミュレーションに用いる集積回路のパス情報として、シミュレーションに用いる集積回路そのものの情報を用いた。これに対して本実施の形態では、任意にパス情報を入力するものである。
【００５６】
図１０は、本発明の実施の形態６における集積回路のシミュレーション装置の構成を示すブロック図である。図１０において、実施の形態１の図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。入力手段０２に任意のパス情報を入力する（ステップＳ１８ａ）。上記実施の形態１〜５で、パス情報としてシミュレーションに用いる集積回路そのものの情報を入力する場合と比較し、任意のパス情報を入力することで、図４に示すゲート段数、ファンアウト、配線ピッチなどの影響を考慮しつつ、設計マージンを設定することができる。
【００５７】
（実施の形態７）
次に、本発明の実施の形態７における集積回路の設計方法を説明する。上記実施の形態１〜６では、設計マージンを設定するための集積回路のシミュレーション装置について説明したが、本実施の形態は、集積回路の設計に設計マージンを利用するものである。
【００５８】
図１１は、本発明の実施の形態における集積回路の設計方法の手順を示すフローチャートである。
【００５９】
まず、集積回路の設計を行う回路を用意する（ステップＳ３１）。また、集積回路のネットリストを作成する（ステップＳ３２）。また、集積回路に関するパス情報のデータベースを作成する（ステップＳ３３）。ここで、パス情報は、ゲート段数、ファンアウト、配線ピッチなどである。
【００６０】
一方、トランジスタのゲート長、ゲート幅等に関するばらつき情報のデータベースを作成する（ステップＳ３４）。ここで、トランジスタのばらつき情報は、ゲート長、ゲート幅に限定されるものではなく、酸化膜厚や、内部抵抗、内部容量などを用いてもよい。
【００６１】
次に、ステップＳ３２で作成したネットリストと、ステップＳ３４で作成したトランジスタのゲート長、ゲート幅等に関するばらつき情報のデータベースを用いてばらつきネットリストを作成する（ステップＳ３５）。
【００６２】
次に、ステップＳ３５で作成したばらつきネットリストを用いて回路シミュレーションを実行する（ステップＳ３６）。
【００６３】
次いで、実行結果から遅延ばらつき分布を求める（ステップＳ３７）。
【００６４】
続いて、ステップＳ３３で作成したパス情報のデータベースと、ステップＳ３７で求めた遅延ばらつき分布を用いて、設計マージンを設定する（ステップＳ３８）。
【００６５】
最後に、ステップＳ３８で設定した設計マージンを用いて、集積回路の設計を行う（ステップＳ３９）。
【００６６】
出力した設計マージンの値をＡ、集積回路の動作目標とする周波数の値をＦ[Ｈｚ]とすれば、Ａ×Ｆ[Ｈｚ]で動作するように集積回路のタイミング設計を行う。ここで、ステップＳ３８で設定する設計マージンは、集積回路の動作周波数に対して適用するだけでなく、消費電力、面積などの性能指標に適用してもよい。
【００６７】
本実施の形態によれば、設計マージン設定に用いるパスの情報が特定されるので、設計マージンを従来よりも適切に設定することができる。
【産業上の利用可能性】
【００６８】
以上説明したように、集積回路のパス情報を考慮して設計マージンを設定する本発明のシミュレーション装置は、ＥＤＡ（Electronic Design Automation）ツールの開発やスタンダードセルのライブラリ開発等に適用され、そのようなスタンダードセルを複数用いて高性能な半導体集積回路を作製する場合などに有用である。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１における集積回路のシミュレーション装置の構成を示すブロック図
【図２】本発明の実施の形態１においてトランジスタばらつき情報入力手段の入力画面を表した図
【図３】本発明の実施の形態１においてシミュレーション実行手段の遅延ばらつき分布を表した図
【図４】本発明の実施の形態１においてパス情報入力手段の入力画面を表した図
【図５】本発明の実施の形態２における集積回路のシミュレーション装置の構成を示すブロック図
【図６】本発明の実施の形態３における集積回路のシミュレーション装置の構成を示すブロック図
【図７】本発明の実施の形態３においてシミュレーション実行手段の遅延ばらつき分布を表した図
【図８】本発明の実施の形態４における集積回路のシミュレーション装置の構成を示すブロック図
【図９】本発明の実施の形態５における集積回路のシミュレーション装置の構成を示すブロック図
【図１０】本発明の実施の形態６における集積回路のシミュレーション装置の構成を示すブロック図
【図１１】本発明の実施の形態７の集積回路の設計方法の手順を示すフローチャート
【図１２】（ａ）はすべて同一種類のセルで回路が構成されていることを示した図、（ｂ）は複数種類のセルで回路が構成されていることを示した図
【符号の説明】
【００７０】
００  シミュレーション装置
０１  記憶手段
０２  入力手段
０３  実行手段
０４  出力手段
【図１】
2006209600.tif 000003
【図２】
2006209600.tif 000004
【図３】
2006209600.tif 000005
【図４】
2006209600.tif 000006
【図５】
2006209600.tif 000007
【図６】
2006209600.tif 000008
【図７】
2006209600.tif 000009
【図８】
2006209600.tif 000010
【図９】
2006209600.tif 000011
【図１０】
2006209600.tif 000012
【図１１】
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【図１２】
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