(57)【要約】【課題】本発明は半導体素子の製造方法に関し、特に活性領域を定義する素子分離膜の形成前に格納電極コンタクトに予定されている部分及びその隣接領域の半導体基板を所定厚さにエッチングして段差のあるチャンネルを有するゲートを形成することにより、格納電極接合領域で漏洩電流を低減させて半導体素子のリフレッシュ特性を向上させることができる技術である。【解決手段】半導体基板１１０をエッチングする段階と、下部パッド酸化膜、下部パッド窒化膜、上部パッド酸化膜及び上部パッド窒化膜を形成する段階と、トレンチを形成する段階と、素子分離膜１５０を形成する段階と、前記窒化膜及び酸化膜を取り除く段階と、ゲート酸化膜１６０、ゲートポリシリコン層１７０、ゲートシリサイド層１８０及びハードマスク窒化膜１９０を蒸着しパターニングしてゲート構造物を形成する段階とを含む。【選択図】図２ｆ
2006190952.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）格納電極コンタクト予定領域と、これと隣接した領域の半導体基板を所定厚さにエッチングする段階と、
（ｂ）全体表面の上部に下部パッド酸化膜、下部パッド窒化膜、上部パッド酸化膜及び上部パッド窒化膜を形成する段階と、
（ｃ）素子分離領域に予定されている部分の前記上部パッド窒化膜、上部パッド酸化膜、下部パッド窒化膜、下部パッド酸化膜及び所定厚さの半導体基板をエッチングしてトレンチを形成する段階と、
（ｄ）前記トレンチを埋め込むＨＤＰ酸化膜を形成する段階と、
（ｅ）前記上部パッド窒化膜が露出するよう平坦化エッチング工程を行なう段階と、
（ｆ）前記上部パッド窒化膜、上部パッド酸化膜、下部パッド窒化膜及び下部パッド酸化膜を取り除く段階と、
（ｇ）全体表面の上部にゲート酸化膜、ゲートポリシリコン層、ゲートシリサイド層及びハードマスク窒化膜を順次蒸着したあとパターニングしてゲート構造物を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ａ）段階でエッチングされる半導体基板の深さは３００〜６００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記下部パッド酸化膜の厚さは３０〜１５０Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記下部パッド窒化膜の厚さは２００〜３００Åであり、前記上部パッド窒化膜の厚さは３００〜４００Åであることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項５】
前記トレンチの深さは２０００〜３０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記トレンチの側壁に厚さ５０〜１５０Åの側壁酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ＨＤＰ酸化膜の形成前に全体表面の上部に厚さ５０〜１００Åのライナ窒化膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記（ｆ）段階は湿式エッチング工程で行なわれることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記（ｆ）段階の以後に、
活性領域の上部に犠牲酸化膜を形成する段階と、
前記活性領域の半導体基板にイオンを注入する段階とをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記（ｇ）段階の以後に、
ビットラインコンタクト領域の半導体基板を露出する段階と、
前記ビットラインコンタクト領域の半導体基板にイオンを注入する段階とをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特に活性領域を定義する素子分離膜の形成前に格納電極コンタクトに予定されている部分及びその隣接領域の半導体基板を所定厚さにエッチングして段差のあるチャンネルを有するゲートを形成することにより、格納電極接合領域で漏洩電流（leakage current）を低減させて半導体素子のリフレッシュ特性を向上させ得る半導体素子の製造方法である。
【背景技術】
【０００２】
図１ａ〜図１ｆは、従来の技術に係る半導体素子の製造方法を示した断面図等である。
【０００３】
図１ａに示されているように、半導体基板１１の上部にパッド酸化膜１２とパッド窒化膜１３を蒸着する。
【０００４】
図１ｂに示されているように、素子分離予定領域のパッド酸化膜１２、パッド窒化膜１３及び半導体基板１１をエッチングしてトレンチ１４を形成する。
【０００５】
図１ｃに示されているように、トレンチ１４に側壁酸化膜（図示省略）を形成し、トレンチ１４を含む全体表面の上部にライナ窒化膜（図示省略）を蒸着する。そのあと、トレンチ１４を埋め込むＨＤＰ酸化膜（図示省略）を形成する。
【０００６】
次に、全体表面の上部を平坦化エッチングしてパッド窒化膜１３を露出させる。以後、パッド窒化膜１３を取り除いて活性領域を定義する素子分離膜１５を形成する。
【０００７】
図１ｄに示されているように、全体表面の上部に感光膜（図示省略）を塗布したあと、露光及び現像して格納電極コンタクト予定領域、及びこれと隣接した領域を露出する感光膜パターン（図示省略）を形成する。次に、感光膜パターン（図示省略）をマスクに露出した領域をエッチングし、感光膜パターン（図示省略）を取り除く。
【０００８】
図１ｅに示されているように、活性領域のパッド酸化膜１２を取除いて犠牲酸化膜（図示省略）を形成する。そのあと、活性領域の半導体基板１１にイオン注入工程を行ないウェル領域を形成したあと、前記犠牲酸化膜（図示省略）を取り除く。
【０００９】
次に、全体表面の上部にゲート酸化膜１６、ゲートポリシリコン層１７、ゲートシリサイド層１８及びハードマスク窒化膜１９を順次形成したあとパターニングしてゲート構造物を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、前記エッチングされた格納電極コンタクト予定領域、及びこれと隣接した領域の活性領域断面は、図１ｆのように上部エッジ部が角状に形成され半導体素子の特性が劣化するという問題点がある。
【００１１】
従って、ゲート酸化膜無欠性及びセルターンオン（turn on）特性に問題が生じる。
【００１２】
前記の問題点を解決するため、本発明は活性領域を定義する素子分離膜の形成前に格納電極コンタクトに予定されている部分及びその隣接領域の半導体基板を所定厚さにエッチングして段差のあるチャンネルを有するゲートを形成することにより、格納電極接合領域で漏洩電流を低減させて半導体素子のリフレッシュ特性を向上させ得る半導体素子の製造方法を提供することに目的がある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体素子の製造方法は、
（ａ）格納電極コンタクト予定領域と、これと隣接した領域の半導体基板を所定厚さにエッチングする段階と、
（ｂ）全体表面の上部に下部パッド酸化膜、下部パッド窒化膜、上部パッド酸化膜及び上部パッド窒化膜を形成する段階と、
（ｃ）素子分離領域に予定されている部分の前記上部パッド窒化膜、上部パッド酸化膜、下部パッド窒化膜、下部パッド酸化膜及び所定厚さの半導体基板をエッチングしてトレンチを形成する段階と、
（ｄ）前記トレンチを埋め込むＨＤＰ酸化膜を形成する段階と、
（ｅ）前記上部パッド窒化膜が露出するよう平坦化エッチング工程を行なう段階と、
（ｆ）前記上部パッド窒化膜、上部パッド酸化膜、下部パッド窒化膜及び下部パッド酸化膜を取り除く段階と、
（ｇ）全体表面の上部にゲート酸化膜、ゲートポリシリコン層、ゲートシリサイド層及びハードマスク窒化膜を順次蒸着したあとパターニングしてゲート構造物を形成する段階とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明に係る半導体素子の製造方法は既存のセルトランジスタと同一のしきい値電圧を保持しながら、ゲート酸化膜無欠性の問題を防止し、ライナ窒化膜の損失を最小化してモウト（moat）と格納電極接合領域の漏洩電流を低減させる。従って、半導体素子のリフレッシュ特性を向上させるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下では本発明の好ましい実施の形態を図を参照して詳しく説明する。
【００１６】
図２ａ〜図２ｆは、本発明に係る半導体素子の製造方法を示した断面図等である。
【００１７】
図２ａに示されているように、格納電極コンタクト予定領域と、これと隣接した領域の半導体基板１１０を所定厚さにエッチングする。ここで、前記隣接した領域はチャンネル領域で格納電極コンタクト領域と隣接した部分である。半導体基板１１０は、３００〜６００Åの深さにエッチングされるのが好ましい。
【００１８】
図２ｂに示されているように、全体表面の上部に下部パッド酸化膜１２０、下部パッド窒化膜１３０、上部パッド酸化膜２００及び上部パッド窒化膜２１０を順次形成する。このとき、下部パッド酸化膜１２０は３０〜１５０Åの厚さに形成し、下部パッド窒化膜１３０及び上部パッド窒化膜２１０はそれぞれ２００〜３００Å、３００〜４００Åの厚さに形成するのが好ましい。
【００１９】
図２ｃに示されているように、素子分離領域に予定されている部分の上部パッド窒化膜２１０、上部パッド酸化膜２００、下部パッド窒化膜１３０、下部パッド酸化膜１２０及び所定厚さの半導体基板１１０をエッチングしてトレンチ１４０を形成する。ここで、トレンチ１４０は２０００〜３０００Åの深さに形成するのが好ましい。
【００２０】
図２ｄに示されているように、トレンチ１４０の側壁に厚さ５０〜１５０Åの側壁酸化膜（図示省略）を形成し、トレンチ１４０を含む全体表面の上部に厚さ５０〜１００Åのライナ窒化膜（図示省略）を形成するのが好ましい。
【００２１】
次に、トレンチ１４０を埋め込むＨＤＰ酸化膜（図示省略）を形成し、上部パッド窒化膜２１０が露出するよう平坦化エッチングして活性領域を定義する素子分離膜１５０を形成する。
【００２２】
図２ｅに示されているように、前記活性領域の上部パッド窒化膜２１０、上部パッド酸化膜２００及び下部パッド窒化膜１３０を取り除く。このとき、前記除去工程は燐酸溶液を利用した湿式エッチング工程で行なわれるのが好ましい。
【００２３】
図２ｆに示されているように、活性領域の下部パッド酸化膜１２０を取り除き、全体表面の上部にゲート酸化膜１６０、ゲートポリシリコン層１７０、ゲートシリサイド層１８０及びハードマスク窒化膜１９０を順次蒸着したあとパターニングして段差のあるチャンネル領域を有するゲート構造物を形成する。
【００２４】
一方、下部パッド酸化膜１２０を取り除いたあと活性領域に犠牲酸化膜（図示省略）を形成し、活性領域の半導体基板１１０にイオン注入工程を実施することができる。
【００２５】
さらに、前記ゲート構造物の形成後、ビットラインコンタクト領域の半導体基板１１０を露出し、前記ビットラインコンタクト領域の半導体基板１１０にイオンを注入する段階を追加することができる。
【００２６】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２７】
【図１ａ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１ｂ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１ｃ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１ｄ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１ｅ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１ｆ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図２ａ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ｂ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ｃ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ｄ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ｅ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ｆ】本発明に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００２８】
１１０  半導体基板
１２０  下部パッド酸化膜
１３０  下部バッド窒化膜
１４０  トレンチ
１５０  素子分離膜
１６０  ゲート酸化膜
１７０  ゲートポリシリコン層
１８０  ゲートシリサイド層
１９０  ハードマスク窒化膜
２００  上部パッド酸化膜
２１０  上部パッド窒化膜
【図１ａ】
2006190952.tif 000003
【図１ｂ】
2006190952.tif 000004
【図１ｃ】
2006190952.tif 000005
【図１ｄ】
2006190952.tif 000006
【図１ｅ】
2006190952.tif 000007
【図１ｆ】
2006190952.tif 000008
【図２ａ】
2006190952.tif 000009
【図２ｂ】
2006190952.tif 000010
【図２ｃ】
2006190952.tif 000011
【図２ｄ】
2006190952.tif 000012
【図２ｅ】
2006190952.tif 000013
【図２ｆ】
2006190952.tif 000014