(57)【要約】【課題】自動配置配線を使った半導体装置の設計システムにおいて、回路間を半導体材料による配線と１層の金属配線とで配線する場合、半導体材料による配線抵抗が高いため、クロックスキューが発生し、半導体装置の誤動作が発生した。【解決手段】所定の回路間の配線情報である所定配線情報を入力する所定配線情報入力手段と、この情報に基づきレイアウトデータを変更するレイアウト変更手段を設けた。これにより、所定の回路間のクロックスキューを低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路情報と配線情報とを有する回路結線情報に基づいて、回路を配置配線するレイアウト手段を有し、該レイアウト手段によって作成されるレイアウトデータを出力する半導体装置自動設計システムにおいて、
所定の回路間の前記配線情報である所定配線情報を入力する所定配線情報入力手段と、該所定配線情報に基づいて、前記レイアウトデータを変更するレイアウト変更手段とを有し、
前記レイアウト変更手段は、前記所定の回路間の配線抵抗を低減するようにすることを特徴とする半導体装置自動設計システム。
【請求項２】
前記レイアウト変更手段は、前記所定の回路間の半導体材料による配線の幅を太くすることを特徴とする請求項１に記載の半導体装置自動設計システム。
【請求項３】
前記レイアウト変更手段は、前記所定の回路間の半導体材料による配線を複数にすることを特徴とする請求項１に記載の半導体装置自動設計システム。
【請求項４】
前記レイアウト変更手段は、前記所定の回路間の半導体材料による配線を短くすることを特徴とする請求項１に記載の半導体装置自動設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を製造する際に用いるマスクを作成するためのレイアウトデータを設計するシステムに関し、詳しくは、所定の回路間の配線遅延を低減し、誤動作を防止する半導体装置を自動設計するシステムに関する。
【背景技術】
【０００２】
半導体装置の製造は、回路情報が反映されているレイアウトパターンを有するマスクを予め用意し、このマスク上のレイアウトパターンを半導体装置に転写して加工する場合がほとんどである。レイアウトパターンは、例えば、石英ガラスにクロムにより形成されている。
詳しくは、シリコンなどの半導体ウェハ上に光に反応して硬化または軟化するフォトレジスト剤からなるレジスト膜を設け、その上部にマスクを設ける。このマスクに特定の波長の光を照射し、透過した光を利用してマスク上のレイアウトパターンをレジスト膜に転写する。レジスト膜に転写されたレイアウトパターンを利用して、半導体ウェハの表面を選択的にエッチング、または酸化、または不純物の注入を行うのである。
マスクは、半導体装置設計システムを利用して、回路情報と配線情報とを有する回路結線情報からレイアウトパターンの元となるレイアウトデータを作成し、このレイアウトデータに基づいて作成される。
【０００３】
半導体装置設計システムは、回路情報を利用してセルと呼ばれる入力および出力の端子を持つ小規模回路を選択して配置し、配線情報を利用してセル間の端子間を配線することで所望の回路網を作成する。セルの電源端子は、セルを隙間なく並べることでセル同士の電源端子が正しく接続されるように工夫されている場合が多く、その際は、並べた端部のセルのみに電源配線を施せばよい。
セルは、ＡＮＤやＯＲ、ＮＯＴなどの論理回路や、フリップフロップ、発振回路などの所定の機能を有する回路などから構成している。
半導体装置設計システムのうち、回路情報と配線情報とを利用してセルを自動で配置および配線し、レイアウトデータを出力できるものがある。このようなシステムを半導体装置自動設計システムと呼ぶ。近年では、言語設計を利用した半導体装置自動設計システムが注目されている。
【０００４】
言語設計とは、欲する回路動作の言語記述から実際の回路を生成する設計手法の総称である。例えば、設計したい回路の動作を所定の言語で記述し、回路動作仕様ファイルを作成する。この回路動作仕様ファイルから回路図を作成し、この回路図からレイアウトデータを出力するのである。言語設計を利用した設計であっても、レイアウトデータの作成フローの多くは自動化されている。
【０００５】
言語設計を利用した半導体装置自動設計システムでも回路結線情報に基づいてレイアウトを行うが、実際の作成フローにおいては、回路結線情報に相当するものとして、概ね次に示す３つのライブラリを用いる。回路図の情報を有する回路図ライブラリ、セルの仕様（端子の情報を含む）を有するセル情報ライブラリ、デザインルールなどを規定したテクニカルライブラリである。これらを利用して所定の言語で回路動作仕様ファイルを記述し、このファイルを用いて自動でレイアウトデータを作成するのである。
【０００６】
ところで、半導体装置自動設計システムにおいては、レイアウトデータの作成時に、セルの配置や配線に優先条件を付与することが広く用いられている。
セルは、セルごとに回路が異なるのでその機能やサイズや接続する配線数も異なる。こ
れらを考慮に入れると、セルをどこに配置してどのように配線するかというレイアウトの方針には、最適な解があるのがその理由である。最適な解とは、例えば、最も効率のよい配置や配線のことである。
【０００７】
この最適な解を得るためには、次に示す２つの考え方がある。まず１つは、回路網の面積効率を優先するものであり、例えば、回路網が占有する面積を縮小するようにレイアウトするということである。もう１つは、電気特性を優先するものであり、例えば、セルの配置や配線に制限を与えてレイアウトするということである。便宜上、前者を第１の優先条件、後者を第２の優先条件とする。
第１の優先条件は、レイアウトする回路網のデッドスペースが小さくなるように配線をしたり、同一の電圧信号や同一の電源電圧で動作する回路同士を並べて配置したりすることで、回路網全体の面積が小さくなるようにするのである。一方、第２の優先条件は、例えば、アナログ信号のようにノイズや電圧変動などの外乱に影響されやすい信号を扱うセルを、外乱の影響を受けにくくするように所定のボンディングパッドの近傍に配置したり、信号の種類に応じて同様の機能を有するセル同士を隣接して配置したりするのである。
このように、最適な解を得るために優先条件を付与されて作成されたレイアウトは、一般に、人力によるレイアウトに比して、優れたレイアウトである場合が多い。
【０００８】
したがって、実際のレイアウトデータの作成に際しては、この２つの異なる優先条件のどちらかを利用するのが一般的である。レイアウトデータの作成においては、この第１の優先条件か第２の優先条件か、所望の優先条件を入力して行うことができるようになっている。
【０００９】
近年の半導体装置自動設計システムは、その作業の多くが自動化されているために、従来に比してレイアウトデータの作成に要する時間を短くすることができるため、微細化し高集積化した大規模な半導体装置の設計に広く使われている。このような半導体装置に関しては、少しでも半導体装置のチップサイズを小さくする方がコスト的に有利であるから、レイアウトにおいては、回路網の占有する面積がなるべく小さくなるようにするのが最適な解となる。その場合は、第１の優先条件を利用してレイアウトする場合が多い。
また、場合によっては、第２の優先条件を利用してレイアウトを行うこともあるが、このような大規模な半導体装置においては、回路網の占有面積の縮小のために人力でレイアウトの修正（セルの再配置や再配線）を行うことは厳しく、したがって、現実的には、このような半導体装置の設計には、第１の優先条件の利用が一般的となっているのである。
【００１０】
しかしながら、このような微細化し高集積化した大規模な半導体装置の設計に半導体装置自動設計システムを利用すると、新たな問題が生じることが判明した。回路が誤動作してしまうという問題である。
【００１１】
詳しく説明する。例えば、シフトレジスタなどの同期回路を例にすると、シフトレジスタは、共通のクロック信号に同期してデータ信号を取り込むフリップフロップなどの回路の組み合わせで構成しており、前段のデータ信号を順次後段に伝えていくことで、データ信号をシフトする故にシフトレジスタを呼ばれる。
このフリップフロップは、本来は、後段のデータが確定してから前段のデータが確定するものであり、前段のフリップフロップと後段のフリップフロップとが近くに配置される方が好ましいが、常に隣接してレイアウトされるわけではない。フリップフロップのセルは、ＡＮＤやＯＲ、ＮＯＴなどの論理回路のセルに比べてそのサイズが大きいため、第１の優先条件を利用してレイアウトする場合、レイアウトする領域である配置ブロック内のデッドスペースを低減するために、配置ブロック内に広範囲に配置かれることがある。
このため、同期回路を構成するセルにクロックスキューと呼ばれる現象が生じ、前後段のフリップフロップ間のデータ確定の順序が狂ってしまうことがある。
クロックスキューとは、シフトレジスタの２つの隣り合うフリップフロップ間に入力されるのクロック信号の遅延時間差のことであって、セル間の配線に配線抵抗が付きすぎてしまうことが主な原因である。クロックスキューが大きすぎると、シフトレジスタのデータ伝達が１段ずれてしまうから、この現象によって、半導体装置が誤動作してしまうのである。
【００１２】
従来の技術は、クロックスキューを抑えるために金属の多層配線を採用している。通常、半導体装置の配線は、ポリシリコンなどの半導体材料による配線とアルミニウムや銅などの金属配線とが用いられている。セル間の配線抵抗が高いために生じるクロックスキューを防止するには、一般に半導体材料より配線抵抗を小さくできる金属配線を利用する方が有利だからである。
しかしながら、半導体装置を金属の多層配線を用いて構成すると、多層配線用の構造および製造方法が必要である。特に、多層配線には半導体装置の表面を平坦化し配線の段差による断線を低減させることが必須であり、そのための製造装置の導入や工程数増加に伴うコストが増加してしまうというという欠点がある。
【００１３】
このため、微細化し高集積化した大規模な半導体装置においても、半導体装置のコストを低減するために、半導体材料による配線と１層の金属配線とで半導体装置を構成する場合もある。この場合には、配線の遅延時間差が影響して回路の動作タイミングがずれても正常に動作させる技術思想がすでに提案されている（例えば、特許文献１参照。）。
【００１４】
図６は、特許文献１に示した従来技術である。８０１はフリップフロップ、８０２はマルチプレクサ、８０３は伝播遅延回路、８０４は伝播遅延時間可変回路、８０５はフリップフロップ回路である。ＡとＢとは制御入力、Ｃはクロック入力である。Ｄはフリップフロップ８０１のデータ入力であって、Ｄ１〜Ｄ４はマルチプレクサ８０２の遅延時間差のあるデータ入力パスである。Ｑはマルチプレクサ８０２の出力である。伝播遅延回路８０３は、データ入力パスＤ２には１つ、データ入力パスＤ３には２つ、データ入力パスＤ４には３つ接続している。
図６に示した従来技術は、伝播遅延時間可変回路８０４によって、フリップフロップ回路８０５の制御入力Ａと制御入力Ｂとを操作し、最適な遅延時間に合わせることによってクロックスキューを回避するものである。すなわち、制御入力Ａと制御入力Ｂとによってデータ入力パスＤ１〜Ｄ４の中から最適な遅延パスを選択して、マルチプレクサ８０２の出力Ｑとしてフリップフロップ８０１のデータ入力Ｄに印加するものである。これにより、クロック入力Ｃにトリガがかかった時の誤動作を防止する。
【００１５】
【特許文献１】特開平５−８３０９０号公報（第３項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１に示す従来技術は、フリップフロップ８０１のデータ入力Ｄ側にマルチプレクサ８０２と伝播遅延回路８０３とを有する伝播遅延時間可変回路８０４が必要になり、回路規模が増大するという欠点があった。伝播遅延時間可変回路８０４は、いわば追加回路であって、微細化し高集積化した大規模な半導体装置にとって追加回路の付加による回路網の面積増加は深刻な問題である。
【００１７】
本発明が解決しようとする課題は、半導体材料による配線と１層の金属配線とで作成された半導体装置においても、追加回路を必要とせずクロックスキューを抑えるができる半導体装置自動設計システムを提供することである。
【課題を解決するための手段】
【００１８】
前述した課題を解決するために、本発明の半導体装置自動設計システムは、下記の構成を採用する。
【００１９】
回路情報と配線情報とを有する回路結線情報に基づいて、回路を配置配線するレイアウト手段を有し、レイアウト手段によって作成されるレイアウトデータを出力する半導体装置自動設計システムにおいて、所定の回路間の配線情報である所定配線情報を入力する所定配線情報入力手段と、所定配線情報に基づいて、レイアウトデータを変更するレイアウト変更手段とを有し、レイアウト変更手段は、所定の回路間の配線抵抗を低減するようにすることを特徴とする。
【００２０】
レイアウト変更手段は、所定の回路間の半導体材料による配線の幅を太くすることを特徴とする。
【００２１】
レイアウト変更手段は、所定の回路間の半導体材料による配線を複数にすることを特徴とする。
【００２２】
レイアウト変更手段は、所定の回路間の半導体材料による配線を短くすることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置自動設計システムは、回路情報と配線情報とを有する回路結線情報に基づいて、回路を配置配線するレイアウト手段を有し、レイアウト手段によって作成されるレイアウトデータを出力する半導体装置自動設計システムにおいて、所定の回路間の配線情報である所定配線情報を入力する所定配線情報入力手段と、この所定配線情報に基づいて、レイアウトデータを変更するレイアウト変更手段とから構成されている。このため、レイアウト変更手段が所定配線を太くしたり、本数を増やしたり、その配線長さを短くすることによって配線抵抗を低減することから、所定の回路間の配線抵抗を低減することが可能になり、多層の金属配線を必要とせず、追加回路なしでもクロックスキューを低減できる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を用いて本発明を実施するための最適な形態の半導体装置自動設計システムを説明する。
図１は、本発明の半導体装置自動設計システムの構成を示す図である。１は半導体装置自動設計システム、２は第１の入力手段、３は第２の入力手段、４はレイアウト手段、５はレイアウト変更手段、６は格納手段、７は出力手段、８は制御手段、６１はレイアウト情報、６２は所定配線情報、６３は第１のレイアウトデータ、６４は第２のレイアウトデータである。
第１の入力手段２は、回路情報と配線情報とを有するレイアウト情報６１を入力する手段であり、第２の入力手段３は、所定配線情報６２を入力する手段である。
格納手段６は、第１の入力手段２と第２の入力手段３とレイアウト手段４とレイアウト変更手段５との処理結果を格納する手段であり、例えば、ハードディスクなどの磁気記憶装置や半導体メモリアレイなどの記憶装置で構成している。
レイアウト手段４は、レイアウト情報６１に基づいてレイアウトを実施し、第１のレイアウトデータ６３を出力し、格納手段６に格納する。
レイアウト変更手段５は、所定配線情報６２に基づいて第１のレイアウトデータ６３を変更し、第２のレイアウトデータ６４を出力し、格納手段６に格納する。レイアウト変更手段５には、図示しない判断手段が設けてあり、レイアウト変更する際に、それが可能かどうかも判断する。
レイアウト情報６１は、回路情報と配線情報とを有する回路結線情報であり、所定配線
情報６２は、所定のセル間の配線を変更するための情報である。第１のレイアウトデータ６３は、レイアウト手段４でレイアウトされたレイアウトデータであり、セルなどの回路が配置され、この回路間が配線された回路網のデータである。第２のレイアウトデータ６４は、所定配線情報６２を利用してレイアウト変更手段５により第１のレイアウトデータ６３を変更したデータである。所定の回路間の配線抵抗を低減するようにしたものである。
出力手段７は、第２のレイアウトデータ６４を完成したレイアウトデータとして出力するものである。
制御手段８は、本発明の半導体装置自動設計システムの動作を制御するための手段であって、各構成要素に命令を送り、その動作を制御する。
図１に示す半導体装置自動設計システム１には、情報を表示する手段や、キーボードなどの入力装置、すでに説明したようなレイアウトを実施する際に用いる優先条件の入力に関わる手段、レイアウトデータを生成するための演算手段などは省略してある。
【００２５】
図２と図３と図４とは、本発明の半導体装置自動設計システムによりレイアウトしたレイアウトデータを模式的に示した図である。図１に示す第２のレイアウトデータ６４の様態を示したものである。
図２において、２０１は第１の回路であり、２０２は第２の回路である。２０５は半導体材料による配線であり、２０３は第１の金属配線であり、２０４は第２の金属配線である。５００はコンタクトホール（スルーホール）である。ＣＬＫは端子である。
図３において、３０１は第１の半導体材料による配線であり、３０２は第２の半導体材料による配線である。
図４において、４０１は半導体材料による配線である。Ｐは、第１の金属配線２０３と半導体材料による配線４０１との接続ノードである。
図２から図４において、第１の回路２０１と第２の回路２０２とは、例えば、フリップフロップである。半導体材料による配線２０５、４０１、第１の半導体材料３０１、第２の半導体材料３０２は、例えば、ポリシリコンによる配線である。端子ＣＬＫは、クロック信号を入力する端子である。
【００２６】
図５は、本発明の半導体装置自動設計システムのレイアウト手段４により作成した第1のレイアウトデータ６３を模式的に示した図である。１０１は半導体材料による配線による配線である。
レイアウト変更手段５により、第２のレイアウトデータ６４を作成する前のレイアウトであり、このレイアウトにおける回路の配置位置や配線の幅や長さ、その数は、知られている技術を用いた一般的なレイアウトとなんら変わりがない。
なお、図２から図５において同一の構成要素に対しては同一の番号を付与している。
【００２７】
本発明の半導体装置自動設計システムは、回路情報と配線情報とを有する回路結線情報に基づいて、回路を配置配線するレイアウト手段を有し、レイアウト手段によって作成されるレイアウトデータを出力する半導体装置自動設計システムであって、所定の回路間の配線情報である所定配線情報６２を入力する所定配線情報入力手段３と、所定配線情報６２に基づいて、レイアウトデータを変更するレイアウト変更手段５とを有しており、レイアウト変更手段５は、所定の回路間の配線抵抗を低減するものである。
【００２８】
所定配線情報入力手段３によって、所定の配線の情報を入力する。例えば、回路Ａと回路Ｂとの間の配線抵抗を小さくしたい場合、その情報を特定のフォーマットに基づいて入力するのである。この情報を利用して、レイアウト変更手段５は、回路Ａと回路Ｂとの距離や、これらの回路に接続している配線と他の配線との接続ノードの位置やそれらの距離などを計算するとともに、配置や配線の変更が可能かどうかを判断する。可能であれば、回路Ａと回路Ｂとの間の配線をどのようにすれば配線抵抗が小さくなるかを決定し、それ
に基づいて配置や配線を実施する。例えば、回路Ａと回路Ｂとの間の配線幅を太くしたり、並列に複数の配線を設けることで配線抵抗を低減したりなど配線を変更する。また、回路Ａと回路Ｂとの配置を近づけることで、それらの間の配線抵抗を低減するようにセルの配置を変更するのである。
【実施例１】
【００２９】
図５は、図１に示す第１の入力手段３により入力したレイアウト情報６１を利用してレイアウト手段４によりレイアウトした場合を説明する模式図である。図２は、図１に示す第２の入力手段３により入力した所定配線情報６２を利用してレイアウト変更手段５により所定の回路間の配線抵抗を低減するように第１のレイアウトデータ６３のレイアウトを変更した場合を説明する模式図である。すなわち、図５に示すレイアウトが図２に示すレイアウトに変更されたのである。
図２と図５とにおいて、回路は一例として、第１の回路２０１と第２の回路２０２との２つが配置されている例を示している。回路のクロック信号は、端子ＣＬＫに入力される。
クロック信号は、図示しないクロック信号発生回路により生成され、第１の金属配線２０３を介して伝達される。２つの回路の端子ＣＬＫに接続する第１の金属配線２０３と第２の金属配線２０４とは、半導体材料による配線２０５とコンタクトホール５００とにより接続している。
【００３０】
図２に示す半導体材料による配線２０５は、図５に示す第１のレイアウトデータ６３によるレイアウトの半導体材料による配線１０１よりその線幅が太くなるようにレイアウト変更されている。このようなレイアウトによって、半導体材料による配線２０５の配線抵抗は低抵抗となる。これによって、第１の回路２０１と第２の回路２０２とに入力するクロック信号は、配線遅延を起こすことはない。
【００３１】
図２に示す例では、図１に示すレイアウト変更手段５によって第１のレイアウトデータ６３を変更した第２のレイアウトデータ６４を示すものであって、この場合は、レイアウト変更手段５によるレイアウト変更後も第１の回路２０１と第２の回路２０２とはその配置位置に変更はなく、半導体材料による配線２０５の配線の幅のみ変更したものである。図５に示す第１のレイアウトデータ６３によるレイアウトとの違いは、半導体材料による配線２０５の配線の幅のみということになる。
【実施例２】
【００３２】
図３は、所定の回路間の配線抵抗を低減するようにレイアウトを変更した場合を説明する模式図であって、図２に示す例とは異なる例である。
図３は、図２に示す例と同様に、回路が２つの場合を示すものであり、図示しないクロック信号がこれら２つの回路に接続する。
第１の金属配線２０３と第２の金属配線２０４との間は、第１の半導体材料による配線３０１と第２の半導体材料による配線３０２とコンタクトホール５００とにより接続している。
【００３３】
半導体材料による配線は、第１の半導体材料による配線３０１と第２の半導体材料による配線３０２との２つで構成するため、第１の金属配線２０３と第２の金属配線２０４との間の配線抵抗は、第１のレイアウトデータ６３によるレイアウトの半導体材料による配線１０１より低抵抗となる。例えば、第１の半導体材料による配線３０１と第２の半導体材料による配線３０２とが同一の抵抗値であるなら、その配線抵抗は約半分になる。これによって、第１の回路２０１と第２の回路２０２とに入力するクロック信号は、配線遅延を起こすことはない。
【００３４】
図３に示す例では、図１に示すレイアウト変更手段５によって第１のレイアウトデータ６３を変更した第２のレイアウトデータ６４を示すものであって、この場合は、レイアウト変更手段５によるレイアウト変更後も第１の回路２０１と第２の回路２０２とはその配置位置に変更はなく、半導体材料による配線を２つ並列接続にしたものである。図５に示す第１のレイアウトデータ６３によるレイアウトとの違いは、半導体材料による配線の数のみということになる。もちろん、半導体材料による配線の数は、２つに限定されることはなく、配線の配置に余裕があれば３つでも４つでもよく、より多くの配線とすることができる。
【実施例３】
【００３５】
図４は、所定の回路間の配線抵抗を低減するようにレイアウトを変更した場合を説明する模式図であって、図２と図３とに示す例とは異なる例である。
図４は、図２と図３とに示す例と同様に、回路が２つの場合を示すものであり、図示しないクロック信号がこれら２つの回路に接続する。
第１の金属配線２０３と第２の金属配線２０４との間は、半導体材料による配線４０１とコンタクトホール５００とにより接続しているが、その距離は、図５に示す第１のレイアウトデータ６３によるレイアウトの半導体材料による配線１０１より短くなるようになっており、半導体材料による配線４０１の配線抵抗が小さくなるようになっている。すなわち、第１の回路２０１と第２の回路２０２との距離が、より近くなるように配置されている。詳しくは、第２の回路２０２が第１の金属配線２０３と半導体材料による配線４０１との接続ノードＰに近くなるように配置されている。
【００３６】
半導体材料による配線４０１は、その配線長さが短いため、第１の金属配線２０３と第２の金属配線２０４との間の配線抵抗は、低抵抗となる。これによって、第１の回路２０１と第２の回路２０２とに入力するクロック信号は、配線遅延を起こすことはない。
【００３７】
図４に示す例では、図１に示すレイアウト変更手段５によって第１のレイアウトデータ６３を変更した第２のレイアウトデータ６４を示すものであって、この場合は、レイアウト変更手段５によるレイアウト変更後は、第１の回路２０１と第２の回路２０２との配置位置を変更している。図５に示す第１のレイアウトデータ６３によるレイアウトとの違いは、第１の回路２０１と第２の回路２０２との配置位置ということになる。この回路の配置位置の変更に伴って、半導体材料による配線４０１は、図５に示すレイアウトに比して短い距離で配線することができる。
図４に示す例では、半導体材料による配線４０１の配線の幅や数は、レイアウト変更前と同じであるが、これに限定されることはなく、配線の配置に余裕があれば、より太い配線でもよく、図３に示すように、複数の配線を用いることもできるのは言うまでもない。
【産業上の利用可能性】
【００３８】
半導体装置自動設計システムは、従来に比してコストを増加させることなくクロックスキューの問題を解決するものであって、微細化し高集積化した大規模な半導体装置の設計システムに適用することができる。特に、１層の金属配線を用いて半導体装置を設計する場合に好適である。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体装置自動設計システムを説明する構成図である。
【図２】本発明の半導体装置自動設計システムによって、所定の回路間の配線幅を太くした例を説明する図である。
【図３】本発明の半導体装置自動設計システムによって、所定の回路間の配線幅を複数にした例を説明する図である。
【図４】本発明の半導体装置自動設計システムによって、所定の回路間の配置距離を短くした例を説明する図である。
【図５】本発明の半導体装置自動設計システムの第１のレイアウトデータによってレイアウトされた例を説明する図である。
【図６】従来技術を説明する図である。
【符号の説明】
【００４０】
１  半導体装置自動設計システム
２  第１の入力手段
３  第２の入力手段
４  レイアウト手段
５  レイアウト変更手段
６  格納手段
７  出力手段
８  制御手段
【図１】
2006202947.tif 000003
【図２】
2006202947.tif 000004
【図３】
2006202947.tif 000005
【図４】
2006202947.tif 000006
【図５】
2006202947.tif 000007
【図６】
2006202947.tif 000008