(57)【要約】【課題】製造プロセスの改良によって、ＴＦＴを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきを小さくする。【解決手段】絶縁性基板１０に半導体層４を形成する半導体層形成工程と、半導体層２を覆うように第１絶縁膜３を形成する第１絶縁膜形成工程と、第１絶縁膜３を覆うように第２絶縁膜７を形成する第２絶縁膜形成工程と、第２絶縁膜７を覆うように形成した導電膜の上にレジスト１１をパターン形成するレジスト形成工程と、レジスト１１をマスクとして導電膜をエッチングすることにより、ゲート電極１２ａを形成するゲート電極形成工程とを備え、ゲート電極形成工程では、レジスト１１から露出している導電膜と共に、第２絶縁膜７の一部を厚さ方向にエッチングし、ゲート電極形成工程の後に、レジスト１１から露出している第２絶縁膜７をエッチングする絶縁膜除去工程を備えている。【選択図】図１
2006202874.tif 000002
【特許請求の範囲】
【請求項１】
基板に半導体層を形成する半導体層形成工程と、
上記半導体層を覆うように第１絶縁膜を形成する第１絶縁膜形成工程と、
上記第１絶縁膜を覆うように、該第１絶縁膜と異なる材質により第２絶縁膜を形成する第２絶縁膜形成工程と、
上記第２絶縁膜を覆うように形成した導電膜を形成する導電膜形成工程と、
上記導電膜上にレジストをパターン形成するレジスト形成工程と、
上記レジストをマスクとして上記導電膜をエッチングすることにより、ゲート電極を形成するゲート電極形成工程と、
上記ゲート電極形成工程の後に、上記ゲート電極から露出している上記第２絶縁膜をエッチングする絶縁膜除去工程とを備える薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタの製造方法において、
上記ゲート電極形成工程では、上記レジストから露出している上記導電膜と共に、上記第２絶縁膜の一部を厚さ方向にエッチングする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載の薄膜トランジスタの製造方法において、
上記第１絶縁膜は、酸化シリコン膜であると共に、上記第２絶縁膜は、窒化シリコン膜である薄膜トランジスタの製造方法。
【請求項４】
請求項３に記載の薄膜トランジスタの製造方法において、
上記絶縁膜除去工程は、ハロゲンガスと酸素ガスとの混合ガスによって、エッチングする薄膜トランジスタの製造方法。
【請求項５】
請求項１に記載の薄膜トランジスタの製造方法において、
上記半導体層は、アモルファスシリコン膜を溶融固化することにより形成された多結晶シリコン膜により構成される薄膜トランジスタの製造方法。
【請求項６】
請求項１に記載の薄膜トランジスタの製造方法において、
上記絶縁膜除去工程の後に、上記第１絶縁膜を介して上記半導体層に不純物をドープする不純物ドープ工程を備えている薄膜トランジスタの製造方法。
【請求項７】
請求項１に記載の薄膜トランジスタの製造方法において、
上記絶縁膜除去工程は、誘導結合型プラズマエッチング装置を用いて行われる薄膜トランジスタの製造方法。
【請求項８】
基板に設けられた半導体層と、該半導体層を覆う絶縁膜と、該絶縁膜の上に設けられたゲート電極とを備えた薄膜トランジスタであって、
上記絶縁膜は、上記半導体層を覆う第１絶縁膜と、該第１絶縁膜の上に設けられた第２絶縁層とにより構成され、
上記第２絶縁層は、上記ゲート電極との重なり部分のみに設けられている薄膜トランジスタ。
【請求項９】
請求項８に記載の薄膜トランジスタにおいて、
上記第１絶縁膜は、酸化シリコン膜であると共に、上記第２絶縁層は、窒化シリコン膜である薄膜トランジスタ。
【請求項１０】
請求項８に記載の薄膜トランジスタにおいて、
上記半導体層は、アモルファスシリコン膜を溶融固化することにより形成された多結晶シリコン膜により構成されている薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法及び薄膜トランジスタに関するものであり、特に、トップゲート構造の薄膜トランジスタに関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと略する）は、絶縁性基板の上に半導体膜を形成して構成され、液晶表示装置のスイッチング素子として広く用いられている。このＴＦＴには、ゲート電極が半導体膜に対して下側（基板側）に位置するボトムゲート構造のものと、ゲート電極が半導体膜に対して上側に位置するトップゲート構造のものとがある。
【０００３】
上記トップゲート構造のＴＦＴは、例えば、以下のようにして製造される。
【０００４】
図１３〜図１６は、トップゲート構造のＴＦＴの製造プロセスを部分的に示す断面図である。
【０００５】
まず、ガラス基板１００等の基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜を成膜してベースコート膜１０１を形成する。
【０００６】
次に、ベースコート膜１０１上の基板全体に、プラズマＣＶＤ法により、アモルファスシリコン膜を成膜した後、加熱処理を行い、結晶化（ポリシリコン膜に変成）して半導体膜を形成する。その後、フォトリソグラフィ法によりパターン形成して半導体層１０２を形成する。
【０００７】
続いて、半導体層１０２が形成されたベースコート膜１０１上の基板全体に、プラズマＣＶＤ法により、酸化シリコン膜を成膜してゲート絶縁膜１０３を形成する。
【０００８】
さらに、ゲート絶縁膜１０３上の基板全体に、スパッタリング法により、窒化タンタル膜１０４及びタングステン膜１０５を順に成膜した後、スピンコーティング法により、フォトレジストを塗布及びプリベークする。
【０００９】
その後、フォトマスクを介してフォトレジストを感光させ、現像及びポストベークして、図１３に示すように、レジストパターン１１１を形成する。
【００１０】
次に、ドライエッチング法により、レジストパターン１１１に覆われていないタングステン膜１０５を除去して、図１４に示すように、タングステン層１０５ａを形成する。
【００１１】
さらに、ドライエッチング法により、レジストパターン１１１に覆われていない窒化タンタル膜１０４を除去して、図１５に示すように、窒化タンタル層１０４ａを形成する。
【００１２】
続いて、アッシングにより、レジストパターン１１１を除去した後、窒化タンタル層１０４ａ及びタングステン層１０５ａをマスクとして、ゲート絶縁膜１０３を介して半導体層１０２にリン等の不純物をドープする。これによって、半導体層１０２に、ソース領域１０２ａ、ドレイン領域１０２ｂ及びチャネル領域１０２ｃが形成される。
【００１３】
その後、窒化タンタル層１０４ａ及びタングステン層１０５ａが形成されたゲート絶縁膜１０３上の基板全体に、プラズマＣＶＤ法により、窒化シリコン膜と酸化シリコン膜とを順に成膜して層間絶縁膜１０８を形成する。
【００１４】
そして、ゲート絶縁膜１０３及び層間絶縁膜１０８の積層膜のうち、ソース領域１０２ａ及びドレイン領域１０２ｂに対応する部分をエッチング除去して、コンタクトホールを形成する。
【００１５】
最後に、層間絶縁膜１０８上の基板全体に、スパッタリング法により、チタン膜、アルミニウム膜及びチタン膜を順に成膜し、その後、フォトリソグラフィ法により、パターン形成して、図１６に示すように、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する。
【００１６】
以上のような製造プロセスによって、トップゲート構造のＴＦＴ１２０が製造される。
【００１７】
ところで、上記のようなフォトリソグラフィ法におけるエッチングでは、半導体膜、金属薄膜、絶縁膜等、各被エッチング材の選択比が、パターン形成の良し悪しを左右する重要な要素となっており、高選択比なエッチングを実現するべく、特に、シリコン基板（ウエハ）上に半導体素子を形成する半導体製造プロセスにおいて、種々の検討がなされている（例えば、特許文献１及び２等参照）。ここで、選択比とは、レジストや下地膜に対する被エッチング材のエッチング速度の比である。
【００１８】
特許文献１には、窒化シリコン膜を酸化シリコン膜に対して高選択比で選択エッチング可能なドライエッチング方法及びドライエッチング装置が開示されている。
【００１９】
特許文献２には、下地膜をエッチングしない高選択比の導体層のパターニングが行える薄膜デバイスが開示されている。
【特許文献１】特開平７−２３５５２５号公報
【特許文献２】特開２００１−２８４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述の半導体製造プロセスでは、基板のサイズが比較的小さいので、特に問題とされなかったが、ＴＦＴの製造プロセスでは、近年、基板のサイズが益々大きくなり、上述の製造プロセスで製造されたＴＦＴにおいて、特性がばらついてしまうという問題が生じる。
【００２１】
具体的に上述した製造プロセスで説明すると、金属薄膜は、酸化シリコン膜等の絶縁膜よりもエッチングされにくい、すなわち、絶縁膜に対する金属薄膜の選択比が低いので、ゲート酸化膜１０３上の窒化タンタル膜１０４及びタングステン膜１０５により構成された金属薄膜をエッチングしてゲート電極を形成する際に、図１５に示すように、ゲート絶縁膜１０３の表面もエッチングされてしまう。
【００２２】
このゲート絶縁膜１０３の表面のエッチングされる量は、基板内を局部的に見ると均一であるものの、例えば、基板内の中央部と端部とにおいて差が大きいというように、基板内を広範囲に見ると均一ではないので、エッチングされたゲート絶縁膜１０３の膜厚は、基板面内でばらついている。また、半導体層１０２へのリンのドーピングは、ゲート絶縁膜１０３を介して行うので、ゲート絶縁膜１０３の膜厚の面内均一性が悪くなると、半導体層１０２におけるリンのドープ量が不均一になる。その結果、半導体層１０２のリンがドープされたソース領域２ａ及びドレイン領域２ｂ内において、異なった電気抵抗を有する部分が分布することになるので、ＴＦＴ１２０の特性がばらついてしまう。
【００２３】
なお、このゲート絶縁膜の膜厚の面内均一性の悪さに起因するＴＦＴの特性のばらつきは、製造装置、すなわちドライエッチング装置の性能向上等によって、ある程度は抑制可能と考えられるが、上述のように基板のサイズが益々大きくなる液晶表示装置では、製造装置が大型化しているので、製造装置の性能向上だけでＴＦＴの特性ばらつきを抑制することが困難になってきている。
【００２４】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、製造プロセスの改良によって、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきを小さくすることにある。
【課題を解決するための手段】
【００２５】
本発明は、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜を第１絶縁膜及び第２絶縁膜により構成し、ゲート電極を形成した後に、第２絶縁膜をエッチングするようにしたものである。
【００２６】
具体的に、本発明に係る薄膜トランジスタの製造方法は、基板に半導体層を形成する半導体層形成工程と、上記半導体層を覆うように第１絶縁膜を形成する第１絶縁膜形成工程と、上記第１絶縁膜を覆うように、該第１絶縁膜と異なる材質により第２絶縁膜を形成する第２絶縁膜形成工程と、上記第２絶縁膜を覆うように形成した導電膜を形成する導電膜形成工程と、上記導電膜上にレジストをパターン形成するレジスト形成工程と、上記レジストをマスクとして上記導電膜をエッチングすることにより、ゲート電極を形成するゲート電極形成工程と、上記ゲート電極形成工程の後に、上記ゲート電極から露出している上記第２絶縁膜をエッチングする絶縁膜除去工程とを備える。
【００２７】
上記の方法によれば、絶縁膜が半導層を覆う第１絶縁膜と、その第１絶縁膜を覆う第２絶縁膜とを含み、ゲート電極形成工程の後の絶縁膜除去工程において、レジストから露出している第２絶縁膜をエッチングすることになる。そのため、ゲート電極形成工程において、仮に、第２絶縁膜に対する導電膜の選択比が低いことに起因して、第２絶縁膜の導電膜側が局部的にエッチングされて、第２絶縁膜の膜厚が基板内でばらついたとしても、絶縁膜除去工程において、第２絶縁膜が第１絶縁膜に対して優先してエッチングされるので、第２絶縁膜の膜厚の基板内のばらつきが、第１絶縁膜に対する第２絶縁膜の選択比の大きさに対応して小さくなる。これにより、第２絶縁膜に対する導電膜の低い選択比に起因する絶縁膜の膜厚のばらつきが小さくなる。従って、製造プロセスを改良することによって、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきが小さくなる。
【００２８】
上記ゲート電極形成工程では、上記レジストから露出している上記導電膜と共に、上記第２絶縁膜の一部を厚さ方向にエッチングしてもよい。
【００２９】
上記の方法によれば、ゲート電極形成工程において、レジストから露出している第２絶縁膜の一部を厚さ方向にエッチングした後に、絶縁膜除去工程において、レジストから露出している残りの第２絶縁膜をエッチングすることになる。そのため、ゲート電極形成工程において、仮に、第２絶縁膜に対する導電膜の選択比が低いことに起因して、第２絶縁膜の導電膜側が局部的にエッチングされて、第２絶縁膜の膜厚が基板内でばらついたとしても、絶縁膜除去工程において、第２絶縁膜が第１絶縁膜に対して優先してエッチングされるので、第２絶縁膜の膜厚の基板内のばらつきが、第１絶縁膜に対する第２絶縁膜の選択比の大きさに対応して小さくなる。これにより、第２絶縁膜に対する導電膜の低い選択比に起因する絶縁膜の膜厚のばらつきが小さくなる。従って、製造プロセスを改良することによって、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきが小さくなる。
【００３０】
上記第１絶縁膜は、酸化シリコン膜であると共に、上記第２絶縁膜は、窒化シリコン膜であってもよい。
【００３１】
上記の方法によれば、第１絶縁膜が酸化シリコン膜で、第２絶縁膜が窒化シリコン膜であるという組み合わせは、下地膜の第１絶縁膜に対する第２絶縁膜の選択比が一般的な手法で高くなるので、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきが容易に小さくなる。
【００３２】
上記絶縁膜除去工程は、ハロゲンガスと酸素ガスとの混合ガスによって、エッチングしてもよい。
【００３３】
上記の方法によれば、ハロゲンガスと酸素ガスとの混合ガスを用いるエッチングでは、酸化シリコン膜に対する窒化シリコン膜の選択比が高くなるので、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきが容易に小さくなる。
【００３４】
上記半導体層は、アモルファスシリコン膜を例えばレーザーアニール等で溶融固化することにより形成された多結晶シリコン膜により構成されてもよい。
【００３５】
アモルファスシリコン膜を溶融固化することにより形成された多結晶シリコン膜では、その表面にリッジと呼ばれる突起物が形成されて、そのリッジによって半導体層とゲート電極との間でリーク電流が発生する恐れがある。上記の方法によれば、絶縁膜が少なくとも第１絶縁膜及び第２絶縁膜により構成されて肉厚になるので、半導体層とゲート電極との間のリーク電流の発生が抑制される。
【００３６】
また、第１絶縁膜が酸化シリコン膜で、第２絶縁膜が窒化シリコン膜である場合には、窒化シリコン膜の誘電率は、一般に酸化シリコン膜の誘電率よりも大きいので、酸化シリコン膜のみで構成された絶縁膜と同等の容量を有するものよりも、肉厚の絶縁膜を形成することが可能となってリーク電流の発生が抑制され、酸化シリコン膜のみで構成された絶縁膜と同等の膜厚を有するものよりも、大きな容量の絶縁膜を形成することが可能となる。
【００３７】
上記絶縁膜除去工程の後に、上記絶縁膜を介して上記半導体層に不純物をドープする不純物ドープ工程を備えていてもよい。
【００３８】
上記の方法によれば、膜厚のばらつきが小さくなった絶縁膜を介して半導体層に不純物がドープされることになるので、半導体層にドープされる不純物の量がほぼ均一になる。そのため、半導体層の不純物がドープされた部分内の電気抵抗がほぼ均一となって、薄膜トランジスタの特性のばらつきが小さくなる。
【００３９】
上記絶縁膜除去工程は、誘導結合型プラズマエッチング装置を用いて行われてもよい。
【００４０】
上記の方法によれば、誘導結合型プラズマエッチング装置は、プラズマを高密度に発生させると共に、化学的に反応による等方性エッチングが可能であるので、比較的高いエッチング速度で選択比の高いエッチングが可能である。そのため、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきを効果的に小さくすることが可能になる。
【００４１】
本発明に係る薄膜トランジスタは、基板に設けられた半導体層と、該半導体層を覆う絶縁膜と、該絶縁膜の上に設けられたゲート電極とを備えた薄膜トランジスタであって、上記絶縁膜は、上記半導体層を覆う第１絶縁膜と、該第１絶縁膜の上に設けられた第２絶縁層とにより構成され、上記第２絶縁層は、上記ゲート電極との重なり部分のみに設けられている。
【００４２】
薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきは、ゲート電極を形成する際の下地膜となり、第２絶縁層を形成する第２絶縁膜の膜厚のばらつき、すなわち、ゲート電極から露出する第２絶縁膜の膜厚のばらつきに起因する。上記の構成によれば、第２絶縁層がゲート電極との重なり部分のみに配置して、絶縁膜の膜厚のばらつきの原因となる部分の第２絶縁膜が除去されて存在しないので、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきが小さくなる。
【００４３】
上記第１絶縁膜は、酸化シリコン膜であると共に、上記第２絶縁層は、窒化シリコン膜であってもよい。
【００４４】
上記の構成によれば、第１絶縁膜が酸化シリコン膜で、第２絶縁層が窒化シリコン膜であるという組み合わせは、下地膜の第１絶縁膜に対する第２絶縁層を構成する第２絶縁膜の選択比が一般的な手法で高くなるので、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきが容易に小さくなる。
【００４５】
上記半導体層は、アモルファスシリコン膜を溶融固化することにより形成された多結晶シリコン膜により構成されていてもよい。
【００４６】
アモルファスシリコン膜を溶融固化することにより形成された多結晶シリコン膜では、その表面にリッジと呼ばれる突起物が形成されて、そのリッジによって半導体層とゲート電極との間でリーク電流が発生する恐れがある。上記の構成によれば、絶縁膜が少なくとも第１絶縁膜及び第２絶縁層により構成されて肉厚になっているので、半導体層とゲート電極との間のリーク電流の発生が抑制される。
【発明の効果】
【００４７】
本発明の薄膜トランジスタの製造方法によれば、絶縁膜を第１絶縁膜及び第２絶縁膜により構成し、ゲート電極を形成した後に、第２絶縁膜をエッチングする絶縁膜除去工程を備えているので、製造プロセスを改良することによって、薄膜トランジスタを構成する半導体層とゲート電極との間の絶縁膜の膜厚のばらつきを小さくすることができる。これにより、薄膜トランジスタの特性のばらつきも小さくすることができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態に係る薄膜トランジスタの製造方法及び薄膜トランジスタについて、図面に基づいて詳細に説明する。但し、本発明は、以下の実施形態に限定されるものではない。
【００４９】
まず、本発明の薄膜トランジスタ（ＴＦＴ）の製造方法で製造されたＴＦＴについて説明する。
【００５０】
図１は、本実施形態のＴＦＴ２０の断面模式図である。
【００５１】
ＴＦＴ２０は、図１に示すように、半導体層２、ゲート電極１３ａ、ソース電極６ａ及びドレイン電極６ｂを備えている。
【００５２】
また、ＴＦＴ２０は、絶縁性基板１０上に、ベースコート膜１、第１絶縁膜３及び層間絶縁膜８ａが順に積層された多層積層構造となっている。
【００５３】
ベースコート膜１と第１絶縁膜３との層間には、ソース領域２ａ、ドレイン領域２ｂ及びチャネル領域２ｃを有する半導体層２が設けられている。
【００５４】
第１絶縁膜３と層間絶縁膜８ａとの層間には、半導体層２のチャネル領域２ｃに重なるように、第２絶縁層７ａ、第１導電層４ａ及び第２導電層５ａとが設けられている。
【００５５】
ここで、第１導電層４ａ及び第２導電層５ａによりゲート電極１３ａが構成され、半導体層２とゲート電極１３ａとの間の絶縁膜であるゲート絶縁膜１２が、第１絶縁膜３及び第２絶縁層７ａにより構成されている。
【００５６】
層間絶縁膜８ａ上には、コンタクトホール９ａを介して半導体層２のソース領域２ａに接続されたソース電極６ａと、コンタクトホール９ｂを介して半導体層２のドレイン領域２ｂに接続されたドレイン電極６ｂとが設けられている。
【００５７】
このＴＦＴ２０は、ゲート電極１３ａが半導体層２の上側（絶縁性基板１０と反対側）に設けられたトップゲート構造を有している。
【００５８】
また、ＴＦＴ２０は、アクティブマトリクス型の液晶表示装置のスイッチング素子として用いられる。このＴＦＴ２０を有する液晶表示装置は、例えば、ゲート線からのゲート信号がゲート電極１３ａに送られてＴＦＴ２０がオン状態となったときに、ソース線からソース信号が送られてソース電極６ａ及びドレイン電極６ｂを介して、画素電極に所定の電荷を書き込まれるように構成されている。
【００５９】
次に、上述したＴＦＴ２０の製造方法について、図２〜図１２の断面模式図を用いて工程毎に説明する。
【００６０】
本実施形態の製造プロセスは、ベースコート形成工程、半導体層形成工程、絶縁膜形成工程、導電膜形成工程、レジスト形成工程、ゲート電極形成工程、絶縁膜形成工程、不純物ドープ工程、層間絶縁膜形成工程及びソース電極ドレイン電極形成工程を備えている。
【００６１】
まず、ベースコート膜形成工程において、ガラス基板等の絶縁性基板１０上の基板全体に、プラズマＣＶＤ法により、酸化シリコン膜（厚さ２００ｎｍ程度）を成膜して、ベースコート膜１を形成する。
【００６２】
次に、半導体層形成工程において、ベースコート膜１上の基板全体に、原料ガスとしてモノシラン（ＳｉＨ4）を用いて、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜した後、レーザーアニール等で溶融固化を行い、結晶化（多結晶シリコン膜に変成）する。その後、図２に示すように、フォトリソグラフィ法によりパターン形成して半導体層２を形成する。
【００６３】
ここで、半導体層２は、上記のようにアモルファスシリコン膜を変性させて形成してもよいが、多結晶シリコン膜を直接成膜してもよい。
【００６４】
続いて、絶縁膜形成工程を行う。この絶縁膜形成工程は、第１絶縁膜形成工程と、第２絶縁膜形成工程とを備えている。
【００６５】
まず、第１絶縁膜形成工程において、半導体層２が形成されたベースコート膜１上の基板全体に、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜して第１絶縁膜３を形成する。
【００６６】
次に、第２絶縁膜形成工程において、第１絶縁膜３を覆うように、プラズマＣＶＤ法により、窒化シリコン膜（厚さ５０ｎｍ程度）を成膜して、第２絶縁膜７を形成する。
【００６７】
その後、導電膜形成工程において、第２絶縁膜７を覆うように、スパッタリング法により、窒化タンタル膜４（厚さ５０ｎｍ程度）及びタングステン膜５（厚さ３７０ｎｍ程度）を順に成膜して導電膜１３を形成する。
【００６８】
続いて、レジスト形成工程を行う。
【００６９】
まず、導電膜１３を覆うように、スピンコート法により、フォトレジストを厚さ１．４μｍ程度で塗布した後、そのフォトレジストをプリベークする。
【００７０】
次に、フォトマスクを介してフォトレジストを感光させ、現像及びポストベークして、図３に示すようにパターン形成して、レジスト１１を形成する。
【００７１】
続いて、ゲート電極形成工程を行う。
【００７２】
以下のエッチングは、一般的な誘導誘導結合型プラズマ（Inductively coupled plasma）エッチング装置（以下、ＩＣＰエッチング装置）を用いて行うのが望ましい。なお、上記半導体層２のパターン形成もＩＣＰエッチング装置を用いて行ってもよい。
【００７３】
このＩＣＰエッチング装置は、処理基板を収容しエッチングするための処理室、上記処理室に対して真空に設定するための排気系、上記処理室に対して処理ガスを供給するための処理ガス供給系、上記処理室内の上部に設置された誘電体壁、上記誘電体壁の上部に設けられ、上記処理ガスをプラズマに転化するための誘導電界を上記処理室内に形成するための高周波アンテナ、及び上記処理室内で励起されたプラズマ中のイオンを効果的に上記処理基板に引き込むために高周波電力を印加することが可能な下部電極（基板ステージ）等により構成されている。
【００７４】
まず、例えば、高周波アンテナに供給する電力を２０００Ｗに、基板ステージに供給するバイアス電力を５００Ｗに、処理室内の圧力を２．０Ｐａに、テトラフルオロメタンガスの流量を２００ｓｃｃｍに、塩素ガスの流量を１００ｓｃｃｍに、酸素ガスの流量を２００ｓｃｃｍに、それぞれ設定して、レジスト１１をマスクとしてドライエッチングを行い、レジスト１１から露出しているタングステン膜５を除去して、図４に示すように、第２導電層５ａを形成する。この場合、窒化タンタル膜４に対するタングステン膜５の選択比は、１０以上となる。
【００７５】
ここで、ｓｃｃｍは、「standard cubic centimeters per minute」という意味であり、１分間当たり流量（ｃｃ）を示す単位である。
【００７６】
次に、例えば、高周波アンテナに供給する電力を２０００Ｗに、基板ステージに供給するバイアス電力を１５０Ｗに、処理室内の圧力を２．０Ｐａに、テトラフルオロメタンガスの流量を１００ｓｃｃｍに、塩素ガスの流量を１００ｓｃｃｍに、それぞれ設定して、レジスト１１をマスクとしてドライエッチングを行い、レジスト１１から露出している窒化タンタル膜４を除去して、図５に示すように、第１導電層４ａを形成する。これにより、第２導電層５ａ及び第１導電層４ａにより構成されたゲート電極１３ａが形成される。このとき、第２絶縁膜７（窒化シリコン膜）に対する窒化タンタル膜４の選択比は２程度であり、第２絶縁膜７の表面もエッチングされてしまう。
【００７７】
この第２絶縁膜７の表面のエッチングされる量は、絶縁性基板１０面内の位置によって、ばらついてしまうため、例えば、図１０に示すように、第２絶縁膜７の表面では、膜厚差ｔ１の段差が発生している。なお、図１０の左側は、絶縁性基板１０面内においてエッチング速度の速い箇所の断面模式図であり、図１０の右側は、絶縁性基板１０面内においてエッチング速度の遅い箇所の断面模式図である。
【００７８】
続いて、絶縁膜除去工程を行う。
【００７９】
例えば、高周波アンテナに供給する電力を２０００Ｗに、基板ステージに供給するバイアス電力を１５０Ｗに、処理室内の圧力を１．３Ｐａに、臭化水素ガスの流量を１００ｓｃｃｍに、酸素ガスの流量を２０ｓｃｃｍに、それぞれ設定して、レジスト１１をマスクとしてドライエッチングを行い、レジスト１１から露出している第２絶縁膜７を除去して、図６に示すように、第２絶縁層７ａを形成する。この場合、第１絶縁膜３に対する第２絶縁膜７の選択比は、２０以上となる。
【００８０】
この絶縁膜除去工程では、図１０に示すような膜厚差ｔ１の状態から、ドライエッチングが第２絶縁膜７に対して進行すると、図１１に示すように、膜厚差ｔ１とほぼ同じ膜厚ｔ２を有する第２絶縁膜残部７ｂが一旦形成される。なお、図１１は、図１０に対応する断面模式図であり、左側のエッチング速度の速い箇所において、第２絶縁膜７の除去が終了した状態を示している。そして、さらにドライエッチングが進行すると、図１２に示すように、第２絶縁膜残部７ｂが除去されると共に、第１絶縁膜３の表面も一部除去され、膜厚差ｔ１（ｔ２）よりも小さい膜厚差ｔ３の状態となる。なお、図１２は、図１０及び図１１に対応する断面模式図であり、右側のエッチング速度の遅い箇所において、第２絶縁膜７（第２絶縁膜残部７ｂ）の除去が終了した状態を示している。
【００８１】
具体的に、上記のように第１絶縁膜３に対する第２絶縁膜７の選択比が２０の場合には、膜厚差ｔ３は、その選択比に対応して小さくなり、膜厚差ｔ１の１／２０となる。
【００８２】
続いて、不純物ドープ工程を行う。
【００８３】
まず、ゲート電極１３ａ上のレジスト１１をアッシングにより、除去する。
【００８４】
次に、ゲート電極１３ａをマスクとして、ゲート絶縁膜１２（第１絶縁膜３）を通して半導体層２にリンをドープして、ゲート電極１３ａに重なる部分にチャネル領域２ｃ、その外側にソース領域２ａ及びドレイン領域２ｂを形成する。
【００８５】
その後、加熱処理を行い、ドープしたリンの活性化処理を行う。なお、不純物元素としてリンをドープすれば、Ｎチャネル型のＴＦＴが形成され、ボロンをドープすれば、Ｐチャネル型のＴＦＴが形成される。
【００８６】
続いて、層間絶縁膜形成工程を行う。
【００８７】
まず、ゲート電極１３ａが形成されたゲート絶縁膜１２上の基板全体に、ＣＶＤ法により、窒化シリコン膜（厚さ２５０ｎｍ程度）及び酸化シリコン膜（厚さ５００ｎｍ程度）を順に成膜して、図７に示すように、層間絶縁膜形成膜８を形成する。
【００８８】
次に、ゲート絶縁膜１２と層間絶縁膜形成膜８との積層膜のソース領域２ａ及びドレイン領域２ｂに対応する部分をエッチング除去して、図８に示すように、コンタクトホール９ａ及び９ｂを有する層間絶縁膜８ａを形成する。
【００８９】
続いて、ソース電極ドレイン電極形成工程を行う。
【００９０】
まず、層間絶縁膜８ａ上の基板全体に、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ３００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）を順に成膜して、図９に示すように、ソース導電層６をする。
【００９１】
次に、フォトリソグラフィ法により、ソース導電層６をパターン形成して、図１に示すように、ソース電極２ａ及びドレイン電極６ｂを形成する。
【００９２】
以上のようにして、ＴＦＴ２０が製造される。
【００９３】
本発明のＴＦＴ２０の製造方法によれば、ゲート絶縁膜１２が半導層２を覆う第１絶縁膜３と、その第１絶縁膜３を覆う第２絶縁膜７とにより形成され、ゲート電極形成工程において、レジスト１１から露出している第２絶縁膜７の一部を厚さ方向にエッチングした後に、絶縁膜除去工程において、レジスト１１から露出している残りの第２絶縁膜残部７ｂをエッチングすることになる。
【００９４】
そのため、ゲート電極形成工程において、仮に、第２絶縁膜７に対する第１導電膜４の選択比が低いことに起因して、第２絶縁膜７の第１導電膜４側が局部的にエッチングされて、第２絶縁膜７の膜厚が絶縁性基板１０内でばらついたとしても、絶縁膜除去工程において、第２絶縁膜７が第１絶縁膜３に対して優先してエッチングされるので、第２絶縁膜７の膜厚の基板内のばらつきが、第１絶縁膜３に対する第２絶縁膜７の選択比の大きさに対応して小さくなる。
【００９５】
これにより、第２絶縁膜７に対する第１導電膜４の低い選択比に起因するゲート絶縁膜１２の膜厚のばらつきが小さくなる。従って、製造プロセスを改良することによって、ＴＦＴ２０を構成する半導体層２とゲート電極１３ａとの間の絶縁膜、すなわち、ゲート絶縁膜１２の膜厚のばらつきを小さくすることができる。
【００９６】
また、上記実施形態のように、第１絶縁膜３が酸化シリコン膜で、第２絶縁膜７が窒化シリコン膜である組み合わせは、下地膜の第１絶縁膜３に対する第２絶縁膜７の選択比が、エッチングガスとして、臭化水素ガス及び酸素ガスを用いるという一般的な手法で高くなるので、ゲート絶縁膜１２の膜厚のばらつきが容易に小さくなる。
【００９７】
また、上記臭化水素ガス及び酸素ガスという組み合わせの他にも、臭化水素ガス、塩素ガス及び酸素ガスという組み合わせ、塩素ガス及び酸素ガスという組み合わせ等、ハロゲンガスと酸素ガスという組み合わせにおいても、酸化シリコン膜に対する窒化シリコン膜の高い選択比を確保することができる。
【００９８】
ところで、近年、液晶表示装置におけるＴＦＴでは、高速応答性が要求されている。このＴＦＴの高速応答性（電流駆動力）は、ＴＦＴのゲート電極と半導体層のチャネル領域との容量の大きさに依存しており、そのＴＦＴの容量が大きくなれば、ＴＦＴの応答性は向上する。そのため、ＴＦＴの応答性を向上させるために、ＴＦＴのゲート絶縁膜の膜厚を薄く形成させることが好ましい。その反面、そのゲート絶縁膜の膜厚が薄くなりすぎると、ゲート電極と半導体層との間でリーク電流が発生し易くなる。特に、アモルファスシリコン膜を溶融固化することにより形成された多結晶シリコン膜では、その表面にリッジと呼ばれる突起物が形成されて、そのリッジによって半導体層２とゲート電極１３ａとの間でリーク電流が発生する恐れがある。
【００９９】
しかしながら、本発明のＴＦＴの製造方法によれば、ゲート絶縁膜１２が第１絶縁膜３及び第２絶縁層７ａにより構成されて肉厚になるので、半導体層２とゲート電極１３ａとの間のリーク電流の発生を抑制することができる。
【０１００】
さらに一般に、窒化シリコン膜の誘電率は、酸化シリコン膜の誘電率よりも大きいので、第１絶縁膜３が酸化シリコン膜で、第２絶縁膜７が窒化シリコン膜であるという本発明のＴＦＴ２０では、酸化シリコン膜のみで構成されたゲート絶縁膜と同等の容量を有するものよりも、肉厚のゲート絶縁膜を形成することが可能となってリーク電流の発生が抑制され、また、酸化シリコン膜のみで構成されたゲート絶縁膜と同等の膜厚を有するものよりも、大きな容量の絶縁膜を形成することができる。
【０１０１】
さらに、上記不純物ドープ工程では、膜厚のばらつきが小さくなったゲート絶縁膜１２を介して半導体層２にリンがドープされるので、半導体層２のソース領域２ａ及びドレイン領域２ｂではドープされるリンの量がほぼ均一になる。そのため、半導体層２のソース領域２ａ及びドレイン領域２ｂ内の電気抵抗がほぼ均一となって、ＴＦＴ２０の特性のばらつきを小さくすることができる。
【０１０２】
また、上記絶縁膜除去工程のエッチングは、ＩＣＰエッチング装置を用いて行っているので、処理室内にプラズマを高密度に発生させることができると共に、化学的に反応による等方性エッチングをすることができる。そのため、比較的高いエッチング速度で選択比の高いエッチングをすることができ、ゲート絶縁膜１２の膜厚のばらつきを効果的に小さくすることができる。
【０１０３】
さらに、上記実施形態は、絶縁性基板１０面内のゲート絶縁膜１２の膜厚のばらつきを小さくするという課題を前提にしており、同一基板内のゲート絶縁膜に対して、その膜厚のばらつきを抑制するという効果を説明したが、本発明のＴＦＴの製造方法は、互いに別々に処理された基板間のゲート絶縁膜の膜厚のばらつきを抑制することもできる。
【産業上の利用可能性】
【０１０４】
以上説明したように、本発明は、ＴＦＴの特性のばらつきを小さくできるので、ＴＦＴを用いた液晶表示装置について有用である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施形態に係るＴＦＴ２０の断面模式図である。
【図２】本発明の実施形態に係るＴＦＴ２０の製造プロセスを説明するための図面であり、絶縁性基板上に、ベースコート膜及び半導体層が形成された状態を示す断面模式図である。
【図３】図２に対して、絶縁膜、導電膜及びレジストが形成された状態を示す断面模式図である。
【図４】図３に対して、第１導電層が形成された状態を示す断面模式図である。
【図５】図４に対して、第２導電層（ゲート電極）が形成された状態を示す断面模式図である。
【図６】図５に対して、第２絶縁層が形成された状態を示す断面模式図である。
【図７】図６に対して、レジストが除去され、層間絶縁膜が形成された状態を示す断面模式図である。
【図８】図７に対して、コンタクトホールが形成された状態を示す断面模式図である。
【図９】図８に対して、ソース導電層が形成された状態を示す断面模式図である。
【図１０】図５に示した第２絶縁膜をより詳細に示した断面模式図である。
【図１１】図１０に対して、レジストから露出した第２絶縁膜の大部分が除去された状態を示す断面模式図である。
【図１２】図１１に対して、レジストから露出した第２絶縁膜が完全に除去された状態を示す断面模式図である。
【図１３】従来のＴＦＴ１２０の製造プロセスを説明するための図面であり、ガラス基板上に、ベースコート膜、半導体層、ゲート絶縁膜、窒化タンタル膜、タングステン膜及びレジストが形成された状態を示す断面模式図である。
【図１４】図１３に対して、タングステン層が形成された状態を示す断面模式図である。
【図１５】図１４に対して、窒化タンタル層（ゲート電極）が形成された状態を示す断面模式図である。
【図１６】従来のＴＦＴ１２０の断面模式図である。
【符号の説明】
【０１０６】
２      半導体層
２ａ    チャネル領域
２ｂ    ソース領域
２ｃ    ドレイン領域
３      第１絶縁膜
４      窒化タンタル膜
４ａ    第１導電層
５      タングステン膜
５ａ    第２導電層
６ａ    ソース電極
６ｂ    ドレイン電極
７      第２絶縁膜
７ａ    第２絶縁層
７ｂ    第２絶縁膜残部
１０    絶縁性基板
１１    レジスト
１２    ゲート絶縁膜
１３    導電膜
１３ａ  ゲート電極
２０    薄膜トランジスタ（ＴＦＴ）
【図１】
2006202874.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006202874.tif 000009
【図８】
2006202874.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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