(57)【要約】  【課題】書き込み動作を更に高速化することができるメモリセルを提供すること。  【解決手段】本発明のメモリセル（１）は、フリップフロップを構成するように入力端と出力端（ＱＴ）（ＱＢ）がクロスに接続された第１及び第２インバータ（１１）（２１）を含み、ワード線（ＷＬｊ）に接続されたメモリセル部（５）と、前記ワード線（ＷＬｊ）が駆動されたとき、前記第１及び第２インバータ（１１）（２１）への入力信号に係わらず電源（ＶＤＤ）と前記第１及び第２インバータ（１１）（２１）の出力端（ＱＴ）（ＱＢ）との間の電流路を遮断するスイッチ部（６）とを具備している。このように、電源（ＶＤＤ）と前記第１及び第２インバータ（１１）（２１）の出力端（ＱＴ）（ＱＢ）との間の電流路を遮断することで、書き込み動作をさらに高速化させる。  【選択図】図５
2006196124.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップを構成するように入力端と出力端がクロスに接続された第１及び第２インバータを含み、ワード線に接続されたメモリセル部と、
前記ワード線が駆動されたとき、前記第１及び第２インバータへの入力信号に係わらず電源と前記第１及び第２インバータの出力端との間の電流路を遮断するスイッチ部と
を具備するメモリセル。
【請求項２】
前記メモリセル部は、
第１デジット線と前記第１インバータの出力端の間、及び、第２デジット線と前記第２インバータの出力端の間にそれぞれ設けられ、前記ワード線が駆動されたときに導通する第１及び第２アクセストランジスタを含み、
前記スイッチ部は、
前記電源と前記第１インバータの出力端との間に設けられた第１スイッチ部と、
前記電源と前記第２インバータの出力端との間に設けられた第２スイッチ部と
を含む請求項１に記載のメモリセル。
【請求項３】
前記第１及び第２スイッチ部は、ゲートが前記ワード線に接続された第１導電型のＭＯＳトランジスタであり、
前記第１及び第２アクセストランジスタは、それぞれゲートが前記ワード線に接続された前記第１導電型とは逆導電型のＭＯＳトランジスタである
請求項２に記載のメモリセル。
【請求項４】
複数のメモリセルがマトリクス状に設けられたメモリセルアレイと、
アドレス制御部とを具備し、
前記複数のメモリセルの各々は、
フリップフロップを構成するように入力端と出力端がクロスに接続された第１及び第２インバータを含むメモリセル部と、
スイッチ部とを具備し、
前記メモリセルアレイの複数の行の各々にはワード線が接続され、
前記アドレス制御部は、第１アドレスに従って、第１ワード線を選択し、
前記第１ワード線に接続された第１メモリセルの前記スイッチ部は、前記ワード線が駆動されたときに、前記第１メモリセルの前記第１及び第２インバータの出力端と、電源との間の電流路を遮断する
半導体集積回路装置。
【請求項５】
前記メモリセル部は、
第１デジット線と前記第１インバータの出力端の間、及び、第２デジット線と前記第２インバータの出力端の間にそれぞれ設けられ、前記ワード線が選択されたときに導通する第１及び第２アクセストランジスタを含み、
前記スイッチ部は、
前記電源と前記第１インバータの出力端との間に設けられた第１スイッチ部と、
前記電源と前記第２インバータの出力端との間に設けられた第２スイッチ部と
を含む請求項４に記載の半導体集積回路装置。
【請求項６】
前記第１及び第２スイッチ部は、ゲートが前記ワード線に接続された第１導電型のＭＯＳトランジスタであり、
前記第１及び第２アクセストランジスタは、それぞれゲートが前記ワード線に接続された前記第１導電型とは逆導電型のＭＯＳトランジスタである
請求項５に記載の半導体集積回路装置。
【請求項７】
前工程において、第１導電型のＭＯＳトランジスタと、前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタが予め敷き詰められ、後工程において前記第１導電型のＭＯＳトランジスタ及び前記第２導電型のＭＯＳトランジスタを配線により組み合わせて任意の論理回路を構成することができるようにした半導体集積回路装置において、
フリップフロップを構成するように入力端と出力端がクロスに接続された第１及び第２インバータを含み、ワード線に接続されたメモリセル部と、
前記ワード線が駆動されたとき、前記第１及び第２インバータへの入力信号に係わらず電源と前記第１及び第２インバータの出力端との間の電流路を遮断するスイッチ部とを有するメモリセルを前記予め敷き詰められたトランジスタにより構成した半導体集積回路装置。
【請求項８】
前記メモリセル部は、
第１デジット線と前記第１インバータの出力端の間、及び、第２デジット線と前記第２インバータの出力端の間にそれぞれ設けられ、前記ワード線が駆動されたときに導通する第１及び第２アクセストランジスタを含み、
前記スイッチ部は、
前記電源と前記第１インバータの出力端との間に設けられた第１スイッチ部と、
前記電源と前記第２インバータの出力端との間に設けられた第２スイッチ部と
を含む請求項７に記載の半導体集積回路装置。
【請求項９】
前記第１及び第２スイッチ部は、ゲートが前記ワード線に接続された第１導電型のＭＯＳトランジスタであり、
前記第１及び第２アクセストランジスタは、それぞれゲートが前記ワード線に接続された前記第１導電型とは逆導電型のＭＯＳトランジスタである
請求項８に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに関し、特に、スタティックランダムアクセスメモリセル及びそのメモリセルを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、データの書き込みや読み出しを行うための半導体メモリを具備し、コンピュータシステム、携帯電話機等に使用されている。半導体メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、不揮発性メモリ等が挙げられる。
【０００３】
ここで、ＳＲＡＭに関連する従来技術を紹介する。
特開平６−２３６６８８号公報には、同等寸法の基本セルトランジスタのゲートアレイデバイスで、低消費電力で高速のメモリセルの動作速度と安定度を得ることができるゲートアレイが記載されている。
特開２００１−９３９９３号公報には、電源電圧１Ｖ程度のような低い電圧で動作するスタティックメモリにおいて、サブスレッショルド電流により待機時の漏れ電流の問題を避けながら、低電力化と動作速度の向上を図る半導体装置が記載されている。
特開２００２−３２９９０号公報には、欠陥メモリセルが発生しても、スタンバイ電流を抑制して置換救済が可能なスタティック型の半導体記憶装置が記載されている。
特開２００２−４２４７６号公報には、書込みマージンを取ることができるスタティック型半導体記憶装置が記載されている。
特開平５−１４４２６５号公報には、ＲＡＭにおけるデータのクリア又はセット方法に関し、高集積化を図りつつ、記憶セルに対するデータのクリア又はセットを高速で行なえる半導体記憶装置が記載されている。
特表２００１−５２５０９８号公報には、電源電圧よりも高い電圧も接地電圧も低い電圧も必要とせずに、メモリセルの書込みマージンと読み取り安定度マージンの設計ウィンドウの幅を広げる方法および装置が記載されている。
【０００４】
図１は、一般的なＳＲＡＭセル１０１（以下、第１従来例のメモリセル１０１、又は、メモリセル１０１）が搭載された半導体集積回路装置の構成を示す。その半導体集積回路装置は、ｍ行ｎ列（ｍ、ｎは２以上の整数）のメモリセル１０１を構成するようにマトリクス状に設けられたメモリセルアレイ１１０を具備している。メモリセルアレイ１１０の複数の行には、それぞれワード線ＷＬ１〜ＷＬｎが接続されている。メモリセルアレイ１１０の複数の列には、それぞれ、デジット線対ＤＴ１、ＤＢ１〜デジット線対ＤＴｍ、ＤＢｍが接続されている。
【０００５】
メモリセルアレイ１１０の第ｉ行・第ｊ列目（ｉ＝１、２、…、ｍ）（ｊ＝１、２、…、ｎ）のメモリセル１０１は、図２に示されるように、インバータ１１１、１２１と、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタであるアクセストランジスタ（パスゲートトランジスタ）Ｎ１１、Ｎ２１とを具備している。
【０００６】
インバータ１１１とインバータ１２１は、フリップフロップを構成するようにクロスに接続されている。インバータ１１１は、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタであるロードトランジスタＰ１１と、ＮＭＯＳトランジスタであるドライブトランジスタＮ１２とを含んでいる。インバータ１２１は、ＰＭＯＳトランジスタであるロードトランジスタＰ２１と、ＮＭＯＳトランジスタであるドライブトランジスタＮ２２とを含んでいる。
【０００７】
アクセストランジスタＮ１１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがデジット線ＤＴｉに接続され、ソースがノードＱＴを介してドライブトランジスタＮ１２のドレインとドライブトランジスタＮ２２のゲートとロードトランジスタＰ１１のドレインとロードトランジスタＰ２１のゲートとに接続されている。
アクセストランジスタＮ２１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがデジット線ＤＢｉに接続され、ソースがノードＱＢを介してドライブトランジスタＮ１２のゲートとドライブトランジスタＮ２２のドレインとロードトランジスタＰ２１のドレインとロードトランジスタＰ１１のゲートとに接続されている。
ロードトランジスタＰ１１、Ｐ２１のソースは、電源に接続され、そのソースには、電源から電源電位ＶＤＤが供給される。ドライブトランジスタＮ１２、Ｎ２２のソースは接地され、そのソースには接地電位ＧＮＤが供給されている。
【０００８】
図２に示す６トランジスタで構成されるメモリセル１０１では通常、ワード線ＷＬｊによって起動されるアクセストランジスタＮ１１、Ｎ２１と、ラッチ部のドライブトランジスタＮ１２、Ｎ２２との電流能力の比を約１：３にしている。また、ラッチ部のロードトランジスタＰ１１、Ｐ２１の電流能力は、アクセストランジスタＮ１１、Ｎ２１と同等、もしくはそれ以下にすることで、高速且つ安定な動作が可能とされている。
【０００９】
しかし、ゲートアレイなど各トランジスタが等しい電流能力を持つ場合、極端に動作マージンが小さくなってしまうという問題がある。
【００１０】
そこで、このような問題を解決するメモリセルとして、上記の特開平６−２３６６８８号公報に第２従来例のメモリセルが記載されている。第２従来例のメモリセルでは、図３に示されるように、メモリセル１０１のインバータ１１１、１２１と電源の間に、ＰＭＯＳトランジスタである複数の抵抗要素トランジスタＰ１００が設けられている。複数の抵抗要素トランジスタＰ１００は、第１番目から最終番目までこの順に直列接続されている。第１番目の抵抗要素トランジスタＰ１００のソースには電源電位ＶＤＤが供給される。最終番目の抵抗要素トランジスタＰ１００のドレインは、配線Ｌ１００を介して、ノードＱ１に接続されている。ノードＱ１には、インバータ１１１のロードトランジスタＰ１１のソースと、インバータ１２１のロードトランジスタＰ２１のソースとが接続されている。即ち、複数の抵抗要素トランジスタＰ１００の各々のゲートは接地され、複数の抵抗要素トランジスタＰ１００は、常にＯＮの状態となり、抵抗部Ｒ１００を生成する。
【００１１】
これにより、第２従来例のメモリセル１０１によれば、ロードトランジスタＰ１１、Ｐ２１の電流能力を低減させ、基本の６トランジスタがそれぞれ同等の電流能力を持っていても高速且つ安定な動作が可能とされている。
また、第２従来例のメモリセル１０１によれば、抵抗部Ｒ１００がロードトランジスタＰ１１、Ｐ２１と直列に接続されることにより、ロードトランジスタＰ１１、Ｐ２１のソースの電位が低下する。その結果、ロードトランジスタＰ１１、Ｐ２１の電流能力を、ドライブトランジスタＮ１２、Ｎ２２、アクセストランジスタＮ１１、Ｎ２１と比べて小さくすることが可能である。
また、第２従来例のメモリセル１０１によれば、抵抗部Ｒ１００は、デジット線ＤＴｉ、ＤＢｉに接続された複数のメモリセル１０１に、配線Ｌ１００によって接続されているため、１台の抵抗部Ｒ１００で複数のメモリセル１０１の動作を向上させることが可能である。
【００１２】
【特許文献１】特開平６−２３６６８８号公報
【特許文献２】特開２００１−９３９９３号公報
【特許文献３】特開２００２−３２９９０号公報
【特許文献４】特開２００２−４２４７６号公報
【特許文献５】特開平５−１４４２６５号公報
【特許文献６】特表２００１−５２５０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、第２従来例のメモリセル１０１では、抵抗部Ｒ１００は、デジット線ＤＴｉ、ＤＢｉに接続された複数のメモリセル１０１に配線Ｌ１００によって接続されているため、以下のような問題がある。
【００１４】
配線Ｌ１００は、抵抗部Ｒ１００と、デジット線ＤＴｉ、ＤＢｉに接続された複数のメモリセル１０１とを接続するために、長配線となり大きな寄生容量が発生する。メモリセル１０１内のノードＱＴに印加される電位であるセルデータをＨＩＧＨからＬＯＷに書き換える時には、同時にメモリセル１０１内のノードＱ１の電位を下げなくてはならない。しかし、配線Ｌ１００の寄生容量と抵抗部Ｒ１００によってＲＣ時定数でしか、ノードＱ１の電位が下がらないため、高速書き込みが妨げられる。
【００１５】
本発明の課題は、書き込み動作を更に高速化することができるメモリセルを提供することにある。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明のメモリセル（１）は、フリップフロップを構成するように入力端と出力端（ＱＴ）（ＱＢ）がクロスに接続された第１及び第２インバータ（１１）（２１）を含み、ワード線（ＷＬｊ）に接続されたメモリセル部（５）と、前記ワード線（ＷＬｊ）が駆動されたとき、前記第１及び第２インバータ（１１）（２１）への入力信号に係わらず電源（ＶＤＤ）と前記第１及び第２インバータ（１１）（２１）の出力端（ＱＴ）（ＱＢ）との間の電流路を遮断するスイッチ部（６）とを具備している。
【００１８】
本発明のメモリセル（１）は、上記の構成により、書き込み動作時に電源（ＶＤＤ）と前記第１及び第２インバータ（１１）（２１）の出力端（ＱＴ）（ＱＢ）との間の電流路を遮断することで、書き込み動作をさらに高速化させる。
特開平６−２３６６８８号公報に記載されたメモリセル１０１は、前述したように、配線Ｌ１００の寄生容量によって書き込み動作の高速化が妨げられる。一方、本発明のメモリセル（１）では、上記の構成により、大きな寄生容量を発生させない。
【発明の効果】
【００１９】
以上により、本発明のメモリセルによれば、書き込み動作を更に高速化することができる。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照して、本発明のＳＲＡＭセル（以下、メモリセル）について詳細に説明する。
【００２１】
（第１実施形態）
図４は、本発明の第１実施形態によるメモリセル１が搭載された半導体集積回路装置の構成を示す。その半導体集積回路装置は、ｍ行ｎ列（ｍ、ｎは２以上の整数）のメモリセル１を構成するようにマトリクス状に設けられたメモリセルアレイ１０と、プリチャージ回路２−１〜２−ｍと、入出力回路３と、アドレス制御部４とを具備している。メモリセルアレイ１０の複数の行には、それぞれワード線ＷＬ１〜ＷＬｎが接続されている。メモリセルアレイ１０の複数の列には、それぞれ、デジット線対ＤＴ１、ＤＢ１〜デジット線対ＤＴｍ、ＤＢｍが接続されている。
【００２２】
プリチャージ回路２−１〜２−ｍは、それぞれビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍに接続され、それぞれビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍを電源電位ＶＤＤまで充電する。
入出力回路３は、クロックに応じて動作する。入出力回路３は、プリチャージ回路２−１〜２−ｍを介してビット線対ＤＴ１、ＤＢ１〜ビット線対ＤＴｍ、ＤＢｍに接続されたセンスアンプを備えている。
アドレス制御部４は、クロックに応じて動作する。アドレス制御部４には、読み出し時や書き込み時に、行アドレスによりデコードされたデコード信号ＸＤｊ（ｊは、１≦ｊ≦ｎを満たす整数）が供給される。このとき、アドレス制御部４は、デコード信号ＸＤｊとクロックとに応じて、ワード線ＷＬ１〜ＷＬｎのうちのワード線ＷＬｊを選択し、そのワード線ＷＬｊに電源電位ＶＤＤを供給し、そのワード線ＷＬｊに供給される電位を、接地電位ＧＮＤであるインアクティブ（ＬＯＷ）状態から、電源電位ＶＤＤであるアクティブ（ＨＩＧＨ）状態にする。
【００２３】
メモリセルアレイ１の第ｉ行・第ｊ列目（ｉは、１≦ｉ≦ｍを満たす整数）のメモリセル１は、図５に示されるように、メモリセル部５と、スイッチ部６とを具備している。
【００２４】
メモリセル部５は、インバータ１１、２１と、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタであるアクセストランジスタ（パスゲートトランジスタ）Ｎ１１、Ｎ２１とを含んでいる。インバータ１１とインバータ２１は、フリップフロップを構成するようにクロスに接続されている。インバータ１１は、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタであるロードトランジスタＰ１１と、ＮＭＯＳトランジスタであるドライブトランジスタＮ１２とを含んでいる。インバータ２１は、ＰＭＯＳトランジスタであるロードトランジスタＰ２１と、ＮＭＯＳトランジスタであるドライブトランジスタＮ２２とを含んでいる。
【００２５】
スイッチ部６は、それぞれ、第１、第２スイッチ部である電源制御トランジスタＰ１２、Ｐ２２を含んでいる。電源制御トランジスタＰ１２、Ｐ２２は、ＰＭＯＳトランジスタである。電源制御トランジスタＰ１２は、インバータ１１のロードトランジスタＰ１１とドライブトランジスタＮ１２との間に設けられている。電源制御トランジスタＰ２２は、インバータ２１のロードトランジスタＰ２１とドライブトランジスタＮ２２との間に設けられている。
【００２６】
この場合、アクセストランジスタＮ１１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがデジット線ＤＴｉに接続され、ソースがノードＱＴを介してドライブトランジスタＮ１２のドレインとドライブトランジスタＮ２２のゲートと電源制御トランジスタＰ１２のドレインとロードトランジスタＰ２１のゲートとに接続されている。
電源制御トランジスタＰ１２は、そのゲートがワード線ＷＬｊに接続され、そのドレインが上記のノードＱＴに接続され、ソースがロードトランジスタＰ１１のドレインに接続されている。
アクセストランジスタＮ２１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがデジット線ＤＢｉに接続され、ソースがノードＱＢを介してドライブトランジスタＮ１２のゲートとドライブトランジスタＮ２２のドレインと電源制御トランジスタＰ２２のドレインとロードトランジスタＰ１１のゲートとに接続されている。
電源制御トランジスタＰ２２は、そのゲートがワード線ＷＬｊに接続され、そのドレインが上記のノードＱＢに接続され、ソースがロードトランジスタＰ２１のドレインに接続されている。
ロードトランジスタＰ１１、Ｐ２１のソースは、電源に接続され、そのソースには、電源から電源電位ＶＤＤが供給される。ドライブトランジスタＮ１２、Ｎ２２のソースは接地され、そのソースには接地電位ＧＮＤが供給されている。
【００２７】
書き込み時に、ワード線ＷＬｊが駆動（選択）されたとき、即ち、ワード線ＷＬｊに供給される電位がアクティブ状態（ＨＩＧＨ）を表すときに、そのワード線ＷＬｊに接続されたメモリセル１では、電源制御トランジスタＰ１２、Ｐ２２は、それぞれ、ロードトランジスタＰ１１、Ｐ２１からドライブトランジスタＮ１２、Ｎ２２への電源電位ＶＤＤの供給を停止する。これについて、以下に説明する。
【００２８】
本来、書き込み動作時では、アクセストランジスタＮ１１を介して、ロードトランジスタＰ１１と、デジット線ＤＴｉに設けられた書き込みバッファ（図示しない）とによってバスファイトが生じる。そのバスファイトの結果、ノードＱＴに供給されている電位であるセルデータがＨＩＧＨからＬＯＷに反転する。
本発明におけるメモリセル１では、ワード線ＷＬｊに供給される電位がＬＯＷからＨＩＧＨに立ち上がるときに、電源制御トランジスタＰ１２、Ｐ２２がＯＦＦし、電源ＶＤＤからインバータ１１、１２の出力端（ノードＱＴ、ＱＢ）への電流路が遮断される。この結果、書き込みバッファとロードトランジスタＰ１１のバスファイト無しで容易にセルデータをＨＩＧＨからＬＯＷに書き換えることが可能となる。これによって、書き込み動作が大幅に高速化される。
一方、ビット線ＤＢｉにはプリチャージしたときの電荷が残っており、アクセストランジスタＮ２１を介してその電荷が流入し中間レベルとなる。その後、書き込みが終了し、ワード線ＷＬｊが立ち下がり、アクセストランジスタＮ１１、Ｎ２１がＯＦＦし、電源制御トランジスタＰ１２、Ｐ２２がＯＮすると、ワード線が立ち下がるときのノードＱＴとノードＱＢの電位のバランスにより、ノードＱＴはローレベル、ノードＱＢはハイレベルに固定される。
【００２９】
また、本発明を用いれば、ゲートアレイのように、予めトランジスタ拡散工程（前工程）において、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタをアレイ状に敷き詰めて配置しておき、その後の配線工程（後工程）において上記ＭＯＳトランジスタを配線により組み合わせて任意の論理回路を構成することができるようにした半導体集積回路装置を想定した場合、図６に示すような配線（レイアウト）でメモリセル１を構成することができる。
すなわち、本発明によれば、Ｐチャネル型ＭＯＳトランジスタ２個、Ｎチャネル型ＭＯＳトランジスタ４個の６個のトランジスタで構成する従来のＣＭＯＳＳＲＡＭセルに比べると、電源制御用のＰチャネル型ＭＯＳトランジスタが２個多く、Ｐチャネル型ＭＯＳトランジスタ４個、Ｎチャネル型ＭＯＳトランジスタ４個の８個のトランジスタで構成している。一見すると、従来の６トランジスタで構成するＳＲＡＭセルよりレイアウト面積は大きくなるように思われる。しかし、上述したように、ゲートアレイ等の後工程で任意のロジックを組めるように構成された半導体集積回路装置では、任意のロジックが組めるように汎用性を考え、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタで同程度の電流駆動能力となるように、トランジスタのサイズを決め、また、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタは同数設けておくことが多い。このような場合、従来の６トランジスタ構成のメモリセルを用いて１つのメモリセルを構成する場合、Ｎチャネル型ＭＯＳトランジスタの方がＰチャネル型ＭＯＳトランジスタより２つ多く使用するので、Ｐ型トランジスタが２つ余ってしまう。本発明によれば、従来の６トランジスタ構成のＳＲＡＭに対して２トランジスタ増えるが、この余っているＰ型トランジスタを用いることができるので、実質的に従来型の６トランジスタ型メモリセルに比べてレイアウト面積が増えるということもない。
この具体的なレイアウト構成を説明すると以下の通りである。
【００３０】
Ｎ型拡散層ＮＤ１上にアクセストランジスタＮ１１、ドライブトランジスタＮ１２を形成するとき、アクセストランジスタＮ１１のソースとドライブトランジスタＮ１２のドレインとを共有して形成する。
Ｎ型拡散層ＮＤ２上にドライブトランジスタＮ２２、アクセストランジスタＮ２１を形成するとき、ドライブトランジスタＮ２２のドレインとアクセストランジスタＮ２１のソースとを共有して形成する。
Ｐ型拡散層ＰＤ１上に電源制御トランジスタＰ１２、ロードトランジスタＰ１１を形成するとき、電源制御トランジスタＰ１２のソースとロードトランジスタＰ１１のドレインとを共有して形成する。
Ｐ型拡散層ＰＤ２上にロードトランジスタＰ２１、電源制御トランジスタＰ２２を形成するとき、ロードトランジスタＰ２１のドレインと電源制御トランジスタＰ２２のソースとを共有して形成する。
【００３１】
アクセストランジスタＮ１１のゲートと電源制御トランジスタＰ１２のゲートとを、ゲート配線層ＧＴ１に接続して共通とする。このゲート配線層ＧＴ１には、ワード線ＷＬｊが接続される。
ドライブトランジスタＮ１２のゲートとロードトランジスタＰ１１のゲートとを、ゲート配線層ＧＴ２に接続して共通とする。このゲート配線層ＧＴ２には、ドライブトランジスタＮ２２のドレインとアクセストランジスタＮ２１のソースと電源制御トランジスタＰ２２のドレインとが配線によって接続される。
ドライブトランジスタＮ２２のゲートとロードトランジスタＰ２１のゲートとを、ゲート配線層ＧＴ３に接続して共通とする。このゲート配線層ＧＴ３には、アクセストランジスタＮ１１のソースとドライブトランジスタＮ１２のドレインと電源制御トランジスタＰ１２のドレインとが配線によって接続される。
アクセストランジスタＮ２１のゲートと電源制御トランジスタＰ２２のゲートとを、ゲート配線層ＧＴ４に接続して共通とする。このゲート配線層ＧＴ４には、ワード線ＷＬｊが接続される。
【００３２】
次に、本発明のメモリセル１が搭載された半導体集積回路装置の動作について説明する。本実施例では、ノードＱＴの電位であるセルデータをＨＩＧＨからＬＯＷに書き換える場合の書き込み動作について図７を用いて説明する。この場合の動作として、半導体集積回路装置は、例えば、ワード線ＷＬｊとデジット線ＤＴｉとに接続されたメモリセル１について、駆動ステップと、電源供給停止ステップと、駆動終了ステップとを実行する。
【００３３】
まず、駆動ステップについて説明する。
【００３４】
書き込み時に、第１アドレスとしてデコード信号ＸＤｊがアドレス制御部４に供給される。アドレス制御部４は、デコード信号ＸＤｊと、クロックの立上りとに応じて、ワード線ＷＬ１〜ＷＬｎのうちのワード線ＷＬｊを選択する。このとき、アドレス制御部４は、そのワード線ＷＬｊに電源電位ＶＤＤを供給し、そのワード線ＷＬｊに供給されている電位を、接地電位ＧＮＤ（ＬＯＷ）から電源電位ＶＤＤ（ＨＩＧＨ）にする（図７中の実線で示すＷＬｊ）。また、入出力回路３は、クロックの立上りに応じて、プリチャージ回路２−ｉを介して、デジット線ＤＴｉに接地電位ＧＮＤを供給し、デジット線ＤＴｉに供給されている電位を、電源電位ＶＤＤ（ＨＩＧＨ）から接地電位ＧＮＤ（ＬＯＷ）にする（図７中の実線で示すＤＴｉ）。
【００３５】
次に、電源供給停止ステップについて説明する。
【００３６】
ワード線ＷＬｊに供給される電位がＬＯＷからＨＩＧＨに上がり始め、デジット線ＤＴｉの電位がＨＩＧＨからＬＯＷに下がり始めると、メモリセル１内のノードＱＴのセルデータ（電位）がＨＩＧＨからＬＯＷへ下がり始める。
ここで、通常（従来におけるメモリセル１０１）ではロードトランジスタＰ１１からアクセストランジスタＮ１１を介してデジット線ＤＴｉに電荷が供給される。このため、従来では、ロードトランジスタＰ１１と、デジット線ＤＴｉに設けられた書き込みバッファとによってバスファイトが生じる。その結果、メモリセル１０１内のノードＱＴのセルデータ（電位）がＨＩＧＨからＬＯＷに下がるときの立下りは、緩やかになる（図７中の破線Ａで示すＱＴ）。
一方、本発明では、ワード線ＷＬｊに供給される電位がＨＩＧＨになるとき、そのメモリセル１内の電源制御トランジスタＰ１２、Ｐ２２がＯＦＦし、電源制御トランジスタＰ１２、Ｐ２２によってロードトランジスタＰ１１、Ｐ２１からの電源供給が断たれる。このため、本発明では、メモリセル１内のノードＱＴのセルデータ（電位）がＨＩＧＨからＬＯＷに下がるときの立下りは、従来のそれよりも急峻になる（図７中の実線Ｂで示すＱＴ）。
【００３７】
また、メモリセル１内のノードＱＢには、電源制御トランジスタＰ２２によってロードトランジスタＰ２１からの電源電位ＶＤＤが供給されないが、アクセストランジスタＮ２１を介してデジット線ＤＢｉから電源電位ＶＤＤが供給される。具体的には、電源電位をＶＤＤとし、アクセストランジスタＮ２１のスレッショルド電位をＶｔｎとすると、ノードＱＢには、（ＶＤＤ−Ｖｔｎ）の電位が供給される。
【００３８】
次に、駆動終了ステップについて説明する。
【００３９】
アドレス制御部４は、クロックの立下りに応じて、ワード線ＷＬｊに接地電位ＧＮＤを供給し、ワード線ＷＬｊに供給されている電位を、電源電位ＶＤＤ（ＨＩＧＨ）から接地電位ＧＮＤ（ＬＯＷ）にする（図７中の実線で示すＷＬｊ）。また、プリチャージ回路２−ｉは、クロックの立下りに応じて、デジット線ＤＴｉに電源電位ＶＤＤを供給し、デジット線ＤＴｉに供給されている電位を、接地電位ＧＮＤ（ＬＯＷ）から電源電位ＶＤＤ（ＨＩＧＨ）にする（図７中の実線で示すＤＴｉ）。このとき、メモリセル１内のロードトランジスタＰ２１がＯＮし、ノードＱＢのセルデータ（電位）が、（ＶＤＤ−Ｖｔｎ）の電位から電源電位ＶＤＤまで引き上げられる。
【００４０】
このように、電源供給停止ステップによりノードＱＴのセルデータ（電位）がＬＯＷ（接地電位ＧＮＤ）に書き換えられ、駆動終了ステップによりノードＱＢのセルデータ（電位）がＨＩＧＨ（電源電位ＶＤＤ）に書き換えられる。
ワード線ＷＬｊに接続されたメモリセル１のうち、書き込み動作を実行しないメモリセル１や読み込み動作を実行するメモリセル１は、そのメモリセル１の電源制御トランジスタＰ１２、Ｐ２２がＯＦＦしたとき、ロードトランジスタＰ１１、Ｐ２１からの電源供給が絶たれ、ノードＱＢのセルデータ（電位）はフローティングとなる。しかし、デジット線ＤＴｉ、ＤＢｉがプリチャージされているので、ノードＱＢのセルデータはフローティングとなっているが、そのセルデータが反転することはない。
【００４１】
（第２実施形態）
本発明の第２実施形態によるメモリセル１では、第１実施形態によるメモリセル１の構成に限定されない。第２実施形態では、第１実施形態と同じ説明を省略する。
【００４２】
第２実施形態では、図８に示されるように、スイッチ部６は、それぞれ、電源制御トランジスタＰ１２、Ｐ２２に代えて、第１、第２スイッチ部である電源制御トランジスタＰ１３、Ｐ２３を含んでいる。電源制御トランジスタＰ１３、Ｐ２３は、ＰＭＯＳトランジスタである。電源制御トランジスタＰ１３は、電源電位ＶＤＤを供給する電源と、インバータ１１のロードトランジスタＰ１１との間に設けられている。電源制御トランジスタＰ２３は、上記の電源と、インバータ２１のロードトランジスタＰ２１との間に設けられている。
【００４３】
この場合、アクセストランジスタＮ１１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがデジット線ＤＴｉに接続され、ソースがノードＱＴを介してドライブトランジスタＮ１２のドレインとドライブトランジスタＮ２２のゲートとロードトランジスタＰ１１のドレインとロードトランジスタＰ２１のゲートとに接続されている。
電源制御トランジスタＰ１３は、そのゲートがワード線ＷＬｊに接続され、そのドレインがロードトランジスタＰ１１のソースに接続され、ソースが上記の電源に接続されている。
アクセストランジスタＮ２１は、そのゲートがワード線ＷＬｊに接続され、そのドレインがデジット線ＤＢｉに接続され、ソースがノードＱＢを介してドライブトランジスタＮ１２のゲートとドライブトランジスタＮ２２のドレインとロードトランジスタＰ２１のドレインとロードトランジスタＰ１１のゲートとに接続されている。
電源制御トランジスタＰ２３は、そのゲートがワード線ＷＬｊに接続され、そのドレインがロードトランジスタＰ２１のソースに接続され、ソースが上記の電源に接続されている。
電源制御トランジスタＰ１３のドレインと電源制御トランジスタＰ２３のドレインとが接続されている。
電源制御トランジスタＰ１３、Ｐ２３のソースには、電源から電源電位ＶＤＤが供給される。ドライブトランジスタＮ１２、Ｎ２２のソースは接地され、そのソースには接地電位ＧＮＤが供給されている。
【００４４】
第２実施形態では、第１実施形態と同様に、書き込み時に、ワード線ＷＬｊが駆動（選択）されたとき、即ち、ワード線ＷＬｊに供給される電位がアクティブ状態（ＨＩＧＨ）を表すときに、電源制御トランジスタＰ１３、Ｐ２３は、それぞれ、ロードトランジスタＰ１１、Ｐ２１からドライブトランジスタＮ１２、Ｎ２２への電源電位ＶＤＤの供給を停止する。
また、第２実施形態では、電源制御トランジスタＰ１３、Ｐ２３のドレイン同士が接続されている。このため、ワード線ＷＬｊが駆動（選択）されないとき、即ち、ワード線ＷＬｊに供給される電位がインアクティブ状態（ＬＯＷ）を表すときに、そのワード線ＷＬｊに接続されたメモリセル１では、電源制御トランジスタＰ１３、Ｐ２３の特性のばらつきに関わらず、ロードトランジスタＰ１１、Ｐ２１のドレインが同等の電位に保たれ、ラッチ部のインバータ１１、２１の動作が安定する。
【００４５】
また、第２実施形態では、第１実施形態と同様に、ゲートアレイを想定した場合、図９に示すような配線（レイアウト）でメモリセル１を構成することができる。メモリセル１の構成は従来の６トランジスタ構成のメモリセル１０１に対してトランジスタが２つ増加しているが、第１実施形態と同様に、余っているトランジスタを有効活用することができるので、従来例に対して実質的にレイアウト面積が増加することはない。具体的には、以下のようなレイアウト構成にしている。
【００４６】
Ｎ型拡散層ＮＤ１上にアクセストランジスタＮ１１、ドライブトランジスタＮ１２を形成するとき、アクセストランジスタＮ１１のソースとドライブトランジスタＮ１２のドレインとを共有して形成する。
Ｎ型拡散層ＮＤ２上にドライブトランジスタＮ２２、アクセストランジスタＮ２１を形成するとき、ドライブトランジスタＮ２２のドレインとアクセストランジスタＮ２１のソースとを共有して形成する。
Ｐ型拡散層ＰＤ１上に電源制御トランジスタＰ１３、ロードトランジスタＰ１１を形成するとき、電源制御トランジスタＰ１３のドレインとロードトランジスタＰ１１のソースとを共有して形成する。
Ｐ型拡散層ＰＤ２上にロードトランジスタＰ２１、電源制御トランジスタＰ２３を形成するとき、ロードトランジスタＰ２１のソースと電源制御トランジスタＰ２３のドレインとを共有して形成する。
【００４７】
アクセストランジスタＮ１１のゲートと電源制御トランジスタＰ１３のゲートとを、ゲート配線層ＧＴ１に接続して共通とする。このゲート配線層ＧＴ１には、ワード線ＷＬｊが接続される。
ドライブトランジスタＮ１２のゲートとロードトランジスタＰ１１のゲートとを、ゲート配線層ＧＴ２に接続して共通とする。このゲート配線層ＧＴ２には、ドライブトランジスタＮ２２のドレインとアクセストランジスタＮ２１のソースとロードトランジスタＰ２１のドレインとが配線によって接続される。
ドライブトランジスタＮ２２のゲートとロードトランジスタＰ２１のゲートとを、ゲート配線層ＧＴ３に接続して共通とする。このゲート配線層ＧＴ３には、アクセストランジスタＮ１１のソースとドライブトランジスタＮ１２のドレインとロードトランジスタＰ１１のドレインとが配線によって接続される。
アクセストランジスタＮ２１のゲートと電源制御トランジスタＰ２３のゲートとを、ゲート配線層ＧＴ４に接続して共通とする。このゲート配線層ＧＴ４には、ワード線ＷＬｊが接続される。
【００４８】
また、電源制御トランジスタＰ１３のドレイン、ロードトランジスタＰ１１のソースと、ロードトランジスタＰ２１のソース、電源制御トランジスタＰ２３のドレインとが配線によって接続される。
【００４９】
本発明の第２実施形態によるメモリセル１が搭載された半導体集積回路装置の動作については、それぞれ電源制御トランジスタＰ１２、Ｐ２２を電源制御トランジスタＰ１３、Ｐ２３に代えれば、第１実施形態と同じである。また、第２実施形態では、書き込み動作における性能・効果に関しても第１実施形態と同じである。
【００５０】
以上の説明により、本発明のメモリセル１によれば、書き込み動作を更に高速化することができる。
本発明のメモリセル１によれば、書き込み動作時に電源ＶＤＤからロードトランジスタＰ１１、Ｐ２１を介してインバータ１１、１２の出力ノードＱＴ、ＱＢに至る電流路を遮断することで、ロードトランジスタＰ１１、Ｐ２１と書き込みＮＭＯＳトランジスタ（書き込みバッファ）とのバスファイトがなくなり、従来の書き込み動作よりも更に高速な書き込み動作を実現する。本発明のメモリセル１は、ゲートアレイなど、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの電流能力比が等しい場合に特に有用である。
【００５１】
公知技術である特開平６−２３６６８８号公報に記載されたメモリセル１０１は、前述したように、配線Ｌ１００の寄生容量によって書き込み動作の高速化が妨げられる。本発明のメモリセル１では、大きな寄生容量など書き込み動作を遅くする要素はない。
【００５２】
また、本発明のメモリセル１によれば、面積を増加させずに、書き込み動作を更に高速化することができる。
ゲートアレイ等後工程で任意のロジックが組めるように、あらかじめＰＭＯＳトランジスタとＮＭＯＳトランジスタが敷き詰められている構造のＬＳＩでは、汎用性を重視する。このため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを対にして、同数のトランジスタを設ける場合が多い。このような場合、従来のメモリセル１０１では、４個のＮＭＯＳトランジスタと２個のＰＭＯＳトランジスタとを使用するので、ＰＭＯＳトランジスタは２つ余ってしまう。本発明のメモリセル１では、この余った２個のＰＭＯＳトランジスタも用いて実現することができ、図６、図９に示すような上述のレイアウトにすることにより、従来のメモリセル１０１に比べて、面積を増加させることもない。
【図面の簡単な説明】
【００５３】
【図１】図１は、一般的なスタティックランダムアクセスメモリセルが搭載された半導体集積回路装置の構成を示す。（第１従来例、第２従来例）
【図２】図２は、６トランジスタで構成されるスタティックランダムアクセスメモリセルの回路図を示す。（第１従来例）
【図３】図３は、特開平６−２３６６８８号公報に記載されたスタティックランダムアクセスメモリセルの回路図を示す。（第２従来例）
【図４】図４は、本発明のスタティックランダムアクセスメモリセルが搭載された半導体集積回路装置の構成を示す。（第１実施形態、第２実施形態）
【図５】図５は、本発明のスタティックランダムアクセスメモリセルの回路図を示す。（第１実施形態）
【図６】図６は、本発明のスタティックランダムアクセスメモリセルのレイアウトを示す。（第１実施形態）
【図７】図７は、本発明のスタティックランダムアクセスメモリセルの書き込み動作時のタイミングチャートを示す。（第１実施形態、第２実施形態）
【図８】図８は、本発明のスタティックランダムアクセスメモリセルの回路図を示す。（第２実施形態）
【図９】図９は、本発明のスタティックランダムアクセスメモリセルのレイアウトを示す。（第２実施形態）
【符号の説明】
【００５４】
１    メモリセル
２−１〜２−ｍ    プリチャージ回路
３    入出力回路
４    アドレス制御部
５    メモリセル部
６    スイッチ部
１０    メモリセルアレイ
１１、２１    インバータ
ＤＴ１〜ＤＴｍ    デジット線
ＤＢ１〜ＤＢｍ    デジット線（デジット線バー）
ＧＮＤ    接地電位
ＧＴ１〜ＧＴ４    ゲート配線層
Ｎ１１、Ｎ２１    アクセストランジスタ
Ｎ１２、Ｎ２２    ドライブトランジスタ
ＮＤ１、ＮＤ２    Ｎ型拡散層
Ｐ１１、Ｐ２１    ロードトランジスタ
Ｐ１２、Ｐ２２    電源制御トランジスタ
Ｐ１３、Ｐ２３    電源制御トランジスタ
ＰＤ１、ＰＤ２    Ｐ型拡散層
Ｑ１    ノード
ＱＴ、ＱＢ    ノード
ＶＤＤ    電源電位
ＷＬ１〜ＷＬｎ    ワード線
１０１    メモリセル
１１０    メモリセルアレイ
１１１    第１インバータ
１２１    第２インバータ
Ｌ１００    配線
Ｐ１００    抵抗要素トランジスタ
Ｒ１００    抵抗部
【図１】
2006196124.tif 000003
【図２】
2006196124.tif 000004
【図３】
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【図４】
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【図５】
2006196124.tif 000007
【図６】
2006196124.tif 000008
【図７】
2006196124.tif 000009
【図８】
2006196124.tif 000010
【図９】
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