(57)【要約】【課題】  外部入力端子に回路の動作電源電圧を超える電圧が印加される場合でも、電源電圧以下にクランプすることができる入力保護回路を提供する。【解決手段】  ＦＥＴ７は、外部入力端子３に印加される電圧を電流ΔＩ１に変換し、ＦＥＴ６は、その変換された電流に対して所定のミラー比を有する電流ΔＩ２を発生させる。そして、電流ΔＩ２が抵抗素子１０に流れることで、ＥＣＵ１の動作電源電圧ＶＤＤより抵抗素子１０の端子電圧分だけ降下した電圧を，インバータゲート１１の入力端子に印加する。【選択図】  図１
2006157578.tif 000002
【特許請求の範囲】
【請求項１】
外部入力端子に印加される電圧を電流に変換する第１電流変換手段と、
この第１電流変換手段によって変換された電流に対し、所定の比率で電流を発生させる第２電流変換手段と、
この第２電流変換手段によって変換された電流に応じて回路の動作電圧範囲内となる電圧を発生させて、当該電圧を内部入力端子に印加する電圧印加手段とで構成されることを特徴とする入力保護回路。
【請求項２】
前記内部入力端子を介して与えられる信号レベルを読取るための信号レベルがアクティブになった時点から一定期間だけ、前記第２電流変換手段に電流を流すように制御する電流制御手段と、
前記第２電流変換手段に電流が流れたことによって、前記内部入力端子に印加される電位に応じた信号レベルを保持する信号レベル保持手段とを備えたことを特徴とする請求項１記載の入力保護回路。
【請求項３】
前記第１及び第２電流変換手段は、カレントミラー回路で構成され、
前記電圧印加手段は、前記カレントミラー回路を構成するトランジスタと前記回路の動作用電源又はグランドの何れかとの間に接続される抵抗素子で構成され、
前記内部入力端子は、前記トランジスタと前記抵抗素子との共通接続点に接続されていることを特徴とする請求項１又は２記載の入力保護回路。
【請求項４】
前記抵抗素子を、カレントミラー回路におけるミラー対の一方側を構成するＭＯＳＦＥＴで構成したことを特徴とする請求項３記載の入力保護回路。
【請求項５】
前記ミラー対の他方側を、複数の入力端子について共通に構成したことを特徴とする請求項４記載の入力保護回路。
【請求項６】
前記電圧印加手段が作用した結果として前記内部入力端子を介して与えられる信号レベルを読取るための第１経路に替えて、前記外部入力端子に印加される電圧に基づく信号レベルを直接読み取るための第２経路を選択可能に構成される読取り経路選択手段を備えることを特徴とする請求項１乃至５の何れかに記載の入力保護回路。
【請求項７】
前記読取り経路選択手段は、
前記外部入力端子と前記第１電流変換手段との間に配置される第１スイッチ回路と、
前記外部入力端子と前記第２経路との間に配置される第２スイッチ回路と、
前記第１スイッチ回路と前記第１電流変換手段との共通接続点と、前記動作用電源又はグランドの何れかとの間に配置される第３スイッチ回路と、
前記第２経路と前記動作用電源又はグランドの何れかとの間に配置される第４スイッチ回路と、
前記第１，第２経路の何れか一方を選択するためのマルチプレクサとで構成されることを特徴とする請求項６記載の入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばマイクロコンピュータなどの半導体回路の入力端子に対して当該回路の動作用電源電圧よりも高い電圧が印加されることが想定される場合に、入力保護を行うための回路に関する。
【背景技術】
【０００２】
特許文献１には、図７に示す構成の入力クランプ用インターフェイス回路が開示されている。この回路は、特許文献１の図４に示されているもので、外部入力端子５１に正極性の過電圧が印加されると、入力端子５１の電位は寄生ダイオード５２の作用により６Ｖにクランプされる。尚、ｐｎ接合の順方向電圧Ｖfは１Ｖであるものとする。図７には、入力電圧が６Ｖにクランプされた場合の各ＦＥＴのＯＮ，ＯＦＦ状態及び各部の電位を示している。
【特許文献１】特開２００２−４３９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、この構成には以下のような問題があることが判った。
（１）６Ｖクランプ時には、電圧緩和用のＦＥＴ５３，５４，５５がＯＦＦするため、図中のＢ，Ｃ，Ｆ点は何れもハイインピーダンス状態となる。そして、ハイインピーダンス線路に外来ノイズなどの過電圧が印加された場合にクランプ動作を行うため、ダイオード接続されたＦＥＴ５６，５７，５８が用意されている。しかし、これらのＦＥＴ５６，５７，５８のソース側の電位が中間的なレベルとなっているため、所謂バックゲート効果によってしきい値電圧（即ちクランプ電圧）が上昇してしまう。その結果、ＯＦＦ状態にあるＦＥＴ５３，５４，５９，６０などにより大きな端子間電圧が印加され、それらが破壊されるおそれがある。
【０００４】
（２）また、図８は、例えばＰチャネルＭＯＳＦＥＴ６１の半導体的な構成を示す模式的断面図である。Ｐ型の半導体基板６２にはＮウェル６３が形成されており、Ｎウェル６３には、Ｐ型のドレイン領域６４及びソース領域６５が形成されている。また、ポリシリコンで形成されているゲート電極６６は、ドレイン領域６４に接続されている。Ｎウェル６３の基板電位（バックゲート）はＶＤＤ（５Ｖ）であるため、ドレイン領域６４に６Ｖが印加されると、ドレイン領域６４（Ｐ），Ｎウェル６３（Ｎ），ソース領域６５（Ｐ）によって形成される寄生ＰＮＰトランジスタ６７がオンする。また、ＰチャネルＭＯＳＦＥＴの隣にＮチャネルＭＯＳＦＥＴが形成されている場合、ＮチャネルＭＯＳＦＥＴのソースがグランドレベルに接続されていると、ＰＮＰＮの接合経路で電流が流れてラッチアップが発生するおそれがある。
【０００５】
（３）更に、この時、ＦＥＴ６１のソース側、即ち、中間電圧１Ｖの供給側に電流が流れ込む経路が形成されるため中間電圧が持ち上がり、また、ドレイン−バックゲート間のＰＮ接合も順バイアスされるため、電源電圧ＶＤＤまでも持ち上がってしまうおそれがある。また、図７に示すＦＥＴ６８においてもドレイン側に６Ｖが印加されるとＯＮするため、電源電圧ＶＤＤが上昇することになる。
即ち、これらの問題は、何れもクランプ電圧が電源電圧ＶＤＤを超える電圧に設定されていることに起因している。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、外部入力端子に回路の動作電源電圧を超える電圧が印加される場合でも、電源電圧以下にクランプすることができる入力保護回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の入力保護回路によれば、第１電流変換手段は、外部入力端子に印加される電圧を電流に変換し、第２電流変換手段は、前記変換された電流に対して所定の比を有する電流を発生させる。そして、電圧印加手段は、第２電流変換手段によって変換された電流に応じて回路の動作電圧範囲内となる電圧を発生させ、その電圧を内部入力端子に印加する。従って、電圧／電流変換，電流／電圧変換が行われることで、外部入力端子に印加さようとする電圧にかかわらず、内部入力端子に印加する電圧を、回路の動作電圧範囲内に確実に収めることが可能となり、従来技術が擁していた技術課題を解決することができる。
【０００８】
請求項２記載の入力保護回路によれば、電流制御手段は、内部入力端子を介して与えられる信号レベルを読取るための信号レベルがアクティブになった時点から一定期間だけ、第２電流変換手段に電流を流すように制御する。そして、信号レベル保持手段は、前記電流が流れたことに基づき内部入力端子に印加される電位に応じた信号レベルを保持する。従って、信号レベルを読取る必要がない場合に第２電流変換手段側に電流が流れ続けることを防止して、消費電力を低減することができる。
【０００９】
請求項３記載の入力保護回路によれば、第１及び第２電流変換手段をカレントミラー回路で構成し、電圧印加手段を、前記カレントミラー回路を構成するトランジスタと回路の動作用電源又はグランドの何れかとの間に接続される抵抗素子で構成する。斯様に構成すれば、外部入力端子に電圧が印加されることで第１電流変換手段側に電流が流れると所定のミラー比に応じた電流が第２電流変換手段側に流れ、内部入力端子の電位は、電源又はグランドを基準として抵抗素子の端子電圧分だけ低下又は上昇する。従って、内部入力端子に印加される電圧は、回路の動作電圧範囲内となるように確実に設定される。
【００１０】
請求項４記載の入力保護回路によれば、抵抗素子を、カレントミラー回路におけるミラー対の一方側を構成するＭＯＳＦＥＴで構成する。即ち、ミラー電流を適当な値に設定すればＭＯＳＦＥＴのオン抵抗値を制御することができるので、抵抗素子を別途形成する工程が不要となる。また、抵抗素子に比較して、素子形成面積をより小さくすることができる。
【００１１】
請求項５記載の入力保護回路によれば、電圧印加手段の抵抗素子として利用するためのミラー対の他方側を、複数の入力端子について共通に構成するので、全てのＭＯＳＦＥＴのオン抵抗値を略同じ値に設定することができる。また、電圧印加手段の配置スペースを大きく縮小することができる。
【００１２】
請求項６記載の入力保護回路によれば、読取り経路選択手段によって第１，第２経路の何れか一方を選択できるので、回路の動作電源電圧範囲を超える電圧が印加されることが想定される場合は第１経路を選択することで、電流変換手段及び電圧印加手段を作用させる。そして、前記電圧範囲内の電圧しか印加されない場合には第２経路を選択することで、外部入力端子に印加される電圧に基づく信号レベルを直接読み取ることができる。
【００１３】
請求項７記載の入力保護回路によれば、第１，第２スイッチ回路の何れか一方を択一的にＯＮすれば、外部入力端子に印加される電圧を第１経路の第１電流変換手段側に与えるか、第２経路側に与えるかを選択できる。そして、第１経路側を選択する場合は、第３スイッチ回路をＯＦＦし、第４スイッチ回路をＯＮすることで、第２経路側の電位を電源電圧又はグランド電位に設定することができる。また、第２経路側を選択する場合は、第３，第４スイッチ回路のＯＮ／ＯＦＦを逆にすることで、第１経路側の電位を電源電圧又はグランド電位に設定し、且つ、第２経路側の電位を外部入力端子の印加電圧に設定することができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
以下、本発明を車両用ＥＣＵ（Electronic Control Unit）に適用した場合の第１実施例について図１及び図２を参照して説明する。ＥＣＵ１は、複数のポート（１，２，・・・）入力回路２ａ，２ｂ，・・・を備えている。尚、これらの構成は共通であるから、ポート（１）入力回路２ａ（以下、単に入力回路２と表記する。他の構成についても同様。）の構成について説明する。ポート入力回路２は、外部入力端子３に与えられる信号レベルを読み込むために２つの経路を有しており、それら２つの経路をマルチプレクサ（読取り経路選択手段）４を介して選択し、データレジスタ５の入力端子に与えるようになっている。
【００１５】
カレントミラー回路を構成する２つのＮチャネルＭＯＳＦＥＴ６，７（第１，第２電流変換手段）は、ソースが何れもグランドに接続されており、ゲートは共通にＦＥＴ７側のドレインに接続されている。また、ＦＥＴ７にはＮチャネルＭＯＳＦＥＴ（第３スイッチ回路）８が並列に接続されており、それらのドレインはアナログスイッチ（第１スイッチ回路）９を介して外部入力端子３に接続されている。そして、ＦＥＴ６のドレインは、抵抗素子（電圧印加手段）１０を介して５Ｖ電源ＶＤＤに接続されていると共に、インバータゲート１１を介してマルチプレクサ４の一方の入力端子（入力（１））に接続されている。尚、インバータゲート１１の入力端子は、内部入力端子に相当する。
【００１６】
また、外部入力端子３は、アナログスイッチ（第２スイッチ回路）１２を介してマルチプレクサ４の他方の入力端子（入力（２））に接続されており、前記入力端子は、ＮチャネルＭＯＳＦＥＴ（第４スイッチ回路）１３を介してグランドに接続されている。そして、マルチプレクサ４の選択切替え，アナログスイッチ９及び１２のＯＮ／ＯＦＦ，ＦＥＴ８及び１３のＯＮ／ＯＦＦは、夫々のゲートに与えられるポート（１）のバッテリレベル入力イネーブル信号ＳＥＬ１、及びその否定／ＳＥＬ１によって行なわれる。
【００１７】
即ち、図１に示すように、外部入力端子３に対してバッテリレベル入力回路１４が接続される場合は、例えばＥＣＵ１内部の図示しない設定レジスタにデータを書き込むことでイネーブル信号ＳＥＬ１をアクティブ（ハイ）にする。この時、ポート入力回路２の各部は、以下のように切替えられる。
マルチプレクサ４              アナログＳＷ９，１２      ＦＥＴ８，１３
入力（１）側（第１経路側）              ＯＮ，ＯＦＦ      ＯＦＦ，ＯＮ
即ち、外部入力端子３はＦＥＴ７のドレインに接続され、第２経路側との接続は断たれる。また、マルチプレクサ４の入力（２）側（第２経路側）は、ＦＥＴ１３がＯＮすることでグランドレベルに設定される。
【００１８】
バッテリレベル入力回路１４は、ＥＣＵ１に接続される外部の通信回路などに相当するものをモデル的に表しており、その通信信号のレベルは、バッテリレベル（ハイ）とグランドレベル（ロウ）とに変化する。従って、１２Ｖのバッテリ電源とグランドとの間にはプルアップ抵抗素子１５及びスイッチ１６の直列回路が接続されており、両者の共通接続点は、抵抗素子１７を介して外部入力端子３に接続されている。即ち、スイッチ１６のＯＮ／ＯＦＦに応じて信号レベルはハイ／ロウに変化する。
【００１９】
また、外部入力端子３には、バッテリレベル入力回路１４ではなく、図２に示すように、ＥＣＵ１の電源ＶＤＤと同じ電圧の５Ｖのハイレベル信号が与えられる場合も想定しており、その場合、イネーブル信号ＳＥＬ１をインアクティブ（ロウ）にする。この時、ポート入力回路２の各部は、以下のように切替えられる。
マルチプレクサ４              アナログＳＷ９，１２      ＦＥＴ８，１３
入力（２）側（第２経路側）            ＯＦＦ，ＯＮ          ＯＮ，ＯＦＦ
即ち、外部入力端子３はマルチプレクサ４の入力（２）側に直結され、第１経路側との接続は断たれる。また、ＦＥＴ７のドレインは、ＦＥＴ８を介してグランドレベルに設定される。
尚、以上の構成において、ポート入力回路２よりデータレジスタ５を除いたものが、入力保護回路１８を構成している。
【００２０】
次に、本実施例の作用について説明する。図１に示すように、外部入力端子３に対してバッテリレベル入力回路１４が接続されてイネーブル信号ＳＥＬ１をアクティブにした場合、入力回路１４のスイッチ１６がＯＦＦ（ハイ）であれば、図１中に矢印で示すように、バッテリ側より抵抗素子１５及び１７，アナログスイッチ９，ＦＥＴ７の経路で電流ΔＩ１が流れる。
【００２１】
ここで、バッテリ電圧を＋Ｂ，抵抗素子１５，１７の抵抗値を夫々Ｒ１，Ｒ２，ＦＥＴ７のしきい値電圧をＶTとすれば、電流ΔＩ１は、
ΔＩ１＝（＋Ｂ−ＶT）／（Ｒ１＋Ｒ２）
となり、ＦＥＴ７のドレイン電圧は、しきい値電圧ＶT程度にクランプされることになる。すると、ミラー対を構成しているＦＥＴ６，７においては、両者のサイズ比（ミラー比）に応じた電流ΔＩ２がＦＥＴ６側に流れ、その電流が抵抗１０に流れることでインバータゲート１１の入力端子レベルはロウになる。従って、データレジスタ５の入力端子には、マルチプレクサ４を介してハイレベルの信号が与えられる。そして、データレジスタ５は、例えば適当な速度のクロック信号で入力データをラッチし、ポート（１）のレジスタリードイネーブル信号ＲＥＡＤ１がアクティブになるとイネーブルとなってデータをバスラインに出力する。
【００２２】
尚、この時、インバータゲート１１の入力端子をロウレベルにドライブできるように、抵抗素子１０の抵抗値をＲ３とすれば、電流ΔＩ２が、条件（Ｒ３・ΔＩ２＞ＶＤＤ）を満たすように設定する。また、スイッチスピードを考慮してＦＥＴ６，７のサイズ比を決定すれば良い。
また、入力回路１４のスイッチ１６がＯＮ（ロウ）であれば、ＦＥＴ７及び６に電流は流れないので、インバータゲート１１の入力端子レベルはハイになる。従って、データレジスタ５の入力端子には、マルチプレクサ４を介してロウレベルの信号が与えられる。
【００２３】
そして、図２に示すように、外部入力端子３に対して入力回路１４が接続されず、ＥＣＵ１内部と同じ動作電圧範囲（５Ｖ〜０Ｖ）の信号レベルが与えられる場合、イネーブル信号ＳＥＬ１をインアクティブにすれば、データレジスタ５の入力端子には、マルチプレクサ４を介して外部入力端子３の信号レベルがそのまま入力される。即ち、外部入力端子３に直接５Ｖのハイレベル信号が与えられる場合に第１経路側を選択するとＦＥＴ７を介して大きな電流が流れてしまうため、そのような事態を回避するために第２経路側を選択する。
【００２４】
以上のように本実施例によれば、ＦＥＴ７は、外部入力端子３に印加される電圧を電流ΔＩ１に変換し、ＦＥＴ６は、その変換された電流に対して所定のミラー比を有する電流ΔＩ２を発生させる。そして、電流ΔＩ２が抵抗素子１０に流れることで、ＥＣＵ１の動作電源電圧ＶＤＤより抵抗素子１０の端子電圧分だけ降下した電圧を，インバータゲート１１の入力端子に印加するようにした。
【００２５】
従って、外部入力端子３に電源電圧ＶＤＤを超えるハイレベル信号（＋Ｂ）が印加される場合でも、電圧／電流変換，電流／電圧変換を行うことで、外部入力端子３の電位をＦＥＴ７のしきい値電圧ＶT程度にクランプすると共に、内部入力端子に電源電圧ＶＤＤ以下となる電圧を確実に印加することができる。即ち、特許文献１に開示されている技術のようにクランプ電圧が電源電圧ＶＤＤを超えることがないので、従来技術が擁していた問題を解決することができる。
【００２６】
また、マルチプレクサ４により第１，第２経路の何れか一方を選択するようにしたので、外部入力端子３に入力回路１４が接続される場合と、ＥＣＵ１の動作電圧範囲内の信号レベルが与えられる場合とに応じて、入力保護回路１８の回路動作を適切に選択することができる。そして、アナログスイッチ９，１２の何れか一方を択一的にＯＮすれば、外部入力端子３に印加される電圧を第１経路のＦＥＴ７側に与えるか、第２経路側に与えるかを選択でき、第１経路側を選択する場合は、ＦＥＴ８をＯＦＦし、ＦＥＴ１３をＯＮすることで第２経路側の電位をグランド電位に設定することができる。また、第２経路側を選択する場合は、ＦＥＴ８，１３のＯＮ／ＯＦＦを逆にすることで、第１経路側の電位をグランド電位に設定し、且つ、第２経路側の電位を外部入力端子３の印加電圧に設定することができる。
【００２７】
（第２実施例）
図３及び図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のＥＣＵ１Ａにおいて、ポート入力回路２１を構成する入力保護回路２２は、インバータゲート１１の出力端子がＤフリップフロップ（信号レベル保持手段）２３のクロック入力端子に接続されており、Ｄフリップフロップ２３のＱ出力端子はマルチプレクサ４の入力（１）側に接続されている。Ｄフリップフロップ２３のＤ入力端子は電源ＶＤＤにプルアップされており、負論理入力のリセット端子には、読み出し信号ＲＥＡＤ１の否定／ＲＥＡＤ１が与えられている。
【００２８】
また、前記Ｑ出力端子は、インバータゲート２４を介して３入力ＡＮＤゲート２５の入力端子の１つに接続されており、そのＡＮＤゲート２５の他の入力端子には、入力イネーブル信号ＳＥＬ１，リードイネーブル信号ＲＥＡＤ１が与えられている。そして、ＦＥＴ６のソースとグランドとの間には、ＮチャネルＭＯＳＦＥＴ２６が挿入されており、ＦＥＴ２６のゲートには、ＡＮＤゲート２５の出力端子が接続されている。以上の構成において、Ｄフリップフロップ２３，インバータゲート２４，ＡＮＤゲート２５及びＦＥＴ２６は、電流制御手段２７を構成している。
【００２９】
次に、第２実施例の作用について図４も参照して説明する。図４は、ポート（１）の入力データを読み出す場合における各信号の変化を示すタイミングチャートである。ポート（１）にバッテリレベル入力回路１４が接続されており、入力イネーブル信号ＳＥＬ１はアクティブとなっている（図４（ａ）参照）。そして、図４（ｂ）に示すリードイネーブル信号ＲＥＡＤ１がインアクティブであれば、Ｄフリップフロップ２３はリセットされた状態にある（図４（ｃ）参照）。従って、ＡＮＤゲート２５の出力端子レベルはロウとなっておりＦＥＴ２６はＯＦＦしているので、ＦＥＴ６を介して電流が流れることはなく、インバータゲート１１の入力端子レベルはハイとなっている。
【００３０】
この状態から、リードイネーブル信号ＲＥＡＤ１がアクティブになると、ＡＮＤゲート２５の出力端子レベルはハイに変化し、ＦＥＴ２６がＯＮする（図４（ｄ）参照）。この時、バッテリレベル入力回路１４が外部入力端子３にハイレベルの信号を与えていれば、ＦＥＴ６を介して電流が流れ、インバータゲート１１の入力端子レベルはプルダウンされてロウに変化する。すると、Ｄフリップフロップ２３にトリガ信号が与えられ、Ｑ出力端子のレベルはハイに変化するので（図４（ｃ）参照）、マルチプレクサ４を介してデータレジスタ５にハイレベルの信号が入力される。
【００３１】
また、Ｑ出力端子のレベルがハイに変化すれば、ＡＮＤゲート２５の出力端子レベルはロウとなるのでＦＥＴ２６はＯＦＦしてＦＥＴ６を介して流れる電流は遮断されるが（図４（ｄ）参照）、入力信号レベルに応じた状態はＤフリップフロップ２３において保持される。その後、リードイネーブル信号ＲＥＡＤ１がインアクティブになると、Ｄフリップフロップ２３はリセットされる。
【００３２】
尚、リードイネーブル信号ＲＥＡＤ１がアクティブになった時点でバッテリレベル入力回路１４が外部入力端子３にロウレベルの信号を与えている場合は、Ｄフリップフロップ２３のＱ出力端子のレベルは、図４（ｃ）に破線で示すようにロウのまま変化しない。従って、ＦＥＴ２６は、図４（ｄ）に破線で示すようにリードイネーブル信号ＲＥＡＤ１がアクティブになっている期間だけＯＮするが、この期間内は電流がＦＥＴ６及び２６を介して流れることはない。
【００３３】
以上のように第２実施例によれば、電流制御手段２７は、データレジスタ５のデータ（即ち、インバータゲート１１の入力端子を介して与えられる外部入力端子３の信号レベル）を読取るための信号ＲＥＡＤ１がアクティブになった時点から一定期間だけＦＥＴ６側に電流を流すように制御し、Ｄフリップフロップ２３は、その電流が流れたことに基づき前記入力端子に印加される電位に応じた信号レベルを保持する。従って、信号レベルを読取る必要がない場合にＦＥＴ６側に電流が流れ続けることを防止して、消費電力を低減することができる。
【００３４】
（第３実施例）
図５は本発明の第３実施例であり、第２実施例と異なる部分についてのみ説明する。第３実施例のＥＣＵ１Ｂにおいて、ポート入力回路３１を構成する入力保護回路３２は、抵抗素子１０に替えてＰチャネルＭＯＳＦＥＴ３３が接続されており、そのＦＥＴ３３は、ＰチャネルＭＯＳＦＥＴ３４とカレントミラー回路を構成している。即ち、ＦＥＴ３４のソースは電源ＶＤＤに接続されており、ゲートは、ＦＥＴ３３のゲート共に自身のドレインに接続されている。また、ＦＥＴ３４のドレインは、抵抗素子３５を介してグランドに接続されている。即ち、ＦＥＴ３４及び抵抗素子３５は、ＦＥＴ３３側に流れるミラー電流値を制御するための定電流源を構成しており、そのミラー電流値によってＦＥＴ３３のオン抵抗値を制御している。
そして、ＦＥＴ３４のゲートは、ポート入力回路３１ａのみならず、他のポート入力回路３１ｂ，・・・においても、抵抗素子１０に替わって接続されているＦＥＴ３３のゲートに共通に接続されており、それらのＦＥＴ３３のオン抵抗値も制御している。
【００３５】
以上のように第３実施例によれば、カレントミラー回路におけるミラー対の一方側を構成するＦＥＴ３３を抵抗素子１０に替えて使用するので、ミラー電流値を適当な値に設定すればＦＥＴ３３のオン抵抗値を制御することができ、抵抗素子１０を別途形成する工程が不要となる。また、抵抗素子に比較し、素子形成面積をより小さくすることができる。
そして、ミラー対の他方側を構成するＦＥＴ３４及び抵抗素子３５を、複数のポート入力回路３１について共通に構成するので、全てのＭＯＳＦＥＴ３３のオン抵抗値を略同じ値に設定することができる。また、素子の配置スペースを大きく縮小することができる。
【００３６】
（第４実施例）
図６は本発明の第４実施例を示すものである。第４実施例は、ＥＣＵ１Ｃの外部入力端子３に、信号レベルがＶＤＤ〜−１０Ｖの範囲で変化する信号入力回路３６が接続される場合に対応した構成を示す。即ち、信号入力回路３６は、５Ｖ電源ＶＤＤと−１０Ｖ電源との間に接続されるスイッチ３７及び抵抗素子３８の直列回路を備え、それらの共通接続点は抵抗素子３９を介してＥＣＵ１Ｃの外部入力端子３に接続されている。
【００３７】
ポート入力回路４０ａにおいて、ＰチャネルＭＯＳＦＥＴ４１及び４２（第１及び第２電流変換手段）は、ソースが電源ＶＤＤに接続され、ゲートが共通にＦＥＴ４２側のドレインに接続されている。また、ＦＥＴ４１のドレインは、インバータゲート１１の入力端子に接続されていると共に、抵抗素子（電圧印加手段）４３を介してグランドに接続されている。ＦＥＴ４２には、ＰチャネルＭＯＳＦＥＴ４４が並列に接続されており、それらのドレインは、アナログスイッチ９を介して外部入力端子３に接続されている。その他の構成については第１実施例と同様であり、以上が入力保護回路４５を構成している。
【００３８】
次に、第４実施例の作用について説明する。入力イネーブル信号ＳＥＬ１によって第１経路側が選択される場合、ＦＥＴ４４はＯＦＦとなる。そして、信号入力回路３６のスイッチ３７がＯＦＦしていれば、ＥＣＵ１Ｃ側の電源ＶＤＤより、ＦＥＴ４２，アナログスイッチ９，外部入力端子３，抵抗素子３９及び３８の経路で−１０Ｖ電源側に電流が流れ、外部入力端子３はロウレベルとなるが、そのロウレベル電位は（ＶＤＤ−ＶT）程度にクランプされる。そして、ＦＥＴ４２を介して電流が流れることでＦＥＴ４１側にもミラー比に応じた電流が流れ、インバータゲート１１の入力端子はハイレベルとなる。
また、信号入力回路３６のスイッチ３７がＯＮしていれば外部入力端子３はハイレベルとなり、ＦＥＴ４２には電流が流れない。従って、ＦＥＴ４１側にも電流は流れず、インバータゲート１１の入力端子はロウレベルとなる。尚、入力イネーブル信号ＳＥＬ１がインアクティブの場合は、第１実施例と全く同様の作用となる。
【００３９】
以上のように構成された第４実施例によれば、信号入力回路３６がグランドレベルよりも低電圧のロウレベル信号を外部入力端子３に印加する場合でも、その電圧が電流に変換されることで外部入力端子３の電位は（ＶＤＤ−ＶT）程度にクランプされる。そして、カレントミラー回路の動作により、インバータゲート１１の入力端子には、電源ＶＤＤレベルのハイレベル信号が与えられるので、負極性の信号についても第１実施例と同様の効果を得ることができる。
【００４０】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１〜第３実施例の構成において、外部入力端子３に対してバッテリレベル入力回路１４が接続されるケースしか想定されない場合には、入力イネーブル信号ＳＥＬ１は不要であり、マルチプレクサ４，アナログスイッチ９及び１２，ＦＥＴ８及び１３を削除しても良い。また、第４実施例についても同様である。
第３実施例において、ＦＥＴ３４及び抵抗素子３５を、各ポート入力回路毎に配置しても良い。
第１実施例の構成に、第３実施例の構成を適用しても良い。
また、第４実施例の構成に、第２，第３実施例の構成を適用しても良い。
ＭＯＳＦＥＴに限ることなく、バイポーラトランジスタを使用しても良い。
車両用のＥＣＵに限ることなく、外部より、自身の動作電源電圧範囲を超えるレベルの信号が入力されることが想定されるマイクロコンピュータやその他の回路であれば適用が可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明を車両用ＥＣＵ（Electronic Control Unit）に適用した場合の第１実施例であり、ＥＣＵの電気的構成を示す図（バッテリレベル入力回路が接続される場合）
【図２】図１相当図（外部入力端子に与えられる信号のハイレベルが電源ＶＤＤレベルの場合）
【図３】本発明の第２実施例を示す図１相当図
【図４】ポート（１）の入力データを読み出す場合における各信号の変化を示すタイミングチャート
【図５】本発明の第３実施例を示す図１相当図
【図６】本発明の第４実施例を示す図１相当図
【図７】従来技術を示す図１の要部相当図
【図８】ＰチャネルＭＯＳＦＥＴの半導体的な構成を示す模式的断面図
【符号の説明】
【００４２】
図面中、３は外部入力端子、４はマルチプレクサ（読取り経路選択手段）、６，７はＮチャネルＭＯＳＦＥＴ（第１，第２電流変換手段）、８はＮチャネルＭＯＳＦＥＴ（第３スイッチ回路）、９はアナログスイッチ（第１スイッチ回路）、１０は抵抗素子（電圧印加手段）、１２はアナログスイッチ（第２スイッチ回路）、１３はＮチャネルＭＯＳＦＥＴ（第４スイッチ回路）、１８は入力保護回路、２２は入力保護回路、２３はＤフリップフロップ（信号レベル保持手段）、２７は電流制御手段、３２は入力保護回路、３３はＰチャネルＭＯＳＦＥＴ（抵抗素子）、３４はＰチャネルＭＯＳＦＥＴ、４１，４２はＰチャネルＭＯＳＦＥＴ（第１，第２電流変換手段）、４３は抵抗素子（電圧印加手段）、４５は入力保護回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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