(57)【要約】【課題】  インプリント特性、耐還元性に優れた強誘電体膜を作製する方法を提供する。また、このような強誘電体膜を用いた強誘電体メモリを提供する。【解決手段】  Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3で表される組成の強誘電体膜の作製方法において、Ｐｂの１０〜１５％、より好ましくは１１％から１３％をＣａで置換する。強誘電体メモリの作製において、半導体基板上のトランジスタに電気的に接続する下部電極を形成する。下部電極上に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z)Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲である強誘電体膜をゾルゲル法で形成し、この強誘電体膜上に上部電極を形成する。上部電極、強誘電体膜、および下部電極を加工して、トランジスタに接続するキャパシタを形成する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3 で表される組成の強誘電体膜の作製方法において、Ｐｂの１０〜１５％をＣａで置換することを特徴とする、強誘電体膜の作製方法。
【請求項２】
前記Ｃａの置換量は、１１％〜１３％であることを特徴とする請求項１に記載の強誘電体膜の作製方法。
【請求項３】
下部電極と、
上部電極と、
前記下部電極および上部電極に挟持される強誘電体膜と
を有する強誘電体キャパシタであって、前記強誘電体膜は、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙは、Ｐｂの１０〜１５％を置換した範囲に設定されていることを特徴とする強誘電体キャパシタ。
【請求項４】
半導体基板上のトランジスタと、
前記トランジスタに電気的に接続する強誘電体キャパシタと
を備え、前記強誘電体キャパシタは、上部電極と下部電極の間に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲に設定されている強誘電体膜を有することを特徴とする半導体記憶装置。
【請求項５】
半導体基板上のトランジスタに電気的に接続する下部電極を形成し、
前記下部電極上に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲である強誘電体膜をゾルゲル法で形成し、
前記強誘電体膜上に上部電極を形成し、
前記上部電極、強誘電体膜、および下部電極を加工して前記トランジスタに接続するキャパシタを形成する
工程を含む強誘電体メモリの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に用いられる強誘電体薄膜の作製に関し、特にインプリント特性、耐還元性に優れた強誘電体薄膜の作製方法と、これを用いた強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、不揮発・低消費電力という特徴により、携帯機器を中心にその用途の拡大が見込まれている。キャパシタ膜に強誘電体を用いること以外は、ＤＲＡＭとほぼ同じ構造で作成でき、高集積化が可能である。
【０００３】
強誘電体メモリでは、強誘電体の分極反転を利用するため、データは不揮発であり、書き換えを高速かつ低電力で行なうことができる。
【０００４】
不揮発メモリに用いる強誘電体には、十分な残留分極と低い抗電界という特性が求められ、主としてＰＺＴ（Ｐｂ（Ｚｒz，Ｔｉ1-z) Ｏ3）が用いられている。ＰＺＴ薄膜の形成方法としては、スパッタ法、ゾルゲル法、ＣＶＤ法などがある。この中で、ゾルゲル法は組成制御が安定している、製造装置が安価である、などの特長を持つ。
【０００５】
しかし、これらの方法で作製されたＰＺＴ膜は、インプリント特性、耐還元性が十分でないという問題がある。強誘電体メモリにある一方向の情報を書き込んだ状態で放置すると、逆方向に書き込みにくくなる。すなわち、強誘電体を一方向に分極させた後、長時間放置することによってインプリントが進み、分極反転しにくくなる、あるいは、反転させたとしても、小さな分極しか保持できなくなる、という現象が生じる。
【０００６】
この結果、電圧に対する特性が非対称となる。具体的には、インプリント後のヒステリシスループを測定すると、分極させた電圧とは逆方向にループがシフトするという、電圧シフトが見られる。強誘電体メモリの動作上、このような分極の減少と電圧シフトは、データの誤読み出しの原因となる。
【０００７】
また、強誘電体は酸化物であるため。還元雰囲気下で酸素欠損を生じやすく、半導体プロセスにおける還元雰囲気や、層間絶縁膜中に含まれる水分から発生する水素によって、劣化しやすい。この結果、残留分極の低下やインプリント特性の劣化が起きる。
【０００８】
そこで、ＰＺＴのインプリント特性、耐還元性を向上するために、ランタン（Ｌａ）、カルシウム（Ｃａ）等の元素を添加する方法が提案されている（たとえば、特許文献１参照）。
【０００９】
特許文献１では、強誘電体である金属酸化物（Ｐｂv ，Ｃａw , Ｓｒx ，Ｌａy
）（Ｚｒz，Ｔｉ1-z) Ｏ3 の組成において、ＣａとＳｒの含有量はそれぞれ、０≦ｗ≦０．１と０≦ｘ≦０．１であり、少なくとも一方はゼロでない。
【００１０】
また、比較的低温（４５０℃以下）で金属酸化膜材料をスパッタし、その後、４００℃〜４５０℃の熱処理により、熱力学的に安定したペロブスカイト構造の膜に相移転させる方法が提案されている（たとえば、特許文献２参照。）。
【００１１】
特許文献２では、金属酸化膜材料であるＡ（Ｚｒz，Ｔｉ1-z) Ｏ3 の組成おいて、ＡはＬａ，Ｃａ、Ｎｂで０〜１０％置換したＰｂである。
【特許文献１】特開平１１−２９２６２６号公報
【特許文献２】特開２００１−１３９３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上記文献で提案されているように、ＬａやＣａを添加した現状の組成でも、インプリント特性、耐還元性は、強誘電体メモリの長期信頼性の保証には十分といえない。
【００１３】
特に、駆動電圧を下げるためにＰＺＴ膜厚を薄くすると、特性は劣化する傾向にある。
【００１４】
そこで、本発明は、ＰＺＴに対するＣａの添加量を規定して、強誘電体膜が薄膜化した場合でも、インプリント特性、耐還元性に優れた強誘電体膜を形成する方法を提供することを課題とする。
【００１５】
また、インプリント特性、耐還元性に優れた強誘電体キャパシタの提供を課題とする。
【００１６】
また、このような強誘電体膜を用いた半導体記憶装置と、その作成方法の提供を課題とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3
で表される強誘電体膜において、Ｃａの組成ｙを、Ｐｂの１０〜１５％、より好ましくは、１１％〜１３％を置換した範囲に設定する。
【００１８】
本発明の第１の側面では、強誘電体膜の作製方法を提供する。すなわち、Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3 で表される組成の強誘電体膜の作製方法において、Ｐｂの１０〜１５％をＣａで置換する。
【００１９】
好ましくは、Ｃａの置換量は、１１％〜１３％である。
【００２０】
本発明の第２の側面では、強誘電体キャパシタを提供する。強誘電体キャパシタは、
下部電極と、
上部電極と、
前記下部電極および上部電極に挟持される強誘電体膜と
を有し、前記強誘電体膜は、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表される組成の強誘電体膜であり、Ｃａの組成ｙは、Ｐｂの１０〜１５％を置換した範囲であることを特徴とする。
【００２１】
本発明の第３の側面では、半導体記憶装置を提供する。半導体記憶装置は、
半導体基板上のトランジスタと、
前記トランジスタに電気的に接続する強誘電体キャパシタと
を備え、前記強誘電体キャパシタは、上部電極と下部電極の間に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表される組成の強誘電体膜を有し、この強誘電体膜のＣａの組成ｙは、Ｐｂの１０〜１５％を置換した範囲であることを特徴とする。
【００２２】
本発明の第４の側面では、強誘電体メモリの作製方法を提供する。強誘電体メモリの作製方法は、
半導体基板上のトランジスタに電気的に接続する下部電極を形成し、
前記下部電極上に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲である強誘電体膜をゾルゲル法で形成し、
前記強誘電体膜上に上部電極を形成し、
前記上部電極、強誘電体膜、および下部電極を加工して前記トランジスタに接続するキャパシタを形成する
工程を含む。
【発明の効果】
【００２３】
上記の手法により、インプリント特性、耐還元性に優れた強誘電体薄膜を、簡便な方法で形成することができる。
【００２４】
このような強誘電体薄膜を用いた強誘電体メモリ（半導体記憶装置）において、誤読出を低減し、動作の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。
【００２６】
実施形態において、インプリント特性と耐還元性の双方に優れた強誘電体材料の組成を決定するために、添加元素であるＣａの含有量を変化させてヒステリシスの観察を行う。
【００２７】
図１は、Ｐｂの一部と置換されるＣａの量を５％〜１３％まで変化させて成膜を行なったＰＣＺＴのインプリント特性である。強誘電体材料として、Ｐｂ：Ｚｒ：Ｔｉ＝１．０：０．４：０．６の比で各元素を含むゾルゲル溶液を用い、Ｐｂの一部を置換して添加するＣａの割合を、それぞれ５％、８％、１０％、１２％、１３％に設定したサンプルキャパシタを作製した。
【００２８】
作製した各サンプルキャパシタに、＋３Ｖまたはー３Ｖを印加して分極させた後、１５０℃で１２０時間放置した場合の、ヒステリシスループの電圧シフトは、図１に示すとおりである。
【００２９】
図１において、一点鎖線は、＋３Ｖを印加して１２０時間放置したときの電圧シフト、実線は−３Ｖを印加して１２０時間放置したときの電圧シフトである。＋３Ｖを印加したときは、ヒステリシスループはマイナス側にシフトし、−３Ｖで分極させたときは、ヒステリシスループはプラス側にシフトする。
【００３０】
Ｃａ添加量が５％のときは、プラス側、マイナス側双方への電圧シフトが大きく、電圧に対する特性の対称性が損なわれている。このような電圧シフトは、強誘電体メモリ動作時の誤読み出しの原因となる。
【００３１】
Ｃａ添加量が８％になると、特に＋３Ｖの書き込み電圧で、電圧シフトが改善され、電圧に対する特性の対称性が回復される。電圧シフトの改善は、Ｃａ添加量が１０％、１２％、１３％の場合も同様にみられる。
【００３２】
図２は、ヒステリシスループの電圧シフトの時間変化を示すグラフである。Ｃａ添加量が５％のときの変化の傾きに比較して、Ｃａ添加量が８％のときの変化の傾きが小さい。Ｃａ添加量が１０％、１２％、１３％になると、変化の傾きはさらに小さくなる。
【００３３】
このように、インプリント特性だけを見ると、Ｃａ添加量が８％以上で、良好な特性が達成できることがわかる。
【００３４】
電圧シフトが元の抗電圧の約半分に達すると、分極を反転させても、元の方向に戻ろうとして減極が大きくなる。このような減極は、ヒステリシスループ上でギャップとなって現れる。
【００３５】
図３は、インプリントしたキャパシタの減極によるヒステリシスループのギャップを示すグラフである。Ｃａ添加量が５％の場合、−３Ｖを印加して１２０時間放置すると、その状態で安定し、０Ｖの時に安定状態に戻ろうとして、図中の矢印で示すように、大きな減極が起きる。さらに、図１と同様に、ヒステリシスループのプラス側への電圧シフトが顕著である。
【００３６】
これに比べ、Ｃａ添加量が１２％では、０Ｖで若干の減極が見られるが、分極が反転するほどではなくデータの判別は可能である。また、ヒステリシスループのプラス側への電圧シフトも少ない。
【００３７】
減極と電圧シフトは、ともにデータの誤読み出しの原因となる。したがって、減極の低減という観点からも、Ｃａ添加量が１０％以上であることが望ましい。
【００３８】
強誘電体メモリの動作上、分極反転電荷量Ｑswは大きいほど「１」、「０」の判別がつきやすく有利である。Ｃａ添加量が５％以下では、初期のＱswは大きいが、長時間放置した後には、電圧シフトによる分極反転電荷の減少が大きい。逆に、Ｃａ添加量が１２％では、最終的なＱswが十分に維持され、経時変化も小さいため、回路動作に適している。Ｃａ量が１５％以上になると、ＰＺＴの単一結晶相が得にくくなり、初期のＱswが小さくなるので、キャパシタ材料として不適切になる。
【００３９】
図４は、ＰＣＺＴ膜の耐還元性のＣａ添加量に対する依存性を示すグラフである。インプリント特性の評価と同様に、ＰＣＺＴでＰｂに置換されるＣａ添加量を、５％、８％、１０％、１２％、１３％と変化させて、耐還元性を評価した。各グラフにおいて、点線は初期状態、実線は、５％水素（Ｈ2）を含む窒素（Ｎ2）雰囲気中で、圧力７．６Torr、１５０℃で３０分ベークした結果である。この水素アニールは、実際の半導体製造プロセスで、シリコン酸化膜に含まれる水分等に起因する還元（水素）環境をシミュレートしたものである。
【００４０】
Ｃａ量が５％では、還元（水素）雰囲気でのベークにより、ヒステリシスループに大きな変化が見られる。Ｃａ量が８％、１０％でも、ヒステリシスループの変化がまだ見られ、ループがつぶれた状態になる。一方、Ｃａ量が１２％、１３％では、初期のヒステリシスループが良好に維持される。
【００４１】
図５は、初期状態と比較した、３０分の水素ベーク後の分極反転電荷量Ｑswの変化を示すグラフである。このグラフからも、Ｃａ量が１２％のときに最も分極反転電荷量が維持されることがわかる。さらに、図３を参照して述べたのと同様に、Ｃａ量が５％と１３％を比較すると、５％では初期のＱswは大きいが、３０分の水素ベーク後のＱswの減少が大きく、最終的に保持される分極反転電荷量は、Ｃａ量が１３％のときと変りがない。
【００４２】
以上の測定から、ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3
で表される強誘電体膜において、インプリメント特性だけを見ると、Ｃａの組成ｙは、Ｐｂの８％〜１５％を置換する範囲が望ましいが、耐還元性を考慮すると、１０％〜１５％が望ましく、さらに望ましい範囲は、１１％〜１３％であることがわかる。
【００４３】
図６は、上述した組成のＰＣＺＴを強誘電体材料として用いた半導体記憶装置（強誘電体メモリの作製例を示す図である。
【００４４】
まず、図６（ａ）に示すように、一般に知られている半導体技術により、素子分離領域１６で区画されたシリコン基板１１上の所定の領域に、ゲート電極１２とソース・ドレイン不純物拡散領域１３を含むトランジスタＴｒを形成する。全面に、ＴＥＯＳ膜１４を６００ｎｍの膜厚に堆積した後、ＴＥＯＳ膜１４にトランジスタＴｒのソース・ドレイン領域１３に到達するコンタクトホールを形成する。コンタクトホール内に、たとえばＴｉＮ／Ｔｉバリア膜１５ａを形成し、タングステン（Ｗ）膜１５ｂで埋め込む。ＣＭＰ等により、コンタクト部以外の導電膜（Ｗ、ＴｉＮ／Ｔｉ）を除去し、キャパシタ用のコンタクトプラグ１５Ａとビット線コンタクト１５Ｂを形成する。
【００４５】
次に、図６（ｂ）に示すように、強誘電体キャパシタの領域以外を覆うプラグ酸化防止膜１７を形成する。全面に堆積したプラグ酸化防止膜上に、強誘電体キャパシタ領域に対応する箇所に開口を有するレジストマスク（不図示）を形成し、ドライエッチングにより、強誘電体キャパシタ領域のプラグ酸化防止膜を除去することによって、所定の領域を覆うプラグ酸化膜１７が形成される。
【００４６】
次に、図６（ｃ）に示すように、下部電極膜２１として、Ｐｔ（１５０ｎｍ）／ＩｒＯ2（５０ｎｍ）を反応性ＤＣスパッタリングにより全面に形成する。続いて、ゾルゲル法を用いて、強誘電体膜２２を全面に形成する。強誘電体として、Ｐｂ：Ｃａ：Ｚｒ：Ｔｉ＝１．０：０．１２：０．４：０．６の比率で各元素を含むゾルゲル溶液を用いて、下部電極膜２１上にスピンコートし、２００℃で乾燥、続いて２４０℃で仮焼成を行い、これを３回繰り返す。最後に７００℃で１分間の焼成を行い、膜厚１００ｎｍのＰＣＺＴ薄膜を得る。焼成時の雰囲気はすべて１気圧酸素である。その上に、上部電極膜２３として、２００ｎｍのＩｒＯ2 膜２３を全面にＤＣスパッタリングする。
【００４７】
こうして下部電極膜２１、強誘電体膜２２、上部電極膜２３を形成した後、フォトリソグラフィにより、上部電極膜２３のパターニングを行い、反応性イオンエッチングにより上部電極膜２３をエッチングする。この後、キャパシタのエッチングダメージを取り除くため、１気圧酸素中、６５０℃で１時間のアニールを行なう。さらに、強誘電体膜２２、下部電極膜２１のパターニングを順次行なってキャパシタ２０を形成した後、再び１気圧酸素中で６５０℃、１時間の酸素アニールを行なう。
【００４８】
次に、図６（ｄ）に示すように、全面にキャパシタ保護膜２５を形成する。キャパシタ保護膜２５は、たとえばアルミナをスパッタして形成する。
【００４９】
次に、図７（ｅ）に示すように、全面に、シリコン酸化膜（ＳｉＯ2）などの層間絶縁膜２６を堆積し、表面を平坦化した後、ビット線コンタクト１５Ｂに到達するコンタクトホール２７を形成する。
【００５０】
次に、図７（ｆ）に示すように、コンタクトホール２７内を、ＴｉＮ／Ｔｉバリア膜を介してタングステン（Ｗ）膜で埋め込み、平坦化して、ビット線コンタクト１５Ｂに接続する導電プラグ２８を形成する。そして、キャパシタ２０上の酸化防止膜２９、層間絶縁膜２６、キャパシタ保護膜２５を順次エッチングして、上部電極２３に達するホール３１を形成する。
【００５１】
次に、図７（ｇ）に示すように、導電プラグ２８上の酸化防止膜２９を除去し、キャパシタ２０上のホール３１を埋める金属層（多層金属層でもよい）を全面に形成する。堆積した金属層をパターニングして、上部電極２３に接続する金属配線３２Ａと、導電プラグ２８上に位置する金属パッド３２Ｂとを形成する。その後、これらの金属配線を覆う、層間絶縁膜をさらに形成する。
【００５２】
キャパシタ２０を覆う層間絶縁膜２６としてのシリコン酸化膜は水分を含むので、その後の熱処理等で水素を発生し、図４でシミュレートしたように、還元環境下での状態となる。キャパシタ保護膜２５を形成して、キャパシタ２０への水素の侵入を防止してはいるが、層間絶縁膜２６にホール３１を形成して上部電極２３を露出する際などに、シリコン酸化膜から発生した水素で、キャパシタ２０の強誘電体膜２２が還元劣化して、ヒステリシスループが変化するおそれがある。
【００５３】
しかし、本実施形態のように、Ｐｂの１０％〜１５％、好ましくは１１％〜１３％をＣａで置換した組成のＰＣＺＴ強誘電体膜２２を用いることで、水素による還元劣化を防止し、インプリント特性にも優れたキャパシタ２０を実現できる。
【００５４】
以上のように、インプリント特性、耐還元性に優れた強誘電体膜を形成できるので、強誘電体メモリの信頼性向上に寄与する。
【００５５】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）  Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3 で表される組成の強誘電体膜の作製方法において、Ｐｂの１０〜１５％をＣａで置換することを特徴とする、強誘電体膜の作製方法。
（付記２）  前記Ｃａの置換量は、１１％〜１３％であることを特徴とする請求項１に記載の強誘電体膜の作製方法。
（付記３）  一般式がＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲に設定されている強誘電体材料を含むゾルゲル溶液から成る強誘電体膜形成用溶液。
（付記４）  前記Ｃａの置換量は、１１％〜１３％であることを特徴とする付記３に記載の強誘電体膜形成用溶液。
（付記５）  下部電極と、
上部電極と、
前記下部電極および上部電極に挟持される強誘電体膜と
を有する強誘電体キャパシタであって、前記強誘電体膜は、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙは、Ｐｂの１０〜１５％を置換した範囲に設定されていることを特徴とする強誘電体キャパシタ。
（付記６）  前記Ｃａの置換量は、１１％〜１３％であることを特徴とする付記５に記載の強誘電体キャパシタ。
（付記７）
半導体基板上のトランジスタと、
前記トランジスタに電気的に接続する強誘電体キャパシタと
を備え、前記強誘電体キャパシタは、上部電極と下部電極の間に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲の強誘電体膜を有することを特徴とする半導体記憶装置。
（付記８）  前記Ｃａの置換量は、１１％〜１３％であることを特徴とする付記７に記載の半導体記憶装置。
（付記９）  半導体基板上のトランジスタに接続する下部電極を形成し、
前記下部電極上に、一般式ＰｂxＣａy(Ｚｒz，Ｔｉ1-z) Ｏ3 で表され、Ｃａの組成ｙがＰｂの１０〜１５％を置換した範囲である強誘電体膜をゾルゲル法で形成し、
前記強誘電体膜上に上部電極を形成し、
前記上部電極、強誘電体膜、および下部電極を加工して前記トランジスタに接続するキャパシタを形成する
工程を含む強誘電体メモリの作製方法。
（付記１０）  前記Ｃａの置換量は、１１％〜１３％であることを特徴とする付記９に記載の強誘電体メモリの作製方法。
【図面の簡単な説明】
【００５６】
【図１】Ｃａ量に依存するＰＺＴ強誘電体キャパシタのインプリント特性を示す図であり、Ｃａ量を５％、８％、１０％、１２％。１３％と変化させたときのヒステリシスループの電圧シフトを示すグラフである。
【図２】ヒステリシスループの電圧シフトの時間変化を示すグラフである。
【図３】インプリントしたキャパシタの減極によるヒステリシスループのギャップを示す図である。
【図４】Ｃａ量に依存するＰＺＴ強誘電体キャパシタの耐還元性を示す図であり、Ｃａ量を５％、８％、１０％、１２％。１３％と変化させたときのヒステリシスループの変化を示すグラフである。
【図５】Ｃａ量に依存するＰＺＴの水素劣化を示す図であり、各Ｃａ量における初期の分極反転電荷量Ｑswと、水素ベーク後の分極反転電荷量を示すグラフである。
【図６】本実施形態のＰＣＺＴ強誘電体膜を用いた強誘電体メモリの作製工程図（その１）である。
【図７】本実施形態のＰＣＺＴ強誘電体膜を用いた強誘電体メモリの作製工程図（その２）である。
【符号の説明】
【００５７】
１０  強誘電体メモリ（半導体記憶装置）
１１  シリコン基板
１２  ゲート電極
１３  ソース・ドレイン不純物拡散領域
２０  キャパシタ
２１  下部電極
２２  強誘電体膜（ＰＣＺＴ）
２３  上部電極
【図１】
2006261071.tif 000003
【図２】
2006261071.tif 000004
【図３】
2006261071.tif 000005
【図４】
2006261071.tif 000006
【図５】
2006261071.tif 000007
【図６】
2006261071.tif 000008
【図７】
2006261071.tif 000009