(57)【要約】【課題】  処理ブロック間のデータ伝送時に伝送回路で用いる高周波クロックによるＥＭＣ等の影響を低減化し、多様なデバイス構成に対応し得る伝送インターフェースを提供する。【解決手段】  基板１０上の伝送回路部１Ｂ⇔基板２０上の伝送回路部２Ａのデータ伝送に用いるＣＬＫ(1)とＣＬＫ(2)の各クロックを同期させるために、共通の信号源３１から伝送媒体（ケーブル等）を介して基板１０、２０に同期信号を伝送し、各クロック（位相制御機能を持つクロック発生器）に入力する。よって、伝送回路部１Ｂ⇔伝送回路部２Ａのデータ伝送において、発信、受信双方で行うデータのラッチ操作に用いるクロックを伝送していた従来方式と違い、クロックの位相を合わせるための同期信号の伝送を行う方式とし、高周波クロックの伝送の必要がないシステムにする。【選択図】          図１
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【特許請求の範囲】
【請求項１】
データ処理手段間で処理対象データを伝送するためのデータ伝送インターフェースを有するデータ処理装置であって、前記インターフェースは、同期信号を伝送する同期信号伝送回路と、前記同期信号伝送回路から伝送されてきた同期信号に基づきクロック信号の位相を制御する機能を有する第１及び第２の各クロックを発生するクロックジェネレータと、第１のクロックジェネレータが発生するクロックに同期してデータを伝送する第１のデータ伝送回路と、第２のクロックジェネレータが発生するクロックに同期してデータを伝送する第２のデータ伝送回路と、第１のデータ伝送回路と第２のデータ伝送回路間でデータ伝送を行う第３のデータ伝送回路よりなることを特徴とするデータ処理装置。
【請求項２】
データ処理手段間で処理対象データを伝送するためのデータ伝送インターフェースを有するデータ処理装置であって、前記インターフェースは、第１のクロックを発生するクロックジェネレータと、第１のクロックジェネレータが発生するクロックから生成した同期信号を伝送する同期信号伝送回路と、前記同期信号伝送回路から伝送されてきた同期信号に基づきクロック信号の位相を制御する機能を有する第２のクロックを発生するクロックジェネレータと、第１のクロックジェネレータが発生するクロックに同期してデータを伝送する第１のデータ伝送回路と、第２のクロックジェネレータが発生するクロックに同期してデータを伝送する第２のデータ伝送回路と、第１のデータ伝送回路と第２のデータ伝送回路間でデータ伝送を行う第３のデータ伝送回路よりなることを特徴とするデータ処理装置。
【請求項３】
請求項１又は２に記載されたデータ処理装置において、前記同期信号伝送回路は、伝送する同期信号を所定の間隔で出力するようにしたことを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理の高速化が求められるデータ処理装置に関し、より特定すると、処理ブロック間でデータ伝送を行う時に用いるクロックによるＥＭＣやＡＣタイミングの影響を低減化し得る伝送インターフェースを有するデータ処理装置に関する。
【背景技術】
【０００２】
近年、データ処理装置においては、処理の高速化に対する要求は、ますます大きくなっている。例えば、文書や画像をプリント出力等として画像出力するためのデータ処理では、高画質化やカラー化が進展しており、ここには、データ量の増加というデータ処理の速度を低下させる要因があるが、こうした状況にあっても、高画質のカラー画像出力を行う高機能機が広く用いられるにつれて、以前のモノクロ機と同等の処理速度が求められる。
このような背景から、高速処理を可能にするデータ処理装置の開発が加速されている。
文書や画像をプリント出力するためのデータ処理装置（画像形成装置）においても、従来から、入力された画像情報（例えば、多機能を装備したＭＦＰ機では、スキャナ，ＦＡＸ，プリンタ機能等に対する処理要求とともに、画像情報の入力が行われる）をプリント出力用の画像データへ処理する過程で処理の高速化を図るために、各処理部における処理方法及び処理部間におけるデータ伝送方法として、様々な方法が用いられている。
【０００３】
データ処理装置において、処理部間で伝送されるデータには、処理対象のデータや処理部を制御するための制御信号（データ）があり、データの伝送には、処理対象のデータや制御信号に応じたインターフェース（Ｉ／Ｆ）が採用されている。
画像データの伝送に使用されるＩ／Ｆには、データバスを通常用いる。このデータ伝送方式においては、必要に応じたデータバス幅が必要となる。
図６は、バス転送方式のＩ／Ｆを説明するための概略図である。図６（Ａ）に示す様に、伝送回路部Ａを有する基板１００から伝送回路部Ｂを有する基板２００に転送されるデータが、２５６階調の画像（ビデオ）信号ならば、８bitバスデータ信号を用いるので、同図（Ｂ）における、伝送回路部Ｃを有する基板１００’から伝送回路部Ｄ，Ｅ，Ｆを有する基板２００’のように、ｎ個の制御対象或いはデータ転送先があれば、８×ｎとバス幅がｎ倍になる。
また、バス転送方式のＩ／Ｆにおいては、データ伝送用の同期が必要である。即ち、データ伝送の同期にクロック信号を用いて、クロック信号の立ち下がりや立ち上がりのエッジでデータをラッチしてデータを確定する操作を発信側と受信側の双方の伝送回路部で行う、という方式が一般的に採用されている。
【０００４】
この方式によるデータ伝送は、通常、図７に示す回路構成のデータ伝送Ｉ／Ｆによって行われている。
図７に示すように、伝送回路を装備した一方の基板１００に第１のクロックＣＬＫ(1)１１５に同期したデータ伝送（ＤＡＴＡ１の転送）を実現する第１のデータ伝送回路（伝送回路部１Ａ１１１と伝送回路部１Ｂ１１２よりなる）があり、伝送回路を装備した他方の基板２００に第２のクロックＣＬＫ(2)１２５に同期したデータ伝送（ＤＡＴＡ２の転送）を実現する第２のデータ伝送回路（伝送回路部２Ａ１２１と伝送回路部２Ｂ１２２よりなる）がある。ここに、第１のクロックＣＬＫ(1)と第２のクロックＣＬＫ(2)は、同じ周波数である。
この場合に、基板１００の第１のデータ伝送回路と基板２００の第２のデータ伝送回路間でデータを伝送（ＤＡＴＡ３の転送）する第３のデータ伝送回路（伝送回路部１Ｂ１１２と伝送回路部２Ａ１２１よりなる）では、通常、いずれかの発信側からデータ（ＤＡＴＡ３）とクロック（図７では、第１のデータ伝送回路１００から送るので、クロックＣＬＫ(1)）を伝送して、受信側では発信側から伝送されたクロックを用いて一度データをラッチし、ラッチしたデータを受信側のクロックで解除することでデータずれのないデータ伝送を実現することができる。なお、データとクロックの伝送方向が逆の場合でも、発信側で受信側のクロックでデータを解除（出力）して伝送することで同様に実現できる
図８は、上記データ伝送Ｉ／Ｆ（図７）の動作により、発信側から伝送されてくるデータと、受信側でデータをラッチするために発信側から伝送されてくるクロックとの関係を示すタイミングチャートである。
図８は、４bitデータの例を示すもので、４bitのデータ０〜３が、同図示の所定周期のクロックにより、ラッチされるので、データにおける立ちあがり、立下りがクロックの立ちあがりと同期して行われる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、従来のバス転送方式で用いるデータ伝送Ｉ／Ｆ（図７）では、クロック信号の立ち下がり又は立ち上がりのエッジでデータをラッチしてデータを確定する操作を行うためにデータとともに、クロックを伝送する必要があり、処理の高速化に応えるためには、クロックとしてより高い周波数が用いられるようになってきている。
このように、より高い周波数のクロックが用いられると問題になるのは、クロック信号によるＥＭＣ（Electro Magnetic Interference）やＡＣタイミングへの影響である。特に、図６の（Ｂ）に示したようなバス幅を広くとる必要があり、かつプリント基板上にパターンとして形成された伝送路を用いたり、ケーブルを用いるような回路構成になる場合には、伝送に用いるスペースを必要とするだけでなく、輻射電磁ノイズの問題も大きく、対策も多くの困難を伴う。つまり、信号伝送の高速化に伴って必要になるＥＭＣ対応やＡＣタイミング対応手段の付加は、製品開発工数の増加につながってくる。
本発明は、処理の高速化が求められるデータ処理装置のデータ伝送における上述の従来技術の問題に鑑み、これを解決するためになされたもので、その解決課題は、処理ブロック間でデータ伝送を行う時に伝送回路で用いる高い周波数のクロック信号によるＥＭＣやＡＣタイミングへの影響を低減化することを可能とし、多様化したデバイス構成に対応し得る伝送インターフェースを備えたデータ処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１の発明は、データ処理手段間で処理対象データを伝送するためのデータ伝送インターフェースを有するデータ処理装置であって、前記インターフェースは、同期信号を伝送する同期信号伝送回路と、前記同期信号伝送回路から伝送されてきた同期信号に基づきクロック信号の位相を制御する機能を有する第１及び第２の各クロックを発生するクロックジェネレータと、第１のクロックジェネレータが発生するクロックに同期してデータを伝送する第１のデータ伝送回路と、第２のクロックジェネレータが発生するクロックに同期してデータを伝送する第２のデータ伝送回路と、第１のデータ伝送回路と第２のデータ伝送回路間でデータ伝送を行う第３のデータ伝送回路よりなることを特徴とするデータ処理装置である。
【０００７】
請求項２の発明は、データ処理手段間で処理対象データを伝送するためのデータ伝送インターフェースを有するデータ処理装置であって、前記インターフェイスは、第１のクロックを発生するクロックジェネレータと、第１のクロックジェネレータが発生するクロックから生成した同期信号を伝送する同期信号伝送回路と、前記同期信号伝送回路から伝送されてきた同期信号に基づきクロック信号の位相を制御する機能を有する第２のクロックを発生するクロックジェネレータと、第１のクロックジェネレータが発生するクロックに同期してデータを伝送する第１のデータ伝送回路と、第２のクロックジェネレータが発生するクロックに同期してデータを伝送する第２のデータ伝送回路と、第１のデータ伝送回路と第２のデータ伝送回路間でデータ伝送を行う第３のデータ伝送回路よりなることを特徴とするデータ処理装置である。
【０００８】
請求項３の発明は、請求項１又は２に記載されたデータ処理装置において、前記同期信号伝送回路は、伝送する同期信号を所定の間隔で出力するようにしたことを特徴とするものである。
【発明の効果】
【０００９】
本発明によると、それぞれが持つクロックに同期してデータを伝送する第１及び第２のデータ伝送回路間の伝送を、データ伝送と第１及び第２のクロックを同期させるための同期信号の伝送にしたので、従来、第１及び第２のデータ伝送回路間で行っていた発信側のクロックの伝送を無くすことができ、高い周波数のクロックを伝送した場合に起きるＥＭＣやＡＣタイミングへの影響を低減することが可能になる。
また、第１及び第２のクロックのジェネレータをぞれぞれ、同期信号に基づきクロック信号の位相を制御する機能を有するものとしたので、任意の同期信号に対応可能になり、汎用性が増す（請求項１）。
また、第１及び第２のクロックを同期させるための同期信号を、第１のクロックジェネレータが発生するクロックから生成した同期信号としたので、第１及び第２のクロックジェネレータの一方に、同期信号に基づきクロック信号の位相を制御する機能を有するものを用いる必要が無く、回路を簡素化できる（請求項２）。
また、同期信号伝送回路が伝送する同期信号を所定の間隔で出力するようにしたことにより、第１及び第２のクロックの周波数が異なっていても、対応することが可能になり、回路設計の自由度が増す（請求項３）。
【発明を実施するための最良の形態】
【００１０】
本発明は、データ処理装置において、処理ブロック間でデータ伝送を行う時に、伝送回路で用いる高い周波数のクロック信号によるＥＭＣやＡＣタイミングへの影響を低減化することを課題としている。
従来の伝送回路方式（図７、参照）では、先に示したように、発信側から受信側にデータとともに、発信、送信双方でデータを確定するラッチ操作を行うために用いるクロックを伝送している。この従来方式で伝送される同期用クロック信号がＥＭＣやＡＣタイミングへ大きな影響を与える。
その理由を、先に従来方式の動作として図８に例示したタイミングチャート（伝送されるデータとクロックとの関係を示す）を再び参照して、説明する。同図示のように、データ０〜３の４bitのデータ信号は、そのデータ値が変化した部分でしか信号レベルに変化がない。例えば、４bitデータにおいて2hから6hに値が、変化した場合に実際に信号のレベルが変化したのは３bit目が0から1（正論理でLからH）だけであるから、クロック信号と比較して周期的に変化する割合が低くなる。しかも、例え、0h→fh→0h→fh→・・・と繰り返す状態（図中の後半部分）であっても、図示のように、立ち上がりや立ち下がりもしくはその両エッジに同期しているので、その結果として、データの周期が最小でも、同期用クロック信号の２倍になることが示されている。従って、データによる信号の変化は、同期用クロック信号によるよりもＥＭＣへの影響が少なく、問題にならないが、同期用クロック信号は、高い周波数が用いられるようになって、影響はより大きい。
【００１１】
そこで、本発明では、上記従来技術における同期用クロックを伝送しないで、発信、受信双方でデータを確定するラッチ操作を行うためのクロックの同期をとることを可能にするシステムとすることによって、この課題を解決する。即ち、発信側と受信側の伝送回路に共通に用いる同期信号（即ち、それぞれの側で発生させるクロックの位相を合わせるための信号であって、クロックではない）伝送する回路を設けることにより、従来の同期用クロックを無くし、ＥＭＣへの影響を少なくすることを可能にする。
図１は、本発明の実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。
図１に示す例は、データ処理部（不図示）を装備した基板１０、基板２０の一方から他方に処理されたデータを伝送するためのデータ伝送Ｉ／Ｆを構成する。このデータ伝送Ｉ／Ｆは、ＤＡＴＡ１を伝送する第１のデータ伝送回路と、ＤＡＴＡ３を伝送する第３のデータ伝送回路と、ＤＡＴＡ２を伝送する第２のデータ伝送回路とよりなり、これらのデータ伝送回路を通して、基板１０と基板２０の間のデータ伝送を行う。
基板１０上には、第１のデータ伝送回路を構成する要素となる、伝送回路部１Ａ１１と、伝送回路部１Ｂ１２と、伝送回路部１Ａ１１⇔伝送回路部１Ｂ１２間のデータ伝送の同期に用いるクロック信号を発生するクロックジェネレータ・ＣＬＫ(1)１５を装備する。
基板２０上には、第２のデータ伝送回路を構成する要素となる、伝送回路部２Ａ２１と、伝送回路部２Ｂ２２と、伝送回路部２Ａ２１⇔伝送回路部２Ｂ２２間のデータ伝送の同期に用いるクロック信号を発生するクロックジェネレータ・ＣＬＫ(2)２５を装備する。
【００１２】
また、基板１０と基板２０の間は、第３のデータ伝送回路を構成する要素となる、伝送回路部１Ｂ１２と、伝送回路部２Ａ２１と、これらの伝送回路部間を接続するデータ伝送用の伝送媒体（ケーブル等）を設ける。さらに、伝送回路部１Ｂ１２⇔伝送回路部２Ａ２１間のデータ伝送に用いる各々のクロック信号（クロックＣＬＫ(1)とクロックＣＬＫ(2)）を同期させるために、同期信号伝送回路を設ける。この同期信号伝送回路は、同期信号源３１から伝送媒体（ケーブル等）を介して基板１０、基板２０に同期信号を伝送し、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５の双方に入力する。
従って、同期信号伝送回路からの同期信号の入力を受けるクロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５は、発生させるクロック信号の位相を制御する機能を有するクロックジェネレータである。
【００１３】
図２及び図３は、ＣＬＫ(1)，ＣＬＫ(2)として用いることが可能なクロックジェネレータの内部構成のブロック図（Ａ）と、回路動作に関係する信号のタイミングチャート（Ｂ）をそれぞれ示す。
図２（Ａ）に示すクロックジェネレータ１５，２５は、水晶発振子、セラミック発振子等の発振器５ｋとｎ進カウンタ５ｃを備え、発振器５ｋで発振した内部クロックをｎ進カウンタ５ｃに入力し、同期信号をｎ進カウンタ５ｃのリセット端子への入力としている。このクロックジェネレータ１５，２５は、図２（Ｂ）に示すように同期信号でｎ進カウンタ５ｃ（図２（Ｂ）の例では、２進の場合を示し、ＣＬＫは内部クロックの周期を４倍して出力する）をリセットすることにより、クロックＣＬＫ出力の位相を制御する。
また、図３（Ａ）に示すクロックジェネレータ１５，２５は、水晶発振子、セラミック発振子等の発振器５ｋ、ＡＮＤ回路５ａ及びｎ進カウンタ５ｃを備え、発振器５ｋで発振した内部クロックと所定のタイミングでＨ→Ｌへと状態が変化する同期信号とをＡＮＤ回路５ａを通してｎ進カウンタ５ｃに入力している。このクロックジェネレータ１５，２５は、図３（Ｂ）に示すように、同期信号でＡＮＤ回路５ａをオンして、停止していたｎ進カウンタ５ｃ（図３（Ｂ）の例では、２進の場合を示し、ＣＬＫは内部クロックの周期を４倍して出力する）を起動することにより、クロックＣＬＫ出力の位相を制御する。
なお、上記構成では、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５を同一とし、発生するクロック周波数が同じであることを前提とする例を示したが、一方のクロックジェネレータが発生するクロック周波数を他方の周波数の整数倍であるようにすれば、データ伝送密度が異なるだけで、データずれの問題は、発生しないので、このような条件により実施することも可能である。
【００１４】
上記した回路構成のデータ伝送Ｉ／Ｆ（図１）では、伝送回路部１Ａ１１と伝送回路部１Ｂ１２に用いるクロックＣＬＫ(1)及び伝送回路部２Ａ２１と伝送回路部２Ｂ２２に用いるクロックＣＬＫ(2)は、共通の同期信号源３１からの同期信号に基づきクロック信号の位相を制御する機能を有するクロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５から供給される。
よって、供給されるクロックを第１、第３、第２の各データ伝送回路の発信、受信側双方で用いることにより、データの受け渡しを行うことができ、ＤＡＴＡ１→ＤＡＴＡ３→ＤＡＴＡ２の伝送が可能になる。
つまり、基板１０と基板２０間のように、伝送回路部間を伝送媒体（ケーブル等）により接続するデータ伝送において、発信、受信双方で行うデータのラッチ操作に用いるクロックを伝送していた従来方式と違い、クロックの位相を合わせるための同期信号の伝送を行う方式にして、クロック伝送を必要としないシステムにする。従って、このシステムによると、クロック伝送によるＥＭＣやＡＣタイミングへの影響を低減することが可能データ伝送Ｉ／Ｆ及びこのデータ伝送Ｉ／Ｆを用いたデータ処理装置を提供することができる。
【００１５】
次に示す実施形態は、上記実施形態（図１）におけると同一の課題を解決することを目的とするデータ伝送Ｉ／Ｆであるが、伝送回路部にクロックを供給するクロックジェネレータを簡素化し得るようにすることを意図するものである。
上記実施形態（図１）のデータ伝送Ｉ／Ｆにおいては、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５は、いずれも同期信号に基づきクロック信号の位相を制御する機能を有するクロックジェネレータを用いており、任意の同期信号に対して対応できることから汎用性があるが、位相制御機能を有するための構成が持つクロックジェネレータがそれぞれに必要となる。
そこで、本実施形態では、クロックジェネレータ・ＣＬＫ(1)１５とクロックジェネレータ・ＣＬＫ(2)２５の何れか一方に位相制御機能を持たないクロックジェネレータを用いることができるようにすることで、回路構成を簡素化する。
【００１６】
図４は、本実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。
図４に示す例は、基板１０、基板２０の一方から他方にデータを伝送するデータ伝送Ｉ／Ｆを構成し、このデータ伝送Ｉ／Ｆは、ＤＡＴＡ１を伝送する第１のデータ伝送回路と、ＤＡＴＡ３を伝送する第３のデータ伝送回路と、ＤＡＴＡ２を伝送する第２のデータ伝送回路とよりなり、これらのデータ伝送回路を通して、基板１０と基板２０の間のデータ伝送を行う、という点で基本構成は、上記実施形態（図１）と変わりが無い。従って、重複する説明は、先の上記実施形態（図１）を参照することとし、記載を省略し、以下には，クロックジェネレータ及び同期信号の伝送に係わる構成部分について述べる。
伝送回路部１Ａ１１と伝送回路部１Ｂ１２に用いるクロックＣＬＫ(1)及び伝送回路部２Ａ２１と伝送回路部２Ｂ２２に用いるクロックＣＬＫ(2)の一方のクロックジェネレータに位相制御機能を持たないクロックジェネレータを用い、図４に示す例では、これをクロックジェネレータ・ＣＬＫ(1)１５’とする。
クロックジェネレータ・ＣＬＫ(1)１５’は、位相制御機能を持たないが、伝送回路部１Ｂ１２と伝送回路部２Ａ２１間のデータ伝送に用いるクロックＣＬＫ(1)とクロックＣＬＫ(2)同士は、同期させる必要があるので、このために、同期信号伝送回路を設ける。
【００１７】
この同期信号伝送回路は、この実施形態では、位相制御機能を持たないクロックジェネレータ・ＣＬＫ(1)１５’が発生するクロックから同期信号を生成する同期信号生成回路３２と、同期信号生成回路３２で生成した同期信号を基板２０のクロックジェネレータ・ＣＬＫ(2)２５に伝送する伝送媒体（ケーブル等）を装備する。
従って、同期信号伝送回路からの同期信号の入力を受けるクロックジェネレータ・ＣＬＫ(2)２５だけが、発生させるクロック信号の位相を制御する機能を持つクロックジェネレータであれば良い。
クロック信号の位相を制御する機能を持つクロックジェネレータは、上記実施形態（図１）において採用可能とした図２又は図３に記載したと同様のクロックジェネレータを用いることができる。
また、同期信号生成回路３２は、クロックジェネレータ・ＣＬＫ(1)１５’が発生するクロックＣＬＫ出力の立ち上がり或いは立下りを利用して、図２（Ｂ）又は図３（Ｂ）の同期信号として示すような波形の信号を所定のタイミングで生成する。なお、同期信号を生成するタイミングについては、後述するように、所定の間隔で生成するようにしても良い。
【００１８】
ところで、クロックジェネレータは、必ずしも同じ周波数ではない。クロックジェネレータの発振器に用いられる水晶発振子やセラミック発振子は、精度の違いがあるにしろ、いずれも製造上のバラツキやそれぞれ異なる温度特性を持つので、発振周波数に変動が発生する。
そのため、本実施形態におけるように、クロックＣＬＫ(1)とクロックＣＬＫ(2)の２つのクロックジェネレータを利用するシステムにおいて、必要な精度を保持するためには、周波数の変動により生じるクロックＣＬＫ(1)とクロックＣＬＫ(2)の間の位相ずれを要求精度から外れない前に補正する。
この位相ずれの補正は、同期信号に位相を合わせる制御を行うことにより、位相ずれの無い状態に戻すようにする。
図５は、位相ずれの補正動作を説明するタイミングチャートを示す。
図５に示すように、クロックＣＬＫ(1)とクロックＣＬＫ(2)の間にわずかな発振周波数の違いがある場合、クロック間の位相ずれは、経時的にずれが累積する。従って、位相ずれが許容範囲を外れる前のタイミングを予め経験値として求め、この値を基に所定周期で同期信号を供給し、同期信号に位相を合わせる位相制御を行う。
図５の例では、図中に同期信号の周期を示しているが、クロックの略３倍の周期として、位相ずれをリセットしている。なお、このずれ補正方法は、原理上周期を短くするほど精度を高く保つことができる。また、図５の例は、図１に示したデータ伝送Ｉ／Ｆに対応する例を示したが、所定周期で同期信号を送信することにより、図４に示したデータ伝送Ｉ／Ｆに同様に実施することが可能である。
また、上記位相ずれ補正方法の適用の拡張をはかれば、クロックＣＬＫ(1)とクロックＣＬＫ(2)が、必ずしも同じ周波数である必要はなく、適切な所定の周期の同期信号を用いることで、異なる周波数のクロックを用いてもデータずれの無い伝送を可能とする本発明に係わるデータ伝送Ｉ／Ｆを提供できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。
【図２】図１のデータ伝送Ｉ／ＦにおけるＣＬＫ(1)，ＣＬＫ(2)の内部構成のブロック図（Ａ）と、回路動作に関係する信号のタイミングチャート（Ｂ）を示す。
【図３】図１のデータ伝送Ｉ／ＦにおけるＣＬＫ(1)，ＣＬＫ(2)の内部構成のブロック図（Ａ）と、回路動作に関係する信号のタイミングチャート（Ｂ）を示す。
【図４】本発明の他の実施形態に係わるデータ伝送Ｉ／Ｆの回路構成を示す。
【図５】位相ずれの補正動作を説明するタイミングチャートを示す。
【図６】バス転送方式のＩ／Ｆを説明するための概略図である。
【図７】従来のデータ伝送Ｉ／Ｆの回路構成を示す。
【図８】従来のデータ伝送Ｉ／Ｆ（図７）において、データとデータとともに発信側から伝送されてくるデータラッチ用のクロックとの関係を示すタイミングチャートである。
【符号の説明】
【００２０】
１１・・伝送回路部１Ａ、            １２・・伝送回路部１Ｂ、
１５，１５’・・クロックジェネレータ・ＣＬＫ(1)、
２１・・伝送回路部２Ａ、            ２２・・伝送回路部２Ｂ、
２５・・クロックジェネレータ・ＣＬＫ(2)、
５ｋ・・発振器、                    ５ｃ・・ｎ進カウンタ、
５ａ・・ＡＮＤ回路、                ３１・・同期信号源、
３２・・同期信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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