(57)【要約】【課題】工程を複雑にすることなく、ＭＩＳトランジスタの駆動力を保持すると共に、ＭＩＳ構造を有するデカップリングコンデンサのリーク電流を抑制する。【解決手段】本発明の半導体装置の製造方法では、ｎ型ＭＩＳトランジスタ領域３のためのゲート注入を、ｎ型デカップリングコンデンサ領域４を覆った状態で行う。これにより、従来と比較して、ｎ型デカップリングコンデンサ領域４のキャパシタ電極２３のｎ型不純物濃度が低い。そのため、キャパシタ電極２３に電圧を印加した場合に空乏化が発生しやすくなり、ｎ型デカップリングコンデンサにおけるリーク電流を抑制することができる。一方、ｎ型ＭＩＳトランジスタのゲート絶縁膜などの条件は従来と同じであるため、ｎ型ＭＩＳトランジスタの駆動力を保持することができる。【選択図】図１
2006202850.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に設けられたゲート絶縁膜および上記ゲート絶縁膜の上に設けられたゲート電極を有するＭＩＳトランジスタと、上記半導体基板の上に設けられた容量絶縁膜および上記容量絶縁膜の上に設けられたキャパシタ電極を有するＭＩＳ構造の容量素子とを有する半導体装置であって、
上記キャパシタ電極におけるキャリア濃度は、上記ゲート電極におけるキャリア濃度よりも低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記ＭＩＳトランジスタはｎ型ＭＩＳトランジスタであって、
上記容量素子はｎ型キャパシタであって、
上記キャパシタ電極におけるｎ型不純物の濃度が、上記ゲート電極におけるｎ型不純物の濃度よりも低いことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
上記ｎ型ＭＩＳトランジスタは、上記半導体基板内に設けられたソース・ドレイン領域をさらに備え、
上記キャパシタ電極におけるｎ型不純物の濃度は、上記ソース・ドレイン領域におけるｎ型不純物の濃度以下であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
上記ＭＩＳトランジスタはｐ型ＭＩＳトランジスタであって、
上記容量素子はｐ型キャパシタであって、
上記キャパシタ電極におけるｎ型不純物の濃度が、上記ゲート電極におけるｎ型不純物の濃度よりも高いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
上記容量素子はデカップリング容量素子であることを特徴とする半導体装置。
【請求項６】
半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するＭＩＳトランジスタと、上記半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造の容量素子とを有する半導体装置であって、
上記容量絶縁膜にはフッ素が含まれており、
上記容量絶縁膜の膜厚は上記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
上記容量素子はデカップリング容量素子であることを特徴とする半導体装置。
【請求項８】
半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するｎ型のＭＩＳトランジスタと、上記半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造のｎ型の容量素子とを有する半導体装置の製造方法であって、
上記半導体基板の上に、上記ゲート絶縁膜および上記容量絶縁膜を含む絶縁膜を形成する工程（ａ）と、
上記絶縁膜の上に、上記ゲート電極および上記キャパシタ電極を含む導体膜を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記導体膜のうちゲート電極を覆い上記キャパシタ電極を露出した状態でｎ型不純物を注入する工程（ｃ）と、
上記工程（ｂ）の後に、上記導体膜から上記ゲート電極および上記キャパシタ電極をパターニングする工程（ｄ）と、
上記工程（ｄ）の後に、上記ゲート電極および上記キャパシタ電極の上からｎ型不純物をイオン注入を行うことにより、上記半導体基板にソース・ドレイン領域を形成する工程（ｅ）と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するｐ型のＭＩＳトランジスタと、上記半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造のｐ型の容量素子とを有する半導体装置の製造方法であって、
上記半導体基板の上に、上記ゲート絶縁膜および上記容量絶縁膜を含む絶縁膜を形成する工程（ａ）と、
上記絶縁膜の上に、上記ゲート電極および上記キャパシタ電極を含む導体膜を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記ゲート電極を覆い、上記キャパシタ電極を露出した状態でｎ型不純物を注入する工程（ｃ）と、
上記工程（ｂ）の後に、上記導体膜から上記ゲート電極および上記キャパシタ電極をパターニングする工程（ｄ）と、
上記ゲート電極および上記キャパシタ電極の上からｐ型不純物を注入することにより、上記半導体基板にソース・ドレイン領域を形成する工程（ｅ）と
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するＭＩＳトランジスタと、上記半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造の容量素子とを有する半導体装置の製造方法であって、
上記半導体基板の上に、上記ゲート絶縁膜および上記容量絶縁膜を含む絶縁膜を形成する工程（ａ）と、
上記絶縁膜の上に、上記ゲート電極および上記キャパシタ電極を含む導体膜を形成する工程（ｂ）と、
上記導体膜から上記ゲート電極および上記キャパシタ電極をパターニングする工程（ｃ）と、
上記工程（ｂ）の後に、上記ゲート電極を覆い上記キャパシタ電極を露出した状態で、フッ素を注入する工程（ｄ）と、
上記ゲート電極および上記キャパシタ電極の上から不純物をイオン注入を行うことにより、上記半導体基板にソース・ドレイン領域を形成する工程（ｅ）と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳトランジスタとＭＩＳ構造デカップリング容量素子とを備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置内に局所的に多くの電流が消費される回路がある場合には、その回路の周辺の電源電圧が低下するため、半導体装置の動作速度が低下する。半導体装置の高速化が求められる近年では、このような現象を防ぐため、電源とＧＮＤとの間に容量素子を挿入することによって、電源電圧の変動の抑制や局所的な電源電圧の低下を防止する技術が採用されている。このような容量素子のことをデカップリング容量素子という。デカップリング容量素子の容量が大きい程、電源電圧の変動や低下が抑制され、電流供給量も増加する。
【０００３】
デカップリング容量素子の１つの例として、ＭＩＳトランジスタの構造を用いるものがある。図１６は、従来において、ＭＩＳ構造を用いたデカップリング容量素子の構造を示す断面図である。図１６に示すように、従来のデカップリング容量素子は、ｎ型デカップリング容量素子２００ａと、ｐ型デカップリング容量素子２００ｂとを有している。そして、半導体基板２０１と、半導体基板２０１の一部に設けられた素子分離領域２０２と、半導体基板２０１のうち素子分離領域２０２によって互いに分離される領域に設けられたｐ型ウェル領域２０３およびｎ型ウェル領域２０４と、ｐ型ウェル領域２０３の上部に設けられたｎ型ソース・ドレイン領域２０７およびｎ型エクステンション拡散層２０８と、ｎ型ウェル領域２０４の上部に設けられたｐ型ソース・ドレイン領域２０５およびｐ型エクステンション拡散層２０６と、ｐ型デカップリング容量素子２００ｂの容量絶縁膜２０９およびキャパシタ電極２１０と、ｎ型デカップリング容量素子２００ａの容量絶縁膜２１１およびキャパシタ電極２１２と、キャパシタ電極２１０およびキャパシタ電極２１２の側面上に設けられたサイドウォール２１３とを備えている。ＭＩＳデカップリング容量素子は、論理回路のＭＩＳトランジスタの製造工程に併せて製造することができる。
【０００４】
以下に、従来におけるＭＩＳデカップリング容量素子の製造方法について図面を参照しながら説明する。図１７（ａ）〜図２０（ｂ）は、従来におけるＭＩＳデカップリング容量素子の製造工程を示す断面図である。
【０００５】
従来の製造方法では、まず、図１７（ａ）に示す工程で、半導体基板２３１の一部に素子分離領域２３２を形成する。その後、半導体基板２３１の上にレジスト２３３を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域２２０およびｐ型デカップリングコンデンサ領域２２１に開口を形成する。その後、イオン注入法により、例えばリン（Ｐ）などのｎ型不純物を、例えば加速電圧６００ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、ヒ素（Ａｓ）などのｎ型不純物を、例えば加速電圧７０ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入する。これにより、ｐ型ＭＩＳトランジスタ領域２２０およびｐ型デカップリングコンデンサ領域２２１に、ｎ型ウェル領域２３４、２３５を形成する。その後、レジスト２３３を除去する。
【０００６】
次に、図１７（ｂ）に示す工程で、半導体基板２３１の上にレジスト２３０を形成し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域２２２およびｎ型デカップリングコンデンサ領域２２３に開口を形成する。その後、イオン注入法により、例えば、ボロンなどのｐ型不純物を、例えば加速電圧２５０ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、再びＢなどのｐ型不純物を、例えば加速電圧１５ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入することにより、ｎ型ＭＩＳトランジスタ領域２２２およびｎ型デカップリングコンデンサ領域２２３に、ｐ型ウェル領域２３６、２３７を形成する。次に、８５０℃の温度で１０秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。その後、レジスト２３０を除去する。
【０００７】
次に、図１７（ｃ）に示す工程で、半導体基板２３１の上に、厚さ２．１ｎｍのシリコン酸化膜２３８と、厚さ２００ｎｍのポリシリコン膜２３９とを順次堆積する。なお、シリコン酸化膜２３８はＭＩＳトランジスタのゲート絶縁膜およびキャパシタの容量絶縁膜を形成するためのものであり、ポリシリコン膜２３９はＭＩＳトランジスタのゲート電極およびキャパシタのキャパシタ電極を形成するためのものである。
【０００８】
次に、図１８（ａ）に示す工程で、ポリシリコン膜２３９の上にレジスト２４０を形成し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域２２２およびｎ型デカップリングコンデンサ領域２２３に開口を形成する。その後、ポリシリコン膜２３９中に、ＰイオンなどのＮ型不純物を、加速電圧１０Ｋｅｖ、ドーズ量８×１０13ｃｍ-2の条件で注入する。その後、レジスト２４０を除去する。
【０００９】
次に、図１８（ｂ）に示す工程で、半導体基板２３１の上にレジスト（図示せず）を塗布し、リソグラフィー法によりレジストをパターニングした後、ドライエッチング法によりポリシリコン膜２３９に対してエッチングを行う。これにより、ｎ型ＭＩＳトランジスタ領域２２２、ｐ型ＭＩＳトランジスタ領域２２０、ｎ型デカップリングコンデンサ領域２２３およびｐ型デカップリングコンデンサ領域２２１に、ゲート電極２４１、２４２およびキャパシタ電極２４３、２４４を形成する。さらに、シリコン酸化膜２３８をエッチングすることにより、ゲート電極２４１、２４２の下には、シリコン酸化膜２３８からなるゲート絶縁膜が形成され、キャパシタ電極２４３、２４４の下には、シリコン酸化膜２３８からなる容量絶縁膜が形成される。
【００１０】
次に、図１８（ｃ）に示す工程で、半導体基板２３１の上にレジスト２４５を塗布し、リソグラフィ法により、ｐ型ＭＩＳトランジスタ領域２２０のみに開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧１ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｐ型エクステンション領域２４６を形成する。その後、レジスト２４５を除去する。
【００１１】
次に、図１９（ａ）に示す工程で、半導体基板２３１の上にレジスト２４７を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域２２２のみに開口を形成する。その後、ＡｓなどのＮ型不純物を、加速電圧５ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｎ型エクステンション領域２４８を形成する。その後、レジスト２４７を除去する。
【００１２】
次に、図１９（ｂ）に示す工程で、ＣＶＤ法により、半導体基板２３１の上に例えば厚さ５０ｎｍの窒化シリコン膜（図示せず）を形成した後、ドライエッチング法を行うことにより、ゲート電極２４１、２４２およびキャパシタ電極２４３、２４４の側面上にサイドウォール２４９を形成する。
【００１３】
次に、図１９（ｃ）に示す工程で、半導体基板２３１の上にレジスト２５０を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域２２０およびｐ型デカップリングコンデンサ領域２２１に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧３ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｐ型ソース・ドレイン領域２５１を形成する。その後、レジスト２５０を除去する。
【００１４】
次に、図２０（ａ）に示す工程で、半導体基板２３１の上にレジスト２５２を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域２２２およびｎ型デカップリングコンデンサ領域２２３に開口を形成する。その後、イオン注入法により、例えばＡｓなどのｎ型不純物を、加速電圧５０ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｎ型ソース・ドレイン領域２５３を形成する。その後、レジスト２５２を除去する。
【００１５】
次に、図２０（ｂ）に示す工程で、１０００℃の温度で２秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。その後、シリサイド領域２５４、層間絶縁膜２５５、コンタクト２５６および配線層２５７を形成することにより、ＭＩＳトランジスタとデカップリングコンデンサとを形成することができる。
【００１６】
このような製造方法で形成したデカップリングコンデンサの容量が増加するほど電源電圧の変動を減少させることができるため、容量を大きくすることが好ましい。デカップリング容量素子の容量を大きくするためには、容量絶縁膜の膜厚を薄くして、面積を拡大する必要がある。ここで、デカップリングコンデンサの容量絶縁膜はＭＩＳトランジスタのゲート絶縁膜と同時に形成するため、これらの膜は同じ膜厚になる。そのため、容量絶縁膜の膜厚を薄くするためには、デカップリングコンデンサの容量絶縁膜を、最も薄いゲート絶縁膜を有する論理回路用のＭＩＳトランジスタのゲート絶縁膜と同時に形成すればよい。
【００１７】
ところで、デカップリングコンデンサのリーク電流を抑制する技術として、特許文献１には、半導体キャパシタを空乏モードで動作させて、容量絶縁膜中の漏洩を低減する技術が開示されている。この技術では、半導体キャパシタを空乏モードで動作させることにより、キャリアの数を低減させて容量絶縁膜中のトンネリングの量を低減し、漏洩を低減する。
【特許文献１】特表２００４−５０１５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述した従来の半導体装置および半導体装置の製造方法では、以下のような不具合があった。
【００１９】
ＭＩＳデカップリングコンデンサの容量絶縁膜を論理回路用のＭＩＳトランジスタにおけるゲート絶縁膜と同じ膜厚に設定すると、ゲート絶縁膜を流れるリーク電流が大きくなってしまう。例えば、ゲート絶縁膜の膜厚が２．１ｎｍであってゲート電圧が１．５Ｖである場合には、リーク電流値は約１０ｐＡ／μｍ2に達し、電源とグラウンドとの間にバイアス電圧を印加したときには電源電圧が大きく低下する。また、さらなる高電圧が印加された場合には、耐圧不足による絶縁破壊を引き起こす可能性がある。
【００２０】
一方で、ＭＩＳデカップリングコンデンサの耐圧を向上させるために、ゲート絶縁膜の膜厚を厚く設定すると、論理回路用のＭＩＳトランジスタの駆動力および動作スピードの低下が避けられない。
【００２１】
また、ＭＩＳデカップリングコンデンサの容量絶縁膜と論理回路用のＭＩＳトランジスタのゲート絶縁膜とを異なる膜厚に設定すると、これらを別々に形成する必要があるため、工程数が増加してしまう。
【００２２】
上記問題に鑑み、本発明は、工程数を複雑にすることなく、ＭＩＳトランジスタの駆動力を保持すると共に、ＭＩＳ構造を有するデカップリングコンデンサのリーク電流を抑制することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の第１の半導体装置は、半導体基板の上に設けられたゲート絶縁膜および上記ゲート絶縁膜の上に設けられたゲート電極を有するＭＩＳトランジスタと、上記半導体基板の上に設けられた容量絶縁膜および上記容量絶縁膜の上に設けられたキャパシタ電極を有するＭＩＳ構造の容量素子とを有する半導体装置であって、上記キャパシタ電極におけるキャリア濃度は、上記ゲート電極におけるキャリア濃度よりも低い。
【００２４】
通常、ＭＩＳトランジスタとＭＩＳ構造の容量素子とを有する半導体装置では、ゲート絶縁膜と容量絶縁膜とが同工程で形成され、ゲート電極とキャパシタ電極とが同工程で形成される。そして、ゲート電極とキャパシタ電極とに注入される不純物も同量となるため、両者におけるキャリア濃度も同じになる。
【００２５】
しかしながら、本発明における第１の半導体装置では、キャパシタ電極におけるキャリア濃度を、ゲート電極におけるキャリア濃度よりも低くしている。そのため、キャパシタ電極に電圧を印加した場合に、従来よりも空乏層が形成されやすくなり、容量素子におけるキャパシタ電極の容量値が従来よりも低くなる。容量素子における容量値は、容量絶縁膜の厚さに反比例するため、容量値が従来よりも低くなるということは、容量絶縁膜の厚さが従来よりも厚くなったのと同様の効果を示すことになる。つまり、容量素子の耐圧が増加し、リーク電流が発生するのを抑制することが可能となる。一方、ＭＩＳトランジスタにおけるゲート絶縁膜の膜厚は従来と同じであるため、ＭＩＳトランジスタの駆動力も確保することができる。
【００２６】
上記第１の半導体装置において、上記ＭＩＳトランジスタはｎ型ＭＩＳトランジスタであって、上記容量素子はｎ型キャパシタ（キャパシタ電極におけるキャリアが電子であるキャパシタ）であって、上記キャパシタ電極におけるｎ型不純物の濃度が、上記ゲート電極におけるｎ型不純物の濃度よりも低くてもよい。このようにｎ型不純物の量を調整するためには、ｎ型ＭＩＳトランジスタにおけるゲート電極に対するゲート注入を行う際に、容量素子におけるキャパシタ電極を覆った状態でｎ型不純物を注入すればよい。この方法では、従来と比較して工程数を増加することなく、容量素子のキャパシタ電極におけるキャリア濃度を低くすることができる。
【００２７】
また、上記第１の半導体装置において、上記ｎ型ＭＩＳトランジスタは、上記半導体基板内に設けられたソース・ドレイン領域をさらに備え、上記キャパシタ電極におけるｎ型不純物の濃度は、上記ソース・ドレイン領域におけるｎ型不純物の濃度以下であってもよい。上述したようにキャパシタ電極を覆った状態でゲート注入を行うと、キャパシタ電極に注入されるｎ型不純物は、ソース・ドレインを形成する際に注入されるもののみとなるためである。
【００２８】
上記第１の半導体装置において、上記ＭＩＳトランジスタはｐ型ＭＩＳトランジスタであって、上記容量素子はｐ型キャパシタであって、上記キャパシタ電極におけるｎ型不純物の濃度が、上記ゲート電極におけるｎ型不純物の濃度よりも高くてもよい。この場合には、電子とホールとが再結合する数が、ゲート電極よりもキャパシタ電極で多くなる。したがって、キャパシタ電極におけるキャリア濃度はゲート電極におけるキャリア濃度よりも低くなる。なお、ｎ型不純物の濃度をこのように調整するためには、キャパシタ電極を露出してゲート電極を覆った状態でｎ型不純物を注入すればよい。なお、この半導体装置が、ｎ型ＭＩＳトランジスタおよびｎ型キャパシタをさらに備えている場合には、ｎ型ＭＩＳトランジスタのためのゲート注入を、ｐ型キャパシタのキャパシタ電極も露出した状態で行ってもよい。この場合には工程を簡略化することができる。
【００２９】
なお、上記第１の半導体装置において、上記容量素子はデカップリング容量素子であってもよい。
【００３０】
本発明の第２の半導体装置は、半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するＭＩＳトランジスタと、半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造の容量素子とを有する半導体装置であって、上記容量絶縁膜にはフッ素が含まれており、上記容量絶縁膜の膜厚は上記ゲート絶縁膜の膜厚よりも厚い。
【００３１】
この半導体装置を製造するときに容量絶縁膜にフッ素を導入すると、酸化が促進され、容量絶縁膜の厚さが厚くなる。この方法を用いると、容量絶縁膜とゲート絶縁膜とを同工程で形成した後に、容量絶縁膜にのみフッ素を導入することにより、容量絶縁膜のみを厚くすることができる。したがって、容量素子では耐圧を向上させてリーク電流の発生を抑制することができるとともに、ＭＩＳトランジスタでは、駆動力を確保することができる。
【００３２】
なお、上記第２の半導体装置において、上記容量素子はデカップリング容量素子であってもよい。
【００３３】
本発明の第１の半導体装置の製造方法は、半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するｎ型のＭＩＳトランジスタと、半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造のｎ型の容量素子とを有する半導体装置の製造方法であって、上記半導体基板の上に、上記ゲート絶縁膜および上記容量絶縁膜を含む絶縁膜を形成する工程（ａ）と、上記絶縁膜の上に、上記ゲート電極および上記キャパシタ電極を含む導体膜を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記導体膜のうちゲート電極を覆い上記キャパシタ電極を露出した状態でｎ型不純物を注入する工程（ｃ）と、上記工程（ｂ）の後に、上記導体膜から上記ゲート電極および上記キャパシタ電極をパターニングする工程（ｄ）と、上記工程（ｄ）の後に、上記ゲート電極および上記キャパシタ電極の上からｎ型不純物をイオン注入を行うことにより、上記半導体基板にソース・ドレイン領域を形成する工程（ｅ）とを備える。
【００３４】
この方法では、従来と比較して工程数を増加することなく容量素子のキャパシタ電極におけるｎ型不純物濃度を低減することができる。これは、従来では、ＭＩＳトランジスタのためのゲート注入を、容量素子のキャパシタ電極を露出した状態で行っていたのに対し、この方法では、容量素子のキャパシタ電極を覆った状態で行っているからである。この方法により作成した半導体装置では、容量素子のキャパシタ電極におけるキャリア濃度が、ゲート電極におけるキャリア濃度よりも低くなる。したがって、キャパシタ電極に正の電圧を印加した場合に、従来よりも空乏層が形成されやすくなり、容量素子におけるキャパシタ電極の容量値が従来よりも低くなる。容量素子における容量値は、容量絶縁膜の厚さに反比例するため、容量値が従来よりも低くなるということは、容量絶縁膜の厚さが従来よりも厚くなったのと同様の効果を示すことになる。つまり、容量素子の耐圧が増加し、リーク電流が発生するのを抑制することが可能となる。一方、ＭＩＳトランジスタにおけるゲート絶縁膜の膜厚は従来と同じであるため、ＭＩＳトランジスタの駆動力も確保することができる。
【００３５】
本発明の第２の半導体装置の製造方法は、半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するｐ型のＭＩＳトランジスタと、半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造のｐ型の容量素子とを有する半導体装置の製造方法であって、上記半導体基板の上に、上記ゲート絶縁膜および上記容量絶縁膜を含む絶縁膜を形成する工程（ａ）と、上記絶縁膜の上に、上記ゲート電極および上記キャパシタ電極を含む導体膜を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記ゲート電極を覆い、上記キャパシタ電極を露出した状態でｎ型不純物を注入する工程（ｃ）と、上記工程（ｂ）の後に、上記導体膜から上記ゲート電極および上記キャパシタ電極をパターニングする工程（ｄ）と、上記ゲート電極および上記キャパシタ電極の上からｐ型不純物を注入することにより、上記半導体基板にソース・ドレイン領域を形成する工程（ｅ）とを備える。
【００３６】
この方法では、容易に容量素子のキャパシタ電極におけるｎ型不純物濃度を低減することができる。この方法により作成した半導体装置では、ゲート電極において再結合する電子とホールの数よりも、キャパシタ電極において再結合する電子とホールの数の方が多くなる。したがって、ゲート電極におけるキャリア濃度よりも容量素子のキャパシタ電極におけるキャリア濃度の方が低くなる。これにより、キャパシタ電極に負の電圧を印加した場合に、従来よりも空乏層が形成されやすくなり、容量素子におけるキャパシタ電極の容量値が従来よりも低くなる。容量素子における容量値は、容量絶縁膜の厚さに反比例するため、容量値が従来よりも低くなるということは、容量絶縁膜の厚さが従来よりも厚くなったのと同様の効果を示すことになる。つまり、容量素子の耐圧が増加し、リーク電流が発生するのを抑制することが可能となる。一方、ＭＩＳトランジスタにおけるゲート絶縁膜の膜厚は従来と同じであるため、ＭＩＳトランジスタの駆動力も確保することができる。
【００３７】
本発明の第３の半導体装置の製造方法は、半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とを有するＭＩＳトランジスタと、半導体基板の上に設けられた容量絶縁膜と、上記容量絶縁膜の上に設けられたキャパシタ電極とを有するＭＩＳ構造の容量素子とを有する半導体装置の製造方法であって、上記半導体基板の上に、上記ゲート絶縁膜および上記容量絶縁膜を含む絶縁膜を形成する工程（ａ）と、上記絶縁膜の上に、上記ゲート電極および上記キャパシタ電極を含む導体膜を形成する工程（ｂ）と、上記導体膜から上記ゲート電極および上記キャパシタ電極をパターニングする工程（ｃ）と、上記工程（ｂ）の後に、上記ゲート電極を覆い上記キャパシタ電極を露出した状態で、フッ素を注入する工程（ｄ）と、上記ゲート電極および上記キャパシタ電極の上から不純物をイオン注入を行うことにより、上記半導体基板にソース・ドレイン領域を形成する工程（ｅ）とを備える。
【００３８】
この方法では、工程（ｄ）において、容量素子のキャパシタ電極の下に位置する容量絶縁膜にフッ素が導入される。フッ素が導入されると、容量絶縁膜の酸化が促進され、容量絶縁膜の厚さが厚くなる。この方法では、工程（ａ）において同じ膜厚の容量絶縁膜とゲート電極とを形成した後、工程（ｄ）において容量絶縁膜のみを厚くすることができる。したがって、この方法により作成された半導体装置では、容量素子において耐圧を向上させてリーク電流の発生を抑制することができるとともに、ＭＩＳトランジスタにおいて駆動力を確保することができる。
【発明の効果】
【００３９】
本発明では、ＭＩＳトランジスタの駆動力を保持すると共に、ＭＩＳ構造を有するデカップリングコンデンサのリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。図１（ａ）〜図４（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４１】
本実施形態の半導体装置の製造方法では、まず図１（ａ）に示す工程で、半導体基板１１の上に素子分離領域１２を形成する。その後、レジスト１３を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域１、ｐ型デカップリングコンデンサ領域２に開口を形成する。次に、例えばリン（Ｐ）などのｎ型不純物を、例えば加速電圧６００ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、ヒ素（Ａｓ）などのｎ型不純物を、例えば加速電圧７０ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入する。これにより、ｐ型ＭＩＳトランジスタ領域１およびｐ型デカップリングコンデンサ領域２に、ｎ型ウェル領域１４、１５を形成する。その後、レジスト１３を除去する。
【００４２】
次に、図１（ｂ）に示す工程で、半導体基板１１の上にレジスト１０を形成し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域３およびｎ型デカップリングコンデンサ領域４に開口を形成する。その後、イオン注入法により、例えば、ボロンなどのｐ型不純物を、例えば加速電圧２５０ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、再びＢなどのｐ型不純物を、例えば加速電圧１５ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入することにより、ｎ型ＭＩＳトランジスタ領域３およびｎ型デカップリングコンデンサ領域４に、ｐ型ウェル領域１６、１７を形成する。その後、レジスト１０を除去する。次に、８５０℃の温度で１０秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。
【００４３】
次に、図１（ｃ）に示す工程で、半導体基板１１の上に、厚さ２．３ｎｍのシリコン酸化膜１８と、厚さ２００ｎｍのポリシリコン膜１９とを順次堆積する。なお、シリコン酸化膜１８はＭＩＳトランジスタのゲート絶縁膜およびキャパシタの容量絶縁膜を形成するためのものであり、ポリシリコン膜１９はＭＩＳトランジスタのゲート電極およびキャパシタの電極を形成するためのものである。
【００４４】
次に、図２（ａ）に示す工程で、半導体基板１１の上にレジスト２０を形成し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域３のみに開口を形成する。その後、ポリシリコン膜１９中に、Ｐイオンなどのｎ型不純物を、加速電圧１０Ｋｅｖ、ドーズ量８×１０13ｃｍ-2の条件で注入する。ここで、従来では、図１８（ａ）に示すようにｎ型ＭＩＳトランジスタ領域２２２およびｎ型デカップリングコンデンサ領域２２３を開口するレジスト２４０を形成したが、本実施形態のレジスト２０は、ｎ型ＭＩＳトランジスタ領域３のみを開口している。その後、レジスト２０を除去する。
【００４５】
次に、図２（ｂ）に示す工程で、半導体基板１１の上にレジスト（図示せず）を塗布し、リソグラフィー法によりレジストをパターニングした後、ドライエッチング法によりポリシリコン膜１９に対してエッチングを行う。これにより、ｎ型ＭＩＳトランジスタ領域３、ｐ型ＭＩＳトランジスタ領域１、ｎ型デカップリングコンデンサ領域４およびｐ型デカップリングコンデンサ領域２に、ゲート電極２１、２２およびキャパシタ電極２３、２４を形成する。さらに、シリコン酸化膜１８をエッチングすることにより、ゲート電極２１、２２の下には、シリコン酸化膜１８からなるゲート絶縁膜が形成され、キャパシタ電極２３、２４の下には、シリコン酸化膜１８からなる容量絶縁膜が形成される。
【００４６】
次に、図２（ｃ）に示す工程で、半導体基板１１の上にレジスト２５を塗布し、リソグラフィ法により、ｐ型ＭＩＳトランジスタ領域１に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧１ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｐ型エクステンション領域２６を形成する。
【００４７】
次に、図３（ａ）に示す工程で、半導体基板１１の上にレジスト２７を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域３に開口を形成する。その後、Ａｓなどのｎ型不純物を、加速電圧５ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｎ型エクステンション領域２８を形成する。その後、レジスト２７を除去する。
【００４８】
次に、図３（ｂ）に示す工程で、ＣＶＤ法により、半導体基板１１の上に例えば厚さ５０ｎｍの窒化シリコン膜（図示せず）を形成した後、ドライエッチング法を行うことにより、ゲート電極２１、２２およびキャパシタ電極２３、２４の側面上にサイドウォール２９を形成する。
【００４９】
次に、図３（ｃ）に示す工程で、半導体基板１１の上にレジスト３０を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域１およびｐ型デカップリングコンデンサ領域２に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧３ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｐ型ソース・ドレイン領域３１を形成する。その後、レジスト３０を除去する。
【００５０】
次に、図４（ａ）に示す工程で、半導体基板１１の上にレジスト３２を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域３およびｎ型デカップリングコンデンサ領域４に開口を形成する。その後、イオン注入法により、例えばＡｓなどのｎ型不純物を、加速電圧５０ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｎ型ソース・ドレイン領域３３を形成する。その後、レジスト３２を除去する。
【００５１】
次に、図４（ｂ）に示す工程で、１０００℃の温度で２秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。その後、シリサイド領域３４、層間絶縁膜３５、コンタクト３６および配線層３７を形成することにより、ＭＩＳトランジスタとデカップリングコンデンサとを形成することができる。なお、図示は省略するが、キャパシタ電極２３、２４の上においては、コンタクト（図示せず）と接触する領域にのみシリサイド領域３４を形成している。
【００５２】
図５（ａ）は、第１の実施形態において作成したｎ型デカップリングコンデンサの容量を従来と比較して示すグラフ図である。なお、本実施形態と従来との両方において、ｎ型デカップリングコンデンサの容量絶縁膜の膜厚は２．３ｎｍのものを用いている。図５（ａ）において、横軸はキャパシタ電極に印加される電圧を示し、縦軸は容量絶縁膜に蓄積される容量を示している。図５（ａ）に示すように、キャパシタ電極に正の電圧が印加されたときに、本実施形態のｎ型デカップリングコンデンサの容量は、従来よりも低下していることがわかる。従来のｎ型デカップリングコンデンサにおけるキャパシタ電極には、図１９（ａ）に示す工程で注入されたＰイオンと、図２０（ａ）に示す工程でソース・ドレイン領域２５３を形成するために注入されたＡｓイオンとが導入されている。それに対し、本実施形態のｎ型デカップリングコンデンサにおけるキャパシタ電極２３に導入されているのは、図４（ａ）に示す工程でソース・ドレイン領域３３を形成するために注入されたＡｓイオンのみである。このように、本実施形態のキャパシタ電極２３の方が従来のキャパシタ電極２４３よりもｎ型不純物の濃度が低いため、キャパシタ電極に正の電圧を印加した場合にキャパシタ電極の空乏化が発生しやすくなる。そのため、本実施形態の方が容量が小さくなると考えられる。容量値は容量絶縁膜の厚さに反比例するため、容量値が従来よりも小さくなるということは、容量絶縁膜の厚さが従来よりも厚くなったのと同様の効果を示すことになる。つまり、ｎ型デカップリングコンデンサの耐圧が増加し、リーク電流が発生するのを抑制することが可能となる。
【００５３】
図５（ｂ）は、第１の実施形態において作成したｎ型デカップリングコンデンサにおいて発生するリーク電流の値を従来と比較して示すグラフ図である。なお、図５（ｂ）に示す測定結果は、キャパシタ電極に正の電圧を印加した場合の結果である。本実施形態のｎ型デカップリングコンデンサでは、従来と比較してリーク電流が低下していることがわかる。これも、本実施形態のｎ型デカップリングコンデンサでは、キャパシタ電極に正の電圧を印加した場合にキャパシタ電極の空乏化が発生しやすいためであると考えられる。
【００５４】
従来では、ｎ型ＭＩＳトランジスタのためのゲート注入のときに、ｎ型デカップリングコンデンサ領域を露出した状態で不純物を注入していたのに対し、本実施形態ではｎ型デカップリングコンデンサ領域を覆った状態で不純物を注入している。この方法では、工程数の増加を伴うことなくｎ型不純物の濃度を調整することができる。
【００５５】
なお、本実施形態では、図２（ａ）に示す工程でｎ型不純物を注入した後に図２（ｂ）に示す工程でゲート電極２１、２２およびキャパシタ電極２３，２４をパターニングしている。しかしながら、本発明では、図１（ｃ）に示す工程でポリシリコン膜１９を形成した後のどの工程でｎ型不純物を注入してもよく、例えば、ゲート電極２１、２２およびキャパシタ電極２３、２４をパターニングした後にｎ型不純物を注入してもよい。
【００５６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。図６（ａ）〜図９（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５７】
本実施形態の半導体装置の製造方法では、まず図６（ａ）に示す工程で、半導体基板５１の上に素子分離領域５２を形成する。その後、レジスト５３を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域４１、ｐ型デカップリングコンデンサ領域４２に開口を形成する。次に、例えばリン（Ｐ）などのｎ型不純物を、例えば加速電圧６００ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、ヒ素（Ａｓ）などのｎ型不純物を、例えば加速電圧７０ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入する。これにより、ｐ型ＭＩＳトランジスタ領域４１およびｐ型デカップリングコンデンサ領域４２に、ｎ型ウェル領域５４、５５を形成する。その後、レジスト５３を除去する。
【００５８】
次に、図６（ｂ）に示す工程で、半導体基板５１の上にレジスト５０を形成し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域４３およびｎ型デカップリングコンデンサ領域４４に開口を形成する。その後、イオン注入法により、例えば、ボロンなどのｐ型不純物を、例えば加速電圧２５０ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、再びＢなどのｐ型不純物を、例えば加速電圧１５ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入することにより、ｎ型ＭＩＳトランジスタ領域４３およびｎ型デカップリングコンデンサ領域４４に、ｐ型ウェル領域５６、５７を形成する。次に、８５０℃の温度で１０秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。その後、レジスト５０を除去する。
【００５９】
次に、図６（ｃ）に示す工程で、半導体基板５１の上に、厚さ２．３ｎｍのシリコン酸化膜５８と、厚さ２００ｎｍのポリシリコン膜５９とを順次堆積する。なお、シリコン酸化膜５８はＭＩＳトランジスタのゲート絶縁膜およびキャパシタの容量絶縁膜を形成するためのものであり、ポリシリコン膜５９はＭＩＳトランジスタのゲート電極およびキャパシタのキャパシタ電極を形成するためのものである。
【００６０】
次に、図７（ａ）に示す工程で、半導体基板５１の上にレジスト６０を形成し、リソグラフィ法により、Ｐ型デカップリングコンデンサ領域４２のみに開口を形成する。その後、Ｐイオンなどのｎ型不純物を、加速電圧１０Ｋｅｖ、ドーズ量８×１０13ｃｍ-2の条件で注入する。なお、このイオン注入の際に、レジスト６０には、ｎ型ＭＩＳトランジスタ領域４３やｎ型デカップリングコンデンサ領域４４を開口していてもよいし、開口していなくてもよい。その後、レジスト６０を除去する。
【００６１】
次に、図７（ｂ）に示す工程で、半導体基板５１の上にレジスト（図示せず）を塗布し、リソグラフィー法によりレジストをパターニングした後、ドライエッチング法によりポリシリコン膜５９に対してエッチングを行う。これにより、ｎ型ＭＩＳトランジスタ領域４３、ｐ型ＭＩＳトランジスタ領域４１、ｎ型デカップリングコンデンサ領域４４およびｐ型デカップリングコンデンサ領域４２に、ゲート電極６１、６２およびキャパシタ電極６３、６４を形成する。さらに、シリコン酸化膜５８をエッチングすることにより、ゲート電極６１、６２の下には、シリコン酸化膜５８からなるゲート絶縁膜が形成され、キャパシタ電極６３、６４の下には、シリコン酸化膜５８からなる容量絶縁膜が形成される。
【００６２】
次に、図７（ｃ）に示す工程で、半導体基板５１の上にレジスト６５を塗布し、リソグラフィ法により、ｐ型ＭＩＳトランジスタ領域４１に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧１ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｐ型エクステンション領域６６を形成する。その後、レジスト６５を除去する。
【００６３】
次に、図８（ａ）に示す工程で、半導体基板５１の上にレジスト６７を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域４３に開口を形成する。その後、Ａｓなどのｎ型不純物を、加速電圧５ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｎ型エクステンション領域６８を形成する。その後、レジスト６７を除去する。
【００６４】
次に、図８（ｂ）に示す工程で、ＣＶＤ法により、半導体基板５１の上に例えば厚さ５０ｎｍの窒化シリコン膜（図示せず）を形成した後、ドライエッチング法を行うことにより、ゲート電極６１、６２およびキャパシタ電極６３、６４の側面上にサイドウォール６９を形成する。
【００６５】
次に、図８（ｃ）に示す工程で、半導体基板５１の上にレジスト７０を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域４１およびｐ型デカップリングコンデンサ領域４２に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧３ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｐ型ソース・ドレイン領域７１を形成する。その後、レジスト７０を除去する。
【００６６】
次に、図９（ａ）に示す工程で、半導体基板５１の上にレジスト７２を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域４３およびｎ型デカップリングコンデンサ領域４４に開口を形成する。その後、イオン注入法により、例えばＡｓなどのｎ型不純物を、加速電圧５０ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｎ型ソース・ドレイン領域７３を形成する。その後、レジスト７２を除去する。
【００６７】
次に、図９（ｂ）に示す工程で、１０００℃の温度で２秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。その後、シリサイド領域７４、層間絶縁膜７５、コンタクト７６および配線層７７を形成することにより、ＭＩＳトランジスタとデカップリングコンデンサとを形成することができる。なお、図示は省略するが、キャパシタ電極６３、６４の上においては、コンタクト（図示せず）と接触する領域にのみシリサイド領域７４を形成している。
【００６８】
図１０（ａ）は、第２の実施形態において作成したｐ型デカップリングコンデンサの容量を従来と比較して示すグラフ図である。なお、本実施形態と従来との両方において、ｐ型デカップリングコンデンサの容量絶縁膜の膜厚は２．３ｎｍのものを用いている。図１０（ａ）において、横軸はキャパシタ電極に印加される電圧を示し、縦軸は容量絶縁膜に蓄積される容量を示している。図１０（ａ）に示すように、キャパシタ電極に正の電圧が印加されたときに、本実施形態のｐ型デカップリングコンデンサの容量は、従来よりも低下していることがわかる。従来のｐ型デカップリングコンデンサにおけるキャパシタ電極には、図１９（ｃ）に示す工程でソース・ドレイン領域２５１を形成するために注入されたＢイオンのみが導入されている。それに対し、本実施形態のｐ型デカップリングコンデンサ領域４２のキャパシタ電極６４には、図７（ａ）に示す工程においてゲート注入されたＰイオンと、図８（ｃ）に示す工程においてソース・ドレイン領域７１において注入されたＢイオンとが含まれている。したがって、本実施形態のキャパシタ電極６４では、ｎ型不純物であるＰイオンとｐ型不純物であるＢイオンとが存在することにより電子と正孔との再結合が起こり、キャリア濃度が減少する。これにより、キャパシタ電極６４に負の電源電圧を印加すると、空乏化が発生しやすくなる。容量値は容量絶縁膜の厚さに反比例するため、容量値が従来よりも低くなるということは、容量絶縁膜の厚さが従来よりも厚くなったのと同様の効果を示すことになる。つまり、ｐ型デカップリングコンデンサの耐圧が増加し、リーク電流が発生するのを抑制することが可能となる。
【００６９】
図１０（ｂ）は、第２の実施形態において作成したｐ型デカップリングコンデンサにおいて発生するリーク電流の値を従来と比較して示すグラフ図である。なお、図１０（ｂ）に示す測定結果は、負のゲート電圧を印加した場合の結果である。本実施形態のｐ型デカップリングコンデンサでは、従来と比較してゲートリーク電流が低下していることがわかる。これも、本実施形態のｐ型デカップリングコンデンサでは、負のゲート電圧を印加した場合にキャパシタ電極の空乏化が発生しやすいためであると考えられる。
【００７０】
従来では、デカップリングコンデンサにおいてリーク電流を抑制し、かつトランジスタにおいて駆動力を確保するために、ゲート絶縁膜とデカップリングコンデンサの容量絶縁膜とを別工程により製造する方法が提案されていた。本発明では、１度のイオン注入を追加すればよいので、酸化膜を形成する工程を追加する従来と比較して、容易にｐ型不純物の不純物を調整することができる。
【００７１】
なお、本実施形態では、図７（ａ）に示す工程でｐ型デカップリングコンデンサ領域４２にｎ型不純物を注入した後に、図７（ｂ）に示す工程でゲート電極６１、６２およびキャパシタ電極６３、６４をパターニングしている。しかしながら、本発明では、図６（ｃ）に示す工程でポリシリコン膜５９を形成した後のどの工程でｎ型不純物を注入してもよく、例えば、ゲート電極６１、６２およびキャパシタ電極６３、６４をパターニングした後にｎ型不純物を注入してもよい。
【００７２】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置とその製造方法について、図面を参照しながら説明する。図１１（ａ）〜１４（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００７３】
本実施形態の半導体装置の製造方法では、まず図１１（ａ）に示す工程で、半導体基板９１の上に素子分離領域９２を形成する。その後、レジスト９３を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域８１、ｐ型デカップリングコンデンサ領域８２に開口を形成する。次に、例えばリン（Ｐ）などのｎ型不純物を、例えば加速電圧６００ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、ヒ素（Ａｓ）などのｎ型不純物を、例えば加速電圧７０ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入する。これにより、ｐ型ＭＩＳトランジスタ領域８１およびｐ型デカップリングコンデンサ領域８２に、ｎ型ウェル領域９４、９５を形成する。その後、レジスト９３を除去する。
【００７４】
次に、図１１（ｂ）に示す工程で、半導体基板９１の上にレジスト９０を形成し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域８３およびｎ型デカップリングコンデンサ領域８４に開口を形成する。その後、イオン注入法により、例えば、ボロンなどのｐ型不純物を、例えば加速電圧２５０ＫｅＶ、ドーズ量１×１０13ｃｍ-2の条件で注入する。さらに、再びＢなどのｐ型不純物を、例えば加速電圧１５ＫｅＶ、ドーズ量１×１０12ｃｍ-2の条件で注入することにより、ｎ型ＭＩＳトランジスタ領域８３およびｎ型デカップリングコンデンサ領域８４に、ｐ型ウェル領域９６、９７を形成する。その後、レジスト９０を除去する。次に、８５０℃の温度で１０秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。
【００７５】
次に、図１１（ｃ）に示す工程で、半導体基板９１の上に、厚さ２．３ｎｍのシリコン酸化膜９８と、厚さ２００ｎｍのポリシリコン膜９９とを順次堆積する。なお、シリコン酸化膜９８はＭＩＳトランジスタのゲート絶縁膜および容量素子の容量絶縁膜を形成するためのものであり、ポリシリコン膜９９はＭＩＳトランジスタのゲート電極およびキャパシタのキャパシタ電極を形成するためのものである。
【００７６】
次に、図１２（ａ）に示す工程で、半導体基板９１の上にレジスト（図示せず）を塗布し、リソグラフィー法によりレジストをパターニングした後、ドライエッチング法によりポリシリコン膜９９に対してエッチングを行う。これにより、ｎ型ＭＩＳトランジスタ領域８３、ｐ型ＭＩＳトランジスタ領域８１、ｎ型デカップリングコンデンサ領域８４およびｐ型デカップリングコンデンサ領域８２に、ゲート電極１０１、１０２およびキャパシタ電極１０３、１０４を形成する。さらに、シリコン酸化膜９８をエッチングすることにより、ゲート電極１０１、１０２の下には、シリコン酸化膜９８からなるゲート絶縁膜が形成され、キャパシタ電極１０３、１０４の下には、シリコン酸化膜９８からなる容量絶縁膜が形成される。
【００７７】
次に、図１２（ｂ）に示す工程で、半導体基板９１の上にレジスト１０５を塗布し、リソグラフィー法により、ｐ型デカップリングコンデンサ領域８２のみに開口を形成する。その後、例えばフッ素イオンを、例えば加速電圧１５ＫｅＶ、ドーズ量１×１０15ｃｍ-2の条件で注入する。このとき、ｎ型デカップリングコンデンサ領域８４にフッ素を注入してもよい。その後、レジスト１０５を除去する。
【００７８】
次に、図１２（ｃ）に示す工程で、半導体基板９１の上にレジスト１０６を塗布し、リソグラフィー法によりｐ型ＭＩＳトランジスタ領域８１に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧１ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｐ型エクステンション領域１０７を形成する。その後、レジスト１０６を除去する。
【００７９】
次に、図１３（ａ）に示す工程で、半導体基板９１の上にレジスト１０８を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域８３に開口を形成する。その後、Ａｓなどのｎ型不純物を、加速電圧５ＫｅＶ、ドーズ量１×１０14ｃｍ-2の条件で注入することにより、ｎ型エクステンション領域１０９を形成する。その後、レジスト１０８を除去する。
【００８０】
次に、図１３（ｂ）に示す工程で、ＣＶＤ法により、半導体基板９１の上に例えば厚さ５０ｎｍの窒化シリコン膜（図示せず）を形成した後、ドライエッチング法を行うことにより、ゲート電極１０１、１０２およびキャパシタ電極１０３、１０４の側面上にサイドウォール１１０を形成する。
【００８１】
次に、図１３（ｃ）に示す工程で、半導体基板９１の上にレジスト１１１を塗布し、リソグラフィー法により、ｐ型ＭＩＳトランジスタ領域８１およびｐ型デカップリングコンデンサ領域８２に開口を形成する。その後、Ｂなどのｐ型不純物を、加速電圧３ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｐ型ソース・ドレイン領域１１２を形成する。
【００８２】
次に、図１４（ａ）に示す工程で、半導体基板９１の上にレジスト１１３を塗布し、リソグラフィ法により、ｎ型ＭＩＳトランジスタ領域８３およびｎ型デカップリングコンデンサ領域８４に開口を形成する。その後、イオン注入法により、例えばＡｓなどのｎ型不純物を、加速電圧５０ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入することにより、ｎ型ソース・ドレイン領域１１４を形成する。
【００８３】
次に、図１４（ｂ）に示す工程で、１０００℃の温度で２秒程度の短時間アニールを行うことにより、イオン注入により導入された不純物を活性化させる。その後、シリサイド領域１１５、層間絶縁膜１１６、コンタクト１１７および配線層１１８を形成することにより、ＭＩＳトランジスタとデカップリングコンデンサとを形成することができる。なお、図示は省略するが、キャパシタ電極１０３、１０４の上においては、コンタクト（図示せず）と接触する領域にのみシリサイド領域１１５を形成している。
【００８４】
図１５は、第３の実施形態のｐ型デカップリングコンデンサにおいて、フッ素注入量と容量絶縁膜の増速酸化量（膜厚増加量）との関係を示すグラフ図である。図１５において、横軸はキャパシタ電極に注入されるフッ素の濃度を示し、縦軸は容量絶縁膜の増速酸化量を示している。図１５に示すように、フッ素の注入量が増加するほど容量絶縁膜の膜厚が厚くなることがわかる。例えば、加速電圧１５ＫｅＶ、ドーズ量１×１０15ｃｍ-2の条件で注入をおこなうと、容量絶縁膜が約０．２ｎｍだけ厚くなる。このように、本実施形態では、従来と同じ膜厚の容量絶縁膜をＭＩＳトランジスタにおけるゲート絶縁膜と同時に形成した後に、フッ素を選択的に注入することにより容量絶縁膜の膜厚のみを厚くすることができる。これにより、ＭＩＳトランジスタにおいては駆動力を確保すると共に、ｐ型デカップリングコンデンサではリーク電流を抑制することができる。
【００８５】
なお、本実施形態では、図１２（ｂ）に示す工程でフッ素イオンを注入した。しかしながら、本発明では、図１１（ｃ）に示す工程でシリコン酸化膜９８およびポリシリコン９９を形成した後のどの工程においてフッ素を注入してもよい。例えば、図１２（ａ）に示す工程でゲート電極１０１、１０２およびキャパシタ電極１０３、１０４をパターニングする前にフッ素を注入してもよい。
【産業上の利用可能性】
【００８６】
本発明は、ＭＩＳトランジスタの駆動力を保持すると共に、ＭＩＳ構造を有するデカップリングコンデンサのリーク電流を抑制することができる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００８７】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】（ａ）は、第１の実施形態において作成したｎ型デカップリングコンデンサの容量を従来と比較して示すグラフ図であり、（ｂ）は、第１の実施形態において作成したｎ型デカップリングコンデンサにおいて発生するリーク電流の値を従来と比較して示すグラフ図である。
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】（ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】（ａ）は、第２の実施形態において作成したｐ型デカップリングコンデンサの容量を従来と比較して示すグラフ図であり、（ｂ）は、第２の実施形態において作成したｐ型デカップリングコンデンサにおいて発生するリーク電流の値を従来と比較して示すグラフ図である。
【図１１】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】（ａ）、（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１５】第３の実施形態のｐ型デカップリングコンデンサにおいて、フッ素注入量と容量絶縁膜の増速酸化量（膜厚増加量）との関係を示すグラフ図である。
【図１６】従来において、ＭＩＳ構造を用いたデカップリング容量素子の構造を示す断面図である。
【図１７】（ａ）〜（ｃ）は、従来におけるＭＩＳデカップリング容量素子の製造工程を示す断面図である。
【図１８】（ａ）〜（ｃ）は、従来におけるＭＩＳデカップリング容量素子の製造工程を示す断面図である。
【図１９】（ａ）〜（ｃ）は、従来におけるＭＩＳデカップリング容量素子の製造工程を示す断面図である。
【図２０】（ａ）、（ｂ）は、従来におけるＭＩＳデカップリング容量素子の製造工程を示す断面図である。
【符号の説明】
【００８８】
１      ｐ型ＭＩＳトランジスタ領域
２      ｐ型デカップリングコンデンサ領域
３      ｎ型ＭＩＳトランジスタ領域
４      ｎ型デカップリングコンデンサ領域
１０      レジスト
１１      半導体基板
１２      素子分離領域
１３      レジスト
１４、１５      ｎ型ウェル領域
１６、１７      ｐ型ウェル領域
１８      シリコン酸化膜
１９      ポリシリコン膜
２０      レジスト
２１、２２      ゲート電極
２３、２４      キャパシタ電極
２５      レジスト
２６      ｐ型エクステンション領域
２７      レジスト
２８      ｎ型エクステンション領域
２９      サイドウォール
３０      レジスト
３１      ｐ型ソース・ドレイン領域
３２      レジスト
３３      ｎ型ソース・ドレイン領域
３４      シリサイド領域
３５      層間絶縁膜
３６      コンタクト
３７      配線層
４１      ｐ型ＭＩＳトランジスタ領域
４２      ｐ型デカップリングコンデンサ領域
４３      ｎ型ＭＩＳトランジスタ領域
４４      ｎ型デカップリングコンデンサ領域
５０      レジスト
５１      半導体基板
５２      素子分離領域
５３      レジスト
５４、５５      ｎ型ウェル領域
５６、５７      ｐ型ウェル領域
５８      シリコン酸化膜
５９      ポリシリコン膜
６０      レジスト
６１、６２      ゲート電極
６３、６４      キャパシタ電極
６５      レジスト
６６      ｐ型エクステンション領域
６７      レジスト
６８      ｎ型エクステンション領域
６９      サイドウォール
７０      レジスト
７１      ｐ型ソース・ドレイン領域
７２      レジスト
７３      ｎ型ソース・ドレイン領域
７４      シリサイド領域
７５      層間絶縁膜
７６      コンタクト
７７      配線層
８１      ｐ型ＭＩＳトランジスタ領域
８２      ｐ型デカップリングコンデンサ領域
８３      ｎ型ＭＩＳトランジスタ領域
８４      ｎ型デカップリングコンデンサ領域
９０      レジスト
９１      半導体基板
９２      素子分離領域
９３      レジスト
９４、９５      ｎ型ウェル領域
９６、９７      ｐ型ウェル領域
９８      シリコン酸化膜
９９      ポリシリコン膜
１０１、１０２    ゲート電極
１０３、１０４    キャパシタ電極
１０５      レジスト
１０６      レジスト
１０７      ｐ型エクステンション領域
１０８      レジスト
１０９      ｎ型エクステンション領域
１１０      サイドウォール
１１１      レジスト
１１２      ｐ型ソース・ドレイン領域
１１３      レジスト
１１４      ｎ型ソース・ドレイン領域
１１５      シリサイド領域
１１６      層間絶縁膜
１１７      コンタクト
１１８      配線層
【図１】
2006202850.tif 000003
【図２】
2006202850.tif 000004
【図３】
2006202850.tif 000005
【図４】
2006202850.tif 000006
【図５】
2006202850.tif 000007
【図６】
2006202850.tif 000008
【図７】
2006202850.tif 000009
【図８】
2006202850.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2006202850.tif 000021
【図２０】
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