(57)【要約】【課題】  プログラミング電流を直接に制御し、高度なプログラミング精度を達成するメモリ制御回路を提供する。【解決手段】  精密プログラミングは、ホット・キャリア注入プログラミング中にメモリ・セル内のソースとドレインの間を流れる電流を直接に制御し、これによって、プログラミング・セル電流を減らし、低電力動作を可能にすることによって達成される。【選択図】  図４
2006099959.tif 000002
【特許請求の範囲】
【請求項１】
集積回路メモリ・システムにおいて、
システム制御ブロックと、
各メモリ・セルが第１端子、第２端子、制御ゲートおよび浮遊ゲートを含み、前記浮遊ゲートが、電荷を蓄積することができ、前記メモリ・セルが、前記浮遊ゲートに、入力信号に応じた電荷をホット・キャリア注入により注入することにより、プログラミング可能であるメモリ・セル・アレイと、
選択された前記メモリセルの第１端子に、前記メモリ・セルの特性に依存した所定のプログラミング電圧を印加する第１制御ブロックと、
選択された前記メモリセルの第２端子に、前記メモリ・セルの特性に依存した所定の制御電流を印加する第２制御ブロックであって、前記選択されたメモリセルの反復のプログラミング中の各連続したプログラミング動作時には総プログラム時間を短縮できるよう前記メモリセルの特性に依存する量だけ増分した電流パルスを、当該反復プログラミングの各プログラミング動作の間のベリファイ動作時には一定電流を、それぞれ印加する第２制御ブロックと、
選択された前記メモリセルの制御ゲートに、前記メモリ・セルの特性に依存した所定のプログラミング電圧を印加する第３制御ブロックと、
を備え、これにより、前記第１、第２及び第３制御ブロックが前記システム制御ブロックに応答し、かつ協働して前記選択されたメモリセルの反復のプログラミング中前記第１端子と第２端子間電流を制御するとともに当該反復プログラミングの各プログラミング動作の間でベリファイ動作を行って、前記選択されたメモリセルの浮遊ゲートに格納される電荷量を目標量に一致させるよう制御することを特徴とする集積回路メモリ・システム。
【請求項２】
前記第１、第２及び第３制御ブロックが選択された複数のメモリ・セルに対して作用して、当該選択された複数のメモリ・セルが同時にプログラミングされることを特徴とする請求項１記載の集積回路メモリ・システム。
【請求項３】
前記メモリ・セル・アレイの各メモリ・セルは行列配置され、前記選択された複数のメモリ・セルは選択された行内のセル群であることを特徴とする請求項２記載の集積回路メモリ・システム。
【請求項４】
行内の各メモリ・セルは、ＣＬ線を介して前記第１制御ブロックに共通に接続される第１端子と、ＣＧ線を介して前記第３制御ブロックに共通に接続される制御ゲートを有し、
列内の各メモリ・セルは、ＢＬ線を介して前記第２制御ブロックに共通に接続される第２端子を有していることを特徴とする請求項３記載の集積回路メモリ・システム。
【請求項５】
大きさが制御信号に応答して設定される基準電圧を生成する基準電圧ブロックを備えるとともに、
前記第２制御ブロックが、前記基準電圧ブロックと前記電流制御回路とに接続され、前記基準電圧に関連して前記選択されたメモリ・セルの第２端子の電圧に応答して２つの可能な論理状態の内の一つに設定される電圧比較器を備え、
これにより、前記選択されたメモリ・セルに格納される電荷量が目標量に一致するようプログラムされることを特徴とする請求項１記載の集積回路メモリ・システム。
【請求項６】
前記第２制御ブロックが、前記第２端子と電流制御回路との間の前記ＢＬ線にプログラミングの開始にあたって所定電圧を印加するプリチャージ電圧回路を備えていることを特徴とする請求項４記載の集積回路メモリ・システム。
【請求項７】
前記第２制御ブロックが、前記選択されたメモリセルの第２端子に接続されたプリチャージ電圧回路を備え、このプリチャージ電圧回路がプログラミング中当該選択されたメモリ・セルを通る制御電流を生成するよう前記第２端子においてあらかじめ選択された電圧を生成することを特徴とする請求項１記載の集積回路メモリ・システム。
【請求項８】
集積回路メモリ・システムにおいて、
前記集積回路メモリ・システムの動作を制御する制御手段と、
各メモリ・セルがソース、ドレイン、制御ゲートおよび浮遊ゲートを含み、前記浮遊ゲートが、電荷を蓄積することができ、前記メモリ・セルが、前記集積回路メモリ・システムへの入力信号に対応する電荷を前記浮遊ゲートへのホット・キャリア注入によってプログラミング可能である複数のメモリ・セルと、
前記制御手段に応答して、前記ソース、ドレインまたは制御ゲートにあらかじめ選択された特定の電圧を反復して印加して前記選択されたメモリ・セルの浮遊ゲートに蓄積される電荷の量を前記入力信号に対応する電荷量に一致制御する回路手段であって、当該メモリ・セルのプログラミング中に前記ソースおよびドレインの間を流れる電流を総プログラム時間を短縮できるよう前記メモリセルの特性に依存する量だけ増分し、さらに前記メモリ・セルのプログラミング中前記ドレインに変更された電圧を付与する回路手段と
を含む集積回路メモリ・システム。
【請求項９】
集積回路メモリ・システムにおいて、
前記集積回路メモリ・システムの動作を制御する制御手段と、
各メモリ・セルがソース、ドレイン、制御ゲートおよび浮遊ゲートを含み、前記浮遊ゲートが、電荷を蓄積することができ、前記メモリ・セルが、前記集積回路メモリ・システムへの入力信号に対応する電荷を前記浮遊ゲートへのホット・キャリア注入によってプログラミング可能である複数のメモリ・セルと、
前記制御手段に応答して、前記ソース、ドレインまたは制御ゲートにあらかじめ選択された特定の電圧を反復して印加して前記選択されたメモリ・セルの浮遊ゲートに蓄積される電荷の量を前記入力信号に対応する電荷量に一致制御する回路手段であって、当該メモリ・セルのプログラミング中に前記ソースおよびドレインの間を流れる電流を総プログラム時間を短縮できるよう前記メモリセルの特性に依存する量だけ増分し、さらに前記メモリ・セルのプログラミング中前記ソースに変更された電圧を付与する回路手段と
を含む集積回路メモリ・システム。
【請求項１０】
前記回路手段が選択された複数のメモリ・セルに対して作用して、これらのメモリ・セルが同時にプログラミングされることを特徴とする請求項８または９記載の集積回路メモリ・システム。
【請求項１１】
前記複数のメモリ・セルは行列配置され、前記回路手段は選択された行内のセル群に対して同時に作用することを特徴とする請求項１０記載の集積回路メモリ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には半導体メモリに関し、具体的には、不揮発性半導体メモリのプログラミングに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＥＰＲＯＭおよびＦＬＡＳＨなどの不揮発性半導体メモリ集積回路は、従来、１メモリ・セルごとに単一のディジタル・ビットを記憶するのに使用されてきた。これを、以下では単一ビット記憶と称する。１メモリ・セルごとに複数ビットのディジタル・データを記憶することのできるメモリとその長所は、以前に説明され、マルチレベル・メモリと呼ばれる。あるレベルが、各メモリ・セルに蓄積される電荷の特定の範囲を表す。１メモリ・セルごとにＮビットを記憶するためには、２N 個の離散レベルが必要である。離散レベルのそれぞれが、全体でＮビットの独自の２進データ・パターンに対応する。セルを消去またはプログラミングして、これらの２N 個の離散レベルのうちの１つの電荷を蓄積する。センシング回路が、どのレベルの電荷がセルに蓄積されているかを判定し、Ｎビットに関して記憶された対応する２進データを読み出す。したがって、ディジタル情報は、非常に低い１ビットあたりのコストで記憶することができる。というのは、以前には１セルごとに１ビットだけが記憶されていたのと同一のメモリ・セル・アレイ面積にＮ倍のビット数を格納できるからである。
【０００３】
ＥＥＰＲＯＭおよびＦＬＡＳＨメモリ・セルを使用する不揮発性半導体メモリ集積回路は、アナログ情報の記憶にも使用されてきた。この場合、各メモリ・セルに蓄積された電荷の量が、複数の離散レベルではなく、連続体の一部になる。蓄積される電荷の精度によって、アナログ情報の信号対雑音比が決定される。
【０００４】
ＥＥＰＲＯＭ、ＥＰＲＯＭおよびＦＬＡＳＨメモリ・セルは、通常は、シリコン・ゲートＭＯＳトランジスタ技術に基づく。このような不揮発性メモリ・セル１００を、第１図に示す。電荷は、浮遊ゲート１０５と呼ばれるシリコン片に蓄積される。このゲートは、二酸化ケイ素によって完全に囲まれ、この二酸化ケイ素は、理想的には、プログラム動作中または消去動作中のみ電荷を通過させることができ、したがって「浮遊」と呼ばれる。浮遊ゲート１０５は、ソース１１５拡散領域とドレイン１２０拡散領域の間のシリコン・チャネル１１０の付近に形成される。浮遊ゲート１０５の電圧は、蓄積された電荷の量と、制御ゲート１２５、ソース１１５、ドレイン１２０およびチャネル１１０への近接容量結合によって決定される。シリコン・チャネル１１０の電気伝導度は、古典的なＭＯＳトランジスタと同様の形で、浮遊ゲート１０５の電圧によって制御される。
【０００５】
不揮発性メモリ・セルのプログラミングは、酸化物１３０を介する浮遊ゲート１０５への電荷通路が必要であり、トンネリングとホット・キャリア注入という２つの機構を介して達成される。ホット・キャリアは、ｎ−チャネル・デバイスの場合には、二酸化ケイ素を貫通するのに十分なエネルギを有する電子である。ホットエレクトロンによるプログラミングでは、２つの基本条件を満たす必要がある。第１に、ホットエレクトロンの供給源を、シリコン・チャネル１１０内に生成しなければならない。これは、チャネル１１０内で高電界領域Ｅｈ１３５を作成して、電子を「熱く」するのに十分なエネルギまで電子を加速することによって達成される。第１図では、チャネル１１０内の電子の流れが、ソース電流Ｉｓ１４０とドレイン電流Ｉｄ１４５によって表されている。第２に、浮遊ゲート１０５とチャネル１１０の間の垂直電界Ｅｖ１５０が、浮遊ゲート１０５に向かってホットエレクトロンを引き付けなければならない。浮遊ゲート１０５に向かって流れるホットエレクトロンが、浮遊ゲート充電電流Ｉｇ１５５を作る。
【０００６】
ホット・キャリア注入機構を使用する多数の異なるセル構造が存在するが、そのすべてが、上で述べた２つの基本条件を必要とする。第２Ａ図ないし第２Ｄ図に、そのようなセルの例を示す。ＣＨＥＩ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ）セル設計２００Ａでは、セルに、トランジスタ動作の飽和モードのバイアスが与えられる。高電界領域Ｅｈ２３５Ａは、ドレイン２２０Ａとチャネルの飽和点２６０Ａの間に生成される。最近、制御ゲート２２５Ｂおよび２２５Ｃをセル２００Ｂのソース端２１５Ｂおよび２１５Ｃのチャネル２１０Ｂおよび２１０Ｃの上に延長するか、ＨＥＳＳＣＨＥＩ（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ）セル２００Ｃに示されるように追加のゲート２７０Ｃを設けることによって、チャネルの中間に高Ｅｈ２３５Ｂおよび２３５Ｃを生成するセルが設計された。高Ｅｈ２３５Ｄも、ＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ）セル２００Ｄによって、ソース２１５Ｄの付近に生成することができる。
【０００７】
マルチレベルとアナログの不揮発性メモリに関連する技術的課題が多数存在する。セルの総電荷蓄積範囲は制限されているので、メモリ・セルに蓄積される電荷の量は、マルチレベル・メモリでのレベルごとに非常に狭い範囲内に制御されなければならない。この問題の深刻さは、マルチレベル・メモリ・セルごとに格納されるビット数が増えるのにつれて幾何級数的に増加する。というのは、１セルごとにＮビットを記憶するために、１セルあたり２N 個の離散レベルが必要になるからである。アナログ・メモリの場合、総電荷蓄積範囲は、アナログ信号のダイナミック・レンジを包含しなければならない。蓄積される電荷の精度によって、アナログ情報の信号対雑音比が決定される。アナログ信号の場合、課題は、広いダイナミック・レンジまたは高い信号対雑音比もしくはその両方と共に信号を扱うことである。どちらの応用分野でも、電荷は、まず、プログラミング中に高い精度で蓄積されなければならない。
【０００８】
マルチレベル・セルに必要なプログラミング精度を得るために、反復プログラミング・アルゴリズムが使用されてきた。これらのアルゴリズムは、プログラミング電圧パルスとその後の読取ステップまたは検証ステップを実施する。このプログラム／検証シーケンスは、セル内の所望の電荷蓄積レベルが所望の精度で達成されるまで繰り返される。浮遊ゲート１０５に蓄積される電荷が増えるにつれて、Ｅｖ１５０が低下し、したがって、プログラミングが低速化する。一定の速度でプログラミングを継続するためには、制御ゲート１２５またはドレイン１２０に印加されるバイアス電圧を、後続のプログラミング・パルスを用いて増やす。ホット・キャリア注入プログラミング方法では、電源電圧を超える高電圧をセルの制御ゲート１２５およびドレイン１２０に印加して、十分に高いＥｈ１３５およびＥｖ１５０を生成する必要がある。複雑なアルゴリズムでこのような高電圧を制御すると、回路の複雑さが増える。
【０００９】
読取または検証のセンシング・ステップは、マルチレベルの場合には所望のレベルで、アナログ記憶の場合は正しい充電状態で、プログラミング・アルゴリズムを停止させるのに適した精度で達成されなければならない。さまざまなセンシング・アプローチが記述されてきたが、これらは、一般に２つの動作モードに分類される。電流モード・センシング中には、セルを流れる電流が、セルに蓄積された電荷に依存する。セルは、電圧を印加することによってバイアスを与えられ、セルを流れる電流がセンシングされる。電圧モード・センシング中には、セルを流れる電流が、セルに蓄積された電荷に依存しない。電圧モードでは、セルは、固定された電流の印加によってバイアスを与えられ、セルの浮遊ゲートに蓄積された電荷の量に一意に対応する電圧がセンシングされる。
【００１０】
現在の技術でのホット・キャリア注入プログラミングは、０．５μ秒から５μ秒の範囲ですばやく行われる。これは、高いセル・チャネル電流Ｉｓ１４０およびＩｄ１４５（その一部が浮遊ゲート１０５に送られる）を生成する高プログラミング電圧に起因する。この高速プログラミングでは、マルチレベル応用分野とアナログ応用分野のための精度を保つことが困難になる。大電流は、チップに単一の電源電圧を使用できなくなる可能性がある電力問題を提示する。大電流は、セルの「ページ」内で同時にプログラミングできるセルの数も制限する。セルに余分な処理の複雑さを追加するという犠牲の下にプログラミング電流を減らす方法が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、これらの問題を解決するか、かなり軽減する。本発明によるメモリ回路は、プログラミング電流を直接に制御し、高度なプログラミング精度を達成する。
【００１２】
本発明は、単一または複数の不揮発性メモリ・セルの精密プログラミングのための集積回路メモリ・システムおよび方法を提供する。本発明を用いると、各メモリ・セルが、ディジタル情報に対応する複数の離散レベルのうちの１つの蓄積電荷を有するか、アナログ情報に対応する連続体の一部としての蓄積電荷を有することができるようになる。
【課題を解決するための手段】
【００１３】
精密プログラミングは、ホット・キャリア注入プログラミング中にメモリ・セル内のソースとドレインの間を流れる電流を直接に制御し、これによって、プログラミング・セル電流を減らし、低電力動作を可能にすることによって達成される。セル電流が少ないので、セルのページ内の複数のセルを同時にプログラミングできるようになり、単一の電源だけが必要になり、追加のシリコン処理ステップは不要である。
【００１４】
複数のプログラム・サイクルと検証サイクルを、連続するサイクル中にプログラミング・セル電流を増分的に変更しながら実行して、プログラミング時間を減らす。プログラミング、検証または読取のセル電圧およびセル電流の印加は、使用される具体的なメモリ・セルの種類の特性に応じたビット線のプリチャージを含む、あらかじめ決定された形で実行される。
【００１５】
１実施態様では、ビット線ドライバの部分で高電圧回路を使用する必要がなくなり、回路の複雑さが減る。さらに、電圧モード・センシングを使用することによって、プログラミングならびにセンシング動作に正確に同一の回路トポロジを使用できるようになって、回路の複雑さがさらに単純になる。本発明の代替実施形態では、プリチャージ電圧制御回路を使用して、メモリ・セル内の電流を間接的に制御し、それと同時に、プログラミング中に電流制御回路をオフにする。
【発明を実施するための最良の形態】
【００１６】
図面に、同一の符号を有する要素があることに留意されたい。これは、その要素の同様の動作を強調したものである。
前に述べた問題を回避するために、本発明によるメモリ集積回路は、プログラミング中にチャネル１１０の電流を直接に制御する。その電流を直接に制御することによって、高度なプログラミング精度が得られる。本明細書に記載の回路および方法は、ホット・キャリア注入の原理に基づいてプログラミングされるさまざまなセル・プロセス設計に適用可能である。
【００１７】
精密ホット・キャリア注入プログラミング
第３図に、ホット・キャリア注入によってプログラミングされる不揮発性メモリ・セル３００を示す。この説明の目的のために、ここでは、セルはｎ−チャネルであり、セルは浮遊ゲート３０５に電子を加えることによってプログラミングされると仮定する。セルがｐ−チャネル型の場合、正孔が浮遊ゲート３０５に加えられることは、不揮発性メモリの当業者には明白である。第３図に示されたセルは、この説明に必須の特徴だけを示す簡略化された表現にすぎず、やはりプログラミングにホット・キャリア注入を使用する他の種類のセル構造への本発明の適用可能性を制限するものではない。たとえば、第３図の制御ゲート３２５は、いくつかのセル設計での複数の制御ゲートを表す可能性がある。
【００１８】
セル３００のプログラミング中の、ソース３１５からドレイン３２０へのチャネル３１０内の電子の流れは、ソース電流Ｉｓ３４０とドレイン電流Ｉｄ３４５によって表される。チャネル３１０内のどこかで、高電界領域Ｅｈ３３５によってホットエレクトロンが作られる。領域３３５の付近の垂直電界Ｅｖ３５０が、酸化物３３０を介してホットエレクトロンの一部を浮遊ゲート３０５に引き寄せる。浮遊ゲート３０５に流れる電子は、浮遊ゲート３０５充電電流Ｉｇ３５５を作る。
【００１９】
浮遊ゲート充電電流Ｉｇ３５５は、Ｉｓ３４０またはＩｄ３４５のいずれかと比較して小さい。したがって、Ｉｓ３４０およびＩｄ３４５は、ほぼ等しい。高電界領域Ｅｈ３３５に入る電子の数は、Ｉｓ３４０およびＩｄ３４５に直接に関連する。その領域に入る電子の一部が、浮遊ゲート充電電流Ｉｇ３５５を形成するホットエレクトロンになる。したがって、Ｉｇ３５５は、Ｉｓ３４０およびＩｄ３４５に比例する。たとえば、プログラミング中にＩｓ３４０またはＩｄ３４５を減らすと、Ｉｇ３５５が減る。Ｉｇ３５５は、Ｉｇ３５５が小さい時にあてはまる浮遊ゲート３０５上の電荷変化の量が小さい場合か、短いプログラミング時間の場合に限って、一定であると仮定することができる。Ｉｇ３５５がプログラミング中に一定であると仮定すると、浮遊ゲート３０５に蓄積される電荷の変化は、Ｉｇ３５５とプログラミング時間の積に直接に関連する。
【００２０】
マルチレベルおよびアナログのメモリ応用例では、浮遊ゲート３０５上の電荷変化の量の高度な精度が必要である。これは、小さい増分で所望の電荷レベルに近づくことによって得ることができる。各パルスによる電荷変化の量が少ない場合に、一連のプログラミング・パルスと検証ステップによって、この増分プログラミング・アプローチを達成できる。最も短いプログラミング・パルス時間は、実用上の理由から下限がある。ホット・キャリア・プログラミングの通常の条件の下では、その最短パルス時間は、通常は、所望の精度に有用な量よりはるかに多い電荷変化をもたらす。したがって、個々のプログラミング・パルス中に浮遊ゲート３０５上の小さい電荷変化を得るためには、Ｉｇ３５５を減らさなければならない。本発明は、そのＩｇ３５５の減少を、Ｉｓ３４０またはＩｄ３４５を直接に減らすことによって達成する。セルのプログラミング速度は、マルチレベル・ディジタル記憶またはアナログ情報記憶に必要な高度なプログラミング精度を得るために、下げられる。
【００２１】
電子が浮遊ゲート３０５に追加されるにつれ、垂直電界Ｅｖ３５０が減少し、Ｉｇ３５５を減らし、プログラミングを低速にする。この効果を軽減し、一連のプログラミング・パルスを使用する総プログラミング時間を短縮するためには、規定の形の連続するパルスを用いてＩｇ３５５を増やす必要がある。本発明は、連続するプログラミング・パルスを用い、Ｉｓ３４０またはＩｄ３４５を増やすことによってこれを達成する。
【００２２】
本発明による精密プログラミングは、余分なセル処理ステップなしで達成される。プログラミング・セル電流が減らされるので、セルのページの多数のセルを同時にプログラミングできるようになり、低いプログラミングン速度がオフセットされる。本発明を使用するメモリ・チップの結果のプログラミング性能は、チップのコストを１セルあたり単一ビットのメモリに対して相対的に低下させるマルチレベル機能を保ちながら、改善される。
【００２３】
パルス電流プログラミング技法の一般的な説明
本発明の好ましい実施形態の主要なブロックを、第４図に示す。これらのブロックは、消去、プログラミング、検証および読取を達成するために、メモリ・セル４５に接続される。メモリ・セル４５は、ホット・キャリア注入現象を使用してプログラミングすることのできるタイプの不揮発性メモリ・セルからなると仮定する。また、検証または読取のためのセンシング中に、メモリ・セル４５が電圧モードにされると仮定する。メモリ・セル４５は、検証中および読取中に電圧モード以外のモードにすることもできる。
【００２４】
ＣＬ信号線４２は、メモリ・セル４５の端子の１つを、共通線電圧制御回路ブロック４１に接続する。メモリ・セルの行と列からなるメモリ・アレイ内では、ＣＬ信号線４２は、通常は、単一行または複数行の複数のメモリ・セルの間で共用され、また、メモリ・アレイ内のすべてのメモリ・セルによって共用することができる。当技術を実践する者に仮想接地アレイとして既知の、別のタイプのメモリ・アレイでは、ＣＬ信号線４２が、メモリ・アレイの１列の複数のメモリ・セルの間で共用される。共通線電圧制御回路ブロック４１は、消去、プログラム、検証および読取制御回路ブロック４１４の制御の下で、メモリ・セル４５の消去、プログラム、検証および読取の間にＣＬ信号線４２に適当な電圧を供給する。消去、プログラム、検証および読取制御回路ブロック４１４は、メモリ・セルの消去、プログラミング、検証および読取を達成するのに必要な制御ロジックとシーケンシング・ロジックからなる。
【００２５】
ＣＧ信号線４３は、メモリ・セル４５を、制御ゲート電圧制御回路ブロック４４に接続する。ＣＧ信号線４３は、通常は、メモリ・アレイの１行の複数のメモリ・セルの間で共用される。制御ゲート電圧制御回路ブロック４４は、消去、プログラム、検証および読取制御回路ブロック４１４の制御の下で、メモリ・セルの消去、プログラム、検証および読取の間にＣＧ信号線４３に適当な電圧を供給する。
【００２６】
ＢＬ信号線４１５は、メモリ・セルをビット線選択回路ブロック４６に接続する。通常、ＢＬ信号線４１５は、メモリ・アレイの１列の複数のメモリ・セルの間で共用される。仮想接地型メモリ・アレイでは、ＣＬ信号線４２とＢＬ信号線４１５が、平行に、互いに隣接して走る。ビット線選択回路ブロック４６は、ＢＬ信号線４１５とＶＲ信号線４８の結合または遮断のいずれかを行う。
【００２７】
ＶＲ信号線４８に接続されたプリチャージ電圧制御回路ブロック４０４は、メモリ・セル４５のプログラミング、検証および読取の間にＶＲ信号線４８をプリチャージする。プリチャージ電圧生成ブロック４１０は、消去、プログラム、検証および読取制御回路ブロック４１４の制御の下で、プリチャージ電圧制御回路ブロック４０４に異なる量のプリチャージ電圧を供給する能力を有する。ＶＰＣＨＧＥＮ信号線４０６は、プリチャージ電圧制御回路ブロック４０４をプリチャージ電圧生成ブロック４１０に接続する。
【００２８】
ＶＲ信号線４８に接続された電流制御回路ブロック４０３は、プログラミング中にプログラミング電流パルスがメモリ・セル４５を通過し、検証中または読取中に一定電流がメモリ・セル４５を通過するようにする。電流制御回路ブロック４０３は、論理出力線４０２によって駆動されるラッチを有する。このラッチは、検証中または読取中に論理出力線４０２が論理ロウになる場合にリセットされる。検証サイクルまたは読取サイクルの先頭で、このラッチは、消去、プログラム、検証および読取制御回路ブロック４１４によってセットされる。プログラミング中は、このラッチはセットされ、論理出力線４０２から独立である。このラッチがセットされている時には、電流制御回路ブロック４０３は、プログラミング中はプログラミング電流パルス、検証中または読取中は一定電流のいずれかを通す。
【００２９】
ＩＧＥＮ信号線４０７は、電流制御回路ブロック４０３をビット線電流生成ブロック４１１に接続する。消去、プログラム、検証および読取制御回路ブロック４１４の制御の下で、ビット線電流生成ブロック４１１は、プログラミング中にメモリ・セル４５を通るプログラミング電流パルスの大きさと、検証中および読取中にメモリ・セル４５を通る一定電流の大きさを制御する。消去、プログラム、検証および読取制御回路ブロック４１４は、プログラミング中にメモリ・セル４５を通るプログラミング電流パルスの持続時間も制御する。
【００３０】
ＣＥＲＶ信号線４０８は、電流制御回路ブロック４０３を電流端基準電圧回路ブロック４１２に接続する。電流端基準電圧回路ブロック４１２は、プログラミングの間のプログラミング電流パルスの印加中または検証もしくは読取の間の一定電流の印加中のいずれかに、メモリ・セル４５を通る電流の引き込みまたは電流源のいずれかとして電流制御回路ブロック４０３が働くことができるようにするのに適した電圧を供給する。電流制御回路ブロック４０３が、メモリ・セル４５を介して電流を吸い込む場合、電流端基準電圧回路ブロック４１２によって供給されるＣＥＲＶ信号線４０８の電圧は、共通線電圧制御回路ブロック４１によって供給される電圧に対して、大きさが小さい。電流制御回路ブロック４０３によってメモリ・セル４５の電流が吸い込まれる例では、電流端基準電圧回路ブロック４１２が、ＣＥＲＶ信号線４０８に０Ｖを供給し、共通線電圧制御回路ブロック４１が、ＣＬ信号線４２により高い電圧を供給する。電流制御回路ブロック４０３が、メモリ・セル４５に電流を供給する場合、電流端基準電圧回路ブロック４１２によってＣＥＲＶ信号線４０８に供給される電圧は、共通線電圧制御回路ブロック４１によってＣＬ信号線４２に供給される電圧に対して、大きさが大きい。たとえば、電流制御回路がメモリ・セル４５に電流を供給する時には、電流端基準電圧回路ブロック４１２は、ＣＥＲＶ信号線４０８にハイの電圧を供給し、共通線電圧制御回路ブロック４１は、０Ｖを供給する。プログラミング中は、電流端基準電圧回路ブロック４１２によってＣＥＲＶ信号線４０８に供給される電圧と、共通線電圧制御回路ブロック４１によってＣＬ信号線４２に供給される電圧の間の差が、電流の吸い込みまたは供給のいずれかの場合に、ホットエレクトロンの生成に必要な条件を作るのに十分なだけ大きい。
【００３１】
ＶＲ信号線４８と、ＶＲＥＦ信号線４０１を介して基準電圧選択ブロック４０５に接続された電圧比較器ブロック４９は、メモリ・セル４５の検証中および読取中に、ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の基準電圧より高いか低いかを判定するのに使用される。検証中または読取中に、ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の基準電圧より高い場合には、電圧比較器ブロック４９は、論理出力線４０２に論理ハイを出力する。ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の基準電圧より低い場合には、電圧比較器ブロック４９は、論理出力線４０２に論理ロウを出力する。この基準電圧は、基準電圧生成ブロック４１３によって、ＲＶＧＥＮバス４０９を介して基準電圧選択回路ブロック４０５に供給される。
【００３２】
プリチャージ電圧制御回路ブロック４０４、電流制御回路ブロック４０３、電圧比較器４９、基準電圧選択回路ブロック４０５、論理出力線４０２およびＶＲＥＦ信号線４０１が一緒になって、第４図に示されたビット線ドライバ・ブロック４１６を形成する。
【００３３】
高いプログラミング精度を達成するために、消去、プログラム、検証および読取制御回路ブロック４１４の制御の下で、順序付きのイベントのシーケンスが発生しなければならない。まず、メモリ・セル４５が、消去サイクルを介して、ＣＬ信号線４２、ＣＧ信号線４３およびＢＬ信号線４１５に適当な電圧を印加することによって消去される。本明細書での消去は、メモリ・セル４５の浮遊ゲートからの電子の除去を意味する。消去サイクルの後に、メモリ・セル４５が正しく消去されたかどうかを検証するために、消去検証サイクルが実行される。消去されたセルは、通常は、ＶＲ信号線４８上で、プログラム検証中または読取中にメモリ・セル４５から読み出されると期待される電圧の範囲の外の電圧が読み出されるか検証される。消去検証サイクルの後に、メモリ・セル４５は、プログラム検証中または読取中に使用されるものと同一の電圧モードにされる。消去検証サイクル中に、適当な大きさの電圧が、基準電圧選択回路ブロック４０５によってＶＲＥＦ信号線４０１に置かれる。消去検証中のＶＲ信号線４８の電圧が、ＶＲＥＦ信号線４０１の基準電圧と比較される。ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の電圧より高い場合、電圧比較器４９の論理出力線４０２が論理ハイに切り替わり、メモリ・セル４５が正しく消去されたことが示され、それ以上の消去サイクルは実行されない。そうでない場合には、メモリ・セル４５の正しい消去が発生するまで、消去とその後の消去検証の追加サイクルが実行される。メモリ・セル４５が、消去サイクルと消去検証サイクルの最大回数までに消去されない場合には、消去、プログラム、検証および読取制御回路ブロック４１４内でエラー・フラグがセットされる。メモリ・セルを消去するには、１つの消去サイクルとその後の消去検証サイクルだけを使用することが好ましい。通常、複数のメモリ・セルが消去されるが、これは、メモリ・セル・アレイの単一行または複数行のメモリ・セルとすることができる。
【００３４】
メモリ・セル４５が正しく消去された後に、メモリ・セル４５がプログラミングされる。本明細書でのプログラミングは、メモリ・セル４５の浮遊ゲートへの電子の追加を意味する。プログラミング・サイクルは、ＶＲ信号線４８へのプリチャージ電圧Ｖｐｃｈｇの印加によるビット線選択回路ブロック４６を介するＢＬ信号線４１５のプリチャージによって開始される。プリチャージ電圧Ｖｐｃｈｇは、プリチャージ電圧生成ブロック４１０によって生成される。ハイ電圧またはロウ電圧のいずれかの適当な電圧が、ＣＬ信号線４２とＣＧ信号線４３のどちらかまたは両方に印加される。プログラミング中にＣＬ信号線４２およびＣＧ信号線４３に印加される電圧は、それぞれ共通線電圧制御回路ブロック４１および制御ゲート電圧制御回路ブロック４４によって生成される。ＢＬ信号線４１５、ＣＬ信号線４２およびＣＧ信号線４３へのそれぞれの電圧の印加のタイミング関係は、使用されるメモリ・セル４５の特性に依存し、消去、プログラム、検証および読取制御回路ブロック４１４によって制御される。ＢＬ信号線４１５のプリチャージが完了した後に、プリチャージ電圧ＶｐｃｈｇがＶＲ信号線４８から除去され、適当な持続時間と大きさのプログラミング電流パルスが、消去、プログラム、検証および読取制御回路ブロック４１４の制御の下でＶＲ信号線４８に印加される。
【００３５】
本発明の代替実施形態では、プリチャージ電圧制御回路４０４を使用して、メモリ・セル４５の電流を間接的に制御する。動作と回路は、次の例外を除いて同一である。プログラミング・サイクル中に、プリチャージ信号を供給するのではなく、プリチャージ電圧制御回路４０４は、ＶＲ信号線４８に電圧プログラミング・パルスを供給し、このパルスは、ビット線選択回路４６を介してＢＬ信号線４１５に送られる。この代替実施形態では、電流制御回路４０３は、プログラミング・サイクル中にはオフにされ、検証サイクル中と読取サイクル中にのみ使用される。
【００３６】
プログラミング・パルスの完了の後に、メモリ・セル４５は、プログラム検証サイクルに移る。好ましいセンシング・モードは、プログラム検証中にメモリ・セル４５を電圧モードにすることである。プログラム検証サイクルは、ＶＲ信号線４８へのプリチャージ電圧Ｖｐｃｈｇの印加によってビット線選択回路ブロック４６を介してＢＬ信号線４１５をプリチャージすることによって開始される。プリチャージ電圧Ｖｐｃｈｇは、プリチャージ電圧制御回路ブロック４０４によって供給される。ハイ電圧またはロウ電圧のいずれかの適当な電圧が、ＣＬ信号線４２およびＣＧ信号線４３のうちの一方または両方のいずれかに印加される。検証中にＣＬ信号線４２およびＣＧ信号線４３に印加される電圧は、それぞれ、共通線電圧制御回路ブロック４１および制御ゲート電圧制御回路ブロック４４によって生成される。ＢＬ信号線４１５、ＣＬ信号線４２およびＣＧ信号線４３へのそれぞれの電圧の印加のタイミング関係は、使用されるメモリ・セル４５の特性に依存し、消去、プログラム、検証および読取制御回路ブロック４１４によって制御される。ＢＬ信号線４１５のプリチャージが完了した後に、プリチャージ電圧ＶｐｃｈｇがＶＲ信号線４８から除去され、適当な大きさの一定電流が、消去、プログラム、検証および読取制御回路ブロック４１４の制御の下で、電流制御回路ブロック４０３によってＶＲ信号線４８に印加される。それと同時に、適当な電圧が、電流端基準電圧回路ブロック４１２によって供給される。過渡期間の後に、安定した電圧が、ＶＲ信号線４８上で生成されるが、この電圧は、ＣＬ信号線４２およびＣＧ信号線４３の電圧と、電流制御回路ブロック４０３によって引き起こされるメモリ・セル４５を通る一定電流と、電流端基準電圧回路ブロック４１２によって供給される電圧と、メモリ・セル４５の浮遊ゲートの電荷の量とに依存する。適当な大きさの基準電圧が、基準電圧選択回路ブロック４０５によって、電圧比較器の入力のＶＲＥＦ信号線４０１に置かれる。ＶＲ信号線４８上でメモリ・セルによって生成される安定した電圧は、電圧比較器４９への入力でもあるが、ＶＲＥＦ信号線４０１上の基準電圧と比較される。電圧比較器４９の論理出力線４０２が論理ハイであって、ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の電圧より高いことが示される場合には、消去、プログラム、検証および読取制御回路ブロックが、もう１つのプログラム・サイクルとその後のプログラム検証サイクルを実行する。このプログラム・サイクルとプログラム検証サイクルは、電圧比較器４９の論理出力線４０２が論理ロウに駆動されることによって示されるように、プログラム検証サイクル中に、ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の電圧より低くなるまで継続される。
【００３７】
連続するプログラム・サイクルのそれぞれの間に、ＣＬ信号線４２およびＣＧ信号線４３の一方または両方の電圧を変更することによるか、ＢＬ信号線４１５のプリチャージ電圧を変更することによるか、プログラミング電流パルスの大きさまたは持続時間の一方または両方を変更することによるか、上記の条件のいずれかの組み合わせによって、プログラミング条件を変更できることができる。どの条件のプログラム・サイクルの後でも、適当な基準電圧が、プログラム検証サイクル中にＶＲＥＦ４０１信号線に印加される。ＶＲＥＦ信号線４０１の基準電圧は、前のプログラム・サイクルの条件と、メモリ・セル４５にプログラミングされ、後続の読取サイクルで読み取られる、最終的に期待される電圧とに対して特定の関係を有する。
【００３８】
読取サイクル中に好ましいセンシング・モードは、メモリ・セル４５を電圧モードにすることである。消去、プログラム、検証および読取回路ブロックの制御の下で、読取サイクル中にセットアップされる、ＣＬ信号線４２およびＣＧ信号線４３の電圧、ＢＬ信号線４１５のプリチャージに使用されるプリチャージ電圧Ｖｐｃｈｇ、メモリ・セル４５を通る生成された一定電流および電流端基準電圧回路４１２によって供給される電圧は、プログラム検証サイクル中に設定されるものと正確に同一の状態である。メモリ・セル４５から読み取られる電圧を復号して、複数のディジタル・ビットを表すことができる。複数のディジタル・ビットが復号される時には、プログラム検証サイクル中に使用されたＶＲＥＦ信号線４０１の基準電圧が、メモリ・セル４５に格納される複数のディジタル・ビットの離散表現である。メモリ・セル４５から読み取られる電圧を、直接にアナログ・システムで使用することもできる。その場合、プログラム検証サイクル中に使用されたＶＲＥＦ信号線４０１の基準電圧は、メモリ・セル４５に格納されるアナログ電圧のアナログ表現である。
【００３９】
パルス電流プログラミング技法の１実施形態の詳細
１実施形態について、第５Ａ図に、メモリ・セル４５のプログラミング中のバイアス状態を示し、第５Ｂ図に、メモリ・セル４５の検証中と読取中のバイアス状態を示す。第５Ａ図と第５Ｂ図には、前に第４図に示したブロックのうちのいくつかの同一の回路実施態様も示されている。この実施態様の例として、メモリ・セル４５は、ＨＥＳＳＣＨＥＩセル設計を使用してチャネルの中央で生成されるホットエレクトロンを用いてプログラミングされる。共通線電圧制御回路ブロック４１は、ＣＬ信号線４２に、プログラミング中には６Ｖから１２Ｖまでの範囲のハイの電圧ＶＣＬを供給し、検証中および読取中には２Ｖから６Ｖまでの範囲の電圧を供給する。ＣＬ信号線４２に印加される具体的な電圧は、メモリ・セル４５の特性に依存する。
【００４０】
制御ゲート電圧制御回路ブロック４４は、ＣＧ信号線４３に、プログラミング中には１Ｖから２Ｖまでの範囲のロウの電圧ＶＣＧを供給し、検証中および読取中には２Ｖから６Ｖまでの範囲の電圧を供給する。ＣＧ信号線４３に印加される具体的な電圧は、メモリ・セル４５の特性に依存する。
【００４１】
ビット線選択回路ブロック４６は、信号線５０１によって電圧源ＶＢＬＳＥＬ５０２にゲートを接続されたｎ−チャネルＭＯＳトランジスタＭＮ１  ５０３からなる。ＶＢＬＳＥＬ電圧源５０２は、前に第４図に示した消去、プログラム、検証および読取回路ブロック４１４によって制御される。信号線５０１に０Ｖが印加される時には、ＭＮ１トランジスタ５０３は、ＢＬ信号線４１５をＶＲ信号線４８から遮断する。信号線５０１に、プログラミング中に５Ｖまたは検証中および読取中に８Ｖが印加される時には、ＭＮ１トランジスタ５０３は、ＢＬ信号線４１５をＶＲ信号線４８に結合する。
【００４２】
プリチャージ電圧制御回路ブロック４０４は、信号線５０５によって電圧源ＶＰＣＮＴＬにゲートを接続されたｎ−チャネルＭＯＳトランジスタＭＮ２  ５０６からなる。信号線５０５のＶＰＣＮＴＬ電圧は、前に第４図に示した消去、プログラム、検証および読取回路ブロック４１４によって制御される。ＭＮ２トランジスタ５０６の一端は、ＶＲ信号線４８に接続され、他端は、信号線５０４を介して電圧源Ｖｐｃｈｇに接続される。Ｖｐｃｈｇ電圧は、プログラミング中には０．５Ｖから２Ｖまでの範囲であり、検証中および読取中には１Ｖから６Ｖまでの範囲である。使用される具体的な電圧Ｖｐｃｈｇは、メモリ・セル４５の特性に依存する。信号線５０５に０Ｖが印加される時には、ＭＮ２トランジスタ５０６は、信号線５０４のＶｐｃｈｇ電圧をＶＲ信号線４８から遮断合する。信号線５０５に、プログラミング中に５Ｖまたは検証中および読取中に８Ｖが印加される時には、トランジスタＭＮ２は、信号線５０４のＶｐｃｈｇ電圧をＶＲ信号線４８に結合する。
【００４３】
電流制御回路ブロック４０３は、ｎ−チャネルＭＯＳトランジスタＭＮ３  ５１２およびＭＮ４  ５１３からなる電流ミラー・トランジスタ対からなる。ＭＮ３トランジスタ５１２は、当業者によって理解されるようにダイオード接続トポロジになっている。ＭＮ３トランジスタ５１２のダイオード接続側は、信号線５１６によって、トランジスタＭＮ６  ５０７とトランジスタＭＮ５  ５１１の一端に接続される。ＭＮ３トランジスタ５１２の他端は、ＣＥＲＶ信号線４０８によって電流端基準電圧回路ブロック４１２に接続される。ＭＮ４トランジスタ５１３のゲートは、ＭＮ３トランジスタ５１２のゲートに接続される。ＭＮ４トランジスタ５１３の１端子は、ＶＲ信号線４８に接続され、もう１つの端子は、ＣＥＲＶ信号線４０８によって電流端基準電圧回路ブロック４１２に接続される。ＭＮ６トランジスタ５０７の他端は、ＩＧＥＮ信号線４０７に接続される。ＭＮ６トランジスタ５０７のゲートは、信号線５１４に接続される。信号線５１４は、ラッチ５１０の出力と、ＩＮＶインバータ５０９の入力にも接続される。ＩＮＶインバータ５０９の出力は、信号線５１５によってＭＮ５トランジスタ５１１のゲートに接続される。ＭＮ５トランジスタ５１１の他端は、ＣＥＲＶ信号線４０８によって電流端基準電圧回路ブロック４１２に接続される。ラッチ５１０の入力は、論理出力線４０２に接続される。
【００４４】
ラッチ５１０がセットされている時には、信号線５１４が論理ハイのレベルになり、このラッチがリセットされている時には、信号線５１４が論理ロウのレベルになる。信号線５１４が論理ハイのレベルの時には、ＭＮ６トランジスタ５０７が、ＩＧＥＮ信号線４０７を信号線５１６に結合し、ＭＮ５トランジスタ５１１が、ＣＥＲＶ信号線４０８を信号線５１６から遮断する。プログラミング・サイクル中は、プログラミング電流パルスＩＰＵＬＳＥが、前に第４図に示したビット線電流生成ブロック４１１によってＩＧＥＮ信号線４０７に印加される。ＩＰＵＬＳＥは、第５Ａ図に示されているように、０．５μＡから５０μＡまでの範囲の大きさと、１μ秒から１０μ秒までの範囲の持続時間を有する。検証サイクル中または読取サイクル中には、一定電流ＩＣＯＮＳＴが、前に第４図に示したビット線電流生成ブロック４１１によってＩＧＥＮ信号線４０７に印加される。ＩＣＯＮＳＴは、第５Ａ図に示されているように、０．５μＡから１０μＡまでの範囲の大きさを有する。ＩＰＵＬＳＥに使用される具体的な大きさおよび持続時間とＩＣＯＮＳＴに使用される具体的な大きさは、メモリ・セル４５の特性に依存する。
【００４５】
プログラミング中は、ＭＮ３トランジスタ５１２のダイオード接続側が、ＩＧＥＮ信号線４０７上でＩＰＵＬＳＥ電流パルス源に結合され、ＭＮ３トランジスタの他端は、電流端基準電圧回路ブロック４１２によって０Ｖ（接地）に結合される。検証中または読取中には、ＭＮ３トランジスタ５１２のダイオード接続側が、ＩＧＥＮ信号線４０７上で一定電流源ＩＣＯＮＳＴに結合される。
【００４６】
プログラミング中に、電流パルス源ＩＰＵＬＳＥが、ある大きさと持続時間の電流パルスをＭＮ３トランジスタ５１２に供給する時に、ＭＮ４トランジスタ５１３が、類似した電流パルスを０Ｖ接地に吸い込む。検証中または読取中に、一定電流源ＩＣＯＮＳＴが、ある大きさの一定電流をＭＮ３トランジスタ５１２に供給する時に、ＭＮ４トランジスタ５１３が、類似した一定電流を０Ｖ接地に吸い込む。０Ｖ接地は、電流端基準電圧回路ブロック４１２によって、ＣＥＲＶ信号線４０８上に作られる。プログラミング中と検証または読取中に、電流パルスＩＰＵＬＳＥと一定電流ＩＣＯＮＳＴは、それぞれ、ＭＮ１トランジスタ５０３を通過し、メモリ・セル４５を通過し、ＣＬ信号線４２上で共通線電圧制御回路ブロック４１によって作られる電圧源ＶＣＬによって供給される。
【００４７】
精密プログラミングを達成するために、メモリ・セル４５が消去される。消去中には、０Ｖが、共通線電圧制御回路ブロック４１のＶＣＬ電圧源によってＣＬ信号線４２に印加され、０Ｖが、プリチャージ電圧制御回路ブロック４０４によってＶＲ信号線４８に印加され、ＢＬ信号線４１５をＶＲ信号線４８に結合するために、５Ｖが信号線５０１に印加され、電流制御回路ブロック４０３のラッチ５１０が、前に第４図に示した消去、プログラム、検証および読取制御回路ブロック４１４によってリセットされる。その後、大きさが１２Ｖで持続時間が１０ミリ秒のハイの電圧パルスが、制御ゲート電圧制御回路ブロック４４内のＶＣＧ電圧源によってＣＧ信号線４３に印加される。消去サイクルの後に、消去検証サイクルが実行される。４Ｖが、ＣＬ信号線４２およびＣＧ信号線４３に印加され、ＢＬ信号線４１５をＶＲ信号線４８に結合するために、５Ｖが信号線５０１に印加され、ＢＬ信号線４１５を０Ｖにプリチャージするために、４Ｖのプリチャージ電圧ＶｐｃｈｇがＶＲ信号線４８に印加される。大きさ１０μＡの一定電流ＩＣＯＮＳＴが、ビット線電流生成ブロック４１１によってＩＧＥＮ信号線４０７に印加され、０Ｖ（接地）が、電流端基準電圧回路ブロック４１２によってＣＥＲＶ信号線４０８に印加される。消去レベルを表す基準電圧が、ＶＲＥＦ信号線４０１に印加され、この基準電圧は、基準電圧選択回路ブロック４０５によって、ＲＶＧＥＮバス４０９から選択される。ＲＶＧＥＮ電圧バス４０９の基準電圧は、基準電圧生成ブロック４１３によって生成される。次に、プリチャージ電圧が、プリチャージ電圧制御回路ブロック４０４内の信号線５０５に０Ｖを印加することによって、ＶＲ信号線４８から除去される。次に、電流制御回路ブロック４０３内のラッチ５１０が、消去、プログラム、検証および読取回路ブロック４１４によってセットされる。この時点で、一定電流ＩＣＯＮＳＴが、メモリ・セル４５を通り、ＭＮ４トランジスタ５１３によって０Ｖ接地に吸い込まれる。過渡期間の後に、安定した電圧がＶＲ信号線４８上で作られる。電圧比較器４９をストローブして、ＶＲ信号線４８の電圧とＶＲＥＦ信号線４０１の基準電圧を比較する。ＶＲ信号線４８の電圧がＶＲＥＦ信号線４０１の基準電圧より高い場合には、比較器の論理出力４０２の出力が、論理ハイ・レベルになって、メモリ・セル４５が正しく消去されたことが示される。そうでない場合には、メモリ・セル４５は、次の消去サイクルおよび消去検証サイクルに進む。
【００４８】
消去検証サイクル中の電圧ＶＣＬ、ＶＣＧ、Ｖｐｃｈｇ、一定電流ＩＣＯＮＳＴおよびタイミング関係は、プログラム検証サイクル中または読取サイクル中に印加されるものと同一である。相違点は、消去検証サイクル中、プログラム検証サイクル中および読取サイクル中にＶＲＥＦ信号線４０１に印加される適当な基準電圧である。
【００４９】
メモリ・セル４５が正しく消去された後に、プログラミングが開始される。プログラミング中には、ハイの電圧１２Ｖが、共通線電圧制御回路ブロック４１内のＶＣＬ電圧源によってＣＬ信号線４２に印加され、２Ｖが、プリチャージ電圧制御回路ブロック４０４によってＶＲ信号線４８に印加され、ＢＬ信号線４１５をＶＲ信号線４８に結合するために、５Ｖが信号線５０１に印加され、０Ｖ（接地）が、ＣＥＲＶ信号線４０８に印加され、電流制御回路ブロック４０３内のラッチ５１０が、消去、プログラム、検証および読取制御回路ブロック４１４によってリセットされる。その後、２Ｖが、制御ゲート電圧制御回路ブロック４４内のＶＣＧ電圧源によってＣＧ信号線４３に印加される。次に、電流制御回路ブロック４０３内のラッチ５１０が、消去、プログラム、検証および読取回路ブロック４１４によってセットされる。それと同時に、ロウの大きさで開始され、１μ秒の持続時間の一定電流ＩＰＵＬＳＥが、ビット線電流生成ブロック４１１によってＩＧＥＮ信号線４０７に印加される。この時点で、パルス電流ＩＰＵＬＳＥは、メモリ・セル４５を通り、ＭＮ４トランジスタ５１３によって０Ｖ接地に吸い込まれる。電流パルスの終りに、電流制御回路ブロック４０３内のラッチ５１０が、消去、プログラム、検証および読取回路ブロック４１４によってリセットされ、電流は、その後はメモリ・セル４５を介して吸い込まれなくなる。
【００５０】
プログラミング・サイクルの後に、消去検証サイクルと正確に同一のプログラム検証サイクルが実行される。所望のプログラム・レベルを表す基準電圧が、ＶＲＥＦ信号線４０１に印加され、この基準電圧は、基準電圧選択回路ブロック４０５によって電圧バスＲＶＧＥＮ４０９から選択される。比較器の論理出力４０２がロウの場合、ラッチ５１０がリセットされ、プログラミング電流パルスは、その後はメモリ・セル４５に印加されなくなる。そうでない場合には、プログラム検証サイクル中に比較器の論理出力４０２がロウになるか、プログラム／検証サイクルの最大回数に達した後に消去、プログラム、検証および読取ブロック４１４内でエラー・フラグがセットされるまで、さらにプログラム／検証サイクルがメモリ・セル４５に対して実行される。連続するプログラム・サイクルのそれぞれの間に、電流パルスＩＰＵＬＳＥは、メモリ・セル４５の特性に依存する量だけ増分される。
【００５１】
電流制御回路ブロック４０３、電流端基準電圧回路ブロック４１２、論理出力線４０２、ＣＥＲＶ信号線４０８およびＩＧＥＮ信号線４０７は、すべてがビット線ドライバ４１６の一部であるが、高電圧回路の使用を必要とせず、回路の複雑さが減る。さらに、電圧モード・センシングを使用することによって、センシング動作用と正確に同一の回路トポロジをプログラミングに使用することができ、回路の複雑さがさらに単純になる。
【００５２】
パルス電流プログラミング技法を使用するプログラミング中のもう１つの実施形態の詳細
第６図に、プログラミング中のもう１つの実施形態の詳細を示す。この実施形態では、電流は、電流制御回路ブロック４０３によって供給される。電流制御回路ブロック４０３は、ｐ−チャネル・トランジスタＭＰ１  ６０１、ＭＰ２  ６０３、ＭＰ３  ６０２およびＭＰ４  ６０４からなるカスコード電流ミラーからなる。電流端基準電圧回路ブロック４１２によってＣＥＲＶ信号線４０８に供給される電圧は、共通線電圧制御回路ブロック４１によってＣＬ信号線４２に供給される電圧よりも大きさが大きい。ＣＥＲＶ信号線４０８の電圧は８Ｖから１４Ｖまでの範囲であり、ＣＬ信号線４２の電圧は０Ｖである。ビット線選択回路ブロック４６、制御ゲート電圧制御回路ブロック４４およびプリチャージ電圧制御回路ブロック４０４は、前の実施形態で教示したものと同一の機能を実行する。
【００５３】
ページモード動作
第７図に、Ｍ列Ｎ行のメモリ・セル４５からなるメモリ・アレイ７１５のブロック図を示す。実効プログラミング時間を短縮するために、選択された行からの複数のメモリ・セル４５を、ページド・モード式にプログラミングすることができる。
【００５４】
信号線７０３上のＸアドレス入力の制御の下で、複数のＸ復号ブロック７０１ないし７０２のうちの１つが、共通線電圧制御回路ブロック４１と制御ゲート電圧制御回路ブロック４４の適切な対を選択する。したがって、選択されたＸ復号ブロック７０１ないし７０２のそれぞれは、信号線ＣＬおよびＣＧの対への適当な電圧の印加を選択する。たとえば、Ｘ復号７０２は、共通線電圧制御回路ブロック４１と制御ゲート電圧制御回路ブロック４４の対を選択して、ＣＬＮ信号線７０８とＣＧＮ信号線７０９に電圧を印加できるようにする。この形で、行番号Ｎ内のメモリ・セル４５のすべてに電圧が印加される。
【００５５】
信号線７０４上のＹアドレス入力の制御の下で、Ｙ復号ブロック７０５は、ビット線選択回路ブロック４６を介して、複数の列またはビット線からなるページを選択する。図を明瞭にするために、第６図では、ビット線選択回路ブロック４６のそれぞれが、１つのビット線だけに接続されている。ビット線選択回路ブロック４６は、複数のビット線に接続されるように実施することができることを理解されたい。
【００５６】
消去サイクル中に、選択された行のすべてのメモリ・セルが消去される。プログラミング中に、１ページのメモリ・セル４５が、並列の形でプログラミングされ、検証される。ページは、選択された行のメモリ・セル４５のすべてまたはサブセットとすることができる。読取サイクル中には、１ページのメモリ・セルが、並列に読み取られる。
【００５７】
本発明のさまざまな好ましい実施形態および代替実施形態を開示し、詳細に説明してきたが、本発明は、上で説明した実施形態に適当な変更を加えることによって同等に適用可能であることは明白である。他の場合には、周知の電気的構造および回路は、本発明を無用に不明瞭にしないために、ブロック図形式で示した。したがって、上の説明は、本発明の範囲を制限するものとして理解してはならず、本発明の範囲は、請求項の境界および範囲によって定義される。
【図面の簡単な説明】
【００５８】
【図１】第１図は、従来技術で既知の不揮発性メモリ・セルのホット・キャリア注入プログラミングの原理を一般化して示す図である。
【図２Ａ】第２Ａ図ないし第２Ｄ図は、ホット・キャリア注入の原理に基づいてプログラミングを行うさまざまなセル・プロセス設計の４つの従来技術の例を示す図である。
【図２Ｂ】第２Ａ図ないし第２Ｄ図は、ホット・キャリア注入の原理に基づいてプログラミングを行うさまざまなセル・プロセス設計の４つの従来技術の例を示す図である。
【図２Ｃ】第２Ａ図ないし第２Ｄ図は、ホット・キャリア注入の原理に基づいてプログラミングを行うさまざまなセル・プロセス設計の４つの従来技術の例を示す図である。
【図２Ｄ】第２Ａ図ないし第２Ｄ図は、ホット・キャリア注入の原理に基づいてプログラミングを行うさまざまなセル・プロセス設計の４つの従来技術の例を示す図である。
【図３】第３図は、本発明の１実施形態の教示に従って使用される、不揮発性メモリ・セルのホット・キャリア注入プログラミングの原理を一般化して示す図である。
【図４】第４図は、本発明の好ましい実施形態のブロック図である。
【図５Ａ】第５Ａ図は、プログラミング・サイクル中の本発明の１実施形態の詳細を示す図である。
【図５Ｂ】第５Ｂ図は、検証サイクルまたは読取サイクル中の本発明の１実施形態の詳細を示す図である。
【図６】第６図は、プログラミング・サイクル中の本発明の代替実施形態の詳細を示す図である。
【図７】第７図は、ページ・モード動作のメモリ・セル・アレイを使用する、本発明の１実施形態のブロック図である。
【符号の説明】
【００５９】
４１４  消去、プログラム、検証及び読取り制御回路
４５    メモリ・セル
４１６  ビット線ドライバ
【図１】
2006099959.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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