(57)【要約】【課題】半導体装置において、ＤＲＡＭとＳＲＡＭとを混載した場合には、チップサイズが大きくなるとか、製造プロセスが複雑で工程が長くなり、製造コストが高くなるという問題がある。【解決手段】本発明の半導体装置は、シリンダ型容量を有するＤＲＡＭと、ＤＲＡＭセルのシリンダ型容量の電極配線を負荷抵抗とするＳＲＡＭから構成される。ＳＲＡＭセルをＤＲＡＭ標準プロセス、構成に類似させて設計することでセルサイズの小さいＳＲＡＭが得られ、最適なＤＲＡＭ、ＳＲＡＭを混載した半導体装置が得られる。【選択図】  図４
2006261148.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置において、シリンダ型容量のＤＲＡＭセルを備えたＤＲＡＭと、前記シリンダ型容量の電極を負荷抵抗とする抵抗負荷型ＳＲＡＭセルを備えたＳＲＡＭとを同一シリコン基板上に形成したことを特徴とする半導体装置。
【請求項２】
前記負荷抵抗は、前記シリンダ型容量の下部電極により形成したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記負荷抵抗は、前記シリンダ型容量の上部電極により形成したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＤＲＡＭセル及びＳＲＡＭセルにおける各々のワード線が同一構造の同一層にて形成したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ＤＲＡＭセルにおけるワード線と、前記ＳＲＡＭセルにおけるフリップフロップのゲート層が同一構造の同一層にて形成したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項６】
前記ＤＲＡＭセル及びＳＲＡＭセルにおける各々の活性領域が、各々同様の幅と間隔で配置したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項７】
前記ＤＲＡＭセルの８ビット分の領域に、前記ＳＲＡＭセルの１ビットを形成したことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ＤＲＡＭセルにおけるシリンダ型容量と、前記ＳＲＡＭセルにおけるシリンダに形成された抵抗とは拡散層内の同一の位置に配置したことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、同一基板に、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと略記）とスタティックランダムアクセスメモリ以下ＳＲＡＭと略記）とを混載した半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、いろんな分野のシステムで使用されている。しかも半導体装置はシステムのキーデバイスとして、システムの競争力確保のため、半導体装置にはいろんな機能が取り込まれ大規模化されている。そのため1つの半導体装置に、ＣＰＵと、大容量のメモリとしてのＤＲＡＭと、キャッシュメモリとしてのＳＲＡＭとが要求される。同一のシリコン基板上にＤＲＡＭとＳＲＡＭとを形成させ、混載させる必要がある。
【０００３】
その場合、大容量の記憶容量を必要とするＤＲＡＭプロセスによってＳＲＡＭが構成出来れば、もっとも効率が良い。しかし、ＤＲＡＭに最適なプロセスとＳＲＡＭに最適なプロセスとは異なり、ＤＲＡＭプロセスにはＳＲＡＭのメモリセルを小さく設計する固有のプロセスが存在しない。このため、ＳＲＡＭセルは大きくなる。逆に、ＳＲＡＭプロセスによってＤＲＡＭを構成させるとＤＲＡＭセルが大きくなる。また、ＤＲＡＭ製造とＳＲＡＭ製造とのプロセスをミックスすると、プロセスが複雑になり、製造コストが高くなる。これらのどの選択肢においても最適な手段がなく、従来と同じ製造装置もしくは工程にて製造が出来ないという問題がある。
【０００４】
図１〜図３を参照してＤＲＡＭの従来例を説明する。ここでのＤＲＡＭはシリンダ型容量を備えたセルから構成されている。図１はパターン配置図、図２はその回路図、図３は図１中の点線１Ａ−１Ｂ，１Ｃ−１Ｄに沿った断面図である。ＤＲＡＭにおいては記憶容量が大きいので、メモリセルを小さくすることがプロセス上の最優先項目であり、メモリセル以外の素子の設計ルールは緩くなっている。この理由は、ＤＲＡセルにはＤＲＡＭ固有のセル容量（図２のＭＣ２４１，ＭＣ２４２）がトランジスタの上部にシリンダ型として形成されることにある。メモリセルにシリンダ型の容量が形成されるためメモリセルの高さが高くなり、メモリセル内とメモリセル以外の素子領域とは、断面構造、段差の違いなどがある。メモリセルの最適化を優先すると、必然的にメモリセル以外の素子領域の設計ルールは緩くならざるを得なくなる。
【０００５】
図２の回路図のトランジスタＴＲ２３１，ＴＲ２３２は、図１の活性領域ＮＤ１２１，ＮＤ１２２，ＮＤ１２３とワード線ＷＬ１０１〜ＷＬ１０６の重なった領域をゲートとし、その両側の活性領域を拡散層として形成される。活性領域とは絶縁分離領域の絶縁酸化膜に囲まれた拡散層と、ゲート領域とが形成される領域である。図２の容量ＭＣ２４１，ＭＣ２４２は、図１のシリンダ内に形成され、拡散層に接続された下部電極１４１、１４２と、容量絶縁膜を挟んだ容量プレートＰＬ２５１，ＰＬ２５２間に形成される。容量プレートＰＬ２５１，ＰＬ２５２は同一電位に接続される。これらの容量プレートＰＬ２５１，ＰＬ２５２は図１には記載されていないが、図３記載のＤＲＡＭセル部を覆っている容量プレートＰＬ３５１に該当する。
【０００６】
図３の断面図において、１Ａ〜１Ｂ部分はワード線と平行方向、１Ｃ〜１Ｄ部分はビット線と平行方向の断面図となっている。線１Ａ〜１Ｂに沿った断面図にはシリンダ型容量を示す。シリンダ型容量は絶縁分離領域３２１で分離された活性領域内の拡散層からコンタクトプラグ３３１により接続された下部電極３４１と上部電極である容量プレートＰＬ３５１との間に形成される。線１Ｃ〜１Ｄに沿った断面図には、ＤＲＡＭセルの２ビットに相当する２つのトランジスタと、２つの容量を示す。
【０００７】
紙面と垂直方向に配線されているワード線ＷＬ３０４，ＷＬ３０６はゲート電極となり両側の拡散層をソース、ドレインとするトランジスタを構成する。ドレインは図示されていないビット線に接続され、ソース拡散層はコンタクトプラグ３３４を介して容量の下部電極３４４に接続され、容量プレート３５１との間でそれぞれセル容量を形成する。ワード線ＷＬ３０５は絶縁分離領域に配線されている。
【０００８】
ここでワード線ＷＬ３０４，ＷＬ３０５、ＷＬ３０６は図１のワード線ＷＬ１０４，ＷＬ１０５、ＷＬ１０６に該当し、ビット線ＢＬ３１１、ＢＬ３１２，ＢＬ３１３は図１のビット線ＢＬ１１１、ＢＬ１１２，ＢＬ１１３に該当する。以下の符号においては、断面図と平面図とでは異なる符号としているが、その符号の下２桁は、それぞれ同じ機能を有するように対応させてある。また本図面及び実施例における平面図は、見やすくするために高さ方向の位置に関係なく表記することがある。
【０００９】
上記したＤＲＡＭプロセスにおいて、ＳＲＡＭセル（図５）を製造しようとすると、配置場所としてはメモリセル以外の素子領域となり、緩い設計ルールにて４つのトランジスタと２つの抵抗素子で構成された抵抗負荷型ＳＲＡＭセル、又は２つの抵抗素子をＰ型トランジスタに置き換えた６トランジスタのフルＣＭＯＳ型ＳＲＡＭセルを設計しなければならない。これらのＳＲＡＭセル構成においては、ＤＲＡＭ固有のプロセスを活用できないことから、ＳＲＡＭセルは大きなサイズとなってしまうという問題がある。
【００１０】
ＤＲＡＭとＳＲＡＭとの混載、あるいはＤＲＡＭとロジックとの混載に関してはいくつかの特許文献がある。特許文献１にはＤＲＡＭの配線層とロジック回路との配線層を共通化する手法が記載されている。特許文献２にはロジック回路にはサリサイド構造を採用し、メモリ素子に自己整合コンタクト構造を採用している。しかし、これらの特許文献にはＤＲＡＭとＳＲＡＭとを効率よく混載する技術に関しては記載されていず、ＤＲＡＭとＳＲＡＭとの混載における問題は残されたままである。
【００１１】
【特許文献１】特開２０００−１０１０３５号公報
【特許文献２】特開２０００−２３２０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように、同一基板にＤＲＡＭとＳＲＡＭとを混載した場合には、チップサイズが大きくなるとか、製造プロセスが複雑で工程が長くなり、製造コストが高くなるという問題がある。
【００１３】
本願の目的は、上記した問題に鑑み、シリンダ型容量を備えたＤＲＡＭの製造プロセスと同じプロセスでＳＲＡＭを構成することで、ＳＲＡＭセルサイズを小さくしたＳＲＡＭとＤＲＡＭとを混載した半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本願の半導体装置は、シリンダ型容量のＤＲＡＭセルを備えたＤＲＡＭと、前記シリンダ型容量の電極を負荷抵抗とする抵抗負荷型ＳＲＡＭセルを備えたＳＲＡＭとを同一シリコン基板上に形成したことを特徴とする。
【００１５】
本願の半導体装置においては、前記負荷抵抗は、前記シリンダ型容量の下部電極により形成したことを特徴とする。
【００１６】
本願の半導体装置においては、前記負荷抵抗は、前記シリンダ型容量の上部電極により形成したことを特徴とする。
【００１７】
本願の半導体装置においては、前記ＤＲＡＭセル及びＳＲＡＭセルにおける各々のワード線が同一構造の同一層にて形成したことを特徴とする。
【００１８】
本願の半導体装置においては、前記ＤＲＡＭセルにおけるワード線と、前記ＳＲＡＭセルにおけるフリップフロップのゲート層が同一構造の同一層にて形成したことを特徴とする。
【００１９】
本願の半導体装置においては、前記ＤＲＡＭセル及びＳＲＡＭセルにおける各々の活性領域が、各々同様の幅と間隔で配置したことを特徴とする。
【００２０】
本願の半導体装置においては、前記ＤＲＡＭセルの８ビット分の領域に、前記ＳＲＡＭセルの１ビットを形成したことを特徴とする。
【００２１】
本願の半導体装置においては、前記ＤＲＡＭセルにおけるシリンダ型容量と、前記ＳＲＡＭセルにおけるシリンダに形成された抵抗とは拡散層内の同一の位置に配置したことを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置は、シリンダ型容量のＤＲＡＭセルを備えたＤＲＡＭと、シリンダ型容量の電極を負荷抵抗とする抵抗負荷型ＳＲＡＭセルを備えたＳＲＡＭとを同一シリコン基板上に形成する。ＳＲＡＭセルをＤＲＡＭ標準プロセス、構成に類似させて設計することでセルサイズの小さいＳＲＡＭが得られ、最適なＤＲＡＭ、ＳＲＡＭを混載した半導体装置が得られる効果がある。
【発明を実施するための最良の形態】
【００２３】
本発明について、図面を参照して以下詳細に説明する。
【実施例１】
【００２４】
実施例１として、図４〜図６、図９を用いて説明する。図４（Ａ）にゲート配線を強調したＳＲＡＭセルのパターン配置図，図４（Ｂ）にメタル配線を強調したＳＲＡＭセルのパターン配置図、図９に比較のためのＤＲＡＭセルのパターン配置図を示す。図５に抵抗負荷型ＳＲＡＭセルの回路図、図６に図４における線４Ｂ−４Ｃに沿った断面図を示す。
【００２５】
図５に示す抵抗負荷型ＳＲＡＭセルはワード線ＷＬ４０１ａ、ビット線対ＢＬ４１１ａ、ＢＬ４１２ａ、アクセストランジスタＴＲ４３１、ＴＲ４３２、ドライブトランジスタＴＲ４３３、ＴＲ４３４、負荷抵抗Ｒ４４１、Ｒ４４２から構成される。負荷抵抗Ｒ４４１とドライブトランジスタＴＲ４３３は電源と接地電位間に接続され、負荷抵抗Ｒ４４１とドライブトランジスタＴＲ４３３との接続点を出力とする第１のインバータ回路を構成する。負荷抵抗Ｒ４４２とドライブトランジスタＴＲ４３４は電源と接地電位間に接続され、負荷抵抗Ｒ４４２とドライブトランジスタＴＲ４３４との接続点を出力とする第２のインバータ回路を構成する。
【００２６】
第１インバータ回路のドライブトランジスタＴＲ４３３のゲートには第２のインバータ回路の出力が入力され、第２インバータ回路のドライブトランジスタＴＲ４３４のゲートには第１のインバータ回路の出力が入力されることで第１及び第２のインバータ回路でＦＦ回路を構成し、安定的に記憶データを保持する。アクセストランジスタＴＲ４３１及びＴＲ４３２は、ビット線ＢＬ４１１ａ及びＢＬ４１２ａと、第１及び第２のインバータ回路の出力との間に接続され、ゲートに入力されるワード線ＷＬ４０１ａにより、ビット線とメモリセル間のデータをやり取りする。
【００２７】
図４（Ａ），（Ｂ）において、メタル配線により配線されたビット線ＢＬ４１１ａはコンタクト４３２によりトランジスタＴＲ４３１の拡散層に接続される。活性領域ＮＤ４３１に形成されたトランジスタＴＲ４３１の他方の拡散層からはメタル配線によりトランジスタＴＲ４３３のドレイン拡散層に、さらにスルホール４５１を介してトランジスタＴＲ４３４のゲート配線に接続される。トランジスタＴＲ４３３は活性領域ＮＤ４３３に形成され、そのドレイン拡散層には負荷抵抗Ｒ４４１が形成される。負荷抵抗Ｒ４４１にはシリンダ型容量が用いられる。ソース拡散層はＧＮＤ電位に接続される。
【００２８】
メタル配線により配線されたビット線ＢＬ４１２ａはコンタクト４３１によりトランジスタＴＲ４３２の拡散層に接続される。活性領域ＮＤ４３２に形成されたトランジスタＴＲ４３２の他方の拡散層からはメタル配線によりトランジスタＴＲ４３４のドレイン拡散層に、さらにスルホール４５２を介してトランジスタＴＲ４３３のゲート配線に接続される。トランジスタＴＲ４３４は活性領域ＮＤ４３４に形成され、そのドレイン拡散層には負荷抵抗Ｒ４４２が形成される。負荷抵抗Ｒ４４１にはシリンダ型容量が用いられる。ソース拡散層はＧＮＤ電位に接続される。アクセストランジスタＴＲ４３１、ＴＲ４３２のゲートは、ワード線ＷＬ４０１ａに接続される。
【００２９】
図６に点線４Ｂ−４Ｃに沿った断面図を示す。ここでは、ＤＲＡＭプロセスのシリンダ型容量の電極をＳＲＡＭセルの負荷抵抗としている。ドレイン拡散層からコンタクトプラグ６３１を介して接続されたセル容量の下部電極６４１は、シリンダの上辺の接続場所６０１にて容量プレートＰＬ６５１に接続されている。上部電極となる容量プレートＰＬ６５１はビア６６１により第１のメタル配線６７１、さらにビア６６２により第２のメタル配線６７２に接続されている。したがって負荷抵抗は主として下部電極６４１で構成されることになる。またこの負荷抵抗はＤＲＡＭプロセスの容量形成工程と同時に形成されるもので、ＤＲＡＭプロセスとは下部電極６４１と上部電極である容量プレートＰＬ６５１とを接続されている点が異なるだけである。
【００３０】
これらのＳＲＡＭセルの１ビットは図４（Ａ），（Ｂ）において、点線４Ａで囲まれた領域に構成されている。点線４Ａの領域には活性領域ＮＤ４３１、ＮＤ４３２、ＮＤ４３３、ＮＤ４３４が含まれている。ここで図９のＤＲＡＭセルと比較する。図４（Ａ），（Ｂ）の活性領域ＮＤ４３１、ＮＤ４３２、ＮＤ４３３、ＮＤ４３４と、図９の活性領域ＮＤ４３１、ＮＤ４３２、ＮＤ４３３、ＮＤ４３４とは同じである。つまり、本発明のＳＲＡＭセルはＤＲＡＭセルの８ビットの領域に構成されていることになる。本発明のＳＲＡＭセルは、プロセスとパターン構成をほぼＤＲＡＭセルと同じくすることでサイズの小さくできる。
【００３１】
本発明の第一の特徴は、図６のシリンダ型容量を形成する下部電極６４１を図５の負荷抵抗Ｒ４４１，Ｒ４４２にすることである。このことでＳＲＡＭセルにＤＲＡＭセルのプロセス構造をそのまま利用できる。但し、このシリンダ型容量を負荷抵抗として使うためには、通常ＤＲＡＭプロセスの下部電極６４１と容量プレートＰＬ６５１との接続部分６０１も必要となるので、この点だけは通常のＤＲＡＭプロセスから変更する必要がある。これは、従来よく使われるコンタクト工程やエッチング工程などの従来技術を使って形成することができる。
【００３２】
容量プレートＰＬ６５１へ接続された後は、第一メタル配線と容量プレートを接続するビア６６１や、第二メタル配線と第一メタル配線を接続するビア６６２によって、第一メタル配線もしくは第二メタル配線に接続できるので、ここから電位供給を行なう。次の特徴は、ＤＲＡＭセルの拡散層、電極の構造及び形状を類似させながらＳＲＡＭセルを構成することである。ＳＲＡＭセルをＤＲＡＭセルと同等のプロセス、配置とすることで形状、段差がＤＲＡＭセルと同等になり、ＳＲＡＭセルの設計ルールをＤＲＡＭセルと同等にできる。ＤＲＡＭセルと同等の設計ルールにてＳＲＡＭセルを設計することにより、ＤＲＡＭのセル以外の設計ルールにて設計するより、３分の１から５分の１の大きさにて設計することが可能となる。
【００３３】
本実施例の半導体装置は、シリンダ型容量を有するＤＲＡＭと、ＤＲＡＭセルのシリンダ型容量の下部電極となる電極配線を負荷抵抗とするＳＲＡＭから構成される。ＳＲＡＭセルをＤＲＡＭ標準プロセス、構成に類似させて設計する。ＳＲＡＭセルの形状、段差がＤＲＡＭセルと同じくなり、ＳＲＡＭセルにＤＲＡＭセルと同等な設計ルールを使用できることからセルサイズの小さいＳＲＡＭが得られる。セルサイズの小さいＳＲＡＭにより最適なＤＲＡＭ、ＳＲＡＭを混載した半導体装置が得られる。
【実施例２】
【００３４】
実施例２として、図７を用いて説明する。図７には本実施例における負荷抵抗の断面図を示す。実施例２はＳＲＡＭセルのパターン配置は図４（Ａ），（Ｂ）と同じであり、負荷抵抗としてシリンダ型容量の上部電極である容量プレートＰＬ６５１を用いた点が実施例１と異なる。実施例１と同様であるその他の構成については、その説明を省略する。
【００３５】
実施例２のＳＲＡＭセルのパターン配置図は図４（Ａ），（Ｂ）と同じ構成であることから、負荷抵抗のみを説明する。拡散層からのコンタクトプラグ７３１はＤＲＡＭの容量を形成するシリンダ底部７０１において上部電極である容量プレート７５１に接続される。容量プレートＰＬ７５１は図６と同様であり、図示されていないビアによりメタル配線に接続される。実施例１においては、負荷抵抗としてシリンダ型容量の下部電極７４１を用いたが、本実施例においては、負荷抵抗をシリンダ型容量の上部電極である容量プレート６５１で構成し、シリンダ底部７０１において容量プレート７５１と接続される。
【００３６】
容量プレート７５１はメモリセルアレイブロックの全面にパターン配置された場合には、シリンダ内の容量プレート部のみが負荷抵抗となる。容量プレート７５１を適切にパターニングし、共通配線部と、セル専用の配線部とを形成する場合には、シリンダ内の容量プレートと、パターニングされた専用配線部が負荷抵抗として機能する。本実施例は、ＳＲＡＭセルの負荷抵抗を容量プレートで構成した実施例である。そのセルサイズはシリンダ型容量を有するＤＲＡＭセルと同様な構成であり、ＳＲＡＭセルは小さく構成できる。
【００３７】
本実施例の半導体装置は、シリンダ型容量を有するＤＲＡＭと、ＤＲＡＭセルのシリンダ型容量の上部電極である容量プレートの電極配線を負荷抵抗とするＳＲＡＭから構成される。ＳＲＡＭセルをＤＲＡＭ標準プロセス、構成に類似させて設計することでセルサイズの小さいＳＲＡＭが得られ、最適なＤＲＡＭ、ＳＲＡＭを混載した半導体装置が得られる。
【実施例３】
【００３８】
実施例３として、図８を用いて説明する。図８には本実施例におけるパターン配置図を示す。本実施例は実施例１のＳＲＡＭセルにおけるアクセストランジスタＴＲ４３１ａ、ＴＲ４３２ａのゲート長を変更した構成例である。
【００３９】
図８においては、アクセストランジスタＴＲ４３１ａ、ＴＲ４３２ａのゲート電極となるワード線ＷＬ４０１ｂはトランジスタのゲート領域においてその幅を大きくされ、ドライブトランジスタＴＲ４３３ａ、ＴＲ４３４ａのゲート長より大きくなっている。その他のパターン配置、接続は図４（Ａ）、（Ｂ）と同様であり、その構成、接続の説明は省略する。
【００４０】
本発明のＳＲＡＭセルは、混載されるＤＲＡＭセルと類似のプロセス、パターン配置である。図１に示すＤＲＡＭセルでは、１つの活性領域内には２つのワード配線により、２つのトランジスタを形成している。しかし図４に示す本発明のＳＲＡＭセルのパターン配置は、１つの活性領域にはトランジスタＴＲ４３１〜ＴＲ４３４の各々１つ形成すればよい。つまり１つのトランジスタを形成することで、トランジスタのゲート長は容易に変更可能となる。そこでトランジスタＴＲ４３１ａ，ＴＲ４３２ａのゲート長を太くしている。このようにＳＲＡＭセルにおいてトランジスタの電流駆動能力を最小のセルサイズ内で最適化することが可能となる。トランジスタ駆動能力を回路上の要求に応じて適時最適化できる。回路上必要であれば、逆にトランジスタＴＲ４３３ａ，ＴＲ４３４ａも同様に変更することも可能である。本実施例は、トランジスタの駆動能力を最適化できる実施例である。
【００４１】
本実施例の半導体装置は、シリンダ型容量を有するＤＲＡＭと、ＤＲＡＭセルのシリンダ型容量の電極形成部の電極配線を負荷抵抗とするＳＲＡＭから構成される。さらにＳＲＡＭセルを構成するトランジスタ駆動能力を最適化し、最適なＳＲＡＭセルが構成できる。ＳＲＡＭセルをＤＲＡＭ標準プロセス、構成に類似させて設計することでセルサイズの小さく、最適トランジスタ能力を有するＳＲＡＭセルとＳＲＡＭが得られ、最適なＤＲＡＭ、ＳＲＡＭを混載した半導体装置が得られる。
【００４２】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００４３】
【図１】本発明におけるＤＲＡＭセルのパターン配置図である。
【図２】本発明におけるＤＲＡＭセルの回路図である。
【図３】図１におけるＤＲＡＭセルの断面図である。
【図４】メモリセルのパターン配置図で、（Ａ）はワード線を強調したＳＲＡＭセル、（Ｂ）はメタル配線を強調したＳＲＡＭセルのパターン配置図である。
【図５】本発明におけるＳＲＡＭセルの回路図である。
【図６】本発明におけるＳＲＡＭセルの断面図である。
【図７】実施例２におけるＳＲＡＭセルの断面図である。
【図８】実施例３におけるＳＲＡＭセルの断面図である。
【図９】本発明におけるＤＲＡＭセルのパターン配置図である。
【符号の説明】
【００４４】
１３１、３３１、４３１、６３１、７３１    コンタクトプラグ
１４１，３４１，６４１、７４１    シリンダ下部電極
３２１、６２１、７２１    絶縁分離領域
４５１、４５２    スルホール（ゲート配線とメタル配線間）
ＷＬ１０１、ＷＬ２０１、ＷＬ２０２、ＷＬ３０４、ＷＬ４０１ａ、ＷＬ４０１ｂ    ワード線
ＢＬ１１１、ＢＬ２１１、ＢＬ２１２、ＢＬ３１１、ＢＬ４１１ａ、ＢＬ４１２ａ    ビット線
ＮＤ１２１、ＮＤ１２２、ＮＤ４３１、ＮＤ４３２、ＮＤ４３３、ＮＤ４３４    活性領域
ＴＲ２３１、ＴＲ２３２、ＴＲ４３１、ＴＲ４３２、ＴＲ４３３、ＴＲ４３４    トランジスタ
ＭＣ２４１、ＭＣ２４２    容量
ＰＬ２５１、ＰＬ２５２、ＰＬ３５１、ＰＬ６５１、ＰＬ７５１    容量プレート
Ｒ４４１、Ｒ４４２    負荷抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006261148.tif 000007
【図６】
2006261148.tif 000008
【図７】
2006261148.tif 000009
【図８】
2006261148.tif 000010
【図９】
2006261148.tif 000011