(57)【要約】【課題】ブラインドビアホールを用いて高容量のキャパシタンス値を有するキャパシタ内蔵型プリント回路基板およびその製造方法を提供する。【解決手段】誘電体層と、前記誘電体層の下に形成された下部電極層と、前記誘電体層の上に設けられた上部電極層とを有し、上記上部電極層は、前記誘電体層の内方に至る少なくとも一つの第１ブラインドビアホールが形成されていることを特徴とする、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板を提供する。【選択図】図２Ａ
2006261651.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ内蔵型プリント回路基板であって、
誘電体層と、
前記誘電体層の下に形成された下部電極層と、
前記誘電体層の上に設けられた上部電極層と、を有し、
前記上部電極層は、前記誘電体層の内方に至る少なくとも一つの第１ブラインドビアホールを備えることを特徴とする、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板。
【請求項２】
前記下部電極層の下に形成されている絶縁層をさらに含み、
前記下部電極層は、前記絶縁層の内方に至る少なくとも一つの第２ブラインドビアホールを備えることを特徴とする、請求項１に記載のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板。
【請求項３】
前記第１ブラインドビアホールの少なくとも一つと前記第２ブラインドビアホールの少なくとも一つとが、前記下部電極層の表面に対して垂直な方向に関して、対応する位置に形成されていることを特徴とする、請求項２に記載のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板。
【請求項４】
１以上のブラインドビアホールを備えるキャパシタ内蔵型プリント回路基板を製造するに当たり、
（Ａ）誘電体層の一方の面において、その内方に至る少なくとも一つのブラインドビアホールを形成する工程と、
（Ｂ）前記ブラインドビアホールの電気的導通のために、前記誘電体の両面および前記ブラインドビアホールの内壁にメッキ層を形成することにより、上部電極層および下部電極層を形成する工程と、を含むことを特徴とする、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法。
【請求項５】
１以上のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板を製造するに当たり、
（Ａ）絶縁層の一方の面に少なくとも一つの第１ブラインドビアホールを形成する工程と、
（Ｂ）前記第１ブラインドビアホールの電気的導通のために、第１ブラインドビアホールを含む前記絶縁層の表面にメッキ層を形成することにより、下部電極層を形成する工程と、
（Ｃ）前記下部電極の上に誘電体層を形成する工程と、
（Ｄ）前記誘電体層の上面に前記誘電体層の内方に至る少なくとも一つの第２ブラインドビアホールを形成する工程と、
（Ｅ）前記第２ブラインドビアホールの電気的通導のために、前記誘電体層の上面および前記第２ブラインドビアホールの内壁にメッキ層を形成することにより、上部電極層を形成する工程とを含むことを特徴とする、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法。
【請求項６】
前記第２ブラインドビアホールを形成する工程（Ｄ）において、前記下部電極層の表面に対して垂直な方向に関して、前記第１ブラインドビアホールの少なくとも一つと対応する位置に前記第２ブラインドビアホールの少なくとも一つを形成することを特徴とする、請求項５に記載のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント回路基板およびその製造方法に係り、より詳しくは、ＩＣパッケージ(Integrated circuit package)またはプリント回路基板の狭い空間で高容量のキャパシタ値を提供する、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板およびその製造方法に関する。
【背景技術】
【０００２】
最近、半導体システムの高集積化および高速化に伴い、半導体チップを含んだ全体システムの動作速度と性能は、半導体チップの内部だけでなく、半導体チップの外部の要因によっても決定される。したがって、半導体チップの内部および外部のシグナルインテグリティを確保することが何よりも重要な設計要素である。
【０００３】
また、電子システムにおいて、半導体チップの高速スイッチングおよび高い周波数の信号伝送は、電磁干渉(electromagnetic interference)による雑音を発生させる。特に、高密度回路設計の際に隣接した線路と入出力ピンとの間に、クロストーク(cross talk)雑音と同時スイッチング雑音はシグナルインテグリティを阻害する要素として作用している。
【０００４】
よって、プリント回路基板の高密度化回路に非常に多くの半導体チップが実装され、多くのパワーを使用する問題を始めとして、グラウンドバウシング(ground bouncing)およびパワーバウンシング(power bouncing)などの問題も解決しなければならない。これにより、デカップリングキャパシタ(decoupling capacitor)とバイパスキャパシタ(bypass capacitor)の役割が非常に重要である。
【０００５】
ところが、既存の受動素子は、引き込み線(lead line)によるインダクタンス値によって所望しない周波数帯域で共振が発生する。よって、プリント回路基板の高密度実装技術において、これを解決するための方法として、プリント回路基板内に受動素子を挿入する方案が提案されている。
【０００６】
現在まで、大部分のプリント回路基板の表面に通常の個別チップ抵抗(discrete chip resistor)または通常の個別チップキャパシタ(discrete chip capacitor)を実装してあるが、最近は、抵抗またはキャパシタなどを内蔵したプリント回路基板が開発されている。
【０００７】
この種の内蔵型プリント回路基板において、プリント回路基板の外部または内部にキャパシタが埋め込まれている。プリント回路基板の大きさに関係なく、プリント回路基板の一部として統合されているキャパシタを「内蔵型キャパシタ(embedded(buried) capacitor」といい、このようなキャパシタを含む基板を「キャパシタ内蔵型プリント回路基板(embedded capacitor printed circuit board)」という。
【０００８】
通常、キャパシタ内蔵型プリント回路基板技術は、４つの方法に大別される。
一つ目は、重合体キャパシタペーストを塗布し、熱硬化、すなわち乾燥させてキャパシタを実現する重合体厚膜型(polymer thick film type)キャパシタの実装方法がある。この方法は、プリント回路基板の内層に重合体キャパシタペーストを塗布し、これを乾燥させた後、銅ペースト(copper paste)をプリント及び乾燥させ、電極を形成することにより、内蔵型キャパシタを製造する。
【０００９】
二つ目は、セラミック充填感光性樹脂(ceramic filled photo-dielectric resin)をプリント回路基板にコートして個別内蔵型キャパシタ(embedded discrete type capacitor)を実装する方法であって、米国Ｍｏｔｏｒｏｌａ社が関連特許技術を保有している。この方法は、セラミック粉末(ceramic powder)含有の感光性樹脂を基板にコートした後、銅箔(copper foil)を積層させてそれぞれの上部電極および下部電極を形成し、その後回路パターンを形成し、感光性樹脂をエッチングして個別キャパシタを実装する。
【００１０】
三つ目は、プリント回路基板の表面に実装されたデカップリングキャパシタを置き換えるために、キャパシタンス特性を有する別途の誘電体をプリント回路基板の内層に挿入することによりキャパシタを実装する方法であって、米国Ｓａｎｍｉｎａ社が関連特許技術を保有している。この方法は、電源電極および接地電極からなる誘電体をプリント回路基板の内層に挿入し、電源分散型デカップリングキャパシタ(power distributed decoupling capacitor)を実装している。
【００１１】
四つ目は、ＢａＴｉＯ３とエポキシ樹脂の合成物からなる高誘電率の重合体キャパシタペーストをプリント回路基板の内層ビアホールに充填させたキャパシタ内蔵型プリント回路基板およびその製造方法に関するもので、三星電気が特許技術を保有している。この方法は、プリント回路基板にビアホールを形成することにより銅張積層板の所定の部分に複数の内層ビアホールを加工する工程から、外層ビアホールおよびスルーホールの内壁をメッキする工程まで８工程を持っている。
【００１２】
図１Ａ〜図１Ｎは、従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図であって、前記４つの方法のうち二つ目の方法に関するものである。
【００１３】
まず、図１Ａに示すように、絶縁層１１上に第１銅箔層１２が形成された銅張積層板を準備した後、図１Ｂに示すように、第１銅箔層１２上に感光性誘電体物質１３を塗布する。
【００１４】
次いで、図１Ｃに示すように、感光性誘電体物質１３上に第２銅箔層１４を積層し、図１Ｄに示すように、第２銅箔層１４上に感光性フィルム２０ａを積層する。
【００１５】
その後、図１Ｅに示すように、所定のキャパシタパターンが形成されたフォトマスク３０ａを感光性フィルム２０ａに密着させた後、紫外線４０ａを照射する。この際、フォトマスク３０ａのプリントされていない部分３１ａは、紫外線４０ａを透過してフォトマスク３０ａの下の感光性フィルム２０ａに硬化部分２１ａを形成し、フォトマスク３０ａのプリントされた黒い部分３２ａは、紫外線４０ａを透過することができずフォトマスク３０ａの下の感光性フィルム２０ａに非硬化部分２２ａを形成する。
【００１６】
その次、図１Ｆに示すように、フォトマスク３０ａを除去した後、感光性フィルム２０ａの硬化部分２１ａのみが残るように現像工程を行って感光性フィルム２０ａの非硬化部分２２ａを除去する。
【００１７】
図１Ｇに示すように、感光性フィルム２０ａの硬化部分２１ａをエッチングレジスト(etching resist)として用いて第２銅箔層１４をエッチングすることにより、第２銅箔層１４に内蔵型キャパシタの上部電極層１４ａを形成する。
【００１８】
図１Ｈに示すように、感光性フィルム２０ａの硬化部分２１ａを除去した後、上部電極層１４ａをマスクとして用いて感光性誘電体物質１３に紫外線４０ｂを照射する。この際、感光性誘電体物質１３の、上部電極層１４ａが形成されていない部分は、紫外線４０ｂを吸収し、そして特殊な溶剤（例えば、ＧＢＬ(Gamma−Butyrolactone)）によって現像工程で分解されうる反応部分１３ｂを形成し、感光性誘電体物質１３の、上部電極層１４ａが形成された部分は、紫外線４０ｂを吸収できず、そして反応が行われていない部分１３ａを形成する。
【００１９】
次いで、図１Ｉに示すように、現像プロセスの間、紫外線４０ｂと反応した部分１３ｂを除去することにより、感光性誘電体物質１３に内蔵型キャパシタの誘電体層１３ａを形成する。
【００２０】
その後、図１Ｊに示すように、第１銅箔層１２、誘電体層１３ａおよび上部電極層１４ａに感光性樹脂２０ｂをコートする。
【００２１】
その次、図１Ｋに示すように、所定の回路パターンが形成されたフォトマスク３０ｂを感光性樹脂２０ｂに密着させた後、紫外線４０ｃを照射する。この際、紫外線４０ｃは、フォトマスク３０ｂの、プリントされていない部分３１ｂを透過し、フォトマスク３０ｂの下において、感光性樹脂２０ｂに硬化部分２１ｂを形成する。一方、紫外線４０ｃは、フォトマスク３０ｂのプリントされている黒い部分３２ｂを透過せず、フォトマスク３０ｂの下において、感光性樹脂２０ｂに非硬化部分２２ｂを形成する。
【００２２】
次に、図１Ｌに示すように、フォトマスク３０ｂを除去した後、感光性樹脂２０ｂの硬化部分２１ｂのみが残るように現像工程を行って感光性樹脂２０ｂの非硬化部分２２ｂを除去する。
【００２３】
また、図１Ｍに示すように、感光性樹脂２０ｂの硬化部分２１ｂをエッチングレジストとして用いて第１銅箔層１２をエッチングすることにより、第１銅箔層１２に内蔵型キャパシタの下部電極層１２ａおよび回路パターン１２ｂを形成する。
【００２４】
最終的に、図１Ｎに示すように、感光性樹脂２０ｂの硬化部分２１ｂを除去する。その後、絶縁層を積層し、回路パターン形成工程、半田レジスタ形成工程、ニッケル／金メッキ工程および外郭形成工程などを行うと、キャパシタ内蔵型プリント回路基板１０が製造される。
【００２５】
上述した従来のキャパシタ内蔵型プリント回路基板１０の製造方法は、米国Ｍｏｔｏｒｏｌａ社の特許文献１に概略的に開示されている。
【００２６】
上述したように、従来のキャパシタ内蔵型プリント回路基板１０は、予め定められたキャパシタンスを示すように製造され、２つの電極層１２ａ、１４ａの間に誘電体層１３ａが形成されている。
【特許文献１】米国特許第６，３４９，４５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２７】
したがって、従来のキャパシタ内蔵型プリント回路基板１０の内蔵型キャパシタのキャパシタンスの値は、内蔵型キャパシタの断面積、２つの電極層１２ａ、１４ａ間の距離および誘電体層１３ａの誘電率によって決定される。
【００２８】
ところが、従来の方式に係るＩＣパッケージまたはプリント回路基板で使用された内蔵型キャパシタは、基板の層間に平らな銅平板を用いて平面的に構成されているため、高い値のキャパシタンス値を実現することができないという構造的な問題点があった。
【００２９】
そこで、本発明はかかる問題点に鑑みてなされたもので、その目的とするところは、ブラインドビアホールを用いて高容量のキャパシタンス値を有するキャパシタ内蔵型プリント回路基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【００３０】
上記技術的課題を解決するために、本発明に係るブラインドビアホール（非貫通孔）を備えたキャパシタ内蔵型プリント回路基板は、誘電体層と、前記誘電体層の下に形成された下部電極層と、前記誘電体層の上に設けられた上部電極層とを有し、上記上部電極層は、前記誘電体層の内方に至る少なくとも一つの第１ブラインドビアホールが形成されていることを特徴とする。
【００３１】
他の好適な実施例において、本発明に係るブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板は、前記下部電極層の下に形成されている絶縁層をさらに含み、前記下部電極層は、前記絶縁層の内方に至る少なくとも一つの第２ブラインドビアホールが形成されていることを特徴とする。
【００３２】
前記技術的課題を解決するために、本発明の第１の実施形態に係るブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法は、（Ａ）誘電体層の一方の面に、前記誘電体層の内方に至る少なくとも一つのブラインドビアホールを形成する工程と、（Ｂ）前記ブラインドビアホールの電気的導通のために、前記誘電体の両面および前記ブラインドビアホールの内壁にメッキ層を形成することにより、上部電極層および下部電極層を形成する工程とを含むことを特徴とする。
【００３３】
前記技術的課題を解決するために、本発明の第２の実施形態に係るブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法は、（Ａ）絶縁層の一方の面に少なくとも一つの第１ブラインドビアホールを形成する工程と、（Ｂ）前記第１ブラインドビアホールの電気的導通のために、第１ブラインドビアホールを含む前記絶縁層の表面にメッキ層を形成することにより、下部電極層を形成する工程と、（Ｃ）前記下部電極の上に誘電体層を形成する工程と、（Ｄ）前記誘電体層の上面に、前記誘電体層の内方に至る少なくとも一つの第２ブラインドビアホールを形成する工程と、（Ｅ）前記第２ブラインドビアホールの電気的通導のために、前記誘電体層の上面および前記第２ブラインドビアホールの内壁にメッキ層を形成することにより、上部電極層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００３４】
本発明に係る内蔵型キャパシタを備えたプリント回路基板およびその製造方法によれば、ブラインドビアホールを用いて３次元的な銅平板を構成して高いキャパシタンス値を実現することができるため、狭い基板に多くの素子を使用すべき携帯電話やＭＰ３(MPEG Audio Layer-3)などの小型機器で有用に使用されるうえ、多くのキャパシタを狭い面積で実現することが可能であるという効果がある。
【発明を実施するための最良の形態】
【００３５】
以下に添付図面を参照しながら、本発明に係るブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板およびその製造方法について詳細に説明する。
【００３６】
図２Ａは本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図、図２Ｂは図２ＡのＷ−Ｗ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【００３７】
図２Ａおよび図２Ｂに示すように、本発明の第１の実施の形態に係るブラインドビアホールＢを備えたキャパシタ内蔵型プリント回路基板１００は、誘電体層１０１、ブラインドビアホールＢを備えた上部電極層１０２、および下部電極層１０３を含んでなる。
【００３８】
誘電体層１０１は、キャパシタンスの値を高めるために高誘電率の物質を使用することが好ましい。
【００３９】
上部電極層１０２は、誘電体層１０１上に形成され、誘電体層１０１の内方に形成された一つのブラインドビアホールＢを備える。このような上部電極層１０２は、電気伝導性に優れたいかなる物質から構成されていてもよいが、プリント回路基板において主に使用される、電気伝導性に優れたＣｕから構成することが好ましい。
【００４０】
下部電極層１０３は、誘電体層１０１の下に形成され、上部電極層１０２と同様に、電気伝導性に優れたいかなる物質から構成されていてもよい。
【００４１】
このように、本発明の第１の実施の形態に係るキャパシタ内蔵型プリント回路基板は、誘電体層１０１の内方に一つのブラインドビアホールＢが形成されているため、内蔵型キャパシタの断面積が増加し、上部電極層１０２と下部電極層１０３間の距離が近くなるので、キャパシタンスの値が増加する。
【００４２】
図３Ａ〜図３Ｄは、本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【００４３】
図３Ａに示すように、誘電体層１０１およびその誘電体層１０１の両面に形成された銅箔１０２ａ、１０３ａを含む原板１１０を準備する。
【００４４】
ここで、原板１１０に使用される誘電体層１０１は、キャパシタンスの値を高めるために高誘電率の物質から構成することが好ましい。
【００４５】
図３Ｂに示すように、誘電体層１０１の上部銅箔１０２ａの所定の位置にフォトリソグラフィ工程(photo-lithography process)を用いて一つのウィンドウＡを形成する。
【００４６】
ここで、ウィンドウＡを形成する方法は、エッチングレジストを形成するために上部銅箔１０２上にドライフィルムまたは感光性物質などを塗布した後、露光および現像工程によって所定の位置にウィンドウＡパターンを形成し、エッチング工程によってウィンドウＡ部分の銅箔１０２ａを除去した後、剥離工程によって、誘電体層１０１の上部銅箔１０２ａに塗布されたドライフィルムまたは感光性物質を除去することにより、上部銅箔１０２ａの所定の位置にウィンドウＡを形成する。また、現像工程では、現像液として炭酸ナトリウム（Ｎａ２ＣＯ３）または炭酸カリウム（Ｋ２ＣＯ３）を使用し、剥離工程では、水酸化ナトリウム（ＮａＯＨ）または水酸化カリウム（ＫＯＨ）などが含まれた剥離液を使用することが好ましい。
【００４７】
図３Ｃに示すように、所定の位置に形成された一つのウィンドウＡを用いて誘電体層１０１をレーザーで加工することにより、一つのブラインドビアホールＢを形成する。
【００４８】
ここで、ブラインドビアホールＢを形成するとき、ブラインドビアホールＢの下面が下部銅箔１０２ｂに当たると短絡してしまう現象が発生するので、ブラインドビアホールＢの深さを適切に維持させて形成することが好ましい。
また、レーザーは、二酸化炭素レーザー（ＣＯ２レーザー）などを用いることができる。
【００４９】
本発明の好適な実施の形態において、レーザー加工によって一つのブラインドビアホールＢを形成した後、ブラインドビアホールＢの形成時に発生する熱により誘電体層１０１が融けてブラインドビアホールＢの内壁に発生するスミア（汚染物）を除去するデスミア工程をさらに行うことが好ましい。
【００５０】
別の好適な実施の形態において、二酸化炭素レーザーの代わりにＹＡＧレーザー(Yttrium Aluminum Garnet laser)を用いてブラインドビアホールＢを加工することができる。この場合、ＹＡＧレーザーが誘電体層１０１上の銅箔１０２ａまで加工することができるので、図３Ｂに示したウィンドウ形成プロセスなしに直ちにブラインドビアホールＢを形成することができる。
【００５１】
図３Ｄに示すように、一つのブラインドビアホールＢの内壁を電気的に連結させるために、電気伝導性に優れた物質（例えば、Ｃｕ）でメッキ層１０２ｂ、１０３ｂを形成すると、一方の面に一つのブラインドビアホールＢを含む内蔵型キャパシタが製造される。
【００５２】
ここで、誘電体層１０１の上面の銅箔１０２ａおよびメッキ層１０２ｂは、キャパシタの上部電極層１０２を構成し、誘電体層１０１の下面の銅箔１０３ａおよびメッキ層１０３ｂは、キャパシタの下部電極層１０３を構成する。
【００５３】
図４Ａは、本発明の第２の実施の形態に係る、上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図、図４Ｂは図４ＡのＸ−Ｘ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【００５４】
図４Ａおよび図４Ｂに示すように、本発明の第２の実施の形態に係る、ブラインドビアホールＤを備えたキャパシタ内蔵型プリント回路基板２００は、誘電体層２０１、多数のブラインドビアホールＤを備えた上部電極層２０２、および下部電極層２０３を含んでなる。
【００５５】
誘電体層２０１は、キャパシタンスの値を高めるために高誘電率の物質からなることが好ましい。
【００５６】
上部電極層２０２は、誘電体層２０１上に形成され、誘電体層２０１の内方に形成された多数のブラインドビアホールＤを備える。このような上部電極層２０２は、電気伝導性に優れたいかなる物質から構成されていてもよい。
【００５７】
下部電極層２０３は、誘電体層２０１の下に形成され、上部電極層２０２と同様に、電気伝導性に優れたいかなる物質から構成されていてもよい。
【００５８】
表１は本発明の第２の実施の形態に係る、９つのブラインドビアホールを備えた内蔵型キャパシタのキャパシタンス値と、従来のブラインドビアホールのない内蔵型キャパシタのキャパシタンス値のシミュレーションデータである。ここで、内蔵型キャパシタの断面積、両電極層間の間隔および誘電体層の誘電率などの条件はお互い同一である。
【表１】
2006261651.tif 000003
【００５９】
表１から分かるように、本発明に係るブラインドビアホールを備えた内蔵型キャパシタのキャパシタンス値が、従来のブラインドビアホールのない内蔵型キャパシタのキャパシタンス値よりさらに大きいので、高容量のキャパシタ内蔵型プリント回路基板を提供することができる。
【００６０】
図５Ａ〜図５Ｄは、本発明の第２の実施の形態に係る、上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【００６１】
図５Ａに示すように、誘電体層２０１およびその誘電体層２０１の両面に形成された銅箔２０２ａ、２０３ａを含む原板２１０を準備する。
【００６２】
ここで、原板２１０に使用される誘電体層２０１は、キャパシタンスの値を高めるために高誘電率の物質から構成することが好ましい。
【００６３】
図５Ｂに示すように、誘電体層２０１の上部銅箔２０２ａの所定の位置にフォトリソグラフィ工程を用いて多数のウィンドウＣを形成する。
【００６４】
図５Ｃに示すように、誘電体層２０１の上部銅箔２０２ａに形成された多数のウィンドウＣを用いて誘電体層２０１をレーザーで加工することにより、多数のブラインドビアホールＤを形成する。
【００６５】
ここで、ブラインドビアホールＤを形成するとき、ブラインドビアホールＤの下面が下部銅箔２０２に当たると短絡してしまう現象が発生するので、ブラインドビアホールＤの深さを適切に維持させて形成することが好ましい。
【００６６】
また、レーザーとして、二酸化炭素レーザー（ＣＯ２レーザー）またはＹＡＧレーザーなどを用いてもよく、ブラインドビアホールＤの内壁に発生するスミアを除去するデスミア工程をさらに行っても良い。
【００６７】
図５Ｄに示すように、多数のブラインドビアホールＤの内壁を電気的に連結させるために、電気伝導性に優れた物質でメッキ層２０２ｂ、２０３ｂを形成すると、一方の面に多数のブラインドビアホールを含む内蔵型キャパシタが完成される。
【００６８】
ここで、誘電体層２０１の上面の銅箔２０２ａおよびメッキ層２０２ｂはキャパシタの上部電極層２０２を構成し、誘電体層２０１の下面の銅箔２０３ａおよびメッキ層２０３ｂはキャパシタの下部電極層２０３を構成する。
【００６９】
図６Ａは、本発明の第３の実施の形態に係る、上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図、図６Ｂは、図６ＡのＹ−Ｙ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【００７０】
図６Ａおよび図６Ｂに示すように、本発明の第３の実施の形態に係る、ブラインドビアホールＦ、Ｈを備えたキャパシタ内蔵型プリント回路基板３００は、絶縁層３０１、一つの第１ブラインドビアホールＦを備えた下部電極層３０２、誘電体層３０３、および一つの第２ブラインドビアホールＨを備えた上部電極層３０４を含んでなる。
【００７１】
絶縁層３０１は、上部に形成される内蔵型キャパシタの下部電極層３０２、誘電体層３０３および上部電極層３０４を支持する役割をする。
【００７２】
下部電極層３０２は、絶縁層３０１上に形成され、絶縁層３０１の内方に形成された一つの第１ブラインドビアホールＦを備える。このような下部電極層３０２は、電気伝導性に優れたいかなる物質から構成されていてもよい。
【００７３】
誘電体層３０３は、キャパシタンスの値を高めるために高誘電率の物質を使用することが好ましい。
【００７４】
上部電極層３０４は、誘電体層３０３上に形成され、誘電体層３０３の内方に形成された一つの第２ブラインドビアホールＨを備える。下部電極層３０２と同様に、上部電極層３０４も電気伝導性に優れたいかなる物質から構成されていてもよい。
【００７５】
図７Ａ〜図７Ｈは、本発明の第３の実施の形態に係る、上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【００７６】
図７Ａに示すように、絶縁層３０１およびその絶縁層３０１の一方の面に形成された銅箔３０２ａを含む銅張積層板としての原板３１０を準備する。
【００７７】
図７Ｂに示すように、絶縁層３０１の一方の面に設けられた銅箔３０２ａの所定の位置にフォトリソグラフィ工程を用いて一つの第１ウィンドウＥを形成する。
【００７８】
図７Ｃに示すように、絶縁層３０１の上部銅箔３０２ａに形成された一つの第１ウィンドウＥを用いて絶縁層３０１をレーザーで加工することにより、一つの第１ブラインドビアホールＦを形成する。
【００７９】
ここで、ブラインドビアホールＦの内壁に発生するスミアを除去するデスミア工程をさらに行うことが好ましい。
【００８０】
図７Ｄに示すように、電気的導通のために一つの第１ブラインドビアホールＦの内壁にメッキ層３０２ｂを形成して導電性を与える。
【００８１】
ここで、絶縁層３０１の上部銅箔３０２ａおよびメッキ層３０２ｂは、内蔵型キャパシタの下部電極層３０２を構成する。
【００８２】
図７Ｅに示すように、下部電極層３０２上に誘電体層３０３を積層した後、銅箔３０４ａを積層する。
【００８３】
ここで、誘電体層３０３は、キャパシタ値を高めるために、高誘電率の物質を使用することが好ましい。
【００８４】
図７Ｆに示すように、誘電体層３０３の上面に形成された銅箔３０４ａにフォトリソグラフィ工程を用いて第２ウィンドウＧを形成する。
【００８５】
ここで、第２ウィンドウＧの位置を、第１ブラインドビアホールＦの位置の直ぐ真上にくるように設定してもよい。後続の工程において、第２ウィンドウＧを用いて第２ブラインドビアホールを形成するとき、その位置関係により、第２ビアホールが、下部電極層３０２と接触して短絡してしまう現象を防止することができる。
【００８６】
図７Ｇに示すように、第２ウィンドウＧを用いて誘電体層３０３をレーザーで加工することにより、一つの第２ブラインドビアホールＨを形成する。
【００８７】
ここで、ブラインドビアホールＨの内壁に発生するスミアを除去するデスミア工程をさらに行うことが好ましい。
【００８８】
図７Ｈに示すように、電気的導通のために一つの第２ブラインドビアホールＨの内壁にメッキ層３０４ｂを形成し、メッキ層３０４ｂが導電性を与えると、両面にそれぞれ一つのブラインドビアホールＦ、Ｈを含む内蔵型キャパシタが形成される。
【００８９】
ここで、誘電体層３０３の上面の銅箔３０４ａおよびメッキ層３０４ｂは、内蔵型キャパシタの上部電極層３０４を構成する。
【００９０】
図８Ａは本発明の第４の実施の形態に係る、上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図、図８Ｂは、図８ＡのＺ−Ｚ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【００９１】
図８Ａおよび図８Ｂに示すように、本発明の第４の実施の形態に係る、ブラインドビアホールＪ、Ｌを備えたキャパシタ内蔵型プリント回路基板４００は、絶縁層４０１、多数の第１ブラインドビアホールＪを備えた下部電極層４０２、誘電体層４０３、および多数の第２ブラインドビアホールＬを備えた上部電極層４０４を含んでなる。
【００９２】
絶縁層４０１は、上部に形成される、内蔵型キャパシタの下部電極層４０２、誘電体層４０３および上部電極層４０４を支持する役割をする。
【００９３】
下部電極層４０２は、絶縁層４０１上に形成され、絶縁層４０１の内方に形成された多数の第１ブラインドビアホールＪを備える。このような下部電極層４０２は、電気伝導性に優れたいかなる物質から構成されていてもよい。
【００９４】
誘電体層４０３は、キャパシタンスの値を高めるために高誘電率の物質を使用することが好ましい。
【００９５】
上部電極層４０４は、誘電体層４０３上に形成され、誘電体層４０３の内方に形成された多数の第２ブラインドビアホールＬを備える。下部電極層４０２と同様に、上部電極層４０４も、電気伝導性に優れたいかなる物質から構成されていてもよい。
【００９６】
表２は本発明の第４の実施の形態に係る、上部電極層および下部電極層にそれぞれ９個のブラインドビアホールを備えた内蔵型キャパシタのキャパシタンス値と、従来のブラインドビアホールのない内蔵型キャパシタのキャパシタンス値のシミュレーションデータである。ここで、内蔵型キャパシタの断面積、両電極層間の間隔および誘電体層の誘電率などの条件はお互い同一である。
【表２】
2006261651.tif 000004
【００９７】
表２から分かるように、本発明に係るブラインドビアホールを備えた内蔵型キャパシタのキャパシタンス値が、従来のブラインドビアホールのない内蔵型キャパシタのキャパシタンス値よりさらに大きいので、高容量のキャパシタ内蔵型プリント回路基板を提供することができる。
【００９８】
図９Ａ〜図９Ｈは本発明の第４の実施の形態に係る、上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【００９９】
図９Ａに示すように、絶縁層４０１およびその絶縁層４０１の一方の面に形成された銅箔４０２ａを含む銅張積層板としての原板４０１を準備する。
【０１００】
図９Ｂに示すように、絶縁層４０１の一方の面に含まれた銅箔４０２ａの所定の位置にフォトリソグラフィ工程を用いて多数の第１ウィンドウＩを形成する。
【０１０１】
図９Ｃに示すように、絶縁層４０１の上部銅箔４０２ａに形成された多数の第１ウィンドウＩを用いて絶縁層４０１をレーザーで加工することにより、多数の第１ブラインドビアホールＪを形成する。
【０１０２】
図９Ｄに示すように、電気的導通のために一つの第１ブラインドビアホールＪの内壁にメッキ層４０２ｂを形成して導電性を与える。
【０１０３】
ここで、絶縁層４０１の上部銅箔４０２ａおよびメッキ層４０２ｂは、内蔵型キャパシタの下部電極層４０２を構成する。
【０１０４】
図９Ｅに示すように、下部電極層４０２上に誘電体層４０３を積層した後、銅箔４０４ａを積層する。
【０１０５】
図９Ｆに示すように、誘電体層４０３の上面に形成された銅箔４０４ａにフォトリソグラフィ工程を用いて多数の第２ウィンドウＫを形成する。
【０１０６】
ここで、多数の第２ウィンドウＫの位置は、多数の第１ブラインドビアホールＪの位置の直ぐ真上にくるように設定してもよい。
【０１０７】
図９Ｇに示すように、第２ウィンドウＫを用いて誘電体層４０３をレーザーで加工することにより、多数の第２ブラインドビアホールＬを形成する。
【０１０８】
ここで、ブラインドビアホールＬの内壁に発生するスミアを除去するデスミア工程をさらに行うことが好ましい。
【０１０９】
図９Ｈに示すように、電気的導通のために多数の第２ブラインドビアホールＬの内壁にメッキ層４０４ｂを形成して導電性を与えると、両面にそれぞれ多数のブラインドビアホールを含む内蔵型キャパシタが形成される。
【０１１０】
ここで、誘電体層４０３の上面の銅箔４０４ａおよびメッキ層４０４ｂは、内蔵型キャパシタの上部電極層４０４を構成する。
【０１１１】
以上、本発明について説明したが、これは一実施例に過ぎないものである。本発明の技術的思想から逸脱しない範疇内において各種の変化または変形が可能なことは当業者には明らかであり、これらの変化および変形も本発明の技術的範囲に属することは特許請求の範囲から確認されるであろう。
【図面の簡単な説明】
【０１１２】
【図１Ａ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｂ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｃ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｄ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｅ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｆ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｇ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｈ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｉ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｊ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｋ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｌ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｍ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図１Ｎ】従来のキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図２Ａ】本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図である。
【図２Ｂ】図２ＡのＷ−Ｗ’線に沿って切り取った、ブラインドブラインドホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【図３Ａ】本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図３Ｂ】本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図３Ｃ】本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図３Ｄ】本発明の第１の実施の形態に係る上部電極層に一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図４Ａ】本発明の第２の実施の形態に係る上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図である。
【図４Ｂ】図４ＡのＸ−Ｘ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【図５Ａ】本発明の第２の実施の形態に係る上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図５Ｂ】本発明の第２の実施の形態に係る上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図５Ｃ】本発明の第２の実施の形態に係る上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図５Ｄ】本発明の第２の実施の形態に係る上部電極層に多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図６Ａ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図である。
【図６Ｂ】図６ＡのＹ−Ｙ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【図７Ａ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｂ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｃ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｄ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｅ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｆ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｇ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図７Ｈ】本発明の第３の実施の形態に係る上部電極層および下部電極層にそれぞれ一つのブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図８Ａ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の斜視図である。
【図８Ｂ】図８ＡのＺ−Ｚ’線に沿って切り取られた、ブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の断面図である。
【図９Ａ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｂ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｃ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｄ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｅ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｆ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｇ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【図９Ｈ】本発明の第４の実施の形態に係る上部電極層および下部電極層にそれぞれ多数のブラインドビアホールを備えたキャパシタ内蔵型プリント回路基板の製造方法の流れを示す断面図である。
【符号の説明】
【０１１３】
１００    キャパシタ内蔵型プリント回路基板
１０１    誘電体層
１０２    上部電極層
１０３    下部電極層
１１０    原板
２００    キャパシタ内蔵型プリント回路基板
２０１    誘電体層
２０２    上部電極層
２０３    下部電極層
３００    キャパシタ内蔵型プリント回路基板
３０１    絶縁層
３０２    下部電極層
３０３    誘電体層
３０４    上部電極層
４００    キャパシタ内蔵型プリント回路基板
４０１    絶縁層
４０２    下部電極層
４０３    誘電体層
４０４    上部電極層
【図１Ａ】
2006261651.tif 000005
【図１Ｂ】
2006261651.tif 000006
【図１Ｃ】
2006261651.tif 000007
【図１Ｄ】
2006261651.tif 000008
【図１Ｅ】
2006261651.tif 000009
【図１Ｆ】
2006261651.tif 000010
【図１Ｇ】
2006261651.tif 000011
【図１Ｈ】
2006261651.tif 000012
【図１Ｉ】
2006261651.tif 000013
【図１Ｊ】
2006261651.tif 000014
【図１Ｋ】
2006261651.tif 000015
【図１Ｌ】
2006261651.tif 000016
【図１Ｍ】
2006261651.tif 000017
【図１Ｎ】
2006261651.tif 000018
【図２Ａ】
2006261651.tif 000019
【図２Ｂ】
2006261651.tif 000020
【図３Ａ】
2006261651.tif 000021
【図３Ｂ】
2006261651.tif 000022
【図３Ｃ】
2006261651.tif 000023
【図３Ｄ】
2006261651.tif 000024
【図４Ａ】
2006261651.tif 000025
【図４Ｂ】
2006261651.tif 000026
【図５Ａ】
2006261651.tif 000027
【図５Ｂ】
2006261651.tif 000028
【図５Ｃ】
2006261651.tif 000029
【図５Ｄ】
2006261651.tif 000030
【図６Ａ】
2006261651.tif 000031
【図６Ｂ】
2006261651.tif 000032
【図７Ａ】
2006261651.tif 000033
【図７Ｂ】
2006261651.tif 000034
【図７Ｃ】
2006261651.tif 000035
【図７Ｄ】
2006261651.tif 000036
【図７Ｅ】
2006261651.tif 000037
【図７Ｆ】
2006261651.tif 000038
【図７Ｇ】
2006261651.tif 000039
【図７Ｈ】
2006261651.tif 000040
【図８Ａ】
2006261651.tif 000041
【図８Ｂ】
2006261651.tif 000042
【図９Ａ】
2006261651.tif 000043
【図９Ｂ】
2006261651.tif 000044
【図９Ｃ】
2006261651.tif 000045
【図９Ｄ】
2006261651.tif 000046
【図９Ｅ】
2006261651.tif 000047
【図９Ｆ】
2006261651.tif 000048
【図９Ｇ】
2006261651.tif 000049
【図９Ｈ】
2006261651.tif 000050